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U635H64SK45

器件型号:U635H64SK45
厂商名称:Simtek
厂商官网:http://www.simtek.com
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器件描述

PowerStore 8K x 8 nvSRAM

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U635H64SK45器件文档内容

                                            Obsolete - Not Recommended for New Designs

                                                                               U635H64

                                                                  PowerStore 8K x 8 nvSRAM

Features

High-performance CMOS non-             RoHS compliance and Pb- free       Transfers from the EEPROM to the
                                        Packages: PDIP28 (600 mil)         SRAM (the RECALL operation)
     volatile static RAM 8192 x 8 bits                                       take place automatically on power
                                                          SOP28 (330 mil)    up. The U635H64 combines the
25, 35 and 45 ns Access Times                                              high performance and ease of use
12, 20 and 25 ns Output Enable        Description                          of a fast SRAM with nonvolatile
                                                                             data integrity.
    Access Times                        The U635H64 has two separate         STORE cycles also may be initiated
                                        modes of operation: SRAM mode        under user control via a software
ICC = 15 mA at 200 ns Cycle           and nonvolatile mode. In SRAM        sequence.
                                        mode, the memory operates as an      Once a STORE cycle is initiated,
    Time                                ordinary static RAM. In nonvolatile  further input or output are disabled
                                        operation, data is transferred in    until the cycle is completed.
Automatic STORE to EEPROM             parallel from SRAM to EEPROM or      Because a sequence of addresses
                                        from EEPROM to SRAM. In this         is used for STORE initiation, it is
    on Power Down using system          mode SRAM functions are disab-       important that no other read or write
                                        led.                                 accesses intervene in the
    capacitance                         The U635H64 is a fast static RAM     sequence or the sequence will be
                                        (25, 35, 45 ns), with a nonvolatile  aborted.
Software initiated STORE              electrically erasable PROM           RECALL cycles may also be initia-
                                        (EEPROM) element incorporated        ted by a software sequence.
    (STORE Cycle Time < 10 ms)          in each static memory cell. The      Internally, RECALL is a two step
                                        SRAM can be read and written an      procedure. First, the SRAM data is
Automatic STORE Timing                unlimited number of times, while     cleared and second, the nonvolatile
105 STORE cycles to EEPROM            independent nonvolatile data resi-   information is transferred into the
10 years data retention in            des in EEPROM. Data transfers        SRAM cells.
                                        from the SRAM to the EEPROM          The RECALL operation in no way
    EEPROM                              (the STORE operation) take place     alters the data in the EEPROM
                                        automatically upon power down        cells. The nonvolatile data can be
Automatic RECALL on Power Up          using charge stored in system        recalled an unlimited number of
Software RECALL Initiation            capacitance.                         times.

    (RECALL Cycle Time < 20 s)

Unlimited RECALL cycles from

    EEPROM

Single 5 V 10 % Operation
Operating temperature ranges:

                       0 to 70 C
                    -40 to 85 C

QS 9000 Quality Standard
ESD characterization according-

    MIL STD 883C M3015.7-HBM

    (classification see IC Code

    Numbers)

Pin Configuration                              Pin Description

n.c.     1            28  VCC
A12                        W
          2            27  n.c.
  A7                       A8
  A6      3            26  A9                  Signal Name                   Signal Description
  A5                       A11                 A0 - A12                      Address Inputs
  A4      4            25  G                   DQ0 - DQ7                     Data In/Out
  A3                       A10                 E                             Chip Enable
  A2      5            24  E                   G                             Output Enable
  A1                       DQ7                 W                             Write Enable
  A0      6            23  DQ6                 VCC                           Power Supply Voltage
DQ0                        DQ5                 VSS                           Ground
DQ1       7 PDIP 22        DQ4
DQ2                        DQ3
VSS       8 SOP 21

          9            20

          10           19

          11           18

          12           17

          13           16

          14           15

             Top View

March 31, 2006         STK Control #ML0052  1                                Rev 1.0
U635H64                                                                   EEPROM Array                                         VCC
                                                                           128 x (64 x 8)                                      VSS
Block Diagram
                                                                                      STORE
                                         A5
                                         A6       Row Decoder          SRAM               RECALL                Power
                                         A7                            Array                                    Control
                                         A8                                                                                    VCC
                                         A9
                                         A11                             128 Rows x
                                         A12                           64 x 8 Columns

                                          DQ0                                                                   Store/
                                          DQ1                                                                   Recall
                                          DQ2
                                          DQ3                                                                   Control
                                          DQ4
                                          DQ5     Input Buffers             Column I/O                          Software       A0 - A12
                                          DQ6                            Column Decoder                          Detect
                                          DQ7
                                                                     A0 A1 A2 A3 A4 A10                                   G
Truth Table for SRAM Operations
                                                                                                                          E
                                                                                                                          W

          Operating Mode                       E                 W            G                            DQ0 - DQ7

Standby/not selected                           H                 *            *                            High-Z
                                                                                                           High-Z
          Internal Read                        L                 H            H

          Read                                 L                 H            L                   Data Outputs Low-Z

          Write                                L                 L            *                   Data Inputs High-Z

* H or L

Characteristics

All voltages are referenced to VSS = 0 V (ground).
All characteristics are valid in the power supply voltage range and in the operating temperature range specified.
Dynamic measurements are based on a rise and fall time of  5 ns, measured between 10 % and 90 % of VI, as well as
input levels of VIL = 0 V and VIH = 3 V. The timing reference level of all input and output signals is 1.5 V,
with the exception of the tdis-times and ten-times, in which cases transition is measured 200 mV from steady-state voltage.

Absolute Maximum Ratingsa                         Symbol                         Min.             Max.                         Unit

Power Supply Voltage                                             VCC             -0.5                      7                        V

Input Voltage                                                    VI              -0.3             VCC+0.5                           V

Output Voltage                                                   VO              -0.3             VCC+0.5                           V

Power Dissipation                                                PD                                        1                   W

Operating Temperature     C-Type                                 Ta                    0                   70                  C

                          K-Type                                                       -40                 85                  C

Storage Temperature                                              Tstg                  -65                 150                 C

a: Stresses greater than those listed under ,,Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress
      rating only, and functional operation of the device at condition above those indicated in the operational sections of this specification is
      not implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability.

                          STK Control #ML0052                          2                          Rev 1.0                      March 31, 2006
                                                                          U635H64

Recommended                    Symbol           Conditions   Min.           Max.   Unit
Operating Conditions                                         4.5             5.5    V
Power Supply Voltage           VCC                           -0.3            0.8    V
                                                             2.2          VCC+0.3   V
Input Low Voltage              VIL      -2 V at Pulse Width
                                        10 ns permitted
Input High Voltage
                               VIH

                                                             C-Type       K-Type

DC Characteristics             Symbol           Conditions                         Unit
Operating Supply Currentb
                                                             Min. Max. Min. Max.
Average Supply Current during
STOREc                         ICC1     VCC     = 5.5 V

Average Supply Current during           VIL     = 0.8 V
PowerStore Cyclec
Standby Supply Currentd                 VIH     = 2.2 V
(Cycling TTL Input Levels)
                                        tc      = 25 ns               90  95 mA
Operating Supply Current
at tcR = 200 nsb                        tc      = 35 ns               80  85 mA
(Cycling CMOS Input Levels)
Standby Supply Curentd                  tc      = 45 ns               75  80 mA
(Stable CMOS Input Levels)
                               ICC2     VCC     = 5.5 V               6   7 mA

                                        E        0.2 V                    4 mA

                                        W        VCC-0.2 V                34 mA
                                                                          27 mA
                                        VIL      0.2 V                    23 mA
                                                                          15 mA
                                        VIH     VCC-0.2 V
                                                                          3 mA
                               ICC4     VCC     = 4.5 V               4

                                        VIL     = 0.2 V

                                        VIH      VCC-0.2 V

                               ICC(SB)1 VCC     = 5.5 V

                                        E       = VIH

                                        tc      = 25 ns               30

                                        tc      = 35 ns               23

                                        tc      = 45 ns               20

                               ICC3     VCC     = 5.5 V               15

                                        W        VCC-0.2 V

                                        VIL      0.2 V

                                        VIH      VCC-0.2 V

                               ICC(SB)  VCC     = 5.5 V               3

                                        E        VCC-0.2 V

                                        VIL      0.2 V

                                        VIH      VCC-0.2 V

b: ICC1 and ICC3 are depedent on output loading and cycle rate. The specified values are obtained with outputs unloaded.
     The current ICC1 is measured for WRITE/READ - ratio of 1/2.

c: ICC2 and ICC4 are the average currents required for the duration of the respective STORE cycles (STORE Cycle Time).
d: Bringing E  VIH will not produce standby current levels until any nonvolatile cycle in progress has timed out. See MODE SELECTION

     table. The current ICC(SB)1 is measured for WRITE/READ - ratio of 1/2.

March 31, 2006  STK Control #ML0052          3               Rev 1.0
U635H64

                                                                                         C-Type                K-Type

DC Characteristics                Symbol                                 Conditions                                     Unit

                                                                                        Min. Max. Min. Max.

Output High Voltage               VOH                           VCC         = 4.5 V      2.4               2.4          V
Output Low Voltage                VOL                           IOH         =-4 mA
                                                                IOL         = 8 mA                0.4               0.4 V
                                  IOH
Output High Current               IOL                           VCC         = 4.5 V               -4                -4 mA
Output Low Current                                              VOH         = 2.4 V
                                   IIH                          VOL         = 0.4 V      8                 8            mA
Input Leakage Current              IIL
                                                                VCC         = 5.5 V
                        High      IOHZ                                                            1                 1 A
                        Low       IOLZ                          VIH         = 5.5 V
                                                                VIL         = 0V         -1                -1           A

Output Leakage Current                                          VCC         = 5.5 V

     High at Three-State- Output                                VOH         = 5.5 V               1                    1 A
     Low at Three-State- Output                                 VOL         = 0V
                                                                                         -1                -1           A

SRAM Memory Operations

     Switching Characteristics                                       Symbol              25            35           45
     Read Cycle
No.                                                                                                                                 Unit
                                                                                     Min. Max. Min. Max. Min. Max.
                                                                 Alt.       IEC
1 Read Cycle Timef                                                                   25           35            45      ns
2 Address Access Time to Data Validg                             tAVAV       tcR
3 Chip Enable Access Time to Data Valid                          tAVQV      ta(A)            25            35           45 ns
4 Output Enable Access Time to Data Valid                        tELQV      ta(E)
5 E HIGH to Output in High-Zh                                   tGLQV       ta(G)            25            35           45 ns
6 G HIGH to Output in High-Zh                                   tEHQZ       tdis(E)
7 E LOW to Output in Low-Z                                      tGHQZ       tdis(G)          12            20           25 ns
8 G LOW to Output in Low-Z                                       tELQX      ten(E)
9 Output Hold Time after Address Change                         tGLQX       ten(G)           13            17           20 ns
10 Chip Enable to Power Activee                                 tAXQX       tv(A)
11 Chip Disable to Power Standbyd, e                            tELICCH      tPU             13            17           20 ns
                                                                tEHICCL      tPD
                                                                                     5            5             5       ns

                                                                                     0            0             0       ns

                                                                                     3            3             3       ns

                                                                                     0            0             0       ns

                                                                                             25            35           45 ns

e: Parameter guaranteed but not tested.
f: Device is continuously selected with E and G both LOW.
g: Address valid prior to or coincident with E transition LOW.
h: Measured 200 mV from steady state output voltage.

                        STK Control #ML0052                              4               Rev 1.0                March 31, 2006
                                                                                                                           U635H64

Read Cycle 1: Ai-controlled (during Read cycle: E = G = VIL, W = VIH)f

     Ai                                                              tcR (1)         Output Data Valid

     DQi                                                          Address Valid
                                                                 ta(A) (2)
     Output
                                Previous Data Valid
                                                     tv(A) (9)

Read Cycle 2: G-, E-controlled (during Read cycle: W = VIH)g

     Ai                                                tcR (1)                                        tPD (11)
     E                                                                                           tdis(E) (5)
                                                   Address Valid
     G                                           ta(A) (2)                                  tdis(G) (6)
                                                                                 Output Data Valid
     DQi                                            ta(E) (3)

     Output                            ten(E) (7)

     ICC                                           ta(G) (4)

                                       ten(G) (8)

                       High Impedance

                                       tPU (10)

                       ACTIVE

                       STANDBY

     Switching Characteristics                    Symbol                             25                         35          45
     Write Cycle                       Alt. #1 Alt. #2 IEC
No.                                                                                                                             Unit

                                                                                 Min. Max. Min. Max. Min. Max.

12 Write Cycle Time                    tAVAV       tAVAV          tcW            25          35                         45      ns

13 Write Pulse Width                   tWLWH                      tw(W) 20                   30                         35      ns

14 Write Pulse Width Setup Time                  tWLEH tsu(W) 20                             30                         35      ns

15 Address Setup Time                  tAVWL       tAVEL          tsu(A)         0           0                          0       ns

16 Address Valid to End of Write       tAVWH tAVEH tsu(A-WH) 20                              30                         35      ns

17 Chip Enable Setup Time              tELWH                      tsu(E) 20                  30                         35      ns

18 Chip Enable to End of Write                     tELEH          tw(E)          20          30                         35      ns

19 Data Setup Time to End of Write tDVWH tDVEH tsu(D) 12                                     18                         20      ns

20 Data Hold Time after End of Write tWHDX tEHDX th(D)                           0           0                          0       ns

21 Address Hold after End of Write     tWHAX tEHAX                th(A)          0           0                          0       ns

22 W LOW to Output in High-Zh, i       tWLQZ              tdis(W)                        10                         13          15 ns

23 W HIGH to Output in Low-Z           tWHQX              ten(W)                 5           5                          5       ns

March 31, 2006        STK Control #ML0052          5                                     Rev 1.0
U635H64

Write Cycle #1: W-controlledj

Ai                                                           tcW (12)     th(A) (21)
                                                        Address Valid
E                                                tsu(E) (17)

W                                           tsu(A-WH) (16)
DQi                                                   tw(W) (13)

Input                               tsu(A) (15)  tsu(D) (19)              th(D) (20)
                               Previous Data
DQi                                              Input Data Valid

Output                                           tdis(W) (22)             ten(W) (23)

                                                 High Impedance

Write Cycle #2: E-controlledj

Ai                             tsu(A) (15)              tcW (12)          th(A) (21)

E                                                  Address Valid
                                                 tw(E) (18)
W
DQi                                              tsu(W) (14)

Input                                            tsu(D) (19)              th(D) (20)

DQi                                                               Input Data Valid

Output                                                        High Impedance

undefined                      L- to H-level                                          H- to L-level

i: If W is LOW and when E goes LOW, the outputs remain in the high impedance state.
j: E or W must be VIH during address transition.

                               STK Control #ML0052                     6               Rev 1.0       March 31, 2006
                                                                                                        U635H64

Nonvolatile Memory Operations

Mode Selection

E    W          A12 - A0         Mode                                      I/O                    Power          Notes
                  (hex)                                                                           Standby
                                                                                                   Active          m
H    X                X          Not Selected                              Output High Z           Active
                                                                                                   Active          k, l
L    H                X          Read SRAM                                 Output Data                             k, l
                                                                                                   Active          k, l
L    L                X          Write SRAM                                Input Data                              k, l
                                                                                                                   k, l
L    H          0000                 Read SRAM                              Output Data                             k
                1555                 Read SRAM                              Output Data
                0AAA                 Read SRAM                              Output Data                            k, l
                1FFF                 Read SRAM                              Output Data                            k, l
                10F0                 Read SRAM                              Output Data                            k, l
                0F0F             Nonvolatile STORE                         Output High Z                           k, l
                                                                                                                   k, l
L    H          0000                  Read SRAM                             Output Data                             k
                1555                  Read SRAM                             Output Data
                0AAA                  Read SRAM                             Output Data
                1FFF                  Read SRAM                             Output Data
                10F0                  Read SRAM                             Output Data
                0F0E             Nonvolatile RECALL                        Output High Z

k: The six consecutive addresses must be in order listed (0000, 1555, 0AAA, 1FFF, 10F0, 0F0F) for a Store cycle or
     (0000, 1555, 0AAA, 1FFF,10F0, 0F0E) for a RECALL cycle. W must be high during all six consecutive cycles.
     See STORE cycle and RECALL cycle tables and diagrams for further details.
     The following six-address sequence is used for testing purposes and should not be used: 0000, 1555, 0AAA, 1FFF, 10F0, 139C.

l: Activation of nonvolatile cycles does not depend on the state of G.
m: I/O state assumes that G  VIL.

     PowerStore                                            Symbol
     Power Up RECALL
No.                                                                        Conditions             Min.     Max.                   Unit
                                                                                                           650                     s
                                                           Alt.       IEC                                   10                    ms

24 Power Up RECALL Durationn, e                            tRESTORE                                          1                     s

25 STORE Cycle Durationf                                   tPDSTORE        the power supply vol-
                                                                           tage must stay above
                                                                           3.6 V for at least
                                                                           10 ms after the start
                                                                           of the STORE
                                                                           operation

26   Time allowed to Complete SRAM Cyclef,                 tDELAY

     e

     Low Voltage Trigger Level                             VSWITCH                                4.0 4.5 V

n: tRESTORE starts from the time VCC rises above VSWITCH.

March 31, 2006  STK Control #ML0052                                7            Rev 1.0
U635H64

PowerStore and automatic Power Up RECALL

                                  VCC
                      5.0 V
                     VSWITCH

     PowerStore                                                                               t

     Power Up         (24)                                                 (25)
     RECALL
                 tRESTORE                     tPDSTOREp
        W
                                                                                            (24)
        DQi
                                                                          tRESTORE
                                                                (26) tDELAY

                 POWER UP BROWN OUT                          BROWN OUT
                                                             PowerStore
                 RECALL             NO STORE

                                    (NO SRAM WRITES)

     Software Controlled STORE/           Symbol             25           35                          45
     RECALL Cyclek, o
No.                                                                                                       Unit

                                     Alt.       IEC      Min. Max. Min. Max. Min. Max.

27 STORE/RECALL Initiation Time      tAVAV       tcR     25           35                          45      ns
28 Chip Enable to Output Inactivep  tELQZ     tdis(E)SR
29 STORE Cycle Timeq                tELQXS                       600          600                         600 ns
30 RECALL Cycle Timer               tELQXR     td(E)S
31 Address Setup to Chip Enables    tAVELN     td(E)R            10           10                          10 ms
32 Chip Enable Pulse Widths, t      tELEHN    tsu(A)SR
33 Chip Disable to Address Changes  tEHAXN    tw(E)SR            20           20                          20 s
                                              th(A)SR
                                                         0            0                           0       ns

                                                         20           25                          35      ns

                                                         0            0                           0       ns

o: The software sequence is clocked with E controlled READs.

p: Once the software controlled STORE or RECALL cycle is initiated, it completes automatically, ignoring all inputs.

q: Note that STORE cycles (but not RECALL) are aborted by VCC < VSWITCH (STORE inhibit).
r: An automatic RECALL also takes place at power up, starting when VCC exceeds VSWITCH and takes tRESTORE. VCC must not drop below

     VSWITCH once it has been exceeded for the RECALL to function properly.
s: Noise on the E pin may trigger multiple READ cycles from the same address and abort the address sequence.

t: If the Chip Enable Pulse Width is less than ta(E) (see Read Cycle) but greater than or equal tw(E)SR, than the data may not be valid at
     the end of the low pulse, however the STORE or RECALL will still be initiated.

                 STK Control #ML0052              8              Rev 1.0                              March 31, 2006
                                                                                               U635H64

Software Controlled STORE/RECALL Cycles, t, u, v (E = HIGH after STORE initiation)

                               tcR (27)                              tcR (27)

Ai              ADDRESS 1                                           ADDRESS 6

E               tsu(A)SR (31)  tw(E)SR                         (31)    th(A)SR  (33)
                                 (32)                     tsu(A)SR   tw(E)SR    tdis(E)(5)
DQi
                                         (33) th(A)SR                   (32)
Output
                                                                     td(E)S (29) td(E)R (30)

                High Impedance                                              VALID
                                          VALID                      tdis(E)SR (28)

Software Controlled STORE/RECALL Cycles, t, u, v (E = LOW after STORE initiation)

                               tcR (27)

Ai                             ADDRESS 1                             ADDRESS 6
E                                                                                th(A)SR (33)
                               tw(E)SR
DQi             tsu(A)SR (31)    (32)

Output                                   (33) th(A)SR         (31)   td(E)S (29) td(E)R (30)
                                                          tsu(A)SR
                                                                           VALID
                High Impedance VALID                                  tdis(E)SR (28)

u: W must be HIGH when E is LOW during the address sequence in order to initiate a nonvolatile cycle. G may be either HIGH or LOW
     throughout. Addresses 1 through 6 are found in the mode selection table. Address 6 determines whether the U635H64 performs a STORE
     or RECALL.

v: E must be used to clock in the address sequence for the software controlled STORE and RECALL cycles.

March 31, 2006  STK Control #ML0052                    9                       Rev 1.0
U635H64

Test Configuration for Functional Check

                                                                                           5V
                                                 VCCx

                                          A0
                                          A1

                                          A2

                             Input level according to theA3DQ0
                                 relevant test measurement
                                          A4              DQ1                                                            480
                                                                                          Simultaneous measure-
                    VIH                                                                       ment of all 8 output pinsA5DQ2

                                          A6              DQ3

                                          A7

                                          A8              DQ4

                                          A9              DQ5

                    VIL                   A10             DQ6

                                          A11                                                                                     VO

                                          A12             DQ7

                                          E                                                                                       30 pF w
                                          W                                                                              255

                                          G

                                                     VSS

w: In measurement of tdis-times and ten-times the capacitance is 5 pF.
x: Between VCC and VSS must be connected a high frequency bypass capacitor 0.1 F to avoid disturbances.

Capacitancee                        Conditions            Symbol                                                         Min.         Max.    Unit
                                                                                                                                               pF
Input Capacitance            VCC = 5.0 V                       CI                                                                          8   pF

                             VI           = VSS

Output Capacitance           f            = 1 MHz

                             Ta = 25 C                        CO                                                                          7

All pins not under test must be connected with ground by capacitors.

Ordering Code

Example                    U635H64             S C 25 G1

Type                                                                  Leadfree Option
                                                                      blank = Standard Package
ESD Class                                                             G1 = Leadfree Green Package y
blank > 2000 V
B > 1000 V                                                            Access Time
                                                                      25 = 25 ns
Package                                                               35 = 35 ns y
D1 = PDIP28 (600 mil)                                                 45 = 45 ns y
S = SOP28 (330 mil) Type 1
S2 = SOP28 (330 mil) Type 2  Operating Temperature Range
                             C = 0 to 70 C
y: on special request        K = -40 to 85 C

Device Marking (example)                  ZMD                                                                                     Date of manufacture
    Product specification                 U635H64S2C                                                                              (The first 2 digits indicating
    Internal Code                         25 Z 0425                                                                               the year, and the last 2
                                                                                                                                  digits the calendar week.)
                                                       G1
                                                                                                                                  Leadfree Green Package

                           STK Control #ML0052 10                                                                        Rev 1.0              March 31, 2006
                                                                       U635H64

Device Operation                                              matic STORE will be ignored unless at least one
                                                              WRITE operation has taken place since the most
The U635H64 has two separate modes of operation:              recent STORE or RECALL cycle. Software initiated
SRAM mode and nonvolatile mode. In SRAM mode,                 STORE cycles are performed regardless of whether or
the memory operates as a standard fast static RAM. In         not a WRITE operation has taken place.
nonvolatile mode, data is transferred from SRAM to
EEPROM (the STORE operation) or from EEPROM to                Automatic RECALL
SRAM (the RECALL operation). In this mode SRAM
functions are disabled.                                       During power up an automatic RECALL takes place.
STORE cycles may be initiated under user control via a        After any low power condition (VCC < VSWITCH) an inter-
software sequence and are also automatically initiated        nal RECALL request may be latched. When VCC once
when the power supply voltage level of the chip falls         again exceeds the sense voltage of VSWITCH, a reque-
below VSWITCH. RECALL operations are automatically            sted RECALL cycle will automatically be initiated and
initiated upon power up and may occur also when VCC           will take tRESTORE to complete.
rises above VSWITCH after a low power condition.              If the U635H64 is in a WRITE state at the end of a
RECALL cycles may also be initiated by a software             power up RECALL, the SRAM data will be corrupted.
sequence.                                                     To help avoid this situation, a 10 K resistor should be
                                                              connected between W and system VCC.
SRAM READ
                                                              Software Nonvolatile STORE
The U635H64 performs a READ cycle whenever E and
G are LOW and W are HIGH. The address specified on            The U635H64 software controlled STORE cycle is
pins A0 - A12 determines which of the 8192 data bytes         initiated by executing sequential READ cycles from six
will be accessed. When the READ is initiated by an            specific address locations. By relying on READ cycles
address transition, the outputs will be valid after a delay   only, the U635H64 implements nonvolatile operation
of tcR. If the READ is initiated by E or G, the outputs will  while remaining compatible with standard 8K x 8
be valid at ta(E) or at ta(G), whichever is later. The data   SRAMs. During the STORE cycle, an erase of the pre-
outputs will repeatedly respond to address changes            vious nonvolatile data is performed first, followed by a
within the tcR access time without the need for transition    parallel programming of all nonvolatile elements. Once
on any control input pins, and will remain valid until        a STORE cycle is initiated, further inputs and outputs
another address change or until E or G is brought             are disabled until the cycle is completed.
HIGH or W is brought LOW.                                     Because a sequence of addresses is used for STORE
                                                              initiation, it is important that no other READ or WRITE
SRAM WRITE                                                    accesses intervene in the sequence or the sequence
                                                              will be aborted.
A WRITE cycle is performed whenever E and W are               To initiate the STORE cycle the following READ
LOW. The address inputs must be stable prior to               sequence must be performed:
entering the WRITE cycle and must remain stable until
either E or W goes HIGH at the end of the cycle. The          1. Read address 0000 (hex) Valid READ
data on pins DQ0 - 7 will be written into the memory if it    2. Read address 1555 (hex) Valid READ
is valid tsu(D) before the end of a W controlled WRITE or     3. Read address 0AAA (hex) Valid READ
tsu(D) before the end of an E controlled WRITE.               4. Read address 1FFF (hex) Valid READ
It is recommended that G is kept HIGH during the en-          5. Read address 10F0 (hex) Valid READ
tire WRITE cycle to avoid data bus contention on the          6. Read address 0F0F (hex) Initiate STORE
common I/O lines. If G is left LOW, internal circuitry will
turn off the output buffers tdis(W) after W goes LOW.         Once the sixth address in the sequence has been
                                                              entered, the STORE cycle will commence and the chip
Automatic STORE                                               will be disabled. It is important that READ cycles and
                                                              not WRITE cycles are used in the sequence, although it
The U635H64 uses the intrinsic system capacitance to          is not necessary that G is LOW for the sequence to be
perform an automatic STORE on power down. As long             valid. After the tSTORE cycle time has been fulfilled, the
as the system power supply take at least tPDSTORE to          SRAM will again be activated for READ and WRITE
decay from VSWITCH down to 3.6 V the U635H64 will             operation.
safely and automatically STORE the SRAM data in
EEPROM on power down.
In order to prevent unneeded STORE operations, auto-

March 31, 2006  STK Control #ML0052  11                       Rev 1.0
U635H64

Software Nonvolatile RECALL                              Hardware Protection

A RECALL cycle of the EEPROM data into the SRAM          The U635H64 offers hardware protection against inad-
is initiated with a sequence of READ operations in a     vertent STORE operation through VCC Sense. When
manner similar to the STORE initiation. To initiate the  VCC < VSWITCH all software controlled STORE operati-
RECALL cycle the following sequence of READ opera-       ons will be inhibited.
tions must be performed:
                                                         Low Average Active Power
1. Read address 0000 (hex) Valid READ
2. Read address 1555 (hex) Valid READ                    The U635H64 has been designed to draw significantly
3. Read address 0AAA (hex) Valid READ                    less power when E is LOW (chip enabled) but the
4. Read address 1FFF (hex) Valid READ                    access cycle time is longer than 55 ns.
5. Read address 10F0 (hex) Valid READ                    When E is HIGH the chip consumes only standby cur-
6. Read address 0F0E (hex) Initiate RECALL               rent.
                                                         The overall average current drawn by the part depends
Internally, RECALL is a two step procedure. First, the   on the following items:
SRAM data is cleared and second, the nonvolatile         1. CMOS or TTL input levels
information is transferred into the SRAM cells. The      2. the time during which the chip is disabled (E HIGH)
RECALL operation in no way alters the data in the        3. the cycle time for accesses (E LOW)
EEPROM cells. The nonvolatile data can be recalled an    4. the ratio of READs to WRITEs
unlimited number of times.                               5. the operating temperature
                                                         6. the VCC level

The information describes the type of component and shall not be considered as assured characteristics. Terms of
delivery and rights to change design reserved.

         STK Control #ML0052 12                          Rev 1.0  March 31, 2006
                                                                        U635H64

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the failure of the Simtek product could create a situation where personal injury or death may occur.
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March 31, 2006
Change record

Date/Rev   Name                                                          Change

01.11.2001 Ivonne Steffens     format revision and release for ,,Memory CD 2002"
                               Adding ,,Type 1" to SOP28 (330mil)
25.09.2002 Matthias Schniebel  adding ,,Leadfree Green Package" to ordering information
                               adding ,,Device Marking"
20.04.2004 Matthias Schniebel  adding RoHS compliance and Pb- free, S2 for chippack and delete
                               PDIP28 (300mil)
7.4.2005 Stefan Gnther        changed to obsolete status
                               Assigned Simtek Document Control Number
31.3.2006  Troy Meester
     1.0   Simtek
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