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U634H256S2A35G1

器件型号:U634H256S2A35G1
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厂商名称:Simtek
厂商官网:http://www.simtek.com
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器件描述

powerstore 32k x 8 nvsram

U634H256S2A35G1器件文档内容

                                                                                                                     U634H256

Not Recommended For New Designs                                                            PowerStore 32K x 8 nvSRAM

Features                                       Description

‡    High-performance CMOS non-                The U634H256 has two separate                     STORE cycles also may be initia-

     volatile static RAM 32768 x 8 bits        modes of operation: SRAM mode                     ted under user control via a soft-

‡    25, 35 and 45 ns Access Times             and   nonvolatile       mode.     In    SRAM      ware sequence or via a single pin

‡    10, 15 and 20 ns Output Enable            mode, the memory operates as an                   (HSB).

     Access Times                              ordinary static RAM. In nonvolatile               Once a STORE cycle is initiated,

‡    ICC = 15 mA typ. at 200 ns Cycle          operation,    data      is  transferred     in    further input or output are disabled

     Time                                      parallel from SRAM to EEPROM or                   until the cycle is completed.

‡    Automatic STORE to EEPROM                 from  EEPROM           to   SRAM.       In  this  Because a sequence of addresses

     on Power Down using external              mode      SRAM    functions      are    disab-    is used for STORE initiation, it is

     capacitor                                 led.                                              important     that  no  other  read  or

‡    Hardware or Software initiated            The U634H256 is a fast static RAM                 write    accesses   intervene  in    the

     STORE                                     (25, 35, 45 ns), with a nonvolatile               sequence or the sequence will be

     (STORE Cycle Time < 10 ms)                electrically        erasable            PROM      aborted.

‡    Automatic STORE Timing                    (EEPROM)          element       incorporated      RECALL cycles may also be initia-

‡    106 STORE cycles to EEPROM                in   each   static  memory        cell.     The   ted by a software sequence.

‡    100 years data retention in               SRAM can be read and written an                   Internally,   RECALL    is  a  two   step

     EEPROM                                    unlimited     number        of  times,   while    procedure. First, the SRAM data is

‡    Automatic RECALL on Power Up              independent nonvolatile data resi-                cleared and second, the nonvola-

‡    Software RECALL Initiation                des   in    EEPROM.         Data  transfers       tile  information   is  transferred  into

     (RECALL Cycle Time < 20 μs)               from  the     SRAM      to  the   EEPROM          the SRAM cells.

‡    Unlimited RECALL cycles from              (the STORE operation) take place                  The RECALL operation in no way

     EEPROM                                    automatically       upon        power    down     alters   the  data  in  the    EEPROM

‡    Single 5 V ± 10 % Operation               using charge stored in an external                cells. The nonvolatile data can be

‡    Operating temperature ranges:             100 μF capacitor.                                 recalled     an  unlimited   number  of

            0   to 70 °C                       Transfers from the EEPROM to the                  times.

           -40 to 85 °C                        SRAM        (the  RECALL          operation)

           -40 to125 °C(only 35 ns)            take place automatically on power

‡    QS 9000 Quality Standard                  up.

‡    ESD protection > 2000 V                   The U634H256 combines the high

     (MIL STD 883C M3015.7-HBM)                performance and ease of use of a

‡    RoHS compliance and Pb- free              fast  SRAM        with  nonvolatile         data

     Package: SOP32 (300 mil)                  integrity.

Pin  Configuration                                                         Pin Description

     VCAP       1                 32     VCCX

     A14        2                 31     HSB

     A12        3                 30     W

     A7         4                 29     A13                               Signal Name           Signal Description

     A6         5                 28     A8                                A0 - A14              Address Inputs

     A5         6                 27     A9                                DQ0 - DQ7             Data In/Out

     A4         7                 26     A11                               E                     Chip Enable

     A3         8                 25     G

     n.c.       9   SOP           24     n.c.                              G                     Output Enable

     A2         10                23     A10                               W                     Write Enable

     A1         11                22     E                                 VCCX                  Power Supply Voltage

     A0         12                21     DQ7                               VSS                   Ground

     DQ0        13                20     DQ6                               VCAP                  Capacitor

     DQ1        14                19     DQ5                                                     Hardware Controlled Store/Busy

     DQ2        15                18     DQ4                               HSB

     VSS        16                17     DQ3

                    Top View

August 15, 2006           STK Control #ML0048                      1                             Rev 1.1
U634H256

Block Diagram

                                                                                     EEPROM Array                               VCCX

                                                                                     512 x (64 x 8)                             VSS

                 A5                                                                          STORE                              VCAP

                 A6

                 A7                                 Row Decoder               SRAM           RECALL                Power        VCCX

                 A8                                                           Array                                Control      VCAP

                 A9

                 A11                                                    512 Rows x

                 A12                                                  64 x 8 Columns

                 A13                                                                                               Store/

                 A14                                                                                               Recall       HSB

                                                                                                                   Control

                 DQ0

                 DQ1                                                    Column I/O

                 DQ2                                Input Buffers     Column Decoder                               Software

                 DQ3                                                                                               Detect       A0 - A13

                 DQ4

                 DQ5

                 DQ6                                               A0 A1      A2 A3  A4 A10                                  G

                 DQ7

                                                                                                                             E

                                                                                                                             W

Truth Table for SRAM     Operations

         Operating Mode              E                             HSB        W              G                     DQ0 - DQ7

    Standby/not selected             H                             H          *              *                     High-Z

         Internal Read               L                             H          H              H                     High-Z

         Read                        L                             H          H              L                 Data Outputs Low-Z

         Write                       L                             H          L              *                 Data Inputs High-Z

*H or L

Characteristics

All voltages are referenced to VSS = 0 V (ground).

All characteristics are valid in the power supply voltage range and in the operating temperature range specified.

Dynamic measurements are based on a rise and fall time of ≤ 5 ns, measured between 10 % and 90 % of VI,            as well as

input levels of VIL = 0 V and VIH = 3 V. The timing reference level of all input and output signals is 1.5 V,

with the exception of the tdis-times and ten-times, in which cases transition is measured ± 200 mV from steady-state voltage.

Absolute Maximum Ratingsa                                          Symbol                       Min.               Max.                   Unit

Power Supply Voltage                                                  VCC                       -0.5               7                             V

Input Voltage                                                           VI                      -0.3           VCC+0.5                           V

Output Voltage                                                          VO                      -0.3           VCC+0.5                           V

Power Dissipation                                                       PD                                         1                             W

Operating Temperature      C-Type                                       Ta                      0                  70                            °C

                           K-Type                                                               -40                85                            °C

                           A-Type                                                               -40                125                           °C

Storage Temperature                                                     Tstg                    -65                150                           °C

a:  Stresses greater than those listed under „Absolute Maximum Ratings“ may cause permanent damage to the device. This is a stress

    rating only, and functional operation of the device at condition above those indicated in the operational sections of this specification is

    not implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability.

                           STK Control #ML0048                                        2               Rev 1.1                   August 15, 2006
                                                                                                                           U634H256

Recommended                          Symbol                              Conditions                  Min.                  Max.                 Unit

Operating Conditions

Power Supply Voltageb                    VCC                                                         4.5                   5.5                  V

Input Low Voltage                        VIL                        -2 V at Pulse Width              -0.3                  0.8                  V

                                                                    10 ns permitted

Input High Voltage                       VIH                                                         2.2                   VCC+0.3              V

                                                                                     C-Type          K-Type                A-Type

DC Characteristics             Symbol         Conditions                                                                                        Unit

                                                                                Min.     Max.        Min.     Max.         Min.  Max.

Operating Supply Currentc      ICC1      VCC                     = 5.5 V

                                         VIL                     = 0.8 V

                                         VIH                     = 2.2 V

                                         tc                      = 25 ns                 95                   100                   -           mA

                                         tc                      = 35 ns                 75                   80                    80          mA

                                         tc                      = 45 ns                 65                   70                    -           mA

Average Supply Current during  ICC2      VCC                     =  5.5 V                         6           7                     7           mA

STOREc                                   E                       ≤  0.2 V

                                         W                       ≥  VCC-0.2  V

                                         VIL                     ≤  0.2 V

                                         VIH                     ≥  VCC-0.2  V

Average Supply Current during  ICC4      VCC                     =  4.5 V                         4           4                     4           mA

PowerStore Cycle                         VIL                     =  0.2 V

                                         VIH                     ≥  VCC-0.2  V

Standby Supply Currentd        ICC(SB)1  VCC                     =  5.5 V

(Cycling TTL Input Levels)               E                       =  VIH

                                         tc                      =  25 ns                40                   42                    -           mA

                                         tc                      =  35 ns                36                   38                    38          mA

                                         tc                      =  45 ns                33                   35                    -           mA

Operating Supply Current       ICC3      VCC                     =  5.5 V                20                   20                    20          mA

at tcR = 200 nsc                         W                       ≥  VCC-0.2  V

(Cycling CMOS Input Levels)              VIL                     ≤  0.2 V

                                         VIH                     ≥  VCC-0.2  V

Standby Supply Curentd         ICC(SB)   VCC                     =  5.5 V                         3           3                     4           mA

(Stable CMOS Input Levels)               E                       ≥  VCC-0.2  V

                                         VIL                     ≤  0.2 V

                                         VIH                     ≥  VCC-0.2  V

b:  VCC reference levels throughout this datasheet refer to VCCX if that is where the power supply connection is made, or VCAP if VCCX is con-

    nected to ground.

c:  ICC1 and ICC3 are depedent on output loading and cycle rate. The specified values are obtained with outputs unloaded.

    The current ICC1 is measured for WRITE/READ - ratio of 1/2.

    ICC2 is the average current required for the duration of the STORE cycle (STORE Cycle Time).

d:  Bringing E ≥ VIH will not produce standby current levels until any nonvolatile cycle in progress has timed out. See MODE SELECTION able.

    The current ICC(SB)1 is measured for WRITE/READ - ratio of 1/2.

August 15, 2006        STK Control #ML0048                           3                               Rev 1.1
U634H256

DC Characteristics                           Symbol                          Conditions                 Min.          Max.           Unit

                                                                    VCC         = 4.5 V

Output High Voltage                            VOH                  IOH         =-4 mA                  2.4                          V

Output Low Voltage                             VOL                  IOL         = 8 mA                                0.4            V

                                                                    VCC         = 4.5 V

Output High Current                            IOH                  VOH         = 2.4 V                                  -4          mA

Output Low Current                             IOL                  VOL         = 0.4 V                 8                            mA

Input Leakage Current                                               VCC         = 5.5 V

                          High                 IIH                  VIH         = 5.5 V                                   1          μA

                          Low                               IIL     VIL         =       0V              -1                           μA

Output Leakage Current                                              VCC         = 5.5 V

        High at Three-State- Output            IOHZ                 VOH         = 5.5 V                                     1        μA

        Low  at Three-State- Output            IOLZ                 VOL         =       0V              -1                           μA

SRAM Memory Operations

        Switching Characteristics                                   Symbol                      25            35          45

No.     Read Cycle                                                                                                                   Unit

                                                                    Alt.        IEC         Min.  Max.  Min.  Max.    Min.     Max.

    1   Read Cycle Timef                                            tAVAV       tcR         25          35            45             ns

    2   Address Access Time to Data Validg                          tAVQV       ta(A)               25            35           45    ns

    3   Chip Enable Access Time to Data Valid                       tELQV       ta(E)               25            35           45    ns

    4   Output Enable Access Time to Data Valid                     tGLQV       ta(G)               10            15           20    ns

    5   E HIGH to Output in High-Zh                                 tEHQZ    tdis(E)                10            13           15    ns

    6   G HIGH to Output in High-Zh                                 tGHQZ    tdis(G)                10            13           15    ns

    7   E LOW to Output in Low-Z                                    tELQX       ten(E)      5           5             5              ns

    8   G LOW to Output in Low-Z                                    tGLQX    ten(G)         0           0             0              ns

    9   Output Hold Time after Address Change                       tAXQX       tv(A)       3           3             3              ns

    10  Chip Enable to Power Activee                                tELICCH     tPU         0           0             0              ns

    11  Chip Disable to Power Standbyd, e                           tEHICCL     tPD                 25            35           45    ns

e:     Parameter guaranteed but not tested.

f:     Device is continuously selected with E and G both LOW.

g:     Address valid prior to or coincident with E transition LOW.

h:     Measured ± 200 mV from steady state output voltage.

                                  STK Control #ML0048                        4                      Rev 1.1              August 15, 2006
                                                                                                                                         U634H256

Read  Cycle  1:  Ai-controlled  (during Read cycle: E               = G = VIL, W               =  VIH)f

                                                                              tcR      (1)

                 Ai                                                      Address Valid

                                                             ta(A)  (2)

                 DQi            Previous Data Valid                                                      Output       Data  Valid

                 Output                              tv(A) (9)

Read  Cycle  2:  G-, E-controlled (during Read cycle: W = VIH)g

                                                                    tcR  (1)

                 Ai                                          Address Valid

                                                             ta(A)  (2)                                          tPD  (11)

                 E                                           ta(E)  (3)                                  tdis(E)      (5)

                 G                              ten(E)       (7)

                                                                            ta(G) (4)                    tdis(G) (6)

                 DQi                                 ten(G)  (8)

                                High Impedance                                                Output  Data Valid

                 Output                         tPU (10)

                                ACTIVE

                 ICC            STANDBY

      Switching Characteristics                                 Symbol                                   25                     35           45

No.   Write Cycle                                                                                                                                    Unit

                                                Alt. #1             Alt. #2            IEC        Min.   Max.         Min.         Max.  Min.  Max.

12    Write Cycle Time                          tAVAV               tAVAV              tcW        25                        35           45          ns

13    Write Pulse Width                         tWLWH                                  tw(W)      20                        25           30          ns

14    Write Pulse Width Setup Time                                  tWLEH              tsu(W)     20                        25           30          ns

15    Address Setup Time                        tAVWL               tAVEL              tsu(A)         0                     0            0           ns

16    Address Valid to End of Write             tAVWH               tAVEH     tsu(A-WH)           20                        25           30          ns

17    Chip Enable Setup Time                    tELWH                                  tsu(E)     20                        25           30          ns

18    Chip Enable to End of Write                                   tELEH              tw(E)      20                        25           30          ns

19    Data Setup Time to End of Write           tDVWH               tDVEH              tsu(D)     10                        12           15          ns

20    Data Hold Time after End of Write         tWHDX               tEHDX              th(D)          0                     0            0           ns

21    Address Hold after End of Write           tWHAX               tEHAX              th(A)          0                     0            0           ns

22    W LOW to Output in High-Zh, i             tWLQZ                                  tdis(W)               10                     13           15  ns

23    W HIGH to Output in Low-Z                 tWHQX                                  ten(W)         5                     5            5           ns

August 15, 2006          STK Control #ML0048                             5                                   Rev 1.1
U634H256

Write Cycle #1: W-controlledj

                                                                 tcW    (12)

               Ai                                                Address Valid

                                                      tsu(E)     (17)                    th(A)   (21)

               E

               W                                      tsu(A-WH)  (16)

                                                                 tw(W)  (13)

                                  tsu(A)

                                  (15)                                  tsu(D)  (19)     th(D)   (20)

               DQi                                                      Input Data Valid

               Input

               DQi                                    tdis(W) (22)                       ten(W)  (23)

               Output             Previous Data                         High Impedance

Write   Cycle  #2: E-controlledj

                                                                 tcW    (12)

               Ai                                                Address Valid

               E                                                 tw(E)  (18)             th(A)   (21)

                                  tsu(A)

                                  (15)

               W                                      tsu(W)     (14)

               DQi                                                      tsu(D) (19)       th(D)         (20)

               Input                                                                  Input Data Valid

               DQi                                                      High Impedance

               Output

            undefined                                 L- to H-level                                      H-   to  L-level

i:  If  W   is LOW and when E goes LOW, the outputs remain in the               high  impedance  state.

j:  E   or  W must be VIH during address transition.

                                  STK Control #ML0048                                 6                           Rev 1.1  August 15, 2006
                                                                                                                            U634H256

Nonvolatile Memory Operations

Mode Selection

    E    W       HSB                 A13 - A0               Mode                             I/O                            Power            Notes

                                     (hex)

    H    X       H                   X                      Not Selected                     Output High Z                  Standby

    L    H       H                   X                      Read SRAM                        Output Data                    Active            l

    L    L       H                   X                      Write SRAM                       Input Data                     Active

    L    H       H                   0E38                   Read SRAM                        Output Data                    Active           k, l

                                     31C7                   Read SRAM                        Output Data                                     k, l

                                     03E0                   Read SRAM                        Output Data                                     k, l

                                     3C1F                   Read SRAM                        Output Data                                     k, l

                                     303F                   Read SRAM                        Output Data                                     k, l

                                     0FC0      Nonvolatile STORE                             Output High Z                                   k

    L    H       H                   0E38                   Read SRAM                        Output Data                    Active           k, l

                                     31C7                   Read SRAM                        Output Data                                     k, l

                                     03E0                   Read SRAM                        Output Data                                     k, l

                                     3C1F                   Read SRAM                        Output Data                                     k, l

                                     303F                   Read SRAM                        Output Data                                     k, l

                                     0C63      Nonvolatile RECALL                            Output High Z                                   k

    X    X       L                   X                      STORE/Inhibit                    Output High Z                  ICC2/Standby     m

k:  The six consecutive addresses must be in order listed (0E38, 31C7, 03E0, 3C1F, 303F, 0FC0) for a Store cycle or (0E38, 31C7, 03E0, 3C1F,

         303F, 0C63) for a RECALL cycle. W must be high during all six consecutive cycles. See STORE cycle and RECALL cycle tables and dia

         grams for further details.

    The following six-address sequence is used for testing purposes and should not be used: 0E38, 31C7, 03E0, 3C1F, 303F, 339C.

l:  I/O state assumes that G ≤ VIL. Activation of nonvolatile cycles does not depend on the state of G.

m:  HSB initiated STORE operation actually occurs only if a WRITE has been done since last STORE operation. After the STORE (if any)

    completes, the part will go into standby mode inhibiting all operation until HSB rises.

         PowerStore Power Up RECALL/                        Symbol

    No.  Hardware Controlled STORE                                                           Conditions                     Min.       Max.  Unit

                                                            Alt.          IEC

    24   Power Up RECALL Durationn, e                       tRESTORE                                                                   650    μs

    25   STORE Cycle Duration                               tHLQX        td(H)S              VCC > 4.5 V                               10    ms

    26   HSB Low to Inhibit One                             tHLQZ        tdis(H)S                                           1                 μs

    27   HSB High to Inhibit Offe                           tHHQX        ten(H)S                                                       700    ns

    28   External STORE Pulse Widthe                        tHLHX        tw(H)S                                             20                ns

         HSB Output Low Currente,o                          IHSBOL                           HSB = VOL                      3                mA

         HSB Output High Currente, o                        IHSBOH                           HSB = VIL                      5          60    μA

         Low Voltage Trigger Level                          VSWITCH                                                         4.0        4.5       V

n:  tRESTORE starts from the time VCC rises above VSWITCH.

o:  HSB is an I/O that has a week internal pullup; it is basically an open drain output.     It is meant to allow up to 32  U634H256   to be ganged

    together for simultaneous storing. Do not use HSB to pullup any external circuitry       other than other U634H256      HSB pins.

August 15, 2006       STK Control #ML0048                             7                      Rev 1.1
U634H256

PowerStore and Automatic Power Up RECALL

                                       VCAP

                           5.0 V

                           VSWITCH

                                                                                                                                     t

                           PowerStore                                                    tPDSTOREp

                           Power Up          (24)                                                                     (24)

                           RECALL

                           W                 tRESTORE                                                            tRESTORE

                                                                                                                 tDELAYp

                           DQi

                                            POWER UP                     BROWN OUT                      BROWN OUT

                                            RECALL                       NO STORE                       PowerStore

                                                                         (NO SRAM WRITES)

Hardware  Controlled STORE

                   HSB                       tw(H)Sq (28)

                                                                                                        ten(H)S (27)

                                             tdis(H)S   (26)

                   DQi            Previous  Data Valid                                        High Impedance             Data Valid

                   Output

                                                                         td(H)S (25)

         Software  Controlled   STORE/RECALL                             Symbol                         25                35                45

    No.  Cycle                                                                                                                                       Unit

                                                                Alt.                     IEC     Min.   Max.          Min.  Max.     Min.   Max.

    29   STORE/RECALL Initiation Time                           tAVAV                    tcR        25                35                45           ns

    30   Chip Enable to Output Inactives                        tELQZ                 tdis(E)SR             600               600               600  ns

    31   STORE Cycle Time                                       tELQXS                td(E)S                10                10                10   ms

    32   RECALL Cycle Timer                                     tELQXR                td(E)R                20                20                20   μs

    33   Address Setup to Chip Enablet                          tAVELN                tsu(A)SR      0                 0                 0            ns

    34   Chip Enable Pulse Widths, t                            tELEHN                tw(E)SR       20                25                30           ns

    35   Chip Disable to Address Changet                        tEHAXN                th(A)SR       0                 0                 0            ns

p:  tPDSTORE approximate td(E)S or td(H)S; tDELAY approximate tdis(H)S.

q:  After tw(H)S HSB is hold down internal by STORE operation.

r:  An automatic RECALL also takes place at power up, starting when VCC exceeds VSWITCH and takes tRESTORE. VCC                      must not drop below

    VSWITCH once it has been exceeded for the RECALL to function properly.

s:  Once the software controlled STORE or RECALL cycle is initiated, it completes automatically, ignoring all inputs.

t:  Noise on the E pin may trigger multiple READ cycles from the same address and abort the address sequence.

                                    STK Control #ML0048                               8                       Rev 1.1                      August 15, 2006
                                                                                                                                U634H256

Software  Controlled STORE/RECALL Cyclet,                         u,    v,  w  (E = HIGH after STORE initiation)

                                              tcR  (29)                                  tcR    (29)

                Ai                      ADDRESS 1                                 ADDRESS 6

                                        tw(E)SR (34)                              tw(E)SR (34)  th(A)SR (35)

                E             tsu(A)SR (33)                                                           tdis(E) (5)

                                                         (35)                     (33)

                                                        th(A)SR                tsu(A)SR         td(E)S    (31)     td(E)R (32)

                DQi     High  Impedance

                Output                        VALID                                             VALID

                                                                                         tdis(E)SR (30)

Software  Controlled    STORE/RECALL Cyclet, u, v, w (E                        = LOW           after STORE         initiation)

                                                   tcR   (29)

                Ai                            ADDRESS 1                                         ADDRESS 6

                                                   tw(E)SR  (34)                                          th(A)SR  (35)

                E

                              tsu(A)SR  (33)                   th(A)SR  (35)             (33)

                                                                               tsu(A)SR         td(E)S    (31)     td(E)R (32)

                DQi           High Impedance       VALID                                        VALID

                Output

                                                                                               tdis(E)SR  (30)

u:  If the chip enable pulse width is less then ta(E) (see READ cycle) but greater than or equal to tw(E)SR, then the data may not be valid at

    the end of the low pulse, however the STORE or RECALL will still be initiated.

v:  W must be HIGH when E is LOW during the address sequence in order to initiate a nonvolatile cycle. G may be either HIGH or LOW

    throughout. Addresses 1 through 6 are found in the mode selection table. Address 6 determines whether the U634H256 performs a STORE

    or RECALL.

w:  E must be used to clock in the address sequence for the software controlled STORE and RECALL cycles.

August 15, 2006         STK Control #ML0048                                    9                                   Rev 1.1
U634H256

Test Configuration for Functional Check

                                                                                                                                                                           5V

                                                                                         A0       VCCXY   VCAP

                                                                                         A1

                                                                                         A2

                                                                                         A3

                             Input level according to the  relevant test measurement     A4                     DQ0

                                                                                         A5                     DQ1      Simultaneous measure-  ment of all 8 output pins        480

                        VIH                                                              A6                     DQ2

                                                                                         A7

                                                                                         A8                     DQ3

                                                                                         A9                     DQ4

                                                                                         A10                    DQ5

                        VIL                                                              A11                    DQ6

                                                                                         A12                                                                                          VO

                                                                                         A13                    DQ7

                                                                                         A14

                                                                                         HSB                    HSB                                                                   30 pF x

                                                                                         E

                                                                                         W                                                                                       255

                                                                                         G           VSS

x:  In measurement of tdis-times and ten-times the capacitance is 5 pF.

y:  Between VCC and VSS must be connected a high frequency bypass capacitor 0.1 μF to avoid disturbances.

    Capacitancee                                                                      Conditions                Symbol                                                     Min.           Max.       Unit

    Input Capacitance                                      VCC                           = 5.0 V                     CI                                                                        8     pF

                                                           VI                            = VSS

                                                           f                             = 1 MHz

    Output Capacitance                                     Ta                            = 25 °C                     CO                                                                        7     pF

All Pins not under test must be connected with ground by capacitors.

Ordering Code

    Example                  U634H256                                                    S        C      25     G1

    Type                                                                                                                                        Leadfree Option

                                                                                                                                                G1                         = Leadfree Green Package

    Package

    S  = SOP32 (300mil)

                                                                                                                                                Access Time

                                                                                                                                                25 = 25 ns

                                                              Operating Temperature Range                                                       35 = 35 ns (C/K Type on special request)

                                                              C=                         0 to        70 °C                                      45 = 45 ns

                                                              K                       =  -40  to     85 °C

                                                              A                       =  -40  to  125 °C        (only 35 ns and  SOP32 package)

Device Marking (example)

    Product specification                                                                     ZMD                                                                                     Date of manufacture

                                                                                              U634H256SC                                                                              (The first 2 digits indicating

                                                                                              25         Z      0425                                                                  the year, and the last 2

                                                                                                                G1                                                                    digits the calendar week.)

    Internal Code                                                                                                                                                                     Leadfree Green Package

                             STK Control #ML0048                                                                10                                                         Rev 1.1                August 15, 2006
                                                                                                                         U634H256

Device Operation                                                             and initiate a STORE operation.

                                                                             Figure 1 shows the proper connection of capacitors for

The U634H256 has two separate modes of operation:                            automatic STORE operation. The charge storage capa-

SRAM mode and nonvolatile mode. The memory ope-                              citor should have a capacity of 100 μF (± 20 %) at 6 V.

rates In SRAM mode as a standard fast static RAM.                            Each U634H256 must have its own 100 μF capacitor.

Data is transferred in nonvolatile mode from SRAM to                         Each U634H256 must have a high quality, high fre-

EEPROM (the STORE operation) or from EEPROM to                               quency bypass capacitor of 0.1 μF connected between

SRAM (the RECALL operation). In this mode SRAM                               VCAP and VSS, using leads and traces that are short as

functions are disabled.                                                      possible.  This     capacitor    do   not   replace    the  normal

STORE cycles may be initiated under user control via a                       expected high frequency bypass capacitor between the

software sequence or HSB assertion and are also auto-                        power supply voltage and VSS.

matically initiated when the power supply voltage level                      In order to prevent unneeded STORE operations, auto-

of the chip falls below VSWITCH. RECALL operations are                       matic STOREs as well as those initiated by externally

automatically        initiated    upon   power     up  and   may       also  driving HSB LOW will be ignored unless at least one

occur when the VCCX rises above VSWITCH, after a low                         WRITE      operation   has     taken    place   since  the  most

power condition. RECALL cycles may also be initiated                         recent STORE cycle. Note that if HSB is driven LOW

by a software sequence.                                                      via external circuitry and no WRITES have taken place,

                                                                             the part will still be disabled until HSB is allowed to

SRAM READ                                                                    return HIGH. Software initiated STORE cycles are per-

                                                                             formed regardless of whether or not a WRITE opera-

The U634H256 performs a READ cycle whenever E                                tion has taken place.

and     G   are   LOW        and   HSB   and    W     are    HIGH.     The

address specified on pins A0 - A14 determines which of                       Automatic RECALL

the     32768     data   bytes     will  be  accessed.       When      the

READ is initiated by an address transition, the outputs                      During power up, an automatic RECALL takes place. At

will be valid after a delay of tcR. If the READ is initiated                 a low power condition (power supply voltage < VSWITCH)

by E or G, the outputs will be valid at ta(E) or at ta(G),                   an internal RECALL request may be latched. As soon

whichever        is  later.  The   data      outputs   will  repeatedly      as power supply voltage exceeds the sense voltage of

respond to address changes within the tcR access time                        VSWITCH, a requested RECALL cycle will automatically

without the need for transition on any control input pins,                   be initiated and will take tRESTORE to complete.

and will remain valid until another address change or                        If  the  U634H256     is  in  a  WRITE      state  at  the  end    of

until E or G is brought HIGH or W or HSB is brought                          power up RECALL, the SRAM data will be corrupted.

LOW.                                                                         To help avoid this situation, a 10 kΩ resistor should be

                                                                             connected between W and power supply voltage.

SRAM WRITE

                                                                             Software Nonvolatile STORE

A WRITE cycle is performed whenever E and W are

LOW and HSB is HIGH. The address inputs must be                              The    U634H256     software     controlled     STORE       cycle  is

stable     prior     to  entering  the   WRITE        cycle  and    must     initiated by executing sequential READ cycles from six

remain stable until either E or W goes HIGH at the end                       specific address locations. By relying on READ cycles

of the cycle. The data on pins DQ0 - 7 will be written                       only, the U634H256 implements nonvolatile operation

into the memory if it is valid tsu(D) before the end of a W                  while    remaining    compatible      with  standard   32K  x      8

controlled WRITE or tsu(D) before the end of an E con-                       SRAMs. During the STORE cycle, an erase of the pre-

trolled WRITE.                                                               vious nonvolatile data is performed first, followed by a

It  is  recommended          that  G     is  kept  HIGH      during    the   parallel programming of all nonvolatile elements. Once

entire WRITE cycle to avoid data bus contention on the                       a STORE cycle is initiated, further inputs and outputs

common I/O lines. If G is left LOW, internal circuitry will                  are disabled until the cycle is completed.

turn off the output buffers tdis(W) after W goes LOW.                        Because a sequence of addresses is used for STORE

                                                                             initiation, it is important that no other READ or WRITE

Automatic STORE                                                              accesses intervene in the sequence or the sequence

                                                                             will be aborted.

During normal operation, the U634H256 will draw cur-                         To   initiate  the  STORE        cycle     the  following   READ

rent from VCCX to charge up a capacitor connected to                         sequence must be performed:

the VCAP pin. This stored charge will be used by the

chip    to  perform      a   single      STORE     operation.      If  the

voltage on the VCCX pin drops below VSWITCH, the part

will    automatically    disconnect      the  VCAP     pin   from   VCCX

August 15, 2006                   STK Control #ML0048                    11                      Rev 1.1
U634H256

1.     Read address            0E38     (hex)      Valid READ              has been forced LOW, the WRITE will not occur and

2.     Read address            31C7     (hex)      Valid READ              the STORE operation will begin immediately.

3.     Read address            03E0     (hex)      Valid READ              HARDWARE-STORE-BUSY               (HSB)    is    a   high  speed,

4.     Read address            3C1F     (hex)      Valid READ              low drive capability bidirectional control line.

5.     Read address            303F     (hex)      Valid READ              In order to allow a bank of U634H256s to perform syn-

6.     Read address            0FC0     (hex)      Initiate STORE          chronized STORE functions, the HSB pin from a num-

                                                                           ber  of  chips    may     be  connected    together.     Each  chip

Once   the     sixth  address     in   the   sequence        has     been  contains      a  small  internal  current  source    to  pull  HSB

entered, the STORE cycle will commence and the chip                        HIGH when it is not being driven LOW. To decrease the

will be disabled. It is important that READ cycles and                     sensitivity of this signal to noise generated on the PC

not WRITE cycles are used in the sequence, although it                     board, it may optionally be pulled to power supply via

is not necessary that G is LOW for the sequence to be                      an external resistor with a value such that the combi-

valid. After the tSTORE cycle time has been fulfilled, the                 ned load of the resistor and all parallel chip connections

SRAM will again be activated for READ and WRITE                            does not exceed IHSBOL at VOL (see Figure 1 and 2).

operation.                                                                 Only if HSB is to be connected to external circuits, an

                                                                           external pull-up resistor should be used.

Software Nonvolatile RECALL                                                During any STORE operation, regardless of how it was

                                                                           initiated, the U634H256 will continue to drive the HSB

A RECALL cycle of the EEPROM data into the SRAM                            pin LOW, releasing it only when the STORE is com-

is initiated with a sequence of READ operations in a                       plete.

manner similar to the STORE initiation. To initiate the                    Upon completion of a STORE operation, the part will be

RECALL cycle the following sequence of READ opera-                         disabled until HSB actually goes HIGH.

tions must be performed:

                                                                           Hardware Protection

1.     Read address            0E38     (hex)      Valid READ

2.     Read address            31C7     (hex)      Valid READ              The     U634H256        offers  hardware   protection      against

3.     Read address            03E0     (hex)      Valid READ              inadvertent STORE operation during low voltage condi-

4.     Read address            3C1F     (hex)      Valid READ              tions. When VCAP < VSWITCH, all software or HSB initia-

5.     Read address            303F     (hex)      Valid READ              ted STORE operations will be inhibited.

6.     Read address            0C63     (hex)      Initiate RECALL

                                                                           Preventing Automatic STORES

Internally, RECALL is a two step procedure. First, the

SRAM   data    is     cleared     and  second,     the  nonvolatile        The PowerStore function can be disabled on the fly by

information    is  transferred    into  the       SRAM       cells.   The  holding HSB HIGH with a driver capable of sourcing

RECALL      operation  in   no    way   alters     the  data      in  the  15 mA at VOH of at least 2.2 V as it will have to overpo-

EEPROM cells. The nonvolatile data can be recalled an                      wer the internal pull-down device that drives HSB LOW

unlimited number of times.                                                 for 50 ns at the onset of a PowerStore.

                                                                           When the U634H256 is connected for PowerStore ope-

HSB Nonvolatile STORE                                                      ration (see Figure 1) and VCCX crosses VSWITCH on the

                                                                           way     down,     the   U634H256  will     attempt   to  pull  HSB

The    hardware       controlled  STORE      Busy       pin  (HSB)    is   LOW; if HSB doesn′t actually get below VIL, the part will

connected to an open drain circuit acting as both input                    stop trying to pull HSB LOW and abort the PowerStore

and    output  to  perform     two     different   functions.     When     attempt.

driven LOW by the internal chip circuitry it indicates that

a STORE operation (initiated via any means) is in pro-                     Disabling Automatic STORES

gress within the chip. When driven LOW by external cir-

cuitry for longer than tw(H)S, the chip will conditionally                 If the PowerStore function is not required, then VCAP

initiate a STORE operation after tdis(H)S.                                 should be tied directly to the power supply and VCCX

READ   and     WRITE   operations            that  are  in   progress      should by tied to ground. In this mode, STORE opera-

when HSB is driven LOW (either by internal or external                     tion may be triggered through software control or the

circuitry) will be allowed to complete before the STORE                    HSB     pin.  In  either  event,  VCAP     (Pin  1)  must  always

operation is performed, in the following manner.                           have a proper bypass capacitor connected to it (Figure

After  HSB     goes   LOW,     the     part  will  continue    normal      2).

SRAM operation for tdis(H)S. During tdis(H)S, a transition

on any address or control signal will terminate SRAM

operation and cause the STORE to commence.

Note that if an SRAM WRITE is attempted after HSB

                                       STK Control #ML0048                 12                      Rev 1.1                  August 15, 2006
                                                                                                               U634H256

Disabling Automatic STORES: STORE Cycle Inhibit and Automatic Power Up RECALL

                                  VCAP

                         5.0 V

                    VSWITCH

                                                                                                         t

                                                                                       STORE inhibit

                             Power Up          (24)

                             RECALL            tRESTORE

                                                                                                               Power
                                                                                                               Supply

                 VCAP                    VCCX            Power                   VCAP                    VCCX  10 kΩ

                         1        32                     Supply                        1            32         (optional,

                         2        31     HSB                                           2            31         see description HSB

                         3        30           10 kΩ                                   3            30   HSB   nonvolatile store)

                         4        29           (optional,                              4            29

                         5        28           see description HSB                     5            28

                         6        27           nonvolatile store)                      6            27

        +                7        26                                                   7            26

100 μF  0.1 μF           8        25                                     0.1 μF        8            25

± 20 %  Bypass           9        24                                     Bypass        9            24

                         10       23                                                   10           23

                         11       22                                                   11           22

                         12       21                                                   12           21

                         13       20                                                   13           20

                         14       19                                                   14           19

                         15       18                                                   15           18

                    VSS  16       17                                             VSS   16           17

        Figure   1: Automatic     STORE Operation                        Figure  2: Disabling Automatic        STORES

                    Schematic     Diagram                                        Schematic Diagram

Low Average Active Power

The U634H256 has been designed to draw significantly                 1.  CMOS or TTL input levels

less   power  when  E    is  LOW  (chip  enabled)    but   the       2.  the time during which the chip is disabled (E HIGH)

access cycle time is longer than 55 ns.                              3.  the cycle time for accesses (E LOW)

When E is HIGH the chip consumes only standby cur-                   4.  the ratio of READs to WRITEs

rent.                                                                5.  the operating temperature

The overall average current drawn by the part depends                6.  the power supply voltage level

on the following items:

The information describes the type of component and shall not be considered as assured characteristics. Terms of

delivery and rights to change design reserved.

August 15, 2006              STK Control #ML0048                 13                    Rev 1.1
                                                                                     U634H256

LIFE SUPPORT POLICY

SIMTEK products are not designed, intended, or authorized for use as components in systems intended for sur-

gical implant into the body, or other applications intended to support or sustain life, or for any other application in

which the failure of the SIMTEK product could create a situation where personal injury or death may occur.

Components used in life-support devices or systems must be expressly authorized by SIMTEK for such purpose.

LIMITED WARRANTY

The information in this document has been carefully checked and is believed to be reliable. However SIMTEK

Corporation (SIMTEK) makes no guarantee or warranty concerning the accuracy of said information and shall

not be responsible for any loss or damage of whatever nature resulting from the use of, or reliance upon it. The

information in this document describes the type of component and shall not be considered as assured characte-

ristics.

SIMTEK does not guarantee that the use of any information contained herein will not infringe upon the patent,

trademark, copyright, mask work right or other rights of third parties, and no patent or licence is implied hereby.

This document does not in any way extent SIMTEK’s warranty on any product beyond that set forth in its stan-

dard terms and conditions of sale.

SIMTEK reserves terms of delivery and reserves the right to make changes in the products or specifications, or

both, presented in this publication at any time and without notice.

August 15, 2006                     Simtek Corporation

                 4250 Buckingham Drive suite 100 • Colorado Springs, CO 80907 • USA

Phone: +(800)637-1667 • Fax: +(719)531-9481 • Email: information@simtek.com • http://www.simtek.com
Change record

Date                Name                                 Change

01.11.2001  Ivonne Steffens     format revision and release for „Memory CD 2002“

22.04.2002  Thomas Wolf         removing „at least“ for the 100 μF capacitor on page 11 (Automatic

            Matthias Schniebel  STORE)

29.10.2002  Matthias Schniebel  combining U634H256 and U634H256SA in one datasheet

26.06.2003  Matthias Schniebel  adding M-Type -55 to 125 °C (same current values as A-Type)

04.12.2003  Matthias Schniebel  ICC = 15 mA typ. at 200 ns Cycle Time

                                Operating Supply Current at tcR = 200 ns: ICC3 = 20 mA

21.04.2004  Matthias Schniebel  adding „Leadfree Green Package“ to ordering information

                                adding „Device Marking“

31.03.2005  Steffen Buschbeck   Page 1: Change to 106 endurance cycles and 100 years data retention

7.4.2005    Stefan Günther      Page1: add RoHS compliance and Pb- free, delete mil temperature

                                range, change ordering instructions

25.8.2005   Steffen Buschbeck   Reinserted automotive and military temp range

12.10.2005  Stefan Günther      delete mil temp. range in absolute ratings, DC- characteristics and

                                ordering code, change to automotive

31.03.2006  Simtek              Assigned Simtek Document Control Number

15.08.2006  Simtek              Moved Product to End of Life Status
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