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TSC80C51XXX-25AA

器件型号:TSC80C51XXX-25AA
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厂商名称:TEMIC [TEMIC Semiconductors]
厂商官网:http://www.temic.de/
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TSC80C51XXX-25AA器件文档内容

versions of the 8051 NMOS single chip 8 bit C.                 software-selectable modes of reduced activity for further
                                                                reduction in power consumption. In the Idle Mode the
The fully static design of the TSC80C31/80C51 allows to         CPU is frozen while the RAM, the timers, the serial port,
reduce system power consumption by bringing the clock           and the interrupt system continue to function. In the
frequency down to any value, even DC, without loss of           Power Down Mode the RAM is saved and all other
data.                                                           functions are inoperative.

The TSC80C31/80C51 retains all the features of the 8051         The TSC80C31/80C51 is manufactured using SCMOS
: 4 K bytes of ROM ; 128 bytes of RAM ; 32 I/O lines ;          process which allows them to run from 0 up to 44 MHz
two 16 bit timers ; a 5-source, 2-level interrupt structure     with VCC = 5 V. The TSC80C31/80C51 is also available
; a full duplex serial port ; and on-chip oscillator and clock  at 20 MHz with 2.7 V < Vcc < 5.5 V.
circuits.

D TSC80C31/80C51-L16 : Low power version                        D TSC80C31/80C51-30 : 0 to 30 MHz
   Vcc : 2.75.5 V Freq : 016 MHz                              D TSC80C31/80C51-36 : 0 to 36 MHz
                                                                D TSC80C31/80C51-40 : 0 to 40 MHz
D TSC80C31/80C51-L20 : Low power version                        D TSC80C31/80C51-44 : 0 to 44 MHz*
   Vcc : 2.75.5 V Freq : 020 MHz
                                                                * Commercial and Industrial temperature range only. For other speed
D TSC80C31/80C51-12 : 0 to 12 MHz                               and range please consult your sale office.
D TSC80C31/80C51-20 : 0 to 20 MHz
D TSC80C31/80C51-25 : 0 to 25 MHz

Features                                                        D Fully static design
                                                                D 0.8 m CMOS process
D Power control modes                                           D Boolean processor
D 128 bytes of RAM                                              D 5 interrupt sources
D 4 K bytes of ROM (TSC80C31/80C51)                             D Programmable serial port
D 32 programmable I/O lines                                     D Temperature range : commercial, industrial, automotive and
D Two 16 bit timer/counter
D 64 K program memory space                                        military
D 64 K data memory space

Optional

D Secret ROM : Encryption
D Secret TAG : Identification number

MATRA MHS                                                                                                                            1

Rev. E (14 Jan.97)
2  MATRA MHS

   Rev. E (14 Jan.97)
                    DIL40                                                 P1.5                                                                          P0.4/A4
                                                                          P1.6                                                                          P0.5/A5
                                                                          P1.7                                   PLCC44                                 P0.6/A6
                                                                          RST                                                                           P0.7/A7
                                                                   RxD/P3.0                                                                             EA
                                                                                                                                                        NC
                                                                            NC                                                                          ALE
                                                                    TxD/P3.1                                                                            PSEN
                                                                   INT0/P3.2                                                                            P2.7/A15
                                                                   INT1/P3.3                                                                            P2.6/A14
                                                                                                                                                        P2.5/A13
                                                                      T0/P3.4
                                                                      T1/P3.5

                                                                                WR/P3.6
                                                                                      RD/P3.7

                                                                                            XTAL2
                                                                                                  XTAL1

                                                                                                         VSS
                                                                                                               NC

                                                                                                                     P2.0/A8
                                                                                                                           P2.1/A9
                                                                                                                                  P2.2/A10
                                                                                                                                       P2.3/A11
                                                                                                                                              P2.4/A12

                                       P14
                                             P13
                                                    P12
                                                          P11
                                                                P10
                                                                      NC
                                                                             VCC
                                                                                   P00/A0
                                                                                          P01/A1
                                                                                                P02/A2
                                                                                                      P03/A3

                                  P15                              PQFP44                                        P04 /A4
                                  P16                                                                            P05 /A5
                                  P17                                                                            P06 /A6
                                RST                                                                              P07 /A7
                           RxD/P30                                                                                EA
                                  NC                                                                             NC
                            TxD/P31                                                                              ALE
                           INT0/P32                                                                              PSEN
                           INT1/P33                                                                              P27 /A15
                              T0/P34                                                                             P26 /A14
                              T1/P35                                                                             P25 /A13

                                       WR/P36
                                              RD/P37
                                                    XTAL2
                                                           XTAL1

                                                                V SS
                                                                       NC
                                                                              P20 /A8
                                                                                    P21 /A9
                                                                                          P22/A10
                                                                                                 P23 /A11
                                                                                                        P24/A12

Diagrams are for reference only. Packages sizes are not to scale.

MATRA MHS                                                                                                                                               3

Rev. E (14 Jan.97)
VCC                                                            Port 3

Supply voltage during normal, Idle, and Power Down             Port 3 is an 8 bit bi-directional I/O port with internal
operation.                                                     pullups. Port 3 pins that have 1's written to them are
                                                               pulled high by the internal pullups, and in that state can
Port 0                                                         be used as inputs. As inputs, Port 3 pins that are externally
                                                               being pulled low will source current (ILL, on the data
Port 0 is an 8 bit open drain bi-directional I/O port. Port 0  sheet) because of the pullups. It also serves the functions
pins that have 1's written to them float, and in that state    of various special features of the TEMIC C51 Family, as
can be used as high-impedance inputs.                          listed below.

Port 0 is also the multiplexed low-order address and data      Port Pin             Alternate Function
bus during accesses to external Program and Data
Memory. In this application it uses strong internal pullups       P3.0   RXD (serial input port)
when emitting 1's. Port 0 also outputs the code bytes             P3.1   TXD (serial output port)
during program verification in the TSC80C31/80C51.                P3.2   INT0 (external interrupt 0)
External pullups are required during program                      P3.3   INT1 (external interrupt 1)
verification. Port 0 can sink eight LS TTL inputs.                P3.4   TD (Timer 0 external input)
                                                                  P3.5   T1 (Timer 1 external input)
Port 1                                                            P3.6   WR (external Data Memory write strobe)
                                                                  P3.7   RD (external Data Memory read strobe)
Port 1 is an 8 bit bi-directional I/O port with internal
pullups. Port 1 pins that have 1's written to them are         Port 3 can sink or source three LS TTL inputs. It can drive
pulled high by the internal pullups, and in that state can     CMOS inputs without external pullups.
be used as inputs. As inputs, Port 1 pins that are externally
being pulled low will source current (IIL, on the data         RST
sheet) because of the internal pullups.
                                                               A high level on this for two machine cycles while the
Port 1 also receives the low-order address byte during         oscillator is running resets the device. An internal
program verification. In the TSC80C31/80C51, Port 1            pull-down resistor permits Power-On reset using only a
can sink or source three LS TTL inputs. It can drive           capacitor connected to VCC. As soon as the Reset is
CMOS inputs without external pullups.                          applied (Vin), PORT 1, 2 and 3 are tied to one. This
                                                               operation is achieved asynchronously even if the
Port 2                                                         oscillator does not start-up.

Port 2 is an 8 bit bi-directional I/O port with internal       ALE
pullups. Port 2 pins that have 1's written to them are
pulled high by the internal pullups, and in that state can     Address Latch Enable output for latching the low byte of
be used as inputs. As inputs, Port 2 pins that are externally  the address during accesses to external memory. ALE is
being pulled low will source current (ILL, on the data         activated as though for this purpose at a constant rate of
sheet) because of the internal pullups. Port 2 emits the       1/6 the oscillator frequency except during an external
high-order address byte during fetches from external           data memory access at which time one ALE pulse is
Program Memory and during accesses to external Data            skipped. ALE can sink/source 8 LS TTL inputs. It can
Memory that use 16 bit addresses (MOVX @DPTR). In              drive CMOS inputs without an external pullup.
this application, it uses strong internal pullups when         If desired, ALE operation can be disabled by setting bit
emitting 1's. During accesses to external Data Memory          0 of SFR location AFh (MSCON). With the bit set, ALE
that use 8 bit addresses (MOVX @Ri), Port 2 emits the          is active only during MOVX instruction and external
contents of the P2 Special Function Register.                  fetches. Otherwise the pin is pulled low. MSCON SFR is
                                                               set to XXXXXXX0 by reset.

4                                                                        MATRA MHS

                                                                         Rev. E (14 Jan.97)
each access to external Data Memory). PSEN is not            XTAL2
activated during fetches from internal Program Memory.
PSEN can sink or source 8 LS TTL inputs. It can drive        Output of the inverting amplifier that forms the oscillator.
CMOS inputs without an external pullup.                      This pin should be floated when an external oscillator is
                                                             used.
EA

When EA is held high, the CPU executes out of internal
Program Memory (unless the Program Counter exceeds
3 FFFH). When EA is held low, the CPU executes only out
of external Program Memory. EA must not be floated.

Idle And Power Down Operation

Figure 3. shows the internal Idle and Power Down clock       PCON : Power Control Register
configuration. As illustrated, Power Down operation
stops the oscillator. Idle mode operation allows the         (MSB)                          (LSB)
interrupt, serial port, and timer blocks to continue to
function, while the clock to the CPU is gated off.           SMOD      GF1 GF0 PD IDL

These special modes are activated by software via the        Symbol  Position               Name and Function
Special Function Register, PCON. Its hardware address is
87H. PCON is not bit addressable.                            SMOD    PCON.7    Double Baud rate bit. When set to
                                                                               a 1, the baud rate is doubled when
Figure 3. Idle and Power Down Hardware.                             PCON.6    the serial port is being used in
                                                                    PCON.5    either modes 1, 2 or 3.
                                                                    PCON.4    (Reserved)
                                                              GF1    PCON.3    (Reserved)
                                                              GF0    PCON.2    (Reserved)
                                                               PD    PCON.1    General-purpose flag bit.
                                                                               General-purpose flag bit.
                                                              IDL    PCON.0    Power Down bit. Setting this bit
                                                                               activates power down operation.
                                                                               Idle mode bit. Setting this bit
                                                                               activates idle mode operation.

                                                             If 1's are written to PD and IDL at the same time. PD
                                                             takes, precedence. The reset value of PCON is
                                                             (000X0000).

Idle Mode                                                    There are three ways to terminate the Idle mode.
                                                             Activation of any enabled interrupt will cause PCON.0 to
The instruction that sets PCON.0 is the last instruction     be cleared by hardware, terminating Idle mode. The
executed before the Idle mode is activated. Once in the      interrupt is serviced, and following RETI, the next
Idle mode the CPU status is preserved in its entirety : the  instruction to be executed will be the one following the
Stack Pointer, Program Counter, Program Status Word,         instruction that wrote 1 to PCON.0.
Accumulator, RAM and all other registers maintain their
data during idle. Table 1 describes the status of the
external pins during Idle mode.

MATRA MHS                                                                                                      5

Rev. E (14 Jan.97)
Power Down Mode

The instruction that sets PCON.1 is the last executed prior    Table 1 describes the status of the external pins while in
to entering power down. Once in power down, the                the power down mode. It should be noted that if the power
oscillator is stopped. The contents of the onchip RAM and      down mode is activated while in external program
the Special Function Register is saved during power down       memory, the port data that is held in the Special Function
mode. The hardware reset initiates the Special Fucntion        Register P2 is restored to Port 2. If the data is a 1, the port
Register. In the Power Down mode, VCC may be lowered           pin is held high during the power down mode by the
to mi-nimize circuit power consumption. Care must be           strong pullup, T1, shown in Figure 4.
taken to ensure the voltage is not reduced until the power
down mode is entered, and that the voltage is restored
before the hardware reset is applied which freezes the
oscillator. Reset should not be released until the oscillator
has restarted and stabilized. A hardware reset is the only
way of exiting the power down mode.

Table 1. Status of the external pins during idle and power down modes.

     MODE      PROGRAM MEMORY        ALE  PSEN                 PORT0      PORT1      PORT2      PORT3
        Idle               Internal    1     1                 Port Data  Port Data  Port Data  Port Data
        Idle               External    1     1                 Floating   Port Data  Address    Port Data
                           Internal    0     0                 Port Data  Port Data  Port Data  Port Data
   Power Down              External    0     0                 Floating   Port Data  Port Data  Port Data
   Power Down

Stop Clock Mode                                                Figure 4. I/O Buffers in the TSC80C31/80C51 (Ports
                                                                           1, 2, 3).
Due to static design, the TSC80C31/80C51 clock speed
can be reduced until 0 MHz without any data loss in
memory or registers. This mode allows step by step
utilization, and permits to reduce system power
consumption by bringing the clock frequency down to
any value. At 0 MHz, the power consumption is the same
as in the Power Down Mode.

I/O Ports

The I/O buffers for Ports 1, 2 and 3 are implemented as
shown in Figure 4.

6                                                                                               MATRA MHS

                                                                                     Rev. E (14 Jan.97)
holds the 1 and is supported by T2.                          pullup that is on. This will result in a slow rise time if the
                                                             user's circuit does not force the input line high.
When Port 2 is used as an address port, for access to
external program of data memory, any address bit that
contains a 1 will have his strong pullup turned on for the
entire duration of the external memory access.

Oscillator Characteristics                                   To drive the device from an external clock source,
                                                             XTAL1 should be driven while XTAL2 is left
XTAL1 and XTAL2 are the input and output respectively,       unconnected as shown in Figure 6. There are no
of an inverting amplifier which is configured for use as an  requirements on the duty cycle of the external clock
on-chip oscillator, as shown in Figure 5. Either a quartz    signal, since the input to the internal clocking circuitry is
crystal or ceramic resonator may be used.                    through a divide-by-two flip-flop, but minimum and
                                                             maximum high and low times specified on the Data Sheet
Figure 5. Crystal Oscillator.                                must be observed.

                                                             Figure 6. External Drive Configuration.

TSC80C51 with Secret ROM                                     Everytime a byte is addressed during a verify of the
                                                                 ROM content, a byte of the encryption array is
TEMIC offers TSC80C31/80C51 with the encrypted                   selected.
secret ROM option to secure the ROM code contained in
the TSC80C31/80C51 microcontrollers.                         MOVC instructions executed from external program
                                                                 memory are disabled when fetching code bytes from
The clear reading of the program contained in the ROM            internal memory.
is made impossible due to an encryption through several
random keys implemented during the manufacturing             EA is sampled and latched on reset, thus all state
process.                                                         modification are disabled.

The keys used to do such encryption are selected             For further information please refer to the application
randomwise and are definitely different from one             note (ANM053) available upon request.
microcontroller to another.

This encryption is activated during the following phases :

MATRA MHS                                                                                             7

Rev. E (14 Jan.97)
microcontroller for identification of a specific           value of the Secret Tag also) by using a ROM Encryption.
equipment. A unique number per device is implemented
in the chip during manufacturing process. The serial       For further information, please refer to the application
number is a 64-bit binary value which is contained and     note (ANM031) available upon request.
addressable in the Special Function Registers (SFR) area.

8                                                          MATRA MHS

                                                           Rev. E (14 Jan.97)
Voltage on VCC to VSS . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to + 7 V          not implied. Exposure to absolute maximum rating conditions may affect
Voltage on Any Pin to VSS . . . . . . . . . . . . . . . . . . . 0.5 V to VCC + 0.5 V          device reliability.
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 W**
** This value is based on the maximum allowable die temperature and

the thermal resistance of the package

DC Parameters

TA = 0C to 70C ; VSS = 0 V ; VCC = 5 V 10 % ; F = 0 to 44 MHz
TA = 40C + 85C ; VSS = 0 V ; VCC = 5 V 10 % ; F = 0 to 44 MHz

Symbol              Parameter                                                                  Min        Typ (3) Max Unit Test Conditions

VIL     Input Low Voltage                                                 0.5                                 0.2 Vcc 0.1 V
VIH     Input High Voltage (Except XTAL and RST)                    0.2 Vcc + 0.9
VIH1    Input High Voltage (for XTAL and RST)                                                                  Vcc + 0.5 V
VOL     Output Low Voltage (Port 1, 2 and 3) (4)                       0.7 Vcc
                                                                                                               Vcc + 0.5 V

                                                                                                               0.3    V IOL = 100 A

                                                                                                               0.45   V IOL = 1.6 mA (2)

                                                                                                               1.0    V IOL = 3.5 mA

VOL1 Output Low Voltage (Port 0, ALE, PSEN) (4)                                                                0.3    V IOL = 200 A

                                                                                                               0.45   V IOL = 3.2 mA (2)

                                                                                                               1.0    V IOL = 7.0 mA

VOH Output High Voltage Port 1, 2, 3                                                           Vcc 0.3              V IOH = 10 A
                                                                                               Vcc 0.7
                                                                                               Vcc 1.5              V IOH = 30 A

                                                                                                                      V IOH = 60 A
                                                                                                                             VCC = 5 V 10 %

VOH1 Output High Voltage (Port 0, ALE, PSEN)                                                   Vcc 0.3              V IOH = 200 A
                                                                                               Vcc 0.7
                                                                                               Vcc 1.5              V IOH = 3.2 mA

                                                                                                                      V IOH = 7.0 mA
                                                                                                                             VCC = 5 V 10 %

IIL Logical 0 Input Current (Ports 1, 2 and 3)                                                                  50   A Vin = 0.45 V

ILI Input leakage Current                                                                                       10   A 0.45 < Vin < Vcc

ITL Logical 1 to 0 Transition Current (Ports 1, 2 and 3)                                                       650  A Vin = 2.0 V

IPD Power Down Current                                                                                    5    30     A Vcc = 2.0 V to 5.5 V (1)

RRST RST Pulldown Resistor                                                                     50         90   200    KW

CIO Capacitance of I/O Buffer                                                                                  10     pF fc = 1 MHz, Ta = 25_C

ICC Power Supply Current                                                                                                        Vcc = 5.5 V

          Freq = 1 MHz Icc op                                                                             0.7  1.8    mA

                               Icc idle                                                                   0.5  1      mA

          Freq = 6 MHz Icc op                                                                             4.2  9      mA

                               Icc idle                                                                   1.4  3.5    mA
          Freq  12 MHz Icc op max = 0.9 Freq (MHz) + 5
                                                                                                                      mA
                               Icc idle max = 0.3 Freq (MHz) + 1.7
          Freq  20 MHz Icc op typ = 0.7 Freq (MHz)                                                                    mA
          Freq  20 MHz Icc op typ = 0.5 Freq (MHz) + 4
          Freq  20 MHz Icc idle typ = 0.16 Freq (MHz) + 0.4                                                           mA
          Freq  20 MHz Icc idle typ = 0.12 Freq (MHz) + 1.2
                                                                                                                      mA

                                                                                                                      mA

                                                                                                                      mA

MATRA MHS                                                                                                                                      9

Rev. E (14 Jan.97)
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 W** periods may affect device reliability.

DC Parameters

TA = 40C + 125C ; VSS = 0 V ; VCC = 5 V 10 % ; F = 0 to 40 MHz

Symbol                     Parameter                             Min            Typ (3) Max Unit Test Conditions

    VIL Input Low Voltage                                        0.5               0.2 Vcc 0.1 V

    VIH Input High Voltage (Except XTAL and RST)                 0.2 Vcc + 0.9       Vcc + 0.5 V

VIH1 Input High Voltage (for XTAL and RST)                       0.7 Vcc             Vcc + 0.5 V

VOL Output Low Voltage (Port 1, 2 and 3) (4)                                         0.3                                              V IOL = 100 A

                                                                                     0.45                                             V IOL = 1.6 mA (2)

                                                                                     1.0                                              V IOL = 3.5 mA

VOL1 Output Low Voltage (Port 0, ALE, PSEN) (4)                                      0.3                                              V IOL = 200 A

                                                                                     0.45                                             V IOL = 3.2 mA (2)

                                                                                     1.0                                              V IOL = 7.0 mA

VOH Output High Voltage Port 1, 2 and 3                          Vcc 0.3                                                            V IOH = 10 A

                                                                 Vcc 0.7                                                            V IOH = 30 A

                                                                 Vcc 1.5                                                            V IOH = 60 A
                                                                                                                                            VCC = 5 V 10 %

VOH1 Output High Voltage (Port 0, ALE, PSEN)                     Vcc 0.3                                                            V IOH = 200 A

                                                                 Vcc 0.7                                                            V IOH = 3.2 mA

                                                                 Vcc 1.5                                                            V IOH = 7.0 mA
                                                                                                                                            VCC = 5 V 10 %

IIL    Logical 0 Input Current (Ports 1, 2 and 3)                                    75                                             A Vin = 0.45 V
ILI
ITL    Input leakage Current                                                        10                                              A 0.45 < Vin < Vcc
IPD
RRST    Logical 1 to 0 Transition Current (Ports 1, 2 and 3)                         750                                            A Vin = 2.0 V
CIO
ICC    Power Down Current                                                      5    75                                               A Vcc = 2.0 V to 5.5 V (1)

        RST Pulldown Resistor                                    50             90   200                                              KW

        Capacitance of I/O Buffer                                                    10                                               pF fc = 1 MHz, Ta = 25_C

        Power Supply Current                                                                                                              Vcc = 5.5 V
        Freq = 1 MHz Icc op
                                                                                0.7  1.8                                              mA
                            Icc idle
        Freq = 6 MHz Icc op                                                     0.5  1                                                mA

                            Icc idle                                            4.2  9                                                mA
        Freq  12 MHz Icc op max = 0.9 Freq (MHz) + 5
                                                                                1.4  3.5                                              mA
                            Icc idle max = 0.3 Freq (MHz) + 1.7
        Freq  20 MHz Icc op typ = 0.7 Freq (MHz)                                                                                      mA
        Freq  20 MHz Icc op typ = 0.5 Freq (MHz) + 4
        Freq  20 MHz Icc idle typ = 0.16 Freq (MHz) + 0.4                                                                             mA
        Freq  20 MHz Icc idle typ = 0.12 Freq (MHz) + 1.2
                                                                                                                                      mA

                                                                                                                                      mA

                                                                                                                                      mA

                                                                                                                                      mA

10                                                                                                                                        MATRA MHS

                                                                                                                                          Rev. E (14 Jan.97)
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 W** device reliability.

DC Parameters

TA = 55C + 125C ; Vss = 0 V ; Vcc = 5 V 10 % ; F = 0 to 40 MHz

Symbol              Parameter                                        Min            Typ (3) Max Unit Test Conditions

VIL Input Low Voltage                                                    0.5                                    0.2 Vcc 0.1 V
VIH Input High Voltage (Except XTAL and RST)                        0.2 Vcc + 0.9
VIH1 Input High Voltage (for XTAL and RST)                                                                         Vcc + 0.5 V
VOL Output Low Voltage (Port 1, 2 and 3) (4)                            0.7 Vcc
VOL1 Output Low Voltage (Port 0, ALE, PSEN) (4)                                                                    Vcc + 0.5 V
VOH Output High Voltage (Port 1, 2 and 3)                                  2.4
                                                                                                                   0.45    V IOL = 1.6 mA (2)

                                                                                                                   0.45    V IOL = 3.2 mA (2)

                                                                                                                           V IOH = 60 A
                                                                                                                                  Vcc = 5 V 10 %

                                                                     0.75 Vcc                                              V IOH = 25 A
                                                                     0.9 Vcc
                                                                                                                           V IOH = 10 A
                                                                        2.4
VOH1 Output High Voltage                                             0.75 Vcc                                              V IOH = 400 A
            (Port 0 in External Bus Mode, ALE, PEN)                  0.9 Vcc                                                      Vcc = 5 V 10 %

  IIL Logical 0 Input Current (Ports 1, 2 and 3)                        50                                                 V IOH = 150 A

  ILI Input leakage Current                                                                                                V IOH = 40 A

ITL Logical 1 to 0 Transition Current (Ports 1, 2 and 3)                                                          75    A Vin = 0.45 V

IPD Power Down Current                                                                                            +/ 10  A 0.45 < Vin < Vcc

RRST RST Pulldown Resistor                                                                                          750   A Vin = 2.0 V

CIO Capacitance of I/O Buffer                                                      5                              75      A Vcc = 2.0 V to 5.5 V (1)

ICC Power Supply Current                                                           90                             200     K
            Freq = 1 MHz Icc op
                                Icc idle                                                                           10      pF fc = 1 MHz, Ta = 25_C
            Freq = 6 MHz Icc op
                                Icc idle                                                                                            Vcc = 5.5 V
            Freq  12 MHz Icc op max = 0.9 Freq (MHz) + 5
                                Icc idle max = 0.3 Freq (MHz) + 1.7                 0.7                            1.8     mA
            Freq  20 MHz Icc op typ = 0.7 Freq (MHz)
            Freq  20 MHz Icc op typ = 0.5 Freq (MHz) + 4                            0.5                            1       mA
            Freq  20 MHz Icc idle typ = 0.16 Freq (MHz) + 0.4
            Freq  20 MHz Icc idle typ = 0.12 Freq (MHz) + 1.2                       4.2                            9       mA

                                                                                    1.4                            3.5     mA

                                                                                                                           mA

                                                                                                                           mA

                                                                                                                           mA

                                                                                                                           mA

                                                                                                                           mA

                                                                                                                           mA

MATRA MHS                                                                                                                                           11

Rev. E (14 Jan.97)
Voltage on Any Pin to VSS . . . . . . . . . . . . . . . 0.5 V to VCC + 0.5 V
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 W**
** This value is based on the maximum allowable die temperature and
the thermal resistance of the package

DC Characteristics : Low Power Version

TA = 0C to 70C ; Vcc = 2.7 V to 5.5 V ; Vss = 0 V ; F = 0 to 20 MHz
TA = 40C to 85C ; Vcc = 2.7 V to 5.5 V ; F = 0 to 20 MHz

Symbol                      Parameter                                                          Min Typ (3) Max Unit Test Conditions

    VIL Input Low Voltage                                             0.5                                           0.2 VCC 0.1 V
                                                                0.2 VCC + 0.9
    VIH Input High Voltage (Except XTAL and RST)                                                                     VCC + 0.5 V
                                                                   0.7 VCC
VIH2 Input High Voltage to RST for Reset                           0.7 VCC                                           VCC + 0.5 V

VIH1 Input High Voltage to XTAL1                                      2.0                                            VCC + 0.5 V

VPD Power Down Voltage to Vcc in PD Mode                                                                                  5.5         V

VOL Output Low Voltage (Ports 1, 2, 3) (4)                                                                                0.45        V IOL = 0.8 mA (2)

VOL1 Output Low Voltage Port 0, ALE, PSEN (4)                                                                             0.45        V IOL = 1.6 mA (2)

VOH Output High Voltage (Port 1, 2 and 3)                                                      0.9 Vcc                                V IOH = 10 A
                                                                                               0.9 Vcc                                V IOH = 40 A
VOH1 Output High Voltage (Port 0 in External Bus Mode),
            ALE, PSEN

    IIL Logical 0 Input Current Ports 1, 2, 3                                                                              50        A Vin = 0.45 V

    ILI Input Leakage Current                                                                                              10        A 0.45 < Vin < VCC
                                                                                                                           650       A Vin = 2.0 V
    ITL Logical 1 to 0 Transition Current (Ports 1, 2, 3)

    IPD Power Down Current                                                                                 5              30          A VCC = 2.0 V to 5.5 V

                                                                                                                                              (1)

RRST RST Pulldown Resistor                                                                     50       90                200         k
CIO Capacitance of I/O Buffer
                                                                                                                          10          pF fc = 1 MHz, TA = 25_C

Icc (mA)

                                    Operating (1)                                                                                   Idle (1)

Frequency/Vcc       2.7 V                      3V               3.3 V                                         2.7 V                   3V                3.3 V

               Max Typ Max Typ Max Typ                                                                  Max Typ                  Max Typ           Max Typ

    1 MHz      0.8          0.37       1           0.42    1.1                                 0.46     0.4 0.22                 0.5      0.24     0.6         0.27

    6 MHz      4               2.2     5           2.5     6                                   2.7      1.5          1.2         1.7      1.4      2           1.6

    12 MHz     8               4    10             4.7     12                                  5.3      2.5          1.7         3        2.2      3.5         2.6

    16 MHz     10              5    12             5.8     14                                  6.6      3            1.9         3.8      2.5      4.5         3

Freq > 12MHz (Vcc = 5.5 V)     Icc op max (mA) = 0.9 Freq (MHz) + 5
                               Icc Idle max (mA) = 0.3 Freq (MHz) + 1.7

12                                                                                                                                                 MATRA MHS

                                                                                                                                                Rev. E (14 Jan.97)
Note 2 : Capacitance loading on Ports 0 and 2 may cause                                              All other pins are disconnected.
spurious noise pulses to be superimposed on the VOLS of
ALE and Ports 1 and 3. The noise is due to external bus   Figure 8. ICC Test Condition, Active Mode.
capacitance discharging into the Port 0 and Port 2 pins
when these pins make 1 to 0 transitions during bus                                                   All other pins are disconnected.
operations. In the worst cases (capacitive loading 100
pF), the noise pulse on the ALE line may exceed 0.45 V    Figure 9. ICC Test Condition, Power Down Mode.
with maxi VOL peak 0.6 V. A Schmitt Trigger use is not
necessary.

Note 3 : Typicals are based on a limited number of
samples and are not guaranteed. the values listed are at
room temperature and 5V.

Note 4 : Under steady state (nontransient)) conditions,

IOL must be externally limited as follows :

Maximum IOL per port pin :                   10 mA

Maximum IOL per 8bit port :

                    Port 0 :                 26 mA

                    Ports 1, 2 and 3 : 15 mA

Maximum total IOL for all output pins : 71 mA

If IOL exceed the test condition, VOL may exceed the
related specification. Pins are not guaranteed to sink
current greater than the listed test conditions.

                                                                          All other pins are disconnected.

Figure 10. Clock Signal Waveform for ICC Tests in Active and Idle Modes.

                                             TCLCH = TCHCL = 5 ns.

MATRA MHS                                                                                                   13

Rev. E (14 Jan.97)
A : Address.                                                                             Q : Output data.
C : Clock.                                                                               R : READ signal.
D : Input data.                                                                          T : Time.
H : Logic level HIGH                                                                     V : Valid.
I : Instruction (program memory contents).                                               W : WRITE signal.
L : Logic level LOW, or ALE.                                                             X : No longer a valid logic level.
P : PSEN.                                                                                Z : Float.

AC Parameters

TA= 0 to + 70C ; Vss= 0 V ; Vcc= 5 V 10 % ; F= 0 to 44 MHz
TA= 0 to +70C ; Vss= 0 V ; 2.7 V TA=40 to +85C; Vss= 0 V; 2.7 V TA= 55 + 125C; Vss= 0 V; Vcc= 5 V 10 % ; F= 0 to 40 MHz
(Load Capacitance for PORT 0, ALE and PSEN = 100 pF ; Load
Capacitance for all other outputs = 80 pF)

External Program Memory Characteristics (values in ns)

                                            16 MHz 20 MHz 25 MHz 30 MHz 36 MHz 40 MHz 44 MHz

SYMBOL  PARAMETER                           min max min max min max min max min max min max min max

TLHLL ALE Pulse Width                       110                                     90        70        60                   50      40      30

TAVLL Address valid to ALE                  40                                      30        20        15                   10      9       7

TLLAX Address Hold After ALE                35                                      35        35        35                   35      30      20

TLLIV ALE to valid instr in                                                    185       170       130      100                  80      70      65

TLLPL ALE to PSEN                           45                                      40        30        25                   20      15      12

TPLPH PSEN pulse Width                      165                                     130       100       80                   75      65      54

TPLIV PSEN to valid instr in                                                   125       110       85       65                   50      45      35

TPXIX Input instr Hold After PSEN           0                                       0         0         0                    0       0       0

TPXIZ Input instr Float After PSEN                                             50        45        35       30                   25      20      10

TPXAV PSEN to Address Valid                 55                                      50        40        35                   30      25      15

TAVIV Address to Valid instr in                                                230       210       170      130                  90      80      70

TPLAZ PSEN low to Address Float                                                10        10        8        6                    5       5       5

External Program Memory Read Cycle

                                                                        TAVIV                                                               MATRA MHS
                                                                                                                                        Rev. E (14 Jan.97)
14
TLLAX  Address Hold After ALE       85          85        70        55        35        30        25
TRLDV  RD to Valid data in
TRHDX  Data hold after RD                240         210       175       135       110       90        70
TRHDZ  Data float after RD
TLLDV  ALE to Valid Data In         0           0         0         0         0         0         0
TAVDV  Address to Valid Data IN
TLLWL  ALE to WR or RD                   90          90        80        70        50        45        35
TAVWL  Address to WR or RD
TQVWX  Data valid to WR transition       435         370       350       235       170       150       130
TQVWH  Data Setup to WR transition
TWHQX  Data Hold after WR                480         400       300       260       190       180       170
TRLAZ  RD low to Address Float
TWHLH  RD or WR high to ALE high    150 250 135 170 120 130 90 115 70 100 60 95 50 85

                                    180         180       140       115       75        65        55

                                    35          35        30        20        15        10        6

                                    380         325       250       215       170       160       140

                                    40          35        30        20        15        10        6

                                         0           0         0         0         0         0         0

                                    35 90 35 60 25 45 20 40 20 40 15 35 13 33

External Data Memory Write Cycle

                                         TAVWL            TQVWX

External Data Memory Read Cycle

MATRA MHS                                                                                              15

Rev. E (14 Jan.97)
TQVXH  Output Data Setup to Clock       563       480       380       300       220       170       140
TXHQX  Rising Edge
TXHDX                                   90        90        65        50        45        35        25
TXHDV  Output Data Hold after Clock
       Rising Edge                      0         0         0         0         0         0         0

       Input Data Hold after Clock           563       450       350       300       250       200       160
       Rising Edge

       Clock Rising Edge to Input Data
       Valid

Shift Register Timing Waveforms

16                                                                                             MATRA MHS

                                                                                             Rev. E (14 Jan.97)
TCHCX               High Time                                 5     ns

TCLCX               Low Time                                  5     ns

TCLCH               Rise Time                                    5  ns

TCHCL               Fall Time                                    5  ns

External Clock Drive Waveforms

AC Testing Input/Output Waveforms

AC inputs during testing are driven at Vcc 0.5 for a logic
"1" and 0.45 V for a logic "0". Timing measurements are
made at VIH min for a logic "1" and VIL max for a logic
"0".

Float Waveforms

For timing purposes as port pin is no longer floating when
a 100 mV change from load voltage occurs and begins to
float when a 100 mV change from the loaded VOH/VOL
level occurs. Iol/IoH   20 mA.

MATRA MHS                                                               17

Rev. E (14 Jan.97)
This diagram indicates when signals are clocked                    MATRA MHS
internally. The time it takes the signals to propagate to the  Rev. E (14 Jan.97)
pins, however, ranges from 25 to 125 ns. This propagation
delay is dependent on variables such as temperature and
pin loading. Propagation also varies from output to output
and component. Typically though (TA = 25C fully
loaded) RD and WR propagation delays are
approximately 50 ns. The other signals are typically 85
ns. Propagation delays are incorporated in the AC
specifications.

18
Part Number                   12: 12 MHz version       Packaging               Blank: Standard
80C31: External ROM           16: 16 MHz version       A: PDIL 40              /883: MIL 883
80C51: 4Kx8 Mask ROM          20: 20 MHz version       B: PLCC 44
80C51C: Secret ROM version    25: 25 MHz version       C: PQFP 44 (fp 13.9mm)        Compliant
80C51T: Secret Tag version    30: 30 MHz version       D: PQFP 44 (fp 12.3mm)  P883: MIL 883
                              36: 36 MHz version       E: VQFP 44 (1.4mm)
                              40: 40 MHz version       F: TQFP 44 (1mm)              Compliant
                              44: 44 MHz version       G: CDIL 40 (.6)                with
                              L16: Low Power           H: LCC 44                      PIND test.
                              (VCC: 2.75.5V,           I: CQPJ 44
                              Freq.: 016 MHz)
                              L20: Low Power           Die form:
                              (VCC: 2.75.5V,           W: Wafer
                              Freq.: 020 MHz)          X: Dice Form
                                                        Y: Wafer on Ring

                    Customer ROM Code                       Conditioning
                    (Not used for external ROM Device)      R : Tape & Reel
                                                            D : Dry Pack
TEMIC Semiconductor           Temperature Range             B : Tape & Reel and
Microcontroller Product Line
                              C : Commercial 0 to 70C         Dry Pack
                              I : Industrial 40 to 85C
                              A : Automotive 40 to 125C
                              M : Military 55 to 125C

Examples :
Mask ROM version XXX, PDIL 40, 20 MHz version, Commercial Temperature Range . TSC80C31/80C51XXX20CA

(1) Ceramic of multilayer packages: contact TEMIC Sales office

Product Marking :
For PDIL 40, PLCC 44 & QFP 44 Packages

TEMIC
Customer P/N
Temic P/N
Intel 80, 82
YYWW Lot Number

MATRA MHS                                                                        19

Rev. E (14 Jan.97)
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