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TS83C51RD2-VCA

器件型号:TS83C51RD2-VCA
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Atmel (Microchip)
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器件描述

8-BIT, OTPROM, 30 MHz, MICROCONTROLLER, PQCC44

8位, OTPROM, 30 MHz, 单片机, PQCC44

参数

TS83C51RD2-VCA外部数据总线宽度 8
TS83C51RD2-VCA输入输出总线数量 32
TS83C51RD2-VCA端子数量 44
TS83C51RD2-VCA最小工作温度 -40 Cel
TS83C51RD2-VCA最大工作温度 85 Cel
TS83C51RD2-VCA线速度 30 MHz
TS83C51RD2-VCA加工封装描述 GREEN, PLASTIC, LCC-44
TS83C51RD2-VCA状态 Active
TS83C51RD2-VCAmicroprocessor_microcontroller_peripheral_ic_type MICROCONTROLLER
TS83C51RD2-VCAADC通道 NO
TS83C51RD2-VCA地址总线宽度 16
TS83C51RD2-VCA位数 8
TS83C51RD2-VCAclock_frequency_max 30 MHz
TS83C51RD2-VCAcpu_family 8051
TS83C51RD2-VCADAC通道 NO
TS83C51RD2-VCADMA通道 NO
TS83C51RD2-VCAjesd_30_code S-PQCC-J44
TS83C51RD2-VCA包装材料 PLASTIC/EPOXY
TS83C51RD2-VCApackage_code QCCJ
TS83C51RD2-VCApackage_equivalence_code LDCC44,.7SQ
TS83C51RD2-VCA包装形状 SQUARE
TS83C51RD2-VCA包装尺寸 CHIP CARRIER
TS83C51RD2-VCApower_supplies 3/5
TS83C51RD2-VCAPWM通道 YES
TS83C51RD2-VCAqualification_status COMMERCIAL
TS83C51RD2-VCAram__bytes_ 512
TS83C51RD2-VCAROM编程 OTPROM
TS83C51RD2-VCArom__words_ 32768
TS83C51RD2-VCAseated_height_max 4.57 mm
TS83C51RD2-VCAsub_category Microcontrollers
TS83C51RD2-VCA额定供电电压 3 V
TS83C51RD2-VCA最小供电电压 2.7 V
TS83C51RD2-VCA最大供电电压 5.5 V
TS83C51RD2-VCA表面贴装 YES
TS83C51RD2-VCA工艺 CMOS
TS83C51RD2-VCA温度等级 INDUSTRIAL
TS83C51RD2-VCA端子涂层 NOT SPECIFIED
TS83C51RD2-VCA端子形式 J BEND
TS83C51RD2-VCA端子间距 1.27 mm
TS83C51RD2-VCA端子位置 QUAD
TS83C51RD2-VCAlength 16.55 mm
TS83C51RD2-VCAwidth 16.55 mm

TS83C51RD2-VCA器件文档内容

1. Features                                                                            High
                                                                                       Performance
80C52 Compatible                                                                     8-bit
       8051 pin and instruction compatible                                            Microcontroller

       Four 8-bit I/O ports                                                           TS80C51RA2
                                                                                       TS83C51RB2
       Three 16-bit timer/counters                                                    TS83C51RC2
                                                                                       TS83C51RD2
       256 bytes scratchpad RAM                                                       TS87C51RB2
High-Speed Architecture                                                              TS87C51RC2
                                                                                       TS87C51RD2
       40 MHz @ 5V, 30MHz @ 3V                                                        AT80C51RA2
                                                                                       AT83C51RB2
       X2 Speed Improvement capability (6 clocks/machine cycle)                       AT83C51RC2
                                                                                       AT83C51RD2
       30 MHz @ 5V, 20 MHz @ 3V (Equivalent to                                        AT87C51RB2
                                                                                       AT87C51RC2
       60 MHz @ 5V, 40 MHz @ 3V)
Dual Data Pointer                                                                                               Rev. 4188F805101/08
On-chip ROM/EPROM (16K-bytes, 32K-bytes, 64K-bytes)
On-chip eXpanded RAM (XRAM) (256 or 768 bytes)
Programmable Clock Out and Up/Down Timer/Counter 2
Programmable Counter Array with

       High Speed Output,

       Compare / Capture,

       Pulse Width Modulator,

       Watchdog Timer Capabilities
Hardware Watchdog Timer (One-time enabled with Reset-Out)
2 extra 8-bit I/O ports available on RD2 with high pin count packages
Asynchronous port reset
Interrupt Structure with

       7 Interrupt sources,

       4 level priority interrupt system
Full duplex Enhanced UART

       Framing error detection

       Automatic address recognition
Low EMI (inhibit ALE)
Power Control modes

       Idle mode

       Power-down mode

       Power-off Flag
Once mode (On-chip Emulation)
Power supply: 4.5-5V, 2.7-5.5V
Temperature ranges: Commercial (0 to 70oC) and Industrial (-40 to 85oC)
Packages: PDIL40, PLCC44, VQFP44 1.4, PLCC68, VQFP64 1.4

2. Description

Atmel TS8xC51Rx2 is a high performance CMOS ROM, OTP, EPROM and ROMless
versions of the 80C51 CMOS single chip 8-bit microcontroller.

The TS8xC51Rx2 retains all features of the 80C51 with extended ROM/EPROM
capacity (16/32/64 Kbytes), 256 bytes of internal RAM, a 7-source , 4-level interrupt
system, an on-chip oscilator and three timer/counters.

In addition, the TS80C51Rx2 has a Programmable Counter Array, an XRAM of 256 or
768 bytes, a Hardware Watchdog Timer, a more versatile serial channel that
facilitates multiprocessor communication (EUART) and an X2 speed improvement mechanism.

The fully static design of the TS80C51Rx2 allows to reduce system power consumption by
bringing the clock frequency down to any value, even DC, without loss of data.

The TS80C51Rx2 has 2 software-selectable modes of reduced activity for further reduction in
power consumption. In the idle mode the CPU is frozen while the timers, the serial port and the
interrupt system are still operating. In the power-down mode the RAM is saved and all other
functions are inoperative.

PDIL40

PLCC44                                                TOTAL RAM

VQFP44 1.4  ROM (bytes)  EPROM (bytes)  XRAM (bytes)  (bytes)    I/O

TS80C51RA2       0       0              256           512        32

TS80C51RD2       0       0              768           1024       32

TS83C51RB2  16k          0              256           512        32

TS83C51RC2  32k          0              256           512        32

TS83C51RD2  64k          0              768           1024       32

TS87C51RB2       0       16k            256           512        32

TS87C51RC2       0       32k            256           512        32

TS87C51RD2       0       64k            768           1024       32

PLCC68                                                TOTAL RAM

VQFP64 1.4  ROM (bytes)  EPROM (bytes)  XRAM (bytes)  (bytes)    I/O

TS80C51RD2       0       0              768           1024       48

TS83C51RD2  64k          0              768           1024       48

TS87C51RD2       0       64k            768           1024       48

2 AT/TS8xC51Rx2

                                                                 4188F805101/08
                                                                                                                          AT/TS8xC51Rx2

3. Block Diagram

                       RxD
                           TxD
                                                         Vcc
                                                              Vss
                                                                                          ECI
                                                                                               PCA
                                                                                                        T2EX
                                                                                                                T2

                       (3) (3)                                             (1) (1) (1) (1)

     XTAL1             EUART    RAM        ROM              XRAM              PCA                                 Timer2
     XTAL2                      256x8   /EPROM
                                        0/16/32/64Kx8 256/768x8
ALE/PROG
      PSEN                       C51    IB-bus
                                CORE
   EA/VPP
          RD (3)  CPU
         WR (3)
                       Timer 0 INT              Parallel I/O Ports & Ext. Bus                                        Watch
                       Timer 1 Ctrl                                                                                   Dog
                                        Port    0  Port  1           Port  3  Port   4  Port                      5
                       (3) (3) (3) (3)                      Port  2             (2)       (2)

                  RESET
                              T0
                                   T1

                                             INT0
                                                  INT1

                                                                 P0
                                                                         P1
                                                                                  P2
                                                                                            P3
                                                                                                     P4
                                                                                                              P5

                                      (1): Alternate function of Port 1
                                      (2): Only available on high pin count packages
                                      (3): Alternate function of Port 3

                                                                                                                                                                  3

4188F805101/08
4. SFR Mapping

                                   The Special Function Registers (SFRs) of the TS80C51Rx2 fall into the following categories:

                                     C51 core registers: ACC, B, DPH, DPL, PSW, SP, AUXR1
                                     I/O port registers: P0, P1, P2, P3, P4, P5
                                     Timer registers: T2CON, T2MOD, TCON, TH0, TH1, TH2, TMOD, TL0, TL1, TL2, RCAP2L,

                                       RCAP2H
                                     Serial I/O port registers: SADDR, SADEN, SBUF, SCON
                                     Power and clock control registers: PCON
                                     HDW Watchdog Timer Reset: WDTRST, WDTPRG
                                     PCA registers: CL, CH, CCAPiL, CCAPiH, CCON, CMOD, CCAPMi
                                     Interrupt system registers: IE, IP, IPH
                                     Others: AUXR, CKCON

4 AT/TS8xC51Rx2

                 4188F805101/08
                                                                                        AT/TS8xC51Rx2

                          Table 4-1. All SFRs with their address and their reset value

     Bit             Non Bit addressable
     addressable

     0/8             1/9        2/A        3/B        4/C        5/D        6/E         7/F

F8h                  CH         CCAP0H     CCAP1H     CCAPL2H    CCAPL3H    CCAPL4H                FFh
                     0000 0000  XXXX XXXX  XXXX XXXX  XXXX XXXX  XXXX XXXX  XXXX XXXX

F0h  B                                                                                             F7h
     0000 0000

          P5 bit     CL         CCAP0L     CCAP1L     CCAPL2L    CCAPL3L    CCAPL4L                EFh
E8h addressable      0000 0000  XXXX XXXX  XXXX XXXX  XXXX XXXX  XXXX XXXX  XXXX XXXX

          1111 1111

E0h  ACC                                                                                           E7h
     0000 0000

D8h  CCON            CMOD       CCAPM0     CCAPM1     CCAPM2     CCAPM3     CCAPM4                 DFh
     00X0 0000       00XX X000  X000 0000  X000 0000  X000 0000  X000 0000  X000 0000

D0h  PSW                                                                                           D7h
     0000 0000

C8h  T2CON           T2MOD      RCAP2L     RCAP2H     TL2        TH2                               CFh
     0000 0000       XXXX XX00  0000 0000  0000 0000  0000 0000  0000 0000

          P4 bit                                                                        P5 byte
C0h addressable                                                                         addressable C7h

          1111 1111                                                                     1111 1111

B8h  IP              SADEN                                                                         BFh
     X000 000        0000 0000

B0h  P3                                                                                 IPH        B7h
     1111 1111                                                                          X000 0000

A8h  IE              SADDR                                                                         AFh
     0000 0000       0000 0000

A0h  P2                         AUXR1                                       WDTRST      WDTPRG     A7h
     1111 1111                  XXXX0XX0                                    XXXX XXXX   XXXX X000

98h  SCON            SBUF                                                                          9Fh
     0000 0000       XXXX XXXX

90h  P1                                                                                            97h
     1111 1111

88h  TCON            TMOD       TL0        TL1        TH0        TH1        AUXR        CKCON      8Fh
     0000 0000       0000 0000  0000 0000  0000 0000  0000 0000  0000 0000  XXXXXX00    XXXX XXX0

80h  P0              SP         DPL        DPH                                          PCON       87h
     1111 1111       0000 0111  0000 0000  0000 0000                                    00X1 0000

     0/8             1/9        2/A        3/B        4/C        5/D        6/E         7/F

     reserved

                                                                                                                                                                  5

4188F805101/08
5. Pin Configuration

P1.0 / T2 1                    40 VCC

P1.1 / T2EX 2                  39 P0.0 / A0                                                P1.4
          P1.2 3               38 P0.1 / A1                                                    P1.3
           P1.3 4              37 P0.2 / A2                                                        P1.2
                                                                                                       P1.1/T2EX
          P1.4 5               36 P0.3 / A3                                                                P1.0/T2
          P1.5 6               35 P0.4 / A4                                                                    VSS1/NIC*
                               34 P0.5 / A5                                                                        VCC
          P1.6 7               33 P0.6 / A6                                                                            P0.0/AD0
          P1.7 8               32 P0.7 / A7                                                                                P0.1/AD1
          RST 9                31 EA/VPP                                                                                       P0.2/AD2
                               30 ALE/PROG                                                                                         P0.3/AD3
                               29 PSEN
                               28 P2.7 / A15                                               6 5 4 3 2 1 44 43 42 41 40
                               27 P2.6 / A14
                               26 P2.5 / A13         P1.5                              7                                                     39  P0.4/AD4
                               25 P2.4 / A12         P1.6                              8                                                     38  P0.5/AD5
P3.0/RxD   10                  24 P2.3 / A11         P1.7                                                                                        P0.6/AD6
P3.1/TxD  11 PDIL/            23 P2.2 / A10         RST                               9                                                     37  P0.7/AD7
           12 CDIL40           22 P2.1 / A9   P3.0/RxD                                                                                           EA/VPP
P3.2/INT0  13                                        NIC*                          10                                                        36  NIC*
P3.3/INT1                      21 P2.0 / A8    P3.1/TxD                                                                                          ALE/PROG
                                              P3.2/INT0                                11                                                    35  PSEN
                                              P3.3/INT1                                                                                          P2.7/A15
P3.4/T0 14                                       P3.4/T0                           12      PLCC/CQPJ 44                                      34  P2.6/A14
P3.5/T1 15                                       P3.5/T1                                                                                         P2.5/A13
P3.6/WR 16                                                                         13                                                        33

                                                                                   14                    32

P3.7/RD 17                                                                             15                                                    31
XTAL2 18
XTAL1 19                                                                               16                                                    30

   VSS 20                                                                              17                                                    29

                                                                                           18 19 20 21 22 23 24 25 26 27 28

                                   P1.4
                                      P1.3
                                          P1.2
                                              P1.1/T2EX
                                                  P1.0/T2
                                                      VSS1/NIC*
                                                          VCC
                                                             P0.0/AD0
                                                                 P0.1/AD1
                                                                     P0.2/AD2
                                                                         P0.3/AD3

                                                                                     P3.6/WR
                                                                                         P3.7/RD
                                                                                             XTAL2
                                                                                                 XTAL1
                                                                                                     VSS
                                                                                                         NIC*
                                                                                                             P2.0/A8
                                                                                                                 P2.1/A9
                                                                                                                      P2.2/A10
                                                                                                                          P2.3/A11
                                                                                                                              P2.4/A12

                                   44 43 42 41 40 39 38 37 36 35 34

                         P1.5  1                                                   33      P0.4/AD4
                         P1.6                                                      32      P0.5/AD5
                         P1.7  2                                                           P0.6/AD6
                         RST                                                       31      P0.7/AD7
                   P3.0/RxD    3                                                           EA/VPP
                         NIC*                                                      30      NIC*
                   P3.1/TxD    4                                                           ALE/PROG
                   P3.2/INT0                                                               PSEN
                   P3.3/INT1   5   VQFP44 1.4                                      29      P2.7/A15
                     P3.4/T0                                                               P2.6/A14
                     P3.5/T1   6                                                   28      P2.5/A13

                               7                                                   27

                               8                                                   26

                               9                                                   25

                               10                                                  24

                               11                                                  23

                                   12 13 14 15 16 17 18 19 20 21 22

                                   P3.6/WR
                                      P3.7/RD

                                          XTAL2
                                              XTAL1

                                                  VSS
                                                      NIC*
                                                          P2.0/A8
                                                             P2.1/A9
                                                                 P2.2/A10
                                                                      P2.3/A11
                                                                         P2.4/A12

*NIC: No Internal Connection

6 AT/TS8xC51Rx2

                                                                                                                                                 4188F805101/08
                                                                                                                  AT/TS8xC51Rx2

                  P0.4/AD4
                      P5.4
                           P5.3
                               P0.5/AD5
                                    P0.6/AD6
                                         NIC
                                             P0.7/AD7
                                                  EA/VPP
                                                      NIC
                                                           ALE/PROG
                                                                PSEN
                                                                    NIC
                                                                         P2.7/A15
                                                                             P2.6/A14
                                                                                  P5.2
                                                                                       P5.1
                                                                                           P2.5/A13

                  9 8 7 6 5 4 3 2 1 68 67 66 65 64 63 62 61

        P5.5  10                                                            60                          P5.0
P0.3/AD3                                                                                               P2.4/A12
P0.2/AD2     11                                                            59                          P2.3/A11
                                                                                                        P4.7
        P5.6  12                                                            58                          P2.2/A10
P0.1/AD1                                                                                               P2.1/A9
P0.0/AD0     13                                                            57                          P2.0/A8
                                                                                                        P4.6
        P5.7  14                                                            56                          NIC
        VCC                                                                                             VSS
         NIC  15                                                            55                          P4.5
    P1.0/T2                                                                                             XTAL1
        P4.0  16                                                            54                          XTAL2
P1.1/T2EX                                                                                               P3.7/RD
        P1.2  17      PLCC 68                                                                       53  P4.4
        P1.3                                                                                            P3.6/WR
        P4.1  18                                                                                    52  P4.3
        P1.4
        P4.2  19                                                                                    51

              20                                                                                    50

              21                                                                                    49

              22                                                                                    48

              23                                                                                    47

              24                                                                                    46

              25                                                                                    45

              26                                                                                    44

                  27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43

                  P1.5
                      P1.6
                           P1.7
                               RST
                                    NIC
                                         NIC
                                             NIC
                                                  P3.0/RxD
                                                      NIC
                                                           NIC
                                                                NIC
                                                                    NIC
                                                                         P3.1/TxD
                                                                              P3.2/INT0
                                                                                  P3.3/INT1
                                                                                       P3.4/T0
                                                                                           P3.5/T1

                  P0.4/AD4
                     P5.4
                        P5.3
                           P0.5/AD5
                               P0.6/AD6
                                  P0.7/AD7
                                     EA/VPP
                                         NIC
                                            ALE/PROG
                                               PSEN
                                                   P2.7/A15
                                                      P2.6/A14
                                                         P5.2
                                                            P5.1
                                                                P2.5/A13
                                                                   P5.0

        P5.5      1  64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 4948                               P2.4/A12
P0.3/AD3                                                                                            P2.3/A11
P0.2/AD2         2                                                 47                               P4.7
                                                                                                     P2.2/A10
        P5.6      3                                                 46                               P2.1/A9
P0.1/AD1                                                                                            P2.0/A8
P0.0/AD0         4                                                 45                               P4.6

        P5.7      5                                                 44                               NIC
       VCC                                                                                           VSS
        VSS       6                                                 43                               P4.5
   P1.0/T2                                                                                           XTAL1
        P4.0      7                                                 42                               XTAL2
P1.1/T2EX                                                                                            P3.7/RD
        P1.2      8   VQFP64 1.4                                    41                               P4.4
        P1.3                                                                                         P3.6/WR
        P4.1      9                                                 40                               P4.3
        P1.4
                  10                                                39

                  11                                                38

                  12                                                37

                  13                                                36

                  14                                                35

                  15                                                34

                  16                                                33
                     17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                  P4.2
                     P1.5
                        P1.6
                           P1.7
                               RST
                                  NIC
                                     NIC
                                         NIC
                                            P3.0/RxD
                                               NIC
                                                   NIC
                                                      P3.1/TxD
                                                         P3.2/INT0
                                                             P3.3/INT1
                                                                P3.4/T0
                                                                   P3.5/T1
NIC: No InternalConnection

                                                                                                                                                                  7

4188F805101/08
                   Pin Number

    Mnemonic  DIL LCC VQFP 1.4          Type  Name And Function
VSS                                        I
Vss1          20   22            16        I  Ground: 0V reference
VCC                                        I
P0.0-P0.7          1             39           Optional Ground: Contact the Sales Office for ground connection.
P1.0-P1.7                                I/O
              40   44            38           Power Supply: This is the power supply voltage for normal, idle and power-down
P2.0-P2.7                                I/O  operation
              39-32 43-36        37-30
P3.0-P3.7                                I/O  Port 0: Port 0 is an open-drain, bidirectional I/O port. Port 0 pins that have 1s written to
              1-8  2-9           40-44     I  them float and can be used as high impedance inputs. Port 0 pins must be polarized to
                                  1-3      I  Vcc or Vss in order to prevent any parasitic current consumption. Port 0 is also the
                                              multiplexed low-order address and data bus during access to external program and
              1    2               40    I/O  data memory. In this application, it uses strong internal pull-up when emitting 1s. Port 0
                                   41    I/O  also inputs the code bytes during EPROM programming. External pull-ups are required
              2    3               42    I/O  during program verification during which P0 outputs the code bytes.
                                   43    I/O
              3    4               44    I/O  Port 1: Port 1 is an 8-bit bidirectional I/O port with internal pull-ups. Port 1 pins that
                                   45    I/O  have 1s written to them are pulled high by the internal pull-ups and can be used as
              4    5               46         inputs. As inputs, Port 1 pins that are externally pulled low will source current because
                                   47    I/O  of the internal pull-ups. Port 1 also receives the low-order address byte during memory
              5    6             18-25        programming and verification.
                                           I  Alternate functions for Port 1 include:
              6    7                      O
                                              T2 (P1.0): Timer/Counter 2 external count input/Clockout
              7    8
                                              T2EX (P1.1): Timer/Counter 2 Reload/Capture/Direction Control
              8    9
                                              ECI (P1.2): External Clock for the PCA
              21-28 24-31
                                              CEX0 (P1.3): Capture/Compare External I/O for PCA module 0
              10-17 11,           5,
                          13-19  7-13         CEX1 (P1.4): Capture/Compare External I/O for PCA module 1

              10   11            5            CEX0 (P1.5): Capture/Compare External I/O for PCA module 2

              11   13            7            CEX0 (P1.6): Capture/Compare External I/O for PCA module 3

                                              CEX0 (P1.7): Capture/Compare External I/O for PCA module 4

                                              Port 2: Port 2 is an 8-bit bidirectional I/O port with internal pull-ups. Port 2 pins that
                                              have 1s written to them are pulled high by the internal pull-ups and can be used as
                                              inputs. As inputs, Port 2 pins that are externally pulled low will source current because
                                              of the internal pull-ups. Port 2 emits the high-order address byte during fetches from
                                              external program memory and during accesses to external data memory that use 16-
                                              bit addresses (MOVX @DPTR).In this application, it uses strong internal pull-ups
                                              emitting 1s. During accesses to external data memory that use 8-bit addresses (MOVX
                                              @Ri), port 2 emits the contents of the P2 SFR. Some Port 2 pins (P2.0 to P2.5) receive
                                              the high order address bits during EPROM programming and verification:

                                              Port 3: Port 3 is an 8-bit bidirectional I/O port with internal pull-ups. Port 3 pins that
                                              have 1s written to them are pulled high by the internal pull-ups and can be used as
                                              inputs. As inputs, Port 3 pins that are externally pulled low will source current because
                                              of the internal pull-ups. Some Port 3 pins (P3.4 to P3.5) receive the high order address
                                              bits during EPROM programming and verification.
                                              Port 3 also serves the special features of the 80C51 family, as listed below.

                                              RXD (P3.0): Serial input port

                                              TXD (P3.1): Serial output port

8 AT/TS8xC51Rx2

                                              4188F805101/08
                                                         AT/TS8xC51Rx2

                  Pin Number

    Mnemonic  DIL LCC VQFP 1.4            Type   Name And Function
                                             I
Reset         12  14          8              I   INT0 (P3.2): External interrupt 0
ALE/PROG                                     I
PSEN          13  15          9              I   INT1 (P3.3): External interrupt 1
EA/VPP                                      O
XTAL1         14  16          10            O    T0 (P3.4): Timer 0 external input
XTAL2                                        I
              15  17          11                 T1 (P3.5): Timer 1 external input
                                          O (I)
              16  18          12                 WR (P3.6): External data memory write strobe
                                            O
              17  19          13                 RD (P3.7): External data memory read strobe
                                             I
              9   10          4                  Reset: A high on this pin for two machine cycles while the oscillator is running, resets
                                             I   the device. An internal diffused resistor to VSS permits a power-on reset using only an
              30  33          27                 external capacitor to VCC. If the hardware watchdog reaches its time-out, the reset pin
                                                 becomes an output during the time the internal reset is activated.
              29  32          26
                                                 Address Latch Enable/Program Pulse: Output pulse for latching the low byte of the
              31  35          29                 address during an access to external memory. In normal operation, ALE is emitted at a
                                                 constant rate of 1/6 (1/3 in X2 mode) the oscillator frequency, and can be used for
              19  21          15                 external timing or clocking. Note that one ALE pulse is skipped during each access to
                                                 external data memory. This pin is also the program pulse input (PROG) during EPROM
                                                 programming. ALE can be disabled by setting SFR's AUXR.0 bit. With this bit set, ALE
                                                 will be inactive during internal fetches.

                                                 Program Store ENable: The read strobe to external program memory. When
                                                 executing code from the external program memory, PSEN is activated twice each
                                                 machine cycle, except that two PSEN activations are skipped during each access to
                                                 external data memory. PSEN is not activated during fetches from internal program
                                                 memory.

                                                 External Access Enable/Programming Supply Voltage: EA must be externally held
                                                 low to enable the device to fetch code from external program memory locations 0000H
                                                 and 3FFFH (RB) or 7FFFH (RC), or FFFFH (RD). If EA is held high, the device
                                                 executes from internal program memory unless the program counter contains an
                                                 address greater than 3FFFH (RB) or 7FFFH (RC) EA must be held low for ROMless
                                                 devices. This pin also receives the 12.75V programming supply voltage (VPP) during
                                                 EPROM programming. If security level 1 is programmed, EA will be internally latched
                                                 on Reset.

                                                 Crystal 1: Input to the inverting oscillator amplifier and input to the internal clock
                                                 generator circuits.

              18  20          14          O Crystal 2: Output from the inverting oscillator amplifier

5.1 Pin Description for 64/68 pin Packages

                                   Port 4 and Port 5 are 8-bit bidirectional I/O ports with internal pull-ups. Pins that have 1s written
                                   to them are pulled high by the internal pull ups and can be used as inputs.

                                   As inputs, pins that are externally pulled low will source current because of the internal pull-ups.

                                   Refer to the previous pin description for other pins.

                                   Table 5-1. 64/68 Pin Packages Configuration

                                     Pin         PLCC68  SQUARE VQFP64 1.4
                  VSS                                51              9/40
                  VCC                                17                8

                                                                                                                                                                  9

4188F805101/08
                                             P0.0                         15                6
                                             P0.1                         14                5
                                             P0.2                         12                3
                                             P0.3                         11                2
                                             P0.4                          9               64
                                             P0.5                          6               61
                                             P0.6                          5               60
                                             P0.7                          3               59
                                             P1.0                         19               10
                                             P1.1                         21               12
                                             P1.2                         22               13
                                             P1.3                         23               14
                                             P1.4                         25               16
                                             P1.5                         27               18
                                             P1.6                         28               19
                                             P1.7                         29               20
                                             P2.0                         54               43
                                             P2.1                         55               44
                                             P2.2                         56               45
                                             P2.3                         58               47
                                             P2.4                         59               48
                                             P2.5                         61               50
                                             P2.6                         64               53
                                             P2.7                         65               54
                                             P3.0                         34               25
                                             P3.1                         39               28

                                                                 Pin  PLCC68  SQUARE VQFP64 1.4
                                             P3.2                         40               29
                                             P3.3                         41               30
                                             P3.4                         42               31
                                             P3.5                         43               32
                                             P3.6                         45               34
                                             P3.7                         47               36
                                             RESET                        30               21
                                             ALE/PROG                     68               56

10 AT/TS8xC51Rx2                                                                                     4188F805101/08
            AT/TS8xC51Rx2

PSEN    67  55
EA/VPP
XTAL1   2   58
XTAL2
P4.0    49  38
P4.1
P4.2    48  37
P4.3
P4.4    20  11
P4.5
P4.6    24  15
P4.7
P5.0    26  17
P5.1
P5.2    44  33
P5.3
P5.4    46  35
P5.5
P5.6    50  39
P5.7
        53  42

        57  46

        60  49

        62  51

        63  52

        7   62

        8   63

        10  1

        13  4

        16  7

                                                                                                                                                                11

4188F805101/08
5.2 TS80C51Rx2 Enhanced Features

                                   In comparison to the original 80C52, the TS8xC51Rx2 implements some new features, which
                                   are:

                                     The X2 option.
                                     The Dual Data Pointer.
                                     The extended RAM.
                                     The Programmable Counter Array (PCA).
                                     The Watchdog.
                                     The 4 level interrupt priority system.
                                     The power-off flag.
                                     The ONCE mode.
                                     The ALE disabling.
                                     Some enhanced features are also located in the UART and the timer 2.

5.3 X2 Feature

                                   The TS80C51Rx2 core needs only 6 clock periods per machine cycle. This feature called "X2"
                                   provides the following advantages:

                                     Divides frequency crystals by 2 (cheaper crystals) while keeping same CPU power.

                                     Saves power consumption while keeping same CPU power (oscillator power saving).

                                     Saves power consumption by dividing dynamically operating frequency by 2 in operating and
                                       idle modes.

                                     Increases CPU power by 2 while keeping same crystal frequency.

                                   In order to keep the original C51 compatibility, a divider by 2 is inserted between the XTAL1 sig-
                                   nal and the main clock input of the core (phase generator). This divider may be disabled by
                                   software.

5.3.1  Description

                    The clock for the whole circuit and peripheral is first divided by two before being used by the
                    CPU core and peripherals. This allows any cyclic ratio to be accepted on XTAL1 input. In X2
                    mode, as this divider is bypassed, the signals on XTAL1 must have a cyclic ratio between 40 to
                    60%. Figure 5-1 shows the clock generation block diagram. X2 bit is validated on XTAL12 ris-
                    ing edge to avoid glitches when switching from X2 to STD mode. Figure 5-2 shows the mode
                    switching waveforms.

12 AT/TS8xC51Rx2

                    4188F805101/08
                                                                               AT/TS8xC51Rx2

           Figure 5-1. Clock Generation Diagram

                        XTAL1                  2  XTAL1:2                         state machine: 6 clock cycles.
                                    FXTAL                        0                CPU control

                                                              1          FOSC

                                                              X2

                                                              CKCON reg

Figure 5-2. Mode Switching Waveforms

                 XTAL1

XTAL1:2
X2 bit

CPU clock

           STD Mode                               X2 Mode                         STD Mode

           The X2 bit in the CKCON register (Table 5-2) allows to switch from 12 clock cycles per instruc-

           tion to 6 clock cycles and vice versa. At reset, the standard speed is activated (STD mode).

           Setting this bit activates the X2 feature (X2 mode).

           Note:        In order to prevent any incorrect operation while operating in X2 mode, user must be aware that all
                        peripherals using clock frequency as time reference (UART, timers, PCA...) will have their time ref-
                        erence divided by two. For example a free running timer generating an interrupt every 20 ms will
                        then generate an interrupt every 10 ms. UART with 4800 baud rate will have 9600 baud rate.

           Table 5-2.   CKCON Register
                        CKCON - Clock Control Register (8Fh)

                     7                6     5              4        3          2                                 1  0

                     -                -     -              -        -          -                                 -  X2

           Bit Number        Bit
                  7     Mnemonic Description
                  6
                  5                      -  Reserved
                                            The value read from this bit is indeterminate. Do not set this bit.

                                         -  Reserved
                                            The value read from this bit is indeterminate. Do not set this bit.

                                         -  Reserved
                                            The value read from this bit is indeterminate. Do not set this bit.

                                                                                                                                                                13

4188F805101/08
                           Bit
Bit Number Mnemonic Description

4                 -     Reserved
                        The value read from this bit is indeterminate. Do not set this bit.

3                 -     Reserved
                        The value read from this bit is indeterminate. Do not set this bit.

2                 -     Reserved
                        The value read from this bit is indeterminate. Do not set this bit.

1                 -     Reserved
                        The value read from this bit is indeterminate. Do not set this bit.

                        CPU and peripheral clock bit
                        Clear to select 12 clock periods per machine cycle (STD mode, FOSC=FXTAL/2).
0                 X2

                        Set to select 6 clock periods per machine cycle (X2 mode, FOSC=FXTAL).

Reset Value = XXXX XXX0b

Not bit addressable

For further details on the X2 feature, please refer to ANM072 available on the web

(http://www.atmel.com)

14 AT/TS8xC51Rx2

                                                                                             4188F805101/08
                                                                                     AT/TS8xC51Rx2

5.4 Dual Data Pointer Register

                                   The additional data pointer can be used to speed up code execution and reduce code size in a
                                   number of ways.

                                   The dual DPTR structure is a way by which the chip will specify the address of an external data
                                   memory location. There are two 16-bit DPTR registers that address the external memory, and a
                                   single bit called DPS = AUXR1/bit0 (Table 5-3) that allows the program code to switch between
                                   them (Refer to Figure 5-3).

Figure 5-3. Use of Dual Pointer

                                                                                  External Data Memory

7              0

               DPS                            DPTR1
                                                       DPTR0
   AUXR1(A2H)
                                 DPH(83H) DPL(82H)

   Table 5-3. AUXR1: Auxiliary Register 1

            AUXR1                                         -   -                -  -  GF3  -                    -  DPS
       Address 0A2H

                                 Reset value              X   X                X  X  0    X                    X  0

               Symbol            Function
                    -            Not implemented, reserved for future use (1)

               DPS               Data Pointer Selection.

                                 DPS  Operating Mode

                                 0    DPTR0 Selected

                                 1    DPTR1 Selected

               GF3               This bit is a general purpose user flag(2).

   1.                            User software should not write 1s to reserved bits. These bits may be used in future 8051 family

                                 products to invoke new feature. In that case, the reset value of the new bit will be 0, and its

                                 active value will be 1. The value read from a reserved bit is indeterminate.

   GF3 will not be available on first version of the RC devices.

                                                                                                                                                                15

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6. Application

                Software can take advantage of the additional data pointers to both increase speed and reduce
                code size, for example, block operations (copy, compare, search ...) are well served by using
                one data pointer as a 'source' pointer and the other one as a "destination" pointer.

                ASSEMBLY LANGUAGE

                      ; Block move using dual data pointers
                      ; Destroys DPTR0, DPTR1, A and PSW
                      ; note: DPS exits opposite of entry state
                      ; unless an extra INC AUXR1 is added
                      ;
                      00A2 AUXR1 EQU 0A2H
                      ;
                      0000 909000MOV DPTR,#SOURCE ; address of SOURCE
                      0003 05A2 INC AUXR1 ; switch data pointers
                      0005 90A000 MOV DPTR,#DEST ; address of DEST
                      0008 LOOP:
                      0008 05A2 INC AUXR1 ; switch data pointers
                      000A E0 MOVX A,@DPTR ; get a byte from SOURCE
                      000B A3 INC DPTR ; increment SOURCE address
                      000C 05A2 INC AUXR1 ; switch data pointers
                      000E F0 MOVX @DPTR,A ; write the byte to DEST
                      000F A3 INC DPTR ; increment DEST address
                      0010 70F6JNZ LOOP ; check for 0 terminator
                      0012 05A2 INC AUXR1 ; (optional) restore DPS

                INC is a short (2 bytes) and fast (12 clocks) way to manipulate the DPS bit in the AUXR1 SFR.
                However, note that the INC instruction does not directly force the DPS bit to a particular state,
                but simply toggles it. In simple routines, such as the block move example, only the fact that DPS
                is toggled in the proper sequence matters, not its actual value. In other words, the block move
                routine works the same whether DPS is '0' or '1' on entry. Observe that without the last instruc-
                tion (INC AUXR1), the routine will exit with DPS in the opposite state.

16 AT/TS8xC51Rx2

                  4188F805101/08
                                                                   AT/TS8xC51Rx2

6.1 Expanded RAM (XRAM)

                                   The TS80C51Rx2 provide additional Bytes of ramdom access memory (RAM) space for
                                   increased data parameter handling and high level language usage.

                                   RA2, RB2 and RC2 devices have 256 bytes of expanded RAM, from 00H to FFH in external
                                   data space; RD2 devices have 768 bytes of expanded RAM, from 00H to 2FFH in external data
                                   space.

                                   The TS80C51Rx2 has internal data memory that is mapped into four separate segments.

                                   The four segments are:

                                     1. The Lower 128 bytes of RAM (addresses 00H to 7FH) are directly and indirectly
                                       addressable.

                                     2. The Upper 128 bytes of RAM (addresses 80H to FFH) are indirectly addressable only.
                                     3. The Special Function Registers, SFRs, (addresses 80H to FFH) are directly addressable

                                       only.
                                     4. The expanded RAM bytes are indirectly accessed by MOVX instructions, and with the

                                       EXTRAM bit cleared in the AUXR register. (See Table 6-1.)
                                   The Lower 128 bytes can be accessed by either direct or indirect addressing. The Upper 128
                                   bytes can be accessed by indirect addressing only. The Upper 128 bytes occupy the same
                                   address space as the SFR. That means they have the same address, but are physically sepa-
                                   rate from SFR space.

                                   When an instruction accesses an internal location above address 7FH, the CPU knows whether
                                   the access is to the upper 128 bytes of data RAM or to SFR space by the addressing mode used
                                   in the instruction.

                                     Instructions that use direct addressing access SFR space. For example: MOV 0A0H, #
                                       data, accesses the SFR at location 0A0H (which is P2).

                                     Instructions that use indirect addressing access the Upper 128 bytes of data RAM. For
                                       example: MOV @R0, # data where R0 contains 0A0H, accesses the data byte at address
                                       0A0H, rather than P2 (whose address is 0A0H).

                                     The 256 or 768 XRAM bytes can be accessed by indirect addressing, with EXTRAM bit
                                       cleared and MOVX instructions. This part of memory which is physically located on-chip,
                                       logically occupies the first 256 or 768 bytes of external data memory.

                                     With EXTRAM = 0, the XRAM is indirectly addressed, using the MOVX instruction in
                                       combination with any of the registers R0, R1 of the selected bank or DPTR. An access to
                                       XRAM will not affect ports P0, P2, P3.6 (WR) and P3.7 (RD). For example, with EXTRAM
                                       = 0, MOVX @R0, # data where R0 contains 0A0H, accesses the XRAM at address 0A0H
                                       rather than external memory. An access to external data memory locations higher than FFH
                                       (i.e. 0100H to FFFFH) (higher than 2FFH (i.e. 0300H to FFFFH for RD devices) will be
                                       performed with the MOVX DPTR instructions in the same way as in the standard 80C51, so
                                       with P0 and P2 as data/address busses, and P3.6 and P3.7 as write and read timing signals.
                                       Refer to Figure 6-1. For RD devices, accesses to expanded RAM from 100H to 2FFH can
                                       only be done thanks to the use of DPTR.

                                     With EXTRAM = 1, MOVX @Ri and MOVX @DPTR will be similar to the standard 80C51.
                                       MOVX @ Ri will provide an eight-bit address multiplexed with data on Port0 and any output
                                       port pins can be used to output higher order address bits. This is to provide the external
                                       paging capability. MOVX @DPTR will generate a sixteen-bit address. Port2 outputs the high-
                                       order eight address bits (the contents of DPH) while Port0 multiplexes the low-order eight

                                                                                                                                                                17

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        address bits (DPL) with data. MOVX @ Ri and MOVX @DPTR will generate either read or
        write signals on P3.6 (WR) and P3.7 (RD).

    The stack pointer (SP) may be located anywhere in the 256 bytes RAM (lower and upper RAM)
    internal data memory. The stack may not be located in the XRAM.

Figure 6-1. Internal and External Data Memory Address

FF(RA, RB, RC)/2FF (RD)             FF                            FF                      FFFF

                                                   Upper                       Special                 External
                                                128 bytes                     Function                   Data
                                                  Internal                    Register
                                                                         direct accesses               Memory
                                                    Ram           80
                           XRAM            indirect accesses
                         256 bytes  80

                                              Lower
                                              128 bytes
                                              Internal
                                              Ram
                                              direct or indirect
                                              accesses            0100 (RA, RB, RC) or 0300 (RD)

00                                  00                                                    0000

    Table 6-1. Auxiliary Register AUXR

                                   AUXR                  -        -   -            -      -       -    EXTRAM AO
                             Address 08EH

                                    Reset value          X        X   X            X      X       X               0  0

                         Symbol     Function

                         -          Not implemented, reserved for future use. (1)

                         AO         Disable/Enable ALE

                                        AO       Operating Mode

                                        0        ALE is emitted at a constant rate of 1/6 the oscillator frequency (or 1/3 if X2 mode
                                                 is used)

                                        1        ALE is active only during a MOVX or MOVC instruction

                         EXTRAM Internal/External RAM (00H-FFH) access using MOVX @ Ri/ @ DPTR

                                    EXTRAM Operating Mode

                                        0        Internal XRAM access using MOVX @ Ri/ @ DPTR

                                        1        External data memory access

    1.                      User software should not write 1s to reserved bits. These bits may be used in future 8051 family

                            products to invoke new features. In that case, the reset or inactive value of the new bit will be 0,

                            and its active value will be 1. The value read from a reserved bit is indeterminate.

18 AT/TS8xC51Rx2

                                                                                                                  4188F805101/08
             AT/TS8xC51Rx2

6.2 Timer 2

             The timer 2 in the TS80C51RX2 is compatible with the timer 2 in the 80C52.
             It is a 16-bit timer/counter: the count is maintained by two eight-bit timer registers, TH2 and TL2,
             connected in cascade. It is controlled by T2CON register (See Table 6-2) and T2MOD register
             (See Table 6-3). Timer 2 operation is similar to Timer 0 and Timer 1. C/T2 selects FOSC/12 (timer
             operation) or external pin T2 (counter operation) as the timer clock input. Setting TR2 allows TL2
             to be incremented by the selected input.

             Timer 2 has 3 operating modes: capture, autoreload and Baud Rate Generator. These modes
             are selected by the combination of RCLK, TCLK and CP/RL2 (T2CON), as described in the
             Atmel 8-bit Microcontroller Hardware description.

             Refer to the Atmel 8-bit Microcontroller Hardware description for the description of Capture and
             Baud Rate Generator Modes.

             In TS80C51RX2 Timer 2 includes the following enhancements:

                Auto-reload mode with up or down counter
                Programmable clock-output

6.2.1  Auto-reload Mode
                            The auto-reload mode configures timer 2 as a 16-bit timer or event counter with automatic
                            reload. If DCEN bit in T2MOD is cleared, timer 2 behaves as in 80C52 (refer to the Atmel 8-bit
                            Microcontroller Hardware description). If DCEN bit is set, timer 2 acts as an Up/down
                            timer/counter as shown in Figure 6-2. In this mode the T2EX pin controls the direction of count.

                            When T2EX is high, timer 2 counts up. Timer overflow occurs at FFFFh which sets the TF2 flag
                            and generates an interrupt request. The overflow also causes the 16-bit value in RCAP2H and
                            RCAP2L registers to be loaded into the timer registers TH2 and TL2.

                            When T2EX is low, timer 2 counts down. Timer underflow occurs when the count in the timer
                            registers TH2 and TL2 equals the value stored in RCAP2H and RCAP2L registers. The under-
                            flow sets TF2 flag and reloads FFFFh into the timer registers.

                            The EXF2 bit toggles when timer 2 overflows or underflows according to the the direction of the
                            count. EXF2 does not generate any interrupt. This bit can be used to provide 17-bit resolution.

                                                                                                                                                                19

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Figure 6-2. Auto-reload Mode Up/Down Counter (DCEN = 1)

                             (:6 in X2 mode)

       XTAL1                                             :12      0
                FXTAL
                       FOSC                                       1

                             T2

                                                                  C/T2     TR2

                                                                  T2CONreg T2CONreg

                             (DOWN COUNTING RELOAD VALUE)                       T2EX:
                                                                                if DCEN=1, 1=UP
                                                         FFh      FFh           if DCEN=1, 0=DOWN
                                                         (8-bit) (8-bit)        if DCEN = 0, up
                                                                                counting
                                                                                TOGGLE T2CONreg

                                                                                                  EXF2

                                                         TL2      TH2                TF2         TIMER 2
                                                         (8-bit) (8-bit)                       INTERRUPT
                                                                                     T2CONreg

                             RCAP2L RCAP2H
                                                         (8-bit)  (8-bit)

                             (UP COUNTING RELOAD VALUE)

6.2.2  Programmable Clock-Output
                            In the clock-out mode, timer 2 operates as a 50%-duty-cycle, programmable clock generator
                            (See Figure 6-3) . The input clock increments TL2 at frequency FOSC/2. The timer repeatedly
                            counts to overflow from a loaded value. At overflow, the contents of RCAP2H and RCAP2L reg-
                            isters are loaded into TH2 and TL2. In this mode, timer 2 overflows do not generate interrupts.
                            The formula gives the clock-out frequency as a function of the system oscillator frequency and
                            the value in the RCAP2H and RCAP2L registers:

                                                     Clock OutFrequency = -4---------(---6---5---5----3---6---------R----FC----o-A--s--P-c---2---H------/---R----C----A----P----2----L----)

       For a 16 MHz system clock, timer 2 has a programmable frequency range of 61 Hz
       (FOSC/216) to 4 MHz (FOSC/4). The generated clock signal is brought out to T2 pin (P1.0).

       Timer 2 is programmed for the clock-out mode as follows:

          Set T2OE bit in T2MOD register.
          Clear C/T2 bit in T2CON register.
          Determine the 16-bit reload value from the formula and enter it in RCAP2H/RCAP2L

           registers.
          Enter a 16-bit initial value in timer registers TH2/TL2. It can be the same as the reload value

           or a different one depending on the application.
          To start the timer, set TR2 run control bit in T2CON register.

20 AT/TS8xC51Rx2

                                                                                               4188F805101/08
                                                                                AT/TS8xC51Rx2

                 It is possible to use timer 2 as a baud rate generator and a clock generator simultaneously. For
                 this configuration, the baud rates and clock frequencies are not independent since both func-
                 tions use the values in the RCAP2H and RCAP2L registers.

Figure 6-3. Clock-Out Mode C/T2 = 0

                 XTAL1              :2
                             (:1 in X2 mode)

                                                  TR2          TL2  TH2
                                              T2CON reg

                                                               (8-bit) (8-bit)

                                                                                OVERFLOW

                                               Toggle       RCAP2L RCAP2H
                                              QD               (8-bit) (8-bit)

             T2                              EXEN2                  T2OE         TIMER 2
T2EX                                       T2CON reg            T2MOD reg       INTERRUPT

                                                            EXF2
                                                         T2CON reg

                 Table 6-2.          T2CON Register
                                     T2CON - Timer 2 Control Register (C8h)

                 7                   6        5          4          3           2             1        0
                                                                                           C/T2#  CP/RL2#
                 TF2                 EXF2     RCLK       TCLK       EXEN2       TR2

                                                                                                                                                                21

4188F805101/08
   Bit           Bit
Number      Mnemonic Description

                       Timer 2 overflow Flag

7                 TF2  Must be cleared by software.

                       Set by hardware on timer 2 overflow, if RCLK = 0 and TCLK = 0.

                       Timer 2 External Flag

                       Set when a capture or a reload is caused by a negative transition on T2EX pin if

                       EXEN2=1.

6           EXF2 When set, causes the CPU to vector to timer 2 interrupt routine when timer 2 interrupt is

                       enabled.

                       Must be cleared by software. EXF2 doesn't cause an interrupt in Up/down counter mode

                       (DCEN = 1)

                       Receive Clock bit

5           RCLK Clear to use timer 1 overflow as receive clock for serial port in mode 1 or 3.

                       Set to use timer 2 overflow as receive clock for serial port in mode 1 or 3.

                       Transmit Clock bit

4           TCLK Clear to use timer 1 overflow as transmit clock for serial port in mode 1 or 3.

                       Set to use timer 2 overflow as transmit clock for serial port in mode 1 or 3.

                       Timer 2 External Enable bit

3           EXEN2      Clear to ignore events on T2EX pin for timer 2 operation.
                       Set to cause a capture or reload when a negative transition on T2EX pin is detected, if

                       timer 2 is not used to clock the serial port.

                       Timer 2 Run control bit

2                 TR2  Clear to turn off timer 2.

                       Set to turn on timer 2.

                       Timer/Counter 2 select bit

1           C/T2#      Clear for timer operation (input from internal clock system: FOSC).
                       Set for counter operation (input from T2 input pin, falling edge trigger). Must be 0 for clock

                       out mode.

                       Timer 2 Capture/Reload bit

                       If RCLK=1 or TCLK=1, CP/RL2# is ignored and timer is forced to auto-reload on timer 2

0           CP/RL2# overflow.

                       Clear to auto-reload on timer 2 overflows or negative transitions on T2EX pin if EXEN2=1.

                       Set to capture on negative transitions on T2EX pin if EXEN2=1.

Reset Value = 0000 0000b
Bit addressable

Table 6-3.        T2MOD Register
                  T2MOD - Timer 2 Mode Control Register (C9h)
         7
         -        6       5                     4    3                2                   1                 0
                                                                                       T2OE              DCEN
                  -       -                     -    -                -

22 AT/TS8xC51Rx2

                                                                                                     4188F805101/08
                                                                AT/TS8xC51Rx2

   Bit       Bit  Description
Number  Mnemonic

7       -         Reserved
                  The value read from this bit is indeterminate. Do not set this bit.

6       -         Reserved
                  The value read from this bit is indeterminate. Do not set this bit.

5       -         Reserved
                  The value read from this bit is indeterminate. Do not set this bit.

4       -         Reserved
                  The value read from this bit is indeterminate. Do not set this bit.

3       -         Reserved
                  The value read from this bit is indeterminate. Do not set this bit.

2       -         Reserved
                  The value read from this bit is indeterminate. Do not set this bit.

                  Timer 2 Output Enable bit

1       T2OE      Clear to program P1.0/T2 as clock input or I/O port.

                  Set to program P1.0/T2 as clock output.

                  Down Counter Enable bit

0       DCEN      Clear to disable timer 2 as up/down counter.

                  Set to enable timer 2 as up/down counter.

Reset Value = XXXX XX00b
Not bit addressable

                                                                                                                                                                23

4188F805101/08
6.3 Programmable Counter Array PCA

                                   The PCA provides more timing capabilities with less CPU intervention than the standard
                                   timer/counters. Its advantages include reduced software overhead and improved accuracy. The
                                   PCA consists of a dedicated timer/counter which serves as the time base for an array of five
                                   compare/capture modules. Its clock input can be programmed to count any one of the following
                                   signals:

                            Oscillator frequency 12 ( 6 in X2 mode)
                            Oscillator frequency 4 ( 2 in X2 mode)

                                     Timer 0 overflow
                                     External input on ECI (P1.2)
                                   Each compare/capture modules can be programmed in any one of the following modes:

                                     rising and/or falling edge capture,
                                     software timer,
                                     high-speed output, or
                                     pulse width modulator.
                                   Module 4 can also be programmed as a watchdog timer (See Section "PCA Watchdog Timer",
                                   page 33).

                                   When the compare/capture modules are programmed in the capture mode, software timer, or
                                   high speed output mode, an interrupt can be generated when the module executes its function.
                                   All five modules plus the PCA timer overflow share one interrupt vector.

                                   The PCA timer/counter and compare/capture modules share Port 1 for external I/O. These pins
                                   are listed below. If the port is not used for the PCA, it can still be used for standard I/O.

PCA component     External I/O Pin
16-bit Counter    P1.2 / ECI
16-bit Module 0   P1.3 / CEX0
16-bit Module 1   P1.4 / CEX1
16-bit Module 2   P1.5 / CEX2
16-bit Module 3   P1.6 / CEX3
16-bit Module 4   P1.7 / CEX4

The PCA timer is a common time base for all five modules (See Figure 6-4). The timer count
source is determined from the CPS1 and CPS0 bits in the CMOD SFR (See Table 6-4) and can
be programmed to run at:

   1/12 the oscillator frequency. (Or 1/6 in X2 Mode)
   1/4 the oscillator frequency. (Or 1/2 in X2 Mode)
   The Timer 0 overflow
   The input on the ECI pin (P1.2)

24 AT/TS8xC51Rx2

                                    4188F805101/08
                                                                                                            AT/TS8xC51Rx2

Figure 6-4. PCA Timer/Counter                                                                                    To PCA
                                                                                                                 modules
                                 Fosc /12
                                  Fosc / 4                                    CH               CL           overflow        It
                                  T0 OVF
                                                                            16 bit up/down counter
                                      P1.2

                                             CIDL WDTE                      CPS1 CPS0 ECF          CMOD
                                                                                                   0xD9

                           Idle              CF CR           CCF4 CCF3 CCF2 CCF1 CCF0              CCON
4188F805101/08                                                                                   0xD8

                                 Table 6-4. CMOD: PCA Counter Mode Register

                                                 CMOD                    CIDL WDTE          -       -        -        CPS1        CPS0  ECF
                                            Address 0D9H                                                                 0           0    0

                                                Reset value              0    0             X      X         X

                                     Symbol  Function

                                 CIDL        Counter Idle control: CIDL = 0 programs the PCA Counter to continue functioning during idle Mode.
                                             CIDL = 1 programs it to be gated off during idle.

                                 WDTE        Watchdog Timer Enable: WDTE = 0 disables Watchdog Timer function on PCA Module 4. WDTE = 1
                                             enables it.

                                 -           Not implemented, reserved for future use. (1)

                                 CPS1        PCA Count Pulse Select bit 1.

                                 CPS0        PCA Count Pulse Select bit 0.

                                             CPS1 CPS0 Selected PCA input. (2)

                                             0            0 Internal clock fosc/12 ( Or fosc/6 in X2 Mode).

                                             0            1 Internal clock fosc/4 ( Or fosc/2 in X2 Mode).

                                             1            0 Timer 0 Overflow

                                             1            1 External clock at ECI/P1.2 pin (max rate = fosc/ 8)

                                 ECF         PCA Enable Counter Overflow interrupt: ECF = 1 enables CF bit in CCON to generate an interrupt.
                                             ECF = 0 disables that function of CF.

                                 1.         User software should not write 1s to reserved bits. These bits may be used in future 8051 family

                                            products to invoke new features. In that case, the reset or inactive value of the new bit will be 0,

                                            and its active value will be 1. The value read from a reserved bit is indeterminate.

                                 2.         fosc = oscillator frequency

                                 The CMOD SFR includes three additional bits associated with the PCA (See Figure 6-4 and
                                 Table 6-4).

                                                                                                                                        25
   The CIDL bit which allows the PCA to stop during idle mode.

   The WDTE bit which enables or disables the watchdog function on module 4.

   The ECF bit which when set causes an interrupt and the PCA overflow flag CF (in the CCON
    SFR) to be set when the PCA timer overflows.

The CCON SFR contains the run control bit for the PCA and the flags for the PCA timer (CF)
and each module (Refer to Table 6-5).

   Bit CR (CCON.6) must be set by software to run the PCA. The PCA is shut off by clearing this
    bit.

   Bit CF: The CF bit (CCON.7) is set when the PCA counter overflows and an interrupt will be
    generated if the ECF bit in the CMOD register is set. The CF bit can only be cleared by
    software.

   Bits 0 through 4 are the flags for the modules (bit 0 for module 0, bit 1 for module 1, etc.) and
    are set by hardware when either a match or a capture occurs. These flags also can only be
    cleared by software.

Table 6-5. CCON: PCA Counter Control Register

           CCON                         CF  CR                   -  CCF4  CCF3  CCF2                CCF1  CCF0
      Address 0D8H                                                     0     0     0                   0     0

                  Reset value           0   0                    X

    Symbol        Function

                  PCA Counter Overflow flag. Set by hardware when the counter rolls over. CF flags

CF                an interrupt if bit ECF in CMOD is set. CF may be set by either hardware or software but can only be

                  cleared by software.

CR                PCA Counter Run control bit. Set by software to turn the PCA counter on. Must be cleared by
                  software to turn the PCA counter off.

-                 Not implemented, reserved for future use. (1)

CCF4              PCA Module 4 interrupt flag. Set by hardware when a match or capture occurs. Must be cleared by
                  software.

CCF3              PCA Module 3 interrupt flag. Set by hardware when a match or capture occurs. Must be cleared by
                  software.

CCF2              PCA Module 2 interrupt flag. Set by hardware when a match or capture occurs. Must be cleared by
                  software.

CCF1              PCA Module 1 interrupt flag. Set by hardware when a match or capture occurs. Must be cleared by
                  software.

CCF0              PCA Module 0 interrupt flag. Set by hardware when a match or capture occurs. Must be cleared by
                  software.

1.    User software should not write 1s to reserved bits. These bits may be used in future 8051 family

      products to invoke new features. In that case, the reset or inactive value of the new bit will be 0,

      and its active value will be 1. The value read from a reserved bit is indeterminate.

The watchdog timer function is implemented in module 4 (See Figure 6-7).
The PCA interrupt system is shown in Figure 6-5.

26 AT/TS8xC51Rx2

                                                                                                    4188F805101/08
                                                                     AT/TS8xC51Rx2

Figure 6-5. PCA Interrupt System         CF CR           CCF4 CCF3 CCF2 CCF1 CCF0  CCON
                                                                                   0xD8
                      PCA Timer/Counter

Module 0

Module 1                                                                             To Interrupt
Module 2                                                                           priority decoder

Module 3

Module 4                                 ECCFn CCAPMn.0  IE.6  IE.7
       CMOD.0 ECF                                        EC    EA

          PCA Modules: each one of the five compare/capture modules has six possible functions. It can
          perform:

             16-bit Capture, positive-edge triggered,

             16-bit Capture, negative-edge triggered,

             16-bit Capture, both positive and negative-edge triggered,

             16-bit Software Timer,

             16-bit High Speed Output,

             8-bit Pulse Width Modulator.

          In addition, module 4 can be used as a Watchdog Timer.

          Each module in the PCA has a special function register associated with it. These registers are:
          CCAPM0 for module 0, CCAPM1 for module 1, etc. (See Table 6-6). The registers contain the
          bits that control the mode that each module will operate in.

             The ECCF bit (CCAPMn.0 where n=0, 1, 2, 3, or 4 depending on the module) enables the
              CCF flag in the CCON SFR to generate an interrupt when a match or compare occurs in the
              associated module.

             PWM (CCAPMn.1) enables the pulse width modulation mode.

             The TOG bit (CCAPMn.2) when set causes the CEX output associated with the module to
              toggle when there is a match between the PCA counter and the module's capture/compare
              register.

             The match bit MAT (CCAPMn.3) when set will cause the CCFn bit in the CCON register to be
              set when there is a match between the PCA counter and the module's capture/compare
              register.

             The next two bits CAPN (CCAPMn.4) and CAPP (CCAPMn.5) determine the edge that a
              capture input will be active on. The CAPN bit enables the negative edge, and the CAPP bit
              enables the positive edge. If both bits are set both edges will be enabled and a capture will
              occur for either transition.

                                                                                                                                                                27

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   The last bit in the register ECOM (CCAPMn.6) when set enables the comparator function.
Table 6-7 shows the CCAPMn settings for the various PCA functions.
.
Table 6-6. CCAPMn: PCA Modules Compare/Capture Control Registers

CCAPMn Address    CCAPM0=0DAH
      n=0-4       CCAPM1=0DBH
                  CCAPM2=0DCH
                  CCAPM3=0DDH
                  CCAPM4=0DEH

                                  - ECOMn CAPPn CAPNn MATn TOGn PWMm ECCFn

                  Reset value     X     0                        0     0      0         0           0     0

     Symbol       Function
-                 Not implemented, reserved for future use. (1)

ECOMn             Enable Comparator. ECOMn = 1 enables the comparator function.

CAPPn             Capture Positive, CAPPn = 1 enables positive edge capture.

CAPNn             Capture Negative, CAPNn = 1 enables negative edge capture.

MATn              Match. When MATn = 1, a match of the PCA counter with this module's compare/capture register
                  causes the CCFn bit in CCON to be set, flagging an interrupt.

TOGn              Toggle. When TOGn = 1, a match of the PCA counter with this module's compare/capture register
                  causes the CEXn pin to toggle.

PWMn              Pulse Width Modulation Mode. PWMn = 1 enables the CEXn pin to be used as a pulse width
                  modulated output.

ECCFn             Enable CCF interrupt. Enables compare/capture flag CCFn in the CCON register to generate an
                  interrupt.

1.     User software should not write 1s to reserved bits. These bits may be used in future 8051 family

       products to invoke new features. In that case, the reset or inactive value of the new bit will be 0,

       and its active value will be 1. The value read from a reserved bit is indeterminate.

Table 6-7. PCA Module Modes (CCAPMn Registers)

ECOMn CAPPn CAPNn    MATn         TOGn     PWMm ECCFn Module Function
                        0            0
    0        0    0                  0     0                        0     No Operation

    X        1    0            0     0     0                        X     16-bit capture by a positive-edge trigger
                                     0                                    on CEXn
                                     0
    X        0    1            0     1     0                        X     16-bit capture by a negative trigger on
                                     0                                    CEXn
                                     X
    X        1    1            0           0                        X     16-bit capture by a transition on CEXn

    1        0    0            1           0                        X     16-bit Software Timer / Compare mode.

    1        0    0            1           0                        X     16-bit High Speed Output

    1        0    0            0           1                        0     8-bit PWM

    1        0    0            1           0                        X     Watchdog Timer (module 4 only)

28 AT/TS8xC51Rx2

                                                                                             4188F805101/08
                                                              AT/TS8xC51Rx2

       There are two additional registers associated with each of the PCA modules. They are CCAPnH
       and CCAPnL and these are the registers that store the 16-bit count when a capture occurs or a
       compare should occur. When a module is used in the PWM mode these registers are used to
       control the duty cycle of the output (See Table 6-8 & Table 6-9)

       Table 6-8. CCAPnH: PCA Modules Capture/Compare Registers High

       CCAPnH Address  CCAP0H=0FAH
             n=0-4     CCAP1H=0FBH
                       CCAP2H=0FCH
                       CCAP3H=0FDH
                       CCAP4H=0FEH

                                         7     6     5     4     3    2  1  0

                       Reset value       0     0     0     0     0    0  0  0

       Table 6-9. CCAPnL: PCA Modules Capture/Compare Registers Low

       CCAPnL Address  CCAP0L=0EAH
             n=0-4     CCAP1L=0EBH
                       CCAP2L=0ECH
                       CCAP3L=0EDH
                       CCAP4L=0EEH

                                    7       6     5     4     3       2  1  0

                       Reset value  0       0     0     0     0       0  0  0

       Table 6-10. CH: PCA Counter High

              CH
       Address 0F9H

                                    7       6     5     4     3       2  1  0

                       Reset value  0       0     0     0     0       0  0  0

       Table 6-11. CL: PCA Counter Low

              CL
       Address 0E9H

                                    7       6     5     4     3       2  1  0

                       Reset value  0       0     0     0     0       0  0  0

6.3.1  PCA Capture Mode

                            To use one of the PCA modules in the capture mode either one or both of the CCAPM bits
                            CAPN and CAPP for that module must be set. The external CEX input for the module (on port 1)
                            is sampled for a transition. When a valid transition occurs the PCA hardware loads the value of
                            the PCA counter registers (CH and CL) into the module's capture registers (CCAPnL and
                            CCAPnH). If the CCFn bit for the module in the CCON SFR and the ECCFn bit in the CCAPMn
                            SFR are set then an interrupt will be generated (Refer to Figure 6-6).

                                                                                                                                                                29

4188F805101/08
Figure 6-6. PCA Capture Mode                         CCF4  CCF3  CCF2  CCF1  CCF0   CCON
                                                                                    0xD8
                                              CF CR

                                                                                                                 PCA IT

                                                                                          PCA Counter/Timer

       Cex.n                                                                              CH             CL

                                                                 Capture

                                                                                    CCAPnH               CCAPnL

              ECOMn CAPPn CAPNn MATn                             TOGn  PWMn  ECCFn  CCAPMn, n= 0  to  4
                                                                                    0xDA to 0xDE

6.3.2  16-bit Software Timer/ Compare Mode

                            The PCA modules can be used as software timers by setting both the ECOM and MAT bits in
                            the modules CCAPMn register. The PCA timer will be compared to the module's capture regis-
                            ters and when a match occurs an interrupt will occur if the CCFn (CCON SFR) and the ECCFn
                            (CCAPMn SFR) bits for the module are both set (See Figure 6-7).

30 AT/TS8xC51Rx2

                                                                                                                 4188F805101/08
                                                                                AT/TS8xC51Rx2

Figure 6-7.  PCA Compare Mode and PCA Watchdog Timer

                                                                  CF CR  CCF4 CCF3 CCF2 CCF1 CCF0  CCON
                                                                                                   0xD8

                       Write to                                                                                        PCA IT
                      CCAPnL Reset
       Write to                     CCAPnH  CCAPnL
       CCAPnH

             1  0  Enable                                                Match

                                    16 bit comparator

                                    CH      CL                                                                         RESET *

                                    PCA counter/timer

                                            ECOMn CAPPn CAPNn MATn TOGn PWMn ECCFn                 CCAPMn, n = 0 to 4
                                                                                                   0xDA to 0xDE

                                        CIDL WDTE                               CPS1 CPS0 ECF CMOD
                                                                                                                 0xD9

                        * Only for Module 4

                   Before enabling ECOM bit, CCAPnL and CCAPnH should be set with a non zero value, other-
                   wise an unwanted match could happen. Writing to CCAPnH will set the ECOM bit.

                   Once ECOM set, writing CCAPnL will clear ECOM so that an unwanted match doesn't occur
                   while modifying the compare value. Writing to CCAPnH will set ECOM. For this reason, user
                   software should write CCAPnL first, and then CCAPnH. Of course, the ECOM bit can still be
                   controlled by accessing to CCAPMn register.

6.3.3  High Speed Output Mode
                            In this mode the CEX output (on port 1) associated with the PCA module will toggle each time a
                            match occurs between the PCA counter and the module's capture registers. To activate this
                            mode the TOG, MAT, and ECOM bits in the module's CCAPMn SFR must be set (See Figure 6-
                            8).

                            A prior write must be done to CCAPnL and CCAPnH before writing the ECOMn bit.

                                                                                                                                                                31

4188F805101/08
Figure 6-8. PCA High Speed Output Mode

                                   CF CR                                                                   CCON
                                                    CCF4 CCF3 CCF2 CCF1 CCF0 0xD8
                 Write to
                 CCAPnL Reset                                                                                        PCA IT
                                                  Match
       Write to                CCAPnH   CCAPnL
       CCAPnH

       1         0  Enable

                               16 bit comparator

                               CH       CL        CEXn

                               PCA counter/timer
                                                                                                                                 CCAPMn, n = 0 to 4

                                                   ECOMn CAPPn CAPNn MATn TOGn PWMn ECCFn 0xDA to 0xDE

6.3.4                       Before enabling ECOM bit, CCAPnL and CCAPnH should be set with a non zero value, other-
                            wise an unwanted match could happen.

                            Once ECOM set, writing CCAPnL will clear ECOM so that an unwanted match doesn't occur
                            while modifying the compare value. Writing to CCAPnH will set ECOM. For this reason, user
                            software should write CCAPnL first, and then CCAPnH. Of course, the ECOM bit can still be
                            controlled by accessing to CCAPMn register.

       Pulse Width Modulator Mode
                            All of the PCA modules can be used as PWM outputs. Figure 6-9 shows the PWM function. The
                            frequency of the output depends on the source for the PCA timer. All of the modules will have
                            the same frequency of output because they all share the PCA timer. The duty cycle of each
                            module is independently variable using the module's capture register CCAPLn. When the value
                            of the PCA CL SFR is less than the value in the module's CCAPLn SFR the output will be low,
                            when it is equal to or greater than the output will be high. When CL overflows from FF to 00,
                            CCAPLn is reloaded with the value in CCAPHn. This allows updating the PWM without glitches.
                            The PWM and ECOM bits in the module's CCAPMn register must be set to enable the PWM
                            mode.

32 AT/TS8xC51Rx2

                                                                                                                             4188F805101/08
                                                                                          AT/TS8xC51Rx2

       Figure 6-9. PCA PWM Mode                                     CCAPnH

                                                          Overflow

                                                                    CCAPnL

                                                                                          "0"

       Enable                                                                          <                     CEXn

                                                                    8 bit comparator   S

                                                                                                    "1"
                                                                    CL

                                                                    PCA counter/timer

       ECOMn CAPPn CAPNn MATn TOGn PWMn ECCFn                                             CCAPMn, n= 0 to 4
                                                                                          0xDA to 0xDE

6.3.5  PCA Watchdog Timer
                            An on-board watchdog timer is available with the PCA to improve the reliability of the system
                            without increasing chip count. Watchdog timers are useful for systems that are susceptible to
                            noise, power glitches, or electrostatic discharge. Module 4 is the only PCA module that can be
                            programmed as a watchdog. However, this module can still be used for other modes if the
                            watchdog is not needed. Figure 6-7 shows a diagram of how the watchdog works. The user pre-
                            loads a 16-bit value in the compare registers. Just like the other compare modes, this 16-bit
                            value is compared to the PCA timer value. If a match is allowed to occur, an internal reset will be
                            generated. This will not cause the RST pin to be driven high.

                            In order to hold off the reset, the user has three options:

                               1. Periodically change the compare value so it will never match the PCA timer,

                               2. periodically change the PCA timer value so it will never match the compare values, or

                               3. Disable the watchdog by clearing the WDTE bit before a match occurs and then re-enable
                                it.

                            The first two options are more reliable because the watchdog timer is never disabled as in option
                            #3. If the program counter ever goes astray, a match will eventually occur and cause an internal
                            reset. The second option is also not recommended if other PCA modules are being used.
                            Remember, the PCA timer is the time base for all modules; changing the time base for other
                            modules would not be a good idea. Thus, in most applications the first solution is the best option.

                            This watchdog timer won't generate a reset out on the reset pin.

                                                                                                                                                                33

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6.4 TS80C51Rx2 Serial I/O Port

                                   The serial I/O port in the TS80C51Rx2 is compatible with the serial I/O port in the 80C52.

                                   It provides both synchronous and asynchronous communication modes. It operates as an Uni-
                                   versal Asynchronous Receiver and Transmitter (UART) in three full-duplex modes (Modes 1, 2
                                   and 3). Asynchronous transmission and reception can occur simultaneously and at different
                                   baud rates

                                   Serial I/O port includes the following enhancements:

                                     Framing error detection
                                     Automatic address recognition

6.4.1  Framing Error Detection

                            Framing bit error detection is provided for the three asynchronous modes (modes 1, 2 and 3). To
                            enable the framing bit error detection feature, set SMOD0 bit in PCON register (See Figure 6-
                            10).

Figure 6-10. Framing Error Block Diagram

       SM0/FE SM1 SM2 REN TB8 RB8 TI                                       RI SCON (98h)

                                                                Set FE bit if stop bit is 0 (framing error) (SMOD0 = 1)
                                                                SM0 to UART mode control (SMOD = 0)

       SMOD1SMOD0 -                                             POF GF1 GF0 PD IDL             PCON (87h)
                                                                To UART framing error control

       When this feature is enabled, the receiver checks each incoming data frame for a valid stop bit.
       An invalid stop bit may result from noise on the serial lines or from simultaneous transmission by
       two CPUs. If a valid stop bit is not found, the Framing Error bit (FE) in SCON register (See Table
       6-14.) bit is set.
       Software may examine FE bit after each reception to check for data errors. Once set, only soft-
       ware or a reset can clear FE bit. Subsequently received frames with valid stop bits cannot clear
       FE bit. When FE feature is enabled, RI rises on stop bit instead of the last data bit (See Figure 6-
       11 and Figure 6-12).

Figure 6-11. UART Timings in Mode 1                             D0 D1 D2 D3 D4 D5 D6 D7

                                                    RXD

                                                         Start  Data byte                      Stop
                                                          bit                                   bit

                  RI
       SMOD0=X

                 FE
       SMOD0=1

34 AT/TS8xC51Rx2

                                                                                                                         4188F805101/08
                                                                           AT/TS8xC51Rx2

Figure 6-12. UART Timings in Modes 2 and 3                      D0 D1 D2 D3 D4 D5 D6 D7 D8

                                                           RXD

                     Start                                      Data byte  Ninth Stop
                      bit                                                   bit bit

                 RI
       SMOD0=0

                 RI
       SMOD0=1

                 FE
       SMOD0=1

6.4.2  Automatic Address Recognition
6.4.3                       The automatic address recognition feature is enabled when the multiprocessor communication
                            feature is enabled (SM2 bit in SCON register is set).

                            Implemented in hardware, automatic address recognition enhances the multiprocessor commu-
                            nication feature by allowing the serial port to examine the address of each incoming command
                            frame. Only when the serial port recognizes its own address, the receiver sets RI bit in SCON
                            register to generate an interrupt. This ensures that the CPU is not interrupted by command
                            frames addressed to other devices.
                            If desired, you may enable the automatic address recognition feature in mode 1. In this configu-
                            ration, the stop bit takes the place of the ninth data bit. Bit RI is set only when the received
                            command frame address matches the device's address and is terminated by a valid stop bit.

                            To support automatic address recognition, a device is identified by a given address and a broad-
                            cast address.

                              Note: The multiprocessor communication and automatic address recognition features cannot be
                                          enabled in mode 0 (i.e. setting SM2 bit in SCON register in mode 0 has no effect).

       Given Address
                            Each device has an individual address that is specified in SADDR register; the SADEN register
                            is a mask byte that contains don't-care bits (defined by zeros) to form the device's given
                            address. The don't-care bits provide the flexibility to address one or more slaves at a time. The
                            following example illustrates how a given address is formed.
                            To address a device by its individual address, the SADEN mask byte must be 1111 1111b.

                            For example:

                                          SADDR0101 0110b
                                          SADEN1111 1100b

                                          Given0101 01XXb
                            The following is an example of how to use given addresses to address different slaves:

                                    Slave A:SADDR1111 0001b
                                          SADEN1111 1010b

                                          Given1111 0X0Xb

                                    Slave B:SADDR1111 0011b
                                          SADEN1111 1001b

                                          Given1111 0XX1b

                                                                                                                                                                35

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6.4.4                               Slave C:SADDR1111 0010b
6.4.5                                     SADEN1111 1101b
                                          Given1111 00X1b

                            The SADEN byte is selected so that each slave may be addressed separately.
                            For slave A, bit 0 (the LSB) is a don't-care bit; for slaves B and C, bit 0 is a 1. To communicate
                            with slave A only, the master must send an address where bit 0 is clear (e.g. 1111 0000b).
                            For slave A, bit 1 is a 1; for slaves B and C, bit 1 is a don't care bit. To communicate with slaves
                            B and C, but not slave A, the master must send an address with bits 0 and 1 both set (e.g. 1111
                            0011b).
                            To communicate with slaves A, B and C, the master must send an address with bit 0 set, bit 1
                            clear, and bit 2 clear (e.g. 1111 0001b).

       Broadcast Address
                            A broadcast address is formed from the logical OR of the SADDR and SADEN registers with
                            zeros defined as don't-care bits, e.g.:

                                          SADDR0101 0110b
                                          SADEN1111 1100b
                                       Broadcast =SADDR OR SADEN1111 111Xb
                            The use of don't-care bits provides flexibility in defining the broadcast address, however in most
                            applications, a broadcast address is FFh. The following is an example of using broadcast
                            addresses:

                                    Slave A:SADDR1111 0001b
                                          SADEN1111 1010b
                                          Broadcast1111 1X11b,

                                    Slave B:SADDR1111 0011b
                                          SADEN1111 1001b
                                          Broadcast1111 1X11B,

                                    Slave C:SADDR=1111 0010b
                                          SADEN1111 1101b
                                          Broadcast1111 1111b

                            For slaves A and B, bit 2 is a don't care bit; for slave C, bit 2 is set. To communicate with all of
                            the slaves, the master must send an address FFh. To communicate with slaves A and B, but not
                            slave C, the master can send and address FBh.

       Reset Addresses
                            On reset, the SADDR and SADEN registers are initialized to 00h, i.e. the given and broadcast
                            addresses are XXXX XXXXb (all don't-care bits). This ensures that the serial port will reply to any
                            address, and so, that it is backwards compatible with the 80C51 microcontrollers that do not
                            support automatic address recognition.

36 AT/TS8xC51Rx2

                  4188F805101/08
                                                              AT/TS8xC51Rx2

Table 6-12. SADEN - Slave Address Mask Register (B9h)

7       6                 5    4                         3    2    1   0

Reset Value = 0000 0000b
Not bit addressable

Table 6-13. SADDR - Slave Address Register (A9h)

7       6                 5    4                         3    2    1   0

Reset Value = 0000 0000b
Not bit addressable

Table 6-14. SCON Register
                   SCON - Serial Control Register (98h)

7       6                 5    4                         3    2    1   0

FE/SM0  SM1               SM2  REN                       TB8  RB8  TI  RI

                                                                                                                                                                37

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Bit Number       Bit     Description
       7    Mnemonic
                         Framing Error bit (SMOD0=1)
                 FE      Clear to reset the error state, not cleared by a valid stop bit.
                         Set by hardware when an invalid stop bit is detected.
                         SMOD0 must be set to enable access to the FE bit

                  SM0    Serial port Mode bit 0
                         Refer to SM1 for serial port mode selection.

                         SMOD0 must be cleared to enable access to the SM0 bit

                         Serial port Mode bit 1
                         SM0 SM1ModeDescriptionBaud Rate

6                 SM1     0 0 0Shift RegisterFXTAL/12 (/6 in X2 mode)
                          0 1 18-bit UARTVariable

                          1 0 29-bit UARTFXTAL/64 or FXTAL/32 (/32, /16 in X2 mode)
                          1 1 39-bit UARTVariable

                         Serial port Mode 2 bit / Multiprocessor Communication Enable bit

5                 SM2    Clear to disable multiprocessor communication feature.
                         Set to enable multiprocessor communication feature in mode 2 and 3, and eventually

                         mode 1. This bit should be cleared in mode 0.

                         Reception Enable bit

4                 REN    Clear to disable serial reception.

                         Set to enable serial reception.

                         Transmitter Bit 8 / Ninth bit to transmit in modes 2 and 3

3                 TB8    Clear to transmit a logic 0 in the 9th bit.

                         Set to transmit a logic 1 in the 9th bit.

                         Receiver Bit 8 / Ninth bit received in modes 2 and 3
                         Cleared by hardware if 9th bit received is a logic 0.

2                 RB8    Set by hardware if 9th bit received is a logic 1.

                         In mode 1, if SM2 = 0, RB8 is the received stop bit. In mode 0 RB8 is not used.

                         Transmit Interrupt flag

1                 TI     Clear to acknowledge interrupt.
                         Set by hardware at the end of the 8th bit time in mode 0 or at the beginning of the stop

                         bit in the other modes.

                         Receive Interrupt flag

0                 RI     Clear to acknowledge interrupt.
                         Set by hardware at the end of the 8th bit time in mode 0, see Figure 6-11. and Figure 6-

                         12. in the other modes.

Reset Value = 0000 0000b
Bit addressable

Table 6-15. PCON Register
                   PCON - Power Control Register (87h)

7                 6       5  4                               3              2              1              0

SMOD1             SMOD0   -  POF                             GF1            GF0            PD             IDL

38 AT/TS8xC51Rx2

                                                                                               4188F805101/08
                                                               AT/TS8xC51Rx2

Bit  Bit

Number Mnemonic Description

7    SMOD1  Serial port Mode bit 1
            Set to select double baud rate in mode 1, 2 or 3.

            Serial port Mode bit 0

6    SMOD0 Clear to select SM0 bit in SCON register.

            Set to to select FE bit in SCON register.

5    -      Reserved
            The value read from this bit is indeterminate. Do not set this bit.

            Power-Off Flag

4    POF    Clear to recognize next reset type.

            Set by hardware when VCC rises from 0 to its nominal voltage. Can also be set by software.

            General purpose Flag

3    GF1    Cleared by user for general purpose usage.

            Set by user for general purpose usage.

            General purpose Flag

2    GF0    Cleared by user for general purpose usage.

            Set by user for general purpose usage.

            Power-Down mode bit

1    PD     Cleared by hardware when reset occurs.

            Set to enter power-down mode.

            Idle mode bit

0    IDL    Clear by hardware when interrupt or reset occurs.

            Set to enter idle mode.

Reset Value = 00X1 0000b
Not bit addressable

Power-off flag reset value will be 1 only after a power on (cold reset). A warm reset doesn't affect
the value of this bit.

                                                                                                                                                                39

4188F805101/08
6.5 Interrupt System

                                   The TS80C51Rx2 has a total of 7 interrupt vectors: two external interrupts (INT0 and INT1),
                                   three timer interrupts (timers 0, 1 and 2), the serial port interrupt and the PCA global interrupt.
                                   These interrupts are shown in Figure 6-13.

                                   WARNING: Note that in the first version of RC devices, the PCA interrupt is in the lowest priority.
                                   Thus the order in INT0, TF0, INT1, TF1, RI or TI, TF2 or EXF2, PCA.

Figure 6-13. Interrupt Control System                                                     High priority
                                                                                          interrupt
                                       IPH, IP
                                                                                             Interrupt
INT0                     IE0                    3                                            polling
                                                                                             sequence, decreasing from
                                                0                                            high to low priority

                                                                                      3
TF0

                                                                                      0

INT1                     IE1                    3

                                                0

                                                                                       3
TF1

                                                                                       0

                                                                                       3
PCA IT

                                                                                       0

RI                                              3

TI                                              0

TF2                                             3

EXF2                                            0

      Individual Enable                            Global Disable                         Low priority
                                                                                          interrupt

      Each of the interrupt sources can be individually enabled or disabled by setting or clearing a bit
      in the Interrupt Enable register (See Table 6-17.Table 6-18.). This register also contains a global
      disable bit, which must be cleared to disable all interrupts at once.

      Each interrupt source can also be individually programmed to one out of four priority levels by
      setting or clearing a bit in the Interrupt Priority register (See Table 6-18.) and in the Interrupt Pri-
      ority High register (See Table 6-19.). shows the bit values and priority levels associated with
      each combination.

      The PCA interrupt vector is located at address 0033H. All other vector addresses are the same
      as standard C52 devices.

40 AT/TS8xC51Rx2

                                                                                                        4188F805101/08
                                                                                          AT/TS8xC51Rx2

                  Table 6-16. Priority Level Bit Values

                  IPH.x              IP.x                                  Interrupt Level Priority

                  0                   0                                             0 (Lowest)

                  0                   1                                                1

                  1                   0                                                2

                  1                   1                                           3 (Highest)

                  A low-priority interrupt can be interrupted by a high priority interrupt, but not by another low-prior-
                  ity interrupt. A high-priority interrupt can't be interrupted by any other interrupt source.

                  If two interrupt requests of different priority levels are received simultaneously, the request of
                  higher priority level is serviced. If interrupt requests of the same priority level are received simul-
                  taneously, an internal polling sequence determines which request is serviced. Thus within each
                  priority level there is a second priority structure determined by the polling sequence.

                  Table 6-17. IE Register
                                     IE - Interrupt Enable Register (A8h)

                  7               6         5              4                  3           2          1    0

                  EA              EC        ET2            ES              ET1            EX1        ET0  EX0

                  Bit Number Bit     Mnemonic Description
                         7
                                            Enable All interrupt bit

                                            Clear to disable all interrupts.

                                     EA     Set to enable all interrupts.

                                            If EA=1, each interrupt source is individually enabled or disabled by setting or

                                            clearing its own interrupt enable bit.

                  6                  EC     PCA interrupt enable bit
                                            Clear to disable . Set to enable.

                                            Timer 2 overflow interrupt Enable bit

                  5                  ET2    Clear to disable timer 2 overflow interrupt.

                                            Set to enable timer 2 overflow interrupt.

                                            Serial port Enable bit

                  4                  ES     Clear to disable serial port interrupt.

                                            Set to enable serial port interrupt.

                                            Timer 1 overflow interrupt Enable bit

                  3                  ET1    Clear to disable timer 1 overflow interrupt.

                                            Set to enable timer 1 overflow interrupt.

                                            External interrupt 1 Enable bit

                  2                  EX1    Clear to disable external interrupt 1.

                                            Set to enable external interrupt 1.

                                            Timer 0 overflow interrupt Enable bit

                  1                  ET0    Clear to disable timer 0 overflow interrupt.

                                            Set to enable timer 0 overflow interrupt.

                  0                  EX0    External interrupt 0 Enable bit
                                            Clear to disable external interrupt 0.
                                            Set to enable external interrupt 0.

                  Reset Value = 0000 0000b
                  Bit addressable

                                                                                                                              41

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Table 6-18. IP Register
                   IP - Interrupt Priority Register (B8h)

7                 6       5          4                     3       2    1                      0

-                 PPC     PT2        PS                    PT1     PX1  PT0                    PX0

Bit Number Bit Mnemonic Description

7                      -  Reserved
                          The value read from this bit is indeterminate. Do not set this bit.

6                    PPC  PCA interrupt priority bit
                          Refer to PPCH for priority level.

5                    PT2  Timer 2 overflow interrupt Priority bit
                          Refer to PT2H for priority level.

4                    PS   Serial port Priority bit
                          Refer to PSH for priority level.

3                    PT1  Timer 1 overflow interrupt Priority bit
                          Refer to PT1H for priority level.

2                    PX1  External interrupt 1 Priority bit
                          Refer to PX1H for priority level.

1                    PT0  Timer 0 overflow interrupt Priority bit
                          Refer to PT0H for priority level.

0                    PX0  External interrupt 0 Priority bit
                          Refer to PX0H for priority level.

Reset Value = X000 0000b
Bit addressable

42 AT/TS8xC51Rx2

                                                                                               4188F805101/08
                                                                                          AT/TS8xC51Rx2

                  Table 6-19. IPH Register
                                     IPH - Interrupt Priority High Register (B7h)

                  7       6                 5            4                  3                2     1                0
                                                                                          PX1H  PT0H             PX0H
                  -       PPCH              PT2H         PSH               PT1H

                     Bit       Bit          Description
                  Number  Mnemonic
                                            Reserved
                      7          -          The value read from this bit is indeterminate. Do not set this bit.

                      6      PPCH           PCA interrupt priority bit high.

                                            PPCHPPC         Priority Level

                                                  0 0 Lowest

                                                  01

                                                  10

                                                  1 1 Highest

                                            Timer 2 overflow interrupt Priority High bit

                                            PT2H PT2     Priority Level

                  5       PT2H                    00     Lowest
                                                  01

                                                  10

                                                  1 1 Highest

                                            Serial port Priority High bit

                                            PSH PS Priority Level

                  4          PSH                  0 0Lowest
                                                  01

                                                  10

                                                  1 1Highest

                                            Timer 1 overflow interrupt Priority High bit

                                            PT1H PT1Priority Level

                  3       PT1H                    0 0Lowest
                                                  01

                                                  10

                                                  1 1Highest

                                            External interrupt 1 Priority High bit

                                            PX1HPX1Priority Level

                  2       PX1H                    0 0Lowest
                                                  01

                                                  10

                                                  1 1Highest

                                            Timer 0 overflow interrupt Priority High bit

                                            PT0H PT0 Priority Level

                  1       PT0H                    00     Lowest
                                                  01

                                                  10

                                                  1 1 Highest

                  0       PX0H              External interrupt 0 Priority High bit
                                            PX0HPX0 Priority Level

                                                 0 0 Lowest
                                                 01
                                                 10
                                                 1 1 Highest

                  Reset Value = X000 0000b
                  Not bit addressable

                                                                                                                       43

4188F805101/08
6.6 Idle Mode

               An instruction that sets PCON.0 causes that to be the last instruction executed before going into
               the Idle mode. In the Idle mode, the internal clock signal is gated off to the CPU, but not to the
               interrupt, Timer, and Serial Port functions. The CPU status is preserved in its entirety: the Stack
               Pointer, Program Counter, Program Status Word, Accumulator and all other registers maintain
               their data during Idle. The port pins hold the logical states they had at the time Idle was acti-
               vated. ALE and PSEN hold at logic high levels.

               There are two ways to terminate the Idle. Activation of any enabled interrupt will cause PCON.0
               to be cleared by hardware, terminating the Idle mode. The interrupt will be serviced, and follow-
               ing RETI the next instruction to be executed will be the one following the instruction that put the
               device into idle.

               The flag bits GF0 and GF1 can be used to give an indication if an interrupt occured during nor-
               mal operation or during an Idle. For example, an instruction that activates Idle can also set one
               or both flag bits. When Idle is terminated by an interrupt, the interrupt service routine can exam-
               ine the flag bits.

               The other way of terminating the Idle mode is with a hardware reset. Since the clock oscillator is
               still running, the hardware reset needs to be held active for only two machine cycles (24 oscilla-
               tor periods) to complete the reset.

6.7 Power-down Mode

                                   To save maximum power, a power-down mode can be invoked by software (Refer to Table 6-15,
                                   PCON register).

                                   In power-down mode, the oscillator is stopped and the instruction that invoked power-down
                                   mode is the last instruction executed. The internal RAM and SFRs retain their value until the
                                   power-down mode is terminated. VCC can be lowered to save further power. Either a hardware
                                   reset or an external interrupt can cause an exit from power-down. To properly terminate power-
                                   down, the reset or external interrupt should not be executed before VCC is restored to its normal
                                   operating level and must be held active long enough for the oscillator to restart and stabilize.

                                   Only external interrupts INT0 and INT1 are useful to exit from power-down. For that, interrupt
                                   must be enabled and configured as level or edge sensitive interrupt input.
                                   Holding the pin low restarts the oscillator but bringing the pin high completes the exit as detailed
                                   in Figure 6-14. When both interrupts are enabled, the oscillator restarts as soon as one of the
                                   two inputs is held low and power down exit will be completed when the first input will be
                                   released. In this case the higher priority interrupt service routine is executed.
                                   Once the interrupt is serviced, the next instruction to be executed after RETI will be the one fol-
                                   lowing the instruction that put TS80C51Rx2 into power-down mode.

44 AT/TS8xC51Rx2

                  4188F805101/08
                                                                                  AT/TS8xC51Rx2

Figure 6-14. Power-Down Exit Waveform

                       INT0
                       INT1
                    XTAL1

Active phase                           Power-down phase Oscillator restart phase  Active phase

Exit from power-down by reset redefines all the SFRs, exit from power-down by external inter-
rupt does no affect the SFRs.

Exit from power-down by either reset or external interrupt does not affect the internal RAM
content.

Note:         If idle mode is activated with power-down mode (IDL and PD bits set), the exit sequence is
              unchanged, when execution is vectored to interrupt, PD and IDL bits are cleared and idle mode is
              not entered.

Table 6-20. The state of ports during idle and power-down mode

Mode          Program                  ALE  PSEN  PORT0                           PORT1          PORT2      PORT3
              Memory                                                                            Port Data  Port Data
                                                                                                Address    Port Data
Idle          Internal                 1    1     Port Data* Port Data                          Port Data  Port Data
                                                                                                Port Data  Port Data
Idle          External                 1    1     Floating                        Port Data

Power-down Internal                    0    0     Port Data* Port Data

Power-down External                    0    0     Floating                        Port Data

* Port 0 can force a "zero" level. A "one" will leave port floating.

                                                                                                                                                                45

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6.8 Hardware Watchdog Timer

                                   The WDT is intended as a recovery method in situations where the CPU may be subjected to
                                   software upset. The WDT consists of a 14-bit counter and the WatchDog Timer ReSeT
                                   (WDTRST) SFR. The WDT is by default disabled from exiting reset. To enable the WDT, user
                                   must write 01EH and 0E1H in sequence to the WDTRST, SFR location 0A6H. When WDT is
                                   enabled, it will increment every machine cycle while the oscillator is running and there is no way
                                   to disable the WDT except through reset (either hardware reset or WDT overflow reset). When
                                   WDT overflows, it will drive an output RESET HIGH pulse at the RST-pin.

6.8.1  Using the WDT
                            To enable the WDT, user must write 01EH and 0E1H in sequence to the WDTRST, SFR loca-
                            tion 0A6H. When WDT is enabled, the user needs to service it by writing to 01EH and 0E1H to
                            WDTRST to avoid WDT overflow. The 14-bit counter overflows when it reaches 16383 (3FFFH)
                            and this will reset the device. When WDT is enabled, it will increment every machine cycle while
                            the oscillator is running. This means the user must reset the WDT at least every 16383 machine
                            cycle. To reset the WDT the user must write 01EH and 0E1H to WDTRST. WDTRST is a write
                            only register. The WDT counter cannot be read or written. When WDT overflows, it will generate
                            an output RESET pulse at the RST-pin. The RESET pulse duration is 96 x TOSC , where TOSC =
                            1/FOSC . To make the best use of the WDT, it should be serviced in those sections of code that
                            will periodically be executed within the time required to prevent a WDT reset.

                            To have a more powerful WDT, a 27 counter has been added to extend the Time-out capability,
                            ranking from 16ms to 2s @ FOSC = 12MHz. To manage this feature, refer to WDTPRG register
                            description, Table 6-22 (SFR0A7h).

       Table 6-21. WDTRST Register
                          WDTRST Address (0A6h)

                       7  6   5                      4     3     2     1

       Reset value     X  X   X                      X     X     X     X

       Write only, this SFR is used to reset/enable the WDT by writing 01EH then 0E1H in sequence.

       Table 6-22. WDTPRG Register
                          WDTPRG Address (0A7h)

       7            6     5                      4      3     2     1  0

       T4           T3    T2                     T1  T0    S2    S1    S0

46 AT/TS8xC51Rx2

                                                                       4188F805101/08
                                                       AT/TS8xC51Rx2

       Bit  Bit

       Number Mnemonic Description

       7    T4

       6    T3

       5    T2   Reserved
                 Do not try to set or clear this bit.

       4    T1

       3    T0

       2    S2   WDT Time-out select bit 2

       1    S1   WDT Time-out select bit 1

       0    S0   WDT Time-out select bit 0

                                                 S2 S1 S0Selected Time-out
                                                   0 0 0(214 - 1) machine cycles, 16.3 ms @ 12 MHz
                                                   0 0 1(215 - 1) machine cycles, 32.7 ms @ 12 MHz
                                                   0 1 0(216 - 1) machine cycles, 65.5 ms @ 12 MHz
                                                   0 1 1(217 - 1) machine cycles, 131 ms @ 12 MHz
                                                   1 0 0(218 - 1) machine cycles, 262 ms @ 12 MHz
                                                   1 0 1(219 - 1) machine cycles, 542 ms @ 12 MHz
                                                   1 1 0(220 - 1) machine cycles, 1.05 s @ 12 MHz
                                                   1 1 1(221 - 1) machine cycles, 2.09 s @ 12 MHz

       Reset value XXXX X000

6.8.2  WDT during Power-down and Idle
                            In Power-down mode the oscillator stops, which means the WDT also stops. While in Power-
                            down mode the user does not need to service the WDT. There are 2 methods of exiting Power-
                            down mode: by a hardware reset or via a level activated external interrupt which is enabled prior
                            to entering Power-down mode. When Power-down is exited with hardware reset, servicing the
                            WDT should occur as it normally should whenever the TS80C51Rx2 is reset. Exiting Power-
                            down with an interrupt is significantly different. The interrupt is held low long enough for the
                            oscillator to stabilize. When the interrupt is brought high, the interrupt is serviced. To prevent the
                            WDT from resetting the device while the interrupt pin is held low, the WDT is not started until the
                            interrupt is pulled high. It is suggested that the WDT be reset during the interrupt service routine.

                            To ensure that the WDT does not overflow within a few states of exiting of powerdown, it is best
                            to reset the WDT just before entering powerdown.

                            In the Idle mode, the oscillator continues to run. To prevent the WDT from resetting the
                            TS80C51Rx2 while in Idle mode, the user should always set up a timer that will periodically exit
                            Idle, service the WDT, and re-enter Idle mode.

                                                                                                                                                                47

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6.9 ONCETM Mode (ON Chip Emulation)

                                   The ONCE mode facilitates testing and debugging of systems using TS8xC51Rx2 without
                                   removing the circuit from the board. The ONCE mode is invoked by driving certain pins of the
                                   TS80C51Rx2; the following sequence must be exercised:

                                     Pull ALE low while the device is in reset (RST high) and PSEN is high.
                                     Hold ALE low as RST is deactivated.
                                   While the TS80C51Rx2 is in ONCE mode, an emulator or test CPU can be used to drive the cir-
                                   cuit Table 26. shows the status of the port pins during ONCE mode.

                                   Normal operation is restored when normal reset is applied.

Table 6-23. External Pin Status during ONCE Mode

     ALE              PSEN      Port 0      Port 1        Port 2        Port 3    XTAL1/2
Weak pull-up      Weak pull-up  Float   Weak pull-up  Weak pull-up  Weak pull-up   Active

48 AT/TS8xC51Rx2

                                                                                  4188F805101/08
                                                                      AT/TS8xC51Rx2

7. Power-Off Flag

                                   The power-off flag allows the user to distinguish between a "cold start" reset and a "warm start"
                                   reset.

                                   A cold start reset is the one induced by VCC switch-on. A warm start reset occurs while VCC is still
                                   applied to the device and could be generated for example by an exit from power-down.

                                   The power-off flag (POF) is located in PCON register (See Table 7-1). POF is set by hardware
                                   when VCC rises from 0 to its nominal voltage. The POF can be set or cleared by software allow-
                                   ing the user to determine the type of reset.

                                   The POF value is only relevant with a Vcc range from 4.5V to 5.5V. For lower Vcc value, reading
                                   POF bit will return indeterminate value.

Table 7-1.  PCON Register
            PCON - Power Control Register (87h)

7           6             5               4              3            2      1                 0

SMOD1       SMOD0         -               POF      GF1                GF0    PD                IDL

   Bit           Bit      Description
Number      Mnemonic

7           SMOD1         Serial port Mode bit 1
                          Set to select double baud rate in mode 1, 2 or 3.

                          Serial port Mode bit 0

6           SMOD0         Clear to select SM0 bit in SCON register.

                          Set to to select FE bit in SCON register.

5           -             Reserved
                          The value read from this bit is indeterminate. Do not set this bit.

                          Power-Off Flag

4           POF           Clear to recognize next reset type.
                          Set by hardware when VCC rises from 0 to its nominal voltage. Can also be set by
                          software.

                          General purpose Flag

3           GF1           Cleared by user for general purpose usage.

                          Set by user for general purpose usage.

                          General purpose Flag

2           GF0           Cleared by user for general purpose usage.

                          Set by user for general purpose usage.

                          Power-Down mode bit

1           PD            Cleared by hardware when reset occurs.

                          Set to enter power-down mode.

                          Idle mode bit

0           IDL           Clear by hardware when interrupt or reset occurs.

                          Set to enter idle mode.

Reset Value = 00X1 0000b
Not bit addressable

                                                                                                                                                                49

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7.1 Reduced EMI Mode

                                   The ALE signal is used to demultiplex address and data buses on port 0 when used with exter-
                                   nal program or data memory. Nevertheless, during internal code execution, ALE signal is still
                                   generated. In order to reduce EMI, ALE signal can be disabled by setting AO bit.

                                   The AO bit is located in AUXR register at bit location 0. As soon as AO is set, ALE is no longer
                                   output but remains active during MOVX and MOVC instructions and external fetches. During
                                   ALE disabling, ALE pin is weakly pulled high.

Table 7-2.        AUXR Register
                  AUXR - Auxiliary Register (8Eh)

7                 6       5           4            3  2                                    1  0

-                 -       -           -            -  -                        EXTRAM         AO

   Bit           Bit
Number      Mnemonic Description

7                 -   Reserved
                      The value read from this bit is indeterminate. Do not set this bit.

6                 -   Reserved
                      The value read from this bit is indeterminate. Do not set this bit.

5                 -   Reserved
                      The value read from this bit is indeterminate. Do not set this bit.

4                 -   Reserved
                      The value read from this bit is indeterminate. Do not set this bit.

3                 -   Reserved
                      The value read from this bit is indeterminate. Do not set this bit.

2                 -   Reserved
                      The value read from this bit is indeterminate. Do not set this bit.

1           EXTRAM    EXTRAM bit
                      See Table 6-1.

                      ALE Output bit

0                 AO  Clear to restore ALE operation during internal fetches.

                      Set to disable ALE operation during internal fetches.

Reset Value = XXXX XX00b
Not bit addressable

50 AT/TS8xC51Rx2

                                                                                              4188F805101/08
                                                                  AT/TS8xC51Rx2

8. TS83C51RB2/RC2/RD2 ROM

8.1 ROM Structure

                                   The TS83C51RB2/RC2/RD2 ROM memory is divided in three different arrays:

                                     the code array:16/32/64 Kbytes.
                                     the encryption array:64 bytes.
                                     the signature array:4 bytes.

8.2 ROM Lock System

                                   The program Lock system, when programmed, protects the on-chip program against software
                                   piracy.

8.2.1  8.2.1 Encryption Array
                            Within the ROM array are 64 bytes of encryption array that are initially unprogrammed (all FF's).
                            Every time a byte is addressed during program verify, 6 address lines are used to select a byte
                            of the encryption array. This byte is then exclusive-NOR'ed (XNOR) with the code byte, creating
                            an encrypted verify byte. The algorithm, with the encryption array in the unprogrammed state,
                            will return the code in its original, unmodified form.

                            When using the encryption array, one important factor needs to be considered. If a byte has the
                            value FFh, verifying the byte will produce the encryption byte value. If a large block (>64 bytes)
                            of code is left unprogrammed, a verification routine will display the content of the encryption
                            array. For this reason all the unused code bytes should be programmed with random values.
                            This will ensure program protection.

8.2.2  Program Lock Bits
                           The lock bits when programmed according to Table 8-1. will provide different level of protection
                           for the on-chip code and data.
                           Table 8-1. Program Lock bits

                                                    Program Lock Bits

       Security

       level     LB1       LB2  LB3 Protection Description

                                   No program lock features enabled. Code verify will still be encrypted

       1         U         U    U  by the encryption array if programmed. MOVC instruction executed

                                   from external program memory returns non encrypted data.

                                   MOVC instruction executed from external program memory are

       2         P         U    U  disabled from fetching code bytes from internal memory, EA is

                                   sampled and latched on reset.

       3         U         P    U  Same as level 1+ Verify disable.
                                   This security level is only available for 51RDX2 devices.

       U: unprogrammed
       P: programmed

8.2.3  Signature bytes

                            The TS83C51RB2/RC2/RD2 contains 4 factory programmed signatures bytes. To read these
                            bytes, perform the process described in section 8.3.

                                                                                                                                                                51

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8.2.4  Verify Algorithm
                            Refer to Section "Verify algorithm".

52 AT/TS8xC51Rx2

                                                                  4188F805101/08
                                                             AT/TS8xC51Rx2

9. TS87C51RB2/RC2/RD2 EPROM

9.1 EPROM Structure

                                   The TS87C51RB2/RC2/RD2 EPROM is divided in two different arrays:

                                     the code array:16/32/64 Kbytes.
                                     the encryption array:64 bytes.
                                   In addition a third non programmable array is implemented:

                                     the signature array: 4 bytes.

9.2 EPROM Lock System

                                   The program Lock system, when programmed, protects the on-chip program against software
                                   piracy.

9.2.1  Encryption Array
                            Within the EPROM array are 64 bytes of encryption array that are initially unprogrammed (all
                            FF's). Every time a byte is addressed during program verify, 6 address lines are used to select a
                            byte of the encryption array. This byte is then exclusive-NOR'ed (XNOR) with the code byte, cre-
                            ating an encrypted verify byte. The algorithm, with the encryption array in the unprogrammed
                            state, will return the code in its original, unmodified form.

                            When using the encryption array, one important factor needs to be considered. If a byte has the
                            value FFh, verifying the byte will produce the encryption byte value. If a large block (>64 bytes)
                            of code is left unprogrammed, a verification routine will display the content of the encryption
                            array. For this reason all the unused code bytes should be programmed with random values.
                            This will ensure program protection.

9.2.2  Program Lock Bits
                            The three lock bits, when programmed according to Table 9-1.9.2.3, will provide different level of
                            protection for the on-chip code and data.
                            Table 9-1. Program Lock bits

                                                               Program Lock Bits

       Security

       level             LB1 LB2 LB3 Protection Description

                                   No program lock features enabled. Code verify will still be

       1                 U   U  U  encrypted by the encryption array if programmed. MOVC
                                   instruction executed from external program memory returns non

                                   encrypted data.

                                   MOVC instruction executed from external program memory are

       2                 P   U  U  disabled from fetching code bytes from internal memory, EA is
                                   sampled and latched on reset, and further programming of the

                                   EPROM is disabled.

       3                 U   P  U Same as 2, also verify is disabled.

       4                 U   U  P Same as 3, also external execution is disabled.

       U: unprogrammed,
       P: programmed

                                                                                                                                                                53

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       WARNING: Security level 2 and 3 should only be programmed after EPROM and Core
       verification.

9.2.3  Signature bytes

                            The TS87C51RB2/RC2/RD2 contains 4 factory programmed signatures bytes. To read these
                            bytes, perform the process described in Section "Signature bytes".

9.3 EPROM Programming

9.3.1  Set-up Modes
                           In order to program and verify the EPROM or to read the signature bytes, the
                           TS87C51RB2/RC2/RD2 is placed in specific set-up modes (See Figure 9-1.).

                           Control and program signals must be held at the levels indicated in Table 9-2.

9.3.2  Definition of Terms
                           Address Lines:P1.0-P1.7, P2.0-P2.5, P3.4, P3.5 respectively for A0-A15 (P2.5 (A13) for RB,
                           P3.4 (A14) for RC, P3.5 (A15) for RD)

                           Data Lines:P0.0-P0.7 for D0-D7

                           Control Signals:RST, PSEN, P2.6, P2.7, P3.3, P3.6, P3.7.

                           Program Signals:ALE/PROG, EA/VPP.

       Table 9-2.      EPROM Set-Up Modes

                                              ALE/P EA/VP

                       Mode  RST  PSEN ROG       P         P2.6  P2.7  P3.3  P3.6  P3.7

       Program Code data     1             0     12.75V 0        1     1     1     1

       Verify Code data      1             0  1  1         0           0     1     1

       Program Encryption    1             0     12.75V 0        1     1     0     1
       Array Address 0-3Fh

       Read Signature Bytes 1              0  1  1         0           0     0     0

       Program Lock bit 1    1             0     12.75V 1        1     1     1     1

       Program Lock bit 2    1             0     12.75V 1        1     1     0     0

       Program Lock bit 3    1             0     12.75V 1        0     1     1     0

54 AT/TS8xC51Rx2

                                                                             4188F805101/08
                                                                                          AT/TS8xC51Rx2

       Figure 9-1. Set-Up Modes Configuration

       PROGRAM SIGNALS*                                  EA/VPP              +5V
        CONTROL SIGNALS*                                 ALE/PROG  VCC

                                                         RST       P0.0-P0.7      D0-D7
                                                         PSEN
                                                         P2.6         P1.0-P1.7   A0-A7
                                                         P2.7                     A8-A15
                                                         P3.3      P2.0-P2.5
                                                         P3.6      P3.4-P3.5
                                                         P3.7

       4 to 6 MHz                                        XTAL1     VSS
                                                                           GND

       * See Table 31. for proper value on these inputs

9.3.3  Programming Algorithm
                            The Improved Quick Pulse algorithm is based on the Quick Pulse algorithm and decreases the
                            number of pulses applied during byte programming from 25 to 1.

                            To program the TS87C51RB2/RC2/RD2 the following sequence must be exercised:

                               Step 1: Activate the combination of control signals.
                               Step 2: Input the valid address on the address lines.
                               Step 3: Input the appropriate data on the data lines.
                               Step 4: Raise EA/VPP from VCC to VPP (typical 12.75V).
                               Step 5: Pulse ALE/PROG once.
                               Step 6: Lower EA/VPP from VPP to VCC
                            Repeat step 2 through 6 changing the address and data for the entire array or until the end of
                            the object file is reached (See Figure 9-2).

9.3.4  Verify algorithm
                            Code array verify must be done after each byte or block of bytes is programmed. In either case,
                            a complete verify of the programmed array will ensure reliable programming of the
                            TS87C51RB2/RC2/RD2.

                            P 2.7 is used to enable data output.

                            To verify the TS87C51RB2/RC2/RD2 code the following sequence must be exercised:

                               Step 1: Activate the combination of program and control signals.
                               Step 2: Input the valid address on the address lines.
                               Step 3: Read data on the data lines.
                            Repeat step 2 through 3 changing the address for the entire array verification (See Figure 9-2.)

                                                                                                                                                                55

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                               The encryption array cannot be directly verified. Verification of the encryption array is done by
                               observing that the code array is well encrypted.

Figure 9-2.  Programming and Verification Signal's Waveform

                                                     Programming Cycle  Read/Verify Cycle
                   A0-A12

             D0-D7                     Data In                                    Data Out

                                               100s

             ALE/PROG

                       EA/VPP  12.75V
             Control signals   5V
                               0V

9.4 EPROM Erasure (Windowed Packages Only)

                                   Erasing the EPROM erases the code array, the encryption array and the lock bits returning the
                                   parts to full functionality.

                                   Erasure leaves all the EPROM cells in a 1's state (FF).

9.4.1  Erasure Characteristics
                            The recommended erasure procedure is exposure to ultraviolet light (at 2537 ) to an integrated
                            dose at least 15 W-sec/cm2. Exposing the EPROM to an ultraviolet lamp of 12,000 W/cm2 rat-
                            ing for 30 minutes, at a distance of about 25 mm, should be sufficient. An exposure of 1 hour is
                            recommended with most of standard erasers.

                            Erasure of the EPROM begins to occur when the chip is exposed to light with wavelength
                            shorter than approximately 4,000 . Since sunlight and fluorescent lighting have wavelengths in
                            this range, exposure to these light sources over an extended time (about 1 week in sunlight, or 3
                            years in room-level fluorescent lighting) could cause inadvertent erasure. If an application sub-
                            jects the device to this type of exposure, it is suggested that an opaque label be placed over the
                            window.

10. Signature Bytes

                                   The TS83/87C51RB2/RC2/RD2 has four signature bytes in location 30h, 31h, 60h and 61h. To
                                   read these bytes follow the procedure for EPROM verify but activate the control lines provided in
                                   Table 31. for Read Signature Bytes. Table 10-1. shows the content of the signature byte for the
                                   TS87C51RB2/RC2/RD2.

                                   Table 10-1. Signature Bytes Content

                                       Location                         Contents  Comment
                                          30h                               58h   Manufacturer Code: Atmel
                                          31h                               57h   Family Code: C51 X2
                                          60h                              7Ch    Product name: TS83C51RD2

56 AT/TS8xC51Rx2

                                                                                                            4188F805101/08
          AT/TS8xC51Rx2

60h  FCh  Product name: TS87C51RD2

60h  37h  Product name: TS83C51RC2

60h  B7h  Product name: TS87C51RC2

60h  3Bh  Product name: TS83C51RB2

60h  BBh  Product name: TS87C51RB2

61h  FFh  Product revision number

                                                                                                                                                                57

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11. Electrical Characteristics

11.1 Absolute Maximum Ratings                                                                *NOTICE:  Stresses at or above those listed under " Abso-
                                                                                                       lute Maximum Ratings" may cause permanent
  Ambiant Temperature Under Bias:                                                                      damage to the device. This is a stress rating only
  C = commercial......................................................0C to 70C                      and functional operation of the device at these or
  I = industrial ........................................................-40C to 85C                 any other conditions above those indicated in the
  Storage Temperature .................................... -65C to + 150C                            operational sections of this specification is not
  Voltage on VCC to VSS ........................................-0.5 V to + 7 V                        implied. Exposure to absolute maximum rating
  Voltage on Any Pin to VSS........................-0.5 V to VCC + 0.5 V                               conditions may affect device reliability.
  Power Dissipation .............................................................. 1 W                 Power dissipation is based on the maximum
                                                                                                       allowable die temperature and the thermal resis-
                                                                                                       tance of the package.

11.2  Power Consumption Measurement

                              Since the introduction of the first C51 devices, every manufacturer made operating Icc measure-
                              ments under reset, which made sense for the designs were the CPU was running under reset. In
                              Atmel new devices, the CPU is no more active during reset, so the power consumption is very
                              low but is not really representative of what will happen in the customer system. That's why, while
                              keeping measurements under Reset, Atmel presents a new way to measure the operating Icc:

                         Using an internal test ROM, the following code is executed:

                         Label:                                                              SJMP Label (80 FE)

                         Ports 1, 2, 3 are disconnected, Port 0 is tied to FFh, EA = Vcc, RST = Vss, XTAL2 is not con-
                         nected and XTAL1 is driven by the clock.

                         This is much more representative of the real operating Icc.

11.3  DC Parameters for Standard Voltage

                              TA = 0C to +70C; VSS = 0 V; VCC = 5 V 10%; F = 0 to 40 MHz.
                              TA = -40C to +85C; VSS = 0 V; VCC = 5 V 10%; F = 0 to 40 MHz.

Table 11-1. DC Parameters in Standard Voltage

Symbol Parameter                                                                        Min  Typ       Max            Unit  Test Conditions

VIL   Input Low Voltage                                 -0.5                                           0.2 VCC - 0.1  V
                                                  0.2 VCC + 0.9
VIH   Input High Voltage except XTAL1, RST                                                               VCC + 0.5    V
                                                     0.7 VCC
VIH1  Input High Voltage, XTAL1, RST                                                                     VCC + 0.5    V

                                                                                                             0.3      V     IOL = 100 A(4)
                                                                                                            0.45
VOL   Output Low Voltage, ports 1, 2, 3, 4, 5(6)                                                             1.0      V     IOL = 1.6 mA(4)

                                                                                                             0.3      V     IOL = 3.5 mA(4)
                                                                                                            0.45
                                                                                                             1.0      V     IOL = 200 A(4)

VOL1  Output Low Voltage, port 0 (6)                                                                         0.3      V     IOL = 3.2 mA(4)
                                                                                                            0.45
                                                                                                             1.0      V     IOL = 7.0 mA(4)

                                                                                                                      V     IOL = 100 A(4)

VOL2  Output Low Voltage, ALE, PSEN                                                                                   V     IOL = 1.6 mA(4)

                                                                                                                      V     IOL = 3.5 mA(4)

58 AT/TS8xC51Rx2

                                                                                                                            4188F805101/08
                                                                                       AT/TS8xC51Rx2

Table 11-1. DC Parameters in Standard Voltage                    Min     Typ     Max            Unit  Test Conditions

   Symbol Parameter                                           VCC - 0.3  90 (5)  200
                                                              VCC - 0.7  20(5)   -50
VOH     Output High Voltage, ports 1, 2, 3, 4, 5              VCC - 1.5          10            V     IOH = -10 A
                                                                                 -650           V     IOH = -30 A
                                                                                                V     IOH = -60 A
                                                                                                      VCC = 5 V 10%

VOH1    Output High Voltage, port 0                           VCC - 0.3                         V     IOH = -200 A
                                                              VCC - 0.7                         V     IOH = -3.2 mA
                                                              VCC - 1.5                         V     IOH = -7.0 mA
                                                                                                      VCC = 5 V 10%

VOH2    Output High Voltage,ALE, PSEN                         VCC - 0.3                         V     IOH = -100 A
                                                              VCC - 0.7                         V     IOH = -1.6 mA
                                                              VCC - 1.5                         V     IOH = -3.5 mA
                                                                                                      VCC = 5 V 10%
                                                                  50
RRST    RST Pulldown Resistor                                                                   k
IIL
ILI    Logical 0 Input Current ports 1, 2, 3, 4, 5                                             A Vin = 0.45 V

ITL    Input Leakage Current                                                                   A 0.45 V < Vin < VCC

        Logical 1 to 0 Transition Current, ports 1, 2, 3, 4,                                    A Vin = 2.0 V
        5

CIO     Capacitance of I/O Buffer                                                        10     pF    Fc = 1 MHz
                                                                                                      TA = 25C
                                                                                         50
IPD     Power-down Current                                                                      A 2.0 V < VCC < 5.5 V(3)
                                                                                  1 + 0.4 Freq
   ICC  Power Supply Current Maximum values, X1                                       (MHz)     mA VCC = 5.5 V(1)
under  mode: (7)
                                                                                 @12MHz 5.8
RESET                                                                            @16MHz 7.4

ICC     Power Supply Current Maximum values, X1                                   3 + 0.6 Freq
operating mode: (7)                                                                   (MHz)
                                                                                                mA VCC = 5.5 V(8)
ICC     Power Supply Current Maximum values, X1                                  @12MHz 10.2    mA VCC = 5.5 V(2)
        mode: (7)                                                                @16MHz 12.6
idle
                                                                                 0.25+0.3 Freq
                                                                                      (MHz)

                                                                                 @12MHz 3.9
                                                                                 @16MHz 5.1

                                                                                                                                                                59

4188F805101/08
11.4    DC Parameters for Low Voltage

                                TA = 0C to +70C; VSS = 0 V; VCC = 2.7 V to 5.5 V 10%; F = 0 to 30 MHz.
                                TA = -40C to +85C; VSS = 0 V; VCC = 2.7 V to 5.5 V 10%; F = 0 to 30 MHz.

Table 11-2. DC Parameters for Low Voltage

Symbol Parameter                                              Min            Typ     Max            Unit      Test Conditions

VIL    Input Low Voltage                                           -0.5             0.2 VCC - 0.1  V
VIH    Input High Voltage except XTAL1, RST                  0.2 VCC + 0.9            VCC + 0.5
VIH1    Input High Voltage, XTAL1, RST                                                 VCC + 0.5    V
VOL     Output Low Voltage, ports 1, 2, 3, 4, 5 (6)              0.7 VCC                  0.45
VOL1    Output Low Voltage, port 0, ALE, PSEN (6)                                         0.45      V
VOH     Output High Voltage, ports 1, 2, 3, 4, 5                 0.9 VCC
VOH1    Output High Voltage, port 0, ALE, PSEN                   0.9 VCC                   -50      V     IOL = 0.8 mA(4)
IIL    Logical 0 Input Current ports 1, 2, 3, 4, 5                                        10
ILI    Input Leakage Current                                                             -650      V     IOL = 1.6 mA(4)
        Logical 1 to 0 Transition Current, ports 1, 2, 3, 4,
ITL    5                                                                                           V IOH = -10 A

                                                                                                    V IOH = -40 A

                                                                                                    A Vin = 0.45 V

                                                                                                    A 0.45 V < Vin < VCC

                                                                                                    A Vin = 2.0 V

RRST    RST Pulldown Resistor                                 50             90 (5)  200            k
CIO     Capacitance of I/O Buffer
                                                                                     10             pF    Fc = 1 MHz
                                                                                                          TA = 25C

IPD     Power-down Current                                                   20 (5)  50             A    VCC = 2.0 V to 5.5 V(3)
                                                                             10 (5)  30                   VCC = 2.0 V to 3.3 V(3)

IPD     Power-down Current (Only for TS87C51RD2                              2 (5)   15             A 2.0 V < VCC < 3.6 V(3)
        S287-xxx Very Low power)

   ICC  Power Supply Current Maximum values, X1                                      1 + 0.2 Freq   mA VCC = 3.3 V(1)
under  mode: (7)                                                                        (MHz)

RESET                                                                                @12MHz 3.4

                                                                                     @16MHz 4.2

ICC     Power Supply Current Maximum values, X1                                      1 + 0.3 Freq
operating mode: (7)                                                                      (MHz)      mA VCC = 3.3 V(8)

                                                                                     @12MHz 4.6

                                                                                     @16MHz 5.8

ICC     Power Supply Current Maximum values, X1                                        0.15 Freq
        mode: (7)                                                                    (MHz) + 0.2
idle                                                                                                mA VCC = 3.3 V(2)
                                                                                      @12MHz 2

                                                                                     @16MHz 2.6

Notes:  1. ICC under reset is measured with all output pins disconnected; XTAL1 driven with TCLCH, TCHCL = 5 ns (see Figure 11-5.), VIL
            = VSS + 0.5 V,
            VIH = VCC - 0.5V; XTAL2 N.C.; EA = RST = Port 0 = VCC. ICC would be slightly higher if a crystal oscillator used..

        2. Idle ICC is measured with all output pins disconnected; XTAL1 driven with TCLCH, TCHCL = 5 ns, VIL = VSS + 0.5 V, VIH = VCC -
            0.5 V; XTAL2 N.C; Port 0 = VCC; EA = RST = VSS (see Figure 11-3.).

        3. Power-down ICC is measured with all output pins disconnected; EA = VSS, PORT 0 = VCC; XTAL2 NC.; RST = VSS (see Fig-
            ure 11-4.).

60 AT/TS8xC51Rx2

                                                                                                              4188F805101/08
                                                  AT/TS8xC51Rx2

4. Capacitance loading on Ports 0 and 2 may cause spurious noise pulses to be superimposed on the VOLs of ALE and Ports 1
    and 3. The noise is due to external bus capacitance discharging into the Port 0 and Port 2 pins when these pins make 1 to 0
    transitions during bus operation. In the worst cases (capacitive loading 100pF), the noise pulse on the ALE line may exceed
    0.45V with maxi VOL peak 0.6V. A Schmitt Trigger use is not necessary.

5. Typicals are based on a limited number of samples and are not guaranteed. The values listed are at room temperature and
    5V.

6. Under steady state (non-transient) conditions, IOL must be externally limited as follows:
    Maximum IOL per port pin: 10 mA
    Maximum IOL per 8-bit port:
    Port 0: 26 mA
    Ports 1, 2, 3 and 4 and 5 when available: 15 mA
    Maximum total IOL for all output pins: 71 mA
    If IOL exceeds the test condition, VOL may exceed the related specification. Pins are not guaranteed to sink current greater
    than the listed test conditions.

7. For other values, please contact your sales office.

8. Operating ICC is measured with all output pins disconnected; XTAL1 driven with TCLCH, TCHCL = 5 ns (see Figure 11-5.), VIL =
    VSS + 0.5 V,
    VIH = VCC - 0.5V; XTAL2 N.C.; EA = Port 0 = VCC; RST = VSS. The internal ROM runs the code 80 FE (label: SJMP label). ICC
    would be slightly higher if a crystal oscillator is used. Measurements are made with OTP products when possible, which is
    the worst case.

                        Figure 11-1. ICC Test Condition, under reset

                                             VCC

                                        ICC

                                        VCC  VCC

              VCC                       P0

                                 RST EA

        (NC)                     XTAL2
CLOCK                            XTAL1
SIGNAL
                                 VSS

Figure 11-2. Operating ICC Test Condition         All other pins are disconnected.
                                                  All other pins are disconnected.
                                             VCC

                                        ICC

                                        VCC  VCC

Reset = Vss after a high pulse          P0
during at least 24 clock cycles

                                 RST    EA

        (NC)                     XTAL2
CLOCK                            XTAL1
SIGNAL
                                 VSS

                                                                                                                                                                61

4188F805101/08
        Figure 11-3. ICC Test Condition, Idle Mode

                                                                         VCC

                                                                    ICC

                                                                 VCC         VCC

                    Reset = Vss after a high pulse                  P0
                    during at least 24 clock cycles

                                                          RST       EA

                           (NC)                           XTAL2                   All other pins are disconnected.
                    CLOCK                                 XTAL1
                    SIGNAL                                VSS

        Figure 11-4. ICC Test Condition, Power-Down Mode

                                                                    VCC

                                                               ICC

                                                            VCC         VCC

                    Reset = Vss after a high pulse             P0
                    during at least 24 clock cycles
                                                     RST    EA

                    (NC)                             XTAL2
                                                     XTAL1
                                                                                  All other pins are disconnected.
                                                     VSS

        Figure 11-5. Clock Signal Waveform for ICC Tests in Active and Idle Modes

                    VCC-0.5V                                        0.7VCC
                                                                     0.2VCC-0.1
                    0.45V

                    TCHCL                                   TCLCH

                    TCLCH = TCHCL = 5ns.

11.5 AC Parameters

11.5.1  Explanation of the AC Symbols
                             Each timing symbol has 5 characters. The first character is always a "T" (stands for time). The
                             other characters, depending on their positions, stand for the name of a signal or the logical sta-
                             tus of that signal. The following is a list of all the characters and what they stand for.

                             Example:TAVLL = Time for Address Valid to ALE Low.
                                     TLLPL = Time for ALE Low to PSEN Low.

                             TA = 0 to +70C (commercial temperature range); VSS = 0 V; VCC = 5 V 10%; -M and -V ranges.
                             TA = -40C to +85C (industrial temperature range); VSS = 0 V; VCC = 5 V 10%; -M and -V
                             ranges.

62 AT/TS8xC51Rx2

                                                                                   4188F805101/08
                                                                AT/TS8xC51Rx2

TA = 0 to +70C (commercial temperature range); VSS = 0 V; 2.7 V < VCC < 5.5 V; -L range.
TA = -40C to +85C (industrial temperature range); VSS = 0 V; 2.7 V < VCC < 5.5 V; -L range.

Table 11-3. gives the maximum applicable load capacitance for Port 0, Port 1, 2 and 3, and ALE
and PSEN signals. Timings will be guaranteed if these capacitances are respected. Higher
capacitance values can be used, but timings will then be degraded.

Table 11-3. Load Capacitance versus speed range, in pF

                       -M                         -V                             -L

Port 0                 100                        50                           100

Port 1, 2, 3           80                         50                             80

ALE / PSEN             100                        30                           100

Table 11-5., Table 39. and Table 42. give the description of each AC symbols.

Table 11-6., Table 11-8. and Table 11-10. give for each range the AC parameter.

Table 11-7., Table 11-9. and Table 11-11. give the frequency derating formula of the AC param-
eter. To calculate each AC symbols, take the x value corresponding to the speed grade you
need (-M, -V or -L) and replace this value in the formula. Values of the frequency must be limited
to the corresponding speed grade:

Table 11-4. Max frequency for derating formula regarding the speed grade

              -M X1 mode -M X2 mode -V X1 mode -V X2 mode       -L X1 mode           -L X2 mode
                                                                      30                   20
Freq (MHz)    40                   20  40             30             33.3                  50

T (ns)        25                   50  25             33.3

Example:

TLLIV in X2 mode for a -V part at 20 MHz (T = 1/20E6 = 50 ns):

              x= 22 (Table 11-7.)

              T= 50ns

              TLLIV= 2T - x = 2 x 50 - 22 = 78ns

                                                                                                                                                                63

4188F805101/08
11.5.2  External Program Memory Characteristics
                             Table 11-5. Symbol Description

        Symbol    Parameter
            T     Oscillator clock period
                  ALE pulse width
          TLHLL   Address Valid to ALE
          TAVLL   Address Hold After ALE
         TLLAX    ALE to Valid Instruction In
          TLLIV   ALE to PSEN
          TLLPL   PSEN Pulse Width
         TPLPH    PSEN to Valid Instruction In
          TPLIV   Input Instruction Hold After PSEN
          TPXIX   Input Instruction FloatAfter PSEN
          TPXIZ   PSEN to Address Valid
         TPXAV    Address to Valid Instruction In
          TAVIV   PSEN Low to Address Float
         TPLAZ

        Table 11-6. AC Parameters for Fix Clock

                     -M           -V                                 -V            -L         -L
                  40 MHz     X2 mode                             standard     X2 mode     standard
                              30 MHz                                           20 MHz
                          60 MHz equiv.                            mode    40 MHz equiv.    mode
                                                                  40 MHz                   30 MHz

        Speed     Min Max Min Max Min Max Min Max Min Max                                           Units

        Symbol    25      33                                     25        50             33          ns
            T                                                                                         ns
                  40      25                                     42        35             52          ns
          TLHLL                                                                                       ns
          TAVLL   10      4                                      12        5              13          ns
         TLLAX                                                                                        ns
          TLLIV   10      4                                      12        5              13          ns
          TLLPL                                                                                       ns
         TPLPH        70                                     45      78        65             98      ns
          TPLIV                                                                                       ns
          TPXIX   15      9                                      17        10             18          ns
          TPXIZ                                                                                       ns
          TAVIV   55      35                                     60        50             75
         TPLAZ
                      35                                     25      50        30             55

                  0       0                                      0         0              0

                      18                                     12      20        10             18

                      85                                     53      95        80             122

                      10                                     10      10        10             10

64 AT/TS8xC51Rx2

                                                                                                    4188F805101/08
                                                                                                   AT/TS8xC51Rx2

                      Table 11-7. AC Parameters for a Variable Clock: derating formula

                                                     Standard

                      Symbol          Type           Clock              X2 Clock    -M             -V  -L                   Units
                                                                                                                              ns
                               TLHLL  Min            2T-x                T-x        10             8   15                     ns
                               TAVLL                                                                                          ns
                               TLLAX  Min                    T-x         0.5 T - x  15             13  20                     ns
                               TLLIV                                                                                          ns
                               TLLPL  Min                    T-x         0.5 T - x  15             13  20                     ns
                               TPLPH                                                                                          ns
                               TPLIV  Max            4T-x                2T-x       30             22  35                     ns
                               TPXIX                                                                                          ns
                               TPXIZ  Min                    T-x         0.5 T - x  10             8   15                     ns
                               TAVIV                                                                                          ns
                               TPLAZ  Min            3T-x                1.5 T - x  20             15  25

                                      Max            3T-x                1.5 T - x  40             25  45

                                      Min                    x           x          0              0   0

                                      Max                    T-x         0.5 T - x  7              5   15

                                      Max            5T-x                2.5 T - x  40             30  45

                                      Max                    x           x          10             10  10

11.5.3 External Program Memory Read Cycle

Figure 11-6.  External Program Memory Read Cycle

                                                                         12 TCLCL

                  ALE                 TLHLL          TLLIV
                PSEN                                  TLLPL
              PORT 0 INSTR IN            TLLAX
                                          TAVLL                  TPLPH

                                              A0-A7  TTPPLLIVAZ    TPXIX                 TPXAV
                                                                  INSTR IN          TPXIZ
                                                                                                                  INSTR IN
                                                                                            A0-A7  ADDRESS A8-A15

              PORT 2  ADDRESS                        TAVIV
                      OR SFR-P2                          ADDRESS A8-A15

                                                                                                                                                                65

4188F805101/08
11.5.4  External Data Memory Characteristics

                    Symbol      Parameter
                     TRLRH      RD Pulse Width
                     TWLWH      WR Pulse Width
                     TRLDV      RD to Valid Data In
                     TRHDX      Data Hold After RD
                     TRHDZ      Data Float After RD
                     TLLDV      ALE to Valid Data In
                     TAVDV      Address to Valid Data In
                     TLLWL      ALE to WR or RD
                     TAVWL      Address to WR or RD
                     TQVWX      Data Valid to WR Transition
                     TQVWH      Data set-up to WR High
                     TWHQX      Data Hold After WR
                     TRLAZ      RD Low to Address Float
                     TWHLH      RD or WR High to ALE high

             Table 11-8. AC Parameters for a Fix Clock

Speed          -M                   -V                   -V               -L              -L
            40 MHz             X2 mode                               X2 mode     standard mode
Symbol                          30 MHz        standard mode 40        20 MHz
TRLRH                      60 MHz equiv.              MHz        40 MHz equiv.       30 MHz
TWLWH
TRLDV  Min  Max            Min  Max          Min            Max  Min  Max       Min  Max       Units
TRHDX
TRHDZ  130                 85                135                 125            175              ns
TLLDV                                                                                            ns
TAVDV  130                 85                135                 125            175              ns
TLLWL                                                                                            ns
TAVWL       100                 60                          102       95             137         ns
TQVWX                                                                                            ns
TQVWH  0                   0                 0                   0              0                ns
TWHQX                                                                                            ns
TRLAZ              30           18                          35        25             42          ns
TWHLH                                                                                            ns
             160                 98                          165       155            222         ns
                                                                                                  ns
             165                 100                         175       160            235         ns
                                                                                                  ns
        50   100            30   70           55             95   45   105       70   130

        75                  47                80                  70             103

        10                  7                 15                  5              13

        160                 107               165                 155            213

        15                  9                 17                  10             18

                    0            0                           0         0              0

        10          40      7    27           15             35   5    45        13   53

66 AT/TS8xC51Rx2

                                                                                                4188F805101/08
                                                                                        AT/TS8xC51Rx2

        Table 11-9. AC Parameters for a Variable Clock: derating formula

                                               Standard

        Symbol     Type                        Clock          X2 Clock   -M             -V         -L        Units
                                                                                                               ns
        TRLRH      Min                         6T-x           3T-x       20             15         25          ns
                                                                                                               ns
        TWLWH      Min                         6T-x           3T-x       20             15         25          ns
                                                                                                               ns
        TRLDV      Max                         5T-x           2.5 T - x  25             23         30          ns
                                                                                                               ns
        TRHDX      Min                                     x  x          0              0          0           ns
                                                                                                               ns
        TRHDZ      Max                         2T-x           T-x        20             15         25          ns
                                                                                                               ns
        TLLDV      Max                         8T-x           4T -x      40             35         45          ns
                                                                                                               ns
        TAVDV      Max                         9T-x           4.5 T - x  60             50         65          ns
                                                                                                               ns
        TLLWL      Min                         3T-x           1.5 T - x  25             20         30          ns

        TLLWL      Max                         3T+x           1.5 T + x  25             20         30

        TAVWL      Min                         4T-x           2T-x       25             20         30

        TQVWX      Min                         T-x            0.5 T - x  15             10         20

        TQVWH      Min                         7T-x           3.5 T - x  15             10         20

        TWHQX      Min                         T-x            0.5 T - x  10             8          15

        TRLAZ      Max                                     x  x          0              0          0

        TWHLH      Min                         T-x            0.5 T - x  15             10         20

        TWHLH      Max                         T+x            0.5 T + x  15             10         20

11.5.5 External Data Memory Write Cycle

Figure 11-7. External Data Memory Write Cycle                                               TWHLH

                                     ALE

PSEN                                           TLLWL                        TWLWH

WR

                                                  TLLAX       TQVWX      TQVWH                        TWHQX
                                               A0-A7                         DATA OUT
PORT 0
                                                    TAVWL
        ADDRESS
PORT 2  OR SFR-P2                                             ADDRESS A8-A15 OR SFR P2

11.5.6 External Data Memory Read Cycle

                                                                                                                                                                67

4188F805101/08
                Figure 11-8. External Data Memory Read Cycle

        ALE                                              TLLDV                              TWHLH

        PSEN                                      TLLWL                           TRLRH

                                                                    TRLDV

        RD                                                                                               TRHDZ

        PORT 0                     TLLAX               TAVDV                                      TRHDX
                                A0-A7                                  TRLAZ             DATA IN

                ADDRESS              TAVWL
                OR SFR-P2
        PORT 2                                           ADDRESS A8-A15 OR SFR P2

11.5.7  Serial Port Timing - Shift Register Mode

                                    Symbol                                    Parameter
                                    TXLXL                                     Serial port clock cycle time
                                    TQVHX                                     Output data set-up to clock rising edge
                                    TXHQX                                     Output data hold after clock rising edge
                                    TXHDX                                     Input data hold after clock rising edge
                                    TXHDV                                     Clock rising edge to input data valid

                Table 11-10. AC Parameters for a Fix Clock

               -M                  -V                        -V             -L                    -L
            40 MHz            X2 mode                                  X2 mode           standard mode
                               30 MHz             standard mode 40      20 MHz
                           60 MHz equiv.                   MHz      40 MHz equiv.             30 MHz

Speed   Min     Max  Min        Max               Min    Max        Min           Max    Min             Max            Units

Symbol  300                200                    300               300                  400                              ns
TXLXL                                                                                                                    ns
TQVHX  200                117                    200               200                  283                              ns
TXHQX                                                                                                                    ns
TXHDX  30                 13                     30                          30         47                               ns
TXHDV
        0                  0                      0                           0          0

                117             34                       117                      117                    200

68 AT/TS8xC51Rx2

                                                                                                                        4188F805101/08
                                                                                         AT/TS8xC51Rx2

               Table 11-11. AC Parameters for a Variable Clock: derating formula

                                                     Standard

               Symbol                   Type            Clock     X2 Clock     -M        -V        -L               Units
                                                                                                                      ns
               TXLXL                    Min             12 T         6T                                               ns
               TQVHX                                                                                                  ns
               TXHQX                    Min          10 T - x     5T-x         50        50        50                 ns
               TXHDX                                                                                                  ns
               TXHDV                    Min          2T-x         T-x          20        20        20

                                        Min             x            x         0         0         0

                                        Max          10 T - x     5 T- x       133       133       133

11.5.8 Shift Register Timing Waveforms

Figure 11-9. Shift Register Timing Waveforms

INSTRUCTION    0       1                      2         3         4         5         6         7  8

ALE                          TXLXL

CLOCK          TQVXH                          TXHQX

OUTPUT DATA            0                      1         2         3         4         5         6      7
WRITE to SBUF
INPUT DATA            TXHDV                             TXHDX                                      SET TI

     CLEAR RI                VALID               VALID     VALID     VALID     VALID     VALID     VALID VALID
                                                                                                            SET RI

                                                                                                                                                                69

4188F805101/08
11.5.9  EPROM Programming and Verification Characteristics
                             TA = 21C to 27C; VSS = 0V; VCC = 5V 10% while programming. VCC = operating range while

                         Symbol Parameter                                                  Min             Max       Units

                           VPP              Programming Supply Voltage                       12.5          13        V
                            IPP             Programming Supply Current
                         1/TCLCL            Oscillator Frquency                                4           75        mA
                          TAVGL             Address Setup to PROG Low                      48 TCLCL
                         TGHAX                                                             48 TCLCL        6         MHz
                          TDVGL             Adress Hold after PROG                         48 TCLCL
                         TGHDX                                                             48 TCLCL                  s
                          TEHSH             Data Setup to PROG Low                         48 TCLCL
                          TSHGL                                                                                      s
                          TGHSL             Data Hold after PROG                               10
                         TGLGH                                                                 10          110       s
                          TAVQV             (Enable) High to VPP                               90
                          TELQV             VPP Setup to PROG Low                                          48 TCLCL
                          TEHQZ                                                                0           48 TCLCL
                                            VPP Hold after PROG                                            48 TCLCL

                                            PROG Width
                                            Address to Valid Data
                                            ENABLE Low to Data Valid
                                            Data Float after ENABLE

                    verifying

11.5.10 EPROM Programming and Verification Waveforms

Figure 11-10. EPROM Programming and Verification Waveforms                                 VERIFICATION
                                                                                              ADDRESS
                                                                              PROGRAMMING           TAVQV
                                                                                                DATA OUT
        P1.0-P1.7                               ADDRESS
        P2.0-P2.5
        P3.4-P3.5*

        P0                                      DATA IN

                               TDTVAGVGL L               TGHDX
                                                             TGHAX
        ALE/PROG               TSHGTLGLGH                    TGHSL
                                         TEHSH                       VCC
        EA/VPP      VCC                         VPP                    TELQV

        CONTROL                                                                                            TEHQZ
        SIGNALS
        (ENABLE)

        * 8KB: up to P2.4, 16KB: up to P2.5, 32KB: up to P3.4, 64KB: up to P3.5

70 AT/TS8xC51Rx2

                                                                                                                     4188F805101/08
                                                                                    AT/TS8xC51Rx2

11.5.11 External Clock Drive Characteristics (XTAL1)

  Symbol     Parameter                                            Min               Max  Units
    TCLCL    Oscillator Period                                                             ns
    TCHCX    High Time                                                 25                  ns
    TCLCX    Low Time                                                                      ns
    TCLCH    Rise Time                                                 5                   ns
    TCHCL    Fall Time                                                                     ns
             Cyclic ratio in X2 mode                                   5                   %
TCHCX/TCLCX
                                                                                    5

                                                                                    5

                                                                       40           60

11.5.12 External Clock Drive Waveforms
Figure 11-11. External Clock Drive Waveforms

              VCC-0.5 V          0.7VCC                                      TCHCX
             0.45 V            0.2VCC-0.1 V                               TCLCH
                                                                  TCLCL
                                     TCHCL                 TCLCX

11.5.13 AC Testing Input/Output Waveforms

Figure 11-12. AC Testing Input/Output Waveforms

INPUT/OUTPUT                   VCC-0.5 V                   0.2VCC+0.9
                                   0.45 V                  0.2VCC-0.1

                                   AC inputs during testing are driven at VCC - 0.5 for a logic "1" and 0.45V for a logic "0". Timing
                                   measurement are made at VIH min for a logic "1" and VIL max for a logic "0".
11.5.14 Float Waveforms

Figure 11-13. Float Waveforms

                                                    FLOAT         VLOAD+0.1 V
                                                                  VLOAD-0.1 V
                                      VOH-0.1 V VLOAD
                                      VOL+0.1 V

             For timing purposes a port pin is no longer floating when a 100 mV change from load voltage
             occurs and begins to float when a 100 mV change from the loaded VOH/VOL level occurs. IOL/IOH
               20mA.

                                                                                                                                                                71

4188F805101/08
11.5.15  Clock Waveforms

                              Valid in normal clock mode. In X2 mode XTAL2 signal must be changed to XTAL2 divided by
                              two.

Figure 11-14. Clock Waveforms

         INTERNAL     STATE4   STATE5   STATE6       STATE1            STATE2    STATE3        STATE4 STATE5
          CLOCK       P1P2     P1P2     P1P2         P1P2              P1P2     P1P2
                                                                                               P1P2     P1P2

         XTAL2

             ALE                                                       THESE SIGNALS ARE NOT ACTIVATED DURING THE
         EXTERNAL PROGRAM MEMORY FETCH                                 EXECUTION OF A MOVX INSTRUCTION

            PSEN

         P0           DATA     PCL OUT           DATA                  PCL OUT                    DATA  PCL OUT
                                              SAMPLED                                          SAMPLED
                   SAMPLED                     FLOAT                                           FLOAT

                     FLOAT

         P2 (EXT)              INDICATES ADDRESS TRANSITIONS

         READ CYCLE                                                                            PCL OUT (IF PROGRAM
               RD                                                                              MEMORY IS EXTERNAL)
                P0
                               DPL OR Rt OUT
                P2                                                                      FLOAT

                                  INDICATES DPH OR P2 SFR TO PCH TRANSITION

         WRITE CYCLE                                                                           PCL OUT (EVEN IF PROGRAM
               WR                                                                              MEMORY IS INTERNAL)
                P0
                               DPL OR Rt OUT
                P2
                                                                            DATA OUT                    PCL OUT (IF PROGRAM
                                        INDICATES DPH OR P2 SFR TO PCH TRANSITION                       MEMORY IS EXTERNAL)

         PORT OPERATION

                                                    OLD DATA NEW DATA                                                 P0 PINS SAMPLED
                                        P0 PINS SAMPLED                         P1, P2, P3 PINS SAMPLED

         MOV DEST P0                                                                                                          RXD SAMPLED

         MOV DEST PORT (P1, P2, P3)     P1, P2, P3 PINS SAMPLED
         (INCLUDES INT0, INT1, TO, T1)

         SERIAL PORT SHIFT CLOCK        RXD SAMPLED
                   TXD (MODE 0)

                      This diagram indicates when signals are clocked internally. The time it takes the signals to prop-
                      agate to the pins, however, ranges from 25 to 125 ns. This propagation delay is dependent on
                      variables such as temperature and pin loading. Propagation also varies from output to output
                      and component. Typically though (TA=25C fully loaded) RD and WR propagation delays are
                      approximately 50ns. The other signals are typically 85 ns. Propagation delays are incorporated
                      in the AC specifications.

72 AT/TS8xC51Rx2

                                                                                                                    4188F805101/08
                                                                               AT/TS8xC51Rx2

12. Ordering Information

Part Number       Memory size  Supply Voltage Temperature Range Max Frequency  Package  Packing
TS80C51RA2-MCA
TS80C51RA2-MCB                       OBSOLETE
TS80C51RA2-MCE
TS80C51RA2-MIA
TS80C51RA2-MIB
TS80C51RA2-MIE
TS80C51RA2-LCA
TS80C51RA2-LCB
TS80C51RA2-LCE
TS80C51RA2-LIA
TS80C51RA2-LIB
TS80C51RA2-LIE
TS80C51RA2-VCA
TS80C51RA2-VCB
TS80C51RA2-VCE
TS80C51RA2-VIA
TS80C51RA2-VIB
TS80C51RA2-VIE

AT80C51RA2-3CSUM  Romless      5V    Industrial & Green  40 MHz (20 MHz X2) PDIL40      Stick
AT80C51RA2-SLSUM  Romless      5V    Industrial & Green  40 MHz (20 MHz X2) PLCC44      Stick
AT80C51RA2-RLTUM  Romless      5V    Industrial & Green  40 MHz (20 MHz X2) VQFP44      Tray
AT80C51RA2-3CSIM
AT80C51RA2-SLSIM  Romless      3-5V  OBSOLETE
AT80C51RA2-RLTIM  Romless      3-5V
AT80C51RA2-3CSCL  Romless      3-5V  Industrial & Green  30 MHz (20 MHz X2) PDIL40      Stick
AT80C51RA2-SLSCL                     Industrial & Green  30 MHz (20 MHz X2) PLCC44      Stick
AT80C51RA2-RLTCL                     Industrial & Green  30 MHz (20 MHz X2) VQFP44      Tray
AT80C51RA2-3CSUL
AT80C51RA2-SLSUL
AT80C51RA2-RLTUL

                                                                                                                                                                73

4188F805101/08
Part Number       Memory size  Supply Voltage Temperature Range Max Frequency    Package  Packing
AT80C51RA2-3CSCV
AT80C51RA2-SLSCV                                                       OBSOLETE
AT80C51RA2-RLTCV
AT80C51RA2-3CSIV
AT80C51RA2-SLSIV
AT80C51RA2-RLSIV

TS80C51RD2-MCA    Not recommended use AT87C51RD2
TS80C51RD2-MCB    Not recommended use AT87C51RD2
TS80C51RD2-MCE    Not recommended use AT87C51RD2
TS80C51RD2-MIA    Not recommended use AT87C51RD2
TS80C51RD2-MIB    Not recommended use AT87C51RD2
TS80C51RD2-MIE    Not recommended use AT87C51RD2
TS80C51RD2-LCA    Not recommended use AT87C51RD2
TS80C51RD2-LCB    Not recommended use AT87C51RD2
TS80C51RD2-LCE    Not recommended use AT87C51RD2
TS80C51RD2-LIA    Not recommended use AT87C51RD2
TS80C51RD2-LIB    Not recommended use AT87C51RD2
TS80C51RD2-LIE    Not recommended use AT87C51RD2
TS80C51RD2-VCA    Not recommended use AT87C51RD2
TS80C51RD2-VCB    Not recommended use AT87C51RD2
TS80C51RD2-VCE    Not recommended use AT87C51RD2
TS80C51RD2-VIA    Not recommended use AT87C51RD2
TS80C51RD2-VIB    Not recommended use AT87C51RD2
TS80C51RD2-VIE    Not recommended use AT87C51RD2

AT80C51RD2-3CSUM  Not recommended use AT87C51RD2
AT80C51RD2-SLSUM  Not recommended use AT87C51RD2
AT80C51RD2-RLTUM  Not recommended use AT87C51RD2
AT80C51RD2-3CSUL  Not recommended use AT87C51RD2
AT80C51RD2-SLSUL  Not recommended use AT87C51RD2
AT80C51RD2-RLTUL  Not recommended use AT87C51RD2

74 AT/TS8xC51Rx2

                                                                                          4188F805101/08
                                                                                 AT/TS8xC51Rx2

Part Number       Memory size    Supply Voltage Temperature Range Max Frequency  Package  Packing
TS87C51RB2-MCA
TS87C51RB2-MCB                         OBSOLETE
TS87C51RB2-MCE
TS87C51RB2-MIA
TS87C51RB2-MIB
TS87C51RB2-MIE
TS87C51RB2-LCA
TS87C51RB2-LCB
TS87C51RB2-LCE
TS87C51RB2-LIA
TS87C51RB2-LIB
TS87C51RB2-LIE
TS87C51RB2-VCA
TS87C51RB2-VCB
TS87C51RB2-VCE
TS87C51RB2-VIA
TS87C51RB2-VIB
TS87C51RB2-VIE

AT87C51RB2-3CSUM  OTP 16k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PDIL40      Stick
AT87C51RB2-SLSUM  OTP 16k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PLCC44      Stick
AT87C51RB2-RLTUM  OTP 16k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) VQFP44      Tray
AT87C51RB2-3CSUL  OTP 16k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PDIL40      Stick
AT87C51RB2-SLSUL  OTP 16k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PLCC44      Stick
AT87C51RB2-RLTUL  OTP 16k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) VQFP44      Tray

                                                                                                                                                                75

4188F805101/08
Part Number       Memory size    Supply Voltage Temperature Range Max Frequency  Package  Packing
TS87C51RC2-MCA
TS87C51RC2-MCB                         OBSOLETE
TS87C51RC2-MCE
TS87C51RC2-MIA
TS87C51RC2-MIB
TS87C51RC2-MIE
TS87C51RC2-LCA
TS87C51RC2-LCB
TS87C51RC2-LCE
TS87C51RC2-LIA
TS87C51RC2-LIB
TS87C51RC2-LIE
TS87C51RC2-VCA
TS87C51RC2-VCB
TS87C51RC2-VCE
TS87C51RC2-VIA
TS87C51RC2-VIB
TS87C51RC2-VIE

AT87C51RC2-3CSUM  OTP 32k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PDIL40      Stick
AT87C51RC2-SLSUM  OTP 32k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PLCC44      Stick
AT87C51RC2-RLTUM  OTP 32k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) VQFP44      Tray
AT87C51RC2-3CSUL  OTP 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PDIL40      Stick
AT87C51RC2-SLSUL  OTP 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PLCC44      Stick
AT87C51RC2-RLTUL  OTP 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) VQFP44      Tray

76 AT/TS8xC51Rx2

                                                                                          4188F805101/08
                                                                                 AT/TS8xC51Rx2

Part Number       Memory size    Supply Voltage Temperature Range Max Frequency  Package  Packing
TS87C51RD2-MCA
TS87C51RD2-MCB                         OBSOLETE
TS87C51RD2-MCE
TS87C51RD2-MIA
TS87C51RD2-MIB
TS87C51RD2-MIE
TS87C51RD2-LCA
TS87C51RD2-LCB
TS87C51RD2-LCE
TS87C51RD2-LIA
TS87C51RD2-LIB
TS87C51RD2-LIE
TS87C51RD2-VCA
TS87C51RD2-VCB
TS87C51RD2-VCE
TS87C51RD2-VCL
TS87C51RD2-VIA
TS87C51RD2-VIB
TS87C51RD2-VIE

AT87C51RD2-3CSUM  OTP 64k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PDIL40      Stick
AT87C51RD2-SLSUM  OTP 64k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PLCC44      Stick
AT87C51RD2-RLTUM  OTP 64k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) VQFP44      Tray
AT87C51RD2-3CSUL  OTP 64k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PDIL40      Stick
AT87C51RD2-SLSUL  OTP 64k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PLCC44      Stick
AT87C51RD2-RLTUL  OTP 64k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) VQFP44      Tray

                                                                                                                                                                77

4188F805101/08
Part Number       Memory size    Supply Voltage Temperature Range Max Frequency  Package  Packing
TS83C51RB2-MCA
TS83C51RB2-MCB                         OBSOLETE
TS83C51RB2-MCE
TS83C51RB2-MIA
TS83C51RB2-MIB
TS83C51RB2-MIE
TS83C51RB2-LCA
TS83C51RB2-LCB
TS83C51RB2-LCE
TS83C51RB2-LIA
TS83C51RB2-LIB
TS83C51RB2-LIE
TS83C51RB2-VCA
TS83C51RB2-VCB
TS83C51RB2-VCE
TS83C51RB2-VIA
TS83C51RB2-VIB
TS83C51RB2-VIE

AT83C51RB2-3CSUM  ROM 32k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PDIL40      Stick
AT83C51RB2-SLSUM  ROM 32k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PLCC44      Stick
AT83C51RB2-RLTUM  ROM 32k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) VQFP44      Tray
AT83C51RB2-3CSUL  ROM 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PDIL40      Stick
AT83C51RB2-SLSUL  ROM 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PLCC44      Stick
AT83C51RB2-RLTUL  ROM 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) VQFP44      Tray

78 AT/TS8xC51Rx2

                                                                                          4188F805101/08
                                                                                 AT/TS8xC51Rx2

Part Number       Memory size    Supply Voltage Temperature Range Max Frequency  Package  Packing
TS83C51RC2-MCA
TS83C51RC2-MCB                         OBSOLETE
TS83C51RC2-MCE
TS83C51RC2-MIA
TS83C51RC2-MIB
TS83C51RC2-MIE
TS83C51RC2-LCA
TS83C51RC2-LCB
TS83C51RC2-LCE
TS83C51RC2-LIA
TS83C51RC2-LIB
TS83C51RC2-LIE
TS83C51RC2-VCA
TS83C51RC2-VCB
TS83C51RC2-VCE
TS83C51RC2-VIA
TS83C51RC2-VIB
TS83C51RC2-VIE

AT83C51RC2-3CSUM  ROM 32k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PDIL40      Stick
AT83C51RC2-SLSUM  ROM 32k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PLCC44      Stick
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AT83C51RC2-3CSUL  ROM 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PDIL40      Stick
AT83C51RC2-SLSUL  ROM 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PLCC44      Stick
AT83C51RC2-RLTUL  ROM 32k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) VQFP44      Tray

                                                                                                                                                                79

4188F805101/08
Part Number       Memory size    Supply Voltage Temperature Range Max Frequency  Package  Packing
TS83C51RD2-MCA
TS83C51RD2-MCB                         OBSOLETE
TS83C51RD2-MCE
TS83C51RD2-MIA
TS83C51RD2-MIB
TS83C51RD2-MIE
TS83C51RD2-LCB
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TS83C51RD2-VIE

AT83C51RD2-3CSUM  ROM 64k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PDIL40      Stick
AT83C51RD2-SLSUM  ROM 64k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) PLCC44      Stick
AT83C51RD2-RLTUM  ROM 64k Bytes  5V    Industrial & Green  40 MHz (20 MHz X2) VQFP44      Tray
AT83C51RD2-3CSUL  ROM 64k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) PLCC44      Stick
AT83C51RD2-SLSUL  ROM 64k Bytes  3-5V  Industrial & Green  30 MHz (20 MHz X2) VQFP44      Tray
AT83C51RD2-RLTUL  ROM 64k Bytes  5V    Industrial & Green  40 MHz (30 MHz X2) PDIL40      Stick

80 AT/TS8xC51Rx2

                                                                                          4188F805101/08
                      AT/TS8xC51Rx2

13. Package Drawings

13.1 PLCC44

                                                                                                                                                                81

4188F805101/08
13.2 PDIL40

82 AT/TS8xC51Rx2

                  4188F805101/08
             AT/TS8xC51Rx2

13.3 VQFP44

                                                                                                                                                                83

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13.4 VQFP64

84 AT/TS8xC51Rx2

                  4188F805101/08
                                AT/TS8xC51Rx2

13.5 PLCC68

14. Datasheet Revision History

14.1  Changes from 4188E to 4188F

                                1. Removed TS80C51RD2 and AT80C51RD2 from "Ordering Information" on page 73.
                                2. Removed non-green part numbers from ordering information.

                                                                                                                                                                85

4188F805101/08
Headquarters          International             Atmel Europe                Atmel Japan
                                                Le Krebs                    9F, Tonetsu Shinkawa Bldg.
Atmel Corporation     Atmel Asia                8, Rue Jean-Pierre Timbaud  1-24-8 Shinkawa
2325 Orchard Parkway  Room 1219                 BP 309                      Chuo-ku, Tokyo 104-0033
San Jose, CA 95131    Chinachem Golden Plaza    78054 Saint-Quentin-en-     Japan
USA                   77 Mody Road Tsimshatsui  Yvelines Cedex              Tel: (81) 3-3523-3551
Tel: 1(408) 441-0311  East Kowloon              France                      Fax: (81) 3-3523-7581
Fax: 1(408) 487-2600  Hong Kong                 Tel: (33) 1-30-60-70-00
                      Tel: (852) 2721-9778      Fax: (33) 1-30-60-71-11
                      Fax: (852) 2722-1369

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                                                Enter Product Line E-mail   www.atmel.com/contacts
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