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TS83102G0BVGL

器件型号:TS83102G0BVGL
器件类别:转换器
文件大小:1540.48KB,共0页
厂商名称:ATMEL [ATMEL Corporation]
厂商官网:http://www.atmel.com/
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器件描述

1-CH 10-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS,

1通道 10位 专有模式模数转换器, 并行存取,

参数

TS83102G0BVGL功能数量 1
TS83102G0BVGL端子数量 152
TS83102G0BVGL额定供电电压 5 V
TS83102G0BVGL最大线性误差 0.3906 %
TS83102G0BVGL最大限制模拟输入电压 0.1370 V
TS83102G0BVGL最小限制模拟输入电压 -0.1370 V
TS83102G0BVGL加工封装描述 21 × 21 MM, 1.27 MM PITCH, 陶瓷, BGA-152
TS83102G0BVGL状态 ACTIVE
TS83102G0BVGL包装形状 SQUARE
TS83102G0BVGL包装尺寸 GRID 阵列
TS83102G0BVGL表面贴装 Yes
TS83102G0BVGL端子形式 BALL
TS83102G0BVGL端子间距 1.27 mm
TS83102G0BVGL端子涂层 NOT SPECIFIED
TS83102G0BVGL端子位置 BOTTOM
TS83102G0BVGL包装材料 陶瓷, 金属-SEALED COFIRED
TS83102G0BVGL额定负供电电压 -5 V
TS83102G0BVGL采样率 2000 MHz
TS83102G0BVGL输出格式 并行, WORD
TS83102G0BVGL转换器的类型 专有的 方法
TS83102G0BVGL位数 10
TS83102G0BVGL输出位编码 二进制
TS83102G0BVGL模拟通道数 1
TS83102G0BVGL采样保持和跟踪保持 SAMPLE

文档预览

TS83102G0BVGL器件文档内容

Features                                                                               10-bit 2 Gsps
                                                                                       ADC
Up to 2 Gsps Sampling Rate                                                           TS83102G0B
Power Consumption: 4.6 W
500 mVpp Differential 100  or Single-ended 50  (2 %) Analog Inputs                                                    2101DBDC06/04
Differential 100  or Single-ended 50  Clock Inputs
ECL or LVDS Output Compatibility
50  Differential Outputs with Common Mode not Dependent on Temperature
ADC Gain Adjust
Sampling Delay Adjust
Offset Control Capability
Data Ready Output with Asynchronous Reset
Out-of-range Output Bit
Selectable Decimation by 32 Functions
Gray or Binary Selectable Output Data; NRZ Output Mode
Pattern Generator Output (for Acquisition System Monitoring)
Radiation Tolerance Oriented Design (More Than 100 Krad (Si) Expected)
CBGA 152 Cavity Down Hermetic Package
CBGA Package Evaluation Board TSEV83102G0BGL
Companion Device: DMUX 8-/10-bit 1:4/1:8 2 Gsps TS81102G0

Performance

3.3 GHz Full Power Input Bandwidth (-3 dB)
Gain Flatness: 0.2 dB (from DC up to 1.5 GHz)
Low Input VSWR: 1.2 Max from DC to 2.5 GHz
SFDR = -59 dBc; 7.6 Effective Bits at FS = 1.4 Gsps, FIN = 700 MHz [-1 dBFS]
SFDR = -53 dBc; 7.1 Effective Bits at Fs = 1.4 Gsps, FIN = 1950 MHz [-1 dBFS]
SFDR = -54 dBc; 6.5 Effective Bits at FS = 2 Gsps, FIN = 2 GHz [-1 dBFS]
Low Bit Error Rate (10-12) at 2 Gsps

Application

Direct RF Down Conversion
Wide Band Satellite Receiver
High-speed Instrumentation
High-speed Acquisition Systems
High-energy Physics
Automatic Test Equipment
Radar

Screening

Temperature Range for Packaged Device:
       "C" grade: 0 C < Tc; Tj < 90 C
       "V" grade: -20 C < Tc; Tj < 110 C

Standard Die Flow (upon Request)

Description

The TS83102G0B is a monolithic 10-bit analog-to-digital converter, designed for digi-
tizing wide bandwidth analog signals at very high sampling rates of up to 2 Gsps. It
uses an innovative architecture, including an on-chip Sample and Hold (S/H). The
3.3 GHz full power input bandwidth and band flatness performances enable the digitiz-
ing of high IF and large bandwidth signals.
Figure 1. Simplified Block Diagram

                              Sample &Hold                        PGEB B/GB
                                                                    Logic block
VIN                                                                              OR
                     50                                                          ORB
                                                                                 D9
VINB              50                            Analog Quantizer                 D9B

              GA                                                                 D0
                                                                                 D0B
                                                                                 DR
                                                                                 DRB

CLK                      SDA  Clock generation
                    50

CLKB              50

                         SDA                                      DECB/ DRRB
                                                                  DIODE

Functional Description

                                      The TS83102G0B is a 10-bit 2 Gsps ADC. The device includes a front-end master/slave Track
                                      and Hold stage (Sample and Hold), followed by an analog encoding stage (Analog Quantizer),
                                      which outputs analog residues resulting from analog quantization. Successive banks of
                                      latches regenerate the analog residues into logical levels before entering an error correction
                                      circuit and resynchronization stage, followed by 50  differential output buffers.

                                      The TS83102G0B works in a fully differential mode from analog inputs to digital outputs. A dif-
                                      ferential Data Ready output (DR/DRB) is available to indicate when the outputs are valid and
                                      an Asynchronous Data Ready Reset ensures that the first digitized data corresponds to the
                                      first acquisition.

                                      The control pin B/GB (A11 of the CBGA package) is provided to select either a binary or gray
                                      data output format. The gain control pin GA (R9 of the CBGA package) is provided to adjust
                                      the ADC gain transfer function.

                                      A Sampling Delay Adjust function (SDA) may be used to ease the interleaving of ADCs.

                                      A pattern generator is integrated on the chip for debug or acquisition setup. This function is
                                      activated through the PGEB pin (A9 of the CBGA package).

                                      An Out-of-range bit (OR/ORB) indicates when the input overrides 0.5 Vpp.

                                      A selectable decimation by 32 functions is also available for enhanced testability coverage
                                      (A10 of the CBGA package), along with the die junction temperature monitoring function.

                                      The TS83102G0B uses only vertical isolated NPN transistors together with oxide isolated pol-
                                      ysilicon resistors, which allows enhanced radiation tolerance (over 100 kRad (Si) total dose
                                      expected tolerance).

2 TS83102G0B

                                                                                 2101DBDC06/04
                                                                                                TS83102G0B

Specification

Absolute Maximum Ratings

Parameter                                Symbol         Comments                                Value            Unit

Positive supply voltage                        VCC                                       GND to 6.0                 V
Digital negative supply voltage               DVEE
Digital positive supply voltage              VPLUSD                                      GND to -5.7                V
Negative supply voltage                        VEE
Maximum difference between negative                                                      GND - 1.1 to 2.5           V
supply voltages                           DVEE to VEE
Analog input voltages                                                                    GND to -5.5                V
Maximum difference between VIN and VINB    VIN or VINB
Clock input voltage                        VIN - VINB                                           0.3                 V
Maximum difference between VCLK and      VCLK or VCLKB
VCLKB                                                                                    -1.5 to 1.5                V
                                         VCLK - VCLKB
                                                                                         -1.5 to 1.5                V

                                                                                                -1 to 1             V

                                                                                                -1 to 1          Vpp

Static input voltage                     VD             GA, SDA                          -5 to 0.8                  V
Digital input voltage
                                         VD             SDAEN, DRRB, B/GB,               -5 to 0.8                  V
                                                             PGEB, DECB

Digital output voltage                   VO                                        VPLUSD min operating -2.2 to     V
                                                                                   VPLUSD max operating + 0.8

Junction temperature                     TJ                                                     130              C

Note: Absolute maximum ratings are short term limiting values (referenced to GND = 0V), to be applied individually, while other

parameters are within specified operating conditions. Long exposure to maximum ratings may affect device reliability. All inte-

grated circuits have to be handled with appropriate care to avoid damage due to ESD. Damage caused by inappropriate

handling or storage could range from performance degradation to complete failure.

Recommended Conditions of Use

Parameter                  Symbol            Comments                      Min           Typ             Max     Unit
                                                                                           5
Positive supply voltage     VCC                                                 4.75                     5.25    V
                           VPLUSD                                               - 0.9    - 0.8
Positive digital supply                   Differential ECL output              1.375     1.45            - 0.7   V
voltage                                          compatibility             Grounded (1)
                                                                                         - 5.0           1.525   V
                                         LVDS output compatibility                       125
                                                                                         500
                                         Maximum operating VPLUSD                                         1.7      V
                                                                                           0             - 4.75    V
Negative supply voltages    VEE, DVEE    50  differential or single-ended  - 5.25                        137     mV
                             VIN, VINB                                     113                           550    mVpp
Differential analog input   VIN - VINB   50  single-ended clock input or    450
voltage (full-scale)                           100  differential clock                                      4    dBm
                           PCLK, PCLKB             (recommended)             -4
Clock input power level
(ground common mode)

                                                                                                                                                                  3

2101DBDC06/04
Recommended Conditions of Use (Continued)

Parameter                  Symbol                   Comments                      Min      Typ              Max  Unit

Operating Temperature                               Commercial "C" grade               0C < TC; TJ < 90C             C
Range                                                Industrial "V" grade
                                                                                  -20C < TC; TJ < 110C

Storage Temperature        Tstg                                                                                              C
                                                                                       -65 to 150

Lead Temperature           Tlead                                                                                             C
                                                                                           300

Note: 1. ADC performances are independent on VPLUSD common mode voltage and performances are guaranteed in the
               limits of the specified VPLUSD range (from -0.9V to 1.7V).

Electrical Operating Characteristics

VCC = 5V ; VPLUSD = 0V (unless otherwise specified). ADC performances are independent of VPLUSD common mode
voltage and performances are guaranteed within the limits of the specified VPLUSD range (from -0.9V to 1.7V);
VEE = DVEE = -5V; VIN - VINB = 500 mVpp (full-scale single-ended or differential input);
clock inputs differential driven; analog-input single-ended driven.

                                                    Test

Parameter                                           Level Symbol           Min         Typ      Max              Unit

Resolution                                                                             10                        Bits

Power Requirements

Positive supply voltage                             1     VCC              4.75          5      5.25                   V
- analog                                                                               - 0.8
- digital (ECL)                                     1     VPLUSD                       1.45                            V
- digital (LVDS)
                                                    4     VPLUSD                       138                             V
Positive supply current                                                                154
- analog                                            1     IVCC                                  205              mA
- digital                                                                               -5
                                                    1     IVPLUSD                       -5      200              mA
Negative supply voltage
- analog                                            1     VEE              -5.25       615      -4.75                  V
- digital                                                                              160
                                                    1     DVEE             -5.25                -4.75                  V
Negative supply current                                                                4.6
- analog                                            1     VEE                          5.0      750              mA
- digital
                                                    1     IDVEE                                 200              mA
Power dissipation
- ECL                                               1                                           5.2                    W
- LVDS
                                                    4     PD                                    5.7                    W
Analog Inputs

Full-scale input voltage range (differential mode)  4     VIN,             - 125                125              mV
(0 V common mode voltage)
                                                    4     VINB             - 125                125              mV

Full-scale input voltage range (single-ended input  4     VIN,                                                    mV
                                                                                                250
option)                                                                    - 250       0
                                                                                                                  mV
(0 V common mode voltage)                           4     VINB

4 TS83102G0B

                                                                                                                 2101DBDC06/04
                                                                                            TS83102G0B

Electrical Operating Characteristics (Continued)

VCC = 5V ; VPLUSD = 0V (unless otherwise specified). ADC performances are independent of VPLUSD common mode
voltage and performances are guaranteed within the limits of the specified VPLUSD range (from -0.9V to 1.7V);
VEE = DVEE = -5V; VIN - VINB = 500 mVpp (full-scale single-ended or differential input);
clock inputs differential driven; analog-input single-ended driven.

                                                    Test

Parameter                                           Level Symbol  Min     Typ               Max                Unit

Analog input power level (50  single-ended)         4     PIN             -2                        dBm
Analog input capacitance (die)
Input leakage current                               4     CIN             0.3                                  pF
Input resistance
- single-ended                                      4     IIN             10                                   A
- differential
Clock Inputs                                        4     RIN     49      50                51                 

                                                    4     RIN     98      100               102               

Logic common mode compatibility for clock inputs                  Differential ECL to LVDS

Clock inputs common voltage range (VCLK or VCLKB)

(DC coupled clock input)                            4     VCM     -1.2    0                 0.3                V
AC coupled for LVDS compatibility (common mode

1.2V)

Clock input power level (low-phase noise sinewave

input)                                              4     PCLK      -4      0                 4     dBm
                                                          VCLK    200    320              500    mV
50  single-ended or 100  differential

Clock input swing (single ended; with CLKB = 50     4
to GND)

Clock input swing (differential voltage) - on each  4     VCLK    141    226              354               mV
clock input                                               VCLKB

Clock input capacitance (die)                       4     CCLK            0.3                                  pF

Clock input resistance                                    RCLK    45      50                55                 
- single-ended
- differential ended                                      RCLK    90      100               110               

Digital Inputs (SDAEN, PGEB, DECB/Diode, B/GB, DRRB)

- logic low                                         4     VIL     -5                        -3                 V
- logic high
                                                          VIH     -2                        0                  V
Digital Inputs (DRRB Only)

Logic Compatibility                                                       Negative ECL

- logic low                                         4     VIL     -1.810                    -1.625             V
- logic high
                                                          VIH     -1.165                    -0.880             V

                                                                                                                                                                  5

2101DBDC06/04
Electrical Operating Characteristics (Continued)

VCC = 5V ; VPLUSD = 0V (unless otherwise specified). ADC performances are independent of VPLUSD common mode
voltage and performances are guaranteed within the limits of the specified VPLUSD range (from -0.9V to 1.7V);
VEE = DVEE = -5V; VIN - VINB = 500 mVpp (full-scale single-ended or differential input);
clock inputs differential driven; analog-input single-ended driven.

                                                 Test

Parameter                                        Level Symbol     Min    Typ                     Max                         Unit
Digital Outputs (1)

Logic compatibility (depending on VPLUSD value)              Differential ECL (VPLUSD = -0.8V typical)

Output levels                                    1     VOL               -1.17                   -1.10                       V
50  transmission lines, 100  (2 x 50 )
differentially terminated                        1     VOH        -0.98  -0.94                                               V
- logic low
- logic high                                     1     VOH - VOL  200    230                     300                         mV
- swing (each single-ended output)
- common mode                                    4                -.095  -1.05                   -1.15                       V

Logic compatibility (depending on VPLUSD value)                   LVDS (VPLUSD = 1.45V typical)

Output levels 50  transmission lines, 100
(2 x 50 ) differentially terminated

- logic low                                      4     VOL        825    1090                                                mV
                                                                         1310
- logic high                                     4     VOH               230                     1575                        mV

- swing (each single-ended output)               4     VOH - VOL  200    1200                    300                         mV

- common mode           max VPLUSD = 1.525V      4                       0.53                    1275                        mV
                        typ VPLUSD = 1.45V                                1.5
                        min VPLUSD = 1.375V      4                1190   - 2.4                   1210                        mV
                                                                          2.4
                                                 4                1125   0.94                                                mV

DC Accuracy

DNLrms (2)                                       4     DNLrms     0.50                           0.55                        LSB

Differential non-linearity (3)                   1     DNL+                                             2                    LSB

Integral non-linearity (3)                       1     INL-       - 4.0                                                      LSB

Integral non-linearity (3)                       1     INL+                                      4.0                         LSB

Gain central value (4)                           1                0.89                           1.1

Gain error drift                                 4                       23                      35                          ppm/C

Input offset voltage                             1                - 10                           10                          mV

Notes:  1. Differential output buffers impedance = 100  differential (50  single-ended). See Figure 46 starting on page 42.
        2. Histogram testing at Fs = 1 Gsps, Fin = 100 MHz, DNLrms is a component of quantization noise.
        3. Histogram testing at Fs = 50 Msps, Fin = 25 MHz
        4. This range of gain can be set to "1" by using the gain adjust function.

6 TS83102G0B

                                                                                                           2101DBDC06/04
                                                                              TS83102G0B

AC Electrical Characteristics at Ambient and Hot Temperatures (TJ Max)

                                                   Test

Parameter                                          Level Symbol  Min  Typ     Max    Unit

AC Analog Inputs

Full power input bandwidth (1)                     4     FPBW         3.3            GHz

Small signal input bandwidth (10% full-scale) (1)  4     SSBW         3.5            GHz

Gain flatness (2)                                  4     BF            0.2    0.3  dB

Input voltage standing wave ratio (3)              4     VSWR         1.1 :1  1.2:1

AC Performance: Nominal Condition at Ambient and Hot Temperatures TJ Max
-1 dBFS single-ended input mode (unless otherwise specified); 50% clock duty cycle; 0 dBm differential clock (CLK, CLKB); binary
output data format

Signal-to-noise and distortion ratio

Fs = 1 Gsps        Fin = 100 MHz                                 47   50

Fs = 1.4 Gsps Fin = 700 MHz                        4     SINAD   44   48             dB

Fs = 1.4 Gsps Fin = 1950 MHz                                     43   45

Fs = 2 Gsps        Fin = 2 GHz                                   38   41

Effective number of bits

Fs = 1 Gsps        Fin = 100 MHz                                 7.5  8.0

Fs = 1.4 Gsps Fin = 700 MHz                        4     ENOB    7.0  7.6            Bit

Fs = 1.4 Gsps Fin = 1950 MHz                                     6.8  7.1

Fs = 2 Gsps        Fin = 2 GHz                                   6.1  6.5

Signal to noise ratio

Fs = 1 Gsps        Fin = 100 MHz                                 48   50

Fs = 1.4 Gsps Fin = 700 MHz                        4     SNR     45   48             dB

Fs = 1.4 Gsps Fin = 1950 MHz                                     44   45

Fs = 2 Gsps        Fin = 2 GHz                                   39   41

                                                                                                                                                                  7

2101DBDC06/04
AC Electrical Characteristics at Ambient and Hot Temperatures (TJ Max) (Continued)

                                                 Test

Parameter                                        Level Symbol  Min  Typ  Max        Unit

Total harmonic distortion

Fs = 1 Gsps    Fin = 100 MHz                                   48   54

Fs = 1.4 Gsps Fin = 700 MHz                      4     ITHDI   48   53              dB

Fs = 1.4 Gsps Fin = 1950 MHz                                   44   50

Fs = 2 Gsps    Fin = 2 GHz                                     44   49

Spurious free dynamic range

Fs = 1 Gsps    Fin = 100 MHz                                   50   59

Fs = 1.4 Gsps Fin = 700 MHz                      4     ISFDRI  50   59              dBC

Fs = 1.4 Gsps Fin = 1950 MHz                                   45   53

Fs = 2 Gsps    Fin = 2 GHz                                     45   54

Two-tone third-order intermodulation distortion

Fs = 1.2 Gsps                                                       65
Fin1 = 995 MHz Fin2 = 1005 MHz [-7dBFS]

Fs = 1.4 Gsps                                                       65

Fin1 = 745 MHz Fin2 = 755 MHz [-7dBFS]           4     IMD31                        dBFS

Fs = 1.4 Gsps

Fin1 = 995 MHz Fin2 = 1005 MHz [-7dBFS]                             65

Fs = 1.4 Gsps

Fin1 = 1244 MHz Fin2 = 1255 MHz [-7dBFS]                            65

Notes:  1. See "Definition of Terms" on page 35.
        2. From DC to 1.5 GHz
        3. Specified from DC up to 2.5 GHz input signal. Input VSWR is measured on a soldered device. It assumes an external

            50  2  controlled impedance line, and a 50  driving source impedance (S11 < - 30 dB).

8 TS83102G0B

                                                                                    2101DBDC06/04
                                                               TS83102G0B

AC Performance at Cold Temperature (TC Min)

                                      Test

Parameter                             Level Symbol   Min  Typ  Max                                                      Unit

AC Performance Condition
-1 dBFS single-ended input mode; 50% clock duty cycle; 0 dBm differential clock (CLK, CLKB); binary output data format

Signal-to-noise and distortion ratio

Fs = 1 Gsps  Fin = 100 MHz                           41   43

Fs = 1.4 Gsps Fin = 700 MHz           4      SINAD   40   42                                                            dB

Fs = 1.4 Gsps Fin = 1950 MHz                         39   40

Fs = 2 Gsps  Fin = 2 GHz                             38   39

Effective number of bits

Fs = 1 Gsps  Fin = 100 MHz                           6.5  6.8

Fs = 1.4 Gsps Fin = 700 MHz           4      ENOB    6.3  6.7                                                           Bit

Fs = 1.4 Gsps Fin = 1950 MHz                         6.2  6.4

Fs = 2 Gsps  Fin = 2 GHz                             6.0  6.2

Signal to noise ratio

Fs = 1 Gsps  Fin = 100 MHz                           45   46

Fs = 1.4 Gsps Fin = 700 MHz           4      SNR     44   46                                                            dB

Fs = 1.4 Gsps Fin = 1950 MHz                         45   46

Fs = 2 Gsps  Fin = 2 GHz                             43   44

Total harmonic distortion

Fs = 1 Gsps  Fin = 100 MHz                           42   44

Fs = 1.4 Gsps Fin = 700 MHz           4      ITHDI   41   43                                                            dB

Fs = 1.4 Gsps Fin = 1950 MHz                         40   42

Fs = 2 Gsps  Fin = 2 GHz                             39   41

Spurious free dynamic range

Fs = 1 Gsps  Fin = 100 MHz                           44   46

Fs = 1.4 Gsps Fin = 700 MHz           4      ISFDRI  43   45                                                            dBC

Fs = 1.4 Gsps Fin = 1950 MHz                         41   43

Fs = 2 Gsps  Fin = 2 GHz                             41   43

                                                                                                                                                                  9

2101DBDC06/04
Transient and Switching Performances

                                                     Test

Parameter                                            Level Symbol  Min   Typ    Max  Unit

Transient Performance

Bit error rate (1)                                   4     BER           10-12        Error/
                                                                                     sample

ADC setting time (VIN - VINB = 400 mVpp)             4     TS            1           ns
Overvoltage recovery time
                                                     4     ORT                  500  ps

ADC step response rise/fall time (10 - 90%)                              80     100  ps

Overshoot                                                                4           %

Ringback                                                                 2           %

Switching Performance and Characteristics                  FSMax   2            2.2  Gsps
Maximum clock frequency (2)
Minimum clock frequency (2)                          4     FSMin         150    200  Msps
Minimum clock pulse width (high)
                                                     4     TC1     0.2   0.25   2.5  ns

Minimum clock pulse width (low)                      4     TC2     0.2   0.25   2.5  ns
                                                                         160
Aperture delay (2)                                   4     TA            150         ps
                                                                         150
Aperture uncertainty (2)                             4     Jitter        150    200  fs rms
                                                                         360
Output rise/fall time for DATA (20 - 80%) (3)        4     TR/TF                200  ps

Output rise/fall time for DATA READY (20 - 80%) (3)  4     TR/TF                200  ps

Data output delay (4)                                4     TOD                       ps

                                                     4     TDR           410         ps

Data ready output delay (4)                                ITOD

Output data to data ready propagation delay (5)      4     minus   0     50     100  ps
Data ready to output data propagation delay (5)
                                                           TDRI

                                                     4     TD1     250   300    350  ps

                                                     4     TD2     150   200    250  ps

Output data pipeline delay                           4     TPD                       Clock

                                                                         4.0         cycles

Data ready reset delay                               4     TRDR    1000              ps

Notes:  1. Output error amplitude < 6 LSB, Fs = 2 Gsps, TJ = 110C
        2. See "Definition of Terms" on page 35.
        3. 50 // CLOAD = 2 pF termination (for each single-ended output). Termination load parasitic capacitance derating value:

            50 ps/pF (ECL). See "Timing Information" on page 37.
        4. TOD and TDR propagation times are defined at package input/outputs. They are given for reference only. See "Propagation

            Time Considerations" on page 37.
        5. Values for TD1 and TD2 are given for a 2 Gsps external clock frequency (50% duty cycle). For different sampling rates, apply

            the following formula: TD1 = T/2 + (|TOD - TDR|) and TD2 = T/2 + (|TOD - TDR|), where T = clock period. This places the ris-
            ing edge (True/False) of the differential data ready signal in the middle of the output data valid window. This gives maximum
            setup and hold times for external data acquisition.

10 TS83102G0B

                                                                                     2101DBDC06/04
                                                      TS83102G0B

Table 1. Explanation of Test Levels

Level   Explanation
1       100% production tested at 25C (1) (for "C" temperature range) (2)
2       100% production tested at 25C (1) and sample tested at specified temperatures (for "V" temperature ranges (2))

3       Sample tested only at specified temperatures

4       Parameter is guaranteed by design and characterization testing (thermal steady-state conditions at specified

        temperature)

  5                 Parameter is a typical value guaranteed by design only
  6
Notes:              100% production tested over specified temperature range (for "B/Q" temperature range (2))
        1. Unless otherwise specified
        2. Refer to "Ordering Information" on page 55.

Only minimum and maximum values are guaranteed (typical values are issued from characterization results).

                                                                                                                                                                11

2101DBDC06/04
Figure 2. Timing Diagram

                                      N      N+1

                        Analog input     TA

               External clock

               Internal clock

                        Latch 1              N       N+1       N+2
                        Latch 2
                        Latch 3                   N       N+1             N+2
                        Latch 4
Regeneration            Latch 5                      N         N+1             N+2
Latches

                                                          N               N+1       N+2

                                                               N               N+1       N+2

                                                                                    Logic encoding

                        Latch 6                                           N         N+1       N+2

                                                                                    Gray to Binary decoding

               Output   Latch 7                                                N         N+1        N+2
               Latches  Latch 8
                                                                                    N         N+1        N+2

                                                                                    TDR

                        Data ready

                                         Pipeline Delay = 4 clock cycles       TOD TD1 TD2

                        Outputs

Note: Detailed timing diagrams are provided on page 39.

12 TS83102G0B

                                                                                                              2101DBDC06/04
                                                                                        TS83102G0B

Table 2. Digital Coding

Differential                                                            Digital Output
Analog Input Voltage Level
                                             Binary (B/GB = GND or floating)              GRAY (B/GB = VEE)
                                            MSB.............LSB Out-of-Range  MSB.............LSB Out-of-Range

> 250.25 mV >Top end of full-scale + LSB  1111111111               1        1000000000            1

250.25 mV   Top end of full-scale + LSB   1111111111               0        1000000000            0

249.75 mV   Top end of full-scale - LSB   1111111110               0        1000000001            0

125.25 mV   3/4 full-scale + LSB          1100000000               0        1010000000            0
124.75 mV   3/4 full-scale - LSB
                                            1011111111               0        1110000000            0

0.25 mV     Mid-scale + LSB               1000000000               0        1100000000            0
-0.25 mV    Mid-scale - LSB
                                            0111111111               0        0100000000            0

-124.75 mV  1/4 full-scale + LSB          0100000000               0        0110000000            0
-124.25 mV  1/4 full-scale - LSB
                                            0011111111               0        0010000000            0

-249.75 mV Bottom end of full-scale + LSB 0 0 0 0 0 0 0 0 0 1      0        0000000001            0

-250.25 mV Bottom end of full-scale - LSB 0 0 0 0 0 0 0 0 0 0      0        0000000000            0

< -250.25 mV < Bottom end of full-scale - LSB 0 0 0 0 0 0 0 0 0 0  1        0000000000            1

                         Table 3. Die Mechanical Information            Data
                           Description                                  3740 m x 3820 m (15 m)
                           Die size
                           Pad size                                     90 m x 90 m
                           - single pad                                 180 m x 90 m
                           - double pad                                 380 m 25 m
                           Die thickness                                None
                           Back side metallization
                           Metallization                                3
                           - number of layers                           AlCu
                           - material                                   AlCu
                           Pad metallization                            Oxyde nitride
                           Passivation                                  -5V
                           Back side potential

                                                                                                                                                                13

2101DBDC06/04
TS83102G0B Package Description

Table 4. Pin Description (CBGA 152)

Symbol                Pin Number                                       Function

Power Supplies                                                         5V analog supply (connected to same power supply
                                                                       plane)
VCC, VCCTH            K1, K2, J3, K3, B6, C6, A7, B7, C7, P8, Q8, R8
                                                                       Analog ground
GND                   B1, C1, D1, G1, M1, Q1, B2, C2, D2, E2, F2,
                      G2, N2, P2, Q2, A3, B3, D3, E3, F3, G3, N3, P4,  -5V analog supply (connected to same power supply
VEE, VEETH            Q4, R4, A5, P5, Q5, P6, Q6, P7, Q7, R7, B9,      plane)
VPLUSD                B10, B11, R11, P12, A14, B14, C14, G14, K14,
DVEE                  P14, Q14, R14, B15, Q15, B16, Q16                Digital positive supply
Analog Inputs                                                          -5V digital supply
                      H1, J1, L1, H2, J2, L2, M2, C3, H3, L3, M3, P3,
                      Q3, R3, A4, B4, C4, B5, C5, A8, B8, C8, C9, P9,  In-phase (+) analog input signal of the differential
                      Q9, C10, Q10, R10                                Sample & Hold preamplifier
                                                                       Inverted phase (-) analog input signal of the differential
                      P10, C11, P11, Q11, A12, B12, C12, Q12, R12,     Sample & Hold preamplifier
                      D14, E14, F14, L14, M14, N14
                                                                       In-phase (+) clock input
                      A13, B13, C13, P13, Q13, R13, H14, J14           Inverted phase (-) clock input

VIN                   R5                                               In-phase (+) digital outputs
                                                                       D0 is the LSB, D7 is the MSB
VINB                  R6
                                                                       Inverted phase (-) digital outputs
Clock Inputs          E1
CLK                   F1                                               In-phase (+) out-of-range output
CLKB                                                                   Inverted phase (-) out-of-range output
Digital Outputs       D16, E16, F16, G16, J16, K16, L16, M16, N16,     In-phase (+) data ready signal output
D0, D1, D2, D3, D4,   P16                                              Inverted phase (-) data ready signal output
D5, D6, D7, D8, D9
                      D15, E15, F15, G15, J15, K15, L15, M15, N15,     Binary or gray select output format control
D0B, D1B, D2B, D3B,   P15                                                  - Binary output format if B/GB is floating or
D4B, D5B, D6B, D7B,                                                        connected to GND
D8B, D9B              C16                                                  - Gray output format if B/GB is connected to VEE
OR                    C15
ORB                   H16
DR                    H15
DRB
Additional Functions

B/GB                  A11

14 TS83102G0B

                                                                       2101DBDC06/04
Table 4. Pin Description (CBGA 152) (Continued)                     TS83102G0B

Symbol      Pin Number                           Function
                                                 Decimation function enable or die junction temperature
DECB/DIODE  A10                                  measurement:

PGEB        A9                                       - Decimation active when connected to VEE (die
                                                     junction temperature monitoring is not possible)
DRRB        N1                                       - Normal mode when connected to Ground or left
                                                     floating
GA          R9                                       - Die junction temperature monitoring when current
                                                     is applied
SDA         A6                                   Active low pattern generator enable
                                                     - Digitized input delivered at outputs according to
SDAEN       P1                                       B/GB if PGEB is floating or connected to GND
                                                     - Checker board pattern delivered at outputs if
                                                     PGEB is connected to VEE
                                                 Asynchronous data ready reset function (active at ECL
                                                 low level) or when connected to VEE
                                                 Gain adjust
                                                 Sampling delay adjust
                                                 Sampling delay adjust enable
                                                 - Inactive if floating or connected to GND
                                                 - Active if connected to VEE

                                                                                                                                                                15

2101DBDC06/04
Figure 3. Pinout

                                         OR
                                        ORB

               DIODE                          TS83102G0BM
               DECB/                            CI-CGA 152
               PGEB
                                             BOTTOM VIEW

Notes: 1. To simplify PCB routing, the 4 NC balls can be electrically connected to the GND balls.
            2. The pinout is shown from the bottom. The columns and rows are defined differently from the
                JEDEC standard.

16 TS83102G0B

                                                            2101DBDC06/04
       TS83102G0B

Thermal and Moisture Characteristics

Dissipation by Conduction and Convection

                                      The thermal resistance from junction to ambient RTHJA is around 30 C/W. Therefore, to lower
                                      RTHJA, it is mandatory to use an external heat sink to improve dissipation by convection and
                                      conduction. The heat sink should be fixed in contact with the top side of the package (CuW
                                      heat spreader over Al2O3) which is at -5V.

                                      The heat sink needs to be electrically isolated, using adequate low RTH electrical isolation.

                                      Example:
                                           The thermal resistance from case to ambient RTHCA is typically 4.0 C/W (0 m/s air flow or
                                           still air) with the heat sink depicted in Figure 4 on page 18, of dimensions 50 mm x 50 mm
                                           x 22 mm (respectively L x l x H).

                                           The global junction to ambient thermal resistance RTHJA is:
                                           4.35 C/W RTHJC + 2.0 C/W thermal grease resistance + 4.0 C/W RTHCA (case to ambi-
                                           ent) = 10.35 C/W total (RTHJA).

                                      Assuming:

                                           A typical thermal resistance from the junction to the bottom of the case RTHJC of
                                           4.35 C/W (finite element method thermal simulation results): this value does not include
                                           the thermal contact resistance between the package and the external heat sink (glue,
                                           paste, or thermal foil interface, for example). As an example, use a 2.0 C/W value for a
                                           50 m thickness of thermal grease.

Note:  Example of the calculation of the ambient temperature TA max to ensure TJ max = 110 C:
       assuming RTHJA = 10.35 C/W and power dissipation = 4.6 W, TA max = TJ - (RTHJA x 4.6 W)
       = 110 - (10.35 x 4.6) = 62.39 C. TA max can be increased by lowering RTHJA with an adequate
       air flow ( 2 m/s, for example).

                                                                                                                                                                17

2101DBDC06/04
Figure 4. Black Anodized Aluminium Heat Sink Glued on a Copper Base Screwed on Board (all dimensions in mm)

                                                                                           52
                                                                                           50

                                15        20                 Black Anodized
                                                    22       Aluminium
     Circular Base
     (diam. 8.5 mm)                                          Copper Base with
                                                             Standoffs
                                  9
CuW Heat Spreader                                       0.5
Tied to VEE = -5 V
                                     7.4
                  AI203

                                     8.5                     Board

                                     40

                                                             Holes for Screw
                                                             (diam. 2 mm)

Note: The cooling system efficiency can be monitored using the temperature sensing diodes, integrated in the device. Refer to
            "DECB/DIODE: Junction Temperature Monitoring and Output Decimation Enable" on page 45.

Thermal Dissipation by Conduction Only

                                      When the external heat sink cannot be used, the relevant thermal resistance is the thermal
                                      resistance from the junction to the bottom of the balls: RTH J-Bottom-of-balls.

                                      The thermal path, in this case, is the junction, then the silicon, glue, CuW heat spreader, pack-
                                      age Al2O3, and the balls (Sn63Pb37).

                                      The Finite Element Method (FEM) with the thermal simulator leads to
                                      RTHJ-bottom of balls = 12.3C/W. This value assumes pure conduction from the junction to the
                                      bottom of the balls (this is the worst case, no radiation and no convection is applied). With
                                      such an assumption, RTHJ- Bottom-of-balls is user-independent.

                                      To complete the thermal analysis, you must add the thermal resistance from the top of the
                                      board (on which the device is soldered) to the ambient resistance, whose values are user-
                                      dependent (the type of board, thermal, routing, area covered by copper in each board layer,
                                      thickness, airflow or cold plate are all parameters to consider).

18 TS83102G0B

                                                             2101DBDC06/04
                                                                                     TS83102G0B

Typical Characterization Results

Nominal Conditions

                                      VCC = 5V; 50% clock duty cycle; binary output data format; TJ = 80C; -1 dBFS, unless other-
                                      wise specified.

Typical Full Power   Vin = -1 dBFS
Input Bandwidth      Gain flatness at 0.15 dB from DC to 1.5 GHz
                     Full power input bandwidth at -3 dB > 3.3 GHz

                     Figure 5. Full Power Input Bandwidth at -3 dB

                           0.0      Gain Flatness (0.15 dB)
                           -0.5
                           -1.0                                                -3 dB Bandwidth
                           -1.5
                     dBFS  -2.0
                           -2.5
                           -3.0     300 500 700 900 1100 1300 1500 1700 1900 2100 2300 2500 2700 2900 3100 3300 3500
                           -3.5
                           -4.0
                           -4.5
                           -5.0
                           -5.5
                           -6.0

                             100

                                                              Fin (MHz)

Typical VSWR Versus  Figure 6. VSWR Curve for VIN and CLK
Input Frequency
                                       1.7

                           1.6

                           1.5

                     VSWR  1.4
                                                                                                                           VIN

                           1.3
                                                                    CLK

                           1.2

                           1.1

                           1.0      500  1000                 1500       2000  2500                                             3000  3500
                                 0

                                                              Frequency (MHz)

                                                                                                                                                                19

2101DBDC06/04
Typical Step  Tr measured = 90 ps = sqrt (TrPulseGenerator2+TrADC2)
Response      TrPulseGenerator = 41 ps (estimated)
              Actual TrADC = 80 ps

              Figure 7. Step Response (Random Interleaved Sampling Method Measure)

                           1000

                    800

                    600

               LSB

                    400

                    200

                      0        2.00E-10  4.00E-10          6.00E-10 8.00E-10                              1.00E-09  1.20E-09
                    4.00E-15                                   Time (s)

              Figure 8. Zoom on Rise Time Step Response              +90%

                              800

                              700

               LSB  600
                                                                                           TrADC = 80 ps

                    500

                    400

                                                     +10%
                    300

                    200        5.00E-10  6.00E-10          7.00E-10  8.00E-10                             9.00E-10 1.00E-09
                     4.00E-10                              Time (s)

              Note: Overshoot and ringback are not measurable (estimated by simulation at 4% and 2%
                          respectively).

20 TS83102G0B

                                                                                                                    2101DBDC06/04
                                                                                      TS83102G0B

Typical Dynamic      Figure 9. ENOB Versus Sampling                9
Performances Versus  Frequency in Nyquist Conditions
Sampling Frequency   (Fin = Fs/2)                                  8

                                                                   7

                                                                   6

                                                      ENOB (Bits)  5

                                                                   4

                                                                   3

                                                                   2

                                                                   1

                                                                   0

                                                                   400      600  800  1000 1200 1400 1600 1800 2000

                                                                                      Fs (Msps)

                     Figure 10. SFDR Versus Sampling               -20
                     Frequency in Nyquist Conditions
                     (Fin = Fs/2)                                  -25

                                                                   -30

                                                                   -35

                                                      SFDR (dBc)   -40

                                                                   -45

                                                                   -50

                                                                   -55

                                                                   -60

                                                                   -65

                                                                   -70

                                                                       400  600  800  1000 1200 1400 1600 1800 2000

                                                                                      Fs (Msps)

                     Figure 11. THD Versus Sampling                -20
                     Frequency in Nyquist Conditions
                     (Fin = Fs/2)                                  -25

                                                                   -30

                                                                   -35

                                                      THD (dB)     -40

                                                                   -45

                                                                   -50

                                                                   -55

                                                                   -60

                                                                   -65

                                                                   -70

                                                                       400  600  800  1000 1200 1400 1600 1800 2000

                                                                                      Fs (Msps)

                     Figure 12. SNR Versus Sampling                60
                     Frequency in Nyquist Conditions
                     (Fin = Fs/2)                                  55

                                                                   50

                                                      SNR (dB)     45

                                                                   40

                                                                   35

                                                                   30

                                                                   25

                                                                   20

                                                                      400   600  800  1000 1200 1400 1600 1800 2000

                                                                                      Fs (Msps)

                                                                                                                                                                21

2101DBDC06/04
Typical Dynamic      Figure 13. ENOB Versus Input               9
Performances Versus  Frequency at Fs = 1.4 Gsps                                                                        Fs = 1.4 Gsps
Fin                  and Fs = 1.7 Gsps
                                                                8
                                                   ENOB (Bits)
                                                                7
                                                                              Fs = 1.7 Gsps

                                                                6

                                                                5

                                                                4

                                                                3

                                                                2
                                                                   0 200 400 600 800 1000 1200 1400 1600 1800 2000
                                                                                                           Fin (MHz)

                     Figure 14. THD Versus Input                -40
                     Frequency at Fs = 1.4 Gsps
                     and Fs = 1.7 Gsps                          -45
                                                                                                                                                  Fs = 1.7 Gsps

                                                                -50

                                                   THD (dB)     -55                                                           Fs = 1.4 Gsps

                                                                -60

                                                                -65

                                                                -70     200 400 600 800 1000 1200 1400 1600 1800 2000
                                                                     0                                  Fin (MHz)

                     Figure 15. SFDR Versus Input               -20
                     Frequency at Fs = 1.4 Gsps                 -25
                     and Fs = 1.7 Gsps                          -30
                                                                -35
                                                   SFDR (dBc)   -40                                                                   Fs = 1.7 Gsps
                                                                -45
                                                                -50                                                                             Fs = 1.4 Gsps
                                                                -55
                                                                -60     200 400 600 800 1000 1200 1400 1600 1800 2000
                                                                -65                                    Fin (MHz)
                                                                -70
                                                                -75
                                                                -80

                                                                     0

                     Figure 16. SNR Versus Input                60
                     Frequency at Fs = 1.4 Gsps
                     and Fs = 1.7 Gsps                          55

                                                                                                     Fs = 1.4 Gsps
                                                                50

                                                   SNR (dB)     45

                                                                                                               Fs = 1.7 Gsps
                                                                40

                                                                35

                                                                30      200 400 600 800 1000 1200 1400 1600 1800 2000
                                                                    0                                   Fin (MHz)

22 TS83102G0B

                                                                                                                              2101DBDC06/04
                                                                                             TS83102G0B

Typical Reconstructed  The ADC input signal is sampled at a full sampling rate, but the output data is 8 or 16 times
Signals and Signal     decimated so as to relax the acquisition system data rate. As a consequence, the calculation
Spectrum               software sees an effective frequency divided by 8 or 16, compared to the ADC clock frequency
                       used (Fs). The spectrum is thus displayed from DC to Fs/2 divided by the decimation factor.

                       Decimation only folds all spectral components between DC and Fs/2 divided by the decima-
                       tion factor but does not change their amplitude.

                       This does not have any impact on the FFT spectral characteristics because of the ergodicity of
                       the samples (time average = statistic average). The input frequency is chosen to respect the
                       coherence of the acquisition.

Figure 17. Fs = 1.4 Gsps and Fin = 702 MHz, -1 dBFS; Decimation Factor = 16, 32 kpoints FFT

Figure 18. Fs = 1.4 Gsps and Fin = 1399 MHz, -1 dBFS; Decimation Factor = 16, 32 kpoints FFT

                                                                                                                                                                23

2101DBDC06/04
Figure 19. Fs = 1.7 Gsps and Fin = 898 MHz, -1 dBFS; Decimation Factor = 16, 32 kpoints FFT
Figure 20. Fs = 1.7 Gsps and Fin = 1699 MHz, -1 dBFS; Decimation Factor = 8, 32 kpoints FFT
Figure 21. Fs = 2 Gsps and Fin = 1998 MHz, -1 dBFS; Decimation Factor = 8, 32 kpoints FFT

24 TS83102G0B

                                                                                             2101DBDC06/04
                                                                                       TS83102G0B

SFDR Performance       Figure 22. SFDR (in dBC) With and Without Dither (-23 dBm DC to 5 MHz Out of Band
with/without External  Dither)
Dither                 Fs = 1.4 Gsps and Fin = 710 MHz

                       An increase in SFDR up to >10 dB with an addition of -23 dBrms DC to 5 MHz out-of-band
                       dither is noted.

                       The dither profile has to be defined according to the ADC's INL pattern as well as the trade-off
                       to be reached between the increase in SFDR and the loss in SNR.

                       Please refer to the Application Note on dither for more information on adding dither to an ADC.

Typical Dual Tone      Figure 23. Dual Tone Reconstructed Signal Spectrum at Fs = 1.2 Gsps, Fin1 = 995 MHz,
Dynamic Performance    Fin2 = 1005 MHz (-7 dBFS), IMD3 = 64 dBFS

                             0              F2 = Fs - Fin2  F1 = Fs - Fin1

                                            = 195 MHz       =205 MHz

                             -20                 -7 dBFS    -7 dBFS

                                      IMD3

                             -40                 2F2 - F1                               2F2 + F1
                                                                                       595 MHz
                                  F1 - F2                    2F1 - F2         F1 + F2  -63 dBFS
                                                            215 MHz         400 MHz
                                  10 MHz         185 MHz    -65 dBFS        -73 dBFS

                       dBFS  -60  -75 dBFS       -64 dBFS

                             -80

                       -100

                       -120       50        100  150 200 250 300 350 400 450 500 550 600
                               0

                                                            Fs (MHz)                              Fs/2

                       Note: The output data is not decimated. The spectrum is displayed from DC to 600 MHz.

                                                                                                                                                                25

2101DBDC06/04
Figure 24. Dual Tone Reconstructed Signal Spectrum at Fs = 1.4 Gsps, Fin1 = 745 MHz,
Fin2 = 755 MHz (-7 dBFS), IMD3 = 65 dBFS

                           0

                                           F1 = -4 x (Fs/8) + Fin1 = 45 MHz                                  F2 = - 4 x (Fs/8) + Fin2 = 55 MHz
                                                                                                                               -7 dBFS
                     -10                            -7 dBFS

                     -20

                     -30

                                                    2F2 + F1 = 20 MHz            IMD3

                     -40                            -72 dBFS                                                 2F2 - F1 = 65 MHz F1 + F2 = 75 MHz
                                  F1 - F2 = 10 MHz
               dBFS
                     -50         -78 dBFS                     2F1 - F2 = 35 MHz                              -65 dBFS  -68 dBFS

                     -60                                               -68 dBFS

                     -70

                     -80

                     -90

               -100

               -110

               -120

                              0 5 10 15 20 25 30 35 40 45 50                                                 55 60 65 70 75 80 85 87.5
                                                                                                        MHz                                                        = Fs/16

Note:          The ADC input signal is sampled at 1.4 Gsps but the data acquisition is 8 times decimated.
               Thus, the spectrum is displayed from DC to Fs/2 divided by the decimation factor
               [(Fs/2)/8 = 87.5 MHz].

Figure 25. Dual Tone Reconstructed Signal Spectrum at Fs = 1.4 Gsps, Fin1 = 995 MHz,
Fin2 = 1005 MHz (-7 dBFS), IMD3 = 64 dBFS

                              0            F2 = 6 x (Fs/8) - Fin2 = 45 MHz                                   F1 = 6 x (Fs/8) - Fin1 = 55 MHz
                                                                                                                            -7 dBFS
                           -10                      -7 dBFS
                                                                                                             2F1 - F2 = 65 MHz
                           -20                                                                                     -65 dB
                                                                                                                                 F1 + F2 = 75 MHz
                           -30                      2F2 + F1 = 20 MHz                                                                   -62 dBFS
                                                         -70 dBFS

                           -40                                                   IMD3

                           -50   F1 - F2 = 10 MHz   2F2 - F1 = 35 MHz
                                                           -64 dBFS
                     dBFS        -70 dBFS

                           -60

                           -70

                           -80

                           -90

                     -100

                     -110

                     -120        5 10 15 20 25 30 35 40 45 50 55 60 65 70 75 80 85 87.5
                            0

                                                                       Fs/8 (MHz)                                      = Fs/16

Note:          The ADC input signal is sampled at 1.4 Gsps but the data acquisition is 8 times decimated.
               Thus, the spectrum is displayed from DC to Fs/2 divided by the decimation factor
               [(Fs/2)/8 = 87.5 MHz].

26 TS83102G0B

                                                                                                                                                   2101DBDC06/04
                                                                                  TS83102G0B

Figure 26. Dual Tone Reconstructed Signal Spectrum at Fs = 1.4 Gsps, Fin1 = 1244 MHz,
Fin2 = 1255 MHz (-7 dBFS), IMD3 = 65 dBFS

             10

             0 F1 = -7 x (FS/8) + Fin = 19 MHz F2 = - 7 x (FS/8) + Fin2 = 30 MHz
                  -7dBFS                    -7dBFS
             -10

             -20  2F1 - F2 = 8 MHz  IMD3                                                    2F2 + F1 = 79 MHz
             -30      -68 dBFS                                                                     -60 dBFS
             -40                            2F2 - F1 = 41 MHz
       dBFS                                      -65 dBFS      F1 + F2 = 49 MHz
                          F1 - F2 = 11 MHz                        -68 dBFS 2F1 + F2 = 68 MHz
             -50
                          -66 dBFS                                                -62 dBFS

             -60

             -70

             -80

             -90

       -100

       -110       5 10 15 20 25 30 35 40 45 50 55 60 65 70 75 80 85 87.5
              0

                                                    MHz                                     = Fs/16

Note:  The ADC input signal is sampled at 1.4 Gsps but data acquisition is 8 times decimated. Thus,
       the spectrum is displayed from DC to Fs/2 divided by the decimation factor
       [(Fs/2)/8 = 87.5 MHz]. The dual tone IMD3 at 1.4 Gsps is around -65 dBFS for Fin = 1 GHz
       250 MHz (Fin range is from 750 MHz to 1250 MHz).

                                                                                                                                                                27

2101DBDC06/04
Typical Performance Sensitivity Versus Power Supply and TemperatureBits

                                      Figure 27. ENOB Versus Junction Temperature (Fs = 1.4 Gsps, Fin = 698 MHz, -1 dBFS)dBc

                                                                                                                     8dB
                                                                                                                  7.5

                                                                                                                     7
                                                                                                                  6.5

                                                                                                                     6
                                                                                                                  5.5

                                                                                                                     5
                                                                                                                  4.5

                                                                                                                     4
                                                                                                                  3.5

                                                                                                                     3
                                                                                                                       10 20 30 40 50 60 70 80 90 100 110
                                                                                                                                                                     Tj (C)

                                      Figure 28. SFDR Versus Junction Temperature (Fs = 1.4 Gsps, Fin = 698 MHz, -1 dBFS)

                                                                                                                    0
                                                                                                                 -10
                                                                                                                 -20
                                                                                                                 -30
                                                                                                                 -40
                                                                                                                 -50
                                                                                                                 -60
                                                                                                                 -70

                                                                                                                      10 20 30 40 50 60 70 80 90 100 110
                                                                                                                                                                    Tj (C)

                                      Figure 29. SNR Versus Junction Temperature (Fs = 1.4 Gsps, Fin = 698 MHz, -1 dBFS)

                                                                                                                  60

                                                                                                                  55

                                                                                                                  50

                                                                                                                  45

                                                                                                                  40

                                                                                                                  35

                                                                                                                  30
                                                                                                                     10 20 30 40 50 60 70 80 90 100 110
                                                                                                                                                                     Tj (C)

28 TS83102G0B

                     2101DBDC06/04
                                                                                TS83102G0B

                 Figure 30. ENOB Versus VCC and VEE; Fs = 1.4 Gsps Versus Fin
                 (VCC = IVEEI = 4.75V, 5V and 5.25V)

                                                                     8.00

                 ENOB (Bits)  7.50
                              7.00

                              6.50

                              6.00                     Fin (MHz)       4.75 V
                                              5 V  5.25 V

                 Figure 31. SFDR Versus VCC and VEE; Fs = 1.4 Gsps Versus Fin
                 (VCC = IVEEI = 4.75V, 5V and 5.25V)

                              -40.00
                              -45.00

                 SFDR (dBc)   -50.00
                              -55.00
                              -60.00
                              -65.00
                              -70.00

                                    5 V                    Fin (MHz)  4.75 V
                                                    5.25 V

                 Figure 32. SNR Versus VCC and VEE; Fs = 1.4 Gsps Versus Fin
                 (VCC = |VEE| = 4.75V, 5V and 5.25V)

                 SNR (dB)

                                      5 V           Fin (MHz)         4.75 V
                                                    5.25 V

                                                                                29

2101DBDC06/04
Considerations on ENOB: Linearity and Noise Contribution

                                      Figure 33. Example of a 16-kpoint FFT Computation at Fs = 1.4 Gsps, Fin = 702 MHz,
                                      -1dBFS, TJ = 80C; Bin Spacing = (Fs/2) / 16384 = 2.67 kHz

                                                                                                                 Fin = -8 x (fs/16) + 702 MHz = 2 MHz

                                                                                                                                                                     SFDR = -63 dBc

                                                                                                                                                                                                                                                           1
                                                                                                                                                                                                                                                           2
                                                                                                                                                                                                                                                           3
                                                                                                                                                                                                                                                           4

This is a 16384 points FFT. It is 16 times decimated since a DEMUX 1:8 is used to relax the
acquisition system data rate, and data is captured on the rising edge of the data ready signal.

The spectrum is computed over the first Nyquist zone from DC to Fs/2 divided by the decima-
tion factor, which equals Fs/32 = 43.75 MHz.

Legend:

1. Ideal 10-bit quantization noise spectral density, peak value = -84 dB

2. Average SNR noise floor: 47 dB + 10 log (NFFTpoint/2) = 86 dB including thermal noise
3. Average SNR noise floor: 57 dB + 10 log (NFFTpoint/2) = 96 dB without thermal noise
4. Ideal 10-bit averaged SNR noise floor 6.02 x (N = 10) + 1.76 + 10 log (NFFTpoint/2) = 101

     dB

Note:          The thermal noise floor is expressed in dBm/Hz (at T = 300 K, B = 1 Hz): 10 log
               (kTB/1 mW) = -174 dBm/Hz or -139.75 dBm/2.67 kHz. THD is calculated over the 25 first
               harmonics.

With ADC input referred thermal noise:
ENOB = 7.6 bits
SINAD = 47 dB
THD = -55.7 dB (over 25 harmonics)
SFDR = -62.6 dBc
SNR = 47.3 dB

30 TS83102G0B

                                        2101DBDC06/04
                                                                        TS83102G0B

                                      Without ADC input referred thermal noise:
                                       ENOB = 9.2 bits
                                       SINAD = 57 dB
                                       THD = -55.7 dB (over 25 harmonics)
                                       SFDR = -62.6 dBc
                                       SNR = 57.3 dB
                                      Conclusion:
                                      Though the ENOB is 7.6 bits (in this example at 1.4 Gsps Nyquist conditions), the ADC fea-
                                      tures a 10-bit linearity regarding the 60 dB typical SFDR performance.
                                      However, it has to be pointed out that the ENOB is actually limited by the ADC's input referred
                                      thermal noise, which dominates the rms quantization noise. For certain applications (using a
                                      spread spectrum) the signal may be recovered below the thermal noise floor (by cross correla-
                                      tion since it is white noise).
                                      Therefore, the thermal noise can be extracted from the ENOB: the ENOB without a referred
                                      input thermal noise is 9.2 instead of 7.6 in this example, only limited by the quantization noise
                                      and clock induced jitter.

                                                                                                                                                                31

2101DBDC06/04
Equivalent Input/Output Schematics

Figure 34. Equivalent Analog Input Circuit and ESD Protections

                                             VEE = -5V

         50 Controlled

         Transmission Line                                      ESD
                                                                120 fF
         (Bonding +             Double Pad

VIN      Package + Ball)             260 fF

                                                                           1 mA

Package  Die Pads               50 2% 50 2%       Termination
  Pins                     GND                                               1.5VResistors

                                                                                                                               VEE = -5VSoldered into
                                                  the Package

                                                      Cavity

                                                                           1 mA

VINB     50 Controlled          Double Pad

         Transmission Line           260 fF                      ESD
                                                                 120 fF
         (Bonding + Package + Ball)

                                                  VEE = -5V

         Note: 100  termination midpoint is located inside the package cavity and is DC coupled to ground.

         Figure 35. Equivalent Clock Input Circuit and ESD Protections

             CLK                          ESD                         150                                                                 400 A
                                          120 fF                 50                                                                       400 A
         Double Pad
            260 fF        VEE = -5V                              50
                                                                     150
                                                  40 pF                                                                                           VEE = 5-V

             MID                         ESD
                                         215 fF
         Double Pad
            260 fF        VEE = -5V

             CLKB                        ESD
                                         120 fF
         Double Pad
            260 fF        VEE = -5V

         Note: 100  termination midpoint is on-chip and AC coupled to ground through a 40 pF capacitor.

32 TS83102G0B

                                                                                                                                          2101DBDC06/04
                                                                    TS83102G0B

Figure 36. Equivalent Data Output Buffer Circuit and ESD Protections

             VPLUSD                 VPLUSD             VPLUSD

             ESD                50                    50            ESD
             100 fF                                                 100 fF
                             -                               +
OUT                     ESD                                  ESD                    OUTB
                        60 fF                                60 fF
     Pad                                         10.5 mA                    Pad
     130 fF                                                                 130 fF

                                    DVEE = -5V

Figure 37. ADC Gain Adjust Equivalent Input Circuits and Protections

             VCC = 5V

                        ESD

                        65 fF                    0.9V                       0V

                               1 k

GA

     PAD                ESD               20
     130 fF             75 fF             10 pF
                                    GND
             VEE = -5V

                                    100 A                                      100 A

                                                       VEE = -5V

                                                                                                                                                                33

2101DBDC06/04
Figure 38. B/GB and PGEB Equivalent Input Schematics and ESD Protections

                                 GND                            GND                   GND
                                                                      1 k                   2 k
                                         ESD
                                         65 fF                                             -1.3V
                                                                                               250 A
                                                5 k

               B/GB                          ESD     250
                                             75 fF
                         PAD
                         130 fF

                                 VEE = -5V                                 VEE = -5V

Figure 39. DRRB Equivalent Input Schematics and ESD Protections

                                        GND                GND             GND
                                                    10 k
                                 ESD
                                 65 fF

               DRRB                                                        -2.6V         -1.3V
                                                                                      200 A
                     PAD                             200
                     130 fF                  ESD

                                             75 fF

                                 VEE = -5V

                                                    200

                                                                           VEE = -5V

34 TS83102G0B

                                                                                      2101DBDC06/04
                                                                                                                                                        TS83102G0B

Definition of Terms

Table 5. Definitions of Terms   Description
  Term
                                Probability to exceed a specified error threshold for a sample. An error code is a code that
BER     Bit Error Rate          differs by more than 4 LSB from the correct code

BW      Full-power Input        The analog input frequency at which the fundamental component in the digitally
        Bandwidth               reconstructed output has fallen by 3 dB with respect to its low frequency value (determined
                                by FFT analysis) for input at full-scale
DG      Differential Gain
                                The peak gain variation (in percent) at five different DC levels for an AC signal of 20% full-
DNL     Differential Non-       scale peak to peak amplitude. FIN = 5 MHz (TBC)
        linearity
                                The differential non-linearity for an output code (i) is the difference between the measured
DP      Differential Phase      step size of code (i) and the ideal LSB step size. DNL (i) is expressed in LSBs. DNL is the
FS MAX                          maximum value of all DNL (i). DNL error specification of less than 1 LSB guarantees that
FS MIN  Maximum Sampling        there are no missing output codes and that the transfer function is monotonic
FPBW    Frequency
        Minimum Sampling        The peak phase variation (in degrees) at five different DC levels for an AC signal of 20% full-
ENOB    Frequency               scale peak to peak amplitude. FIN = 5 MHz (TBC)
IMD3
INL     Full Power Input        Sampling frequency for which ENOB < 6 bits
        Bandwidth
                                Sampling frequency for which the ADC gain has fallen by 0.5 dB with respect to the gain
        Effective Number of     reference value. Performances are not guaranteed below this frequency
        Bits
                                Analog input frequency at which the fundamental component in the digitally reconstructed
        Inter Modulation        output waveform has fallen by 3 dB with respect to its low frequency value (determined by
        Distortion              FFT analysis) for input at full-scale -1 dB (-1 dBFS)

        Integral Non-linearity  ENOB = -S---I--N-----A----D----------1---.--7---6-----+-----2---0----l-o----g-----F--------s----A---/-----------2----  Where A is the actual input amplitude and V is the
                                                             6.02                                                                                       full-scale range of the ADC under test

                                The two tones third order intermodulation distortion (IMD3) rejection is the ratio of either
                                input tone to the worst third order intermodulation products

                                The integral non-linearity for an output code (i) is the difference between the measured input
                                voltage at which the transition occurs and the ideal value of this transition.
                                INL (i) is expressed in LSBs, and is the maximum value of all INL (i)

JITTER  Aperture Uncertainty    The sample to sample variation in aperture delay. The voltage error due to jitter depends on
                                the slew rate of the signal at the sampling point

NPR     Noise Power Ratio       The NPR is measured to characterize the ADC's performance in response to broad
                                bandwidth signals. When using a notch-filtered broadband white-noise generator as the
                                input to the ADC under test, the Noise-to-Power Ratio is defined as the ratio of the average
                                out-of-notch to the average in-notch power spectral density magnitudes for the FFT
                                spectrum of the ADC output sample test

NRZ     Non Return to Zero      When the input signal is larger than the upper bound of the ADC input range, the output code
ORT                             is identical to the maximum code and the out-of-range bit is set to logic one. When the input
        Overvoltage             signal is smaller than the lower bound of the ADC input range, the output code is identical to
        Recovery Time           the minimum code, and the out-of-range bit is set to logic one (it is assumed that the input
                                signal amplitude remains within the absolute maximum ratings)

                                Time to recover 0.2% accuracy at the output, after a 150% full-scale step applied on the
                                input is reduced to midscale

                                                                                                                                                                35

2101DBDC06/04
Table 5. Definitions of Terms (Continued)

PSRR   Power Supply           PSRR is the ratio of input offset variation to a change in power supply voltage
       Rejection Ratio

SFDR   Spurious Free          The ratio expressed in dB of the RMS signal amplitude, set at 1 dB below full-scale, to the
       Dynamic Range          RMS value of the next highest spectral component (peak spurious spectral component).
                              SFDR is the key parameter for selecting a converter to be used in a frequency domain
                              application (radar systems, digital receiver, network analyzer...). It may be reported in dBc
                              (i.e., degrades as signal level is lowered), or in dBFS (i.e. always related back to converter
                              full-scale)

SINAD  Signal to Noise and    The ratio expressed in dB of the RMS signal amplitude, set to 1 dB below full-scale, to the
       Distortion Ratio       RMS sum of all other spectral components, including the harmonics except DC

SNR    Signal to Noise Ratio  The ratio expressed in dB of the RMS signal amplitude, set to 1 dB below full-scale, to the
                              RMS sum of all other spectral components excluding the first five harmonics

SSBW   Small Signal Input     Analog input frequency at which the fundamental component in the digitally reconstructed
       Bandwidth              output waveform has fallen by 3 dB with respect to its low frequency value (determined by
                              FFT analysis) for input at full-scale -10 dB (-10 dBFS)

TA     Aperture Delay         The delay between the rising edge of the differential clock inputs (CLK,CLKB) (zero crossing
                              point), and the time at which (VIN, VINB) is sampled

TC     Encoding Clock         TC1 = minimum clock pulse width (high) TC = TC1 + TC2
       Period                 TC2 = minimum clock pulse width (low)

TD1    Time Delay from Data General expression is TD1 = TC1 + TDR - TOD with TC = TC1 + TC2 = 1 encoding clock

       to Data Ready          period

TD2    Time Delay from Data General expression is TD1 = TC1 + TDR - TOD with TC = TC1 + TC2 = 1 encoding clock

       Ready to Data          period

TF     Fall Time              Time delay for the output data signals to fall from 80% to 20% of delta between low level and
                              high level

THD    Total Harmonic         The ratio expressed in dBc of the RMS sum of the first five harmonic components, to the
       Distortion             RMS value of the measured fundamental spectral component

TOD    Digital Data           The delay from the falling edge of the differential clock inputs (CLK, CLKB) (zero crossing
       Output Delay           point) to the next point of change in the differential output data (zero crossing) with a
                              specified load

TPD    Pipeline Delay         The number of clock cycles between the sampling edge of an input data and the associated
                              output data being made available (not taking in account the TOD). For the JTS8388B the
                              TPD is 4 clock periods

TR     Rise Time              Time delay for the output data signals to rise from 20% to 80% of delta between the low level
                              and high level

TRDR   Data Ready Reset       Delay between the falling edge of the Data Ready output asynchronous Reset signal
       Delay                  (DDRB) and the reset to digital zero transition of the Data Ready output signal (DR)

TS     Settling Time          Time delay to achieve 0.2% accuracy at the converter output when an 80% full-scale step
                              function is applied to the differential analog input

VSWR   Voltage Standing       VSWR = (1 + S11) (1 S11) Where S11 is the reflection coefficient of the scattering
       Wave                                                             matrix. The VSWR over frequency measures the degree of

                              mismatching between the packaged ADC input impedance (ideally 50  or so) and the
                              transmission line's impedance. The packaged ADC input impedance (transmission line and
                              termination) is controlled so as to ensure VSWR < 1.2 :1 from DC up to 2.5 GHz. A VSWR of
                              1.2 :1 corresponds to a 0.039 dB insertion loss (20 dB return loss) - i.e. 99% power
                              transmitted and 1% reflected

36 TS83102G0B

                                                                                                               2101DBDC06/04
                               TS83102G0B

TS83102G0B Operating Features

Timing Information

Timing Value for        The timing values are defined in the "Electrical Operating Characteristics" on page 4.
TS83102G0B
                        The timing values are given at the package inputs/outputs, taking into account the package's
                        transmission line, bond wire, pad and ESD protections capacitance, as well as specified termi-
                        nation loads. The evaluation board propagation delays in 50  controlled impedance traces
                        are not taken into account. You should apply proper derating values corresponding to termina-
                        tion topology.

Propagation Time        The TOD and TDR timing values are given from the package pin to pin and do not include the
Considerations          additional propagation times between the device pins and input/output termination loads. For
                        the evaluation board, the propagation time delay is 6.1 ps/mm (155 ps/inch) corresponding to
                        a 3.4 dielectric constant (at 10 GHz) of the RO4003 used for the board.

                        If a different dielectric layer is used (for instance Teflon), you should use appropriate propaga-
                        tion time values.

                        TD1 and TD2 do not depend on propagation times because they are differential data (see
                        "Definition of Terms" on page 35).

                        TD1 and TD2 are also the most straightforward data to measure, because they are differential:
                        TD can be measured directly on the termination loads, with matching oscilloscope probes.

TOD-TDR Variation       Values for TOD and TDR track each other over the temperature (there is a 1% variation for
Over Temperature        TOD and TDR per 100 C temperature variation). Therefore the TOD and TDR variation over
                        temperature is negligible. Moreover, the internal (on-chip) skews between each TOD and TDR
Principle of Operation  data effect can be considered negligible. Consequently, the minimum values for TOD and
                        TDR are never more than 100 ps apart. The same is true for their maximum values.

                        However, the external TOD and TDR values can be dictated by the total digital data skews
                        between each TOD and TDR. These digital skews can include the MCM board, bonding wires
                        and output line length differences, as well as output termination impedance mismatches.

                        The external (on-board) skew effect has not been taken into account for the specification of
                        TOD and TDR minimum and maximum values.

                        The analog input is sampled on the rising edge of the external clock's input (CLK/CLKB) after
                        TA (aperture delay). The digitized data is available after 4 clock periods' latency (pipeline
                        delay [TPD]) on the clock's rising edge, after a typical propagation delay TOD. The Data
                        Ready differential output signal frequency (DR/DRB) is half the external clock's frequency. It
                        switches at the same rate as the digital outputs. The Data Ready output signal (DR/DRB)
                        switches on the external clock's falling edge after a propagation delay TDR.

                        If TOD equals TDR, the rising edge (True-False) of the differential Data Ready signal is placed
                        in the middle of the Output Data Valid window. This gives maximum setup and hold times for
                        external data acquisition.

                        A Master Asynchronous Reset input command DRRB (ECL compatible single-ended input) is
                        available for initializing the differential Data Ready output signal (DR/DRB). This feature is
                        mandatory in certain applications using interleaved ADCs or using a single ADC with demulti-
                        plexed outputs. Without Data Ready signal initialization, it is impossible to store the output
                        digital data in a defined order.

                                                                                                                                                                37

2101DBDC06/04
                   When used with Atmel's TS81102G0 1:4/8 8/10 bit DMUX, it is not necessary to initialize Data
                   Ready, as this device can start on either clock edge.

Principle of Data Ready Signal Control by DRRB Input Command

Data Ready Output  The Data Ready signal is reset on the DRRB input command's falling edge, on the ECL logical
Signal Reset       low level (-1.8V). DRRB may also be tied to VEE = - 5V for the Data Ready output signal mas-
                   ter reset. As long as DRRB remains at a logical low level, (or tied to VEE = - 5V), the Data
                   Ready output remains at a logical zero and is independent of the external free-running encod-
                   ing clock.

                   The Data Ready output signal (DR/DRB) is reset to a logical zero after TRDR.

                   TRDR is measured between the -1.3V point of the DRRB input command's falling edge and
                   the zero crossing point of the differential Data Ready output signal (DR/DRB).The Data Ready
                   Reset command may be a pulse of 1 ns minimum time width.

Data Ready Output  The Data Ready output signal restarts on the DRRB command's rising edge, on the ECL logi-
Signal Restart     cal high level (-0.8V).

                   DRRB may also be grounded, or may float, for normal free-running of the Data Ready output
                   signal. The Data Ready signal's restart sequence depends on the logical level of the external
                   encoding clock, at a DRRB rising edge instant:

                   The DRRB's rising edge occurs when the external encoding clock input (CLK/CLKB) is
                        LOW : the Data Ready output's first rising edge occurs after half a clock period on the
                        clock's falling edge, and a TDR delay time of 410 ps, as defined above.

                   The DRRB's rising edge occurs when the external encoding clock input (CLK/CLKB) is
                        HIGH : the Data Ready output's first rising edge occurs after one clock period on the
                        clock's falling edge, and a TDR delay time of 410 ps.

                   Consequently, as the analog input is sampled on the clock's rising edge, the first digitized data
                   corresponding to the first acquisition (N), after a Data Ready signal restart (rising edge), is
                   always strobed by the third rising edge of the Data Ready signal.

                   The time delay (TD1) is specified between the last point of a change in the differential output
                   data (zero crossing point) to the rising or falling edge of the differential Data Ready signal
                   (DR/DRB) [zero crossing point].

                   Note:  For normal initialization of the Data Ready output signal, the external encoding clock signal fre-
                          quency and level must be controlled. The minimum encoding clock sampling rate for the ADC is
                          150 Msps, due to the internal Sample and Hold drop rate. Consequently the clock cannot be
                          stopped.

38 TS83102G0B

                                                              2101DBDC06/04
                                                                                                             TS83102G0B

Timing Diagram

Figure 40. TS83102G0B Timing Diagram (2 Gsps Clock Rate) - Data Ready Reset Clock Held at LOW Level

                                              TA = 160 ps           N+2 N+3
                                                        N N+1
                                                                             TC = 500 ps

VIN/VINB        TOD = 360 ps                                                     TC1 TC2       TOD = 360 ps
                        TDR = 410 ps
CLK/CLKB                                              TPD = 4.0 Clock Period

Digital                                               N-5 N-4 N-3             N-2              N-1      N N+1
Outputs
                                                                TDR = 410 ps  500 ps                TD1 = TC1 + TDR - TOD
Data Ready                                                                                          = TC1 + 50 ps = 300 ps
DR/DRB
                                      TRDR = 1000 ps                                                         TD2 = TC2 + TOD - TDR
Data Ready                                   1 ns                                                            = TC2 - 50 ps = 200 ps
Reset

Figure 41. TS83102G0B Timing Diagram (2 Gsps Clock Rate) - Data Ready Reset Clock Held at HIGH Level

                                              TA = 160 ps           N+2 N+3
                                                  N N+1
                                                                             TC = 500 ps

VIN/VINB                                                                 TC1              TC2

CLK/CLKB                TOD = 360 ps                  TPD = 4.0 Clock Periods TOD = 360 ps

Digital         TDR = 410 ps                  N-5 N-4               N-3       N-2 N-1                  N N+1
Outputs
                              TRDR = 1000 ps          TDR = 410 ps             500 ps               TD1 = TC1 + TDR - TOD
Data Ready                            1 ns                                                          = TC1 + 50 ps = 300 ps
DR/DRB
                                                                                                             TD2 = TC2 + TOD - TDR
Data Ready                                                                                                   = TC2 - 50 ps = 200 ps
Reset

                                                                                                                                                                39

2101DBDC06/04
Analog Inputs (VIN/VINB)

Static Issues:       The ADC's front-end Track and Hold differential preamplifier has been designed to be entered
Differential Versus  either in differential or single-ended mode, up to the maximum operating speed of 2.2 Gsps,
Single-ended (Full-  without affecting dynamic performances (it does not require a single to differential balun).
scale Inputs)
                     In a single-ended input configuration, the in-phase full-scale input amplitude is 0.5V peak-to-
                     peak, centered on 0V (or -2 dBm into 50 ).

                     Figure 42. Typical Single-ended Analog Input Configuration (Full-scale)

                                        mV
                                                                                    VIN

                                        +250

                          500 mV              +250 mV                                          VINB = 0V
                          Full-scale
                          Analog Input

                                        -250
                                                                                                                                                       t

                     The analog full-scale input range is 0.5V peak-to-peak (Vpp), or -2 dBm into the 50  (100
                     differential) termination resistor.
                     In the differential mode input configuration, this means 0.25V on each input, or 125 mV
                     around 0V. The input common mode is ground.

                     Figure 43. Differential Inputs Voltage Span (Full-scale)

                                        mV             VIN                                     VINB

                                        +125

                          500 mV              +250 mV
                                                                                      -250 mV
                          Full-scale                                                                      0V

                          Analog Input

                                        -125
                                                                                                                                       t

Dynamic Issues:      The TS83102G0B analog input features a 100  (2%) differential input impedance
Input Impedance and  (2 x 50  // 0.3 pF). Each analog input (VIN,VINB) is terminated by 50  single-ended (100
VSWR                 differential) resistors (2% matching) soldered into the package cavity.

                     The transmission lines of the ADC package's analog inputs feature a 50  controlled imped-
                     ance. Each single-ended die input pad capacitance (taking into account the ESD protection) is
                     0.3 pF. This leads to a global input VSWR (including ball, package and bounding) of less than
                     1.2 from DC up to 2.5 GHz.

40 TS83102G0B

                                                                                                          2101DBDC06/04
                                                                              TS83102G0B

Clock Inputs (CLK/CLKB)

                       The TS83102G0B clock inputs are designed for either single-ended or differential operation.
                       The device's clock inputs are on-chip 100  (2 x 50 ) differentially terminated. The termina-
                       tion mid point is AC coupled to ground through a 40 pF on-chip capacitor. Therefore, either
                       ground or different common modes can be used (ECL, LVDS).

                       Note:  As long as VIH remains below the 1V peak, the ADC clock can be DC coupled. If VIH is higher
                              than the 1V peak, it is necessary to AC couple the signal via 100 pF capacitors, for example,

                              and to bias CLK and CLKB:
                              - CLK biased to ground via a 10 k resistor
                              - CLKB biased to ground via a 10 k resistor and to VEE via a 100 k resistor.

                       However, logic ECL or LVDS square wave clock generators are not recommended because of
                       poor jitter performances. Furthermore, the propagation times of the biasing tees used to offset
                       the common mode voltage to ECL or LVDS levels may not match. A very low-phase noise
                       (low jitter) sinewave input signal should be used for enhanced SNR performance, when digitiz-
                       ing high frequency analog inputs. Typically, when using a sinewave oscillator featuring a
                       -135 dBc/Hz phase noise, at 20 KHz from the carrier, a global jitter value (including the ADC
                       and the generator) of less than 200 fs RMS has been measured. If the clock signal frequency
                       is at fixed rates, it is recommended to narrow-band filter the signal to improve jitter
                       performance.

                       Note:  The clock input buffer's 100  termination load is on-chip and mid-point AC coupled (40 pF) to
                              the chip's ground plane, whereas the analog input buffer's 100  termination is soldered inside
                              the package cavity and mid-point DC coupled to the package ground plane.Therefore, driving
                              the analog input in single-ended mode does not perturb the chip's ground plane (since the ter-
                              mination mid-point is connected to the package ground plane). However, driving the clock input
                              in single-ended mode does perturb the chip's ground plane (since the termination mid-point is
                              AC coupled to the chip's ground plane). Therefore, it is required to drive the clock input in differ-
                              ential mode for minimum chip ground plane perturbation (a 4 dBm maximum operation is
                              recommended). The typical clock input power is 0 dBm. The minimum operating clock input
                              power is -4 dBm (equivalent to a 250 mV minimum swing amplitude), to avoid SNR performance
                              degradations linked to the clock signal's slew rate.

                       A single to differential balun with sqrt (2) ratio may be used (featuring a 50  input impedance
                       with 100  differential termination).

                       For instance:

                            4 dBm is equivalent to 1 Vpp into 50  and 1.4 Vpp into 100  termination (secondary).
                            0 dBm is equivalent to 0.632 Vpp into 50  and 0.632 x sqrt (2) = 0.894 Vpp into 100  ter-
                            mination (secondary), 0.226V at each clock input.

                       The recommended clock input's common mode is ground.

Differential Clock     Figure 44. Differential Clock Inputs - Ground Common Mode (Recommended)
Inputs Voltage Levels
(0 dBm Typical)                        V
                                                                         CLK
                                                                              CLKB
                              +0.23

                                                                              0V

                              -0.23
                                                                                                                         t

                                                                                                                                                                41

2101DBDC06/04
Equivalent Single-     Figure 45. Single-ended Clock Inputs - Ground Common Mode
ended Clock Input
Voltage Levels (0 dBm         V  CLK
Typical)
                       +0.32

                                      CLKB
                                                     0V

                       -0.32
                                                                                                        t

Noise Immunity Information

                                      The circuit's noise immunity performance begins at the design level. Efforts have been made
                                      on the design to make the device as insensitive as possible to chip environment perturbations,
                                      which may result from the circuit itself or be induced by external circuitry (cascode stage's iso-
                                      lation, internal damping resistors, clamps, internal on-chip decoupling capacitors.)

                                      Furthermore, the fully differential operation from the analog input up to the digital output pro-
                                      vides enhanced noise immunity by common mode noise rejection. The common mode noise
                                      voltage induced on the differential analog and clock inputs is cancelled out by these balanced
                                      differential amplifiers.

                                      Moreover, proper active signal shielding has been provided on the chip to reduce the amount
                                      of coupled noise on the active inputs. The analog and clock inputs of the TS83102G0B device
                                      have been surrounded by ground pins, which must be directly connected to the external
                                      ground plane.

Digital Outputs: Termination and Logic Compatibility

                                      Each single-ended output of the TS83102G0B's differential output buffers are internally 50
                                      terminated, and feature a 100  differential output impedance. The 50  resistors are con-
                                      nected to the VPLUSD digital power supply. The TS83102G0B output buffers are designed to
                                      drive 50  controlled impedance lines properly terminated by a 50  resistor. A 10.5 mA bias
                                      current flowing alternately into one of the 50  resistors when switching, ensures a 0.25V
                                      single-ended voltage drop across the resistor (0.5V differential).

                                      Each single-ended output transmission line length must be kept identical (< 3 mm). Mis-
                                      matches in the differential line lengths may cause variations in the output differential common
                                      mode.

                                      It is recommended to bypass the midpoint of the differential 100  termination with a 47 pF
                                      capacitor, so as to avoid common mode perturbations in case of a slight mismatch in the dif-
                                      ferential output line lengths.

42 TS83102G0B

                                                                                                           2101DBDC06/04
                                                                                     TS83102G0B

                      See the recommended termination scenarios in Figures 46. and 47. below.

                      Note:  Since the output buffers feature a 100  differential output impedance, it is possible to directly
                             drive high the input impedance storing registers without terminating the 50  transmission lines.
                             Timewise, this means that the incident wave reflects at the 50  transmission line output and
                             travels back to the 50  data output buffer. Since the buffer output impedance is 50 , no
                             back reflection occurs and the output swing is doubled.

VPLUSD Digital Power   For differential ECL digital output levels: VPLUSD should be supplied with -0.8V (or
Supply Settings            connected to ground via a 5  resistor to ensure the -0.8 voltage drop).

                      For the LVDS digital output logic compatibility: VPLUSD should be tied to 1.45V
                           (75 mV).

                      If used with the TS81102G0 DMUX, VPLUSD can be set to ground.

ECL Differential      Figure 46. 50  Terminated Differential Outputs (Recommended)
Output Termination
Configurations                VPLUSD = -0.8V

                      50     50       Zc = 50                                        VOL typ = -1.17V
                                                                                     VOH typ = -0.94V
                                      Zc = 50                     OUT
                                                   50            OUTB                Differential Output Swing:
                                                                                     0.23V = 0.46 Vpp
                                                        50
                                                                                     Common Mode Level = -1.05V

                             10.5 mA                    47 pF

                      Figure 47. Unterminated Differential Outputs (Optional)

                              VPLUSD = -0.8V

                      50     50       Zc = 50                                        VOL typ = -1.4V
                                                                                     VOH typ = -0.94V
                                                                               OUT
                                                                               OUTB  Differential Output Swing:
                                                                                     0.46V = 0.92 Vpp

                                      Zc = 50

                                                                                     Common Mode Level = -1.17V

                             10.5 mA

                                                                                                                                                                43

2101DBDC06/04
LVDS Differential  Figure 48. 50  Terminated Differential Outputs (Recommended)
Output Loading
Configurations             VPLUSD = 1.45V

LVDS Logic         50   50                             Zc = 50                                                   VOL typ = 1.09V
Compatibility                                                                                                    VOH typ = 1.31V
                                                       Zc = 50                                   OUT
                                                                    50                          OUTB             Differential Output Swing:
                                                                                                                 0.23 Vp = 0.46 Vpp
                                                                                       50
                                                                                                                 Common Mode Level = 1.20V

                        10.5 mA                                                        47 pF

                   Figure 49. Unterminated Differential Outputs (Optional)

                           VPLUSD = 1.45V

                   50   50                             Zc=50                                                     VOL typ = 0.85V
                                                       Zc=50                                                     VOH typ = 1.31V
                                                                                              OUT
                                                                                              OUTB               Differential Output Swing:
                                                                                                                 0.46V = 0.92 Vpp

                                                                                                                 Common Mode Level = -1.08V

                        10.5 mA

                   Figure 50. LVDS Format (Refer to the IEEE Standards 1596.3 - 1994): 1125 mV < Common
                   Mode <1275 mV and 250 mV < Output Swing < 400 mV

                           Common Mode
                   Each Single-ended Output

                   Swing Max                                                              Swing Max              Output Swing Max = 300 mVp
                                  Voh Max = 1.575V                                     True-False Output                      Output Swing Min = 200 mVp

                                                       Swing Min

                                                                            CM Max

                                             Voh Min              Vol Max   = 1275 mV                                                        0V

                                             = 1.575V             = 1.075V  CM Min

                                                                            = 1125 mV

                                                                                              False-True Output

                        Vol Min = 0.825V

44 TS83102G0B

                                                                                                                 2101DBDC06/04
                           TS83102G0B

Main Functions of the ADC

Out-of-range Bit       The out-of-range bit reaches a logical high state when the input exceeds the positive full-scale
(OR/ORB)               or falls below the negative full-scale. When the analog input exceeds the positive full-scale,
                       the digital outputs remain at a logical high state with OR/ORB at a logical one. When the ana-
                       log input falls below the negative full-scale, the digital outputs remain at a logical low state,
                       with OR/ORB at a logical one again.

Bit Error Rate (BER)   The TS83102G0B's internal regeneration latches indecisions (for inputs very close to the
                       latches' threshold). This may produce errors in the logic encoding circuitry, leading to large
                       amplitude output errors.

                       This is because the latches regenerate the internal analog residues into logical states with a
                       finite voltage gain value (Av) within a given positive amount of time D(t): Av = exp (D (t)/t), with
                       t being the positive regeneration time constant feedback.

                       The TS83102G0B has been designed to reduce the probability of such errors occuring to
                       10-12 (measured for the converter at 2 Gsps). A standard technique for reducing the ampli-
                       tude of such errors down to 1 LSB consists in setting the digital output data to gray code
                       format. However, the TS83102G0B has been designed to feature a Bit Error Rate of 10-12
                       with a binary output format.

Gray or Binary Output  To reduce the amplitude of such errors when they occur, it is possible to choose between the
Data Format Selection  binary or gray output data format by storing gray output codes.

Pattern Generator      Digital data format selection:
Function                BINARY output format if B/GB is floating or GND.
                        GRAY output format if B/GB is connected to VEE.

                       The pattern generator function (enabled by connecting pin A9 PGEB to VEE = -5V) allows you
                       to rapidly check the ADC's operation thanks to a checker board pattern delivered internally to
                       the ADC. Each of the ADC's output bits should toggle from 0 to 1 successively, giving
                       sequences such as 0101010101 and 1010101010 every 2 cycles. This function is disabled
                       when PGEB is left floating or connected to Ground.

DECB/DIODE:            The DECB/DIODE pin is provided to enable the decimation function and monitor the die junc-
Junction Temperature   tion temperature.
Monitoring and Output
Decimation Enable      When VEE = -5V, the ADC runs in "decimation by 32" mode (1 out of 32 data is output from the
                       ADC, thus reducing the data rate by 32).

                       When the DECB/DIODE pin is left floating or connected to Ground, then the ADC is said to be
                       in a "normal" mode of operation (the output data is not decimated) and can be used for die
                       junction temperature monitoring only.

                       If you do not intend to use the die junction temperature monitoring function, the DECB/DIODE
                       pin (A10) has to be left either floating or connected to ground.

                       The decimation function can be used to debug the ADC at initial stages. This function enables
                       you to reduce the ADC output rate by 32, thus reducing the time of the ADC's debug phase at
                       the maximum speed rate, and is compatible with industrial testing environments.

                                                                                                                                                                45

2101DBDC06/04
                        When this function is active, the ADC outputs only 1 out of 32 bits of data, resulting in a data
                        rate 32 times slower than the clock rate.

                        Note: The ADC decimation test mode is different from the pattern generator function, which is used to
                                    check the ADC's outputs.

External Configuration  Because of the use of one internal diode-mounted transistor (used for junction temperature
Description             monitoring), you have to implement external head-to-tail protection diodes so as to avoid
                        potential reverse current flows, which can damage the internal diode component.
Configuration 1
                        Two external configurations are possible:
                         Configuration 1: allows both junction temperature monitoring and output data decimation.
                         Configuration 2: allows junction temperature monitoring only.

                        This external configuration allows you to apply the requested levels to activate output data

                        decimation (VEE = -5V) and at the same time monitor the junction temperature diode (this
                        explains why 7 protection diodes are needed in the other direction, as shown in Figure 51).

                        Figure 51. Recommended Diode Pin Implementation Allowing for Both Die Junction Temper-
                        ature Monitoring Function and Decimation Mode

                                                                                                                                                                              IGND           1 mA
                                                                                                                                                                              Idiode
                        ADC Pin
                            A10

                                                                                                                                                                              Vdiode

                                                                                                                                                                                          V

                        Gnd                                                                                                                                                   VGND

                        Figure 52. Diode Pin Implementation for Decimation Activation

                        ADC Pin                                                                                                                                               VEE = -5 V
                            A10

                                                                                                                                                                         Gnd

46 TS83102G0B

                                                                                                                                                                                                   2101DBDC06/04
                                                                                             TS83102G0B

Configuration 2:      Note: In the preliminary specification, Atmel recommends the use of 2 x 3 head-to-tail protection
                                  diodes.

                      Figure 53. Diode Pin Implementation of Die Junction Temperature Monitoring Function Only

                                                                  ADC Pin            IGND          1mA
                                                                       A10                   V
                                                                                     Idiode
                                                                     GND            Vdiode

                                                                                    VGND

Junction Temperature  The forward voltage drop (VDIODE), across the diode component, versus the junction tempera-
Diode Transfer        ture (including the chip's parasitic resistance) is given in the following graph (IDIODE = 1 mA).
Function

                      Figure 54. Junction Temperature Versus Diode Voltage for l = 1 mA

                      Diode Voltage (mV)  9 50
                                          940
                                          930         10  20  30  40        50  60  70  80   90 100 110
                                          920
                                          9 10
                                          900
                                          890
                                          880
                                          8 70
                                          860
                                          8 50
                                          840
                                          830
                                          820
                                          8 10
                                          800
                                          79 0

                                               -10 0

                                                                                             Jonction Temperature (C)

                                                                                                                                                                47

2101DBDC06/04
ADC Gain Control          The ADC gain is adjustable by using pin R9 of the CBGA package. The gain adjust transfer
                          function is shown below.
                                          ADC Gain
                          Figure 55. Gain Adjust Transfer Function

                                                           1.30
                                                           1.20

                                                           1.10
                                                                                                                                    Typical

                                                           1.00

                                                           0.90
                                                                                                                                                Min

                                                           0.80

                                                           0.70

                                                           0.60

                                                           0.50
                                                                  -0.5 -0.4 -0.3 -0.2 -0.1 0 0.1 0.2 0.3 0.4 0.5
                                                                                                      VGA Gain Adjust Voltage (V)

Sampling Delay Adjust     The sampling delay adjust (SDA pin) enables you to fine-tune the sampling ADC aperture
                          delay TAD around its nominal value (160 ps). This functionality is enabled with the SDAEN
                          signal, which is active when tied to VEE and inactive when tied to GND.

                          This feature is particularly interesting for interleaving ADCs to increase the sampling rate.

                          The variation of the delay around its nominal value as a function of the SDA voltage is shown
                          in Figure 56 (simulation result).

Figure 56. Typical Tuning Range (120 ps for Applied Control Voltage Varying Between -0.5V and 0.5V on the SDA Pin)

          400 p                                     Delay in the Variable Delay Cell at 60 C
          300 p

Delay(s)

          200 p

          100 p           -400 m  -300 m  -200 m    -100 m  0.00         100 m                200 m  300 m  400 m  500
                  -500 m

                                                            SDA Voltage

48 TS83102G0B

                                                                                                                   2101DBDC06/04
                                                                                                                                                                                                                                                                       TS83102G0B

TSEV83102G0B Evaluation Board

Figure 57. Schematic Board View

                                                                                                        150.00 mm

                                                                                                                                         ADC 10 bits 2 Gsps Packaged
                                                                   Differential data outputs including data ready 2 x 48 pins connector 2.54 mm pitch Evaluation Board

                                             48                                                                                                                                                                                                              General Design
                                                   GND
                                                       D948                                                                                                                                                                                   1              Without Drivers
                                                           D9b
                                                               GND
                                                                   GND
                                                                       D8
                                                                            D8b
                                                                                GND
                                                                                    GND
                                                                                       D7
                                                                                           Db7
                                                                                               GND
                                                                                                   GND
                                                                                                       D6
                                                                                                           D6b
                                                                                                                GND
                                                                                                                    GND
                                                                                                                       D5
                                                                                                                            D5b
                                                                                                                                GND
                                                                                                                                    GND
                                                                                                                                        D4
                                                                                                                                            D4b
                                                                                                                                                GND
                                                                                                                                                    GND
                                                                                                                                                         DR
                                                                                                                                                             DRb
                                                                                                                                                                 GND
                                                                                                                                                                     GND
                                                                                                                                                                         D3
                                                                                                                                                                             D3b
                                                                                                                                                                                 GND
                                                                                                                                                                                    GND
                                                                                                                                                                                         D2
                                                                                                                                                                                             D2b
                                                                                                                                                                                                 GND
                                                                                                                                                                                                     GND
                                                                                                                                                                                                         D1
                                                                                                                                                                                                             D1b
                                                                                                                                                                                                                 GND
                                                                                                                                                                                                                     GND
                                                                                                                                                                                                                         D0
                                                                                                                                                                                                                             D0b
                                                                                                                                                                                                                                 GND
                                                                                                                                                                                                                                     GND
                                                                                                                                                                                                                                         PC
                                                                                                                                                                                                                                              PCb
                                                                                                                                                                                                                                                 GND

                                                                                                                                                                                                                                                         48

                                             GND              GND  GND  GND                    GND                GND  GND  GND                        GND     GND            GND               GND                                           GND                 2 mm
                                                                                                                                                                                                                                                                banana
54.00mm                                           50 ohm                                                                                                                                                                                                                         71.0 mm
                                             termination                                                                                                                                                                                                     VDD
                                                                                               66 mm                   66 mm +/- 5 mm                                                                                                              GND       GND
                                                 resistor                                             +/- 5 mm                                                                                                           72 mm bout de piste                 VEET
                                                                                                                                                     +/- 5 mm                                                                                                GND
                                                 50 ohm                                                                                       66 mm                                                                                                          B/GB
                                              microstrip                                                                                                                                                                                                     I-GND
                                                                                                                                                                                                                                                                                          120.0 mm
                                                     lines                                                                                                                                                                                                         Diode

                                               GAIN                                                                                                                                                                                                          I-Diode
                                                                                                                                                                                                                                                             V-Diode
                                             ADC Gain Adjust                                                                                                                                                                                                 V-GND

                                                     25.00mm                                                                                                                                                                                                 TEST

                                                                                                                                                               VCC                                                                                           GND
                                                                                                                                                                                                                                                              VPLUSD
                                                                                                                                                                      B/GB
                                                                                                                                                                                                                                                                        Package
         Differential                        VINb                                  GND                                                        3.00 mm            GND               COMPONENT                                                                 DVEE Axe
             analog                                                                                                                                                                           SIDE                                                           GND
               inputs                         VIN                     Same length +/- 0.2mm                                                                    TEST                                                                                          VCC
                                                                                                                                                                     3.00 mm         COPYRIGHT
61.60 mm                                     CAL2                               VIN single                                                                                    MADE IN FRANCE                                                                     5. .00 mm
      50.00 mm                                                              42.0 mm length
                    34.50 mm                    Control                                                                                                                          THOMSON/TCS
                                   17.40 mm       Line                       50 ohm                                                                                                  2GSPS ADC
                                                                           microstrip                                                                                                   2000-xx-A

                                                                                lines                                                                            SDA                1                                                         GND
                                                                                                                                                                      CIBEL 2000.xx                                                           VEE
                                                                                                             GND                                          50 ohm
                                                                                Offset Adjust                               42.0 +/- 0.2mm             microstrip     10.00 mm                                                                               .5.00 mm
                                                                       length                                                  Same length =                              GND
                                                                   50 +/- 0.2 mm                                                                             lines
                                                                                                                                                                             Adjust
                                                                                                                                                                                Sampling Delay

                                                                                                                                                                                  SDA

                                                                          CAL1                      DRRB CLKb CLK
                                                                                                           Differential clock inputs
                                                                   17.40 mm

           Board Size : 12.0 x 15.0 cm                                  3. 7.60 mm
                                                                                 5. 0.80 mm
4 holes on 44.0 mm square, diam 2.2                                                        6. 6.30 mm
for heatsink mounting / centered on packaged                                                          78.00 mm
device

Note: For more details, refer to the TSEV83102G0BGL Evaluation Board datasheet.

                                                                                                                                                                49

2101DBDC06/04
Applying the TS83102G0B with the TS81102G0 Demultiplexer

                                      The TS83102G0B output data rate can be demultiplexed 4 or 8 times by using the
                                      TS81102G0 (8/10-bit parallel channel 2 Gsps 1:4/1:8 demultiplexer).

                                      The ADC's evaluation of static and dynamic performances can be done using the
                                      TSEV83102G0BGL ADC evaluation board, coupled with the TS81102G0 DMUX evaluation
                                      board and an acquisition system.

                                      The following block diagram shows a typical characterization set-up.

Figure 58. Characterization Setup

                                        Data Ready  ClkIn            Data Out  High Speed
                                          Data In                         8    Acquisition
                                                            DEMUX
                                 ADC                          Board              System
                                 Board
                        Vin
Synchronization  1 GHz  ADC Clk

                                                                     Data Out

                 2 GHz                                                         HF Oscillo

A separate technical specification of the TS81102G0 demultiplexer is available. Refer to this
document for further information on the device.

Note: For more information, refer to the "DEMUX and ADCs Application Notes".

50 TS83102G0B

                                                                               2101DBDC06/04
                                                                                                                                             TS83102G0B

Package Description

Hermetic CBGA 152 Outline Dimensions

Figure 59. Mechanical Description Bottom View

                                                Chamfer 0.4 (x 4)

                                                                                                                             Metalic Cap
                                                                                                                             9.27 x 9.27 mm

                                                                                                                                                            21.00 mm 0.20
                                                                                                                                                                 -B-

                                                                                                                                             1.27 mm pitch

            1                                               21.00 mm 0.20
                       A
                                                                                     -A-
Pin A1 Index
(no ball)                 152 x O D = 0.80 0.10 mm
                                0.20 T A B (Position of array of columns/ref A and B)
                                0.15 T (Position of balls within array)

Ceramic body size : 21 x 21 mm
Ball pitch : 1.27 mm
Cofired : Al2O3
Optional: discrete capacitor mounting lands on the top side of the package for extra decoupling.

                                                                                                                                                                51

2101DBDC06/04
Figure 60. Isometric View

Figure 61. Package Top View

                                                                      21.00 mm sq

                            4.335 mm
                        9.085 mm                                                                                                        4.335 mm
                                                            2.50 mm

                                                                                                                             10.685 mm

                                       7.20 mm sq                                                                                                    These lands are designed for
                                       9.00 mm sq                                                                                                    discrete capacitor device
                                                                                                                                                     0603 size (1.6 x 0.8 mm)
               2.50 mm
                                                                                                                                        2.50 mm

                                                                                        9.270 mm

                                                                                   Marking Area 1
                     Marking           2.50 mm
                       Area 2                                                                                   5.605 mm

                           6.815 mm                                                CuW is connected                                               Pin A1 Index
                                                                                   to VEE                                                         (0.50 mm Full Circle)
               CuW 7.2 mm sq
               is brazed on 9.0 mm sq
               metallization

52 TS83102G0B

                                                                                                                                                  2101DBDC06/04
                                                   TS83102G0B

Figure 62. Package Top View with Optional Discrete Capacitors

                                                                      21.00 mm sq

       4.335 mm  9.085 mm                                                                                                                4.335 mm
                                                        2.50 mm

                                                                                                                              10.685 mm

                                 7.20 mm sq
                                 9.00 mm sq

       2.50 mm                                                                                                                           2.50 mm

                 Marking                     9.270 mm                                                                                              Capacitor discrete devices
                   Area 2                                                                                                                          are 0603 size (1.6 x 0.8 mm)
                                                                                                                                                   Thickness 0.8 mm
                       6.815 mm                                                                                                                    Weight 3 - 4 mg each

                                 2.50 mm
                                                                                                               5.605 mm
                                             Marking Area 1

       CuW 7.2 mm sq                         CuW is connected                                                                                      Pin A1 Index
       is brazed on 9.0 mm sq                to VEE                                                                                                (0.50 mm Full Circle)
       metalization

Note:  For additional decoupling of power supplies, extra land capacitors can be used, as shown in Fig-
       ure 62. They are not required if following the evaluation board's decoupling recommendations or
       if using standard power supply sources (performance results of the device have proven to be
       equivalent without these capacitors).

                                                                                                                                                                53

2101DBDC06/04
Figure 63. Cross Section

                                                  CBGA 152 21x21 mm Cross Section
                                                  10 bits/2 Gsps ADC. External heatsink required

               Al2O3 ceramic                 0.25                                                   Low T Solder balls
                                                                                              0.15  Diam 0.76 mm on 1.27 mm grid

                                                                                                    Combo Lid soldered
                                                                                                    9.27 mm SQ
                                                                                                    0.254 mm thick
                                                                                                    Grounded

               CuW Heat Spreader
               brazed on Al2O3
               at VEE=-5 Volt potential

                          Location for
                          external heatsink

                                                                  0.80 mm

                                                                  1.27 mm

                                             1.25
                                             +/- 0.12 mm 0.65 mm

                                             0.50 +/- 0.05 mm

54 TS83102G0B

                                                                                                                                  2101DBDC06/04
                                                                             TS83102G0B

Ordering Information

  Part Number         Package   Temperature Range       Screening Level            Comments

TS83102G0BCGL         CBGA 152                "C"        Standard product         Evaluation Board
TS83102G0BVGL        CBGA 152      0C TSEV83102G0BGL        CBGA 152
                                              "V"              Prototype                  sink)
JTS83102G0-1V1B            Die    -20C                                                           Visual inspection  (please contact your local
                                          Ambient
                                                                                 Atmel sales office)
                                          Ambient

                                                                                                                                                                55

2101DBDC06/04
Atmel Corporation             Atmel Operations                       RF/Automotive
                                                                       Theresienstrasse 2
  2325 Orchard Parkway        Memory                                   Postfach 3535
  San Jose, CA 95131, USA       2325 Orchard Parkway                   74025 Heilbronn, Germany
  Tel: 1(408) 441-0311          San Jose, CA 95131, USA                Tel: (49) 71-31-67-0
  Fax: 1(408) 487-2600          Tel: 1(408) 441-0311                   Fax: (49) 71-31-67-2340
                                Fax: 1(408) 436-4314
Regional Headquarters                                                  1150 East Cheyenne Mtn. Blvd.
                              Microcontrollers                         Colorado Springs, CO 80906, USA
Europe                          2325 Orchard Parkway                   Tel: 1(719) 576-3300
  Atmel Sarl                    San Jose, CA 95131, USA                Fax: 1(719) 540-1759
  Route des Arsenaux 41         Tel: 1(408) 441-0311
  Case Postale 80               Fax: 1(408) 436-4314                 Biometrics/Imaging/Hi-Rel MPU/
  CH-1705 Fribourg                                                   High Speed Converters/RF Datacom
  Switzerland                   La Chantrerie
  Tel: (41) 26-426-5555         BP 70602                               Avenue de Rochepleine
  Fax: (41) 26-426-5500         44306 Nantes Cedex 3, France           BP 123
                                Tel: (33) 2-40-18-18-18                38521 Saint-Egreve Cedex, France
Asia                            Fax: (33) 2-40-18-19-60                Tel: (33) 4-76-58-30-00
  Room 1219                                                            Fax: (33) 4-76-58-34-80
  Chinachem Golden Plaza      ASIC/ASSP/Smart Cards
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  Fax: (852) 2722-1369
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Japan                           Colorado Springs, CO 80906, USA
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  Japan                         Scottish Enterprise Technology Park
  Tel: (81) 3-3523-3551         Maxwell Building
  Fax: (81) 3-3523-7581         East Kilbride G75 0QR, Scotland
                                Tel: (44) 1355-803-000
                                Fax: (44) 1355-242-743

                                                                                                                Literature Requests
                                                                                                                            www.atmel.com/literature

                                                                                                                            For more information, please contact:
                                                                                                                            hotline-bdc@gfo.atmel.com

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