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TS80C51RA2-VCBD

器件型号:TS80C51RA2-VCBD
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Atmel (Microchip)
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器件描述

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TS80C51RA2-VCBD器件文档内容

                                                                TS80C51RA2/RD2
                                                         TS83C51RB2/RC2/RD2
                                                         TS87C51RB2/RC2/RD2

High Performance 8-bit Microcontrollers

1. Description

Atmel Wireless & Microcontrollers TS80C51Rx2 is high    The fully static design of the TS80C51Rx2 allows to
performance CMOS ROM, OTP, EPROM and ROMless            reduce system power consumption by bringing the clock
versions of the 80C51 CMOS single chip 8-bit            frequency down to any value, even DC, without loss of
microcontroller.                                        data.

The TS80C51Rx2 retains all features of the 80C51 with   The TS80C51Rx2 has 2 software-selectable modes of
extended ROM/EPROM capacity (16/32/64 Kbytes), 256      reduced activity for further reduction in power
bytes of internal RAM, a 7-source , 4-level interrupt   consumption. In the idle mode the CPU is frozen while
system, an on-chip oscilator and three timer/counters.  the timers, the serial port and the interrupt system are still
                                                        operating. In the power-down mode the RAM is saved
In addition, the TS80C51Rx2 has a Programmable          and all other functions are inoperative.
Counter Array, an XRAM of 256 or 768 bytes, a
Hardware Watchdog Timer, a more versatile serial
channel that facilitates multiprocessor communication
(EUART) and a X2 speed improvement mechanism.

2. Features                                              Hardware Watchdog Timer (One-time enabled with

80C52 Compatible                                          Reset-Out)

    8051 pin and instruction compatible                2 extra 8-bit I/O ports available on RD2 with high
    Four 8-bit I/O ports
    Three 16-bit timer/counters                           pin count packages
    256 bytes scratchpad RAM
                                                         Asynchronous port reset
High-Speed Architecture                               Interrupt Structure with

    40 MHz @ 5V, 30MHz @ 3V                               7 Interrupt sources,
    X2 Speed Improvement capability (6 clocks/             4 level priority interrupt system

        machine cycle)                                  Full duplex Enhanced UART
        30 MHz @ 5V, 20 MHz @ 3V (Equivalent to
        60 MHz @ 5V, 40 MHz @ 3V)                            Framing error detection
                                                             Automatic address recognition
Dual Data Pointer
On-chip ROM/EPROM (16K-bytes, 32K-bytes, 64K-          Low EMI (inhibit ALE)
                                                         Power Control modes
    bytes)
                                                             Idle mode
On-chip eXpanded RAM (XRAM) (256 or 768 bytes)             Power-down mode
Programmable Clock Out and Up/Down Timer/                  Power-off Flag

    Counter 2                                           Once mode (On-chip Emulation)
                                                         Power supply: 4.5-5V, 2.7-5.5V
Programmable Counter Array with                        Temperature ranges: Commercial (0 to 70oC) and

    High Speed Output,                                    Industrial (-40 to 85oC)
    Compare / Capture,
    Pulse Width Modulator,                            Packages: PDIL40, PLCC44, VQFP44 1.4, CQPJ44
    Watchdog Timer Capabilities
                                                            (window), CDIL40 (window), PLCC68, VQFP64
                                                            1.4, JLCC68 (window)

Rev. C - 06 March, 2001                                 1
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

   PDIL40

   PLCC44      ROM (bytes)           EPROM (bytes) XRAM (bytes)                                 TOTAL RAM                      I/O
                                                                                                     (bytes)

   VQFP44 1.4

   TS80C51RA2        0                     0                        256                                                512     32

   TS80C51RD2        0                     0                        768                                                1024    32

   TS83C51RB2        16k                   0                        256                                                512     32

   TS83C51RC2        32k                   0                        256                                                512     32

   TS83C51RD2        64k                   0                        768                                                1024    32

   TS87C51RB2        0                     16k                      256                                                512     32

   TS87C51RC2        0                     32k                      256                                                512     32

   TS87C51RD2        0                     64k                      768                                                1024    32

     PLCC68    ROM (bytes)           EPROM (bytes) XRAM (bytes)                                 TOTAL RAM                      I/O
   VQFP64 1.4                                                                                        (bytes)

   TS80C51RD2        0                     0                        768                                                1024    48

   TS83C51RD2        64k                   0                        768                                                1024    48

   TS87C51RD2        0                     64k                      768                                                1024    48

3. Block Diagram

                            RxD
                                TxD
                                                             Vcc
                                                                  Vss
                                                                                              ECI
                                                                                                    PCA
                                                                                                             T2EX
                                                                                                                    T2

                            (3) (3)                                                (1) (1) (1) (1)

       XTAL1                EUART    RAM           ROM              XRAM              PCA                              Timer2
       XTAL2                         256x8      /EPROM
                                                0/16/32/64Kx8 256/768x8
   ALE/ PROG
          PSEN                        C51       IB-bus
                                     CORE
       EA/VPP
             RD (3)  CPU
            WR (3)
                            Timer 0 INT                    Parallel I/O Ports & Ext. Bus                               Watch
                            Timer 1 Ctrl                                                                                Dog
                                                                                      Port   4  Port 5
                            (3) (3) (3) (3)     Port    0  Port  1  Port  2  Port  3    (2)       (2)

                        RESET
                                    T0
                                         T1

                                                  INT0
                                                       INT1

                                                                      P0
                                                                               P1
                                                                                        P2
                                                                                                 P3
                                                                                                          P4
                                                                                                                   P5

                                           (1): Alternate function of Port 1
                                           (2): Only available on high pin count packages
                                           (3): Alternate function of Port 3

2                                                                                                                              Rev. C - 06 March, 2001
                                                                    TS80C51RA2/RD2
                                                              TS83C51RB2/RC2/RD2
                                                              TS87C51RB2/RC2/RD2

4. SFR Mapping

The Special Function Registers (SFRs) of the TS80C51Rx2 fall into the following categories:

C51 core registers: ACC, B, DPH, DPL, PSW, SP, AUXR1
I/O port registers: P0, P1, P2, P3, P4, P5
Timer registers: T2CON, T2MOD, TCON, TH0, TH1, TH2, TMOD, TL0, TL1, TL2, RCAP2L, RCAP2H
Serial I/O port registers: SADDR, SADEN, SBUF, SCON
Power and clock control registers: PCON
HDW Watchdog Timer Reset: WDTRST, WDTPRG
PCA registers: CL, CH, CCAPiL, CCAPiH, CCON, CMOD, CCAPMi
Interrupt system registers: IE, IP, IPH
Others: AUXR, CKCON

          Bit            Table 1. All SFRs with their address and their reset value
     addressable                                               Non Bit addressable

     0/8          1/9        2/A        3/B        4/C        5/D        6/E                 7/F

F8h                   CH     CCAP0H     CCAP1H     CCAPL2H    CCAPL3H    CCAPL4H                          FFh
                  0000 0000
                             XXXX XXXX XXXX XXXX XXXX XXXX XXXX XXXX XXXX XXXX

F0h       B                                                                                               F7h
     0000 0000

E8h     P5 bit        CL     CCAP0L     CCAP1L     CCAPL2L    CCAPL3L    CCAPL4L                          EFh
     addressable  0000 0000
                             XXXX XXXX XXXX XXXX XXXX XXXX XXXX XXXX XXXX XXXX
     1111 1111

E0h     ACC                                                                                               E7h
     0000 0000

D8h    CCON          CMOD    CCAPM0     CCAPM1     CCAPM2     CCAPM3     CCAPM4                           DFh
     00X0 0000    00XX X000  X000 0000  X000 0000  X000 0000  X000 0000  X000 0000

D0h     PSW                                                                                               D7h
     0000 0000

C8h   T2CON          T2MOD   RCAP2L     RCAP2H         TL2       TH2                                      CFh
     0000 0000    XXXX XX00  0000 0000  0000 0000  0000 0000  0000 0000

C0h     P4 bit                                                                                 P5 byte    C7h
     addressable                                                                             addressable

     1111 1111                                                                               1111 1111

B8h       IP       SADEN                                                                                  BFh
     X000 000     0000 0000

B0h       P3                                                                                     IPH      B7h
     1111 1111                                                                               X000 0000

A8h       IE       SADDR                                                                                  AFh
     0000 0000    0000 0000

A0h       P2                    AUXR1                                       WDTRST            WDTPRG      A7h
     1111 1111               XXXX0XX0                                    XXXX XXXX           XXXX X000

98h     SCON           SBUF                                                                               9Fh
     0000 0000    XXXX XXXX

90h       P1                                                                                              97h
     1111 1111

88h     TCON        TMOD         TL0        TL1       TH0        TH1        AUXR                CKCON     8Fh
     0000 0000    0000 0000  0000 0000  0000 0000  0000 0000  0000 0000  XXXXXX00            XXXX XXX0

80h       P0          SP        DPL        DPH                                                 PCON       87h
     1111 1111    0000 0111  0000 0000  0000 0000                                            00X1 0000

     0/8          1/9        2/A        3/B        4/C        5/D        6/E                 7/F

     reserved

Rev. C - 06 March, 2001                                                                                        3
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

5. Pin Configuration

      P1.0 / T2            1             40 VCC                                                             P1.4
   P1.1 / T2EX             2                                                                                    P1.3
                           3             39 P0.0 / A0                                                                P1.2
                 P1.2      4             38 P0.1 / A1                                                                    P1.1/T2EX
                           5             37 P0.2 / A2                                                                         P1.0/T2
            P1.3           6                                                                                                       VSS1/NIC*
                           7             36 P0.3 / A3                                                                                  VCC
              P1.4         8             35 P0.4 / A4                                                                                       P0.0/AD0
                           9             34 P0.5 / A5                                                                                           P0.1/AD1
            P1.5           10            33 P0.6 / A6                                                                                                P0.2/AD2
                                         32 P0.7 / A7                                                                                                    P0.3/AD3
                     P1.6  11 PDIL/
                           12 CDIL40     31 EA/VPP                                                          6 5 4 3 2 1 44 43 42 41 40
            P1.7                         30 ALE/PROG
                           13                                  P1.5                                     7                                                          39  P0.4/AD4
              RST                        29 PSEN               P1.6                                                                                                    P0.5/AD5
                           14            28 P2.7 / A15         P1.7                                     8                                                          38  P0.6/AD6
     P3.0/RxD              15            27 P2.6 / A14         RST                                                                                                     P0.7/AD7
                           16            26 P2.5 / A13  P3.0/RxD                                        9                                                          37  EA/VPP
      P3.1/TxD             17            25 P2.4 / A12        NIC*                                                                                                     NIC*
                           18            24 P2.3 / A11   P3.1/TxD                                       10                                                         36  ALE/PROG
     P3.2/INT0             19            23 P2.2 / A10  P3.2/INT0                                                                                                      PSEN
     P3.3/INT1             20            22 P2.1 / A9   P3.3/INT1                                       11                                                         35  P2.7/A15
                                                           P3.4/T0                                                                                                     P2.6/A14
      P3.4/T0                            21 P2.0 / A8      P3.5/T1                                      12 PLCC/CQPJ 44                                            34  P2.5/A13

        P3.5/T1                                                                                         13                                                         33
      P3.6/WR
                                                                                                        14                                                         32
      P3.7/RD
        XTAL2                                                                                           15                                                         31
        XTAL1
            VSS                                                                                         16                                                         30

                                                                                                        17                                                         29

                                                                                                            18 19 20 21 22 23 24 25 26 27 28

                                             P1.4
                                                 P1.3
                                                      P1.2
                                                          P1.1/T2EX
                                                               P1.0/T2
                                                                    VSS1/NIC*
                                                                        VCC
                                                                             P0.0/AD0
                                                                                 P0.1/AD1
                                                                                      P0.2/AD2
                                                                                           P0.3/AD3

                                                                                                     P3.6/WR
                                                                                                          P3.7/RD

                                                                                                              XTAL2
                                                                                                                   XTAL1

                                                                                                                       VSS
                                                                                                                            NIC*
                                                                                                                                P2.0/A8
                                                                                                                                     P2.1/A9
                                                                                                                                          P2.2/A10
                                                                                                                                              P2.3/A11
                                                                                                                                                   P2.4/A12

                                             44 43 42 41 40 39 38 37 36 35 34

                                  P1.5   1                                                          33      P0.4/AD4
                                  P1.6                                                                      P0.5/AD5
                                  P1.7   2                                                          32      P0.6/AD6
                                  RST                                                                       P0.7/AD7
                           P3.0/RxD      3                                                          31      EA/VPP
                                   NIC*                                                                     NIC*
                            P3.1/TxD     4                                                          30      ALE/PROG
                           P3.2/INT0                                                                        PSEN
                           P3.3/INT1     5                                                          29      P2.7/A15
                             P3.4/T0                                                                        P2.6/A14
                              P3.5/T1    6              VQFP44 1.4                                  28      P2.5/A13

                                         7                                                          27

                                         8                                                          26

                                         9                                                          25

                                         10                                                         24

                                         11                                                         23

                                             12 13 14 15 16 17 18 19 20 21 22

                                             P3.6/WR
                                                 P3.7/RD

                                                      XTAL2
                                                          XTAL1

                                                               VSS
                                                                    NIC*
                                                                        P2.0/A8
                                                                             P2.1/A9
                                                                                 P2.2/A10
                                                                                      P2.3/A11
                                                                                          P2.4/A12

   *NIC: No Internal Connection

4                                                                                                                        Rev. C - 06 March, 2001
                                                                                                                                  TS80C51RA2/RD2
                                                                                                                            TS83C51RB2/RC2/RD2
                                                                                                                            TS87C51RB2/RC2/RD2

                                           P0.4/AD4
                                               P5.4
                                                    P5.3
                                                        P0.5/AD5
                                                             P0.6/AD6
                                                                 NIC
                                                                      P0.7/AD7
                                                                          EA/VPP
                                                                               NIC

                                                                                   ALE/PROG
                                                                                        PSEN
                                                                                            NIC
                                                                                                 P2.7/A15
                                                                                                     P2.6/A14
                                                                                                          P5.2
                                                                                                              P5.1
                                                                                                                   P2.5/A13

                                           9 8 7 6 5 4 3 2 1 68 67 66 65 64 63 62 61

                                 P5.5  10                                                              60                       P5.0
                          P0.3/AD3                                                                                              P2.4/A12
                          P0.2/AD2     11                                                              59                       P2.3/A11
                                                                                                                                P4.7
                                 P5.6  12                                                              58                       P2.2/A10
                          P0.1/AD1                                                                                              P2.1/A9
                          P0.0/AD0     13                                                              57                       P2.0/A8
                                                                                                                                P4.6
                                 P5.7  14                                                              56                       NIC
                                VCC                                                                                             VSS
                                 NIC   15                                                              55                       P4.5
                             P1.0/T2                                                                                            XTAL1
                                 P4.0  16                                                              54                       XTAL2
                         P1.1/T2EX                                                                                              P3.7/RD
                                 P1.2  17            PLCC 68                                                                53  P4.4
                                 P1.3                                                                                           P3.6/WR
                                 P4.1  18                                                                                   52  P4.3
                                 P1.4
                                 P4.2  19                                                                                   51

                                       20                                                                                   50

                                       21                                                                                   49

                                       22                                                                                   48

                                       23                                                                                   47

                                       24                                                                                   46

                                       25                                                                                   45

                                       26                                                                                   44

                                           27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43

                                           P1.5
                                               P1.6
                                                    P1.7
                                                        RST
                                                             NIC
                                                                 NIC
                                                                      NIC
                                                                          P3.0/RxD
                                                                               NIC
                                                                                   NIC
                                                                                        NIC
                                                                                            NIC
                                                                                                 P3.1/TxD
                                                                                                     P3.2/INT0
                                                                                                          P3.3/INT1
                                                                                                              P3.4/T0
                                                                                                                   P3.5/T1

                                              P0.4/AD4
                                                 P5.4
                                                    P5.3
                                                       P0.5/AD5
                                                           P0.6/AD6
                                                              P0.7/AD7
                                                                 EA/VPP
                                                                    NIC

                                                                        ALE/PROG
                                                                           PSEN
                                                                              P2.7/A15
                                                                                 P2.6/A14
                                                                                    P5.2
                                                                                        P5.1
                                                                                           P2.5/A13
                                                                                              P5.0

                                P5.5          64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49                                   P2.4/A12
                          P0.3/AD3                                                                                              P2.3/A11
                          P0.2/AD2         1                     48                                                             P4.7
                                                                                                                                P2.2/A10
                                P5.6       2                     47                                                             P2.1/A9
                          P0.1/AD1                                                                                              P2.0/A8
                          P0.0/AD0         3                     46                                                             P4.6

                                P5.7       4                     45                                                             NIC
                                VCC                                                                                             VSS
                                VSS        5                     44                                                             P4.5
                            P1.0/T2                                                                                             XTAL1
                                P4.0       6                     43                                                             XTAL2
                         P1.1/T2EX                                                                                              P3.7/RD
                                P1.2       7                     42                                                             P4.4
                                P1.3                                                                                            P3.6/WR
                                P4.1       8                     41                                                             P4.3
                                P1.4
                                           9         VQFP64 1.4  40

                                           10                    39

                                           11                    38

                                           12                    37

                                           13                    36

                                           14                    35

                                           15                    34

                                           16                    33

                                              17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                              P4.2
                                                 P1.5
                                                    P1.6
                                                       P1.7
                                                           RST
                                                              NIC
                                                                 NIC
                                                                    NIC
                                                                        P3.0/RxD
                                                                           NIC
                                                                              NIC
                                                                                 P3.1/TxD
                                                                                    P3.2/INT0
                                                                                        P3.3/INT1
                                                                                           P3.4/T0
                                                                                              P3.5/T1
                         NIC: No InternalConnection

Rev. C - 06 March, 2001                                                                                                                   5
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

                   Pin Number

  Mnemonic                         Type                    Name And Function
VSS
Vss1        DIL LCC VQFP 1.4
VCC
P0.0-P0.7   20 22              16  I Ground: 0V reference

P1.0-P1.7          1           39  I Optional Ground: Contact the Sales Office for ground connection.

P2.0-P2.7   40 44              38  I     Power Supply: This is the power supply voltage for normal, idle and power-
                                         down operation
P3.0-P3.7
            39-32 43-36 37-30      I/O Port 0: Port 0 is an open-drain, bidirectional I/O port. Port 0 pins that have 1s
                                            written to them float and can be used as high impedance inputs. Port 0 pins must
                                            be polarized to Vcc or Vss in order to prevent any parasitic current consumption.
                                            Port 0 is also the multiplexed low-order address and data bus during access to
                                            external program and data memory. In this application, it uses strong internal
                                            pull-up when emitting 1s. Port 0 also inputs the code bytes during EPROM
                                            programming. External pull-ups are required during program verification during
                                            which P0 outputs the code bytes.

            1-8 2-9       40-44    I/O Port 1: Port 1 is an 8-bit bidirectional I/O port with internal pull-ups. Port 1
                           1-3              pins that have 1s written to them are pulled high by the internal pull-ups and
                                            can be used as inputs. As inputs, Port 1 pins that are externally pulled low will
                                            source current because of the internal pull-ups. Port 1 also receives the low-order
                                            address byte during memory programming and verification.
                                            Alternate functions for Port 1 include:

              1      2      40     I/O T2 (P1.0): Timer/Counter 2 external count input/Clockout
              2      3      41
              3      4      42     I T2EX (P1.1): Timer/Counter 2 Reload/Capture/Direction Control
              4      5      43
              5      6      44     I ECI (P1.2): External Clock for the PCA
              6      7      45
              7      8      46     I/O CEX0 (P1.3): Capture/Compare External I/O for PCA module 0
              8      9      47
            21-28  24-31  18-25    I/O CEX1 (P1.4): Capture/Compare External I/O for PCA module 1

                                   I/O CEX0 (P1.5): Capture/Compare External I/O for PCA module 2

                                   I/O CEX0 (P1.6): Capture/Compare External I/O for PCA module 3

                                   I/O CEX0 (P1.7): Capture/Compare External I/O for PCA module 4

                                   I/O Port 2: Port 2 is an 8-bit bidirectional I/O port with internal pull-ups. Port 2
                                            pins that have 1s written to them are pulled high by the internal pull-ups and
                                            can be used as inputs. As inputs, Port 2 pins that are externally pulled low will
                                            source current because of the internal pull-ups. Port 2 emits the high-order address
                                            byte during fetches from external program memory and during accesses to external
                                            data memory that use 16-bit addresses (MOVX @DPTR).In this application, it
                                            uses strong internal pull-ups emitting 1s. During accesses to external data memory
                                            that use 8-bit addresses (MOVX @Ri), port 2 emits the contents of the P2 SFR.
                                            Some Port 2 pins (P2.0 to P2.5) receive the high order address bits during
                                            EPROM programming and verification:

            10-17 11,          5,  I/O Port 3: Port 3 is an 8-bit bidirectional I/O port with internal pull-ups. Port 3
                                            pins that have 1s written to them are pulled high by the internal pull-ups and
                   13-19  7-13              can be used as inputs. As inputs, Port 3 pins that are externally pulled low will
                                            source current because of the internal pull-ups. Some Port 3 pins (P3.4 to P3.5)
                                            receive the high order address bits during EPROM programming and verification.
                                            Port 3 also serves the special features of the 80C51 family, as listed below.

            10 11              5   I RXD (P3.0): Serial input port

            11 13              7   O TXD (P3.1): Serial output port

            12 14              8   I INT0 (P3.2): External interrupt 0

            13 15              9   I INT1 (P3.3): External interrupt 1

            14 16              10  I T0 (P3.4): Timer 0 external input

            15 17              11  I T1 (P3.5): Timer 1 external input

            16 18              12  O WR (P3.6): External data memory write strobe

            17 19              13  O RD (P3.7): External data memory read strobe

6                                                                                  Rev. C - 06 March, 2001
                                  TS80C51RA2/RD2
                            TS83C51RB2/RC2/RD2
                            TS87C51RB2/RC2/RD2

Reset  9  10             4  I Reset: A high on this pin for two machine cycles while the oscillator is running,

                                    resets the device. An internal diffused resistor to VSS permits a power-on reset
                                    using only an external capacitor to VCC. If the hardware watchdog reaches its
                                    time-out, the reset pin becomes an output during the time the internal reset is

                                    activated.

Rev. C - 06 March, 2001     7
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

  Mnemonic  Pin Number  Type   Name And Function
ALE/PROG
            30 33  27   O (I)  Address Latch Enable/Program Pulse: Output pulse for latching the low byte
                          O    of the address during an access to external memory. In normal operation, ALE
PSEN        29 32  26     I    is emitted at a constant rate of 1/6 (1/3 in X2 mode) the oscillator frequency,
                          I    and can be used for external timing or clocking. Note that one ALE pulse is
EA/VPP      31 35  29          skipped during each access to external data memory. This pin is also the program
                               pulse input (PROG) during EPROM programming. ALE can be disabled by
XTAL1       19 21  15          setting SFR's AUXR.0 bit. With this bit set, ALE will be inactive during internal
XTAL2                          fetches.

                               Program Store ENable: The read strobe to external program memory. When
                               executing code from the external program memory, PSEN is activated twice each
                               machine cycle, except that two PSEN activations are skipped during each access
                               to external data memory. PSEN is not activated during fetches from internal
                               program memory.

                               External Access Enable/Programming Supply Voltage: EA must be externally
                               held low to enable the device to fetch code from external program memory
                               locations 0000H and 3FFFH (RB) or 7FFFH (RC), or FFFFH (RD). If EA is
                               held high, the device executes from internal program memory unless the program
                               counter contains an address greater than 3FFFH (RB) or 7FFFH (RC) EA must
                               be held low for ROMless devices. This pin also receives the 12.75V programming
                               supply voltage (VPP) during EPROM programming. If security level 1 is
                               programmed, EA will be internally latched on Reset.

                               Crystal 1: Input to the inverting oscillator amplifier and input to the internal
                               clock generator circuits.

            18 20  14   O Crystal 2: Output from the inverting oscillator amplifier

8                              Rev. C - 06 March, 2001
                                                                TS80C51RA2/RD2
                                                         TS83C51RB2/RC2/RD2
                                                         TS87C51RB2/RC2/RD2

5.1. Pin Description for 64/68 pin Packages

Port 4 and Port 5 are 8-bit bidirectional I/O ports with internal pull-ups. Pins that have 1 written to them are pulled
high by the internal pull ups and can be used as inputs.

As inputs, pins that are externally pulled low will source current because of the internal pull-ups.

Refer to the previous pin description for other pins.

                                          Table 2. 64/68 Pin Packages Configuration

                         VSS   PLCC68  SQUARE VQFP64
                         VCC                     1.4
                         P0.0      51
                         P0.1      17             9/40
                         P0.2      15               8
                         P0.3      14               6
                         P0.4      12               5
                         P0.5      11               3
                         P0.6       9               2
                         P0.7       6              64
                         P1.0       5              61
                         P1.1       3              60
                         P1.2      19              59
                         P1.3      21              10
                         P1.4      22              12
                         P1.5      23              13
                         P1.6      25              14
                         P1.7      27              16
                         P2.0      28              18
                         P2.1      29              19
                         P2.2      54              20
                         P2.3      55              43
                         P2.4      56              44
                         P2.5      58              45
                         P2.6      59              47
                         P2.7      61              48
                         P3.0      64              50
                         P3.1      65              53
                                   34              54
                                   39              25
                                                   28

Rev. C - 06 March, 2001                                 9
TS80C51RA2/RD2                                         PLCC68  SQUARE VQFP64
TS83C51RB2/RC2/RD2                                                       1.4
TS87C51RB2/RC2/RD2                                         40
                                                           41              29
                                             P3.2          42              30
                                             P3.3          43              31
                                             P3.4          45              32
                                             P3.5          47              34
                                             P3.6          30              36
                                             P3.7          68              21
                                             RESET         67              56
                                             ALE/PROG       2              55
                                             PSEN          49              58
                                             EA/VPP        48              38
                                             XTAL1         20              37
                                             XTAL2         24              11
                                             P4.0          26              15
                                             P4.1          44              17
                                             P4.2          46              33
                                             P4.3          50              35
                                             P4.4          53              39
                                             P4.5          57              42
                                             P4.6          60              46
                                             P4.7          62              49
                                             P5.0          63              51
                                             P5.1           7              52
                                             P5.2           8              62
                                             P5.3          10              63
                                             P5.4          13               1
                                             P5.5          16               4
                                             P5.6                           7
                                             P5.7

10                                                                             Rev. C - 06 March, 2001
                                                                TS80C51RA2/RD2
                                                         TS83C51RB2/RC2/RD2
                                                         TS87C51RB2/RC2/RD2

6. TS80C51Rx2 Enhanced Features

In comparison to the original 80C52, the TS80C51Rx2 implements some new features, which are:
    The X2 option.
    The Dual Data Pointer.
    The extended RAM.
    The Programmable Counter Array (PCA).
    The Watchdog.
    The 4 level interrupt priority system.
    The power-off flag.
    The ONCE mode.
    The ALE disabling.
    Some enhanced features are also located in the UART and the timer 2.

6.1. X2 Feature

The TS80C51Rx2 core needs only 6 clock periods per machine cycle. This feature called "X2" provides the
following advantages:

Divide frequency crystals by 2 (cheaper crystals) while keeping same CPU power.
Save power consumption while keeping same CPU power (oscillator power saving).
Save power consumption by dividing dynamically operating frequency by 2 in operating and idle modes.
Increase CPU power by 2 while keeping same crystal frequency.

In order to keep the original C51 compatibility, a divider by 2 is inserted between the XTAL1 signal and the main
clock input of the core (phase generator). This divider may be disabled by software.

6.1.1. Description

The clock for the whole circuit and peripheral is first divided by two before being used by the CPU core and
peripherals. This allows any cyclic ratio to be accepted on XTAL1 input. In X2 mode, as this divider is bypassed,
the signals on XTAL1 must have a cyclic ratio between 40 to 60%. Figure 1. shows the clock generation block
diagram. X2 bit is validated on XTAL12 rising edge to avoid glitches when switching from X2 to STD mode.
Figure 2. shows the mode switching waveforms.

XTAL1                    2  XTAL1:2                 state machine: 6 clock cycles.
            FXTAL                          0        CPU control

                            1                 FOSC

                            X2

                            CKCON reg

                            Figure 1. Clock Generation Diagram

Rev. C - 06 March, 2001                                                             11
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

    XTAL1

    XTAL1:2

    X2 bit

    CPU clock

               STD Mode  X2 Mode  STD Mode

                                              Figure 2. Mode Switching Waveforms

The X2 bit in the CKCON register (See Table 3.) allows to switch from 12 clock cycles per instruction to 6 clock
cycles and vice versa. At reset, the standard speed is activated (STD mode). Setting this bit activates the X2 feature
(X2 mode).

CAUTION
In order to prevent any incorrect operation while operating in X2 mode, user must be aware that all peripherals
using clock frequency as time reference (UART, timers, PCA...) will have their time reference divided by two.
For example a free running timer generating an interrupt every 20 ms will then generate an interrupt every 10 ms.
UART with 4800 baud rate will have 9600 baud rate.

12                                Rev. C - 06 March, 2001
                                                                     TS80C51RA2/RD2
                                                               TS83C51RB2/RC2/RD2
                                                               TS87C51RB2/RC2/RD2

                                      Table 3. CKCON Register

CKCON - Clock Control Register (8Fh)

7               6         5           4                3            2                                  1  0

   -            -         -           -                -            -                                  -  X2

Bit Number      Bit                                    Description
            Mnemonic

7           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

6           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

5           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

4           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

3           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

2           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

1           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

                         CPU and peripheral clock bit

0           X2           Clear to select 12 clock periods per machine cycle (STD mode, FOSC=FXTAL/2).

                         Set to select 6 clock periods per machine cycle (X2 mode, FOSC=FXTAL).

Reset Value = XXXX XXX0b
Not bit addressable

For further details on the X2 feature, please refer to ANM072 available on the web (http://www.atmel-wm.com)

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TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.2. Dual Data Pointer Register Ddptr

The additional data pointer can be used to speed up code execution and reduce code size in a number of
ways.

The dual DPTR structure is a way by which the chip will specify the address of an external data memory
location. There are two 16-bit DPTR registers that address the external memory, and a single bit called
DPS = AUXR1/bit0 (See Table 4.) that allows the program code to switch between them (Refer to Figure 3).

                                                                                                 External Data Memory

    7              0

                   DPS                 DPTR1
                                                DPTR0
       AUXR1(A2H)
                           DPH(83H) DPL(82H)

                           Figure 3. Use of Dual Pointer

                           Table 4. AUXR1: Auxiliary Register 1

           AUXR1                        -           -   -              -  GF3  -  -                                             DPS
       Address 0A2H

                        Reset value     X           X   X              X  0    X  X                                             0

                   Symbol  Function
                       -
                           Not implemented, reserved for future use.a
                     DPS
                           Data Pointer Selection.
                     GF3
                           DPS          Operating Mode

                                     0  DPTR0 Selected

                                     1  DPTR1 Selected

                           This bit is a general purpose user flagb.

                   a. User software should not write 1s to reserved bits. These bits may be used in future 8051 family
                        products to invoke new feature. In that case, the reset value of the new bit will be 0, and its active
                        value will be 1. The value read from a reserved bit is indeterminate.

                   b. GF3 will not be available on first version of the RC devices.

Application

Software can take advantage of the additional data pointers to both increase speed and reduce code size, for
example, block operations (copy, compare, search ...) are well served by using one data pointer as a 'source'
pointer and the other one as a "destination" pointer.

14                                                                             Rev. C - 06 March, 2001
                                                 TS80C51RA2/RD2
                                           TS83C51RB2/RC2/RD2
                                           TS87C51RB2/RC2/RD2

ASSEMBLY LANGUAGE

; Block move using dual data pointers

; Destroys DPTR0, DPTR1, A and PSW

; note: DPS exits opposite of entry state

; unless an extra INC AUXR1 is added

;

00A2       AUXR1 EQU 0A2H

;

0000 909000 MOV DPTR,#SOURCE               ; address of SOURCE
                                           ; switch data pointers
0003 05A2  INC AUXR1                       ; address of DEST

0005 90A000 MOV DPTR,#DEST                 ; switch data pointers
                                           ; get a byte from SOURCE
0008       LOOP:                           ; increment SOURCE address
                                           ; switch data pointers
0008 05A2  INC AUXR1                       ; write the byte to DEST
                                           ; increment DEST address
000A E0    MOVX A,@DPTR                    ; check for 0 terminator
                                           ; (optional) restore DPS
000B A3    INC DPTR

000C 05A2  INC AUXR1

000E F0    MOVX @DPTR,A

000F A3    INC DPTR

0010 70F6  JNZ LOOP

0012 05A2  INC AUXR1

INC is a short (2 bytes) and fast (12 clocks) way to manipulate the DPS bit in the AUXR1 SFR. However,
note that the INC instruction does not directly force the DPS bit to a particular state, but simply toggles it.
In simple routines, such as the block move example, only the fact that DPS is toggled in the proper sequence
matters, not its actual value. In other words, the block move routine works the same whether DPS is '0' or '1'
on entry. Observe that without the last instruction (INC AUXR1), the routine will exit with DPS in the
opposite state.

Rev. C - 06 March, 2001                                                15
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.3. Expanded RAM (XRAM)

The TS80C51Rx2 provide additional Bytes of ramdom access memory (RAM) space for increased data
parameter handling and high level language usage.

RA2, RB2 and RC2 devices have 256 bytes of expanded RAM, from 00H to FFH in external data space;
RD2 devices have 768 bytes of expanded RAM, from 00H to 2FFH in external data space.

The TS80C51Rx2 has internal data memory that is mapped into four separate segments.

The four segments are:
    1. The Lower 128 bytes of RAM (addresses 00H to 7FH) are directly and indirectly addressable.
    2. The Upper 128 bytes of RAM (addresses 80H to FFH) are indirectly addressable only.
    3. The Special Function Registers, SFRs, (addresses 80H to FFH) are directly addressable only.
    4. The expanded RAM bytes are indirectly accessed by MOVX instructions, and with the EXTRAM
       bit cleared in the AUXR register. (See Table 5.)

The Lower 128 bytes can be accessed by either direct or indirect addressing. The Upper 128 bytes can be
accessed by indirect addressing only. The Upper 128 bytes occupy the same address space as the SFR. That
means they have the same address, but are physically separate from SFR space.

When an instruction accesses an internal location above address 7FH, the CPU knows whether the access is
to the upper 128 bytes of data RAM or to SFR space by the addressing mode used in the instruction.
Instructions that use direct addressing access SFR space. For example: MOV 0A0H, # data ,accesses the SFR

    at location 0A0H (which is P2).

Instructions that use indirect addressing access the Upper 128 bytes of data RAM. For example: MOV @R0,

    # data where R0 contains 0A0H, accesses the data byte at address 0A0H, rather than P2 (whose address is 0A0H).

The 256 or 768 XRAM bytes can be accessed by indirect addressing, with EXTRAM bit cleared and MOVX

    instructions. This part of memory which is physically located on-chip, logically occupies the first 256 or 768
    bytes of external data memory.

With EXTRAM = 0, the XRAM is indirectly addressed, using the MOVX instruction in combination with any

    of the registers R0, R1 of the selected bank or DPTR. An access to XRAM will not affect ports P0, P2, P3.6
    (WR) and P3.7 (RD). For example, with EXTRAM = 0, MOVX @R0, # data where R0 contains 0A0H,
    accesses the XRAM at address 0A0H rather than external memory. An access to external data memory locations
    higher than FFH (i.e. 0100H to FFFFH) (higher than 2FFH (i.e. 0300H to FFFFH for RD devices) will be
    performed with the MOVX DPTR instructions in the same way as in the standard 80C51, so with P0 and P2
    as data/address busses, and P3.6 and P3.7 as write and read timing signals. Refer to Figure . For RD devices,
    accesses to expanded RAM from 100H to 2FFH can only be done thanks to the use of DPTR.

With EXTRAM = 1, MOVX @Ri and MOVX @DPTR will be similar to the standard 80C51. MOVX @ Ri

    will provide an eight-bit address multiplexed with data on Port0 and any output port pins can be used to output
    higher order address bits. This is to provide the external paging capability. MOVX @DPTR will generate a
    sixteen-bit address. Port2 outputs the high-order eight address bits (the contents of DPH) while Port0 multiplexes
    the low-order eight address bits (DPL) with data. MOVX @ Ri and MOVX @DPTR will generate either read
    or write signals on P3.6 (WR) and P3.7 (RD).

The stack pointer (SP) may be located anywhere in the 256 bytes RAM (lower and upper RAM) internal
data memory. The stack may not be located in the XRAM.

16  Rev. C - 06 March, 2001
                                                                                                 TS80C51RA2/RD2
                                                                                           TS83C51RB2/RC2/RD2
                                                                                           TS87C51RB2/RC2/RD2

FF(RA, RB, RC)/2FF (RD)                        FF                          FF                          FFFF

                                     XRAM                     Upper                     Special                       External
                                    256 bytes               128 bytes                  Function                          Data
                                                             Internal                  Register
                       00                                                          direct accesses                    Memory
                                                               Ram
                                                       indirect accesses   80

                                               80

                                                             Lower            0100 (RA, RB, RC) or 0300 (RD)
                                                           128 bytes                                             0000
                                                             Internal

                                                              Ram
                                                       direct or indirect

                                                            accesses

                                               00

                         Figure 4. Internal and External Data Memory Address

                                               Table 5. Auxiliary Register AUXR

     AUXR                                          -               -       -               -        -  -               EXTRA    AO
Address 08EH                                                                                                              M

                Reset value                        X               X       X               X        X  X               0        0

                         Symbol                                               Function
                              -
                             AO                Not implemented, reserved for future use.a

                         EXTRAM                Disable/Enable ALE

                                               AO     Operating Mode

                                               0      ALE is emitted at a constant rate of 1/6 the oscillator frequency (or 1/3 if
                                                      X2 mode is used)

                                               1      ALE is active only during a MOVX or MOVC instruction

                                               Internal/External RAM (00H-FFH) access using MOVX @ Ri/ @ DPTR

                                               EXTRAM Operating Mode

                                               0      Internal XRAM access using MOVX @ Ri/ @ DPTR

                                               1      External data memory access

a. User software should not write 1s to reserved bits. These bits may be used in future 8051 family
     products to invoke new features. In that case, the reset or inactive value of the new bit will be 0, and
     its active value will be 1. The value read from a reserved bit is indeterminate.

Rev. C - 06 March, 2001                                                                                                             17
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.4. Timer 2

The timer 2 in the TS80C51RX2 is compatible with the timer 2 in the 80C52.
It is a 16-bit timer/counter: the count is maintained by two eight-bit timer registers, TH2 and TL2, connected in
cascade. It is controlled by T2CON register (See Table 6) and T2MOD register (See Table 7). Timer 2 operation
is similar to Timer 0 and Timer 1. C/T2 selects FOSC/12 (timer operation) or external pin T2 (counter operation)
as the timer clock input. Setting TR2 allows TL2 to be incremented by the selected input.

Timer 2 has 3 operating modes: capture, autoreload and Baud Rate Generator. These modes are selected by the
combination of RCLK, TCLK and CP/RL2 (T2CON), as described in the Atmel Wireless & Microcontrollers 8-
bit Microcontroller Hardware description.

Refer to the Atmel Wireless & Microcontrollers 8-bit Microcontroller Hardware description for the description of
Capture and Baud Rate Generator Modes.

In TS80C51RX2 Timer 2 includes the following enhancements:
Auto-reload mode with up or down counter
Programmable clock-output

6.4.1. Auto-Reload Mode

The auto-reload mode configures timer 2 as a 16-bit timer or event counter with automatic reload. If DCEN bit
in T2MOD is cleared, timer 2 behaves as in 80C52 (refer to the Atmel Wireless & Microcontrollers 8-bit
Microcontroller Hardware description). If DCEN bit is set, timer 2 acts as an Up/down timer/counter as shown in
Figure 5. In this mode the T2EX pin controls the direction of count.

When T2EX is high, timer 2 counts up. Timer overflow occurs at FFFFh which sets the TF2 flag and generates
an interrupt request. The overflow also causes the 16-bit value in RCAP2H and RCAP2L registers to be loaded
into the timer registers TH2 and TL2.

When T2EX is low, timer 2 counts down. Timer underflow occurs when the count in the timer registers TH2 and
TL2 equals the value stored in RCAP2H and RCAP2L registers. The underflow sets TF2 flag and reloads FFFFh
into the timer registers.

The EXF2 bit toggles when timer 2 overflows or underflows according to the the direction of the count. EXF2
does not generate any interrupt. This bit can be used to provide 17-bit resolution.

18  Rev. C - 06 March, 2001
                                                            TS80C51RA2/RD2
                                                      TS83C51RB2/RC2/RD2
                                                      TS87C51RB2/RC2/RD2

                               (:6 in X2 mode)

XTAL1                          :12              0
         FXTAL
                         FOSC                   1

                               T2

                                                C/T2       TR2

                                                T2CONreg T2CONreg

                               (DOWN COUNTING RELOAD VALUE)                                                                               T2EX:
                                                                                                                                          if DCEN=1, 1=UP
                                FFh              FFh                                                                                      if DCEN=1, 0=DOWN
                               (8-bit)          (8-bit)                                                                                   if DCEN = 0, up counting

                                                                                                                                             TOGGLE T2CONreg

                                                                                                                                                              EXF2

                                TL2             TH2                                                                                          TF2      TIMER 2
                               (8-bit)          (8-bit)                                                                                   T2CONreg  INTERRUPT

                               RCAP2L RCAP2H

                                   (8-bit)      (8-bit)

                               (UP COUNTING RELOAD VALUE)

                         Figure 5. Auto-Reload Mode Up/Down Counter (DCEN = 1)

6.4.2. Programmable Clock-Output

In the clock-out mode, timer 2 operates as a 50%-duty-cycle, programmable clock generator (See Figure 6) . The
input clock increments TL2 at frequency FOSC/2. The timer repeatedly counts to overflow from a loaded value.
At overflow, the contents of RCAP2H and RCAP2L registers are loaded into TH2 and TL2. In this mode, timer
2 overflows do not generate interrupts. The formula gives the clock-out frequency as a function of the system
oscillator frequency and the value in the RCAP2H and RCAP2L registers :

Clock OutFrequency = 4----------(--6---5---5---3---6---------R----C-F----oA---s-P--c--2---H------/---R----C----A----P-----2---L----)

For a 16 MHz system clock, timer 2 has a programmable frequency range of 61 Hz
(FOSC/216) to 4 MHz (FOSC/4). The generated clock signal is brought out to T2 pin (P1.0).

Timer 2 is programmed for the clock-out mode as follows:

Set T2OE bit in T2MOD register.
Clear C/T2 bit in T2CON register.
Determine the 16-bit reload value from the formula and enter it in RCAP2H/RCAP2L registers.
Enter a 16-bit initial value in timer registers TH2/TL2. It can be the same as the reload value or a different

    one depending on the application.

To start the timer, set TR2 run control bit in T2CON register.

Rev. C - 06 March, 2001                                                                                                                                             19
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

It is possible to use timer 2 as a baud rate generator and a clock generator simultaneously. For this configuration,
the baud rates and clock frequencies are not independent since both functions use the values in the RCAP2H and
RCAP2L registers.

                   XTAL1        :2
                          (:1 in X2 mode)

                                              TR2     TL2 TH2
                                           T2CON reg  (8-bit) (8-bit)

                                                                          OVERFLOW

                                                      RCAP2L RCAP2H
                                                         (8-bit) (8-bit)

               T2             Toggle                           T2OE     TIMER 2
    T2EX                     QD                             T2MOD reg  INTERRUPT

                            EXEN2                       EXF2
                          T2CON reg                   T2CON reg

                          Figure 6. Clock-Out Mode C/T2 = 0

20                                                                        Rev. C - 06 March, 2001
                                                                                TS80C51RA2/RD2
                                                                          TS83C51RB2/RC2/RD2
                                                                          TS87C51RB2/RC2/RD2

                                                 Table 6. T2CON Register

T2CON - Timer 2 Control Register (C8h)

7                6        5                           4  3                2                                   1        0
                                                                                                           C/T2#  CP/RL2#
TF2         EXF2          RCLK                     TCLK  EXEN2            TR2

Bit Number      Bit                                      Description
            Mnemonic

                         Timer 2 overflow Flag

7           TF2           Must be cleared by software.

                          Set by hardware on timer 2 overflow, if RCLK = 0 and TCLK = 0.

                         Timer 2 External Flag

6           EXF2          Set when a capture or a reload is caused by a negative transition on T2EX pin if EXEN2=1.
                          When set, causes the CPU to vector to timer 2 interrupt routine when timer 2 interrupt is enabled.

                          Must be cleared by software. EXF2 doesn't cause an interrupt in Up/down counter mode (DCEN = 1)

                         Receive Clock bit

5           RCLK          Clear to use timer 1 overflow as receive clock for serial port in mode 1 or 3.

                          Set to use timer 2 overflow as receive clock for serial port in mode 1 or 3.

                         Transmit Clock bit

4           TCLK          Clear to use timer 1 overflow as transmit clock for serial port in mode 1 or 3.

                          Set to use timer 2 overflow as transmit clock for serial port in mode 1 or 3.

                         Timer 2 External Enable bit

3           EXEN2         Clear to ignore events on T2EX pin for timer 2 operation.
                          Set to cause a capture or reload when a negative transition on T2EX pin is detected, if timer 2 is not used to

                         clock the serial port.

                         Timer 2 Run control bit

2           TR2           Clear to turn off timer 2.

                          Set to turn on timer 2.

                         Timer/Counter 2 select bit

1           C/T2#         Clear for timer operation (input from internal clock system: FOSC).

                          Set for counter operation (input from T2 input pin, falling edge trigger). Must be 0 for clock out mode.

                         Timer 2 Capture/Reload bit

0           CP/RL2#       If RCLK=1 or TCLK=1, CP/RL2# is ignored and timer is forced to auto-reload on timer 2 overflow.
                          Clear to auto-reload on timer 2 overflows or negative transitions on T2EX pin if EXEN2=1.

                          Set to capture on negative transitions on T2EX pin if EXEN2=1.

Reset Value = 0000 0000b
Bit addressable

Rev. C - 06 March, 2001                                                                                                             21
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

                             Table 7. T2MOD Register

T2MOD - Timer 2 Mode Control Register (C9h)

    7          6          5                      4               3               2                 1     0
                                                                                                T2OE  DCEN
       -       -          -                      -                  -            -

Bit Number      Bit                                                 Description
            Mnemonic

    7       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    6       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    5       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    4       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    3       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    2       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

                      Timer 2 Output Enable bit

    1       T2OE      Clear to program P1.0/T2 as clock input or I/O port.

                      Set to program P1.0/T2 as clock output.

                      Down Counter Enable bit

    0       DCEN      Clear to disable timer 2 as up/down counter.

                      Set to enable timer 2 as up/down counter.

Reset Value = XXXX XX00b
Not bit addressable

22                                                                                              Rev. C - 06 March, 2001
                                                TS80C51RA2/RD2
                                          TS83C51RB2/RC2/RD2
                                          TS87C51RB2/RC2/RD2

6.5. Programmable Counter Array PCA

The PCA provides more timing capabilities with less CPU intervention than the standard timer/counters. Its
advantages include reduced software overhead and improved accuracy. The PCA consists of a dedicated
timer/counter which serves as the time base for an array of five compare/ capture modules. Its clock input
can be programmed to count any one of the following signals:

    Oscillator frequency 12 ( 6 in X2 mode)
    Oscillator frequency 4 ( 2 in X2 mode)

    Timer 0 overflow

    External input on ECI (P1.2)

Each compare/capture modules can be programmed in any one of the following modes:
    rising and/or falling edge capture,
    software timer,
    high-speed output, or
    pulse width modulator.

Module 4 can also be programmed as a watchdog timer (See Section "PCA Watchdog Timer", page 33).

When the compare/capture modules are programmed in the capture mode, software timer, or high speed
output mode, an interrupt can be generated when the module executes its function. All five modules plus the
PCA timer overflow share one interrupt vector.

The PCA timer/counter and compare/capture modules share Port 1 for external I/O. These pins are listed
below. If the port is not used for the PCA, it can still be used for standard I/O.

                         PCA component    External I/O Pin
                         16-bit Counter   P1.2 / ECI
                         16-bit Module 0  P1.3 / CEX0
                         16-bit Module 1  P1.4 / CEX1
                         16-bit Module 2  P1.5 / CEX2
                         16-bit Module 3  P1.6 / CEX3
                         16-bit Module 4  P1.7 / CEX4

The PCA timer is a common time base for all five modules (See Figure 7). The timer count source is
determined from the CPS1 and CPS0 bits in the CMOD SFR (See Table 8) and can be programmed to run
at:

1/12 the oscillator frequency. (Or 1/6 in X2 Mode)
1/4 the oscillator frequency. (Or 1/2 in X2 Mode)
The Timer 0 overflow
The input on the ECI pin (P1.2)

Rev. C - 06 March, 2001                                                                           23
TS80C51RA2/RD2                                                                          To PCA
TS83C51RB2/RC2/RD2                                                                      modules
TS87C51RB2/RC2/RD2
                                                                                   overflow      It
                   Fosc /12
                    Fosc / 4                           CH     CL
                   T0 OVF
                                                       16 bit up/down counter
                        P1.2

          CIDL WDTE                                    CPS1 CPS0 ECF  CMOD
                                                                      0xD9

    Idle

          CF CR                      CCF4 CCF3 CCF2 CCF1 CCF0         CCON
                                                                      0xD8

                              Figure 7. PCA Timer/Counter

          Table 8. CMOD: PCA Counter Mode Register

              CMOD                CIDL WDTE -              -          - CPS1 CPS0 ECF
          Address 0D9H

          Reset value             0  0                 X   X          X             0        0                                                         0

             Symbol     Function
          CIDL
          WDTE          Counter Idle control: CIDL = 0 programs the PCA Counter to continue functioning during
          -             idle Mode. CIDL = 1 programs it to be gated off during idle.
          CPS1
          CPS0          Watchdog Timer Enable: WDTE = 0 disables Watchdog Timer function on PCA Module 4.
                        WDTE = 1 enables it.
          ECF
                        Not implemented, reserved for future use.a

                        PCA Count Pulse Select bit 1.

                        PCA Count Pulse Select bit 0.
                        CPS1 CPS0 Selected PCA input.b

                              0  0 Internal clock fosc/12 ( Or fosc/6 in X2 Mode).

                              0  1 Internal clock fosc/4 ( Or fosc/2 in X2 Mode).

                              1  0 Timer 0 Overflow

                              1  1 External clock at ECI/P1.2 pin (max rate = fosc/ 8)

                        PCA Enable Counter Overflow interrupt: ECF = 1 enables CF bit in CCON to generate an
                        interrupt. ECF = 0 disables that function of CF.

                                    a. User software should not write 1s to reserved bits. These bits may be used in future 8051 family
                                         products to invoke new features. In that case, the reset or inactive value of the new bit will be 0, and its
                                         active value will be 1. The value read from a reserved bit is indeterminate.

                                    b. fosc = oscillator frequency

The CMOD SFR includes three additional bits associated with the PCA (See Figure 7 and Table 8).

The CIDL bit which allows the PCA to stop during idle mode.
The WDTE bit which enables or disables the watchdog function on module 4.

24                                                                                  Rev. C - 06 March, 2001
                                                                TS80C51RA2/RD2
                                                         TS83C51RB2/RC2/RD2
                                                         TS87C51RB2/RC2/RD2

The ECF bit which when set causes an interrupt and the PCA overflow flag CF (in the CCON SFR) to be set

    when the PCA timer overflows.

Rev. C - 06 March, 2001  25
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

The CCON SFR contains the run control bit for the PCA and the flags for the PCA timer (CF) and each
module (Refer to Table 9).
Bit CR (CCON.6) must be set by software to run the PCA. The PCA is shut off by clearing this bit.
Bit CF: The CF bit (CCON.7) is set when the PCA counter overflows and an interrupt will be generated if the

    ECF bit in the CMOD register is set. The CF bit can only be cleared by software.

Bits 0 through 4 are the flags for the modules (bit 0 for module 0, bit 1 for module 1, etc.) and are set by

    hardware when either a match or a capture occurs. These flags also can only be cleared by software.

    Table 9. CCON: PCA Counter Control Register

         CCON                     CF CR  - CCF4 CCF3 CCF2 CCF1 CCF0
    Address 0D8H
                                  0  0   X  0                            0  0  0                                       0
                     Reset value

       Symbol  Function
    CF
               PCA Counter Overflow flag. Set by hardware when the counter rolls over. CF flags
    CR         an interrupt if bit ECF in CMOD is set. CF may be set by either hardware or software but
    -          can only be cleared by software.
    CCF4
    CCF3       PCA Counter Run control bit. Set by software to turn the PCA counter on. Must be cleared
    CCF2       by software to turn the PCA counter off.
    CCF1       Not implemented, reserved for future use.a
    CCF0
               PCA Module 4 interrupt flag. Set by hardware when a match or capture occurs. Must be
               cleared by software.

               PCA Module 3 interrupt flag. Set by hardware when a match or capture occurs. Must be
               cleared by software.

               PCA Module 2 interrupt flag. Set by hardware when a match or capture occurs. Must be
               cleared by software.

               PCA Module 1 interrupt flag. Set by hardware when a match or capture occurs. Must be
               cleared by software.

               PCA Module 0 interrupt flag. Set by hardware when a match or capture occurs. Must be
               cleared by software.

    a. User software should not write 1s to reserved bits. These bits may be used in future 8051 family
         products to invoke new features. In that case, the reset or inactive value of the new bit will be 0, and its
         active value will be 1. The value read from a reserved bit is indeterminate.

The watchdog timer function is implemented in module 4 (See Figure 10).
The PCA interrupt system is shown in Figure 8

26                                                                          Rev. C - 06 March, 2001
                                                     TS80C51RA2/RD2
                                               TS83C51RB2/RC2/RD2
                                               TS87C51RB2/RC2/RD2

                         CF CR                                                                 CCON
                                         CCF4 CCF3 CCF2 CCF1 CCF0

                                                                                               0xD8

PCA Timer/Counter

Module 0

Module 1                                               To Interrupt
Module 2                                             priority decoder

Module 3

Module 4                 ECCFn CCAPMn.0  IE.6  IE.7
      CMOD.0 ECF
                                         EC    EA

                                                 Figure 8. PCA Interrupt System

PCA Modules: each one of the five compare/capture modules has six possible functions. It can perform:
    16-bit Capture, positive-edge triggered,
    16-bit Capture, negative-edge triggered,
    16-bit Capture, both positive and negative-edge triggered,
    16-bit Software Timer,
    16-bit High Speed Output,
    8-bit Pulse Width Modulator.

In addition, module 4 can be used as a Watchdog Timer.

Each module in the PCA has a special function register associated with it. These registers are: CCAPM0 for
module 0, CCAPM1 for module 1, etc. (See Table 10). The registers contain the bits that control the mode
that each module will operate in.
The ECCF bit (CCAPMn.0 where n=0, 1, 2, 3, or 4 depending on the module) enables the CCF flag in the

    CCON SFR to generate an interrupt when a match or compare occurs in the associated module.

PWM (CCAPMn.1) enables the pulse width modulation mode.
The TOG bit (CCAPMn.2) when set causes the CEX output associated with the module to toggle when there

    is a match between the PCA counter and the module's capture/compare register.

The match bit MAT (CCAPMn.3) when set will cause the CCFn bit in the CCON register to be set when there

    is a match between the PCA counter and the module's capture/compare register.

The next two bits CAPN (CCAPMn.4) and CAPP (CCAPMn.5) determine the edge that a capture input will

    be active on. The CAPN bit enables the negative edge, and the CAPP bit enables the positive edge. If both
    bits are set both edges will be enabled and a capture will occur for either transition.

The last bit in the register ECOM (CCAPMn.6) when set enables the comparator function.

Table 11 shows the CCAPMn settings for the various PCA functions.

.

Rev. C - 06 March, 2001                                                                              27
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

    Table 10. CCAPMn: PCA Modules Compare/Capture Control Registers

    CCAPMn Address  CCAPM0=0DAH
          n=0-4     CCAPM1=0DBH
                    CCAPM2=0DCH
                    CCAPM3=0DDH
                    CCAPM4=0DEH

                                    - ECOMn CAPPn CAPNn MATn TOGn PWMm ECCFn

                    Reset value     X  0     0     0    0          0  0                                                0

       Symbol          Function
    -
    ECOMn              Not implemented, reserved for future use.a
    CAPPn
    CAPNn              Enable Comparator. ECOMn = 1 enables the comparator function.
    MATn
                       Capture Positive, CAPPn = 1 enables positive edge capture.
    TOGn
                       Capture Negative, CAPNn = 1 enables negative edge capture.
    PWMn
                       Match. When MATn = 1, a match of the PCA counter with this module's compare/capture
    ECCFn              register causes the CCFn bit in CCON to be set, flagging an interrupt.

                       Toggle. When TOGn = 1, a match of the PCA counter with this module's compare/capture
                       register causes the CEXn pin to toggle.

                       Pulse Width Modulation Mode. PWMn = 1 enables the CEXn pin to be used as a pulse width
                       modulated output.

                       Enable CCF interrupt. Enables compare/capture flag CCFn in the CCON register to generate
                       an interrupt.

    a. User software should not write 1s to reserved bits. These bits may be used in future 8051 family
         products to invoke new features. In that case, the reset or inactive value of the new bit will be 0, and its
         active value will be 1. The value read from a reserved bit is indeterminate.

                    Table 11. PCA Module Modes (CCAPMn Registers)

    ECOMn CAPPn CAPNn MATn             TOGn PWMm ECCFn             Module Function

    0               0            0  0     0     0     0 No Operation

    X               1            0  0     0     0  X    16-bit capture by a positive-edge trigger
                                                        on CEXn

    X               0            1  0     0     0  X     16-bit capture by a negative trigger on
                                                        CEXn

    X               1            1  0     0     0  X 16-bit capture by a transition on CEXn

    1               0            0  1     0     0  X 16-bit Software Timer / Compare mode.

    1               0            0  1     1     0  X 16-bit High Speed Output

    1               0            0  0     0     1     0 8-bit PWM

    1               0            0  1  X        0  X Watchdog Timer (module 4 only)

There are two additional registers associated with each of the PCA modules. They are CCAPnH and
CCAPnL and these are the registers that store the 16-bit count when a capture occurs or a compare should
occur. When a module is used in the PWM mode these registers are used to control the duty cycle of the
output (See Table 12 & Table 13)

28                                                                 Rev. C - 06 March, 2001
                                                     TS80C51RA2/RD2
                                               TS83C51RB2/RC2/RD2
                                               TS87C51RB2/RC2/RD2

Table 12. CCAPnH: PCA Modules Capture/Compare Registers High

CCAPnH Address           CCAP0H=0FAH
      n=0-4              CCAP1H=0FBH
                         CCAP2H=0FCH
                         CCAP3H=0FDH
                         CCAP4H=0FEH

                                      7  6  5           4  3  2  1  0

                         Reset value  0  0  0           0  0  0  0  0

Table 13. CCAPnL: PCA Modules Capture/Compare Registers Low

CCAPnL Address           CCAP0L=0EAH
     n=0-4               CCAP1L=0EBH
                         CCAP2L=0ECH
                         CCAP3L=0EDH
                         CCAP4L=0EEH

                                      7  6  5           4  3  2  1  0

                         Reset value  0  0  0           0  0  0  0  0

                         Table 14. CH: PCA Counter High

       CH
Address 0F9H

                                      7  6  5           4  3  2  1  0

                         Reset value  0  0  0           0  0  0  0  0

                         Table 15. CL: PCA Counter Low

       CL
Address 0E9H

                                      7  6  5           4  3  2  1  0

                         Reset value  0  0  0           0  0  0  0  0

Rev. C - 06 March, 2001                                                29
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.5.1. PCA Capture Mode

To use one of the PCA modules in the capture mode either one or both of the CCAPM bits CAPN and CAPP
for that module must be set. The external CEX input for the module (on port 1) is sampled for a transition.
When a valid transition occurs the PCA hardware loads the value of the PCA counter registers (CH and CL)
into the module's capture registers (CCAPnL and CCAPnH). If the CCFn bit for the module in the CCON
SFR and the ECCFn bit in the CCAPMn SFR are set then an interrupt will be generated (Refer to Figure 9).

           CF CR  CCF4 CCF3 CCF2 CCF1 CCF0 CCON
                                                                      0xD8

                                                                                                            PCA IT

                                                                            PCA Counter/Timer

    Cex.n                                                                   CH                      CL

                  Capture

                                                                            CCAPnH                  CCAPnL

           ECOMn CAPPn CAPNn MATn TOGn PWMn ECCFn CCAPMn, n= 0 to 4
                                                                                      0xDA to 0xDE

                             Figure 9. PCA Capture Mode

30                                                                                  Rev. C - 06 March, 2001
                                                                TS80C51RA2/RD2
                                                         TS83C51RB2/RC2/RD2
                                                         TS87C51RB2/RC2/RD2

6.5.2. 16-bit Software Timer / Compare Mode

The PCA modules can be used as software timers by setting both the ECOM and MAT bits in the modules
CCAPMn register. The PCA timer will be compared to the module's capture registers and when a match
occurs an interrupt will occur if the CCFn (CCON SFR) and the ECCFn (CCAPMn SFR) bits for the module
are both set (See Figure 10).

                                 CF CR                                                            CCON
                                            CCF4 CCF3 CCF2 CCF1 CCF0 0xD8

          Write to
          CCAPnL Reset

                                                                                                        PCA IT

Write to                 CCAPnH  CCAPnL
CCAPnH

1         0  Enable                         Match

                         16 bit comparator

                         CH      CL                                                                     RESET *

                         PCA counter/timer

                                                                                                              CCAPMn, n = 0 to 4
                                 ECOMn CAPPn CAPNn MATn TOGn PWMn ECCFn

                                                                                                              0xDA to 0xDE

                             CIDL WDTE             CPS1 CPS0 ECF CMOD
                                                                                   0xD9

                         * Only for Module 4

                               Figure 10. PCA Compare Mode and PCA Watchdog Timer

Before enabling ECOM bit, CCAPnL and CCAPnH should be set with a non zero value, otherwise an unwanted
match could happen. Writing to CCAPnH will set the ECOM bit.

Once ECOM set, writing CCAPnL will clear ECOM so that an unwanted match doesn't occur while modifying
the compare value. Writing to CCAPnH will set ECOM. For this reason, user software should write CCAPnL first,
and then CCAPnH. Of course, the ECOM bit can still be controlled by accessing to CCAPMn register.

Rev. C - 06 March, 2001                                                                                         31
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.5.3. High Speed Output Mode

In this mode the CEX output (on port 1) associated with the PCA module will toggle each time a match
occurs between the PCA counter and the module's capture registers. To activate this mode the TOG, MAT,
and ECOM bits in the module's CCAPMn SFR must be set (See Figure 11).

A prior write must be done to CCAPnL and CCAPnH before writing the ECOMn bit.

                              CF CR                                                                   CCON
                                                CCF4 CCF3 CCF2 CCF1 CCF0 0xD8
             Write to     CCAPnH  CCAPnL
            CCAPnL Reset                                                                                        PCA IT

Write to                                     Match
CCAPnH

    1  0  Enable

                          16 bit comparator

                          CH      CL         CEXn

                          PCA counter/timer
                                                                                                                           CCAPMn, n = 0 to 4

                                              ECOMn CAPPn CAPNn MATn TOGn PWMn ECCFn 0xDA to 0xDE

                                           Figure 11. PCA High Speed Output Mode

Before enabling ECOM bit, CCAPnL and CCAPnH should be set with a non zero value, otherwise an unwanted
match could happen.

Once ECOM set, writing CCAPnL will clear ECOM so that an unwanted match doesn't occur while modifying
the compare value. Writing to CCAPnH will set ECOM. For this reason, user software should write CCAPnL first,
and then CCAPnH. Of course, the ECOM bit can still be controlled by accessing to CCAPMn register.

32                                           Rev. C - 06 March, 2001
                                                                       TS80C51RA2/RD2
                                                                 TS83C51RB2/RC2/RD2
                                                                 TS87C51RB2/RC2/RD2

6.5.4. Pulse Width Modulator Mode

All of the PCA modules can be used as PWM outputs. Figure 12 shows the PWM function. The frequency of the
output depends on the source for the PCA timer. All of the modules will have the same frequency of output
because they all share the PCA timer. The duty cycle of each module is independently variable using the module's
capture register CCAPLn. When the value of the PCA CL SFR is less than the value in the module's CCAPLn
SFR the output will be low, when it is equal to or greater than the output will be high. When CL overflows from
FF to 00, CCAPLn is reloaded with the value in CCAPHn. This allows updating the PWM without glitches. The
PWM and ECOM bits in the module's CCAPMn register must be set to enable the PWM mode.

                                           CCAPnH

                                 Overflow

                                           CCAPnL
                                                                              "0"

                         Enable                               <                     CEXn

                                           8 bit comparator   

                                                                           "1"
                                           CL

                                           PCA counter/timer

ECOMn CAPPn CAPNn MATn TOGn PWMn ECCFn                           CCAPMn, n= 0 to 4
                                                                 0xDA to 0xDE

                                 Figure 12. PCA PWM Mode

6.5.5. PCA Watchdog Timer

An on-board watchdog timer is available with the PCA to improve the reliability of the system without
increasing chip count. Watchdog timers are useful for systems that are susceptible to noise, power glitches,
or electrostatic discharge. Module 4 is the only PCA module that can be programmed as a watchdog.
However, this module can still be used for other modes if the watchdog is not needed. Figure 10 shows a
diagram of how the watchdog works. The user pre-loads a 16-bit value in the compare registers. Just like the
other compare modes, this 16-bit value is compared to the PCA timer value. If a match is allowed to occur,
an internal reset will be generated. This will not cause the RST pin to be driven high.

In order to hold off the reset, the user has three options:
    1. periodically change the compare value so it will never match the PCA timer,
    2. periodically change the PCA timer value so it will never match the compare values, or
    3. disable the watchdog by clearing the WDTE bit before a match occurs and then re-enable it.

The first two options are more reliable because the watchdog timer is never disabled as in option #3. If the
program counter ever goes astray, a match will eventually occur and cause an internal reset. The second
option is also not recommended if other PCA modules are being used. Remember, the PCA timer is the time
base for all modules; changing the time base for other modules would not be a good idea. Thus, in most
applications the first solution is the best option.

This watchdog timer won't generate a reset out on the reset pin.

Rev. C - 06 March, 2001                                                                   33
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.6. TS80C51Rx2 Serial I/O Port

The serial I/O port in the TS80C51Rx2 is compatible with the serial I/O port in the 80C52.
It provides both synchronous and asynchronous communication modes. It operates as an Universal Asynchronous
Receiver and Transmitter (UART) in three full-duplex modes (Modes 1, 2 and 3). Asynchronous transmission and
reception can occur simultaneously and at different baud rates

Serial I/O port includes the following enhancements:

Framing error detection
Automatic address recognition

6.6.1. Framing Error Detection

Framing bit error detection is provided for the three asynchronous modes (modes 1, 2 and 3). To enable the framing
bit error detection feature, set SMOD0 bit in PCON register (See Figure 13).

    SM0/FE SM1 SM2 REN TB8 RB8 TI  RI SCON (98h)

                   Set FE bit if stop bit is 0 (framing error) (SMOD0 = 1)
                   SM0 to UART mode control (SMOD = 0)

    SMOD1 SMOD0 -  POF GF1 GF0 PD IDL PCON (87h)
                   To UART framing error control

                                           Figure 13. Framing Error Block Diagram

When this feature is enabled, the receiver checks each incoming data frame for a valid stop bit. An invalid stop
bit may result from noise on the serial lines or from simultaneous transmission by two CPUs. If a valid stop bit
is not found, the Framing Error bit (FE) in SCON register (See Table 16.) bit is set.

34                                                                          Rev. C - 06 March, 2001
                                                                TS80C51RA2/RD2
                                                         TS83C51RB2/RC2/RD2
                                                         TS87C51RB2/RC2/RD2

Software may examine FE bit after each reception to check for data errors. Once set, only software or a reset can
clear FE bit. Subsequently received frames with valid stop bits cannot clear FE bit. When FE feature is enabled,
RI rises on stop bit instead of the last data bit (See Figure 14. and Figure 15.).

       RXD                      D0 D1 D2 D3 D4 D5 D6 D7

          RI             Start         Data byte                   Stop
SMOD0=X                  bit                                       bit

          FE
SMOD0=1

                         Figure 14. UART Timings in Mode 1

        RXD                            D0 D1 D2 D3 D4 D5 D6 D7 D8

          RI                    Start  Data byte                         Ninth Stop
SMOD0=0                         bit                                      bit bit

          RI
SMOD0=1

         FE
SMOD0=1

                         Figure 15. UART Timings in Modes 2 and 3

6.6.2. Automatic Address Recognition

The automatic address recognition feature is enabled when the multiprocessor communication feature is enabled
(SM2 bit in SCON register is set).
Implemented in hardware, automatic address recognition enhances the multiprocessor communication feature by
allowing the serial port to examine the address of each incoming command frame. Only when the serial port
recognizes its own address, the receiver sets RI bit in SCON register to generate an interrupt. This ensures that
the CPU is not interrupted by command frames addressed to other devices.
If desired, you may enable the automatic address recognition feature in mode 1. In this configuration, the stop bit
takes the place of the ninth data bit. Bit RI is set only when the received command frame address matches the
device's address and is terminated by a valid stop bit.
To support automatic address recognition, a device is identified by a given address and a broadcast address.

NOTE: The multiprocessor communication and automatic address recognition features cannot be enabled in mode 0 (i.e. setting SM2 bit in SCON
register in mode 0 has no effect).

Rev. C - 06 March, 2001                                                              35
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.6.3. Given Address

Each device has an individual address that is specified in SADDR register; the SADEN register is a mask byte

that contains don't-care bits (defined by zeros) to form the device's given address. The don't-care bits provide the

flexibility to address one or more slaves at a time. The following example illustrates how a given address is formed.

To address a device by its individual address, the SADEN mask byte must be 1111 1111b.

For example:

              SADDR     0101 0110b
              SADEN     1111 1100b
              Given     0101 01XXb

The following is an example of how to use given addresses to address different slaves:

Slave A:      SADDR     1111 0001b
              SADEN     1111 1010b
              Given     1111 0X0Xb

Slave B:      SADDR     1111 0011b
              SADEN     1111 1001b
              Given     1111 0XX1b

Slave C:      SADDR     1111 0010b
              SADEN     1111 1101b
              Given     1111 00X1b

The SADEN byte is selected so that each slave may be addressed separately.
For slave A, bit 0 (the LSB) is a don't-care bit; for slaves B and C, bit 0 is a 1. To communicate with slave A
only, the master must send an address where bit 0 is clear (e.g. 1111 0000b).
For slave A, bit 1 is a 1; for slaves B and C, bit 1 is a don't care bit. To communicate with slaves B and C, but
not slave A, the master must send an address with bits 0 and 1 both set (e.g. 1111 0011b).
To communicate with slaves A, B and C, the master must send an address with bit 0 set, bit 1 clear, and bit 2
clear (e.g. 1111 0001b).

6.6.4. Broadcast Address

A broadcast address is formed from the logical OR of the SADDR and SADEN registers with zeros defined as

don't-care bits, e.g.:

              SADDR       0101 0110b

              SADEN       1111 1100b

Broadcast =SADDR OR SADEN 1111 111Xb

The use of don't-care bits provides flexibility in defining the broadcast address, however in most applications, a

broadcast address is FFh. The following is an example of using broadcast addresses:

Slave A:      SADDR     1111 0001b

              SADEN     1111 1010b

              Broadcast 1111 1X11b,

Slave B:      SADDR     1111 0011b

              SADEN     1111 1001b

              Broadcast 1111 1X11B,

Slave C:      SADDR=    1111 0010b

              SADEN     1111 1101b

              Broadcast 1111 1111b

For slaves A and B, bit 2 is a don't care bit; for slave C, bit 2 is set. To communicate with all of the slaves, the
master must send an address FFh. To communicate with slaves A and B, but not slave C, the master can send
and address FBh.

36                                                                                      Rev. C - 06 March, 2001
                                                       TS80C51RA2/RD2
                                                 TS83C51RB2/RC2/RD2
                                                 TS87C51RB2/RC2/RD2

6.6.5. Reset Addresses

On reset, the SADDR and SADEN registers are initialized to 00h, i.e. the given and broadcast addresses are XXXX
XXXXb (all don't-care bits). This ensures that the serial port will reply to any address, and so, that it is backwards
compatible with the 80C51 microcontrollers that do not support automatic address recognition.

SADEN - Slave Address Mask Register (B9h)

7  6                      5                4  3  2  1  0

Reset Value = 0000 0000b
Not bit addressable

SADDR - Slave Address Register (A9h)

7  6                      5                4  3  2  1  0

Reset Value = 0000 0000b
Not bit addressable

Rev. C - 06 March, 2001                                   37
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

                                              Table 16. SCON Register

SCON - Serial Control Register (98h)

    7            6                    5          4                     3                    2              1     0

    FE/SM0  SM1                SM2               REN                   TB8                  RB8            TI    RI

Bit Number      Bit                                                     Description
            Mnemonic

                      Framing Error bit (SMOD0=1)

    7       FE            Clear to reset the error state, not cleared by a valid stop bit.

                          Set by hardware when an invalid stop bit is detected.

                          SMOD0 must be set to enable access to the FE bit

                      Serial port Mode bit 0

            SM0           Refer to SM1 for serial port mode selection.

                          SMOD0 must be cleared to enable access to the SM0 bit

                      Serial port Mode bit 1

                          SM0            SM1        Mode                Description Baud Rate

    6       SM1           0              0            0                 Shift Register FXTAL/12 (/6 in X2 mode)

                          0              1            1                 8-bit UART          Variable

                          1              0            2                 9-bit UART          FXTAL/64 or FXTAL/32 (/32, /16 in X2 mode)

                          1              1            3                 9-bit UART          Variable

                          Serial port Mode 2 bit / Multiprocessor Communication Enable bit

    5       SM2           Clear to disable multiprocessor communication feature.
                          Set to enable multiprocessor communication feature in mode 2 and 3, and eventually mode 1. This bit should

                          be cleared in mode 0.

                      Reception Enable bit

    4       REN           Clear to disable serial reception.

                          Set to enable serial reception.

                      Transmitter Bit 8 / Ninth bit to transmit in modes 2 and 3.

    3       TB8           Clear to transmit a logic 0 in the 9th bit.

                          Set to transmit a logic 1 in the 9th bit.

                      Receiver Bit 8 / Ninth bit received in modes 2 and 3

                          Cleared by hardware if 9th bit received is a logic 0.

    2       RB8           Set by hardware if 9th bit received is a logic 1.

                          In mode 1, if SM2 = 0, RB8 is the received stop bit. In mode 0 RB8 is not used.

                      Transmit Interrupt flag

    1       TI            Clear to acknowledge interrupt.
                          Set by hardware at the end of the 8th bit time in mode 0 or at the beginning of the stop bit in the other

                      modes.

                      Receive Interrupt flag

    0       RI            Clear to acknowledge interrupt.

                          Set by hardware at the end of the 8th bit time in mode 0, see Figure 14. and Figure 15. in the other modes.

Reset Value = 0000 0000b
Bit addressable

38                                                                                                    Rev. C - 06 March, 2001
                                                                       TS80C51RA2/RD2
                                                                 TS83C51RB2/RC2/RD2
                                                                 TS87C51RB2/RC2/RD2

                                         Table 17. PCON Register

PCON - Power Control Register (87h)

7                6       5                        4                  3            2                1                 0

SMOD1       SMOD0        -                        POF               GF1           GF0              PD                IDL

Bit Number      Bit                                                  Description
            Mnemonic

7           SMOD1        Serial port Mode bit 1
                              Set to select double baud rate in mode 1, 2 or 3.

                         Serial port Mode bit 0

6           SMOD0        Clear to select SM0 bit in SCON register.

                         Set to to select FE bit in SCON register.

5           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

                         Power-Off Flag

4           POF          Clear to recognize next reset type.

                         Set by hardware when VCC rises from 0 to its nominal voltage. Can also be set by software.

                         General purpose Flag

3           GF1          Cleared by user for general purpose usage.

                         Set by user for general purpose usage.

                         General purpose Flag

2           GF0          Cleared by user for general purpose usage.

                         Set by user for general purpose usage.

                         Power-Down mode bit

1           PD           Cleared by hardware when reset occurs.

                         Set to enter power-down mode.

                         Idle mode bit

0           IDL          Clear by hardware when interrupt or reset occurs.

                         Set to enter idle mode.

Reset Value = 00X1 0000b
Not bit addressable

Power-off flag reset value will be 1 only after a power on (cold reset). A warm reset doesn't affect the value of this bit.

Rev. C - 06 March, 2001                                                                                                   39
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.7. Interrupt System

The TS80C51Rx2 has a total of 7 interrupt vectors: two external interrupts (INT0 and INT1), three timer interrupts
(timers 0, 1 and 2), the serial port interrupt and the PCA global interrupt. These interrupts are shown in Figure 16.

WARNING: Note that in the first version of RC devices, the PCA interrupt is in the lowest priority. Thus the
order in INT0, TF0, INT1, TF1, RI or TI, TF2 or EXF2, PCA.

INT0                      IPH, IP                        High priority
                                                         interrupt
TF0                                                  3
         IE0                                               Interrupt
INT1                                                       polling
                                                      0    sequence, decreasing
TF1                                                       from high to low priority
PCA IT                                               3
                                                      0
    RI                                                3
    TI   IE1
TF2                                                  0
EXF2                                                  3
                                                      0
                                                      3
                                                      0

                                                      3
                                                      0

                                                     3
                                                     0

         Individual Enable  Global Disable               Low priority
                                                         interrupt

                                               Figure 16. Interrupt Control System

Each of the interrupt sources can be individually enabled or disabled by setting or clearing a bit in the Interrupt
Enable register (See Table 19.). This register also contains a global disable bit, which must be cleared to disable
all interrupts at once.

Each interrupt source can also be individually programmed to one out of four priority levels by setting or clearing
a bit in the Interrupt Priority register (See Table 20.) and in the Interrupt Priority High register (See Table 21.).
shows the bit values and priority levels associated with each combination.

The PCA interrupt vector is located at address 0033H. All other vector addresses are the same as standard C52 devices.

40                                                       Rev. C - 06 March, 2001
                                                                           TS80C51RA2/RD2
                                                                     TS83C51RB2/RC2/RD2
                                                                     TS87C51RB2/RC2/RD2

                                         Table 18. Priority Level Bit Values

            IPH.x                                                IP.x                     Interrupt Level Priority
               0
               0                                                 0                        0 (Lowest)
               1
               1                                                 1                           1

                                                                 0                           2

                                                                 1                        3 (Highest)

A low-priority interrupt can be interrupted by a high priority interrupt, but not by another low-priority interrupt.
A high-priority interrupt can't be interrupted by any other interrupt source.

If two interrupt requests of different priority levels are received simultaneously, the request of higher priority level
is serviced. If interrupt requests of the same priority level are received simultaneously, an internal polling sequence
determines which request is serviced. Thus within each priority level there is a second priority structure determined
by the polling sequence.

                                                 Table 19. IE Register

IE - Interrupt Enable Register (A8h)

7                6                    5            4                    3            2    1                         0

EA              EC        ET2                      ES                  ET1           EX1  ET0          EX0

Bit Number      Bit                                                     Description
            Mnemonic

                         Enable All interrupt bit

                          Clear to disable all interrupts.

7           EA            Set to enable all interrupts.

                          If EA=1, each interrupt source is individually enabled or disabled by setting or clearing its own interrupt

                         enable bit.

6           EC           PCA interrupt enable bit
                              Clear to disable . Set to enable.

                         Timer 2 overflow interrupt Enable bit

5           ET2           Clear to disable timer 2 overflow interrupt.

                          Set to enable timer 2 overflow interrupt.

                         Serial port Enable bit

4           ES            Clear to disable serial port interrupt.

                          Set to enable serial port interrupt.

                         Timer 1 overflow interrupt Enable bit

3           ET1           Clear to disable timer 1 overflow interrupt.

                          Set to enable timer 1 overflow interrupt.

                         External interrupt 1 Enable bit

2           EX1           Clear to disable external interrupt 1.

                          Set to enable external interrupt 1.

                         Timer 0 overflow interrupt Enable bit

1           ET0           Clear to disable timer 0 overflow interrupt.

                          Set to enable timer 0 overflow interrupt.

                         External interrupt 0 Enable bit

0           EX0           Clear to disable external interrupt 0.

                          Set to enable external interrupt 0.

Reset Value = 0000 0000b
Bit addressable

Rev. C - 06 March, 2001                                                                                                41
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

                                           Table 20. IP Register

IP - Interrupt Priority Register (B8h)

    7            6                      5  4                   3            2                   1    0

       -       PPC        PT2              PS                  PT1          PX1                 PT0  PX0

Bit Number      Bit                                            Description
            Mnemonic

    7       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    6       PPC       PCA interrupt priority bit
                           Refer to PPCH for priority level.

    5       PT2       Timer 2 overflow interrupt Priority bit
                           Refer to PT2H for priority level.

    4       PS        Serial port Priority bit
                           Refer to PSH for priority level.

    3       PT1       Timer 1 overflow interrupt Priority bit
                           Refer to PT1H for priority level.

    2       PX1       External interrupt 1 Priority bit
                           Refer to PX1H for priority level.

    1       PT0       Timer 0 overflow interrupt Priority bit
                           Refer to PT0H for priority level.

    0       PX0       External interrupt 0 Priority bit
                           Refer to PX0H for priority level.

Reset Value = X000 0000b
Bit addressable

42                                                                                              Rev. C - 06 March, 2001
                                                                                       TS80C51RA2/RD2
                                                                                 TS83C51RB2/RC2/RD2
                                                                                 TS87C51RB2/RC2/RD2

                                              Table 21. IPH Register

IPH - Interrupt Priority High Register (B7h)

7            6               5                          4              3               2              1     0
                                                                                    PX1H           PT0H  PX0H
   -    PPCH                 PT2H                 PSH            PT1H

   Bit      Bit                                                        Description
Number  Mnemonic

     7  -                Reserved
                              The value read from this bit is indeterminate. Do not set this bit.
     6
                         PCA interrupt priority bit high.

                          PPCH                PPC Priority Level

                          0                   0                  Lowest

        PPCH              0                   1

                          1                   0

                          1                   1                  Highest

                         Timer 2 overflow interrupt Priority High bit

                          PT2H                PT2                Priority Level

5       PT2H              0                   0                  Lowest
                          0                   1

                          1                   0

                          1                   1                  Highest

                         Serial port Priority High bit

                          PSH                 PS                 Priority Level

4       PSH               0                   0                  Lowest
                          0                   1

                          1                   0

                          1                   1                  Highest

                         Timer 1 overflow interrupt Priority High bit

                          PT1H                PT1                Priority Level

3       PT1H              0                   0                  Lowest
                          0                   1

                          1                   0

                          1                   1                  Highest

                         External interrupt 1 Priority High bit

                          PX1H                PX1                Priority Level

2       PX1H              0                   0                  Lowest
                          0                   1

                          1                   0

                          1                   1                  Highest

                         Timer 0 overflow interrupt Priority High bit

                          PT0H                PT0                Priority Level

1       PT0H              0                   0                  Lowest
                          0                   1

                          1                   0

                          1                   1                  Highest

                         External interrupt 0 Priority High bit

                          PX0H                PX0                Priority Level

0       PX0H              0                   0                  Lowest
                          0                   1

                          1                   0

                          1                   1                  Highest

Reset Value = X000 0000b
Not bit addressable

Rev. C - 06 March, 2001                                                                                        43
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.8. Idle mode

An instruction that sets PCON.0 causes that to be the last instruction executed before going into the Idle mode.
In the Idle mode, the internal clock signal is gated off to the CPU, but not to the interrupt, Timer, and Serial Port
functions. The CPU status is preserved in its entirely : the Stack Pointer, Program Counter, Program Status Word,
Accumulator and all other registers maintain their data during Idle. The port pins hold the logical states they had
at the time Idle was activated. ALE and PSEN hold at logic high levels.

There are two ways to terminate the Idle. Activation of any enabled interrupt will cause PCON.0 to be cleared by
hardware, terminating the Idle mode. The interrupt will be serviced, and following RETI the next instruction to
be executed will be the one following the instruction that put the device into idle.

The flag bits GF0 and GF1 can be used to give an indication if an interrupt occured during normal operation or
during an Idle. For example, an instruction that activates Idle can also set one or both flag bits. When Idle is
terminated by an interrupt, the interrupt service routine can examine the flag bits.

The other way of terminating the Idle mode is with a hardware reset. Since the clock oscillator is still running,
the hardware reset needs to be held active for only two machine cycles (24 oscillator periods) to complete the reset.

6.9. Power-Down Mode

To save maximum power, a power-down mode can be invoked by software (Refer to Table 17., PCON register).

In power-down mode, the oscillator is stopped and the instruction that invoked power-down mode is the last
instruction executed. The internal RAM and SFRs retain their value until the power-down mode is terminated.
VCC can be lowered to save further power. Either a hardware reset or an external interrupt can cause an exit from
power-down. To properly terminate power-down, the reset or external interrupt should not be executed before VCC
is restored to its normal operating level and must be held active long enough for the oscillator to restart and stabilize.

Only external interrupts INT0 and INT1 are useful to exit from power-down. For that, interrupt must be enabled
and configured as level or edge sensitive interrupt input.
Holding the pin low restarts the oscillator but bringing the pin high completes the exit as detailed in Figure 17.
When both interrupts are enabled, the oscillator restarts as soon as one of the two inputs is held low and power
down exit will be completed when the first input will be released. In this case the higher priority interrupt service
routine is executed.
Once the interrupt is serviced, the next instruction to be executed after RETI will be the one following the instruction
that put TS80C51Rx2 into power-down mode.

      INT0
      INT1
    XTAL1

            Active phase  Power-down phase Oscillator restart phase  Active phase

                                            Figure 17. Power-Down Exit Waveform

Exit from power-down by reset redefines all the SFRs, exit from power-down by external interrupt does no affect
the SFRs.

Exit from power-down by either reset or external interrupt does not affect the internal RAM content.

NOTE: If idle mode is activated with power-down mode (IDL and PD bits set), the exit sequence is unchanged, when execution is vectored to interrupt,
PD and IDL bits are cleared and idle mode is not entered.

44                                                                   Rev. C - 06 March, 2001
                                                          TS80C51RA2/RD2
                                                   TS83C51RB2/RC2/RD2
                                                   TS87C51RB2/RC2/RD2

            Table 22. The state of ports during idle and power-down mode

   Mode     Program      ALE  PSEN  PORT0                             PORT1      PORT2      PORT3
            Memory
     Idle                  1     1  Port Data*                        Port Data  Port Data  Port Data
     Idle    Internal      1     1   Floating                         Port Data  Address    Port Data
Power Down   External      0     0                                    Port Data  Port Data  Port Data
Power Down   Internal      0     0  Port Data*                        Port Data  Port Data  Port Data
             External                Floating

* Port 0 can force a "zero" level. A "one" will leave port floating.

Rev. C - 06 March, 2001                                                                                45
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.10. Hardware Watchdog Timer

The WDT is intended as a recovery method in situations where the CPU may be subjected to software upset. The
WDT consists of a 14-bit counter and the WatchDog Timer ReSeT (WDTRST) SFR. The WDT is by default
disabled from exiting reset. To enable the WDT, user must write 01EH and 0E1H in sequence to the WDTRST,
SFR location 0A6H. When WDT is enabled, it will increment every machine cycle while the oscillator is running
and there is no way to disable the WDT except through reset (either hardware reset or WDT overflow reset). When
WDT overflows, it will drive an output RESET HIGH pulse at the RST-pin.

6.10.1. Using the WDT

To enable the WDT, user must write 01EH and 0E1H in sequence to the WDTRST, SFR location 0A6H. When
WDT is enabled, the user needs to service it by writing to 01EH and 0E1H to WDTRST to avoid WDT overflow.
The 14-bit counter overflows when it reaches 16383 (3FFFH) and this will reset the device. When WDT is enabled,
it will increment every machine cycle while the oscillator is running. This means the user must reset the WDT at
least every 16383 machine cycle. To reset the WDT the user must write 01EH and 0E1H to WDTRST. WDTRST
is a write only register. The WDT counter cannot be read or written. When WDT overflows, it will generate an
output RESET pulse at the RST-pin. The RESET pulse duration is 96 x TOSC , where TOSC = 1/FOSC . To make
the best use of the WDT, it should be serviced in those sections of code that will periodically be executed within
the time required to prevent a WDT reset.

To have a more powerful WDT, a 27 counter has been added to extend the Time-out capability, ranking from
16ms to 2s @ FOSC = 12MHz. To manage this feature, refer to WDTPRG register description, Table 24. (SFR0A7h).

                          Table 23. WDTRST Register

WDTRST Address (0A6h)

             7         6  5  4                       3  2                                    1

Reset value  X         X  X  X                       X  X                                    X

Write only, this SFR is used to reset/enable the WDT by writing 01EH then 0E1H in sequence.

46                                                         Rev. C - 06 March, 2001
                                                                              TS80C51RA2/RD2
                                                                        TS83C51RB2/RC2/RD2
                                                                        TS87C51RB2/RC2/RD2

                                  Table 24. WDTPRG Register

WDTPRG Address (0A7h)

7               6           5                       4               3            2              1   0

T4              T3          T2                      T1              T0           S2             S1  S0

Bit Number      Bit                                                 Description
            Mnemonic

7           T4

6           T3

5           T2           Reserved
                              Do not try to set or clear this bit.

4           T1

3           T0

2           S2           WDT Time-out select bit 2

1           S1           WDT Time-out select bit 1

0           S0           WDT Time-out select bit 0

                         S2 S1 S0 Selected Time-out

                         0     0  0                 (214 - 1) machine cycles, 16.3 ms @ 12 MHz

                         0     0  1                 (215 - 1) machine cycles, 32.7 ms @ 12 MHz

                         0     1  0                 (216 - 1) machine cycles, 65.5 ms @ 12 MHz

                         0     1  1                 (217 - 1) machine cycles, 131 ms @ 12 MHz

                         1     0  0                 (218 - 1) machine cycles, 262 ms @ 12 MHz

                         1     0  1                 (219 - 1) machine cycles, 542 ms @ 12 MHz

                         1     1  0                 (220 - 1) machine cycles, 1.05 s @ 12 MHz

                         1     1  1                 (221 - 1) machine cycles, 2.09 s @ 12 MHz

Reset value XXXX X000

6.10.2. WDT during Power Down and Idle

In Power Down mode the oscillator stops, which means the WDT also stops. While in Power Down mode the
user does not need to service the WDT. There are 2 methods of exiting Power Down mode: by a hardware reset
or via a level activated external interrupt which is enabled prior to entering Power Down mode. When Power
Down is exited with hardware reset, servicing the WDT should occur as it normally should whenever the TS80C51Rx2
is reset. Exiting Power Down with an interrupt is significantly different. The interrupt is held low long enough for
the oscillator to stabilize. When the interrupt is brought high, the interrupt is serviced. To prevent the WDT from
resetting the device while the interrupt pin is held low, the WDT is not started until the interrupt is pulled high.
It is suggested that the WDT be reset during the interrupt service routine.

To ensure that the WDT does not overflow within a few states of exiting of powerdown, it is best to reset the
WDT just before entering powerdown.

In the Idle mode, the oscillator continues to run. To prevent the WDT from resetting the TS80C51Rx2 while in
Idle mode, the user should always set up a timer that will periodically exit Idle, service the WDT, and re-enter
Idle mode.

Rev. C - 06 March, 2001                                                                                 47
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.11. ONCETM Mode (ON Chip Emulation)

The ONCE mode facilitates testing and debugging of systems using TS80C51Rx2 without removing the circuit
from the board. The ONCE mode is invoked by driving certain pins of the TS80C51Rx2; the following sequence
must be exercised:

Pull ALE low while the device is in reset (RST high) and PSEN is high.
Hold ALE low as RST is deactivated.

While the TS80C51Rx2 is in ONCE mode, an emulator or test CPU can be used to drive the circuit Table 26.
shows the status of the port pins during ONCE mode.

Normal operation is restored when normal reset is applied.

                                Table 25. External Pin Status during ONCE Mode

        ALE          PSEN       Port 0     Port 1              Port 2              Port 3     XTAL1/2
    Weak pull-up  Weak pull-up   Float  Weak pull-up        Weak pull-up        Weak pull-up    Active

48                                                                              Rev. C - 06 March, 2001
                                                                                       TS80C51RA2/RD2
                                                                                 TS83C51RB2/RC2/RD2
                                                                                 TS87C51RB2/RC2/RD2

6.12. Power-Off Flag

The power-off flag allows the user to distinguish between a "cold start" reset and a "warm start" reset.

A cold start reset is the one induced by VCC switch-on. A warm start reset occurs while VCC is still applied to
the device and could be generated for example by an exit from power-down.

The power-off flag (POF) is located in PCON register (See Table 26.). POF is set by hardware when VCC rises
from 0 to its nominal voltage. The POF can be set or cleared by software allowing the user to determine the type

of reset.

The POF value is only relevant with a Vcc range from 4.5V to 5.5V. For lower Vcc value, reading POF bit will
return indeterminate value.

                                         Table 26. PCON Register

PCON - Power Control Register (87h)

7                6        5                        4                  3            2               1                  0

SMOD1       SMOD0         -                        POF               GF1           GF0             PD                 IDL

Bit Number      Bit                                                   Description
            Mnemonic

7           SMOD1        Serial port Mode bit 1
                              Set to select double baud rate in mode 1, 2 or 3.

                         Serial port Mode bit 0

6           SMOD0         Clear to select SM0 bit in SCON register.

                          Set to to select FE bit in SCON register.

5           -            Reserved
                              The value read from this bit is indeterminate. Do not set this bit.

                         Power-Off Flag

4           POF           Clear to recognize next reset type.

                          Set by hardware when VCC rises from 0 to its nominal voltage. Can also be set by software.

                         General purpose Flag

3           GF1           Cleared by user for general purpose usage.

                          Set by user for general purpose usage.

                         General purpose Flag

2           GF0           Cleared by user for general purpose usage.

                          Set by user for general purpose usage.

                         Power-Down mode bit

1           PD            Cleared by hardware when reset occurs.

                          Set to enter power-down mode.

                         Idle mode bit

0           IDL           Clear by hardware when interrupt or reset occurs.

                          Set to enter idle mode.

Reset Value = 00X1 0000b
Not bit addressable

Rev. C - 06 March, 2001                                                                                                    49
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

6.13. Reduced EMI Mode

The ALE signal is used to demultiplex address and data buses on port 0 when used with external program or data
memory. Nevertheless, during internal code execution, ALE signal is still generated. In order to reduce EMI, ALE
signal can be disabled by setting AO bit.

The AO bit is located in AUXR register at bit location 0. As soon as AO is set, ALE is no longer output but
remains active during MOVX and MOVC instructions and external fetches. During ALE disabling, ALE pin is
weakly pulled high.

                                         Table 27. AUXR Register

AUXR - Auxiliary Register (8Eh)

    7           6                5       4  3                                  2                1       0

       -        -                -       -  -                                  -                EXTRAM  AO

Bit Number      Bit                         Description
            Mnemonic

    7       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    6       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    5       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    4       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    3       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    2       -         Reserved
                           The value read from this bit is indeterminate. Do not set this bit.

    1       EXTRAM    EXTRAM bit
                           See Table 5.

                      ALE Output bit

    0       AO        Clear to restore ALE operation during internal fetches.

                      Set to disable ALE operation during internal fetches.

Reset Value = XXXX XX00b
Not bit addressable

50                                                                                              Rev. C - 06 March, 2001
                                                                      TS80C51RA2/RD2
                                                                TS83C51RB2/RC2/RD2
                                                                TS87C51RB2/RC2/RD2

7. TS83C51RB2/RC2/RD2 ROM

7.1. ROM Structure

The TS83C51RB2/RC2/RD2 ROM memory is divided in three different arrays:

the code array: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16/32/64 Kbytes.
the encryption array: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 bytes.
the signature array:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 bytes.

7.2. ROM Lock System

The program Lock system, when programmed, protects the on-chip program against software piracy.

7.2.1. 7.2.1. Encryption Array

Within the ROM array are 64 bytes of encryption array that are initially unprogrammed (all FF's). Every time a
byte is addressed during program verify, 6 address lines are used to select a byte of the encryption array. This
byte is then exclusive-NOR'ed (XNOR) with the code byte, creating an encrypted verify byte. The algorithm, with
the encryption array in the unprogrammed state, will return the code in its original, unmodified form.

When using the encryption array, one important factor needs to be considered. If a byte has the value FFh, verifying
the byte will produce the encryption byte value. If a large block (>64 bytes) of code is left unprogrammed, a
verification routine will display the content of the encryption array. For this reason all the unused code bytes
should be programmed with random values. This will ensure program protection.

7.2.2. Program Lock Bits

The lock bits when programmed according to Table 28. will provide different level of protection for the on-chip
code and data.

                                   Table 28. Program Lock bits

          Program Lock Bits

Security  LB1            LB2  LB3                       Protection description
  level

                                   No program lock features enabled. Code verify will still be encrypted by the encryption

1         U              U    U    array if programmed. MOVC instruction executed from external program memory returns

                                   non encrypted data.

2         P              U    U    MOVC instruction executed from external program memory are disabled from fetching
                                   code bytes from internal memory, EA is sampled and latched on reset.

3         U              P    U    Same as level 1+ Verify disable.
                                   This security level is only available for 51RDX2 devices.

U: unprogrammed
P: programmed

7.2.3. Signature bytes

The TS83C51RB2/RC2/RD2 contains 4 factory programmed signatures bytes. To read these bytes, perform the
process described in section 8.3.

7.2.4. Verify Algorithm
Refer to 8.3.4.

Rev. C - 06 March, 2001                                                                                               51
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

8. TS87C51RB2/RC2/RD2 EPROM

8.1. EPROM Structure

The TS87C51RB2/RC2/RD2 EPROM is divided in two different arrays:

the code array: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16/32/64 Kbytes.
the encryption array: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 bytes.

In addition a third non programmable array is implemented:

the signature array: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 bytes.

8.2. EPROM Lock System

The program Lock system, when programmed, protects the on-chip program against software piracy.

8.2.1. Encryption Array

Within the EPROM array are 64 bytes of encryption array that are initially unprogrammed (all FF's). Every time
a byte is addressed during program verify, 6 address lines are used to select a byte of the encryption array. This
byte is then exclusive-NOR'ed (XNOR) with the code byte, creating an encrypted verify byte. The algorithm, with
the encryption array in the unprogrammed state, will return the code in its original, unmodified form.

When using the encryption array, one important factor needs to be considered. If a byte has the value FFh, verifying
the byte will produce the encryption byte value. If a large block (>64 bytes) of code is left unprogrammed, a
verification routine will display the content of the encryption array. For this reason all the unused code bytes
should be programmed with random values. This will ensure program protection.

8.2.2. Program Lock Bits

The three lock bits, when programmed according to Table 29.8.2.3. , will provide different level of protection for
the on-chip code and data.

                             Table 29. Program Lock bits

       Program Lock Bits                                    Protection description

Security level LB1  LB2   LB3

                               No program lock features enabled. Code verify will still be encrypted by the encryption

    1  U            U     U    array if programmed. MOVC instruction executed from external program memory

                               returns non encrypted data.

                               MOVC instruction executed from external program memory are disabled from fetching

    2  P            U     U    code bytes from internal memory, EA is sampled and latched on reset, and further

                               programming of the EPROM is disabled.

    3  U            P     U    Same as 2, also verify is disabled.

    4  U            U     P    Same as 3, also external execution is disabled.

U: unprogrammed,
P: programmed

WARNING: Security level 2 and 3 should only be programmed after EPROM and Core verification.

8.2.3. Signature bytes

The TS87C51RB2/RC2/RD2 contains 4 factory programmed signatures bytes. To read these bytes, perform the
process described in section 8.3.

52                                                                              Rev. C - 06 March, 2001
                                                                       TS80C51RA2/RD2
                                                                 TS83C51RB2/RC2/RD2
                                                                 TS87C51RB2/RC2/RD2

8.3. EPROM Programming

8.3.1. Set-up modes

In order to program and verify the EPROM or to read the signature bytes, the TS87C51RB2/RC2/RD2 is placed
in specific set-up modes (See Figure 18.).

Control and program signals must be held at the levels indicated in Table 30.

8.3.2. Definition of terms

Address Lines: P1.0-P1.7, P2.0-P2.5, P3.4, P3.5 respectively for A0-A15 (P2.5 (A13) for RB, P3.4 (A14) for
RC, P3.5 (A15) for RD)

Data Lines:           P0.0-P0.7 for D0-D7

Control Signals: RST, PSEN, P2.6, P2.7, P3.3, P3.6, P3.7.

Program Signals: ALE/PROG, EA/VPP.

                               Table 30. EPROM Set-Up Modes

Mode                      RST  PSEN        ALE/  EA/VPP    P2.6  P2.7  P3.3  P3.6  P3.7
                                           PROG

Program Code data           1  0                 12.75V    0     1     1     1     1

Verify Code data            1  0           1     1         0           0     1     1

Program Encryption Array    1  0                 12.75V    0     1     1     0     1
Address 0-3Fh

Read Signature Bytes        1  0           1     1         0           0     0     0

Program Lock bit 1          1  0                 12.75V    1     1     1     1     1

Program Lock bit 2          1  0                 12.75V    1     1     1     0     0

Program Lock bit 3          1  0                 12.75V    1     0     1     1     0

Rev. C - 06 March, 2001                                                                  53
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

    PROGRAM                                       EA/VPP              +5V
    SIGNALS*                                      ALE/PROG  VCC

    CONTROL                                       RST       P0.0-P0.7      D0-D7
    SIGNALS*                                      PSEN
                                                  P2.6      P1.0-P1.7      A0-A7
                                                  P2.7                     A8-A15
                                                  P3.3      P2.0-P2.5
                                                  P3.6      P3.4-P3.5
                                                  P3.7

    4 to 6 MHz                                    XTAL1     VSS
                                                                    GND

* See Table 31. for proper value on these inputs

                Figure 18. Set-Up Modes Configuration

8.3.3. Programming Algorithm

The Improved Quick Pulse algorithm is based on the Quick Pulse algorithm and decreases the number of pulses
applied during byte programming from 25 to 1.

To program the TS87C51RB2/RC2/RD2 the following sequence must be exercised:

Step 1: Activate the combination of control signals.
Step 2: Input the valid address on the address lines.
Step 3: Input the appropriate data on the data lines.
Step 4: Raise EA/VPP from VCC to VPP (typical 12.75V).
Step 5: Pulse ALE/PROG once.
Step 6: Lower EA/VPP from VPP to VCC

Repeat step 2 through 6 changing the address and data for the entire array or until the end of the object file is
reached (See Figure 19.).

8.3.4. Verify algorithm

Code array verify must be done after each byte or block of bytes is programmed. In either case, a complete verify
of the programmed array will ensure reliable programming of the TS87C51RB2/RC2/RD2.

P 2.7 is used to enable data output.

To verify the TS87C51RB2/RC2/RD2 code the following sequence must be exercised:

Step 1: Activate the combination of program and control signals.
Step 2: Input the valid address on the address lines.
Step 3: Read data on the data lines.

Repeat step 2 through 3 changing the address for the entire array verification (See Figure 19.)

The encryption array cannot be directly verified. Verification of the encryption array is done by observing that the
code array is well encrypted.

54                                                                                 Rev. C - 06 March, 2001
                                                  TS80C51RA2/RD2
                                            TS83C51RB2/RC2/RD2
                                            TS87C51RB2/RC2/RD2

                         Programming Cycle  Read/Verify Cycle

A0-A12

      D0-D7              Data In            Data Out
                                 100s
ALE/PROG

                12.75V
EA/VPP 5V

                0V
Control sig-
nals

        Figure 19. Programming and Verification Signal's Waveform

8.4. EPROM Erasure (Windowed Packages Only)

Erasing the EPROM erases the code array, the encryption array and the lock bits returning the parts to full
functionality.

Erasure leaves all the EPROM cells in a 1's state (FF).

8.4.1. Erasure Characteristics

The recommended erasure procedure is exposure to ultraviolet light (at 2537 ) to an integrated dose at least 15
W-sec/cm2. Exposing the EPROM to an ultraviolet lamp of 12,000 W/cm2 rating for 30 minutes, at a distance
of about 25 mm, should be sufficient. An exposure of 1 hour is recommended with most of standard erasers.

Erasure of the EPROM begins to occur when the chip is exposed to light with wavelength shorter than approximately
4,000 . Since sunlight and fluorescent lighting have wavelengths in this range, exposure to these light sources
over an extended time (about 1 week in sunlight, or 3 years in room-level fluorescent lighting) could cause
inadvertent erasure. If an application subjects the device to this type of exposure, it is suggested that an opaque
label be placed over the window.

Rev. C - 06 March, 2001                                                                                              55
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

9. Signature Bytes

The TS83/87C51RB2/RC2/RD2 has four signature bytes in location 30h, 31h, 60h and 61h. To read these bytes
follow the procedure for EPROM verify but activate the control lines provided in Table 31. for Read Signature
Bytes. Table 31. shows the content of the signature byte for the TS87C51RB2/RC2/RD2.

                    Table 31. Signature Bytes Content

    Location        Contents                             Comment
        30h             58h   Manufacturer Code: Atmel Wireless & Microcontrollers
        31h             57h   Family Code: C51 X2
        60h             7Ch   Product name: TS83C51RD2
        60h            FCh    Product name: TS87C51RD2
        60h             37h   Product name: TS83C51RC2
        60h             B7h   Product name: TS87C51RC2
        60h             3Bh   Product name: TS83C51RB2
        60h            BBh    Product name: TS87C51RB2
        61h             FFh   Product revision number

56                                                     Rev. C - 06 March, 2001
10. Electrical Characteristics                           TS80C51RA2/RD2
                                                   TS83C51RB2/RC2/RD2
10.1. Absolute Maximum Ratings (1)                 TS87C51RB2/RC2/RD2

Ambiant Temperature Under Bias:     0C to 70C
C = commercial                      -40C to 85C
I = industrial                      -65C to + 150C
Storage Temperature                 -0.5 V to + 7 V
Voltage on VCC to VSS               -0.5 V to + 13 V
Voltage on VPP to VSS               -0.5 V to VCC + 0.5 V
Voltage on Any Pin to VSS           1 W(2)
Power Dissipation

NOTES

1. Stresses at or above those listed under " Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress rating only

and functional operation of the device at these or any other conditions above those indicated in the operational sections of this specification is not
implied. Exposure to absolute maximum rating conditions may affect device reliability.
2. This value is based on the maximum allowable die temperature and the thermal resistance of the package.

10.2. Power consumption measurement

Since the introduction of the first C51 devices, every manufacturer made operating Icc measurements under reset,
which made sense for the designs were the CPU was running under reset. In Atmel Wireless & Microcontrollers
new devices, the CPU is no more active during reset, so the power consumption is very low but is not really
representative of what will happen in the customer system. That's why, while keeping measurements under Reset,
Atmel Wireless & Microcontrollers presents a new way to measure the operating Icc:

Using an internal test ROM, the following code is executed:

Label: SJMP Label (80 FE)

Ports 1, 2, 3 are disconnected, Port 0 is tied to FFh, EA = Vcc, RST = Vss, XTAL2 is not connected and XTAL1
is driven by the clock.

This is much more representative of the real operating Icc.

Rev. C - 06 March, 2001             57
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

10.3. DC Parameters for Standard Voltage

TA = 0C to +70C; VSS = 0 V; VCC = 5 V 10%; F = 0 to 40 MHz.
TA = -40C to +85C; VSS = 0 V; VCC = 5 V 10%; F = 0 to 40 MHz.

                                        Table 32. DC Parameters in Standard Voltage

Symbol         Parameter                                        Min        Typ     Max Unit Test Conditions
                                                                  -0.5     90 (5)
    VIL  Input Low Voltage                                  0.2 VCC + 0.9          0.2 VCC - 0.1 V
                                                               0.7 VCC
    VIH  Input High Voltage except XTAL1, RST                                      VCC + 0.5     V

    VIH1 Input High Voltage, XTAL1, RST                                            VCC + 0.5     V

    VOL  Output Low Voltage, ports 1, 2, 3, 4, 5(6)                                0.3           V IOL = 100 A(4)

                                                                                   0.45          V   IOL = 1.6 mA(4)
                                                                                   1.0           V
                                                                                                     IOL = 3.5 mA(4)

    VOL1 Output Low Voltage, port 0 (6)                                            0.3           V IOL = 200 A(4)

                                                                                   0.45          V   IOL = 3.2 mA(4)
                                                                                   1.0           V
                                                                                                     IOL = 7.0 mA(4)

    VOL2 Output Low Voltage, ALE, PSEN                                             0.3           V IOL = 100 A(4)

                                                                                   0.45          V   IOL = 1.6 mA(4)
                                                                                   1.0           V
                                                                                                     IOL = 3.5 mA(4)

    VOH Output High Voltage, ports 1, 2, 3, 4, 5            VCC - 0.3                            V IOH = -10 A
                                                            VCC - 0.7                            V IOH = -30 A
                                                            VCC - 1.5                            V IOH = -60 A

                                                                                                         VCC = 5 V 10%

    VOH1 Output High Voltage, port 0                        VCC - 0.3                            V IOH = -200 A
                                                            VCC - 0.7                            V IOH = -3.2 mA
                                                            VCC - 1.5                            V IOH = -7.0 mA

                                                                                                         VCC = 5 V 10%

    VOH2 Output High Voltage,ALE, PSEN                      VCC - 0.3                            V IOH = -100 A
                                                            VCC - 0.7                            V IOH = -1.6 mA
                                                            VCC - 1.5                            V IOH = -3.5 mA

                                                                                                         VCC = 5 V 10%

    RRST RST Pulldown Resistor                              50                     200           k

    IIL  Logical 0 Input Current ports 1, 2, 3, 4, 5                               -50           A Vin = 0.45 V

    ILI  Input Leakage Current                                                     10           A 0.45 V < Vin < VCC

    ITL  Logical 1 to 0 Transition Current, ports 1, 2, 3,                         -650          A Vin = 2.0 V

         4, 5

    CIO  Capacitance of I/O Buffer                                                 10            pF Fc = 1 MHz

                                                                                                     TA = 25C

    IPD  Power Down Current                                                20 (5)  50            A 2.0 V < VCC < 5.5 V(3)

  ICC    Power Supply Current Maximum values, X1                                   1 + 0.4 Freq
under   mode: (7)
RESET                                                                                  (MHz)         VCC = 5.5 V(1)
                                                                                   @12MHz 5.8
                                                                                                 mA

                                                                                   @16MHz 7.4

58                                                                                               Rev. C - 06 March, 2001
                                                                                        TS80C51RA2/RD2
                                                                                  TS83C51RB2/RC2/RD2
                                                                                  TS87C51RB2/RC2/RD2

Symbol                   Parameter                         Min            Typ     Max            Unit Test Conditions

ICC     Power Supply Current Maximum values, X1                                   3 + 0.6 Freq

operating mode: (7)                                                                  (MHz)       mA  VCC = 5.5 V(8)
                                                                                  @12MHz 10.2

                                                                                  @16MHz 12.6

ICC     Power Supply Current Maximum values, X1                                   0.25+0.3 Freq

idle    mode: (7)                                                                     (MHz)      mA  VCC = 5.5 V(2)
                                                                                  @12MHz 3.9

                                                                                  @16MHz 5.1

10.4. DC Parameters for Low Voltage

TA = 0C to +70C; VSS = 0 V; VCC = 2.7 V to 5.5 V 10%; F = 0 to 30 MHz.
TA = -40C to +85C; VSS = 0 V; VCC = 2.7 V to 5.5 V 10%; F = 0 to 30 MHz.

                                          Table 33. DC Parameters for Low Voltage

Symbol                   Parameter                             Min        Typ     Max            Unit Test Conditions
                                                                 -0.5     90 (5)
VIL     Input Low Voltage                                  0.2 VCC + 0.9          0.2 VCC - 0.1 V
                                                              0.7 VCC
VIH     Input High Voltage except XTAL1, RST                                      VCC + 0.5      V

VIH1 Input High Voltage, XTAL1, RST                                               VCC + 0.5      V

VOL     Output Low Voltage, ports 1, 2, 3, 4, 5 (6)                               0.45           V IOL = 0.8 mA(4)

VOL1 Output Low Voltage, port 0, ALE, PSEN (6)                                    0.45           V IOL = 1.6 mA(4)

VOH     Output High Voltage, ports 1, 2, 3, 4, 5           0.9 VCC                               V IOH = -10 A
VOH1    Output High Voltage, port 0, ALE, PSEN             0.9 VCC
        Logical 0 Input Current ports 1, 2, 3, 4, 5                                              V IOH = -40 A
IIL    Input Leakage Current                                 50
ILI    Logical 1 to 0 Transition Current, ports 1, 2, 3,                         -50            A Vin = 0.45 V
ITL    4, 5
        RST Pulldown Resistor                                                     10            A 0.45 V < Vin < VCC
RRST
                                                                                  -650           A Vin = 2.0 V

                                                                                  200            k

CIO Capacitance of I/O Buffer                                                     10             pF Fc = 1 MHz

                                                                                                     TA = 25C

IPD     Power Down Current                                                20 (5)  50             A VCC = 2.0 V to 5.5 V(3)
                                                                          10 (5)
                                                                                  30                 VCC = 2.0 V to 3.3 V(3)

  ICC   Power Supply Current Maximum values, X1                                   1 + 0.2 Freq
under  mode: (7)
RESET                                                                                 (MHz)          VCC = 3.3 V(1)
                                                                                  @12MHz 3.4
                                                                                                 mA

                                                                                  @16MHz 4.2

ICC     Power Supply Current Maximum values, X1                                   1 + 0.3 Freq

operating mode: (7)                                                                   (MHz)          VCC = 3.3 V(8)
                                                                                  @12MHz 4.6
                                                                                                 mA

                                                                                  @16MHz 5.8

Rev. C - 06 March, 2001                                                                                                 59
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

Symbol               Parameter                     Min                       Typ  Max          Unit Test Conditions

    ICC   Power Supply Current Maximum values, X1                                  0.15 Freq
                                                                                  (MHz) + 0.2
    idle  mode: (7)                                                                            mA VCC = 3.3 V(2)
                                                                                  @12MHz 2

                                                                                  @16MHz 2.6

NOTES
1. ICC under reset is measured with all output pins disconnected; XTAL1 driven with TCLCH, TCHCL = 5 ns (see Figure 24.), VIL = VSS + 0.5 V,
VIH = VCC - 0.5V; XTAL2 N.C.; EA = RST = Port 0 = VCC. ICC would be slightly higher if a crystal oscillator used..
2. Idle ICC is measured with all output pins disconnected; XTAL1 driven with TCLCH, TCHCL = 5 ns, VIL = VSS + 0.5 V, VIH = VCC - 0.5 V; XTAL2
N.C; Port 0 = VCC; EA = RST = VSS (see Figure 22.).
3. Power Down ICC is measured with all output pins disconnected; EA = VSS, PORT 0 = VCC; XTAL2 NC.; RST = VSS (see Figure 23.).
4. Capacitance loading on Ports 0 and 2 may cause spurious noise pulses to be superimposed on the VOLs of ALE and Ports 1 and 3. The noise is
due to external bus capacitance discharging into the Port 0 and Port 2 pins when these pins make 1 to 0 transitions during bus operation. In the worst
cases (capacitive loading 100pF), the noise pulse on the ALE line may exceed 0.45V with maxi VOL peak 0.6V. A Schmitt Trigger use is not necessary.
5. Typicals are based on a limited number of samples and are not guaranteed. The values listed are at room temperature and 5V.
6. Under steady state (non-transient) conditions, IOL must be externally limited as follows:

      Maximum IOL per port pin: 10 mA
      Maximum IOL per 8-bit port:
      Port 0: 26 mA
      Ports 1, 2, 3 and 4 and 5 when available: 15 mA
      Maximum total IOL for all output pins: 71 mA
If IOL exceeds the test condition, VOL may exceed the related specification. Pins are not guaranteed to sink current greater than the listed test conditions.
7. For other values, please contact your sales office.
8. Operating ICC is measured with all output pins disconnected; XTAL1 driven with TCLCH, TCHCL = 5 ns (see Figure 24.), VIL = VSS + 0.5 V,
VIH = VCC - 0.5V; XTAL2 N.C.; EA = Port 0 = VCC; RST = VSS. The internal ROM runs the code 80 FE (label: SJMP label). ICC would be slightly
higher if a crystal oscillator is used. Measurements are made with OTP products when possible, which is the worst case.

                                                                             VCC

                                                          ICC

                                                          VCC                VCC

                                                                         P0
                                                   VCC

                                                   RST EA

                                       (NC)        XTAL2
                                CLOCK              XTAL1
                                                   VSS
                                SIGNAL

                                                                                             All other pins are disconnected.

                     Figure 20. ICC Test Condition, under reset

60                                                                                             Rev. C - 06 March, 2001
                                                                                              TS80C51RA2/RD2
                                                                                        TS83C51RB2/RC2/RD2
                                                                                        TS87C51RB2/RC2/RD2

                                                                               VCC

                                                                          ICC

                                                                     VCC           VCC

                         Reset = Vss after a high pulse                   P0

                         during at least 24 clock cycles

                                                          RST EA

                                (NC)                      XTAL2                         All other pins are disconnected.
                         CLOCK                            XTAL1
                                                          VSS
                         SIGNAL

                         Figure 21. Operating ICC Test Condition

                                                                               VCC

                                                                          ICC

                                                                     VCC           VCC

                         Reset = Vss after a high pulse                   P0
                         during at least 24 clock cycles
                                                                          EA
                                                                RST

                                (NC)                      XTAL2                         All other pins are disconnected.
                         CLOCK                            XTAL1
                                                          VSS
                         SIGNAL

                         Figure 22. ICC Test Condition, Idle Mode

                                                                          VCC

                                                                     ICC

                                                          VCC                 VCC

                                                     P0
Reset = Vss after a high pulse
during at least 24 clock cycles

                                        RST EA

                         (NC)         XTAL2
                                      XTAL1
                                      VSS                                               All other pins are disconnected.

                         Figure 23. ICC Test Condition, Power-Down Mode

                         VCC-0.5V                                         0.7VCC
                              0.45V                                        0.2VCC-0.1

                         TCHCL                            TCLCH

                         TCLCH = TCHCL = 5ns.

Figure 24. Clock Signal Waveform for ICC Tests in Active and Idle Modes

Rev. C - 06 March, 2001                                                                                                   61
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

10.5. AC Parameters

10.5.1. Explanation of the AC Symbols

Each timing symbol has 5 characters. The first character is always a "T" (stands for time). The other characters,
depending on their positions, stand for the name of a signal or the logical status of that signal. The following is
a list of all the characters and what they stand for.

Example:TAVLL = Time for Address Valid to ALE Low.
TLLPL = Time for ALE Low to PSEN Low.
TA = 0 to +70C (commercial temperature range); VSS = 0 V; VCC = 5 V 10%; -M and -V ranges.
TA = -40C to +85C (industrial temperature range); VSS = 0 V; VCC = 5 V 10%; -M and -V ranges.
TA = 0 to +70C (commercial temperature range); VSS = 0 V; 2.7 V < VCC < 5.5 V; -L range.
TA = -40C to +85C (industrial temperature range); VSS = 0 V; 2.7 V < VCC < 5.5 V; -L range.

Table 34. gives the maximum applicable load capacitance for Port 0, Port 1, 2 and 3, and ALE and PSEN signals.
Timings will be guaranteed if these capacitances are respected. Higher capacitance values can be used, but timings
will then be degraded.

                  Table 34. Load Capacitance versus speed range, in pF

                              -M                          -V                              -L

        Port 0                100                         50                              100
    Port 1, 2, 3
    ALE / PSEN                80                          50                              80

                              100                         30                              100

Table 36., Table 39. and Table 42. give the description of each AC symbols.

Table 37., Table 40. and Table 43. give for each range the AC parameter.

Table 38., Table 41. and Table 44. give the frequency derating formula of the AC parameter. To calculate each
AC symbols, take the x value corresponding to the speed grade you need (-M, -V or -L) and replace this value
in the formula. Values of the frequency must be limited to the corresponding speed grade:

                  Table 35. Max frequency for derating formula regarding the speed grade

    Freq (MHz)    -M X1 mode      -M X2 mode  -V X1 mode        -V X2 mode   -L X1 mode        -L X2 mode
       T (ns)           40              20         40                30           30                20
                        25              50         25               33.3         33.3               50

Example:
TLLIV in X2 mode for a -V part at 20 MHz (T = 1/20E6 = 50 ns):

             x= 22 (Table 38.)

             T= 50ns

             TLLIV= 2T - x = 2 x 50 - 22 = 78ns

62                                                                           Rev. C - 06 March, 2001
                                                                                 TS80C51RA2/RD2
                                                                           TS83C51RB2/RC2/RD2
                                                                           TS87C51RB2/RC2/RD2

10.5.2. External Program Memory Characteristics

Symbol                                Table 36. Symbol Description
    T                                                           Parameter

TLHLL  Oscillator clock period
TAVLL
TLLAX  ALE pulse width
TLLIV
TLLPL  Address Valid to ALE
TPLPH
TPLIV  Address Hold After ALE
TPXIX
TPXIZ  ALE to Valid Instruction In
TPXAV
TAVIV  ALE to PSEN
TPLAZ
        PSEN Pulse Width

        PSEN to Valid Instruction In

        Input Instruction Hold After PSEN

        Input Instruction FloatAfter PSEN

        PSEN to Address Valid

        Address to Valid Instruction In

        PSEN Low to Address Float

                              Table 37. AC Parameters for Fix Clock

Speed        -M                 -V                    -V            -L                -L     Units
           40 MHz            X2 mode           standard mode     X2 mode       standard mode
Symbol                        30 MHz                              20 MHz                        ns
    T   Min Max           60 MHz equiv.            40 MHz     40 MHz equiv.        30 MHz       ns
         25                                                                                     ns
TLHLL   40                   Min Max Min Max Min Max Min Max                                   ns
TAVLL   10                                                                                     ns
TLLAX   10                      33            25             50               33               ns
TLLIV                                                                                          ns
TLLPL                70         25            42             35               52               ns
TPLPH   15                                                                                     ns
TPLIV   55                      4             12             5                13               ns
TPXIX                                                                                          ns
TPXIZ                35         4             12             5                13               ns
TAVIV    0
TPLAZ                                     45      78                      65      98
                      18
                      85         9             17             10               18
                      10
                                 35            60             50               75

                                           25      50                      30      55

                                 0             0              0                0

                                           12      20                      10      18

                                           53      95                      80      122

                                           10      10                      10      10

Rev. C - 06 March, 2001                                                                              63
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

                           Table 38. AC Parameters for a Variable Clock: derating formula

    Symbol  Type Standard X2 Clock                 -M        -V     -L                     Units

                       Clock

    TLHLL   Min        2T-x           T-x          10        8      15                     ns

    TAVLL   Min        T-x            0.5 T - x    15        13     20                     ns

    TLLAX   Min        T-x            0.5 T - x    15        13     20                     ns

    TLLIV   Max        4T-x           2T-x         30        22     35                     ns

    TLLPL   Min        T-x            0.5 T - x    10        8      15                     ns

    TPLPH   Min        3T-x           1.5 T - x    20        15     25                     ns

    TPLIV   Max        3T-x           1.5 T - x    40        25     45                     ns

    TPXIX   Min        x              x            0         0      0                      ns

    TPXIZ   Max        T-x            0.5 T - x    7         5      15                     ns

    TAVIV   Max        5T-x           2.5 T - x    40        30     45                     ns

    TPLAZ   Max        x              x            10        10     10                     ns

10.5.3. External Program Memory Read Cycle

                                                          12 TCLCL

    ALE                TLHLL          TLLIV
                                       TLLPL
                          TLLAX
                           TAVLL                   TPLPH

    PSEN                       A0-A7                                     TPXAV
                                                                    TPXIZ
                                            TPLIV   TPXIX
                                            TPLAZ  INSTR IN                 A0-A7

    PORT 0 INSTR IN                                                                              INSTR IN
                                                                                   ADDRESS A8-A15
    PORT 2  ADDRESS                   TAVIV
            OR SFR-P2                     ADDRESS A8-A15

                       Figure 25. External Program Memory Read Cycle

64                                                                                 Rev. C - 06 March, 2001
                                                                                TS80C51RA2/RD2
                                                                          TS83C51RB2/RC2/RD2
                                                                          TS87C51RB2/RC2/RD2

10.5.4. External Data Memory Characteristics

Symbol                               Table 39. Symbol Description
TRLRH                                                         Parameter

        RD Pulse Width

TWLWH   WR Pulse Width

TRLDV   RD to Valid Data In

TRHDX   Data Hold After RD

TRHDZ   Data Float After RD

TLLDV   ALE to Valid Data In

TAVDV   Address to Valid Data In

TLLWL   ALE to WR or RD

TAVWL   Address to WR or RD

TQVWX   Data Valid to WR Transition

TQVWH   Data set-up to WR High

TWHQX   Data Hold After WR

TRLAZ   RD Low to Address Float

TWHLH   RD or WR High to ALE high

Rev. C - 06 March, 2001                                                   65
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

                                           Table 40. AC Parameters for a Fix Clock

     Speed     -M            -V              -V            -L                               -L     Units
            40 MHz       X2 mode                       X2 mode                      standard mode
    Symbol                30 MHz     standard mode      20 MHz                                       ns
     TRLRH            60 MHz equiv.      40 MHz     40 MHz equiv.                       30 MHz       ns
    TWLWH                                                                                            ns
     TRLDV  Min Max Min Max Min Max Min Max Min Max                                                  ns
     TRHDX                                                                                           ns
     TRHDZ  130       85             135            125                             175              ns
     TLLDV                                                                                           ns
     TAVDV  130       85             135            125                             175              ns
     TLLWL                                                                                           ns
     TAVWL       100       60             102            95                              137         ns
    TQVWX                                                                                            ns
    TQVWH   0         0              0              0                               0                ns
    TWHQX                                                                                            ns
     TRLAZ       30        18             35             25                              42          ns
    TWHLH
                 160       98             165            155                             222

                 165       100            175            160                             235

            50   100  30   70        55   95        45   105                        70   130

            75        47             80             70                              103

            10        7              15             5                               13

            160       107            165            155                             213

            15        9              17             10                              18

                 0         0              0              0                               0

            10   40   7    27        15   35        5    45                         13   53

66                                                                                       Rev. C - 06 March, 2001
                                                               TS80C51RA2/RD2
                                                        TS83C51RB2/RC2/RD2
                                                        TS87C51RB2/RC2/RD2

                Table 41. AC Parameters for a Variable Clock: derating formula

Symbol          Type Standard X2 Clock      -M       -V     -L                 Units

TRLRH                   Clock
TWLWH
TRLDV          Min      6T-x   3T-x        20       15     25                 ns
TRHDX
TRHDZ          Min      6T-x   3T-x        20       15     25                 ns
TLLDV
TAVDV          Max      5T-x   2.5 T - x   25       23     30                 ns
TLLWL
TLLWL          Min        x    x                 0  0      0                  ns
TAVWL
TQVWX           Max      2T-x   T-x         20       15     25                 ns
TQVWH
TWHQX           Max      8T-x   4T -x       40       35     45                 ns
TRLAZ
TWHLH           Max      9T-x   4.5 T - x   60       50     65                 ns
TWHLH
                Min      3T-x   1.5 T - x   25       20     30                 ns

                Max      3T+x   1.5 T + x   25       20     30                 ns

                Min      4T-x   2T-x        25       20     30                 ns

                Min      T-x    0.5 T - x   15       10     20                 ns

                Min      7T-x   3.5 T - x   15       10     20                 ns

                Min      T-x    0.5 T - x   10       8      15                 ns

                Max        x    x                 0  0      0                  ns

                Min      T-x    0.5 T - x   15       10     20                 ns

                Max      T+x    0.5 T + x   15       10     20                 ns

10.5.5. External Data Memory Write Cycle

        ALE                                                                    TWHLH

        PSEN                               TLLWL            TWLWH

        WR

                                   TLLAX             TQVWX  TQVWH                     TWHQX
                                A0-A7                           DATA OUT
        PORT 0
                                     TAVWL

        PORT 2  ADDRESS                              ADDRESS A8-A15 OR SFR P2
                OR SFR-P2

                         Figure 26. External Data Memory Write Cycle

Rev. C - 06 March, 2001                                                                      67
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

10.5.6. External Data Memory Read Cycle

            ALE                                         TLLDV                                    TWHLH

            PSEN                                 TLLWL                           TRLRH

                                                                TRLDV

            RD                                                                                          TRHDZ

       PORT 0                             TLLAX       TAVDV                                      TRHDX
                                       A0-A7                          TRLAZ             DATA IN

                                            TAVWL

       PORT 2          ADDRESS                          ADDRESS A8-A15 OR SFR P2
                       OR SFR-P2

                               Figure 27. External Data Memory Read Cycle

10.5.7. Serial Port Timing - Shift Register Mode
                                                   Table 42. Symbol Description

                       Symbol                                                         Parameter

TXLXL                                                   Serial port clock cycle time
TQVHX                                                   Output data set-up to clock rising edge
TXHQX                                                   Output data hold after clock rising edge
TXHDX                                                   Input data hold after clock rising edge
TXHDV                                                   Clock rising edge to input data valid

                                  Table 43. AC Parameters for a Fix Clock

     Speed           -M                  -V              -V            -L                     -L        Units
                  40 MHz             X2 mode                       X2 mode            standard mode
    Symbol                            30 MHz     standard mode      20 MHz                                ns
     TXLXL                        60 MHz equiv.      40 MHz     40 MHz equiv.             30 MHz          ns
     TQVHX                                                                                                ns
     TXHQX       Min Max Min Max Min Max Min Max Min Max                                                  ns
     TXHDX                                                                                                ns
     TXHDV        300             200            300            300                     400

                  200             117            200            200                     283

                  30              13             30             30                      47

                  0               0                0            0                       0

                       117             34               117                      117              200

68                                                                                           Rev. C - 06 March, 2001
                                                              TS80C51RA2/RD2
                                                       TS83C51RB2/RC2/RD2
                                                       TS87C51RB2/RC2/RD2

               Table 44. AC Parameters for a Variable Clock: derating formula

Symbol         Type Standard X2 Clock                  -M          -V        -L                  Units

TXLXL                      Clock
TQVHX
TXHQX         Min          12 T            6T                                                      ns
TXHDX
TXHDV         Min          10 T - x        5T-x       50          50        50                     ns

               Min          2T-x            T-x        20          20        20                     ns

               Min          x                  x       0           0                0               ns

               Max          10 T - x        5 T- x     133         133       133                    ns

10.5.8. Shift Register Timing Waveforms

INSTRUCTION              0  1               2       3           4         5            6         7      8
ALE
                                  TXLXL
CLOCK
               TQVXH                        TXHQX
OUTPUT DATA
WRITE to SBUF                  0            1       2           3         4            5         6      7
INPUT DATA
                            TXHDV                        TXHDX     VALID     VALID        VALID              SET TI
     CLEAR RI                        VALID     VALID VALID                                          VALID VALID

                                                                                                             SET RI

                            Figure 28. Shift Register Timing Waveforms

Rev. C - 06 March, 2001                                                                                              69
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

10.5.9. EPROM Programming and Verification Characteristics

TA = 21C to 27C; VSS = 0V; VCC = 5V 10% while programming. VCC = operating range while verifying
                                         Table 45. EPROM Programming Parameters

    Symbol                  Parameter                                    Min       Max                    Units

    VPP         Programming Supply Voltage                               12.5      13                     V

    IPP         Programming Supply Current                                         75                     mA

    1/TCLCL     Oscillator Frquency                                      4         6                      MHz

    TAVGL       Address Setup to PROG Low                                48 TCLCL

    TGHAX       Adress Hold after PROG                                   48 TCLCL

    TDVGL       Data Setup to PROG Low                                   48 TCLCL

    TGHDX       Data Hold after PROG                                     48 TCLCL

    TEHSH       (Enable) High to VPP                                     48 TCLCL

    TSHGL       VPP Setup to PROG Low                                    10                               s

    TGHSL       VPP Hold after PROG                                      10                               s

    TGLGH       PROG Width                                               90        110                    s

    TAVQV       Address to Valid Data                                              48 TCLCL

    TELQV       ENABLE Low to Data Valid                                           48 TCLCL

    TEHQZ       Data Float after ENABLE                                  0         48 TCLCL

10.5.10. EPROM Programming and Verification Waveforms

    P1.0-P1.7                            PROGRAMMING                               VERIFICATION
    P2.0-P2.5                                 ADDRESS                                 ADDRESS
    P3.4-P3.5*                                                                              TAVQV
                                                                                        DATA OUT
           P0                               DATA IN

                     TDVGL                                 TGHDX
                       TAVGL                                   TGHAX

    ALE/PROG                                                   TGHSL

    EA/VPP      VCC         TSHGL                                      VCC
                                 TGLGH                                   TELQV
    CONTROL                                           VPP                                          TEHQZ
      SIGNALS                         TEHSH

    (ENABLE)

* 8KB: up to P2.4, 16KB: up to P2.5, 32KB: up to P3.4, 64KB: up to P3.5

                Figure 29. EPROM Programming and Verification Waveforms

70                                                                                    Rev. C - 06 March, 2001
                                                                       TS80C51RA2/RD2
                                                                 TS83C51RB2/RC2/RD2
                                                                 TS87C51RB2/RC2/RD2

10.5.11. External Clock Drive Characteristics (XTAL1)

                                       Table 46. AC Parameters

Symbol                     Parameter                   Min                          Max  Units
TCLCL                                                                                     ns
        Oscillator Period                              25

TCHCX   High Time                                      5                                 ns

TCLCX   Low Time                                       5                                 ns

TCLCH   Rise Time                                                                   5    ns

TCHCL   Fall Time                                                                   5    ns

TCHCX/TCLCX Cyclic ratio in X2 mode                    40                           60   %

10.5.12. External Clock Drive Waveforms

        VCC-0.5 V          0.7VCC                                 TCHCX
       0.45 V            0.2VCC-0.1 V                          TCLCH
                                                       TCLCL
                               TCHCL            TCLCX

                                         Figure 30. External Clock Drive Waveforms
10.5.13. AC Testing Input/Output Waveforms

INPUT/OUTPUT             VCC-0.5 V              0.2VCC+0.9
                             0.45 V             0.2VCC-0.1

                                       Figure 31. AC Testing Input/Output Waveforms
AC inputs during testing are driven at VCC - 0.5 for a logic "1" and 0.45V for a logic "0". Timing measurement
are made at VIH min for a logic "1" and VIL max for a logic "0".

10.5.14. Float Waveforms

                                         FLOAT         VLOAD+0.1 V
                                                       VLOAD-0.1 V
                           VOH-0.1 V VLOAD
                           VOL+0.1 V

                                     Figure 32. Float Waveforms

Rev. C - 06 March, 2001                                                                         71
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

For timing purposes a port pin is no longer floating when a 100 mV change from load voltage occurs and begins
to float when a 100 mV change from the loaded VOH/VOL level occurs. IOL/IOH   20mA.

10.5.15. Clock Waveforms
Valid in normal clock mode. In X2 mode XTAL2 signal must be changed to XTAL2 divided by two.

    INTERNAL     STATE4 STATE5 STATE6 STATE1 STATE2 STATE3                               STATE4 STATE5
     CLOCK       P1 P2 P1 P2 P1 P2 P1 P2 P1 P2 P1 P2                                    P1 P2 P1 P2

    XTAL2

        ALE                                                 THESE SIGNALS ARE NOT ACTIVATED DURING THE
    EXTERNAL PROGRAM MEMORY FETCH                           EXECUTION OF A MOVX INSTRUCTION

       PSEN

    P0           DATA   PCL OUT       DATA                  PCL OUT                        DATA  PCL OUT
                                   SAMPLED                                              SAMPLED
              SAMPLED               FLOAT                                               FLOAT

                 FLOAT

    P2 (EXT)            INDICATES ADDRESS TRANSITIONS

    READ CYCLE
          RD

                                                                                        PCL OUT (IF PROGRAM
                                                                                        MEMORY IS EXTERNAL)

    P0                  DPL OR Rt OUT
                                                                                 FLOAT
            P2
    WRITE CYCLE                           INDICATES DPH OR P2 SFR TO PCH TRANSITION

          WR            DPL OR Rt OUT                                                   PCL OUT (EVEN IF PROGRAM
                                                                              DATA OUT  MEMORY IS INTERNAL)
           P0
                                             INDICATES DPH OR P2 SFR TO PCH TRANSITION                PCL OUT (IF PROGRAM
                                                                                                      MEMORY IS EXTERNAL)

    P2

    PORT OPERATION

                                    OLD DATA NEW DATA                                               P0 PINS SAMPLED
                        P0 PINS SAMPLED                              P1, P2, P3 PINS SAMPLED

    MOV DEST P0

    MOV DEST PORT (P1, P2, P3)     P1, P2, P3 PINS SAMPLED
    (INCLUDES INT0, INT1, TO, T1)

    SERIAL PORT SHIFT CLOCK        RXD SAMPLED                                                   RXD SAMPLED
              TXD (MODE 0)

                                   Figure 33. Clock Waveforms

This diagram indicates when signals are clocked internally. The time it takes the signals to propagate to the pins,

however, ranges from 25 to 125 ns. This propagation delay is dependent on variables such as temperature and pin
loading. Propagation also varies from output to output and component. Typically though (TA=25C fully loaded)
RD and WR propagation delays are approximately 50ns. The other signals are typically 85 ns. Propagation delays

are incorporated in the AC specifications.

72                                                                                               Rev. C - 06 March, 2001
                                                                                       TS80C51RA2/RD2
                                                                                 TS83C51RB2/RC2/RD2
                                                                                 TS87C51RB2/RC2/RD2

11. Ordering Information

TS  87C51RD2                            -M      C                                B      R

          -M: VCC: 5V +/- 10%                      Packages:
                  40 MHz, X1 mode                  A: PDIL 40
                  20 MHz, X2 mode                  B: PLCC 44
                                                   E: VQFP 44 (1.4mm)
          -V: VCC: 5V +/- 10%
                  40 MHz, X1 mode                  J: Window CDIL 40*
                  30 MHz, X2 mode                  K: Window CQPJ 44*

          -L: VCC: 2.7 to 5.5 V                    L: PLCC68 (RD devices only)*
                  30 MHz, X1 mode                  M: VQFP64, square package, 1.4mm
                  20 MHz, X2 mode                  (RD devices only)*
                                                   N: JLCC68 (RD devices only)*
          -E: Samples

    Part Number                                                                         Conditioning
    80C51RA2 (ROMless, 256 bytes XRAM)                                                  R: Tape & Reel
    80C51RD2 (ROMless, 768bytes XRAM)                                                   D: Dry Pack
    83C51RB2zzz (16k ROM, zzz is the customer code)                                     B: Tape & Reel and
    83C51RC2zzz (32k ROM, zzz is the customer code)
    83C51RD2zzz (64k ROM, zzz is the customer code)                                        Dry Pack
    87C51RB2 (16k OTP EPROM)
    87C51RC2 (32k OTP EPROM)
    87C51RD2 (64k OTP EPROM)

                                                      Temperature Range

                                                      C: Commercial 0 to 70oC

                                                      I: Industrial -40 to 85oC

(*) Check with Atmel Wireless & Microcontrollers Sales Office for availability. Ceramic packages (J, K, N) are available for proto
typing, not for volume production. Ceramic packages are available for OTP only.

                                        Table 47. Maximum Clock Frequency

    Code                                -M         -V                               -L     Unit
                                                                                           MHz
Standard Mode, oscillator frequency         40     40                               30     MHz

Standard Mode, internal frequency           40     40                               30

X2 Mode, oscillator frequency               20     30                               20

X2 Mode, internal equivalent frequency      40     60                               40

Rev. C - 06 March, 2001                                                                                     73
TS80C51RA2/RD2
TS83C51RB2/RC2/RD2
TS87C51RB2/RC2/RD2

           Table 48. Possible Ordering Entries

    -MCA   TS80C51RA2/RD2 ROMless   TS83C51RB2/RC2/RD2zzz  TS87C51RB2/RC2/RD2 OTP
    -MCB                                         ROM
    -MCE                       X                      X                        X
    -MCL                       X                      X                        X
    -MCM                       X                      X                        X
    -VCA                  RD2 only                                        RD2 only
    -VCB                  RD2 only               RD2 only                 RD2 only
    -VCE                       X                 RD2 only                      X
    -VCL                       X                                               X
    -VCM                       X                      X                        X
    -LCA                  RD2 only                    X                   RD2 only
    -LCB                  RD2 only                    X                   RD2 only
    -LCE                       X                 RD2 only                      X
    -LCL                       X                 RD2 only                      X
    -LCM                       X                      X                        X
    -MIA                  RD2 only                    X                   RD2 only
    -MIB                  RD2 only                    X                   RD2 only
    -MIE                       X                 RD2 only                      X
    -MIL                       X                 RD2 only                      X
    -MIM                       X                      X                        X
     -VIA                 RD2 only                    X                   RD2 only
     -VIB                 RD2 only                    X                   RD2 only
     -VIE                      X                 RD2 only                      X
     -VIL                      X                 RD2 only                      X
    -VIM                       X                      X                        X
     -LIA                 RD2 only                    X                   RD2 only
     -LIB                 RD2 only                    X                   RD2 only
     -LIE                      X                 RD2 only                      X
     -LIL                      X                 RD2 only                      X
    -LIM                       X                      X                        X
     -EA                  RD2 only                    X                   RD2 only
     -EB                  RD2 only                    X                   RD2 only
     -EE                       X                 RD2 only                      X
     -EL                       X                 RD2 only                      X
     -EM                       X                                               X
                          RD2 only                                        RD2 only
      -EJ                 RD2 only                                        RD2 only
     -EK                                                            RC2 and RD2 only
     -EN                                                            RC2 and RD2 only
                                                                          RD2 only

-Ex for samples
Tape and Reel available for B, E, L and M packages
Dry pack mandatory for E and M packages

74                                                         Rev. C - 06 March, 2001
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