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TPS54973PWP

器件型号:TPS54973PWP
器件类别:半导体    电源管理   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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器件描述

3.3V Input, 9A Synchronous Step-Down Converter for Prebiased Outputs 28-HTSSOP -40 to 85

参数
产品属性属性值
Control modeVoltage Mode
Iout(Max)(A)9
Vout(Min)(V)0.9
Vout(Max)(V)2.5
Package GroupHTSSOP|28
RatingCatalog
Switching frequency(Max)(kHz)700
TypeConverter
Switching frequency(Min)(kHz)280
FeaturesEnable,Frequency Synchronization,Power Good,Pre-Bias Start-Up,Synchronous Rectification
Duty cycle(Max)(%)90
Operating temperature range(C)-40 to 85
Regulated outputs(#)1
Approx. price(US$)3.00 | 1ku
Iq(Typ)(mA)11
Vin(Min)(V)3
Vin(Max)(V)4

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TPS54973PWP器件文档内容

                                                                                    Typical Size
                                                                                 6,4 mm X 9,7 mm

www.ti.com                                                                                                                                                   TPS54973

                                                                                              SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

             3-V TO 4-V INPUT, 9-A OUTPUT SYNCHRONOUS BUCK
            SWITCHER WITH DISABLED SINKING DURING START-UP

FEATURES                                                                         DESCRIPTION

D 15-m MOSFET Switches for High Efficiency                                       As a member of the SWIFTTM family of dc/dc regulators,
                                                                                 the TPS54973 low-input voltage high-output current
     at 9-A Continuous Output Source or Sink                                     synchronous buck PWM converter integrates all
     Current                                                                     required active components. Included on the substrate
                                                                                 with the listed features are a true, high performance,
D Disabled Current Sinking During Start-Up                                       voltage error amplifier that enables maximum
D 0.9-V to 2.5-V Adjustable Output Voltage                                       performance and flexibility in choosing the output filter
                                                                                 L and C components; an undervoltage-lockout circuit to
     Range With 1.0% Accuracy                                                    prevent start-up until the input voltage reaches 3 V; an
                                                                                 internally or externally set slow-start circuit to limit
D Wide PWM Frequency:                                                            in-rush currents; and a power good output useful for
                                                                                 processor/logic reset, fault signaling, and supply
     Fixed 350 kHz, 550 kHz or                                                   sequencing.
     Adjustable 280 kHz to 700 kHz
                                                                                 For reliable power up in output precharge applications,
D Synchronizable to 700 kHz                                                      the TPS54973 is designed to only source current during
D Load Protected by Peak Current Limit and                                       startup.

     Thermal Shutdown                                                            The TPS54973 is available in a thermally enhanced
                                                                                 28-pin TSSOP (PWP) PowerPADTM package, which
D Integrated Solution Reduces Board Area and                                     eliminates bulky heatsinks. TI provides evaluation
                                                                                 modules and the SWIFTTM designer software tool to aid
     Component Count                                                             in quickly achieving high-performance power supply
                                                                                 designs to meet aggressive equipment development
APPLICATIONS                                                                     cycles.

D Low-Voltage, High-Density Distributed Power

     Systems

D Point of Load Regulation for High

     Performance DSPs, FPGAs, ASICs and
     Microprocessors

D Broadband, Networking and Optical

     Communications Infrastructure

D Power PC Series Processors

TYPICAL APPLICATION                                                                                           START-UP WAVEFORM

                     *             *                                                                       RL = 1
                                                                                                                                             VI/O = 3.3 V
I/O Supply                                                                       Core Supply
                                                                                                                                            V(core) = 1.8 V
            VIN                PH

                     TPS54973

                     BOOT

                     PGND                                                                         1 V/div

            VBIAS VSENSE
               AGND COMP

* Optional                                                                                                 t - Time - 10 ms/div

          Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments
          semiconductor products and disclaimers thereto appears at the end of this data sheet.

PowerPAD and SWIFT are trademarks of Texas Instruments.

PRODUCTION DATA information is current as of publication date. Products                           Copyright 2002-2003, Texas Instruments Incorporated
conform to specifications per the terms of Texas Instruments standard warranty.
Production processing does not necessarily include testing of all parameters.
TPS54973                                                                                                         www.ti.com

SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

   These devices have limited built-in ESD protection. The leads should be shorted together or the device placed in conductive foam during
   storage or handling to prevent electrostatic damage to the MOS gates.

ORDERING INFORMATION

          TA                  OUTPUT VOLTAGE                                  PACKAGE                            PART NUMBER
   -40C to 85C                  0.9 V to 2.5 V                     Plastic HTSSOP (PWP)(1)                     TPS54973PWP

(1) The PWP package is also available taped and reeled. Add an R suffix to the device type (i.e., TPS54973PWPR). See the application section of
    the data sheet for PowerPAD drawing and layout information.

(2) For the most current package and ordering information, see the Package Option Addendum at the end of this document, or see the TI website at
    www.ti.com.

ABSOLUTE MAXIMUM RATINGS

over operating free-air temperature range unless otherwise noted(1)

                                                                                                                 TPS54973

                                                  VIN                                                            -0.3 V to 4.5 V

                                                  SS/ENA, SYNC                                                   -0.3 V to 7 V

   Input voltage range, VI                        RT                                                             -0.3 V to 6 V
                                                  VSENSE                                                         -0.3 V to 4V

                                                  BOOT                                                           -0.3 V to 10 V

   Output voltage range, VO                       VBIAS, COMP, PWRGD                                             -0.3 V to 7 V
                                                  PH                                                             -0.6 V to 6 V

   Source current, IO                             PH                                                             Internally limited
                                                  COMP, VBIAS                                                           6 mA

                                                  PH                                                             16 A

   Sink current, IS                               COMP                                                           6 mA
                                                  SS/ENA, PWRGD                                                  10 mA

   Voltage differential                           AGND to PGND                                                   0.3 V

   Operating virtual junction temperature range, TJ                                                              -40C to 125C
   Storage temperature, Tstg                                                                                     -65C to 150C
   Lead temperature 1,6 mm (1/16 inch) from case for 10 seconds
                                                                                                                       300C

(1) Stresses beyond those listed under "absolute maximum ratings" may cause permanent damage to the device. These are stress ratings only, and
    functional operation of the device at these or any other conditions beyond those indicated under "recommended operating conditions" is not
    implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

RECOMMENDED OPERATING CONDITIONS                                                                      MIN NOM MAX UNIT

  Input voltage, VI                                                                                           3  4V
  Operating junction temperature, TJ
                                                                                                      -40        125 C

DISSIPATION RATINGS(1)(2)

   PACKAGE                    THERMAL IMPEDANCE                      TA = 25C                        TA = 70C       TA = 85C
                              JUNCTION-TO-AMBIENT                                                                POWER RATING
                                                                     POWER RATING POWER RATING
                                                                                                                        2.77 W
   28 Pin PWP with solder                         14.4 C/W          6.94 W(3)                        3.81 W
                                                                                                                        1.43 W
   28 Pin PWP without solder                      27.9 C/W           3.58 W                          1.97 W

(1) For more information on the PWP package, refer to TI technical brief, literature number SLMA002.
(2) Test board conditions:

    1. 3" x 3", 4 layers, thickness: 0.062"

    2. 1.5 oz. copper traces located on the top of the PCB
    3. 1.5 oz. copper ground plane on the bottom of the PCB

    4. 0.5 oz. copper ground planes on the two internal layers
    5. 12 thermal vias (see "Recommended Land Pattern" in applications section of this data sheet)
(3) Maximum power dissipation may be limited by over current protection.

2
      www.ti.com                                                                                          TPS54973

                                                                             SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

ELECTRICAL CHARACTERISTICS

TJ = -40C to 125C, VI = 3 V to 4 V (unless otherwise noted)

                  PARAMETER                                    TEST CONDITIONS                           MIN TYP MAX UNIT

SUPPLY VOLTAGE, VIN

      Input voltage range, VIN                                                                           3.0               4.0 V

                                                               fs = 350 kHz, SYNC  0.8 V, RT open,            9.8          17
                                                               PH pin open

I(Q)  Quiescent current                                        fs = 550 kHz, SYNC  2.5 V, RT open,            14           23 mA
                                                               PH pin open

                                                               Shutdown, SS/ENA = 0 V                         1 1.4

UNDER VOLTAGE LOCK OUT

      Start threshold voltage, UVLO                                                                                 2.95   3.0 V
                                                                                                         2.70 2.80                    V
      Stop threshold voltage, UVLO                                                                       0.14 0.16                    V
                                                                                                                                     s
      Hysteresis voltage, UVLO                                                                                       2.5
      Rising and falling edge deglitch, UVLO(1)

BIAS VOLTAGE

      Output voltage, VBIAS                                    I(VBIAS) = 0                              2.70 2.80 2.90 V
      Output current, VBIAS (2)                                                                                                 100 A

CUMULATIVE REFERENCE

Vref  Accuracy                                                                                           0.882 0.891 0.900 V

REGULATION

      Line regulation(1)(3)                                    IL = 3 A, fs = 350 kHz, TJ = 85C                           0.04
                                                               IL = 3 A, fs = 550 kHz, TJ = 85C                                      %/V
             Load regulation(1)(3)                             IL = 0 A to 6 A, fs = 350 kHz, TJ = 85C
OSCILLATOR                                                     IL = 0 A to 6 A, fs = 550 kHz, TJ = 85C                    0.04
                                                                                                                           0.03
             Internally set--free running frequency
                                                                                                                                      %/A
                                                                                                                           0.03

                                                               SYNC  0.8 V,  RT open                     280 350           420
                                                                                                         440 550                     kHz
                                                               SYNC  2.5 V,  RT open                     252 280
                                                                                                         460 500           660
                                                               RT = 180 k (1% resistor to AGND)          663 700           308
                                                                                                          2.5              540 kHz
      Externally set--free running frequency range             RT = 100 k (1% resistor to AGND)                            762
                                                                                                           50
      High level threshold, SYNC                               RT = 68 k (1% resistor to AGND)           330                           V
      Low level threshold, SYNC                                                                                            0.8 V
      Pulse duration, external synchronization, SYNC(1)                                                             0.75
      Frequency range, SYNC(1)                                                                                          1             ns
      Ramp valley(1)                                                                                                       700 kHz
      Ramp amplitude (peak-to-peak)(1)                                                                   90%
      Minimum controllable on time(1)                                                                                                  V
      Maximum duty cycle                                                                                                               V
                                                                                                                           200 ns

(1) Specified by design
(2) Static resistive loads only
(3) Specified by the circuit used in Figure 9

                                                                                                                                           3
TPS54973                                                                                                       www.ti.com

SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

ELECTRICAL CHARACTERISTICS (continued)                         TEST CONDITIONS                 MIN TYP MAX UNIT

TJ = -40C to 125C, VI = 3 V to 4 V (unless otherwise noted)

                               PARAMETER

ERROR AMPLIFIER                                        1 k COMP to AGND(1)                     90 110              dB
             Error amplifier open loop voltage gain

   Error amplifier unity gain bandwidth                Parallel 10 k, 160 pF COMP to AGND(1)   3   5               MHz

   Error amplifier common mode input voltage range Powered by internal LDO(1)                  0               VBIAS V

   Input bias current, VSENSE                          VSENSE = Vref                               60 250 nA
   Output voltage slew rate (symmetric), COMP
                                                                                               1.0 1.4             V/s

PWM COMPARATOR

   PWM comparator propagation delay time,              10-mV overdrive(1)                          70          85 ns
   PWM comparator input to PH pin (excluding
   deadtime)

SLOW-START/ENABLE

   Enable threshold voltage, SS/ENA                                                            0.82 1.20       1.40 V
                                                                                                                            V
   Enable hysteresis voltage, SS/ENA                                                               0.03                    s

   Falling edge deglitch, SS/ENA(1)                                                                2.5          4.1 ms
                                                                                                                   8 A
   Internal slow-start time                                                                    2.6 3.35
                                                                                                                4.0 mA
   Charge current, SS/ENA                              SS/ENA = 0 V                            3   5

             Discharge current, SS/ENA                 SS/ENA = 1.3 V, VI = 1.5 V              2.0 2.3
POWER GOOD

   Power good threshold voltage                        VSENSE falling                                90                %Vref
                                                                                                       3               %Vref
   Power good hysteresis voltage(1)
   Power good falling edge deglitch(1)                                                               35                  s
                                                                                                   0.18        0.3 V
             Output saturation voltage, PWRGD          I(sink) = 2.5 mA
             Leakage current, PWRGD                    VI = 5.5 V                                                1 A
CURRENT LIMIT
             Current limit trip point                  VI = 3.3 V Output shorted(1)            11  15              A
             Current limit leading edge blanking time
                                                                                                   100             ns

   Current limit total response time                                                               200             ns

THERMAL SHUTDOWN                                                                               135 150         165 C
             Thermal shutdown trip point(1)                                                                10             C
             Thermal shutdown hysteresis(1)

OUTPUT POWER MOSFETS                                   VI = 3.0 V(4)                               15          30  m
rDS(on) Power MOSFET switches                          VI = 3.6 V(4)
                                                                                                   14          28

(1) Specified by design
(2) Static resistive loads only
(3) Specified by the circuit used in Figure 9
(4) Matched MOSFETs low-side rDS(on) production tested, high-side rDS(on) specified by design

4
     www.ti.com                                                                                                   TPS54973

                                      PWP PACKAGE                                    SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005
                                         (TOP VIEW)
                                                                                     RT
                         AGND     1   28                                             SYNC
                      VSENSE                                                         SS/ENA
                                  2   27                                             VBIAS
                         COMP                                                        VIN
                      PWRGD       3   26                                             VIN
                                                                                     VIN
                         BOOT     4   25                                             VIN
                              PH                                                     VIN
                              PH  5   24                                             PGND
                              PH                                                     PGND
                              PH  6   23                                             PGND
                              PH                                                     PGND
                              PH  7 THERMAL 22                                       PGND
                              PH
                              PH  8   PAD 21
                              PH
                                  9   20

                                  10  19

                                  11  18

                                  12  17

                                  13  16

                                  14  15

TERMINAL FUNCTIONS

     TERMINAL                         DESCRIPTION

     NAME        NO.

AGND             1 Analog ground. Return for compensation network/output divider, slow-start capacitor, VBIAS capacitor, RT resistor and
                         SYNC pin. Connect PowerPAD to AGND.

BOOT             5 Bootstrap output. 0.022-F to 0.1-F low-ESR capacitor connected from BOOT to PH generates floating drive for the
                         high-side FET driver.

COMP             3 Error amplifier output. Connect frequency compensation network from COMP to VSENSE

PGND       15-19 Power ground. High current return for the low-side driver and power MOSFET. Connect PGND with large copper areas
                      to the input and output supply returns, and negative terminals of the input and output capacitors. A single point connection
                      to AGND is recommended.

PH               6-14 Phase output. Junction of the internal high-side and low-side power MOSFETs, and output inductor.

PWRGD            4 Power good open drain output. High when VSENSE  90% Vref, otherwise PWRGD is low. Note that output is low when
                         SS/ENA is low, or the internal shutdown signal is active.

RT               28 Frequency setting resistor input. Connect a resistor from RT to AGND to set the switching frequency. When using the

                      SYNC pin, set the RT value for a frequency at or slightly lower than the external oscillator frequency.

SS/ENA           26 Slow-start/enable input/output. Dual function pin which provides logic input to enable/disable device operation and
                          capacitor input to externally set the start-up time.

SYNC             27 Synchronization input. Dual function pin which provides logic input to synchronize to an external oscillator or pin select
                          between two internally set switching frequencies. When used to synchronize to an external signal, a resistor must be
                          connected to the RT pin.

VBIAS            25 Internal bias regulator output. Supplies regulated voltage to internal circuitry. Bypass VBIAS pin to AGND pin with a high
                          quality, low-ESR 0.1-F to 1.0-F ceramic capacitor.

VIN        20-24 Input supply for the power MOSFET switches and internal bias regulator. Bypass VIN pins to PGND pins close to device

                      package with a high quality, low-ESR 10-F ceramic capacitor.

VSENSE           2 Error amplifier inverting input. Connect to output voltage through compensation network/output divider.

                                                                                                                               5
TPS54973                                                                                                                                 www.ti.com

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INTERNAL BLOCK DIAGRAM

                                                                                                        AGND      VBIAS

           VIN

                Enable

   SS/ENA       Comparator                                                                                VBIAS                 REG
                                                                                                       ILIM
                                    Falling                                      SHUTDOWN         Comparator

                1.2 V                 Edge            Thermal                          Leading  SHUTDOWN                                                VIN
                                    Deglitch         Shutdown                            Edge
                  Hysteresis: 0.03
                            V        2.5 s            150C                          Blanking
                                                                                       100 ns
                        VIN UVLO

                        Comparator  Falling

                   VIN               and                                                                                                         BOOT
                2.95 V              Rising                                                                                           15 m
                                    Edge

                Hysteresis: 0.16 Deglitch                                                Start-Up
                                                                                           Driver
                          V                  2.5 s             SS_DIS
                                                                                       Suppression

                                                                                                                                     PH                 LOUT  VO

                            Internal/External         +                                RQ               Adaptive Dead-Time                              CO
                                Slow-Start            -                                S                           and

                (Internal Slow-Start Time = 3.35 ms    Error        PWM                                     Control Logic
                                                     Amplifier  Comparator
                                  Reference                                                                                VIN
                              VREF = 0.891 V
                                                                                                                                     15 m
                                                                            OSC                                                                  PGND

                                                                                       Powergood                                                 PWRGD
                                                                                       Comparator

                TPS54973                                                         VSENSE                            Falling
                                                                                  0.90 Vref                         Edge
                                                                                 Hysteresis: 0.03 Vref  SHUTDOWN  Deglitch

                                                                                                                    35 s

                                    VSENSE           COMP               RT       SYNC

6
www.ti.com                                                                                                           TPS54973

                                                                                                                     SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

                                                          TYPICAL CHARACTERISTICS

                                                      DRAIN-SOURCE                                                                                             INTERNALLY SET
                                                ON-STATE RESISTANCE                                                                                     OSCILLATOR FREQUENCY

                                                                vs                                                                                                        vs
                                               JUNCTION TEMPERATURE                                                                                     JUNCTION TEMPERATURE

                                        25                                                                                                     750
                                                VIN = 3.0 V
                                                IO = 9 A                                                                                       650
                                                                                                                                                            SYNC  2.5 V
                                        20
                                                                                                                                               550
                                        15
               Drain Source On-State Reststance - m
                                                                                                f - Internally Set Oscillator Frequency - kHz10450

                                                                                                                                                    SYNC  0.8 V

                                         5                                                                                                     350

                                         0                                                                                                     250

                                         -40      0       25          85             125                                                       -40      0          25                                         85   125

                                                  TJ - Junction Temperature - C                                                                    TJ - Junction Temperature - C

                                                     Figure 1                                                                                               Figure 2

               EXTERNALLY SET                                              VOLTAGE REFERENCE                                                                                                                  DEVICE POWER LOSSES
        OSCILLATOR FREQUENCY                                                              vs                                                                                                                                   vs

                          vs                                            JUNCTION TEMPERATURE                                                                                                                        LOAD CURRENT
        JUNCTION TEMPERATURE
                                                               0.895                                                                                                                                    8
800                                                                                                                                                                                                            VI = 3.3 V
f - Externally Set Oscillator Frequency - kHz
                                                                                  Vref - Voltage Reference - V7000.893                                                                                  7 TJ = 125C
                                                                                                                                                                     Device Power Losses - WRT = 68 k   6

600                                                                                                                                                                                                     5

                                                               0.891                                                                                                                                    4

500                                                            0.889                                                                                                                                    3
                             RT = 100 k
                                                                                                                                                                                                        2
400
                                                                                                                                                                                                        1
                                                               0.887
                                                                                                                                                                                                        0
300                                                                                                                                                                                                       0 2 4 6 8 10 12 14 16
                             RT = 180 k                                                                                                                                                                                  IL - Load Current - A

200-40                                                         0.885                                                                                                                                                     Figure 5

            0  25                             85     125              -40         0       25                                                        85        125

        TJ - Junction Temperature - C                                     TJ - Junction Temperature - C

               Figure 3                                                              Figure 4

   OUTPUT VOLTAGE REGULATION                                             ERROR AMPLIFIER                                                                                                                      INTERNAL SLOW-START TIME
                          vs                                          OPEN LOOP RESPONSE                                                                                                                                          vs

               INPUT VOLTAGE                              140                                                                                              0                                                    JUNCTION TEMPERATURE

0.895                                                                                                                                                                                                   3.80

0.893                                                                                     RL = 10 k,
VO- Output Voltage Regulation - V                                                                                                                          -20
0.891                                                                            Gain - dB120CL = 160 pF,
                                                                                                                                                                                                        3.65
0.889                                                                                                                                                              Phase - DegreesTA = 25C-40
                                                                                                                                                                         Internal Slow-Start Time - ms
0.887                                                     100                                                                                              -60                                          3.50

0.885                                                     80                              Phase                                                            -80
        3 3.1 3.2 3.3 3.4 3.5 3.6
                       VI - Input Voltage - V                                                                                                                                                           3.35

                   Figure 6                                60                                                                                              -100

                                                           40                                                                                              -120                                         3.20
                                                           20
                                                                                          Gain                                                             -140                                         3.05
                                                             0                                                                                             -160
                                                          -20
                                                                                                                                                           -180                                         2.90
                                                               1
                                                                                                                             -200                                                                       2.75
                                                                      10 100 1 k 10 k 100 k 1 M 10 M
                                                                                                                                                                                                              -40  0    25      85                 125
                                                                              f - Frequency - Hz
                                                                                                                                                                                                                   TJ - Junction Temperature - C

                                                                                     Figure 7                                                                                                                         Figure 8

                                                                                                                                                                                                                                                   7
TPS54973                                                                                                         www.ti.com

SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

                                  APPLICATION INFORMATION

Figure 9 shows the schematic diagram for a typical                   is set at 2.5 V and the input voltage is 3.3 V. For proper
TPS54973 application. The TPS54973 (U1) can provide                  operation, the PowerPAD underneath the integrated
up to 9 A of output current at a nominal output voltage of           circuit TPS54973 must be soldered properly to the
0.9 V to 2.5 V, and for this application, the output voltage         printed-circuit board.

                                                              U1
                                                         TPS54973

                        R6                        28                      24           C10    C12    VIN
                             71.5 k                    RT        VIN                   10 F  10 F  3.3 V

                                                  27                      23
                                                       SYNCH     VIN

                    C6                            26                      22
                                                       SS/ENA    VIN
                C3      0.047 F
                                                  25 VBIAS                21
                                                                 VIN
                                                                 VIN 20

                                                                          14
                                                                 PH

                                                                          13
                                                                 PH

                    1 F          10 k 4 PWRGD                       PH 12
                              R5              3                      PH 11
                                                 COMP
                     VIN                                             PH 10

       R1       R3      C4                                           PH 9

   10 k         10 k     470 pF                                      PH 8
                    C2  12 pF                                        PH 7
   C1      R2
                                                                     PH 6
                                                                                                     1 A, 200 V
   470 pF 301                                     2  VSENSE BOOT     5                C9             D1
                                                                              0.047 F
                                                               PGND  19                              1 A, 200 V
                                                                                                     D2
                R4                                             PGND 18

                5.49 k                                                    17
                                                               PGND
                                                  1
                                                     AGND                 16
                                                               PGND

                                                                          15
                                                               PGND

                                                         PwrPad

   VOUT                                                                                         R7
    2.5 V                                                                                  2.4 k

                 C13     C5                        C7           C8               L1            C11
                0.1 F  22 F                     22 F       22 F           0.65 H     3300 pF

                                  Figure 9. Application Circuit

COMPONENT SELECTION                                                  the input supply, must be located as close as possible to
                                                                     the device. Ripple current is carried in both C10 and C12,
The values for the components used in this design                    and the return path to PGND should avoid the current
example are selected for low output ripple and small PCB             circulating in the output capacitors C5, C7, C8 and C13.
area. Ceramic capacitors are utilized in the output filter
circuit. A small size, small value output inductor is also           FEEDBACK CIRCUIT
used. Compensation network components are chosen to
maximize closed loop bandwidth and provide good                      The values for these components are selected to provide
transient response characteristics. Additional design                fast transient response times. R1, R2, R3, R4, C1, C2, and
information is available at www.ti.com.                              C4 forms the loop-compensation network for the circuit.
                                                                     For this design, a Type 3 topology is used. The transfer
INPUT VOLTAGE                                                        function of the feedback network is chosen to provide
                                                                     maximum closed loop gain available with open loop
The input voltage is a nominal 3.3 VDC. The input filter             characteristics of the internal error amplifier. Closed loop
(C12) is a 10-F ceramic capacitor (Taiyo Yuden). C10,               crossover frequency is typically between 80 kHz at 3.3 V
also a 10-F ceramic capacitor (Taiyo Yuden) that                    input.
provides high frequency decoupling of the TPS54973 from

8
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OPERATING FREQUENCY                                                                SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

In the application circuit, the RT pin is grounded through a   The TPS54973 has two internal grounds (analog and
71.5-k resistor (R6) to select the operating frequency of      power). Inside the TPS54973, the analog ground ties to all
700 kHz. To set a different frequency, place a 68-k to         of the noise sensitive signals, while the power ground ties
180-k resistor between RT (pin 28) and analog ground or        to the noisier power signals. Noise injected between the
leave RT floating to select the default of 350 kHz. The        two grounds can degrade the performance of the
resistance can be approximated using the following             TPS54973, particularly at higher output currents. Ground
equation:                                                      noise on an analog ground plane can also cause problems
                                                               with some of the control and bias signals. For these
R  +          500 kHz      100 [kW]  (1)                       reasons, separate analog and power ground traces are
      Switching Frequency                                      recommended. There is an area of ground on the top layer
                                                               directly under the IC, with an exposed area for connection
OUTPUT FILTER                                                  to the PowerPAD. Use vias to connect this ground area to
                                                               any internal ground planes. Additional vias are also used
The output filter is composed of a 0.65-H inductor (L1)       at the ground side of the input and output filter capacitors.
and 3 x 22-F capacitors (C5, C7, and C8). The inductor        The AGND and PGND pins are tied to the PCB ground by
is a low dc resistance (.017 ) type, Pulse PA0277 0.65         connecting them to the ground area under the device as
H. The capacitors used are 22-F, 6.3-V ceramic types         shown. The only components that tie directly to the power
with X5R dielectric. An additional high frequency bypass       ground plane are the input capacitors, the output
capacitor, C13 is also used.                                   capacitors, the input voltage decoupling capacitor, and the
                                                               PGND pins of the TPS54973. Use a separate wide trace
PRECHARGE CIRCUIT                                              for the analog ground signal path. The analog ground is
                                                               used for the voltage set point divider, timing resistor RT,
VIN precharges the output of the application circuit           slow-start capacitor and bias capacitor grounds. Connect
through series diodes (D1 and D2) during start-up. As the      this trace directly to AGND (Pin 1).
input voltage increases at start-up, the output is
precharged to VIN minus the forward bias voltage of the        The PH pins are tied together and routed to the output
two diodes. When the internal reference has ramped up to       inductor. Since the PH connection is the switching node,
a value greater than the voltage fed back to the VSENSE        the inductor is located close to the PH pins. The area of the
pin, the output of the internal error amplifier begins to      PCB conductor is minimized to prevent excessive
increase. When this output reaches the maximum ramp            capacitive coupling.
amplitude, the output of the PWM comparator reaches 100
percent duty cycle, and the internal logic enables the         Connect the boot capacitor between the phase node and
high-side FET driver, and switching begins. The output         the BOOT pin as shown Keep the boot capacitor close to
tracks the internal reference until the preset output voltage  the IC and minimize the conductor trace lengths.
is reached. Under no circumstances should the precharge
voltage be allowed to increase above the preset output         Connect the output filter capacitor(s) as shown between
value.                                                         the VOUT trace and PGND. It is important to keep the loop
                                                               formed by the PH pins, LOUT, COUT and PGND as small as
PCB LAYOUT                                                     practical.

Figure 10 shows a generalized PCB layout guide for the         Place the compensation components from the VOUT trace
TPS54973                                                       to the VSENSE and COMP pins. Do not place these
                                                               components too close to the PH trace. Due to the size of
The VIN pins are connected together on the printed-circuit     the IC package and the device pin-out, they must be routed
board (PCB) and bypassed with a low-ESR                        close, but maintain as much separation as possible while
ceramic-bypass capacitor. Care should be taken to              still keeping the layout compact.
minimize the loop area formed by the bypass capacitor
connections, the VIN pins, and the TPS54873 ground             Connect the bias capacitor from the VBIAS pin to analog
pins. The minimum recommended bypass capacitance is            ground using the isolated analog ground trace. If a
10-F ceramic capacitor with a X5R or X7R dielectric and       slow-start capacitor or RT resistor is used, or if the SYNC
the optimum placement is closest to the VIN pins and the       pin is used to select 350-kHz operating frequency, connect
PGND pins.                                                     them to this trace.

                                                               If pre-charge diodes are used, keep the path from the
                                                               voltage source to the output filter capacitor short. Make
                                                               sure the etch is wide enough to carry the pre-charge
                                                               current.

                                                                                                                                                       9
TPS54973                                                                                                         www.ti.com

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                                                      OPTIONAL PRE-CHARGE DIODES

                                                      ANALOG GROUND TRACE

                                                      AGND                 RT            FREQUENCY SET RESISTOR
                                                                                             SLOW START
                                                      VSENSE  SYNC                           CAPACITOR
                                                                                             BIAS CAPACITOR
      COMPENSATION                                    COMP    SS/ENA
      NETWORK                                                                                     VIN
                                                      PWRGD   VBIAS
    VOUT
                    BOOT                              BOOT                          VIN
                    CAPACITOR                         PH
                                                      PH      EXPOSED
                                                              POWERPAD VIN
                                                              AREA

                                                                                    VIN

                                                      PH      VIN

                                                  PH  PH      VIN

                                                      PH      PGND

               OUTPUT INDUCTOR                        PH      PGND

    OUTPUT                                            PH      PGND
    FILTER
    CAPACITOR                                         PH      PGND

                                                      PH      PGND                       INPUT      INPUT
                                                                                         BYPASS     BULK
                                                                                         CAPACITOR  FILTER

                            TOPSIDE GROUND AREA
                                                                 VIA to Ground Plane

                    Figure 10. TPS54973 PCB Layout

10
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LAYOUT CONSIDERATIONS FOR THERMAL                             any area available should be used when 9 A or greater
PERFORMANCE                                                   operation is desired. Connection from the exposed area of
                                                              the PowerPAD to the analog ground plane layer should be
For operation at full rated load current, the analog ground   made using 0.013 inch diameter vias to avoid solder
plane must provide adequate heat dissipating area. A 3        wicking through the vias. Eight vias should be in the
inch by 3 inch plane of 1 ounce copper is recommended,        PowerPAD area with four additional vias located under the
though not mandatory, depending on ambient temperature        device package. The size of the vias under the package,
and airflow. Most applications have larger areas of internal  but not in the exposed thermal pad area, can be increased
ground plane available, and the PowerPAD should be            to 0.018. Additional vias beyond the ten recommended
connected to the largest area available. Additional areas     that enhance thermal performance should be included in
on the top or bottom layers also help dissipate heat, and     areas not under the device package.

                8 PL 0.0130                                 Minimum Recommended Thermal Vias: 8 x 0.013 Diameter Inside
            4 PL 0.0180                                     Powerpad Area 4 x 0.018 Diameter Under Device as Shown.
                                                              Additional 0.018 Diameter Vias May Be Used if Top Side Analog Ground
                                                              Area Is Extended.

Connect Pin 1 to Analog Ground Plane                          0.06 0.0150
in This Area for Optimum Performance

            0.0339
            0.0650

                                        0.0500                             0.2090
                0.3820 0.3478 0.0500                          0.0256

                                        0.0500                 0.1700      Minimum Recommended Exposed
                                        0.0650                0.1340        Copper Area for Powerpad. 5-mil
                                        0.0339                              Stencils May Require 10 Percent
                                                                0.0630
            Minimum Recommended Top                            0.0400                      Larger Area
              Side Analog Ground Area

            Figure 11. Recommended Land Pattern for 28-Pin PWP PowerPAD

                                                                                                                                    11
TPS54973                                                                                                                                                                                                                              www.ti.com

SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

PERFORMANCE GRAPHS

Data shown is for the circuit in Figure 9 with precharge disabled (D1 and D2 removed) except for slow-start timing
of Figure 18. All data is for VI = 3.3 V, VO = 2.5 V, fs = 700 kHz and TA = 25C, unless otherwise specified.

                       EFFICIENCY                                                OUTPUT VOLTAGE                                                                                                               OUTPUT VOLTAGE

                              vs                                                             vs                                                                                                                           vs
                  OUTPUT CURRENT                                                OUTPUT CURRENT                                                                                                                  INPUT VOLTAGE

    100                                                           1.81                                                                                                                          1.81

     95                                                           1.808                                                                                                                         1.808

     90                                                           1.806                                                                                                                         1.806
Efficiency - %                                                    1.804                                                                                                                         1.804
                                                                                   VO - Output Voltage - V85VI = 3.3 V1.802VI = 3.3 V                                                           1.802      IO = 0 A
                                                                                                                                                                       VO - Output Voltage - V
     80

     75                                                           1.8                                                                                                                              1.8     IO = 4.5 A
                                                                                                                                                                                                1.798
     70                                                           1.798

     65                                                           1.796                                                                                                                         1.796
                                                                                                                                                                                                1.794
     60                                                           1.794                                                                                                                                                     IO = 9 A

     55                                                           1.792                                                                                                                         1.792

     50                                                           1.79                                                                                                                           1.79
                                                                                                                                                                                                        3
          0  2   4           6                         8  10             0  2           4  6            8                                       10                                                         3.25             3.5       3.75        4

                 IO - Output Current - A                                       IO - Output Current - A                                                                                                     VI - Input Voltage - V

                 Figure 12                                                     Figure 13                                                                                                                             Figure 14

                                                                            AMBIENT TEMPERATURE

             LOOP RESPONSE                                                             vs                                                                                                       OUTPUT AND INPUT RIPPLE
                                                                            LOAD CURRENT(1)
60                                                                                                                                                                                                            t - Time - 1 s/div
                                                            180   125                                                                                                                                                                       100 mV/div
50                                                          150                                                                                                                                               Figure 17
                                                 Gain       120   115                      fs = 700 kHz,
                                                            90
40                                                          60                             TJ = 125C,
Gain - dB                                                   30
                                                                              Phase - Degrees0105VI = 3.3 V,
                                                                                     Ambient Temperature - C-30
30                                                          -60   95                       VO = 1.8 V
                                                                                                                                                                           210 mV/div-90
20 Phase                                                    -120  85
                                                          1M
10                                                                75

0                                                                 65

-10                                                               55

-20                                                               45                                                                                                                                                                        2 V/div

-30                                                               35

-40          1k  10 k            100 k                            25        2 4 6 8 10 12 14 16
     100                                                              0           IO - Output Current - A

             f - Frequency - Hz

                 Figure 15                                                     Figure 16

                 LOAD TRANSIENT RESPONSE                                                                                                        SLOW-START TIMING

                  I = 2.25 A to 6.75 A                                                                                                                                      VI/O = 3.3 V

             20 mV/div                                                                                                                                                                                     V(core) = 1.8 V
                                                                                    2 V/div

                                                                                                                                       1 V/div

                                               t - Time -100 s/div                                                                                 t - Time - 10 ms/div

                                      Figure 18                                                                                                          Figure 19
(1) Safe operating area is applicable to the test board conditions in the Dissipation Ratings

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         www.ti.com                                                                                     TPS54973

DETAILED DESCRIPTION                                                       SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

DISABLED SINKING DURING START-UP                                td + C(SS)     1.2 V                        (2)
(DSDS)                                                                         5 mA

The DSDS feature enables minimal voltage drooping of            Second, as the output becomes active, a brief ramp-up at
output precharge capacitors at start-up. The TPS54973 is        the internal slow-start rate may be observed before the
designed to disable the low-side MOSFET to prevent              externally set slow-start rate takes control and the output
sinking current from a precharge output capacitor during        rises at a rate proportional to the slow-start capacitor. The
start-up. Once the high-side MOSFET has been turned on          slow-start time set by the capacitor is approximately:
to the maximum duty cycle limit, the low-side MOSFET is
allowed to switch. Once the maximum duty cycle condition        t(SS) + C(SS)         0.7 V                 (3)
is met, the converter functions as a sourcing converter until                         5 mA
the SS/ENA is pulled low.
                                                                The actual slow-start time is likely to be less than the above
UNDERVOLTAGE LOCK OUT (UVLO)                                    approximation due to the brief ramp-up at the internal rate.
                                                                The low side MOSFET is off during the slow-start
The TPS54973 incorporates an undervoltage lockout               sequence.
circuit to keep the device disabled when the input voltage
(VIN) is insufficient. During power up, internal circuits are   VBIAS REGULATOR (VBIAS)
held inactive until VIN exceeds the nominal UVLO
threshold voltage of 2.95 V. Once the UVLO start threshold      The VBIAS regulator provides internal analog and digital
is reached, device start-up begins. The device operates         blocks with a stable supply voltage over variations in
until VIN falls below the nominal UVLO stop threshold of        junction temperature and input voltage. A high quality,
2.8 V. Hysteresis in the UVLO comparator and a 2.5-s           low-ESR, ceramic bypass capacitor is required on the
rising and falling edge deglitch circuit reduce the likelihood  VBIAS pin. X7R or X5R grade dielectrics are
of shutting the device down due to noise on VIN.                recommended because their values are more stable over
                                                                temperature. The bypass capacitor must be placed close
SLOW-START/ENABLE (SS/ENA)                                      to the VBIAS pin and returned to AGND.

The slow-start/enable pin provides two functions. First, the    External loading on VBIAS is allowed, with the caution that
pin acts as an enable (shutdown) control by keeping the         internal circuits require a minimum VBIAS of 2.70 V, and
device turned off until the voltage exceeds the start           external loads on VBIAS with ac or digital switching noise
threshold voltage of approximately 1.2 V. When SS/ENA           may degrade performance. The VBIAS pin may be useful
exceeds the enable threshold, device start-up begins. The       as a reference voltage for external circuits.
reference voltage fed to the error amplifier is linearly
ramped up from 0 V to 0.891 V in 3.35 ms. Similarly, the        VOLTAGE REFERENCE
converter output voltage reaches regulation in
approximately 3.35 ms. Voltage hysteresis and a 2.5-s          The voltage reference system produces a precise Vref
falling edge deglitch circuit reduce the likelihood of          signal by scaling the output of a temperature stable
triggering the enable due to noise.                             bandgap circuit. During manufacture, the bandgap and
                                                                scaling circuits are trimmed to produce 0.891 V at the
The second function of the SS/ENA pin provides an               output of the error amplifier, with the amplifier connected
external means of extending the slow-start time with a          as a voltage follower. The trim procedure adds to the high
low-value capacitor connected between SS/ENA and                precision regulation of the TPS54973, since it cancels
AGND.                                                           offset errors in the scale and error amplifier circuits.

Adding a capacitor to the SS/ENA pin has two effects on         OSCILLATOR AND PWM RAMP
start-up. First, a delay occurs between release of the
SS/ENA pin and start-up of the output. The delay is             The oscillator frequency can be set to internally fixed
proportional to the slow-start capacitor value and lasts        values of 350 kHz or 550 kHz using the SYNC pin as a
until the SS/ENA pin reaches the enable threshold. The          static digital input. If a different frequency of operation is
start-up delay is approximately:                                required for the application, the oscillator frequency can be
                                                                externally adjusted from 280 to 700 kHz by connecting a
                                                                resistor between the RT pin and AGND and floating the
                                                                SYNC pin. The switching frequency is approximated by
                                                                the following equation, where R is the resistance from RT
                                                                to AGND:

                                                                Switching  Frequency  +  100 kW  500 [kHz]  (4)
                                                                                            R

                                                                                                            13
TPS54973                                                                                                                                     www.ti.com

SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005             latch is never reset, and the high-side FET remains on until
                                                             the oscillator pulse signals the control logic to turn the
External synchronization of the PWM ramp is possible         high-side FET off and the low-side FET on. The device
over the frequency range of 330 kHz to 700 kHz by driving    operates at its maximum duty cycle until the output voltage
a synchronization signal into SYNC and connecting a          rises to the regulation set-point, setting VSENSE to
resistor from RT to AGND. Choose a resistor between the      approximately the same voltage as VREF. If the error
RT and AGND which sets the free running frequency to         amplifier output is low, the PWM latch is continually reset
80% of the synchronization signal. The following table       and the high-side FET does not turn on. The low-side FET
summarizes the frequency selection configurations:           remains on until the VSENSE voltage decreases to a
                                                             range that allows the PWM comparator to change states.
     SWITCHING       SYNC PIN                RT PIN          The TPS54973 is capable of sinking current continuously
    FREQUENCY                                                until the output reaches the regulation set-point.
                     Float or AGND Float
350 kHz, internally                                          If the current limit comparator trips for longer than 100 ns,
set                   2.5 V           Float                  the PWM latch resets before the PWM ramp exceeds the
                                                             error amplifier output. The high-side FET turns off and
550 kHz, internally  Float            R = 180 k to 68 k      low-side FET turns on to decrease the energy in the output
set                                                          inductor and consequently the output current. This
                     Synchronization  R = RT value for 80%   process is repeated each cycle in which the current limit
Externally set 280   signal           of external synchro-   comparator is tripped.
kHz to 700 kHz                        nization frequency
                                                             DEAD-TIME CONTROL AND MOSFET
Externally                                                   DRIVERS
synchronized
frequency                                                    Adaptive dead-time control prevents shoot-through
                                                             current from flowing in both N-channel power MOSFETs
ERROR AMPLIFIER                                              during the switching transitions by actively controlling the
                                                             turnon times of the MOSFET drivers. The high-side driver
The high performance, wide bandwidth, voltage error          does not turn on until the voltage at the gate of the low-side
amplifier sets the TPS54973 apart from most dc/dc            FET is below 2 V. While the low-side driver does not turn
converters. The user is given the flexibility to use a wide  on until the voltage at the gate of the high-side MOSFET
range of output L and C filter components to suit the        is below 2 V.
particular application needs. Type 2 or type 3
compensation can be employed using external                  The high-side and low-side drivers are designed with
compensation components.                                     300-mA source and sink capability to quickly drive the
                                                             power MOSFETs gates. The low-side driver is supplied
PWM CONTROL                                                  from VIN, while the high-side drive is supplied from the
                                                             BOOT pin. A bootstrap circuit uses an external BOOT
Signals from the error amplifier output, oscillator, and     capacitor and an internal 2.5- bootstrap switch
current limit circuit are processed by the PWM control       connected between the VIN and BOOT pins. The
logic. Referring to the internal block diagram, the control  integrated bootstrap switch improves drive efficiency and
logic includes the PWM comparator, OR gate, PWM latch,       reduces external component count.
and portions of the adaptive dead-time and control logic
block. During steady-state operation below the current       OVERCURRENT PROTECTION
limit threshold, the PWM comparator output and oscillator
pulse train alternately reset and set the PWM latch. Once    The cycle-by-cycle current limiting is achieved by sensing
the PWM latch is reset, the low-side FET remains on for a    the current flowing through the high-side MOSFET and
minimum duration set by the oscillator pulse width. During   comparing this signal to a preset overcurrent threshold.
this period, the PWM ramp discharges rapidly to its valley   The high side MOSFET is turned off within 200 ns of
voltage. When the ramp begins to charge back up, the         reaching the current limit threshold. A 100-ns leading edge
low-side FET turns off and high-side FET turns on. As the    blanking circuit prevents current limit false tripping.
PWM ramp voltage exceeds the error amplifier output          Current limit detection occurs only when current flows from
voltage, the PWM comparator resets the latch, thus           VIN to PH when sourcing current to the output filter. Load
turning off the high-side FET and turning on the low-side    protection during current sink operation is provided by
FET. The low-side FET remains on until the next oscillator   thermal shutdown.
pulse discharges the PWM ramp.

During transient conditions, the error amplifier output
could be below the PWM ramp valley voltage or above the
PWM peak voltage. If the error amplifier is high, the PWM

14
         www.ti.com                                                                                       TPS54973

THERMAL SHUTDOWN                                                                      SLVS453A - FEBRUARY 2003 - REVISED FEBRUARY 2005

The device uses the thermal shutdown to turn off the power        POWER-GOOD (PWRGD)
MOSFETs and disable the controller if the junction
temperature exceeds 150C. The device is released from            The power good circuit monitors for undervoltage
shutdown automatically when the junction temperature              conditions on VSENSE. If the voltage on VSENSE is 10%
decreases to 10C below the thermal shutdown trip point,          below the reference voltage, the open-drain PWRGD
and starts up under control of the slow-start circuit.            output is pulled low. PWRGD is also pulled low if VIN is
Thermal shutdown provides protection when an overload             less than the UVLO threshold or SS/ENA is low, or a
condition is sustained for several milliseconds. With a           thermal shutdown occurs. When VIN  UVLO threshold,
persistent fault condition, the device cycles continuously;       SS/ENA  enable threshold, and VSENSE > 90% of Vref,
starting up by control of the soft-start circuit, heating up due  the open drain output of the PWRGD pin is high. A
to the fault condition, and then shutting down upon               hysteresis voltage equal to 3% of Vref and a 35 s falling
reaching the thermal shutdown trip point. This sequence           edge deglitch circuit prevent tripping of the power good
repeats until the fault condition is removed.                     comparator due to high frequency noise.

                                                                  15
                                                                                                                                              PACKAGE OPTION ADDENDUM

www.ti.com                                                                                                                                                10-Jun-2014

PACKAGING INFORMATION

Orderable Device  Status Package Type Package Pins Package Eco Plan               Lead/Ball Finish     MSL Peak Temp Op Temp (C)                                Device Marking                           Samples
   TPS54973PWP
  TPS54973PWPR     (1)            Drawing  Qty  (2)                                             (6)                    (3)                                                      (4/5)

TPS54973PWPRG4     ACTIVE HTSSOP  PWP 28   50 Green (RoHS                             CU NIPDAU      Level-2-260C-1 YEAR -40 to 85                        TPS54973
                                                      & no Sb/Br)
                                                                                      CU NIPDAU      Level-2-260C-1 YEAR -40 to 85                        TPS54973
                   ACTIVE HTSSOP  PWP 28 2000 Green (RoHS
                                                                      & no Sb/Br)     CU NIPDAU      Level-2-260C-1 YEAR -40 to 85                        TPS54973

                   ACTIVE HTSSOP  PWP 28 2000 Green (RoHS
                                                                      & no Sb/Br)

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check http://www.ti.com/productcontent for the latest availability
information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that
lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between
the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight
in homogeneous material)

(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.

(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.

(6) Lead/Ball Finish - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead/Ball Finish values may wrap to two lines if the finish
value exceeds the maximum column width.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and

                                                Addendum-Page 1
                             PACKAGE OPTION ADDENDUM

www.ti.com                   10-Jun-2014

continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

            Addendum-Page 2
www.ti.com                                               PACKAGE MATERIALS INFORMATION

TAPE AND REEL INFORMATION                                                                                                                               14-Jul-2012

*All dimensions are nominal

Device                       Package Package Pins  SPQ      Reel Reel A0       B0    K0    P1   W     Pin1
                               Type Drawing        2000  Diameter Width (mm)  (mm)  (mm)  (mm)
                                                                                                (mm) Quadrant
                                                           (mm) W1 (mm)       10.2   1.8  12.0
TPS54973PWPR HTSSOP PWP 28                                                                      16.0  Q1
                                                           330.0 16.4 6.9

                                                   Pack Materials-Page 1
www.ti.com                                PACKAGE MATERIALS INFORMATION

                                                                                                                                         14-Jul-2012

*All dimensions are nominal  Package Type Package Drawing Pins  SPQ   Length (mm) Width (mm) Height (mm)
              Device                                            2000
                             HTSSOP  PWP  28                          367.0  367.0  38.0
       TPS54973PWPR

                                          Pack Materials-Page 2
                                               IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, enhancements, improvements and other
changes to its semiconductor products and services per JESD46, latest issue, and to discontinue any product or service per JESD48, latest
issue. Buyers should obtain the latest relevant information before placing orders and should verify that such information is current and
complete. All semiconductor products (also referred to herein as "components") are sold subject to TI's terms and conditions of sale
supplied at the time of order acknowledgment.

TI warrants performance of its components to the specifications applicable at the time of sale, in accordance with the warranty in TI's terms
and conditions of sale of semiconductor products. Testing and other quality control techniques are used to the extent TI deems necessary
to support this warranty. Except where mandated by applicable law, testing of all parameters of each component is not necessarily
performed.

TI assumes no liability for applications assistance or the design of Buyers' products. Buyers are responsible for their products and
applications using TI components. To minimize the risks associated with Buyers' products and applications, Buyers should provide
adequate design and operating safeguards.

TI does not warrant or represent that any license, either express or implied, is granted under any patent right, copyright, mask work right, or
other intellectual property right relating to any combination, machine, or process in which TI components or services are used. Information
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Buyer acknowledges and agrees that it is solely responsible for compliance with all legal, regulatory and safety-related requirements
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In some cases, TI components may be promoted specifically to facilitate safety-related applications. With such components, TI's goal is to
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requirements. Nonetheless, such components are subject to these terms.

No TI components are authorized for use in FDA Class III (or similar life-critical medical equipment) unless authorized officers of the parties
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TI has specifically designated certain components as meeting ISO/TS16949 requirements, mainly for automotive use. In any case of use of
non-designated products, TI will not be responsible for any failure to meet ISO/TS16949.

Products                                       Applications

Audio                  www.ti.com/audio        Automotive and Transportation www.ti.com/automotive

Amplifiers             amplifier.ti.com        Communications and Telecom www.ti.com/communications

Data Converters        dataconverter.ti.com    Computers and Peripherals  www.ti.com/computers

DLP Products          www.dlp.com             Consumer Electronics       www.ti.com/consumer-apps

DSP                    dsp.ti.com              Energy and Lighting        www.ti.com/energy

Clocks and Timers      www.ti.com/clocks       Industrial                 www.ti.com/industrial

Interface              interface.ti.com        Medical                    www.ti.com/medical

Logic                  logic.ti.com            Security                   www.ti.com/security

Power Mgmt             power.ti.com            Space, Avionics and Defense www.ti.com/space-avionics-defense

Microcontrollers       microcontroller.ti.com  Video and Imaging          www.ti.com/video

RFID                   www.ti-rfid.com

OMAP Applications Processors www.ti.com/omap   TI E2E Community           e2e.ti.com

Wireless Connectivity  www.ti.com/wirelessconnectivity

                       Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
                                            Copyright 2014, Texas Instruments Incorporated
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