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TPS40130RHBTG4

器件型号:TPS40130RHBTG4
器件类别:半导体    电源管理   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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TPS40130RHBTG4器件文档内容

www.ti.com                                                                                                      TPS40130

                                                                                      SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

TWO-PHASE, SYNCHRONOUS BUCK CONTROLLER WITH INTEGRATED MOSFET
                                      DRIVERS

FEATURES                                                                 APPLICATIONS

Two-Phase Interleaved Operation                                        Graphic Cards
3-V to 40-V Power Stage Operation Range                                 Internet Servers
Supports Up to 6-V VOUT With External Divider                           Networking Equipment
Requires VIN5 @ 50 mA, Typical, Depending                               Telecommunications Equipment
                                                                         DC Power Distributed Systems
    on External MOSFETs and Switching
    Frequency                                                            DESCRIPTION

1-A Shutdown Current                                                  The TPS40130 is a two-phase synchronous buck
Programmable Switching Frequency up to 1                               controller that is optimized for low-output voltage,
                                                                         high-output current applications powered from a
    MHz/Phase                                                            supply between 3 V and 40 V. A multi-phase
                                                                         converter offers several advantages over a single
Current Mode Control with Forced Current                               power stage including lower current ripple on the
    Sharing                                                              input and output capacitors, faster transient response
                                                                         to load steps, improved power handling capabilities,
Better than 1% Internal 0.7-V Reference                                and higher system efficiency.
Resistive Divider Sets Direct Output Over
                                                                         Each phase can be operated at a switching
    Voltage Threshold and Sets Input                                     frequency up to 1 MHz, resulting in an effective
    Undervoltage Lockout                                                 ripple frequency of up to 2 MHz at the input and the
                                                                         output. The two phases operates 180 degrees
True Remote Sensing Differential Amplifier                             out-of-phase.
Resistive or Inductor's DCR Current Sensing
30-pin TSSOP or 32-Pin QFN Packages                                                            RHB PACKAGE
Can Be Used with TPS40120 to Provide a 6-Bit                                                      (TOP VIEW)

    Digitally Controlled Output

                                     DBT PACKAGE
                                        (TOP VIEW)

LDRV1       1   30                                              PGND              HDRV1
                                                                                      SW1
                                                                                           VIN5
                                                                                                LDRV1
                                                                                                     PGND
                                                                                                         LDRV2
                                                                                                              SW2
                                                                                                                   HDRV2

VIN5        2   29                                              LDRV2

SW1         3   28                                              SW2               32 31 30 29 28 27 26 25

HDRV1       4   27                                              HDRV2    BOOT1    1                          24           NC
                                                                         OVSET                                            BOOT2
BOOT1       5   26                                              BOOT2             2                          23           SS
                                                                          VOUT                                            UVLO
OVSET       6   25                                              SS        GSNS                               22

VOUT        7   24                                              UVLO              3

GSNS        8   23                                              BP5               4                          21

DIFFO       9   22                                              AGND     DIFFO    5                          20           BP5
                                                                            CS1                                           AGND
CS1         10  21                                              CS2               6                          19           CS2
                                                                         CSRT1                                            CSRT2
CSRT1       11  20                                              CSRT2         NC  7                          18

COMP        12  19                                              RT                                             17
                                                                                                             16
VREF        13  18                                              PGOOD             89  10  11  12 13  14  15

DROOP       14  17                                              ILIM

FB          15  16                                              EN/SYNC           COMP
                                                                                      VREF
                                                                                           DROOP

                                                                                                FB
                                                                                                     EN/SYNC

                                                                                                          ILIM
                                                                                                               PGOOD

                                                                                                                    RT

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas
Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

PRODUCTION DATA information is current as of publication date.                        Copyright 20042005, Texas Instruments Incorporated
Products conform to specifications per the terms of the Texas
Instruments standard warranty. Production processing does not
necessarily include testing of all parameters.
TPS40130                                                                                                   www.ti.com

SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

   These devices have limited built-in ESD protection. The leads should be shorted together or the device placed in conductive foam
   during storage or handling to prevent electrostatic damage to the MOS gates.

        SIMPLIFIED APPLICATION DIAGRAM

   VIN                                                     VOUT

                                               5V                                            VIN

                                                         TPS40130DBT                        VIN
                                                   1 LDRV1 PGND 30                  5V

                                                   2 VIN5 LDRV2 29                            VREF
                                                                                  5V
                                                   3 SW1         SW2 28
                                                                                                UDG-04017
   DIFFO                                           4 HDRV1 HDRV2 27
                 VOUT
                                                   5 BOOT1 BOOT2 26

                                                   6 OVSET       SS 25

                                                   7 VOUT UVLO 24

                       LOAD                                      BP5 23

                                                   8 GSNS

                                                   9 DIFFO AGND 22

                                                   10 CS1        CS2 21

                                                   11 CSRT1 CSRT2 20

                                                   12 COMP       RT 19

                                                   13 VREF PGOOD 18

                                                   14 DROOP ILIM 17

                                                   15 FB EN/SYNC 16

2                                                  Submit Documentation Feedback
    www.ti.com                                                                                 TPS40130

                                                                                              SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                          ORDERING INFORMATION

                                 TA               PACKAGE                  PART NUMBER
                          -40C to 85C   Plastic TSSOP(DBT)(1)          TPS40130DBT (2) (3)

                                            Plastic QFN (RHB)              TPS40130RHB

                (1) The DBTpackage is also available taped and reeled. Add an R suffix to the device type (i.e.,
                      TPS40130DBTR).

                (2) The TPS40130DBTRG4 is a lead (Pb) free product, which means that it is compatible with current
                      RoHS requirements for all 6 substances, including the requirement that lead not exceed 0.1% by
                      weight in homogeneous material. In addition, this part has NiPdAu plated copper lead frame and is
                      rated at MSL level 2 at 260C according to JEDEC 020C Standards.

                (3) Release date for the TPS40130DBTRG4 TBD.

ABSOLUTE MAXIMUM RATING

over operating free-air temperature range unless otherwise noted(1)

                          SW1, SW2                                                TPS40130                               UNITS
                                                                                    -1 to 44                                V
    Input voltage range BOOT1, BOOT2
                                                                              -0.3 to VSW + 6.0                            A
                          All other pins                                          -0.3 to 6.0                              C
                                                                                       200                                 C
    Sourcing current      RT                                                      -40 to 125                               C
                                                                                  -55 to 150
TJ  Operating junction temperature range                                               260

Tstg Storage temperature

    Lead temperature 1,6 mm (1/16 inch) from case for 10 seconds

(1) Stresses beyond those listed under "absolute maximum ratings" may cause permanent damage to the device. These are stress ratings
      only, and functional operation of the device at these or any other conditions beyond those indicated under "recommended operating
      conditions" is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

RECOMMENDED OPERATING CONDITIONS

                                                                         MIN NOM MAX UNIT

VIN Input voltage                                                        3.0                                             40 V

TA  Operating free-air temperature                                       -40                                             85 C

                                          Submit Documentation Feedback                                                         3
TPS40130                                                                                                           www.ti.com

SLUS602B JUNE 2004 REVISED SEPTEMBER 2005                                                                     MAX UNIT

ELECTRICAL CHARACTERISTICS                                                                                           5.5 V
                                                                                                                       5 A
TA = -40C to 85C, VIN = 12 V, RRT = 64.9 k, TJ = TA (unless otherwise noted)
                                                                                                                     1.5 mA
            PARAMETER                                        TEST CONDITIONS                     MIN TYP
                                                                                                                     5.5 V
   VIN5 INPUT SUPPLY                                                                                                   5 mA

   VIN    Operating voltage range, VIN5                                                          4.5     5.0       4.45 V
                                                                                                                               mV
   IIN    Shutdown current, VIN5                EN/SYNC = GND                                            1
                                                Outputs switching, No load                                          455
          Operating current                                                                      0.5     1.0      1200 kHz
                                                                                                                  9600
   BP5 INPUT SUPPLY
                                                                                                                                V
          Operating voltage range                                                                4.3     5.0
                                                                                                                     1.5
   IBP5   Operating current                     VFB < VREF, Outputs switching, no external FETs  2       3                      V

          Turn-on BP5 rising                                                                     4.00 4.25        0.709 V

          Turn-off hysteresis(1)                                                                         150      0.705
                                                                                                                                V
   OSCILLATOR/SYNCHRONIZATION
                                                                                                                     2.0
          Phase frequency accuracy              RT = 64.9 k                                      360     415        150 nA
          Phase frequency set range(1)
                                                                                                 100                            V
                                                                                                                               mA
          Synchronization frequency range(1)                                                     800
                                                                                                                                V
          Synchronization input threshold(1)                                                             VBP5/2      0.8

   EN/SYNC                                                                                                                    MHz
                                                                                                                               dB
          Enable threshold                      Pulse width > 50 ns                              0.8     1.0

          Voltage capability(1)                                                                          VBP5

   PWM

          Maximum duty cycle per channel(1)                                                              87.5%
                                                                                                               0
          Minimum duty cycle per channel(1)

   VREF

                Voltage reference               ILOAD = 100 A                                   0.687 0.700
   ERROR AMPLIFIER

   VFB    Voltage feedback, trimmed (including                                                   0.691   0.700
          differential amplifier)                                                                   0.0
                                                                                                            0.7
   CMRR Input common mode range(1)                                                                    1      55
                                                                                                      1
          Input bias current                    VFB = 0.7 V                                         2.5       0
          Input offset voltage                  Value trimmed to zero                                         2
                                                                                                      3       2
   ISRC   Output source current(1)              VCOMP = 1.1 V, VFB = 0.6 V                           60     2.9
   ISINK  Output sink current(1)                VCOMP = 1.1 V, VFB =VBP5                                    0.5
   VOH    High-level output voltage             ICOMP = -1 mA                                                 5
   VOL    low-level output voltage              ICOMP = 1 mA                                                 90
   GBW    Gain bandwidth(1)
   AVOL   Open loop gain(1)

(1) Ensured by design. Not production tested.

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                                                                                          SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

ELECTRICAL CHARACTERISTICS (continued)

TA = -40C to 85C, VIN = 12 V, RRT = 64.9 k, TJ = TA (unless otherwise noted)

                 PARAMETER                                TEST CONDITIONS                  MIN TYP            MAX UNIT

SOFT START

ISS    Soft-start source current                32 clocks after EN/SYNC before SS current  3.5      5.0        6.5 A
                                                begins                                                        1.05 V

VSS    Fault enable threshold voltage                                                      0.95 1.00

CURRENT SENSE AMPLIFIER

       Input offset voltage                     CS1, CS2                                   -5       4         10 mV

       Gain transfer to PWM comparator          -100 mV  VCS 100 mV, VCSRT = 1.5 V         5.1      5.6       6.1 V/V
       Transconductance to DROOP                VCS - VCSRTn = 100 mV
       Gain variance between phases             VCS - VCSRTn = 100 mV                               40              A
       Input offset variance                    VCS = 0 V
       Offset current at DROOP                  VCS - VCSRTn = 0 V                         -4%      0         4%
       Input common mode (2)
                                                                                           -3.5     0         3.5 mV

                                                                                                              6 A

                                                                                           0                  VBP5-0.7 V

       Bandwidth (2)                                                                       18                       MHz

DIFFERENTIAL AMPLIFIER

       Gain                                                                                         1               V/V

       Gain tolerance                           VOUT = 4 V vs VOUT = 0.7 V, VGSNS = 0 V    -0.5%              0.5%
       Common mode rejection ratio(2)           0.7 V VOUT  4.0 V                              60
CMRR   Output source current                    VOUT - VGSNS = 2.0 V, VDIFFO 1.98 V              2                  dB
       Output sink current                      VOUT - VGSNS = 2.0 V, VDIFFO 2.02 V              2
       Input offset voltage(2)                  0.7 V VOUT  4.0 V                                   4
       Bandwidth (2)                                                                             5                        mA

                                                                                                    4

                                                                                                              5 mV

                                                                                                                    MHz

             Input impedance, non-inverting(2)  VOUT to GND                                         40
             Input impedance, inverting(2)      VGSNS to VDIFFO                                                             k
GATE DRIVERS
                                                                                                    40

       Source on-resistance, HDRV1,             VBOOT1 = 5 V, VBOOT2 = 5 V, VSW1 = 0 V,    1.0      2.0        3.5
       HDRV2                                    VSW2 = 0 V, Sourcing 100 mA                                               
                                                                                           0.5      1.0
       Sink on-resistance, HDRV1, HDRV2         VBOOT1 = 5 V, VBOOT2 = 5 V, VVIN5 = 5 V,                       2.0
                                                VSW1 = 0 V, VSW2 = 0 V, Sinking 100 mA     1        2
       Source on-resistance, LDRV1,                                                                            3.5
       LDRV2                                    VVIN5 = 5 V, VSW1 = 0 V, VSW2 = 0 V,                                      
                                                Sourcing 100 mA
                                                                                                              1.50
       Sink on-resistance, LDRV1, LDRV2         VVIN5 = 5 V, VSW1 = 0 V, VSW2 = 0 V,       0.30 0.75
                                                Sinking 100 mA                                                  75
                                                                                                          25    75
tRISE  Rise time, HDRV(2)                       CLOAD = 3.3 nF                                            25    75
tFALL  Fall time, HDRV(2)                       CLOAD = 3.3 nF                                            25    60 ns
tRISE  Rise time, LDRV(2)                       CLOAD = 3.3 nF                                            25
tFALL  Fall time, LDRV(2)                       CLOAD = 3.3 nF                                            50
                                                SW falling to LDRV rising                                 30
tDEAD  Dead time(2)                             LDRV falling to SW rising                                150

tON    Minimum controllable on-time(2)          CLOAD = 3.3 nF

OUTPUT UNDERVOLTAGE FAULT

             Undervoltage fault threshold       VFB relative to GND                          560      588       610 mV
OUTPUT OVERVOLTAGE SET                          VFB relative to VVREF                      -20%     -16%      -13%

       Overvoltage threshold                    VOVSET relative to GND                      796      817      832 mV
                                                VOVSET relative to VVREF                   14%      16%       19%

(2) Ensured by design. Not production tested.

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TPS40130                                                                                             www.ti.com

SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

ELECTRICAL CHARACTERISTICS (continued)

TA = -40C to 85C, VIN = 12 V, RRT = 64.9 k, TJ = TA (unless otherwise noted)

               PARAMETER                                     TEST CONDITIONS    MIN TYP              MAX UNIT

   RAMP

          Ramp amplitude (3)                                                    0.4  0.5             0.6
                                                                                                               V
          Ramp valley(3)                                                             1.4

   POWER GOOD

   VOL    PGOOD high threshold                 VFB relative to VREF              10%                  14%
   ILEAK  PGOOD low threshold                  VFB relative to VREF             -14%                 -10%
          Low-level output voltage             IPGOOD = 4 mA                                          0.60 V
          PGOOD bias current                   VPGOOD = 5.0 V                                 0.35
          Current sense fault (3)              Current from CS1, CS2                            50      80
                                                                                                  5              A

   INPUT UVLO PROGRAMMABLE

          Input threshold voltage, turn-on                                      0.9  1.0             1.1
                                                                                                               V
          Input threshold voltage, turn-off                                          0.810

   LOAD LINE PROGRAMMING

   IDROOP Pull-down current                    VCS = 100 mV                     30   40              50 A

(3) Ensured by design. Not production tested.

6                                              Submit Documentation Feedback
www.ti.com             DBT PACKAGE                                                                                     TPS40130
                         (TOP VIEW)
    LDRV1                                                                                    SLUS602B JUNE 2004 REVISED SEPTEMBER 2005
       VIN5
       SW1                                                                                    RHB PACKAGE
                                                                                                 (TOP VIEW)
    HDRV1
    BOOT1        1                       30  PGND                                     HDRV1
    OVSET                                    LDRV2                                        SW1
                                             SW2                                               VIN5
     VOUT                                    HDRV2                                                  LDRV1
     GSNS                                    BOOT2                                                       PGND
     DIFFO                                   SS                                                              LDRV2
                                             UVLO                                                                 SW2
        CS1                                  BP5                                                                       HDRV2
    CSRT1                                    AGND
     COMP        2                       29  CS2
                                             CSRT2
      VREF       3                       28  RT                                       32 31 30 29 28 27 26 25
   DROOP                                     PGOOD
                 4                       27  ILIM     BOOT1                           1                             24        NC
          FB                                 EN/SYNC  OVSET                                                                   BOOT2
                 5                       26                                           2                             23        SS
                                                       VOUT                                                                   UVLO
                 6                       25            GSNS                                                         22        BP5
                                                       DIFFO                                                                  AGND
                 7                       24                                           3                                       CS2
                                                          CS1                                                                 CSRT2
                 8                       23           CSRT1                           4                             21

                 9                       22                NC                         5                             20

                 10                      21                                           6                             19

                 11                      20                                           7                             18

                 12                      19                                                                           17
                                                                                                                    16
                 13                      18                                           89     10  11  12 13  14  15

                 14                      17

                 15                      16                                           COMP
                                                                                          VREF
                                                                                               DROOP

                                                                                                    FB
                                                                                                         EN/SYNC

                                                                                                              ILIM
                                                                                                                   PGOOD

                                                                                                                        RT

                                             Terminal Functions

      TERMINAL                                                                        DESCRIPTION
                                    I/O

                     NO.
NAME

                RHB DBT

AGND          19 22 - Low noise ground connection to the device.

                                         Provides a bootstrapped supply for the high-side FET driver for PWM1, enabling the gate of the

BOOT1         1     5  I high-side FET to be driven above the input supply rail. Connect a capacitor from this pin to SW1 pin

                                         and a Schottky diode from this pin to VIN5.

BOOT2         23 26          Provides a bootstrapped supply for the high-side FET driver for PWM2, enabling the gate of the
                       I high-side FET to be driven above the input supply rail. Connect a capacitor from this pin to SW2 pin

                             and a Schottky diode from this pin to VIN5.

BP5           20 23    O                 Filtered input from the VIN5 pin. A 10- resistor should be connected between VIN5 and BP5 and a
                                         1.0-F ceramic capacitor should be connected from this pin to ground.

COMP          9 12 O Output of the error amplifier. The voltage at this pin determines the duty cycle for the PWM.

CS1           6 10 I These pins are used to sense the inductor phase current. Inductor current can be sensed with an

                                         external current sense resistor or by using an external R-C circuit and the inductor's DC resistance.

                                         The traces for these signals must be connected directly at the current sense element. See Layout

                                         Guidelines for more information. After the device is enabled and prior to the device starting (during the

CS2           18 21                      first 32 clock cycles), a 5-A current flows out of these pins. The current flows through the external
                       I components: current sense resistor, RCS, the output inductor and the output capacitor(s) to ground. If
                                         the voltage on the CS1, and CS2 pins exceed 0.2 V (resistance greater than 40 k), a fault is

                                         declared and the device does not start. This is a fault detection feature that insures the output

                                         inductor, current sense resistor and output capacitors are installed properly on the board.

CSRT1         7 11     O Return point of current sense voltage. The traces for these signals must be connected directly at the
CSRT2         17 20    O current sense element. See Layout Guidelines for more information.

                                         Output of the differential amplifier. The voltage at this pin represents the true output voltage without IR

DIFFO         5     9  O drops that result from high-current in the PCB traces. The VOUT and GSNS pins must be connected

                                         directly at the point of load where regulation is required. See Layout Guidelines for more information.

                                         This is the input to the non-inverting input of the Error Amplifier. This pin is normally connected to the

DROOP         11 14    I                 VREF pin and is the voltage that the feedback loop regulates to. This pin is also used to program
                                         droop function. A resistor between this pin and the VREF pin sets the desired droop value. The value

                                         of the DROOP resistor is described in Equation 22.

EN/SYNC       13 16          A logic high signal on this input enables the controller operation. A pulsing signal to this pin
                       I synchronizes the rising edge of SW to the falling edge of an external clock source. These pulses must

                             be greater than 8.2 times the free running frequency of the main oscillator set by the RT resistor.

                                             Submit Documentation Feedback                                                                           7
TPS40130                                                                                                  www.ti.com

SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                               Terminal Functions (continued)

          TERMINAL        I/O                                         DESCRIPTION

       NAME       NO.
             RHB DBT

   FB        12 15        I    Inverting input of the error amplifier. In closed loop operation, the voltage at this pin is the internal
                               reference level of 700 mV. This pin is also used for the PGOOD and undervoltage comparators.

   GSNS      4      8     I Inverting input of the differential amplifier. This pin should be connected to ground at the point of load.

   HDRV1     32 4         O    Gate drive output for the high-side N-channel MOSFET switch for PWM1. Output is referenced to
                               SW1 and is bootstrapped for enhancement of the high-side switch.

   HDRV2     25 27        O    Gate drive output for the high-side N-channel MOSFET switch for PWM2. Output is referenced to
                               SW2 and is bootstrapped for enhancement of the high-side switch

   ILIM      14 17              Used to set the cycle-by-cycle current limit threshold. If ILIM threshold is reached, the PWM cycle is
                                terminated and the converter delivers limited current to the output. Under these conditions the
                                undervoltage threshold eventually is reached and the controller enters the hiccup mode. The
                          I controller stays in the hiccup mode for seven (7) consecutive cycles of SS voltage rising from zero to
                                1.0 V. At the eighth cycle the controller attempts a full start-up sequence. The relationship between
                                ILIM and the maximum phase current is described in Equation 4 and Equation 5. See the Overcurrent
                                Protection section for more details.

   LDRV1     29 1         O    Gate drive output for the low-side synchronous rectifier (SR) N-channel MOSFET for PWM1. See
   LDRV2                       Layout Considerations section.
   NC
   NC        27 29        O    Gate drive output for the low-side synchronous rectifier (SR) N-channel MOSFET for PWM2. See
   OVSET                       Layout Considerations section.

   PGOOD     8            - No connect. This pin is mechanical only.
                       -
   PGND
   RT        24
   SS
             2      6     I A resistor divider, on this pin connected to the output voltage sets the overvoltage sense point.
   SW1
                               Power good indicator of the output voltage. This open-drain output connects to a voltage via an

             15 18        O    external resistor. When the FB pin voltage is between 0.616 V to 0.784 V (88% to 112% of VREF),
                               the PGOOD output is in a high impedance state. If the DROOP function is implemented, the

                               programmed droop voltage must be within this window.

             28 30        -    Power ground reference for the controller lower gate drivers. There should be a high-current return
             16 19             path from the sources of the lower MOSFETs to this pin.
             22 25
                          I Connecting a resistor from this pin to ground sets the oscillator frequency.

                                Provides user programmable soft-start by means of a capacitor connected to the pin. If an
                          I undervoltage fault is detected the soft-start capacitor cycles 7 times with no switching before a normal

                                soft-start sequence allowed.

                               Connect to the switched node on converter 1. Power return for the channel 1 upper gate driver. There

             31 3         I    should be a high-current return path from the source of the upper MOSFET to this pin. It is also used
                               by the adaptive gate drive circuits to minimize the dead time between upper and lower MOSFET

                               conduction.

                               Connect to the switched node on converter 2. Power return for the channel 2 upper gate driver. There

   SW2       26 28        I    should be a high-current return path from the source of the upper MOSFET to this pin. It is also used
                               by the adaptive gate drive circuits to minimize the dead time between upper and lower MOSFET
   UVLO
   VOUT                        conduction.
   VREF
   VIN5      21 24        O A voltage divider from VIN to this pin, set to 1V, determines the input voltage that starts the controller.

             3      7     O    Non-inverting input of the differential amplifier. This pin should be connected to VOUT at the point of
                               load.

             10 13        O Output of an internal reference voltage. The load may be up to 100 A DC.
             30 2
                          I Power input for the device. A 1.0-F ceramic capacitor should be connected from this pin to ground.

8                                              Submit Documentation Feedback
www.ti.com                                                                                              TPS40130

                                                                                                              SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                             FUNCTIONAL BLOCK DIAGRAM

BP5 23

                                                                                               TPS40130DBT

AGND 22

CS1 10           U1

                                  +

CSRT1 11     20 k
  VOUT 7
                                      U7                                                                        5 BOOT1
  GSNS 8               20 k +                                                                                   4 HDRV1
  DIFFO 9                                                                                                       3 SW1
   VREF 13    20 k                                                                                              2 VIN5
DROOP 14                                                                                                        1 LDRV1
                                    20 k+           Ramp1   U3                                              U6  30 PGND
       FB 15                                           U2          +
              0.7 V                                                                     U5
                       U8                                               PWM1            Anti
                                                                                      Cross
                            U11                U9                                  Conduction
                                             ICTLR
              U12                                                                                          U10
                      +

     SS 25                  U13                                           U4                                    26 BOOT2
COMP 12                     5 A                                        PWM                                     27 HDRV2
                                                                        LOGIC                                   28 SW2
   CS2 21     U18
                      +                                     U15                                U17              29 LDRV2
                                                                    +                                           18 PGOOD

                                                    Ramp2
                                                      U14

CSRT2 20                                                                               U16
                                                                                        Anti
ILIM 17                                                     UV     U20  SS PWM2       Cross    VIN5
                                                                                   Conduction
                       Power-On Reset FB
                                                      U19     OV
     UVLO 24     VIN5                               OC/UV   OC                                 U21
EN/SYNC 16        BP5                               Detect
                                          U22
                                  Power-On Reset

      RT 19          U23                         U24        Ramp1
OVSET 6             Clock                    Ramp Gen       Ramp2

                                      U25
                                  OV Detect

                                                                                                                UDG-04030

                                                FUNCTIONAL DESCRIPTION

The TPS40130 uses programmable fixed-frequency, peak current mode control with forced phase current
balancing. When compared to voltage-mode control, current mode results in a simplified feedback network and
reduced input line sensitivity. Phase current is sensed by using either the DCR (direct current resistance) of the
filter inductors or current sense resistors installed in series with output. The first method involves generation of a
current signal with an R-C circuit (shown in the applications diagram). The R-C values are selected by matching
time constants of the RC circuit and the inductor time constant, RC = L/DCR. With either current sense
method, the current signal is amplified and superimposed on the amplified voltage error signal to provide current
mode PWM control.

Output voltage droop can be programmed to improve the transient window and reduce size of the output filter.

Other features include: a true differential output sense amplifier, programmable current limit, programmable
output over-voltage set-point, capacitor set soft-start, power good indicator, programmable input undervoltage
lockout (UVLO), user programmable operation frequency for design flexibility, external synchronization
capability, programmable pulse-by-pulse overcurrent protection, output undervoltage shutdown and restart.

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                               FUNCTIONAL DESCRIPTION (continued)

Startup Sequence

Figure 1 shows a typical start up with the VIN5 and BP5 applied to the controller and then the EN/SYNC being
enabled. Shut down occurs when the VIN5 is removed

                  VIN5

                  BP5

                  EN/SYNC                      SSWAIT
                         1.0V
                         0.7V
                           SS

                      VOUT

                  PGOOD

                  POR                                                               UDG-04031

                          Figure 1. Startup and Shutdown Sequence

Differential Amplifier (U7)

The unity gain differential amplifier with high bandwidth allows improved regulation at a user-defined point and
eases layout constraints. The output voltage is sensed between the VOUT and GSNS pins. The output voltage
programming divider is connected to the output of the amplifier (DIFFO). The differential amplifier input voltage
must be lower than (VBP5 - 0.7 V).

If there is no need for a differential amplifer, the differential amplifier can be disabled by connecting the GSNS
pin to the BP5 pin and leaving VOUT and DIFFO open. The voltage programming divider in this case should be
connected directly to the output of the converter.

                  VOUT                                            TPS40130DBT
                             7
                                               20 k                   Differential
                                                            20 k        Amplifier      DIFFO
                                                                                    9
                                                                  +

                  GSNS                         20 k               20 k
                             8

                                                                                    UDG-04081

                               Figure 2. Differential Amplifier Configuration

Because of the resistor configuration of the differential amplifier, the input impedance must be kept very low or
there will be error in setting the output voltage.

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                  FUNCTIONAL DESCRIPTION (continued)

Current Sensing and Balancing (U1, U9 and U18)

The controller employs peak current mode control scheme, thus naturally provides certain degree of current
balancing. With current mode, the level of current feedback should comply with certain guidelines depending on
duty factor known as "slope compensation" to avoid the sub-harmonic instability. This requirement can prohibit
achieving a higher degree of phase current balance. To avoid the controversy, a separate current loop that
forces phase currents to match is added to the proprietary control scheme. This effectively provides high degree
of current sharing independent of the controller's small signal response and is implemented in U9, ICTLR.

High bandwidth current amplifiers, U1 and U18 can accept as an input voltage either the voltage drop across
dedicated precise current sense resistors, or inductor's DCR voltage derived by an RC network, or thermally
compensated voltage derived from the inductor's DCR. The wide range of current sense arrangements ease the
cost/complexity constrains and provides superior performance compared to controllers utilizing the low-side
MOSFET current sensing. The current sense amplifier inputs must not exceed 4 V. See the Inductor DCR
Current Sense section for more information on selecting component values for the R-C network.

PowerGood

The PGOOD pin indicates when the inputs and output are within their specified ranges of operation. Also
monitored are the EN/SYNC and SS pins. PGOOD has high impedance when indicating inputs and outputs are
within specified limits and is pulled low to indicate an out-of-limits condition. Some applications may require
hysteresis on the PGOOD signal to avoid a PGOOD signal bounce. A simple method to achieve this (and
thereby eliminate any PGOOD signal bounce) is to add a small resistor (RA) and capacitor (CA) between the FB
pin and the PGOOD pin. See Figure 3 for implementation.

            VOUT      Optional components for                 VPU

                           hysteresis

            10 k                                                       10 k

                           RA                             CA

                           TPS40130DBT                          PGOOD
                           0.616 V                            18

                  FB                +

                   15

            RBIAS                   +

                           0.784 V

                           PGOOD window
                              comparator

                                                                       UDG-05078

            Figure 3. Adding Hysteresis to the PGOOD Signal

To select RA and CA, the following criteria can be used.

   RA + RBIAS
                VPU * VFB  *1
            1.3 0.16 VFB
                                                                                  (1)

VPU and the PGOOD pull-up voltage and VFB is the TPS40130 internal reference voltage. The factor 1.3 in
Equation 1 provides a margin for robustness.

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                           FUNCTIONAL DESCRIPTION (continued)

    CA  +   100 ns                                                                                    (2)
              RA

Even though CA may calculate to less than 1 pF, a capacitance of no more than 4.7 pF is recommended.

Soft-Start

A capacitor connected to the soft start pin (SS) sets the power-up time. When EN is high and POR is cleared,

the calibrated current source, U13, starts charging the external soft start capacitor. The PGOOD pin is held low

during the start up. The rising voltage across the capacitor serves as a reference for the error amplifier, U12.

When the soft-start voltage reaches the level of the reference voltage, U8 (VVREF=0.7V), the converter's output
reaches the regulation point and further voltage rise of the soft start voltage has no effect on the output. When

the soft start voltage reaches 1.0 V, the power good (PGOOD) function is cleared to be reported on the PGOOD

pin. Normally the PGOOD pin goes high at this time. Equation 3 is used to calculate the value of the soft-start

capacitor.

            0.7     CSS                                                                               (3)
    tSS + 5       10*6

Overcurrent Protection

The overcurrent function, U19, monitors the output of current sense amplifiers U1 and U18. These currents are

converted to voltages and compared to the voltage on the ILIM pin. The relationship between the maximum

phase current and the current sense resistance is given in the following equation. In case a threshold of VILIM/2.7
is exceeded the PWM cycle on the associated phase is terminated. The overcurrent threshold, IPH(max), and the
voltage to set on the ILIM pin is determined by Equation 4 and Equation 5.

    VILIM + 2.7 IPH(max) RCS                                                                          (4)

    I PH(max)  +  IOUT  )  VIN * VOUT          VOUT                                                   (5)
                    2                             VIN
                           2 LOUT fSW

       where

                IPH(max) is a maximum value of the phase current allowed
                IOUT is the total maximum DC output current
                RCS is a value of the current sense resistor used or the DCR value of the output inductor, LOUT

If the overcurrent condition persists, both phases have PWM cycles terminated by the overcurrent signals. This
puts a converter in a constant current mode with the output current programmed by the ILIM voltage. Eventually
the supply-and-demand equilibrium on the converter output is not satisfied and the output voltage starts to
decline. When the undervoltage threshold is reached, the converter enters a hiccup mode. The controller is
stopped and the output is not regulated any more, the soft-start pin function changes.

It now serves as a hiccup timing capacitor controlled by U20, the fault control circuit. The soft-start pin is
periodically charged and discharged by U20. After seven hiccup cycles, the controller attempts another soft-start
cycle to restore normal operation. If the overload condition persists, the controller returns to the hiccup mode.
This condition may continue indefinitely. In such conditions the average current delivered to the load is
approximately 1/8 of the set overcurrent value.

Current Sense Fault Protection

Multiphase controllers with forced current sharing are inherently sensitive to a failure of the current sense
component or a defect in the assembly process. In case of such failure the entire load current can be steered
with catastrophic consequences into a single channel where the fault has occurred. A dedicated circuit in the
TPS40130 controller detects this defect and prevents the controller from starting up. This fault detection circuit is
active only during chip initialization and does not protect should current sense failure happen during normal
operation.

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                              FUNCTIONAL DESCRIPTION (continued)

After the device is enabled and prior to the IC starting (during the first 32 clock cycles), a 5-A current flows out

of the CS1 and CS2 pins. The current flows through the external components: current sense resistor, RCS, the
output inductor and the output capacitor(s) to ground. If the voltage on the CS1 and CS2 pins exceed 0.2 V

(resistance greater than 40 k), a fault is declared and the device does not start. This is a fault detection feature
that insures the output inductor, current sense resistor and output capacitors are installed properly on the board.

Overvoltage Protection

The voltage on OVSET is compared with 0.817 V, 16% higher than VREF, in U25 to determine the output
overvoltage point. When an overvoltage is detected, the output drivers command the upper MOSFETs off and
the lower MOSFETs on. If the overvoltage is caused by a shorted upper MOSFET, latching on the lower
MOSFET should blow the input fuse and protect the output. Hiccup mode consisting of seven (7) soft-start
timing cycles is initiated and then attempts to restart. If the overvoltage condition has been cleared and the input
fuse has not opened, the output comes up and normal operation continues. If the overvoltage condition persists,
the controller restarts to allow the output to rise to the overvoltage level and return to the hiccup mode. Using a
voltage divider with the same ratio, that sets the output voltage, an output overvoltage is declared when the
output rises 16% above nominal.

Output Undervoltage Protection

If the output voltage, as sensed by U19 on the FB pin becomes less than 0.588 V, the undervoltage protection
threshold (84% of VREF), the controller enters the hiccup mode as it is described in the Overcurrent Protection
section.

Programmable Input Undervoltage Lockout Protection

A voltage divider that sets 1V on the UVLO pin determines when the controller starts operating. Operation
commences when the voltage on the UVLO pin exceeds 1.0 V.

Power-On Reset (POR)

The power-on reset (POR) function, U22, insures the VIN5 and BP5 voltages are within their regulation windows
before the controller is allowed to start.

Fault Masking Operation

If the SS pin voltage is externally limited below the 1-V threshold, the controller does not respond to most faults
and the PGOOD output is always low. Only the overcurrent function and current sense fault remain active. The
overcurrent protection still continues to terminate PWM cycle every time when the threshold is exceeded but the
hiccup mode is not entered.

Fault Conditions and MOSFET Control
Table 1 shows a summary of the fault conditions and the state of the MOSFETs.

          FAULT MODE          Table 1. Fault Condifions                        LOWER MOSFET
        EN/SYNC = LOW                                                                   OFF
FIXED UVLO, VBP5 < 4.25 V              UPPER MOSFET                                    OFF
Programmable UVLO, < 1.0 V                       OFF                                     ON
      Output undervoltage                        OFF
       Output overvoltage                        OFF                           ON, Hiccup mode
    ISF, current sense fault                                                   ON, Hiccup mode
                                       OFF, Hiccup mode
                                       OFF, Hiccup mode                                  ON

                                                 OFF

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Setting the Switching Frequency

The clock frequency is programmed by the value of the timing resistor connected from the RT pin to ground.
See Equation 6.

       RT + 0.8
    36 103   *9
        fPH
                                                                                                          (6)

fPH is a single phase frequency, kHz. The RT resistor value is expressed in k. See Figure 4.

                                         500

             RT - Timing Resistance - k  450
                                         400

                                         350

                                         300

                                         250

                                         200
                                         150

                                         100

                                         50

                                         0

                                              0  200  400  600                  800 1000

                                                 fSW - Phase Switching Frequency - kHz

    Figure 4. Phase Switching Frequency vs. Timing Resistance

EN/SYNC Function

The output ripple frequency is twice that of the single phase frequency. The switching frequency of the controller
can be synchronized to an external clock applied to the EN/SYNC pin. The external clock synchronizes the
rising edge of HDRV and the falling edge of an external clock source. The external clock pulses must be at a
frequency at least 8.2 times higher than the switching frequency set by the RT resistor.

14                                               Submit Documentation Feedback
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Setting Overcurrent Protection

Setting the overcurrent protection is given in the following equations. Care must be taken when calculating VILIM
to include the increase in RCS caused by the output current as it approaches the overcurrent trip point. The DCR
(RCS in the equation) of the inductor increases approximately 0.39% per degree Centigrade.

VILIM + 2.7 IPH(max) RCS                                                                                     (7)

I PH(max)   +  IOUT  )  VIN * VOUT     VOUT                                                                  (8)
                 2                        VIN
                        2 LOUT fSW

where       IPH(max) is a maximum value of the phase current allowed
           IOUT is the total maximum DC output current
           LOUT is the output inductor value
           fSW is the switching frequency
           VOUT is the output voltage
           VIN is the input voltage
           RCS is a value of the current sense resistor used or the DCR value of the output inductor, LOUT
      

Resistor Divider Calculation for VOUT, ILIM, OVSET and UVLO

Use Figure 9 for setting the output voltage, current limit voltage and overvoltage setting voltage. Select RBIAS
using Equation 9. With a voltage divider from VREF, select R6 using Equation 10. WIth a voltage from DIFFO
select R4 using Equation 11. With a voltage divider from VIN, select R8 using Equation 12.

RBIAS + 0.7           R1

               VOUT * 0.7                                                                                    (9)

R6 + R5             VILIM

               0.7 * VILIM                                                                                   (10)

                              R3
                     VOUT(ov) * 0.812
  R4 + 0.812                                                                                                 (11)

R8 + 1.0            R7

               VIN * 1.0                                                                                     (12)

Feedback Loop Compensation

The TPS40130 operates in a peak-current mode and the converter exhibits a single pole response with ESR
zero for which Type II compensation network is usually adequate as shown in Figure 5.

The load pole is situated at a value calculated using Equation 13.

fOP + 2p           1    COUT                                                                                 (13)
               ROUT

and the ESR zero is situated at a value calculated using Equation 14.

fESRZ + 2p         1    COUT                                                                                 (14)
               RESR

To achieve the desired bandwidth the error amplifier has to compensate for modulator gain loss at the crossover
frequency. A zero placed at the load pole frequency facilitates that. The ESR zero alters the modulator -1 slope
at higher frequencies. To compensate for the ESR zero, a pole in the error amplifier transfer function should be
placed at the ESR zero frequency.

                                       Submit Documentation Feedback                                         15
TPS40130                                                                                            www.ti.com

SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                             TPS40130DBT                     VOUT
                                DIFFO
                                                                          7
                                          9                +

                                     COMP                                    GSNS

                                               12                         8
                                     C1
                    R1
                             C2

                                R2                         Modulator LOUT          VOUT
                                   FB                                             COUT

                                        15

                    RBIAS  DROOP                      +                                  ROUT
                                      14           + VREF
                                                                                  RESR
                                      13
                             VREF

                                                                                         UDG-04029

                                Figure 5. Compensation Components

The following expressions help in choosing components of the EA compensation network. It is recommended to

fix value of the resistor R1 first as it further simplifies adjustments of the output voltage without altering the

compensation network.

    R2  +      R1
           AMOD(f)
                                                                                                    (15)

    AMOD   +  VVIN                                                                                  (16)
              0.4

where AMOD is the modulator gain at DC

    AMOD(f) + AMOD         fOP                                                                      (17)
                           fC

where AMOD(f) is the modulator gain at the crossover frequency

    C1 + 2p    1       R2                                                                           (18)
              fOP

    C2 + 2p      1         R2                                                                       (19)
              fESRZ

Introduction of output voltage droop as a measure to reduce amount of filter capacitors changes the transfer
function of the modulator as it is shown in Figure 6 and Figure 7. The droop function introduces another zero in
the modulator gain function.

16                                                 Submit Documentation Feedback
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                                              GAIN AND PHASE                                              SLUS602B JUNE 2004 REVISED SEPTEMBER 2005
                                                         vs
                                                                                                                           GAIN AND PHASE
                                    FREQUENCY WITHOUT DROOP                                                                           vs
                 80
                                                                                                                    FREQUENCY WITH DROOP
                                 Converter Overall
                                                                                               80
                        EA                                                                                   Converter Overall
                 60
                                                                                               60
               40 Type II                                                       G - Gain - dB
               20 Modulator                                                                           EA
                                                                                               40

G - Gain - dB                                                                                                          Droop Zero

               0                                                                                20
                                                                                                       Modulator
               -20                     Load Pole                                                                       Load Pole
                                             ESR Zero                                            0                                  ESR Zero
                                                      EA
                                                                                               -20

               -40                                                                             -40
               200                                                                             200

               150       Phase                                                                 150
                                                                                                                                               EA
Phase -       100                                                              Phase -
                                                                                               100
                                                         Converter Overall                                                        Converter Overall
                50
                                                                                                50

                 0                                                                               0
                        Modulator                                                                       Modulator

               -50                                                                             -50

               -100      100       1k          10 k       100 k             1M                 -100       100      1k  10 k                          100 k  1M
                     10                                                                              10

                                   f - Frequency - Hz                                                              f - Frequency - Hz

                                   Figure 6.                                                                       Figure 7.

The droop function, as well as the the output capacitor ESR, introduce a zero on some frequency left from the

crossover point. See Equation 20

                                            1

                                   VDROOP
                                   IOUT(max)
                 fDROOPZ +                     COUT
                               2p
                                                                                                                                                            (20)

To compensate for this zero, pole on the same frequency should be added to the error amplifier transfer
function. With Type II compensation network a new value for the capacitor C2 is required compared to the case
without droop.

                                                          Submit Documentation Feedback                                                                     17
TPS40130                                                                                                                              www.ti.com

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    C2 +        R2      C1                                                                                                            (21)
            2p
                    C1 fDROOPZ * 1

When attempting closing the feedback loop at frequency that is close to the theoretical limit, use the above

considerations as a first approximation and perform on bench measurements of closed loop parameters as

effects of switching frequency proximity and finite bandwidth of voltage and current amplifiers may substantially

alter them as it is shown in Figure 8.

                                                    GAIN AND PHASE

                                                         vs

                                                    FREQUENCY

                         60                                    Phase                                                         80

                         50

                                                                                                           60
                         40

                         G - Gain - dB30                                                                                         40
                                                                                                                    Phase - 20
                                                                                                                                 20
                         10                        Gain
                                                                                                                                 0
                         0
                                                                                                                                 -20
                         -10                                                                                                 1M

                                  VIN = 12 V
                                  VOUT = 1.5 V
                         -20

                         100                   1k        10 k           100 k

                                                    f - Frequency - Hz

                                                         Figure 8.

Setting the Output Voltage Droop

In many applications the output voltage of the converter intentionally allowed to droop as load current increases.

This approach also called active load line programming and allows for better use of regulation window and
reduces the amount of the output capacitors required to handle a load current step. A resistor from the VREF pin

to the DROOP pin sets the desired value of the output voltage droop. See Equation 22.

                   5000  VDROOP             RBIAS                                                                                     (22)
    RDROOP + IOUT          RCS          R1 ) RBIAS

    where     VDROOP is the value of droop at maximum load current (ILOAD)
             RCS is a value of the current sense resistor used or the DCR value of the output inductor
           

18                                             Submit Documentation Feedback
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                                                                                               SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                                               OVSET             TPS40130DBT

                                                           6

                                                              GSNS               Differential
                                                           8                       Amplifier

                                                              VOUT
                                                                              +

                                                           7

                                                               DIFFO

                                                           9

                                                    R2 C1      COMP

            R3 R1                                          12
                                                               FB
                                                                                       Error
                                                                                   Amplifier

                                                           15

                                                               DROOP               +
                                                           14
            R4                             RBIAS                                                          VIN

                                                    RDROOP VREF                       IDROOP                       R7
                                                                13                                 UVLO

                                                    R5         ILIM                            24

                                                           17        +                                         R8

                                                    R6                  700 mV

                                                                                                                                                                             UDG-04032

            Figure 9. Implementing the Droop Function, Resistor Between DROOP and VREF.

                                           VOUT

                VOUT - Output Voltage - V                                        VDROOP

                                                 0                                       IOUT(max)

                                                        IOUT - Output Current - A              UDG-03116

            Figure 10. Output Voltage Droop Characteristic as Output Current Varies.

                                                    Submit Documentation Feedback                                                                                                       19
TPS40130                                                                                             www.ti.com

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Inductor DCR Current Sense

Inductor DCR current sensing is a known lossless technique to retrieve current proportional signal. Referring to
Figure 11.

At any given frequency the DCR voltage can be calculated using Equation 23 and Equation 24.

    VDCR + VIN * VOUT                   DCR    L                                                                (23)
                                  DCR ) w

                                                1
                                               RCS ) w 1 C
      VC + VIN * VOUT                                                                                           (24)
                                   wC

Voltage across the capacitor is equal to voltage drop across the inductor DCR, VC=VDCR when time constant of
the inductor and the time constant of the RC network are equal, see Equation 25. Setting the value of the

capacitor to 0.1 F or 0.01 F provides for reasonable resistor values.

    VC +       C                1           +        DCR    L;    L  +  RCS   C; tDCRL + tRC
            w                                  DCR ) w          DCR
                               RCS ) w 1 C
                                                                                                                (25)

The output signal generated by the network shown in Figure 11 is temperature dependent due to positive

thermal coefficient of copper specific resistance KT=1+0.0039 (T-25). The temperature variation of the inductor
coil can easily exceed 100C in a practical application leading to approximately 40% variation in the output

signal and, in turn, respectively moving the overcurrent threshold and the load line.

                           L       VDCR              VOUT       Switch               L      VDCR          VOUT
Switch                            DCR                             Node                      DCR
                                                                              R                   R
  Node                                C                                       0.1%            C   0.1%

                        RCS                                                     RCS

                                  VC

                                                                              R             VC    R
                                                                              0.1%
                              CS               CSRT                                         CSRT 0.1%

                                                     UDG-03142                          CS

    Figure 11. Inductor Current Sense Configuration                                                                                                           UDG-05079
                           for 1.2-V Output
                                                                        Figure 12. Inductor Current Sense Configuration
                                                                                                for 5-V Output

Inductor DCR Current Sensing with 5-V Outputs

Due to the current sense operational amplifier input common mode voltage range, it is necessary to divide the
current sense information before connecting to the TPS40130 current sense pins (CS1, CSRT1, CS2 and
CSRT2). Figure 12 shows how this is achieved. RCS and C are selected as normal using the method described
in Equation 24 and Equation 25. The divider resistors (R) are chosen to be much smaller than RCS. They are
typically 100 times smaller. However, if these resitors are too small, they may dissipate too much power. In that
case, choose a smaller capacitance value, and select a new RCS. The resistors used in the divider should be
precision resistors each having the same value.

20                                             Submit Documentation Feedback
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                                                                                                  SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                 APPLICATION INFORMATION

Applications Circuit
Figure 13 shows a typical applications circuit providing 1.5 VOUT at 40 A.

                                                                                    VOUT

                        R2       C5                              C4      R1

                                                   C19

                             L1                                      L2

12 V

                                                                                                                            12 V
                        5V

                  C1                 C13 C21            C12 C20

      Q1          0.1 F     D1

                             BAT54A                                                       C2                   C17 C15
                  D2                                                                      0.1 F    Q2

      Q3,                            TPS40130DBT
      Q4
                  1.0

                                 1 LDRV1 PGND 30

                                                                                          1.0       Q5,

                                 2 VIN5            LDRV2 29                                         Q6

PGND

                                 3 SW1                  SW2 28                                                  PGND
                                                                                          5V
DIFFO

                                 4 HDRV1 HDRV2 27

      R13                        5 BOOT1           BOOT2 26                               R22       12 V
      10 k                       6 OVSET                              C7 2200 pF          10              R6
                                                                                                          R7
      R14                                                SS 25
      10 k
                  VOUT  R21 51   7 VOUT            UVLO 24
                        R20 51
                                 8 GSNS                 BP5 23

                                 9 DIFFO                             C6
                                 10 CS1                              0.1 F

VOUT                                               AGND 22
                                                     CS2 21

LOAD        R10   C8 R11         11 CSRT1          CSRT2 20          R5 90.9 k                      VREF
            10 k        C10      12 COMP                 RT 19                                             R17
                                                                                                            R18
                                                                         R8 10 k
                                                   PGOOD 18

                                 13 VREF

      C9                R12 10 k                        ILIM 17
      0.1 F                             14 DROOP
                                                                     R16 10 k
             FB
                                                   EN/SYNC 16                                   5V

                                 15 FB

                        R19                                                               EN/SYNC

                                                                                                                                  UDG-04018

                                 Figure 13. Typical Application Circuit

                                     Submit Documentation Feedback                                                                           21
TPS40130                                                                                                                          www.ti.com

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                                      APPLICATION INFORMATION (continued)
Additional Application Circuits

Figure 14 shows a VRM10.x compliant solution where the output voltage is controlled by the VID code of the
TPS40120. The six-bit controller provides outputs from 0.8375 V to 1.600 V in 12.5 mV steps for VRM 10.x or
provides five-bit control for other Intel processors. When the TPS40120 receives a VID of x11111, indicating the
no CPU state, output NCPU1# pulls the soft-start (SS) pin low insuring the output voltage soft-starts with a valid
VID code.

                                                                 VOUT

                                               R2       C5                          C4              R1

                                                   L1                  C19
                                                                                                L2

              12 V                             5V                                                                 12 V
                      Q1                                                                                                       C17 C15
                                      C1                   C13 C21     C12 C20
                                                    D1                                                    C2         Q2
                                  0.1 F                                                                0.1 F
                                                   BAT54A

                                      D2

                     Q3,          1.0                          TPS40130DBT
                     Q4                                 1 LDRV1 PGND 30

                                                                                                        1.0       Q5,

              PGND                                      2 VIN5 LDRV2 29                                           Q6

              DIFFO                                     3 SW1          SW2 28                                               PGND
                                                                                                        5V
                                                        4 HDRV1 HDRV2 27

                     R13                                5 BOOT1 BOOT2 26                                R22       12 V
                     10 k                                                                  C7 2200 pF   10              R6
                                                                                                                        R7
                     R14   VOUT                               6 OVSET     SS 25
                     10 k                      R21 51                  UVLO 24

    TPS40120                                                  7 VOUT     BP5 23

                                               R20 51
                                                              8 GSNS

    1 VID5 VCC 14    BP5

    2 VID0 VOUT 8                                       9 DIFFO                           C6
                                                                           AGND 22      0.1 F

    3 VID1 NCPU2 13                                     10 CS1         CS2 21

    4 VID2 NCPU1 12  SS                                 11 CSRT1       CSRT2 20
    5 VID3 N/C 11
    6 VID4 FB 9                   C8 R11                                                                          VREF
    7 GND BIAS 10                                                                                                        R17
                                                        12 COMP                     R5 90.9 k                            R18

                                               C10                     RT 19

                                                                       PGOOD 18

                                                        13 VREF        ILIM 17          R8 10 k

                                               R12 10                                   R16 10 k

                            C9                          14 DROOP
                          0.1 F                                  EN/SYNC 16                                  5V

                                                        15 FB                                           EN/SYNC

                                  FB                                                                                              UDG-04088

                           Figure 14. Application Circuit with VID Control

Figure 15 shows the configuration with the TPS40130 processing power from two different input power sources,
12 V and 5 V is shown. This is useful when there is not sufficient power from a single input source to provide the
required output power. The inductor currents are not equal and the difference in the peak currents are
approximately:

22                                             Submit Documentation Feedback
www.ti.com                                                                                                 TPS40130

                                                                                 SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                 APPLICATION INFORMATION (continued)

DIPEAK  ^  0.067  (D1 *  D2)
                  DCR      h
                                                                                                                                  (26)

where

D1 is the duty cycle for VIN1
D2 is the duty cycle for VIN2
DCR is the resistance of the output inductor
  is the efficiency of the converter

                                                   VOUT

                                 R2      C5                          C4      R1

                                                   C19

                                     L1                                  L2

        12 V                     5V                                                                         5V

               Q1        C1          D1      C13 C21     C12 C20                   C2                                    C17 C15
                                                                                 0.1 F                        Q2
               Q3,       0.1 F      BAT54A
               Q4                                                                                                Q5,
                         D2                                                                                      Q6
         PGND                                                                                             PGND
         DIFFO           1.0                    TPS40130DBT                                              12 V
                                         1 LDRV1 PGND 30                                                       R6
                R13                      2 VIN5 LDRV2 29                         1.0                           R7
                10 k
               R14                       3 SW1        SW2 28
               10 k
                                                                                                5V
                                         4 HDRV1 HDRV2 27

                                         5 BOOT1   BOOT2 26                                         R22
                                         6 OVSET                    C7 2200 pF                      10
                                         7 VOUT
                        VOUT  R21 51     8 GSNS         SS 25
                              R20 51                UVLO 24

                                                      BP5 23

                                         9 DIFFO                           C6
                                                            AGND 22      0.1 F

        VOUT                             10 CS1

                                                        CS2 21

        LOAD      R10    C8 R11          11 CSRT1  CSRT2 20          R5 90.9 k                           VREF
                  10 k        C10        12 COMP        RT 19        R8 10 k

                               R12 10                     PGOOD 18     R16 10 k                                R17
                                         13 VREF

             C9                          14 DROOP       ILIM 17
           0.1 F
                                                        EN/SYNC 16               5V                            R18
                   FB                    15 FB

                              R19                                                EN/SYNC

                                                                                                                                                                                                                       UDG-04089

Figure 15. Application Circuit with Input Voltage Power Sharing from Two Separate Voltage Sources

                                             Submit Documentation Feedback                                                                                                                                                        23
TPS40130                                                                                                                          www.ti.com

SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                         APPLICATION INFORMATION (continued)

Figure 16 shows the required 5-V input being generated with an external linear regulator. The regulator shown is
the TL431 shunt regulator which is a very cost effective solution. Depending on the required current to the
MOSFET gates, the 115  resistor may need to be a W or W resistor.

    12 V                            Q1                   Q3      Q4                              L1                                VOUT
                   115   C15                                                                                                      C21
                                                                                                                   C12 C13
                                                                                                   L2

                         C17

                                                    Q2       Q5  Q6                                                      C19 C20

    10 k                   C1                                1       1                                       C2
    10 k TL431           0.1 F                                                    D2

                             D1                                                             BAT54A 0.1 F
                         BAT54A
                                 HDRV1 32
                                        SW1 31                                                                           R1
                                                VIN5 30
    R14
    10 k                                                LDRV1 29
                                                                PGND 28
                                                                       LDRV2 27

                                                                               SW2 26
                                                                                       HDRV2 25

                         1 BOOT1                                               NC 24

                                  2 OVSET                                  BOOT2 23                                      5V       12 V
                                                                                            C7 2200 pF
    R2 VOUT      R21 51                                                                                                      R22        R6
                                  3 VOUT                                         SS 22                                       10
           R13
           10 k  R22 51                                 TPS40130RHB                         UVLO 21
                                  4 GSNS

                         5 DIFFO                                                              BP5 20                                    R7
                                                                                            AGND 19
                                         6 CS1                                                                 C6
    C5                                                                                                       0.1 F

                                         7 CSRT1                                               CS2 18
                                                                                                                     C4
                         8 NC    9 COMP
                                        10 VREF                                             CSRT2 17
                                                11 DROOP                                                     VREF
                                                        12 FB
                                                                13 EN/SYNC                                   R17
                                                                       14 ILIM
                                                                               15 PGOOD
                                                                                       16 RT

                         R10                            R12                                      R5          R18
                         10 k

                                  C19                                R16                         90.9 k
                                 0.1 F                              10 k

                                               R11      C8       5V                         R8
                                                                    R19                     10 k
                                                    C10
                                                                                                    EN/SYNC

                                                                                                                                  UDG-05080

    Figure 16. Application Circuit with an External Linear Regulator Providing VIN5

24                                                Submit Documentation Feedback
www.ti.com                                                                                                      TPS40130

                                                                                      SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                 APPLICATION INFORMATION (continued)

Figure 17 shows the configuration for efficiently operating at high frequencies. With the power stages input at 5
V, the switching losses in the upper MOSFET are significantly reduced. The upper MOSFET should be selected
for lower RDS(on) because the conduction losses are somewhat higher at the higher duty cycle.

                                                       VOUT

                             R2      C5                               C4      R1

                                                       C19

                                 L1                                       L2

5V

                             5V                                                                     5V

      Q1             C1
                   0.1 F
                                               C13 C21       C12 C20                          C2
                                    D1                                                      0.1 F
                                 BAT54A
                                                                                                                     C17 C15
                         D2                                                                               Q2

      Q3,          1.0                       TPS40130DBT
                                     1 LDRV1 PGND 30
      Q4

                                                                                      1.0                 Q5,

      PGND                           2 VIN5             LDRV2 29                                          Q6

                                     3 SW1                   SW2 28                                 PGND
                                                                                                    5V
DIFFO                                4 HDRV1 HDRV2 27                                 5V
                                                                                                         R6
       R13                                    5 BOOT1  BOOT2 26                           R22            R7
       10 k                                                               C7 2200 pF      10
                                              6 OVSET
        R14        VOUT      R21 51                          SS 25
        10 k
                                              7 VOUT    UVLO 24
                              R20 51
                                                           BP5 23
                                              8 GSNS

VOUT                                 9 DIFFO            AGND 22                 C6
                                     10 CS1                CS2 21            0.1 F
LOAD        R10    C8 R11            11 CSRT1                                                       VREF
            10 k         C10         12 COMP            CSRT2 20      R5 33.2 k
                                                              RT 19   R8 10 k
                           R12 10
                                                         PGOOD 18     R16 10 k                            R17
                                     13 VREF

        C9                                                   ILIM 17
      0.1 F
                                     14 DROOP
               FB
                                                       EN/SYNC 16                           5V            R18

                                     15 FB

                         R19                                                          EN/SYNC

                                                                                                               UDG-04091

      Figure 17. Application Circuit For High-Frequency Operation With Input Voltage of 5 V

                                         Submit Documentation Feedback                                                        25
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                                     APPLICATION INFORMATION (continued)

Figure 18 shows how to configure for a 5-V output. The resistor dividers on the CSx and CSRTx inputs are

necessary to reduce the common mode voltage into the current sense amplifiers. The differential amplifier is not

used because with a 5-V output, remote sensing is not generally necessary. If the differential Amplifier is
necessary, a voltage divider of 2/3 should be used and the magnitude of the resistors should be about 500
and 1 k.

                                                                     VOUT

           12 V                                 L1                                                    L2

                                                                                                                             12 V

                      Q1                            5V  C13 C21 C19 C12 C20
           C15
                                             C1                D1 BAT54A                                C2
                                           0.1 F                                                     0.1 F

                  Q3, Q4                                                                                                 Q2        C17
                       1.0
    R32                                       D2              TPS40130DBT
    0.1 %                                  BAT54A       1 LDRV1 PGND 30

                                                                                                      1.0                Q5, Q6

                                                        2 VIN5 LDRV2 29

                          VOUT                          3 SW1        SW2 28

                                                        4 HDRV1 HDRV2 27

                                     R13                5 BOOT1 BOOT2 26                             5V
                                     10 k                                            C7 2200 pF
                                                                                                                  PGND

                                                        6 OVSET      SS 25

           R33    R2                       R14          7 VOUT UVLO 24                                   R22
           0.1 %                           10 k                                                          10 k

    R40                                    BP5          8 GSNS       BP5 23                                                  R34
    0.1 %                                                                                                                    0.1%

                                 C5                                                    C6
                                                                                     0.1 F
                                                        9 DIFFO
           R42                                          10 CS1       AGND 22                                  R1
           0.1 %                                                                                              C4
                                                                                                                  R35        R43
                                                                     CS2 21                              5V       0.1 %      0.1%

           VOUT R10                  C8    R11          11 CSRT1
                    10 k                                                   CSRT2 20

                                                        12 COMP                  R5 90.9 k                        R44
                                                                     RT 19                                        0.1%
                                           C10
                                                                                                                    R17
           LOAD                                                                              R8 10 k
                                                                          PGOOD 18                                   R18
                                                        13 VREF

                    C9                     R12 10                    ILIM 17                                                     VREF
                  0.1 F                                   14 DROOP
                                                                                     R16 10 k
                    FB
                                                        15 FB    EN/SYNC 16

                                           R19                                                        EN/SYNC
                                           1.62 k

                                                                                                                             UDG-04092

                          Figure 18. Application Circuit for Providing 5-V Output

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                                                                                                    SLUS602B JUNE 2004 REVISED SEPTEMBER 2005

                                 TYPICAL CHARACTERISTRICS

                                                                         VDIFFOUT (50 mV/div)

                                   VDIFFOUT             IL1 (5 A / div)
                                  (50 mV/div)         IL2 (5 A / div)

                                     IL1, IL2
                                   (5 A/div)

              VSW2 (10 V / div)                                          VSW2 (10 V / div)

              t - Time - 20 s/div                                       t - Time - 4 s/div
              Figure 19. Load Transient                          Figure 20. Load Transient Rising Edge

                                VDIFFOUT (50 mV/div)                  VSW1 (10 V/div)

              IL1 (5 A / div)                         VEN/SYNC                 VSS
                 IL2 (5 A / div)                      (5 V / div)        (100 mV / div)

   VSW2                                                                                          VDIFFOUT
(10 V / div)                                                                                   (500 mV/div)

                          t - Time - 4 s/div                        t - Time - 40 s/div
              Figure 21. Load Transient Falling Edge
                                                      Figure 22. Start-Up with EN/SYNC and Showing
                                                                             Soft-Wait Time

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                                      TYPICAL CHARACTERISTRICS (continued)

                   VDIFFOUT                                                               VEN/SYNC
                 (500 mV/div)                                                              (5 V/div)

    VEN/SYNC                        VSS                                      VHDRV1
    (5 V / div)               (500 mV / div)                                (10 V / div)

                                                               VHDRV2
                                                              (10 V / div)

                       t - Time - 400 s/div                         t - Time - 400 ns/div
                 Figure 23. Start-Up with EN/SYNC             Figure 24. External Clock on EN/SYNC

                               VEN/SYNC                          VSS
                                (5 V/div)                  (500 mV / div)

                                                              VLDRV1
                                                             (5 V / div)

                   VHDRV1
                 (10 V / div)

                                 VHDRV2
                               (10 V / div)

                                                                                           VOVSET
                                                                                          (1 V / div)

                         t - Time - 40 ns/div                          t - Time - 4 ms/div
    Figure 25. External Clock on EN/SYN and Delay to HDRV  Figure 26. Overvoltage, Latch and Re-Start

28                             Submit Documentation Feedback
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            TYPICAL CHARACTERISTRICS (continued)

                     VFB                                           VFB
              (200 mV / div)                                 (200 mV/ div)

            VSS (1 V/ div)                                                     VSS (1 V/div)

                              IL2, IL2           VFB = 0.588 V                 IL2, IL2
                           (10 A / div)                                      (10 A / div)

                    t - Time - 4 ms/div                         t - Time - 40 s/div
            Figure 27. Overcurrent, Hiccup Mode                  Figure 28. Overcurrent

                              LAYOUT CONSIDERATIONS

Introduction

Any pin number references are for the DBT, TSSOP package. There are two general classes of signals to
consider for proper layout, high-current switching and low-level analog. Refer to Figure 13 for references to
components. A printed wiring board (PWB) with a minimum of four layers should be used.

Two Ground Planes

A basic requirement is two separate ground planes that ultimately get connected together at a point where no
switching currents are present, the power ground (PGND) and the analog ground (AGND). They should be
implemented as split planes on the top and bottom layers. The PGND is used for all high-current signals
including LDRV1, LDRV2, lower MOSFETs and input and output decoupling capacitors. PGND should be used
on the top layer around the high current components and on the bottom layer as a minimum. The AGND is used
for low level signals such as: soft-start, RT, VREF, FB, BP5 decoupling to AGND. AGND should be used on the
top layer around the device and low level components and on the bottom layer as a minimum. The signals which
connect to the two different ground planes are shown in Figure 13 using different symbols for each ground.

Low-Level Signal Connections and Routing

Current Sense Signals

Using inductor current sense has advantages over using a low-value, high-power current-sense resistor, but
attention must be paid to how the current sense signals are generated and routed.

Connection

Resistor R2 and capacitor C5 generate the current sense signal for phase 1 and resister R1 and capacitor C4
generate the current sense signal for phase 2. The R2-C5 and R1-C4 components must be connected directly to
the pads for L1 and L2, respectively.

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         LAYOUT CONSIDERATIONS (continued)

Routing

The traces that connect to C5 and C4 should be made directly at the capacitor(s) and routed on an internal
signal plane to CS1, CSRT1 and CS2, CSRT2, respectively. In addition, a small value of R-C filter may be used
on the CSx and CSRTx lines, with these components placed close to the device. A 5.1- resistor in series with
the CSx and CSRTx lines and a 100-pF capacitor between the CSx and CSRTx lines, provides additional
filtering, a prudent measure since the level of switching noise in a given layout is not fully known until the board
is being tested for the first time.

Differential Amplifier Signals
The differential amplifier provides optimum regulation at the load point.

Connection

The signal connections for VOUT and GSNS should be made across the closest capacitor to the load point. This
ensures the most accurate DC sensing and most noise free connection also.

Routing

Since the load point may be physically several inches, or more, from the device, it is very likely that the VOUT
and GSNS inputs to the differential amplifier are corrupted by switching noise. The signals should be routed on
an internal layer, and the R-C filter approach recommended for the CSx and CSRTx lines is applicable for these
lines as well.

High-Current Connections and Routing

Device Decoupling for VIN5 and BP5

The 1.0-F decoupling capacitor for VIN5 should be placed close to pins 1 and 30 of the device. The decoupling
capacitor for BP5 should be placed close to pins 22 and 23 of the device.

Symmetry

Symmetry is especially important in the power processing components when considering the device placement
between the two phases. Input ceramic decoupling capacitors should be placed close to the upper MOSFETs
and the current path from the upper MOSFET drain to the lower MOSFET source should be on the PGND with
maximum copper area. Output capacitors should be placed symmetrically between the output inductor and lower
MOSFET for each phase.

SW Node

The SW node consists of the source of the upper MOSFET, the drain of the lower MOSFET,and the output
inductor. These components should be placed to minimize the area of the SW node. The area of the SW node
determines the amount of stray capacitance and inductance that causes ringing during switching transitions.

Lower MOSFET Gate Drive, LDRV1 and LDRV2

A resistor, with a value of between approximately 1.0  and 2.2  should be placed between LDRVx and the
gate of the respective MOSFET. The resistors are necessary if the falling SW node pulls the gate voltage below
GND. This can occur if the MOSFET QGD is larger than QGS. The traces for LDRVx should be wide, (0.05 to 0.1
inches) and routed on the top layer if possible. If routing must go to another layer, use multiple vias for
interconnect. The return signal from the MOSFET drain to PGND on the device should be as wide as the return
for LDRVx.

Upper MOSFET Gate Drive, HDRV1 and HDRV2

The traces for HDRVx and SWx should be wide, (0.05 to 0.1inches), and routed on the top layer if possible. If
routing must go to another layer, use multiple vias for interconnect.

30                                             Submit Documentation Feedback
                                                                       PACKAGE OPTION ADDENDUM

www.ti.com                                                                                                                                                                             27-Jul-2013

PACKAGING INFORMATION

Orderable Device  Status   Package Type Package Pins Package Eco Plan Lead/Ball Finish MSL Peak Temp Op Temp (C)                                                Device Marking                       Samples
   TPS40130DBT
                       (1)         Drawing  Qty  (2)              (3)                                                                                                           (4/5)
TPS40130DBTG4
  TPS40130DBTR     NRND     TSSOP  DBT 30   60 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                        TPS40130
TPS40130DBTRG4     NRND                                & no Sb/Br)
  TPS40130RHBR     NRND                                                                                                                                   TPS40130
TPS40130RHBRG4     NRND     TSSOP  DBT 30   60 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85
  TPS40130RHBT     NRND                                & no Sb/Br)                                                                                        TPS40130
TPS40130RHBTG4     NRND
                   NRND     TSSOP  DBT      30 2000 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                   TPS40130
                   NRND                                           & no Sb/Br)
                                                                                                                                                          TPS
                            TSSOP  DBT      30 2000 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                   40130
                                                                  & no Sb/Br)                                                                             TPS
                                                                                                                                                          40130
                            VQFN   RHB 32 3000 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                        TPS
                                                                      & no Sb/Br)                                                                         40130
                                                                                                                                                          TPS
                            VQFN   RHB 32 3000 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                        40130
                                                                      & no Sb/Br)

                            VQFN   RHB 32 250 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85
                                                                      & no Sb/Br)

                            VQFN   RHB 32 250 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85
                                                                      & no Sb/Br)

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check http://www.ti.com/productcontent for the latest availability
information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that
lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between
the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight
in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

                                                 Addendum-Page 1
                             PACKAGE OPTION ADDENDUM

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(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.

(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

            Addendum-Page 2
www.ti.com                                               PACKAGE MATERIALS INFORMATION

TAPE AND REEL INFORMATION                                                                                                                               27-Jul-2013

*All dimensions are nominal

Device                       Package Package Pins  SPQ   Reel Reel A0 B0 K0 P1 W           Pin1
                               Type Drawing
                                                   2000  Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
                                                   3000
                                                   250   (mm) W1 (mm)

TPS40130DBTR                 TSSOP DBT 30                330.0 16.4 6.95 8.3 1.6 8.0 16.0  Q1
TPS40130RHBR                 VQFN RHB 32
TPS40130RHBT                 VQFN RHB 32                 330.0 12.4 5.3 5.3 1.5 8.0 12.0   Q2

                                                         180.0 12.4 5.3 5.3 1.5 8.0 12.0   Q2

                                                   Pack Materials-Page 1
www.ti.com                                      PACKAGE MATERIALS INFORMATION

                                                                                                                                               27-Jul-2013

*All dimensions are nominal  Package Type  Package Drawing Pins  SPQ   Length (mm)  Width (mm)  Height (mm)
              Device             TSSOP                           2000       367.0       367.0        38.0
                                  VQFN     DBT  30               3000       367.0       367.0        35.0
       TPS40130DBTR               VQFN                           250        210.0       185.0        35.0
       TPS40130RHBR                        RHB  32
       TPS40130RHBT
                                           RHB  32

                                                Pack Materials-Page 2
                                               IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, enhancements, improvements and other
changes to its semiconductor products and services per JESD46, latest issue, and to discontinue any product or service per JESD48, latest
issue. Buyers should obtain the latest relevant information before placing orders and should verify that such information is current and
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supplied at the time of order acknowledgment.

TI warrants performance of its components to the specifications applicable at the time of sale, in accordance with the warranty in TI's terms
and conditions of sale of semiconductor products. Testing and other quality control techniques are used to the extent TI deems necessary
to support this warranty. Except where mandated by applicable law, testing of all parameters of each component is not necessarily
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TI assumes no liability for applications assistance or the design of Buyers' products. Buyers are responsible for their products and
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Buyer acknowledges and agrees that it is solely responsible for compliance with all legal, regulatory and safety-related requirements
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In some cases, TI components may be promoted specifically to facilitate safety-related applications. With such components, TI's goal is to
help enable customers to design and create their own end-product solutions that meet applicable functional safety standards and
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No TI components are authorized for use in FDA Class III (or similar life-critical medical equipment) unless authorized officers of the parties
have executed a special agreement specifically governing such use.

Only those TI components which TI has specifically designated as military grade or "enhanced plastic" are designed and intended for use in
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TI has specifically designated certain components as meeting ISO/TS16949 requirements, mainly for automotive use. In any case of use of
non-designated products, TI will not be responsible for any failure to meet ISO/TS16949.

Products                                       Applications

Audio                  www.ti.com/audio        Automotive and Transportation www.ti.com/automotive

Amplifiers             amplifier.ti.com        Communications and Telecom www.ti.com/communications

Data Converters        dataconverter.ti.com    Computers and Peripherals  www.ti.com/computers

DLP Products          www.dlp.com             Consumer Electronics       www.ti.com/consumer-apps

DSP                    dsp.ti.com              Energy and Lighting        www.ti.com/energy

Clocks and Timers      www.ti.com/clocks       Industrial                 www.ti.com/industrial

Interface              interface.ti.com        Medical                    www.ti.com/medical

Logic                  logic.ti.com            Security                   www.ti.com/security

Power Mgmt             power.ti.com            Space, Avionics and Defense www.ti.com/space-avionics-defense

Microcontrollers       microcontroller.ti.com  Video and Imaging          www.ti.com/video

RFID                   www.ti-rfid.com

OMAP Applications Processors www.ti.com/omap   TI E2E Community           e2e.ti.com

Wireless Connectivity  www.ti.com/wirelessconnectivity

                       Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
                                            Copyright 2013, Texas Instruments Incorporated
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             www.EEworld.com.cn

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数量 单价(人民币) mouser购买
1 ¥45.44 购买
10 ¥41.06 购买
25 ¥38.05 购买
100 ¥34.00 购买
250 ¥32.30 购买
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2500 ¥24.84 购买

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