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TPA5050RSATG4

器件型号:TPA5050RSATG4
器件类别:半导体    音频IC   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

Stereo Digital Audio Delay Processor With I2C Control 16-QFN -40 to 85

参数

产品属性属性值
Operating Temperature Range(C)-40 to 85
Audio Delay per Channel(ms)170
Package GroupQFN
Approx. Price (US$)2.64 | 1ku

文档预览

TPA5050RSATG4器件文档内容

                                                                             TPA5050                           TPA5050

www.ti.com                                                                                 SLOS492B MAY 2006 REVISED MAY 2007

            STEREO DIGITAL AUDIO LIP-SYNC DELAY WITH I2C CONTROL

FEATURES                                                                         APPLICATIONS

Digital Audio Formats: 16-24-bit I2S,                                           High Definition TV Lip-Sync Delay
    Right-Justified, Left-Justified                                              Flat Panel TV Lip-Sync Delay
                                                                                  Home Theater Rear-Channel Effects
I2C Bus Controlled                                                             Wireless Speaker Front-Channel
Single Serial Input Port
Delay Time: 170 ms/ch at fs = 48 kHz                                               Synchronization
Delay Resolution: One Sample
Delay Memory Cleared on Power-Up or After                                      DESCRIPTION

    Delay Changes                                                                The TPA5050 accepts a single serial audio input,
    Eliminates Erroneous Data From Being                                       buffers the data for a selectable period of time, and
                                                                                 outputs the delayed audio data on a single serial
         Output                                                                  output. One device allows delay of up to 170 ms/ch
3.3 V Operation With 5 V Tolerant I/O and I2C                                  (fs = 48 kHz) to synchronize the audio stream to the
                                                                                 video stream in systems with complex video
    Control                                                                      processing algorithms. If more delay is needed, the
Supports Audio Bit Clock Rates of 32 to 64 fs                                  devices can be connected in series.

    with fs = 32 kHz192 kHz
No external crystal or oscillator required

    All Internal Clocks Generated From the
         Audio Clock

Surface Mount 4mm 4mm, 16-pin QFN
    Package

SIMPLIFIED APPLICATION DIAGRAM

                      Audio Processor

               SCLK                                                              3.3 V      Digital Amplifier
                                                                                                TAS5504A
TAS3103A                                                        TPA5050                          +TAS5122
     or
                                                                BCLK             VDD       SCLK
   ATSC                                                         LRCLK                GND   BCLK
Processor                                                       DATA                       LRCLK
                                                                                 DATA_OUT  DATA
              BCLK
             LRCLK

               DATA

                                                                SDA
                                                                    SCL
                                                                       ADDx
                                                                          (2:0)

                                                                          3

                                                                I2C Delay
                                                                 Control

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas
Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

PRODUCTION DATA information is current as of publication date.                             Copyright 20062007, Texas Instruments Incorporated
Products conform to specifications per the terms of the Texas
Instruments standard warranty. Production processing does not
necessarily include testing of all parameters.
TPA5050                                                                                                         www.ti.com

SLOS492B MAY 2006 REVISED MAY 2007

PIN DESCRIPTIONS

                                                         RSA (QFN) PACKAGE
                                                                (TOP VIEW)

                                                         16 BCLK
                                                                 15 DATA_OUT
                                                                         14 GND
                                                                                 13 VDD

                                               LRCLK 1                                   12 ADD2
                                                 DATA 2                                  11 ADD1
                                                  SCL 3                                  10 ADD0
                                                  SDA 4                                  9 GND

                                                         GND 5
                                                                 GND 6
                                                                         GND 7
                                                                                 GND 8

                                                       TERMINAL FUNCTIONS

          TERMINAL       I/O                                                             DESCRIPTION

   NAME             NO.

   ADD0             10   I I2C address select pin LSB

   ADD1             11   I I2C address select pin

   ADD2             12   I I2C address select pin MSB

   BCLK             16   I Audio data bit clock input for serial input. 5V tolerant input.

   DATA             2    I Audio serial data input for serial input. 5V tolerant input.

   DATA_OUT         15   O Delayed audio serial data output.

   GND          59, 14  P Ground All ground terminals must be tied to GND for proper operation

   LRCLK            1    I Left and Right serial audio sampling rate clock (fs). 5V tolerant input.

   SCL              3    I I2C communication bus clock input. 5V tolerant input.

   SDA              4    I/O I2C communication bus data input. 5V tolerant input.

   VDD              13   P Power supply interface.

   Thermal Pad           -                     Connect to ground. Must be soldered down in all applications to properly secure device on the
                                               PCB.

FUNCTIONAL BLOCK DIAGRAM

                          DATA                  INPUT     DELAY                          OUTPUT       DATA_OUT
                          BCLK                 BUFFER    MEMORY                          BUFFER
                         LRCLK

                                          2    CONTROL

                                    IC
                                            2

                         ADDx (2:0) 3

2                                              Submit Documentation Feedback
                                                                                                        TPA5050

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                                                                          SLOS492B MAY 2006 REVISED MAY 2007

ABSOLUTE MAXIMUM RATINGS

over operating free-air temperature (unless otherwise noted) (1)

VDD Supply voltage                                                                      VALUE           UNIT
                                                                                      0.3 to 3.6         V
VI   Input voltage   DATA, LRCLK, BCLK, SCL, SDA                                      0.3 to 5.5         V
                                                                                  0.3 to VDD+0.3
                     ADD[2:0]                                             See Dissipation Rating Table   C
                                                                                       40 to 85         C
     Continuous total power dissipation                                               40 to 125         C
                                                                                      65 to 125         C
TA   Operating free-air temperature range
                                                                                           260
TJ   Operating junction temperature range

Tstg Storage temperature range

     Lead temperature 1,6 mm (1/16 inch) from case for 10 seconds

(1) Stresses beyond those listed under absolute maximum ratings may cause permanent damage to the device. These are stress ratings
      only, and functional operations of the device at these or any other conditions beyond those indicated under recommended operating
      conditions is not implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

DISSIPATION RATINGS(1)

     PACKAGE              TA 25C                 DERATING                TA = 70C       TA = 85C
         RSA         POWER RATING                  FACTOR            POWER RATING    POWER RATING

                            2.5 W                  25mW/C                 1.375 W          1.0 W

(1) This data was taken using 1 oz trace and copper pad that is soldered directly to a JEDEC standard high-k PCB. The thermal pad must
      be soldered to a thermal land on the printed-circuit board. See TI Technical Briefs SCBA017D and SLUA271 for more information about
      using the QFN thermal pad.

RECOMMENDED OPERATING CONDITIONS

                                                                                     MIN MAX UNIT

VDD  Supply voltage             VDD                                                  3                  3.6 V

VIH  High-level input voltage DATA, LRCLK, BCLK, SCL, SDA, ADD[2:0]                  2                  V

VIL  Low-level input voltage DATA, LRCLK, BCLK, SCL, SDA, ADD[2:0]                                      0.8 V

TA   Operating free-air temperature                                                  40                85 C

                                           Submit Documentation Feedback                                                                 3
TPA5050

                                                                                                             www.ti.com

SLOS492B MAY 2006 REVISED MAY 2007

DC CHARACTERISTICS

TA = 25C, VDD = 3 V (unless otherwise noted)

        PARAMETER                                         TEST CONDITIONS                     MIN TYP MAX UNIT

   IDD  Supply current             VDD = 3.3 V, fs = 48 kHz, BCLK = 32 fs                               1.5  3 mA

   IOH  High-level output current DATA_OUT = 2.6 V                                                 7         13 mA

   IOL  Low-level output current DATA_OUT = 0.4 V                                                  7         13 mA

   IIH                             DATA, LRCLK, BCLK, SCL, SDA, Vi = 5.5V, VDD = 3V                          20
        High-level input current                                                                                     A
                                            ADD[2:0], Vi = 3.6V, VDD = 3.6V
                                                                                                              5

   IIL  Low-level input current    DATA, LRCLK, BCLK, SCL, SDA, ADD[2:0], Vi = 0V,                           1 A
                                   VDD = 3.6V

TIMING CHARACTERISTICS(1)(2)

For I2C Interface Signals Over Recommended Operating Conditions (unless otherwise noted)

                PARAMETER                                                    TEST CONDITIONS  MIN       TYP MAX UNIT
                                                                                                                      400 kHz
   fSCL Frequency, SCL                                          No wait states                                                    s
                                                                                                                                  s
   tw(H) Pulse duration, SCL high                                                             0.6                                 ns
                                                                                                                                  ns
   tw(L) Pulse duration, SCL low                                                              1.3                                 s
                                                                                                                                  s
   tsu1 Setup time, SDA to SCL                                                                100                                 s
                                                                                                                                  s
   th1  Hold time, SCL to SDA                                                                 10

   t(buf) Bus free time between stop and start condition                                      1.3

   tsu2 Setup time, SCL to start condition                                                    0.6

   th2  Hold time, start condition to SCL                                                     0.6

   tsu3 Setup time, SCL to stop condition                                                     0.6

(1) VPull-up = VDD
(2) A pull-up resistor 2 k is required for a 5 V I2C bus voltage.

                                   tw(H)                 tw(L)

         SCL

                                                t su1                           th1

           SDA                                  Figure 1. SCL and SDA Timing
         SCL
         SDA                                        th2                                         t(buf)
                                            tsu2                                              tsu3

                               Start Condition                                  Stop Condition

                                        Figure 2. Start and Stop Conditions Timing

4                                               Submit Documentation Feedback
                                                                                                         TPA5050

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Serial Audio Input Ports

over recommended operating conditions (unless otherwise noted)

                       PARAMETER                                TEST CONDITIONS     MIN   TYP     MAX    UNIT
                                                                                  1.024         12.288   MHz
fSCLKIN Frequency, BCLK 32 fs, 48 fs, 64 fs                                           48            ns
                                                                                      10  50%       192   ns
tsu1 Setup time, LRCLK to BCLK rising edge                                            10  50%             ns
                                                                                      10                  ns
th1  Hold time, LRCLK from BCLK rising edge                                           10                 kHz
                                                                                      32
tsu2 Setup time, DATA to BCLK rising edge

th2  Hold time, DATA from BCLK rising edge

     LRCLK frequency

     BCLK duty cycle

     LRCLK duty cycle

     BCLK rising edges between LRCLK rising edges  LRCLK duty cycle = 50%         32            64 BCLK edges

      BCLK
     (Input)

                                  th1
                                                                   tsu1

     LRCLK
     (Input)

                                                                                           th2
                                                                                  tsu2

     DATA

                                  Figure 3. Serial Data Interface Timing

                                               APPLICATION INFORMATION

AUDIO SERIAL INTERFACE

The audio serial interface for the TPA5050 consists of a 3-wire synchronous serial port. It includes LRCLK,
BCLK, and DATA. BCLK is the serial audio bit clock, and it is used to clock the serial data present on DATA into
the serial shift register of the audio interface. Serial data is clocked into the TPA5050 on the rising edge of
BCLK. LRCLK is the serial audio left/right word clock. It is used to latch serial data into the internal registers of
the serial audio interface. LRCLK is operated at the sampling frequency, fs. BCLK can be operated at 32 to 64
times the sampling frequency for right-justified, left-justified, and I2S formats. A system clock is not necessary for
the operation of the TPA5050.

AUDIO DATA FORMATS AND TIMING

The TPA5050 supports industry-standard audio data formats, including right-justified, I2S, and left-justified. The
data formats are shown in Figure 4. Data formats are selected using the I2C interface and register map (see
Table 1).

                                                   Submit Documentation Feedback                               5
TPA5050

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                                       APPLICATION INFORMATION (continued)                                                                                                   14 15 16
                                                                                                                                                                               LSB
      (1) Right-Justified Data Format; L-Channel = HIGH, R-Channel = LOW
                                                                                                                                                                             14 15 16
         LRCK                                                      L-Channel                                      1/fS                                                           LSB
                                                                                                                                                       R-Channel
                                                                                                                                                                             16 17 18
                         BCK                                       123                   14 15 16                                       123                                     LSB
         (= 32 fS, 48 fS, or 64 fS)                                                        LSB                                               MSB
         16-Bit Right-Justified, BCK = 48 f S or 64 fS                                                                                                                       18 19 20
                                                                                                                             123                                                LSB
                        DATA 14 15 16                                                                                             MSB
                                                                                                                                                                             22 23 24
                                                                        MSB                                                                                                     LSB

         16-Bit Right-Justified, BCK = 32 f S                                            14 15 16 1 2 3
                        DATA 14 15 16 1 2 3

                                                         MSB                             LSB                            MSB
         18-Bit Right-Justified, BCK = 48 f S or 64 fS
                                                              123                        16 17 18
                        DATA 16 17 18                                                       LSB

                                                                   MSB

         20-Bit Right-Justified, BCK = 48 f S or 64 fS

         DATA 18 19 20                                        123                        18 19 20                            123
                                                                                            LSB                                    MSB
                                                              MSB

         24-Bit Right-Justified, BCK = 48 f S or 64 fS                                   22 23 24 1 2 3
                        DATA 22 23 24 1 2 3

                                     MSB                                                 LSB                            MSB

   (2) I2S Data Format; L-Channel = LOW, R-Channel = HIGH

         LRCK                                                                                               1/fS             R-Channel
                                                              L-Channel
                                                                                                                                                   N2 N1 N
                        BCK                                                                                                                            LSB
         (= 32 fS, 48 fS, or 64 fS)

         DATA                        123                                      N2 N1 N                           123                                                        12
                                          MSB                                    LSB                                   MSB

   (3) Left-Justified Data Format; L-Channel = HIGH, R-Channel = LOW

         LRCK                                                                                                     1/fS                  R-Channel
                                                                   L-Channel

                         BCK
         (= 32 fS, 48 fS, or 64 fS)

         DATA                        123                                N2 N1 N                                 123                                             N2 N1 N  12
                                                                                                                                                                     LSB
                                     MSB                                LSB                                             MSB

                                                              Figure 4. Audio Data Formats

6                                                             Submit Documentation Feedback
                                                                                            TPA5050

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                                      APPLICATION INFORMATION (continued)
GENERAL I2C OPERATION

The I2C bus employs two signals; SDA (data) and SCL (clock), to communicate between integrated circuits in a
system. Data is transferred on the bus serially, one bit at a time. The address and data are transferred in byte
(8-bit) format with the most-significant bit (MSB) transferred first. In addition, each byte transferred on the bus is
acknowledged by the receiving device with an acknowledge bit. Each transfer operation begins with the master
device driving a start condition on the bus and ends with the master device driving a stop condition on the bus.
The bus uses transitions on the data terminal (SDA) while the clock is high to indicate start and stop conditions.
A high-to-low transition on SDA indicates a start and a low-to-high transition indicates a stop. Normal data-bit
transitions must occur within the low time of the clock period. These conditions are shown in Figure 5. The
master generates the 7-bit slave address and the read/write (R/W) bit to open communication with another
device and then wait for an acknowledge condition. The TPA5050 holds SDA low during acknowledge clock
period to indicate an acknowledgement. When this occurs, the master transmits the next byte of the sequence.
Each device is addressed by a unique 7-bit slave address plus R/W bit (1 byte). All compatible devices share
the same signals via a bidirectional bus using a wired-AND connection.

An external pull-up resistor must be used for the SDA and SCL signals to set the HIGH level for the bus. When
the bus level is 5 V, pull-up resistors between 1 k and 2 k in value must be used.

                                   8- Bit Data for                         8- Bit Data for
                                    Register (N)                           Register (N+1)

                             Figure 5. Typical I2C Sequence

There is no limit on the number of bytes that can be transmitted between start and stop conditions. When the
last word transfers, the master generates a stop condition to release the bus. A generic data transfer sequence
is shown in Figure 5.

The 7-bit address for the TPA5050 is selectable using the 3 address pins (ADD2, ADD1, ADD0). Table 1 lists
the 8 possible slave addresses.

                             Table 1. I2C Slave Address

            FIXED ADDRESS    ADD2  SELECTABLE ADDRESS BITS                 ADD0
               (4 MSB bits)     0                   ADD1                      0
                                0                       0                     1
                    1101        0                       0                     0
                    1101        0                       1                     1
                    1101        1                       1                     0
                    1101        1                       0                     1
                    1101        1                       0                     0
                    1101        1                       1                     1
                    1101                                1
                    1101

SINGLE-AND MULTIPLE-BYTE TRANSFERS

The serial control interface supports both single-byte and multi-byte read/write operations for all registers.

During multiple-byte read operations, the TPA5050 responds with data, a byte at a time, starting at the register
assigned, as long as the master device continues to respond with acknowledges.

                             Submit Documentation Feedback                                  7
TPA5050

                                                                                               www.ti.com

SLOS492B MAY 2006 REVISED MAY 2007

The TPA5050 supports sequential I2C addressing. For write transactions, if a register is issued followed by data
for that register and all the remaining registers that follow, a sequential I2C write transaction has taken place. For
I2C sequential write transactions, the register issued then serves as the starting point, and the amount of data

subsequently transmitted, before a stop or start is transmitted, determines to how many registers are written.

SINGLE-BYTE WRITE

As shown is Figure 6, a single-byte data write transfer begins with the master device transmitting a start
condition followed by the I2C device address and the read/write bit. The read/write bit determines the direction of
the data transfer. For a write data transfer, the read/write bit must be set to 0. After receiving the correct I2C
device address and the read/write bit, the TPA5050 responds with an acknowledge bit. Next, the master
transmits the register byte corresponding to the TPA5050 internal memory address being accessed. After
receiving the register byte, the TPA5050 again responds with an acknowledge bit. Next, the master device
transmits the data byte to be written to the memory address being accessed. After receiving the data byte, the
TPA5050 again responds with an acknowledge bit. Finally, the master device transmits a stop condition to
complete the single-byte data write transfer.

      Start                             Acknowledge  Acknowledge                               Acknowledge
   Condition

              A6 A5 A4 A3 A2 A1 A0 R/W ACK A7 A6 A5 A4 A3 A2 A1 A0 ACK D7 D6 D5 D4 D3 D2 D1 D0 ACK

              I2C Device Address and                                      Register  Data Byte          Stop
                     Read/Write Bit                                                                 Condition
                                        Figure 6. Single-Byte Write Transfer

MULTIPLE-BYTE WRITE AND INCREMENTAL MULTIPLE-BYTE WRITE

A multiple-byte data write transfer is identical to a single-byte data write transfer except that multiple data bytes
are transmitted by the master device to the TPA5050 as shown in Figure 7. After receiving each data byte, the
TPA5050 responds with an acknowledge bit.

                                                                                  Register

                                                Figure 7. Multiple-Byte Write Transfer

SINGLE-BYTE READ

As shown in Figure 8, a single-byte data read transfer begins with the master device transmitting a start
condition followed by the I2C device address and the read/write bit. For the data read transfer, both a write
followed by a read are actually done. Initially, a write is done to transfer the address byte of the internal memory
address to be read. As a result, the read/write bit is set to a 0.

After receiving the TPA5050 address and the read/write bit, the TPA5050 responds with an acknowledge bit.
The master then sends the internal memory address byte, after which the TPA5050 issues an acknowledge bit.
The master device transmits another start condition followed by the TPA5050 address and the read/write bit
again. This time the read/write bit is set to 1, indicating a read transfer. Next, the TPA5050 transmits the data
byte from the memory address being read. After receiving the data byte, the master device transmits a
not-acknowledge followed by a stop condition to complete the single-byte data read transfer.

8                                                    Submit Documentation Feedback
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                                                                                                                 SLOS492B MAY 2006 REVISED MAY 2007

   Start                               Acknowledge                         Repeat Start                          Acknowledge                        Not
Condition                                                                    Condition                                                        Acknowledge

                                                              Acknowledge

           A6 A5  A1 A0 R/W ACK A7 A6 A5 A4                   A0 ACK                     A6 A5    A1 A0 R/W ACK D7 D6              D1 D0 ACK

               I2C Device Address and               Register                             I2C Device Address and                    Data Byte             Stop
                     Read/Write Bit                                                            Read/Write Bit                                         Condition

                                                    Figure 8. Single-Byte Read Transfer

MULTIPLE-BYTE READ

A multiple-byte data read transfer is identical to a single-byte data read transfer except that multiple data bytes
are transmitted by the TPA5050 to the master device as shown in Figure 9. With the exception of the last data
byte, the master device responds with an acknowledge bit after receiving each data byte.

   Start          Acknowledge                                     Repeat Start  Acknowledge       Acknowledge    Acknowledge                        Not
Condition                                                           Condition                                                                 Acknowledge

                                                    Acknowledge

           A6  A0 R/W ACK A7 A6 A5                  A0 ACK                      A6 A0 R/W ACK D7  D0 ACK D7      D0 ACK D7                    D0 ACK

I2C Device Address and                 Register               I2C Device Address and First Data Byte             Other Data Bytes  Last Data Byte        Stop
       Read/Write Bit                                                Read/Write Bit                                                                   Condition

                                                    Figure 9. Multiple-Byte Read Transfer

TPA5050 Operation
The following sections describe the registers configurable via I2C commands for the TPA5050.
Only a single decoupling capacitor (0.1 F1 F) is required across VDD and GND. The ADDx terminals can be
directly connected to VDD or GND. Table 1 describes the I2C addresses selectable via the ADDx terminals. A
schematic implementation of the TPA5050 is shown in Figure 10.

                                                                   3.3 V
                                                            0.1 mF

                  Digital Audio                               VDD               DATA_OUT                             Delayed Audio
                   Word Clock                                 DATA                       SDA                         I2C Data
                       Bit Clock                              LRCLK                      SCL                         I2C Clock
                                                              BCLK
                                                              GND                      ADD0                      I2C Address
                                                                                       ADD1                          Select
                                                                                       ADD2

                                                                                         GND

                                                    Figure 10. TPA5050 Schematic

                                                    Submit Documentation Feedback                                                                                9
TPA5050

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SERIAL CONTROL INTERFACE REGISTER SUMMARY                                                                          INITIALIZATION
                                                                                                                         VALUE
                                     Table 2. Serial Control Register Summary                                               00
                                                                                                                            00
    REGISTER              REGISTER NAME             NO. OF                        CONTENTS                                  00
                                                    BYTES                                                                   00
        0x01     Control Register                           Description shown in subsequent section                         00
        0x02     Right Delay Upper (5 bits)             1   Description shown in subsequent section                         00
        0x03     Right Delay Lower (8 bits)             1   Description shown in subsequent section                         00
        0x04     Left Delay Upper (5 bits)              1   Description shown in subsequent section                         00
        0x05     Left Delay Lower (8 bits)              1   Description shown in subsequent section
        0x06     Frame Delay                            1   Description shown in subsequent section
        0x07     RJ Packet Length                       1   Description shown in subsequent section
        0x08     Complete Update                        1   Description shown in subsequent section
                                                        1

CONTROL REGISTER (0x01)

The control register allows the user to mute a specific audio channel. It is also used to specify the data type (I2S,
Right-Justified, or Left-Justified.

                                                Table 3. Control Registers (0x01)(1)

    D7 D6 D5 D4 D3                           D2 D1 D0                                 FUNCTION

    0    0       X     X         X           X      Left and Right channel are active.

    0    1       X     X         X           X      Left channel is MUTED.

    1    0       X     X         X           X      Right channel is MUTED.

    1    1       X     X         X           X      Left and Right channel are MUTED.

               X     X         X           X   0  0 I2S data format

               X     X         X           X   0  1 Right-justified data format (see PACKET LENGTH register 0x07)

               X     X         X           X   1  0 Left-justified data format

               X     X         X           X   1  1 Bypass mode data is passed straight through without delay.

(1) Default values are in bold.

AUDIO DELAY REGISTERS (0x020x05)

The audio delay for the left and right channels is fixed by writing a total of 13 bits (2 byte transfer) to upper and
lower registers as specified in Table 1. A multiple byte transfer should be performed starting with the control
register and following with 4 bytes to fill the upper and lower registers associated with right/left channel delay.
The decimal value of D0D12 equals the number of samples to delay. The maximum number of delayed
samples is 8191 for the TPA5050. This equates to 170.65 ms [8191 (1/fs)] at 48 kHz.

                                     Table 4. Audio Delay Registers (0x020x05)(1)

    D12  D11        D10D2       D1          D0                                 FUNCTION

    0         0     0            0              0 Left and Right audio is passed to output with no delay.

    0         0     0            0              1 Left and Right audio is delayed by 1 sample (1/fs = delay time)

    1         1     1            1              1 Left and Right audio is delayed by 8191 samples (8191/fs = delay time)

(1) Default values are in bold.

FRAME DELAY REGISTERS (0x06)

This register can be used to specify delay in video frames instead of audio samples. When the MSB is set to 1,
the audio delay registers (0x010x04) are bypassed and the Frame Delay Register is used to set the delay
based on the frame rate (D6), audio sample rate (D5D3), and number of frames to delay (D2D0).

The total audio delay time is calculated by the following formula:
     Audio Delay (in samples) = int [# Delay Frames (1/Frame Rate) Audio Sample Rate]

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If the result of the formula above is greater than the maximum number of delay samples (8191 for TPA5050),
then the value is limited to this maximum before passing to the delay block.

                                    Table 5. Frame Delay Registers (0x06)(1)

D7 D6 D5 D4 D3                   D2 D1 D0                                 FUNCTION
0
                                           Settings in this register are masked and audio delay is determined by
                                           settings in the right/left audio delay registers.

1                                          Right/left audio delay registers are masked and delay is determined by settings in
                                           this register.

   0                                       Frame rate = 50 Hz

   1                                       Frame rate = 59.94 Hz

               0     0     0               Audio sample rate = 32 kHz

               0     0     1               Audio sample rate = 44.1 kHz

               0     1     0               Audio sample rate = 48 kHz

               0     1     1               Audio sample rate = 88.2 kHz

               1     0     0               Audio sample rate = 96 kHz

               1     0     1               Audio sample rate = 176.4 kHz

               1     1     0               Audio sample rate = 192 kHz

               1     1     1               Audio sample rate = 192 kHz

                                 0  0  0 Delay frames = 1

                                 0  0  1 Delay frames = 2

                                 1  1  1 Delay frames = 8

(1) Default values are in bold.

RJ PACKET LENGTH REGISTERS (0x07)

This register is only used in right justified mode. The decimal value of bits [5:0] represents the width of the
useable data in a right justified audio stream. The number of BCLK transitions between LRCLK transitions must
be greater than or equal to the packet length selected in this register. The maximum packet length value is 24
bits. Any setting greater whose numerical value is greater than 24 bits is limited to the maximum 24 bits.

                                    Table 6. RJ Package Length (0x07)(1)

D5 D4 D3 D2 D1 D0                                                         FUNCTION

0     0           0     0        0  0 Packet length = 0 bits

0     0           0     0        0  1 Packet length = 1 bits

0     1           1     X        X  X Packet length = 24 bits

(1) Default values are in bold.

COMPLETE UPDATE REGISTER (0x08)

Since the audio delay values are divided among several registers, it is likely that multiple writes would be
necessary to configure the device. This may cause interruptions in the audio stream and unwanted pops and
clicks might occur as register data is passed to delay functional block.

To avoid this from happening, the Complete Update register is used to transfer the user settings from the
register file to the delay functional block when a 1 is written to the LSB. For example, if the right delay is set to
35 samples, and the left delay is set to 300 samples, the device holds the right channel in MUTE until 35
samples of audio data have passed, and holds the left channel in MUTE until 300 samples of audio data have
passed.

Note that the individual channels can be muted using the upper bits of the Control Registers without writing to
the Complete Update registers.

                                       Submit Documentation Feedback                                              11
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                                            Table 7. Complete Update Registers (0x08)(1)

D7D1      D0                                                                     FUNCTION
     X
     X            0 No data from the register settings is passed to the delay block.

                  1 Stream type, right/left delay or frame delay, and packet length is passed to the delay functional block.

(1) Default values are in bold.

APPLICATION EXAMPLES

The following are some examples of I2C commands used to read or write to the TPA5050. For all conditions,
assume the address of the TPA5050 is set to 001.

Single Byte Write
In this example, the TPA5050 is set to mute both left and right channels, and to operate in I2S mode.

           Start      D2                     ACK                   01             ACK                 C0               ACK                      Stop

                  TPA5050 Address and                    Register Address                             Data
                              Write

Multiple Byte Write

In this example, the TPA5050 is set to make both the left and right channels active, operate in I2S mode, delay
the right channel by 4095 samples, and delay the left channel by 4096 samples. This is a sequential write, so all
registers must have data written to them.

    Start         D2                ACK      01               ACK            00            ACK        0F               ACK                FF          ACK

           TPA5050 Address and           Register Address                       Data                  Data                                Data
                       Write             (Control Register)            (Control Register)
                                                                                           (Right Delay Upper Bits) (Right Delay Lower Bits)

                  10                ACK      00               ACK            00            ACK        00               ACK                01          ACK

                        Data                      Data                       Data                         Data                        Data
           (Left Delay Upper Bits)   (Left Delay Lower Bits)           (Frame Delay)            (RJ Packet = 0Bits)         (Complete Update)

                       Stop

Combination Single Byte Write and Sequential Write

In this example, the TPA5050 is set to operate in the Right Justified mode, with a packet length of 16 bits. The
device is to delay the audio signal by 40 ms using the Frame Delay function. Assume the audio sample rate (fs)
= 48 kHz, and the Frame rate = 50 Hz. This is a combination of single writes and a sequential write. Since the
Right Justified mode is set in the Control Register, and the Frame Delay is set in register 0x06, the data in
registers 0x020x05 can be ignored.

    Start         D2            ACK      01              ACK           01         ACK           Stop

           TPA5050 Address and       Register Address                  Data
                       Write         (Control Register)       (Control Register)

    Start         D2            ACK      06              ACK           91         ACK           10                ACK  01                 ACK         Stop

           TPA5050 Address and       Register Address               Data                              Data                       Data
                       Write           (Frame Delay)          (Frame Delay)                (RJ Packet = 16 Bits)       (Complete Update)

Note that in every circumstance where a delay was written into the memory of the TPA5050, a 1 must be written
to the Complete Data register for the change to take effect. This does not apply to muting, which occurs in the
Control register.

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Single Byte Read

In this example, one byte of data is read from the Control Register (0x01). After the data (represented xx) by is
read by the master device, the master device issues a Not Acknowledge, before stopping the communication.

Start       D2              ACK  01                  ACK      Start                D3       ACK            XX               No        Stop

                                                                                                                            ACK

       TPA5050 Address and       Register Address                             TPA5050 Address and          Data Read
                   Write         (Control Register)                                       Read        (Control Register)

Multiple Byte Read

Often, when it is necessary to read what is contained in one register, it is necessary to determine what
information is contained in all registers. In such a case, a sequential read should be used. In situations where
data must be read from a register at the beginning (0x01), and a register towards the end (0x07), a sequential
read is likely to be faster to implement than multiple single byte reads.

In this example, a sequential read is initiated with the Control Register (0x01), and ends with the Complete
Update Register (0x08).

Start       D2              ACK  01                  ACK  Start               D3       ACK            XX               ACK       XX              ACK

       TPA5050 Address and       Register Address                TPA5050 Address and                    Data Read                 Data Read
                   Write         (Control Register)                          Read                  (Control Register)       (Right Delay Upper)

            XX              ACK  XX                  ACK  XX                  ACK      XX             ACK              XX        ACK

             Data Read                Data Read                Data Read                 Data Read               Data Read
       (Right Delay Lower)       (Left Delay Upper)       (Left Delay Lower)           (Frame Delay)       (RJ Packet Length)

            XX               No  Stop
                            ACK

             Data Read
       (Complete Update)

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TPA5050

                                                                                                            www.ti.com

SLOS492B MAY 2006 REVISED MAY 2007

DEVICE CURRENT CONSUMPTION

The TPA5050 draws different amounts of supply current depending upon the conditions under which it is

operated. As VDD increases, so too does IDD. Likewise, as VDD decreases, IDD decreases. The same is true of
the sampling frequency, fs. An increase in fs causes an increase in IDD. Figure 11 illustrates the relationship
between operating condition and typical supply current.

                                                 SUPPLY CURRENT
                                                             vs

                                             SAMPLING FREQUENCY

                                          5
                                                BCLK = 64 fs

                                        4.5 Data = 24 bit

         IDD - Supply Current - mA      4                     VDD = 3.6 V

                                        3.5

                                        3

                                        2.5

                                                                                               VDD = 3.3 V
                                          2

                                        1.5  VDD = 3 V

                                        1

                                        0.5

                                         0
                                          32 52 72 92 112 132 152 172 192

                                                            fs - Sampling Frequency - kHz

                                             Figure 11. Typical Supply Current

14                                           Submit Documentation Feedback
                                                                   PACKAGE OPTION ADDENDUM

www.ti.com                                                                                                                                                                               11-Apr-2013

PACKAGING INFORMATION

Orderable Device  Status Package Type Package Pins Package Eco Plan Lead/Ball Finish MSL Peak Temp Op Temp (C)                                                Top-Side Markings                       Samples
  TPA5050RSAR
                  (1)          Drawing  Qty  (2)              (3)                                                                                                                (4)
TPA5050RSARG4
  TPA5050RSAT     ACTIVE  QFN  RSA      16 3000 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                       TPA
                                                              & no Sb/Br)                                                                                 5050
TPA5050RSATG4
                  ACTIVE  QFN  RSA      16 3000 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                       TPA
                                                              & no Sb/Br)                                                                                 5050

                  ACTIVE  QFN  RSA 16 250 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                             TPA
                                                                  & no Sb/Br)                                                                             5050

                  ACTIVE  QFN  RSA 16 250 Green (RoHS CU NIPDAU Level-2-260C-1 YEAR -40 to 85                                                             TPA
                                                                  & no Sb/Br)                                                                             5050

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check http://www.ti.com/productcontent for the latest availability
information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that
lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between
the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight
in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

(4) Multiple Top-Side Markings will be inside parentheses. Only one Top-Side Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a
continuation of the previous line and the two combined represent the entire Top-Side Marking for that device.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

                                             Addendum-Page 1
www.ti.com                   PACKAGE OPTION ADDENDUM

                                                                                            11-Apr-2013

            Addendum-Page 2
www.ti.com                                               PACKAGE MATERIALS INFORMATION

TAPE AND REEL INFORMATION                                                                                                                               14-Jul-2012

*All dimensions are nominal

Device                       Package Package Pins  SPQ      Reel Reel A0       B0    K0    P1   W     Pin1
                               Type Drawing              Diameter Width (mm)  (mm)  (mm)  (mm)
                                                   3000                                         (mm) Quadrant
                                                   250     (mm) W1 (mm)       4.25  1.15   8.0
TPA5050RSAR                  QFN  RSA 16                                      4.25  1.15   8.0  12.0  Q2
TPA5050RSAT                  QFN  RSA 16                   330.0 12.4 4.25
                                                                                                12.0  Q2
                                                           180.0 12.4 4.25

                                                   Pack Materials-Page 1
www.ti.com                                      PACKAGE MATERIALS INFORMATION

                                                                                                                                               14-Jul-2012

*All dimensions are nominal  Package Type  Package Drawing Pins  SPQ   Length (mm)  Width (mm)  Height (mm)
              Device               QFN                           3000       367.0       367.0        35.0
                                   QFN     RSA  16               250        210.0       185.0        35.0
        TPA5050RSAR
        TPA5050RSAT                        RSA  16

                                                Pack Materials-Page 2
                                               IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, enhancements, improvements and other
changes to its semiconductor products and services per JESD46, latest issue, and to discontinue any product or service per JESD48, latest
issue. Buyers should obtain the latest relevant information before placing orders and should verify that such information is current and
complete. All semiconductor products (also referred to herein as "components") are sold subject to TI's terms and conditions of sale
supplied at the time of order acknowledgment.

TI warrants performance of its components to the specifications applicable at the time of sale, in accordance with the warranty in TI's terms
and conditions of sale of semiconductor products. Testing and other quality control techniques are used to the extent TI deems necessary
to support this warranty. Except where mandated by applicable law, testing of all parameters of each component is not necessarily
performed.

TI assumes no liability for applications assistance or the design of Buyers' products. Buyers are responsible for their products and
applications using TI components. To minimize the risks associated with Buyers' products and applications, Buyers should provide
adequate design and operating safeguards.

TI does not warrant or represent that any license, either express or implied, is granted under any patent right, copyright, mask work right, or
other intellectual property right relating to any combination, machine, or process in which TI components or services are used. Information
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third party, or a license from TI under the patents or other intellectual property of TI.

Reproduction of significant portions of TI information in TI data books or data sheets is permissible only if reproduction is without alteration
and is accompanied by all associated warranties, conditions, limitations, and notices. TI is not responsible or liable for such altered
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Resale of TI components or services with statements different from or beyond the parameters stated by TI for that component or service
voids all express and any implied warranties for the associated TI component or service and is an unfair and deceptive business practice.
TI is not responsible or liable for any such statements.

Buyer acknowledges and agrees that it is solely responsible for compliance with all legal, regulatory and safety-related requirements
concerning its products, and any use of TI components in its applications, notwithstanding any applications-related information or support
that may be provided by TI. Buyer represents and agrees that it has all the necessary expertise to create and implement safeguards which
anticipate dangerous consequences of failures, monitor failures and their consequences, lessen the likelihood of failures that might cause
harm and take appropriate remedial actions. Buyer will fully indemnify TI and its representatives against any damages arising out of the use
of any TI components in safety-critical applications.

In some cases, TI components may be promoted specifically to facilitate safety-related applications. With such components, TI's goal is to
help enable customers to design and create their own end-product solutions that meet applicable functional safety standards and
requirements. Nonetheless, such components are subject to these terms.

No TI components are authorized for use in FDA Class III (or similar life-critical medical equipment) unless authorized officers of the parties
have executed a special agreement specifically governing such use.

Only those TI components which TI has specifically designated as military grade or "enhanced plastic" are designed and intended for use in
military/aerospace applications or environments. Buyer acknowledges and agrees that any military or aerospace use of TI components
which have not been so designated is solely at the Buyer's risk, and that Buyer is solely responsible for compliance with all legal and
regulatory requirements in connection with such use.

TI has specifically designated certain components as meeting ISO/TS16949 requirements, mainly for automotive use. In any case of use of
non-designated products, TI will not be responsible for any failure to meet ISO/TS16949.

Products                                       Applications

Audio                  www.ti.com/audio        Automotive and Transportation www.ti.com/automotive

Amplifiers             amplifier.ti.com        Communications and Telecom www.ti.com/communications

Data Converters        dataconverter.ti.com    Computers and Peripherals  www.ti.com/computers

DLP Products          www.dlp.com             Consumer Electronics       www.ti.com/consumer-apps

DSP                    dsp.ti.com              Energy and Lighting        www.ti.com/energy

Clocks and Timers      www.ti.com/clocks       Industrial                 www.ti.com/industrial

Interface              interface.ti.com        Medical                    www.ti.com/medical

Logic                  logic.ti.com            Security                   www.ti.com/security

Power Mgmt             power.ti.com            Space, Avionics and Defense www.ti.com/space-avionics-defense

Microcontrollers       microcontroller.ti.com  Video and Imaging          www.ti.com/video

RFID                   www.ti-rfid.com

OMAP Applications Processors www.ti.com/omap   TI E2E Community           e2e.ti.com

Wireless Connectivity  www.ti.com/wirelessconnectivity

                       Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
                                            Copyright 2013, Texas Instruments Incorporated

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