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TPA28F400BV-B80

器件型号:TPA28F400BV-B80
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厂商名称:INTEL [Intel Corporation]
厂商官网:http://www.intel.com/
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TPA28F400BV-B80器件文档内容

E              SEE NEW DESIGN RECOMMENDATIONS

               REFERENCE ONLY

               2-MBIT SmartVoltage BOOT BLOCK
                      FLASH MEMORY FAMILY

               28F200BV-T/B, 28F200CV-T/B, 28F002BV-T/B

n Intel SmartVoltage Technology          n Extended Block Erase Cycling

     5 V or 12 V Program/Erase                100,000 Cycles at Commercial Temp
     3.3 V or 5 V Read Operation              10,000 Cycles at Extended Temp

n Very High-Performance Read             n Automated Word/Byte Program and

     5 V: 60 ns Access Time                  Block Erase
     3 V: 110 ns Access Time                  Command User Interface
                                              Status Registers
n Low Power Consumption                       Erase Suspend Capability

     Max 60 mA Read Current at 5 V       n SRAM-Compatible Write Interface
     Max 30 mA Read Current at           n Automatic Power Savings Feature
                                         n Reset/Deep Power-Down Input
         3.3 V3.6 V
                                              0.2 A ICCTypical
n x8/x16-Selectable Input/Output Bus          Provides Reset for Boot Operations

     28F200 for High Performance 16- or  n Hardware Data Protection Feature
         32-bit CPUs
                                              Absolute Hardware-Protection for
n x8-Only Input/Output Architecture               Boot Block

     28F002B for Space-Constrained            Write Lockout during Power
         8-bit Applications                       Transitions

n Optimized Array Blocking Architecture  n Industry-Standard Surface Mount

     One 16-KB Protected Boot Block          Packaging
     Two 8-KB Parameter Blocks                40-, 48-, 56-Lead TSOP
     96-KB and 128-KB Main Blocks             44-Lead PSOP
     Top or Bottom Boot Locations
                                         n Footprint Upgradeable to 4-Mbit and
n Extended Temperature Operation
                                             8-Mbit Boot Block Flash Memories
     40 C to +85 C
                                         n ETOXTM IV Flash Technology

New Design Recommendations:

For new 2.7 V3.6 V VCC designs with this device, Intel recommends using the Smart 3 Advanced Boot
Block. Reference Smart 3 Advanced Boot Block 4-Mbit, 8-Mbit, 16-Mbit Flash Memory Family datasheet,
order number 290580.

For new 5 V VCC designs with this device, Intel recommends using the 2-Mbit Smart 5 Boot Block. Reference
Smart 5 Flash Memory Family 2, 4, 8 Mbit datasheet, order number 290599.

These documents are also available at Intel's website, http://www.intel.com/design/flcomp.

December 1997                                            Order Number: 290531-005
Information in this document is provided in connection with Intel products. No license, express or implied, by estoppel or
otherwise, to any intellectual property rights is granted by this document. Except as provided in Intel's Terms and Conditions of
Sale for such products, Intel assumes no liability whatsoever, and Intel disclaims any express or implied warranty, relating to
sale and/or use of Intel products including liability or warranties relating to fitness for a particular purpose, merchantability, or
infringement of any patent, copyright or other intellectual property right. Intel products are not intended for use in medical, life
saving, or life sustaining applications.

Intel may make changes to specifications and product descriptions at any time, without notice.

The 28F200BV-T/B, 28F200CV-T/B, 28F002BV-T/B may contain design defects or errors known as errata. Current
characterized errata are available on request.

*Third-party brands and names are the property of their respective owners.

Contact your local Intel sales office or your distributor to obtain the latest specifications and before placing your product order.

Copies of documents which have an ordering number and are referenced in this document, or other Intel literature, may be
obtained from:

            Intel Corporation
            P.O. Box 5937
            Denver, CO 8021-9808

            or call 1-800-548-4725
            or visit Intel's website at http://www.intel.com

COPYRIGHT INTEL CORPORATION, 1997                                          CG-041493
*Third-party brands and names are the property of their respective owners..
E                                                                         2-MBIT SmartVoltage BOOT BLOCK FAMILY

   CONTENTS

                                                             PAGE                                                                    PAGE
                                                                             3.6 Power-Up/Down Operation.........................26
1.0 PRODUCT FAMILY OVERVIEW.....................5
   1.1 New Features in the SmartVoltage Products 5                              3.6.1 RP# Connected To System Reset .......26
   1.2 Main Features ..............................................5            3.6.2 VCC, VPP AND RP# Transitions............27
   1.3 Applications..................................................6       3.7 Power Supply Decoupling ..........................27
   1.4 Pinouts.........................................................7        3.7.1 VPP Trace On Printed Circuit Boards ..27
   1.5 Pin Descriptions .........................................11
                                                                          4.0 ELECTRICAL SPECIFICATIONS..................28
2.0 PRODUCT DESCRIPTION............................13                        4.1 Absolute Maximum Ratings........................28
   2.1 Memory Blocking Organization...................13                     4.2 Commercial Operating Conditions ..............28
      2.1.1 One 16-KB Boot Block.........................13                     4.2.1 Applying VCC Voltages.........................29
      2.1.2 Two 8-KB Parameter Blocks................13                      4.3 Capacitance ...............................................29
      2.1.3 One 96-KB + One 128-KB Main Block.13                             4.4 DC Characteristics--Commercial ...............30
                                                                             4.5 AC Characteristics--Commercial ...............34
3.0 PRODUCT FAMILY PRINCIPLES OF                                             4.6 AC Characteristics--WE#-Controlled Write
     OPERATION ................................................15                  Operations--Commercial ..........................37
                                                                             4.7 AC Characteristics--CE#-Controlled Write
   3.1 Bus Operations ..........................................15                 Operations--Commercial ..........................40
   3.2 Read Operations ........................................15            4.8 Erase and Program Timings--Commercial.43
                                                                             4.9 Extended Operating Conditions..................43
      3.2.1 Read Array ..........................................15             4.9.1 Applying VCC Voltages.........................44
      3.2.2 Intelligent Identifiers ............................17           4.10 Capacitance .............................................44
   3.3 Write Operations ........................................17           4.11 DC Characteristics--Extended
      3.3.1 Command User Interface (CUI) ...........17                             Temperature Operations............................45
      3.3.2 Status Register....................................20            4.12 AC Characteristics--Read Only
      3.3.3 Program Mode.....................................21                    Operations--Extended Temperature .........49
      3.3.4 Erase Mode .........................................21           4.13 AC Characteristics--WE#-Controlled Write
   3.4 Boot Block Locking ....................................22                   Operations-- Extended Temperature ........50
      3.4.1 VPP = VIL for Complete Protection .......22                      4.14 AC Characteristics--CE#-Controlled Write
      3.4.2 WP# = VIL for Boot Block Locking .......22                             Operations-- Extended Temperature ........52
      3.4.3 RP# = VHH or WP# = VIH for Boot Block                            4.15 Erase and Program Timings--Extended
                                                                                   Temperature..............................................53
              Unlocking ...........................................22
      3.4.4 Upgrade Note for 8-Mbit 44-PSOP                               5.0 ORDERING INFORMATION..........................54

              Package .............................................22     6.0 ADDITIONAL INFORMATION .......................55
   3.5 Power Consumption...................................26                Related Intel Information ..................................55

      3.5.1 Active Power .......................................26
      3.5.2 Automatic Power Savings (APS) .........26
      3.5.3 Standby Power ....................................26
      3.5.4 Deep Power-Down Mode.....................26

SEE NEW DESIGN RECOMMENDATIONS                                            3
2-MBIT SmartVoltage BOOT BLOCK FAMILY  E

   Number                           REVISION HISTORY
     -001
     -002                                                     Description

     -003  Initial release of datasheet.
     -004
           Status changed from Product Preview to Preliminary
     -005  28F200CV/CE/BE references and information added throughout.

               2.7 V CE/BE specs added throughout.
           The following sections have been changed or rewritten: 1.1, 3.0, 3.2.1, 3.2.2, 3.3.1,

               3.3.1.1, 3.3.2, 3.3.2.1, 3.3.3, 3.3.4, 3.6.2.
           Note 2 added to Figure 3 to clarify 28F008B pinout vs. 28F008SA.
           Sentence about program and erase WSM timeout deleted from Section 3.3.3, 3.3.4.
           Erroneous arrows leading out of error states deleted from flowcharts in Figs. 9, 10.
           Sections 5.1, 6.1 changed to "Applying VCC Voltages." These sections completely

               changed to clarify VCC ramp requirements.
           IPPD 3.3 V Commercial spec changed from 10 to 5 A.
           Capacitance tables added after commercial and extended DC Characteristics tables.
           Test and slew rate notes added to Figs. 12, 13, 19, 20, 21.
           Test configuration drawings (Fig. 14, 22) consolidated into one, with component

               values in table. (Component values also rounded off).
           tELFL, tELFH, tAVFL changed from 7 to 5 ns for 3.3 V BV-60 commercial and 3.3 V

               TBV-80 extended, 10 to 5 ns for 3.3 V BV-80 and BV-120 commercial.
           tWHAX and tEHAX changed from 10 to 0 ns.
           tPHWL changed from 1000 ns to 800 ns for 3.3 V BV-80, BV-120 commercial.
           tPHEL changed from 1000 ns to 800 ns for 3.3 V BV-60, BV-80, and BV-120 commercial.

           Applying VCC voltages (Sections 5.1 and 6.1) rewritten for clarity.
           Minor cosmetic changes/edits.

           Corrections: "This pin not available on 44-PSOP" inaccurate statement removed from pin
           description for WP# pin; Spec "tQWL" corrected to "tQVVL;" intelligent identifier values
           corrected; Intel386TM EX block diagram updated because new 386 specs require less
           glue logic.

           Max program times for parameter and 96-KB main block added.
           Specs tELFL and tELFH changed from 5 ns (max) to 0 ns (min).
           Specs tEHQZ and tHQZ improved.
           New specs tPLPH and tPLQZ added from Specification Update document (297612).

           Corrections: Figure 4, corrected pin designation 3 to "NC" from A17 on PA28F200.
               Corrected typographical errors in Ordering Information.

           Added New Design Recommendations section to cover page.
           Updated Erase Suspend/Resume Flowchart

4          SEE NEW DESIGN RECOMMENDATIONS
E                                                           2-MBIT SmartVoltage BOOT BLOCK FAMILY

1.0 PRODUCT FAMILY OVERVIEW                                  Enhanced circuits optimize low VCC
                                                                 performance, allowing operation down to
This datasheet contains the specifications for the               VCC = 3.0 V.
two branches of products in the SmartVoltage
2-Mbit boot block flash memory family. These                If you are using BX/BL 12 V VPP boot block
-BV/CV suffix products offer 3.0 V3.6 V operation          products today, you should account for the
and also operate at 5 V for high-speed access               differences listed above and also allow for
times. Throughout this datasheet, the 28F200                connecting 5 V to VPP and disconnecting 12 V
refers to all x8/x16 2-Mbit products, while                 from VPP line, if 5 V writes are desired.
28F002B refers to all x8 2-Mbit boot block
products. Section 1.0 provides an overview of the           1.2 Main Features
flash memory family including applications, pinouts
and pin descriptions. Sections 2.0 and 3.0                  Intel's SmartVoltage technology is the most
describe the memory organization and operation              flexible voltage solution in the flash industry,
for these products. Section 4.0 contains the                providing two discrete voltage supply pins: VCC for
family's operating specifications. Finally, Sections        read operation, and VPP for program and erase
5.0 and 6.0 provide ordering and document                   operation. Discrete supply pins allow system
reference information.                                      designers to use the optimal voltage levels for
                                                            their design. This product family, specifically the
1.1 New Features in the                                     28F200BV/CV, and 28F002BV provide program/
          SmartVoltage Products                             erase capability at 5 V or 12 V. The 28F200BV/CV
                                                            and 28F002BV allow reads with VCC at 3.3 V
The SmartVoltage boot block flash memory family             0.3 V or 5 V. Since many designs read from the
offers identical operation with the BX/BL 12 V              flash memory a large percentage of the time, read
program products, except for the differences listed         operation using the 3.3 V ranges can provide great
below. All other functions are equivalent to current        power savings. If read performance is an issue,
products, including signatures, write commands,             however, 5 V VCC provides faster read access
and pinouts.                                                times.

WP# pin has replaced a DU (Don't Use) pin.                For program and erase operations, 5 V VPP
     Connect the WP# pin to control signal or to            operation eliminates the need for in system
     VCC or GND (in this case, a logic-level signal         voltage converters, while 12 V VPP operation
     can be placed on DU pin). Refer to Tables 2            provides faster program and erase for situations
     and 9 to see how the WP# pin works.                    where 12 V is available, such as manufacturing or
                                                            designs where 12 V is in-system. For design
5 V program/erase operation has been added.               simplicity, however, just hook up VCC and VPP to
     If switching VPP for write protection, switch to       the same 5 V 10% source.
     GND (not 5 V) for complete write protection.
     To take advantage of 5 V write-capability,             The 28F200/28F002B boot block flash memory
     allow for connecting 5 V to VPP and                    family is a high-performance, 2-Mbit (2,097,152
     disconnecting 12 V from VPP line.                      bit) flash memory family organized as either
                                                            256 Kwords of 16 bits each (28F200 only) or
                                                            512 Kbytes of 8 bits each (28F200 and 28F002B).

              Table 1. SmartVoltage Provides Total Voltage Flexibility

    Product    Bus                                     VCC                        VPP
     Name     Width
                         3.3 V 0.3 V                      5 V 5%   5 V 10%       12 V 5%
28F002BV-T/B                                                5 V 10%
28F200BV-T/B
28F200CV-T/B  x8                                                                       

              x8 or x16                                                               

              x8 or x16                                                               

SEE NEW DESIGN RECOMMENDATIONS                                                                    5
2-MBIT SmartVoltage BOOT BLOCK FAMILY                   E

Separately erasable blocks, including a hardware-       Additionally, the RP# pin provides protection
lockable boot block (16,384 bytes), two parameter       against unwanted command writes due to invalid
blocks (8,192 bytes each) and main blocks (one          system bus conditions that may occur during
block of 98,304 bytes and one block of 131,072          system reset and power-up/down sequences. For
bytes), define the boot block flash family              example, when the flash memory powers-up, it
architecture. See Figures 7 and 8 for memory            automatically defaults to the read array mode, but
maps. Each block can be independently erased and        during a warm system reset, where power
programmed 100,000 times at commercial                  continues uninterrupted to the system components,
temperature or 10,000 times at extended                 the flash memory could remain in a non-read mode,
temperature.                                            such as erase. Consequently, the system Reset
                                                        signal should be tied to RP# to reset the memory to
The boot block is located at either the top (denoted    normal read mode upon activation of the Reset
by -T suffix) or the bottom (-B suffix) of the address  signal. See Section 3.6.
map in order to accommodate different
microprocessor protocols for boot code location.        The 28F200 provides both byte-wide or word-wide
The hardware-lockable boot block provides               input/output, which is controlled by the BYTE# pin.
complete code security for the kernel code required     Please see Table 2 and Figure 16 for a detailed
for system initialization. Locking and unlocking of     description of BYTE# operations, especially the
the boot block is controlled by WP# and/or RP#          usage of the DQ15/A1 pin.
(see Section 3.4 for details).
                                                        The 28F200 products are available in a
The Command User Interface (CUI) serves as the          ROM/EPROM-compatible pinout and housed in the
interface between the microprocessor or                 44-lead PSOP (Plastic Small Outline) package, the
microcontroller and the internal operation of the       48-lead TSOP (Thin Small Outline, 1.2 mm thick)
boot block flash memory products. The internal          package and the 56-lead TSOP as shown in
Write State Machine (WSM) automatically executes        Figures 4, 5 and 6, respectively. The 28F002
the algorithms and timings necessary for program        products are available in the 40-lead TSOP
and erase operations, including verifications,          package as shown in Figure 3.
thereby unburdening the microprocessor or
microcontroller of these tasks. The Status Register     Refer to the DC Characteristics, Section 4.4
(SR) indicates the status of the WSM and whether it     (commercial temperature) and Section 4.11
successfully completed the desired program or           (extended temperature), for complete current and
erase operation.                                        voltage specifications. Refer to the AC
                                                        Characteristics, Section 4.5 (commercial
Program and Erase Automation allows program and         temperature) and Section 4.12 (extended
erase operations to be executed using an industry-      temperature), for read, write and erase performance
standard two-write command sequence to the CUI.         specifications.
Data programming is performed in word (28F200
family) or byte (28F200 or 28F002B families)            1.3 Applications
increments. Each byte or word in the flash memory
can be programmed independently of other memory         The 2-Mbit boot block flash memory family
locations, unlike erases, which erase all locations     combines high-density, low-power, high-
within a block simultaneously.                          performance, cost-effective flash memories with
                                                        blocking and hardware protection capabilities. Their
The 2-Mbit SmartVoltage boot block flash memory         flexibility and versatility reduce costs throughout the
family is also designed with an Automatic Power         product life cycle. Flash memory is ideal for Just-In-
Savings (APS) feature which minimizes system            Time production flow, reducing system inventory
battery current drain, allowing for very low power      and costs, and eliminating component handling
designs. To provide even greater power savings,         during the production phase.
the boot block family includes a deep power-down
mode which minimizes power consumption by               When your product is in the end-user's hands, and
turning most of the flash memory's circuitry off. This  updates or feature enhancements become
mode is controlled by the RP# pin and its usage is      necessary, flash memory reduces the update costs
discussed in Section 3.5, along with other power        by allowing user-performed code changes instead
consumption issues.                                     of costly product returns or technician calls.

6  SEE NEW DESIGN RECOMMENDATIONS
E                                                      2-MBIT SmartVoltage BOOT BLOCK FAMILY

The 2-Mbit boot block flash memory family provides     main blocks of program code and two parameter
full-function, blocked flash memories suitable for a   blocks of 8 Kbytes each for frequently updated data
wide range of applications. These applications         storage and diagnostic messages (e.g., phone
include extended PC BIOS and ROM-able                  numbers, authorization codes).
applications storage, digital cellular phone program
and data storage, telecommunication boot/firmware,     Intel's boot block architecture provides a flexible
printer firmware/font storage and various other        voltage solution for the different design needs of
embedded applications where program and data           various applications. The asymmetrically-blocked
storage are required.                                  memory map allows the integration of several
                                                       memory components into a single flash device. The
Reprogrammable systems, such as personal               boot block provides a secure boot PROM; the
computers, are ideal applications for the 2-Mbit       parameter blocks can emulate EEPROM
flash memory products. Increasing software             functionality for parameter store with proper
sophistication greatens the probability that a code    software techniques; and the main blocks provide
update will be required after the PC is shipped. For   code and data storage with access times fast
example, the emerging of "plug and play" standard      enough to execute code in place, decreasing RAM
in desktop and portable PCs enables auto-              requirements.
configuration of ISA and PCI add-in cards.
However, since the plug and play specification         1.4 Pinouts
continues to evolve, a flash BIOS provides a cost-
effective capability to update existing PCs. In        Intel's SmartVoltage Boot Block architecture
addition, the parameter blocks are ideal for storing   provides upgrade paths in every package pinout to
the required auto-configuration parameters,            the 4 or 8-Mbit density. The 28F002B 40-lead
allowing you to integrate the BIOS PROM and            TSOP pinout for space-constrained designs is
parameter storage EEPROM into a single                 shown in Figure 3. The 28F200 44-lead PSOP
component, reducing parts costs while increasing       pinout follows the industry-standard ROM/EPROM
functionality.                                         pinout, as shown in Figure 4. For designs that
                                                       require x16 operation but have space concerns,
The 2-Mbit flash memory products are also              refer to the 48-lead pinout in Figure 5. Furthermore,
excellent design solutions for digital cellular phone  the 28F200 56-lead TSOP pinout shown in Figure 6
and telecommunication switching applications           provides compatibility with BX/BL family product
requiring very low power consumption, high-            packages.
performance, high-density storage capability,
modular software designs, and a small form factor      Pinouts for the corresponding 4-Mbit and 8-Mbit
package. The 2-Mbit's blocking scheme allows for       components are also provided for convenient
easy segmentation of the embedded code with            reference. 2-Mbit pinouts are given on the chip
16 Kbytes of hardware-protected boot code, four        illustration in the center, with 4-Mbit and 8-Mbit
                                                       pinouts going outward from the center.

SEE NEW DESIGN RECOMMENDATIONS                         7
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                                     E

                  A[17:1]                                                  A[16:0]
                    CS#                                                    CE#
                    RD#                                                    OE#
                   WR#                                                     WE#

   i386TM EX CPU                                                            28F200BV-60
       (25 MHz)
                                                                           D[15:0]
                  D[15:0]

   RESET                                                                   RP#

                         RESET                                                            0530_01
NOTE:
A data bus buffer may be needed for processor speeds above 25 MHz.

                              Figure 1. 28F200 Interface to Intel386TM EX Microprocessor

       A[16:17]                    ADDRESS          A0 -A17
                                    LATCHES                 28F002-T
         A8-A15                  LE
   80C188EB
                                   ADDRESS
            ALE                     LATCHES
      AD0-AD7                    LE

      UCS#                                                  DQ0-DQ7
                                                            CE#
       WR#                                     VCC
        RD#
   RESIN#                                      10K

       P1.X                                         WE#
                                                    OE#

                                 System Reset                         RP#
                                               VCC

                                                    VPP

                           P1.X                     WP#

                                                                                          0530_02

   Figure 2. 28F002B Interface to Intel80C188EB 8-Bit Embedded Microprocessor

8                                SEE NEW DESIGN RECOMMENDATIONS
E                                             2-MBIT SmartVoltage BOOT BLOCK FAMILY

28F008B 28F004B                                                                        28F004B 28F008B

AAA111654  AAA111654  AAA111654  1                                       40  A17       A17     A17
                                 2
                                 3                                       39  GND GND GND

AAA111312  AAA111312  AAA111312                                          38  NC        NC      NC

                                 4                                       37  NC        NC      A 19
                                 5
                                 6                                       36  A10       A10     A10

A9         A9         A9         7                28F002B                35  DDQQ76    DDQQ76  DDQQ76
                                                 Boot Block              34
A8         A8         A8                      40-Lead TSOP
                                 8            10 mm x 20 mm              33  DQ5       DQ5     DQ5
                                                                         32  DVCQC4    DVCQC4  DVCQC4
WE# WE# WE#                      9               TOP VIEW
                                                                         31
RP# RP# RP#                      10

VPP        VPP VPP               11                                      30  VCC VCC VCC

WP# WP# WP#                      12                                      29  NC        NC      NC

AAA1768    AAA1768    NC         13                                      28  DQ3 DQ3 DQ3
                      AA76       14
                                 15                                      27  DDQQ21    DDQQ21  DDQQ21
                                                                         26

AA54       AA54       AA54       16                                      25  DQ0 DQ0 DQ0
                                 17
                                                                         24  OE# OE# OE#

A3         A3 A3                 18                                      23  GND GND GND

A2         A2 A2                 19                                      22  CE# CE# CE#

A1         A1 A1                 20                                      21  A0        A0      A0

                                                                                                                                                                                                                                                                                        0530_03

Figure 3. The 40-Lead TSOP Offers the Smallest Form Factor for Space-Constrained Applications

28F800                28F400                                                 28F400         28F800

VPP                   VPP           V PP  1                   44 RP#           RP#           RP#

A 18                 WP#            WP#   2                   43 WE#           WE#           WE#
                       A 17
A 17                  A7            NC    3                   42 A 8           A8            A8
                       A6                                      41 A 9           A9            A9
A7                    A5            A7    4                   40 A 10          A 10          A 10
A6                    A4                                      39 A 11          A 11          A 11
A5                    A3            A6    5                   38 A 12          A 12          A 12
A4                    A2                                                       A 13          A 13
A3                                  A5    6                   37 A 13          A 14          A 14
A2                    A1                                                       A 15          A 15
                       A0            A4    7     PA28F200      36 A 14          A 16          A 16
A1                   CE#                     BOOT BLOCK
A0                                  A3    8  44-Lead PSOP                    BYTE#         BYTE#
CE#                   GND                     0.525" x 1.110"
                                     A2    9                                   GND           GND
GND                   OE#                        TOP VIEW
                                     A 1 10                    35 A 15       DQ15/A-1      DQ15/A-1
OE#                   DQ 0                                                     DQ 7          DQ 7
                      DQ 8           A 0 11                    34 A 16         DQ 14         DQ 14
DQ 0                  DQ 1                                     33 BYTE#        DQ 6          DQ 6
DQ 8                  DQ 9           CE# 12                                    DQ 13         DQ 13
DQ 1                  DQ 2
DQ 9                  DQ 10          GND 13                    32 GND          DQ 5          DQ 5
DQ 2                  DQ 3                                                     DQ 12         DQ 12
DQ 10                 DQ 11       OE# 14                       31  DQ15/A-1    DQ 4          DQ 4
DQ 3                                                           30  DQ 7        VCC           VCC
DQ 11                            DQ0 15
                                 DQ8 16                        29 DQ14
                                 DQ1 17                        28 DQ6
                                 DQ9 18                        27 DQ13
                                 DQ2 19
                                 DQ10 20                       26 DQ5
                                 DQ3 21                        25 DQ12
                                 DQ11 22                       24
                                                               23  DQ 4
                                                                   VCC

                                                                                                                                                                                                                                                                                              0530_04

NOTE: Pin 2 is WP# on 2- and 4-Mbit devices but A18 on the 8-Mbit because no other pins were available for the high order
address. Thus, the 8-Mbit in the 44-lead PSOP cannot unlock the boot block without RP# = VHH (12 V). To allow upgrades to
the 8 Mbit from 2/2 Mbit in this package, design pin 2 to control WP# at the 2/4 Mbit level and A18 at the 8-Mbit density. See
Section 3.4 for details.

           Figure 4. The 44-Lead PSOP Offers a Convenient Upgrade from JEDEC ROM Standards

SEE NEW DESIGN RECOMMENDATIONS                                                                         9
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                                     E

28F800 28F400                                                     28F400                         28F800

A15     A15        A15         1                 48  A16          A16                            A16
A14     A14        A14                                                                           BYTE#
                               2                 47  BYTE# BYTE#                                 GND
                                                                                                 DQ15 /A -1
A13     A13        A13         3                 46  GND          GND                            DDQQ174
A12     A12        A12                                                                           DDQQ163
A11     A11        A11         4                 45  DQ15/A-1 DQ15/A-1                           DDQQ152
                                                 44                                              DQ 4
A10     A10        A10         5                     DDQQ174      DDQQ714                        VCC
                                                 43                                              DDQQ131
                               6                 42                                              DDQQ120
                                                 41                                              DQ9
    A9         A9  A9          7                     DDQQ163      DDQQ613                        DQ1
                                                                                                 DQ8
    A8         A8  A8          8                                                                 DQ0
                                                                                                 OE#
NC             NC  NC          9                 40  DDQQ152      DDQQ512                        GND
                                                 39                                              CE#
NC             NC  NC      10           28F200                                                   A0
                                     Boot Block
WE# WE# WE#                11      48-Lead TSOP  38  DQ 4         DQ 4                                    0530_05
                                  12 mm x 20 mm
RP# RP# RP#                12                    37  VCC          VCC
                                      TOP VIEW   36  DDQQ131      DDQQ131
VPP     VPP        VPP     13                    35  DDQQ120      DDQQ120
                                                 34  DQ9          DQ9
WP# WP# WP#                14                    33  DQ1          DQ1
                                                     DQ8          DQ8
NC             NC  NC      15                    32  DQ0          DQ0
                                                 31  OE#          OE#
A18            NC  NC      16
                                                 30
A17     A17        NC      17                    29
                                                 28
    A7         A7  A7      18

    A6         A6  A6      19

    A5         A5  A5      20
    A4         A4  A4      21

    A3         A3  A3      22                    27  GND          GND

    A2         A2  A2      23                    26  CE#          CE#
                           24
    A1         A   A                             25  A0           A0

                   Figure 5. The 48-Lead TSOP Offers the Smallest Form Factor for x16 Operation

    28F400                                                                                       28F400

       NC          NC      1                     56      NC                                      NC
       NC                                                A16                                     A16
       AA1154      NC      2                     55
       A13         AA1154
       A12                 3                     54      BYTE#                                   BYTE#
       A11                 4
       A10                                       53      GND                                     GND
       AA89
       NC          A13     5                     52      DQ15/A-1 DQ15/A-1
       NC
      WE#          A12     6                     51      DQ7                                     DQ7
       RP#         A11                           50      DDQQ164                                 DDQQ164
       NC                  7                     49
       NC
       VPP         A10     8
      WP#
       NC          AA89     9                    48      DQ13                                    DQ13
       A 17                10
       AA76                                      47      DDQQ152                                 DDQQ152
       AA54        NC      11           28F200   46      DQ4                                     DQ4
       A3                            Boot Block  45      VVCCCC                                  VVCCCC
       A2          NC      12      56-Lead TSOP  44      DDQQ131                                 DDQQ131
       A1                         14 mm x 20 mm  43
       NC          WE#     13                    42
                                      TOP VIEW   41
                   RP#     14

                   NC      15

                   NC      16

                   VPP     17                    40      DQ10                                    DQ10

                   WP#     18                    39      DQ2                                     DQ2

                   NC      19                    38      DQ9                                     DQ9

                   NC      20                    37      DQ1                                     DQ1
                   AA76                          36      DQ8                                     DQ8
                           21
                   AA54    22                    35      DQ0                                     DQ0

                           23                    34      OE#                                     OE#
                           24
                   A3                            33      GND                                     GND
                           25                                                                    CE#
                   A2                            32      CE#
                                                                                                  A0
                           26                    31      A0                                       NC
                                                 30      NC
                   A1      27

                   NC      28                    29      NC                                      NC

                                                                                                          0530_06

                   Figure 6. The 56-Lead TSOP Offers Compatibility between 2 and 4 Mbits

10                                SEE NEW DESIGN RECOMMENDATIONS
E                  2-MBIT SmartVoltage BOOT BLOCK FAMILY

1.5 Pin Descriptions

                                              Table 2. 28F200/002 Pin Descriptions

  Symbol   Type                                            Name and Function
A0A17    INPUT
                   ADDRESS INPUTS for memory addresses. Addresses are internally latched
A9        INPUT    during a write cycle. The 28F200 only has A0 A16 pins, while
                   the 28F002B has A0 A17.

                   ADDRESS INPUT: When A9 is at VHH the signature mode is accessed. During
                   this mode, A0 decodes between the manufacturer and device IDs. When BYTE#
                   is at a logic low, only the lower byte of the signatures are read. DQ15/A1 is a
                   don't care in the signature mode when BYTE# is low.

DQ0DQ7    INPUT/  DATA INPUTS/OUTPUTS: Inputs array data on the second CE# and WE# cycle
          OUTPUT   during a Program command. Inputs commands to the Command User Interface
                   when CE# and WE# are active. Data is internally latched during the write cycle.
                   Outputs array, Intelligent Identifier and status register data. The data pins float to
                   tri-state when the chip is de-selected or the outputs are disabled.

DQ8DQ15   INPUT/  DATA INPUTS/OUTPUTS: Inputs array data on the second CE# and WE# cycle
CE#       OUTPUT   during a Program command. Data is internally latched during the write cycle.
                   Outputs array data. The data pins float to tri-state when the chip is de-selected or
                   the outputs are disabled as in the byte-wide mode (BYTE# = "0"). In the byte-wide
                   mode DQ15/A1 becomes the lowest order address for data output on DQ0DQ7.
                   The 28F002B does not include these DQ8DQ15 pins.

          INPUT    CHIP ENABLE: Activates the device's control logic, input buffers, decoders and
                   sense amplifiers. CE# is active low. CE# high de-selects the memory device and
                   reduces power consumption to standby levels. If CE# and RP# are high, but not
                   at a CMOS high level, the standby current will increase due to current flow
                   through the CE# and RP# input stages.

OE#       INPUT OUTPUT ENABLE: Enables the device's outputs through the data buffers during
                       a read cycle. OE# is active low.

WE#       INPUT    WRITE ENABLE: Controls writes to the Command Register and array blocks.
                   WE# is active low. Addresses and data are latched on the rising edge of the WE#
                   pulse.

RP#       INPUT RESET/DEEP POWER-DOWN: Uses three voltage levels (VIL, VIH, and VHH) to

                   control two different functions: reset/deep power-down mode and boot block

                   unlocking. It is backwards-compatible with the BX/BL/BV products.

                   When RP# is at logic low, the device is in reset/deep power-down mode,
                   which puts the outputs at High-Z, resets the Write State Machine, and draws
                   minimum current.

                   When RP# is at logic high, the device is in standard operation. When RP#
                   transitions from logic-low to logic-high, the device defaults to the read array mode.

                   When RP# is at VHH, the boot block is unlocked and can be programmed or
                   erased. This overrides any control from the WP# input.

SEE NEW DESIGN RECOMMENDATIONS                                                                  11
2-MBIT SmartVoltage BOOT BLOCK FAMILY  E

  Symbol   Type            Table 2. 28F200/002 Pin Descriptions
WP#       INPUT
                                                         Name and Function
BYTE#     INPUT
                 WRITE PROTECT: Provides a method for unlocking the boot block in a system
VCC              without a 12 V supply.
VPP
GND              When WP# is at logic low, the boot block is locked, preventing program and
NC               erase operations to the boot block. If a program or erase operation is attempted
                 on the boot block when WP# is low, the corresponding status bit (bit 4 for
                 program, bit 5 for erase) will be set in the status register to indicate the operation
                 failed.

                 When WP# is at logic high, the boot block is unlocked and can be
                 programmed or erased.

                 NOTE: This feature is overridden and the boot block unlocked when RP# is at
                 VHH. See Section 3.4 for details on write protection.

                 BYTE# ENABLE: Not available on 28F002B. Controls whether the device
                 operates in the byte-wide mode (x8) or the word-wide mode (x16). BYTE# pin
                 must be controlled at CMOS levels to meet the CMOS current specification in the
                 standby mode.

                 When BYTE# is at logic low, the byte-wide mode is enabled, where data is
                 read and programmed on DQ0DQ7 and DQ15/A1 becomes the lowest order
                 address that decodes between the upper and lower byte. DQ8DQ14 are tri-stated
                 during the byte-wide mode.

                 When BYTE# is at logic high, the word-wide mode is enabled, where data is
                 read and programmed on DQ0DQ15.

                 DEVICE POWER SUPPLY: 5.0 V 10%, 3.3 V 0.3 V, 2.7 V3.6 V (BE/CE
                 only)

                 PROGRAM/ERASE POWER SUPPLY: For erasing memory array blocks or
                 programming data in each block, a voltage either of 5 V 10% or 12 V 5% must
                 be applied to this pin. When VPP < VPPLK all blocks are locked and protected
                 against Program and Erase commands.

                 GROUND: For all internal circuitry.

                 NO CONNECT: Pin may be driven or left floating.

12               SEE NEW DESIGN RECOMMENDATIONS
E                                                      2-MBIT SmartVoltage BOOT BLOCK FAMILY

2.0 PRODUCT DESCRIPTION                                2.1.2  TWO 8-KB PARAMETER BLOCKS

2.1 Memory Blocking Organization                       The boot block architecture includes parameter
                                                       blocks to facilitate storage of frequently updated
This product family features an asymmetrically-        small parameters that would normally require an
blocked architecture providing system memory           EEPROM. By using software techniques, the byte-
integration. Each erase block can be erased            rewrite functionality of EEPROMs can be emulated.
independently of the others up to 100,000 times for    These techniques are detailed in Intel's application
commercial temperature or up to 10,000 times for       note AP-604, Using Intel's Boot Block Flash
extended temperature. The block sizes have been        Memory Parameter Blocks to Replace EEPROM.
chosen to optimize their functionality for common      Each boot block component contains two parameter
applications of nonvolatile storage. The combination   blocks of 8 Kbytes (8,192 bytes) each. The
of block sizes in the boot block architecture allow    parameter blocks are not write-protectable.
the integration of several memories into a single
chip. For the address locations of the blocks, see     2.1.3  ONE 96-KB + ONE 128-KB MAIN
the memory maps in Figures 4 and 5.                           BLOCK

2.1.1  ONE 16-KB BOOT BLOCK                            After the allocation of address space to the boot
                                                       and parameter blocks, the remainder is divided into
The boot block is intended to replace a dedicated      main blocks for data or code storage. Each 2-Mbit
boot PROM in a microprocessor or microcontroller-      device contains one 96-Kbyte (98,304 byte) block
based system. The 16-Kbyte (16,384 bytes) boot         and one 128-Kbyte (131,072 byte) block. See the
block is located at either the top (denoted by -T      memory maps for each device for more information.
suffix) or the bottom (-B suffix) of the address map
to accommodate different microprocessor protocols
for boot code location. This boot block features
hardware controllable write-protection to protect the
crucial microprocessor boot code from accidental
modification. The protection of the boot block is
controlled using a combination of the VPP, RP#, and
WP# pins, as is detailed in Section 3.4.

SEE NEW DESIGN RECOMMENDATIONS                                                             13
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                             E

             28F200-T                          28F200-B

    1FFFFH       16-Kbyte BOOT BLOCK   1FFFFH     128-Kbyte MAIN BLOCK
             8-Kbyte PARAMETER BLOCK
    1E000H   8-Kbyte PARAMETER BLOCK   10000H      96-Kbyte MAIN BLOCK
    1DFFFH                             0FFFFH  8-Kbyte PARAMETER BLOCK
    1D000H       96-Kbyte MAIN BLOCK           8-Kbyte PARAMETER BLOCK
    1CFFFH                             04000H
    1C000H      128-Kbyte MAIN BLOCK   03FFFH      16-Kbyte BOOT BLOCK
    1BFFFH                             03000H
                                       02FFFH
     10000H                            02000H
    0FFFFH                             01FFFH

    00000H                             00000H

                                                                                                                       0530_07

NOTE: In x8 operation, the least significant system address should be connected to A-1. Memory maps are shown for x16
operation.

             Figure 7. Word-Wide x16-Mode Memory Maps

             28F002-T                          28F002-B

    3FFFFH       16-Kbyte BOOT BLOCK   3FFFFH     128-Kbyte MAIN BLOCK
             8-Kbyte PARAMETER BLOCK
    3C000H   8-Kbyte PARAMETER BLOCK   20000H      96-Kbyte MAIN BLOCK
    3BFFFH                             1FFFFH  8-Kbyte PARAMETER BLOCK
    3A000H       96-Kbyte MAIN BLOCK           8-Kbyte PARAMETER BLOCK
    39FFFH                             08000H
    38000H      128-Kbyte MAIN BLOCK   07FFFH      16-Kbyte BOOT BLOCK
    37FFFH                             06000H
                                       05FFFH
    20000H                             04000H
    1FFFFH                             03FFFH

    00000H                             00000H

                                                                                                                       0530_08

NOTE: These memory maps apply to the 28F002B or the 28F200 in x8 mode.

                                         Figure 8. Byte-Wide x8-Mode Memory Maps

14           SEE NEW DESIGN RECOMMENDATIONS
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3.0 PRODUCT FAMILY PRINCIPLES                        3.2 Read Operations
        OF OPERATION
                                                     3.2.1  READ ARRAY
Flash memory combines EPROM functionality with
in-circuit electrical program and erase. The boot    When RP# transitions from VIL (reset) to VIH, the
block flash family utilizes a Command User           device will be in the read array mode and will
Interface (CUI) and automated algorithms to          respond to the read control inputs (CE#, address
simplify program and erase operations. The CUI       inputs, and OE#) without any commands being
allows for 100% TTL-level control inputs, fixed      written to the CUI.
power supplies during erasure and programming,
and maximum EPROM compatibility.                     When the device is in the read array mode, five
                                                     control signals must be controlled to obtain data at
When VPP < VPPLK, the device will only successfully  the outputs.
execute the following commands: Read Array,
Read Status Register, Clear Status Register and       RP# must be logic high (VIH)
intelligent identifier mode. The device provides      WE# must be logic high (VIH)
standard EPROM read, standby and output disable       BYTE# must be logic high or logic low
operations. Manufacturer identification and device    CE# must be logic low (VIL)
identification data can be accessed through the CUI   OE must be logic low (VIL)
or through the standard EPROM A9 high voltage
access (VID) for PROM programming equipment.         In addition, the address of the desired location must
                                                     be applied to the address pins. Refer to Figures 15
The same EPROM read, standby and output              and 16 for the exact sequence and timing of these
disable functions are available when 5 V or 12 V is  signals.
applied to the VPP pin. In addition, 5 V or 12 V on
VPP allows program and erase of the device. All      If the device is not in read array mode, as would be
functions associated with altering memory contents:  the case after a program or erase operation, the
Program and Erase, Intelligent Identifier Read, and  Read Mode command (FFH) must be written to the
Read Status are accessed via the CUI.                CUI before reads can take place.

The internal Write State Machine (WSM) completely    During system design, consideration should be
automates program and erase, beginning operation     taken to ensure address and control inputs meet
signaled by the CUI and reporting status through     required input slew rates of <10 ns as defined in
the status register. The CUI handles the WE#         Figures 12 and 13.
interface to the data and address latches, as well
as system status requests during WSM operation.

3.1 Bus Operations

Flash memory reads, erases and programs in-
system via the local CPU. All bus cycles to or from
the flash memory conform to standard
microprocessor bus cycles. These bus operations
are summarized in Tables 3 and 4.

SEE NEW DESIGN RECOMMENDATIONS                                            15
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                                                    E

                           Table 3. Bus Operations for Word-Wide Mode (BYTE# = VIH)

       Mode                Notes RP# CE# OE# WE# A9                 A0               VPP                    DQ015
                                                                                                             DOUT
Read                       1,2,3 VIH  VIL  VIL  VIH          X      X                X                      High Z
                                                                                                            High Z
Output Disable                  VIH   VIL  VIH  VIH          X      X                X                      High Z
                                                                                                            0089 H
Standby                         VIH   VIH  X       X         X      X                X
                                                                                                              See
Deep Power-Down            9    VIL   X    X       X         X      X                X                      Table 5

Intelligent Identifier     4    VIH   VIL  VIL  VIH         VID     VIL              X                        DIN
(Mfr)

Intelligent Identifier     4,5  VIH   VIL  VIL  VIH         VID     VIH              X

(Device)

Write                      6,7,8 VIH  VIL  VIH     VIL       X      X                X

                           Table 4. Bus Operations for Byte-Wide Mode (BYTE# = VIL)

     Mode         Notes RP# CE# OE# WE# A9              A0       A1 VPP                DQ07               DQ814
                                                                                        DOUT                High Z
Read              1,2,3 VIH     VIL   VIL  VIH  X       X        X       X              High Z              High Z

Output                     VIH  VIL   VIH  VIH  X       X        X       X
Disable

Standby                    VIH  VIH   X    X    X       X        X       X High Z High Z

Deep Power-             9  VIL  X     X    X    X       X        X       X High Z High Z

Down

Intelligent             4  VIH  VIL   VIL  VIH  VID     VIL      X       X                89H High Z

Identifier (Mfr)

Intelligent       4,5      VIH  VIL   VIL  VIH  VID     VIH      X       X                See High Z
Identifier
(Device)                                                                                Table

                                                                                                         5

Write             6,7,8 VIH     VIL   VIH  VIL  X       X        X       X                DIN               High Z

NOTES:
1. Refer to DC Characteristics.
2. X can be VIL, VIH for control pins and addresses, VPPLK or VPPH for VPP.
3. See DC Characteristics for VPPLK, VPPH1, VPPH2, VHH, VID voltages.
4. Manufacturer and device codes may also be accessed via a CUI write sequence, A1A16 = X, A1A17 = X.
5. See Table 5 for device IDs.
6. Refer to Table 7 for valid DIN during a write operation.
7. Command writes for block erase or word/byte program are only executed when VPP = VPPH1 or VPPH2.
8. To program or erase the boot block, hold RP# at VHH or WP# at VIH. See Section 3.4.
9. RP# must be at GND 0.2 V to meet the maximum deep power-down current specified.

16                                    SEE NEW DESIGN RECOMMENDATIONS
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3.2.2  INTELLIGENT IDENTIFIERS                         3.3 Write Operations

To read the manufacturer and device codes, the         3.3.1    COMMAND USER INTERFACE (CUI)
device must be in intelligent identifier read mode,
which can be reached using two methods: by             The Command User Interface (CUI) is the interface
writing the Intelligent Identifier command (90H) or    between the microprocessor and the internal chip
by taking the A9 pin to VID. Once in intelligent       controller. Commands are written to the CUI using
identifier read mode, A0 = 0 outputs the manu-         standard microprocessor write timings. The
facturer's identification code and A0 = 1 outputs the  available commands are Read Array, Read
device code. In byte-wide mode, only the lower byte    Intelligent Identifier, Read Status Register, Clear
of the above signatures is read (DQ15/A1 is a         Status Register, Erase and Program (summarized
"don't care" in this mode). See Table 5 for product    in Tables 6 and 7). The three read modes are read
signatures. To return to read array mode, write a      array, intelligent identifier read, and status register
Read Array command (FFH).                              read. For Program or Erase commands, the CUI
                                                       informs the Write State Machine (WSM) that a
       Table 5. Intelligent Identifier Table           program or erase has been requested. During the
                                                       execution of a Program command, the WSM will
Product Mfr. ID        Device ID                       control the programming sequences and the CUI
                                                       will only respond to status reads. During an erase
                 -T               -B                   cycle, the CUI will respond to status reads and
                                                       erase suspend. After the WSM has completed its
                 (Top Boot) (Bottom Boot)              task, it will set the WSM Status bit to a "1" (ready),
                                                       which indicates that the CUI can respond to its full
28F200 0089 H 2274 H            2275 H                 command set. Note that after the WSM has
                                                       returned control to the CUI, the CUI will stay in the
28F002 89 H      7C H           7D H                   current command state until it receives another
                                                       command.

                                                       3.3.1.1  Command Function Description

                                                       Device operations are selected by writing specific
                                                       commands into the CUI. Tables 6 and 7 define the
                                                       available commands.

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                     Table 6. Command Codes and Descriptions

Code Device Mode                                    Description

    00  Invalid/ Unassigned commands that should not be used. Intel reserves the right to redefine

        Reserved these codes for future functions.

    FF Read Array Places the device in read array mode, so that array data will be output on the data
                                  pins.

    40  Program Sets the CUI into a state such that the next write will latch the Address and Data

        Set-Up registers on the rising edge and begin the program algorithm. The device then

                     defaults to the read status mode, where the device outputs status register data

                     when OE# is enabled. To read the array, issue a Read Array command.

                     To cancel a program operation after issuing a Program Set-Up command, write all
                     1's (FFH for x8, FFFFH for x16) to the CUI. This will return to read status register
                     mode after a standard program time without modifying array contents. If a program
                     operation has already been initiated to the WSM this command cannot cancel that
                     operation in progress.

    10  Alternate (See 40H/Program Set-Up)

        Prog Set-Up

    20  Erase        Prepares the CUI for the Erase Confirm command. If the next command is not an

        Set-Up Erase Confirm command, then the CUI will set both the Program Status (SR.4) and

                     Erase Status (SR.5) bits of the status register to a "1," place the device into the

                     read status register state, and wait for another command without modifying array

                     contents. This can be used to cancel an erase operation after the Erase Set-Up

                     command has been issued. If an operation has already been initiated to the WSM

                     this can not cancel that operation in progress.

D0      Erase        If the previous command was an Erase Set-Up command, then the CUI will latch

        Resume/ address and data, and begin erasing the block indicated on the address pins.

        Erase        During erase, the device will respond only to the Read Status Register and Erase

        Confirm Suspend commands and will output status register data when OE# is toggled low.

                     Status register data is updated by toggling either OE# or CE# low.

    B0  Erase        Valid only while an erase operation is in progress and will be ignored in any other

        Suspend circumstance. Issuing this command will begin to suspend erase operation. The

                     status register will indicate when the device reaches erase suspend mode. In this

                     mode, the CUI will respond only to the Read Array, Read Status Register, and

                     Erase Resume commands and the WSM will also set the WSM Status bit to a "1"

                     (ready). The WSM will continue to idle in the SUSPEND state, regardless of the

                     state of all input control pins except RP#, which will immediately shut down the

                     WSM and the remainder of the chip, if it is made active. During a suspend

                     operation, the data and address latches will remain closed, but the address pads

                     are able to drive the address into the read path. See Section 3.3.4.1.

    70 Read Status Puts the device into the read status register mode, so that reading the device
                Register outputs status register data, regardless of the address presented to the device.
                                 The device automatically enters this mode after program or erase has completed.
                                 This is one of the two commands that is executable while the WSM is operating.
                                 See Section 3.3.2.

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                        Table 6. Command Codes and Descriptions (Continued)

Code Device Mode                           Description

50 Clear Status The WSM can only set the Program Status and Erase Status bits in the status
            Register register to "1;" it cannot clear them to "0."

                        The status register operates in this fashion for two reasons. The first is to give the
                        host CPU the flexibility to read the status bits at any time. Second, when
                        programming a string of bytes, a single status register query after programming the
                        string may be more efficient, since it will return the accumulated error status of the
                        entire string. See Section 3.3.2.1.

90 Intelligent Puts the device into the intelligent identifier read mode, so that reading the device

Identifier              will output the manufacturer and device codes. (A0 = 0 for manufacturer,
                        A0 = 1 for device, all other address inputs are ignored). See Section 3.2.2.

                        Table 7. Command Bus Definitions

                              First Bus Cycle (1)              Second Bus Cycle (1)

           Command      Note Oper Addr                   Data  Oper          Addr                     Data
Read Array
Intelligent Identifier  1     Write    X                 FFH
Read Status Register
Clear Status Register   1, 2, 4 Write  X                 90H   Read          IA                        IID
Word/Byte Program                                                                                     SRD
Block Erase/Confirm     3     Write    X                 70H   Read          X
Erase Suspend
Erase Resume                  Write    X                 50H

                        1, 6, 7 Write  PA 40H/10H              Write         PA                       PD
                                                                                                      D0H
                        1, 5  Write    BA                20H   Write         BA

                              Write    X                 B0H

                              Write    X                 D0H

ADDRESS                       DATA
BA= Block Address             SRD= Status Register Data
IA= Identifier Address        IID= Identifier Data
PA= Program Address           PD= Program Data
X= Don't Care

NOTES:

1. Bus operations are defined in Tables 3 and 4.
2. IA = Identifier Address: A0 = 0 for manufacturer code, A0 = 1 for device code.
3. SRD = Data read from status register.
4. IID = Intelligent Identifier Data. Following the Intelligent Identifier command, two read operations access manufacturer and

      device codes.
5. BA = Address within the block being erased.
6. PA = Address to be programmed. PD = Data to be programmed at location PA.
7. Either 40H or 10H commands is valid.
8. When writing commands to the device, the upper data bus [DQ8DQ15] = X (28F200 only) which is either VIL or VIH, to

      minimize current draw.

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                           Table 8. Status Register Bit Definition

    WSMS            ESS    ES              DWS       VPPS  R                R  R

       7             6     5                  4      3     2                1  0

                                                                    NOTES:

SR.7 = WRITE STATE MACHINE STATUS                    Check Write State Machine bit first to determine
                                                     Word/Byte program or Block Erase completion,
          1 = Ready        (WSMS)                    before checking Program or Erase Status bits.

          0 = Busy

SR.6 = ERASE-SUSPEND STATUS (ESS)                    When Erase Suspend is issued, WSM halts
         1 = Erase Suspended                         execution and sets both WSMS and ESS bits to
         0 = Erase In Progress/Completed             "1." ESS bit remains set to "1" until an Erase
                                                     Resume command is issued.

SR.5 = ERASE STATUS (ES)                             When this bit is set to "1," WSM has applied the
         1 = Error In Block Erasure                  max number of erase pulses to the block and is
         0 = Successful Block Erase                  still unable to verify successful block erasure.

SR.4 = PROGRAM STATUS (DWS)                          When this bit is set to "1," WSM has attempted
         1 = Error in Byte/Word Program              but failed to program a byte or word.
         0 = Successful Byte/Word Program

SR.3 = VPP STATUS (VPPS)                             The VPP Status bit does not provide continuous
         1 = VPP Low Detect, Operation Abort         indication of VPP level. The WSM interrogates VPP
         0 = VPP OK                                  level only after the Program or Erase command
                                                     sequences have been entered, and informs the
                                                     system if VPP has not been switched on. The VPP
                                                     Status bit is not guaranteed to report accurate
                                                     feedback between VPPLK and VPPH.

SR.2SR.0 = RESERVED FOR FUTURE                      These bits are reserved for future use and should
         ENHANCEMENTS (R)                            be masked out when polling the status register.

3.3.2     STATUS REGISTER                            Important: The contents of the status register
                                                     are latched on the falling edge of OE# or CE#,
The device status register indicates when a          whichever occurs last in the read cycle. This
program or erase operation is complete, and the      prevents possible bus errors which might occur if
success or failure of that operation. To read the    status register contents change while being read.
status register write the Read Status (70H)          CE# or OE# must be toggled with each subsequent
command to the CUI. This causes all subsequent       status read, or the status register will not indicate
read operations to output data from the status       completion of a program or erase operation.
register until another command is written to the
CUI. To return to reading from the array, issue a    When the WSM is active, the SR.7 register will
Read Array (FFH) command.                            indicate the status of the WSM, and will also hold
                                                     the bits indicating whether or not the WSM was
The status register bits are output on DQ0DQ7, in   successful in performing the desired operation.
both byte-wide (x8) or word-wide (x16) mode. In the

word-wide mode the upper byte, DQ8DQ15,
outputs 00H during a Read Status command. In the

byte-wide mode, DQ8DQ14 are tri-stated and
DQ15/A1 retains the low order address function.

20                                   SEE NEW DESIGN RECOMMENDATIONS
E                                                        2-MBIT SmartVoltage BOOT BLOCK FAMILY

3.3.2.1  Clearing the Status Register                    The status register should be cleared before
                                                         attempting the next operation. Any CUI instruction
The WSM sets status bits 3 through 7 to "1," and         can follow after programming is completed;
clears bits 6 and 7 to "0," but cannot clear status      however, reads from the memory array or intelligent
bits 3 through 5 to "0." Bits 3 through 5 can only be    identifier cannot be accomplished until the CUI is
cleared by the controlling CPU through the use of        given the appropriate command.
the Clear Status Register (50H) command, because
these bits indicate various error conditions. By         3.3.4  ERASE MODE
allowing the system software to control the resetting
of these bits, several operations may be performed       To erase a block, write the Erase Set-Up and Erase
(such as cumulatively programming several bytes          Confirm commands to the CUI, along with the
or erasing multiple blocks in sequence) before           addresses identifying the block to be erased. These
reading the status register to determine if an error     addresses are latched internally when the Erase
occurred during that series. Clear the status register   Confirm command is issued. Block erasure results
before beginning another command or sequence.            in all bits within the block being set to "1." Only one
Note, again, that a Read Array command must be           block can be erased at a time.
issued before data can be read from the memory or
intelligent identifier.                                  The WSM will execute a sequence of internally
                                                         timed events to:

3.3.3    PROGRAM MODE

Programming is executed using a two-write                1. Program all bits within the block to "0."
sequence. The Program Set-Up command is written
to the CUI followed by a second write which              2. Verify that all bits within the block are
specifies the address and data to be programmed.              sufficiently programmed to "0."
The WSM will execute a sequence of internally
timed events to:                                         3. Erase all bits within the block to "1."

1. Program the desired bits of the addressed             4. Verify that all bits within the block are
     memory word or byte.                                     sufficiently erased.

2. Verify that the desired bits are sufficiently         While the erase sequence is executing, bit 7 of the
     programmed.                                         status register is a "0."

Programming of the memory results in specific bits       When the status register indicates that erasure is
within a byte or word being changed to a "0."            complete, check the erase status bit to verify that
                                                         the erase operation was successful. If the erase
If the user attempts to program "1"s, there will be no   operation was unsuccessful, bit 5 of the status
change of the memory cell content and no error           register will be set to a "1," indicating an Erase
occurs.                                                  Failure. If VPP was not within acceptable limits after
                                                         the Erase Confirm command is issued, the WSM
The status register indicates programming status:        will not execute an erase sequence; instead, bit 5 of
while the program sequence is executing, bit 7 of        the status register is set to a "1" to indicate an
the status register is a "0." The status register can    Erase Failure, and bit 3 is set to a "1" to identify that
be polled by toggling either CE# or OE#. While           VPP supply voltage was not within acceptable limits.
programming, the only valid command is Read
Status Register.                                         Clear the status register before attempting the next
                                                         operation. Any CUI instruction can follow after
When programming is complete, the program status         erasure is completed; however, reads from the
bits should be checked. If the programming               memory array, status register, or intelligent
operation was unsuccessful, bit 4 of the status          identifier cannot be accomplished until the CUI is
register is set to a "1" to indicate a Program Failure.  given the Read Array command.
If bit 3 is set to a "1," then VPP was not within
acceptable limits, and the WSM did not execute the
programming sequence.

SEE NEW DESIGN RECOMMENDATIONS                                              21
2-MBIT SmartVoltage BOOT BLOCK FAMILY                               E

3.3.4.1  Suspending and Resuming Erase                 3.4.2   WP# = VIL FOR BOOT BLOCK
                                                               LOCKING

Since an erase operation requires on the order of      When WP# = VIL, the boot block is locked and any
seconds to complete, an Erase Suspend command          program or erase operation to the boot block will
is provided to allow erase-sequence interruption in    result in an error in the status register. All other
order to read data from another block of the           blocks remain unlocked in this condition and can be
memory. Once the erase sequence is started,            programmed or erased normally. Note that this
writing the Erase Suspend command to the CUI           feature is overridden and the boot block unlocked
requests that the WSM pause the erase sequence         when RP# = VHH.
at a predetermined point in the erase algorithm. The
status register will indicate if/when the erase        3.4.3   RP# = VHH OR WP# = VIH FOR BOOT
operation has been suspended.                                  BLOCK UNLOCKING

At this point, a Read Array command can be written     Two methods can be used to unlock the boot block:
to the CUI in order to read data from blocks other     1. WP# = VIH
than that which is being suspended. The only other     2. RP# = VHH
valid command at this time is the Erase Resume
command or Read Status Register command.

During erase suspend mode, the chip can go into a      If both or either of these two conditions are met, the
pseudo-standby mode by taking CE# to VIH, which        boot block will be unlocked and can be
reduces active current draw.                           programmed or erased.

To resume the erase operation, enable the chip by      3.4.4   UPGRADE NOTE FOR 8-MBIT
taking CE# to VIL, then issuing the Erase Resume               44-PSOP PACKAGE
command, which continues the erase sequence to
completion. As with the end of a standard erase        If upgradability to 8 Mbit is required, note that the
operation, the status register must be read, cleared,  8-Mbit in the 44-PSOP does not have a WP#
and the next instruction issued in order to continue.  because no pins were available for the 8-Mbit
                                                       upgrade address. Thus, in this density-package
3.4 Boot Block Locking                                 combination only, VHH (12 V) on RP# is required to
                                                       unlock the boot block. Unlocking with a logic-level
The boot block family architecture features a          signal is not possible. If this functionality is
hardware-lockable boot block so that the kernel        required, and 12 V is not available, consider using
code for the system can be kept secure while the       the 48-TSOP package, which has a WP# pin and
parameter and main blocks are programmed and           can be unlocked with a logic-level signal. All other
erased independently as necessary. Only the boot       density-package combinations have WP# pins.
block can be locked independently from the other
blocks. The truth table, Table 9, clearly defines the         Table 9. Write Protection Truth Table
write protection methods.
                                                       VPP RP# WP#  Write Protection
                                                                         Provided

3.4.1    VPP = VIL FOR COMPLETE                        VIL     X    X All Blocks Locked
         PROTECTION
                                                                    X All Blocks Locked
For complete write protection of all blocks in the      VPPLK VIL          (Reset)
flash device, the VPP programming voltage can be
held low. When VPP is below VPPLK, any program or       VPPLK  VHH   X All Blocks Unlocked
erase operation will result in a error in the status    VPPLK  VIH  VIL Boot Block Locked
register.                                               VPPLK  VIH  VIH All Blocks Unlocked

22                               SEE NEW DESIGN RECOMMENDATIONS
E                                                  2-MBIT SmartVoltage BOOT BLOCK FAMILY

          Start                                        Bus    Command                Comments
                                                   Operation
      Write 40H,                                               Setup   Data = 40H
Word/Byte Address                                    Write   Program  Addr = Word/Byte to Program

  Write Word/Byte                                     Write   Program  Data = Data to Program
    Data/Address                                                       Addr = Location to Program
                                                      Read
         Read                                                          Status Register Data Toggle CE#
   Status Register                                                     or OE# to Update SRD

                            NO                     Standby             Check SR.7
       SR.7 = 1                                                        1 = WSM Ready
                                                                       0 = WSM Busy
             ?
                YES                                Repeat for subsequent word/byte program operations.
                                                   SR Full Status Check can be done after each word/byte program,
      Full Status
  Check if Desired                                   or after a sequence of word/byte programs.
                                                   Write FFH after the last program operation to reset device to
Word/Byte Program                                  read array mode.
      Complete

FULL STATUS CHECK PROCEDURE

Read Status Register                                   Bus    Command                Comments
  Data (See Above)                                 Operation

                                                   Standby             Check SR.3
                                                                       1 = VPP Low Detect
                          1
        SR.3 =                    VPP Range Error  Standby             Check SR.4
                                                                       1 = Word/Byte Program Error
                0               Word/Byte Program
                                         Error
                          1
        SR.4 =                                     SR.3 MUST be cleared, if set during a program attempt, before further
                                                     attempts are allowed by the Write State Machine.
                0
                                                   SR.4 is only cleared by the Clear Status Register Command, in cases
Word/Byte Program                                   where multiple bytes are programmed before full status is checked.
     Successful
                                                   If error is detected, clear the Status Register before attempting retry or
                                                     other error recovery.

                                                                                                                   0530_09

                                Figure 9. Automated Word/Byte Programming Flowchart

SEE NEW DESIGN RECOMMENDATIONS                                                                                                 23
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Start                                                                    Bus    Command      Comments
                                                                     Operation

  Write 20H,                                                         Write      Erase Setup  Data = 20H
Block Address                                                                                Addr = Within Block to Be Erased

Write D0H and                                                        Write       Erase       Data = D0H
Block Address                                                        Read       Confirm      Addr = Within Block to Be Erased

                                                                                             Status Register Data Toggle CE#
                                                                                             or OE# to Update Status Register

Read Status                                           Suspend Erase  Standby                 Check SR.7
  Register                                                   Loop                            1 = WSM Ready
                                                                                             0 = WSM Busy
                    0                  NO
   SR.7 =                                                            Repeat for subsequent block erasures.
                                          Suspend YES                Full Status Check can be done after each block erase, or after a
                                            Erase
                                                                      sequence of block erasures.
               1                                                     Write FFH after the last operation to reset device to read array mode.

   Full Status
Check if Desired

Block Erase
Complete

FULL STATUS CHECK PROCEDURE

         Read Status Register                                            Bus    Command      Comments
            Data (See Above)                                         Operation

                                    1                                Standby                 Check SR.3
                  SR.3 =                                                                     1 = VPP Low Detect

                         0               VPP Range Error             Standby                 Check SR.4,5
                                   1                                 Standby                 Both 1 = Command Sequence Error
                                       Command Sequence
                 SR.4,5 =                        Error                                       Check SR.5
                          0                                                                  1 = Block Erase Error
                                   1
                                       Block Erase Error             SR.3 MUST be cleared, if set during an erase attempt, before further
                   SR.5 =                                             attempts are allowed by the Write State Machine.
                          0
                                                                     SR.5 is only cleared by the Clear Status Register Command, in
        Block Erase Successful                                        cases where multiple blocks are erase before full status is checked.

24                                                                   If error is detected, clear the Status Register before attempting
                                                                      retry or other error recovery.

                                                                                                                                            0530_10

                                       Figure 10. Automated Block Erase Flowchart

                                       SEE NEW DESIGN RECOMMENDATIONS
E                                                2-MBIT SmartVoltage BOOT BLOCK FAMILY

   Start                                             Bus        Command                     Comments
Write B0H                                        Operation
                                                                EraSPseurosSgpureasnmpdend  Data = B0H
                                                     Write                                  Addr = X

                                                     Write      Read Status                 Data=70H
                                                     Read                                   Addr=X

Write 70H                                            Read                                   Status Register Data Toggle
                                                  Standby                                   CE# or OE# to Update Status
                                                                                            Register Data
                                                  Standby                                   Addr = X
                                                  Standby
Read Status Register                                                                        Check SR.7
                                                  StWanridteby                              1 = WSM Ready
                                                                                            0 = WSM Busy
                                                     RWeriated
  SR.7 =              0                                         Read Array                  Check SR.6
            1         0                              WReriated                              1 = Erase Suspended
                                                                                            0 = Erase Completed
  SR.6 =                        Erase Completed      Write
           1                                                    Read Array                  Data = FFH
                                                                                            Addr = X
Write FFH
                                                                Program                     Read array data from block
                                                                Resume                      other than the one being
                                                                                            programmed.

                                                                Erase Resume                Data = D0H
                                                                                            Addr = X

Read Array Data

Done                  No

Reading

               Yes        Write FFH
Write D0H

Erase Resumed             Read Array Data

                                                                                                                 0530_11

                          Figure 11. Erase Suspend/Resume Flowchart

SEE NEW DESIGN RECOMMENDATIONS                                                                                   25
2-MBIT SmartVoltage BOOT BLOCK FAMILY                          E

3.5 Power Consumption                                   During erase or program modes, RP# low will abort
                                                        either erase or program operations, but the memory
3.5.1  ACTIVE POWER                                     contents are no longer valid as the data has been
                                                        corrupted by the RP# function. As in the read mode
With CE# at a logic-low level and RP# at a logic-       above, all internal circuitry is turned off to achieve
high level, the device is placed in the active mode.    the power savings.
Refer to the DC Characteristics table for ICC current
values.                                                 RP# transitions to VIL, or turning power off to the
                                                        device will clear the status register.

3.5.2  AUTOMATIC POWER SAVINGS (APS)                    3.6 Power-Up/Down Operation

Automatic Power Savings (APS) provides low-             The device is protected against accidental block
power operation during active mode. Power               erasure or programming during power transitions.
Reduction Control (PRC) circuitry allows the device     Power supply sequencing is not required, since the
to put itself into a low current state when not being   device is indifferent as to which power supply, VPP
accessed. After data is read from the memory            or VCC, powers-up first. The CUI is reset to the read
array, PRC logic controls the device's power            mode after power-up, but the system must drop
consumption by entering the APS mode where              CE# low or present a new address to ensure valid
typical ICC current is less than 1 mA. The device       data at the outputs.
stays in this static state with outputs valid until a
new location is read.                                   A system designer must guard against spurious
                                                        writes when VCC voltages are above VLKO and VPP
3.5.3  STANDBY POWER                                    is active. Since both WE# and CE# must be low for
                                                        a command write, driving either signal to VIH will
With CE# at a logic-high level (VIH), and the CUI in    inhibit writes to the device. The CUI architecture
read mode, the memory is placed in standby mode,        provides additional protection since alteration of
which disables much of the device's circuitry and       memory contents can only occur after successful
substantially reduces power consumption. Outputs        completion of the two-step command sequences.
(DQ0DQ15 or DQ0DQ7) are placed in a high-             The device is also disabled until RP# is brought to
impedance state independent of the status of the        VIH, regardless of the state of its control inputs. By
OE# signal. When CE# is at logic-high level during      holding the device in reset (RP# connected to
erase or program operations, the device will            system PowerGood) during power-up/down, invalid
continue to perform the operation and consume           bus conditions during power-up can be masked,
corresponding active power until the operation is       providing yet another level of memory protection.
completed.

                                                        3.6.1  RP# CONNECTED TO SYSTEM
                                                               RESET
3.5.4  DEEP POWER-DOWN MODE

The SmartVoltage boot block family supports a low       The use of RP# during system reset is important
                                                        with automated program/erase devices because the
typical ICC in deep power-down mode, which turns        system expects to read from the flash memory
off all circuits to save power. This mode is activated  when it comes out of reset. If a CPU reset occurs
by the RP# pin when it is at a logic-low (GND          without a flash memory reset, proper CPU
0.2 V).                                                 initialization would not occur because the flash
                                                        memory may be providing status information
                              NOTE                      instead of array data. Intel's Flash memories allow
                                                        proper CPU initialization following a system reset
    Note: BYTE# pin must be at CMOS levels to           by connecting the RP# pin to the same RESET#
    meet the ICCD specification.                        signal that resets the system CPU.

During read modes, the RP# pin going low de-
selects the memory and places the output drivers in
a high impedance state. Recovery from the deep
power-down state, requires a minimum access time
of tPHQV (see AC Characteristics table).

26                     SEE NEW DESIGN RECOMMENDATIONS
E                                                     2-MBIT SmartVoltage BOOT BLOCK FAMILY

3.6.2  VCC, VPP AND RP# TRANSITIONS                   Transient current magnitudes depend on the device
                                                      outputs' capacitive and inductive loading. Two-line
The CUI latches commands as issued by system          control and proper decoupling capacitor selection
software and is not altered by VPP or CE#             will suppress these transient voltage peaks. Each
transitions or WSM actions. Its default state upon    flash device should have a 0.1 F ceramic
power-up, after exit from deep power-down mode,       capacitor connected between each VCC and GND,
or after VCC transitions above VLKO (lockout          and between its VPP and GND. These high-
voltage), is read array mode.                         frequency, inherently low-inductance capacitors
                                                      should be placed as close as possible to the
After any word/byte program or block erase            package leads.
operation is complete and even after VPP transitions
down to VPPLK, the CUI must be reset to read array    3.7.1  VPP TRACE ON PRINTED CIRCUIT
mode via the Read Array command if accesses to               BOARDS
the flash memory are desired.

Please refer to Intel's application note AP-617       Designing for in-system programming of the flash
Additional Flash Data Protection Using VPP, RP#,      memory requires special consideration of the VPP
and WP# for a circuit-level description of how to     power supply trace by the printed circuit board
implement the protection discussed in Section 3.6.    designer. The VPP pin supplies the flash memory
                                                      cells current for programming and erasing. One
3.7 Power Supply Decoupling                           should use similar trace widths and layout
                                                      considerations given to the VCC power supply trace.
Flash memory's power switching characteristics        Adequate VPP supply traces, and decoupling
require careful device decoupling methods. System     capacitors placed adjacent to the component, will
designers should consider three supply current        decrease spikes and overshoots.
issues:
1. Standby current levels (ICCS)
2. Active current levels (ICCR)
3. Transient peaks produced by falling and rising

     edges of CE#.

                                                                NOTE:

Table headings in the DC and AC characteristics tables (i.e., BV-60, BV-80, BV-120, TBV-80, TBE-
120) refer to the specific products listed below. See Section 5.0 for more information on product
naming and line items.

Abbreviation                         Applicable Product Names

BV-60         E28F002BV-T60, E28F002BV-B60, PA28F200BV-T60, PA28F200BV-B60,
              E28F200CV-T60, E28F200CV-B60, E28F200BV-T60, E28F200BV-B60

BV-80         E28F002BV-T80, E28F002BV-B80, PA28F200BV-T80, PA28F200BV-B80,
              E28F200CV-T80, E28F200CV-B80, E28F200BV-T80, E28F200BV-B80

BV-120 E28F002BV-T120, E28F002BV-B120, PA28F200BV-T120, PA28F200BV-B120

TBV-80        TE28F002BV-T80, TE28F002BV-B80, TB28F200BV-T80, TB28F200BV-B80,
              TE28F200CV-T80, TE28F200CV-B80, TE28F200BV-T80, TE28F200BV-B80

SEE NEW DESIGN RECOMMENDATIONS                                                                     27
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                              E

4.0 ELECTRICAL SPECIFICATIONS                                   NOTICE: This datasheet contains preliminary information on
                                                                new products in production. Do not finalize a design with
4.1 Absolute Maximum Ratings*                                   this information. Revised information will be published when
                                                                the product is available. Verify with your local Intel Sales
Commercial Operating Temperature                                office that you have the latest datasheet before finalizing a
     During Read .............................. 0 C to +70 C  design.
     During Block Erase
     and Word/Byte Program ............ 0 C to +70 C          * WARNING: Stressing the device beyond the "Absolute
     Temperature Under Bias ....... 10 C to +80 C            Maximum Ratings" may cause permanent damage. These
                                                                are stress ratings only. Operation beyond the "Operating
Extended Operating Temperature                                  Conditions" is not recommended and extended exposure
     During Read .......................... 40 C to +85 C    beyond the "Operating Conditions" may effect device
     During Block Erase                                         reliability.
     and Word/Byte Program ........ 40 C to +85 C
     Temperature Under Bias ....... 40 C to +85 C            NOTES:

Storage Temperature................. 65 C to +125 C          1. Operating temperature is for commercial product
Voltage on Any Pin                                                    defined by this specification.

     (except VCC, VPP, A9 and RP#)                              2. Minimum DC voltage is 0.5 V on input/output pins.
     with Respect to GND ........... 2.0 V to +7.0 V(2)              During transitions, this level may undershoot to 2.0 V
Voltage on Pin RP# or Pin A9                                          for periods
     with Respect to GND ....... 2.0 V to +13.5 V(2,3)               <20 ns. Maximum DC voltage on input/output pins is
VPP Program Voltage with Respect                                      VCC + 0.5 V which, during transitions, may overshoot to
     to GND during Block Erase                                        VCC + 2.0 V for periods <20 ns.
     and Word/Byte Program .. 2.0 V to +14.0 V(2,3)
VCC Supply Voltage                                              3. Maximum DC voltage on VPP may overshoot to +14.0 V
     with Respect to GND ........... 2.0 V to +7.0 V(2)              for periods <20 ns. Maximum DC voltage on RP# or A9
Output Short Circuit Current....................100 mA (4)            may overshoot to 13.5 V for periods <20 ns.

                                                                4. Output shorted for no more than one second. No more
                                                                      than one output shorted at a time.

4.2 Commercial Operating Conditions

            Table 10. Commercial Temperature and VCC Operating Conditions

    Symbol  Parameter                                           Notes  Min   Max   Units

TA          Operating Temperature                                      0     +70   C

VCC         3.3 V VCC Supply Voltage ( 0.3 V)                         3.0   3.6   Volts

            5 V VCC Supply Voltage (10%)                        1      4.50  5.50  Volts

            5 V VCC Supply Voltage (5%)                         2      4.75  5.25  Volts

NOTES:
1. 10% VCC specifications apply to the 60 ns, 80 ns and 120 ns product versions in their standard test configuration.
2. 5% VCC specifications apply to the 60 ns version in its high-speed test configuration.

28                                 SEE NEW DESIGN RECOMMENDATIONS
E                                                       2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.2.1   APPLYING VCC VOLTAGES                           required. If VCC ramps faster than 1V/100 s (0.01
                                                        V/s), then a delay of 2 s is required before
When applying VCC voltage to the device, a delay        initiating device operation. RP# = GND is
may be required before initiating device operation,     recommended during power-up to protect against
                                                        spurious write signals when VCC is between VLKO
depending on the VCC ramp rate. If VCC ramps            and VCCMIN.
slower than 1V/100 s (0.01 V/s) then no delay is

VCC Ramp Rate                                           Required Timing

1V/100 s     No delay required.

> 1V/100 s    A delay time of 2 s is required before any device operation is initiated, including read
               operations, command writes, program operations, and erase operations. This delay is

               measured beginning from the time VCC reaches VCCMIN (3.0 V for 3.3 0.3 V operation;
               and 4.5 V for 5 V operation).

NOTES:

1. These requirements must be strictly followed to guarantee all other read and write specifications.

2. To switch between 3.3 V and 5 V operation, the system should first transition VCC from the existing voltage range to GND,
      and then to the new voltage. Any time the VCC supply drops below VCCMIN, the chip may be reset, aborting any operations
      pending or in progress.

3. These guidelines must be followed for any VCC transition from GND.

4.3 Capacitance

TA = 25 C, f = 1 MHz

Symbol       Parameter     Note    Typ                                     Max  Unit      Conditions
                                                                                 pF   VIN = 0 V
CIN     Input Capacitance  1                         6                     8     pF   VOUT = 0 V

COUT    Output Capacitance 1, 2    10                                      12

NOTES:
1. Sampled, not 100% tested.
2. For the 28F002B, address pin A10 follows the COUT capacitance numbers.

SEE NEW DESIGN RECOMMENDATIONS                                                                        29
2-MBIT SmartVoltage BOOT BLOCK FAMILY                              E

4.4 DC Characteristics--Commercial

                               Prod    BV-60
                                       BV-80
                                       BV-120

Sym   Parameter                VCC    3.3 0.3 V 5 V 10%  Unit  Test Conditions
                               Note
                                      Typ Max Typ Max
                                 1
IIL   Input Load Current               1.0    1.0         A VCC = VCC Max
                                                                     VIN = VCC or GND
ILO Output Leakage Current 1          10      10
                                                             A VCC = VCC Max
ICCS VCC Standby Current       1,3    0.4 1.5 0.8 2.0                VIN = VCC or GND

                                      60 110 50 130          mA VCC = VCC Max
                                                                     CE# = RP# = BYTE# =
ICCD VCC Deep Power-Down       1      0.2 8 0.2 8                        WP# = VIH

      Current                                                A VCC = VCC Max
                                                                     CE# = RP# = VCC
ICCR VCC Read Current for      1,5,6  15 30 50 60                        0.2 V
          Word or Byte
                                                             A VCC = VCC Max
ICCW  VCC Program Current for  1,4    15 30 55 65                    VIN = VCC or GND
      Word or Byte                                                   RP# = GND 0.2 V
                                      13 30 30 50
ICCE VCC Erase Current         1,4    10 25 30 45            mA CMOS INPUTS
                                      13 30 18 35                    VCC = VCC Max
                                      10 25 18 30                    CE# = GND, OE# = VCC
                                                                     f = 10 MHz (5 V),
                                                                         5 MHz (3.3 V)
                                                                     IOUT = 0 mA, Inputs =
                                                                         GND 0.2 V or VCC
                                                                         0.2 V

                                                             mA TTL INPUTS
                                                                     VCC = VCC Max
                                                                     CE# = VIL, OE# = VIH
                                                                     f = 10 MHz (5 V),
                                                                         5 MHz (3.3 V)
                                                                     IOUT = 0 mA, Inputs =
                                                                         VIL or VIH

                                                             mA VPP = VPPH1 (at 5 V)
                                                                     Program in Progress

                                                             mA VPP = VPPH2 (at 12 V)
                                                                     Program in Progress

                                                             mA VPP = VPPH1 (at 5 V)
                                                                     Block Erase in Progress

                                                             mA VPP = VPPH2 (at 12 V)
                                                                     Block Erase in Progress

30                                SEE NEW DESIGN RECOMMENDATIONS
E                                     2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.4 DC Characteristics--Commercial (Continued)

Sym    Parameter            Prod                BV-60    Unit  Test Conditions
                                                BV-80
                            VCC                BV-120
                            Note
                                  3.3 0.3 V 5 V 10%

                                  Typ Max Typ Max

ICCES  VCC Erase Suspend    1,2   3   8.0  5    10       mA CE# = VIH
       Current                                                   Block Erase Suspend

IPPS VPP Standby Current    1 0.5 15 0.5 10      A VPP < VPPH2
                            1 0.2 5.0 0.2 5.0
IPPD   VPP Deep Power-Down                               A RP# = GND 0.2 V
       Current
                                                         A VPP  VPPH2
IPPR VPP Read Current       1     50 200 30 200          mA VPP = VPPH1 (at 5 V)

IPPW VPP Program Current for 1,4  13  30   13   25               Program in Progress

       Word or Byte                                              VPP = VPPH2 (at 12 V)
                                                                 Program in Progress
                                  8   25   8    20       mA VPP = VPPH1 (at 5 V)
                                                                 Block Erase in Progress
IPPE VPP Erase Current      1,4 13 30 10 20                      VPP = VPPH2 (at 12 V)
                                                                 Block Erase in Progress
                                  8   25   5    15       A VPP = VPPH
                                                                 Block Erase Suspend in
IPPES VPP Erase             1     50 200 30 200
          Suspend Current                                            Progress

IRP# RP# Boot Block Unlock 1,4        500       500      A RP# = VHH

       Current                                           A A9 = VID

IID    A9 Intelligent       1,4       500       500

       Identifier Current

SEE NEW DESIGN RECOMMENDATIONS                                                  31
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                   E

4.4 DC Characteristics--Commercial (Continued)

                                   Prod          BV-60
                                                 BV-80
                                                 BV-120

Sym  Parameter                     VCC 3.3 0.3 V 5 V 10% Unit Test Conditions

                                   Note Min Max Min Max

VID A9 Intelligent Identifier            11.4 12.6 11.4 12.6 V
          Voltage

VIL Input Low Voltage                    0.5 0.8 0.5 0.8 V
VIH Input High Voltage
VOL Output Low Voltage                   2.0 VCC + 2.0 VCC + V
VOH1 Output High Voltage (TTL)
VOH2 Output High Voltage (CMOS)                  0.5V          0.5V

                                                 0.45          0.45  V VCC = VCC Min
                                                                            IOL = 5.8 mA

                                         2.4           2.4           V VCC = VCC Min
                                                                            IOH = 2.5 mA

                                         0.85         0.85         V VCC = VCC Min
                                          VCC           VCC                 IOH = 2.5 mA

                                         VCC          VCC          V VCC = VCC Min
                                         0.4V          0.4V                 IOH = 100 A

VPPLK VPP Lock-Out Voltage         3 0.0 1.5 0.0 1.5 V Total Write Protect

VPPH1 VPP (Prog/Erase Operations)        4.5 5.5 4.5 5.5             V VPP at 5 V

VPPH2 VPP (Prog/Erase Operations)        11.4 12.6 11.4 12.6 V VPP at 12 V

VLKO VCC Erase/Prog Lock Voltage 8       2.0           2.0           V

VHH RP# Unlock Voltage                   11.4 12.6 11.4 12.6 V Boot Block Unlock

NOTES:

1. All currents are in RMS unless otherwise noted. Typical values at VCC = 5.0 V, T = +25 C. These currents are valid for all
    product versions (packages and speeds).

2. ICCES is specified with the device deselected. If the device is read while in erase suspend mode, current draw is the sum of
    ICCES and ICCR.

3. Block erases and word/byte programs are inhibited when VPP = VPPLK, and not guaranteed in the range between VPPH1 and
    VPPLK.

4. Sampled, not 100% tested.

5. Automatic Power Savings (APS) reduces ICCR to less than 1 mA typical, in static operation.
6. CMOS Inputs are either VCC 0.2 V or GND 0.2 V. TTL Inputs are either VIL or VIH.
7. For the 28F002B, address pin A10 follows the COUT capacitance numbers.
8. For all BV/CV parts, VLKO = 2.0 V for both 3.3 V and 5 V operations.

32                                 SEE NEW DESIGN RECOMMENDATIONS
E                                                    2-MBIT SmartVoltage BOOT BLOCK FAMILY

       3.0

             INPUT            1.5           TEST POINTS                   1.5 OUTPUT

               0.0

NOTE:
AC test inputs are driven at 3.0 V for a logic "1" and 0.0 V for a logic "0." Input timing begins, and output timing ends, at 1.5 V.
Input rise and fall times (10% to 90%) <10 ns.

                                                                                                                                                                                                                                                                                              0530_12

                                      Figure 12. 3.3 V Inputs and Measurement Points

       2.4                         2.0                                    2.0
                                                                               OUTPUT
             INPUT                               TEST POINTS

       0.45                        0.8                                    0.8

NOTE:

AC test inputs are driven at VOH (2.4 VTTL) for a logic "1" and VOL (0.45 VTTL) for a logic "0." Input timing begins at VIH (2.0 VTTL)
and VIL (0.8 VTTL) . Output timing ends at VIH and VIL. Input rise and fall times (10% to 90%) <10 ns.

                                                                                                                                                                                                                                                                                              0530_13

                    Figure 13. 5 V Inputs and Measurement Points

                  VCC                                Test Configuration Component Values
                          R1
                                                     Test Configuration CL (pF) R1 () R2 ()
             CL
                          R2                         3.3 V Standard Test       50        990 770

                                                     5 V Standard Test         100 580 390

DEVICE                                      OUT      5 V High-Speed Test       30        580 390
UNDER
                                                     NOTE: CL includes jig capacitance.
TEST

                                            0530_14

NOTE: See table for component values.

             Figure 14. Test Configuration

SEE NEW DESIGN RECOMMENDATIONS                                                            33
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                         E

4.5 AC Characteristics--Commercial

                                Prod                        BV-60
                                                         5 V 5%(6)
Sym            Parameter        VCC   3.3 0.3 V(5)                      5 V 10%(7) Unit
                                Load       50 pF             30 pF
                                                        Min Max              100 pF
                                      Min Max           60
                                Note  110                                 Min Max
                                                                     60
tAVAV Read Cycle Time                              110               60   70            ns
                                                   110              0.45
tAVQV Address to Output Delay                      0.8               30       70 ns
                                                   65    0
tELQV CE# to Output Delay       2      0                             20       70 ns
                                                   45    0
tPHQV RP# to Output Delay              0                             20       0.45 s
                                                   45    0
tGLQV OE# to Output Delay       2      0                                      35 ns
                                                         0
tELQX CE# to Output in Low Z    3      0                                  0             ns
                                                                      5
tEHQZ CE# to Output in High Z   3                   5                         20 ns
                                                                     60
tGLQX OE# to Output in Low Z    3                  110               20   0             ns
                                                   45
tGHQZ OE# to Output in High Z   3                       60                    20 ns
                                      150                            60
tOH Output Hold from Address,   3                  150                    0             ns

       CE#, or OE# Change,

       Whichever Occurs First

tELFL CE# Low to BYTE# High or 3                                          0             ns
tELFH Low

tAVFL Address to BYTE# High or  3                                                    5  ns

       Low

tFLQV BYTE# to Output Delay     3,4                                           70 ns
tFHQV                                                                         25 ns

tFLQZ BYTE# Low to Output in    3

       High Z

tPLPH Reset Pulse Width Low     8                                         60            ns

tPLQZ RP# Low to Output High-Z                                                60 ns

34                              SEE NEW DESIGN RECOMMENDATIONS
E                                          2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.5 AC Characteristics--Commercial (Continued)

                                Prod        BV-80                    BV-120

Sym            Parameter        VCC 3.3 0.3V(5) 5V 10%(7) 3.3 0.3V(5) 5V 10%(7) Unit

                                Load 50 pF         100 pF     50 pF     100 pF

                                Notes Min Max Min Max Min Max Min Max

tAVAV Read Cycle Time                 150       80         180          120     ns

tAVQV Address to Output Delay              150      80          180          120 ns

tELQV CE# to Output Delay       2          150      80          180          120 ns

tPHQV RP# to Output Delay                  0.8      0.45        0.8          0.45 s

tGLQV OE# to Output Delay       2          90       40          90           40 ns

tELQX CE# to Output in Low Z    3     0         0          0            0       ns

tEHQZ CE# to Output in High Z   3          45       20          45           25 ns

tGLQX OE# to Output in Low Z    3     0         0          0            0       ns

tGHQZ OE# to Output in High Z   3          45       20          45           20 ns

tOH Output Hold from Address,   3     0         0          0            0       ns

       CE#, or OE# Change,

       Whichever Occurs First

tELFL CE# Low to BYTE# High or 3      0         0          0            0       ns

tELFH Low

tAVFL Address to BYTE# High or  3           5       5                5       5 ns

       Low

tFLQV BYTE# to Output Delay     3,4        150      80          180          120 ns
tFHQV

tFLQZ BYTE# Low to Output in    3          60       30          60           30 ns

       High Z

tPLPH Reset Pulse Width Low     8 150           60         150          60      ns

tPLQZ RP# Low to Output High-Z             150      60          150          60 ns

NOTES:
1. See AC Input/Output Reference Waveform for timing measurements.
2. OE# may be delayed up to tCEtOE after the falling edge of CE# without impact on tCE.
3. Sampled, but not 100% tested.
4. tFLQV, BYTE# switching low to valid output delay will be equal to tAVQV, measured from the time DQ15/A1 becomes valid.
5. See Test Configuration (Figure 14), 3.3 V Standard Test component values.
6. See Test Configuration (Figure 14), 5 V High-Speed Test component values.
7. See Test Configuration (Figure 14), 5 V Standard Test component values.
8. The specification tPLPH is the minimum time that RP# must be held low in order to product a valid reset of the device.

SEE NEW DESIGN RECOMMENDATIONS                                                                                              35
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                                                   E

              VIH                      Device and                        Data            Standby
    ADDRESSES (A)                  Address Selection                     Valid
                                                                                                       t EHQZ
              VIL                      Address Stable          t AVAV                                 tGHQZ
                                                                                   tOH
    CE# (E) VIH                                                                                         High Z

              VIL
    OE# (G)VIH

              VIL                                  t GLQX  t GLQV
    WE# (WV) IH                                            t ELQV

              VIL         High Z           t ELQX              Valid Output

               VOH                         t AVQV
    DATA (D/Q)

               VOL

    RP#(P) VIH                     t PHQV

             VIL

                                                                                                                0530_15

                          Figure 15. AC Waveforms for Read Operations

                     VIH  Standby                 Device                    Data
                                           Address Selection                Valid
    ADDRESSES (A)
                     VIL                       Address Stable     t AVAV

    CE# (E)  VIH

             VIL                                   tAVFL                                                  t EHQZ
                                                                                                          t GHQZ
    OE# (G)  VIH                   t ELFL
                                                                                                        High Z
             VIL                                                                                        High Z
                                                                                                        High Z
    BYTE# (F) VIH
                                                                                                                                   0530_16
             VIL                                               t
                                                               t
                                                                  GLQV
                                                                  ELQV

                     VOH                                       t GLQX                        t OH
    DATA (D/Q)
                          High Z                   t ELQX         Data Output              Data Output
     (DQ0-DQ7)            High Z                   t AVQV         on DQ0-DQ7              on DQ0-DQ7
                          High Z
                     VOL                                             Data Output            t AVQV
                                                                    on DQ8-DQ14
                     VOH                                                           Address Input
    DATA (D/Q)                                             t FLQZ

    (DQ8-DQ14)                                                 Data Output
                                                                 on DQ15
                     VOL

                     VOH

    (DQ15/A-1)

                     VOL

                          Figure 16. BYTE# Timing Diagram for Read Operations

36                                         SEE NEW DESIGN RECOMMENDATIONS
E                                           2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.6 AC Characteristics--WE#-Controlled Write Operations(1)--Commercial

                                     Prod                      BV-60

  Sym         Parameter              VCC    3.3 0.3 V(9)  5 V 5%(10)    5 V 10%(10) Unit
                                     Load
tAVAV                                           50 pF           30 pF          100 pF
tPHWL
tELWL                                Note   Min  Max        Min   Max       Min   Max
tPHHWH
        Write Cycle Time                    110             60              70         ns
tVPWH
tAVWH   RP# Setup to WE# Going Low          0.8             0.45            0.45       s

tDVWH   CE# Setup to WE# Going Low          0               0               0          ns
tWLWH
tWHDX   Boot Block Lock Setup to WE# 6,8    200             100             100        ns
tWHAX   Going High
                                            200             100             100        ns
tWHEH   VPP Setup to WE# Going High 5,8     90              50
tWHWL
tWHQV1  Address Setup to WE# Going   3                                      50         ns
tWHQV2
tWHQV3  High
tWHQV4
tQVVL   Data Setup to WE# Going High 4      90              50              50         ns
tQVPH                                       90              50
tPHBR   WE# Pulse Width                     0               0               50         ns
                                            0               0
        Data Hold Time from WE# High 4                                      0          ns

        Address Hold Time from WE#   3                                      0          ns

        High

        CE# Hold Time from WE# High          0               0              0          ns
                                            20              10
        WE# Pulse Width High                 6               6              20         ns
                                            0.3             0.3
        Duration of Word/Byte Program 2,5   0.3             0.3             6          s
                                            0.6             0.6
        Duration of Erase (Boot)     2,5,6   0               0              0.3        s
                                             0               0
        Duration of Erase (Parameter) 2,5                                   0.3        s
                                                       200             100
        Duration of Erase (Main)     2,5                                    0.6        s

        VPP Hold from Valid SRD      5,8                                    0          ns

        RP# VHH Hold from Valid SRD 6,8                                     0          ns

        Boot-Block Lock Delay        7,8                                          100 ns

SEE NEW DESIGN RECOMMENDATIONS                                                         37
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                          E

4.6 AC Characteristics--WE#-Controlled Write Operations(1)--Commercial
           (Continued)

                                  Prod        BV-80                    BV-120

    Sym        Parameter          VCC 3.3 0.3V(9) 5V10%(11) 3.3 0.3V(9) 5V10%(11) Unit

                                  Load 50 pF         100 pF     50 pF  100 pF

                                  Notes Min Max Min Max Min Max Min Max

tAVAV    Write Cycle Time               150       80         180       120     ns
tPHWL
         RP# Setup to WE# Going         0.8       0.45       0.8       0.45    s
         Low

tELWL CE# Setup to WE# Going            0         0          0         0       ns

         Low

tPHHWH Boot Block Lock Setup to 6,8 200           100        200       100     ns

         WE# Going High

tVPWH    VPP Setup to WE# Going   5,8 200         100        200       100     ns
         High

tAVWH Address Setup to WE#        3 120           50         150       50      ns

         Going High

tDVWH Data Setup to WE# Going 4 120               50         150       50      ns

         High

tWLWH WE# Pulse Width                   120       50         150       50      ns

tWHDX Data Hold Time from         4     0         0          0         0       ns

         WE# High

tWHAX Address Hold Time from      3     0         0          0         0       ns

         WE# High

tWHEH CE# Hold Time from WE#            0         0          0         0       ns

         High

tWHWL WE# Pulse Width High              30        30         30        30      ns

tWHQV1 Word/Byte Program Time 2,5       6         6          6         6       s

tWHQV2 Erase Duration (Boot)      2,5,6 0.3       0.3        0.3       0.3     s

tWHQV3 Erase Duration (Param)     2,5 0.3         0.3        0.3       0.3     s

tWHQV4 Erase Duration (Main)      2,5 0.6         0.6        0.6       0.6     s

tQVVL VPP Hold from Valid SRD 5,8       0         0          0         0       ns

tQVPH    RP# VHH Hold from Valid  6,8   0         0          0         0       ns
         SRD

tPHBR Boot-Block Lock Delay       7,8        200        100       200          100 ns

38                                SEE NEW DESIGN RECOMMENDATIONS
E                                                         2-MBIT SmartVoltage BOOT BLOCK FAMILY

NOTES:
1. Read timing characteristics during program and erase operations are the same as during read-only operations. Refer to AC

    Characteristics during read mode.
2. The on-chip WSM completely automates program/erase operations; program/erase algorithms are now controlled internally

    which includes verify and margining operations.

3. Refer to command definition table for valid AIN. (Table 7)
4. Refer to command definition table for valid DIN. (Table 7)
5. Program/erase durations are measured to valid SRD data (successful operation, SR.7 = 1).

6. For boot block program/erase, RP# should be held at VHH or WP# should be held at VIH until operation completes
    successfully.

7. Time tPHBR is required for successful locking of the boot block.
8. Sampled, but not 100% tested.
9. See Test Configuration (Figure 14), 3.3 V Standard Test component values.
10. See Test Configuration (Figure 14), 5 V High-Speed Test component values.
11. See Test Configuration (Figure 14), 5 V Standard Test component values.

                              1            2          3         4        5             6
                      VIH                AIN         AIN  tWHAX
                                         t AVAV  tAVWH
        ADDRESSES (A)

                      VIL
                      VIH

              CE# (E)

                 VIL  t  ELWL                    tWHEH
                 VIH
        OE# (G)

                 VIL                             tWHWL    t WHQV1,2,3,4
                 VIH

        WE# (W)

                 VIL                             tWLWH
                                                 t DVWH
                 VIH           High Z    DIN     t WHDX                  Valid         DIN
                                                                         SRD
        DATA (D/Q)                                        DIN

                 VIL                                         tPHHWH

        6.5V VHH                 t PHWL                                         tQVPH

        RP# (P) VIH

                 VIL

                 VIH

        WP# VIL                                                             t QVVL

                 VPPH2                                    t VPWH

        V (V)    VPPH1

          PP     VPPLK

                 VIL

NOTES:

1. VCC Power-Up and Standby.
2. Write program or Erase Set-Up Command.

3. Write Valid Address and Data (Program) or Erase Confirm Command.

4. Automated Program or Erase Delay.

5. Read Status Register Data.

6. Write Read Array Command.

                 Figure 17. AC Waveforms for Write Operations (WE#Controlled Writes)       0530_17

SEE NEW DESIGN RECOMMENDATIONS                                                               39
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                            E

4.7 AC Characteristics--CE#-Controlled Write Operations(1, 12)--Commercial

    Sym        Parameter             Prod  3.3 0.3 V(9)      BV-60       5 V 10%(11) Unit
                                     VCC       50 pF       5 V 5%(10)        100 pF
                                     Load
                                     Note  Min Max             30 pF       Min Max
                                                           Min Max
tAVAV Write Cycle Time                     110              60             70    ns
                                                           0.45
tPHEL RP# High Recovery to CE#             0.8                             0.45  s
                                                             0
         Going Low                                         100

tWLEL WE# Setup to CE# Going Low           0               100             0     ns
                                                            50
tPHHEH Boot Block Lock Setup to CE# 6,8 200                                100   ns
             Going High                                     50
                                                            50
tVPEH VPP Setup to CE# Going High    5,8 200                 0             100   ns
                                                             0
tAVEH    Address Setup to CE# Going  3     90                              50    ns
         High                                                0
                                                            10
tDVEH Data Setup to CE# Going High   4     90                6             50    ns

tELEH CE# Pulse Width                      90              0.3             50    ns
                                                           0.3
tEHDX Data Hold Time from CE# High 4       0               0.6             0     ns
                                                             0
tEHAX Address Hold Time from CE#     3     0                 0             0     ns

         High                                                         100

tEHWH WE # Hold Time from CE# High         0                               0     ns

tEHEL CE# Pulse Width High                 20                              20    ns

tEHQV1 Duration of Word/Byte         2,5   6                               6     s
             Programming Operation

tEHQV2   Erase Duration (Boot)       2,5,6 0.3                             0.3   s
tEHQV3   Erase Duration (Param)
tEHQV4   Erase Duration(Main)        2,5 0.3                               0.3   s
tQVVL    VPP Hold from Valid SRD
tQVPH    RP# VHH Hold from           2,5 0.6                               0.6   s
         Valid SRD
tPHBR    Boot-Block Lock Delay       5,8   0                               0     ns

                                     6,8   0                               0     ns

                                     7,8        200                              100 ns

40                                   SEE NEW DESIGN RECOMMENDATIONS
E                                          2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.7 AC Characteristics--CE#-Controlled Write Operations(1, 12)--Commercial
          (Continued)

                                Prod        BV-80                    BV-120

  Sym         Parameter         VCC 3.3 0.3V(9) 5V10%(11) 3.3 0.3V(9) 5V10%(11) Unit

tAVAV                           Load 50 pF         100 pF     50 pF  100 pF
tPHEL
tWLEL                           Notes Min Max Min Max Min Max Min Max
tPHHEH
tVPEH   Write Cycle Time              150       80         180       120     ns
tAVEH
tDVEH   RP# High Recovery to          0.8       0.45       0.8       0.45    s
tELEH   CE# Going Low
tEHDX
tEHAX   WE# Setup to CE# Going        0         0          0         0       ns
tEHWH
tEHEL   Low
tEHQV1
        Boot Block Lock Setup to 6,8 200        100        200       100     ns
tEHQV2
tEHQV3  CE# Going High
tEHQV4
tQVVL   VPP Setup to CE# Going 5,8 200          100        200       100     ns
tQVPH   High
tPHBR
        Address Setup to CE#    3 120           50         150       50      ns

        Going High

        Data Setup to CE# Going 4 120           50         150       50      ns

        High

        CE# Pulse Width               120       50         150       50      ns

        Data Hold Time from CE# 4     0         0          0         0       ns

        High

        Address Hold Time from  3     0         0          0         0       ns

        CE# High

        WE # Hold Time from           0         0          0         0       ns
        CE# High

        CE# Pulse Width High          30        30         30        30      ns

        Duration of Word/Byte   2,5 6           6          6         6       s

        Programming Operation

        Erase Duration (Boot)   2,5,6 0.3       0.3        0.3       0.3     s

        Erase Duration (Param) 2,5 0.3          0.3        0.3       0.3     s

        Erase Duration(Main)    2,5 0.6         0.6        0.6       0.6     s

        VPP Hold from Valid SRD 5,8   0         0          0         0       ns

        RP# VHH Hold from       6,8   0         0          0         0       ns

        Valid SRD

        Boot-Block Lock Delay   7,8        200        100       200          100 ns

SEE NEW DESIGN RECOMMENDATIONS                                               41
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                                     E

NOTES:

See AC Characteristics--WE#-Controlled Write Operations for notes 1 through 11.

12. Chip-Enable controlled writes: write operations are driven by the valid combination of CE# and WE# in systems where
    CE# defines the write pulse-width (within a longer WE# timing waveform), all set-up, hold and inactive WE# times should
    be measured relative to the CE# waveform.

                               1            2          3         4        5          6
                       VIH                AIN         AIN  t EHAX
                                          t AVAV  t AVEH
        ADDRESSES (A)

                       VIL

                       VIH

              WE# (W)

                 VIL   t  WLEL                    tEHWH
                 VIH
        OE# (G)

                  VIL                             t EHEL   t EHQV1,2,3,4

                  VIH

        CE# (E)

                 VIL                              t ELEH

                                                  t DVEH

                  VIH          High Z     DIN     t EHDX                  Valid      DIN
                                                            DIN           SRD
        DATA (D/Q)
                                                              tPHHEH
                  VIL

        6.5V VHH                  t PHEL                                     tQVPH

        RP# (P) VIH

                 VIL
                 VIH

        WP# VIL

                 VPPH 2                                    t VPEH            t QVVL

        V (V)    VPPH1
          PP
                 VPPLK

                 VIL

NOTES:

1. VCC Power-Up and Standby.
2. Write program or Erase Set-Up Command.

3. Write Valid Address and Data (Program) or Erase Confirm Command.

4. Automated Program or Erase Delay.

5. Read Status Register Data.

6. Write Read Array Command.

                                                                                          0530_18

        Figure 18. Alternate AC Waveforms for Write Operations (CE#Controlled Writes)

42                                                SEE NEW DESIGN RECOMMENDATIONS
E                                           2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.8 Erase and Program Timings--Commercial

TA = 0 C to +70 C

                          VPP                5 V 10%              12 V 5%
                          VCC     3.3 0.3 V 5 V 10%  3.3 0.3 V 5 V 10%
        Parameter                 Typ Max Typ Max        Typ Max Typ Max Unit

Boot/Parameter Block Erase Time   0.84 7 0.8 7 0.44 7 0.34 7 s

Main Block Erase Time             2.4 14 1.9 14 1.3 14 1.1 14 s

Main Block Program Time (Byte)    1.7       1.8          1.6                    1.2         s

Main Block Program Time (Word)    1.1       0.9          0.8                    0.6         s

Byte Program Time                 10        10           8                      8           s

Word Program Time                 13        13           8                      8           s

NOTES:

1. All numbers are sampled, not 100% tested.

2. Max erase times are specified under worst case conditions. The max erase times are tested at the same value
      independent of VCC and VPP. See Note 3 for typical conditions.

3. Typical conditions are +25 C with VCC and VPP at the center of the specified voltage range. Production programming using
      VCC = 5.0 V, VPP = 12.0 V typically results in a 60% reduction in programming time.

4. Contact your Intel representative for information regarding maximum byte/word program specifications.

4.9 Extended Operating Conditions

                   Table 11. Extended Temperature and VCC Operating Conditions

Symbol                 Parameter            Notes        Min   Max                   Units

TA      Operating Temperature                            40   +85                   C

VCC     3.3 V VCC Supply Voltage ( 0.3 V)  1            3.0   3.6                   Volts

        5 V VCC Supply Voltage (10%)        2            4.50  5.50                  Volts

NOTES:
1. AC specifications are valid at both voltage ranges. See DC Characteristics tables for voltage range-specific specifications.
2. 10% VCC specifications apply to 80 ns and 120 ns versions in their standard test configuration.

SEE NEW DESIGN RECOMMENDATIONS                                                              43
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                          E

4.9.1   APPLYING VCC VOLTAGES                           required. If VCC ramps faster than 1V/100 s (0.01
                                                        V/s), then a delay of 2 s is required before
When applying VCC voltage to the device, a delay        initiating device operation. RP# = GND is
may be required before initiating device operation,     recommended during power-up to protect against
                                                        spurious write signals when VCC is between VLKO
depending on the VCC ramp rate. If VCC ramps            and VCCMIN.
slower than 1V/100 s (0.01 V/s) then no delay is

VCC Ramp Rate                                           Required Timing

1V/100 s     No delay required.

> 1V/100 s    A delay time of 2 s is required before any device operation is initiated, including read
               operations, command writes, program operations, and erase operations. This delay is

               measured beginning from the time VCC reaches VCCMIN ( 3.0 V for 3.3 0.3 V operation;
               and 4.5 V for 5 V operation).

NOTES:

1. These requirements must be strictly followed to guarantee all other read and write specifications.

2. To switch between 3.3 V and 5 V operation, the system should first transition VCC from the existing voltage range to GND,
      and then to the new voltage. Any time the VCC supply drops below VCCMIN, the chip may be reset, aborting any operations
      pending or in progress.

3. These guidelines must be followed for any VCC transition from GND.

4.10 Capacitance

TA = 25 C, f = 1 MHz

Symbol       Parameter        Note  Typ                 Max              Unit      Conditions
                                                          8               pF   VIN = 0V
CIN     Input Capacitance     1                      6   12               pF   VOUT = 0V

COUT    Output Capacitance 1        10

NOTE:
1. Sampled, not 100% tested.

44                                 SEE NEW DESIGN RECOMMENDATIONS
E                                2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.11 DC Characteristics--Extended Temperature Operations

                              Prod TBV-80  TBV-80
                                           TBE-120

Sym   Parameter               VCC 3.3 0.3 V 5 V 10% Unit Test Conditions

                              Notes Typ Max Typ Max

IIL   Input Load Current      1   1.0      1.0 A VCC = VCCMax

                                                          VIN = VCC or GND

ILO   Output Leakage Current  1   10       10 A VCC = VCC Max

                                                          VIN = VCC or GND

ICCS VCC Standby Current      1,3 60 110 70 150 A CMOS Levels
                                                                                          VCC = VCC Max

                                                          CE# = RP# = WP# =
                                                              VCC 0.2 V

                                 0.4 1.5 0.8 2.5 mA TTL Levels
                                                                                  VCC = VCC Max

                                                          CE# = RP# = BYTE#
                                                              = VIH

ICCD  VCC Deep Power-Down     1  0.2 8 0.2 8         A VCC = VCC Max
      Current
                                                          VIN = VCC or GND

                                                          RP# = GND 0.2 V

ICCR  VCC Read Current for    1,5,6 15 30 50 65 mA CMOS INPUTS
      Word or Byte                                                                         VCC = VCC Max
                                                                                           CE = VIL
                                                                                           f = 10 MHz (5 V)

                                                                                               5 MHz (3.3 V)

                                                                                           IOUT = 0 mA
                                                                                           Inputs = GND 0.2 V

                                                                                               or VCC 0.2 V

                                 15 30 55 70 mA TTL INPUTS
                                                                                 VCC = VCC Max
                                                                                 CE# = VIL
                                                                                 f = 10 MHz (5 V)

                                                                                     5 MHz (3.3 V)

                                                                                 IOUT = 0 mA
                                                                                 Inputs = VIL or VIH

     SEE NEW DESIGN RECOMMENDATIONS                                                                              45
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                    E

4.11 DC Characteristics--Extended Temperature Operations (Continued)

                                 Prod    TBV-80     TBV-80
                                 VCC   3.3 0.3 V  TBE-120
                                 Note  Typ Max
Sym            Parameter          1,4  13 30        5 V 10% Unit Test Conditions
                                       10 25
                                  1,4  13 30        Typ Max

ICCW VCC Program Current          1,2  10 25        30  50 mA VPP = VPPH1 (at 5 V)
           for Word or Byte        1                             Program in Progress
                                   1    3 8.0
                                                    30  45   mA  VPP = VPPH2 (at 12 V)
                                        5 15                  Program in Progress
                                       0.2 10
ICCE VCC Erase Current                              22  45   mA  VPP = VPPH1 (at 5 V)
                                                                 Block Erase in

                                                                 Progress

                                                    18  40   mA  VPP = VPPH2 (at 12 V)
                                                                 Block Erase in

                                                                 Progress

ICCES VCC Erase Suspend                             5 12.0 mA CE# = VIH
           Current                                                             Block Erase Suspend
                                                                               VPP = VPPH1 (at 5 V)

IPPS  VPP Standby Current                            5 15 A VPP < VPPH2
IPPD
      VPP Deep Power-Down                           0.2 10 A RP# = GND 0.2 V
IPPR  Current
IPPW  VPP Read Current           1     50 200 50 200 A VPP  VPPH2

      VPP Program Current        1,4   13  30       13  30 mA VPP = VPPH1 (at 5 V)
      for Word or Byte

                                       8   25       8   25 mA VPP = VPPH2 (at 12 V)

IPPE VPP Erase Current           1,4   13  30       15  25 mA VPP = VPPH1 (at 5 V)

                                                                 Block Erase in

                                                                 Progress

                                       8   25       10  20 mA VPP = VPPH2 (at 12 V)

                                                                 Block Erase in

                                                                 Progress

IPPES VPP Erase Suspend          1     50 200 50 200 A VPP = VPPH
           Current
                                                                 Block Erase Suspend

                                                                 in Progress

IRP# RP# Boot Block Unlock       1,4       500          500 A RP# = VHH
           Current
                                                                 VPP = 12 V

IID   A9 Intelligent Identifier  1,4       500          500 A A9 = VID

      Current

46                               SEE NEW DESIGN RECOMMENDATIONS
E                                         2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.11 DC Characteristics--Extended Temperature Operations (Continued)

                                 Prod TBV-80    TBV-80
                                                TBE-120

Sym            Parameter         VCC 3.3 0.3 V 5 V 10% Unit Test Conditions

                                 Notes Typ Max Typ Max

VID   A9 Intelligent Identifier     11.4 12.6 11.4 12.6 V

      Voltage

VIL   Input Low Voltage             0.5 0.8 0.5 0.8 V

VIH Input High Voltage              2.0 VCC 2.0 VCC V

                                                     

                                          0.5V        0.5V

VOL Output Low Voltage                    0.45        0.45  V VCC = VCC Min
                                                                   IOL = 5.8 mA (5 V)
VOH1 Output High Voltage (TTL)      2.4         2.4                    2 mA (3.3 V)
                                                                   VPP = 12V
VOH2 Output High Voltage            0.85        0.85
           (CMOS)                                         V VCC = VCC Min
                                                                   IOH = 2.5 mA
                                    VCC         VCC
                                                            V VCC = VCC Min
                                                                   IOH = 2.5 mA

                                    VCC        VCC        V VCC = VCC Min
                                    0.4V        0.4V               IOH = 100 A

VPPLK VPP Lock-Out Voltage       3  0.0 1.5 0.0 1.5 V Complete Write

                                                               Protection

VPPH1 VPP during Program/Erase      4.5 5.5 4.5 5.5         V VPP at 5 V
VPPH2 Operations                    11.4 12.6 11.4 12.6     V VPP at 12 V

VLKO  VCC Program/Erase          8  2.0         2.0         V
VHH   Lock Voltage
                                    11.4 12.6 11.4 12.6     V VPP = 12 V
      RP# Unlock Voltage                                           Boot Block Program/
                                                                       Erase

SEE NEW DESIGN RECOMMENDATIONS                                                          47
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                                    E

NOTES:

1. All currents are in RMS unless otherwise noted. Typical values at VCC = 5.0 V, T = +25 C. These currents are valid for all
    product versions (packages and speeds).

2. ICCES is specified with device de-selected. If device is read while in erase suspend, current draw is sum of ICCES and ICCR.
3. Block erases and word/byte programs inhibited when VPP = VPPLK, and not guaranteed in the range between VPPH1 and

    VPPLK.
4. Sampled, not 100% tested.

5. Automatic Power Savings (APS) reduces ICCR to less than 1 mA typical, in static operation.
6. CMOS Inputs are either VCC 0.2 V or GND 0.2 V. TTL Inputs are either VIL or VIH.
7. For the 28F002B address pin A10 follows the COUT capacitance numbers.
8. For all BV/CV parts, VLKO = 2.0 V for 3.3 V and 5.0 V operations.

    3.0

            INPUT           1.5             TEST POINTS                   1.5 OUTPUT

               0.0

                                                                                                                                                                                                                                                                                              0530_12

NOTE:
AC test inputs are driven at 3.0 V for a logic "1" and 0.0 V for a logic "0." Input timing begins, and output timing ends, at 1.5 V.
Input rise and fall times (10% to 90%) <10 ns.

                                  Figure 19. 3.3 V Input Range and Measurement Points

    2.4                          2.0                                      2.0
                                                                               OUTPUT
            INPUT                                TEST POINTS

    0.45                         0.8                                      0.8

                                                                                                                                                                                                                                                                                              0530_13

NOTE:
AC test inputs are driven at VOH (2.4 VTTL) for a logic "1" and VOL (0.45 VTTL) for a logic "0." Input timing begins at VIH (2.0 VTTL)
and VIL (0.8 VTTL). Output timing ends at VIH and VIL. Input rise and fall times (10% to 90%) < 10 ns.

                                   Figure 20. 5 V Input Range and Measurement Points

                 VCC                                 Test Configuration Component Values
                        R1
                                                     Test Configuration CL (pF) R1 () R2 ()
            CL
                        R2                           3.3 V Standard Test       50        990 770

                                                     5 V Standard Test         100 580 390

    DEVICE                                  OUT      NOTE: CL includes jig capacitance.
    UNDER
     TEST

                                            0530_14

NOTE: See table for component values.

             Figure 21. Test Configuration

48                               SEE NEW DESIGN RECOMMENDATIONS
E                                             2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.12 AC Characteristics--Read Only Operations(1)--Extended Temperature

                                        Prod     TBV-80           TBV-80
                                                                  TBE-120

Symbol  Parameter                       VCC   3.3 0.3 V(5)   5 V 10%(6)    Unit

                                        Load       50 pF           100 pF

                                        Notes Min         Max  Min  Max

tAVAV   Read Cycle Time                       110              80              ns

tAVQV   Address to Output Delay                           110              80  ns

tELQV   CE# to Output Delay             2                 110              80  ns

tPHQV   RP# to Output Delay                               0.8       0.45       s

tGLQV   OE# to Output Delay             2                 65               40  ns

tELQX   CE# to Output in Low Z          3     0                0               ns

tEHQZ   CE# to Output in High Z         3                 45               25  ns

tGLQX   OE# to Output in Low Z          3     0                0               ns

tGHQZ   OE# to Output in High Z         3                 45               25  ns

tOH     Output Hold from Address, CE#,  3     0                0               ns

        or OE# Change, Whichever

        Occurs First

tELFL   CE# Low to BYTE# High or Low    3     0                0               ns

tELFH

tAVFL   Address to BYTE# High or Low    3                 5                5   ns

tFLQV   BYTE# to Output Delay           3,4               110              80  ns

tFHQV

tFLQZ   BYTE# Low to Output in High Z   3                 45               30  ns

tPLPH   Reset Pulse Width               7     150              60              ns

tPLQZ   RP# Low to Output High-Z                          150              60  ns

NOTES:
1. See AC Input/Output Reference Waveform for timing measurements.
2. OE# may be delayed up to tCEtOE after the falling edge of CE# without impact on tCE.
3. Sampled, but not 100% tested.
4. tFLQV, BYTE# switching low to valid output delay will be equal to tAVQV, measured from the time DQ15/A1 becomes valid.
5. See Test Configuration (Figure 21), 3.6 V and 3.3 0.3 V Standard Test component values.
6. See Test Configuration (Figure 21), 5 V Standard Test component values.
7. The specification tPLPH is the minimum time that RP# must be held low in order to product a valid reset of the device.

SEE NEW DESIGN RECOMMENDATIONS                                                                                              49
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                        E

4.13 AC Characteristics--WE#-Controlled Write Operations(1)--
          Extended Temperature

                                                     Prod   TBV-80     TBV-80
                                                                       TBE-120

       Sym                       Parameter           VCC    3.3 0.3 V(9) 5 V10%(10)  Unit
                                                     Load
    tAVAV   Write Cycle Time                                   50 pF   100 pF
    tPHWL   RP# High Recovery to WE# Going Low
    tELWL   CE# Setup to WE# Going Low               Notes Min Max Min Max
    tPHHWH  Boot Block Lock Setup to WE# Going High
    tVPWH   VPP Setup to WE# Going High                     110        80              ns
    tAVWH   Address Setup to WE# Going High
    tDVWH   Data Setup to WE# Going High                    0.8        0.45            s
    tWLWH   WE# Pulse Width
    tWHDX   Data Hold Time from WE# High                    0          0               ns
    tWHAX   Address Hold Time from WE# High
    tWHEH   CE# Hold Time from WE# High              6,8 200           100             ns
    tWHWL   WE# Pulse Width High
    tWHQV1  Word/Byte Program Time                   5,8 200           100             ns
    tWHQV2  Erase Duration (Boot)
    tWHQV3  Erase Duration (Param)                   3      90         60              ns
    tWHQV4  Erase Duration (Main)
    tQVVL   VPP Hold from Valid SRD                  4      70         60              ns
    tQVPH   RP# VHH Hold from Valid SRD
    tPHBR   Boot-Block Lock Delay                           90         60              ns

                                                     4      0          0               ns

                                                     3      0          0               ns

                                                            0          0               ns

                                                            20         20              ns

                                                     2,5,8  6          6               s

                                                     2,5,6,8 0.3       0.3             s

                                                     2,5,8 0.3         0.3             s

                                                     2,5,8 0.6         0.6             s

                                                     5,8    0          0               ns

                                                     6,8    0          0               ns

                                                     7,8          200        100 ns

50          SEE NEW DESIGN RECOMMENDATIONS
E  2-MBIT SmartVoltage BOOT BLOCK FAMILY

NOTES:
1. Read timing characteristics during program and erase operations are the same as during read-only operations. Refer to AC

    Characteristics during read mode.
2. The on-chip WSM completely automates program/erase operations; program/erase algorithms are now controlled internally

    which includes verify and margining operations.

3. Refer to command definition table for valid AIN. (Table 7)
4. Refer to command definition table for valid DIN. (Table 7)
5. Program/erase durations are measured to valid SRD data (successful operation, SR.7 = 1)

6. For boot block program/erase, RP# should be held at VHH or WP# should be held at VIH until operation completes
    successfully.

7. Time tPHBR is required for successful locking of the boot block.
8. Sampled, but not 100% tested.
9. See Test Configuration (Figure 21), 3.6 V and 3.3 0.3 V Standard Test component values.
10. See Test Configuration (Figure 21), 5 V Standard Test component values.

SEE NEW DESIGN RECOMMENDATIONS  51
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                     E

4.14 AC Characteristics--CE#-Controlled Write Operations(1, 11)--
          Extended Temperature

                                                    Prod  TBV-80    TBV-80
                                                                    TBE-120

    Sym    Parameter                                VCC 3.3 0.3 V(9) 5 V10%(10) Unit

                                                    Load     50 pF  100 pF

                                                    Notes Min Max Min Max

    tAVAV  Write Cycle Time                               110       80       ns
    tPHEL  RP# High Recovery to CE# Going Low
                                                          0.8       0.45     s

    tWLEL  WE# Setup to CE# Going Low                     0         0        ns

    tPHHEH Boot Block Lock Setup to CE# Going High  6,8 200         100      ns

    tVPEH  VPP Setup to CE# Going High              5,8 200         100      ns

    tAVEH  Address Setup to CE# Going High                90        60       ns

    tDVEH  Data Setup to CE# Going High             3     70        60       ns

    tELEH  CE# Pulse Width                          4     90        60       ns

    tEHDX  Data Hold Time from CE# High                   0         0        ns

    tEHAX  Address Hold Time from CE# High          4     0         0        ns

    tEHWH  WE# Hold Time from CE# High              3     0         0        ns

    tEHEL  CE# Pulse Width High                           20        20       ns

    tEHQV1 Word/Byte Program Time                   2,5   6         6        s

    tEHQV2 Erase Duration (Boot)                    2,5,6 0.3       0.3      s

    tEHQV3 Erase Duration (Param)                   2,5   0.3       0.3      s

    tEHQV4 Erase Duration (Main)                    2,5   0.6       0.6      s

    tQVVL  VPP Hold from Valid SRD                  5,8   0         0        ns

    tQVPH  RP# VHH Hold from Valid SRD              6,8   0         0        ns

    tPHBR  Boot-Block Lock Delay                    7,8        200        100 ns

NOTES:

See AC Characteristics--WE#-Controlled Write Operations for notes 1 through 10.

11. Chip-Enable controlled writes: write operations are driven by the valid combination of CE# and WE# in systems where CE#
    defines the write pulse-width (within a longer WE# timing waveform), all set-up, hold and inactive WE# times should be
    measured relative to the CE# waveform.

52                                  SEE NEW DESIGN RECOMMENDATIONS
E                                    2-MBIT SmartVoltage BOOT BLOCK FAMILY

4.15 Erase and Program Timings--Extended Temperature

TA = 40 C to +85 C

                     VPP             5 V 10%        12 V 5%
                     VCC
   Parameter                    3.3 0.3 V 5 V 10% 3.3 0.3 V 5 V 10%

                                Typ Max Typ Max Typ Max Typ Max Unit

Boot/Parameter Block Erase Time 0.84 7 0.8 7 0.44 7 0.34 7                   s

Main Block Erase Time           2.4 14 1.9 14 1.3 14 1.1 14                  s

Main Block Program Time (Byte)  1.7  1.4        1.6   1.2                    s

Main Block Program Time (Word)  1.1  0.9        0.8   0.6                    s

Byte Program Time               10   10         8     8                      s

Word Program Time               13   13         8     8                      s

NOTES:

1. All numbers are sampled, not 100% tested.

2. Max erase times are specified under worst case conditions. The max erase times are tested at the same value
      independent of VCC and VPP. See Note 3 for typical conditions.

3. Typical conditions are +25 C with VCC and VPP at the center of the specified voltage range. Production programming using
      VCC = 5.0 V, VPP = 12.0 V typically results in a 60% reduction in programming time.

4. Contact your Intel representative for information regarding maximum byte/word program specifications.

SEE NEW DESIGN RECOMMENDATIONS                                                   53
2-MBIT SmartVoltage BOOT BLOCK FAMILY                                      E

5.0 ORDERING INFORMATION

                        T E 2 8 F 2 0 0CV - T 8 0

Operating Temperature                                                      Access Spee(dns)
T = Extended Temp                                                          BV/CV:VCC= 5V
Blank = Commercial Temp
                                                                           T =Top Boot
Package                                                                    B =Bottom Boot
E = TSOP
PA = 44-Lead PSOP                                                          Voltage Option(VsPP/VCC)
TB = Ext. Temp 44-Lead PSOP                                                V = (5 or 12 / 3.3 or 5)

Product line designator
for all Intel Flash products

Density / Organization                                                     Architecture
00X = x8-only (X = 1, 2, 4, 8)                                             B = Boot Block
X00= x8/x16 Selectable (X = 2, 4, 8)                                       C = Compact 48-Lead TSO

                                                                                Boot Block

                                                                                                                                     0530_23

VALID COMBINATIONS:

Commercial  40-Lead TSOP                44-Lead PSOP      48-Lead TSOP     56-Lead TSOP
Extended
            E28F002BVT60                PA28F200BVT60     E28F200CVT60     E28F200BVT60
            E28F002BVB60                PA28F200BVB60     E28F200CVB60     E28F200BVB60
            E28F002BVT80                PA28F200BVT80     E28F200CVT80     E28F200BVT80
            E28F002BVB80                PA28F200BVB80     E28F200CVB80     E28F200BVB80
            E28F002BVT120               PA28F200BVT120
            E28F002BVB120               PA28F200BVB120    TE28F200CVT80    TE28F200BVT80
                                                          TE28F200CVB80    TE28F200BVB80
            TE28F002BVT80               TB28F200BVT80
            TE28F002BVB80               TB28F200BVB80

                                        Summary of Line Items

                     VCC                  VPP    40-Ld 44-Ld 48-Ld 56-Ld   0 C   40 C
                                                                           +70 C   +85 C
    Name 2.7 V 3.3 V 5 V                5 V 12 V TSOP PSOP TSOP TSOP
                                                                                       
28F002BV                                                                                
                                                                                       
28F200BV                                                                 

28F200CV                                                      

54                                      SEE NEW DESIGN RECOMMENDATIONS
E                               2-MBIT SmartVoltage BOOT BLOCK FAMILY

6.0 ADDITIONAL INFORMATION

Related Intel Information(1,2)

Order                          Document
Number

290530 4-Mbit SmartVoltage Boot Block Flash Memory Family Datasheet

290539 8-Mbit SmartVoltage Boot Block Flash Memory Family Datasheet

290599 Smart 5 Boot Block Flash Memory Family 2, 4, 8 Mbit Datasheet

290580 Smart 3 Advanced Boot Block 4-Mbit, 8-Mbit, 16-Mbit Flash Memory Family Datasheet

292200 AP-642 Designing for Upgrade to Smart 3 Advanced Boot Block Flash Memory

292172 AP-617 Additional Flash Data Protection Using VPP, RP#, and WP#

292148 AP-604 Using Intel's Boot Block Flash Memory Parameter Blocks to Replace EEPROM

292194 AB-65 Migrating SmartVoltage Boot Block Flash Designs to Smart 5 Flash

297612 28F200BV/CV 28F002BV Specification Update

NOTES:
1. Please call the Intel Literature Center at (800) 548-4725 to request Intel documentatoi n. International customers should

    contact their local Intel or distribution sales office.
2. Visit Intel's World Wide Web home page at http://www.Intel.com for technical documentation and tools.

SEE NEW DESIGN RECOMMENDATIONS                                                                                                55
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