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TP3064J

器件型号:TP3064J
器件类别:热门应用    无线/射频/通信   
厂商名称:National Semiconductor(TI )
厂商官网:http://www.ti.com
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器件描述

A-LAW, PCM CODEC, PDIP20

A-LAW, 编码解码, PDIP20

参数
TP3064J功能数量 1
TP3064J端子数量 20
TP3064J最大工作温度 70 Cel
TP3064J最小工作温度 0.0 Cel
TP3064J额定供电电压 5 V
TP3064J加工封装描述 DIP-20
TP3064J状态 ACTIVE
TP3064J工艺 CMOS
TP3064J包装形状 RECTANGULAR
TP3064J包装尺寸 IN-LINE
TP3064J端子形式 THROUGH-HOLE
TP3064J端子间距 2.54 mm
TP3064J端子位置 DUAL
TP3064J包装材料 PLASTIC/EPOXY
TP3064J温度等级 COMMERCIAL
TP3064J压扩律 A-LAW
TP3064J滤波器 Yes
TP3064J操作模式 SYNCHRONOUS/ASYNCHRONOUS
TP3064J通信类型 PCM CODEC

TP3064J器件文档内容

                                                                                  October 1991                                            TP3064 TP3067 ``Enhanced'' Serial Interface CMOS CODEC Filter COMBO

TP3064 TP3067
``Enhanced'' Serial Interface
CMOS CODEC Filter COMBO

General Description                                                               Features

The TP3064 (m-law) and TP3067 (A-law) are monolithic                              Y Complete CODEC and filtering system including
PCM CODEC Filters utilizing the A D and D A conversion                                   Transmit high-pass and low-pass filtering
architecture shown in Figure 1 and a serial PCM interface                                Receive low-pass filter with sin x x correction
The devices are fabricated using National's advanced dou-                                Active RC noise filters
ble-poly CMOS process (microCMOS)                                                        m-law or A-law compatible COder and DECoder
Similar to the TP305X family these devices feature an addi-                              Internal precision voltage reference
tional Receive Power Amplifier to provide push-pull bal-                                 Serial I O interface
anced output drive capability The receive gain can be ad-                                Internal auto-zero circuitry
justed by means of two external resistors for an output level                            Receive push-pull power amplifiers
of up to g6 6V across a balanced 600X load
Also included is an Analog Loopback switch and a TSX out-                         Y m-law TP3064
put                                                                               Y A-law TP3067
See also AN-370 ``Techniques for Designing with CODEC                             Y Designed for D3 D4 and CCITT applications
Filter COMBO Circuits ''                                                          Y g5V operation
                                                                                  Y Low operating power typically 70 mW
COMBO and TRI-STATE are registered trademarks of National Semiconductor Corpora-  Y Power-down standby mode typically 3 mW
tion                                                                              Y Automatic power-down
                                                                                  Y TTL or CMOS compatible digital interfaces
                                                                                  Y Maximizes line interface card circuit density

Block Diagram

                                                    FIGURE 1                                       TL H 5070 1
                                                                                  RRD-B30M115 Printed in U S A
C1995 National Semiconductor Corporation TL H 5070
Connection Diagrams                                                          Plastic Chip Carrier

                               Dual-In-Line Package

                                                                                                              TL H 5070 6

                                                                             Top View

                                                                             Order Number TP3064J or TP3067J
                                                                                      See NS Package J20A

                                                                     Order Number TP3064WM or TP3067WM
                                                                                 See NS Package M20B

                                                     TL H 50702             Order Number TP3064N or TP3067N
                                                                                      See NS Package N20A
                 Top View

                                                                             Order Number TP3064V or TP3067V
                                                                                      See NS Package V20A

Pin Description

Symbol                         Function                              Symbol                         Function
VPOa                                                                 MCLKX
GNDA    The non-inverted output of the receive power                         Transmit master clock Must be 1 536 MHz
VPOb    amplifier                                                    BCLKX   1 544 MHz or 2 048 MHz May be
VPI                                                                  DX      asynchronous with MCLKR Best
VFRO    Analog ground All signals are referenced to                  FSX     performance is realized from synchronous
VCC     this pin                                                             operation
FSR                                                                  TSX
        The inverted output of the receive power                     ANLB    The bit clock which shifts out the PCM data
DR      amplifier                                                            on DX May vary from 64 kHz to 2 048 MHz
BCLKR                                                                GSX     but must be synchronous with MCLKX
CLKSEL  Inverting input to the receive power amplifier               VFXIb   The TRI-STATE PCM data output which is
                                                                     VFXIa   enabled by FSX
MCLKR   Analog output of the receive filter                          VBB     Transmit frame sync pulse input which
PDN                                                                          enables BCLKX to shift out the PCM data on
        Positive power supply pin VCCe a5Vg5%                                DX FSX is an 8 kHz pulse train see Figures 2
        Receive frame sync pulse which enables                               and 3 for timing details
        BCLKR to shift PCM data into DR FSR is an
        8 kHz pulse train See Figures 2 and 3 for                            Open drain output which pulses low during
        timing details                                                       the encoder time slot

        Receive data input PCM data is shifted into                          Analog Loopback control input Must be set
        DR following the FSR leading edge                                    to logic `0' for normal operation When pulled
        The bit clock which shifts data into DR after                        to logic `1' the transmit filter input is
        the FSR leading edge May vary from 64 kHz                            disconnected from the output of the transmit
        to 2 048 MHz Alternatively may be a logic                            preamplifier and connected to the VPOa
        input which selects either                                           output of the receive power amplifier
        1 536 MHz 1 544 MHz or 2 048 MHz for
        master clock in synchronous mode and                                 Analog output of the transmit input amplifier
        BCLKX is used for both transmit and receive                          Used to externally set gain
        directions (see Table I)
                                                                             Inverting input of the transmit input amplifier
        Receive master clock Must be 1 536 MHz
        1 544 MHz or 2 048 MHz May be                                        Non-inverting input of the transmit input
        asynchronous with MCLKX but should be                                amplifier
        synchronous with MCLKX for best
        performance When MCLKR is connected                                  Negative power supply pin VBBeb5Vg5%
        continuously low MCLKX is selected for all
        internal timing When MCLKR is connected
        continuously high the device is powered
        down

                                                                  2
Functional Description

POWER-UP                                                            sion performance however MCLKR should be synchronous
                                                                    with MCLKX which is easily achieved by applying only static
When power is first applied power-on reset circuitry initializ-     logic levels to the MCLKR PDN pin This will automatically
                                                                    connect MCLKX to all internal MCLKR functions (see Pin
es the COMBOTM and places it into a power-down state All            Description) For 1 544 MHz operation the device automati-
                                                                    cally compensates for the 193rd clock pulse each frame
non-essential circuits are deactivated and the DX VFRO              FSX starts each encoding cycle and must be synchronous
VPOb and VPOa outputs are put in high impedance states              with MCLKX and BCLKX FSR starts each decoding cycle
                                                                    and must be synchronous with BCLKR BCLKR must be a
To power-up the device a logical low level or clock must be         clock the logic levels shown in Table I are not valid in asyn-
applied to the MCLKR PDN pin and FSX and or FSR pulses              chronous mode BCLKX and BCLKR may operate from 64
must be present Thus 2 power-down control modes are                 kHz to 2 048 MHz

available The first is to pull the MCLKR PDN pin high the           SHORT FRAME SYNC OPERATION
alternative is to hold both FSX and FSR inputs continuously
low the device will power-down approximately 2 ms after             The COMBO can utilize either a short frame sync pulse (the
                                                                    same as the TP3020 21 CODECs) or a long frame sync
the last FSX or FSR pulse Power-up will occur on the first          pulse Upon power initialization the device assumes a short
FSX or FSR pulse The TRI-STATE PCM data output DX                   frame mode In this mode both frame sync pulses FSX and
will remain in the high impedance state until the second FSX        FSR must be one bit clock period long with timing relation-
pulse                                                               ships specified in Figure 2 With FSX high during a falling
                                                                    edge of BCLKX the next rising edge of BCLKX enables the
SYNCHRONOUS OPERATION                                               DX TRI-STATE output buffer which will output the sign bit
                                                                    The following seven rising edges clock out the remaining
For synchronous operation the same master clock and bit             seven bits and the next falling edge disables the DX output
                                                                    With FSR high during a falling edge of BCLKR (BCLKX in
clock should be used for both the transmit and receive di-          synchronous mode) the next falling edge of BCLKR latches
                                                                    in the sign bit The following seven falling edges latch in the
rections In this mode a clock must be applied to MCLKX              seven remaining bits All devices may utilize the short frame
and the MCLKR PDN pin can be used as a power-down                   sync pulse in synchronous or asynchronous operating
control A low level on MCLKR PDN powers up the device               mode
and a high level powers down the device In either case
                                                                    LONG FRAME SYNC OPERATION
MCLKX will be selected as the master clock for both the
transmit and receive circuits A bit clock must also be ap-          To use the long (TP5116A 56 CODECs) frame mode both
                                                                    the frame sync pulses FSX and FSR must be three or more
plied to BCLKX and the BCLKR CLKSEL can be used to                  bit clock periods long with timing relationships specified in
select the proper internal divider for a master clock of 1 536      Figure 3 Based on the transmit frame sync FSX the COM-
                                                                    BO will sense whether short or long frame sync pulses are
MHz 1 544 MHz or 2 048 MHz For 1 544 MHz operation                  being used For 64 kHz operation the frame sync pulse
                                                                    must be kept low for a minimum of 160 ns The DX TRI-
the device automatically compensates for the 193rd clock            STATE output buffer is enabled with the rising edge of FSX
                                                                    or the rising edge of BCLKX whichever comes later and the
pulse each frame                                                    first bit clocked out is the sign bit The following seven
                                                                    BCLKX rising edges clock out the remaining seven bits The
With a fixed level on the BCLKR CLKSEL pin BLCKX will be            DX output is disabled by the falling BCLKX edge following
selected as the bit clock for both the transmit and receive         the eighth rising edge or by FSX going low whichever
                                                                    comes later A rising edge on the receive frame sync pulse
directions Table I indicates the frequencies of operation           FSR will cause the PCM data at DR to be latched in on the
                                                                    next eight falling edges of BCLKR(BCLKX in synchronous
which can be selected depending on the state of BCLKR               mode) All devices may utilize the long frame sync pulse in
CLKSEL In this synchronous mode the bit clock BCLKX                 synchronous or asynchronous mode
may be from 64 kHz to 2 048 MHz but must be synchro-
                                                                    TRANSMIT SECTION
nous with MCLKX
                                                                    The transmit section input is an operational amplifier with
Each FSX pulse begins the encoding cycle and the PCM                provision for gain adjustment using two external resistors
data from the previous encode cycle is shifted out of the           see Figure 4 The low noise and wide bandwidth allow gains
                                                                    in excess of 20 dB across the audio passband to be real-
enabled DX output on the positive edge of BCLKX After 8             ized The op amp drives a unity-gain filter consisting of RC
bit clock periods the TRI-STATE DX output is returned to a          active pre-filter followed by an eighth order switched-ca-
high impedance state With an FSR pulse PCM data is                  pacitor bandpass filter clocked at 256 kHz The output of
latched via the DR input on the negative edge of BCLKX (or          this filter directly drives the encoder sample-and-hold circuit
BCLKR if running) FSX and FSR must be synchronous with              The A D is of companding type according to m-law
MCLKX R                                                             (TP3064) or A-law (TP3067) coding conventions A preci-
                                                                    sion voltage reference is trimmed in manufacturing to pro-
TABLE I Selection of Master Clock Frequencies                       vide an input overload (tMAX) of nominally 2 5V peak (see

BCLKR CLKSEL      Master Clock
              Frequency Selected

              TP3067        TP3064

Clocked        2 048 MHz    1 536 MHz or
0                            1 544 MHz
1             1 536 MHz or   2 048 MHz
               1 544 MHz
               2 048 MHz    1 536 MHz or
                             1 544 MHz

ASYNCHRONOUS OPERATION

For asynchronous operation separate transmit and receive
clocks may be applied MCLKX and MCLKR must be 2 048
MHz for the TP3067 or 1 536 MHZ 1 544 MHz for the
TP3064 and need not be synchronous For best transmis-

                                                                 3
Functional Description (Continued)                                ods At the end of the decoder time slot the decoding cycle
                                                                  begins and 10 ms later the decoder DAC output is updated
table of Transmission Characteristics) The FSX frame sync         The total decoder delay is E10 ms (decoder update) plus
pulse controls the sampling of the filter output and then the     110 ms (filter delay) plus 62 5 ms ( frame) which gives
successive-approximation encoding cycle begins The 8-bit          approximately 180 ms
code is then loaded into a buffer and shifted out through DX
at the next FSX pulse The total encoding delay will be ap-        RECEIVE POWER AMPLIFIERS
proximately 165 ms (due to the transmit filter) plus 125 ms
(due to encoding delay) which totals 290 ms Any offset            Two inverting mode power amplifiers are provided for direct-
voltage due to the filters or comparator is cancelled by sign     ly driving a matched line interface transformer The gain of
bit integration                                                   the first power amplifier can be adjusted to boost the g2 5V
                                                                  peak output signal from the receive filter up to g3 3V peak
RECEIVE SECTION                                                   into an unbalanced 300X load or g4 0V into an unbal-
                                                                  anced 15 kX load The second power amplifier is internally
The receive section consists of an expanding DAC which            connected in unity-gain inverting mode to give 6 dB of signal
drives a fifth order switched-capacitor low pass filter           gain for balanced loads
clocked at 256 kHz The decoder is A-law (TP3067) or
m-law (TP3064) and the 5th order low pass filter corrects for     Maximum power transfer to a 600X subscriber line termina-
the sin x x attenuation due to the 8 kHz sample hold The          tion is obtained by differentially driving a balanced trans-
filter is then followed by a 2nd order RC active post-filter
with its output at VFRO The receive section is unity-gain         former with a S2 1 turns ratio as shown in Figure 4 A total
but gain can be added by using the power amplifiers Upon
the occurrence of FSR the data at the DR input is clocked in      peak power of 15 6 dBm can be delivered to the load plus
on the falling edge of the next eight BCLKR (BCLKX) peri-         termination

                      ENCODING FORMAT AT DX OUTPUT

                      TP3064                                                     TP3067
                      m-Law                                                       A-Law
                                                                  (Includes Even Bit Inversion)

VIN e aFull-Scale  1  000000010101010

VIN e 0V           1  111111111010101

                   0 111111101010101

VIN e bFull-Scale  0  000000000101010

                                                               4
Absolute Maximum Ratings

If Military Aerospace specified devices are required                       Voltage at any Digital Input
please contact the National Semiconductor Sales
Office Distributors for availability and specifications                    or Output                      VCCa0 3V to GNDAb0 3V

                                                                           Operating Temperature Range        b25 C to a125 C

VCC to GNDA                                                7V              Storage Temperature Range          b65 C to a150 C
VBB to GNDA                                              b7V
Voltage at any Analog Input                                                Lead Temp (Soldering 10 sec )          300 C
                              VCCa0 3V to VBBb0 3V
   or Output                                                               ESD (Human Body Model) J               1000V

                                                                           ESD (Human Body Model) N               1500V

                                                                           Latch-Up Immunity                  100 mA on Any Pin

Electrical Characteristics Unless otherwise noted limits printed in BOLD characters are guaranteed for VCC e

a5 0V g5% VBB e b5 0V g5% TA e 0 C to 70 C by correlation with 100% electrical testing at TA e 25 C All other limits
are assured by correlation with other production tests and or product design and characterization All signals referenced to

GNDA Typicals specified at VCC e a5 0V VBB e b5 0V TA e 25 C

Symbol             Parameter                                               Conditions                    Min Typ Max Units

POWER DISSIPATION (ALL DEVICES)

ICC0    Power-Down Current       (Note)                                                                       0 5 1 5 mA
                                 (Note)                                                                       0 05 0 3 mA
IBB0    Power-Down Current       VPIe0V VFRO VPOa and VPOb unloaded                                           7 0 10 0 mA
                                 VPIe0V VFRO VPOa and VPOb unloaded                                           7 0 10 0 mA
ICC1    Active Current

IBB1    Active Current

DIGITAL INTERFACE

VIL     Input Low Voltage                                                                                     06  V

VIH     Input High Voltage                                                                               22       V

VOL     Output Low Voltage       DX ILe3 2 mA                                                            24   04  V
                                 TSX ILe3 2 mA Open Drain                                                b10
                                                                                                         b10  04  V
                                                                                                         b10
VOH     Output High Voltage      DX IHeb3 2 mA                                                                    V

IIL     Input Low Current        GNDAsVINsVIL All Digital Inputs                                              10  mA

IIH     Input High Current       VIHsVINsVCC                                                                  10  mA

IOZ     Output Current in High Impedance DX GNDAsVOsVCC                                                       10  mA

        State (TRI-STATE)

Note ICC0 and IBB0 are measured after first achieving a power-up state

                                                                        5
Electrical Characteristics (Continued)

Unless otherwise noted limits printed in BOLD characters are guaranteed for VCC e a5 0Vg5% VBB e b5 0Vg5% TA e
0 C to 70 C by correlation with 100% electrical testing at TA e 25 C All other limits are assured by correlation with other
production tests and or product design and characterization All signals referenced to GNDA Typicals specified at VCC e
a5 0V VBB e b5 0V TA e 25 C

Symbol  Parameter                              Conditions          Min   Typ Max Units

ANALOG INTERFACE WITH TRANSMIT INPUT AMPLIFIER (ALL DEVICES)

IIXA    Input Leakage Current        b2 5VsVsa2 5V VFXIa or VFXIb b200        200   nA

RIXA    Input Resistance             b2 5VsVsa2 5V VFXIa or VFXIb  10               MX

ROXA    Output Resistance            Closed Loop Unity Gain              1    3     X

RLXA    Load Resistance              GSX                           10               kX

CLXA    Load Capacitance             GSX                                      50    pF

VOXA    Output Dynamic Range         GSX RLt10 kX                  b2 8       a2 8  V

AVXA    Voltage Gain                 VFXIa to GSX                  5000             VV

FUXA    Unity-Gain Bandwidth                                       1     2          MHz

VOSXA   Offset Voltage                                             b20        20    mV

VCMXA   Common-Mode Voltage          CMRRXA l 60 dB                b2 5       25    V

CMRRXA Common-Mode Rejection Ratio DC Test                         60               dB

PSRRXA Power Supply Rejection Ratio  DC Test                       60               dB

ANALOG INTERFACE WITH RECEIVE FILTER (ALL DEVICES)

RORF    Output Resistance            Pin VFRO                            1    3     X

RLRF    Load Resistance              VFROe g2 5V                   10               kX

CLRF    Load Capacitance             Connect from VFRO to GNDA                25    pF

VOSRO   Output DC Offset Voltage     Measure from VFRO to GNDA     b200       200   mV

ANALOG INTERFACE WITH POWER AMPLIFIERS (ALL DEVICES)

IPI     Input Leakage Current        b1 0VsVPIs1 0V                b100       100   nA

RIPI    Input Resistance             b1 0VsVPIs1 0V                10               MX

VIOS    Input Offset Voltage                                       b25        25    mV

ROP     Output Resistance            Inverting Unity-Gain at             1          X
                                     VPOa or VPOb

FC      Unity-Gain Bandwidth         Open Loop (VPOb)                    400        kHz
CLP     Load Capacitance
GAPa    Gain from VPOb to VPOa       RLe600X VPOa to VPOb                     100   pF
                                     Level at VPObe1 77 Vrms
                                                                         b1         VV

PSRRP   Power Supply Rejection of    VPOb Connected to VPI

        VCC or VBB                   0 kHzb4 kHz                   60               dB

                                     4 kHzb50 kHz                  36               dB

RLP     Load Resistance              Connect from VPOa to VPOb     600              X

                                               6
Timing Specifications

Unless otherwise noted limits printed in BOLD characters are guaranteed for VCC e a5 0V g5% VBB e b5 0V g5% TA e
0 C to 70 C by correlation with 100% electrical testing at TA e 25 C All other limits are assured by correlation with other
production tests and or product design and characterization All signals are referenced to GNDA Typicals specified at VCC e
a5 0V VBB e b5 0V TA e 25 C All timing parameters are measured at VOH e 2 0V and VOL e 0 7V

See Definitions and Timing Conventions section for test methods information

Symbol                Parameter                          Conditions            Min    Typ    Max   Units
1 tPM                                                                               1 536         MHz
        Frequency of Master Clock      MCLKX and MCLKR                         485   1 544    50   MHz
tRM                                    MCLKX and MCLKR                              2 048     50   MHz
tFM     Rise Time of Master Clock      MCLKX and MCLKR                         160          15725    ns
tPB                                    BCLKX and BCLKR                         160   488      50     ns
tRB     Fall Time of Master Clock      BCLKX and BCLKR                         100            50     ns
tFB                                    MCLKX and MCLKR                         100                   ns
tWMH    Period Bit of Clock            MCLKX and MCLKR                         160           180     ns
tWML                                                                           160           140     ns
tSBFM   Rise Time of Bit Clock         Long Frame Only                                       165     ns
                                                                                 0           165     ns
tSFFM   Fall Time of Bit Clock         Long Frame Only                           0
                                       Short Frame Only                         80                   ns
tWBH    Width of Master Clock High     Long Frame Only                           0
tWBL                                   Loade150 pF plus 2 LSTTL Loads                                ns
tHBFL   Width of Master Clock Low      Loade150 pF plus 2 LSTTL Loads           50                   ns
                                                                                20                   ns
tHBFS   Set-Up Time from BCLKX High    CLe0 pF to 150 pF
        to MCLKX Falling Edge                                                   50                   ns
tSFB    Set-Up Time from FSX High      Short Frame Sync Pulse (1 Bit Clock      50
        to MCLKX Falling Edge          Period Long)                             50                   ns
tDBD    Width of Bit Clock High        Short Frame Sync Pulse (1 Bit Clock     100
                                       Period Long)                            100                   ns
tDBTS   Width of Bit Clock Low         Long Frame Sync Pulse (from 3 to 8 Bit
tDZC                                   Clock Periods Long)                     160                   ns
        Holding Time from Bit Clock    64k Bit s Operating Mode                                      ns
tDZF    Low to Frame Sync
                                                                                                     ns
tSDB    Holding Time from Bit Clock
        High to Frame Sync                                                                           ns
tHBD
        Set-Up Time for Frame Sync                                                                   ns
tSF     to Bit Clock Low
                                                                                                     ns
tHF     Delay Time from BCLKX High
        to Data Valid                                                                                ns
tHBFI
        Delay Time to TSX Low                                                                        ns
tWFL    Delay Time from BCLKX Low to
        Data Output Disabled                                                                         ns

        Delay Time to Valid Data from
        FSX or BCLKX Whichever
        Comes Later

        Set-Up Time from DR Valid to
        BCLKR X Low
        Hold Time from BCLKR X Low to
        DR Invalid
        Set-Up Time from FSX R to
        BCLKX R Low
        Hold Time from BCLKX R Low
        to FSX R Low
        Hold Time from 3rd Period of
        Bit Clock Low to Frame Sync
        (FSX or FSR)
        Minimum Width of the Frame
        Sync Pulse (Low Level)

                                       7
                                                                                                                                                              Timing Diagrams

8

                                  TL H 5070 3

FIGURE 2 Short Frame Sync Timing
                                                                                                                                                              Timing Diagrams (Continued)

9

                                 TL H 5070 4

FIGURE 3 Long Frame Sync Timing
Transmission Characteristics

Unless otherwise noted limits printed in BOLD characters are guaranteed for VCC e a5 0V g5% VBB e b5 0V g5% TA e
0 C to 70 C by correlation with 100% electrical testing at TA e 25 C All other limits are assured by correlation with other
production tests and or product design and characterization GNDA e 0V f e 1 02 kHz VIN e 0 dbm0 transmit input amplifier
connected for unity gain non-inverting Typicals specified at VCC e a5 0V VBB e b5 0V TA e 25 C

Symbol  Parameter                                 Conditions               Min    Typ     Max Units

AMPLITUDE RESPONSE

        Absolute Levels                 Nominal 0 dBm0 Level is 4 dBm             1 2276       Vrms
        (Definition of                  (600X)
        nominal gain)                   0 dBm0

tMAX    Virtual Decision Value Defined  Max Transmit Overload Level               2 501        VPK
        per CCITT Rec G711                 TP3064 (3 17 dBm0)
GXA                                        TP3067 (3 14 dBm0)                     2 492        VPK
GXR     Transmit Gain Absolute
        Transmit Gain Relative to GXA   TAe25 C VCCe5V VBBeb5V             b0 15          0 15 dB

                                        fe16 Hz                                           b40  dB
                                        fe50 Hz
                                        fe60 Hz                                           b30  dB
                                        fe200 Hz
                                        fe300 Hz-3000 Hz                                  b26 dB
                                        fe3300 Hz
                                        fe3400 Hz                           b1 8          b0 1 dB
                                        fe4000 Hz                          b0 15
                                        fe4600 Hz and Up Measure           b0 35          0 15 dB
                                        Response from 0 Hz to 4000 Hz       b0 7
                                                                                          0 05 dB

                                                                                          0    dB

                                                                                          b14 dB

                                                                                          b32 dB

GXAT    Absolute Transmit Gain Variation Relative to GXA                   b0 1           01   dB
        with Temperature

GXAV    Absolute Transmit Gain Variation Relative to GXA                   b0 05          0 05 dB
        with Supply Voltage

GXRL    Transmit Gain Variations with   Sinusoidal Test Method
        Level                           Reference Leveleb10 dBm0
                                        VFXIa eb40 dBm0 to a3 dBm0
                                        VFXIa eb50 dBm0 to b40 dBm0         b0 2          02   dB
                                        VFXIa eb55 dBm0 to b50 dBm0         b0 4
                                                                            b1 2          04   dB
                                        TAe25 C VCCe5V VBBeb5V
                                        InputeDigital Code Sequence        b0 15          12   dB
                                        for 0 dBm0 Signal
GRA     Receive Gain Absolute                                                             0 15 dB

GRR     Receive Gain Relative to GRA    fe0 Hz to 3000 Hz                  b0 15          0 15 dB
                                        fe3300 Hz                          b0 35
                                        fe3400 Hz                           b0 7          0 05 dB
                                        fe4000 Hz
                                                                                          0    dB

                                                                                          b14 dB

GRAT    Absolute Receive Gain Variation Relative to GRA                    b0 1           01   dB
        with Temperature

GRAV    Absolute Receive Gain Variation Relative to GRA                    b0 05          0 05 dB
        with Supply Voltage

GRRL    Receive Gain Variations with    Sinusoidal Test Method Reference
        Level                           Input PCM Code Corresponds to an
                                        Ideally Encoded b 10 dBm0 Signal
                                                                           b0 2           02   dB
                                           PCM Leveleb40 dBm0 to a3 dBm0   b0 4
                                           PCM Leveleb50 dBm0 to b40 dBm0  b1 2           04   dB
                                           PCM Leveleb55 dBm0 to b50 dBm0
                                                                                          12   dB

VRO     Receive Filter Output at VFRO   RLe10 kX                           b2 5           25   V

                                                          10
Transmission Characteristics (Continued)

Unless otherwise noted limits printed in BOLD characters are guaranteed for VCC e a5 0V g5% VBB e b5 0V g5% TA e
0 C to 70 C by correlation with 100% electrical testing at TA e 25 C All other limits are assured by correlation with other
production tests and or product design and characterization GNDA e 0V f e 1 02 kHz VIN e 0 dbm0 transmit input amplifier
connected for unity gain non-inverting Typicals specified at VCC e a5 0V VBB e b5 0V TA e 25 C

Symbol            Parameter                         Conditions                Min Typ Max   Units

ENVELOPE DELAY DISTORTION WITH FREQUENCY

DXA     Transmit Delay Absolute          fe1600 Hz                                290  315  ms

DXR     Transmit Delay Relative to DXA   fe500 Hzb600 Hz                          195  220  ms

                                         fe600 Hzb800 Hz                          120  145  ms

                                         fe800 Hzb1000 Hz                         50   75   ms

                                         fe1000 Hzb1600 Hz                        20   40   ms

                                         fe1600 Hzb2600 Hz                        55   75   ms

                                         fe2600 Hzb2800 Hz                        80   105  ms

                                         fe2800 Hzb3000 Hz                        130  155  ms

DRA     Receive Delay Absolute           fe1600 Hz                                180  200  ms

DRR     Receive Delay Relative to DRA    fe500 Hzb1000 Hz                     b40 b25       ms

                                         fe1000 Hzb1600 Hz                    b30 b20       ms

                                         fe1600 Hzb2600 Hz                        70   90   ms

                                         fe2600 Hzb2800 Hz                        100  125  ms

                                         fe2800 Hzb3000 Hz                        145  175  ms

NOISE

NXC     Transmit Noise C Message         TP3064 (Note 1)                          12   15   dBrnC0

        Weighted

NXP     Transmit Noise Psophometric      TP3067 (Note 1)                          b74 b67 dBm0p

        Weighted

NRC     Receive Noise C Message          PCM Code Equals Alternating
                                         Positive and Negative Zero
        Weighted                         TP3064

                                                                                  8    11   dBrnCO

NRP     Receive Noise Psophometric       PCM Code Equals Positive
                                         Zero
        Weighted                         TP3067

                                                                                  b82 b79 dBm0p

NRS     Noise Single Frequency           fe0 kHz to 100 kHz Loop Around                b53  dBm0
                                         Measurement VFXIa e0 Vrms

PPSRX   Positive Power Supply Rejection  VCCe5 0 VDCa100 mVrms

        Transmit                         fe0 kHzb50 kHz (Note 2)              40            dBC

NPSRX Negative Power Supply Rejection VBBeb5 0 VDCa 100 mVrms

        Transmit                         fe0 kHzb50 kHz (Note 2)              40            dBC

PPSRR Positive Power Supply Rejection    PCM Code Equals Positive Zero

        Receive                          VCCe5 0 VDCa100 mVrms

                                         Measure VFRO

                                         fe0 Hzb4000 Hz                       38            dBC

                                         fe4 kHzb50 kHz                       25            dB

NPSRR Negative Power Supply Rejection PCM Code Equals Positive Zero

        Receive                          VBBeb5 0 VDCa100 mVrms

                                         Measure VFRO

                                         fe0 Hzb4000 Hz                       40            dBC

                                         fe4 kHzb25 kHz                       40            dB

                                         fe25 kHzb50 kHz                      36            dB

SOS     Spurious Out-of-Band Signals     0 dBm0 300 Hzb3400 Hz Input
        at the Channel Output            PCM Code Applied at DR
                                         Measure Individual Image Signals at
                                         VFRO                                          b32  dB

                                            4600 Hz 7600 Hz                          b40  dB
                                            7600 Hz 8400 Hz
                                            8400 Hz 100 000 Hz                       b32  dB

                                                    11
Transmission Characteristics (Continued)

Unless otherwise noted limits printed in BOLD characters are guaranteed for VCC e a5 0V g5% VBB e b5 0V g5% TA e
0 C to 70 C by correlation with 100% electrical testing at TA e 25 C All other limits are assured by correlation with other
production tests and or product design and characterization GNDA e 0V f e 1 02 kHz VIN e 0 dbm0 transmit input amplifier
connected for unity gain non-inverting Typicals specified at VCC e a5 0V VBB e b5 0V TA e 25 C

Symbol            Parameter                                                   Conditions                         Min Typ Max Units

DISTORTION

STDX    Signal to Total Distortion      Sinusoidal Test Method (Note 3)

STDR    Transmit or Receive             Levele3 0 dBm0                                                           33       dBC

        Half-Channel                    e0 dBm0 to b30 dBm0                                                      36       dBC

                                        eb40 dBm0                                         XMT                    29       dBC

                                                                                          RCV                    30       dBC

                                        eb55 dBm0                                         XMT                    14       dBC

                                                                                          RCV                    15       dBC

SFDX    Single Frequency Distortion                                                                                  b46 dB
        Transmit

SFDR    Single Frequency Distortion                                                                                  b46 dB
        Receive

IMD     Intermodulation Distortion      Loop Around Measurement                                                      b41  dB
                                        VFXIa eb4 dBm0 to b21 dBm0 Two
                                        Frequencies in the Range
                                        300 Hzb3400 Hz

CROSSTALK

CTX-R   Transmit to Receive Crosstalk   fe300 Hzb3000 Hz                                                             b90 b75 dB
CTR-X   Receive to Transmit Crosstalk   DReQuiet PCM Code                                                            b90 b70 dB

                                        fe300 Hzb3000 Hz VFXIe0V
                                        (Note 2)

POWER AMPLIFIERS

VOPA    Maximum 0 dBm0 Level            Balanced Load RL Connected Between

        (Better than g0 1 dB Linearity over VPOa and VPOb

        the Range b10 dBm0 to a3 dBm0)  RLe600X                                                                  33       Vrms
                                                                                                                          Vrms
                                        RLe1200X                                                                 35
                                                                                                                           dB
S DP    Signal Distortion               RLe600X                                                                  50

Note 1 Measured by extrapolation from the distortion test result at b50 dBm0

Note 2 PPSRX NPSRX and CTRbX are measured with a b50 dBm0 activation signal applied to VFXIa
Note 3 TP3064 is measured using C message weighted filter TP3067 is measured using psophometric weighted filter

                                        12
Applications Information                                         minimizes the interaction of ground return currents flowing
                                                                 through a common bus impedance 0 1 mF supply decou-
POWER SUPPLIES                                                   pling capacitors should be connected from this common
While the pins of the TP3060 family are well protected           ground point to VCC and VBB as close to the device as
against electrical misuse it is recommended that the stan-       possible
dard CMOS practice be followed ensuring that ground is
connected to the device before any other connections are         For best performance the ground point of each CODEC
made In applications where the printed circuit board may be      FILTER on a card should be connected to a common card
plugged into a ``hot'' socket with power and clocks already      ground in ``STAR'' formation rather than via a ground bus
present an extra long ground pin in the connector should         This common ground point should be decoupled to VCC and
be used                                                          VBB with 10 mF capacitors
All ground connections to each device should meet at a
common point as close as possible to the GNDA pin This           Note See Application Note 370 for further details

Typical Asynchronous Application

                                                                                                TL H 5070 5

Note 1 Transmit gain e 20 c log                                   J R1 a R2R2(R1 a R2) t 10 kX

Note 2 Receive gain e 20 c log                                J 2 c R3R4R4 t 10 kX

FIGURE 4

                                                             13
Definitions and Timing Conventions

DEFINITIONS                                                      TIMING CONVENTIONS

VIH             VIH is the d c input level above which           For the purposes of this timing specification the following

                an input level is guaranteed to appear           conventions apply

                as a logical one This parameter is to            Input Signals      All input signals may be characterized

                be measured by performing a                                         as VL e 0 4V VH e 2 4V tR k 10 ns
                                                                                    tF k 10 ns
                functional test at reduced clock
                                                                                    The period of clock signal is
                speeds and nominal timing (i e not               Period

                minimum setup and hold times or                                     designated as tPxx where xx
                                                                                    represents the mnemonic of the clock
                output strobes) with the high level of

                all driving signals set to VIH and                                  signal being specified
                maximum supply voltages applied to
                                                                 Rise Time          Rise times are designated as tRyy
                the device                                       Fall Time          where yy represents a mnemonic of
                                                                 Pulse Width High   the signal whose rise time is being
VIL             VIL is the d c input level below which           Pulse Width Low    specified tRyy is measured from VIL to
                                                                 Setup Time         VIH
                an input level is guaranteed to appear                              Fall times are designated as tFyy
                                                                                    where yy represents a mnemonic of
                as a logical zero to the device This                                the signal whose fall time is being
                                                                                    specified tFyy is measured from VIH to
                parameter is measured in the same                                   VIL
                                                                                    The high pulse width is designated as
                manner as VIH but with all driving                                  tWzzH where zz represents the
                signal low levels set to VIL and                                    mnemonic of the input or output signal
                minimum supply voltages applied to                                  whose pulse width is being specified
                                                                                    High pulse widths are measured from
                the device                                                          VIH to VIH
                                                                                    The low pulse width is designated as
VOH             VOH is the minimum d c output level                                 tWzzL where zz represents the
                                                                                    mnemonic of the input or output signal
                to which an output placed in a logical                              whose pulse width is being specified
                                                                                    Low pulse widths are measured from
                one state will converge when loaded                                 VIL to VIL
                                                                                    Setup times are designated as tSwwxx
                at the maximum specified load current                               where ww represents the mnemonic of
                                                                                    the input signal whose setup time is
VOL             VOL is the maximum d c output level                                 being specified relative to a clock or
                                                                                    strobe input represented by mnemonic
                to which an output placed in a logical                              xx Setup times are measured from the
                                                                                    ww Valid to xx Invalid
                zero state will converge when loaded

                at the maximum specified load current

Threshold Region The threshold region is the range of

Valid Signal    input voltages between VIL and VIH
                A signal is Valid if it is in one of the

                valid logic states (i e above VIH or
                below VIL) In timing specifiations a
                signal is deemed valid at the instant it

                enters a valid state

Invalid Signal  A signal is Invalid if it is not in a valid

                logic state i e when it is in in the

                threshold region between VIL and VIH
                In timing specifications a signal is

                deemed Invalid at the instant it enters          Hold Time          Hold times are designated as tHxxww
                                                                 Delay Time         where ww represents the mnemonic of
                the threshold region                                                the input signal whose hold time is
                                                                                    being specified relative to a clock or
                                                                                    strobe input represented by mnemonic
                                                                                    xx Hold times are measured from xx
                                                                                    Valid to ww Invalid

                                                                                    Delay times are designated as tDxxyy
                                                                                    Hi to Low where xx represents the
                                                                                    mnemonic of the input reference
                                                                                    signal and yy represents the
                                                                                    mnemonic of the output signal whose
                                                                                    timing is being specified relative to xx
                                                                                    The mnemonic may optionally be
                                                                                    terminated by an H or L to specify the
                                                                                    high going or low going transition of
                                                                                    the output signal Maximum delay
                                                                                    times are measured from xx Valid to yy
                                                                                    Valid Minimum delay times are
                                                                                    measured from xx Valid to yy Invalid
                                                                                    This parameter is tested under the
                                                                                    load conditions specified in the
                                                                                    Conditions column of the Timing
                                                                                    Specifications section of this data
                                                                                    sheet

                                                             14
15
Physical Dimensions inches (millimeters)

                                                            Cavity Dual-In-Line Package (J)
                                                         Order Number TP3064J or TP3067J

                                                                NS Package Number J20A

                                                         Molded Small Outline Package (WM)
                                                      Order Number TP3064WM or TP3067WM

                                                                NS Package Number M20B
                                                                                 16
Physical Dimensions inches (millimeters) (Continued)

                                                           Molded Dual-In-Line Package (N)
                                                         Order Number TP3064N or TP3067N

                                                                NS Package Number N20A

                                                                                 17
TP3064 TP3067 ``Enhanced'' Serial Interface CMOS CODEC Filter COMBO  Physical Dimensions inches (millimeters) (Continued)                                      Lit 113975

                                                                                                      Plastic Chip Carrier (V)
                                                                                             Order Number TP3064V or TP3067V

                                                                                                   NS Package Number V20A

                                                                     LIFE SUPPORT POLICY

                                                                     NATIONAL'S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT
                                                                     DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL
                                                                     SEMICONDUCTOR CORPORATION As used herein

                                                                     1 Life support devices or systems are devices or              2 A critical component is any component of a life
                                                                         systems which (a) are intended for surgical implant           support device or system whose failure to perform can
                                                                         into the body or (b) support or sustain life and whose        be reasonably expected to cause the failure of the life
                                                                         failure to perform when properly used in accordance          support device or system or to affect its safety or
                                                                         with instructions for use provided in the labeling can       effectiveness
                                                                         be reasonably expected to result in a significant injury
                                                                         to the user

                                                                     National Semiconductor  National Semiconductor                 National Semiconductor     National Semiconductor
                                                                     Corporation             Europe                                 Hong Kong Ltd              Japan Ltd
                                                                     1111 West Bardin Road                                          13th Floor Straight Block  Tel 81-043-299-2309
                                                                     Arlington TX 76017                  Fax (a49) 0-180-530 85 86  Ocean Centre 5 Canton Rd   Fax 81-043-299-2408
                                                                     Tel 1(800) 272-9959              Email cnjwge tevm2 nsc com    Tsimshatsui Kowloon
                                                                     Fax 1(800) 737-7018     Deutsch Tel (a49) 0-180-530 85 85      Hong Kong
                                                                                             English Tel (a49) 0-180-532 78 32      Tel (852) 2737-1600
                                                                                             Fran ais Tel (a49) 0-180-532 93 58     Fax (852) 2736-9960
                                                                                             Italiano Tel (a49) 0-180-534 16 80

                                                                     National does not assume any responsibility for use of any circuitry described no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications
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