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TMS32C6713BGDPA200

器件型号:TMS32C6713BGDPA200
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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TMS32C6713BGDPA200
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器件描述

Floating-Point Digital Signal Processors 272-BGA

参数

产品属性属性值
DRAMSDRAM
On-chip L2 cache/RAM256 KB
I2C2
Operating systemsDSP/BIOS
RatingCatalog
Operating temperature range(C)-40 to 105,0 to 90
Serial I/OMcASP,McBSP,I2C
DSP1 C67x
DSP MHz167,200,200,225,300
Approx. price(US$)19.20 | 1ku
Total on-chip memory (KB)264

文档预览

TMS32C6713BGDPA200器件文档内容

                                                                                                              TMS320C6713B
                                                                       FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

D Highest-Performance Floating-Point Digital                                                      SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

     Signal Processor (DSP): TMS320C6713B                              D 16-Bit Host-Port Interface (HPI)
     - Eight 32-Bit Instructions/Cycle                                 D Two McASPs
     - 32/64-Bit Data Word
     - 300-, 225-, 200-MHz (GDP and ZDP), and                               - Two Independent Clock Zones Each
                                                                                (1 TX and 1 RX)
         225-, 200-, 167-MHz (PYP) Clock Rates
     - 3.3-, 4.4-, 5-, 6-Instruction Cycle Times                            - Eight Serial Data Pins Per Port:
     - 2400/1800, 1800/1350, 1600/1200, and                                     Individually Assignable to any of the
                                                                                Clock Zones
         1336/1000 MIPS/MFLOPS
     - Rich Peripheral Set, Optimized for Audio                             - Each Clock Zone Includes:
     - Highly Optimized C/C++ Compiler                                          - Programmable Clock Generator
     - Extended Temperature Devices Available                                   - Programmable Frame Sync Generator
                                                                                - TDM Streams From 2-32 Time Slots
D Advanced Very Long Instruction Word                                           - Support for Slot Size:
                                                                                   8, 12, 16, 20, 24, 28, 32 Bits
     (VLIW) TMS320C67x DSP Core                                                 - Data Formatter for Bit Manipulation
     - Eight Independent Functional Units:
                                                                            - Wide Variety of I2S and Similar Bit
         - 2 ALUs (Fixed-Point)                                                 Stream Formats
         - 4 ALUs (Floating-/Fixed-Point)
         - 2 Multipliers (Floating-/Fixed-Point)                            - Integrated Digital Audio Interface
     - Load-Store Architecture With 32 32-Bit                                   Transmitter (DIT) Supports:
         General-Purpose Registers                                              - S/PDIF, IEC60958-1, AES-3, CP-430
     - Instruction Packing Reduces Code Size                                       Formats
     - All Instructions Conditional                                             - Up to 16 transmit pins
                                                                                - Enhanced Channel Status/User Data
D Instruction Set Features
                                                                            - Extensive Error Checking and Recovery
     - Native Instructions for IEEE 754
         - Single- and Double-Precision                                D Two Inter-Integrated Circuit Bus (I2C Bus)

     - Byte-Addressable (8-, 16-, 32-Bit Data)                              Multi-Master and Slave Interfaces
     - 8-Bit Overflow Protection
     - Saturation; Bit-Field Extract, Set, Clear;                      D Two Multichannel Buffered Serial Ports:

         Bit-Counting; Normalization                                        - Serial-Peripheral-Interface (SPI)
                                                                            - High-Speed TDM Interface
D L1/L2 Memory Architecture                                                 - AC97 Interface

     - 4K-Byte L1P Program Cache                                       D Two 32-Bit General-Purpose Timers
         (Direct-Mapped)                                               D Dedicated GPIO Module With 16 pins

     - 4K-Byte L1D Data Cache (2-Way)                                       (External Interrupt Capable)
     - 256K-Byte L2 Memory Total: 64K-Byte
                                                                       D Flexible Phase-Locked-Loop (PLL) Based
         L2 Unified Cache/Mapped RAM, and
         192K-Byte Additional L2 Mapped RAM                                 Clock Generator Module

D Device Configuration                                                 D IEEE-1149.1 (JTAG)

     - Boot Mode: HPI, 8-, 16-, 32-Bit ROM Boot                             Boundary-Scan-Compatible
     - Endianness: Little Endian, Big Endian
                                                                       D 208-Pin PowerPAD PQFP (PYP)
D 32-Bit External Memory Interface (EMIF)                              D 272-BGA Packages (GDP and ZDP)
                                                                       D 0.13-m/6-Level Copper Metal Process
     - Glueless Interface to SRAM, EPROM,
         Flash, SBSRAM, and SDRAM                                           - CMOS Technology

     - 512M-Byte Total Addressable External                            D 3.3-V I/Os, 1.2-V Internal (GDP/ZDP/ PYP)
         Memory Space                                                  D 3.3-V I/Os, 1.4-V Internal (GDP/ZDP) [300

D Enhanced Direct-Memory-Access (EDMA)                                      MHz]

     Controller (16 Independent Channels)

                  Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of
                  Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

TMS320C67x and PowerPAD are trademarks of Texas Instruments.
I2C Bus is a trademark of Philips Electronics N.V. Corporation
All trademarks are the property of their respective owners.
IEEE Standard 1149.1-1990 Standard-Test-Access Port and Boundary Scan Architecture.
These values are compatible with existing 1.26-V designs.

PRODUCTION DATA information is current as of publication date.         Copyright  2006, Texas Instruments Incorporated
Products conform to specifications per the terms of Texas Instruments
standard warranty. Production processing does not necessarily include
testing of all parameters.

POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                                                            1
TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

   Table of Contents

   revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3        EMIF device speed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
   GDP and ZDP 272-Ball BGA package (bottom view) . . . . . 5                                            EMIF big endian mode correctness . . . . . . . . . . . . . . . . 97
   PYP PowerPAD QFP package (top view) . . . . . . . . . . . . 10                                        bootmode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
   description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11        reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
   device characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12               absolute maximum ratings over operating case
   functional block and CPU (DSP core) diagram . . . . . . . . . . 13
   CPU (DSP core) description . . . . . . . . . . . . . . . . . . . . . . . . . 14                             temperature range . . . . . . . . . . . . . . . . . . . . . . . . . . 99
   memory map summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16                     recommended operating conditions . . . . . . . . . . . . . . . . 99
   peripheral register descriptions . . . . . . . . . . . . . . . . . . . . . . . 18                     electrical characteristics over recommended ranges of
   signal groups description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
   device configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32                      supply voltage and operating case temperature 100
   configuration examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
   debugging considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . 47                     parameter measurement information . . . . . . . . . . . . . . 101
   terminal functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48             signal transition levels . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
   development support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64                timing parameters and board routing analysis . . . . . . 103
   device support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65           input and output clocks . . . . . . . . . . . . . . . . . . . . . . . . . . 105
   CPU CSR register description . . . . . . . . . . . . . . . . . . . . . . . . 68                       asynchronous memory timing . . . . . . . . . . . . . . . . . . . . 108
   cache configuration (CCFG) register description . . . . . . . . 70                                    synchronous-burst memory timing . . . . . . . . . . . . . . . . . 111
   interrupts and interrupt selector . . . . . . . . . . . . . . . . . . . . . . . 71                    synchronous DRAM timing . . . . . . . . . . . . . . . . . . . . . . . 113
   external interrupt sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73                 HOLD/HOLDA timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
   EDMA module and EDMA selector . . . . . . . . . . . . . . . . . . . . 74                              BUSREQ timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
   PLL and PLL controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77                 reset timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
   multichannel audio serial port (McASP) peripherals . . . . . 84                                       external interrupt timing . . . . . . . . . . . . . . . . . . . . . . . . . 123
   I2C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89  multichannel audio serial port (McASP) timing . . . . . . 124
   general-purpose input/output (GPIO) . . . . . . . . . . . . . . . . . . 90                            inter-integrated circuits (I2C) timing . . . . . . . . . . . . . . . 127
                                                                                                         host-port interface timing . . . . . . . . . . . . . . . . . . . . . . . . 129
   power-down mode logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91                    multichannel buffered serial port timing . . . . . . . . . . . . 132
   power-supply sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93                    timer timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
   IEEE 1149.1 JTAG compatibility statement . . . . . . . . . . . . . 95                                 general-purpose input/output (GPIO) port timing . . . . 143
                                                                                                         JTAG test-port timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
                                                                                                         mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

   power-supply decoupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

2   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                                    TMS320C6713B
                                                             FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                                                                                                                               SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

                                                      REVISION HISTORY

The TMS320C6713B device-specific documentation has been split from TMS320C6713, TMS320C6713B Float-
ing-Point Digital Signal Processors, literature number SPRS186K, into a separate Data Sheet, literature number
SPRS294. It also highlights technical changes made to SPRS294 to generate SPRS294A. These changes are
marked by "[Revision A]." Additionally, made changes to SPRS294A to generate SPRS294B. These changes
are marked by "[Revision B]." Both Revision A and B changes are noted in the Revision History table below.

Scope: Updated information on McASP, McBSP and JTAG for clarification. Changed Pin Description for A12 and
B11 (Revisions SPRS294 and SPRS294A). Updated Nomenclature figure by adding device-specific information
for the ZDP package. TI Recommends for new designs that the following pins be configured as such:

D Pin A12 connected directly to CVDD (core power)
D Pin B11 connected directly to Vss (ground)

PAGE(S)                                             ADDITIONS/CHANGES/DELETIONS
   NO.

6        Terminal Assignments for the 272-Ball GDP and ZDP Packages (in Order of Ball No.) table:

         Updated Signal Name for Ball No. A12

         Updated Signal Name for Ball No. B11

10       PYP PowerPAD QFP package (top view):

         Updated drawing

32       Device Configurations, device configurations at device reset section:

         Updated "For proper device operation..." paragraph [Revision B]

33       Device Configurations, Device Configurations Pins at Device Reset (HD[4:3], HD8, HD12, and CLKMODE0) section:

         Removed "CE1 width 32-bit" from Functional Description for "00" in HD[4:3](BOOTMODE) Configuration Pin

33       Device Configurations, Device Configurations Pins at Device Reset (HD[4:3], HD8, HD12, and CLKMODE0) section:

         Updated "All other HD pins..." footnote [Revision B]

37       Table 22 Peripheral Pin Selection Matrix:

         Updated/changed MCBSP0DIS (DEVCFG bit) from "ACLKKO" to "ACLKXO"

46       Configuration Example F (1 McBSP + HPI + 1 McASP) figure:

         Updated from McBSP1DIS = 1 to McBSP1DIS = 0

47       Device Configurations, debugging considerations section:

         Updated "Internal pullup/pulldown resistors..." paragraph [Revision B]

49       Terminal Functions, Resets and Interrupts section:

         Updated IPU/IPD for RESET Signal Name from "IPU" to "--"

50       Terminal Functions table, Host Port Interface section:

         Removed "CE1 width 32-bit" from Description for "00" in Bootmode HD[4:3]

50       Terminal Functions table, Host Port Interface section:

         Updated "Other HD pins..." paragraph [Revision B]

55       Terminal Functions, Timer 1 section:

         Updated Description for TINP1/AHCLKX0 Signal Name

57       Terminal Functions, Reserved for Test section:

         Updated Description for RSV Signal Name, 181 PYP, A12 GDP/ZDP

         Updated Description for RSV Signal Name, 180 PYP, B11 GDP/ZDP

                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                              3
TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

   PAGE(S)                                             ADDITIONS/CHANGES/DELETIONS
      NO.

   57       Terminal Functions, Reserved for Test section:

            Updated/changed Description for RSV Signal Name, A12 GDP (to "recommended") - [Revision A]

            Updated/changed Description for RSV Signal Name, B11 GDP (to "recommended") - [Revision A]

   57       Terminal Functions, Reserved for Test section:

            Updated/changed Description for RSV Signal Name D12 to include PYP 178 as follows:

            "...the D12/178 pin must be externally pulled down with a 10-k resistor." [Revision B]

   66       Device Support, device and development-support tool nomenclature section:

            Updated figure for clarity

   67       Device Support, document support section:

            Updated paragraphs for clarity

   92       Power-Down Mode Logic - Triggering, Wake-up and Effects section:

            Updated paragraphs [Revision B]

   93       Power-Down Mode Logic - Triggering, Wake-up and Effects section, Characteristics of the Power-Down Modes table:

            Added "It is recommended to use the PLLPWDN bit (PLLCSR.1) as an alternative to PD3" to PRWD Field (BITS 15-10) -

            011100 - Effect on Chip's Operation [Revision B]

   93       Power-Down Mode Logic - Triggering, Wake-up and Effects section, Characteristics of the Power-Down Modes table:

            Deleted three paragraphs following table [Revision B]

   95       IEEE 1149.1 JTAG Compatibility Statement section:

            Updated/added paragraphs for clarity

   96       EMIF Device Speed section, Example Boards and Maximum EMIF Speed table:

            Type - 3-Loads Short Traces, EMIF Interface Components section:

            Updated from "32-Bit SDRAMs" to "16-Bit SDRAMs" [Revision B]

   95       IEEE 1149.1 JTAG Compatibility Statement section:

            Updated/added paragraphs for clarity

   99       Recommended Operating Conditions:

            Added VOS, Maximum voltage during overshoot row and associated footnote
            Added VUS, Maximum voltage during undershoot row and associated footnote

   102 Parameter Measurement Information, AC transient rise/fall time specifications section:
               Added AC Transient Specification Rise Time figure
               Added AC Transient Specification Fall Time figure

      124 MULTICHANNEL AUDIO SERIAL PORT (McASP) TIMING:
                  timing requirements for McASP section:
                  Updated Parameter No. 3, tc(ACKRX), from "33" to "greater of 2P or 33 ns" and added associated footnote

      124 MULTICHANNEL AUDIO SERIAL PORT (McASP) TIMING:
                  switching characteristics over recommended operating conditions for McASP section:
                  Updated Parameter No. 11, tc(ACKRX), from "33" to "greater of 2P or 33 ns" and added associated footnote

   125, 126 MULTICHANNEL AUDIO SERIAL PORT (McASP) TIMING section:
                  Updated McASP Input and Output drawings

   134 MULTICHANNEL BUFFERED SERIAL PORT TIMING section:
               switching characteristics over recommended operating conditions for McBSP section:
               Updated McBSP Timings figure

   147 Mechanical Data section:
               Added statement to the Packaging Information section

4                                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                                                                          TMS320C6713B
                                                                                                   FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                                                                                                                    SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

GDP and ZDP 272-Ball BGA package (bottom view)

Y  VSS        VSS          ED18        BE2    ARDY   EA2   DVDD                        EA7   EA9   ECLKOUT ECLKIN  CLKOUT2/  VSS    EA14    EA16    EA18    DVDD     EA20     VSS    VSS

                                                                                                                   GP[2]

W VSS         CVDD         DVDD                      CE2   EA4                         EA6         AOE/            DVDD             EA13    EA15    VSS                       CVDD   VSS
                                                                                                   SDRAS/
                                       ED17   VSS                                            DVDD   SSOE   VSS               EA11                           EA19     CE1

              ED19         CVDD        ED16   BE3    CE3   EA3                         EA5   EA8   EA10    ARE/    AWE/      DVDD           DVDD
                                                                                                           SDCAS/  SDWE/
V ED20                                                                                                     SSADS   SSWE             EA12            EA17    CE0      CVDD     DVDD   BE0

U ED22        ED21         ED23        VSS    DVDD   CVDD  DVDD                        VSS   VSS   CVDD    CVDD    DVDD      VSS    CVDD    CVDD    DVDD    VSS      EA21     BE1    VSS

T ED24        ED25         DVDD        VSS                                                                                                                  VSS      ED13     ED15   ED14

R DVDD        ED27         ED26        CVDD                                                                                                                 CVDD     DVDD     ED11   ED12

P ED28        ED29         ED30        VSS                                                                                                                  VSS      ED9      VSS    ED10

N SCL0        SDA0         ED31        VSS                                                                                                                  VSS      ED6      ED7    ED8

M CLKR1/      DR1/          FSR1/      VSS                                                   VSS   VSS     VSS     VSS                                      VSS      DVDD     ED4    ED5
     AXR0[6]  SDA1         AXR0[7]

L FSX1          DX1/ CLKX1/            CVDD                                                  VSS   VSS     VSS     VSS                                      CVDD     ED2      ED3    CVDD
              AXR0[5] AMUTE0

K CVDD        VSS           CLKS0/     CVDD                                                  VSS   VSS     VSS     VSS                                      CVDD     ED0      ED1    VSS
                           AHCLKR0

       DR0/   DVDD         FSR0/       VSS                                                   VSS   VSS     VSS     VSS                                      HOLD HOLDA        BUS    HINT/
J AXR0[0]                  AFSR0                                                                                                                                              REQ    GP[1]

H  FSX0/      DX0/         CLKR0/      VSS                                                                                                                  VSS      DVDD      HRDY/ HHWIL/
   AFSX0      AXR0[1] ACLKR0                                                                                                                                                  ACLKR1 AFSR1

      TOUT0/ TINP0/ CLKX0/             VSS                                                                                                                  VSS      HCNTL0/ HCNTL1/ HR/W/
G AXR0[2] AXR0[3] ACLKX0                                                                                                                                             AXR1[3] AXR1[1] AXR1[0]

F  TOUT1/      TINP1/      DVDD        CVDD                                                                                                                 CVDD      HDS2/   VSS     HCS/
   AXR0[4]    AHCLKX0                                                                                                                                                AXR1[5]         AXR1[2]

E  CLKS1/     VSS             GP[7]    VSS                                                                                                                  VSS      HAS/     HDS1/  HD0/
    SCL1                   (EXT_INT7)                                                                                                                                ACLKX1 AXR1[6] AXR1[4]

D  DVDD          GP[6]     EMU2        VSS    CVDD   CVDD  RSV                         VSS   EMU0 CLKOUT3 CVDD     RSV       VSS    CVDD    CVDD    DVDD    VSS       HD2/    DVDD    HD1/
              (EXT_INT6)                                                                                                                                             AFSX1           AXR1[7]

   GP[5]      GP[4]/                    CLK                                                                                         HD14/   HD12/   HD9/       HD6/           HD4/     HD3/
C (EXT_INT5)/ (EXT_INT4)/  CVDD        MODE0  PLLHV  VSS   CVDD                         VSS   VSS  DVDD    EMU4     RSV      NMI    GP[14]  GP[12]  GP[9]   AHCLKR1  CVDD     GP[0]  AMUTE1
                                                           TMS                         DVDD  EMU1  EMU3     RSV    EMU5
   AMUTEIN0 AMUTEIN1

B VSS         CVDD         DVDD        VSS    RSV    TRST                                                                    DVDD   HD15/   VSS     HD10/   HD8/        HD5/  CVDD   VSS
                                                                                                                                    GP[15]          GP[10]  GP[8]    AHCLKX1

A VSS         VSS          CLKIN       CVDD   RSV    TCK   TDI                         TDO   CVDD  CVDD    VSS     RSV       RESET  VSS     HD13/   HD11/   DVDD     HD7/     VSS    VSS
                                                                                                                                            GP[13]  GP[11]           GP[3]

   1          2            3           4      5      6     7                           8     9     10      11      12        13     14      15      16      17       18       19     20

      Shading denotes the GDP package pin functions that drop out on the PYP package.

                                                            POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                                                   5
TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

   Table 1. Terminal Assignments for the 272-Ball GDP and ZDP Packages (in Order of Ball No.)

   BALL NO.         SIGNAL NAME              BALL NO.                                                  SIGNAL NAME
                                                                                            GP[5](EXT_INT5)/AMUTEIN0
   A1        VSS                             C1                                             GP[4](EXT_INT4)/AMUTEIN1
                                                                                            CVDD
   A2        VSS                             C2                                             CLKMODE0
                                                                                            PLLHV
   A3        CLKIN                           C3                                             VSS
                                                                                            CVDD
   A4        CVDD                            C4                                             VSS
                                                                                            VSS
   A5        RSV                             C5                                             DVDD
                                                                                            EMU4
   A6        TCK                             C6                                             RSV
                                                                                            NMI
   A7        TDI                             C7                                             HD14/GP[14]
                                                                                            HD12/GP[12]
   A8        TDO                             C8                                             HD9/GP[9]
                                                                                            HD6/AHCLKR1
   A9        CVDD                            C9                                             CVDD
                                                                                            HD4/GP[0]
   A10       CVDD                            C10                                            HD3/AMUTE1
                                                                                            DVDD
   A11       VSS                             C11                                            GP[6](EXT_INT6)
                                                                                            EMU2
   A12       RSV [connect directly to CVDD]  C12                                            VSS
                                                                                            CVDD
   A13       RESET                           C13                                            CVDD
                                                                                            RSV
   A14       VSS                             C14                                            VSS
                                                                                            EMU0
   A15       HD13/GP[13]                     C15                                            CLKOUT3
                                                                                            CVDD
   A16       HD11/GP[11]                     C16                                            RSV
                                                                                            VSS
   A17       DVDD                            C17                                            CVDD
                                                                                            CVDD
   A18       HD7/GP[3]                       C18                                            DVDD
                                                                                            VSS
   A19       VSS                             C19                                            HD2/AFSX1
                                                                                            DVDD
   A20       VSS                             C20                                            HD1/AXR1[7]

   B1        VSS                             D1

   B2        CVDD                            D2

   B3        DVDD                            D3

   B4        VSS                             D4

   B5        RSV                             D5

   B6        TRST                            D6

   B7        TMS                             D7

   B8        DVDD                            D8

   B9        EMU1                            D9

   B10       EMU3                            D10

   B11       RSV [connect directly to VSS]   D11

   B12       EMU5                            D12

   B13       DVDD                            D13

   B14       HD15/GP[15]                     D14

   B15       VSS                             D15

   B16       HD10/GP[10]                     D16

   B17       HD8/GP[8]                       D17

   B18       HD5/AHCLKX1                     D18

   B19       CVDD                            D19

   B20       VSS                             D20

   Shading denotes the GDP and ZDP package pin functions that drop out on the PYP package.

6                   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                    TMS320C6713B
                             FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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Table 1. Terminal Assignments for the 272-Ball GDP and ZDP Package (in Order of Ball No.) (Continued)

BALL NO.        SIGNAL NAME  BALL NO.                                                               SIGNAL NAME
                                                                                         HOLD
E1        CLKS1/SCL1         J17                                                         HOLDA
                                                                                         BUSREQ
E2        VSS                J18                                                         HINT/GP[1]
                                                                                         CVDD
E3        GP[7](EXT_INT7)    J19                                                         VSS
                                                                                         CLKS0/AHCLKR0
E4        VSS                J20                                                         CVDD
                                                                                         VSS
E17       VSS                K1                                                          VSS
                                                                                         VSS
E18       HAS/ACLKX1         K2                                                          VSS
                                                                                         CVDD
E19       HDS1/AXR1[6]       K3                                                          ED0
                                                                                         ED1
E20       HD0/AXR1[4]        K4                                                          VSS
                                                                                         FSX1
F1        TOUT1/AXR0[4]      K9                                                          DX1/AXR0[5]
                                                                                         CLKX1/AMUTE0
F2        TINP1/AHCLKX0      K10                                                         CVDD
                                                                                         VSS
F3        DVDD               K11                                                         VSS
                                                                                         VSS
F4        CVDD               K12                                                         VSS
                                                                                         CVDD
F17       CVDD               K17                                                         ED2
                                                                                         ED3
F18       HDS2/AXR1[5]       K18                                                         CVDD
                                                                                         CLKR1/AXR0[6]
F19       VSS                K19                                                         DR1/SDA1
                                                                                         FSR1/AXR0[7]
F20       HCS/AXR1[2]        K20                                                         VSS
                                                                                         VSS
G1        TOUT0/AXR0[2]      L1                                                          VSS
                                                                                         VSS
G2        TINP0/AXR0[3]      L2                                                          VSS
                                                                                         VSS
G3        CLKX0/ACLKX0       L3                                                          DVDD
                                                                                         ED4
G4        VSS                L4                                                          ED5

G17       VSS                L9

G18       HCNTL0/AXR1[3]     L10

G19       HCNTL1/AXR1[1]     L11

G20       HR/W/AXR1[0]       L12

H1        FSX0/AFSX0         L17

H2        DX0/AXR0[1]        L18

H3        CLKR0/ACLKR0       L19

H4        VSS                L20

H17       VSS                M1

H18       DVDD               M2

H19       HRDY/ACLKR1        M3

H20       HHWIL/AFSR1        M4

J1        DR0/AXR0[0]        M9

J2        DVDD               M10

J3        FSR0/AFSR0         M11

J4        VSS                M12

J9        VSS                M17

J10       VSS                M18

J11       VSS                M19

J12       VSS                M20

Shading denotes the GDP and ZDP package pin functions that drop out on the PYP package.

                POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                 7
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   Table 1. Terminal Assignments for the 272-Ball GDP and ZDP Package (in Order of Ball No.) (Continued)

   BALL NO.        SIGNAL NAME               BALL NO.                                                  SIGNAL NAME
                                                                                            VSS
   N1        SCL0                            U9                                             CVDD
                                                                                            CVDD
   N2        SDA0                            U10                                            DVDD
                                                                                            VSS
   N3        ED31                            U11                                            CVDD
                                                                                            CVDD
   N4        VSS                             U12                                            DVDD
                                                                                            VSS
   N17       VSS                             U13                                            EA21
                                                                                            BE1
   N18       ED6                             U14                                            VSS
                                                                                            ED20
   N19       ED7                             U15                                            ED19
                                                                                            CVDD
   N20       ED8                             U16                                            ED16
                                                                                            BE3
   P1        ED28                            U17                                            CE3
                                                                                            EA3
   P2        ED29                            U18                                            EA5
                                                                                            EA8
   P3        ED30                            U19                                            EA10
                                                                                            ARE/SDCAS/SSADS
   P4        VSS                             U20                                            AWE/SDWE/SSWE
                                                                                            DVDD
   P17       VSS                             V1                                             EA12
                                                                                            DVDD
   P18       ED9                             V2                                             EA17
                                                                                            CE0
   P19       VSS                             V3                                             CVDD
                                                                                            DVDD
   P20       ED10                            V4                                             BE0
                                                                                            VSS
   R1        DVDD                            V5                                             CVDD
                                                                                            DVDD
   R2        ED27                            V6                                             ED17
                                                                                            VSS
   R3        ED26                            V7                                             CE2
                                                                                            EA4
   R4        CVDD                            V8                                             EA6

   R17       CVDD                            V9

   R18       DVDD                            V10

   R19       ED11                            V11

   R20       ED12                            V12

   T1        ED24                            V13

   T2        ED25                            V14

   T3        DVDD                            V15

   T4        VSS                             V16

   T17       VSS                             V17

   T18       ED13                            V18

   T19       ED15                            V19

   T20       ED14                            V20

   U1        ED22                            W1

   U2        ED21                            W2

   U3        ED23                            W3

   U4        VSS                             W4

   U5        DVDD                            W5

   U6        CVDD                            W6

   U7        DVDD                            W7

   U8        VSS                             W8

   Shading denotes the GDP and ZDP package pin functions that drop out on the PYP package.

8                   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                         TMS320C6713B
                                  FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                  SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

Table 1. Terminal Assignments for the 272-Ball GDP and ZDP Package (in Order of Ball No.) (Continued)

BALL NO.             SIGNAL NAME  BALL NO.                                                          SIGNAL NAME
    W9    DVDD                         Y5                                                ARDY
    W10   AOE/SDRAS/SSOE               Y6                                                EA2
    W11   VSS                          Y7                                                DVDD
    W12   DVDD                         Y8                                                EA7
    W13   EA11                         Y9                                                EA9
    W14   EA13                        Y10                                                ECLKOUT
    W15   EA15                        Y11                                                ECLKIN
    W16   VSS                         Y12                                                CLKOUT2/GP[2]
    W17   EA19                        Y13                                                VSS
    W18   CE1                         Y14                                                EA14
    W19   CVDD                        Y15                                                EA16
    W20   VSS                         Y16                                                EA18
     Y1   VSS                         Y17                                                DVDD
     Y2   VSS                         Y18                                                EA20
     Y3   ED18                        Y19                                                VSS
     Y4   BE2                         Y20                                                VSS

Shading denotes the GDP and ZDP package pin functions that drop out on the PYP package.

          POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                       9
TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

PYP PowerPAD QFP package (top view)

                                                 PYP 208-PIN PowerPAD PLASTIC QUAD FLATPACK (PQFP)
                                                                                     ( TOP VIEW )

                      156 HD4/GP[0]             155 HD2/AFSX1    154 HD3/AMUTE1  HAS /ACLKX1152 HD1/AXR1[7]  HDS1/AXR1[6]                HDS2/AXR1[5]     CV DD         VSS  147 HD0/AXR1[4]  146 HCNTL0/AXR1[3]  145 HCS/AXR1[2]   144 HCNTL1/AXR1[1]  143 HR/ W/AXR1[0]  142 VSS                                                  138 HOLD         137 HOLDA                      135 HINT/GP[1]  134 VSSCV DD       132 ED0  131 ED1  130 ED2  129 ED3        128 ED5  127 ED4  126 DVDD                              122 ED7  121 ED6   120 ED10  119 ED9       118 ED12  117 ED11  CV DD 115 VSS114 DVDD113 ED14  112 ED15  ED13  BE0  109 EA21  108 BE1  107 DVDD106 VSS  CV DD
                                                                                                                                                                                                                                                                              141 DVDD                                                                  136 BUSREQ                                                                                                                    125 VSS
                                                                                 153                         151                         150              149           148                                                                                                      140 HRDY/ACLKR1                                                                                                           133                                                                           124 CVDD                                                                                       116                                      111   110                                      105
                                                                                                                                                                                                                                                                                    139 HHWIL/AFSR1                                                                                                                                                                                          123 ED8

    CVDD         157                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 104   CVDD

    VSS          158                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 103   CE1

    HD5/AHCLKX1  159                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 102   CE0

    HD8/GP[8]    160                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 101   EA20

    HD6/AHCLKR1  161                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                 100   EA19

    DVDD         162                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   99  EA17

    VSS          163                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   98  DVDD

    HD7/GP[3] 164                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                      97  VSS

    HD9/GP[9] 165                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                      96  CVDD

    HD10/GP[10] 166                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                    95  EA18

    HD11/GP[11]  167                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   94  EA15

    HD12/GP[12]  168                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   93  EA12

    CVVSDSD      169                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   92  EA16
                 170
    CVDD                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                               91  EA13

                 171                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   90  EA14

    HD13/GP[13] 172                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            Exposed                                                                 89  CVDD
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                               Thermal
    HD14/GP[14] 173                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            PAD                                                                     88  VSS

    HD15/GP[15] 174                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                    87  DVDD

    NMI 175                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            86  EA11

    RESET        176                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   85  VSS

    CVDD 177                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                           84  DVDD

    RSV 178                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            83  AWE/SDWE/SSWE

    RSV 179                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            82  CLKOUT2/GP[2]

    RSV          180                                                                                         8,30                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                      81  VSS
                                                                                                             6,79
    RSV          181                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   80  CVDD

    DVVDSDS      182                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   79  ARE/SDCAS/SSADS
                 183
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       78  ECLKIN

    CLKOUT3      184                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   77  ECLKOUT

    EMU1         185                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   76  EA10

    EMU0 186                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                           75  AOE/SDRAS/SSOE

    TDO          187                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   74  EA9

    DVDD         188                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   73  VSS
      VSS
    CVDD         189                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   72  DVDD
                 190
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                       71  EA8

    TDI          191                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   70  EA7

    TMS          192                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   69  EA6

    TCK          193                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   68  EA5

    VSS          194                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   67  CVDD
    CVDD
                 195                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   66  VSS
    CVDD
                 196                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   65  DVDD

    TRST         197                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   64  EA4

    RSV          198                                                                                                                                                                                                                                                                                                                                                                                         8,30                                                                                                                                                                                                                                                                      63  EA3
                                                                                                                                                                                                                                                                                                                                                                                                             6,79
    VSS          199                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   62  EA2

    RSV          200                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   61  CE2

    CVDD         201                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   60  CVDD

    PLLHV        202                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   59  VSS

    VSS          203                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   58  DVDD

    CLKIN 204                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                          57  CE3

    CLKMODE0     205                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   56  ARDY

    DVDD         206                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   55  DVDD

    VSS          207                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   54  VSS
                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                           CVDD
    CVDD         208                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                   53

                      1                         2                3               4            5              GP[5](EXT_INT5)/AMUTEIN0 6  7                CLKS1/SCL1 8  9    10               11                  TINP1/AHCLKX0 12  13                  14                 15  CLKX0/ACLKX0 16  TINP0/AXR0[3] 17  TOUT0/AXR0[2] 18  CLKR0/ACLKR0 19  DX0/AXR0[1] 20  FSX0/AFSX0 21  22              23  FSR0/AFSR0 24  25       26       27       28             29       30       31  32           CLKX1/AMUTE0 33  34  35       36        37        38            39        40        41     42      43    44        45        46    47   48        49       50        51     52

                      GP[4](EXT_INT4)/AMUTEIN1  GP[6](EXT_INT6)  CV DD           VSS  DV DD                                              GP[7](EXT_INT7)                DV DDVSS CV DD                                              TOUT1/AXR0[4]       CV DD              VSS                                                                                                      CV DDVSS                         DV DD      VSS DR0/AXR0[0]   CLKS0/AHCLKR0  CV DDVSS     FSX1     DX1/AXR0[5]                 VSSCV DD  CLKR1/AXR0[6]  DR1/SDA1  FSR1/AXR0[7]  VSSCV DD            SCL0  SDA0  CV DD  DV DD VSS   CV DD     DV DD VSS  VSS       CV DD    CV DD     VSS

NOTE: All linear dimensions are in millimeters. This pad is electrically and thermally connected to the backside of the die.
           For the TMS320C6713B 208-Pin PowerPAD plastic quad flatpack, the external thermal pad dimensions are: 7.2 x 7.2 mm and the thermal
           pad is externally flush with the mold compound.

10                                                                                                                                                                                                                POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                          TMS320C6713B
                                                  FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                                                                                                                               SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

description

       The TMS320C67xt DSPs (including the TMS320C6713B device) compose the floating-point DSP generation
       in the TMS320C6000t DSP platform. The C6713B device is based on the high-performance, advanced
       very-long-instruction-word (VLIW) architecture developed by Texas Instruments (TI), making this DSP an
       excellent choice for multichannel and multifunction applications.

       Operating at 225 MHz, the C6713B delivers up to 1350 million floating-point operations per second (MFLOPS),
       1800 million instructions per second (MIPS), and with dual fixed-/floating-point multipliers up to 450 million
       multiply-accumulate operations per second (MMACS).

       Operating at 300 MHz, the C6713B delivers up to 1800 million floating-point operations per second (MFLOPS),
       2400 million instructions per second (MIPS), and with dual fixed-/floating-point multipliers up to 600 million
       multiply-accumulate operations per second (MMACS).

       The C6713B uses a two-level cache-based architecture and has a powerful and diverse set of peripherals. The
       Level 1 program cache (L1P) is a 4K-byte direct-mapped cache and the Level 1 data cache (L1D) is a 4K-byte
       2-way set-associative cache. The Level 2 memory/cache (L2) consists of a 256K-byte memory space that is
       shared between program and data space. 64K bytes of the 256K bytes in L2 memory can be configured as
       mapped memory, cache, or combinations of the two. The remaining 192K bytes in L2 serves as mapped SRAM.

       The C6713B has a rich peripheral set that includes two Multichannel Audio Serial Ports (McASPs), two
       Multichannel Buffered Serial Ports (McBSPs), two Inter-Integrated Circuit (I2C) buses, one dedicated
       General-Purpose Input/Output (GPIO) module, two general-purpose timers, a host-port interface (HPI), and a
       glueless external memory interface (EMIF) capable of interfacing to SDRAM, SBSRAM, and asynchronous
       peripherals.

       The two McASP interface modules each support one transmit and one receive clock zone. Each of the McASP
       has eight serial data pins which can be individually allocated to any of the two zones. The serial port supports
       time-division multiplexing on each pin from 2 to 32 time slots. The C6713B has sufficient bandwidth to support
       all 16 serial data pins transmitting a 192 kHz stereo signal. Serial data in each zone may be transmitted and
       received on multiple serial data pins simultaneously and formatted in a multitude of variations on the Philips
       Inter-IC Sound (I2S) format.

       In addition, the McASP transmitter may be programmed to output multiple S/PDIF, IEC60958, AES-3, CP-430
       encoded data channels simultaneously, with a single RAM containing the full implementation of user data and
       channel status fields.

       The McASP also provides extensive error-checking and recovery features, such as the bad clock detection
       circuit for each high-frequency master clock which verifies that the master clock is within a programmed
       frequency range.

       The two I2C ports on the TMS320C6713B allow the DSP to easily control peripheral devices and communicate
       with a host processor. In addition, the standard multichannel buffered serial port (McBSP) may be used to
       communicate with serial peripheral interface (SPI) mode peripheral devices.

       The TMS320C6713B device has two bootmodes: from the HPI or from external asynchronous ROM. For more
       detailed information, see the bootmode section of this data sheet.

       The TMS320C67x DSP generation is supported by the TI eXpressDSPt set of industry benchmark
       development tools, including a highly optimizing C/C++ Compiler, the Code Composer Studiot Integrated
       Development Environment (IDE), JTAG-based emulation and real-time debugging, and the DSP/BIOSt
       kernel.

TMS320C6000, eXpressDSP, Code Composer Studio, and DSP/BIOS are trademarks of Texas Instruments.
Throughout the remainder of this document, TMS320C6713B shall be referred to as C6713B or 13B.

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TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

device characteristics

    Table 2 provides an overview of the C6713B DSP. The table shows significant features of the device, including
    the capacity of on-chip RAM, the peripherals, the execution time, and the package type with pin count. For more
    details on the C67x DSP device part numbers and part numbering, see Figure 12.

                                     Table 2. Characteristics of the C6713B Processor

              HARDWARE FEATURES                 INTERNAL CLOCK                                              C6713B
                                                      SOURCE                                     (FLOATING-POINT DSP)

                                                                        GDP/ZDP                                              PYP

    Peripherals                  EMIF           SYSCLK3 or ECLKIN       1 (32 bit)                                           1 (16 bit)

                                 EDMA           CPU clock frequency                                   1
                                 (16 Channels)
    Not all peripheral pins are

    available at the same        HPI (16 bit)   SYSCLK2                                               1

    time. (For more details,     McASPs         AUXCLK, SYSCLK2                                       2

    see the Device
    Configurations section.) I2Cs               SYSCLK2                                               2

                                 McBSPs         SYSCLK2                                               2

    Peripheral performance is
    dependent on chip-level 32-Bit Timers       1/2 of SYSCLK2                                        2

    configuration.               GPIO Module    SYSCLK2                                               1

                                 Size (Bytes)                                                         264K

    On-Chip Memory               Organization                                                    4K-Byte (4KB) L1 Program (L1P) Cache
                                                                                                 4KB L1 Data (L1D) Cache
                                                                                                 64KB Unified L2 Cache/Mapped RAM
                                                                                                 192KB L2 Mapped RAM

    CPU ID+CPU Rev ID            Control Status Register (CSR.[31:16])                                0x0203

    BSDL File                    For the C6713B BSDL file, contact your Field Sales Representative.

    Frequency                    MHz                                    300, 225, 200                             225, 200, 167

    Cycle Time                   ns                                     3.3 ns (GDP-300, ZDP-300)                  5 ns (PYP-200)
    Voltage                                                             4.4 ns (GDP-225, ZDP-225)                 4.4 ns (PYP-225)
                                 Core (V)                                                                         6 ns (PYPA-167)
                                 I/O (V)                                       5 ns (GDPA-200,                    5 ns (PYPA-200)
                                                                                   ZDPA-200)
                                                                                     1.20 V                               1.2 V
                                                                                  1.4 V (-300)

                                                                                                           3.3 V

    Clock Generator Options      Prescaler                                                             /1, /2, /3, ..., /32
                                 Multiplier                                                           x4, x5, x6, ..., x25
                                 Postscaler                                                            /1, /2, /3, ..., /32

    Packages                     27 x 27 mm                             272-Ball BGA (GDP)                                     -
                                 28 x 28 mm                             272-Ball BGA (ZDP)
                                                                                                                  208-Pin PowerPAD
                                                                                     -                                 PQFP (PYP)

    Process Technology           m                                                                   0.13

    Product Status

    Product Preview (PP)                                                                              PD
    Advance Information (AI)

    Production Data (PD)

     AUXCLK is the McASP internal high-frequency clock source for serial transfers. SYSCLK2 is the McASP system clock used for the clock

      check (high-frequency) circuit.
     This value is compatible with existing 1.26-V designs.
    PRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments

    standard warranty. Production processing does not necessarily include testing of all parameters.

C67x is a trademark of Texas Instruments.

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                                                                 FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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functional block and CPU (DSP core) diagram

                  32                                   L2 Cache/  Digital Signal Processor
                                  EMIF                  Memory
                                                        4 Banks               L1P Cache
                                McASP1                 64K Bytes           Direct Mapped
                                McASP0                                     4K Bytes Total
                                McBSP1                    Total
                                McBSP0                                                                 C67x CPU
                                                          (up to
                                  I2C1                   4-Way)   Instruction Fetch                                      Control
                                  I2C0                                                                                  Registers
                                Timer 1                           Instruction Dispatch
                                                                                                                         Control
                                                                  Instruction Decode                                      Logic

                                                                  Data Path A                          Data Path B         Test
                                                                                                                        In-Circuit
Pin Multiplexing                                                  A Register File                      B Register File  Emulation

                                          Enhanced                .L1 .S1 .M1 .D1                      .D2 .M2 .S2 .L2 Interrupt
                                              DMA                                                                                        Control

                                          Controller
                                         (16 channel)

                                                           L2                                 L1D Cache
                                                       Memory                                    2-Way

                                                         192K                              Set Associative
                                                        Bytes                                  4K Bytes

                     Timer 0                                      Clock Generator and PLL                           Power-Down
                                                                  x4 through x25 Multiplier                              Logic

                                                                    /1 through /32 Dividers

                                  GPIO
                  16

                                   HPI

In addition to fixed-point instructions, these functional units execute floating-point instructions.

EMIF interfaces to:                      McBSPs interface to:     McASPs interface to:
-SDRAM                                   -SPI Control Port        -I2S Multichannel ADC, DAC, Codec, DIR
-SBSRAM                                  -High-Speed TDM Codecs   -DIT: Multiple Outputs
-SRAM,                                   -AC97 Codecs
-ROM/Flash, and                          -Serial EEPROM
-I/O devices

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TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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CPU (DSP core) description

       The TMS320C6713B floating-point digital signal processor is based on the C67x CPU. The CPU fetches
       advanced very-long instruction words (VLIW) (256 bits wide) to supply up to eight 32-bit instructions to the eight
       functional units during every clock cycle. The VLIW architecture features controls by which all eight units do not
       have to be supplied with instructions if they are not ready to execute. The first bit of every 32-bit instruction
       determines if the next instruction belongs to the same execute packet as the previous instruction, or whether
       it should be executed in the following clock as a part of the next execute packet. Fetch packets are always 256
       bits wide; however, the execute packets can vary in size. The variable-length execute packets are a key
       memory-saving feature, distinguishing the C67x CPU from other VLIW architectures.

       The CPU features two sets of functional units. Each set contains four units and a register file. One set contains
       functional units .L1, .S1, .M1, and .D1; the other set contains units .D2, .M2, .S2, and .L2. The two register files
       each contain 16 32-bit registers for a total of 32 general-purpose registers. The two sets of functional units, along
       with two register files, compose sides A and B of the CPU (see the functional block and CPU diagram and
       Figure 1). The four functional units on each side of the CPU can freely share the 16 registers belonging to that
       side. Additionally, each side features a single data bus connected to all the registers on the other side, by which
       the two sets of functional units can access data from the register files on the opposite side. While register access
       by functional units on the same side of the CPU as the register file can service all the units in a single clock cycle,
       register access using the register file across the CPU supports one read and one write per cycle.

       The C67x CPU executes all C62x instructions. In addition to C62x fixed-point instructions, the six out of eight
       functional units (.L1, .S1, .M1, .M2, .S2, and .L2) also execute floating-point instructions. The remaining two
       functional units (.D1 and .D2) also execute the new LDDW instruction which loads 64 bits per CPU side for a
       total of 128 bits per cycle.

       Another key feature of the C67x CPU is the load/store architecture, where all instructions operate on registers
       (as opposed to data in memory). Two sets of data-addressing units (.D1 and .D2) are responsible for all data
       transfers between the register files and the memory. The data address driven by the .D units allows data
       addresses generated from one register file to be used to load or store data to or from the other register file. The
       C67x CPU supports a variety of indirect addressing modes using either linear- or circular-addressing modes
       with 5- or 15-bit offsets. All instructions are conditional, and most can access any one of the 32 registers. Some
       registers, however, are singled out to support specific addressing or to hold the condition for conditional
       instructions (if the condition is not automatically "true"). The two .M functional units are dedicated for multiplies.
       The two .S and .L functional units perform a general set of arithmetic, logical, and branch functions with results
       available every clock cycle.

       The processing flow begins when a 256-bit-wide instruction fetch packet is fetched from a program memory.
       The 32-bit instructions destined for the individual functional units are "linked" together by "1" bits in the least
       significant bit (LSB) position of the instructions. The instructions that are "chained" together for simultaneous
       execution (up to eight in total) compose an execute packet. A "0" in the LSB of an instruction breaks the chain,
       effectively placing the instructions that follow it in the next execute packet. If an execute packet crosses the
       fetch-packet boundary (256 bits wide), the assembler places it in the next fetch packet, while the remainder of
       the current fetch packet is padded with NOP instructions. The number of execute packets within a fetch packet
       can vary from one to eight. Execute packets are dispatched to their respective functional units at the rate of one
       per clock cycle and the next 256-bit fetch packet is not fetched until all the execute packets from the current fetch
       packet have been dispatched. After decoding, the instructions simultaneously drive all active functional units
       for a maximum execution rate of eight instructions every clock cycle. While most results are stored in 32-bit
       registers, they can be subsequently moved to memory as bytes or half-words as well. All load and store
       instructions are byte-, half-word, or word-addressable.

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                                                                               TMS320C6713B
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CPU (DSP core) description (continued)   src1                                                        21XX(R(RBAeeFF00ggii--lliieesBsAttA1B1ee55rr))
                                                                                                            Control
                                        .L1 src2
                                                       dst                                                      Register File

                                        long dst
                                        long src 8    8

             LD1 32 MSB                  long src                                              32
                         ST1             long dst                                                  32

                                        .S1           8

Data Path A                              dst                  8
                                        src1
                                        src2
                                        dst
                                        .M1 src1
                                        src2
                                        dst
             LD1 32 LSB                     .D1 src1

                DA1                   src2
                DA2
                                                     src2
             LD2 32 LSB
                                        .D2 src1
                                        dst
                                        src2
                                        .M2 src1

                                                       dst
                                        src2
                                        .S2
Data Path B                              long dstsrc1
                                         dst
                                        long src 8    8

             LD2 32 MSB                  long src                                              32
                                                long dst                                               32
                ST2
                                        dst            8

                                        .L2            8
                                                     src2
                                        src1

In addition to fixed-point instructions, these functional units execute floating-point instructions.

             Figure 1. TMS320C67x CPU (DSP Core) Data Paths

             POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                                                                                                                                                                                                                                              15
TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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memory map summary

    Table 3 shows the memory map address ranges of the device.
                                                  Table 3. Memory Map Summary

    MEMORY BLOCK DESCRIPTION                    BLOCK SIZE (BYTES)                    HEX ADDRESS RANGE

    Internal RAM (L2)                           192K                                  0000 0000 0002 FFFF

    Internal RAM/Cache                          64K                                   0003 0000 0003 FFFF

    Reserved                                    24M 256K                            0004 0000 017F FFFF

    External Memory Interface (EMIF) Registers  256K                                  0180 0000 0183 FFFF

    L2 Registers                                128K                                  0184 0000 0185 FFFF

    Reserved                                    128K                                  0186 0000 0187 FFFF

    HPI Registers                               256K                                  0188 0000 018B FFFF

    McBSP 0 Registers                           256K                                  018C 0000 018F FFFF

    McBSP 1 Registers                           256K                                  0190 0000 0193 FFFF

    Timer 0 Registers                           256K                                  0194 0000 0197 FFFF

    Timer 1 Registers                           256K                                  0198 0000 019B FFFF

    Interrupt Selector Registers                512                                   019C 0000 019C 01FF

    Device Configuration Registers              4                                     019C 0200 019C 0203

    Reserved                                    256K - 516                            019C 0204 019F FFFF

    EDMA RAM and EDMA Registers                 256K                                  01A0 0000 01A3 FFFF

    Reserved                                    768K                                  01A4 0000 01AF FFFF

    GPIO Registers                              16K                                   01B0 0000 01B0 3FFF

    Reserved                                    240K                                  01B0 4000 01B3 FFFF

    I2C0 Registers                              16K                                   01B4 0000 01B4 3FFF

    I2C1 Registers                              16K                                   01B4 4000 01B4 7FFF

    Reserved                                    16K                                   01B4 8000 01B4 BFFF

    McASP0 Registers                            16K                                   01B4 C000 01B4 FFFF

    McASP1 Registers                            16K                                   01B5 0000 01B5 3FFF

    Reserved                                    160K                                  01B5 4000 01B7 BFFF

    PLL Registers                               8K                                    01B7 C000 01B7 DFFF

    Reserved                                    264K                                  01B7 E000 01BB FFFF

    Emulation Registers                         256K                                  01BC 0000 01BF FFFF

    Reserved                                    4M                                    01C0 0000 01FF FFFF

    QDMA Registers                              52                                    0200 0000 0200 0033

    Reserved                                    16M - 52                              0200 0034 02FF FFFF

    Reserved                                    720M                                  0300 0000 2FFF FFFF

    McBSP0 Data Port                            64M                                   3000 0000 33FF FFFF

    McBSP1 Data Port                            64M                                   3400 0000 37FF FFFF

    Reserved                                    64M                                   3800 0000 3BFF FFFF

    McASP0 Data Port                            1M                                    3C00 0000 3C0F FFFF

    McASP1 Data Port                            1M                                    3C10 0000 3C1F FFFF

     Reserved                                   1G + 62M                              3C20 0000 7FFF FFFF
    EMIF CE0                                      256M                                8000 0000 8FFF FFFF
    EMIF CE1                                      256M                                9000 0000 9FFF FFFF
    EMIF CE2                                      256M                                A000 0000 AFFF FFFF
    EMIF CE3                                      256M                                B000 0000 BFFF FFFF

    Reserved                                    1G                                    C000 0000 FFFF FFFF

The number of EMIF address pins (EA[21:2]) limits the maximum addressable memory (SDRAM) to 128MB per CE space.

16                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                                                   TMS320C6713B
                                                                            FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

L2 memory structure expanded                                                               SPRS294B - OCTOBER 2005 - REVISED JUNE 2006
                                                                                                   Block Base Address
     Figure 2 shows the detail of the L2 memory structure.                                              0x0000 0000

          L2 Mode                                                           L2 Memory

000  001  010      011        111

256K SRAM (All)                                                             192K-Byte RAM
                240K SRAM
                                 224K SRAM
                                                 208K SRAM
                                                                 192K SRAM

     16K                                                                     16K-Byte RAM            0x0003 0000
        1-Way                                                                16K-Byte RAM  0x0003 4000
           Cache
                                                                                                               0x0003 8000
                     32K
                        2-Way Cache                                         16K-Byte RAM
                                      48K 3-Way Cache
                                                                            16K-Byte RAM                       0x0003 C000
                                                       64K 4-Way Cache                                         0x0003 FFFF

                              Figure 2. L2 Memory Configuration

                               POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                              17
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FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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peripheral register descriptions

    Table 4 through Table 17 identify the peripheral registers for the device by their register names, acronyms, and
    hex address or hex address range. For more detailed information on the register contents, bit names and their
    descriptions, see the specific peripheral reference guide listed in the TMS320C6000 DSP Peripherals Overview
    Reference Guide (literature number SPRU190).

                                                       Table 4. EMIF Registers

    HEX ADDRESS RANGE      ACRONYM                                       REGISTER NAME
             0180 0000      GBLCTL
             0180 0004       CECTL1          EMIF global control
             0180 0008       CECTL0          EMIF CE1 space control
             0180 000C            -          EMIF CE0 space control
             0180 0010       CECTL2          Reserved
             0180 0014       CECTL3          EMIF CE2 space control
             0180 0018       SDCTL           EMIF CE3 space control
             0180 001C        SDTIM          EMIF SDRAM control
             0180 0020       SDEXT           EMIF SDRAM refresh control
                                  -          EMIF SDRAM extension
    0180 0024 - 0183 FFFF                    Reserved

                                             Table 5. L2 Cache Registers

    HEX ADDRESS RANGE      ACRONYM                                                           REGISTER NAME
             0184 0000        CCFG           Cache configuration register
             0184 4000                       L2 writeback base address register
             0184 4004      L2WBAR           L2 writeback word count register
             0184 4010       L2WWC           L2 writeback-invalidate base address register
             0184 4014      L2WIBAR          L2 writeback-invalidate word count register
             0184 4020      L2WIWC           L1P invalidate base address register
             0184 4024      L1PIBAR          L1P invalidate word count register
             0184 4030       L1PIWC          L1D writeback-invalidate base address register
             0184 4034     L1DWIBAR          L1D writeback-invalidate word count register
             0184 5000     L1DWIWC           L2 writeback all register
             0184 5004        L2WB           L2 writeback-invalidate all register
             0184 8200      L2WBINV          Controls CE0 range 8000 0000 - 80FF FFFF
             0184 8204        MAR0           Controls CE0 range 8100 0000 - 81FF FFFF
             0184 8208        MAR1           Controls CE0 range 8200 0000 - 82FF FFFF
             0184 820C        MAR2           Controls CE0 range 8300 0000 - 83FF FFFF
             0184 8240        MAR3           Controls CE1 range 9000 0000 - 90FF FFFF
             0184 8244        MAR4           Controls CE1 range 9100 0000 - 91FF FFFF
             0184 8248        MAR5           Controls CE1 range 9200 0000 - 92FF FFFF
             0184 824C        MAR6           Controls CE1 range 9300 0000 - 93FF FFFF
             0184 8280        MAR7           Controls CE2 range A000 0000 - A0FF FFFF
             0184 8284        MAR8           Controls CE2 range A100 0000 - A1FF FFFF
             0184 8288        MAR9           Controls CE2 range A200 0000 - A2FF FFFF
             0184 828C       MAR10           Controls CE2 range A300 0000 - A3FF FFFF
             0184 82C0       MAR11           Controls CE3 range B000 0000 - B0FF FFFF
             0184 82C4       MAR12           Controls CE3 range B100 0000 - B1FF FFFF
             0184 82C8       MAR13           Controls CE3 range B200 0000 - B2FF FFFF
             0184 82CC       MAR14           Controls CE3 range B300 0000 - B3FF FFFF
                             MAR15           Reserved
    0184 82D0 - 0185 FFFF
                                  -

18                                    POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
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peripheral register descriptions (continued)
                                                  Table 6. Interrupt Selector Registers

HEX ADDRESS RANGE       ACRONYM               REGISTER NAME                                      COMMENTS
         019C 0000         MUXH  Interrupt multiplexer high
         019C 0004                                                      Selects which interrupts drive CPU interrupts
         019C 0008      MUXL     Interrupt multiplexer low              10-15 (INT10-INT15)

019C 000C - 019F FFFF   EXTPOL   External interrupt polarity            Selects which interrupts drive CPU interrupts 4-9
                             -   Reserved                               (INT04-INT09)

                                                                        Sets the polarity of the external interrupts
                                                                        (EXT_INT4-EXT_INT7)

                                      Table 7. Device Registers

HEX ADDRESS RANGE       ACRONYM  Device Configuration         REGISTER DESCRIPTION
         019C 0200       DEVCFG  Reserved
                                 CPU Control Status Register             Allows the user to control peripheral selection.
019C 0204 - 019F FFFF         -                                          This register also offers the user control of the
              N/A           CSR                                          EMIF input clock source. For more detailed
                                                                         information on the device configuration register, see
                                                                         the Device Configurations section of this data
                                                                         sheet.

                                                                         Identifies which CPU and defines the silicon
                                                                         revision of the CPU. This register also offers the
                                                                         user control of device operation.
                                                                         For more detailed information on the CPU Control
                                                                         Status Register, see the CPU CSR Register
                                                                         Description section of this data sheet.

                                 Table 8. EDMA Parameter RAM

HEX ADDRESS RANGE ACRONYM                                     REGISTER NAME

01A0 0000 - 01A0 0017   -        Parameters for Event 0 (6 words) or Reload/Link Parameters for other Event

01A0 0018 - 01A0 002F   -        Parameters for Event 1 (6 words) or Reload/Link Parameters for other Event

01A0 0030 - 01A0 0047   -        Parameters for Event 2 (6 words) or Reload/Link Parameters for other Event

01A0 0048 - 01A0 005F   -        Parameters for Event 3 (6 words) or Reload/Link Parameters for other Event

01A0 0060 - 01A0 0077   -        Parameters for Event 4 (6 words) or Reload/Link Parameters for other Event

01A0 0078 - 01A0 008F   -        Parameters for Event 5 (6 words) or Reload/Link Parameters for other Event

01A0 0090 - 01A0 00A7   -        Parameters for Event 6 (6 words) or Reload/Link Parameters for other Event

01A0 00A8 - 01A0 00BF   -        Parameters for Event 7 (6 words) or Reload/Link Parameters for other Event

01A0 00C0 - 01A0 00D7   -        Parameters for Event 8 (6 words) or Reload/Link Parameters for other Event

01A0 00D8 - 01A0 00EF   -        Parameters for Event 9 (6 words) or Reload/Link Parameters for other Event

01A0 00F0 - 01A0 00107  -        Parameters for Event 10 (6 words) or Reload/Link Parameters for other Event

01A0 0108 - 01A0 011F   -        Parameters for Event 11 (6 words) or Reload/Link Parameters for other Event

01A0 0120 - 01A0 0137   -        Parameters for Event 12 (6 words) or Reload/Link Parameters for other Event

01A0 0138 - 01A0 014F   -        Parameters for Event 13 (6 words) or Reload/Link Parameters for other Event

01A0 0150 - 01A0 0167   -        Parameters for Event 14 (6 words) or Reload/Link Parameters for other Event

01A0 0168 - 01A0 017F   -        Parameters for Event 15 (6 words) or Reload/Link Parameters for other Event

01A0 0180 - 01A0 0197   -        Reload/link parameters for Event 0-15

01A0 0198 - 01A0 01AF   -        Reload/link parameters for Event 0-15

...                              ...

01A0 07E0 - 01A0 07F7   -        Reload/link parameters for Event 0-15

01A0 07F8 - 01A0 07FF   -        Scratch pad area (2 words)

The device has 85 EDMA parameters total: 16 Event/Reload parameters and 69 Reload-only parameters.

                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                          19
TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

peripheral register descriptions (continued)
       For more details on the EDMA parameter RAM 6-word parameter entry structure, see Figure 3.

                       31                                                              0  EDMA Parameter
                                                                                                  OPT
    Word 0                 EDMA Channel Options Parameter (OPT)                                   SRC
    Word 1                                                                                        CNT
    Word 2                           EDMA Channel Source Address (SRC)                            DST
    Word 3                                                                                         IDX
    Word 4             Array/Frame Count (FRMCNT)      Element Count (ELECNT)                     RLD
    Word 5
                           EDMA Channel Destination Address (DST)

                           Array/Frame Index (FRMIDX)  Element Index (ELEIDX)

                       Element Count Reload (ELERLD)   Link Address (LINK)

    Figure 3. EDMA Channel Parameter Entries (6 Words) for Each EDMA Event

                                     Table 9. EDMA Registers

HEX ADDRESS RANGE          ACRONYM                                       REGISTER NAME
01A0 0800 - 01A0 FEFC            -
                                     Reserved
         01A0 FF00            ESEL0  EDMA event selector 0
         01A0 FF04            ESEL1  EDMA event selector 1
01A0 FF08 - 01A0 FF0B                Reserved
         01A0 FF0C               -   EDMA event selector 3
01A0 FF1F - 01A0 FFDC         ESEL3  Reserved
         01A0 FFE0                   Priority queue status register
         01A0 FFE4               -   Channel interrupt pending register
         01A0 FFE8            PQSR   Channel interrupt enable register
         01A0 FFEC             CIPR  Channel chain enable register
         01A0 FFF0             CIER  Event register
         01A0 FFF4            CCER   Event enable register
         01A0 FFF8                   Event clear register
         01A0 FFFC              ER   Event set register
01A1 0000 - 01A3 FFFF          EER   Reserved
                               ECR
                               ESR

                                 

20                                    POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                                     TMS320C6713B
                                                              FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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peripheral register descriptions (continued)

                       Table 10. Quick DMA (QDMA) and Pseudo Registers

HEX ADDRESS RANGE ACRONYM                                           REGISTER NAME

0200 0000              QOPT      QDMA options parameter register

0200 0004              QSRC      QDMA source address register

0200 0008              QCNT      QDMA frame count register

0200 000C              QDST      QDMA destination address register

0200 0010              QIDX      QDMA index register

0200 0014 - 0200 001C  -         Reserved

0200 0020              QSOPT     QDMA pseudo options register

0200 0024              QSSRC     QDMA pseudo source address register

0200 0028              QSCNT     QDMA pseudo frame count register

0200 002C              QSDST     QDMA pseudo destination address register

0200 0030              QSIDX     QDMA pseudo index register

All the QDMA and Pseudo registers are write-accessible only

                                 Table 11. PLL Controller Registers

HEX ADDRESS RANGE      ACRONYM                REGISTER NAME                [0x00010801 for PLL Controller]
         01B7 C000       PLLPID  Peripheral identification register (PID)
                             -   Reserved
01B7 C004 - 01B7 C0FF   PLLCSR   PLL control/status register
         01B7 C100           -   Reserved
                          PLLM   PLL multiplier control register
01B7 C104 - 01B7 C10F   PLLDIV0  PLL controller divider 0 register
         01B7 C110      PLLDIV1  PLL controller divider 1 register
         01B7 C114      PLLDIV2  PLL controller divider 2 register
         01B7 C118      PLLDIV3  PLL controller divider 3 register
         01B7 C11C      OSCDIV1  Oscillator divider 1 register
         01B7 C120           -   Reserved
         01B7 C124

01B7 C128 - 01B7 DFFF

                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                           21
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peripheral register descriptions (continued)

                       Table 12. McASP0 and McASP1 Registers

    HEX ADDRESS RANGE

    McASP0             McASP1                    ACRONYM                 REGISTER NAME

    3C00 0000 - 3C00 FFFF 3C10 0000 - 3C10 FFFF  RBUF/XBUFx  McASPx receive buffer or McASPx transmit buffer via the
                                                             Peripheral Data Bus.
                                                             (Used when RSEL or XSEL bits = 0 [these bits are located
                                                             in the RFMT or XFMT registers, respectively].)

    01B4 C000          01B5 0000                 MCASPPIDx   Peripheral Identification register
                                                             [0x00100101 for McASP0 and for McASP1]
    01B4 C004          01B5 0004
    01B4 C008          01B5 0008                 PWRDEMUx Power down and emulation management register
    01B4 C00C          01B5 000C
    01B4 C010          01B5 0010                 -           Reserved
    01B4 C014          01B5 0014
    01B4 C018          01B5 0018                 -           Reserved

                                                 PFUNCx Pin function register

                                                 PDIRx       Pin direction register

                                                 PDOUTx Pin data out register

    01B4 C01C          01B5 001C                                        Pin data in / data set register
                                                 PDIN/PDSETx Read returns: PDIN

                                                                        Writes affect: PDSET

         01B4 C020              01B5 0020        PDCLRx Pin data clear register
01B4 C024 - 01B4 C040  01B5 0024 - 01B5 0040
                                                 -           Reserved
         01B4 C044              01B5 0044
         01B4 C048              01B5 0048        GBLCTLx Global control register
         01B4 C04C              01B5 004C
         01B4 C050              01B5 0050        AMUTEx Mute control register
01B4 C054 - 01B4 C05C  01B5 0054 - 01B5 005C
                                                 DLBCTLx Digital Loop-back control register
         01B4 C060              01B5 0060
                                                 DITCTLx DIT mode control register
         01B4 C064              01B5 0064
         01B4 C068              01B5 0068        -           Reserved
         01B4 C06C              01B5 006C
         01B4 C070              01B5 0070        RGBLCTLx    Alias of GBLCTL containing only Receiver Reset bits,
         01B4 C074              01B5 0074                    allows transmit to be reset independently from receive.
         01B4 C078              01B5 0078
         01B4 C07C              01B5 007C        RMASKx Receiver format unit bit mask register
         01B4 C080              01B5 0080
         01B4 C084              01B5 0084        RFMTx       Receive bit stream format register
         01B4 C088              01B5 0088
01B4 C08C - 01B4 C09C  01B5 008C - 01B5 009C     AFSRCTLx Receive frame sync control register

         01B4 C0A0              01B5 00A0        ACLKRCTLx Receive clock control register

         01B4 C0A4              01B5 00A4        AHCLKRCTLx High-frequency receive clock control register
         01B4 C0A8              01B5 00A8
         01B4 C0AC              01B5 00AC        RTDMx       Receive TDM slot 0-31 register
         01B4 C0B0              01B5 00B0
         01B4 C0B4              01B5 00B4        RINTCTLx Receiver interrupt control register

                                                 RSTATx      Status register - Receiver

                                                 RSLOTx Current receive TDM slot register

                                                 RCLKCHKx Receiver clock check control register

                                                 -           Reserved

                                                 XGBLCTLx    Alias of GBLCTL containing only Transmitter Reset bits,
                                                             allows transmit to be reset independently from receive.

                                                 XMASKx Transmit format unit bit mask register

                                                 XFMTx       Transmit bit stream format register

                                                 AFSXCTLx Transmit frame sync control register

                                                 ACLKXCTLx Transmit clock control register

                                                 AHCLKXCTLx High-frequency Transmit clock control register

22                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
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peripheral register descriptions (continued)

           Table 12. McASP0 and McASP1 Registers (Continued)

HEX ADDRESS RANGE

McASP0     McASP1                            ACRONYM                 REGISTER NAME

01B4 C0B8  01B5 00B8                            XTDMx   Transmit TDM slot 0-31 register
                                              XINTCTLx  Transmit interrupt control register
01B4 C0BC  01B5 00BC                                    Status register - Transmitter
                                               XSTATx   Current transmit TDM slot
01B4 C0C0  01B5 00C0                           XSLOTx   Transmit clock check control register
                                             XCLKCHKx   Reserved
01B4 C0C4  01B5 00C4                                    Left (even TDM slot) channel status register file
                                                    -   Left (even TDM slot) channel status register file
01B4 C0C8  01B5 00C8                         DITCSRA0x  Left (even TDM slot) channel status register file
                                             DITCSRA1x  Left (even TDM slot) channel status register file
01B4 C0D0 - 01B4 C0FC 01B5 00CC - 01B5 00FC  DITCSRA2x  Left (even TDM slot) channel status register file
                                             DITCSRA3x  Left (even TDM slot) channel status register file
01B4 C100  01B5 0100                         DITCSRA4x  Right (odd TDM slot) channel status register file
                                             DITCSRA5x  Right (odd TDM slot) channel status register file
01B4 C104  01B5 0104                         DITCSRB0x  Right (odd TDM slot) channel status register file
                                             DITCSRB1x  Right (odd TDM slot) channel status register file
01B4 C108  01B5 0108                         DITCSRB2x  Right (odd TDM slot) channel status register file
                                             DITCSRB3x  Right (odd TDM slot) channel status register file
01B4 C10C  01B5 010C                         DITCSRB4x  Left (even TDM slot) user data register file
                                             DITCSRB5x  Left (even TDM slot) user data register file
01B4 C110  01B5 0110                         DITUDRA0x  Left (even TDM slot) user data register file
                                             DITUDRA1x  Left (even TDM slot) user data register file
01B4 C114  01B5 0114                         DITUDRA2x  Left (even TDM slot) user data register file
                                             DITUDRA3x  Left (even TDM slot) user data register file
01B4 C118  01B5 0118                         DITUDRA4x  Right (odd TDM slot) user data register file
                                             DITUDRA5x  Right (odd TDM slot) user data register file
01B4 C11C  01B5 011C                         DITUDRB0x  Right (odd TDM slot) user data register file
                                             DITUDRB1x  Right (odd TDM slot) user data register file
01B4 C120  01B5 0120                         DITUDRB2x  Right (odd TDM slot) user data register file
                                             DITUDRB3x  Right (odd TDM slot) user data register file
01B4 C124  01B5 0124                         DITUDRB4x  Reserved
                                             DITUDRB5x  Serializer 0 control register
01B4 C128  01B5 0128                                    Serializer 1 control register
                                                    -   Serializer 2 control register
01B4 C12C  01B5 012C                          SRCTL0x   Serializer 3 control register
                                              SRCTL1x   Serializer 4 control register
01B4 C130  01B5 0130                          SRCTL2x   Serializer 5 control register
                                              SRCTL3x   Serializer 6 control register
01B4 C134  01B5 0134                          SRCTL4x   Serializer 7 control register
                                              SRCTL5x   Reserved
01B4 C138  01B5 0138                          SRCTL6x
                                              SRCTL7x
01B4 C13C  01B5 013C
                                                    -
01B4 C140  01B5 0140

01B4 C144  01B5 0144

01B4 C148  01B5 0148

01B4 C14C  01B5 014C

01B4 C150  01B5 0150

01B4 C154  01B5 0154

01B4 C158  01B5 0158

01B4 C15C  01B5 015C

01B4 C160 - 01B4 C17C 01B5 0160 - 01B5 017C

01B4 C180  01B5 0180

01B4 C184  01B5 0184

01B4 C188  01B5 0188

01B4 C18C  01B5 018C

01B4 C190  01B5 0190

01B4 C194  01B5 0194

01B4 C198  01B5 0198

01B4 C19C  01B5 019C

01B4 C1A0 - 01B4 C1FC 01B5 01A0 - 01B5 01FC

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FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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peripheral register descriptions (continued)

                           Table 12. McASP0 and McASP1 Registers (Continued)

    HEX ADDRESS RANGE

    McASP0                 McASP1                 ACRONYM                             REGISTER NAME

    01B4 C200              01B5 0200                XBUF0x  Transmit Buffer for Serializer 0 through configuration bus
                                                    XBUF1x  Transmit Buffer for Serializer 1 through configuration bus
    01B4 C204              01B5 0204                XBUF2x  Transmit Buffer for Serializer 2 through configuration bus
                                                    XBUF3x  Transmit Buffer for Serializer 3 through configuration bus
    01B4 C208              01B5 0208                XBUF4x  Transmit Buffer for Serializer 4 through configuration bus
                                                    XBUF5x  Transmit Buffer for Serializer 5 through configuration bus
    01B4 C20C              01B5 020C                XBUF6x  Transmit Buffer for Serializer 6 through configuration bus
                                                    XBUF7x  Transmit Buffer for Serializer 7 through configuration bus
    01B4 C210              01B5 0210

    01B4 C214              01B5 0214

    01B4 C218              01B5 0218

    01B4 C21C              01B5 021C

01B4 C220 - 01B4 C27C      01B5 C220 - 01B5 027C      -     Reserved
         01B4 C280                  01B5 0280     RBUF0x    Receive Buffer for Serializer 0 through configuration bus
         01B4 C284                  01B5 0284     RBUF1x    Receive Buffer for Serializer 1 through configuration bus
         01B4 C288                  01B5 0288     RBUF2x    Receive Buffer for Serializer 2 through configuration bus
         01B4 C28C                  01B5 028C     RBUF3x    Receive Buffer for Serializer 3 through configuration bus
         01B4 C290                  01B5 0290     RBUF4x    Receive Buffer for Serializer 4 through configuration bus
         01B4 C294                  01B5 0294     RBUF5x    Receive Buffer for Serializer 5 through configuration bus
         01B4 C298                  01B5 0298     RBUF6x    Receive Buffer for Serializer 6 through configuration bus
         01B4 C29C                  01B5 029C     RBUF7x    Receive Buffer for Serializer 7 through configuration bus

01B4 C2A0 - 01B4 FFFF 01B5 02A0 - 01B5 3FFF       -         Reserved

The transmit buffers for serializers 0 - 7 are accessible to the CPU via the peripheral bus if the XSEL bit = 1 (XFMT register).
The receive buffers for serializers 0 - 7 are accessible to the CPU via the peripheral bus if the RSEL bit = 1 (RFMT register).

                             Table 13. I2C0 and I2C1 Registers

          HEX ADDRESS RANGE                       ACRONYM                      REGISTER DESCRIPTION

    I2C0                     I2C1

    01B4 0000              01B4 4000              I2COARx   I2Cx own address register
                                                   I2CIERx  I2Cx interrupt enable register
    01B4 0004              01B4 4004               I2CSTRx  I2Cx interrupt status register
                                                  I2CCLKLx  I2Cx clock low-time divider register
    01B4 0008              01B4 4008              I2CCLKHx  I2Cx clock high-time divider register
                                                  I2CCNTx   I2Cx data count register
    01B4 000C              01B4 400C              I2CDRRx   I2Cx data receive register
                                                  I2CSARx   I2Cx slave address register
    01B4 0010              01B4 4010              I2CDXRx   I2Cx data transmit register
                                                  I2CMDRx   I2Cx mode register
    01B4 0014              01B4 4014              I2CISRCx  I2Cx interrupt source register
                                                            Reserved
    01B4 0018              01B4 4018                    -   I2Cx prescaler register
                                                  I2CPSCx   I2Cx Peripheral Identification register 1
    01B4 001C              01B4 401C              I2CPID10  [0x0000 0103]
                                                  I2CPID11  I2Cx Peripheral Identification register 2
    01B4 0020              01B4 4020              I2CPID20  [0x0000 0005]
                                                  I2CPID21  Reserved
    01B4 0024              01B4 4024
                                                        -
    01B4 0028              01B4 4028

    01B4 002C              01B4 402C

    01B4 0030              01B4 4030

    01B4 0034              01B4 4034

             01B4 0038              01B4 4038
    01B4 003C - 01B4 3FFF  01B4 403C - 01B4 7FFF

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peripheral register descriptions (continued)

                                  Table 14. HPI Registers

HEX ADDRESS RANGE      ACRONYM                REGISTER NAME                           COMMENTS
               -           HPID  HPI data register           Host read/write access only
               -           HPIA  HPI address register        Host read/write access only
                           HPIC  HPI control register        Both Host/CPU read/write access
         0188 0000           -   Reserved
0188 0004 - 018B FFFF

                       Table 15. Timer 0 and Timer 1 Registers

HEX ADDRESS RANGE                             ACRONYM        REGISTER NAME                         COMMENTS

TIMER 0                TIMER 1                                                         Determines the operating
                                                                                       mode of the timer, monitors the
0194 0000              0198 0000              CTLx           Timer x control register  timer status, and controls the
                                                                                       function of the TOUT pin.
0194 0004              0198 0004              PRDx           Timer x period register
                                                                                       Contains the number of timer
         0194 0008              0198 0008     CNTx           Timer x counter register  input clock cycles to count.
0194 000C - 0197 FFFF  0198 000C - 019B FFFF     -           Reserved                  This number controls the
                                                                                       TSTAT signal frequency.

                                                                                       Contains the current value of
                                                                                       the incrementing counter.

                                                                                       -

                       Table 16. McBSP0 and McBSP1 Registers

HEX ADDRESS RANGE                             ACRONYM                              REGISTER DESCRIPTION

McBSP0                 McBSP1

018C 0000              0190 0000               DRRx          McBSPx data receive register via Configuration Bus

3000 0000 - 33FF FFFF  3400 0000 - 37FF FFFF   DRRx          The CPU and EDMA controller can only read this register;
         018C 0004              0190 0004      DXRx          they cannot write to it.
                                               DXRx          McBSPx data receive register via Peripheral Data Bus
3000 0000 - 33FF FFFF  3400 0000 - 37FF FFFF  SPCRx          McBSPx data transmit register via Configuration Bus
         018C 0008              0190 0008      RCRx          McBSPx data transmit register via Peripheral Data Bus
        018C 000C               0190 000C      XCRx          McBSPx serial port control register
         018C 0010              0190 0010     SRGRx          McBSPx receive control register
         018C 0014              0190 0014     MCRx           McBSPx transmit control register
         018C 0018              0190 0018     RCERx          McBSPx sample rate generator register
        018C 001C               0190 001C     XCERx          McBSPx multichannel control register
         018C 0020              0190 0020      PCRx          McBSPx receive channel enable register
         018C 0024              0190 0024                    McBSPx transmit channel enable register
                                                  -          McBSPx pin control register
018C 0028 - 018F FFFF  0190 0028 - 0193 FFFF                 Reserved

                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                      25
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peripheral register descriptions (continued)

                                     Table 17. GPIO Registers

    HEX ADDRESS RANGE      ACRONYM                             REGISTER NAME
             01B0 0000        GPEN   GPIO enable register
             01B0 0004        GPDIR  GPIO direction register
             01B0 0008       GPVAL   GPIO value register
             01B0 000C           -   Reserved
             01B0 0010        GPDH   GPIO delta high register
             01B0 0014        GPHM   GPIO high mask register
             01B0 0018        GPDL   GPIO delta low register
             01B0 001C        GPLM   GPIO low mask register
             01B0 0020        GPGC   GPIO global control register
             01B0 0024       GPPOL   GPIO interrupt polarity register
                                 -   Reserved
    01B0 0028 - 01B0 3FFF

26                                    POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
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signal groups description    Clock/PLL
                             Oscillator
                    CLKIN
       CLKOUT2/GP[2]                        Reset and                          RESET
                                            Interrupts
               CLKOUT3                                                         NMI
            CLKMODE0                        Control/Status                     GP[7](EXT_INT7)

                    PLLHV                                                      GP[6](EXT_INT6)
                                                                               GP[5](EXT_INT5)/AMUTEIN0
                       TMS                                                     GP[4](EXT_INT4)/AMUTEIN1
                       TDO                                                     HD4/GP[0]

                        TDI  IEEE Standard
                       TCK        1149.1
                     TRST         (JTAG)
                     EMU0
                     EMU1       Emulation
                   EMU2
                   EMU3
                   EMU4
                   EMU5

  HD15/GP[15]                                           HPI
  HD14/GP[14]                               (Host-Port Interface)
  HD13/GP[13]
  HD12/GP[12]                Data                Control                       HAS/ACLKX1
   HD11/GP[11]                                                                 HR/W/AXR1[0]
  HD10/GP[10]                               Register Select                    HCS/AXR1[2]
                                               Half-Word                       HDS1/AXR1[6]
      HD9/GP[9]                                   Select                       HDS2/AXR1[5]
      HD8/GP[8]                                                                HRDY/ACLKR1
      HD7/GP[3]                                                                HINT/GP[1]
HD6/AHCLKR1
HD5/AHCLKX1                                                                    HCNTL0/AXR1[3]
      HD4/GP[0]                                                                HCNTL1/AXR1[1]
HD3/AMUTE1
    HD2/AFSX1                                                                  HHWIL/AFSR1
  HD1/AXR1[7]
  HD0/AXR1[4]

          These external pins are applicable to the GDP and ZDP packages only.
          The GP[15:0] pins, through interrupt sharing, are external interrupt capable via GPINT0. For more details, see the External

            Interrupt Sources section of this data sheet. For more details on interrupt sharing, see the TMS320C6000 DSP Interrupt Selector
            Reference Guide (literature number SPRU646).
          All of these pins are external interrupt sources. For more details, see the External Interrupt Sources section of this data sheet.
NOTE A: On multiplexed pins, bolded text denotes the active function of the pin for that particular peripheral module.

                                     Figure 4. CPU (DSP Core) and Peripheral Signals

                              POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                                  27
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    HD15/GP[15]                            GPIO                      GP[7](EXT_INT7)
    HD14/GP[14]    General-Purpose Input/Output (GPIO) Port          GP[6](EXT_INT6)
    HD13/GP[13]                                                      GP[5](EXT_INT5)/AMUTEIN0
    HD12/GP[12]                                                      GP[4](EXT_INT4)/AMUTEIN1
    HD11/GP[11]                                                      HD7/GP[3]
    HD10/GP[10]                                                      CLKOUT2/GP[2]
                                                                     HINT/GP[1]
       HD9/GP[9]                                                     HD4/GP[0]
        HD8/GP[8]

    TOUT1/AXR0[4]  Timer 1                   Timer 0                 TOUT0/AXR0[2]
    TINP1/AHCLKX0                                                    TINP0/AXR0[3]

                            Timers

    CLKS1/SCL1     I2C1                      I2C0                    SCL0
       DR1/SDA1                                                      SDA0

                            I2Cs

          The GP[15:0] pins, through interrupt sharing, are external interrupt capable via GPINT0. GP[15:0] are also external EDMA event
           source capable. For more details, see the External Interrupt Sources and External EDMA Event Sources sections of this data sheet.

NOTE A: On multiplexed pins, bolded text denotes the active function of the pin for that particular peripheral module.

                                                      Figure 5. Peripheral Signals

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                            16    Data          Memory                              ECLKIN
ED[31:16]                                       Control                             ECLKOUT
                                                                                    ARE/SDCAS/SSADS
                            16    Memory Map        Bus                             AOE/SDRAS/SSOE
ED[15:0]                         Space Select  Arbitration                         AWE/SDWE/SSWE
                                                                                    ARDY
          CE3                        Address
          CE2                                                                       HOLD
          CE1                                                                       HOLDA
          CE0                                                                       BUSREQ

                              20  Byte Enables
    EA[21:2]
                                                                EMIF
         BE3                                    (External Memory Interface)
         BE2
          BE1
          BE0

CLKX1/AMUTE0                      McBSP1        McBSP0                              CLKX0/ACLKX0
               FSX1               Transmit      Transmit                            FSX0/AFSX0
                                                                                    DX0/AXR0[1]
     DX1/AXR0[5]

CLKR1/AXR0[6]                     Receive       Receive                             CLKR0/ACLKR0
  FSR1/AXR0[7]                                                                      FSR0/AFSR0
       DR1/SDA1                        Clock    Clock                               DR0/AXR0[0]

   CLKS1/SCL1                                                                       CLKS0/AHCLKR0

                                                     McBSPs
                                  (Multichannel Buffered Serial Ports)

         These external pins are applicable to the GDP and ZDP packages only.
NOTE A: On multiplexed pins, bolded text denotes the active function of the pin for that particular peripheral module.

                                            Figure 5. Peripheral Signals (Continued)

                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                      29
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    (Transmit/Receive Data Pins)                       8-Serial Ports
                                                           Flexible
                          FSR1/AXR0[7]
                        CLKR1/AXR0[6]                  Partitioning
                                                        Tx, Rx, OFF
                            DX1/AXR0[5]
                       TOUT1/AXR0[4]
                        TINP0/AXR0[3]
                        TOUT0/AXR0[2]

                           DX0/AXR0[1]
                           DR0/AXR0[0]

           (Receive Bit Clock)           Receive Clock     Transmit                               (Transmit Bit Clock)
               CLKR0/ACLKR0                 Generator        Clock                                     CLKX0/ACLKX0
                                                                                                        TINP1/AHCLKX0
             CLKS0/AHCLKR0                Receive Clock   Generator
     (Receive Master Clock)               Check Circuit                                           (Transmit Master Clock)
                                                           Transmit
                   FSR0/AFSR0                  Receive   Clock Check                                   FSX0/AFSX0
    (Receive Frame Sync or                  Frame Sync                                            (Transmit Frame Sync or
                                                             Circuit                              Left/Right Clock)
             Left/Right Clock)                                                             CLKX1/AMUTE0
                                                           Transmit                        GP[5](EXT_INT5)/AMUTEIN0
                                                         Frame Sync

                                         Error Detect    Auto Mute
                                         (see Note A)       Logic

                                                                                        McASP0
                                                                      (Multichannel Audio Serial Port 0)

NOTES: A. The McASPs' Error Detect function detects underruns, overruns, early/late frame syncs, DMA errors, and external mute input.
             B. On multiplexed pins, bolded text denotes the active function of the pin for that particular peripheral module.
             C. Bolded and italicized text within parentheses denotes the function of the pins in an audio system.

                                              Figure 5. Peripheral Signals (Continued)

30                                        POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
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      (Transmit/Receive Data Pins)
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                               HD1/AXR1[7]
                            HDS1/AXR1[6]    8-Serial Ports
                            HDS2/AXR1[5]        Flexible

                              HD0/AXR1[4]   Partitioning
                         HCNTL0/AXR1[3]      Tx, Rx, OFF

                              HCS/AXR1[2]
                         HCNTL1/AXR1[1]

                            HR/W/AXR1[0]

       (Receive Bit Clock)  Receive Clock     Transmit                               (Transmit Bit Clock)
            HRDY/ACLKR1        Generator         Clock                                    HAS/ACLKX1
            HD6/AHCLKR1                                                                   HD5/AHCLKX1
                             Receive Clock   Generator
(Receive Master Clock)      Check Circuit                                           (Transmit Master Clock)
                                              Transmit
             HHWIL/AFSR1                    Clock Check                                   HD2/AFSX1
(Receive Frame Sync or                                                               (Transmit Frame Sync or
                                                Circuit                              Left/Right Clock)
         Left/Right Clock)                                                    HD3/AMUTE1
                              Receive         Transmit                        GP[4](EXT_INT4)/AMUTEIN1
                            Frame Sync      Frame Sync

                            Error Detect    Auto Mute
                            (see Note A)       Logic

                                                                                     McASP1
                                                                   (Multichannel Audio Serial Port 1)

NOTES: A. The McASPs' Error Detect function detects underruns, overruns, early/late frame syncs, DMA errors, and external mute input.
             B. On multiplexed pins, bolded text denotes the active function of the pin for that particular peripheral module.
             C. Bolded and italicized text within parentheses denotes the function of the pins in an audio system.

                                           Figure 5. Peripheral Signals (Continued)

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                                                DEVICE CONFIGURATIONS

       On the C6713B device, bootmode and certain device configurations/peripheral selections are determined at
       device reset, while other device configurations/peripheral selections are software-configurable via the device
       configurations register (DEVCFG) [address location 0x019C0200] after device reset.

device configurations at device reset

       Table 18 describes the device configuration pins, which are set up via internal or external pullup/pulldown
       resistors through the HPI data pins (HD[4:3], HD8, HD12), and CLKMODE0 pin. These configuration pins must
       be in the desired state until reset is released.

       For proper device operation, do not oppose the HD [13, 11:9, 7, 1, 0] pins with external pull-ups/pulldowns at
       reset.

       For more details on these device configuration pins, see the Terminal Functions table and the Debugging
       Considerations section of this data sheet.

32   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
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Table 18. Device Configurations Pins at Device Reset (HD[4:3], HD8, HD12, and CLKMODE0)

CONFIGURATION  PYP       GDP/ZDP   FUNCTIONAL DESCRIPTION
          PIN

                                   EMIF Big Endian mode correctness (EMIFBE)

                                   For a C6713BGDP or C6713BZDP:

                                   0 The EMIF data will always be presented on the ED[7:0] side of the

                                   bus, regardless of the endianess mode (Little/Big Endian).

                                   1 - In Little Endian mode (HD8 =1), the 8-bit or 16-bit EMIF data will

                                   be present on the ED[7:0] side of the bus.

                                   In Big Endian mode (HD8 =0), the 8-bit or 16-bit EMIF data will be

HD12           168       C15       present on the ED[31:24] side of the bus [default].

                                   For a C6713BPYP, when Big Endian mode is selected (LENDIAN = 0), for
                                   proper device operation the EMIFBE pin must be externally pulled low.

      HD8         160       B17    This new functionality does not affect systems using the current default value
               156, 154  C19, C20  of HD12=1. For more detailed information on the big endian mode
     HD[4:3]                       correctness, see the EMIF Big Endian Mode Correctness portion of this data
(BOOTMODE)        205        C4    sheet.

  CLKMODE0                         Device Endian mode (LEND)
                                       0 System operates in Big Endian mode
                                       1 - System operates in Little Endian mode (default)

                                   Bootmode Configuration Pins (BOOTMODE)
                                       00 HPI boot/Emulation boot
                                       01 CE1 width 8-bit, Asynchronous external ROM boot with default
                                                timings (default mode)
                                       10 - CE1 width 16-bit, Asynchronous external ROM boot with default
                                                timings
                                       11 - CE1 width 32-bit, Asynchronous external ROM boot with default
                                                timings

                                   For more detailed information on these bootmode configurations, see the
                                   bootmode section of this data sheet.

                                   Clock generator input clock source select
                                       0 Reserved. Do not use.
                                       1 - CLKIN square wave [default]

                                                                                     This pin must be pulled to the correct level even after reset.

All other HD pins (HD [15, 13, 11:9, 7:5, 2:0]) have pullups/pulldowns (IPUs or IPDs). For proper device operation, do not oppose the HD [13,
  11:9, 7, 1, 0] pins with external pull-ups/pulldowns at reset; however, the HD[15, 6, 5, 2] pins can be opposed and driven during reset.

IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors
  no greater than 4.4 k and 2.0 k, respectively.]

                         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                  33
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SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

                                      DEVICE CONFIGURATIONS (CONTINUED)

peripheral pin selection at device reset

       Some peripherals share the same pins (internally muxed) and are mutually exclusive (i.e., HPI, general-purpose
       input/output pins GP[15:8, 3, 1, 0] and McASP1).

      D HPI, McASP1, and GPIO peripherals

            The HPI_EN (HD14 pin) is latched at reset. This pin selects whether the HPI peripheral pins or McASP1
            peripheral pins and GP[15:8, 3, 1, 0] pins are functionally enabled (see Table 19).

    Table 19. HPI_EN (HD14 Pin) Peripheral Selection (HPI or McASP1, and Select GPIO Pins)

      PERIPHERAL PIN          PERIPHERAL
          SELECTION          PINS SELECTED

             HPI_EN        HPI  McASP1 and                                                         DESCRIPTION
    (HD14 Pin) [173, C14]
                                GP[15:8,3,1,0]               HPI_EN = 0
                                                             HPI pins are disabled; McASP1 peripheral pins and GP[15:8, 3, 1,0] pins
    0                                                        are enabled. All multiplexed HPI/McASP1 and HPI/GPIO pins function as
                                                             McASP1 and GPIO pins, respectively. To use the GPIO pins, the
    1                                                        appropriate bits in the GPEN and GPDIR registers need to be
                                                             configured.

                                                             HPI_EN = 1
                                                             HPI pins are enabled; McASP1 peripheral pins and GP[15:8, 3, 1,0] pins
                                                             are disabled [default]. All multiplexed HPI/McASP1 and HPI/GPIO pins
                                                             function as HPI pins.

The HPI_EN (HD[14]) pin cannot be controlled via software.

34                               POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
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                   DEVICE CONFIGURATIONS (CONTINUED)

peripheral selection/device configurations via the DEVCFG control register

       The device configuration register (DEVCFG) allows the user to control the pin availability of the McBSP0,
       McBSP1, McASP0, I2C1, and Timer peripherals. The DEVCFG register also offers the user control of the EMIF
       input clock source and the timer output pins. For more detailed information on the DEVCFG register control bits,
       see Table 20 and Table 21.

     Table 20. Device Configuration Register (DEVCFG) [Address location: 0x019C0200 - 0x019C02FF]

31                                                                                                   16

15                                                       Reserved
                                  Reserved
                                      RW-0                RW-0

Legend: R/W = Read/Write; -n = value after reset       5  4               3         2   1      0
Do not write non-zero values to these bit locations.               TOUT1SEL  TOUT0SEL
                                                          EKSRC                         MCBSP0DIS MCBSP1DIS
                                                                       R/W-0     R/W-0
                                                          R/W-0                         R/W-0  R/W-0

       Table 21. Device Configuration (DEVCFG) Register Selection Bit Descriptions

BIT #      NAME                                                             DESCRIPTION
31:5     Reserved
          EKSRC    Reserved. Do not write non-zero values to these bit locations.
  4    TOUT1SEL
  3                EMIF input clock source bit.
       TOUT0SEL    Determines which clock signal is used as the EMIF input clock.
  2
       MCBSP0DIS       0 = SYSCLK3 (from the clock generator) is the EMIF input clock source (default)
  1                    1 = ECLKIN external pin is the EMIF input clock source
       MCBSP1DIS
  0                Timer 1 output (TOUT1) pin function select bit.
                   Selects the pin function of the TOUT1/AXR0[4] external pin independent of the rest of the peripheral
                   selection bits in the DEVCFG register.

                       0 = The pin functions as a Timer 1 output (TOUT1) pin (default)
                       1 = The pin functions as the McASP0 transmit/receive data pin 4 (AXR0[4]).

                                The Timer 1 module is still active.

                   Timer 0 output (TOUT0) pin function select bit.
                   Selects the pin function of the TOUT0/AXR0[2] external pin independent of the rest of the peripheral
                   selection bits in the DEVCFG register.

                       0 = The pin functions as a Timer 0 output (TOUT0) pin (default)
                       1 = The pin functions as the McASP0 transmit/receive data pin 2 (AXR0[2]).

                                The Timer 0 module is still active.

                   Multichannel Buffered Serial Port 0 (McBSP0) disable bit.
                   Selects whether McBSP0 or the McASP0 multiplexed peripheral pins are enabled or disabled.

                       0 = McBSP0 peripheral pins are enabled, McASP0 peripheral pins (AHCLKR0, ACLKR0,
                                ACLKX0, AXR0[0], AXR0[1], AFSR0, and AFSX0) are disabled (default).
                                [If the McASP0 data pins are available, the McASP0 peripheral is functional for DIT
                                mode only.]

                       1 = McBSP0 peripheral pins are disabled, McASP0 peripheral pins (AHCLKR0, ACLKR0,
                                ACLKX0, AXR0[0], AXR0[1], AFSR0, and AFSX0) are enabled.

                   Multichannel Buffered Serial Port 1 (McBSP1) disable bit.
                   Selects whether McBSP1 or I2C1 and McASP0 multiplexed peripheral pins are enabled or disabled.

                       0 = McBSP1 peripheral pins are enabled, I2C1 peripheral pins (SCL1 and SDA1) and McASP0
                                peripheral pins (AXR0[7:5] and AMUTE0) are disabled (default)

                       1 = McBSP1 peripheral pins are disabled, I2C1 peripheral pins (SCL1 and SDA1) and McASP0
                                peripheral pins (AXR0[7:5] and AMUTE0) are enabled.

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                                      DEVICE CONFIGURATIONS (CONTINUED)

multiplexed pins

       Multiplexed pins are pins that are shared by more than one peripheral and are internally multiplexed. Most of
       these pins are configured by software via the device configuration register (DEVCFG), and the others
       (specifically, the HPI pins) are configured by external pullup/pulldown resistors only at reset. The muxed pins
       that are configured by software can be programmed to switch functionalities at any time. The muxed pins that
       are configured by external pullup/pulldown resistors are mutually exclusive; only one peripheral has primary
       control of the function of these pins after reset. Table 22 summarizes the peripheral pins affected by the HPI_EN
       (HD14 pin) and DEVCFG register. Table 23 identifies the multiplexed pins on the device; shows the default
       (primary) function and the default settings after reset; and describes the pins, registers, etc. necessary to
       configure the specific multiplexed functions.

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                                            Table 22. Peripheral Pin Selection Matrix

SELECTION BITS                                          PERIPHERAL PINS AVAILABILITY

B             B                                                                                                   G

I             I               M          M              M     M     T                            T                P
T             T               c          c                          I
                                         A     I  I     c     c     M                            I                I      E
                                         S                          E                                                    M
                              A          P     2  2     B     B     R                            M      H         O      I
                                         1                                                                               F
N             V               S                C  C     S     S                                  E      P
A             A               P
M                                              0  1     P     P                                  R      I         P

              L               0                         0     1                                                   I

E             U                                                     0                            1                N
              E
                                                                                                                  S

                                   AHCLKX1                                                                    GP[0:1],
                                   AHCLKR1                                                                    GP[3],
                                   ACLKX1                                                                     GP[8:15]
                                   ACLKR1
                       0           AFSX1                                                                None  Plus:
                                   AFSR1                                                                      GP[2]
HPI_EN                             AMUTE1                                                                     ctrl'd by
(boot config                       AXR1[0] to                                                                 GP2EN
pin)                               AXR1[7]                                                                    bit

                                                                                                              NO

              1                    None                                                                 All   GP[0:1],
                                                                                                              GP[3],

                                                                                                              GP[8:15]

              0 None                                    All

                          ACLKX0

                          ACLKR0

MCBSP0DIS                 AFSX0

(DEVCFG bit) 1 AFSR0                                    None

                          AHCLKR0

                          AXR0[0]

                          AXR0[1]

                          NO

                          AMUTE0

              0 AXR0[5]                           None        All
                                                  All         None
MCBSP1DIS                 AXR0[6]
(DEVCFG bit)              AXR0[7]

                          AMUTE0

              1           AXR0[5]
                          AXR0[6]

                          AXR0[7]

TOUT0SEL            NO                                              TOUT0
              0 AXR0[2]
                                                                    NO
(DEVCFG bit)                                                        TOUT0
                       1 AXR0[2]

              0           NO                                                                     TOUT1
                          AXR0[4]
TOUT1SEL                                                                                         NO
                                                                                                 TOUT1
(DEVCFG bit)
                       1 AXR0[4]

                       0                                                                                                 ED[7:0];
                                                                                                                         HD8 = 1/0
HD12 (boot
config pin)                                                                                                             ED[7:0] side
                                                                                                                         [HD8 = 1 (Little)]
                       1                                                                                                 ED[31:24] side
                                                                                                                         [HD8 = 0 (Big)]

Gray blocks indicate that the peripheral is not affected by the selection bit.
The McASP0 pins AXR0[3] and AHCLKX0 are shared with the timer input pins TINP0 and TINP1, respectively. See Table 23 for more detailed

  information.
For more detailed information on endianness correction, see the EMIF Big Endian Mode Correctness portion of this data sheet.

                                                POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                             37
TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

                                      DEVICE CONFIGURATIONS (CONTINUED)

                          Table 23. C6713B Device Multiplexed/Shared Pins

NAME  MULTIPLEXED PINS                 GDP/  DEFAULT              DEFAULT SETTING                       DESCRIPTION
                                  PYP  ZDP   FUNCTION

CLKOUT2/GP[2]             82 Y12 CLKOUT2                          GP2EN = 0                 When the CLKOUT2 pin is enabled,
                                                                  (GPEN register bit)       the CLK2EN bit in the EMIF global
                                                                  GP[2] function disabled,  control register (GBLCTL) controls the
                                                                  CLKOUT2 enabled           CLKOUT2 pin.

                                                                                             CLK2EN = 0: CLKOUT2 held high
                                                                                             CLK2EN = 1: CLKOUT2 enabled

                                                                                                                  to clock [default]

                                                                                            To use these software-configurable

                                                                                            GPIO pins, the GPxEN bits in the GP

                                                                                            Enable Register and the GPxDIR bits

                                                                                            in the GP Direction Register must be

                                                                                            properly configured.

                                                                                            GPxEN = 1: GP[x] pin enabled

                                                                  No Function               GPxDIR = 0: GP[x] pin is an input

                                                                  GPxDIR = 0 (input)        GPxDIR = 1: GP[x] pin is an

GP[5](EXT_INT5)/AMUTEIN0  6            C1 GP[5](EXT_INT5)         GP5EN = 0 (disabled)                            output
GP[4](EXT_INT4)/AMUTEIN1  1            C2 GP[4](EXT_INT4)         GP4EN = 0 (disabled)      To use AMUTEIN0/1 pin function, the
                                                                  [(GPEN register bits)
CLKS0/AHCLKR0
DR0/AXR0[0]                                                       GP[x] function disabled] GP[5]/GP[4] pins must be configured
DX0/AXR0[1]
FSR0/AFSR0                                                                                  as an input, the INEN bit set to 1, and
FSX0/AFSX0
CLKR0/ACLKR0                                                                                the polarity through the INPOL bit
CLKX0/ACLKX0
CLKS1/SCL1                                                                                  selected in the associated McASP
DR1/SDA1
DX1/AXR0[5]                                                                                 AMUTE register.
FSR1/AXR0[7]
CLKR1/AXR0[6]             28 K3                                                             By default, McBSP0 peripheral pins are
CLKX1/AMUTE0              27 J1                                                             enabled upon reset (McASP0 pins are

                          20 H2                                   MCBSP0DIS = 0             disabled).

                          24           J3    McBSP0 pin function  (DEVCFG register bit)     To enable the McASP0 peripheral pins,
                                                                  McASP0 pins disabled,

                          21 H1                                   McBSP0 pins enabled the MCBSP0DIS bit in the DEVCFG

                          19 H3                                                             register must be set to 1 (disabling the
                          16 G3                                                             McBSP0 peripheral pins).

                          8 E1                                                              By default, McBSP1 peripheral pins are

                          37 M2                                   MCBSP1DIS = 0             enabled upon reset (I2C1 and McASP0
                          32 L2                                   (DEVCFG register bit)     pins are disabled).

                          38           M3    McBSP1 pin function I2C1 and McASP0 pins       To enable the I2C1 and McASP0
                          36                                                                peripheral pins, the MCBSP1DIS bit in
                                                                  disabled, McBSP1 pins     the DEVCFG register must be set to 1

                                       M1                         enabled

                          33 L3                                                             (disabling the McBSP1 peripheral pins).

38                                     POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                                TMS320C6713B
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                                   DEVICE CONFIGURATIONS (CONTINUED)

                Table 23. C6713B Device Multiplexed/Shared Pins (Continued)

            MULTIPLEXED PINS

NAME                          PYP  GDP/  DEFAULT              DEFAULT SETTING             DESCRIPTION
                                   ZDP   FUNCTION

HINT/GP[1]                    135  J20

HD15/GP[15]                   174  B14

HD14/GP[14]                   173  C14

HD13/GP[13]                   172  A15

HD12/GP[12]                   168  C15                                                    By default, the HPI peripheral pins are
                                                                                          enabled at reset. McASP1 peripheral
HD11/GP[11]                   167  A16                                                    pins and eleven GPIO pins are
                                                                                          disabled.
HD10/GP[10]                   166  B16

HD9/GP[9]                     165  C16                                                    To enable the McASP1 peripheral pins
                                                                                          and the eleven GPIO pins, an external
HD8/GP[8]                     160  B17                                                    pulldown resistor must be provided on
                                                                                          the HD14 pin setting HPI_EN = 0 at
HD7/GP[3]                     164  A18                                                    reset.

HD4/GP[0]                     156  C19                                                    To use these software-configurable
                                                                                          GPIO pins, the GPxEN bits in the GP
HD1/AXR1[7]                   152  D20                        HPI_EN (HD14 pin) = 1       Enable Register and the GPxDIR bits in
                                                              (HPI enabled)               the GP Direction Register must be
HD0/AXR1[4]                   147  E20                                                    properly configured.
                                            HPI pin function  McASP1 pins and eleven
HCNTL1/AXR1[1]                144                             GPIO pins are disabled.      GPxEN = 1: GP[x] pin enabled
                                   G19                                                     GPxDIR = 0: GP[x] pin is an input
                                                                                           GPxDIR = 1: GP[x] pin is an
HCNTL0/AXR1[3]                146  G18
                                                                                                                output
HR/W/AXR1[0]                  143  G20

HDS1/AXR1[6]                  151  E19

HDS2/AXR1[5]                  150  F18

HCS/AXR1[2]                   145  F20

HD6/AHCLKR1                   161  C17

HD5/AHCLKX1                   159  B18                                                    McASP1 pin direction is controlled by
                                                                                          the PDIR[x] bits in the McASP1PDIR
HD3/AMUTE1                    154  C20                                                    register.

HD2/AFSX1                     155  D18

HHWIL/AFSR1                   139  H20

HRDY/ACLKR1                   140  H19

HAS/ACLKX1                    153  E18

TINP0/AXR0[3]                 17   G2    Timer 0 input        McASP0PDIR = 0 (input)      By default, the Timer 0 input pin is
                                         function             [specifically AXR0[3] bit]  enabled (and a shared input until the
                                                                                          McASP0 peripheral forces an output).

                                                                                              McASP0PDIR = 0 input, = 1 output

                                                                                          By default, the Timer 0 output pin is
                                                                                          enabled.

TOUT0/AXR0[2]                 18   G1    Timer 0 output       TOUT0SEL = 0                To enable the McASP0 AXR0[2] pin, the
                                         function             (DEVCFG register bit)       TOUT0SEL bit in the DEVCFG register
                                                              [TOUT0 pin enabled and      must be set to 1 (disabling the Timer 0
                                                              McASP0 AXR0[2] pin          peripheral output pin function).
                                                              disabled]
                                                                                          The AXR2 bit in the McASP0PDIR
                                                                                          register controls the direction
                                                                                          (input/output) of the AXR0[2] pin

                                                                                              McASP0PDIR = 0 input, = 1 output

                                        POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                39
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                   DEVICE CONFIGURATIONS (CONTINUED)

               Table 23. C6713B Device Multiplexed/Shared Pins (Continued)

NAME  MULTIPLEXED PINS                  GDP/  DEFAULT         DEFAULT SETTING             DESCRIPTION
                                   PYP  ZDP   FUNCTION

TINP1/AHCLKX0  12                             Timer 1 input   McASP0PDIR = 0 (input)      By default, the Timer 1 input and
                                        F2 function           [specifically AHCLKX bit]   McASP0 clock function are enabled as
                                                                                          inputs.
                                                                                          For the McASP0 clock to function as an
                                                                                          output:
                                                                                          McASP0PDIR = 1 (specifically the
                                                                                          AHCLKX bit]

                                                                                          By default, the Timer 1 output pin is
                                                                                          enabled.

TOUT1/AXR0[4]  13                       F1    Timer 1 output  TOUT1SEL = 0                To enable the McASP0 AXR0[4] pin, the
                                              function        (DEVCFG register bit)       TOUT1SEL bit in the DEVCFG register
                                                              [TOUT1 pin enabled and      must be set to 1 (disabling the Timer 1
                                                              McASP0 AXR0[4] pin          peripheral output pin function).
                                                              disabled]
                                                                                          The AXR4 bit in the McASP0PDIR
                                                                                          register controls the direction
                                                                                          (input/output) of the AXR0[4] pin

                                                                                              McASP0PDIR = 0 input, = 1 output

configuration examples
       Figure 6 through Figure 11 illustrate examples of peripheral selections that are configurable on this device.

40                                       POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                          TMS320C6713B
                                                   FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                                                                                                 SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

                               DEVICE CONFIGURATIONS (CONTINUED)

configuration examples (continued)

ED [31:16],                32

ED[15:0]                                                                                              CLKIN, CLKOUT3, CLKMODE0,
                                                                                                      PLLHV, TMS, TDO, TDI, TCK,
                        20     EMIF             Clock,                                                TRST, EMU[5:3,1,0], RESET,
EA[21:2]                                       System,                                                NMI
                                              EMU, and
     CE[3:0], BE[3:0],                                                                                GP[15:8, 3:1]
        HOLDA, HOLD,                            Reset
                                                                                                      GP[0],
   BUSREQ, ECLKIN,                               GPIO                                                 GP[4](EXT_INT4)/AMUTEIN1,
              ECLKOUT,                            and                                                 GP[5](EXT_INT5)/AMUTEIN0,
                                              EXT_INT                                                 GP[6](EXT_INT6),
ARE/SDCAS/SSADS,                                                                                      GP[7](EXT_INT7)
  AWE/SDWE/SSWE,
AOE/SDRAS/SSOE,
                     ARDY

                               HPI            I2C0                                                    SCL0, SDA0

SCL1, SDA1                       I2C1         McASP1                                            AFSX1, AFSR1, ACLKX1,
                               McBSP1                                                           ACLKR1, AHCLKR1,
                               McBSP0         McASP0                                            AHCLKX1, AMUTE1
                                              TIMER0                             8
                                              TIMER1                                            AXR1[7:0]

                                                                                 8
                                                                                                AXR0[7:0]
                                                                                                  {TINP0/AXR0[3]}

                                                                                                AMUTE0,
                                                                                                TINP1/AHCLKX0,
                                                                                                AHCLKR0,
                                                                                                ACLKR0,
                                                                                                ACLKX0, AFSR0,
                                                                                                AFSX0

                           Shading denotes a peripheral module not available for this configuration.

DEVCFG Register Value:         0x0000 000F          HPI_EN(HD14) = 0
                               MCBSP0DIS = 1        GP2EN BIT = 1 (enabling GPEN.[2])
                               MCBSP1DIS = 1
                               TOUT0SEL = 1
                               TOUT1SEL = 1
                               EKSRC = 0

                           Figure 6. Configuration Example A (2 I2C + 2 McASP + GPIO)

                               POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                        41
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FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

                                      DEVICE CONFIGURATIONS (CONTINUED)

configuration examples (continued)

    ED [31:16],            32

    ED[15:0]                                    Clock,                                                CLKIN, CLKOUT3, CLKMODE0,
                                               System,                                                PLLHV, TMS, TDO, TDI, TCK,
    EA[21:2]               20                 EMU, and                                                TRST, EMU[5:3,1,0], RESET,
                                                                                                      NMI
                               EMIF             Reset
                                                                                                      GP[15:8, 3:1]
     CE[3:0], BE[3:0],                           GPIO
        HOLDA, HOLD,                              and                                                 GP[0],
                                              EXT_INT                                                 GP[4](EXT_INT4)/AMUTEIN1,
   BUSREQ, ECLKIN,                                                                                    GP[5](EXT_INT5)/AMUTEIN0,
              ECLKOUT,                                                                                GP[6](EXT_INT6),
                                                                                                      GP[7](EXT_INT7)
ARE/SDCAS/SSADS,
  AWE/SDWE/SSWE,
AOE/SDRAS/SSOE,
                     ARDY

                               HPI            I2C0                                                    SCL0, SDA0

        DR1, CLKS1,              I2C1         McASP1                                           AFSX1, AFSR1, ACLKX1,
    CLKR1, CLKX1,              McBSP1                                                          ACLKR1, AHCLKR1,
                               McBSP0         McASP0                                           AHCLKX1, AMUTE1
          FSR1, DX1,                          TIMER0                             8
                  FSX1                        TIMER1                                           AXR1[7:0]

                                                                                 5
                                                                                               AXR0[4:0]
                                                                                                 {TINP0/AXR0[3]}

                                                                                               TINP1/AHCLKX0,
                                                                                               AHCLKR0,
                                                                                               ACLKR0,
                                                                                               ACLKX0, AFSR0,
                                                                                               AFSX0

                           Shading denotes a peripheral module not available for this configuration.

    DEVCFG Register Value:     0x0000 000E          HPI_EN(HD14) = 0
                               MCBSP0DIS = 1        GP2EN BIT = 1 (enabling GPEN.[2])
                               MCBSP1DIS = 0
                               TOUT0SEL = 1
                               TOUT1SEL = 1
                               EKSRC = 0

    Figure 7. Configuration Example B (1 I2C + 1 McBSP + 2 McASP + GPIO)

42                              POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                          TMS320C6713B
                                                   FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                                                                                                 SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

                               DEVICE CONFIGURATIONS (CONTINUED)

configuration examples (continued)

ED [31:16],                32

ED[15:0]                                        Clock,                                                CLKIN, CLKOUT3, CLKMODE0,
                                               System,                                                PLLHV, TMS, TDO, TDI, TCK,
EA[21:2]                   20                 EMU, and                                                TRST, EMU[5:3,1,0], RESET,
                                                                                                      NMI
                               EMIF             Reset
                                                                                                      GP[15:8, 3:1]
     CE[3:0], BE[3:0],                           GPIO
        HOLDA, HOLD,                              and                                                 GP[0],
                                              EXT_INT                                                 GP[4](EXT_INT4)/AMUTEIN1,
   BUSREQ, ECLKIN,                                                                                    GP[5](EXT_INT5)/AMUTEIN0,
              ECLKOUT,                                                                                GP[6](EXT_INT6),
                                                                                                      GP[7](EXT_INT7)
ARE/SDCAS/SSADS,
  AWE/SDWE/SSWE,
AOE/SDRAS/SSOE,
                     ARDY

                               HPI            I2C0                                                    SCL0, SDA0

    SCL1, SDA1                   I2C1          McASP1                                          AFSX1, AFSR1, ACLKX1,
                               McBSP1                                                          ACLKR1, AHCLKR1,
    DR0, CLKS0,                McBSP0          McASP0                                          AHCLKX1, AMUTE1
CLKR0, CLKX0,                                 (DIT Mode)                         8
                                                                                               AXR1[7:0]
      FSR0, DX0,                                TIMER0
              FSX0                              TIMER1                           6
                                                                                               AXR0[7:2]
                                                                                                 {TINP0/AXR0[3]}

                                                                                               AMUTE0,
                                                                                               TINP1/AHCLKX0

                           Shading denotes a peripheral module not available for this configuration.

DEVCFG Register Value:         0x0000 000D          HPI_EN(HD14) = 0
                               MCBSP0DIS = 0        GP2EN BIT = 1 (enabling GPEN.[2])
                               MCBSP1DIS = 1
                               TOUT0SEL = 1
                               TOUT1SEL = 1
                               EKSRC = 0

Figure 8. Configuration Example C [2 I2C + 1 McBSP + 1 McASP + 1 McASP (DIT) + GPIO]

                               POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                       43
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                                      DEVICE CONFIGURATIONS (CONTINUED)

configuration examples (continued)

    ED [31:16],            32

    ED[15:0]                                    Clock,                                                CLKIN, CLKOUT3, CLKMODE0,
                                               System,                                                PLLHV, TMS, TDO, TDI, TCK,
    EA[21:2]               20                 EMU, and                                                TRST, EMU[5:3,1,0], RESET,
                                                                                                      NMI
                               EMIF             Reset
                                                                                                      GP[15:8, 3:1]
     CE[3:0], BE[3:0],                           GPIO
        HOLDA, HOLD,                              and                                                 GP[0],
                                              EXT_INT                                                 GP[4](EXT_INT4)/AMUTEIN1,
   BUSREQ, ECLKIN,                                                                                    GP[5](EXT_INT5)/AMUTEIN0,
              ECLKOUT,                                                                                GP[6](EXT_INT6),
                                                                                                      GP[7](EXT_INT7)
ARE/SDCAS/SSADS,
  AWE/SDWE/SSWE,
AOE/SDRAS/SSOE,
                     ARDY

                               HPI            I2C0                                                    SCL0, SDA0

                                                                                                      AFSX1, AFSR1, ACLKX1,

                                 I2C1          McASP1                                                 ACLKR1, AHCLKR1,
                               McBSP1
                               McBSP0          McASP0                            8                    AHCLKX1, AMUTE1
                                              (DIT Mode)
                                                                                                      AXR1[7:0]
                                                TIMER0
                                                TIMER1                           3
                                                                                               AXR0[4:2]
                                                                                                 {TINP0/AXR0[3]}

        DR1, CLKS1,                                                                                   TINP1/AHCLKX0
    CLKR1, CLKX1,
                                                                                                      TOUT0/AXR0[2]
          FSR1, DX1,
                  FSX1                                                                                TOUT1/AXR0[4]

        DR0, CLKS0,
    CLKR0, CLKX0,

           FSR0, DX0,
                   FSX0

                           Shading denotes a peripheral module not available for this configuration.

    DEVCFG Register Value:     0x0000 000C          HPI_EN(HD14) = 0
                               MCBSP0DIS = 0        GP2EN BIT = 1 (enabling GPEN.[2])
                               MCBSP1DIS = 0
                               TOUT0SEL = 1
                               TOUT1SEL = 1
                               EKSRC = 0

    Figure 9. Configuration Example D [1 I2C + 2 McBSP + 1 McASP + 1 McASP (DIT) + GPIO + Timers]

44                              POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                                                 TMS320C6713B
                                                          FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                                                                                                        SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

                                      DEVICE CONFIGURATIONS (CONTINUED)

configuration examples (continued)

ED [31:16],                32                                                                         CLKIN, CLKOUT3, CLKMODE0,
                                                                                                      PLLHV, TMS, TDO, TDI, TCK,
ED[15:0]                                               Clock,                                         TRST, EMU[5:3,1,0], RESET,
                                                      System,                                         NMI
EA[21:2]                   20                        EMU, and
                                                                                                      CLKOUT2
                                      EMIF             Reset
                                                                                                      GP[4](EXT_INT4)/AMUTEIN1,
     CE[3:0], BE[3:0],                                  GPIO                                          GP[5](EXT_INT5)/AMUTEIN0,
        HOLDA, HOLD,                                     and                                          GP[6](EXT_INT6),
                                                     EXT_INT                                          GP[7](EXT_INT7)
   BUSREQ, ECLKIN,
              ECLKOUT,                                   I2C0                                         SCL0, SDA0

ARE/SDCAS/SSADS,                                     McASP1
  AWE/SDWE/SSWE,
AOE/SDRAS/SSOE,
                     ARDY

                                  16  HPI
          HD[15:0]                    I2C1

   HINT, HHWIL,
    HRDY, HR/W,

        HCNTRL1,
HCNTRL0, HCS,

    HDS2, HDS1,
                HAS

    SCL1, SDA1

                                      McBSP1         McASP0                             8
                                      McBSP0         TIMER0                                          AXR0[7:0],
                                                     TIMER1                                             {TINP0/AXR0[3]}

                                                                                                     AMUTE0,
                                                                                                     TINP1/AHCLKX0,
                                                                                                     AHCLKR0,
                                                                                                     ACLKR0,
                                                                                                     ACLKX0, AFSR0,
                                                                                                     AFSX0

                           Shading denotes a peripheral module not available for this configuration.

DEVCFG Register Value:                0x0000 000F    HPI_EN(HD14) = 1
                                      MCBSP0DIS = 1  GP2EN BIT = 0 (enabling GPEN.[2])
                                      MCBSP1DIS = 1
                                      TOUT0SEL = 1
                                      TOUT1SEL = 1
                                      EKSRC = 0

                           Figure 10. Configuration Example E (1 I2C + HPI + 1 McASP)

                                       POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                   45
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                                      DEVICE CONFIGURATIONS (CONTINUED)

configuration examples (continued)

    ED [31:16],            32                                                                         CLKIN, CLKOUT3, CLKMODE0,
                                                                                                      PLLHV, TMS, TDO, TDI, TCK,
    ED[15:0]                                               Clock,                                     TRST, EMU[5:3,1,0], RESET,
                                                          System,                                     NMI
    EA[21:2]               20                            EMU, and
                                                                                                      CLKOUT2
                                          EMIF             Reset
                                                                                                      GP[4](EXT_INT4)/AMUTEIN1,
     CE[3:0], BE[3:0],                                      GPIO                                      GP[5](EXT_INT5)/AMUTEIN0,
        HOLDA, HOLD,                                         and                                      GP[6](EXT_INT6),
                                                         EXT_INT                                      GP[7](EXT_INT7)
   BUSREQ, ECLKIN,
              ECLKOUT,                                       I2C0                                     SCL0, SDA0

ARE/SDCAS/SSADS,                                         McASP1
  AWE/SDWE/SSWE,
AOE/SDRAS/SSOE,
                     ARDY

                                      16  HPI
              HD[15:0]                    I2C1

       HINT, HHWIL,
        HRDY, HR/W,

            HCNTRL1,
    HCNTRL0, HCS,

        HDS2, HDS1,
                    HAS

        DR1, CLKS1,                       McBSP1         McASP0                             5
    CLKR1, CLKX1,                         McBSP0         TIMER0                                          AXR0[4:0]
                                                         TIMER1                                            {TINP0/AXR0[3]}
          FSR1, DX1,
                  FSX1                                                                                   TINP1/AHCLKX0,
                                                                                                         AHCLKR0,
                                                                                                         ACLKR0,
                                                                                                         ACLKX0, AFSR0,
                                                                                                         AFSX0

                           Shading denotes a peripheral module not available for this configuration.

    DEVCFG Register Value:                0x0000 000E    HPI_EN(HD14) = 1
                                          MCBSP0DIS = 1  GP2EN BIT = 0 (enabling GPEN.[2])
                                          MCBSP1DIS = 0
                                          TOUT0SEL = 1
                                          TOUT1SEL = 1
                                          EKSRC = 0

                           Figure 11. Configuration Example F (1 McBSP + HPI + 1 McASP)

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                                                                                          TMS320C6713B
                                                  FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                                                                                                                               SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

                                      DEVICE CONFIGURATIONS (CONTINUED)

debugging considerations

       It is recommended that external connections be provided to peripheral selection/device configuration pins,
       including HD[14, 8, 12, 4, 3], and CLKMODE0. Although internal pullup resistors exist on these pins, providing
       external connectivity adds convenience to the user in debugging and flexibility in switching operating modes.

       Internal pullup/pulldown resistors also exist on the non-configuration pins on the HPI data bus and HD[15, 13,
       11:9, 7:5, 2:0]. For proper device operation, do not oppose the HD [13, 11:9, 7, 1, 0] pins with external
       pull-ups/pulldowns at reset. If an external controller provides signals to these HD[13, 11:9, 7, 1, 0]
       non-configuration pins, these signals must be driven to the default state of the pins at reset, or not be driven
       at all. For a list of routed out, 3-stated, or not-driven pins recommended for external pullup/pulldown resistors,
       and internal pullup/pulldown resistors for all device pins, etc., see the Terminal Functions table. However, the
       HD[15, 6, 5, 2] non-configuration pins can be opposed and driven during reset.

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TMS320C6713B
FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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                                                   TERMINAL FUNCTIONS

       The terminal functions table identifies the external signal names, the associated pin (ball) numbers along with
       the mechanical package designator, the pin type (I, O/Z, or I/O/Z), whether the pin has any internal
       pullup/pulldown resistors and a functional pin description. For more detailed information on device
       configuration, peripheral selection, multiplexed/shared pins, and debugging considerations, see the Device
       Configurations section of this data sheet.

                                  Terminal Functions

       SIGNAL  PIN NO.            IPD/
        NAME                      IPU
               PYP  GDP/  TYPE                                              DESCRIPTION
CLKIN               ZDP
CLKOUT2/GP[2]                 I
CLKOUT3                     O/Z   CLOCK/PLL CONFIGURATION
                             O
CLKMODE0       204  A3            IPD Clock Input
                              I
PLLHV          82   Y12                     Clock output at half of device speed (O/Z) [default] (SYSCLK2 internal signal
                             A    IPD from the clock generator) or this pin can be programmed as GP[2] pin (I/O/Z)
TMS                           I
TDO            184  D10     O/Z   IPD Clock output programmable by OSCDIV1 register in the PLL controller.
TDI                           I
TCK                           I         Clock generator input clock source select
TRST                         I
EMU5                       I/O/Z        0 - Reserved, do not use.
EMU4                       I/O/Z
EMU3           205  C4     I/O/Z  IPU   1 CLKIN square wave [default]
EMU2                       I/O/Z
                                        For proper device operation, this pin must be either left unconnected or
EMU1                       I/O/Z
EMU0                                    externally pulled up with a 1-k resistor.

               202  C5                  Analog power (3.3 V) for PLL (PLL Filter)

                                        JTAG EMULATION

               192  B7            IPU JTAG test-port mode select

               187  A8            IPU JTAG test-port data out

               191  A7            IPU JTAG test-port data in

               193  A6            IPU JTAG test-port clock

               197  B6            IPD   JTAG test-port reset. For IEEE 1149.1 JTAG compatibility, see the IEEE 1149.1
                                        JTAG Compatibility Statement section of this data sheet.

               --   B12           IPU Emulation pin 5. Reserved for future use, leave unconnected.

               --   C11           IPU Emulation pin 4. Reserved for future use, leave unconnected.

               --   B10           IPU Emulation pin 3. Reserved for future use, leave unconnected.

               --   D3            IPU Emulation pin 2. Reserved for future use, leave unconnected.

                                        Emulation [1:0] pins

                                        Select the device functional mode of operation

                                        EMU[1:0]              Operation

                                        00                    Boundary Scan/Functional Mode (see Note)

                                        01                    Reserved

                                        10                    Reserved

               185  B9                  11                    Emulation/Functional Mode [default] (see the IEEE 1149.1

               186  D9            IPU                         JTAG Compatibility Statement section of this data sheet)

                                        The DSP can be placed in Functional mode when the EMU[1:0] pins are

                                        configured for either Boundary Scan or Emulation.

                                                                                    Note: When the EMU[1:0] pins are configured for Boundary Scan mode, the

                                                                                    internal pulldown (IPD) on the TRST signal must not be opposed in order to

                                                                                    operate in Functional mode.

                                                                                    For the Boundary Scan mode drive EMU[1:0] and RESET pins low.

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

  no greater than 4.4 k and 2.0 k, respectively.]
To ensure a proper logic level during reset when these pins are both routed out and 3-stated or not driven, it is recommended to include an

  external 10 k pullup/pulldown resistor to sustain the IPU/IPD, respectively.

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                                     Terminal Functions (Continued)

     SIGNAL          PIN NO.                     IPD/
      NAME                                       IPU
                  PYP  GDP/   TYPE                                                  DESCRIPTION
                       ZDP

                                                 RESETS AND INTERRUPTS

RESET             176  A13    I                  --    Device reset. When using Boundary Scan mode, drive the EMU[1:0] and
                                                       RESET pins low. For this device, this pin does not have an IPU.

                                                       Nonmaskable interrupt

                                                       Edge-driven (rising edge)

NMI               175  C13    I                  IPD Any noise on the NMI pin may trigger an NMI interrupt; therefore, if the NMI pin is

                                                       not used, it is recommended that the NMI pin be grounded versus relying on the

                                                       IPD.

GP[7](EXT_INT7)   7    E3                              General-purpose input/output pins (I/O/Z) which also function as external

                                                       interrupts

GP[6](EXT_INT6)   2    D2                               Edge-driven

                                                       Polarity independently selected via the External Interrupt Polarity Register

GP[5](EXT_INT5)/  6    C1     I/O/Z              IPU   bits (EXTPOL.[3:0]), in addition to the GPIO registers.
AMUTEIN0

GP[4](EXT_INT4)/                                       GP[4] and GP[5] pins also function as AMUTEIN1 McASP1 mute input and
AMUTEIN1
                  1    C2                              AMUTEIN0 McASP0 mute input, respectively, if enabled by the INEN bit in the

                                                       associated McASP AMUTE register.

                                                 HOST-PORT INTERFACE (HPI)

HINT/GP[1]        135  J20    O/Z                IPU   Host interrupt (from DSP to host) (O) [default] or this pin can be programmed as
                                                       a GP[1] pin (I/O/Z).

HCNTL1/AXR1[1]    144  G19    I                  IPU   Host control - selects between control, address, or data registers (I) [default] or
                                                       McASP1 data pin 1 (I/O/Z).

HCNTL0/AXR1[3]    146  G18    I                  IPU   Host control - selects between control, address, or data registers (I) [default] or
                                                       McASP1 data pin 3 (I/O/Z).

                                                       Host half-word select - first or second half-word (not necessarily high or low

HHWIL/AFSR1       139  H20    I                  IPU order) (I) [default] or McASP1 receive frame sync or left/right clock (LRCLK)

                                                       (I/O/Z).

HR/W/AXR1[0]      143  G20    I                  IPU Host read or write select (I) [default] or McASP1 data pin 0 (I/O/Z).

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

no greater than 4.4 k and 2.0 k, respectively.]

                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                      49
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                                             Terminal Functions (Continued)

       SIGNAL  PIN NO.                   IPD/
        NAME              TYPE IPU
               PYP  GDP/                                                       DESCRIPTION
HD15/GP[15]         ZDP

                          HOST-PORT INTERFACE (HPI) (CONTINUED)

                                                  Host-port data pins (I/O/Z) [default] or general-purpose input/output pins

                                                  (I/O/Z)

               174  B14                      IPU   Used for transfer of data, address, and control

                                                   Also controls initialization of DSP modes at reset via pullup/pulldown

                                                           resistors

                                                  - Device Endian Mode (HD8)

HD14/GP[14]   173  C14                      IPU  0 Big Endian

                                                  1 - Little Endian

                                                  For a C6713BGDP or C6713BZDP:

                                                  - Big Endian Mode Correctness EMIFBE (HD12)

HD13/GP[13]   172  A15                      IPU  0 The EMIF data will always be presented on the ED[7:0] side of the

                                                           bus, regardless of the endianess mode (Little/Big Endian).

                                                  1 - In Little Endian mode (HD8 =1), the 8-bit or 16-bit EMIF data will be

                                                           present on the ED[7:0] side of the bus.

                                                           In Big Endian mode (HD8 =0), the 8-bit or 16-bit EMIF data will be

HD12/GP[12]   168  C15                      IPU           present on the ED[31:24] side of the bus [default].

                                                  For a C6713BPYP, when Big Endian mode is selected (LENDIAN = 0), for
                                                  proper device operation the EMIFBE pin must be externally pulled low.

HD11/GP[11]    167  A16   I/O/Z              IPU This new functionality does not affect systems using the current default value of

                                                  HD12=1. For more detailed information on the big endian mode correctness,

                                                  see the EMIF Big Endian Mode Correctness portion of this data

                                                  sheet.

HD10/GP[10]    166  B16                      IPU  - Bootmode (HD[4:3])

                                                  00 HPI boot/Emulation boot

                                                  01 CE1 width 8-bit, Asynchronous external ROM boot with default

                                                           timings (default mode)

                                                  10 - CE1 width 16-bit, Asynchronous external ROM boot with default

HD9/GP[9]      165  C16                      IPU           timings

                                                  11 - CE1 width 32-bit, Asynchronous external ROM boot with default

                                                           timings

                                                  - HPI_EN (HD14)

HD8/GP[8]     160  B17                      IPU  0 HPI disabled, McASP1 enabled

                                                  1 - HPI enabled, McASP1 disabled (default)

                                                  Other HD pins HD [13, 11:9, 7:5, 2:0] have pullups/pulldowns (IPUs/IPDs). For

                                                  proper device operation, do not oppose the HD [13, 11:9, 7, 1, 0] pins with exter-

HD7/GP[3]      164  A18                      IPU nal pull-ups/pulldowns at reset; however, the HD[15, 6, 5, 2] pins can be op-

                                                  posed and driven at reset. For more details, see the Device Configurations

                                                  section of this data sheet.

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

  no greater than 4.4 k and 2.0 k, respectively.]
To ensure a proper logic level during reset when these pins are both routed out and 3-stated or not driven, it is recommended to include an

external 10 k pullup/pulldown resistor to sustain the IPU/IPD, respectively.

50                         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
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                                Terminal Functions (Continued)

     SIGNAL   PIN NO.           IPD/
      NAME                      IPU
              PYP  GDP/  TYPE                                                 DESCRIPTION
                   ZDP

                         HOST-PORT INTERFACE (HPI) (CONTINUED)

HD6/AHCLKR1   161  C17                    Host-port data pin 6 (I/O/Z) [ default] or McASP1 receive high-frequency master
HD5/AHCLKX1                     IPU clock (I/O/Z).

                         I/O/Z        Host-port data pin 5 (I/O/Z) [ default] or McASP1 transmit high-frequency master

              159  B18          IPU clock (I/O/Z).

HD4/GP[0]    156  C19   I/O/Z  IPD   Host-port data pin 4 (I/O/Z) [ default] or this pin can be programmed as a GP[0]
HD3/AMUTE1                           pin (I/O/Z).

              154  C20          IPU Host-port data pin 3 (I/O/Z) [ default] or McASP1 mute output (O/Z).

HD2/AFSX1     155  D18                Host-port data pin 2 (I/O/Z) [ default] or McASP1 transmit frame sync or left/right
                         I/O/Z  IPU clock (LRCLK) (I/O/Z).

HD1/AXR1[7]   152  D20          IPU Host-port data pin 1 (I/O/Z) [ default] or McASP1 data pin 7 (I/O/Z).

HD0/AXR1[4]   147  E20 I/O/Z IPU Host-port data pin 0 (I/O/Z) [ default] or McASP1 data pin 4 (I/O/Z).

HAS/ACLKX1    153  E18   I      IPU Host address strobe (I) [default] or McASP1 transmit bit clock (I/O/Z).

HCS/AXR1[2]   145  F20   I      IPU Host chip select (I) [default] or McASP1 data pin 2 (I/O/Z).

HDS1/AXR1[6]  151  E19   I      IPU Host data strobe 1 (I) [default] or McASP1 data pin 6 (I/O/Z).

HDS2/AXR1[5]  150  F18   I      IPU Host data strobe 2 (I) [default] or McASP1 data pin 5 (I/O/Z) .

HRDY/ACLKR1   140  H19   O/Z    IPD Host ready (from DSP to host) (O) [default] or McASP1 receive bit clock (I/O/Z).

                         EMIF - COMMON SIGNALS TO ALL TYPES OF MEMORY

CE3           57   V6    O/Z    IPU

CE2           61   W6    O/Z    IPU Memory space enables
                                       Enabled by bits 28 through 31 of the word address
CE1           103  W18   O/Z    IPU Only one asserted during any external data access

CE0           102  V17   O/Z    IPU

BE3           --   V5    O/Z    IPU   Byte-enable control

BE2           --   Y4    O/Z    IPU Decoded from the two lowest bits of the internal address

BE1           108  U19   O/Z    IPU Byte-write enables for most types of memory

BE0           110  V20   O/Z    IPU Can be directly connected to SDRAM read and write mask signal (SDQM)

                                EMIF - BUS ARBITRATION

HOLDA         137  J18   O/Z    IPU Hold-request-acknowledge to the host

HOLD          138  J17   I      IPU Hold request from the host

BUSREQ        136  J19   O/Z    IPU Bus request output

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

  no greater than 4.4 k and 2.0 k, respectively.]
To ensure a proper logic level during reset when these pins are both routed out and 3-stated or not driven, it is recommended to include an

  external 10 k pullup/pulldown resistor to sustain the IPU/IPD, respectively.
To maintain signal integrity for the EMIF signals, serial termination resistors should be inserted into all EMIF output signal lines.

                            POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                             51
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                                             Terminal Functions (Continued)

       SIGNAL  PIN NO.
        NAME
ECLKIN         PYP  GDP/  TYPE               IPD/                            DESCRIPTION
                    ZDP                      IPU
ECLKOUT
                        EMIF - ASYNCHRONOUS/SYNCHRONOUS MEMORY CONTROL

               78   Y11   I                  IPD External EMIF input clock source

                                                   EMIF output clock depends on the EKSRC bit (DEVCFG.[4]) and on EKEN bit

                                                   (GBLCTL.[5]).

                                                   EKSRC = 0 ECLKOUT is based on the internal SYSCLK3 signal

                                                                  from the clock generator (default).

               77   Y10   O/Z                IPD EKSRC = 1 ECLKOUT is based on the the external EMIF input clock

                                                                  source pin (ECLKIN)

                                                   EKEN = 0 ECLKOUT held low
                                                   EKEN = 1 ECLKOUT enabled to clock (default)

ARE/SDCAS/     79   V11   O/Z                IPU   Asynchronous memory read enable/SDRAM column-address strobe/SBSRAM
SSADS                                              address strobe
AOE/SDRAS/
SSOE           75   W10   O/Z                IPU   Asynchronous memory output enable/SDRAM row-address strobe/SBSRAM
AWE/SDWE/                                          output enable
SSWE
ARDY           83   V12   O/Z                IPU   Asynchronous memory write enable/SDRAM write enable/SBSRAM write
                                                   enable
EA21
EA20           56   Y5    I                  IPU Asynchronous memory ready input
EA19                                               EMIF - ADDRESS
EA18
EA17           109  U18

               101  Y18

               100  W17

               95   Y16

               99   V16

EA16           92   Y15

EA15           94   W15

EA14           90   Y14                            EMIF external address
EA13
EA12           91   W14                            Note: EMIF address numbering for the C6713BPYP device
EA11
EA10           93   V14                                starts with EA2 to maintain signal name compatibility with other C671x devices
                                 O/Z         IPU (e.g., C6711, C6713BGDP and C6713BZDP) [see the 32-bit EMIF addressing

               86   W13                            scheme in the TMS320C6000 DSP External Memory Interface (EMIF)

               76   V10                            Reference Guide (literature number SPRU266)].

EA9            74   Y9

EA8            71   V9

EA7            70   Y8

EA6            69   W8

EA5            68   V8

EA4            64   W7

EA3            63   V7

EA2            62   Y6

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

  no greater than 4.4 k and 2.0 k, respectively.]
To maintain signal integrity for the EMIF signals, serial termination resistors should be inserted into all EMIF output signal lines.

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                         Terminal Functions (Continued)

      SIGNAL  PIN NO.          IPD/
       NAME                    IPU
              PYP  GDP/  TYPE                                              DESCRIPTION
                   ZDP

                                     EMIF - DATA

ED31          --   N3

ED30          --   P3

ED29          --   P2

ED28          --   P1

ED27          --   R2

ED26          --   R3

ED25          --   T2

ED24          --   T1

ED23          --   U3

ED22          --   U1

ED21          --   U2

ED20          --   V1

ED19          --   V2

ED18          --   Y3

ED17          --   W4

ED16          --   V4
ED15
              112  T19   I/O/Z IPU External data pins (ED[31:16] pins applicable to GDP and ZDP packages only)

ED14          113  T20

ED13          111  T18

ED12          118  R20

ED11          117  R19

ED10          120  P20

ED9           119  P18

ED8           123  N20

ED7           122  N19

ED6           121  N18

ED5           128  M20

ED4           127  M19

ED3           129  L19

ED2           130  L18

ED1           131  K19

ED0           132  K18

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

  no greater than 4.4 k and 2.0 k, respectively.]
To maintain signal integrity for the EMIF signals, serial termination resistors should be inserted into all EMIF output signal lines.

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                                             Terminal Functions (Continued)

    SIGNAL           PIN NO.  TYPE           IPD/                               DESCRIPTION
                                             IPU

                              MULTICHANNEL AUDIO SERIAL PORT 1 (McASP1)

GP[4](EXT_INT4)/  1    C2     I/O/Z          IPU   General-purpose input/output pin 4 and external interrupt 4 (I/O/Z) [default] or
AMUTEIN1                                           McASP1 mute input (I/O/Z).

HD3/AMUTE1        154  C20 I/O/Z IPU Host-port data pin 3 (I/O/Z) [ default] or McASP1 mute output (O/Z).

HRDY/ACLKR1       140  H19 I/O/Z IPD Host ready (from DSP to host) (O) [default] or McASP1 receive bit clock (I/O/Z).

HD6/AHCLKR1       161  C17    I/O/Z          IPU   Host-port data pin 6 (I/O/Z) [ default] or McASP1 receive high-frequency master
                                                   clock (I/O/Z).

HAS/ACLKX1        153  E18 I/O/Z IPU Host address strobe (I) [default] or McASP 1 transmit bit clock (I/O/Z).

HD5/AHCLKX1       159  B18    I/O/Z          IPU   Host-port data pin 5 (I/O/Z) [ default] or McASP1 transmit high-frequency
                                                   master clock (I/O/Z).

                                                   Host half-word select - first or second half-word (not necessarily high or low

HHWIL/AFSR1       139  H20 I/O/Z IPU order) (I) [default] or McASP1 receive frame sync or left/right clock (LRCLK)

                                                   (I/O/Z).

HD2/AFSX1         155  D18    I/O/Z          IPU   Host-port data pin 2 (I/O/Z) [ default] or McASP1 transmit frame sync or left/
                                                   right clock (LRCLK) (I/O/Z).

HD1/AXR1[7]       152  D20 I/O/Z IPU Host-port data pin 1 (I/O/Z) [ default] or McASP1 TX/RX data pin 7 (I/O/Z).

HDS1/AXR1[6]      151  E19 I/O/Z IPU Host data strobe 1 (I) [default] or McASP1 TX/RX data pin 6 (I/O/Z).

HDS2/AXR1[5]      150  F18 I/O/Z IPU Host data strobe 2 (I) [default] or McASP1 TX/RX data pin 5 (I/O/Z).

HD0/AXR1[4]       147  E20 I/O/Z IPU Host-port data pin 0 (I/O/Z) [ default] or McASP1 TX/RX data pin 4 (I/O/Z).

HCNTL0/AXR1[3]    146  G18    I/O/Z                Host control - selects between control, address, or data registers (I) [default] or
                                             IPU McASP1 TX/RX data pin 3 (I/O/Z).

HCS/AXR1[2]       145  F20 I/O/Z IPU Host chip select (I) [default] or McASP1 TX/RX data pin 2 (I/O/Z).

HCNTL1/AXR1[1]    144  G19    I/O/Z          IPU   Host control - selects between control, address, or data registers (I) [default] or
                                                   McASP1 TX/RX data pin 1 (I/O/Z).

HR/W/AXR1[0]      143  G20 I/O/Z IPU Host read or write select (I) [default] or McASP1 TX/RX data pin 0 (I/O/Z).

                              MULTICHANNEL AUDIO SERIAL PORT 0 (McASP0)

GP[5](EXT_INT5)/  6    C1     I/O/Z          IPU   General-purpose input/output pin 5 and external interrupt 5 (I/O/Z) [default] or
AMUTEIN0                                           McASP0 mute input (I/O/Z).

CLKX1/AMUTE0      33   L3     I/O/Z IPD McBSP1 transmit clock (I/O/Z) [default] or McASP0 mute output (O/Z).

CLKR0/ACLKR0      19   H3     I/O/Z IPD McBSP0 receive clock (I/O/Z) [default] or McASP0 receive bit clock (I/O/Z).

                                                   Timer 1 input (I) or McASP0 transmit high-frequency master clock (I/O/Z). This

TINP1/AHCLKX0     12   F2     I/O/Z IPD pin defaults as Timer 1 input (I) and McASP transmit high-frequency master

                                                   clock input (I).

CLKX0/ACLKX0      16   G3     I/O/Z IPD McBSP0 transmit clock (I/O/Z) [default] or McASP0 transmit bit clock (I/O/Z).

CLKS0/AHCLKR0     28   K3     I/O/Z          IPD   McBSP0 external clock source (as opposed to internal) (I) [default] or McASP0
                                                   receive high-frequency master clock (I/O/Z).

FSR0/AFSR0        24   J3     I/O/Z                McBSP0 receive frame sync (I/O/Z) [default] or McASP0 receive frame sync or
                                             IPD left/right clock (LRCLK) (I/O/Z).

FSX0/AFSX0        21   H1     I/O/Z          IPD   McBSP0 transmit frame sync (I/O/Z) [default] or McASP0 transmit frame sync
                                                   or left/right clock (LRCLK) (I/O/Z).

FSR1/AXR0[7]      38   M3     I/O/Z          IPD   McBSP1 receive frame sync (I/O/Z) [default] or McASP0 TX/RX data pin 7
                                                   (I/O/Z).

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

  no greater than 4.4 k and 2.0 k, respectively.]

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                              Terminal Functions (Continued)

      SIGNAL      PIN NO.                        IPD/
       NAME                                      IPU
               PYP  GDP/   TYPE                                              DESCRIPTION
                    ZDP

                    MULTICHANNEL AUDIO SERIAL PORT 0 (McASP0) (CONTINUED)

CLKR1/AXR0[6]  36   M1     I/O/Z                 IPD McBSP1 receive clock (I/O/Z) [default] or McASP0 TX/RX data pin 6 (I/O/Z).

DX1/AXR0[5]    32   L2     I/O/Z IPU McBSP1 transmit data (O/Z) [default] or McASP0 TX/RX data pin 5 (I/O/Z).

TOUT1/AXR0[4]  13   F1     I/O/Z IPD Timer 1 output (O) [default] or McASP0 TX/RX data pin 4 (I/O/Z).

TINP0/AXR0[3]  17   G2     I/O/Z                 IPD Timer 0 input (I) [default] or McASP0 TX/RX data pin 3 (I/O/Z).

TOUT0/AXR0[2]  18   G1     I/O/Z                 IPD Timer 0 output (O) [default] or McASP0 TX/RX data pin 2 (I/O/Z).

DX0/AXR0[1]    20   H2     I/O/Z IPU McBSP0 transmit data (O/Z) [default] or McASP0 TX/RX data pin 1 (I/O/Z).

DR0/AXR0[0]    27   J1     I/O/Z IPU McBSP0 receive data (I) [default] or McASP0 TX/RX data pin 0 (I/O/Z).

                                                       TIMER 1

TOUT1/AXR0[4]  13   F1     O                     IPD Timer 1 output (O) [default] or McASP0 TX/RX data pin 4 (I/O/Z).

                                                       Timer 1 input (I) or McASP0 transmit high-frequency master clock (I/O/Z). This

TINP1/AHCLKX0  12   F2     I                     IPD pin defaults as Timer 1 input (I) and McASP transmit high-frequency master

                                                       clock input (I).

                                                       TIMER0

TOUT0/AXR0[2]  18   G1     O                     IPD Timer 0 output (O) [default] or McASP0 TX/RX data pin 2 (I/O/Z).

TINP0/AXR0[3]  17   G2     I                     IPD Timer 0 input (I) [default] or McASP0 TX/RX data pin 3 (I/O/Z).

                           MULTICHANNEL BUFFERED SERIAL PORT 1 (McBSP1)

                                                       McBSP1 external clock source (as opposed to internal) (I) [default] or I2C1

                                                       clock (I/O/Z).

                                                       This pin does not have an internal pullup or pulldown. When this pin is used as a

CLKS1/SCL1     8    E1     I                     -- McBSP pin, this pin should either be driven externally at all times or be pulled up

                                                       with a 10-k resistor to a valid logic level. Because it is common for some ICs to

                                                       3-state their outputs at times, a 10-k pullup resistor may be desirable even

                                                       when an external device is driving the pin.

CLKR1/AXR0[6]  36   M1     I/O/Z                 IPD McBSP1 receive clock (I/O/Z) [default] or McASP0 TX/RX data pin 6 (I/O/Z).

CLKX1/AMUTE0   33   L3     I/O/Z IPD McBSP1 transmit clock (I/O/Z) [default] or McASP0 mute output (O/Z).

                                                       McBSP1 receive data (I) [default] or I2C1 data (I/O/Z).

                                                       This pin does not have an internal pullup or pulldown. When this pin is used as a

DR1/SDA1       37   M2     I                     --    McBSP pin, this pin should either be driven externally at all times or be pulled up
                                                       with a 10-k resistor to a valid logic level. Because it is common for some ICs to

                                                       3-state their outputs at times, a 10-k pullup resistor may be desirable even

                                                       when an external device is driving the pin.

DX1/AXR0[5]    32   L2     O/Z                   IPU McBSP1 transmit data (O/Z) [default] or McASP0 TX/RX data pin 5 (I/O/Z).

FSR1/AXR0[7]   38   M3     I/O/Z                 IPD   McBSP1 receive frame sync (I/O/Z) [default] or McASP0 TX/RX data pin 7
                                                       (I/O/Z).

FSX1           31   L1     I/O/Z IPD McBSP1 transmit frame sync

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

no greater than 4.4 k and 2.0 k, respectively.]

                            POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                    55
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                                             Terminal Functions (Continued)

    SIGNAL        PIN NO.                        IPD/
     NAME                                        IPU
               PYP  GDP/   TYPE                                                     DESCRIPTION
                    ZDP

                           MULTICHANNEL BUFFERED SERIAL PORT 0 (McBSP0)

CLKS0/AHCLKR0  28   K3     I                     IPD   McBSP0 external clock source (as opposed to internal) (I) [default] or McASP0
                                                       receive high-frequency master clock (I/O/Z).

CLKR0/ACLKR0   19   H3     I/O/Z IPD McBSP0 receive clock (I/O/Z) [default] or McASP0 receive bit clock (I/O/Z).

CLKX0/ACLKX0   16   G3     I/O/Z                 IPD McBSP0 transmit clock (I/O/Z) [default] or McASP0 transmit bit clock (I/O/Z).

DR0/AXR0[0]    27   J1     I                     IPU McBSP0 receive data (I) [default] or McASP0 TX/RX data pin 0 (I/O/Z).

DX0/AXR0[1]    20   H2     O/Z                   IPU McBSP0 transmit data (O/Z) [default] or McASP0 TX/RX data pin 1 (I/O/Z).

FSR0/AFSR0     24   J3     I/O/Z                 IPD   McBSP0 receive frame sync (I/O/Z) [default] or McASP0 receive frame sync or
                                                       left/right clock (LRCLK) (I/O/Z).

FSX0/AFSX0     21   H1     I/O/Z                 IPD   McBSP0 transmit frame sync (I/O/Z) [default] or McASP0 transmit frame sync or
                                                       left/right clock (LRCLK) (I/O/Z).

                                                 INTER-INTEGRATED CIRCUIT 1 (I2C1)

                                                       McBSP1 external clock source (as opposed to internal) (I) [default] or I2C1 clock

                                                       (I/O/Z).

CLKS1/SCL1     8    E1     I/O/Z                 --    This pin must be externally pulled up. When this pin is used as an I2C pin, the
                                                       value of the pullup resistor is dependent on the number of devices connected to

                                                       the I2C bus. For more details, see the Philips I2C Specification Revision 2.1

                                                       (January 2000).

                                                       McBSP1 receive data (I) [default] or I2C1 data (I/O/Z).

                                                       This pin must be externally pulled up. When this pin is used as an I2C pin, the

DR1/SDA1       37   M2     I/O/Z                 -- value of the pullup resistor is dependent on the number of devices connected to

                                                       the I2C bus. For more details, see the Philips I2C Specification Revision 2.1

                                                       (January 2000).

                                                 INTER-INTEGRATED CIRCUIT 0 (I2C0)

                                                       I2C0 clock.

SCL0           41   N1     I/O/Z                 --    This pin must be externally pulled up. The value of the pullup resistor on this pin
                                                       is dependent on the number of devices connected to the I2C bus. For more

                                                       details, see the Philips I2C Specification Revision 2.1 (January 2000).

                                                       I2C0 data.

SDA0           42   N2     I/O/Z                 --    This pin must be externally pulled up. The value of the pullup resistor on this pin
                                                       is dependent on the number of devices connected to the I2C bus. For more

                                                       details, see the Philips I2C Specification Revision 2.1 (January 2000).

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

no greater than 4.4 k and 2.0 k, respectively.]

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                                                                                             TMS320C6713B
                                                      FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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                                     Terminal Functions (Continued)

       SIGNAL        PIN NO.                 IPD/
        NAME                  TYPE IPU
                  PYP  GDP/                                                        DESCRIPTION
HD15/GP[15]            ZDP
HD14/GP[14]
HD13/GP[13]                   GENERAL-PURPOSE INPUT/OUTPUT (GPIO)
HD12/GP[12]
HD11/GP[11]       174  B14                       IPU Host-port data pins (I/O/Z) [default] or general-purpose input/output pins
HD10/GP[10]                                                (I/O/Z) and some function as boot configuration pins at reset.
HD9/GP[9]
HD8/GP[8]         173  C14                       IPU   Used for transfer of data, address, and control

                                                       Also controls initialization of DSP modes at reset via pullup/pulldown

                  172  A15                                          resistors
                                                 IPU

                  168  C15                                 As general-purpose input/output (GP[x]) functions, these pins are software-con-
                                                 IPU figurable through registers. The "GPxEN" bits in the GP Enable register and the
                              I/O/Z
                                                           GPxDIR bits in the GP Direction register must be properly configured:
                  167  A16
                                                 IPU
                  166  B16
                                                           GPxEN = 1; GP[x] pin is enabled.

                                                 IPU GPxDIR = 0; GP[x] pin is an input.
                                                           GPxDIR = 1; GP[x] pin is an output.

                  165  C16                       IPU For the functionality description of the Host-port data pins or the boot configura-
                                                           tion pins, see the Host-Port Interface (HPI) portion of this table.
                  160  B17
                                                 IPU

GP[7](EXT_INT7)   7    E3                             General-purpose input/output pins (I/O/Z) which also function as external

                                                      interrupts

GP[6](EXT_INT6)   2    D2                              Edge-driven

                                                       Polarity independently selected via the External Interrupt Polarity Register

GP[5](EXT_INT5)/  6    C1     I/O/Z              IPU  bits (EXTPOL.[3:0])
AMUTEIN0

GP[4](EXT_INT4)/                                      GP[4] and GP[5] pins also function as AMUTEIN1 McASP1 mute input and
AMUTEIN1
                  1    C2                             AMUTEIN0 McASP0 mute input, respectively, if enabled by the INEN bit in the

                                                      associated McASP AMUTE register.

HD7/GP[3]         164  A18    I/O/Z              IPU  Host-port data pin 7 (I/O/Z) [default] or general-purpose input/output pin 3
                                                      (I/O/Z)

CLKOUT2/GP[2]     82   Y12    I/O/Z              IPD  Clock output at half of device speed (O/Z) [default] or this pin can be
                                                      programmed as GP[2] pin.

HINT/GP[1]        135  J20    O                       Host interrupt (from DSP to host) (O) [default] or this pin can be programmed as
                                                 IPU a GP[1] pin (I/O/Z).

HD4/GP[0]         156  C19    I/O/Z              IPD  Host-port data pin 4 (I/O/Z) [ default] or this pin can be programmed as a GP[0]
                                                      pin (I/O/Z).

                                                     RESERVED FOR TEST

RSV               198  A5     O/Z                IPU Reserved. (Leave unconnected, do not connect to power or ground)
RSV
                  200  B5     A                      Reserved. (Leave unconnected, do not connect to power or ground)

RSV               179  C12    O                  -- Reserved. (Leave unconnected, do not connect to power or ground)

RSV               --   D7     O/Z                IPD Reserved. (Leave unconnected, do not connect to power or ground)

RSV               178  D12    I                           Reserved. This pin does not have an IPU. For proper device
                                                 -- operation, the D12/178 pin must be externally pulled down with a 10-k resistor.

RSV               181  A12                       --   Reserved. [For new designs, it is recommended that this pin be connected di-
                                                      rectly to CVDD (core power). For old designs, this can be left unconnected.

RSV               180  B11                       --   Reserved. [For new designs, it is recommended that this pin be connected di-
                                                      rectly to Vss (ground). For old designs, this pin can be left unconnected.

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
IPD = Internal pulldown, IPU = Internal pullup. [To oppose the supply rail on these IPD/IPU signal pins, use external pullup or pulldown resistors

no greater than 4.4 k and 2.0 k, respectively.]

                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443                                                   57
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    SIGNAL     PIN NO.
     NAME
            PYP  GDP/   TYPE                                       DESCRIPTION
                 ZDP

                                             SUPPLY VOLTAGE PINS

            --   A17

            --   B3

            --   B8

            --   B13

            --   C10

            --   D1

            --   D16

            --   D19

            --   F3

            --   H18

            --   J2

            --   M18

            --   R1

            --   R18

            --   T3

            --   U5

            --   U7

            --   U12

            --   U16

            --   V13                         3.3-V supply voltage

DVDD        --   V15    S                    (see the power-supply decoupling portion of this data sheet)

            --   V19

            --   W3

            --   W9

            --   W12

            --   Y7

            --   Y17

            5    --

            9    --

            25   --

            44   --

            47   --

            55   --

            58   --

            65   --

            72   --

            84   --

            87   --

            98   --

            107  --

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal

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                         Terminal Functions (Continued)

SIGNAL  PIN NO.
NAME
        PYP  GDP/  TYPE                                      DESCRIPTION
             ZDP

                         SUPPLY VOLTAGE PINS (CONTINUED)

        114  --

        126  --

        141  --

DVDD    162  --    S     3.3-V supply voltage

                         (see the power-supply decoupling portion of this data sheet)

        183  --

        188  --

        206  --

        --   A4

        --   A9

        --   A10

        --   B2

        --   B19

        --   C3

        --   C7

        --   C18

        --   D5

        --   D6

        --   D11

        --   D14

        --   D15

        --   F4

        --   F17         1.2-V supply voltage [PYP package]

        --   K1          1.20-V supply voltage [GDP and ZDP packages] (See Note)

CVDD    --   K4    S 1.4-V supply voltage [GDP and ZDP packages C6711D-300 only]

                         (see the power-supply decoupling portion of this data sheet)

        --   K17

        --   L4

        --   L17

        --   L20

        --   R4

        --   R17

        --   U6

        --   U10

        --   U11

        --   U14

        --   U15

        --   V3

        --   V18

        --   W2          Note: This value is compatible with existing 1.26-V designs.

        --   W19

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal

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                                             Terminal Functions (Continued)

    SIGNAL     PIN NO.
     NAME
            PYP  GDP/   TYPE                              DESCRIPTION
                 ZDP

                                             SUPPLY VOLTAGE PINS (CONTINUED)

            3    --

            11   --

            14   --

            22   --

            29   --

            35   --

            40   --

            43   --

            46   --

            50   --

            51   --

            53   --

            60   --

            67   --

            80   --

            89   --              1.2-V supply voltage [PYP package]
                        S 1.20-V supply voltage [GDP and ZDP packages] (See Note)
CVDD        96   --
                                 1.4-V supply voltage [GDP and ZDP packages C6711D-300 only]
            104  --              (see the power-supply decoupling portion of this data sheet)

            105  --

            116  --

            124  --

            133  --

            149  --

            157  --

            169  --

            171  --

            177  --

            190  --

            195  --

            196  --

            201  --                          Note: This value is compatible with existing 1.26-V designs.

            208  --

                                             GROUND PINS

            --   A1

            --   A2

            --   A11

            --   A14

VSS         --   A19    GND Ground pins

            --   A20

            --   B1

            --   B4

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal

60                            POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                              TMS320C6713B
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                         Terminal Functions (Continued)

SIGNAL  PIN NO.
NAME
        PYP  GDP/  TYPE                           DESCRIPTION
             ZDP

                         GROUND PINS (CONTINUED)

        --   B15

        --   B20

        --   C6

        --   C8

        --   C9

        --   D4

        --   D8

        --   D13

        --   D17

        --   E2

        --   E4

        --   E17

        --   F19

        --   G4

        --   G17

        --   H4

        --   H17

        --   J4

        --   J9          Ground pins#

VSS     --   J10   GND The center thermal balls (J9-J12, K9-K12, L9-L12, M9-M12) [shaded] are all tied to ground

                         and act as both electrical grounds and thermal relief (thermal dissipation).

        --   J11

        --   J12

        --   K2

        --   K9

        --   K10

        --   K11

        --   K12

        --   K20

        --   L9

        --   L10

        --   L11

        --   L12

        --   M4

        --   M9

        --   M10

        --   M11

        --   M12

        --   M17

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
# Shaded pin numbers denote the center thermal balls.

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FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

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                                             Terminal Functions (Continued)

    SIGNAL     PIN NO.
     NAME
            PYP  GDP/   TYPE                                          DESCRIPTION
                 ZDP

                                             GROUND PINS (CONTINUED)

            --   N4

            --   N17

            --   P4

            --   P17

            --   P19

            --   T4

            --   T17

            --   U4

            --   U8

            --   U9

            --   U13

            --   U17

            --   U20

            --   W1

            --   W5

            --   W11

            --   W16

            --   W20

            --   Y1

            --   Y2

VSS         --   Y13    GND Ground pins

            --   Y19

            --   Y20

            4    --

            10   --

            15   --

            23   --

            26   --

            30   --

            34   --

            39   --

            45   --

            48   --

            49   --

            52   --

            54   --

            59   --

            66   --

            73   --

            81   --

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal

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                         Terminal Functions (Continued)

SIGNAL  PIN NO.
NAME
        PYP  GDP/  TYPE                           DESCRIPTION
             ZDP

                         GROUND PINS (CONTINUED)

        85   --

        88   --

        97   --

        106  --

        115  --

        125  --

        134  --

        142  --

        148  --

VSS     158  --    GND Ground pins

        163  --

        170  --

        182  --

        189  --

        194  --

        199  --

        203  --

        207  --

I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal

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development support

       TI offers an extensive line of development tools for the TMS320C6000 DSP platform, including tools to
       evaluate the performance of the processors, generate code, develop algorithm implementations, and fully
       integrate and debug software and hardware modules.

       The following products support development of C6000 DSP-based applications:

       Software Development Tools:
       Code Composer Studio Integrated Development Environment (IDE): including Editor
       C/C++/Assembly Code Generation, and Debug plus additional development tools
       Scalable, Real-Time Foundation Software (DSP/BIOS), which provides the basic run-time target software
       needed to support any DSP application.

       Hardware Development Tools:
       Extended Development System (XDS) Emulator (supports C6000 DSP multiprocessor system debug)
       EVM (Evaluation Module)

       For a complete listing of development-support tools for the TMS320C6000 DSP platform, visit the Texas
       Instruments web site on the Worldwide Web at http://www.ti.com uniform resource locator (URL). For
       information on pricing and availability, contact the nearest TI field sales office or authorized distributor.

       TI offers an extensive line of development tools for the TMS320C6000 DSP platform, including tools to
       evaluate the performance of the processors, generate code, develop algorithm implementations, and fully
       integrate and debug software and hardware modules.

C6000 and XDS are trademarks of Texas Instruments.

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device support

device and development-support tool nomenclature

       To designate the stages in the product development cycle, TI assigns prefixes to the part numbers of all DSP
       devices and support tools. Each DSP commercial family member has one of three prefixes: TMX, TMP, or TMS.
       (e.g., TMS320C6713BGDP300). Texas Instruments recommends two of three possible prefix designators for
       support tools: TMDX and TMDS. These prefixes represent evolutionary stages of product development from
       engineering prototypes (TMX / TMDX) through fully qualified production devices/tools (TMS / TMDS).

       Device development evolutionary flow:

TMX   Experimental device that is not necessarily representative of the final device's electrical
      specifications.

TMP   Final silicon die that conforms to the device's electrical specifications but has not completed
      quality and reliability verification.

TMS   Fully qualified production device.

Support tool development evolutionary flow:

TMDX  Development-support product that has not yet completed Texas Instruments internal qualification
      testing.

TMDS  Fully qualified development-support product.

TMX and TMP devices and TMDX development-support tools are shipped with the following disclaimer:

"Developmental product is intended for internal evaluation purposes."

TMS devices and TMDS development-support tools have been characterized fully, and the quality and reliability
of the device have been demonstrated fully. TI's standard warranty applies.

Predictions show that prototype devices (TMX or TMP) have a greater failure rate than the standard production
devices. Texas Instruments recommends that these devices not be used in any production system because their
expected end-use failure rate still is undefined. Only qualified production devices are to be used.

TI device nomenclature also includes a suffix with the device family name. This suffix indicates the package type
(for example, GDP), the temperature range (for example, blank is the default commercial temperature range),
and the device speed range in megahertz (for example, -225 is 225 MHz).

The ZDP package, like the GDP package, is a 272-ball plastic BGA only with Pb-free balls. For device part
numbers and further ordering information for TMS320C6713B in the PYP, GDP and ZDP package types, see
the TI website (http://www.ti.com) or contact your TI sales representative.

TMS320 is a trademark of Texas Instruments.

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device and development-support tool nomenclature (continued)

                                                              TMS 320 C 6713B GDP ( ) 300

                                                                                           DEVICE SPEED RANGE

                                                                                           167 MHz  225 MHz
                                                                                           200 MHz  300 MHz

    PREFIX

    TMX =   Experimental device                                       TEMPERATURE RANGE (DEFAULT: 0C TO 90C)
    TMP =   Prototype device                                            Blank = 0C to 90C, commercial temperature
    TMS =   Qualified device                                            A = -40C to 105C, extended temperature
    SMJ =   MIL-PRF-38535, QML
    SM =    High Rel (non-38535)                                 PACKAGE TYPE
                                                                 GDP = 272-pin plastic BGA
    DEVICE FAMILY                                                PYP = 208-pin PowerPADt plastic QFP
      320 = TMS320 DSP family                                    ZDP = 272-pin plastic BGA, with Pb-free soldered balls

    TECHNOLOGY
     C = CMOS

                                                                                                       DEVICE
                                                                                                       C6713B

       BGA = Ball Grid Array
         QFP = Quad Flatpack

       The ZDP mechanical package designator represents the version of the GDP with Pb-Free soldered balls. The ZDP package
         devices are supported in the same speed grades as the GDP package devices (available upon request).

       For actual device part numbers (P/Ns) and ordering information, see the Mechanical Data section of this
         document or the TI website (www.ti.com).

    Figure 12. TMS320C6000 DSP Device Nomenclature (Including the TMS320C6713B Device)

MicroStar BGA and PowerPAD are trademarks of Texas Instruments.

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documentation support

       Extensive documentation supports all TMS320 DSP family generations of devices from product
       announcement through applications development. The types of documentation available include: data sheets,
       such as this document, with design specifications; complete user's reference guides for all devices and tools;
       technical briefs; development-support tools; on-line help; and hardware and software applications. The
       following is a brief, descriptive list of support documentation specific to the C6000 DSP devices:

       The TMS320C6000 CPU and Instruction Set Reference Guide (literature number SPRU189) describes the
       C6000 CPU (DSP core) architecture, instruction set, pipeline, and associated interrupts.

       The TMS320C6000 DSP Peripherals Overview Reference Guide [hereafter referred to as the C6000 PRG
       Overview] (literature number SPRU190) provides an overview and briefly describes the functionality of the
       peripherals available on the C6000 DSP platform of devices. This document also includes a table listing the
       peripherals available on the C6000 devices along with literature numbers and hyperlinks to the associated
       peripheral documents. These C6713B peripherals are similar to the peripherals on the TMS320C6711 and
       TMS320C64x devices; therefore, see the TMS320C6711 (C6711 or C67x) peripheral information, and in some
       cases, where indicated, see the TMS320C6711 (C6711 or C671x) peripheral information and in some cases,
       where indicated, see the C64x information in the C6000 PRG Overview (literature number SPRU190).

       The TMS320DA6000 DSP Multichannel Audio Serial Port (McASP) Reference Guide (literature number
       SPRU041) describes the functionality of the McASP peripherals available on the C6713B device.

       TMS320C6000 DSP Software-Programmable Phase-Locked Loop (PLL) Controller Reference Guide
       (literature number SPRU233) describes the functionality of the PLL peripheral available on the C6713B device.

       TMS320C6000 DSP Inter-Integrated Circuit (I2C) Module Reference Guide (literature number SPRU175)
       describes the functionality of the I2C peripherals available on the C6713B device.

       The PowerPAD Thermally Enhanced Package Technical Brief (literature number SLMA002) focuses on the
       specifics of integrating a PowerPAD package into the printed circuit board design to make optimum use of the
       thermal efficiencies designed into the PowerPAD package.

       The TMS320C6000 Technical Brief (literature number SPRU197) gives an introduction to the C62x/C67x
       devices, associated development tools, and third-party support.

       The Migrating from TMS320C6211(B)/C6711(B) to TMS320C6713 application report (literature number
       SPRA851) indicates the differences and describes the issues of interest related to the migration from the Texas
       Instruments TMS320C6211(B)/C6711(B), GFN package, to the TMS320C6713, GDP and ZDP packages.

       The TMS320C6713, TMS320C6713B Digital Signal Processors Silicon Errata (literature number SPRZ191)
       describes the known exceptions to the functional specifications for particular silicon revisions of the
       TMS320C6713B device.

       The TMS320C6711D, C6712D, C6713B Power Consumption Summary application report (literature number
       SPRA889A2 or later) discusses the power consumption for user applications with the TMS320C6713B,
       TMS320C6712D, and TMS320C6711D DSP devices.

       The Using IBIS Models for Timing Analysis application report (literature number SPRA839) describes how to
       properly use IBIS models to attain accurate timing analysis for a given system.

       The tools support documentation is electronically available within the Code Composer Studio Integrated
       Development Environment (IDE). For a complete listing of C6000 DSP latest documentation, visit the Texas
       Instruments web site on the Worldwide Web at http://www.ti.com uniform resource locator (URL).

       See the Worldwide Web URL for the application report How To Begin Development Today With the
       TMS320C6713 Floating-Point DSP (literature number SPRA809), which describes in more detail the
       similarities/differences between the C6713 and C6711 C6000 DSP devices.

C62x is a trademark of Texas Instruments.

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CPU CSR register description

       The CPU control status register (CSR) contains the CPU ID and CPU Revision ID (bits 16-31) as well as the
       status of the device power-down modes [PWRD field (bits 15-10)], program and data cache control modes, the
       endian bit (EN, bit 8) and the global interrupt enable (GIE, bit 0) and previous GIE (PGIE, bit 1). Figure 13 and
       Table 24 identify the bit fields in the CPU CSR register.

       For more detailed information on the bit fields in the CPU CSR register, see the TMS320C6000 DSP Peripherals
       Overview Reference Guide (literature number SPRU190) and the TMS320C6000 CPU and Instruction Set
       Reference Guide (literature number SPRU189).

31                       24 23                                                           16

           CPU ID                                                    REVISION ID

           R-0x02                                                    R-0x03

15                 10 9  87             6      54                                 21  0

    PWRD           SAT EN               PCC                          DCC          PGIE GIE

    R/W-0          R/C-0 R-1            R/W-0                        R/W-0        R/W-0 R/W-0

Legend: R = Readable by the MVC instruction, R/W = Readable/Writeable by the MVC instruction; W = Read/write; -n = value after reset, -x = undefined value after
               reset, C = Clearable by the MVC instruction

           Figure 13. CPU Control Status Register (CPU CSR)

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CPU CSR register description (continued)

                    Table 24. CPU CSR Register Bit Field Description

BIT #      NAME                                                              DESCRIPTION
31:24      CPU ID
23:16  REVISION ID  CPU ID + REV ID. Read only.
15:10      PWRD     Identifies which CPU is used and defines the silicon revision of the CPU.

  9          SAT    CPU ID + REVISION ID (31:16) are combined for a value of 0x0203
  8           EN    Control power-down modes. The values are always read as zero.
7:5        PCC
4:2        DCC     000000  = no power-down (default)
  1         PGIE    001001  = PD1, wake-up by an enabled interrupt
                    010001  = PD1, wake-up by an enabled or not enabled interrupt
  0          GIE    011010  = PD2, wake-up by a device reset
                    011100  = PD3, wake-up by a device reset
                    Others  = Reserved

                    Saturate bit.
                    Set when any unit performs a saturate. This bit can be cleared only by the MVC instruction and can
                    be set only by a functional unit. The set by the a functional unit has priority over a clear (by the MVC
                    instruction) if they occur on the same cycle. The saturate bit is set one full cycle (one delay slot) after
                    a saturate occurs. This bit will not be modified by a conditional instruction whose condition is false.

                    Endian bit. This bit is read-only.
                    Depicts the device endian mode.

                        0 = Big Endian mode.
                        1 = Little Endian mode [default].

                    Program Cache control mode.
                    L1D, Level 1 Program Cache

                        000/010 = Cache Enabled / Cache accessed and updated on reads.
                        All other PCC values reserved.

                    Data Cache control mode.
                    L1D, Level 1 Data Cache

                        000/010 = Cache Enabled / 2-Way Cache
                        All other DCC values reserved

                    Previous GIE (global interrupt enable); saves the Global Interrupt Enable (GIE) when an interrupt is
                    taken. Allows for proper nesting of interrupts.

                        0 = Previous GIE value is 0. (default)
                        1 = Previous GIE value is 1.

                    Global interrupt enable bit.
                    Enables (1) or disables (0) all interrupts except the reset interrupt and NMI (nonmaskable interrupt).

                    0 = Disables all interrupts (except the reset interrupt and NMI) [default]
                    1 = Enables all interrupts (except the reset interrupt and NMI)

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cache configuration (CCFG) register description

      The C6713B device includes an enhancement to the cache configuration (CCFG) register. A "P" bit
       (CCFG.31) allows the programmer to select the priority of accesses to L2 memory originating from the transfer
       crossbar (TC) over accesses originating from the L1D memory system. An important class of TC accesses is
       EDMA transfers, which move data to or from the L2 memory. While the EDMA normally has no issue accessing
       L2 memory due to the high hit rates on the L1D memory system, there are pathological cases where certain
       CPU behavior could block the EDMA from accessing the L2 memory for long enough to cause a missed deadline
       when transferring data to a peripheral such as the McASP or McBSP. This can be avoided by setting the P bit
       to "1" because the EDMA will assume a higher priority than the L1D memory system when accessing L2
       memory.

       For more detailed information on the P-bit function and for silicon advisories concerning EDMA L2 memory
       accesses blocked, see the TMS320C6713, TMS320C6713B Digital Signal Processors Silicon Errata (literature
       number SPRZ191).

31     30                  10 9        87                                                                           32           0
                                   IP  ID
    P            Reserved                                                                                 Reserved      L2MODE

R/W-0            R-x       W-0 W-0                                                                        R-0 0000      R/W-000

Legend: R = Readable; R/W = Readable/Writeable; -n = value after reset; -x = undefined value after reset
This device includes a P bit.

                 Figure 14. Cache Configuration Register (CCFG)

BIT #    NAME                Table 25. CCFG Register Bit Field Description
  31        P
                                                                                DESCRIPTION
30:10  Reserved
  9         IP   L1D requestor priority to L2 bit.
  8        ID    P = 0: L1D requests to L2 higher priority than TC requests
7:3             P = 1: TC requests to L2 higher priority than L1D requests
       Reserved
2:0             Reserved. Read-only, writes have no effect.
       L2MODE
                 Invalidate L1P bit.
                 0 = Normal L1P operation
                 1 = All L1P lines are invalidated

                 Invalidate L1D bit.
                 0 = Normal L1D operation
                 1 = All L1D lines are invalidated

                 Reserved. Read-only, writes have no effect.

                 L2 operation mode bits (L2MODE).

                 000b = L2 Cache disabled (All SRAM mode) [256K SRAM]
                 001b = 1-way Cache (16K L2 Cache) / [240K SRAM]
                 010b = 2-way Cache (32K L2 Cache) / [224K SRAM]
                 011b = 3-way Cache (48K L2 Cache) / [208K SRAM]
                 111b = 4-way Cache (64K L2 Cache) / [192K SRAM]
                 All others Reserved

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interrupts and interrupt selector

       The C67x DSP core supports 16 prioritized interrupts, which are listed in Table 26. The highest priority interrupt
       is INT_00 (dedicated to RESET) while the lowest priority is INT_15. The first four interrupts are non-maskable
       and fixed. The remaining interrupts (4-15) are maskable and default to the interrupt source listed in Table 26.
       However, their interrupt source may be reprogrammed to any one of the sources listed in Table 27 (Interrupt
       Selector). Table 27 lists the selector value corresponding to each of the alternate interrupt sources. The selector
       choice for interrupts 4-15 is made by programming the corresponding fields (listed in Table 26) in the MUXH
       (address 0x019C0000) and MUXL (address 0x019C0004) registers.

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               Table 26. DSP Interrupts                                       Table 27. Interrupt Selector

         DSP   INTERRUPT     DEFAULT       DEFAULT    INTERRUPT               INTERRUPT  MODULE
    INTERRUPT  SELECTOR     SELECTOR     INTERRUPT    SELECTOR                   EVENT
                CONTROL
      NUMBER   REGISTER        VALUE         EVENT       VALUE
                             (BINARY)                  (BINARY)
       INT_00                                RESET
       INT_01  -            -                  NMI    00000                   DSPINT                        HPI
       INT_02
       INT_03  -            -               Reserved  00001                   TINT0      Timer 0
       INT_04                               Reserved
       INT_05  -            -               GPINT4    00010                   TINT1      Timer 1
       INT_06                               GPINT5
       INT_07  -            -               GPINT6    00011                    SDINT     EMIF
       INT_08                               GPINT7    00100                   GPINT4     GPIO
       INT_09  MUXL[4:0]    00100          EDMAINT    00101                   GPINT5     GPIO
       INT_10                            EMUDTDMA     00110                   GPINT6     GPIO
       INT_11  MUXL[9:5]    00101                     00111                   GPINT7     GPIO
       INT_12                                 SDINT
       INT_13  MUXL[14:10]  00110        EMURTDXRX
       INT_14                            EMURTDXTX
       INT_15  MUXL[20:16]  00111
                                            DSPINT
               MUXL[25:21]  01000             TINT0   01000                   EDMAINT    EDMA
                                              TINT1
               MUXL[30:26]  01001                     01001                   EMUDTDMA   Emulation

               MUXH[4:0]    00011                     01010                   EMURTDXRX  Emulation

               MUXH[9:5]    01010                     01011                   EMURTDXTX  Emulation

               MUXH[14:10]  01011                     01100                   XINT0      McBSP0

               MUXH[20:16]  00000                     01101                   RINT0      McBSP0

               MUXH[25:21]  00001                     01110                   XINT1      McBSP1

               MUXH[30:26]  00010                     01111                   RINT1      McBSP1

                                                      10000                   GPINT0     GPIO

                                                      10001                   Reserved                      -

                                                      10010                   Reserved                      -

                                                      10011                   Reserved                      -

                                                      10100                   Reserved                      -

                                                      10101                   Reserved                      -

                                                      10110                   I2CINT0    I2C0

                                                      10111                   I2CINT1    I2C1

                                                      11000                   Reserved                      -

                                                      11001                   Reserved                      -

                                                      11010                   Reserved                      -

                                                      11011                   Reserved                      -

                                                      11100                   AXINT0     McASP0

                                                      11101                   ARINT0     McASP0

                                                      11110                   AXINT1     McASP1

                                                      11111                   ARINT1     McASP1

     Interrupt Events GPINT4, GPINT5, GPINT6, and GPINT7 are outputs from the GPIO module (GP). They originate from the device pins
      GP[4](EXT_INT4)/AMUTEIN1, GP[5](EXT_INT5)/AMUTEIN0, GP[6](EXT_INT6), and GP[7](EXT_INT7). These pins can be used as
      edge-sensitive EXT_INTx with polarity controlled by the External Interrupt Polarity Register (EXTPOL.[3:0]). The corresponding pins must
      first be enabled in the GPIO module by setting the corresponding enable bits in the GP Enable Register (GPEN.[7:4]), and configuring them
      as inputs in the GP Direction Register (GPDIR.[7:4]). These interrupts can be controlled through the GPIO module in addition to the simple
      EXTPOL.[3:0] bits. For more information on interrupt control via the GPIO module, see the TMS320C6000 DSP General-Purpose
      Input/Output (GPIO) Reference Guide (literature number SPRU584).

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external interrupt sources

       The device supports many external interrupt sources as indicated in Table 28. Control of the interrupt source
       is done by the associated module and is made available by enabling the corresponding binary interrupt selector
       value (see Table 27 Interrupt Selector shaded rows). Due to pin muxing and module usage, not all external
       interrupt sources are available at the same time.

Table 28. External Interrupt Sources and Peripheral Module Control

PIN    INTERRUPT                                         MODULE
NAME       EVENT

GP[15]  GPINT0                                            GPIO

GP[14]  GPINT0                                            GPIO

GP[13]  GPINT0                                            GPIO

GP[12]  GPINT0                                            GPIO

GP[11]  GPINT0                                            GPIO

GP[10]  GPINT0                                            GPIO

GP[9]   GPINT0                                            GPIO

GP[8]          GPINT0                                     GPIO
GP[7]   GPINT0 or GPINT7                                  GPIO

GP[6]   GPINT0 or GPINT6                                  GPIO

GP[5]   GPINT0 or GPINT5                                  GPIO

GP[4]   GPINT0 or GPINT4                                  GPIO

GP[3]   GPINT0                                            GPIO

GP[2]   GPINT0                                            GPIO

GP[1]   GPINT0                                            GPIO

GP[0]   GPINT0                                            GPIO

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EDMA module and EDMA selector

       The C67x EDMA supports up to 16 EDMA channels. Four of the sixteen channels (channels 8-11) are reserved
       for EDMA chaining, leaving 12 EDMA channels available to service peripheral devices.

       The EDMA selector registers that control the EDMA channels servicing peripheral devices are located at
       addresses 0x01A0FF00 (ESEL0), 0x01A0FF04 (ESEL1), and 0x01A0FF0C (ESEL3). These EDMA selector
       registers control the mapping of the EDMA events to the EDMA channels. Each EDMA event has an assigned
       EDMA selector code (see Table 30). By loading each EVTSELx register field with an EDMA selector code, users
       can map any desired EDMA event to any specified EDMA channel. Table 29 lists the default EDMA selector
       value for each EDMA channel.

       See Table 31 and Table 32 for the EDMA Event Selector registers and their associated bit descriptions.

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EDMA module and EDMA selector (continued)

         Table 29. EDMA Channels                                            Table 30. EDMA Selector

  EDMA      EDMA        DEFAULT   DEFAULT                  EDMA             EDMA               MODULE
CHANNEL  SELECTOR      SELECTOR     EDMA               SELECTOR             EVENT
         CONTROL                   EVENT            CODE (BINARY)
      0  REGISTER         VALUE
      1                 (BINARY)
      2
      3  ESEL0[5:0]    000000     DSPINT                 000000             DSPINT                   HPI
      4                                                  000001
      5  ESEL0[13:8]   000001     TINT0                  000010             TINT0              TIMER0
      6                                                  000011
      7  ESEL0[21:16]  000010     TINT1                  000100             TINT1              TIMER1
      8                                                  000101
      9  ESEL0[29:24]  000011     SDINT                  000110             SDINT              EMIF
     10                                                  000111
     11  ESEL1[5:0]    000100     GPINT4                 001000             GPINT4             GPIO
     12                                                  001001
     13  ESEL1[13:8]   000101     GPINT5                 001010             GPINT5             GPIO
     14                                                  001011
     15  ESEL1[21:16]  000110     GPINT6                 001100             GPINT6             GPIO
                                                         001101
         ESEL1[29:24]  000111     GPINT7                 001110             GPINT7             GPIO
                                                         001111
         -             -          TCC8 (Chaining)   010000-011111           GPINT0             GPIO
                                                         100000
         -             -          TCC9 (Chaining)        100001             GPINT1             GPIO
                                                         100010
         -             -          TCC10 (Chaining)       100011             GPINT2             GPIO
                                                         100100
         -             -          TCC11 (Chaining)       100101             GPINT3             GPIO
                                                         100110
         ESEL3[5:0]    001100     XEVT0                  100111             XEVT0              McBSP0
                                                         101000
         ESEL3[13:8]   001101     REVT0                  101001             REVT0              McBSP0
                                                         101010
         ESEL3[21:16]  001110     XEVT1                  101011             XEVT1              McBSP1
                                                         101100
         ESEL3[29:24]  001111     REVT1                  101101             REVT1              McBSP1
                                                         101110
                                                         101111                      Reserved
                                                         110000
                                                         110001             AXEVTE0            McASP0
                                                         110010
                                                         110011             AXEVTO0            McASP0
                                                         110100
                                                         110101             AXEVT0             McASP0
                                                         110110
                                                         110111             AREVTE0            McASP0
                                                    111000-111111
                                                                            AREVTO0            McASP0

                                                                            AREVT0             McASP0

                                                                            AXEVTE1            McASP1

                                                                            AXEVTO1            McASP1

                                                                            AXEVT1             McASP1

                                                                            AREVTE1            McASP1

                                                                            AREVTO1            McASP1

                                                                            AREVT1             McASP1

                                                                            I2CREVT0                 I2C0

                                                                            I2CXEVT0                 I2C0

                                                                            I2CREVT1                 I2C1

                                                                            I2CXEVT1                 I2C1

                                                                            GPINT8             GPIO

                                                                            GPINT9             GPIO

                                                                            GPINT10            GPIO

                                                                            GPINT11            GPIO

                                                                            GPINT12            GPIO

                                                                            GPINT13            GPIO

                                                                            GPINT14            GPIO

                                                                            GPINT15            GPIO

                                                                                     Reserved

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EDMA module and EDMA selector (continued)

                  Table 31. EDMA Event Selector Registers (ESEL0, ESEL1, and ESEL3)

    ESEL0 Register (0x01A0 FF00)

31         30 29        28 27                                    24 23       22 21   20 19         16

    Reserved            EVTSEL3                                      Reserved            EVTSEL2

    R-0                 R/W-00 0011b                                    R-0          R/W-00 0010b

15         14 13        12 11                                    87            65    43            0

    Reserved            EVTSEL1                                      Reserved            EVTSEL0

    R-0                 R/W-00 0001b                                    R-0          R/W-00 0000b

Legend: R = Read only, R/W = Read/Write; -n = value after reset

    ESEL1 Register (0x01A0 FF04)

31         30 29        28 27                                    24 23       22 21   20 19         16

    Reserved            EVTSEL7                                      Reserved            EVTSEL6

    R-0                 R/W-00 0111b                                    R-0          R/W-00 0110b

15         14 13        12 11                                    87            65    43            0

    Reserved            EVTSEL5                                      Reserved            EVTSEL4

    R-0                 R/W-00 0101b                                    R-0          R/W-00 0100b

Legend: R = Read only, R/W = Read/Write; -n = value after reset

    ESEL3 Register (0x01A0 FF0C)

31         30 29        28 27                                    24 23       22 21   20 19         16

    Reserved            EVTSEL15                                     Reserved            EVTSEL14

    R-0                 R/W-00 1111b                                    R-0          R/W-00 1110b

15         14 13        12 11                                    87            65    43            0

    Reserved            EVTSEL13                                     Reserved            EVTSEL12

    R-0                 R/W-00 1101b                                    R-0          R/W-00 1100b

Legend: R = Read only, R/W = Read/Write; -n = value after reset

              Table 32. EDMA Event Selection Registers (ESEL0, ESEL1, and ESEL3) Description

    BIT #         NAME                                                  DESCRIPTION
    31:30
    23:22     Reserved         Reserved. Read-only, writes have no effect.
    15:14
              EVTSELx          EDMA event selection bits for channel x. Allows mapping of the EDMA events to the EDMA channels.
     7:6
                               The EVTSEL0 through EVTSEL15 bits correspond to the channels 0 to 15, respectively. These
    29:24                      EVTSELx fields are user-selectable. By configuring the EVTSELx fields to the EDMA selector value
    21:16                      of the desired EDMA sync event number (see Table 30), users can map any EDMA event to the
    13:8                       EDMA channel.

     5:0                       For example, if EVTSEL15 is programmed to 00 0001b (the EDMA selector code for TINT0), then
                               channel 15 is triggered by Timer0 TINT0 events.

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PLL and PLL controller
       The TMS320C6713B includes a PLL and a flexible PLL Controller peripheral consisting of a prescaler (D0) and
       four dividers (OSCDIV1, D1, D2, and D3). The PLL controller is able to generate different clocks for different
       parts of the system (i.e., DSP core, Peripheral Data Bus, External Memory Interface, McASP, and other
       peripherals). Figure 15 illustrates the PLL, the PLL controller, and the clock generator logic.

+3.3 V                         PLLHV
     EMI filter
                   C1 C2
                 10 F 0.1 F

                               CLKMODE0

                               CLKIN                                             PLLOUT

                                                             PLLREF

                                                       DIVIDER D0                         PLLEN (PLL_CSR.[0])

                                                   1   /1, /2,          PLL
                                                                     x4 to x25 1
                                                   0    ..., /32                          DIVIDER D1
                                                       ENA                             0
                               Reserved                                                   /1, /2,     SYSCLK1
                                                                                          ..., /32    (DSP Core)

                                                                  D1EN (PLLDIV1.[15]) ENA

                                                       D0EN (PLLDIV0.[15])                DIVIDER D2

                                           OSCDIV1                                          /1, /2,   SYSCLK2
                                                                                            ..., /32  (Peripherals)
                                             /1, /2,
                               CLKOUT3       ..., /32            D2EN (PLLDIV2.[15])      ENA
                                           ENA               AUXCLK
   For Use                                                   (Internal Clock Source       DIVIDER D3
in System                                                    to McASP0 and McASP1)           /1, /2,
                                                                                            ..., /32
                                       OD1EN (OSCDIV1.[15])      D3EN (PLLDIV3.[15])                  SYSCLK3
                                                                                          ENA

                               ECLKIN

                               (EMIF Clock Input)                                          1 0 EKSRC Bit
                                                                                                     (DEVCFG.[4])

                               C6713B DSP                                                  EMIF

                                                                                                                                                                   ECLKOUT

        Dividers D1 and D2 must never be disabled. Never write a "0" to the D1EN or D2EN bits in the PLLDIV1 and PLLDIV2 registers.

NOTES: A. Place all PLL external components (C1, C2, and the EMI Filter) as close to the C67x DSP device as possible. For the best
                  performance, TI recommends that all the PLL external components be on a single side of the board without jumpers, switches, or
                  components other than the ones shown.

             B. For reduced PLL jitter, maximize the spacing between switching signals and the PLL external components (C1, C2, and the EMI
                  Filter).

             C. The 3.3-V supply for the EMI filter must be from the same 3.3-V power plane supplying the I/O voltage, DVDD.
             D. EMI filter manufacturer TDK part number ACF451832-333, -223, -153, -103. Panasonic part number EXCCET103U.

                               Figure 15. PLL and Clock Generator Logic

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PLL and PLL controller (continued)

       The PLL Reset Time is the amount of wait time needed when resetting the PLL (writing PLLRST=1), in order
       for the PLL to properly reset, before bringing the PLL out of reset (writing PLLRST = 0). For the PLL Reset Time
       value, see Table 33. The PLL Lock Time is the amount of time from when PLLRST = 0 with PLLEN = 0 (PLL
       out of reset, but still bypassed) to when the PLLEN bit can be safely changed to "1" (switching from bypass to
       the PLL path), see Table 33 and Figure 15.

       Under some operating conditions, the maximum PLL Lock Time may vary from the specified typical value. For
       the PLL Lock Time values, see Table 33.

                  Table 33. PLL Lock and Reset Times

                                         MIN TYP MAX UNIT

                  PLL Lock Time               75 187.5 s
                  PLL Reset Time
                                         125                          ns

    Table 34 shows the device's CLKOUT signals, how they are derived and by what register control bits, and what
    is the default settings. For more details on the PLL, see the PLL and Clock Generator Logic diagram (Figure 15).

                  Table 34. CLKOUT Signals, Default Settings, and Control

    CLOCK OUTPUT      DEFAULT SETTING                 CONTROL                         DESCRIPTION
     SIGNAL NAME  (ENABLED or DISABLED)           BIT(s) (Register)
                                             D2EN = 1 (PLLDIV2.[15])  SYSCLK2 selected [default]
         CLKOUT2         ON (ENABLED)    CK2EN = 1 (EMIF GBLCTL.[3])
                                           OD1EN = 1 (OSCDIV1.[15])   Derived from CLKIN
         CLKOUT3         ON (ENABLED)                                 SYSCLK3 selected [default].
                                            EKSRC = 0 (DEVCFG.[4])
    ECLKOUT           ON (ENABLED);      EKEN = 1 (EMIF GBLCTL.[5])   To select ECLKIN source:
                  derived from SYSCLK3                                EKSRC = 1 (DEVCFG.[4]) and
                                                                      EKEN = 1 (EMIF GBLCTL.[5])

    The input clock (CLKIN) is directly available to the McASP modules as AUXCLK for use as an internal
    high-frequency clock source. The input clock (CLKIN) may also be divided down by a programmable divider
    OSCDIV1 (/1, /2, /3, ..., /32) and output on the CLKOUT3 pin for other use in the system.

    Figure 15 shows that the input clock source may be divided down by divider PLLDIV0 (/1, /2, ..., /32) and then
    multiplied up by a factor of x4, x5, x6, and so on, up to x25.

    Either the input clock (PLLEN = 0) or the PLL output (PLLEN = 1) then serves as the high-frequency reference
    clock for the rest of the DSP system. The DSP core clock, the peripheral bus clock, and the EMIF clock may
    be divided down from this high-frequency clock (each with a unique divider) . For example, with a 30 MHz input
    if the PLL output is configured for 450 MHz, the DSP core may be operated at 225 MHz (/2) while the EMIF may
    be configured to operate at a rate of 75 MHz (/6). Note that there is a specific minimum and maximum reference
    clock (PLLREF) and output clock (PLLOUT) for the block labeled PLL in Figure 15, as well as for the DSP core,
    peripheral bus, and EMIF. The clock generator must not be configured to exceed any of these constraints
    (certain combinations of external clock input, internal dividers, and PLL multiply ratios might not be supported).
    See Table 35 for the PLL clocks input and output frequency ranges.

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PLL and PLL controller (continued)
                                              Table 35. PLL Clock Frequency Ranges

CLOCK SIGNAL                                                  PYP -200, -225             UNIT
                                                           GDP/ZDP -225, -300

                                                             PYPA -167, -200
                                                            GDPA/ZDPA -200

                     MIN                                                            MAX

PLLREF (PLLEN = 1)   12                                                             100  MHz

PLLOUT               140                                                            600  MHz

SYSCLK1              -                                                              Device Speed (DSP Core) MHz

SYSCLK3 (EKSRC = 0)  -                                                              100  MHz

AUXCLK               -                                                              50  MHz

SYSCLK2 rate must be exactly half of SYSCLK1.
Also see the electrical specification (timing requirements and switching characteristics parameters) in the input and output clocks section of this

  data sheet.
When the McASP module is not used, the AUXCLK maximum frequency can be any frequency up to the CLKIN maximum frequency.

The EMIF itself may be clocked by an external reference clock via the ECLKIN pin or can be generated on-chip
as SYSCLK3. SYSCLK3 is derived from divider D3 off of PLLOUT (see Figure 15, PLL and Clock Generator
Logic). The EMIF clock selection is programmable via the EKSRC bit in the DEVCFG register.

The settings for the PLL multiplier and each of the dividers in the clock generation block may be reconfigured
via software at run time. If either the input to the PLL changes due to D0, CLKMODE0, or CLKIN, or if the PLL
multiplier is changed, then software must enter bypass first and stay in bypass until the PLL has had enough
time to lock (see electrical specifications). For the programming procedure, see the TMS320C6000 DSP
Software-Programmable Phase-Locked Loop (PLL) Controller Reference Guide (literature number SPRU233).

SYSCLK2 is the internal clock source for peripheral bus control. SYSCLK2 (Divider D2) must be programmed
to be half of the SYSCLK1 rate. For example, if D1 is configured to divide-by-2 mode (/2), then D2 must be
programmed to divide-by-4 mode (/4). SYSCLK2 is also tied directly to CLKOUT2 pin (see Figure 15).

During the programming transition of Divider D1 and Divider D2 (resulting in SYSCLK1 and SYSCLK2 output
clocks, see Figure 15), the order of programming the PLLDIV1 and PLLDIV2 registers must be observed to
ensure that SYSCLK2 always runs at half the SYSCLK1 rate or slower. For example, if the divider ratios of D1
and D2 are to be changed from /1, /2 (respectively) to /5, /10 (respectively) then, the PLLDIV2 register must be
programmed before the PLLDIV1 register. The transition ratios become /1, /2; /1, /10; and then /5, /10. If the
divider ratios of D1 and D2 are to be changed from /3, /6 to /1, /2 then, the PLLDIV1 register must be programmed
before the PLLDIV2 register. The transition ratios, for this case, become /3, /6; /1, /6; and then /1, /2. The final
SYSCLK2 rate must be exactly half of the SYSCLK1 rate.

Note that Divider D1 and Divider D2 must always be enabled (i. e., D1EN and D2EN bits are set to "1" in the
PLLDIV1 and PLLDIV2 registers).

The PLL Controller registers should be modified only by the CPU or via emulation. The HPI should not be used
to directly access the PLL Controller registers.

For detailed information on the clock generator (PLL Controller registers) and their associated software bit
descriptions, see Table 37 through Table 43.

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PLL and PLL controller (continued)

                  Table 36. PLL Control/Status Register (PLLCSR) [0x01B7 C100]

31         28 27      24 23                                                     20 19                                 16

                                                                 Reserved                                              0
                                                                                                              PLLEN
                                                                 R-0                                          RW-0

15         12 11      87     6                                   5         4           3       2           1
                                                                                          Reserved  PLLPWRDN
           Reserved          STABLE                                   Reserved  PLLRST
              R-0               R-x                                     R-0      RW-1      R/W-0      R/W-0b

Legend: R = Read only, R/W = Read/Write; -n = value after reset

                  Table 37. PLL Control/Status Register (PLLCSR) Description

    BIT #     NAME                                                             DESCRIPTION
    31:7    Reserved
             STABLE   Reserved. Read-only, writes have no effect.
      6     Reserved
     5:4     PLLRST   Clock Input Stable. This bit indicates if the clock input has stabilized.
      3     Reserved      0 Clock input not yet stable. Clock counter is not finished counting (default).
      2    PLLPWRDN       1 Clock input stable.
      1
              PLLEN   Reserved. Read-only, writes have no effect.
      0
                      Asserts RESET to PLL
                          0 PLL Reset Released.
                          1 PLL Reset Asserted (default).

                      Reserved. The user must write a "0" to this bit.

                      Select PLL Power Down
                          0 PLL Operational (default).
                          1 PLL Placed in Power-Down State.

                      PLL Mode Enable
                          0 Bypass Mode (default). PLL disabled.
                                   Divider D0 and PLL are bypassed. SYSCLK1/SYSCLK2/SYSCLK3 are divided down
                                   directly from input reference clock.
                          1 PLL Enabled.
                                   Divider D0 and PLL are not bypassed. SYSCLK1/SYSCLK2/SYSCLK3 are divided down
                                   from PLL output.

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PLL and PLL controller (continued)

           Table 38. PLL Multiplier Control Register (PLLM) [0x01B7 C110]

31         28 27                    24 23                                            20 19                    16

                                                                 Reserved

                                                                 R-0

15         12 11                    8                            76        54               3  2           1  0

                     Reserved                                                                      PLLM
                        R-0                                                                    R/W-0 0111

Legend: R = Read only, R/W = Read/Write; -n = value after reset

                     Table 39. PLL Multiplier Control Register (PLLM) Description

    BIT #    NAME                                                          DESCRIPTION
    31:5   Reserved
                     Reserved. Read-only, writes have no effect.
     4:0     PLLM
                     PLL multiply mode [default is x7 (0 0111)].

                     00000 = Reserved 10000 =                              x16
                                                                           x17
                     00001 = Reserved 10001 =                              x18
                                                                           x19
                     00010 = Reserved 10010 =                              x20
                                                                           x21
                     00011 = Reserved 10011 =                              x22
                                                                           x23
                     00100 = x4                                  10100 =   x24
                                                                           x25
                     00101 = x5                                  10101 =   Reserved
                                                                           Reserved
                     00110 = x6                                  10110 =   Reserved
                                                                           Reserved
                     00111 = x7                                  10111 =   Reserved
                                                                           Reserved
                     01000 = x8                                  11000 =

                     01001 = x9                                  11001 =

                     01010 = x10                                 11010 =

                     01011 = x11                                 11011 =

                     01100 = x12                                 11100 =

                     01101 = x13                                 11101 =

                     01110 = x14                                 11110 =

                     01111 = x15                                 11111 =

                     PLLM select values 00000 through 00011 and 11010 through 11111 are not supported.

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PLL and PLL controller (continued)

           Table 40. PLL Wrapper Divider x Registers (PLLDIV0, PLLDIV1, PLLDIV2, and PLLDIV3)
                    [0x01B7 C114, 0x01B7 C118, 0x01B7 C11C, and 0x01B7 C120, respectively]

31         28 27     24 23                                             20 19                                 16

                                          Reserved

  15 14    12 11                       8     R-0                  54                       3  2           1             0
DxEN                 Reserved             7
R/W-1
                        R-0                                                                     PLLDIVx
                                                                                              R/W-x xxxx

Legend: R = Read only, R/W = Read/Write; -n = value after reset
Default values for the PLLDIV0, PLLDIV1, PLLDIV2, and PLLDIV3 bits are /1 (0 0000), /1 (0 0000), /2 (0 0001), and /2 (0 0001), respectively.

                                                               CAUTION:
           D1 and D2 should never be disabled. D3 should only be disabled if ECLKIN is used.

    Table 41. PLL Wrapper Divider x Registers (Prescaler Divider D0 and Post-Scaler Dividers D1,
                                                     D2, and D3) Description

    BIT #    NAME                                                             DESCRIPTION
    31:16  Reserved
                     Reserved. Read-only, writes have no effect.
      15     DxEN
                     Divider Dx Enable (where x denotes 0 through 3).
                         0 Divider x Disabled. No clock output.
                         1 - Divider x Enabled (default).

                     These divider-enable bits are device-specific and must be set to 1 to enable.

    14:5   Reserved  Reserved. Read-only, writes have no effect.

                     PLL Divider Ratio [Default values for the PLLDIV0, PLLDIV1, PLLDIV2, and PLLDIV3 bits are /1, /1,
                     /2, and /2, respectively].

                     00000 = /1           10000 = /17

                     00001 = /2           10001 = /18

                     00010 = /3           10010 = /19

                     00011 = /4           10011 = /20

                     00100 = /5           10100 = /21

                     00101 = /6           10101 = /22

    4:0    PLLDIVx   00110 = /7           10110 = /23
                     00111 = /8           10111 = /24

                     01000 = /9           11000 = /25

                     01001 = /10          11001 = /26

                     01010 = /11          11010 = /27

                     01011 = /12          11011 = /28

                     01100 = /13          11100 = /29

                     01101 = /14          11101 = /30

                     01110 = /15          11110 = /31

                     01111 = /16          11111 = /32

Note that SYSCLK2 must run at half the rate of SYSCLK1. Therefore, the divider ratio of D2 must be two times slower than D1. For example,
  if D1 is set to /2, then D2 must be set to /4.

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PLL and PLL controller (continued)

           Table 42. Oscillator Divider 1 Register (OSCDIV1) [0x01B7 C124]

31         28 27                    24 23                                         20 19                      16

                                                                 Reserved

    15 14  12 11                       8                            R-0       54           3  2           1  0
OD1EN                Reserved                                    7

                                                                                              OSCDIV1

R/W-1                R-0                                                                      R/W-0 0111

Legend: R = Read only, R/W = Read/Write; -n = value after reset

    The OSCDIV1 register controls the oscillator divider 1 for CLKOUT3. The CLKOUT3 signal does not go through
    the PLL path.

           Table 43. Oscillator Divider 1 Register (OSCDIV1) Description

    BIT #    NAME                                                             DESCRIPTION
    31:16  Reserved  Reserved. Read-only, writes have no effect.
                     Oscillator Divider 1 Enable.
      15    OD1EN
    14:5                 0 Oscillator Divider 1 Disabled.
           Reserved      1 - Oscillator Divider 1 Enabled (default).
     4:0
                     Reserved. Read-only, writes have no effect.
                     Oscillator Divider 1 Ratio [default is /8 (0 0111)].

           OSCDIV1   00000 = /1                                  10000 = /17
                     00001 = /2                                  10001 = /18
                     00010 = /3                                  10010 = /19
                     00011 = /4                                  10011 = /20
                     00100 = /5                                  10100 = /21
                     00101 = /6                                  10101 = /22
                     00110 = /7                                  10110 = /23
                     00111 = /8                                  10111 = /24
                     01000 = /9                                  11000 = /25
                     01001 = /10                                 11001 = /26
                     01010 = /11                                 11010 = /27
                     01011 = /12                                 11011 = /28
                     01100 = /13                                 11100 = /29
                     01101 = /14                                 11101 = /30
                     01110 = /15                                 11110 = /31
                     01111 = /16                                 11111 = /32

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multichannel audio serial port (McASP) peripherals

       The device includes two multi-channel audio serial port (McASP) interface peripherals (McASP1 and McASP0).
       The McASP is a serial port optimized for the needs of multi-channel audio applications. With two McASP
       peripherals, the device is capable of supporting two completely independent audio zones simultaneously.

       Each McASP consists of a transmit and receive section. These sections can operate completely independently
       with different data formats, separate master clocks, bit clocks, and frame syncs or alternatively, the transmit and
       receive sections may be synchronized. Each McASP module also includes a pool of 16 shift registers that may
       be configured to operate as either transmit data, receive data, or general-purpose I/O (GPIO).

       The transmit section of the McASP can transmit data in either a time-division-multiplexed (TDM) synchronous
       serial format or in a digital audio interface (DIT) format where the bit stream is encoded for S/PDIF, AES-3,
       IEC-60958, CP-430 transmission. The receive section of the McASP supports the TDM synchronous serial
       format.

       Each McASP can support one transmit data format (either a TDM format or DIT format) and one receive format
       at a time. All transmit shift registers use the same format and all receive shift registers use the same format.
       However, the transmit and receive formats need not be the same.

       Both the transmit and receive sections of the McASP also support burst mode which is useful for non-audio data
       (for example, passing control information between two DSPs).

       The McASP peripherals have additional capability for flexible clock generation, and error detection/handling,
       as well as error management.

McASP block diagram

       Figure 16 illustrates the major blocks along with external signals of the McASP1 and McASP0 peripherals; and
       shows the 8 serial data [AXR] pins for each McASP. Each McASP also includes full general-purpose I/O (GPIO)
       control, so any pins not needed for serial transfers can be used for general-purpose I/O.

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                                                                                                                               TMS320C6713B
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multichannel audio serial port (McASP) peripherals (continued)

                                                          McASP0                                                                                     McASP1

                                                     DIT    Transmit             AFSX0                                                          DIT    Transmit             AFSX1
                                                    RAM   Frame Sync                                                                           RAM   Frame Sync
                                                           Generator                                                                                  Generator

                Transmit                                  Transmit               AHCLKX0                   Transmit                                          Transmit       AHCLKX1
              Clock Check                                    Clock               ACLKX0                  Clock Check                                            Clock       ACLKX1

                  (High-                                  Generator                                          (High-                                          Generator
              Frequency)                                                                                 Frequency)

DMA Transmit       Error                                    Receive              AMUTE0    DMA Transmit       Error                                    Receive              AMUTE1
                  Detect                                      Clock              AMUTEIN0                    Detect                                      Clock              AMUTEIN1

                 Receive                                   Generator             AHCLKR0                    Receive                                   Generator             AHCLKR1
              Clock Check                                                        ACLKR0                  Clock Check                                                        ACLKR1
                                                            Receive                                                                                    Receive
                  (High-                                  Frame Sync             AFSR0                       (High-                                  Frame Sync             AFSR1
              Frequency)                                   Generator                                     Frequency)                                   Generator

                Transmit                                                                                   Transmit
                   Data                                                                                       Data

               Formatter                                                                                  Formatter

              INDIVIDUALLY PROGRAMMABLE TX/RX/GPIO        Serializer 0           AXR0[0]                 INDIVIDUALLY PROGRAMMABLE TX/RX/GPIO        Serializer 0           AXR1[0]
                                                          Serializer 1           AXR0[1]                                                             Serializer 1           AXR1[1]
                                                          Serializer 2           AXR0[2]                                                             Serializer 2           AXR1[2]
                                                          Serializer 3           AXR0[3]                                                             Serializer 3           AXR1[3]
                                                          Serializer 4           AXR0[4]                                                             Serializer 4           AXR1[4]
                                                          Serializer 5           AXR0[5]                                                             Serializer 5           AXR1[5]
                                                          Serializer 6           AXR0[6]                                                             Serializer 6           AXR1[6]
                                                          Serializer 7           AXR0[7]                                                             Serializer 7           AXR1[7]

DMA Receive    Receive                                                   GPIO              DMA Receive    Receive                                                   GPIO
                 Data                                                   Control                             Data                                                   Control

              Formatter                                                                                  Formatter

                                                                        Figure 16. McASP0 and McASP1 Configuration

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multichannel time division multiplexed (TDM) synchronous transfer mode

       The McASP supports a multichannel, time-division-multiplexed (TDM) synchronous transfer mode for both
       transmit and receive. Within this transfer mode, a wide variety of serial data formats are supported, including
       formats compatible with devices using the Inter-Integrated Sound (IIS) protocol.

       TDM synchronous transfer mode is typically used when communicating between integrated circuits such as
       between a DSP and one or more ADC, DAC, CODEC, or S/PDIF receiver devices. In multichannel applications,
       it is typical to find several devices operating synchronized with each other. For example, to provide six analog
       outputs, three stereo DAC devices would be driven with the same bit clock and frame sync, but each stereo DAC
       would use a different McASP serial data pin carrying stereo data (2 TDM time slots, left and right).

       The TDM synchronous serial transfer mode utilizes several control signals and one or more serial data signals:

      D A bit clock signal (ACLKX for transmit, ACKLR for receive)
      D A frame sync signal (AFSX for transmit, AFSR for receive)
      D An (Optional) high frequency master clock (AHCLKX for transmit, AHCLKR for receive) from which the bit

            clock is derived

      D One or more serial data pins (AXR for transmit and for receive).

       Except for the optional high-frequency master clock, all of the signals in the TDM synchronous serial transfer
       mode protocol are synchronous to the bit clocks (ACLKX and ACLKR).

       In the TDM synchronous transfer mode, the McASP continually transmits and receives data periodically (since
       audio ADCs and DACs operate at a fixed-data rate). The data is organized into frames, and the beginning of
       a frame is marked by a frame sync pulse on the AFSX, AFSR pin.

       In a typical audio system, one frame is transferred per sample period. To support multiple channels, the choices
       are to either include more time slots per frame (and therefore operate with a higher bit clock) or to keep the bit
       clock period constant and use additional data pins to transfer the same number of channels. For example, a
       particular six-channel DAC might require three McASP serial data pins; transferring two channels of data on
       each serial data pin during each sample period (frame). Another similar DAC may be designed to use only a
       single McASP serial data pin, but clocked three times faster and transferring six channels of data per sample
       period. The McASP is flexible enough to support either type of DAC but a transmitter cannot be configured to
       do both at the same time.

       For multiprocessor applications, the McASP supports any number of time slots per frame (between 2 and 32),
       and includes the ability to "disable" transfers during specific time slots.

       In addition, to support of S/PDIF, AES-3, IEC-60958, CP-430 receivers chips whose natural block (McASP
       frame) size is 384 samples; the McASP receiver supports a 384 time slot mode. The advantage to using the
       384 time slot mode is that interrupts may be generated synchronous to the S/PDIF, AES-3, IEC-60958, CP-430
       receivers, for example the "last slot" interrupt.

burst transfer mode

       The McASP also supports a burst transfer mode, which is useful for non-audio data (for example, passing
       control information between two DSPs). Burst transfer mode uses a synchronous serial format similar to TDM,
       except the frame sync is generated for each data word transferred. In addition, frame sync generation is not
       periodic or time-driven as in TDM mode but rather data-driven.

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supported bit stream formats for TDM and burst transfer modes

       The serial data pins support a wide variety of formats. In the TDM and burst synchronous modes, the data may
       be transmitted / received with the following options:

      D Time slots per frame: 1 (Burst/Data Driven), or 2,3...32 (TDM/Time-Driven).
      D Time slot size: 8, 12, 16, 20, 24, 28, 32 bits per time slot
      D Data size: 8, 12, 16, 20, 24, 28, 32 bits (must be less than or equal to time slot)
      D Data alignment within time slot: Left- or Right-Justified
      D Bit order: MSB or LSB first.
      D Unused bits in time slot: Padded with 0, 1 or extended with value of another bit.
      D Time slot delay from frame sync: 0,1, or 2 bit delay

       The data format can be programmed independently for transmit and receive, and for McASP0 vs. McASP1. In
       addition, the McASP can automatically re-align the data as processed natively by the DSP (any format on a
       nibble boundary) adjusting the data in hardware to any of the supported serial bit stream formats (TDM, Burst,
       and DIT modes). This reduces the amount of bit manipulation that the DSP must perform and simplifies software
       architecture.

digital audio interface transmitter (DIT) transfer mode (transmitter only)

       The McASP transmit section may also be configured in digital audio interface transmitter (DIT) mode where it
       outputs data formatted for transmission over an S/PDIF, AES-3, IEC-60958, or CP-430 standard link. These
       standards encode the serial data such that the equivalent of 'clock' and 'frame sync' are embedded within the
       data stream. DIT transfer mode is used as an interconnect between audio components and can transfer
       multichannel digital audio data over a single optical or coaxial cable.

       From an internal DSP standpoint, the McASP operation in DIT transfer mode is similar to the two time slot TDM
       mode, but the data transmitted is output as a bi-phase mark encoded bit stream with preamble, channel status,
       user data, validity, and parity automatically stuffed into the bit stream by the McASP module. The McASP
       includes separate validity bits for even/odd subframes and two 384-bit register file modules to hold channel
       status and user data bits.

       DIT mode requires at minimum:

      D One serial data pin (if the AUXCLK is used as the reference [see the PLL and Clock Generator Logic

            Figure 15]) or

      D One serial data pin plus either the AHCLKX or ACLKX pin (if an external clock is needed).

       If additional serial data pins are used, each McASP may be used to transmit multiple encoded bit streams (one
       per pin). However, the bit streams will all be synchronized to the same clock and the user data, channel status,
       and validity information carried by each bit stream will be the same for all bit streams transmitted by the same
       McASP module.

       The McASP can also automatically re-align the data as processed by the DSP (any format on a nibble boundary)
       in DIT mode; reducing the amount of bit manipulation that the DSP must perform and simplifies software
       architecture.

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McASP flexible clock generators

       The McASP transmit and receive clock generators are identical. Each clock generator can accept a
       high-frequency master clock input (on the AHCLKX and AHCLKR pins).

       The transmit and receive bit clocks (on the ACLKX and ACLKR pins) can also be sourced externally or can be
       sourced internally by dividing down the high-frequency master clock input (programmable factor /1, /2, /3, ...
       /4096). The polarity of each bit clock is individually programmable.

       The frame sync pins are AFSX (transmit) and AFSR (receive). A typical usage for these pins is to carry the
       left-right clock (LRCLK) signal when transmitting and receiving stereo data. The frame sync signals are
       individually programmable for either internal or external generation, either bit or slot length, and either rising or
       falling edge polarity.

       Some examples of the things that a system designer can use the McASP clocking flexibility for are:

      D Input a high-frequency master clock (for example, 512fs of the receiver), receive with an internally

            generated bit clock ratio of /8, while transmitting with an internally generated bit clock ratio of /4 or /2. [An
            example application would be to receive data from a DVD at 48 kHz but output up-sampled or decoded
            audio at 96 kHz or 192 kHz.]

      D Transmit/receive data based one sample rate (for example, 44.1 kHz) using McASP0 while transmitting and

            receiving at a different sample rate (for example, 48 kHz) on McASP1.

      D Use the DSP's on-board AUXCLK to supply the system clock when the input source is an A/D converter.

McASP error handling and management

       To support the design of a robust audio system, the McASP module includes error-checking capability for the
       serial protocol, data underrun, and data overrun. In addition, each McASP includes a timer that continually
       measures the high-frequency master clock every 32-SYSCLK2 clock cycles. The timer value can be read to
       get a measurement of the high-frequency master clock frequency and has a min-max range setting that can
       raise an error flag if the high-frequency master clock goes out of a specified range. The user would read the
       high-frequency transmit master clock measurement (AHCLKX0 or AHCLKX1) by reading the XCNT field of the
       XCLKCHK register and the user would read the high-frequency receive master clock measurement (AHCLKR0
       or AHCLKR1) by reading the RCNT field of the RCLKCHK register.

       Upon the detection of any one or more of the above errors (software selectable), or the assertion of the
       AMUTE_IN pin, the AMUTE output pin may be asserted to a high or low level (selectable) to immediately mute
       the audio output. In addition, an interrupt may be generated if enabled based on any one or more of the error
       sources.

McASP interrupts and EDMA events

       The McASP transmitter and receiver sections each generate an event on every time slot. This event can be
       serviced by an interrupt or by the EDMA controller.

       When using interrupts to service the McASP, each shift register buffer has a unique address in the McASP
       Registers space (see Table 3).

       When using the EDMA to service the McASP, the McASP DATA Port space in Table 3 is accessed. In this case,
       the address least-significant bits are ignored. Writes to any address in this range access the transmitting buffers
       in order from lowest (serializer 0) to highest (serializer 15), skipping over disabled and receiving serializers.
       Likewise, reads from any address in this space access the receiving buffers in the same order but skip over
       disabled and transmitting buffers.

88   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251-1443
                                                                         TMS320C6713B
                                  FLOATINGPOINT DIGITAL SIGNAL PROCESSOR

                                                                                                                                               SPRS294B - OCTOBER 2005 - REVISED JUNE 2006

I2C

       Having two I2C modules on the TMS320C6713B simplifies system architecture, since one module may be used
       by the DSP to control local peripherals ICs (DACs, ADCs, etc.) while the other may be used to communicate
       with other controllers in a system or to implement a user interface.

The TMS320C6713B also includes two I2C serial ports for control purposes. Each I2C port supports:

D Compatible with Philips I2C Specification Revision 2.1 (January 2000)
D Fast Mode up to 400 Kbps (no fail-safe I/O buffers)
D Noise Filter to Remove Noise 50 ns or less
D Seven- and Ten-Bit Device Addressing Modes
D Master (Transmit/Receive) and Slave (Transmit/Receive) Functionality
D Events: DMA, Interrupt, or Polling
D Slew-Rate Limited Open-Drain Output Buffers

Figure 17 is a block diagram of the I2Cx module.

                     I2Cx Module

                                    Clock                   SYSCLK2
                                  Prescale                  From PLL
                                                            Clock Generator
                                  I2CPSCx

                                  Bit Clock                                    Control
                                  Generator
                SCL  Noise                                                     I2COARx   Own
I2C Clock            Filter       I2CCLKHx                                               Address

                                  I2CCLKLx                                     I2CSARx   Slave
                                                                                         Address

                                                                               I2CMDRx Mode

                                  Transmit        Transmit                     I2CCNTx   Data
                                  I2CXSRx         Shift                                  Count

                                  I2CDXRx         Transmit
                                                  Buffer

              SDA                                           Interrupt/DMA
I2C Data
                     Noise
            &nbs