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TMS320F28374DZWTS

器件型号:TMS320F28374DZWTS
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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器件描述

Dual-Core Delfino Microcontroller 337-NFBGA -40 to 125

参数
产品属性属性值
FPUYes
I2C2
CPU2x C28x,2x CLA
UART(SCI)4
DAC3
ADC (Ch)20,24
RatingCatalog
Approx. price(US$)11.80 | 1ku
QEP3
High-resolution PWM (ch)16
Flash(KB)512
Total processing (MIPS)800
EMIF1 32/16-Bit,1 16-Bit
McBSP2
Sigma-delta filter8
Frequency(MHz)200
RAM(KB)172
ADC resolution12-bit
CAN(#)2
Operating temperature range(C)-40 to 105,-40 to 125
DMA(Ch)12
PWM(Ch)24
Package GroupHLQFP|176,NFBGA|337
SPI3
USB1

文档预览

TMS320F28374DZWTS器件文档内容

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                                                                           TMS320F28379D, TMS320F28377D
                                                 TMS320F28376D, TMS320F28375D, TMS320F28374D

                                                                                             SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

   TMS320F2837xD Dual-Core DelfinoTM Microcontrollers

1 Device Overview

1.1 Features                                              Two Multichannel Buffered Serial Ports
                                                             (McBSPs)
1
                                                          Four Serial Communications Interfaces
Dual-Core Architecture                                     (SCI/UART) (Pin-Bootable)
    Two TMS320C28x 32-Bit CPUs
    200 MHz                                              Two I2C Interfaces (Pin-Bootable)
    IEEE 754 Single-Precision Floating-Point Unit    Analog Subsystem
       (FPU)
    Trigonometric Math Unit (TMU)                        Up to Four Analog-to-Digital Converters (ADCs)
    Viterbi/Complex Math Unit (VCU-II)                      16-Bit Mode
                                                                  1.1 MSPS Each (up to 4.4-MSPS System
Two Programmable Control Law Accelerators                           Throughput)
   (CLAs)                                                         Differential Inputs
    200 MHz                                                      Up to 12 External Channels
    IEEE 754 Single-Precision Floating-Point                12-Bit Mode
       Instructions                                              3.5 MSPS Each (up to 14-MSPS System
    Executes Code Independently of Main CPU                          Throughput)
                                                                  Single-Ended Inputs
On-Chip Memory                                                 Up to 24 External Channels
    512KB (256KW) or 1MB (512KW) of Flash                   Single Sample-and-Hold (S/H) on Each ADC
       (ECC-Protected)                                        Hardware-Integrated Post-Processing of
    172KB (86KW) or 204KB (102KW) of RAM                        ADC Conversions
       (ECC-Protected or Parity-Protected)                        Saturating Offset Calibration
    Dual-Zone Security Supporting Third-Party                   Error From Setpoint Calculation
       Development                                                High, Low, and Zero-Crossing Compare,
                                                                      With Interrupt Capability
Clock and System Control                                        Trigger-to-Sample Delay Capture
    Two Internal Zero-Pin 10-MHz Oscillators
    On-Chip Crystal Oscillator                           Eight Windowed Comparators With 12-Bit
    Windowed Watchdog Timer Module                          Digital-to-Analog Converter (DAC) References
    Missing Clock Detection Circuitry
                                                          Three 12-Bit Buffered DAC Outputs
1.2-V Core, 3.3-V I/O Design                         Enhanced Control Peripherals
System Peripherals
                                                          24 Pulse Width Modulator (PWM) Channels
    Two External Memory Interfaces (EMIFs) With             With Enhanced Features
       ASRAM and SDRAM Support
                                                          16 High-Resolution Pulse Width Modulator
    Dual 6-Channel Direct Memory Access (DMA)               (HRPWM) Channels
       Controllers                                           High Resolution on Both A and B Channels
                                                                 of 8 PWM Modules
    Up to 169 Individually Programmable,                     Dead-Band Support (on Both Standard and
       Multiplexed General-Purpose Input/Output                  High Resolution)
       (GPIO) Pins With Input Filtering
                                                          Six Enhanced Capture (eCAP) Modules
    Expanded Peripheral Interrupt Controller (ePIE)      Three Enhanced Quadrature Encoder Pulse
    Multiple Low-Power Mode (LPM) Support With
                                                             (eQEP) Modules
       External Wakeup                                    Eight Sigma-Delta Filter Module (SDFM) Input
Communications Peripherals
                                                             Channels, 2 Parallel Filters per Channel
    USB 2.0 (MAC + PHY)                                     Standard SDFM Data Filtering
    Support for 12-Pin 3.3 V-Compatible Universal            Comparator Filter for Fast Action for Out of

       Parallel Port (uPP) Interface                             Range
    Two Controller Area Network (CAN) Modules

       (Pin-Bootable)
    Three High-Speed (up to 50-MHz) SPI Ports

       (Pin-Bootable)

1

   An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
   intellectual property matters and other important disclaimers. PRODUCTION DATA.
TMS320F28379D, TMS320F28377D                                                                    www.ti.com
TMS320F28376D, TMS320F28375D, TMS320F28374D

SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

Package Options:                                  Temperature Options:
    Lead-Free, Green Packaging                        T: 40C to 105C Junction
    337-Ball New Fine Pitch Ball Grid Array          S: 40C to 125C Junction
       (nFBGA) [ZWT Suffix]                            Q: 40C to 125C Free-Air
    176-Pin PowerPADTM Thermally Enhanced Low-           (Q100 Qualification for Automotive Applications)
       Profile Quad Flatpack (HLQFP) [PTP Suffix]
    100-Pin PowerPAD Thermally Enhanced Thin       Smart Metering
       Quad Flatpack (HTQFP) [PZP Suffix]          Automotive Transportation
                                                    Power Line Communications
1.2 Applications

Industrial Drives
Solar Micro Inverters and Converters
Radar
Digital Power

1.3 Description

         The DelfinoTM TMS320F2837xD is a powerful 32-bit floating-point microcontroller unit (MCU) designed for
         advanced closed-loop control applications such as industrial drives and servo motor control; solar
         inverters and converters; digital power; transportation; and power line communications. Complete
         development packages for digital power and industrial drives are available as part of the powerSUITE and
         DesignDRIVE initiatives. While the Delfino product line is not new to the TMS320C2000TM portfolio, the
         F2837xD supports a new dual-core C28x architecture that significantly boosts system performance. The
         integrated analog and control peripherals also let designers consolidate control architectures and eliminate
         multiprocessor use in high-end systems.

         The dual real-time control subsystems are based on TI's 32-bit C28x floating-point CPUs, which provide
         200 MHz of signal processing performance in each core. The C28x CPUs are further boosted by the new
         TMU accelerator, which enables fast execution of algorithms with trigonometric operations common in
         transforms and torque loop calculations; and the VCU accelerator, which reduces the time for complex
         math operations common in encoded applications.

         The F2837xD microcontroller family features two CLA real-time control co-processors. The CLA is an
         independent 32-bit floating-point processor that runs at the same speed as the main CPU. The CLA
         responds to peripheral triggers and executes code concurrently with the main C28x CPU. This parallel
         processing capability can effectively double the computational performance of a real-time control system.
         By using the CLA to service time-critical functions, the main C28x CPU is free to perform other tasks, such
         as communications and diagnostics. The dual C28x+CLA architecture enables intelligent partitioning
         between various system tasks. For example, one C28x+CLA core can be used to track speed and
         position, while the other C28x+CLA core can be used to control torque and current loops.

         The TMS320F2837xD supports up to 1MB (512KW) of onboard flash memory with error correction code
         (ECC) and up to 204KB (102KW) of SRAM. Two 128-bit secure zones are also available on each CPU for
         code protection.

         Performance analog and control peripherals are also integrated on the F2837xD MCU to further enable
         system consolidation. Four independent 16-bit ADCs provide precise and efficient management of multiple
         analog signals, which ultimately boosts system throughput. The new sigma-delta filter module (SDFM)
         works in conjunction with the sigma-delta modulator to enable isolated current shunt measurements. The
         Comparator Subsystem (CMPSS) with windowed comparators allows for protection of power stages when
         current limit conditions are exceeded or not met. Other analog and control peripherals include DACs,
         PWMs, eCAPs, eQEPs, and other peripherals.

         The Configurable Logic Block (CLB) lets TI offer additional interfacing and control features for select
         C2000TM devices. See Table 3-1 for the devices that support the CLB feature.

2  Device Overview                                 Copyright 20132015, Texas Instruments Incorporated

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www.ti.com                                                                       TMS320F28379D, TMS320F28377D
                                                       TMS320F28376D, TMS320F28375D, TMS320F28374D

                                                                              SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

Peripherals such as EMIFs, CAN modules (ISO11898-1/CAN 2.0B-compliant), and a new uPP interface
extend the connectivity of the F2837xD. The uPP interface is a new feature of the C2000 MCUs and
supports high-speed parallel connection to FPGAs or other processors with similar uPP interfaces. Lastly,
a USB 2.0 port with MAC and PHY lets users easily add universal serial bus (USB) connectivity to their
application.

            PART NUMBER                                Device Information(1)          BODY SIZE

                                                                  PACKAGE

            TMS320F28379DZWT                           nFBGA (337)                    16.0 mm 16.0 mm

            TMS320F28377DZWT                           nFBGA (337)                    16.0 mm 16.0 mm

            TMS320F28376DZWT                           nFBGA (337)                    16.0 mm 16.0 mm

            TMS320F28375DZWT                           nFBGA (337)                    16.0 mm 16.0 mm

            TMS320F28374DZWT                           nFBGA (337)                    16.0 mm 16.0 mm

            TMS320F28379DPTP                           HLQFP (176)                    24.0 mm 24.0 mm

            TMS320F28377DPTP                           HLQFP (176)                    24.0 mm 24.0 mm

            TMS320F28376DPTP                           HLQFP (176)                    24.0 mm 24.0 mm

            TMS320F28375DPTP                           HLQFP (176)                    24.0 mm 24.0 mm

            TMS320F28374DPTP                           HLQFP (176)                    24.0 mm 24.0 mm

            TMS320F28375DPZP                           HTQFP (100)                    14.0 mm 14.0 mm

            (1) For more information on these devices, see Section 9, Mechanical Packaging and Orderable
                  Information.

Copyright 20132015, Texas Instruments Incorporated                                                     Device Overview  3

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

1.4 Functional Block Diagram
         Figure 1-1 shows the CPU system and associated peripherals.

                                                                                                         Dual                       User         User          Dual
                                                                                                        Code                  Configurable  Configurable      Code
                                                                                                      Security     PSWD DCSM                                Security
                                                                                                       Module                                   DCSM PSWD    Module
                                                                                                                                    OTP           OTP
                                                                                                           +                      1K x 16       1K x 16          +
                                                                                                     Emulation                                             Emulation
                 Secure Memories                                                                                           FLASH            FLASH
                   shown in Red                                                                         Code               256K x 16        256K x 16         Code
                                                                                                      Security                                              Security
                                                                                                                            Secure           Secure
                                                                                                        Logic                                                 Logic
                                                                                                       (ECSL)                PUMP                            (ECSL)                                                                       CPU2.CLA1
                                                                                                                                                                                                                                          Low-Power
                                                                                                                           OTP/Flash        OTP/Flash                                                                                    Mode Control
                                                                                                                            Wrapper          Wrapper                                                                                     Watchdog 1/2

                                      CPU1.CLA1              CPU1.CLA1 to CPU1                           MEMCPU1             CPU1.M0 RAM 1Kx16             MEMCPU2       CPU2 to CPU2.CLA1                                                  Main PLL                          GPIO Mux
                                                               128x16 MSG RAM                                                CPU1.M1 RAM 1Kx16                             128x16 MSG RAM                                                   Aux PLL
                                                                                                     C28 CPU-1                                         C28 CPU-2                                                                                                               INTOSC1
                                                             CPU1 to CPU1.CLA1                             FPU               CPU2.M0 RAM 1Kx16               FPU         CPU2.CLA1 to CPU2                                                 JTAG
                                                               128x16 MSG RAM                            VCU-II              CPU2.M1 RAM 1Kx16             VCU-II          128x16 MSG RAM                                                                                      INTOSC2
                                                                                                           TMU                                               TMU                                                                                                        External Crystal or
                                                              CPU1 Local Shared                                                                                           CPU2 Local Shared
   A5:0                               16-/12-bit ADC                 6x 2Kx16                         WD Timer               Interprocessor                 WD Timer              6x 2Kx16                                                                                    Oscillator
                                  A           x4                                                       NMI-WDT               Communication                   NMI-WDT
                                                                 LS0-LS5 RAMs                                                                                                LS0-LS5 RAMs                                                                               AUXCLKIN
   B5:0              B                                                                               CPU Timer 0                    (IPC)                  CPU Timer 0                                                                                           TRST
                                                            CPU1.D0 RAM 2Kx16                        CPU Timer 1                   Module                  CPU Timer 1   CPU2.D0 RAM 2Kx16                                                                       TCK
                                   C             ADC                                                 CPU Timer 2                                           CPU Timer 2
                                                Result      CPU1.D1 RAM 2Kx16                                                    Global Shared                           CPU2.D1 RAM 2Kx16                                                                        TDI
   C5:2 Analog D                                Regs                                                   ePIE                         16x 4Kx16                ePIE                                                                                                TMS
             Mux                                            CPU1.CLA1 Data ROM                                                                                           CPU2.CLA1 Data ROM                                                                      TDO
                                                                      (4Kx16)                         (up to 192                GS0-GS15 RAMs               (up to 192             (4Kx16)
                                                                                                      interrupts)                                           interrupts)
                                                             Secure-ROM 32Kx16                                                   CPU1 to CPU2                             Secure-ROM 32Kx16
                                                                      Secure                                                    1Kx16 MSG RAM                                      Secure

                                                              Boot-ROM 32Kx16                                                    CPU2 to CPU1                              Boot-ROM 32Kx16
                                                                   Non Secure                                                   1Kx16 MSG RAM                                   Non Secure

                                      Config            CPU1.CLA1 Bus
                                                                                                                                                                                                                          CPU2.CLA1 Bus
   D5:0

   ADCIN14                            Data Bus                                                                     CPU1.DMA                 CPU2.DMA
   ADCIN15                             Bridge

   Comparator DAC                                       CPU1 Buses
   SubSystem                                            CPU2 Buses
    (CMPSS)      x3
                                                                                    Data Bus Bridge
                 Peripheral Frame 1                                                                                Data Bus                 Data Bus               Peripheral Frame 2                                                    Data Bus      Data Bus  Data Bus
                                                                                                                    Bridge                   Bridge                                                                                       Bridge        Bridge    Bridge

   ePWM-1/../12      eCAP-            eQEP-1/2/3  SDFM-1/2    SCI-               I2C-A/B                           USB                        CAN-       SPI-            McBSP-                  RAM                                     EMIF1         EMIF2     GPIO
                      1/../6                                A/B/C/D              (16L FIFO)                        Ctrl /                      A/B      A/B/C               A/B        uPP
   HRPWM-1/../8                                             (16L FIFO)                                             PHY                      (32-MBOX)  (16L FIFO)
    (CPU1 only)

   TZ1-TZ6
         EPWMxA
                EPWMxB

                       EXTSYNCIN
                             EXTSYNCOUT
                                      ECAPx
                                                 EQEPxA
                                                       EQEPxB
                                                            EQEPxI
                                                                 EQEPxS
                                                                          SDx_Dy
                                                                                 SDx_Cy
                                                                                                           SCITXDx
                                                                                                                 SCIRXDx
                                                                                                                               SDAx
                                                                                                                                      SCLx
                                                                                                                                                               USBDP
                                                                                                                                                                      USBDM
                                                                                                                                                                                            CANRXx
                                                                                                                                                                                                      CANTXx
                                                                                                                                                                                                                        SPISIMOx
                                                                                                                                                                                                                             SPISOMIx
                                                                                                                                                                                                                                  SPICLKx
                                                                                                                                                                                                                                       SPISTEx
                                                                                                                                                                                                                                               MDXx
                                                                                                                                                                                                                                                    MRXx
                                                                                                                                                                                                                                                          MCLKXx
                                                                                                                                                                                                                                                               MCLKRx
                                                                                                                                                                                                                                                                    MFSXx
                                                                                                                                                                                                                                                                         MFSRx
                                                                                                                                                                                                                                                                              UPPAD[7:0]
                                                                                                                                                                                                                                                                                   UPPAEN
                                                                                                                                                                                                                                                                                         UPPAST
                                                                                                                                                                                                                                                                                              UPPAWT
                                                                                                                                                                                                                                                                                                   UPPACLK
                                                                                                                                                                                                                                                                                                                    EM1Dx
                                                                                                                                                                                                                                                                                                                         EM1Ax
                                                                                                                                                                                                                                                                                                                               EM1CTLx
                                                                                                                                                                                                                                                                                                                                                EM2Dx
                                                                                                                                                                                                                                                                                                                                                     EM2Ax
                                                                                                                                                                                                                                                                                                                                                           EM2CTLx
                                                                                                                                                                                                                                                                                                                                                                                  GPIOn

                                                                                        GPIO MUX, Input X-BAR, Output X-BAR

                                                            Figure 1-1. Functional Block Diagram

4           Device Overview                                                                                                                                              Copyright 20132015, Texas Instruments Incorporated

                                                                                                     Submit Documentation Feedback

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                                                       Table of Contents

1 Device Overview ......................................... 1           6.4 Identification........................................ 184
    1.1 Features .............................................. 1       6.5 Bus Architecture Peripheral Connectivity........ 185
    1.2 Applications........................................... 2       6.6 C28x Processor .................................... 186
    1.3 Description............................................ 2       6.7 Control Law Accelerator ........................... 188
    1.4 Functional Block Diagram ........................... 4          6.8 Direct Memory Access............................. 189
                                                                        6.9 Interprocessor Communication Module............ 191
2 Revision History ......................................... 6          6.10 Boot ROM and Peripheral Booting................. 192
3 Device Comparison ..................................... 7             6.11 Dual Code Security Module ....................... 195
4 Terminal Configuration and Functions.............. 9                  6.12 Timers.............................................. 195

    4.1 Pin Diagrams ......................................... 9          6.13 Nonmaskable Interrupt With Watchdog Timer
    4.2 Signal Descriptions.................................. 15
    4.3 Pins With Internal Pullup and Pulldown............. 37                (NMIWD) ........................................... 195
    4.4 Connections for Unused Pins ....................... 38          6.14 Watchdog .......................................... 196
    4.5 Pin Multiplexing...................................... 39       6.15 Configurable Logic Block (CLB) ................... 196
5 Specifications ........................................... 46     7 Applications, Implementation, and Layout ...... 197
    5.1 Absolute Maximum Ratings ........................ 46            7.1 TI Design or Reference Design .................... 197
    5.2 ESD Ratings ........................................ 46         7.2 Development Tools ................................ 198
    5.3 Recommended Operating Conditions............... 47              7.3 Software Tools ..................................... 198
    5.4 Electrical Characteristics ............................ 47      7.4 Training ............................................ 198
    5.5 Power Consumption Summary...................... 48          8 Device and Documentation Support .............. 199
    5.6 Thermal Resistance Characteristics ................ 52          8.1 Device Support..................................... 199
    5.7 System .............................................. 54        8.2 Documentation Support............................ 201
    5.8 Analog Peripherals .................................. 90        8.3 Related Links ...................................... 202
    5.9 Control Peripherals ................................ 115        8.4 Community Resources............................. 202
    5.10 Communications Peripherals ...................... 132          8.5 Trademarks ........................................ 202
6 Detailed Description.................................. 174            8.6 Electrostatic Discharge Caution ................... 202
    6.1 Overview ........................................... 174        8.7 Glossary............................................ 202
    6.2 Functional Block Diagram ......................... 174
    6.3 Memory ............................................ 176     9 Mechanical Packaging and Orderable

                                                                        Information ............................................. 203
                                                                        9.1 Packaging Information ............................. 203

Copyright 20132015, Texas Instruments Incorporated                                 Table of Contents  5

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

2 Revision History

                   NOTE: Page numbers for previous revisions may differ from page numbers in the current version.

Changes from September 25, 2015 to November 9, 2015 (from E Revision (September 2015) to F Revision)               Page

    Global: Added TMS320F28379D................................................................................................... 1
    Section 1.3 (Description): Added description of Configurable Logic Block (CLB). .......................................... 2
    Table 3-1 (Device Comparison): Added TMS320F28379D. .................................................................... 7
    Table 3-1: Added Configurable Logic Block (CLB). ............................................................................. 7

    Section 4.5.3 (Output X-BAR and ePWM X-BAR): Changed section title from "Output X-BAR" to "Output X-BAR

      and ePWM X-BAR". ................................................................................................................ 44
    Section 4.5.3: Updated section. .................................................................................................. 44

    Figure 4-8 (Output X-BAR and ePWM X-BAR): Replaced "Output X-BAR" figure with "Output X-BAR and ePWM

      X-BAR" figure. ...................................................................................................................... 44

    Table 5-1 (Device Current Consumption at 200-MHz SYSCLK): Updated TEST CONDITIONS for Flash

      Erase/Program mode. .............................................................................................................. 48

    Section 5.5.1 (Current Consumption Graphs): Changed section title from "Operational Current Consumption

      Graphs" to "Current Consumption Graphs". .................................................................................... 49
    Section 5.5.1: Added information about leakage current and temperature. ................................................ 49
    Figure 5-3 (IDD Leakage Current Versus Temperature): Added graph. ..................................................... 50
    Figure 5-7 (Clocking System): Changed figure title from "Device Clocking" to "Clocking System". ..................... 58
    Table 5-12 (Internal Clock Frequencies): Updated table. ..................................................................... 60
    Table 5-18 (Internal Oscillator Electrical Characteristics): Updated table. .................................................. 63
    Section 5.7.4 (Flash Parameters): Updated "The on-chip flash memory is tightly integrated ..." paragraph. .......... 64
    Table 5-42 (ADC Characteristics (16-Bit Differential Mode)): Added "IO activity is minimized on pins ..." footnote. .. 97
    Table 5-44 (ADC Characteristics (12-Bit Single-Ended Mode)): Updated table. ........................................... 99
    Table 5-44: Added "IO activity is minimized on pins ..." footnote. ........................................................... 99

    Section 5.8.1.1.2 (ADC Timing Diagrams): Removed "ADC Timings for 12-Bit Mode in Early Interrupt Mode"

      figure. ............................................................................................................................... 102
    Section 5.8.1.1.2: Removed "ADC Timings for 16-Bit Mode in Early Interrupt Mode" figure. .......................... 102
    Table 5-49 (ADC Timings in 12-Bit Mode (SYSCLK Cycles)): Updated table. ........................................... 103

    Figure 5-32 (ADC Timings for 12-Bit Mode): Changed figure title from "ADC Timings for 12-Bit Mode in Late

      Interrupt Mode" to "ADC Timings for 12-Bit Mode". .......................................................................... 103
    Table 5-50 (ADC Timings in 16-Bit Mode): Updated table. ................................................................. 104

    Figure 5-33 (ADC Timings for 16-Bit Mode): Changed figure title from "ADC Timings for 16-Bit Mode in Late

      Interrupt Mode (SYSCLK Cycles)" to "ADC Timings for 16-Bit Mode". .................................................... 104
    Table 5-53 (CMPSS DAC Static Electrical Characteristics): Added "Per active CMPSS module" footnote. ......... 109
    Table 5-54 (Buffered DAC Electrical Characteristics): Added "Per active Buffered DAC module" footnote. ......... 112
    Figure 5-66 (SPI CPU Interface): Changed figure title from "SPI" to "SPI CPU Interface". ............................. 149
    Section 6.1 (Overview): Added description of Configurable Logic Block (CLB). ......................................... 174
    Table 6-9 (Device Identification Registers): Added PARTIDH for TMS320F28379D. ................................... 184
    Section 6.15 (Configurable Logic Block (CLB)): Added section. ............................................................ 196
    Section 7.1 (TI Design or Reference Design): Added section. .............................................................. 197

    Section 7.3.3 (Pin Mux Tool): Changed section title from "Pin Mux Utility for ARM and F2837xD

      Microcontrollers" to "Pin Mux Tool". ............................................................................................ 198

6  Revision History                                 Copyright 20132015, Texas Instruments Incorporated

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                                                                                                       SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

3 Device Comparison

         Table 3-1 lists the features of each 2837xD device.
                                                      Table 3-1. Device Comparison

                                FEATURE(1)                     28379D          28377D                     28376D                              28375D               28374D

Package Type                                               337-Ball 176-Pin 337-Ball 176-Pin 337-Ball 176-Pin 337-Ball 176-Pin 100-Pin                         337-Ball 176-Pin
(ZWT is an nFBGA package.
PTP is an HLQFP package.                                   ZWT  PTP        ZWT                   PTP  ZWT  PTP                        ZWT     PTP         PZP  ZWT     PTP
PZP is an HTQFP package.)

                           Number                                      Processor and Accelerators
                                                                                                                                   2

                           Frequency (MHz)                                                                 200
                                                                                                           Yes
C28x                       Floating-Point Unit (FPU)                                                       Yes

                           VCU-II

                           TMU Type 0                                                                    Yes
                                                                                                            2
CLA Type 1               Number
                           Frequency (MHz)                                                                 200

6-Channel DMA Type 0                                                                                            2

Flash (16-bit words)                                        1MB (512KW)       Memory                  512KB (256KW)                           1MB (512KW)      512KB (256KW)
                                                           [512KB (256KW)   1MB (512KW)               [256KB (128KW)                  [512KB (256KW) per CPU]  [256KB (128KW)
                                                                           [512KB (256KW)
                                                                per CPU]                                   per CPU]                                                 per CPU]
                                                                                per CPU]
                           Dedicated and Local Shared RAM   128KB (64KW)                                     72KB (36KW)                                         96KB (48KW)
                                                                            128KB (64KW)              [36KB (18KW) per CPU]
                                                           204KB (102KW)                                                                                        172KB (86KW)
                           Global Shared RAM                               204KB (102KW)              96KB (48KW)                          128KB (64KW)
                           Message RAM
RAM (16-bit words)

                                                                                                                4KB (2KW)
                                                                                                         [2KB (1KW) per CPU]

                                 Total RAM                                                            172KB (86KW)                         204KB (102KW)
Code security for on-chip Flash, RAM, and OTP blocks
Boot ROM                                                                                                   Yes

Configurable Logic Block (CLB)                                                           System            Yes
                                                                Yes                                                        No

32-bit CPU timers                                                                                          6 (3 per CPU)
                                                                                                           2 (1 per CPU)
Watchdog timers                                                                                            2 (1 per CPU)

Nonmaskable Interrupt Watchdog (NMIWD) timers

Crystal oscillator/External clock input                                                                           1

0-pin internal oscillator                                                                                         2

I/O pins (shared)          GPIO                            169         97  169                   97   169         97                  169     97          41   169         97

External interrupts                                                                                               5

                           EMIF1 16/32-bit                                      1                                                          1                       1
                           EMIF2 16-bit
EMIF

                                                           1              1                         1                              1                      1           

                                                                           Analog Peripherals

                           MSPS                                                 1.1                                                                       

                           Conversion Time (ns)(2)                              915                                                                       
                           Input pins
ADC 16-bit mode

                                                           24          20  24                    20   24          20                                      

                           Channels (differential)         12          9   12                    9    12          9                                       

                           MSPS                                                                                   3.5

                           Conversion Time (ns)(2)                                                         290
                           Input pins
ADC 12-bit mode                                            24          20  24                    20   24          20                  24      20          14   24          20

                           Channels                        24          20  24                    20   24          20                  24      20          14   24          20
                           (single-ended)

Number of 16-bit or 12-bit ADCs                                                 4                                                                        

Number of 12-bit only ADCs                                                                                                                4              2         4

Temperature sensor                                                                                                1

CMPSS (each CMPSS has two Comparators and two                                   8                                                          8              4         8
internal DACs)

Buffered DAC                                                                                                      3

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                                                    Table 3-1. Device Comparison (continued)

                      FEATURE(1)                    28379D        28377D                    28376D              28375D       28374D

Package Type                                        337-Ball 176-Pin 337-Ball 176-Pin 337-Ball 176-Pin 337-Ball 176-Pin 100-Pin 337-Ball 176-Pin
(ZWT is an nFBGA package.
PTP is an HLQFP package.                            ZWT      PTP  ZWT       PTP             ZWT  PTP   ZWT       PTP    PZP  ZWT       PTP
PZP is an HTQFP package.)

                                                                  Control Peripherals(3)

eCAP inputs Type 0                                                                                6

Enhanced Pulse Width Modulator (ePWM) channels                        24                                   24          15        24
Type-4

eQEP modules Type 0                                                  3                                    3           2         3

High-resolution ePWM channels Type-4                                 16                                   16          9         16

SDFM channels Type-0                                                 8                                    8           6         8

                                                             Communication Peripherals(3)

Controller Area Network (CAN) Type 0(4)                                                           2

Inter-Integrated Circuit (I2C) Type 0                                                             2

Multichannel Buffered Serial Port (McBSP) Type 1                                                  2

SCI Type 0                                                           4                                    4           3         4

Serial Peripheral Interface (SPI) Type 2                                                          3

USB Type 0                                                                                        1

uPP Type 0                                                                                        1

                                                             Temperature and Qualification

                       T: 40C to 105C                               Yes                                  Yes         No        Yes
                       S: 40C to 125C
Junction               Q: 40C to 150C(5)                                                      Yes
Temperature (TJ)

                                                         No            Yes                                       No

Free-Air               Q: 40C to 125C(5)              No            Yes                                       No
Temperature (TA)

(1) A type change represents a major functional feature difference in a peripheral module. Within a peripheral type, there may be minor
     differences between devices that do not affect the basic functionality of the module. For more information, see the C2000 Real-Time
     Control Peripherals Reference Guide (SPRU566).

(2) Time between start of sample-and-hold window to start of sample-and-hold window of the next conversion.

(3) For devices that are available in more than one package, the peripheral count listed in the smaller package is reduced because the
     smaller package has less device pins available. The number of peripherals internally present on the device is not reduced compared to
     the largest package offered within a part number. See Section 4 to identify which peripheral instances are accessible on pins in the
     smaller package.

(4) The CAN module uses the IP known as D_CAN. This document uses the names "CAN" and "D_CAN" interchangeably to reference this
     peripheral.

(5) The letter Q refers to Q100 qualification for automotive applications.

8  Device Comparison                                                                             Copyright 20132015, Texas Instruments Incorporated

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4 Terminal Configuration and Functions

4.1 Pin Diagrams

         Figure 4-1 to Figure 4-4 show the terminal assignments on the 337-ball ZWT New Fine Pitch Ball Grid
         Array. Each figure shows a quadrant of the terminal assignments. Figure 4-5 shows the pin assignments
         on the 176-pin PTP PowerPAD Thermally Enhanced Low-Profile Quad Flatpack. Figure 4-6 shows the pin
         assignments on the 100-pin PZP PowerPAD Thermally Enhanced Thin Quad Flatpack.

   1        2       3       4                          5        6           7         8      9      10

W  VSSA     ADCINB1 ADCINB3 ADCINB5 VREFHIB                     VREFLOD     VSS       VDDIO  GPIO128 GPIO116  W

V  VREFHIA  ADCINB0 ADCINB2 ADCINB4                    VREFHID  VREFLOB  VSSA         GPIO124 GPIO127 GPIO131 V

U  ADCINA0 ADCINA2 ADCINA4 ADCIN15 ADCIND1 ADCIND3 ADCIND5 GPIO123 GPIO126 GPIO130                            U

T  ADCINA1 ADCINA3 ADCINA5 ADCIN14 ADCIND0 ADCIND2 ADCIND4 GPIO122 GPIO125 GPIO129                            T

R  VREFHIC  VREFLOA ADCINC2 ADCINC4                    VSSA     VDDA        VSS       VSS    VDDIO  VDD       R

P  VSSA     VREFLOC ADCINC3 ADCINC5                    VSSA     VDDA        VSS       VSS    VDDIO  VDD       P

                                                                            7         8      9      10

N  VSS      GPIO109 GPIO114 GPIO113                    VSS      VSS      N

M  VDDIO    GPIO110 GPIO112 GPIO111                    VDDIO    VDDIO    M            VSS    VSS    VSS       M

L  GPIO27 GPIO106 GPIO107 GPIO108                      VSS      VSS      L            VSS    VSS    VSS       L

K  GPIO26   GPIO25  GPIO24  GPIO23                     VDD      VDD      K            VSS    VSS    VSS       K

   1        2       3       4                          5        6                     8      9      10

   A. Only the GPIO function is shown on GPIO terminals. See Table 4-1 for the complete, muxed signal name.

          Figure 4-1. 337-Ball ZWT New Fine Pitch Ball Grid Array (Bottom View) [Quadrant A]

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       11       12                        13      14     15                    16  17      18      19

    W  GPIO29   FLT1                      TDI     TMS    TDO    GPIO121 GPIO39 GPIO132             VSS        W

    V  GPIO28 GPIO115                     FLT2    TRST   TCK    GPIO36             GPIO40 GPIO134  VDDIO      V

    U  GPIO31 GPIO117 GPIO32                      GPIO34 GPIO120 GPIO37            GPIO41 GPIO135 ERRORSTS U

    T  GPIO30 GPIO118 GPIO33                      GPIO35 GPIO119 GPIO38 GPIO136 GPIO137 GPIO138               T

    R  VDD3VFL  VDD3VFL                   VDD     VSS    VSS    GPIO48             GPIO49  GPIO50  GPIO51     R

    P  VSS      VSS                       VDD     VSS    VSS    GPIO52             GPIO53  GPIO54  GPIO55     P

       11       12                        13

                                               N  VDDIO  VDDIO  GPIO56             GPIO58  GPIO57 GPIO139     N

    M  VSS      VSS                           M   VSS    VSS    GPIO59             GPIO60 GPIO141 GPIO140     M

    L  VSS      VSS                            L  VDDIO  VDDIO  GPIO61             GPIO64  VSS     GPIO142    L

    K  VSS      VSS                            K  VSS    VSS    GPIO65             GPIO66  GPIO44  GPIO45     K

       11       12                                14     15                    16  17      18      19

    A. Only the GPIO function is shown on GPIO terminals. See Table 4-1 for the complete, muxed signal name.

           Figure 4-2. 337-Ball ZWT New Fine Pitch Ball Grid Array (Bottom View) [Quadrant B]

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                                                                                          SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

               11   12                                        14   15                 16     17      18       19

            J  VSS  VSS                                    J  VDD  VDD     GPIO63            GPIO62 VREGENZ   X2                   J

            H  VSS  VSS                                    H  VSS  VSS     VDDOSC            VDDOSC  VSSOSC   VSSOSC               H

                                                           G  VDD  VDD                VSS    VSS     GPIO133  X1                   G

               11   12                                 13

            F  VDD  VSS                                VDDIO  VSS  VSS                VDDIO  GPIO144 GPIO143  XRS                  F

            E  VDD  VSS                                VDDIO  VSS  VSS                VDDIO  GPIO145 GPIO47   GPIO46               E

            D  GPIO87 GPIO156 GPIO152 GPIO148 GPIO80                       GPIO75 GPIO147 GPIO146 GPIO42                           D

            C  GPIO86 GPIO155 GPIO151 GPIO83                       GPIO79  GPIO76            GPIO74  GPIO68   GPIO43               C

            B  GPIO85 GPIO154 GPIO150 GPIO82                       GPIO78  GPIO72            GPIO71  GPIO69   GPIO67               B

            A  GPIO84 GPIO153 GPIO149 GPIO81                       GPIO77  GPIO73            GPIO70  VDDIO    VSS                  A

               11   12                                 13     14   15                 16     17      18       19

A. Only the GPIO function is shown on GPIO terminals. See Table 4-1 for the complete, muxed signal name.

            Figure 4-3. 337-Ball ZWT New Fine Pitch Ball Grid Array (Bottom View) [Quadrant C]

Copyright 20132015, Texas Instruments Incorporated                                        Terminal Configuration and Functions     11

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

    1       2       3                     4   5       6                      8        9                       10

J GPIO103 GPIO104 GPIO105 GPIO22              VSS     VSS    J               VSS      VSS                     VSS    J

H GPIO100 GPIO101 GPIO102                 NC  VDDIO   VDDIO  H               VSS      VSS                     VSS    H

G   GPIO99  GPIO8   GPIO9   VDDIO             VDDIO   VDDIO  G

                                                                7            8        9                       10

F   GPIO98  GPIO20  GPIO21  VDDIO             VSS     VSS    VDDIO           VSS      VDD                     VDDIO  F

E   GPIO16  GPIO17  GPIO18  GPIO19            VSS     VSS    VDDIO           VSS      VDD                     VDDIO  E

D   GPIO13  GPIO14  GPIO15 GPIO168 GPIO166 GPIO89            GPIO5           GPIO1    GPIO162 GPIO159                D

C   GPIO11  GPIO12  GPIO96 GPIO167 GPIO165 GPIO88            GPIO4           GPIO0    GPIO161 GPIO158                C

B   VDDIO   GPIO10  GPIO95  GPIO93            GPIO91  GPIO7  GPIO3           GPIO164 GPIO160 GPIO157                 B

A   VSS     GPIO97  GPIO94  GPIO92            GPIO90  GPIO6  GPIO2           GPIO163  VDDIO                   VSS    A

    1       2       3                     4   5       6         7            8        9                       10

    A. Only the GPIO function is shown on GPIO terminals. See Table 4-1 for the complete, muxed signal name.

         Figure 4-4. 337-Ball ZWT New Fine Pitch Ball Grid Array (Bottom View) [Quadrant D]

12  Terminal Configuration and Functions                                     Copyright 20132015, Texas Instruments Incorporated

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                                                                              SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

             132 GPIO67
               131 GPIO43
                  130 GPIO42
                     129 GPIO47
                        128 GPIO46
                           127 VDDIO
                              126 VDD
                                 125 VDDOSC
                                    124 XRS
                                       123 X1
                                          122 VSSOSC
                                             121 X2
                                                120 VDDOSC
                                                   119 VREGENZ
                                                      118 GPIO133
                                                         117 VDD
                                                            116 VDDIO
                                                               115 GPIO45
                                                                  114 VDDIO
                                                                     113 GPIO44
                                                                        112 GPIO66
                                                                           111 GPIO65
                                                                              110 GPIO64
                                                                                 109 GPIO63
                                                                                    108 GPIO62
                                                                                       107 GPIO61
                                                                                          106 VDDIO
                                                                                             105 GPIO60
                                                                                                104 GPIO59
                                                                                                   103 GPIO58
                                                                                                      102 GPIO57
                                                                                                         101 GPIO56
                                                                                                            100 GPIO55

                                                                                                              99 VDDIO
                                                                                                                  98 GPIO54
                                                                                                                     97 GPIO53
                                                                                                                        96 GPIO52
                                                                                                                           95 GPIO51
                                                                                                                              94 GPIO50
                                                                                                                                 93 GPIO49
                                                                                                                                    92 ERRORSTS
                                                                                                                                      91 VDDIO
                                                                                                                                          90 GPIO48
                                                                                                                                             89 GPIO41

GPIO68 133                                                                                                                                               88 VDDIO
GPIO69 134                                                                                                                                               87 GPIO40
GPIO70 135                                                                                                                                               86 GPIO39
GPIO71 136                                                                                                                                               85 GPIO38
                                                                                                                                                         84 GPIO37
    VDD 137                                                                                                                                              83 GPIO36
VDDIO 138                                                                                                                                               82 VDDIO
GPIO72 139                                                                                                                                               81 TCK
GPIO73 140                                                                                                                                               80 TMS
GPIO74 141                                                                                                                                               79 TRST
GPIO75 142                                                                                                                                               78 TDO
GPIO76 143                                                                                                                                               77 TDI
GPIO77 144                                                                                                                                               76 VDD
GPIO78 145                                                                                                                                               75 VDDIO
GPIO79 146                                                                                                                                               74 FLT2
VDDIO 147                                                                                                                                               73 FLT1
GPIO80 148                                                                                                                                               72 VDD3VFL
GPIO81 149                                                                                                                                               71 GPIO35
GPIO82 150
GPIO83 151                                                                                                                                               70 GPIO34
VDDIO 152                                                                                                                                               69 GPIO33
                                                                                                                                                         68 VDDIO
    VDD 153                                                                                                                                              67 GPIO32
GPIO84 154
GPIO85 155                                                                                                                                               66 GPIO31
GPIO86 156
GPIO87 157                                                                                                                                               65 GPIO29

    VDD 158                                                                                                                                              64 GPIO28
VDDIO 159
GPIO0 160                                                                                                                                               63 GPIO30
GPIO1 161                                                                                                                                               62 VDDIO
GPIO2 162                                                                                                                                               61 VDD
GPIO3 163                                                                                                                                               60 ADCIND4
GPIO4 164
GPIO5 165                                                                                                                                               59 ADCIND3
GPIO6 166
GPIO7 167                                                                                                                                               58 ADCIND2
VDDIO 168
                                                                                                                                                         57 ADCIND1
    VDD 169
GPIO88 170                                                                                                                                               56 ADCIND0
GPIO89 171                                                                                                                                               55 VREFHID
GPIO90 172                                                                                                                                               54 VDDA
GPIO91 173                                                                                                                                               53 VREFHIB
GPIO92 174                                                                                                                                               52 VSSA
GPIO93 175                                                                                                                                               51 VREFLOD
GPIO94 176                                                                                                                                               50 VREFLOB
                                                                                                                                                         49 ADCINB3

                                                                                                                                                         48 ADCINB2

                                                                                                                                                         47 ADCINB1

                                                                                                                                                         46 ADCINB0

                                                                                                                                                         45 ADCIN15

             GPIO10 1
               GPIO11 2
                  VDDIO 3
                     GPIO12 4
                        GPIO13 5
                           GPIO14 6
                              GPIO15 7
                                 GPIO16 8
                                    GPIO17 9
                                       GPIO18 10
                                          VDDIO 11
                                             GPIO19 12
                                                GPIO20 13
                                                   GPIO21 14
                                                      VDDIO 15

                                                         VDD 16
                                                            GPIO99 17

                                                               GPIO8 18
                                                                  GPIO9 19
                                                                     VDDIO 20

                                                                        VDD 21
                                                                           GPIO22 22
                                                                              GPIO23 23
                                                                                 GPIO24 24
                                                                                    GPIO25 25

                                                                                       VDDIO 26
                                                                                          GPIO26 27
                                                                                             GPIO27 28
                                                                                                ADCINC4 29
                                                                                                   ADCINC3 30
                                                                                                      ADCINC2 31
                                                                                                         VREFLOC 32
                                                                                                           VREFLOA 33

                                                                                                              VSSA 34
                                                                                                                 VREFHIC 35

                                                                                                                    VDDA 36
                                                                                                                       VREFHIA 37
                                                                                                                           ADCINA5 38
                                                                                                                              ADCINA4 39
                                                                                                                                 ADCINA3 40
                                                                                                                                    ADCINA2 41
                                                                                                                                       ADCINA1 42
                                                                                                                                          ADCINA0 43
                                                                                                                                             ADCIN14 44

A. Only the GPIO function is shown on GPIO pins. See Table 4-1 for the complete, muxed signal name.

Figure 4-5. 176-Pin PTP PowerPAD Thermally Enhanced Low-Profile Quad Flatpack (Top View)

Copyright 20132015, Texas Instruments Incorporated                                 Terminal Configuration and Functions                                           13

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                 GPIO69  GPIO43  GPIO42  VDDIO   VDD     VDDOSC  XRS     X1      VSSOSC  X2     VDDOSC  VREGENZ  VDD     VDDIO   GPIO66  GPIO65  GPIO64        GPIO63  GPIO62   GPIO61   VDDIO    GPIO60   GPIO59   GPIO58   GPIO41

                 75      74      73      72      71      70      69      68      67      66     65      64       63      62      61      60      59            58      57       56       55       54       53       52       51

    GPIO70  76                                                                                                                                                                                                                        50  TCK

    GPIO71  77                                                                                                                                                                                                                        49  TMS

    VDD     78                                                                                                                                                                                                                        48  TRST

    VDDIO   79                                                                                                                                                                                                                        47  TDO

    GPIO72  80                                                                                                                                                                                                                        46  TDI

    GPIO73  81                                                                                                                                                                                                                        45  VDD

    GPIO78  82                                                                                                                                                                                                                        44  VDDIO

    VDDIO   83                                                                                                                                                                                                                        43  FLT2

    VDD     84                                                                                                                                                                                                                        42  FLT1

    GPIO84  85                                                                                                                                                                                                                        41  VDD3VFL

    GPIO85  86                                                                                                                                                                                                                        40  VDDIO

    GPIO86  87                                                                                                                                                                                                                        39  VDD

    GPIO87  88                                                                                                                                                                                                                        38  VDDA

    VDD     89                                                                                                                                                                                                                        37  VREFHIB

    VDDIO   90                                                                                                                                                                                                                        36  VSSA

    GPIO2   91                                                                                                                                                                                                                        35  VSSA

    GPIO3   92                                                                                                                                                                                                                        34  VREFLOB

    GPIO4   93                                                                                                                                                                                                                        33  ADCINB5

    VDDIO   94                                                                                                                                                                                                                        32  ADCINB4

    VDD     95                                                                                                                                                                                                                        31  ADCINB3

    GPIO89  96                                                                                                                                                                                                                        30  ADCINB2

    GPIO90  97                                                                                                                                                                                                                        29  ADCINB1

    GPIO91  98                                                                                                                                                                                                                        28  ADCINB0

    GPIO92  99                                                                                                                                                                                                                        27  ADCIN15

    GPIO10  100                                                                                                                                                                                                                       26  ADCIN14

                 1       2       3       4       5       6       7       8       9       10     11      12       13      14      15      16      17            18      19       20       21       22       23       24       25

                 GPIO11  VDDIO   GPIO12  GPIO13  GPIO14  GPIO15  GPIO16  GPIO17  GPIO18  VDDIO  GPIO19  GPIO20   GPIO21  GPIO99  VDDIO   VDD     VSSA/VREFLOA  VDDA    VREFHIA  ADCINA5  ADCINA4  ADCINA3  ADCINA2  ADCINA1  ADCINA0

    A. Only the GPIO function is shown on GPIO pins. See Table 4-1 for the complete, muxed signal name.

                                  Figure 4-6. 100-Pin PZP PowerPAD HTQFP (Top View)

                                                                         NOTE
                      PCB footprints and schematic symbols are available for download in a vendor-neutral format,
                      which can be exported to the leading EDA CAD/CAE design tools. See the "CAD/CAE
                      symbols" section in each device's product folder, under the Packaging section. These can
                      also be searched for at http://webench.ti.com/cad/.

14  Terminal Configuration and Functions                                                                                                                                        Copyright 20132015, Texas Instruments Incorporated

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                                                                 TMS320F28376D, TMS320F28375D, TMS320F28374D

                                                                                        SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

4.2 Signal Descriptions

         Table 4-1 describes the signals. The GPIO function is the default at reset, unless otherwise mentioned.
         The peripheral signals that are listed under them are alternate functions. Some peripheral functions may
         not be available in all devices. See Table 3-1 for details. All GPIO pins are I/O/Z and have an internal
         pullup, which can be selectively enabled or disabled on a per-pin basis. This feature only applies to the
         GPIO pins. The pullups are not enabled at reset.

                                                       Table 4-1. Signal Descriptions

                   TERMINAL

             NAME     MUX    ZWT                       PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION  BALL                      PIN  PIN
VREFHIA                       NO.                      NO.  NO.

VREFHIB                          ADC, DAC, AND COMPARATOR SIGNALS

VREFHIC                                                                    ADC-A high reference. Place at least a 1-F capacitor

VREFHID                                                                    on this pin for the 12-bit mode, or at least a 22-F

VREFLOA                      V1                        37   19   I         capacitor for the 16-bit mode. This capacitor should be
VREFLOB
VREFLOC                                                                    placed as close to the device as possible between the
VREFLOD
ADCIN14                                                                    VREFHIA and VREFLOA pins.

CMPIN4P                                                                    ADC-B high reference. Place at least a 1-F capacitor
ADCIN15
                                                                           on this pin for the 12-bit mode, or at least a 22-F
CMPIN4N
ADCINA0                      W5                        53   37   I         capacitor for the 16-bit mode. This capacitor should be
DACOUTA
ADCINA1                                                                    placed as close to the device as possible between the
DACOUTB
                                                                           VREFHIB and VREFLOB pins.

                                                                           ADC-C high reference. Place at least a 1-F capacitor

                                                                           on this pin for the 12-bit mode, or at least a 22-F

                             R1                        35       I         capacitor for the 16-bit mode. This capacitor should be

                                                                           placed as close to the device as possible between the

                                                                           VREFHIC and VREFLOC pins.

                                                                           ADC-D high reference. Place at least a 1-F capacitor

                                                                           on this pin for the 12-bit mode, or at least a 22-F

                             V5                        55       I         capacitor for the 16-bit mode. This capacitor should be

                                                                           placed as close to the device as possible between the

                                                                           VREFHID and VREFLOD pins.

                                                                           ADC-A low reference.

                             R2                        33   17   I         On the PZP package, pin 17 is double-bonded to VSSA
                                                                           and VREFLOA. On the PZP package, pin 17 must be

                                                                           connected to VSSA on the system board.

                             V6                        50   34   I         ADC-B low reference

                             P2                        32       I         ADC-C low reference

                             W6                        51       I         ADC-D low reference

                                                                 I         Input 14 to all ADCs. This pin can be used as a general-

                                                                           purpose ADCIN pin or it can be used to calibrate all

                             T4                        44   26             ADCs together (either single-ended or differential) from

                                                                           an external reference.

                                                                 I         Comparator 4 positive input

                                                                 I         Input 15 to all ADCs. This pin can be used as a general-

                                                                           purpose ADCIN pin or it can be used to calibrate all

                             U4                        45   27             ADCs together (either single-ended or differential) from

                                                                           an external reference.

                                                                 I         Comparator 4 negative input

                                                                 I         ADC-A input 0. There is a 50-k internal pulldown on

                             U1                        43   25             this pin in both an ADC input or DAC output mode which

                                                                           cannot be disabled.

                                                                 O         DAC-A output

                                                                 I         ADC-A input 1. There is a 50-k internal pulldown on

                             T1                        42   24             this pin in both an ADC input or DAC output mode which

                                                                           cannot be disabled.

                                                                 O         DAC-B output

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                             Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX    ZWT          PTP  PZP  I/O/Z(1)                          DESCRIPTION
                   POSITION  BALL         PIN  PIN
ADCINA2                       NO.         NO.  NO.
CMPIN1P
ADCINA3                      U2           41   23   I         ADC-A input 2
CMPIN1N
ADCINA4                                             I         Comparator 1 positive input
CMPIN2P
ADCINA5                      T2           40   22   I         ADC-A input 3
CMPIN2N
ADCINB0                                             I         Comparator 1 negative input

VDAC                         U3           39   21   I         ADC-A input 4

ADCINB1                                             I         Comparator 2 positive input

DACOUTC                      T3           38   20   I         ADC-A input 5
ADCINB2
CMPIN3P                                             I         Comparator 2 negative input
ADCINB3
CMPIN3N                                             I         ADC-B input 0. There is a 100-pF capacitor to VSSA on
ADCINB4
ADCINB5                                                       this pin in both ADC input or DAC reference mode which
ADCINC2
CMPIN6P                                                       cannot be disabled. If this pin is being used as a
ADCINC3
CMPIN6N                                                       reference for the on-chip DACs, place at least a 1-F
ADCINC4
CMPIN5P                                                       capacitor on this pin.
ADCINC5
CMPIN5N                      V2           46   28   I         Optional external reference voltage for on-chip DACs.
ADCIND0
CMPIN7P                                                       There is a 100-pF capacitor to VSSA on this pin in both
ADCIND1                                                       ADC input or DAC reference mode which cannot be
CMPIN7N
ADCIND2                                                       disabled. If this pin is being used as a reference for the
CMPIN8P
ADCIND3                                                       on-chip DACs, place at least a 1-F capacitor on this
CMPIN8N
ADCIND4                                                       pin.
ADCIND5
                                                    I         ADC-B input 1. There is a 50-k internal pulldown on

                             W2           47   29             this pin in both an ADC input or DAC output mode which

                                                              cannot be disabled.

                                                    O         DAC-C output

                             V3           48   30   I         ADC-B input 2

                                                    I         Comparator 3 positive input

                             W3           49   31   I         ADC-B input 3

                                                    I         Comparator 3 negative input

                             V4               32   I         ADC-B input 4

                             W4               33   I         ADC-B input 5

                             R3           31       I         ADC-C input 2

                                                    I         Comparator 6 positive input

                             P3           30       I         ADC-C input 3

                                                    I         Comparator 6 negative input

                             R4           29       I         ADC-C input 4

                                                    I         Comparator 5 positive input

                             P4                   I         ADC-C input 5

                                                    I         Comparator 5 negative input

                             T5           56       I         ADC-D input 0

                                                    I         Comparator 7 positive input

                             U5           57       I         ADC-D input 1

                                                    I         Comparator 7 negative input

                             T6           58       I         ADC-D input 2

                                                    I         Comparator 8 positive input

                             U6           59       I         ADC-D input 3

                                                    I         Comparator 8 negative input

                             T7           60       I         ADC-D input 4

                             U7                   I         ADC-D input 5

16  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT                    PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL                   PIN  PIN
GPIO0                            NO.                   NO.  NO.
EPWM1A
SDAA                                                   GPIO AND PERIPHERAL SIGNALS
GPIO1
EPWM1B             0, 4, 8, 12                                   I/O General-purpose input/output 0
MFSRB
SCLA               1            C8                     160      O         Enhanced PWM1 output A (HRPWM-capable)
GPIO2
EPWM2A             6                                             I/OD I2C-A data open-drain bidirectional port
OUTPUTXBAR1
SDAB               0, 4, 8, 12                                   I/O General-purpose input/output 1
GPIO3
EPWM2B             1                                   161      O         Enhanced PWM1 output B (HRPWM-capable)
OUTPUTXBAR2                      D8
MCLKRB                                                           I/O McBSP-B receive frame synch
OUTPUTXBAR2        3
SCLB
GPIO4              6                                             I/OD I2C-A clock open-drain bidirectional port
EPWM3A
OUTPUTXBAR3        0, 4, 8, 12                                   I/O General-purpose input/output 2
CANTXA
GPIO5              1                                   162  91   O         Enhanced PWM2 output A (HRPWM-capable)
EPWM3B                           A7
MFSRA                                                            O         Output 1 of the output XBAR
OUTPUTXBAR3        5
CANRXA
GPIO6              6                                             I/OD I2C-B data open-drain bidirectional port
EPWM4A
OUTPUTXBAR4        0, 4, 8, 12                                   I/O General-purpose input/output 3
EXTSYNCOUT
EQEP3A             1                                             O         Enhanced PWM2 output B (HRPWM-capable)
CANTXB
GPIO7              2                                   163  92   O         Output 2 of the output XBAR
EPWM4B                           B7
MCLKRA                                                           I/O McBSP-B receive clock
OUTPUTXBAR5        3
EQEP3B
CANRXB             5                                             O         Output 2 of the output XBAR
GPIO8
EPWM5A             6                                             I/OD I2C-B clock open-drain bidirectional port
CANTXB
ADCSOCAO           0, 4, 8, 12                                   I/O General-purpose input/output 4
EQEP3S
SCITXDA            1                                   164  93   O         Enhanced PWM3 output A (HRPWM-capable)
                                 C7
                                                                 O         Output 3 of the output XBAR
                   5

                   6                                             O         CAN-A transmit

                   0, 4, 8, 12                                   I/O General-purpose input/output 5

                   1                                             O         Enhanced PWM3 output B (HRPWM-capable)

                   2            D7                     165      I/O McBSP-A receive frame synch

                   3                                             O         Output 3 of the output XBAR

                   6                                             I         CAN-A receive

                   0, 4, 8, 12                                   I/O General-purpose input/output 6

                   1                                             O         Enhanced PWM4 output A (HRPWM-capable)

                   2                                   166      O         Output 4 of the output XBAR
                                 A6
                                                                 O         External ePWM synch pulse output
                   3

                   5                                             I         Enhanced QEP3 input A

                   6                                             O         CAN-B transmit

                   0, 4, 8, 12                                   I/O General-purpose input/output 7

                   1                                             O         Enhanced PWM4 output B (HRPWM-capable)

                   2                                   167      I/O McBSP-A receive clock
                                 B6
                                                                 O         Output 5 of the output XBAR
                   3

                   5                                             I         Enhanced QEP3 input B

                   6                                             I         CAN-B receive

                   0, 4, 8, 12                                   I/O General-purpose input/output 8

                   1                                             O         Enhanced PWM5 output A (HRPWM-capable)

                   2                                   18       O         CAN-B transmit
                                G2
                                                                 O         ADC start-of-conversion A output for external ADC
                   3

                   5                                             I/O Enhanced QEP3 strobe

                   6                                             O         SCI-A transmit data

Copyright 20132015, Texas Instruments Incorporated                                 Terminal Configuration and Functions    17

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT       PTP  PZP  I/O/Z(1)                        DESCRIPTION
                   POSITION     BALL      PIN  PIN
GPIO9                            NO.      NO.  NO.
EPWM5B
SCITXDB            0, 4, 8, 12                      I/O General-purpose input/output 9
OUTPUTXBAR6
EQEP3I             1                                O         Enhanced PWM5 output B (HRPWM-capable)
SCIRXDA
GPIO10             2            G3        19       O         SCI-B transmit data
EPWM6A
CANRXB             3                                O         Output 6 of the output XBAR
ADCSOCBO
EQEP1A             5                                I/O Enhanced QEP3 index
SCITXDB
UPP-WAIT           6                                I         SCI-A receive data

GPIO11             0, 4, 8, 12                      I/O General-purpose input/output 10
EPWM6B
SCIRXDB            1                                O         Enhanced PWM6 output A (HRPWM-capable)
OUTPUTXBAR7
EQEP1B             2                                I         CAN-B receive
UPP-START
                   3            B2        1    100  O         ADC start-of-conversion B output for external ADC
GPIO12
EPWM7A             5                                I         Enhanced QEP1 input A
CANTXB
MDXB               6                                O         SCI-B transmit data
EQEP1S
SCITXDC            15                               I/O Universal parallel port wait. Receiver asserts to request
UPP-ENA
                                                              a pause in transfer.
GPIO13
EPWM7B             0, 4, 8, 12                      I/O General-purpose input/output 11
CANRXB
MDRB               1                                O         Enhanced PWM6 output B (HRPWM-capable)
EQEP1I
SCIRXDC            2, 6                             I         SCI-B receive data
UPP-D7
GPIO14             3            C1        2    1    O         Output 7 of the output XBAR
EPWM8A
SCITXDB            5                                I         Enhanced QEP1 input B
MCLKXB
OUTPUTXBAR3        15                               I/O Universal parallel port start. Transmitter asserts at start
UPP-D6
                                                              of DMA line.

                   0, 4, 8, 12                      I/O General-purpose input/output 12

                   1                                O         Enhanced PWM7 output A (HRPWM-capable)

                   2                                O         CAN-B transmit

                   3            C2        4    3    O         McBSP-B transmit serial data

                   5                                I/O Enhanced QEP1 strobe

                   6                                O         SCI-C transmit data

                   15                               I/O Universal parallel port enable. Transmitter asserts while

                                                              data bus is active.

                   0, 4, 8, 12                      I/O General-purpose input/output 13

                   1                                O         Enhanced PWM7 output B (HRPWM-capable)

                   2                                I         CAN-B receive

                   3            D1        5    4    I         McBSP-B receive serial data

                   5                                I/O Enhanced QEP1 index

                   6                                I         SCI-C receive data

                   15                               I/O Universal parallel port data line 7

                   0, 4, 8, 12                      I/O General-purpose input/output 14

                   1                                O         Enhanced PWM8 output A (HRPWM-capable)

                   2            D2        6    5    O         SCI-B transmit data

                   3                                I/O McBSP-B transmit clock

                   6                                O         Output 3 of the output XBAR

                   15                               I/O Universal parallel port data line 6

18  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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              NAME
                                                                                        SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015
GPIO15
EPWM8B                          Table 4-1. Signal Descriptions (continued)
SCIRXDB
MFSXB              TERMINAL
OUTPUTXBAR4
UPP-D5                MUX       ZWT                   PTP  PZP  I/O/Z(1)                       DESCRIPTION
GPIO16             POSITION     BALL                  PIN  PIN
SPISIMOA                         NO.                  NO.  NO.
CANTXB
OUTPUTXBAR7        0, 4, 8, 12                                  I/O General-purpose input/output 15
EPWM9A
SD1_D1             1                                            O         Enhanced PWM8 output B (HRPWM-capable)
UPP-D4
GPIO17             2            D3                    7    6    I         SCI-B receive data
SPISOMIA
CANRXB             3                                            I/O McBSP-B transmit frame synch
OUTPUTXBAR8
EPWM9B             6                                            O         Output 4 of the output XBAR
SD1_C1
UPP-D3             15                                           I/O Universal parallel port data line 5
GPIO18
SPICLKA            0, 4, 8, 12                                  I/O General-purpose input/output 16
SCITXDB
CANRXA             1                                            I/O SPI-A slave in, master out
EPWM10A
SD1_D2             2                                            O         CAN-B transmit
UPP-D2
GPIO19             3            E1                    8    7    O         Output 7 of the output XBAR
SPISTEA
SCIRXDB            5                                            O         Enhanced PWM9 output A
CANTXA
EPWM10B            7                                            I         Sigma-Delta 1 channel 1 data input
SD1_C2
UPP-D1             15                                           I/O Universal parallel port data line 4
GPIO20
EQEP1A             0, 4, 8, 12                                  I/O General-purpose input/output 17
MDXA
CANTXB             1                                            I/O SPI-A slave out, master in
EPWM11A
SD1_D3             2                                            I         CAN-B receive
UPP-D0
                    3            E2                    9    8    O         Output 8 of the output XBAR

                    5                                            O         Enhanced PWM9 output B

                    7                                            I         Sigma-Delta 1 channel 1 clock input

                    15                                           I/O Universal parallel port data line 3

                    0, 4, 8, 12                                  I/O General-purpose input/output 18

                    1                                            I/O SPI-A clock

                    2                                            O         SCI-B transmit data

                    3            E3                    10   9    I         CAN-A receive

                    5                                            O         Enhanced PWM10 output A

                    7                                            I         Sigma-Delta 1 channel 2 data input

                    15                                           I/O Universal parallel port data line 2

                    0, 4, 8, 12                                  I/O General-purpose input/output 19

                    1                                            I/O SPI-A slave transmit enable

                    2                                            I         SCI-B receive data

                    3            E4                    12   11   O         CAN-A transmit

                    5                                            O         Enhanced PWM10 output B

                    7                                            I         Sigma-Delta 1 channel 2 clock input

                    15                                           I/O Universal parallel port data line 1

                    0, 4, 8, 12                                  I/O General-purpose input/output 20

                    1                                            I         Enhanced QEP1 input A

                    2                                            O         McBSP-A transmit serial data

                    3            F2                    13   12   O         CAN-B transmit

                    5                                            O         Enhanced PWM11 output A

                    7                                            I         Sigma-Delta 1 channel 3 data input

                    15                                           I/O Universal parallel port data line 0

Copyright 20132015, Texas Instruments Incorporated                                 Terminal Configuration and Functions  19

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT       PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL      PIN  PIN
GPIO21                           NO.      NO.  NO.
EQEP1B
MDRA               0, 4, 8, 12                      I/O General-purpose input/output 21
CANRXB
EPWM11B            1                                I         Enhanced QEP1 input B
SD1_C3
UPP-CLK            2                                I         McBSP-A receive serial data
GPIO22
EQEP1S             3            F3        14   13   I         CAN-B receive
MCLKXA
SCITXDB            5                                O         Enhanced PWM11 output B
EPWM12A
SPICLKB            7                                I         Sigma-Delta 1 channel 3 clock input
SD1_D4
GPIO23             15                               I/O Universal parallel port transmit clock
EQEP1I
MFSXA              0, 2, 4, 8                       I/O General-purpose input/output 22
SCIRXDB
EPWM12B            1                                I/O Enhanced QEP1 strobe
SPISTEB
SD1_C4             2                                I/O McBSP-A transmit clock
GPIO24
OUTPUTXBAR1        3            J4        22       O         SCI-B transmit data
EQEP2A
MDXB               5                                O         Enhanced PWM12 output A
SPISIMOB
SD2_D1             6                                I/O SPI-B clock
GPIO25
OUTPUTXBAR2        7                                I         Sigma-Delta 1 channel 4 data input
EQEP2B
MDRB               0, 2, 4, 8                       I/O General-purpose input/output 23
SPISOMIB
SD2_C1             1                                I/O Enhanced QEP1 index
GPIO26
OUTPUTXBAR3        2                                I/O McBSP-A transmit frame synch
EQEP2I
MCLKXB             3            K4        23       I         SCI-B receive data
OUTPUTXBAR3
SPICLKB            5                                O         Enhanced PWM12 output B
SD2_D2
                   6                                I/O SPI-B slave transmit enable

                   7                                I         Sigma-Delta 1 channel 4 clock input

                   0, 4, 8, 12                      I/O General-purpose input/output 24

                   1                                O         Output 1 of the output XBAR

                   2            K3        24       I         Enhanced QEP2 input A

                   3                                O         McBSP-B transmit serial data

                   6                                I/O SPI-B slave in, master out

                   7                                I         Sigma-Delta 2 channel 1 data input

                   0, 4, 8, 12                      I/O General-purpose input/output 25

                   1                                O         Output 2 of the output XBAR

                   2            K2        25       I         Enhanced QEP2 input B

                   3                                I         McBSP-B receive serial data

                   6                                I/O SPI-B slave out, master in

                   7                                I         Sigma-Delta 2 channel 1 clock input

                   0, 4, 8, 12                      I/O General-purpose input/output 26

                   1                                O         Output 3 of the output XBAR

                   2                                I/O Enhanced QEP2 index

                   3            K1        27       I/O McBSP-B transmit clock

                   5                                O         Output 3 of the output XBAR

                   6                                I/O SPI-B clock

                   7                                I         Sigma-Delta 2 channel 2 data input

20  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT                    PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL                   PIN  PIN
GPIO27                           NO.                   NO.  NO.
OUTPUTXBAR4
EQEP2S             0, 4, 8, 12                                   I/O General-purpose input/output 27
MFSXB
OUTPUTXBAR4        1                                             O         Output 4 of the output XBAR
SPISTEB
SD2_C2             2                                             I/O Enhanced QEP2 strobe
GPIO28
SCIRXDA            3            L1                     28       I/O McBSP-B transmit frame synch
EM1CS4
OUTPUTXBAR5        5                                             O         Output 4 of the output XBAR
EQEP3A
SD2_D3             6                                             I/O SPI-B slave transmit enable
GPIO29
SCITXDA            7                                             I         Sigma-Delta 2 channel 2 clock input
EM1SDCKE
OUTPUTXBAR6        0, 4, 8, 12                                   I/O General-purpose input/output 28
EQEP3B
SD2_C3             1                                             I         SCI-A receive data
GPIO30
CANRXA             2            V11                    64       O         External memory interface 1 chip select 4
EM1CLK
OUTPUTXBAR7        5                                             O         Output 5 of the output XBAR
EQEP3S
SD2_D4             6                                             I         Enhanced QEP3 input A
GPIO31
CANTXA             7                                             I         Sigma-Delta 2 channel 3 data input
EM1WE
OUTPUTXBAR8        0, 4, 8, 12                                   I/O General-purpose input/output 29
EQEP3I
SD2_C4             1                                             O         SCI-A transmit data
GPIO32
SDAA               2            W11                    65       O         External memory interface 1 SDRAM clock enable
EM1CS0
GPIO33             5                                             O         Output 6 of the output XBAR
SCLA
EM1RNW             6                                             I         Enhanced QEP3 input B
GPIO34
OUTPUTXBAR1        7                                             I         Sigma-Delta 2 channel 3 clock input
EM1CS2
SDAB               0, 4, 8, 12                                   I/O General-purpose input/output 30
GPIO35
SCIRXDA            1                                             I         CAN-A receive
EM1CS3
SCLB               2            T11                    63       O         External memory interface 1 clock

                   5                                             O         Output 7 of the output XBAR

                   6                                             I/O Enhanced QEP3 strobe

                   7                                             I         Sigma-Delta 2 channel 4 data input

                   0, 4, 8, 12                                   I/O General-purpose input/output 31

                   1                                             O         CAN-A transmit

                   2            U11                    66       O         External memory interface 1 write enable

                   5                                             O         Output 8 of the output XBAR

                   6                                             I/O Enhanced QEP3 index

                   7                                             I         Sigma-Delta 2 channel 4 clock input

                   0, 4, 8, 12                                   I/O General-purpose input/output 32

                   1            U13                    67       I/OD I2C-A data open-drain bidirectional port

                   2                                             O         External memory interface 1 chip select 0

                   0, 4, 8, 12                                   I/O General-purpose input/output 33

                   1            T13                    69       I/OD I2C-A clock open-drain bidirectional port

                   2                                             O         External memory interface 1 read not write

                   0, 4, 8, 12                                   I/O General-purpose input/output 34

                   1            U14                    70       O         Output 1 of the output XBAR

                   2                                             O         External memory interface 1 chip select 2

                   6                                             I/OD I2C-B data open-drain bidirectional port

                   0, 4, 8, 12                                   I/O General-purpose input/output 35

                   1            T14                    71       I         SCI-A receive data

                   2                                             O         External memory interface 1 chip select 3

                   6                                             I/OD I2C-B clock open-drain bidirectional port

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT       PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL      PIN  PIN
GPIO36                           NO.      NO.  NO.
SCITXDA
EM1WAIT            0, 4, 8, 12                      I/O General-purpose input/output 36
CANRXA
GPIO37             1            V16       83       O         SCI-A transmit data
OUTPUTXBAR2
EM1OE              2                                I         External memory interface 1 Asynchronous SRAM WAIT
CANTXA
GPIO38             6                                I         CAN-A receive
EM1A0
SCITXDC            0, 4, 8, 12                      I/O General-purpose input/output 37
CANTXB
GPIO39             1            U16       84       O         Output 2 of the output XBAR
EM1A1
SCIRXDC            2                                O         External memory interface 1 output enable
CANRXB
GPIO40             6                                O         CAN-A transmit
EM1A2
SDAB               0, 4, 8, 12                      I/O General-purpose input/output 38
GPIO41
                   2            T16       85       O         External memory interface 1 address line 0
EM1A3
SCLB               5                                O         SCI-C transmit data
GPIO42
SDAA               6                                O         CAN-B transmit
SCITXDA
USB0DM             0, 4, 8, 12                      I/O General-purpose input/output 39
GPIO43
SCLA               2            W17       86       O         External memory interface 1 address line 1
SCIRXDA
USB0DP             5                                I         SCI-C receive data
GPIO44
EM1A4              6                                I         CAN-B receive
GPIO45
EM1A5              0, 4, 8, 12                      I/O General-purpose input/output 40
GPIO46
EM1A6              2            V17       87       O         External memory interface 1 address line 2
SCIRXDD
GPIO47             6                                I/OD I2C-B data open-drain bidirectional port
EM1A7
SCITXDD            0, 4, 8, 12                      I/O General-purpose input/output 41. For applications using
                                                               the Hibernate low-power mode, this pin serves as the
                                U17       89   51              GPIOHIBWAKE signal. For details, see the "Low Power
                                                               Modes" section of the System Control chapter in the
                                                               TMS320F2837xD Dual-Core Delfino Microcontrollers
                                                               Technical Reference Manual (SPRUHM8).

                   2                                O         External memory interface 1 address line 3

                   6                                I/OD I2C-B clock open-drain bidirectional port

                   0, 4, 8, 12                      I/O General-purpose input/output 42

                   6            D19       130  73   I/OD I2C-A data open-drain bidirectional port

                   15                               O         SCI-A transmit data

                   Analog                           I/O USB PHY differential data

                   0, 4, 8, 12                      I/O General-purpose input/output 43

                   6            C19       131  74   I/OD I2C-A clock open-drain bidirectional port

                   15                               I         SCI-A receive data

                   Analog                           I/O USB PHY differential data

                   0, 4, 8, 12  K18       113      I/O General-purpose input/output 44

                   2                                O         External memory interface 1 address line 4

                   0, 4, 8, 12  K19       115      I/O General-purpose input/output 45

                   2                                O         External memory interface 1 address line 5

                   0, 4, 8, 12                      I/O General-purpose input/output 46

                   2            E19       128      O         External memory interface 1 address line 6

                   6                                I         SCI-D receive data

                   0, 4, 8, 12                      I/O General-purpose input/output 47

                   2            E18       129      O         External memory interface 1 address line 7

                   6                                O         SCI-D transmit data

22  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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                                                                                        SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT                    PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL                   PIN  PIN
GPIO48                           NO.                   NO.  NO.
OUTPUTXBAR3
EM1A8              0, 4, 8, 12                                   I/O General-purpose input/output 48
SCITXDA
SD1_D1             1                                             O         Output 3 of the output XBAR
GPIO49
OUTPUTXBAR4        2            R16                    90       O         External memory interface 1 address line 8
EM1A9
SCIRXDA            6                                             O         SCI-A transmit data
SD1_C1
GPIO50             7                                             I         Sigma-Delta 1 channel 1 data input
EQEP1A
EM1A10             0, 4, 8, 12                                   I/O General-purpose input/output 49
SPISIMOC
SD1_D2             1                                             O         Output 4 of the output XBAR
GPIO51
EQEP1B             2            R17                    93       O         External memory interface 1 address line 9
EM1A11
SPISOMIC           6                                             I         SCI-A receive data
SD1_C2
GPIO52             7                                             I         Sigma-Delta 1 channel 1 clock input
EQEP1S
EM1A12             0, 4, 8, 12                                   I/O General-purpose input/output 50
SPICLKC
SD1_D3             1                                             I         Enhanced QEP1 input A
GPIO53
EQEP1I             2            R18                    94       O         External memory interface 1 address line 10
EM1D31
EM2D15             6                                             I/O SPI-C slave in, master out
SPISTEC
SD1_C3             7                                             I         Sigma-Delta 1 channel 2 data input
GPIO54
SPISIMOA           0, 4, 8, 12                                   I/O General-purpose input/output 51
EM1D30
EM2D14             1                                             I         Enhanced QEP1 input B
EQEP2A
SCITXDB            2            R19                    95       O         External memory interface 1 address line 11
SD1_D4
GPIO55             6                                             I/O SPI-C slave out, master in
SPISOMIA
EM1D29             7                                             I         Sigma-Delta 1 channel 2 clock input
EM2D13
EQEP2B             0, 4, 8, 12                                   I/O General-purpose input/output 52
SCIRXDB
SD1_C4             1                                             I/O Enhanced QEP1 strobe

                   2            P16                    96       O         External memory interface 1 address line 12

                   6                                             I/O SPI-C clock

                   7                                             I         Sigma-Delta 1 channel 3 data input

                   0, 4, 8, 12                                   I/O General-purpose input/output 53

                   1                                             I/O Enhanced QEP1 index

                   2            P17                    97       I/O External memory interface 1 data line 31
                                                                 I/O External memory interface 2 data line 15
                   3

                   6                                             I/O SPI-C slave transmit enable

                   7                                             I         Sigma-Delta 1 channel 3 clock input

                   0, 4, 8, 12                                   I/O General-purpose input/output 54

                   1                                             I/O SPI-A slave in, master out

                   2                                             I/O External memory interface 1 data line 30

                   3            P18                    98       I/O External memory interface 2 data line 14

                   5                                             I         Enhanced QEP2 input A

                   6                                             O         SCI-B transmit data

                   7                                             I         Sigma-Delta 1 channel 4 data input

                   0, 4, 8, 12                                   I/O General-purpose input/output 55

                   1                                             I/O SPI-A slave out, master in

                   2                                             I/O External memory interface 1 data line 29

                   3            P19                    100      I/O External memory interface 2 data line 13

                   5                                             I         Enhanced QEP2 input B

                   6                                             I         SCI-B receive data

                   7                                             I         Sigma-Delta 1 channel 4 clock input

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT       PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL      PIN  PIN
GPIO56                           NO.      NO.  NO.
SPICLKA
EM1D28             0, 4, 8, 12                      I/O General-purpose input/output 56
EM2D12
EQEP2S             1                                I/O SPI-A clock
SCITXDC
SD2_D1             2                                I/O External memory interface 1 data line 28
GPIO57
SPISTEA            3            N16       101      I/O External memory interface 2 data line 12
EM1D27
EM2D11             5                                I/O Enhanced QEP2 strobe
EQEP2I
SCIRXDC            6                                O         SCI-C transmit data
SD2_C1
GPIO58             7                                I         Sigma-Delta 2 channel 1 data input
MCLKRA
EM1D26             0, 4, 8, 12                      I/O General-purpose input/output 57
EM2D10
OUTPUTXBAR1        1                                I/O SPI-A slave transmit enable
SPICLKB
SD2_D2             2                                I/O External memory interface 1 data line 27
SPISIMOA
GPIO59             3            N18       102      I/O External memory interface 2 data line 11
MFSRA
EM1D25             5                                I/O Enhanced QEP2 index
EM2D9
OUTPUTXBAR2        6                                I         SCI-C receive data
SPISTEB
SD2_C2             7                                I         Sigma-Delta 2 channel 1 clock input
SPISOMIA
GPIO60             0, 4, 8, 12                      I/O General-purpose input/output 58
MCLKRB
EM1D24             1                                I/O McBSP-A receive clock
EM2D8
OUTPUTXBAR3        2                                I/O External memory interface 1 data line 26
SPISIMOB
SD2_D3             3            N17       103  52   I/O External memory interface 2 data line 10
SPICLKA
                   5                                O         Output 1 of the output XBAR

                   6                                I/O SPI-B clock

                         7                          I         Sigma-Delta 2 channel 2 data input
                        15
                   0, 4, 8, 12                      I/O       SPI-A slave in, master out(2)

                                                    I/O       General-purpose input/output 59(3)

                   1                                I/O McBSP-A receive frame synch

                   2                                I/O External memory interface 1 data line 25

                   3            M16 104        53   I/O External memory interface 2 data line 9

                   5                                O         Output 2 of the output XBAR

                   6                                I/O SPI-B slave transmit enable

                   7                                I         Sigma-Delta 2 channel 2 clock input

                   15                               I/O       SPI-A slave out, master in(2)

                   0, 4, 8, 12                      I/O General-purpose input/output 60

                   1                                I/O McBSP-B receive clock

                   2                                I/O External memory interface 1 data line 24

                   3            M17 105        54   I/O External memory interface 2 data line 8

                   5                                O         Output 3 of the output XBAR

                   6                                I/O SPI-B slave in, master out

                   7                                I         Sigma-Delta 2 channel 3 data input

                   15                               I/O       SPI-A clock(2)

24  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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GPIO61
MFSRB                           Table 4-1. Signal Descriptions (continued)
EM1D23
EM2D7              TERMINAL
OUTPUTXBAR4
SPISOMIB              MUX       ZWT                   PTP  PZP  I/O/Z(1)                       DESCRIPTION
SD2_C3             POSITION     BALL                  PIN  PIN
SPISTEA                          NO.                  NO.  NO.
GPIO62
SCIRXDC            0, 4, 8, 12                                  I/O       General-purpose input/output 61(3)
EM1D22
EM2D6              1                                            I/O McBSP-B receive frame synch
EQEP3A
CANRXA             2                                            I/O External memory interface 1 data line 23
SD2_D4
GPIO63             3            L16                   107  56   I/O External memory interface 2 data line 7
SCITXDC
EM1D21             5                                            O         Output 4 of the output XBAR
EM2D5
EQEP3B             6                                            I/O SPI-B slave out, master in
CANTXA
SD2_C4             7                                            I         Sigma-Delta 2 channel 3 clock input
SPISIMOB
GPIO64             15                                           I/O       SPI-A slave transmit enable(2)
EM1D20
EM2D4              0, 4, 8, 12                                  I/O General-purpose input/output 62
EQEP3S
SCIRXDA            1                                            I         SCI-C receive data
SPISOMIB
GPIO65             2                                            I/O External memory interface 1 data line 22
EM1D19
EM2D3              3            J17                   108  57   I/O External memory interface 2 data line 6
EQEP3I
SCITXDA            5                                            I         Enhanced QEP3 input A
SPICLKB
GPIO66             6                                            I         CAN-A receive
EM1D18
EM2D2              7                                            I         Sigma-Delta 2 channel 4 data input
SDAB
SPISTEB            0, 4, 8, 12                                  I/O General-purpose input/output 63
GPIO67
EM1D17             1                                            O         SCI-C transmit data
EM2D1
                    2                                            I/O External memory interface 1 data line 21

                    3            J16                   109  58   I/O External memory interface 2 data line 5

                    5                                            I         Enhanced QEP3 input B

                    6                                            O         CAN-A transmit

                          7                                      I         Sigma-Delta 2 channel 4 clock input
                         15
                    0, 4, 8, 12                                  I/O       SPI-B slave in, master out(2)

                                                                 I/O       General-purpose input/output 64(3)

                    2                                            I/O External memory interface 1 data line 20

                    3            L17                   110  59   I/O External memory interface 2 data line 4

                    5                                            I/O Enhanced QEP3 strobe

                    6                                            I         SCI-A receive data

                    15                                           I/O       SPI-B slave out, master in(2)

                    0, 4, 8, 12                                  I/O General-purpose input/output 65

                    2                                            I/O External memory interface 1 data line 19

                    3            K16                   111  60   I/O External memory interface 2 data line 3

                    5                                            I/O Enhanced QEP3 index

                          6                                      O         SCI-A transmit data
                         15
                    0, 4, 8, 12                                  I/O       SPI-B clock(2)

                                                                 I/O       General-purpose input/output 66(3)

                    2                                            I/O External memory interface 1 data line 18

                    3            K17                   112  61   I/O External memory interface 2 data line 2

                    6                                            I/OD I2C-B data open-drain bidirectional port

                    15                                           I/O       SPI-B slave transmit enable(2)

                    0, 4, 8, 12                                  I/O General-purpose input/output 67

                    2            B19                   132      I/O External memory interface 1 data line 17

                    3                                            I/O External memory interface 2 data line 1

Copyright 20132015, Texas Instruments Incorporated                                 Terminal Configuration and Functions  25

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT       PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL      PIN  PIN
GPIO68                           NO.      NO.  NO.
EM1D16
EM2D0              0, 4, 8, 12                      I/O General-purpose input/output 68
GPIO69
EM1D15             2            C18       133      I/O External memory interface 1 data line 16
SCLB
SPISIMOC           3                                I/O External memory interface 2 data line 0
GPIO70
EM1D14             0, 4, 8, 12                      I/O General-purpose input/output 69
CANRXA
SCITXDB            2            B18       134  75    I/O      External memory interface 1 data line 15
SPISOMIC                                            I/OD
GPIO71             6                                 I/O      I2C-B clock open-drain bidirectional port
EM1D13                                               I/O      SPI-C slave in, master out(2)
CANTXA             15                                         General-purpose input/output 70(3)
SCIRXDB
SPICLKC            0, 4, 8, 12
GPIO72
                   2                                I/O External memory interface 1 data line 14
EM1D12
CANTXB             5            A17       135  76   I         CAN-A receive
SCITXDC
SPISTEC            6                                O         SCI-B transmit data
GPIO73
EM1D11             15                               I/O       SPI-C slave out, master in(2)
XCLKOUT
                   0, 4, 8, 12                      I/O General-purpose input/output 71
CANRXB
SCIRXDC            2                                I/O External memory interface 1 data line 13
GPIO74
EM1D10             5            B17       136  77   O         CAN-A transmit
GPIO75
EM1D9                    6                          I         SCI-B receive data
GPIO76                  15
EM1D8                                               I/O       SPI-C clock(2)
SCITXDD            0, 4, 8, 12
GPIO77                                              I/O       General-purpose input/output 72.(3) This is the factory
EM1D7                                                         default boot mode select pin 1.
SCIRXDD
GPIO78             2                                I/O External memory interface 1 data line 12
EM1D6
EQEP2A             5            B16       139  80   O         CAN-B transmit

                   6                                O         SCI-C transmit data

                   15                               I/O       SPI-C slave transmit enable(2)

                   0, 4, 8, 12                      I/O General-purpose input/output 73

                   2                                I/O External memory interface 1 data line 11

                   3                                O/Z External clock output. This pin outputs a divided-down

                                                              version of a chosen clock signal from within the device.

                                A16       140  81             The clock signal is chosen using the
                                                              CLKSRCCTL3.XCLKOUTSEL bit field while the divide

                                                              ratio is chosen using the

                                                              XCLKOUTDIVSEL.XCLKOUTDIV bit field.

                   5                                I         CAN-B receive

                   6                                I         SCI-C receive

                   0, 4, 8, 12  C17       141      I/O General-purpose input/output 74
                                                    I/O External memory interface 1 data line 10
                   2

                   0, 4, 8, 12  D16       142      I/O General-purpose input/output 75
                                                    I/O External memory interface 1 data line 9
                   2

                   0, 4, 8, 12                      I/O General-purpose input/output 76

                   2            C16       143      I/O External memory interface 1 data line 8

                   6                                O         SCI-D transmit data

                   0, 4, 8, 12                      I/O General-purpose input/output 77

                   2            A15       144      I/O External memory interface 1 data line 7

                   6                                I         SCI-D receive data

                   0, 4, 8, 12                      I/O General-purpose input/output 78

                   2            B15       145  82   I/O External memory interface 1 data line 6

                   6                                I         Enhanced QEP2 input A

26  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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                                                                 TMS320F28376D, TMS320F28375D, TMS320F28374D
              NAME
                                                                                        SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015
GPIO79
EM1D5                           Table 4-1. Signal Descriptions (continued)
EQEP2B
GPIO80             TERMINAL
EM1D4
EQEP2S                MUX       ZWT                   PTP  PZP  I/O/Z(1)                       DESCRIPTION
GPIO81             POSITION     BALL                  PIN  PIN
EM1D3                            NO.                  NO.  NO.
EQEP2I
GPIO82             0, 4, 8, 12                                  I/O General-purpose input/output 79
EM1D2
GPIO83             2            C15                   146      I/O External memory interface 1 data line 5
EM1D1
                    6                                            I         Enhanced QEP2 input B
GPIO84
                    0, 4, 8, 12                                  I/O General-purpose input/output 80
SCITXDA
MDXB               2            D15                   148      I/O External memory interface 1 data line 4
MDXA
GPIO85             6                                            I/O Enhanced QEP2 strobe
EM1D0
SCIRXDA            0, 4, 8, 12                                  I/O General-purpose input/output 81
MDRB
MDRA               2            A14                   149      I/O External memory interface 1 data line 3
GPIO86
EM1A13             6                                            I/O Enhanced QEP2 index
EM1CAS
SCITXDB            0, 4, 8, 12  B14                   150      I/O General-purpose input/output 82
MCLKXB                                                          I/O External memory interface 1 data line 2
MCLKXA             2
GPIO87
EM1A14             0, 4, 8, 12  C14                   151      I/O General-purpose input/output 83
EM1RAS                                                          I/O External memory interface 1 data line 1
SCIRXDB            2
MFSXB
MFSXA              0, 4, 8, 12                                  I/O       General-purpose input/output 84. This is the factory
GPIO88                                                                    default boot mode select pin 0.
EM1A15
EM1DQM0            5            A11                   154  85   O         SCI-A transmit data
GPIO89
EM1A16             6                                            O         McBSP-B transmit serial data
EM1DQM1
SCITXDC            15                                           O         McBSP-A transmit serial data

                    0, 4, 8, 12                                  I/O General-purpose input/output 85

                    2                                            I/O External memory interface 1 data line 0

                    5            B11                   155  86   I         SCI-A receive data

                    6                                            I         McBSP-B receive serial data

                    15                                           I         McBSP-A receive serial data

                    0, 4, 8, 12                                  I/O General-purpose input/output 86

                    2                                            O         External memory interface 1 address line 13

                    3            C11                   156  87   O         External memory interface 1 column address strobe

                    5                                            O         SCI-B transmit data

                    6                                            I/O McBSP-B transmit clock

                    15                                           I/O McBSP-A transmit clock

                    0, 2, 4, 8                                   I/O General-purpose input/output 87

                    2                                            O         External memory interface 1 address line 14

                    3            D11                   157  88   O         External memory interface 1 row address strobe

                    5                                            I         SCI-B receive data

                    6                                            I/O McBSP-B transmit frame synch

                    15                                           I/O McBSP-A transmit frame synch

                    0, 2, 4, 8                                   I/O General-purpose input/output 88

                    2            C6                    170      O         External memory interface 1 address line 15

                    3                                            O         External memory interface 1 Input/output mask for byte 0

                    0, 2, 4, 8                                   I/O General-purpose input/output 89

                    2            D6                    171  96   O         External memory interface 1 address line 16

                    3                                            O         External memory interface 1 Input/output mask for byte 1

                    6                                            O         SCI-C transmit data

Copyright 20132015, Texas Instruments Incorporated                                 Terminal Configuration and Functions       27

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT       PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL      PIN  PIN
GPIO90                           NO.      NO.  NO.
EM1A17
EM1DQM2            0, 2, 4, 8                       I/O General-purpose input/output 90
SCIRXDC
GPIO91             2            A5        172  97   O         External memory interface 1 address line 17
EM1A18
EM1DQM3            3                                O         External memory interface 1 Input/output mask for byte 2
SDAA
GPIO92             6                                I         SCI-C receive data
EM1A19
EM1BA1             0, 2, 4, 8                       I/O General-purpose input/output 91
SCLA
GPIO93             2            B5        173  98   O         External memory interface 1 address line 18
EM1BA0
SCITXDD            3                                O         External memory interface 1 Input/output mask for byte 3
GPIO94
SCIRXDD            6                                I/OD I2C-A data open-drain bidirectional port
GPIO95
GPIO96             0, 2, 4, 8                       I/O General-purpose input/output 92
EM2DQM1
EQEP1A             2            A4        174  99   O         External memory interface 1 address line 19
GPIO97
EM2DQM0            3                                O         External memory interface 1 bank address 1
EQEP1B
GPIO98             6                                I/OD I2C-A clock open-drain bidirectional port
EM2A0
EQEP1S             0, 2, 4, 8                       I/O General-purpose input/output 93
GPIO99
EM2A1              3            B4        175      O         External memory interface 1 bank address 0
EQEP1I
GPIO100            6                                O         SCI-D transmit data
EM2A2
EQEP2A             0, 2, 4, 8   A3        176      I/O General-purpose input/output 94
SPISIMOC
GPIO101            6                                I         SCI-D receive data
EM2A3
EQEP2B             0, 2, 4, 8 B3                  I/O General-purpose input/output 95
SPISOMIC
GPIO102            0, 2, 4, 8                       I/O General-purpose input/output 96
EM2A4
EQEP2S             3            C3                O         External memory interface 2 Input/output mask for byte 1
SPICLKC
                   5                                I         Enhanced QEP1 input A

                   0, 2, 4, 8                       I/O General-purpose input/output 97

                   3            A2                O         External memory interface 2 Input/output mask for byte 0

                   5                                I         Enhanced QEP1 input B

                   0, 2, 4, 8                       I/O General-purpose input/output 98

                   3            F1                O         External memory interface 2 address line 0

                   5                                I/O Enhanced QEP1 strobe

                   0, 2, 4, 8                       I/O General-purpose input/output 99

                   3            G1        17   14   O         External memory interface 2 address line 1

                   5                                I/O Enhanced QEP1 index

                   0, 4, 8, 12                      I/O General-purpose input/output 100

                   3            H1                O         External memory interface 2 address line 2

                   5                                I         Enhanced QEP2 input A

                   6                                I/O SPI-C slave in, master out

                   0, 4, 8, 12                      I/O General-purpose input/output 101

                   3            H2                O         External memory interface 2 address line 3

                   5                                I         Enhanced QEP2 input B

                   6                                I/O SPI-C slave out, master in

                   0, 4, 8, 12                      I/O General-purpose input/output 102

                   3            H3                O         External memory interface 2 address line 4

                   5                                I/O Enhanced QEP2 strobe

                   6                                I/O SPI-C clock

28  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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              NAME
                                                                                        SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015
GPIO103
EM2A5                           Table 4-1. Signal Descriptions (continued)
EQEP2I
SPISTEC            TERMINAL
GPIO104
SDAA                  MUX       ZWT                   PTP  PZP  I/O/Z(1)                       DESCRIPTION
EM2A6              POSITION     BALL                  PIN  PIN
EQEP3A                           NO.                  NO.  NO.
SCITXDD
GPIO105            0, 4, 8, 12                                  I/O General-purpose input/output 103
SCLA
EM2A7              3            J1                            O         External memory interface 2 address line 5
EQEP3B
SCIRXDD            5                                            I/O Enhanced QEP2 index
GPIO106
EM2A8              6                                            I/O SPI-C slave transmit enable
EQEP3S
SCITXDC            0, 4, 8, 12                                  I/O General-purpose input/output 104
GPIO107
EM2A9              1                                            I/OD I2C-A data open-drain bidirectional port
EQEP3I
SCIRXDC            3            J2                            O         External memory interface 2 address line 6
GPIO108
EM2A10             5                                            I         Enhanced QEP3 input A
GPIO109
EM2A11             6                                            O         SCI-D transmit data
GPIO110
EM2WAIT            0, 4, 8, 12                                  I/O General-purpose input/output 105
GPIO111
EM2BA0             1                                            I/OD I2C-A clock open-drain bidirectional port
GPIO112
EM2BA1             3            J3                            O         External memory interface 2 address line 7
GPIO113
EM2CAS             5                                            I         Enhanced QEP3 input B
GPIO114
EM2RAS             6                                            I         SCI-D receive data
GPIO115
EM2CS0             0, 4, 8, 12                                  I/O General-purpose input/output 106
GPIO116
EM2CS2             3            L2                            O         External memory interface 2 address line 8
GPIO117
EM2SDCKE           5                                            I/O Enhanced QEP3 strobe
GPIO118
EM2CLK             6                                            O         SCI-C transmit data

                    0, 4, 8, 12                                  I/O General-purpose input/output 107

                    3            L3                            O         External memory interface 2 address line 9

                    5                                            I/O Enhanced QEP3 index

                    6                                            I         SCI-C receive data

                    0, 4, 8, 12  L4                            I/O General-purpose input/output 108

                    3                                            O         External memory interface 2 address line 10

                    0, 4, 8, 12  N2                            I/O General-purpose input/output 109

                    3                                            O         External memory interface 2 address line 11

                    0, 4, 8, 12  M2                            I/O General-purpose input/output 110

                    3                                            I         External memory interface 2 Asynchronous SRAM WAIT

                    0, 4, 8, 12  M4                            I/O General-purpose input/output 111

                    3                                            O         External memory interface 2 bank address 0

                    0, 4, 8, 12  M3                            I/O General-purpose input/output 112

                    3                                            O         External memory interface 2 bank address 1

                    0, 4, 8, 12  N4                            I/O General-purpose input/output 113

                    3                                            O         External memory interface 2 column address strobe

                    0, 4, 8, 12  N3                            I/O General-purpose input/output 114

                    3                                            O         External memory interface 2 row address strobe

                    0, 4, 8, 12  V12                           I/O General-purpose input/output 115

                    3                                            O         External memory interface 2 chip select 0

                    0, 4, 8, 12  W10                           I/O General-purpose input/output 116

                    3                                            O         External memory interface 2 chip select 2

                    0, 4, 8, 12  U12                           I/O General-purpose input/output 117

                    3                                            O         External memory interface 2 SDRAM clock enable

                    0, 4, 8, 12  T12                           I/O General-purpose input/output 118

                    3                                            O         External memory interface 2 clock

Copyright 20132015, Texas Instruments Incorporated                                 Terminal Configuration and Functions    29

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT       PTP  PZP  I/O/Z(1)                       DESCRIPTION
                   POSITION     BALL      PIN  PIN
GPIO119                          NO.      NO.  NO.
EM2RNW
GPIO120            0, 4, 8, 12  T15               I/O General-purpose input/output 119
EM2WE
USB0PFLT           3                                O         External memory interface 2 read not write
GPIO121
EM2OE              0, 4, 8, 12                      I/O General-purpose input/output 120
USB0EPEN
GPIO122            3            U15               O         External memory interface 2 write enable
SPISIMOC
SD1_D1             15                               I/O USB external regulator power fault indicator
GPIO123
SPISOMIC           0, 4, 8, 12                      I/O General-purpose input/output 121
SD1_C1
GPIO124            3            W16               O         External memory interface 2 output enable
SPICLKC
SD1_D2             15                               I/O USB external regulator enable
GPIO125
SPISTEC            0, 4, 8, 12                      I/O General-purpose input/output 122
SD1_C2
GPIO126            6            T8                I/O SPI-C slave in, master out
SD1_D3
GPIO127            7                                I         Sigma-Delta 1 channel 1 data input
SD1_C3
GPIO128            0, 4, 8, 12                      I/O General-purpose input/output 123
SD1_D4
GPIO129            6            U8                I/O SPI-C slave out, master in
SD1_C4
GPIO130            7                                I         Sigma-Delta 1 channel 1 clock input
SD2_D1
GPIO131            0, 4, 8, 12                      I/O General-purpose input/output 124
SD2_C1
GPIO132            6            V8                I/O SPI-C clock
SD2_D2
GPIO133/AUXCLKIN   7                                I         Sigma-Delta 1 channel 2 data input

SD2_C2             0, 4, 8, 12                      I/O General-purpose input/output 125
GPIO134
SD2_D3             6            T9                I/O SPI-C slave transmit enable
GPIO135
SCITXDA            7                                I         Sigma-Delta 1 channel 2 clock input
SD2_C3
                   0, 4, 8, 12  U9                I/O General-purpose input/output 126

                   7                                I         Sigma-Delta 1 channel 3 data input

                   0, 4, 8, 12  V9                I/O General-purpose input/output 127

                   7                                I         Sigma-Delta 1 channel 3 clock input

                   0, 4, 8, 12  W9                I/O General-purpose input/output 128

                   7                                I         Sigma-Delta 1 channel 4 data input

                   0, 4, 8, 12  T10               I/O General-purpose input/output 129

                   7                                I         Sigma-Delta 1 channel 4 clock input

                   0, 4, 8, 12  U10               I/O General-purpose input/output 130

                   7                                I         Sigma-Delta 2 channel 1 data input

                   0, 4, 8, 12  V10               I/O General-purpose input/output 131

                   7                                I         Sigma-Delta 2 channel 1 clock input

                   0, 4, 8, 12  W18               I/O General-purpose input/output 132

                   7                                I         Sigma-Delta 2 channel 2 data input

                   0, 4, 8, 12                      I/O General-purpose input/output 133. The AUXCLKIN
                                                               function of this GPIO pin could be used to provide a
                                G18 118                       single-ended 3.3-V level clock signal to the Auxiliary
                                                               Phase-Locked Loop (AUXPLL), whose output is used for
                                                               the USB module. The AUXCLKIN clock may also be
                                                               used for the CAN module.

                   7                                I         Sigma-Delta 2 channel 2 clock input

                   0, 4, 8, 12  V18               I/O General-purpose input/output 134

                   7                                I         Sigma-Delta 2 channel 3 data input

                   0, 4, 8, 12                      I/O General-purpose input/output 135

                   6            U18               O         SCI-A transmit data

                   7                                I         Sigma-Delta 2 channel 3 clock input

30  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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              NAME
                                                                                        SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015
GPIO136
SCIRXDA                         Table 4-1. Signal Descriptions (continued)
SD2_D4
GPIO137            TERMINAL
SCITXDB
SD2_C4                MUX       ZWT                   PTP  PZP  I/O/Z(1)                       DESCRIPTION
GPIO138            POSITION     BALL                  PIN  PIN
SCIRXDB                          NO.                  NO.  NO.
GPIO139
SCIRXDC            0, 4, 8, 12                                  I/O General-purpose input/output 136
GPIO140
SCITXDC            6            T17                           I         SCI-A receive data
GPIO141
SCIRXDD            7                                            I         Sigma-Delta 2 channel 4 data input
GPIO142
SCITXDD            0, 4, 8, 12                                  I/O General-purpose input/output 137
GPIO143
GPIO144            6            T18                           O         SCI-B transmit data
GPIO145
EPWM1A             7                                            I         Sigma-Delta 2 channel 4 clock input
GPIO146
EPWM1B             0, 4, 8, 12  T19                           I/O General-purpose input/output 138
GPIO147
EPWM2A             6                                            I         SCI-B receive data
GPIO148
EPWM2B             0, 4, 8, 12  N19                           I/O General-purpose input/output 139
GPIO149
EPWM3A             6                                            I         SCI-C receive data
GPIO150
EPWM3B             0, 4, 8, 12  M19                           I/O General-purpose input/output 140
GPIO151
EPWM4A             6                                            O         SCI-C transmit data
GPIO152
EPWM4B             0, 4, 8, 12  M18                           I/O General-purpose input/output 141
GPIO153
EPWM5A             6                                            I         SCI-D receive data
GPIO154
EPWM5B             0, 4, 8, 12  L19                           I/O General-purpose input/output 142
GPIO155
EPWM6A             6                                            O         SCI-D transmit data
GPIO156
EPWM6B             0, 4, 8, 12 F18                            I/O General-purpose input/output 143
GPIO157
EPWM7A             0, 4, 8, 12 F17                            I/O General-purpose input/output 144

                    0, 4, 8, 12  E17                           I/O General-purpose input/output 145

                    1                                            O         Enhanced PWM1 output A (HRPWM-capable)

                    0, 4, 8, 12  D18                           I/O General-purpose input/output 146

                    1                                            O         Enhanced PWM1 output B (HRPWM-capable)

                    0, 4, 8, 12  D17                           I/O General-purpose input/output 147

                    1                                            O         Enhanced PWM2 output A (HRPWM-capable)

                    0, 4, 8, 12  D14                           I/O General-purpose input/output 148

                    1                                            O         Enhanced PWM2 output B (HRPWM-capable)

                    0, 4, 8, 12  A13                           I/O General-purpose input/output 149

                    1                                            O         Enhanced PWM3 output A (HRPWM-capable)

                    0, 4, 8, 12  B13                           I/O General-purpose input/output 150

                    1                                            O         Enhanced PWM3 output B (HRPWM-capable)

                    0, 4, 8, 12  C13                           I/O General-purpose input/output 151

                    1                                            O         Enhanced PWM4 output A (HRPWM-capable)

                    0, 4, 8, 12  D13                           I/O General-purpose input/output 152

                    1                                            O         Enhanced PWM4 output B (HRPWM-capable)

                    0, 4, 8, 12  A12                           I/O General-purpose input/output 153

                    1                                            O         Enhanced PWM5 output A (HRPWM-capable)

                    0, 4, 8, 12  B12                           I/O General-purpose input/output 154

                    1                                            O         Enhanced PWM5 output B (HRPWM-capable)

                    0, 4, 8, 12  C12                           I/O General-purpose input/output 155

                    1                                            O         Enhanced PWM6 output A (HRPWM-capable)

                    0, 4, 8, 12  D12                           I/O General-purpose input/output 156

                    1                                            O         Enhanced PWM6 output B (HRPWM-capable)

                    0, 4, 8, 12  B10                           I/O General-purpose input/output 157

                    1                                            O         Enhanced PWM7 output A (HRPWM-capable)

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX       ZWT       PTP  PZP  I/O/Z(1)                                 DESCRIPTION
GPIO158            POSITION     BALL      PIN  PIN
EPWM7B                           NO.      NO.  NO.               General-purpose input/output 158
GPIO159                                                          Enhanced PWM7 output B (HRPWM-capable)
EPWM8A             0, 4, 8, 12  C10                        I/O  General-purpose input/output 159
GPIO160                                                         Enhanced PWM8 output A (HRPWM-capable)
EPWM8B             1                                             General-purpose input/output 160
GPIO161                                                      O   Enhanced PWM8 output B (HRPWM-capable)
EPWM9A                                                           General-purpose input/output 161
GPIO162            0, 4, 8, 12  D10                        I/O  Enhanced PWM9 output A
EPWM9B                                                          General-purpose input/output 162
GPIO163            1                                             Enhanced PWM9 output B
EPWM10A                                                      O   General-purpose input/output 163
GPIO164                                                          Enhanced PWM10 output A
EPWM10B            0, 4, 8, 12  B9                         I/O  General-purpose input/output 164
GPIO165                                                         Enhanced PWM10 output B
EPWM11A            1                                             General-purpose input/output 165
GPIO166                                                      O   Enhanced PWM11 output A
EPWM11B                                                          General-purpose input/output 166
GPIO167            0, 4, 8, 12  C9                         I/O  Enhanced PWM11 output B
EPWM12A                                                         General-purpose input/output 167
GPIO168            1                                             Enhanced PWM12 output A
EPWM12B                                                      O   General-purpose input/output 168
                                                                 Enhanced PWM12 output B
XRS                0, 4, 8, 12  D9                         I/O
                                                                Device Reset (in) and Watchdog Reset (out). The
X1                 1                                             devices have a built-in power-on reset (POR) circuit.
                                                             O   During a power-on condition, this pin is driven low by the
X2                                                               device. An external circuit may also drive this pin to
                   0, 4, 8, 12  A8                         I/O  assert a device reset. This pin is also driven low by the
NC                                                              MCU when a watchdog reset or NMI watchdog reset
                   1                                             occurs. During watchdog reset, the XRS pin is driven low
                                                             O   for the watchdog reset duration of 512 OSCCLK cycles.
                                                                 A resistor with a value from 2.2 k to 10 k should be
                   0, 4, 8, 12  B8                         I/O  placed between XRS and VDDIO. If a capacitor is placed
                                                                between XRS and VSS for noise filtering, it should be
                   1                                             100 nF or smaller. These values will allow the watchdog
                                                             O   to properly drive the XRS pin to VOL within 512 OSCCLK
                                                                 cycles when the watchdog reset is asserted. The output
                   0, 4, 8, 12  C5                         I/O  buffer of this pin is an open drain with an internal pullup.
                                               
                   1                                             On-chip crystal-oscillator input. To use this oscillator, a
                                                             O   quartz crystal must be connected across X1 and X2. If
                                                                 this pin is not used, it must be tied to GND.
                   0, 4, 8, 12  D5                         I/O  This pin can also be used to feed a single-ended 3.3-V
                                                                level clock. In this case, X2 is a No Connect (NC).
                   1                                             On-chip crystal-oscillator output. A quartz crystal may be
                                                             O   connected across X1 and X2. If X2 is not used, it must
                                                                 be left unconnected.
                   0, 4, 8, 12  C4                         I/O
                                                                No connect. BGA ball is electrically open and not
                   1                                             connected to the die.
                                                             O

                   0, 4, 8, 12  D4                         I/O
                                               
                   1
                                                             O

                                                   RESET

                                F19       124  69   I/OD

                                               CLOCKS

                                G19 123        68         I

                                J19       121  66         O

                                H4            NO CONNECT
                                                

32  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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TCK                                                                                    SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015
TDI
TDO                          Table 4-1. Signal Descriptions (continued)
TMS
                    TERMINAL
TRST
                       MUX    ZWT                      PTP  PZP  I/O/Z(1)              DESCRIPTION
VREGENZ            POSITION  BALL                     PIN  PIN
                               NO.                     NO.  NO.
VDD
                                                                 JTAG
VDD3VFL
VDDA                         V15                      81   50         I   JTAG test clock with internal pullup (see Section 5.4)

                                                                           JTAG test data input (TDI) with internal pullup. TDI is

                              W13                      77   46         I   clocked into the selected register (instruction or data) on

                                                                           a rising edge of TCK.

                              W15                      78   47                     JTAG scan out, test data output (TDO). The contents of
                                                                       O/Z the selected register (instruction or data) are shifted out

                                                                                   of TDO on the falling edge of TCK.(3)

                                                                           JTAG test-mode select (TMS) with internal pullup. This

                              W14                      80   49         I   serial control input is clocked into the TAP controller on

                                                                           the rising edge of TCK.

                                                                           JTAG test reset with internal pulldown. TRST, when

                                                                           driven high, gives the scan system control of the

                                                                           operations of the device. If this signal is driven low, the

                                                                           device operates in its functional mode, and the test reset

                                                                           signals are ignored. NOTE: TRST must be maintained

                                                                           low at all times during normal device operation. An

                              V14                      79   48         I   external pulldown resistor is required on this pin. The
                                                                           value of this resistor should be based on drive strength

                                                                           of the debugger pods applicable to the design. A 2.2-k

                                                                           or smaller resistor generally offers adequate protection.

                                                                           The value of the resistor is application-specific. TI

                                                                           recommends that each target board be validated for

                                                                           proper operation of the debugger and the application.

                                                                           This pin has an internal 50-ns (nominal) glitch filter.

                              INTERNAL VOLTAGE REGULATOR CONTROL

                                                                           Internal voltage regulator enable with internal pulldown.

                              J18                      119  64         I   The internal VREG is not supported and must be

                                                                           disabled. Connect VREGENZ to VDDIO.

                                                       ANALOG, DIGITAL, AND I/O POWER

                              E9                       16   16

                              E11                      21   39

                              F9                       61   45

                              F11                      76   63

                              G14 117                       71

                              G15 126                       78             1.2-V digital logic power pins. TI recommends placing a
                                                                           decoupling capacitor near each VDD pin with a minimum
                              J14                      137  84             total capacitance of approximately 20 uF. The exact
                                                                           value of the decoupling capacitance should be
                              J15                      153  89             determined by your system voltage regulation solution.

                              K5                       158  95

                              K6                       169  

                              P10                         

                              P13                         

                              R10                         

                              R13                         

                              R11                      72   41             3.3-V Flash power pin. Place a minimum 0.1-F
                                                                           decoupling capacitor on each pin.
                              R12                         

                              P6                       36   18             3.3-V analog power pins. Place a minimum 2.2-F
                                                                           decoupling capacitor on each pin.
                              R6                       54   38

Copyright 20132015, Texas Instruments Incorporated                                  Terminal Configuration and Functions             33

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                             Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX    ZWT          PTP  PZP  I/O/Z(1)             DESCRIPTION
VDDIO              POSITION  BALL         PIN  PIN
VDDOSC                        NO.         NO.  NO.

                             A9           3    2

                             A18          11   10

                             B1           15   15

                             E7           20   40

                             E10          26   44

                             E13          62   55

                             E16          68   62

                             F4           75   72

                             F7           82   79

                             F10          88   83

                             F13          91   90

                             F16          99   94

                             G4           106                3.3-V digital I/O power pins. Place a minimum 0.1-F
                                                              decoupling capacitor on each pin. The exact value of the
                             G5           114                decoupling capacitance should be determined by your
                                                              system voltage regulation solution.
                             G6           116  

                             H5           127  

                             H6           138  

                             L14          147  

                             L15          152  

                             M1           159  

                             M5           168  

                             M6              

                             N14             

                             N15             

                             P9              

                             R9              

                             V19             

                             W8              

                             H16          120  65             Power pins for the 3.3-V on-chip crystal oscillator (X1
                                                              and X2) and the two zero-pin internal oscillators
                             H17          125  70             (INTOSC). Place a 0.1-F (minimum) decoupling
                                                              capacitor on each pin.

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                              Table 4-1. Signal Descriptions (continued)

                    TERMINAL

                       MUX    ZWT                      PTP  PZP  I/O/Z(1)             DESCRIPTION
                    POSITION  BALL                     PIN  PIN
                               NO.                     NO.  NO.

                              A1                       PWR  PWR
                                                       PAD  PAD
                              A10

                              A19

                              E5

                              E6

                              E8

                              E12

                              E14

                              E15

                              F5

                              F6

                              F8

                              F12

                              F14

                              F15

                              G16

                              G17

                              H8

                              H9

                              H10

                              H11                                          Analog and digital ground. For Quad Flatpacks (QFPs),
                                                                           the PowerPAD on the bottom of the package must be
                              H12                                          soldered to the ground plane of the PCB.

                              H14

                              H15

                              J5

                              J6

                              J8

                              J9

                              J10

                              J11

                              J12

                              K8

                              K9

                              K10

                              K11

                              K12

                              K14

                              K15

                              L5

                              L6

                              L8

                              L9

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                             Table 4-1. Signal Descriptions (continued)

                   TERMINAL

             NAME     MUX    ZWT          PTP  PZP  I/O/Z(1)             DESCRIPTION
                   POSITION  BALL         PIN  PIN
VSS                           NO.         NO.  NO.

VSSOSC                       L10          PWR  PWR
VSSA                                      PAD  PAD
                             L11
                                          122   67
                             L12

                             L18

                             M8

                             M9

                             M10

                             M11

                             M12

                             M14

                             M15

                             N1

                             N5                               Analog and digital ground. For Quad Flatpacks (QFPs),
                                                              the PowerPAD on the bottom of the package must be
                             N6                               soldered to the ground plane of the PCB.

                             P7                               Crystal oscillator (X1 and X2) ground pin. When using an
                                                              external crystal, do not connect this pin to the board
                             P8                               ground. Instead, connect it to the ground reference of the
                                                              external crystal oscillator circuit.
                             P11                              If an external crystal is not used, this pin may be
                                                              connected to the board ground.
                             P12
                                                              Analog module ground pins.
                             P14                              On the PZP package, pin 17 is double-bonded to VSSA
                                                              and VREFLOA. This pin must be connect to VSSA.
                             P15

                             R7

                             R8

                             R14

                             R15

                             W7

                             W19

                             H18

                             H19             

                             P1           34   17

                             P5           52   35

                             R5               36

                             V7              

                             W1              

36  Terminal Configuration and Functions                                 Copyright 20132015, Texas Instruments Incorporated

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                                   Table 4-1. Signal Descriptions (continued)

                         TERMINAL

      NAME                  MUX    ZWT                 PTP  PZP  I/O/Z(1)                           DESCRIPTION
                         POSITION  BALL                PIN  PIN
                                    NO.                NO.  NO.

                                                            SPECIAL FUNCTIONS

ERRORSTS                           U19                 92       O             Error status output. This pin has an internal pulldown.

                                                            TEST PINS

FLT1                               W12                 73   42   I/O           Flash test pin 1. Reserved for TI. Must be left
                                                                               unconnected.

FLT2                               V13                 74   43   I/O           Flash test pin 2. Reserved for TI. Must be left
                                                                               unconnected.

(1) I = Input, O = Output, OD = Open Drain, Z = High Impedance

(2) High-Speed SPI-enabled GPIO mux option. This pin mux option is required when using the SPI in High-Speed Mode (HS_MODE = 1 in
     SPICCR). This mux option is still available when not using the SPI in High-Speed Mode (HS_MODE = 0 in SPICCR).

(3) This pin has output impedance that can be as low as 22 . This output could have fast edges and ringing depending on the system
     PCB characteristics. If this is a concern, the user should take precautions such as adding a 39 (10% tolerance) series termination
     resistor or implement some other termination scheme. It is also recommended that a system-level signal integrity analysis be performed
     with the provided IBIS models. The termination is not required if this pin is used for input function.

4.3 Pins With Internal Pullup and Pulldown

         Some pins on the device have internal pullups or pulldowns. Table 4-2 lists the pull direction and when it
         is active. The pullups on GPIO pins are disabled by default and can be enabled through software. In order
         to avoid any floating unbonded inputs, the Boot ROM will enable internal pullups on GPIO pins that are
         not bonded out in a particular package. Other pins noted in Table 4-2 with pullups and pulldowns are
         always on and cannot be disabled.

                         Table 4-2. Pins With Internal Pullup and Pulldown

                    PIN                 RESET                           DEVICE BOOT                 APPLICATION SOFTWARE
GPIOx                                 (XRS = 0)                        Pullup disabled(1)
                                                                                                    Pullup enable is application-
                                   Pullup disabled                                                                defined

TRST                                                                       Pulldown active

TCK                                                                        Pullup active

TMS                                                                        Pullup active

TDI                                                                        Pullup active

XRS                                                                        Pullup active

VREGENZ                                                                    Pulldown active

ERRORSTS                                                                   Pulldown active

Other pins                                                       No pullup or pulldown present

(1) Pins not bonded out in a given package will have the internal pullups enabled by the Boot ROM.

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4.4 Connections for Unused Pins

         For applications that do not need to use all functions of the device, Table 4-3 lists acceptable conditioning
         for any unused pins. When multiple options are listed in Table 4-3, any are acceptable. Pins not listed in
         Table 4-3 must be connected according to Table 4-1.

                                    Table 4-3. Connections for Unused Pins

    SIGNAL NAME  Tie to VDDA                ACCEPTABLE PRACTICE
                 Tie to VSSA              Analog
VREFHIx
VREFLOx          No Connect             Digital
ADCINx            Tie to VSSA

GPIOx             Input mode with internal pullup enabled
                  Input mode with external pullup or pulldown resistor
X1                Output mode with internal pullup disabled
X2
                 Tie to VSS
TCK              No Connect

TDI               No Connect
                  Pullup resistor
TDO
TMS               No Connect
TRST             Pullup resistor
VREGENZ          No Connect
ERRORSTS         No Connect
FLT1             Pulldown resistor (2.2 k or smaller)
FLT2             Tie to VDDIO
                 No Connect
VDD              No Connect
VDDA             No Connect
VDDIO
VDD3VFL                                                          Power and Ground
VDDOSC           All VDD pins must be connected per Table 4-1.
VSS              If a separate analog supply is not used, tie to VDDIO.
VSSA             All VDDIO pins must be connected per Table 4-1.
VSSOSC           Must be tied to VDDIO
                 Must be tied to VDDIO
                 All VSS pins must be connected to board ground.
                 If a separate analog ground is not used, tie to VSS.
                 If an external crystal is not used, this pin may be connected to the board ground.

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4.5 Pin Multiplexing

4.5.1 GPIO Muxed Pins

         Table 4-4 shows the GPIO muxed pins. The default for each pin is the GPIO function, secondary functions
         can be selected by setting both the GPyGMUXn.GPIOz and GPyMUXn.GPIOz register bits. The
         GPyGMUXn register should be configured prior to the GPyMUXn to avoid transient pulses on GPIO's from
         alternate mux selections. Columns not shown and blank cells are reserved GPIO Mux settings.

                                                     Table 4-4. GPIO Muxed Pins(1)(2)

                                                                   GPIO Mux Selection

GPIO Index  0, 4, 8, 12  1                             2        3                      5            6           7                     15
                                                                                                                                     11b
GPyGMUXn.   00b, 01b,                                  00b                                     01b                                   11b
   GPIOz =  10b, 11b
                                                                                                                             UPP-WAIT (I/O)
GPyMUXn.   00b          01b                           10b      11b           01b              10b              11b         UPP-START (I/O)
   GPIOz =
                                                                                                                             UPP-ENA (I/O)
            GPIO0        EPWM1A (O)                                                            SDAA (I/OD)                     UPP-D7 (I/O)
            GPIO1                                                                                                              UPP-D6 (I/O)
            GPIO2        EPWM1B (O)                             MFSRB (I/O)                    SCLA (I/OD)                     UPP-D5 (I/O)
            GPIO3                                                                                                              UPP-D4 (I/O)
            GPIO4        EPWM2A (O)                                           OUTPUTXBAR1 (O)  SDAB (I/OD)                     UPP-D3 (I/O)
            GPIO5                                                                                                              UPP-D2 (I/O)
            GPIO6        EPWM2B (O)       OUTPUTXBAR2 (O) MCLKRB (I/O) OUTPUTXBAR2 (O)         SCLB (I/OD)                     UPP-D1 (I/O)
            GPIO7                                                                                                              UPP-D0 (I/O)
            GPIO8        EPWM3A (O)                                           OUTPUTXBAR3 (O)  CANTXA (O)                     UPP-CLK (I/O)
            GPIO9
            GPIO10       EPWM3B (O)       MFSRA (I/O)       OUTPUTXBAR3 (O)                    CANRXA (I)
            GPIO11
            GPIO12       EPWM4A (O)       OUTPUTXBAR4 (O) EXTSYNCOUT (O)      EQEP3A (I)       CANTXB (O)
            GPIO13
            GPIO14       EPWM4B (O)       MCLKRA (I/O) OUTPUTXBAR5 (O)        EQEP3B (I)       CANRXB (I)
            GPIO15
            GPIO16       EPWM5A (O)       CANTXB (O)            ADCSOCAO (O)  EQEP3S (I/O)     SCITXDA (O)
            GPIO17
            GPIO18       EPWM5B (O)       SCITXDB (O)       OUTPUTXBAR6 (O)   EQEP3I (I/O)     SCIRXDA (I)
            GPIO19
            GPIO20       EPWM6A (O)       CANRXB (I)            ADCSOCBO (O)  EQEP1A (I)       SCITXDB (O)
            GPIO21
            GPIO22       EPWM6B (O)       SCIRXDB (I)       OUTPUTXBAR7 (O)   EQEP1B (I)       SCIRXDB (I)
            GPIO23
            GPIO24       EPWM7A (O)       CANTXB (O)            MDXB (O)      EQEP1S (I/O)     SCITXDC (O)
            GPIO25
            GPIO26       EPWM7B (O)       CANRXB (I)            MDRB (I)      EQEP1I (I/O)     SCIRXDC (I)
            GPIO27
            GPIO28       EPWM8A (O)       SCITXDB (O)           MCLKXB (I/O)                   OUTPUTXBAR3 (O)
            GPIO29
            GPIO30       EPWM8B (O)       SCIRXDB (I)           MFSXB (I/O)                    OUTPUTXBAR4 (O)
            GPIO31
            GPIO32       SPISIMOA (I/O)   CANTXB (O)        OUTPUTXBAR7 (O)   EPWM9A (O)                        SD1_D1 (I)
            GPIO33                                                                                              SD1_C1 (I)
            GPIO34       SPISOMIA (I/O)   CANRXB (I)        OUTPUTXBAR8 (O) EPWM9B (O)                          SD1_D2 (I)
            GPIO35                                                                                              SD1_C2 (I)
            GPIO36       SPICLKA (I/O)    SCITXDB (O)           CANRXA (I)    EPWM10A (O)                       SD1_D3 (I)
            GPIO37                                                                                              SD1_C3 (I)
            GPIO38       SPISTEA (I/O)    SCIRXDB (I)           CANTXA (O)    EPWM10B (O)                       SD1_D4 (I)
            GPIO39                                                                                              SD1_C4 (I)
                         EQEP1A (I)       MDXA (O)              CANTXB (O)    EPWM11A (O)                       SD2_D1 (I)
                                                                                                                SD2_C1 (I)
                         EQEP1B (I)       MDRA (I)              CANRXB (I)    EPWM11B (O)                       SD2_D2 (I)
                                                                                                                SD2_C2 (I)
                         EQEP1S (I/O)     MCLKXA (I/O)          SCITXDB (O)   EPWM12A (O)      SPICLKB (I/O)    SD2_D3 (I)
                                                                                                                SD2_C3 (I)
                         EQEP1I (I/O)     MFSXA (I/O)           SCIRXDB (I)   EPWM12B (O)      SPISTEB (I/O)    SD2_D4 (I)
                                                                                                                SD2_C4 (I)
                         OUTPUTXBAR1 (O)  EQEP2A (I)            MDXB (O)                       SPISIMOB (I/O)

                         OUTPUTXBAR2 (O)  EQEP2B (I)            MDRB (I)                       SPISOMIB (I/O)

                         OUTPUTXBAR3 (O)  EQEP2I (I/O)          MCLKXB (I/O) OUTPUTXBAR3 (O) SPICLKB (I/O)

                         OUTPUTXBAR4 (O) EQEP2S (I/O)           MFSXB (I/O)   OUTPUTXBAR4 (O) SPISTEB (I/O)

                         SCIRXDA (I)      EM1CS4 (O)                          OUTPUTXBAR5 (O)  EQEP3A (I)

                         SCITXDA (O)      EM1SDCKE (O)                        OUTPUTXBAR6 (O)  EQEP3B (I)

                         CANRXA (I)       EM1CLK (O)                          OUTPUTXBAR7 (O) EQEP3S (I/O)

                         CANTXA (O)       EM1WE (O)                           OUTPUTXBAR8 (O)  EQEP3I (I/O)

                         SDAA (I/OD)      EM1CS0 (O)

                         SCLA (I/OD)      EM1RNW (O)

                         OUTPUTXBAR1 (O)  EM1CS2 (O)                                           SDAB (I/OD)

                         SCIRXDA (I)      EM1CS3 (O)                                           SCLB (I/OD)

                         SCITXDA (O)      EM1WAIT (I)                                          CANRXA (I)

                         OUTPUTXBAR2 (O)  EM1OE (O)                                            CANTXA (O)

                                          EM1A0 (O)                           SCITXDC (O)      CANTXB (O)

                                          EM1A1 (O)                           SCIRXDC (I)      CANRXB (I)

(1) I = Input, O = Output, OD = Open Drain
(2) GPIO Index settings of 9, 10, 11, 13, and 14 are reserved.

Copyright 20132015, Texas Instruments Incorporated                                          Terminal Configuration and Functions  39

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

                                  Table 4-4. GPIO Muxed Pins(1)(2) (continued)

                                                                 GPIO Mux Selection

    GPIO Index  0, 4, 8, 12  1                  2             3                      5             6          7           15

    GPyGMUXn.   00b, 01b,                       00b                                           01b                         11b
       GPIOz =  10b, 11b

     GPyMUXn.   00b          01b                10b           11b           01b               10b             11b         11b
       GPIOz =

                GPIO40                          EM1A2 (O)                                     SDAB (I/OD)
                GPIO41                          EM1A3 (O)                                     SCLB (I/OD)
                GPIO42                                                                        SDAA (I/OD)
                GPIO43                                                                        SCLA (I/OD)                 SCITXDA (O)
                GPIO44                                                                                                    SCIRXDA (I)
                GPIO45
                GPIO46       OUTPUTXBAR3 (O)     EM1A4 (O)    EM2D15 (I/O)       EQEP2A (I)     SCIRXDD (I)   SD1_D1 (I)  SPISIMOA(3) (I/O)
                GPIO47       OUTPUTXBAR4 (O)     EM1A5 (O)    EM2D14 (I/O)       EQEP2B (I)    SCITXDD (O)    SD1_C1 (I)  SPISOMIA(3) (I/O)
                GPIO48                           EM1A6 (O)    EM2D13 (I/O)      EQEP2S (I/O)   SCITXDA (O)    SD1_D2 (I)  SPICLKA(3) (I/O)
                GPIO49            EQEP1A (I)     EM1A7 (O)    EM2D12 (I/O)      EQEP2I (I/O)    SCIRXDA (I)   SD1_C2 (I)  SPISTEA(3) (I/O)
                GPIO50            EQEP1B (I)     EM1A8 (O)    EM2D11 (I/O)  OUTPUTXBAR1 (O)   SPISIMOC (I/O)  SD1_D3 (I)
                GPIO51           EQEP1S (I/O)    EM1A9 (O)    EM2D10 (I/O)  OUTPUTXBAR2 (O)   SPISOMIC (I/O)  SD1_C3 (I)  SPISIMOB(3) (I/O)
                GPIO52           EQEP1I (I/O)   EM1A10 (O)     EM2D9 (I/O)  OUTPUTXBAR3 (O)   SPICLKC (I/O)   SD1_D4 (I)  SPISOMIB(3) (I/O)
                GPIO53          SPISIMOA (I/O)  EM1A11 (O)     EM2D8 (I/O)  OUTPUTXBAR4 (O)   SPISTEC (I/O)   SD1_C4 (I)  SPICLKB(3) (I/O)
                GPIO54          SPISOMIA (I/O)  EM1A12 (O)     EM2D7 (I/O)       EQEP3A (I)    SCITXDB (O)    SD2_D1 (I)  SPISTEB(3) (I/O)
                GPIO55          SPICLKA (I/O)   EM1D31 (I/O)   EM2D6 (I/O)       EQEP3B (I)     SCIRXDB (I)   SD2_C1 (I)
                GPIO56          SPISTEA (I/O)   EM1D30 (I/O)   EM2D5 (I/O)      EQEP3S (I/O)   SCITXDC (O)    SD2_D2 (I)
                GPIO57           MCLKRA (I/O)   EM1D29 (I/O)   EM2D4 (I/O)      EQEP3I (I/O)    SCIRXDC (I)   SD2_C2 (I)
                GPIO58            MFSRA (I/O)   EM1D28 (I/O)   EM2D3 (I/O)                     SPICLKB (I/O)  SD2_D3 (I)
                GPIO59           MCLKRB (I/O)   EM1D27 (I/O)   EM2D2 (I/O)                     SPISTEB (I/O)  SD2_C3 (I)
                GPIO60            MFSRB (I/O)   EM1D26 (I/O)   EM2D1 (I/O)                    SPISIMOB (I/O)  SD2_D4 (I)
                GPIO61            SCIRXDC (I)   EM1D25 (I/O)   EM2D0 (I/O)                    SPISOMIB (I/O)  SD2_C4 (I)
                GPIO62           SCITXDC (O)    EM1D24 (I/O)                                    CANRXA (I)
                GPIO63                          EM1D23 (I/O)  XCLKOUT (O)                       CANTXA (O)
                GPIO64                          EM1D22 (I/O)                                    SCIRXDA (I)
                GPIO65                          EM1D21 (I/O)                                   SCITXDA (O)
                GPIO66                          EM1D20 (I/O)                                    SDAB (I/OD)
                GPIO67                          EM1D19 (I/O)
                GPIO68                          EM1D18 (I/O)                CANRXA (I)        SCLB (I/OD)                 SPISIMOC(3) (I/O)
                GPIO69                          EM1D17 (I/O)                CANTXA (O)        SCITXDB (O)                 SPISOMIC(3) (I/O)
                GPIO70                          EM1D16 (I/O)                CANTXB (O)        SCIRXDB (I)                 SPICLKC(3) (I/O)
                GPIO71                          EM1D15 (I/O)                CANRXB (I)        SCITXDC (O)                 SPISTEC(3) (I/O)
                GPIO72                          EM1D14 (I/O)                                  SCIRXDC (I)
                GPIO73                          EM1D13 (I/O)
                GPIO74                          EM1D12 (I/O)                                  SCITXDD (O)
                GPIO75                          EM1D11 (I/O)                                  SCIRXDD (I)
                GPIO76                          EM1D10 (I/O)                                   EQEP2A (I)
                GPIO77                          EM1D9 (I/O)                                    EQEP2B (I)
                GPIO78                          EM1D8 (I/O)                                   EQEP2S (I/O)
                GPIO79                          EM1D7 (I/O)                                   EQEP2I (I/O)
                GPIO80                          EM1D6 (I/O)
                GPIO81                          EM1D5 (I/O)
                GPIO82                          EM1D4 (I/O)
                GPIO83                          EM1D3 (I/O)
                GPIO84                          EM1D2 (I/O)
                GPIO85                          EM1D1 (I/O)
                GPIO86
                GPIO87                          EM1D0 (I/O)    EM1CAS (O)   SCITXDA (O)         MDXB (O)                    MDXA (O)
                GPIO88                          EM1A13 (O)     EM1RAS (O)   SCIRXDA (I)          MDRB (I)                    MDRA (I)
                GPIO89                          EM1A14 (O)    EM1DQM0 (O)   SCITXDB (O)       MCLKXB (I/O)                MCLKXA (I/O)
                                                EM1A15 (O)    EM1DQM1 (O)   SCIRXDB (I)        MFSXB (I/O)                 MFSXA (I/O)
                                                EM1A16 (O)
                                                                                              SCITXDC (O)

(3) High-Speed SPI-enabled GPIO mux option. This pin mux option is required when using the SPI in High-Speed Mode (HS_MODE = 1 in
      SPICCR). This mux option is still available when not using the SPI in High-Speed Mode (HS_MODE = 0 in SPICCR).

40  Terminal Configuration and Functions                                                Copyright 20132015, Texas Instruments Incorporated

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                                        Table 4-4. GPIO Muxed Pins(1)(2) (continued)

                                                               GPIO Mux Selection

GPIO Index    0, 4, 8, 12  1                           2    3                      5          6          7                 15
               00b, 01b,                                                                                                  11b
GPyGMUXn.      10b, 11b                                00b                               01b                              11b
   GPIOz =
                   00b     01b                         10b  11b            01b           10b             11b         USB0PFLT
GPyMUXn.                                                                                                            USB0EPEN
   GPIOz =  GPIO90
            GPIO91
            GPIO92                      EM1A17 (O)          EM1DQM2 (O)                  SCIRXDC (I)
            GPIO93                      EM1A18 (O)          EM1DQM3 (O)                  SDAA (I/OD)
            GPIO94                      EM1A19 (O)           EM1BA1 (O)                  SCLA (I/OD)
            GPIO95                                           EM1BA0 (O)                  SCITXDD (O)
            GPIO96                                                                       SCIRXDD (I)
            GPIO97
            GPIO98         SDAA (I/OD)                      EM2DQM1 (O)     EQEP1A (I)   SPISIMOC (I/O)
            GPIO99         SCLA (I/OD)                      EM2DQM0 (O)     EQEP1B (I)   SPISOMIC (I/O)
            GPIO100                                                        EQEP1S (I/O)  SPICLKC (I/O)
            GPIO101                                            EM2A0 (O)   EQEP1I (I/O)  SPISTEC (I/O)
            GPIO102                                            EM2A1 (O)    EQEP2A (I)
            GPIO103                                            EM2A2 (O)    EQEP2B (I)    SCITXDD (O)
            GPIO104                                            EM2A3 (O)   EQEP2S (I/O)    SCIRXDD (I)
            GPIO105                                            EM2A4 (O)   EQEP2I (I/O)   SCITXDC (O)
            GPIO106                                            EM2A5 (O)    EQEP3A (I)     SCIRXDC (I)
            GPIO107                                            EM2A6 (O)    EQEP3B (I)
            GPIO108                                            EM2A7 (O)   EQEP3S (I/O)
            GPIO109                                            EM2A8 (O)   EQEP3I (I/O)
            GPIO110                                            EM2A9 (O)
            GPIO111                                           EM2A10 (O)
            GPIO112                                           EM2A11 (O)
            GPIO113                                           EM2WAIT (I)
            GPIO114                                           EM2BA0 (O)
            GPIO115                                           EM2BA1 (O)
            GPIO116                                           EM2CAS (O)
            GPIO117                                           EM2RAS (O)
            GPIO118                                           EM2CS0 (O)
            GPIO119                                           EM2CS2 (O)
            GPIO120                                         EM2SDCKE (O)
            GPIO121                                           EM2CLK (O)
            GPIO122                                          EM2RNW (O)
            GPIO123                                           EM2WE (O)
            GPIO124                                            EM2OE (O)
            GPIO125
            GPIO126                                                                      SPISIMOC (I/O)  SD1_D1 (I)
            GPIO127                                                                      SPISOMIC (I/O)  SD1_C1 (I)
            GPIO128                                                                      SPICLKC (I/O)   SD1_D2 (I)
            GPIO129                                                                      SPISTEC (I/O)   SD1_C2 (I)
            GPIO130                                                                                      SD1_D3 (I)
            GPIO131                                                                       SCITXDA (O)    SD1_C3 (I)
            GPIO132                                                                        SCIRXDA (I)   SD1_D4 (I)
            GPIO133/                                                                      SCITXDB (O)    SD1_C4 (I)
            AUXCLKIN                                                                       SCIRXDB (I)   SD2_D1 (I)
            GPIO134                                                                        SCIRXDC (I)   SD2_C1 (I)
            GPIO135                                                                       SCITXDC (O)    SD2_D2 (I)
            GPIO136
            GPIO137                                                                                      SD2_C2 (I)
            GPIO138
            GPIO139                                                                                      SD2_D3 (I)
            GPIO140                                                                                      SD2_C3 (I)
                                                                                                         SD2_D4 (I)
                                                                                                         SD2_C4 (I)

Copyright 20132015, Texas Instruments Incorporated                                    Terminal Configuration and Functions  41

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015                                                                11b
                                                                                                                11b
                                          Table 4-4. GPIO Muxed Pins(1)(2) (continued)

                                                  GPIO Mux Selection

    GPIO Index  0, 4, 8, 12  1            2    3                      5                      6  7

    GPyGMUXn.   00b, 01b,                 00b                                           01b
       GPIOz =  10b, 11b

    GPyMUXn.    00b          01b          10b  11b  01b                                 10b     11b
     GPIOz =

                GPIO141                                                     SCIRXDD (I)
                                                                            SCITXDD (O)
                GPIO142

                GPIO143

                GPIO144

                GPIO145      EPWM1A (O)

                GPIO146      EPWM1B (O)

                GPIO147      EPWM2A (O)

                GPIO148      EPWM2B (O)

                GPIO149      EPWM3A (O)

                GPIO150      EPWM3B (O)

                GPIO151      EPWM4A (O)

                GPIO152      EPWM4B (O)

                GPIO153      EPWM5A (O)

                GPIO154      EPWM5B (O)

                GPIO155      EPWM6A (O)

                GPIO156      EPWM6B (O)

                GPIO157      EPWM7A (O)

                GPIO158      EPWM7B (O)

                GPIO159      EPWM8A (O)

                GPIO160      EPWM8B (O)

                GPIO161      EPWM9A (O)

                GPIO162      EPWM9B (O)

                GPIO163      EPWM10A (O)

                GPIO164      EPWM10B (O)

                GPIO165      EPWM11A (O)

                GPIO166      EPWM11B (O)

                GPIO167      EPWM12A (O)

                GPIO168      EPWM12B (O)

42  Terminal Configuration and Functions                                    Copyright 20132015, Texas Instruments Incorporated

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4.5.2 Input X-BAR

         The Input X-BAR is used to route any GPIO input to the ADC, eCAP, and ePWM peripherals as well as to
         external interrupts (XINT) (see Figure 4-7). Table 4-5 shows the input X-BAR destinations. For details on
         configuring the Input X-BAR, see the "Crossbar (X-BAR)" chapter of the TMS320F2837xD Dual-Core
         Delfino Microcontrollers Technical Reference Manual (SPRUHM8).

            GPIO0    Asynchronous                      Input X-BAR         INPUT7     eCAP1
            GPIOx    Synchronous                                           INPUT8     eCAP2
                     Sync. + Qual.                                         INPUT9     eCAP3
                                                                           INPUT10    eCAP4
                                                                           INPUT11    eCAP5
                                                                           INPUT12    eCAP6

                                       INPUT14
                                          INPUT13
                                               INPUT6
                                                   INPUT5
                                                      INPUT4
                                                           INPUT3
                                                              INPUT2
                                                                   INPUT1

            CPU PIE          XINT5                                         ePWM                 TZ1,TRIP1   ePWM
              CLA            XINT4                                         X-BAR                TZ2,TRIP2  Modules
                             XINT3                                                              TZ3,TRIP3
              ADC            XINT2
                             XINT1                                                              TRIP4
                                                                                                TRIP5
                            ADCEXTSOC
                                                                                                TRIP7
                                                                                                TRIP8
                                                                                                TRIP9
                                                                                                TRIP10
                                                                                                TRIP11
                                                                                                TRIP12

                                                                                                TRIP6

                                                                                    EXTSYNCIN1  ePWM and eCAP
                                                                                    EXTSYNCIN2      Sync Chain

                                                       Output X-BAR

                                                       Figure 4-7. Input X-BAR

                    INPUT             Table 4-5. Input X-BAR Destinations
                   INPUT1
                   INPUT2                                                     DESTINATIONS
                   INPUT3           EPWM[TZ1,TRIP1], EPWM X-BAR, Output X-BAR
                   INPUT4           EPWM[TZ2,TRIP2], EPWM X-BAR, Output X-BAR
                   INPUT5           EPWM[TZ3,TRIP3], EPWM X-BAR, Output X-BAR
                   INPUT6           XINT1, EPWM X-BAR, Output X-BAR
                   INPUT7           XINT2, ADCEXTSOC, EXTSYNCIN1, EPWM X-BAR, Output X-BAR
                   INPUT8           XINT3, EPWM[TRIP6], EXTSYNCIN2, EPWM X-BAR, Output X-BAR
                   INPUT9           ECAP1
                   INPUT10          ECAP2
                   INPUT11          ECAP3
                   INPUT12          ECAP4
                   INPUT13          ECAP5
                   INPUT14          ECAP6
                                    XINT4
                                    XINT5

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4.5.3 Output X-BAR and ePWM X-BAR

         The Output X-BAR has eight outputs which can be selected on the GPIO mux as OUTPUTXBARx. The
         ePWM X-BAR has eight outputs which are connected to the TRIPx inputs of the ePWM. The sources for
         both the Output X-BAR and ePWM X-BAR are shown in Figure 4-8. For details on the Output X-BAR and
         ePWM X-BAR, see the "Crossbar (X-BAR)" chapter of the TMS320F2837xD Dual-Core Delfino
         Microcontrollers Technical Reference Manual (SPRUHM8).

    CMPSSx          CTRIPOUTH                     (Output X-BAR only)
                    CTRIPOUTL                     (ePWM X-BAR only)

                    CTRIPH
                    CTRIPL

    ePWM and eCAP   EXTSYNCOUT                    Output                 OUTPUT1  GPIO
        Sync Chain                                X-BAR                  OUTPUT2  Mux
                    ADCSOCAO                                             OUTPUT3
       ADCSOCAO                                                          OUTPUT4
        Select Ckt  ADCSOCBO
                                                                         OUTPUT5
       ADCSOCBO     ECAPxOUT                                             OUTPUT6
        Select Ckt  EVT1
                    EVT2                                                 OUTPUT7
           eCAPx    EVT3                                                 OUTPUT8
                    EVT4
           ADCx                                                          TRIP4
                                                                         TRIP5
                    INPUT1                        ePWM                                All
                    INPUT2                        X-BAR                  TRIP7     ePWM
                    INPUT3                                               TRIP8    Modules
                    INPUT4                                               TRIP9
    Input X-Bar     INPUT5                                               TRIP10
                    INPUT6                                               TRIP11
                                                                         TRIP12
                    OTHER DESTINATIONS
                    (see Input X-BAR)

                    FLT1.COMPH                    X-BAR Flags
                    FLT1.COMPL                       (shared)

    SDFMx

                    FLT4.COMPH
                    FLT4.COMPL

                    Figure 4-8. Output X-BAR and ePWM X-BAR

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4.5.4 USB Pin Muxing

         Table 4-6 shows assignment of the alternate USB function mapping. These can be configured with the
         GPBAMSEL register.

             GPIO   Table 4-6. Alternate USB Function                                 USB FUNCTION
            GPIO42                                                                         USB0DM
            GPIO43                 GPBAMSEL SETTING                                        USB0DP
                                    GPBAMSEL[10] = 1b
                                    GPBAMSEL[11] = 1b

4.5.5 High-Speed SPI Pin Muxing

         The SPI module on this device has a high-speed mode. To achieve the highest possible speed, a special
         GPIO configuration is used on a single GPIO mux option for each SPI. These GPIOs may also be used by
         the SPI when not in high-speed mode (HS_MODE = 0).

         To select the mux options that enable the SPI high-speed mode, configure the GPyGMUX and GPyMUX
         registers as shown in Table 4-7.

                    Table 4-7. GPIO Configuration for High-Speed SPI

             GPIO   SPI SIGNAL                                                        MUX CONFIGURATION

            GPIO58   SPISIMOA                          SPIA  GPBGMUX2[21:20]=11b      GPBMUX2[21:20]=11b
            GPIO59   SPISOMIA                          SPIB  GPBGMUX2[23:22]=11b      GPBMUX2[23:22]=11b
            GPIO60    SPICLKA                          SPIC  GPBGMUX2[25:24]=11b      GPBMUX2[25:24]=11b
            GPIO61    SPISTEA                                GPBGMUX2[27:26]=11b      GPBMUX2[27:26]=11b

            GPIO63   SPISIMOB                                GPBGMUX2[31:30]=11b      GPBMUX2[31:30]=11b
            GPIO64   SPISOMIB                                 GPCGMUX1[1:0]=11b        GPCMUX1[1:0]=11b
            GPIO65    SPICLKB                                 GPCGMUX1[3:2]=11b        GPCMUX1[3:2]=11b
            GPIO66    SPISTEB                                 GPCGMUX1[5:4]=11b        GPCMUX1[5:4]=11b

            GPIO69   SPISIMOC                                GPCGMUX1[11:10]=11b      GPCMUX1[11:10]=11b
            GPIO70   SPISOMIC                                GPCGMUX1[13:12]=11b      GPCMUX1[13:12]=11b
            GPIO71    SPICLKC                                GPCGMUX1[15:14]=11b      GPCMUX1[15:14]=11b
            GPIO72    SPISTEC                                GPCGMUX1[17:16]=11b      GPCMUX1[17:16]=11b

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5 Specifications

5.1 Absolute Maximum Ratings(1)(2)

over operating free-air temperature range (unless otherwise noted)

                                                                                         MIN                   MAX UNIT

                                VDDIO with respect to VSS                                0.3                  4.6
                                VDD3VFL with respect to VSS
Supply voltage                  VDDOSC with respect to VSS                               0.3                  4.6    V
                                VDD with respect to VSS
Analog voltage                  VDDA with respect to VSSA                                0.3                  4.6
Input voltage                   VIN (3.3 V)
Output voltage                  VO                                                       0.3                  1.5
                                Digital input (per pin), IIK (VIN < VSS or VIN > VDDIO)
Input clamp current             Analog input (per pin), IIKANALOG                        0.3                  4.6    V
                                (VIN < VSSA or VIN > VDDA)
Output current                  Total for all inputs, IIKTOTAL                           0.3                  4.6    V
Free-Air temperature            (VIN < VSS/VSSA or VIN > VDDIO/VDDA)
Operating junction temperature  Digital output (per pin), IOUT                           0.3                  4.6    V
Storage temperature(3)          TA
                                TJ                                                       20                   20
                                Tstg
                                                                                         20                   20     mA

                                                                                         20                   20

                                                                                         20                   20     mA

                                                                                         40                   125    C

                                                                                         40                   150    C

                                                                                         65                   150    C

(1) Stresses beyond those listed under absolute maximum ratings may cause permanent damage to the device. These are stress ratings
      only, and functional operation of the device at these or any other conditions beyond those indicated under Section 5.3 is not implied.
      Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

(2) All voltage values are with respect to VSS, unless otherwise noted.
(3) Long-term high-temperature storage or extended use at maximum temperature conditions may result in a reduction of overall device life.

      For additional information, see the IC Package Thermal Metrics Application Report (SPRA953).

5.2 ESD Ratings

TMS320F2837xD in 337-ball ZWT package                                                                          VALUE  UNIT
                                                                                                               2000    V
                                       Human body model (HBM), per  All pins                                    500    V
                                       AEC Q100-002(1)                                                          750    V
                                                                    All pins
V(ESD) Electrostatic discharge         Charged device model (CDM),  Corner balls on 337-ball ZWT:              2000
                                       per AEC Q100-011             A1, A19, W1, W19                            500
                                                                                                                750
TMS320F2837xD in 176-pin PTP package   Human body model (HBM), per  All pins
V(ESD) Electrostatic discharge         AEC Q100-002(1)                                                         2000
                                                                    All pins                                    500
                                       Charged device model (CDM),  Corner pins on 176-pin PTP:                 750
                                       per AEC Q100-011             1, 44, 45, 88, 89, 132, 133, 176

TMS320F2837xD in 100-pin PZP package   Human body model (HBM), per  All pins
V(ESD) Electrostatic discharge         AEC Q100-002(1)
                                                                    All pins
                                       Charged device model (CDM),  Corner pins on 100-pin PZP:
                                       per AEC Q100-011             1, 25, 26, 50, 51, 75, 76, 100

(1) AEC Q100-002 indicates HBM stressing is done in accordance with the ANSI/ESDA/JEDEC JS-001 specification.

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5.3 Recommended Operating Conditions

                                                                                          MIN             NOM     MAX UNIT

Device supply voltage, I/O, VDDIO(1)                                                      3.14            3.3     3.47 V
Device supply voltage, VDD
Supply ground, VSS                                                                        1.14            1.2     1.26 V
Analog supply voltage, VDDA
Analog ground, VSSA                                                                                            0                      V

Junction temperature, TJ                                                                  3.14            3.3     3.47 V

                                                                                                               0                      V

                                                       T version                          40                     105
                                                       S version(2)
                                                       Q version (Q100 qualification)(2)  40                     125 C

                                                                                          40                     150

Free-Air temperature, TA                               Q version (Q100 qualification)     40                     125 C

(1) VDDIO, VDD3VFL, and VDDOSC should be maintained within 0.3 V of each other.
(2) Operation above TJ = 105C for extended duration will reduce the lifetime of the device. See the Calculating Useful Lifetimes of

      Embedded Processors Application Report (SPRABX4) for more information.

5.4 Electrical Characteristics

over recommended operating conditions (unless otherwise noted)

                          PARAMETER                                 TEST                           MIN    TYP     MAX UNIT
                                                               CONDITIONS                 VDDIO * 0.8
                                                                                          VDDIO 0.2     120
VOH         High-level output voltage                          IOH = IOH MIN                              150               V
                                                               IOH = 100 A                           4          0.4

VOL         Low-level output voltage                           IOL = IOL MAX              VDDIO * 0.7                       V
                                                               IOL = 100 A                          2.0          0.2

IOH         High-level output source current for all output                                 VSS 0.3                     mA
            pins                                                                                                    4 mA

IOL         Low-level output sink current for all output pins

                                       GPIO0GPIO7,

VIH         High-level input voltage GPIO42GPIO43,                                                               VDDIO + 0.3         V

            (3.3 V)                    GPIO46GPIO47

                                       All other pins                                                             VDDIO + 0.3
                                                                                                                             0.8 V
VIL         Low-level input voltage (3.3 V)
Ipulldown
Ipullup     Input current              Digital inputs with     VDDIO = 3.3 V                                                          A
                                       pulldown (1)            VIN = VDDIO
ILEAK                                                          VDDIO = 3.3 V
            Input current              Digital inputs with     VIN = 0 V                                                              A
                                       pullup enabled(1)       Pullups disabled
                                                               0 V  VIN  VDDIO
                                       Digital                                                                         2
                                                               0 V  VIN  VDDA
            Pin leakage                Analog (except                                                                  2 A
                                       ADCINB0 or
                                       DACOUTx)                                                           2       11 (2)

                                       ADCINB0

                                       DACOUTx                                                            66

CI          Input capacitance                                                                             2                           pF

(1) See Table 4-2 for a list of pins with a pullup or pulldown.
(2) The MAX input leakage shown on ADCINB0 is at high temperature.

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5.5 Power Consumption Summary

         Current values listed in this section are representative for the test conditions given and not the absolute
         maximum possible. The actual device currents in an application will vary with application code and pin
         configurations. Table 5-1 shows the device current consumption at 200-MHz SYSCLK.

                          Table 5-1. Device Current Consumption at 200-MHz SYSCLK

          MODE                          TEST CONDITIONS                    IDD          IDDIO (1)         IDDA          IDD3VFL
                                                                   TYP(2) MAX (3)  TYP (2) MAX(3)  TYP (2) MAX(3)  TYP (2) MAX(3)
Operational                Code is running out of RAM.(4)        325 mA 440 mA    30 mA           13 mA 20 mA     33 mA 40 mA
(RAM)                      All I/O pins are left unconnected.
                           Peripherals not active have their     105 mA 210 mA     3 mA 10 mA     10 A 150 A    10 A 150 A
IDLE
                                clocks disabled.
                           FLASH is read and in active state.
                           XCLKOUT is enabled at SYSCLK/4.

                           Both CPU1 and CPU2 are in IDLE
                                mode.

                           Flash is powered down.
                           XCLKOUT is turned off.

STANDBY                   Both CPU1 and CPU2 are in             30 mA 135 mA     3 mA 10 mA      5 A 150 A 10 A 150 A
                                STANDBY mode.

                           Flash is powered down.

                           XCLKOUT is turned off.

HALT (5)                   CPU1 watchdog is running.             1.5 mA 110 mA 750 A  2 mA       5 A 150 A 10 A 150 A
                           Flash is powered down.
                           XCLKOUT is turned off.

HIBERNATE (6)             CPU1.M0 and CPU1.M1 RAMs are in       300 A  4 mA 750 A   2 mA       5 A 75 A      1 A 50 A
                                low-power data retention mode.

                           CPU2.M0 and CPU2.M1 RAMs are in
                                low-power data retention mode.

Flash                      CPU1 is running from RAM.             242 mA 360 mA    3 mA 10 mA 10 A 150 A 53 mA 65 mA
Erase/Program             CPU2 is running from Flash.
                           All I/O pins are left unconnected.
                           Peripheral clocks are disabled.
                           CPU1 is performing Flash Erase and

                                Programming.
                           CPU2 is accessing Flash locations to

                                keep bank active.
                           XCLKOUT is turned off.

(1) IDDIO current is dependent on the electrical loading on the I/O pins.
(2) TYP: Vnom, 30C
(3) MAX: Vmax, 125C
(4) The following is executed in a loop on CPU1:

       All of the communication peripherals are exercised in loop-back mode: CAN-A to CAN-B; SPI-A to SPI-C; SCI-A to SCI-D; I2C-A to
           I2C-B; McBSP-A to McBSP-B; USB

       SDFM1 to SDFM4 active
       ePWM1 to ePWM12 generate 400-kHz PWM output on 24 pins
       CPU TIMERs active
       DMA does 32-bit burst transfers
       CLA1 does multiply-accumulate tasks
       All ADCs perform continuous conversion
       All DACs ramp voltage up/down at 150 kHz
       CMPSS1 to CMPSS8 active
      The following is executed in a loop on CPU2:
       CPU TIMERs active
       CLA1 does multiply-accumulate tasks
       VCU does complex multiply/accumulate with parallel load
       TMU calculates a cosine
       FPU does multiply/accumulate with parallel load
(5) CPU2 must go into IDLE mode before CPU1 enters HALT mode.
(6) CPU2 must go into reset/IDLE/STANDBY mode before CPU1 enters HIBERNATE mode.

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5.5.1 Current Consumption Graphs

         Figure 5-1 and Figure 5-2 are a typical representation of the relationship between frequency and current
         consumption/power on the device. The operational test from Table 5-1 was run across frequency at Vmax
         and high temperature. Actual results will vary based on the system implementation and conditions.

                         0.5

                         0.45

                         0.4

                         0.35

                         0.3

            Current (A)  0.25

                         0.2

                         0.15

                         0.1

                         0.05

                         0
                               10 20 30 40 50 60 70 80 90 100 110 120 130 140 150 160 170 180 190 200

                                                            SYSCLK (MHz)

                                                       VDD  VDDIO  VDDA   VDD3VFL

                               Figure 5-1. Operational Current Versus Frequency

            Power (W)      1
                         0.9
                         0.8
                         0.7
                         0.6
                         0.5
                         0.4
                         0.3
                         0.2
                         0.1

                           0
                                 10 20 30 40 50 60 70 80 90 100 110 120 130 140 150 160 170 180 190 200

                                                                                        SYSCLK (MHz)

                                                                                                      Power

                                                        Figure 5-2. Power Versus Frequency

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    Leakage current will increase with operating temperature in a nonlinear manner. The difference in VDD
    current between TYP and MAX conditions can be seen in Figure 5-3. The current consumption in HALT
    mode is primarily leakage current as there is no active switching if the internal oscillator has been powered
    down.

    Figure 5-3 shows the typical leakage current across temperature. The device was placed into HALT mode
    under nominal voltage conditions.

                    Figure 5-3. IDD Leakage Current Versus Temperature

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                                                                              SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015

5.5.2 Reducing Current Consumption

         The F2837xD devices provide some methods to reduce the device current consumption:
          Any one of the four low-power modes--IDLE, STANDBY, HALT, and HIBERNATE--could be entered

             during idle periods in the application.
          The flash module may be powered down if the code is run from RAM.
          Disable the pullups on pins that assume an output function.
          Each peripheral has an individual clock-enable bit (PCLKCRx). Reduced current consumption may be

             achieved by turning off the clock to any peripheral that is not used in a given application. Table 5-2
             indicates the typical current reduction that may be achieved by disabling the clocks using the
             PCLKCRx register.

            Table  5-2. Current on VDD Supply          by                             Various
                       Peripherals (at 200 MHz)
                                                       (1)

                      PERIPHERAL                         IDD CURRENT
                       MODULE (2)                      REDUCTION (mA)
                           ADC (3)
                            CAN                                  3.3
                            CLA                                  3.3
                        CMPSS (3)                                1.4
                       CPUTIMER                                  1.4
                           DAC (3)                               0.3
                            DMA                                  0.6
                           eCAP                                  2.9
                           EMIF1                                 0.6
                           EMIF2                                 2.9
                                                                 2.6
                 ePWM1 to ePWM4(4)                               4.5
                ePWM5 to ePWM12(4)                               1.7
                                                                 1.7
                        HRPWM (4)                                1.3
                             I2C                                 1.6
                                                                 0.9
                          McBSP                                    2
                             SCI                                 0.5
                                                                 7.3
                           SDFM                                 23.8
                             SPI
                            uPP

            USB and AUXPLL at 60 MHz

            (1) At Vmax and 125C.
            (2) All peripherals are disabled upon reset. Use the PCLKCRx register

                  to individually enable peripherals. For peripherals with multiple
                  instances, the current quoted is for a single module.
            (3) This number represents the current drawn by the digital portion of
                  the ADC, CMPSS, and DAC modules.
            (4) The ePWM is at /2 of SYSCLK.

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5.6 Thermal Resistance Characteristics

5.6.1 ZWT Package

                                                                               C/W (1)  AIR FLOW (lfm)(2)

RJC                    Junction-to-case thermal resistance                     8.3       N/A
RJB                    Junction-to-board thermal resistance
RJA (High k PCB)       Junction-to-free air thermal resistance                 11.6      N/A

                                                                               21.5                 0

                                                                               19.0      150

RJMA                   Junction-to-moving air thermal resistance               17.8      250

                                                                               16.5      500

                                                                               0.2                  0

PsiJT                  Junction-to-package top                                 0.3       150

                                                                               0.4       250

                                                                               0.5       500

                                                                               11.4                 0

PsiJB                  Junction-to-board                                       11.3      150

                                                                               11.2      250

                                                                               11.0      500

(1) These values are based on a JEDEC-defined 2S2P system (with the exception of the Theta JC [RJC] value, which is based on a
      JEDEC-defined 1S0P system) and will change based on environment as well as application. For more information, see these
      EIA/JEDEC standards:
       JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)
       JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
       JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
       JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements

(2) lfm = linear feet per minute

5.6.2 PTP Package

                                                                               C/W (1)  AIR FLOW (lfm)(2)

RJC                    Junction-to-case thermal resistance                     6.97      N/A
RJB                    Junction-to-board thermal resistance
RJA (High k PCB)       Junction-to-free air thermal resistance                 6.05      N/A

                                                                               17.8                 0

                                                                               12.8      150

RJMA                   Junction-to-moving air thermal resistance               11.4      250

                                                                               10.1      500

                                                                               0.11                 0

PsiJT                  Junction-to-package top                                 0.24      150

                                                                               0.33      250

                                                                               0.42      500

                                                                               6.1                  0

PsiJB                  Junction-to-board                                       5.5       150

                                                                               5.4       250

                                                                               5.3       500

(1) These values are based on a JEDEC-defined 2S2P system (with the exception of the Theta JC [RJC] value, which is based on a
      JEDEC-defined 1S0P system) and will change based on environment as well as application. For more information, see these
      EIA/JEDEC standards:
       JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)
       JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
       JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
       JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements

(2) lfm = linear feet per minute

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5.6.3 PZP Package

                                                                                      C/W (1)  AIR FLOW (lfm)(2)

RJC               Junction-to-case thermal resistance                                 4.3       N/A
RJB               Junction-to-board thermal resistance
RJA (High k PCB)  Junction-to-free air thermal resistance                             5.9       N/A

                                                                                      19.1               0

                                                                                      14.3      150

RJMA              Junction-to-moving air thermal resistance                           12.8      250

                                                                                      11.4      500

                                                                                      0.03               0

PsiJT             Junction-to-package top                                             0.09      150

                                                                                      0.12      250

                                                                                      0.20      500

                                                                                      6.0                0

PsiJB             Junction-to-board                                                   5.5       150

                                                                                      5.5       250

                                                                                      5.3       500

(1) These values are based on a JEDEC-defined 2S2P system (with the exception of the Theta JC [RJC] value, which is based on a
      JEDEC-defined 1S0P system) and will change based on environment as well as application. For more information, see these
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(2) lfm = linear feet per minute

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5.7 System

5.7.1 Power Sequencing

         An external power supply must be used to supply 3.3 V to VDDIO, VDD3VFL, VDDOSC, and VDDA and to
         provide 1.2 V to VDD. The internal VREG is not supported; therefore, the VREGENZ pin must be tied high
         to 3.3 V. The supplies should ramp to full rail within 10 ms. Table 5-3 shows the supply ramp rate.

                    Table 5-3. Supply Ramp Rate

                                                                           MIN  MAX UNIT

Supply ramp rate    VDDIO, VDD, VDDA, VDD3VFL, VDDOSC with respect to VSS  330  105              V/s

    The voltage on VDDIO should be greater than VDD or no less than 0.3 V below VDD at all times. VDDIO,
    VDD3VFL, VDDOSC, and VDDA should be powered up together and be kept within 0.3 V of each other during
    operation. Before powering the device, no voltage larger than 0.3 V above VDDIO should be applied to any
    digital pin, and no voltage larger than 0.3 V above VDDA should be applied to any analog pin.

    An internal power-on-reset (POR) circuit holds the device in reset and keeps the I/Os in a high-impedance
    state during power up. External supply voltage supervisors (SVS) can be used to monitor the voltage on
    the 3.3-V and 1.2-V rails and drive XRS low should supplies fall outside operational specifications.

5.7.2 Reset Timing

         XRS is the device reset pin. It functions as an input and open-drain output. The device has a built-in
         power-on reset (POR). During power up, the POR circuit drives the XRS pin low. A watchdog or NMI
         watchdog reset also drives the pin low. An external circuit may drive the pin to assert a device reset.

         A resistor with a value from 2.2 k to 10 k should be placed between XRS and VDDIO. A capacitor should
         be placed between XRS and VSS for noise filtering; the capacitance should be 100 nF or smaller. These
         values will allow the watchdog to properly drive the XRS pin to VOL within 512 OSCCLK cycles when the
         watchdog reset is asserted. Figure 5-4 shows the recommended reset circuit.

                                                  VDDIO

                                                         2.2 kW 10 kW

                    XRS

                                                         100 nF

                    Figure 5-4. Reset Circuit

54  Specifications                                                Copyright 20132015, Texas Instruments Incorporated

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5.7.2.1 Reset Sources

         The following reset sources exist on this device: XRS, WDRS, NMIWDRS, SYSRS, SCCRESET, and
         HIBRESET. See the "Reset Signals" table in the "System Control" chapter of the TMS320F2837xD Dual-
         Core Delfino Microcontrollers Technical Reference Manual (SPRUHM8).

         The parameter th(boot-mode) must account for a reset initiated from any of these sources.

                                                             CAUTION

               Some reset sources are internally driven by the device. Some of these sources
               will drive XRS low. Use this to disable any other devices driving the boot pins.
               The SCCRESET and debugger reset sources do not drive XRS; therefore, the
               pins used for boot mode should not be actively driven by other devices in the
               system. The boot configuration has a provision for changing the boot pins in
               OTP; for more details, see the TMS320F2837xD Dual-Core Delfino
               Microcontrollers Technical Reference Manual (SPRUHM8).

5.7.2.2 Reset Electrical Data and Timing

         Table 5-4 shows the reset (XRS) timing requirements. Table 5-5 shows the reset (XRS) switching
         characteristics. Figure 5-5 shows the power-on reset. Figure 5-6 shows the warm reset.

                               Table 5-4. Reset (XRS) Timing Requirements                  MIN                 MAX UNIT

th(boot-mode)  Hold time for boot-mode pins                                                               1.5                  ms
tw(RSL2)       Pulse duration, XRS low on warm reset
                                                                                                          3.2                  s

               Table 5-5. Reset (XRS) Switching Characteristics

over recommended operating conditions (unless otherwise noted)

               PARAMETER                                                              MIN  TYP                 MAX  UNIT
                                                                                                                      s
tw(RSL1)       Pulse duration, XRS driven low by device after supplies are                 100
               stable                                                                                               cycles

tw(WDRS)       Pulse duration, reset pulse generated by watchdog                           512tc(OSCCLK)

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    VDDIO, VDDA
          (3.3 V)

    VDD (1.2 V)

                                    tw(RSL1)

                    (A)                                                             Boot ROM

          XRS                                                  th(boot-mode)(B)                             User-code
                                    GPIO pins as input                                        User-code dependent
             CPU                    Boot-ROM execution starts
     Execution                                                                                        Peripheral/GPIO function
                                                                                                      Based on boot code
          Phase

    Boot-Mode
             Pins

    I/O Pins                                       GPIO pins as input (pullups are disabled)

                                                                                                                                     User-code dependent

    A. The XRS pin can be driven externally by a supervisor or an external pullup resistor, see Table 4-1. On-chip POR logic
          will hold this pin low until the supplies are in a valid range.

    B. After reset from any source (see Section 5.7.2.1), the boot ROM code samples Boot Mode pins. Based on the status
          of the Boot Mode pin, the boot code branches to destination memory or boot code function. If boot ROM code
          executes after power-on conditions (in debugger environment), the boot code execution time is based on the current
          SYSCLK speed. The SYSCLK will be based on user environment and could be with or without PLL enabled.

                                                     Figure 5-5. Power-on Reset

                                                   tw(RSL2)

             XRS         User Code                                                                                 User Code
                                                                                                    Boot ROM
             CPU                                      Boot-ROM execution starts
     Execution                                     (initiated by any reset source)            th(boot-mode)(A)
                                                                                             Peripheral/GPIO Function
          Phase          Peripheral/GPIO Function  GPIO Pins as Input               User-Code Execution Starts

    Boot-Mode
             Pins

    I/O Pins             User-Code Dependent       GPIO Pins as Input (Pullups are Disabled)

                                                                                                                                User-Code Dependent

    A. After reset from any source (see Section 5.7.2.1), the Boot ROM code samples BOOT Mode pins. Based on the
          status of the Boot Mode pin, the boot code branches to destination memory or boot code function. If Boot ROM code
          executes after power-on conditions (in debugger environment), the Boot code execution time is based on the current
          SYSCLK speed. The SYSCLK will be based on user environment and could be with or without PLL enabled.

                                                        Figure 5-6. Warm Reset

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5.7.3 Clock Specifications

5.7.3.1 Clock Sources

         Table 5-6 lists four possible clock sources. Figure 5-7 provides an overview of the device's clocking
         system.

                            Table 5-6. Possible Reference Clock Sources

CLOCK SOURCE  MODULES CLOCKED                                                         COMMENTS

INTOSC1       Can be used to provide clock for:        Internal oscillator 1.
INTOSC2 (1)    Watchdog block                         Zero-pin overhead 10-MHz internal oscillator.
               Main PLL
               CPU-Timer 2                            Internal oscillator 2.
                                                       Zero-pin overhead 10-MHz internal oscillator.
              Can be used to provide clock for:
               Main PLL
               Auxiliary PLL
               CPU-Timer 2

XTAL          Can be used to provide clock for:        External crystal or resonator connected between the X1 and X2 pins
               Main PLL                               or single-ended clock connected to the X1 pin.
               Auxiliary PLL
               CPU-Timer 2

AUXCLKIN      Can be used to provide clock for:        Single-ended 3.3-V level clock source. GPIO133/AUXCLKIN pin
               Auxiliary PLL                          should be used to provide the input clock.
               CPU-Timer 2

(1) On reset, internal oscillator 2 (INTOSC2) is the default clock source for both system PLL (OSCCLK) and auxiliary PLL (AUXOSCCLK).

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INTOSC1                                                                                                   WDCLK          To watchdog timers
INTOSC2
X1 (XTAL)           CLKSRCCTL1                                SYSPLLCTL1 SYSCLKDIVSEL

                    OSCCLK                                                  SYSCLK                        PLLSYSCLK      To GS RAMs, GPIOs,
                                                                             Divider                                       NMIWDs, and IPC
                                     System PLL PLLRAWCLK

                                                              CPU1.SYSCLK                CPU1             CPU1.CPUCLK    To local memories

                                                              CPU2.SYSCLK                CPU2             CPU2.CPUCLK    To local memories

                                                                                                          CPU1.SYSCLK    To ePIEs, LS RAMs,
                                                                                                          CPU2.SYSCLK    CLA message RAMs,

                                                                                                                               and DCSMs

                                                              One per SYSCLK peripheral

                                                              CPU1.PCLKCRx               CPUSELx

                                                                                                          PERx.SYSCLK    To peripherals

                                                              CPU2.PCLKCRx

                                                              One per LSPCLK peripheral

                                          LOSPCP              CPU1.PCLKCRx               CPUSELx
                                             LSP
                                                                                                          PERx.LSPCLK    To SCIs, SPIs, and
                                           Divider                                                                             McBSPs

                                         EPWMCLKDIV           CPU2.PCLKCRx
                                     PLLSYSCLK /1
                                                                           One per ePWM
                                                          /2
                                                              CPU1.PCLKCRx               CPUSELx

                                                                                                          EPWMCLK        To ePWMs

                                                              CPU2.PCLKCRx
                                                                               HRPWM

                                                              CPU1.PCLKCRx

                                                                                                          HRPWMCLK       To HRPWM Registers

                                                                          One per CAN module
                                                              CPUSELx

                                                                                              CLKSRCCTL2

                                                                                                          CAN Bit Clock  To CANs

AUXCLKIN

           CLKSRCCTL2                                             AUXPLLCTL1 AUXCLKDIVSEL
                          AUXOSCCLK
                                                                                         AUXCLK           AUXPLLCLK      To USB bit clock
                                                                                          Divider
                                     Auxiliary PLL  AUXPLLRAWCLK

                                     Figure 5-7. Clocking System

58  Specifications                                                                    Copyright 20132015, Texas Instruments Incorporated

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5.7.3.2 Clock Frequencies, Requirements, and Characteristics

         This section provides the frequencies and timing requirements of the input clocks, PLL lock times,
         frequencies of the internal clocks, and the frequency and switching characteristics of the output clock.

5.7.3.2.1 Input Clock Frequency and Timing Requirements, PLL Lock Times

         Table 5-7 shows the frequency requirements for the input clocks. Table 5-16 shows the crystal equivalent
         series resistance requirements. Table 5-8 shows the X1 input level characteristics when using an external
         clock source. Table 5-9 and Table 5-10 show the timing requirements for the input clocks. Table 5-11
         shows the PLL lock times for the Main PLL and the USB PLL.

                                               Table 5-7. Input Clock Frequency                      MIN MAX UNIT

f(XTAL)     Frequency, X1/X2, from external crystal or resonator                                     10              20 MHz
f(X1)       Frequency, X1, from external oscillator (PLL enabled)
f(AUXI)     Frequency, X1, from external oscillator (PLL disabled)                                   2               20 MHz
            Frequency, AUXCLKIN, from external oscillator
                                                                                                     2               100 MHz

                                                                                                     2               60 MHz

         Table 5-8. X1 Input Level Characteristics When Using an External Clock Source (Not a Crystal)

over recommended operating conditions (unless otherwise noted)

            PARAMETER                                                                 MIN                            MAX UNIT

X1 VIL      Valid low-level input voltage                                                      0.3  0.3 * VDDIO             V
X1 VIH      Valid high-level input voltage                                            0.7 * VDDIO
                                                                                                     VDDIO + 0.3             V

tf(X1)                                       Table 5-9. X1 Timing Requirements                       MIN             MAX     UNIT
tr(X1)                                                                                                                    6   ns
tw(X1L)     Fall time, X1                                                                            45%                  6   ns
tw(X1H)     Rise time, X1                                                                            45%
            Pulse duration, X1 low as a percentage of tc(X1)                                                         55%
            Pulse duration, X1 high as a percentage of tc(X1)                                                        55%

tf(AUXI)                              Table 5-10. AUXCLKIN Timing Requirements                       MIN             MAX     UNIT
tr(AUXI)                                                                                                                  6   ns
tw(AUXL)    Fall time, AUXCLKIN                                                                      45%                  6   ns
tw(AUXH)    Rise time, AUXCLKIN                                                                      45%
            Pulse duration, AUXCLKIN low as a percentage of tc(XCI)                                                  55%
            Pulse duration, AUXCLKIN high as a percentage of tc(XCI)                                                 55%

                                                       Table 5-11. PLL Lock Times

                                                                     MIN                             NOM MAX UNIT

t(PLL)      Lock time, Main PLL (X1, from external oscillator)                        50 s + 2500 * tc(OSCCLK) (1)             s
t(USB)      Lock time, USB PLL (AUXCLKIN, from external oscillator)
                                                                                      50 s + 2500 * tc(OSCCLK) (1)             s

(1) The PLL lock time here includes the two required PLL lock sequences. Cycle count includes code execution of the PLL initialization
      routine, which could vary depending on compiler optimizations and flash wait states.

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5.7.3.2.2 Internal Clock Frequencies
         Table 5-12 provides the clock frequencies for the internal clocks.

                                  Table 5-12. Internal Clock Frequencies

                                                                 MIN                      NOM       MAX     UNIT
                                                                                                     200    MHz
f(SYSCLK)        Frequency, device (system) clock                2                                   500     ns

tc(SYSCLK)       Period, device (system) clock                   5                                   400    MHz

f(PLLRAWCLK)     Frequency, system PLL output (before SYSCLK     120
                 divider)

f(AUXPLLRAWCLK)  Frequency, auxiliary PLL output (before AUXCLK  120                                400 MHz
                 divider)
                                                                                                     60 MHz
f(AUXPLL)        Frequency, AUXPLLCLK                            60                                 200 MHz
f(PLL)           Frequency, PLLSYSCLK                             2                                 200 MHz
f(LSP)           Frequency, LSPCLK(1)                             2                                 500 ns
tc(LSPCLK)       Period, LSPCLK                                   5
                 Frequency, OSCCLK (INTOSC1 or INTOSC2 or                     See respective clock  100 MHz
f(OSCCLK)        XTAL or X1)                                                                        100 MHz
                 Frequency, EPWMCLK(2)                           60
f(EPWM)          Frequency, HRPWMCLK
f(HRPWM)

(1) Lower LSPCLK will reduce device power consumption. The default at reset is SYSCLK/4.
(2) For SYSCLK above 100 MHz, the EPWMCLK must be half of SYSCLK.

5.7.3.2.3 Output Clock Frequency and Switching Characteristics

         Table 5-13 provides the frequency of the output clock. Table 5-14 shows the switching characteristics of
         the output clock, XCLKOUT.

                                  Table 5-13. Output Clock Frequency

f(XCO)        Frequency, XCLKOUT                                                                    MIN MAX UNIT
                                                                                                                   50 MHz

                 Table 5-14. XCLKOUT Switching Characteristics (PLL Bypassed or Enabled)(1)(2)

over recommended operating conditions (unless otherwise noted)

                                  PARAMETER                                               MIN       MAX     UNIT
                                                                                                             ns
tf(XCO)          Fall time, XCLKOUT                                                       H2            5   ns
tr(XCO)          Rise time, XCLKOUT                                                       H2            5   ns
tw(XCOL)         Pulse duration, XCLKOUT low                                                        H+2      ns
tw(XCOH)         Pulse duration, XCLKOUT high                                                       H+2

(1) A load of 40 pF is assumed for these parameters.
(2) H = 0.5tc(XCO)

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5.7.3.3 Input Clocks and PLLs

         In addition to the internal 0-pin oscillators, multiple external clock source options are available. Figure 5-8
         shows the recommended methods of connecting crystals, resonators, and oscillators to pins X1/X2 (also
         referred to as XTAL) and AUXCLKIN.

                                 X1 vssosc X2                                                         X1 vssosc X2

                                                                                      RESONATOR

                  CRYSTAL

RD          C L2           C L1

                                 X1 vssosc X2                                                    GPIO133/AUXCLKIN
                                                     NC

                  3.3V     CLK                                                        3.3V       CLK

                  VDD            OUT                                                  VDD        OUT

                                                  GND                                                                 GND
                        3.3V OSCILLATOR                                                     3.3V OSCILLATOR

                           Figure 5-8. Connecting Input Clocks to a 2837xD Device

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5.7.3.4 Crystal Oscillator

         When using a quartz crystal, it may be necessary to include a damping resistor (RD) in the crystal circuit to
         prevent over-driving the crystal (drive level can be found in the crystal data sheet). In higher-frequency
         applications (10 MHz or greater), RD is generally not required. If a damping resistor is required, RD should
         be as small as possible because the size of the resistance affects start-up time (smaller RD = faster start-
         up time). It is recommended that the crystal manufacturer characterize the crystal with the application
         board. Table 5-15 shows the crystal oscillator parameters. Table 5-16 shows the crystal equivalent series
         resistance (ESR) requirements. Table 5-17 shows the crystal oscillator electrical characteristics.

                                             Table 5-15. Crystal Oscillator Parameters

                                                                                                      MIN MAX UNIT

CL1, CL2          Load capacitance                                                                               12  24 pF
C0                Crystal shunt capacitance
                                                                                                                     7 pF

                  Table 5-16. Crystal Equivalent Series Resistance (ESR) Requirements(1)(2)

                  CRYSTAL FREQUENCY (MHz)    MAXIMUM ESR ()                                 MAXIMUM ESR ()
                                             (CL1 = CL2 = 12 pF)                            (CL1 = CL2 = 24 pF)

                             10              55                                                        110
                                                                                                        95
                             12              50                                                         90
                                                                                                        75
                             14              50                                                         65
                                                                                                        50
                             16              45

                             18              45

                             20              45

                  (1) Crystal shunt capacitance (C0) should be less than or equal to 7 pF.
                  (2) ESR = Negative Resistance/3

                             Table 5-17. Crystal Oscillator Electrical Characteristics

over recommended operating conditions (unless otherwise noted)

                  PARAMETER                  TEST CONDITIONS                                MIN  TYP                 MAX UNIT

Start-up time(1)                             f = 20 MHz                                          2                   ms
                                             ESR MAX = 50
                                             CL1 = CL2 = 24 pF
                                             C0 = 7 pF

Crystal drive level (DL)                                                                                             1 mW

(1) Start-up time is dependent on the crystal and tank circuit components. It is recommended that the crystal vendor characterize the
      application with the chosen crystal.

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5.7.3.5 Internal Oscillators

         To reduce production board costs and application development time, all F2837xD devices contain two
         independent internal oscillators, referred to as INTOSC1 and INTOSC2. By default, both oscillators are
         enabled at power up. INTOSC2 is set as the source for the system reference clock (OSCCLK) and
         INTOSC1 is set as the backup clock source. INTOSC1 can also be manually configured as the system
         reference clock (OSCCLK). Table 5-18 provides the electrical characteristics of the internal oscillators to
         determine if this module meets the clocking requirements of the application.

         Table 5-18 provides the electrical characteristics of the two internal oscillators.

                                                                NOTE
            This oscillator cannot be used as the PLL source if the PLLSYSCLK is configured to
            frequencies above 194 MHz.

            Table 5-18. Internal Oscillator Electrical Characteristics

over recommended operating conditions (unless otherwise noted)

            PARAMETER                                  TEST CONDITIONS                MIN  TYP             MAX   UNIT
                                                                                                           10.3  MHz
f(INTOSC)   Frequency, INTOSC1 and INTOSC2                                            9.7
            Frequency stability at room temperature 30C                                            0.1%

tOSCST      Start-up and settling time                                                                     22              s

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5.7.4 Flash Parameters

         The on-chip flash memory is tightly integrated to the CPU, allowing code execution directly from flash
         through 128-bit-wide prefetch reads and a pipeline buffer. Flash performance for sequential code is equal
         to execution from RAM. Factoring in discontinuities, most applications will run with an efficiency of
         approximately 80% relative to code executing from RAM. This flash efficiency lets designers realize a 2
         improvement in performance when migrating from the previous generation Delfino MCUs.

         This device also has an OTP (One-Time-Programmable) sector used for the dual code security module
         (DCSM), which cannot be erased after it is programmed.

         Table 5-19 shows the minimum required flash wait states at different frequencies. Table 5-20 shows the
         flash parameters at 200 MHz. Table 5-21 shows the flash/OTP endurance. Table 5-22 shows the flash
         data retention duration.

                              Table 5-19. Minimum Required Flash Wait States at
                                                   Different Frequencies

                              CPUCLK (MHz)(1)          FLASH WAIT STATES
                                                  (MINIMUM REQUIRED RWAIT)

                              151200                                            3

                              101150                                            2

                              51100                                             1

                                              50                                 0

                    (1) When using INTOSC (see Table 5-18, Internal Oscillator Electrical
                          Characteristics) as the PLL clock source, the SYSCLK divided by
                          RWAIT + 1 should not exceed 50 MHz after accounting for INTOSC
                          accuracy. For example, instead of configuring the PLL for 100 MHz,
                          configure it for 97 MHz when using INTOSC.

                              Table 5-20. Flash Parameters at 200 MHz(1)

                              PARAMETER                                             MIN       TYP  MAX UNIT

                 128 data bits + 16 ECC bits                                                  40   300   s
                 8KW sector
Program Time(2)                                                                               90   180 ms

                 32KW sector                                                                  360  720 ms

Erase Time(3)    8KW sector                                                                   25   50    ms
at < 25 cycles   32KW sector
                                                                                              30   55

Erase Time(3)    8KW sector                                                                   105  4000  ms
at 50k cycles    32KW sector
                                                                                              110  4000

(1) The on-chip flash memory is in an erased state when the device is shipped from TI. As such, erasing the flash memory is not required
      prior to programming, when programming the device for the first time. However, the erase operation is needed on all subsequent
      programming operations.

(2) Program time includes overhead of the Flash state machine but does not include the time to transfer the following into RAM:
       Code that uses Flash API to program the Flash
       Flash API itself
       Flash data to be programmed
      In other words, the time indicated in this table is applicable after all the required code/data is available in the device RAM, ready for
      programming. Note that the transfer time will significantly vary depending on the speed of the emulator used.
      Program time calculation is based on programming 144 bits at a time at the specified operating frequency. Program time includes
      Program verify by the CPU. Note that the program time does not degrade with write/erase (W/E) cycling, but the erase time does.
      Erase time includes Erase verify by the CPU and does not involve any data transfer.

(3) Erase time includes Erase verify by the CPU.

64  Specifications                                                                  Copyright 20132015, Texas Instruments Incorporated

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                                                Table 5-21. Flash/OTP Endurance

                                                                                        MIN    TYP  MAX  UNIT
                                                                                      20000  50000       cycles
Nf          Flash endurance for the array (write/erase cycles)

            Table 5-22. Flash Data Retention Duration

                                     PARAMETER                        TEST CONDITIONS               MIN MAX UNIT
            Data retention duration                             TJ = 85C
tretention                                                                                          20              years

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5.7.5 Emulation/JTAG

         The JTAG port has five dedicated pins: TRST, TMS, TDI, TDO, and TCK. The TRST signal should always
         be pulled down through a 2.2-k pulldown resistor on the board. This MCU does not support the EMU0
         and EMU1 signals that are present on 14-pin and 20-pin emulation headers. These signals should always
         be pulled up at the emulation header through a pair of board pullup resistors ranging from 2.2 k to
         4.7 k (depending on the drive strength of the debugger ports). Typically, a 2.2-k value is used.

         See Figure 5-9 to see how the 14-pin JTAG header connects to the MCU's JTAG port signals. Figure 5-10
         shows how to connect to the 20-pin header. The 20-pin JTAG header terminals EMU2, EMU3, and EMU4
         are not used and should be grounded.

         The PD (Power Detect) terminal of the emulator header should be connected to the board 3.3-V supply.
         Header GND terminals should be connected to board ground. TDIS (Cable Disconnect Sense) should also
         be connected to board ground. The JTAG clock should be looped from the header TCK output terminal
         back to the RTCK input terminal of the header (to sense clock continuity by the emulator). Header terminal
         RESET is an open-drain output from the emulator header that enables board components to be reset
         through emulator commands (available only through the 20-pin header).

         Typically, no buffers are needed on the JTAG signals when the distance between the MCU target and the
         JTAG header is smaller than 6 inches (15.24 cm), and no other devices are present on the JTAG chain.
         Otherwise, each signal should be buffered. Additionally, for most emulator operations at 10 MHz, no
         series resistors are needed on the JTAG signals. However, if high emulation speeds are expected
         (35 MHz or so), 22- resistors should be placed in series on each JTAG signal.

         See the XDS Target Connection Guide for more information about JTAG emulation.

                          Distance between the header and the target
                          should be less than 6 inches (15.24 cm).

                    TRST                           1 TMS                     TRST 2  2.2 kW
                    TMS                            3 TDI                     TDIS 4                GND
                     TDI                           5 PD                       KEY 6
                                                   7 TDO                     GND 8   GND
                    TDO                            9 RTCK                    GND 10
    MCU                          100 W            11 TCK                     GND 12
                     TCK                          13 EMU0                   EMU1 14
                          3.3 V

                                 4.7 kW                                              4.7 kW

                          3.3 V                                                                  3.3 V

                          Figure 5-9. Connecting to the 14-Pin JTAG Header

66  Specifications                                                    Copyright 20132015, Texas Instruments Incorporated

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                             Distance between the header and the target                                    2.2 kW
                             should be less than 6 inches (15.24 cm).

                      TRST                                               1 TMS           TRST 2                    GND
                      TMS                                                                                          GND
                        TDI                                       100 W  3 TDI           TDIS 4
                                                       3.3V              5 PD            KEY 6                     3.3 V
                      TDO
                                                                         7 TDO           GND 8
                       TCK
                                                                         9 RTCK          GND 10

                                                              4.7 kW     11 TCK           GND 12           4.7 kW
                                                                         13 EMU0         EMU1 14
                                                       3.3 V

                                                       open              15 RESET         GND 16
                                                       drain             17 EMU2         EMU3 18

                             A low pulse from the emulator                      19 EMU4  GND 20
                             can be tied with other reset                GND                          GND
                             sources to reset the board.

                             Figure 5-10. Connecting to the 20-Pin JTAG Header

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5.7.6 GPIO Electrical Data and Timing

         The peripheral signals are multiplexed with general-purpose input/output (GPIO) signals. On reset, GPIO
         pins are configured as inputs. For specific inputs, the user can also select the number of input qualification
         cycles to filter unwanted noise glitches.

         The GPIO module contains an Output X-BAR which allows an assortment of internal signals to be routed
         to a GPIO in the GPIO mux positions denoted as OUTPUTXBARx. The GPIO module also contains an
         Input X-BAR which is used to route signals from any GPIO input to different IP blocks such as the ADC(s),
         eCAP(s), ePWM(s), and external interrupts. For more details, see the X-BAR chapter in the
         TMS320F2837xD Dual-Core Delfino Microcontrollers Technical Reference Manual (SPRUHM8).

5.7.6.1 GPIO - Output Timing

         Table 5-23 shows the general-purpose output switching characteristics. Figure 5-11 shows the general-
         purpose output timing.

                         Table 5-23. General-Purpose Output Switching Characteristics

over recommended operating conditions (unless otherwise noted)

                         PARAMETER                                                                 MIN  MAX      UNIT
                                                                                                          8 (1)   ns
tr(GPO)  Rise time, GPIO switching low to high                                 All GPIOs                  8 (1)   ns
tf(GPO)  Fall time, GPIO switching high to low                                 All GPIOs                         MHz
tfGPO    Toggling frequency, GPO pins                                                                      25

(1) Rise time and fall time vary with load. These values assume a 40-pF load.

         GPIO

                                                tf(GPO)                                   tr(GPO)

                         Figure 5-11. General-Purpose Output Timing

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5.7.6.2 GPIO - Input Timing
         Table 5-24 shows the general-purpose input timing requirements. Figure 5-12 shows the sampling mode.

                 Table 5-24. General-Purpose Input Timing Requirements

                                                                                            MIN                                      MAX  UNIT
                                                                                                                                          cycles
tw(SP)       Sampling period                           QUALPRD = 0                                   1tc(SYSCLK)                          cycles
tw(IQSW)     Input qualifier sampling window           QUALPRD  0                  2tc(SYSCLK) * QUALPRD                                  cycles
tw(GPI) (2)  Pulse duration, GPIO low/high                                                                                                cycles
                                                       Synchronous mode                      tw(SP) * (n (1) 1)                         cycles
                                                       With input qualifier                          2tc(SYSCLK)

                                                                             tw(IQSW) + tw(SP) + 1tc(SYSCLK)

(1) "n" represents the number of qualification samples as defined by GPxQSELn register.
(2) For tw(GPI), pulse width is measured from VIL to VIL for an active low signal and VIH to VIH for an active high signal.

GPIO Signal                                                     (A)
                 GPxQSELn = 1,0 (6 samples)

                 1100000001000111111111

                                                       tw(SP)                Sampling Period determined

                         tw(IQSW)                                                                                               (B)
                 Sampling Window
                                                                             by GPxCTRL[QUALPRD]

                                                       (SYSCLK cycle * 2 * QUALPRD) * 5(C)

SYSCLK

                 QUALPRD = 1
                  (SYSCLK/2)
                                        (D)

Output From
      Qualifier

A. This glitch will be ignored by the input qualifier. The QUALPRD bit field specifies the qualification sampling period. It
      can vary from 00 to 0xFF. If QUALPRD = 00, then the sampling period is 1 SYSCLK cycle. For any other value "n",
      the qualification sampling period in 2n SYSCLK cycles (that is, at every 2n SYSCLK cycles, the GPIO pin will be
      sampled).

B. The qualification period selected through the GPxCTRL register applies to groups of 8 GPIO pins.

C. The qualification block can take either three or six samples. The GPxQSELn Register selects which sample mode is
      used.

D. In the example shown, for the qualifier to detect the change, the input should be stable for 10 SYSCLK cycles or
      greater. In other words, the inputs should be stable for (5 x QUALPRD x 2) SYSCLK cycles. This would ensure
      5 sampling periods for detection to occur. Because external signals are driven asynchronously, an 13-SYSCLK-wide
      pulse ensures reliable recognition.

                                                       Figure 5-12. Sampling Mode

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5.7.6.3 Sampling Window Width for Input Signals

         The following section summarizes the sampling window width for input signals for various input qualifier
         configurations.

         Sampling frequency denotes how often a signal is sampled with respect to SYSCLK.
             Sampling frequency = SYSCLK/(2 QUALPRD), if QUALPRD  0
             Sampling frequency = SYSCLK, if QUALPRD = 0
             Sampling period = SYSCLK cycle 2 QUALPRD, if QUALPRD  0

         In the above equations, SYSCLK cycle indicates the time period of SYSCLK.

         Sampling period = SYSCLK cycle, if QUALPRD = 0

         In a given sampling window, either 3 or 6 samples of the input signal are taken to determine the validity of
         the signal. This is determined by the value written to GPxQSELn register.

         Case 1:

         Qualification using 3 samples
             Sampling window width = (SYSCLK cycle 2 QUALPRD) 2, if QUALPRD  0
             Sampling window width = (SYSCLK cycle) 2, if QUALPRD = 0

         Case 2:

         Qualification using 6 samples
             Sampling window width = (SYSCLK cycle 2 QUALPRD) 5, if QUALPRD  0
             Sampling window width = (SYSCLK cycle) 5, if QUALPRD = 0

         Figure 5-13 shows the general-purpose input timing.

    SYSCLK

    GPIOxn

                                                        tw(GPI)

                    Figure 5-13. General-Purpose Input Timing

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5.7.7 Interrupts

         Figure 5-14 provides a high-level view of the interrupt architecture.

         As shown in Figure 5-14, the devices support five external interrupts (XINT1 to XINT5) that can be
         mapped onto any of the GPIO pins.

         In this device, 16 ePIE block interrupts are grouped into 1 CPU interrupt. In total, there are 12 CPU
         interrupt groups, with 16 interrupts per group.

                    LPM Logic  C PU 1.LPM IN T         CPU1.TIMER0 CPU1.TINT0                         CPU1.NMIWD               NMI
                    CPU1.WD    CPU1.W DINT                                      CPU1.W AKEINT
                                                                                                                                   CPU1
            GPIO0   Input      INPUTXBAR4                        CPU1.XINT1 Control            CPU1.
            GPIO1   X-BAR      INPUTXBAR5                        CPU1.XINT2 Control             ePIE                           INT1
                               INPUTXBAR6                        CPU1.XINT3 Control                                              to
               ...             INPUTXBAR13                       CPU1.XINT4 Control
               ...             INPUTXBAR14                       CPU1.XINT5 Control                                            INT12
            GPIOx
                                                                      IPC
                                                                 4 Interrupts                         CPU1.TIMER1  CPU1.TINT1  IN T13

                                                                                                      CPU1.TIMER2 CPU1.TINT2 INT14

                                                       Peripherals

                                                                                                      CPU1.NMIWD               NMI

                                                       CPU2.XINT1 Control                                                      CPU2
                                                       CPU2.XINT2 Control
                                                       CPU2.XINT3 Control                      CPU2                            INT1
                                                       CPU2.XINT4 Control                      ePIE                              to
                                                       CPU2.XINT5 Control
                                                                                                                               INT12

                               CPU2 .LPMINT                                                           CPU2.TIMER1 CPU2.TINT1 INT13

                    LPM Logic                                      CPU2.W AKEINT                                   CPU2.TINT2
                    CPU2.WD
                                                                                                      CPU2.TIMER2              INT14

                               CPU2.W DINT                         CPU2.TINT0
                                                      CPU2.TIMER0

                               Figure 5-14. External and ePIE Interrupt Sources

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5.7.7.1 External Interrupt (XINT) Electrical Data and Timing

         Table 5-25 shows the external interrupt timing requirements. Table 5-26 shows the external interrupt
         switching characteristics. Figure 5-15 shows the external interrupt timing.

                                 Table 5-25. External Interrupt Timing Requirements(1)

                                                                                                           MIN  MAX              UNIT
                                                                                                   2tc(SYSCLK)                   cycles
tw(INT)  Pulse duration, INT input low/high  Synchronous                   tw(IQSW) + tw(SP) + 1tc(SYSCLK)                       cycles
                                             With qualifier

(1) For an explanation of the input qualifier parameters, see Table 5-24.

                                 Table 5-26. External Interrupt Switching Characteristics(1)

over recommended operating conditions (unless otherwise noted)

                                   PARAMETER                                          MIN                                   MAX  UNIT
td(INT) Delay time, INT low/high to interrupt-vector fetch(2)  tw(IQSW) + 14tc(SYSCLK)     tw(IQSW) + tw(SP) + 14tc(SYSCLK)      cycles

(1) For an explanation of the input qualifier parameters, see Table 5-24.
(2) This assumes that the ISR is in a single-cycle memory.

    XINT1, XINT2, XINT3,                                                                   tw(INT)
               XINT4, XINT5
                                                                                                    td(INT)
               Address bus                                                                         Interrupt Vector
                     (internal)

                                 Figure 5-15. External Interrupt Timing

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5.7.8 Low-Power Modes

         This device has three clock-gating low-power modes and a special power-gating mode.

         Further details, as well as the entry and exit procedure, for all of the low-power modes can be found in the
         "Low Power Modes" section of the TMS320F2837xD Dual-Core Delfino Microcontrollers Technical
         Reference Manual (SPRUHM8).

5.7.8.1 Clock-Gating Low-Power Modes

         IDLE, STANDBY, and HALT modes on this device are similar to those on other C28x devices. Table 5-27
         describes the effect on the system when any of the clock-gating low-power modes are entered.

                  Table 5-27. Effect of Clock-Gating Low-Power Modes on the Device

      MODULES/    CPU1 IDLE      CPU1 STANDBY          CPU2 IDLE  CPU2 STANDBY                                            HALT
  CLOCK DOMAIN       Active                                 N/A
CPU1.CLKIN           Active             Gated               N/A            N/A                                            Gated
CPU1.SYSCLK          Gated              Gated               N/A            N/A                                            Gated
CPU1.CPUCLK            N/A              Gated                              N/A                                            Gated
CPU2.CLKIN             N/A                                Active         Gated                                            Gated
CPU2.SYSCLK            N/A                N/A             Active         Gated                                            Gated
CPU2.CPUCLK          Active               N/A             Gated          Gated                                            Gated
Clock to modules                          N/A             Active        Gated if                                          Gated
Connected to         Active            Gated if                   CPUSEL.PERx =
PERx.SYSCLK                      CPUSEL.PERx =              N/A          CPU2                                            Gated if
CPU1.WDCLK             N/A              CPU1                               N/A                            CLKSRCCTL1.WDHALTI = 0
                     Active             Active            Active
CPU2.WDCLK         Powered                                Active         Active                                           Gated
AUXPLLCLK                                 N/A           Powered          Active                                           Gated
PLL                Powered              Active                         Powered                           Software must power down PLL
                                      Powered           Powered                                                before entering HALT
INTOSC1            Powered                                             Powered                                     Powered down if
                                      Powered           Powered                                           CLKSRCCTL1.WDHALTI = 0
INTOSC2            Powered                                             Powered                                     Powered down if
                   Powered            Powered           Powered                                           CLKSRCCTL1.WDHALTI = 0
Flash                                                   Powered        Powered                                   Software-Controlled
X1/X2 Crystal                         Powered                          Powered                                      Powered-Down
Oscillator                            Powered

5.7.8.2 Power-Gating Low-Power Modes

         HIBERNATE mode is the lowest power mode on this device. It is a global low-power mode that gates the
         supply voltages to most of the system. HIBERNATE is essentially a controlled power-down with remote
         wakeup capability, and can be used to save power during long periods of inactivity. Table 5-28 describes
         the effects on the system when the HIBERNATE mode is entered.

                  Table 5-28. Effect of Power-Gating Low-Power Mode on the Device

MODULES/POWER DOMAINS                                                                        HIBERNATE
M0 and M1 memories                Remain on with memory retention if LPMCR.M0M1MODE = 0x00
                                  Are off when LPMCR.M0M1MODE = 0x01
CPU1, CPU2, digital peripherals  Powered down
Dx, LSx, GSx memories            Power down, memory contents are lost
IOs                              On with output state preserved
Oscillators, PLL, analog         Enters Low-Power Mode
peripherals, Flash

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5.7.8.3 Low-Power Mode Wakeup Timing

         Table 5-29 shows the IDLE mode timing requirements, Table 5-30 shows the switching characteristics,
         and Figure 5-16 shows the timing diagram for IDLE mode.

                                Table 5-29. IDLE Mode Timing Requirements(1)

tw(WAKE)             Pulse duration, external wake-up signal  Without input qualifier                           MIN  MAX UNIT
                                                              With input qualifier                     2tc(SYSCLK)               cycles
                                                                                          2tc(SYSCLK) + tw(IQSW)

(1) For an explanation of the input qualifier parameters, see Table 5-24.

                     Table 5-30. IDLE Mode Switching Characteristics(1)

over recommended operating conditions (unless otherwise noted)

                     PARAMETER                                TEST CONDITIONS             MIN                        MAX UNIT

                     Delay time, external wake signal to program execution resume (2)

td(WAKE-IDLE)         Wakeup from Flash                      Without input qualifier                              40tc(SYSCLK)  cycles
                           Flash module in active state      With input qualifier                   40tc(SYSCLK) + tw(WAKE)
                                                              Without input qualifier
                      Wakeup from Flash                      With input qualifier                           6700tc(SYSCLK) (3)
                           Flash module in sleep state       Without input qualifier          6700tc(SYSCLK) (3) + tw(WAKE)
                                                              With input qualifier
                      Wakeup from RAM                                                                             25tc(SYSCLK)
                                                                                                     25tc(SYSCLK) + tw(WAKE)

(1) For an explanation of the input qualifier parameters, see Table 5-24.
(2) This is the time taken to begin execution of the instruction that immediately follows the IDLE instruction. Execution of an ISR (triggered

      by the wake-up signal) involves additional latency.
(3) This value is based on the flash power-up time, which is a function of the SYSCLK frequency, flash wait states (RWAIT), and

      FPAC1[PSLEEP]. For more information, see the "Flash and OTP Power-Down Modes and Wakeup" section of the TMS320F2837xD
      Dual-Core Delfino Microcontrollers Technical Reference Manual (SPRUHM8). This value can be realized when SYSCLK is 200 MHz,
      RWAIT is 3, and FPAC1[PSLEEP] is 0x860.

                                                                           td(WAKE-IDLE)

Address/Data
      (internal)

    XCLKOUT

                                                              tw(WAKE)

                (A)

    WAKE

    A. WAKE can be any enabled interrupt, WDINT or XRS. After the IDLE instruction is executed, a delay of five OSCCLK
          cycles (minimum) is needed before the wake-up signal could be asserted.

                     Figure 5-16. IDLE Entry and Exit Timing Diagram

74  Specifications                                                                        Copyright 20132015, Texas Instruments Incorporated

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Table 5-31 shows the STANDBY mode timing requirements, Table 5-32 shows the switching
characteristics, and Figure 5-17 shows the timing diagram for STANDBY mode.

                          Table 5-31. STANDBY Mode Timing Requirements

tw(WAKE-INT)   Pulse duration, external  QUALSTDBY = 0 | 2tc(OSCCLK)                                         MIN  MAX UNIT
               wake-up signal            QUALSTDBY > 0 |                                            3tc(OSCCLK)               cycles
                                         (2 + QUALSTDBY)tc(OSCCLK)(1)     (2 + QUALSTDBY) * tc(OSCCLK)

(1) QUALSTDBY is a 6-bit field in the LPMCR register.

               Table 5-32. STANDBY Mode Switching Characteristics

over recommended operating conditions (unless otherwise noted)

               PARAMETER                                 TEST CONDITIONS              MIN           MAX                       UNIT
                                                                                           16tc(INTOSC1)                      cycles
td(IDLE-XCOS)  Delay time, IDLE instruction executed to
               XCLKOUT stop

               Delay time, external wake signal to
               program execution resume(1)

td(WAKE-STBY)   Wakeup from flash                                                             175tc(SYSCLK) + tw(WAKE-INT)   cycles
                     Flash module in active state                                         6700tc(SYSCLK) (2) + tw(WAKE-INT)

                Wakeup from flash
                     Flash module in sleep state

                Wakeup from RAM                                                           3tc(OSC) + 15tc(SYSCLK) +
                                                                                                            tw(WAKE-INT)

(1) This is the time taken to begin execution of the instruction that immediately follows the IDLE instruction. Execution of an ISR (triggered
      by the wake-up signal) involves additional latency.

(2) This value is based on the flash power-up time, which is a function of the SYSCLK frequency, flash wait states (RWAIT), and
      FPAC1[PSLEEP]. For more information, see the "Flash and OTP Power-Down Modes and Wakeup" section of the TMS320F2837xD
      Dual-Core Delfino Microcontrollers Technical Reference Manual (SPRUHM8). This value can be realized when SYSCLK is 200 MHz,
      RWAIT is 3, and FPAC1[PSLEEP] is 0x860.

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SPRS880F DECEMBER 2013 REVISED NOVEMBER 2015                                                     (G)

      Device        (A)                               (C)    (D)(E)                         Normal Execution
       Status                               (B)  STANDBY   STANDBY

    Wake-up             Flushing Pipeline
       Signal

                                                           tw(WAKE-INT)
                                                                td(WAKE-STBY)

    OSCCLK

     XCLKOUT

                                                                                td(IDLE-XCOS)

    A. IDLE instruction is executed to put the device into STANDBY mode.
    B. The LPM block responds to the STANDBY signal, SYSCLK is held for a maximum 16 INTOSC1 clock cycles before

          being turned off. This delay enables the CPU pipeline and any other pending operations to flush properly.
    C. Clock to the peripherals are turned off. However, the PLL and watchdog are not shut down. The device is now in

          STANDBY mode. After the IDLE instruction is executed, a delay of five OSCCLK cycles (minimum) is needed before
          the wake-up signal could be asserted.
    D. The external wake-up signal is driven active.
    E. The wake-up signal fed to a GPIO pin to wake up the device must meet the minimum pulse width requirement.
          Furthermore, this signal must be free of glitches. If a noisy signal is fed to a GPIO pin, the wakeup behavior of the
          device will not be deterministic and the device may not exit low-power mode for subsequent wakeup pulses.
    F. After a latency period, the STANDBY mode is exited.
    G. Normal execution resumes. The device will respond to the interrupt (if enabled).

                                  Figure 5-17. STANDBY Entry and Exit Timing Diagram

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Table 5-33 shows the HALT mode timing requirements, Table 5-34 shows the switching characteristics,
and Figure 5-18 shows the timing diagram for HALT mode.

               Table 5-33. HALT Mode Timing Requirements

                                                                                           MIN              MAX            UNIT

tw(WAKE-GPIO)  Pulse duration, GPIO wake-up signal(1)                                 toscst + 2tc(OSCCLK)                 cycles
tw(WAKE-XRS)   Pulse duration, XRS wake-up signal(1)                                  toscst + 8tc(OSCCLK)                 cycles

(1) For applications using X1/X2 for OSCCLK, the user must characterize their specific oscillator start-up time as it is dependent on

      circuit/layout external to the device. See Table 5-17 for more information. For applications using INTOSC1 or INTOSC2 for OSCCLK,

      see Section 5.7.3.5 for toscst. Oscillator start-up time does not apply to applications using a single-ended crystal on the X1 pin, as it is
      powered externally to the device.

               Table 5-34. HALT Mode Switching Characteristics

over recommended operating conditions (unless otherwise noted)

               PARAMETER                                                              MIN                            MAX   UNIT
                                                                                                            16tc(INTOSC1)  cycles
td(IDLE-XCOS)  Delay time, IDLE instruction executed to XCLKOUT stop

               Delay time, external wake signal end to CPU1 program
               execution resume

td(WAKE-HALT)   Wakeup from flash                                                                  75tc(OSCCLK)           cycles
                     Flash module in active state                                         17500tc(OSCCLK) (1)

                Wakeup from flash
                     Flash module in sleep state

                Wakeup from RAM                                                  &nb