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TMS320DM6437ZWTQ5

器件型号:TMS320DM6437ZWTQ5
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
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TMS320DM6437ZWTQ5
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TMS320DM6437ZWTQ5器件文档内容

www.ti.com                                                                          TMS320DM6437
                                                                           Digital Media Processor
1 TMS320DM6437 Digital Media Processor
                                                                SPRS345D NOVEMBER 2006 REVISED JUNE 2008

1.1 Features                                                         256K-Bit (32K-Byte) L1P Program
                                                                         RAM/Cache [Flexible Allocation]
High-Performance Digital Media Processor
    (DM6437)                                                         640K-Bit (80K-Byte) L1D Data RAM/Cache
    2.5-, 2.-, 1.67-, 1.51-, 1.43-ns Instruction                       [Flexible Allocation]
         Cycle Time
    400-, 500-, 600, 660-, 700-MHz C64x+TM                         1M-Bit (128K-Byte) L2 Unified Mapped
         Clock Rate                                                      RAM/Cache [Flexible Allocation]
    Eight 32-Bit C64x+ Instructions/Cycle
    3200, 4000, 4800, 5280, 5600 MIPS                         Supports Little Endian Mode Only
    Fully Software-Compatible With C64x
    Commercial and Automotive (Q or S suffix)                  Video Processing Subsystem (VPSS)
         Grades                                                      Front End Provides:
    Low-Power Device (L suffix)                                        CCD and CMOS Imager Interface
                                                                         BT.601/BT.656 Digital YCbCr 4:2:2
VelociTI.2TM Extensions to VelociTITM                                      (8-/16-Bit) Interface
    Advanced Very-Long-Instruction-Word (VLIW)                            Preview Engine for Real-Time Image
    TMS320C64x+TM DSP Core                                                   Processing
    Eight Highly Independent Functional Units                           Glueless Interface to Common Video
         With VelociTI.2 Extensions:                                         Decoders
          Six ALUs (32-/40-Bit), Each Supports                           Histogram Module
             Single 32-Bit, Dual 16-Bit, or Quad 8-Bit                   Auto-Exposure, Auto-White Balance and
             Arithmetic per Clock Cycle                                      Auto-Focus Module
          Two Multipliers Support Four 16 x 16-Bit                      Resize Engine
             Multiplies (32-Bit Results) per Clock                            Resize Images From 1/4x to 4x
             Cycle or Eight 8 x 8-Bit Multiplies (16-Bit                      Separate Horizontal/Vertical Control
             Results) per Clock Cycle                               Back End Provides:
    Load-Store Architecture With Non-Aligned                            Hardware On-Screen Display (OSD)
         Support                                                          Four 54-MHz DACs for a Combination of
    64 32-Bit General-Purpose Registers                                     Composite NTSC/PAL Video
    Instruction Packing Reduces Code Size                                  Luma/Chroma Separate Video
    All Instructions Conditional                                                (S-video)
    Additional C64x+TM Enhancements                                        Component (YPbPr or RGB) Video
          Protected Mode Operation                                               (Progressive)
          Exceptions Support for Error Detection                         Digital Output
             and Program Redirection                                          8-/16-bit YUV or up to 24-Bit RGB
          Hardware Support for Modulo Loop                                  HD Resolution
             Auto-Focus Module Operation                                     Up to 2 Video Windows

C64x+ Instruction Set Features                                 External Memory Interfaces (EMIFs)
    Byte-Addressable (8-/16-/32-/64-Bit Data)                      32-Bit DDR2 SDRAM Memory Controller
    8-Bit Overflow Protection                                          With 256M-Byte Address Space (1.8-V I/O)
    Bit-Field Extract, Set, Clear                                       Supports up to 333-MHz (data rate) Bus
    Normalization, Saturation, Bit-Counting                                and Interfaces With DDR2-400 SDRAM
    VelociTI.2 Increased Orthogonality                            Asynchronous 8-Bit Wide EMIF (EMIFA)
    C64x+ Extensions                                                   With up to 64M-Byte Address Reach
          Compact 16-bit Instructions                                    Flash Memory Interfaces
          Additional Instructions to Support                                 NOR (8-Bit-Wide Data)
             Complex Multiplies                                              NAND (8-Bit-Wide Data)

C64x+ L1/L2 Memory Architecture

             Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas
             Instruments semiconductor products and disclaimers thereto appears at the end of this document.

All trademarks are the property of their respective owners.

PRODUCTION DATA information is current as of publication date.  Copyright 20062008, Texas Instruments Incorporated
Products conform to specifications per the terms of the Texas
Instruments standard warranty. Production processing does not
necessarily include testing of all parameters.
TMS320DM6437                                                                                                                         www.ti.com
Digital Media Processor
                                                    Supports Media Independent Interface (MII)
SPRS345D NOVEMBER 2006 REVISED JUNE 2008       Management Data I/O (MDIO) Module

Enhanced Direct-Memory-Access (EDMA)          VLYNQTM Interface (FPGA Interface)
    Controller (64 Independent Channels)       Three Pulse Width Modulator (PWM) Outputs
                                                On-Chip ROM Bootloader
Two 64-Bit General-Purpose Timers (Each       Individual Power-Savings Modes
    Configurable as Two 32-Bit Timers)          Flexible PLL Clock Generators
                                                IEEE-1149.1 (JTAGTM)
One 64-Bit Watch Dog Timer
Two UARTs (One with RTS and CTS Flow             Boundary-Scan-Compatible

    Control)                                    Up to 111 General-Purpose I/O (GPIO) Pins
Master/Slave Inter-Integrated Circuit (I2C       (Multiplexed With Other Device Functions)

    BusTM)                                     Packages:
                                                    361-Pin Pb-Free PBGA Package
Two Multichannel Buffered Serial Ports                (ZWT Suffix), 0.8-mm Ball Pitch
    (McBSPs)                                        376-Pin Plastic BGA Package
    I2S and TDM                                       (ZDU Suffix), 1.0-mm Ball Pitch
    AC97 Audio Codec Interface
    SPI                                       0.09-m/6-Level Cu Metal Process (CMOS)
    Standard Voice Codec Interface (AIC12)    3.3-V and 1.8-V I/O, 1.2-V Internal
    Telecom Interfaces ST-Bus, H-100
    128 Channel Mode                             (-7/-6/-5/-4/-L/-Q6/-Q5/-Q4)

Multichannel Audio Serial Port (McASP0)       3.3-V and 1.8-V I/O, 1.05-V Internal
    Four Serializers and SPDIF (DIT) Mode        (-7/-6/-5/-4/-L/-Q5)

16-Bit Host-Port Interface (HPI)             Applications
High-End CAN Controller (HECC)                   Digital Media
32-Bit 33-MHz, 3.3-V Peripheral Component         Networked Media Encode/Decode
                                                    Video Imaging
    Interconnect (PCI) Master/Slave Interface

10/100 Mb/s Ethernet MAC (EMAC)
    IEEE 802.3 Compliant

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                                          Digital Media Processor

                               SPRS345D NOVEMBER 2006 REVISED JUNE 2008

1.2 Description

The TMS320C64x+TM DSPs (including the TMS320DM6437 device) are the highest-performance
fixed-point DSP generation in the TMS320C6000TM DSP platform. The DM6437 device is based on the
third-generation high-performance, advanced VelociTITM very-long-instruction-word (VLIW) architecture
developed by Texas Instruments (TI), making these DSPs an excellent choice for digital media
applications. The C64x+TM devices are upward code-compatible from previous devices that are part of the
C6000TM DSP platform. The C64xTM DSPs support added functionality and have an expanded instruction
set from previous devices.

Any reference to the C64x DSP or C64x CPU also applies, unless otherwise noted, to the C64x+ DSP and
C64x+ CPU, respectively.

With performance of up to 5600 million instructions per second (MIPS) at a clock rate of 700 MHz, the
C64x+ core offers solutions to high-performance DSP programming challenges. The DSP core possesses
the operational flexibility of high-speed controllers and the numerical capability of array processors. The
C64x+ DSP core processor has 64 general-purpose registers of 32-bit word length and eight highly
independent functional units--two multipliers for a 32-bit result and six arithmetic logic units (ALUs). The
eight functional units include instructions to accelerate the performance in video and imaging applications.
The DSP core can produce four 16-bit multiply-accumulates (MACs) per cycle for a total of 2800 million
MACs per second (MMACS), or eight 8-bit MACs per cycle for a total of 5600 MMACS. For more details
on the C64x+ DSP, see the TMS320C64x/C64x+ DSP CPU and Instruction Set Reference Guide
(literature number SPRU732).

The DM6437 also has application-specific hardware logic, on-chip memory, and additional on-chip
peripherals similar to the other C6000 DSP platform devices. The DM6437 core uses a two-level
cache-based architecture. The Level 1 program memory/cache (L1P) consists of a 256K-bit memory
space that can be configured as mapped memory or direct mapped cache, and the Level 1 data (L1D)
consists of a 640K-bit memory space --384K-bit of which is mapped memory and 256K-bit of which can
be configured as mapped memory or 2-way set-associative cache. The Level 2 memory/cache (L2)
consists of a 1M-bit memory space that is shared between program and data space. L2 memory can be
configured as mapped memory, cache, or combinations of the two.

The peripheral set includes: 2 configurable video ports; a 10/100 Mb/s Ethernet MAC (EMAC) with a
management data input/output (MDIO) module; a 4-bit transmit, 4-bit receive VLYNQ interface; an
inter-integrated circuit (I2C) Bus interface; two multichannel buffered serial ports (McBSPs); a multichannel
audio serial port (McASP0) with 4 serializers; 2 64-bit general-purpose timers each configurable as 2
independent 32-bit timers; 1 64-bit watchdog timer; a user-configurable 16-bit host-port interface (HPI); up
to 111-pins of general-purpose input/output (GPIO) with programmable interrupt/event generation modes,
multiplexed with other peripherals; 2 UARTs with hardware handshaking support on 1 UART; 3 pulse
width modulator (PWM) peripherals; 1 high-end controller area network (CAN) controller [HECC]; 1
peripheral component interconnect (PCI) [33 MHz]; and 2 glueless external memory interfaces: an
asynchronous external memory interface (EMIFA) for slower memories/peripherals, and a higher speed
synchronous memory interface for DDR2.

The DM6437 device includes a Video Processing Subsystem (VPSS) with two configurable video/imaging
peripherals: 1 Video Processing Front-End (VPFE) input used for video capture, 1 Video Processing
Back-End (VPBE) output.

The Video Processing Front-End (VPFE) is comprised of a CCD Controller (CCDC), a Preview Engine
(Previewer), Histogram Module, Auto-Exposure/White Balance/Focus Module (H3A), and Resizer. The
CCDC is capable of interfacing to common video decoders, CMOS sensors, and Charge Coupled Devices
(CCDs). The Previewer is a real-time image processing engine that takes raw imager data from a CMOS
sensor or CCD and converts from an RGB Bayer Pattern to YUV422. The Histogram and H3A modules
provide statistical information on the raw color data for use by the DM6437. The Resizer accepts image
data for separate horizontal and vertical resizing from 1/4x to 4x in increments of 256/N, where N is
between 64 and 1024.

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Digital Media Processor

SPRS345D NOVEMBER 2006 REVISED JUNE 2008

   The Video Processing Back-End (VPBE) is comprised of an On-Screen Display Engine (OSD) and a
   Video Encoder (VENC). The OSD engine is capable of handling 2 separate video windows and 2 separate
   OSD windows. Other configurations include 2 video windows, 1 OSD window, and 1 attribute window
   allowing up to 8 levels of alpha blending. The VENC provides four analog DACs that run at 54 MHz,
   providing a means for composite NTSC/PAL video, S-Video, and/or Component video output. The VENC
   also provides up to 24 bits of digital output to interface to RGB888 devices. The digital output is capable of
   8/16-bit BT.656 output and/or CCIR.601 with separate horizontal and vertical syncs.

   The Ethernet Media Access Controller (EMAC) provides an efficient interface between the DM6437 and
   the network. The DM6437 EMAC support both 10Base-T and 100Base-TX, or 10 Mbits/second (Mbps)
   and 100 Mbps in either half- or full-duplex mode, with hardware flow control and quality of service (QOS)
   support.

   The Management Data Input/Output (MDIO) module continuously polls all 32 MDIO addresses in order to
   enumerate all PHY devices in the system.

   The I2C and VLYNQ ports allow DM6437 to easily control peripheral devices and/or communicate with
   host processors.

   The high-end controller area network (CAN) controller [HECC] module provides a network protocol in a
   harsh environment to communicate serially with other controllers, typically in automotive applications.

   The rich peripheral set provides the ability to control external peripheral devices and communicate with
   external processors. For details on each of the peripherals, see the related sections later in this document
   and the associated peripheral reference guides.

   The DM6437 has a complete set of development tools. These include C compilers, a DSP assembly
   optimizer to simplify programming and scheduling, and a WindowsTM debugger interface for visibility into
   source code execution.

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                                                                                                 SPRS345D NOVEMBER 2006 REVISED JUNE 2008

1.3 Functional Block Diagram

Figure 1-1 shows the functional block diagram of the DM6437 device.

                                                                          BT.656,
                                                                          Y/C,
                                                                          Raw (Bayer)

                JTAG Interface                DSP Subsystem               16b
                System Control                                              Video Processing Subsystem (VPSS)

    Input               OSC                   C64x+t DSP CPU              Front End                        Back End                    8b BT.656,
Clock(s)    PLLs/Clock Generator                                                                                                       Y/C,
                                                                                                                                       24b RGB
            Power/Sleep Controller            128 KB L2 RAM                            Resizer   On-Screen Video 10b DAC
                                                                                                   Display Encoder 10b DAC                NTSC/
                Pin Multiplexing                                          CCD                       (OSD) (VENC) 10b DAC                  PAL,
                                                                                                                                          S-Video,
                                               32 KB         80 KB        Controller Histogram/                               10b DAC     RGB,
                                              L1 Pgm        L1 Data                                                                       YPbPr
                                                                          Video        3A

                                                                          Interface Preview

                                                  Boot ROM

                                                      Switched Central Resource (SCR)

            Peripherals

                               Serial Interfaces                                                 System

            McASP McBSP                  I2C  HECC           UART         General-         Watchdog        PWM         GPIO
                                                                          Purpose             Timer

                                                                            Timer

            EDMA

                                              Connectivity                                       Program/Data Storage

                                  PCI                 EMAC                                       DDR2 Async EMIF/
                               (33 MHz)                With
                                         VLYNQ        MDIO           HPI                         Mem Ctlr  NAND/

                                                                                                 (32b)     (8b)

                               Figure 1-1. TMS320DM6437 Functional Block Diagram

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Digital Media Processor

SPRS345D NOVEMBER 2006 REVISED JUNE 2008

                                                Contents

1 TMS320DM6437 Digital Media Processor........... 1                6  Peripheral Information and Electrical

    1.1 Features .............................................. 1     Specifications ......................................... 162
    1.2 Description............................................ 3     6.1 Parameter Information ............................. 162
    1.3 Functional Block Diagram ............................ 5
Revision History............................................... 7     6.2 Recommended Clock and Control Signal Transition

2 Device Overview ......................................... 8               Behavior............................................ 163
                                                                      6.3 Power Supplies .................................... 163
   2.1 Device Characteristics................................ 8
   2.2 CPU (DSP Core) Description......................... 9          6.4 Enhanced Direct Memory Access (EDMA3)
   2.3 C64x+ CPU.......................................... 12
   2.4 Memory Map Summary ............................. 13                  Controller........................................... 170
   2.5 Pin Assignments .................................... 17        6.5 Reset............................................... 183
   2.6 Terminal Functions .................................. 25       6.6 External Clock Input From MXI/CLKIN Pin ........ 192
   2.7 Device Support ...................................... 70       6.7 Clock PLLs......................................... 194
                                                                      6.8 Interrupts ........................................... 200
   2.8 Device and Development-Support Tool                            6.9 External Memory Interface (EMIF)................. 203
                                                                      6.10 Video Processing Sub-System (VPSS) Overview . 211
         Nomenclature ....................................... 70
                                                                      6.11 Universal Asynchronous Receiver/Transmitter
   2.9 Documentation Support ............................. 72
                                                                            (UART) ............................................. 234
3 Device Configurations................................. 73           6.12 Inter-Integrated Circuit (I2C) ....................... 237
                                                                      6.13 Host-Port Interface (HPI) Peripheral ............... 241
   3.1 System Module Registers ........................... 73         6.14 Multichannel Buffered Serial Port (McBSP)........ 246

   3.2 Power Considerations ............................... 74        6.15 Multichannel Audio Serial Port (McASP0)

   3.3 Clock Considerations................................ 77              Peripheral .......................................... 256

   3.4 Boot Sequence ...................................... 80        6.16 High-End Controller Area Network Controller

   3.5 Configurations At Reset ............................. 92             (HECC)............................................. 264
                                                                      6.17 Ethernet Media Access Controller (EMAC) ........ 270
   3.6 Configurations After Reset .......................... 95       6.18 Management Data Input/Output (MDIO) .......... 277
                                                                      6.19 Timers.............................................. 278
   3.7 Multiplexed Pin Configurations ...................... 99       6.20 Peripheral Component Interconnect (PCI)......... 281
                                                                      6.21 Pulse Width Modulator (PWM)..................... 287
   3.8 Device Initialization Sequence After Reset ........ 152        6.22 VLYNQ ............................................. 289
                                                                      6.23 General-Purpose Input/Output (GPIO)............. 293
   3.9 Debugging Considerations......................... 154          6.24 IEEE 1149.1 JTAG................................. 297
                                                                      Mechanical Data....................................... 299
4 System Interconnect ................................. 156           7.1 Thermal Data for ZWT ............................. 299
                                                                      7.1.1 Thermal Data for ZDU............................. 300
   4.1 System Interconnect Block Diagram............... 156           7.1.2 Packaging Information............................. 300

5 Device Operating Conditions....................... 158

   5.1 Absolute Maximum Ratings Over Operating
   Temperature Range (Unless Otherwise Noted) ... 158
                                                                   7

   5.2 Recommended Operating Conditions ............. 159

   5.3 Electrical Characteristics Over Recommended
            Ranges of Supply Voltage and Operating

         Temperature (Unless Otherwise Noted) ........... 160

6  Contents                                                           Submit Documentation Feedback
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                                                     Revision History

            NOTE: Page numbers for previous revisions may differ from page numbers in the current version.

This data manual revision history highlights the technical changes made to the SPRS345C device-specific
data manual to make it an SPRS345D revision.

Scope: Applicable updates to the TMS320DM643x DMP, specifically relating to the TMS320DM6437
device, have been incorporated.
Added 660- and 700-MHz C64x+TM device speeds.
Added designators for low-power (-L) devices.

                 SEE                                                  ADDITIONS/MODIFICATIONS/DELETIONS
                Global
             Section 1.1    Updated/Changed signal name from "C_WE" to "C_WE"
             Section 1.2    Updated/Changed signal name from "C_WEN" to "C_WE"

             Section 2.6   Added "5280, 5600 MIPS" to "High-Performance Digital Signal Processor (DM6437)" bullet

             Section 2.8    In first paragraph, updated/changed the following:
              Section 5          First sentence from "With performance up to 4800 million instructions per second (MIPS) at a clock
              Section 5               rate of 600 MHz..." to "With performance up to 5600 million instructions per second (MIPS) with a
            Section 6.7.1             clock rate of 700 MHz..."
                                 Fifth sentence from "The DSP core can produce...for a total of 2400 million MACs per second...or a
             Section 5.2              total of 4800 MMACS."to "The DSP core can produce...for a total of 2800 million MACs per
            Section 6.7.1             second...or a total of 5600 MMACS."
            Section 6.7.4
                           Table 2-24, Multichannel Audio Serial Port (McASP0) Terminal Functions:
                            Updated/Changed AFSR0/DR0/GP[100] pin description from "... frame synchronization AFSX0..." to

                                "...frame synchronization AFSR0..."
                            Updated/Changed AFSX0/DX1/GP[107] pin description from "...frame synchronization AFSR0..." to

                                "...frame synchronization AFSX0..."

                           Table 2-21, DAC [Part of VPBE] Terminal Functions:
                            Updated/Changed VDDA_1P1V description

                           Updated/Changed Figure 2-10, Device Nomenclature, to reflect new device speeds and low-power
                           designator (-L suffix).

                           Added footnote to Section 5.1, Absolute Maximum Ratings Over Operating Temperature Range (Unless
                           Otherwise Noted).

                           Updated/Changed ICDD and IDDD test conditions and footnote in Section 5.3, Electrical Characteristics Over
                           Recommended Ranges of Supply Voltage and Operating Temperature (Unless Otherwise Noted).

                           Table 6-15, PLLC1 Clock Frequency Ranges:
                            Updated/Changed PLLOUT 1.2V-CVDD max value from "700 MHz" to "600 MHz" for

                                -6/-5/-4/-L/-Q6/-Q5/-Q4 devices.
                            Updated/Changed SYSCLK1 1.05V-CVDD max value from "560 MHz" to "520 MHz" for -7 devices.

                           Deleted "Future variants..." footnote from table

                           Updated/Changed sentence from "TI requires EMI filter manufacturer Murata..." to "TI recommends EMI
                           filter manufacturer Murata..."

                           Deleted "(-4, -4Q, -4S, -5, -5Q, -5S, -6)" from Table 6-19 title, Timing Requirements for MXI/CLKIN.

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2 Device Overview

2.1 Device Characteristics

         Table 2-1, provides an overview of the TMS320DM6437 DSP. The tables show significant features of the
         DM6437 device, including the capacity of on-chip RAM, the peripherals, the CPU frequency, and the
         package type with pin count.

                                    Table 2-1. Characteristics of the DM6437 Processor

                            HARDWARE FEATURES                                                        DM6437
                            DDR2 Memory Controller
                            Asynchronous EMIF [EMIFA]                                (16-/32-bit bus width) [1.8 V I/O]
                            EDMA3
                                                                                     Asynchronous (8-bit bus width),
                            Timers                                              RAM, Flash, (8-bit NOR or 8-bit NAND)

Peripherals                 UARTs                                         1 (64 independent channels, 8 QDMA channels)
                            I2C
Not all peripherals pins    McBSPs                                                        2 64-bit General Purpose
are available at the same   McASP                                                 (configurable as 2 64-bit or 4 32-bit)
time (For more detail, see  10/100 Ethernet MAC (EMAC) with
the Device Configurations   Management Data Input/Output (MDIO)                              1 64-bit Watch Dog
section).                   VLYNQ
                            General-Purpose Input/Output Port (GPIO)            2 (one with RTS and CTS flow control)
                            PWM
                            HPI (16-bit)                                                       1 (Master/Slave)
                            PCI (32-bit), [33-MHz]
                                                                                                          2
                            Configurable Video Ports
                                                                                                1 (4 serailizers)
                            HECC
                            Size (Bytes)                                                                  1

On-Chip Memory              Organization                                                                  1

MegaModule Rev ID           Revision ID Register (MM_REVID.[15:0])                               Up to 111 pins
CPU ID + CPU Rev ID         (address location: 0x0181 2000)
JTAG BSDL_ID                                                                                        3 outputs
                            Control Status Register (CSR.[31:16])
                                                                                                          1
                            JTAGID register
                            (address location: 0x01C4 0028)                                               1

CPU Frequency(1)(2)         MHz                                                                 1 Input (VPFE)
                                                                                               1 Output (VPBE)
Cycle Time(1)(2)            ns
                                                                                                          1

                                                                                          240KB RAM, 64KB ROM

                                                                      32K-Byte (32KB) L1 Program (L1P) RAM/Cache
                                                                      (Cache up to 32KB)
                                                                      80KB L1 Data (L1D) RAM/Cache (Cache up to 32KB)
                                                                      128KB Unified Mapped RAM/Cache (L2)
                                                                      64KB Boot ROM

                                                                      See the TMS320DM6437/35/33/31 Digital Media
                                                                      Processor (DMP) [Silicon Revisions 1.1 and 1.0]
                                                                      Silicon Errata (literature number SPRZ250).

                                                                      See Section 6.24.1, JTAG ID (JTAGID) Register
                                                                      Description(s)

                                                                                                     700 (-7)
                                                                                                    660 (-Q6)
                                                                                                   600 (-6/-L)
                                                                                                  500 (-5/-Q5)
                                                                                                  400 (-4/-Q4)

                                                                                                 2.5 ns (-4/-Q4)
                                                                                                  2 ns (-5/-Q5)
                                                                                                 1.67 ns (-6/-L)
                                                                                                  1.51 ns (-Q6)
                                                                                                   1.43 ns (-7)

(1) Performance numbers assume core voltage is set to 1.2V.
(2) Applies to "tape and reel" part number counterparts as well. For more information, see Section 2.8, Device and Development-Support

      Tool Nomenclature.

8  Device Overview                                                                      Submit Documentation Feedback
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                    Table 2-1. Characteristics of the DM6437 Processor (continued)

Voltage (2)         HARDWARE FEATURES                                             DM6437
                                                                                    1.2 V
PLL Options         Core (V)
BGA Package(s)                                                       (-7/ -6/-5/ -4/-L/-Q6/-Q5/-Q4)
Process Technology  I/O (V)                                                        1.05 V
Product Status(3)   MXI/CLKIN frequency multiplier
                    (27 MHz reference)                                     (-7/-6/-5/-4/-L/-Q5)
                    16 x 16 mm, 0.8 mm pitch                                    1.8 V, 3.3 V
                    23 x 23 mm, 1.0 mm pitch
                    m                                                 x1 (Bypass), x14 to x 30
                    Product Preview (PP), Advance Information (AI),
                    or Production Data (PD)                               361-Pin BGA (ZWT)
                                                                          376-Pin BGA (ZDU)

                                                                                  0.09 m

                                                                                      PD

(3) PRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas
      Instruments standard warranty. Production processing does not necessarily include testing of all parameters.

2.2 CPU (DSP Core) Description

         The C64x+ Central Processing Unit (CPU) consists of eight functional units, two register files, and two
         data paths as shown in Figure 2-1. The two general-purpose register files (A and B) each contain
         32 32-bit registers for a total of 64 registers. The general-purpose registers can be used for data or can be
         data address pointers. The data types supported include packed 8-bit data, packed 16-bit data, 32-bit
         data, 40-bit data, and 64-bit data. Values larger than 32 bits, such as 40-bit-long or 64-bit-long values are
         stored in register pairs, with the 32 LSBs of data placed in an even register and the remaining 8 or
         32 MSBs in the next upper register (which is always an odd-numbered register).

         The eight functional units (.M1, .L1, .D1, .S1, .M2, .L2, .D2, and .S2) are each capable of executing one
         instruction every clock cycle. The .M functional units perform all multiply operations. The .S and .L units
         perform a general set of arithmetic, logical, and branch functions. The .D units primarily load data from
         memory to the register file and store results from the register file into memory.

         The C64x+ CPU extends the performance of the C64x core through enhancements and new features.

         Each C64x+ .M unit can perform one of the following each clock cycle: one 32 x 32 bit multiply, one 16 x
         32 bit multiply, two 16 x 16 bit multiplies, two 16 x 32 bit multiplies, two 16 x 16 bit multiplies with
         add/subtract capabilities, four 8 x 8 bit multiplies, four 8 x 8 bit multiplies with add operations, and four
         16 x 16 multiplies with add/subtract capabilities (including a complex multiply). There is also support for
         Galois field multiplication for 8-bit and 32-bit data. Many communications algorithms such as FFTs and
         modems require complex multiplication. The complex multiply (CMPY) instruction takes for 16-bit inputs
         and produces a 32-bit real and a 32-bit imaginary output. There are also complex multiplies with rounding
         capability that produces one 32-bit packed output that contain 16-bit real and 16-bit imaginary values. The
         32 x 32 bit multiply instructions provide the extended precision necessary for audio and other
         high-precision algorithms on a variety of signed and unsigned 32-bit data types.

         The .L or (Arithmetic Logic Unit) now incorporates the ability to do parallel add/subtract operations on a
         pair of common inputs. Versions of this instruction exist to work on 32-bit data or on pairs of 16-bit data
         performing dual 16-bit add and subtracts in parallel. There are also saturated forms of these instructions.

         The C64x+ core enhances the .S unit in several ways. In the C64x core, dual 16-bit MIN2 and MAX2
         comparisons were only available on the .L units. On the C64x+ core they are also available on the .S unit
         which increases the performance of algorithms that do searching and sorting. Finally, to increase data
         packing and unpacking throughput, the .S unit allows sustained high performance for the quad 8-bit/16-bit
         and dual 16-bit instructions. Unpack instructions prepare 8-bit data for parallel 16-bit operations. Pack
         instructions return parallel results to output precision including saturation support.

         Other new features include:

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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

    SPLOOP - A small instruction buffer in the CPU that aids in creation of software pipelining loops where
        multiple iterations of a loop are executed in parallel. The SPLOOP buffer reduces the code size
        associated with software pipelining. Furthermore, loops in the SPLOOP buffer are fully interruptible.

    Compact Instructions - The native instruction size for the C6000 devices is 32 bits. Many common
        instructions such as MPY, AND, OR, ADD, and SUB can be expressed as 16 bits if the C64x+
        compiler can restrict the code to use certain registers in the register file. This compression is
        performed by the code generation tools.

    Instruction Set Enhancement - As noted above, there are new instructions such as 32-bit
        multiplications, complex multiplications, packing, sorting, bit manipulation, and 32-bit Galois field
        multiplication.

    Exceptions Handling - Intended to aid the programmer in isolating bugs. The C64x+ CPU is able to
        detect and respond to exceptions, both from internally detected sources (such as illegal op-codes) and
        from system events (such as a watchdog time expiration).

    Privilege - Defines user and supervisor modes of operation, allowing the operating system to give a
        basic level of protection to sensitive resources. Local memory is divided into multiple pages, each with
        read, write, and execute permissions.

    Time-Stamp Counter - Primarily targeted for Real-Time Operating System (RTOS) robustness, a
        free-running time-stamp counter is implemented in the CPU which is not sensitive to system stalls.

    For more details on the C64x+ CPU and its enhancements over the C64x architecture, see the following
    documents:
    TMS320C64x/C64x+ DSP CPU and Instruction Set Reference Guide (literature number SPRU732)
    TMS320C64x+ DSP Megamodule Reference Guide (literature number SPRU871)
    TMS320C64x to TMS320C64x+ CPU Migration Guide Application Report (literature number SPRAA84)
    TMS320C64x+ DSP Cache User's Guide (literature number SPRU862)

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www.ti.com                                     src1                                       TMS320DM6437
                                              .L1 src2                          Digital Media Processor

                                                   odd dst                 SPRS345D NOVEMBER 2006 REVISED JUNE 2008

                                             even dst                                       Odd         Even
                                                                                                       register
                                             long src         8                           register
                                                                                                        file A
                               ST1b  32 MSB                      8                          file A    (A0, A2,
                               ST1a  32 LSB                                                          A4...A30)
                                                              32       (A1, A3,
            Data path A         LD1b        long src    32                      A5...A31)    Even
            Data path B                          even dst                                            register
                               LD1a                                        (D)
                                                   odd dst                  (D)                     file B
                                             .S1 src1                      (A)                  (B0, B2,
                                                                                                    B4...B30)
                                                       src2                           (B)

                                                       dst2                (C)
                                                       dst1
                                             .M1 src1                               2x
                                                       src2
                                                                            1x
                                     32 MSB                                                  Odd
                                     32 LSB
                                                                            register
                                     DA1                 dst                                file B
                                             .D1 src1
                                                                            (B1, B3,
                                                        src2                             B5...B31)

                                     DA2                src2                (C)
                                             .D2 src1                      (B)
                                                                            (A)
                                                         dst                (D)
                                                                            (D)
                               LD2a 32 LSB
                               LD2b 32 MSB

                                             src2

                                             .M2 src1         32

                                             dst2

                                             dst1             32

                                             src2

                                             src1

                                             .S2 odd dst

                                             even dst         8

                                             long src

                               ST2a  32 MSB
                               ST2b  32 LSB

                                                                        8
                                                  long src
                                                 even dst
                                                   odd dst
                                             .L2

                                                       src2

                                             src1

                                                                                                                                                     Control Register

            A. On .M unit, dst2 is 32 MSB.
            B. On .M unit, dst1 is 32 LSB.
            C. On C64x CPU .M unit, src2 is 32 bits; on C64x+ CPU .M unit, src2 is 64 bits.
            D. On .L and .S units, odd dst connects to odd register files and even dst connects to even register files.

                          Figure 2-1. TMS320C64x+TM CPU (DSP Core) Data Paths

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2.3 C64x+ CPU

    The C64x+ core uses a two-level cache-based architecture. The Level 1 Program memory/cache (L1P)
    consists of 32 KB memory space that can be configured as mapped memory or direct mapped cache. The
    Level 1 Data memory/cache (L1D) consists of 80 KB--48 KB of which is mapped memory and 32 KB of
    which can be configured as mapped memory or 2-way set associated cache. The Level 2 memory/cache
    (L2) consists of a 128 KB memory space that is shared between program and data space. L2 memory can
    be configured as mapped memory, cache, or a combination of both.

    Table 2-2 shows a memory map of the C64x+ CPU cache registers for the device.

                           Table 2-2. C64x+ Cache Registers

  HEX ADDRESS RANGE        REGISTER ACRONYM                                           DESCRIPTION
          0x0184 0000                 L2CFG   L2 Cache configuration register
          0x0184 0020                L1PCFG   L1P Size Cache configuration register
          0x0184 0024                 L1PCC   L1P Freeze Mode Cache configuration register
          0x0184 0040                L1DCFG   L1D Size Cache configuration register
          0x0184 0044                 L1DCC   L1D Freeze Mode Cache configuration register
                                          -   Reserved
0x0184 0048 - 0x0184 0FFC                     L2 EDMA access control register
          0x0184 1000           EDMAWEIGHT    Reserved
                                          -   L2 allocation register 0
0x0184 1004 - 0x0184 1FFC                     L2 allocation register 1
          0x0184 2000              L2ALLOC0   L2 allocation register 2
          0x0184 2004              L2ALLOC1   L2 allocation register 3
          0x0184 2008              L2ALLOC2   Reserved
          0x0184 200C              L2ALLOC3   L2 writeback base address register
                                              L2 writeback word count register
0x0184 2010 - 0x0184 3FFF                 -   L2 writeback invalidate base address register
          0x0184 4000               L2WBAR    L2 writeback invalidate word count register
          0x0184 4004                L2WWC    L2 invalidate base address register
          0x0184 4010               L2WIBAR   L2 invalidate word count register
          0x0184 4014               L2WIWC    L1P invalidate base address register
          0x0184 4018                L2IBAR   L1P invalidate word count register
          0x0184 401C                         L1D writeback invalidate base address register
          0x0184 4020                 L2IWC   L1D writeback invalidate word count register
          0x0184 4024               L1PIBAR   Reserved
          0x0184 4030                L1PIWC   L1D Block Writeback
          0x0184 4034              L1DWIBAR   L1D Block Writeback
          0x0184 4038              L1DWIWC    L1D invalidate base address register
          0x0184 4040                         L1D invalidate word count register
          0x0184 4044                     -   Reserved
          0x0184 4048              L1DWBAR    L2 writeback all register
          0x0184 404C               L1DWWC    L2 writeback invalidate all register
                                    L1DIBAR   L2 Global Invalidate without writeback
0x0184 4050 - 0x0184 4FFF                     Reserved
          0x0184 5000                L1DIWC   L1P Global Invalidate
          0x0184 5004                     -   Reserved
          0x0184 5008                         L1D Global Writeback
                                      L2WB    L1D Global Writeback with Invalidate
0x0184 500C - 0x0184 5027           L2WBINV   L1D Global Invalidate without writeback
          0x0184 5028
                                      L2INV
0x0184 502C - 0x0184 5039                 -
          0x0184 5040
          0x0184 5044                L1PINV
          0x0184 5048                     -

                                     L1DWB
                                   L1DWBINV

                                     L1DINV

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www.ti.com                                                            TMS320DM6437
                                                             Digital Media Processor
     HEX ADDRESS RANGE
  0x0184 8000 - 0x0184 80BC                       SPRS345D NOVEMBER 2006 REVISED JUNE 2008
  0x0184 80C0 - 0x0184 80FC
  0x0184 8100 - 0x0184 8104    Table 2-2. C64x+ Cache Registers (continued)
  0x0184 8108 - 0x0184 8124
  0x0184 8128 - 0x0184 812C    REGISTER ACRONYM                                           DESCRIPTION
  0x0184 8130 - 0x0184 813C         MAR0 - MAR47
   0x0184 8140- 0x0184 81FC        MAR48 - MAR63  Reserved (corresponds to byte address 0x0000 0000 - 0x2FFF FFFF)
  0x0184 8200 - 0x0184 823C        MAR64 - MAR65
  0x0184 8240 - 0x0184 83FC        MAR66 - MAR73  Memory Attribute Registers for PCI Data (corresponds to byte address
                                   MAR74 - MAR75  0x3000 0000 - 0x3FFF FFFF)
                                   MAR76 - MAR79
                                                  Reserved (corresponds to byte address 0x4000 0000 - 0x41FF FFFF)
                                  MAR80 - MAR127
                                 MAR128 - MAR143  Memory Attribute Registers for EMIFA
                                 MAR144 - MAR255  (corresponds to byte address 0x4200 0000 - 0x49FF FFFF)

                                                  Reserved (corresponds to byte address 0x4A00 0000 - 0x4BFF FFFF)

                                                  Memory Attribute Registers for VLYNQ (corresponds to byte address
                                                  0x4C00 0000 - 0x4FFF FFFF)

                                                  Reserved (corresponds to byte address 0x5000 0000 - 0x7FFF FFFF)

                                                  Memory Attribute Registers for DDR2
                                                  (corresponds to byte address 0x8000 0000 - 0x8FFF FFFF)

                                                  Reserved (corresponds to byte address 0x9000 0000 - 0xFFFF FFFF)

2.4 Memory Map Summary

         Table 2-3 shows the memory map address ranges of the device. Table 2-4 depicts the expanded map of
         the Configuration Space (0x0180 0000 through 0x0FFF FFFF). The device has multiple on-chip memories
         associated with its two processors and various subsystems. To help simplify software development a
         unified memory map is used where possible to maintain a consistent view of device resources across all
         bus masters.

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                                                  Table 2-3. Memory Map Summary

          START               END          SIZE                 C64x+          EDMA PERIPHERAL          VPSS                      PCI
        ADDRESS           ADDRESS        (Bytes)          MEMORY MAP               MEMORY MAP     MEMORY MAP              MEMORY MAP
0x0000 0000      0x000F FFFF       1M             Reserved
0x0010 0000      0x0010 FFFF       64K            Boot ROM                Reserved                                        Reserved
0x0011 0000      0x007F FFFF       7M-64K         Reserved
0x0080 0000      0x0081 FFFF       128K           L2 RAM/Cache(1)         CFG Bus Peripherals     Reserved                CFG Bus Peripherals
0x0082 0000      0x00E0 7FFF       6048K          Reserved
0x00E0 8000      0x00E0 FFFF       32K            L1P RAM/Cache(1)        Reserved                                        Reserved
0x00E1 0000      0x00F0 3FFF       976K           Reserved
0x00F0 4000      0x00F0 FFFF       48K            L1D RAM                 L2 RAM/Cache(1)                                 L2 RAM/Cache(1)
0x00F1 0000      0x00F1 7FFF       32K            L1D RAM/Cache(1)        Reserved                                        Reserved
0x00F1 8000      0x017F FFFF       9120K          Reserved                L1P RAM/Cache(1)                                L1P RAM/Cache(1)
0x0180 0000      0x01BF FFFF       4M             CFG Space               Reserved                                        Reserved
0x01C0 0000      0x01FF FFFF       4M             CFG Bus Peripherals     L1D RAM                                         L1D RAM
0x0200 0000      0x100F FFFF       225M           Reserved                L1D RAM/Cache(1)                                L1D RAM/Cache(1)
0x1010 0000      0x1010 FFFF       64K            Boot ROM                Reserved                                        Reserved
0x1011 0000      0x107F FFFF       7M-48K         Reserved                Reserved                                        Reserved
0x1080 0000      0x1081 FFFF       128K           L2 RAM/Cache(1)         DDR2 Control Regs                               DDR2 Control Regs
0x1082 0000      0x10E0 7FFF       6048K          Reserved                Reserved                                        Reserved
0x10E0 8000      0x10E0 FFFF       32K            L1P RAM/Cache(1)        PCI Data
0x10E1 0000      0x10F0 3FFF       976K           Reserved                Reserved                DDR2 Memory Controller  DDR2 Memory Controller
0x10F0 4000      0x10F0 FFFF       48K            L1D RAM                 EMIFA Data (CS2)(2)     Reserved                Reserved
0x10F1 0000      0x10F1 7FFF       32K            L1D RAM/Cache(1)        Reserved
0x10F1 8000      0x10FF FFFF       1M-96K         Reserved                EMIFA Data (CS3)(2)
0x1100 0000      0x1FFF FFFF       240M           Reserved                Reserved
0x2000 0000      0x2000 7FFF       32K            DDR2 Control Regs       EMIFA Data (CS4)(2)
0x2000 8000      0x2FFF FFFF       256M-32K       Reserved                Reserved
0x3000 0000      0x3FFF FFFF       256M           PCI Data                EMIFA Data (CS5)(2)
0x4000 0000      0x41FF FFFF       32M            Reserved                Reserved
0x4200 0000      0x42FF FFFF       16M            EMIFA Data (CS2)(2)     Reserved
0x4300 0000      0x43FF FFFF       16M            Reserved                VLYNQ (Remote Data)
0x4400 0000      0x44FF FFFF       16M            EMIFA Data (CS3)(2)     Reserved
0x4500 0000      0x45FF FFFF       16M            Reserved                DDR2 Memory Controller
0x4600 0000      0x46FF FFFF       16M            EMIFA Data (CS4)(2)     Reserved
0x4700 0000      0x47FF FFFF       16M            Reserved
0x4800 0000      0x48FF FFFF       16M            EMIFA Data (CS5)(2)
0x4900 0000      0x49FF FFFF       16M            Reserved
0x4A00 0000      0x4BFF FFFF       32M            Reserved
0x4C00 0000      0x4FFF FFFF       64M            VLYNQ (Remote Data)
0x5000 0000      0x7FFF FFFF       768M           Reserved
0x8000 0000      0x8FFF FFFF       256M           DDR2 Memory Controller
0x9000 0000      0xFFFF FFFF       1792M          Reserved

(1) For all boot modes that default to DSPBOOTADDR = 0x0010 0000 (i.e., all boot modes except the EMIFA ROM Direct Boot,
      BOOTMODE[3:0] = 0100, FASTBOOT = 0), the bootloader code disables all C64x+ cache (L2, L1P, and L1D) so that upon exit from the
      bootloader code, all C64x+ memories are configured as all RAM (L2CFG.L2MODE = 0h, L1PCFG.L1PMODE = 0h, and
      L1DCFG.L1DMODE = 0h). If cache use is required, the application code must explicitly enable the cache. For more information on boot
      modes, see Section 3.4.1, Boot Modes. For more information on the bootloader, see the Using the TMS320DM643x Bootloader
      Application Report (literature number SPRAAG0). For the EMIFA ROM Direct Boot (BOOTMODE[3:0] = 0100, FASTBOOT = 0), the
      bootloader is not executed--that is, L2 RAM/Cache defaults to all RAM (L2CFG.L2MODE = 0h); L1P RAM/Cache defaults to all cache
      (L1PCFG.L1PMODE = 7h); and L1D RAM/Cache defaults to all cache (L1DCFG.L1DMODE = 7h).

(2) The EMIFA CS0 and CS1 are not functionally supported on the DM6437 device, and therefore, are not pinned out.

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START
ADDRESS                                SPRS345D NOVEMBER 2006 REVISED JUNE 2008
0x0180 0000
0x0181 0000                   Table 2-4. Configuration Memory Map Summary
0x0181 1000
0x0181 2000  END              SIZE     C64x+
0x0182 0000  ADDRESS          (Bytes)
0x0183 0000  0x0180 FFFF      64K      C64x+ Interrupt Controller
0x0184 0000  0x0181 0FFF      4K       C64x+ Powerdown Controller
0x0185 0000  0x0181 1FFF      4K       C64x+ Security ID
0x0188 0000  0x0181 2FFF      4K       C64x+ Revision ID
0x01BC 0000  0x0182 FFFF      64K      C64x+ EMC
0x01BC 0100  0x0183 FFFF      64K      Reserved
0x01BC 0400  0x0184 FFFF      64K      C64x+ Memory System
0x01C0 0000  0x0187 FFFF      192K     Reserved
0x01C1 0000  0x01BB FFFF      3328K    Reserved
0x01C1 0400  0x01BC 00FF      256      Reserved
0x01C1 0800  0x01BC 01FF      256      Pin Manager and Trace
0x01C1 0C00  0x01BF FFFF      255K     Reserved
0x01C1 A000  0x01C0 FFFF      64K      EDMA CC
0x01C1 A800  0x01C1 03FF      1K       EDMA TC0
0x01C2 0000  0x01C1 07FF      1K       EDMA TC1
0x01C2 0400  0x01C1 0BFF      1K       EDMA TC2
0x01C2 0800  0x01C1 9FFF      5K       Reserved
0x01C2 1000  0x01C1 A7FF      2K       PCI Control Register(1)
0x01C2 1400  0x01C1 FFFF      22K      Reserved
0x01C2 1800  0x01C2 03FF      1K       UART0
0x01C2 1C00  0x01C2 07FF      1K       UART1
0x01C2 2000  0x01C2 0FFF      2K       Reserved
0x01C2 2400  0x01C2 13FF      1K       I2C
0x01C2 2800  0x01C2 17FF      1K       Timer0
0x01C2 2C00  0x01C2 1BFF      1K       Timer1
0x01C2 3000  0x01C2 1FFF      1K       Timer2 (Watchdog)
0x01C2 4000  0x01C2 23FF      1K       PWM0
0x01C2 5400  0x01C2 27FF      1K       PWM1
0x01C4 0000  0x01C2 2BFF      1K       PWM2
0x01C4 0800  0x01C2 2FFF      1K       Reserved
0x01C4 0C00  0x01C2 3FFF      4K       HECC Control(2)
0x01C4 1000  0x01C2 53FF      5K       HECC RAM
0x01C4 2000  0x01C3 FFFF      107K     Reserved
0x01C6 7000  0x01C4 07FF      2K       System Module
0x01C6 7800  0x01C4 0BFF      1K       PLL Controller 1
0x01C6 8000  0x01C4 0FFF      1K       PLL Controller 2
0x01C7 0000  0x01C4 1FFF      4K       Power and Sleep Controller
0x01C7 4000  0x01C6 6FFF      148K     Reserved
0x01C8 0000  0x01C6 77FF      2K       GPIO
              0x01C6 7FFF      2K       HPI
              0x01C6 FFFF      32K      Reserved
              0x01C7 3FFF      16K      VPSS Registers
              0x01C7 FFFF      48K      Reserved
              0x01C8 0FFF      4K       EMAC Control Registers

(1) Access to certain PCI registers when there is no active PCI clock may hang the device. For more information, see the TMS320DM643x
      Peripheral Component Interconnect (PCI) Reference Guide (literature number SPRU985).

(2) Software must not access "Reserved" locations of the HECC. Access to HECC "Reserved" locations may hang the device.

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                     Table 2-4. Configuration Memory Map Summary (continued)

START                END                      SIZE     C64x+
ADDRESS              ADDRESS                  (Bytes)
0x01C8 1000          0x01C8 1FFF              4K       EMAC Control Module Registers
0x01C8 2000          0x01C8 3FFF              8K       EMAC Control Module RAM
0x01C8 4000          0x01C8 47FF              2K       MDIO Control Registers
0x01C8 4800          0x01CF FFFF              494K     Reserved
0x01D0 0000          0x01D0 07FF              2K       McBSP0
0x01D0 0800          0x01D0 0FFF              2K       McBSP1
0x01D0 1000          0x01D0 13FF              1K       McASP0 Control
0x01D0 1400          0x01D0 17FF              1K       McASP0 Data
0x01D0 1800          0x01DF FFFF              1018K    Reserved
0x01E0 0000          0x01E0 0FFF              4K       EMIFA Control
0x01E0 1000          0x01E0 1FFF              4K       VLYNQ Control Registers
0x01E0 2000          0x0FFF FFFF              226M-8K  Reserved

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2.5 Pin Assignments

   Extensive use of pin multiplexing is used to accommodate the largest number of peripheral functions in
   the smallest possible package. Pin multiplexing is controlled using a combination of hardware
   configuration at device reset and software programmable register settings. For more information on pin
   muxing, see Section 3.7, Multiplexed Pin Configurations of this document.

2.5.1 Pin Map (Bottom View)

   Figure 2-2 through Figure 2-5 show the bottom view of the ZWT package pin assignments in four
   quadrants (A, B, C, and D). Figure 2-6 through Figure 2-9 show the bottom view of the ZDU package pin
   assignments in four quadrants (A, B, C, and D).

   1         2                 3      4           5       6       7           8        9           10

W  VSS       VSS       DDR_D[7]       DDR_D[9] DDR_D[12] DDR_D[14] DDR_CLK    DDR_CLK  DDR_A[12]   DDR_A[11] W

V  DVDDR2    DDR_D[4]  DDR_D[6]       DDR_D[8]    DDR_D[11] DDR_D[13] DDR_D[15] DDR_CKE DDR_BA[1]  DDR_A[8]  V

U DDR_D[2]   DDR_D[3]  DDR_D[5] DDR_DQS[0] DDR_D[10] DDR_DQS[1] DDR_RAS DDR_BA[0] DDR_BA[2] DDR_A[10] U

T DDR_D[0]   DDR_D[1]          PCIEN  DDR_DQM[0]  DVDDR2  DDR_DQM[1] DDR_CAS  DDR_WE   DDR_CS      DDR_ZN    T

R  VSS       TRST              TMS    DVDDR2      VSS     DVDDR2  VSS         DVDDR2   VSS         DVDDR2    R

P  DVDD33    EMU0              TDO    TDI         DVDDR2  VSS     DVDDR2      VSS      DVDDR2      VSS       P

N  TCK       EMU1      RESETOUT       POR         VSS     DVDD33  VSS         CVDD     VSS         CVDD      N

   CLKOUT0/

M  PWM2/     SCL               SDA    RESET       DVDD33    VSS   CVDD         VSS     CVDD        VSS       M
                                                          DVDD33   VSS        CVDD      VSS
   GP[84]                                                         CVDD         VSS     CVDD
                                                            VSS
L  UCTS0/    URXD0/    URTS0/         HECC_RX/    RSV3        6      7           8        9        CVDD      L
             GP[85]    PWM0/            TINP1L/   RSV2
   GP[87]              GP[88]           URXD1/
                                         GP[56]      5
K  VSS       CLKS1/    UTXD0/                                                                      VSS       K
             TINP0L/   GP[86]         HECC_TX/
   1         GP[98]                    TOUT1L/                                                     10
                           3            UTXD1/
                 2                       GP[55]

                                            4

                                      Figure 2-2. ZWT Pin Map [Quadrant A]

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TMS320DM6437                                                                                                       www.ti.com
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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

                     11    12                 13        14      15         16         17         18        19

    W DDR_A[6]             DDR_A[5]           DDR_A[0]  DDR_D[16] DDR_D[18] DDR_D[21] DDR_D[27]  DVDDR2    DVDDR2  W

    V DDR_A[7]             DDR_A[4]           DDR_A[2]  DDR_D[17] DDR_D[19] DDR_D[22] DDR_D[24] DDR_D[29]  VSS     V

    U DDR_A[9]             DDR_A[3]           DDR_A[1] DDR_DQS[2] DDR_D[20] DDR_DQS[3] DDR_D[25] DDR_D[28] DDR_D[30] U

    T  DDR_ZP DDR_VDDDLL DDR_VSSDLL DDR_DQM[2] DDR_VREF DDR_DQM[3] DDR_D[23] DDR_D[26] DDR_D[31] T

    R                VSS   DVDDR2             RSV5      DVDDR2  VSS        DVDDR2     VSS        VSS       VSS     R

    P  DVDDR2              VSS                DVDDR2    VSS     VSSA_1P1V  VSSA_1P8V  VDDA_1P8V DAC_IOUT_B DAC_IOUT_A P

    N                VSS   CVDD               VSS       VSS     VDDA_1P1V DAC_RBIAS DAC_IOUT_D DAC_IOUT_C DAC_VREF N

    M                CVDD  VSS                CVDD      VSS     DVDD33     VSS        VSS        VSS       VSS     M

    L                VSS   CVDD               VSS       DVDDR2  RSV4       PLLPWR18   VSS        MXVDD     VSS     L

    K                CVDD  VSS                CVDD      VSS     DVDD33     VSS        DVDD33     MXVSS     MXI/    K

                                                                                                           CLKIN

                     11    12                 13        14      15         16         17         18        19

                                     Figure 2-3. ZWT Pin Map [Quadrant B]

18  Device Overview                                                                              Submit Documentation Feedback
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                                                                                   SPRS345D NOVEMBER 2006 REVISED JUNE 2008

               11              12          13          14          15          16            17         18          19

            J  VSS             CVDD        VSS         DVDD33      VSS         DVDD33        VSS        VSS         MXO     J

            H  CVDD            VSS         CVDD        VSS         YOUT7/      YOUT6/        YOUT5/     DVDD33      VSS     H
                                                                   GP[29]      GP[28]        GP[27]

            G  VSS             DVDD33      VSS         DVDD33      YOUT2/      YOUT3/        YOUT4/     VSS         VPBECLK/ G
                                                                   GP[24]/     GP[25]/       GP[26]/                  GP[30]

                                                                   (BOOTMODE2) (BOOTMODE3) (FASTBOOT)

                                                                   YOUT1/      COUT6/        COUT7/     YOUT0/      HSYNC/

            F  DVDD33          VSS         DVDD33      VSS         GP[23]/     EM_D[6]/      EM_D[7]/   GP[22]/     EM_CS5/ F

                                                                   (BOOTMODE1) GP[20]        GP[21] (BOOTMODE0) GP[33]

                                                                   EM_WAIT/    COUT3/        COUT5/     COUT4/      VSYNC/
                                                                   (RDY/BSY)
            E  AD28            AD30        VSS         EM_WE                   EM_D[3]/      EM_D[5]/   EM_D[4]/    EM_CS4/ E
                                                                                GP[17]        GP[19]     GP[18]      GP[32]

               CI2(CCD10)/

               EM_A[18]/       C_FIELD/     C_WE/      YI4(CCD4)/              COUT0/        COUT2/     COUT1/      VCLK/
                                           EM_R/W/        GP[40]               EM_D[0]/      EM_D[2]/   EM_D[1]/
            D  PRST/           EM_A[21]/                           EM_OE                                            GP[31]  D
                                            GP[35]                              GP[14]        GP[16]     GP[15]
               EM_D[5]/        GP[34]

               GP[46]

               CI4(CCD12)/ CI0(CCD8)/                                              B2/           R2/
                                                                               EM_BA[1]/     EM_BA[0]/
               EM_A[16]/       EM_A[20]/   YI5(CCD5)/  YI2(CCD2)/  YI0(CCD0)/                           LCD_OE/         G0/
                                              GP[41]      GP[38]      GP[36]      GP[5]/        GP[6]/  EM_CS3/     EM_CS2/ C
            C  PGNT/           PINTA/                                            (AEM0)        (AEM1)
                                                                                                         GP[13]      GP[12]
               EM_D[3]/        EM_D[7]/

               GP[48]          GP[44]

               CI5(CCD13)/ CI1(CCD9)/                                          B1/           R1/        B0/

               EM_A[15]/       EM_A[19]/   YI6(CCD6)/  YI3(CCD3)/  YI1(CCD1)/    EM_A[2]/    EM_A[0]/   LCD_FIELD/
                                 PREQ/        GP[42]      GP[39]      GP[37]   (CLE)/GP[8]/    GP[7]/     EM_A[3]/
            B  AD29/                                                                          (AEM2)        GP[11]  VSS     B
                               EM_D[6]/                                          (AEAW0/
               EM_D[2]/          GP[45]                                          PLLMS0)

               GP[49]

               CI3(CCD11)/                                                           G1/         R0/
                                                                                 EM_A[1]/    EM_A[4]/
               EM_A[17]/       YI7(CCD7)/    VD/       PCLK/         HD/       (ALE)/GP[9]/   GP[10]/
                                           GP[53]      GP[54]      GP[52]        (AEAW1/     (AEAW2/
            A  AD31/           GP[43]                                            PLLMS1)     PLLMS2)    DVDD33      VSS     A
                                              13          14          15                                   18
               EM_D[4]/                                                               16         17

               GP[47]

               11              12                                                                                   19

                                       Figure 2-4. ZWT Pin Map [Quadrant C]

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TMS320DM6437                                                                                                                    www.ti.com
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       1           2          3         4         5       6                7            8            9          10

                   AHCLKR0/   AXR0[1]/  CLKS0/    VSS

    J  DVDD33      CLKR0/     DX0/      TOUT0L/           DVDD33           VSS          CVDD         VSS        CVDD         J

                   GP[101]    GP[104]   GP[97]

       ACLKR0/     AXR0[0]/   AXR0[2]/  AFSR0/    DVDD33
                    FSR1/      FSX0/     DR0/
H      CLKX0/                                             VSS              CVDD         VSS          CVDD       VSS          H

       GP[99]      GP[105]    GP[103]   GP[100]

G AHCLKX0/         AFSX0/     AMUTE0/   AXR0[3]/    VSS   DVDD33             VSS        DVDD33         VSS      DVDD33       G
          CLKR1/     DX1/        DR1/    FSR0/    DVDD33    VSS            DVDD33         VSS        DVDD33
          GP[108]                       GP[102]
                   GP[107]     GP[110]

       ACLKX0/     AMUTEIN0/  GP[4]/    VSS

F      CLKX1/      FSX1/      PWM1                                                                              VSS          F

       GP[106]     GP[109]

E      AD0/        AD1/       AD2/      AD4/      RSV1    DVDD33           VSS          DVDD33       VSS        AD26         E
                   GP[1]      GP[2]     GP[3]
       GP[0]

       HAS/        HRDY/      HCNTL1/    HD14/     HD12/  HD6/             HD1/         EM_A[6]/     EM_A[9]/   EM_A[12]/
                   MRXD2/      MTXEN/   MTXD0/    MTXD2/                                  AD20/      PIDSEL/     PCBE3/ D
D      MDIO/       PCBE0/                AD15/     PPAR/  VLYNQ_TXD1/ VLYNQ_RXD0/        GP[95]       GP[92]      GP[89]
                   GP[80]       AD11/   GP[72]    GP[70]
       AD3/                     GP[75]                    PTRDY/           AD16/
                    HINT/
       GP[83]      MRXD3/       HDS2/                     GP[64]           GP[59]
                               MRXD0/
       HCS/          AD6/               HHWIL/     HD11/    HD9/                 HD4/     HD0/       EM_A[7]/   EM_A[11]/
                   GP[82]        AD9/   MRXDV/    MTXD3/  MCOL/            VLYNQ_RXD3/  VLYNQ_         AD22/
C      MDCLK/                   GP[78]            PCBE1/  PSTOP/                        SCRUN/        GP[94]    AD24/        C
                    HDS1/                AD13/    GP[69]  GP[67]              PFRAME/
       AD5/        MRXD1/     HCNTL0/    GP[74]                                 GP[62]   AD18/       EM_A[8]/   GP[90]
                              MRXER/                                                     GP[58]        AD21/
       GP[81]        AD7/                HD13/                                                        GP[93]
                    GP[79]      AD10/   MTXD1/
                                GP[76]   AD14/     HD10/  HD7/             HD3/                                 CI7(CCD15)/
                   DVDD33                GP[71]   MCRS/
                                HR/W/             PSERR/  VLYNQ_TXD2/ VLYNQ_RXD2/       EM_A[5]/                EM_A[13]/
                       2      MRXCLK/             GP[68]                                  AD19/
B      VSS                                                PDEVSEL/         PCBE2/        GP[96]                 AD25/        B
                                 AD8/
                                GP[77]                    GP[65]           GP[61]                               EM_D[0]/

                                   3                                                                            GP[51]

                                          HD15/   HD8/    HD5/             VLYNQ_             HD2/              CI6(CCD14)/
                                        MTXCLK/                            CLOCK/       VLYNQ_RXD1/
                                                  VLYNQ_TXD3/ VLYNQ_TXD0/  PCICLK/                   EM_A[10]/  EM_A[14]/
                                          AD12/                             GP[57]            AD17/    AD23/
A      DVDD33                            GP[73]   PPERR/  PIRDY/                             GP[60]    GP[91]   AD27/        A

                                                  GP[66]  GP[63]                                                EM_D[1]/

                                                                                                                GP[50]

       1                                4         5       6                7            8            9          10

                                        Figure 2-5. ZWT Pin Map [Quadrant D]

20     Device Overview                                                                               Submit Documentation Feedback
www.ti.com                                                                                                    TMS320DM6437
                                                                                                     Digital Media Processor
                    1
                                                                                          SPRS345D NOVEMBER 2006 REVISED JUNE 2008
                VSS
AB                       2         3          4    5             6          7    8          9        10      11

                       VSS       DDR_D[6] DDR_D[8] DDR_D[12] DDR_D[15] DDR_CLK0 DDR_CLK0 DDR_BS[1] DDR_BS[2] DDR_A[10]  AB

AA  DVDDR2             DDR_D[3] DDR_D[4] DDR_DQS[0] DDR_D[10] DDR_D[13] DDR_DQS[1] DDR_CKE DDR_BS[0] DDR_A[12] DDR_A[11] AA

Y   DDR_D[0] DDR_D[1] DDR_D[5] DDR_DQM[0] DDR_D[11] DDR_D[14] DDR_DQM[1] DDR_RAS DDR_CAS DDR_WE           DDR_CS        Y

    VSS                DDR_D[2]  PCIEN      DDR_D[7] DDR_D[9]     VSS     DVDDR2  VSS     DVDDR2  VSS     DVDDR2

W                                                                                                                       W

    DVDDR2             TRST      TMS        DVDDR2  VSS           DVDDR2  VSS     DVDDR2  VSS     DVDDR2  VSS

V                                                                                                                       V

U   TCK                TDO       TDI        VSS     DVDDR2     U  6       7       8       9       10      11

             EMU0      EMU1      RESETOUT DVDD33    VSS        T
T

    CLKOUT0/

    PWM2/              POR       RESET      VSS     DVDD33

R   GP[84]                                                     R

P   UCTS0/             SDA       HECC_RX/   DVDD33  VSS        P                          VSS     CVDD    CVDD
    GP[87]             SCL         TINP1L/    VSS
                                   URXD1/                                                                               P
                                   GP[56]
N   UTXD0/                                          DVDD33     N                          CVDD    VSS     VSS           N
    GP[86]                       HECC_TX/
                                  TOUT1L/
                                   UTXD1/
                                   GP[55]

                       URXD0/    URTS0/
                       GP[85]
M   VSS                          PWM0/      RSV3    VSS        M                          CVDD    CVDD    VSS           M
                                 GP[88]

    1                  2         3          4       5                                     9       10      11

                                                  Figure 2-6. ZDU Pin Map [Quadrant A]

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TMS320DM6437                                                                                                   www.ti.com
Digital Media Processor

SPRS345D NOVEMBER 2006 REVISED JUNE 2008

           12        13      14               15   16      17      18      19      20        21                22

    AB     DDR_A[7] DDR_A[4] DDR_A[1] DDR_A[0] DDR_D[18] DDR_D[21] DDR_D[22] DDR_D[25] DDR_D[28] DVDDR2        DVDDR2  AB

    AA     DDR_A[9] DDR_A[6] DDR_A[3] DDR_DQS[2] DDR_D[16] DDR_D[19] DDR_DQS[3] DDR_D[23] DDR_D[26] DDR_D[30]  VSS     AA

    Y DDR_A[8] DDR_A[5] DDR_A[2] DDR_DQM[2] DDR_D[17] DDR_D[20] DDR_DQM[3] DDR_D[24] DDR_D[27] DDR_D[29] DDR_D[31] Y

    W      DDR_ZN    DDR_ZP DDR_VDDDLL DDR_VSSDLL  RSV5    DVDDR2 DDR_VREF DVDDR2  VSS       VSS               VSS     W

        V  DVDDR2    VSS     DVDDR2           VSS  DVDDR2  VSS     DVDDR2  VSS     VDDA_1P8V DAC_IOUT_A DAC_VREF V

           12            13      14           15   16      17

                                                                U  VSS     VSS     VSSA_1P8V DAC_RBIAS DAC_IOUT_B U

                                                                T  VSS     VSSA_1P1V VDDA_1P1V DAC_IOUT_C DAC_IOUT_D T

                                                                R  VSS     VSS     VSS       VSS               VSS     R

        P  CVDD      CVDD    VSS                                P  DVDD33  RSV4    DVDD33    VSS               DVDD33  P

    N                        CVDD                               N  VSS     DVDD33  PLLPWR18  MXVDD             MXI/    N

           VSS       VSS                                                                                       CLKIN

    M      VSS       VSS     CVDD                               M  DVDD33  VSS     DVDD33    MXVSS             MXO     M

               12        13      14                                18      19      20        21                22

                                     Figure 2-7. ZDU Pin Map [Quadrant B]

22  Device Overview                                                                Submit Documentation Feedback
www.ti.com                                                                                                           TMS320DM6437
                                                                                                            Digital Media Processor

                                                                                                 SPRS345D NOVEMBER 2006 REVISED JUNE 2008

               12         13         14                                              18          19       20             21           22

                                                                                                 YOUT5/   YOUT2/

L              VSS        CVDD       CVDD                                       L    VSS         GP[27]   GP[24]/        DVDD33       VSS       L

                                                                                                          (BOOTMODE2)

               VSS        VSS        CVDD                                                        YOUT4/   YOUT1/         YOUT7/       VPBECLK/
                                                                                                                         GP[29]         GP[30]
K                                                                               K    DVDD33      GP[26]/  GP[23]/                                  K

                                                                                                 (FASTBOOT) (BOOTMODE1)

                                                                                                          YOUT0/         YOUT6/       HSYNC/

J              CVDD       CVDD       VSS                                        J    VSS         DVDD33   GP[22]/        GP[28]       EM_CS5/ J

                                                                                                          (BOOTMODE0)                 GP[33]

                                                                                                          COUT7/         YOUT3/       VSYNC/

                                                                                H    DVDD33      VSS      EM_D[7]/       GP[25]/      EM_CS4/ H

                                                                                                          GP[21]         (BOOTMODE3)  GP[32]

                                                                                                          COUT1/         COUT4/       VCLK/
                                                                                                                                      GP[31]
                                                                                G    VSS         DVDD33   EM_D[1]/       EM_D[4]/                  G
                                                                                                           GP[15]         GP[18]

                                                                                                          COUT3/         COUT6/       COUT5/

                                                                                F    DVDD33      VSS      EM_D[3]/       EM_D[6]/     EM_D[5]/     F

               12         13         14             15        16           17                             GP[17]         GP[20]       GP[19]

                                                                                                          R2/

                                                                                                          EM_BA[0]/      COUT0/       COUT2/

E              VSS        DVDD33     VSS            DVDD33    VSS          DVDD33    VSS         DVDD33   GP[6]/         EM_D[0]/     EM_D[2]/     E

                                                                                                          (AEM1)         GP[14]       GP[16]

                                                                                                                         B0/          LCD_OE/

   D           AD26       AD28       AD30           VSS       DVDD33       VSS       DVDD33      EM_OE    EM_WAIT/ LCD_FIELD/         EM_CS3/   D
                                                                                                          (RDY/BSY) EM_A[3]/           GP[13]

                                                                                                                         GP[11]

                          CI5(CCD13)/ CI1(CCD9)/ CI0(CCD8)/                                                   B2/           R1/
                                                                                                          EM_BA[1]/      EM_A[0]/
               EM_A[11]/ EM_A[15]/ EM_A[19]/ EM_A[20]/ C_FIELD/            C_WE/     YI4(CCD4)/                                           G0/
                                                                                        GP[40]               GP[5[/        GP[7]/     EM_CS2/
   C           AD24/        AD29/     PREQ/          PINTA/   EM_A[21]/    EM_R/W/               EM_WE      (AEM0)        (AEM2)                C
               GP[90]     EM_D[2]/   EM_D[6]/       EM_D[7]/    GP[34]      GP[35]                                                     GP[12]

                          GP[49]     GP[45]         GP[44]

                          CI4(CCD12)/ CI3(CCD11)/                                                         G1/            R0/

               EM_A[12]/ EM_A[16]/ EM_A[17]/        YI6(CCD6)/ YI5(CCD5)/ YI2(CCD2)                       EM_A[1]/       EM_A[4]/
                                                                                     YI1(CCD1)/ YI0(CCD0)/ (ALE)/GP[9]/
            B  PCBE3/      PGNT/       AD31/        GP[42]    GP[41]       GP[38]    GP[37]      GP[36]                   GP[10]/     VSS          B
               GP[89]     EM_D[3]/   EM_D[4]/                                                                            (AEAW2/
                                                                                                          (AEAW1/

                          GP[48]     GP[47]                                                               PLLMS1)        PLLMS2)

               CI7(CCD15)/ CI6(CCD14)/ CI2(CCD10)/                                                              B1/
                                                                                                            EM_A[2]/
            A  EM_A[13]/  EM_A[14]/  EM_A[18]/      YI7(CCD7)/ YI3(CCD3)/    VD/     PCLK/         HD/    (CLE)/GP[8]/   DVDD33       VSS          A
                 AD25/      AD27/      PRST/                               GP[53]    GP[54]      GP[52]     (AEAW0/
                                                    GP[43]    GP[39]                                        PLLMS0)
               EM_D[0]/   EM_D[1]/   EM_D[5]/

               GP[51]     GP[50]     GP[46]

               12         13         14             15        16           17        18          19       20             21           22

                                             Figure 2-8. ZDU Pin Map [Quadrant C]

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            1        2          3       4     5                                                9           10        11
L DVDD33                             RSV2                                                     CVDD         VSS
                 CLKS1/    CLKS0/             DVDD33  L                                                              VSS       L
                 TINP0L/   TOUT0L/
                 GP[98]     GP[97]

      AHCLKR0/   AXR0[1]/  AFSR0/    DVDD33   VSS     K                                       CVDD         VSS       VSS       K
K CLKR0/           DX0/      DR0/

        GP[101]  GP[104]   GP[100]

    ACLKR0/      AXR0[2]/  AXR0[3]/

J CLKX0/         FSX0/     FSR0/     VSS      DVDD33  J                                       VSS          CVDD      CVDD      J

    GP[99]       GP[103]   GP[102]

      AHCLKX0/   AXR0[0]/  AMUTE0/   DVDD33   VSS     H
H CLKR1/          FSR1/       DR1/
                 GP[105]
        GP[108]             GP[110]

    ACLKX0/      AFSX0/ AMUTEIN0/

G CLKX1/         DX1/      FSX1/     VSS      DVDD33  G

    GP[106]      GP[107]   GP[109]

F   AD2/         AD4/      GP[4]/    DVDD33   VSS     F
                           PWM1
    GP[2]        GP[3]
                                                         6       7               8            9            10        11

E   AD0/         AD1/      DVDD33    VSS      DVDD33     VSS     DVDD33          VSS          DVDD33       VSS       DVDD33    E
                 GP[1]
    GP[0]

          HCS/    HINT/    HHWIL/    RSV1     VSS        DVDD33  VSS             DVDD33       VSS          DVDD33    VSS       D
D MDCLK/         MRXD3/    MRXDV/

          AD5/     AD6/     AD13/
         GP[81]  GP[82]     GP[74]

    HAS/          HDS2/      HRDY/   HCNTL1/   HD12/     HD9/    HD6/            HD4/         HD1/         EM_A[7]/  EM_A[9]/
                 MRXD0/     MRXD2/   MTXEN/   MTXD2/                                                         AD22/   PIDSEL/
C   MDIO/                   PCBE0/             PPAR/     MCOL/   VLYNQ_TXD1/ VLYNQ_RXD3/ VLYNQ_RXD0/        GP[94]    GP[92]   C
                   AD9/      GP[80]    AD11/  GP[70]     PSTOP/
    AD3/          GP[78]              GP[75]                     PTRDY/          PFRAME/      AD16/
                            HDS1/
    GP[83]       HCNTL0/   MRXD1/      HD13/             GP[67]  GP[64]          GP[62]       GP[59]
                 MRXER/              MTXD1/
                             AD7/      AD14/   HD14/   HD10/          HD7/            HD3/      HD0/       EM_A[6]/ EM_A[10]/
                   AD10/    GP[79]    GP[71]  MTXD0/  MCRS/      VLYNQ_TXD2/     VLYNQ_RXD2/  VLYNQ_
B DVDD33          GP[76]                       AD15/  PSERR/     PDEVSEL/                     SCRUN/       AD20/     AD23/     B
                             HR/W/     HD15/  GP[72]  GP[68]                        PCBE2/
                 DVDD33    MRXCLK/   MTXCLK/                        GP[65]          GP[61]     AD18/       GP[95]    GP[91]
                                                                                               GP[58]
                      2       AD8/     AD12/
                             GP[77]   GP[73]   HD11/     HD8/    HD5/            VLYNQ_            HD2/    EM_A[5]/  EM_A[8]/
                                              MTXD3/                             CLOCK/       VLYNQ_RXD1/    AD19/     AD21/
A   VSS                          3        4   PCBE1/  VLYNQ_TXD3/ VLYNQ_TXD0/PI  PCICLK/                                       A
                                                                                                  AD17/
                                                      PPERR/     RDY/                                      GP[96]    GP[93]

                                              GP[69]     GP[66]  GP[63]          GP[57]       GP[60]

    1                                         5          6       7               8            9            10        11

                                             Figure 2-9. ZDU Pin Map [Quadrant D]

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2.6 Terminal Functions

The terminal functions tables (Table 2-5 through Table 2-32) identify the external signal names, the
associated pin (ball) numbers along with the mechanical package designator, the pin type, whether the pin
has any internal pullup or pulldown resistors, and a functional pin description. For more detailed
information on device configuration, peripheral selection, multiplexed/shared pin, and debugging
considerations, see the Device Configurations section of this data manual.

All device boot and configuration pins (except PCIEN) are multiplexed configuration pins-- meaning they
are multiplexed with functional pins. These pins function as device boot and configuration pins only during
device reset. The input states of these pins are sampled and latched into the BOOTCFG register when
device reset is deasserted (see Note below). After device reset is deasserted, the values on these
multiplexed pins no longer have to hold the configuration.

The PCIEN pin is a standalone configuration pin. Its value is latched into the BOOTCFG register when
device reset is deasserted (see Note below). Unlike the multiplexed device boot and configuration pins,
the value on the PCIEN pin even after device reset is deasserted must hold the configuration.

For proper device operation, external pullup/pulldown resistors may be required on these device boot and
configuration pins. Section 3.9.1, Pullup/Pulldown Resistors discusses situations where external
pullup/pulldown resistors are required.

Note: Internal to the chip, the two device reset pins RESET and POR are logically AND'd together for the
purpose of latching device boot and configuration pins. The values on all device boot and configuration
pins are latched into the BOOTCFG register when the logical AND of RESET and POR transitions from
low-to-high.

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                                            Table 2-5. BOOT Terminal Functions

    NAME          SIGNAL               ZDU  TYPE(1) OTHER(2)(3)                        DESCRIPTION
                                       NO.                             BOOT
                            ZWT
                            NO.

    YOUT3/GP[25]/

    (BOOTMODE3)

                                  G16  H21                 Bootmode configuration bits. These bootmode functions along with
    YOUT2/GP[24]/
                                                           the FASTBOOT function determine what device bootmode
    (BOOTMODE2)      G15               L20
                                       K20         IPD     configuration is selected.
                                            I/O/Z
                                                   DVDD33 The DM6437 device supports several types of bootmodes along with
    YOUT1/GP[23]/    F15
                                                           a FASTBOOT option; for more details on the types/options, see
    (BOOTMODE1)
                                  F18  J20                 Section 3.4.1, Boot Modes.

    YOUT0/GP[22]/

    (BOOTMODE0)

    YOUT4/GP26]/     G17               K19  I/O/Z    IPD   Fast Boot
    (FASTBOOT)                                     DVDD33  0 = Not Fast Boot
                                                           1 = Fast Boot

    R0/EM_A[4]/                                      IPD   EMIFA Address Bus Width (AEAW) and Fast Boot PLL Multiplier
                                                   DVDD33  Select (PLLMS).
    GP[10]/          A17               B21  I/O/Z          These configuration pins serve two purposes which are based on

(AEAW2/PLLMS2)

    G1/EM_A[1]/                                            AEM[2:0] settings.

    (ALE)/GP[9]/     A16               B20  I/O/Z  IPD     For AEM[2:0] = 001 [8-bit EMIFA (Async) Pinout Mode 1], the

(AEAW1/PLLMS1)                                     DVDD33 AEAW/PLLMS pins serve as the AEAW function to select EMIFA

                                                           Address Bus Width.

    B1/EM_A[2]/                                            For all other AEM modes, the AEAW/PLLMS pins select the PLL

    (CLE)/GP[8]/     B16               A20  I/O/Z  IPD     multiplier for fast boot.

(AEAW0/PLLMS0)                                     DVDD33 For more details, see Section 3.5.1.2, EMIFA Address Width Select

                                                           (AEAW) and Fast Boot PLL Multipler Select (PLLMS).

    R1/EM_A[0]/      B17               C21  I/O/Z    IPD   Selects EMIFA Pinout Mode
    GP[7]/(AEM2)                                   DVDD33  The DM6437 supports the following EMIFA Pinout Modes:

    R2/EM_BA[0]/     C17               E20  I/O/Z    IPD   AEM[2:0] = 000, No EMIFA
    GP[6]/(AEM1)                                   DVDD33

                                                           AEM[2:0] = 001, 8-bit EMIFA (Async) Pinout Mode 1

                                                           AEM[2:0] = 011, 8-bit EMIFA (Async) Pinout Mode 3

    B2/EM_BA[1]/                                   IPD     AEM[2:0] = 100, 8-bit EMIFA (NAND) Pinout Mode 4
    GP[5]/(AEM0)
                     C16               C20  I/O/Z  DVDD33  AEM[2:0] = 101, 8-bit EMIFA (NAND) Pinout Mode 5

                                                           This signal doesn't actually affect the EMIFA module. It only affects

                                                           how the EMIFA is pinned out.

                                                           For proper DM6437 device operation, if this pin is both routed and

    YOUT6/           H16               J21  I/O/Z    IPD   3-stated (not driven) during device reset, it must be pulled down via
    GP[28]                                         DVDD33  an external resistor. For more detailed information on
                                                           pullup/pulldown resistors, see Section 3.9.1, Pullup/Pulldown

                                                           Resistors.

    PCIEN            T3                W3     I      IPD   PCI Enable
                                                   DVDD33  0 = PCI pin function is disabled [default]
                                                           1 = PCI pin function is enabled

                                                           For proper DM6437 device operation, if this pin is both routed and

    YOUT5/GP[27]     H17               L19  I/O/Z  IPU     3-stated (not driven) during device reset, it must be pulled up via an

                                                   DVDD33 external resistor. For more detailed information on pullup/pulldown

                                                           resistors, see Section 3.9.1, Pullup/Pulldown Resistors.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                                  Table 2-6. Oscillator/PLL Terminal Functions

            SIGNAL

NAME         ZWT    ZDU TYPE(1)          OTHER (2)                       DESCRIPTION
             NO.    NO.

                                                        OSCILLATOR, PLL

MXI/        K19 N22           I         MXVDD          Crystal input MXI for MX oscillator (system oscillator, typically 27 MHz).
CLKIN                                                   If the internal oscillator is bypassed, this is the external oscillator clock
                                                        input. (3)

   MXO       J19 M22           O         MXVDD          Crystal output for MX oscillator

MXVDD       L18 N21           S              (4)       1.8 V power supply for MX oscillator. On the board, this pin can be
MXVSS                                                  connected to the same 1.8 V power supply as DVDDR2.
PLLPWR18     K18 M21 GND                     (4)        Ground for MX oscillator
                                             (4)
             L16 N20           S                        1.8 V power supply for PLLs

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) Specifies the operating I/O supply voltage for each signal
(3) For more information on external board connections, see Section 6.6, External Clock Input From MXI/CLKIN Pin.
(4) For more information, see the Recommended Operating Conditions table

                               Table 2-7. Clock Generator Terminal Functions

            SIGNAL

NAME         ZWT    ZDU        TYPE (1)  OTHER (2) (3)                   DESCRIPTION
             NO.    NO.          I/O/Z

                     R1                             CLOCK GENERATOR

  CLKOUT0/   M1                            IPD          This pin is multiplexed between the System Clock generator (PLL1), PWM2,
PWM2/GP[84]                              DVDD33         and GPIO.
                                                        For the System Clock generator (PLL1), it is clock output CLKOUT0. This is
                                                        configurable for 27 MHz or other 27 MHz-divided-down (/1 to /32) clock
                                                        outputs.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                              Table 2-8. RESET and JTAG Terminal Functions

    NAME      SIGNAL          ZDU             TYPE(1) OTHER(2)(3)                             DESCRIPTION
                              NO.
                        ZWT
                         NO.

                                                     RESET

       RESET         M4       R3              I        IPU         Device reset
    RESETOUT                                         DVDD33

        POR          N3       T3              O/Z                 Reset output status pin. The RESETOUT pin indicates when the

                                                     DVDD33 device is in reset.

                     N4       R2              I        IPU         Power-on reset.
                                                     DVDD33

                                                        JTAG

    TMS              R3       V3              I      IPU           JTAG test-port mode select input.
    TDO
     TDI                                             DVDD33 For proper device operation, do not oppose the IPU on this pin.
    TCK
    TRST             P3       U2              O/Z                 JTAG test-port data output
                                                     DVDD33

                     P4       U3              I        IPU         JTAG test-port data input
                                                     DVDD33

                     N1       U1              I        IPU         JTAG test-port clock input
                                                     DVDD33

                     R2       V2              I        IPD         JTAG test-port reset. For IEEE 1149.1 JTAG compatibility, see
                                                     DVDD33        the IEEE 1149.1 JTAG compatibility statement portion of this data
                                                                   sheet

    EMU1             N2       T2              I/O/Z    IPU         Emulation pin 1
    EMU0                                             DVDD33

                     P2       T1              I/O/Z    IPU         Emulation pin 0
                                                     DVDD33

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                     Table 2-9. EMIFA Terminal Functions (Boot Configuration)

            SIGNAL

NAME            ZWT  ZDU       TYPE (1)  OTHER (2) (3)              DESCRIPTION
                NO.  NO.
                                 I/O/Z
                     B21         I/O/Z   EMIFA: BOOT CONFIGURATION
                     B20         I/O/Z
R0/EM_A[4]/          A20         I/O/Z     IPD          These pins are multiplexed between the VPBE (VENC), EMIFA, and
                     C20         I/O/Z   DVDD33         GPIO. When RESET or POR is asserted, these pins function as
GP[10]/         A17  E20         I/O/Z                  EMIFA configuration pins. At reset if AEM[2:0] = 001 (EMIFA in 8-bit
                     C21                   IPD          Async mode), then the input states of AEAW[2:0] are sampled to set
(AEAW2/PLLMS2)                           DVDD33         the EMIFA Address Bus Width. After reset, these pins function as
                                                        VPBE (VENC), EMIFA, or GPIO pin functions based on pin mux
G1/EM_A[1]/                              DVDD33         selection.
                                                        For more details on the AEAW/PLLMS functions, see Section 3.5.1.2,
(ALE)/GP[9]/    A16                                     EMIFA Address Bus Width (AEAW) and Fast Boot PLL Multiplier
                                                        Select (PLLMS).
(AEAW1/PLLMS1)

B1/EM_A[2]/

(CLE)/GP[8]/    B16

(AEAW0/PLLMS0)

B2/EM_BA[1]/    C16                        IPD          These pins are multiplexed between the VPBE (VENC), EMIFA, and
GP[5]/(AEM0)                             DVDD33         GPIO. When RESET or POR is asserted, these pins function as
                                                        EMIFA configuration pins. At reset, the input states of AEM[2:0] are
R2/EM_BA[0]/    C17                        IPD          sampled to set the EMIFA Pinout Mode.
GP[6]/(AEM1)                             DVDD33         For more details, see Section 3.5.1, Configurations at Reset. After
                                                        reset, these pins function as VPBE (VENC), EMIFA, or GPIO pin
R1/ EM_A[0]/    B17                        IPD          functions based on pin mux selection.
GP[7]/(AEM2)                             DVDD33         For more details on the AEM functions, see Section 3.5.1.1, EMIFA
                                                        Pinout Mode (AEM[2:0]).

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                  Table 2-10. EMIFA Terminal Functions (EMIFA Pinout Mode 1, AEM[2:0] = 001)

           SIGNAL

    NAME          ZWT  ZDU  TYPE (1)          OTHER (2) (3)  DESCRIPTION
                  NO.  NO.

                   EMIFA FUNCTIONAL PINS: 8-Bit ASYNC/NOR (EMIFA Pinout Mode 1, AEM[2:0] = 001)

Actual pin functions are determined by the PINMUX0 and PINMUX1 register bit settings (e.g., PCIEN, AEAW[2:0], AEM[2:0], etc.). For
more details, see Section 3.7, Multiplexed Pin Configurations.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

    G0/EM_CS2/    C19 C22   I/O/Z               IPD          For EMIFA, this pin is Chip Select 2 output EM_CS2 for use with
        GP[12]                                DVDD33         asynchronous memories (i.e., NOR flash).
                                                             This is the chip select for the default boot and ROM boot modes.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

LCD_OE/EM_CS3/    C18  D22  I/O/Z               IPD          For EMIFA, this pin is Chip Select 3 output EM_CS3 for use with
        GP[13]                                DVDD33         asynchronous memories (i.e., NOR flash).

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

VSYNC/EM_CS4/     E19  H22  I/O/Z               IPD          For EMIFA, it is Chip Select 4 output EM_CS4 for use with
       GP[32]                                 DVDD33         asynchronous memories (i.e., NOR flash).

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

HSYNC/EM_CS5/     F19  J22  I/O/Z               IPD          For EMIFA, it is Chip Select 5 output EM_CS5 for use with
       GP[33]                                 DVDD33         asynchronous memories (i.e., NOR flash).

C_WE/EM_R/W/      D13  C17  I/O/Z               IPD          Note: This pin features an internal pulldown (IPD). If this pin is
      GP[35]                I/O/Z             DVDD33         connected and used as an EMIFA chip select signal, for proper device
                            I/O/Z                            operation, an external pullup resistor must be used to ensure the
    EM_WAIT/      E15 D20   I/O/Z               IPU          EM_CSx function defaults to an inactive (high) state.
    (RDY/BSY)                                 DVDD33         This pin is multiplexed between VPFE (CCDC), EMIFA, and GPIO.

    EM_OE         D15 D19                       IPU          For EMIFA, it is read/write output EM_R/W.
                                              DVDD33         For EMIFA (ASYNC/NOR), this pin is wait state extension input
    EM_WE         E14 C19                                    EM_WAIT.
                                                IPU
    R2/EM_BA[0]/  C17 E20   I/O/Z             DVDD33         For EMIFA, it is output enable output EM_OE.
    GP[6]/(AEM1)
                                                IPD          For EMIFA, it is write enable output EM_WE.
    B2/EM_BA[1]/  C16 C20   I/O/Z             DVDD33
    GP[5]/(AEM0)                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
                                                IPD
                                              DVDD33         For EMIFA, this is the Bank Address 0 output (EM_BA[0]). When
                                                             connected to an 8-bit asynchronous memory, this pin is the lowest
                                                             order bit of the byte address.
                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

                                                             For EMIFA, this is the Bank Address 1 output EM_BA[1]. When
                                                             connected to an 8-bit asynchronous memory, this pin is the 2nd bit of
                                                             the address.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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Table 2-10. EMIFA Terminal Functions (EMIFA Pinout Mode 1, AEM[2:0] = 001) (continued)

            SIGNAL

NAME             ZWT    ZDU    TYPE (1)  OTHER (2) (3)  DESCRIPTION
                 NO.    NO.      I/O/Z
                        C16      I/O/Z
     C_FIELD/    D12    C15                IPD          This pin is multiplexed between VPFE (CCDC), EMIFA, and GPIO.
EM_A[21]/GP[34]                  I/O/Z   DVDD33
                        C14                             For EMIFA, it is address bit 21 output EM_A[21].
CI0(CCD8)/                       I/O/Z     IPD          This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
                        A14              DVDD33         GPIO.
EM_A[20]/        C12             I/O/Z
  PINTA/                B14                IPD          For EMIFA (AEM[2:0] = 001), this pin is address bit 20 output
                                 I/O/Z   DVDD33         EM_A[20] if AEAW[2:0] = 100b.
EM_D[7]/GP[44]          B13                             This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
                                 I/O/Z     IPD          GPIO.
CI1(CCD9)/              C13              DVDD33
                                 I/O/Z                  For EMIFA (AEM[2:0] = 001), this pin is address bit 19 output
EM_A[19]/        B12    A13                IPD          EM_A[19] if AEAW[2:0] = 100b.
  PREQ/                          I/O/Z   DVDD33         This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
                        A12      I/O/Z                  GPIO.
EM_D[6]/GP[45]          B12      I/O/Z     IPD
                        C12      I/O/Z   DVDD33         For EMIFA (AEM[2:0] = 001), this pin is address bit 18 output
CI2(CCD10)/             B11      I/O/Z                  EM_A[18] if AEAW[2:0] = 011/100b.
                        C11      I/O/Z     IPD          This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
EM_A[18]/        D11    A11      I/O/Z   DVDD33         GPIO.
  PRST/                 C10      I/O/Z
                        B10                IPD          For EMIFA (AEM[2:0] = 001), this pin is address bit 17 output
EM_D[5]/GP[46]                           DVDD33         EM_A[17] if AEAW[2:0] = 011/100b.
                                                        This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
CI3(CCD11)/                                IPD          GPIO.
                                         DVDD33
EM_A[17]/        A11                                    For EMIFA (AEM[2:0] = 001), this pin is address bit 16 output
  AD31/                                    IPD          EM_A[16] if AEAW[2:0] = 010/011/100b.
                                         DVDD33         This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
EM_D[4]/GP[47]                                          GPIO.
                                           IPD
CI4(CCD12)/                              DVDD33         For EMIFA (AEM[2:0] = 001), this pin is address bit 15 output
                                                        EM_A[15] if AEAW[2:0] = 010/011/100b.
EM_A[16]/        C11                       IPD          This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
  PGNT/                                  DVDD33         GPIO.

EM_D[3]/GP[48]                             IPD          For EMIFA (AEM[2:0] = 001), this pin is address bit 14 output
                                         DVDD33         EM_A[14] if AEAW[2:0] = 001/010/011/100b.
CI5(CCD13)/                                             This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
                                           IPD          GPIO.
EM_A[15]/        B11                     DVDD33
  AD29/                                                 For EMIFA (AEM[2:0] = 001), this pin is address bit 13 output
                                           IPD          EM_A[13] if AEAW[2:0] = 001/010/011/100b.
EM_D[2]/GP[49]                           DVDD33         This pin is multiplexed between EMIFA, PCI, and GPIO.

CI6(CCD14)/                                IPD          For EMIFA, this pin is address bit 12 output EM_A[12].
                                         DVDD33         This pin is multiplexed between EMIFA, PCI, and GPIO.
EM_A[14]/        A10
  AD27/                                                 For EMIFA, this pin is address bit 11 output EM_A[11].
                                                        This pin is multiplexed between EMIFA, PCI, and GPIO.
EM_D[1]/GP[50]
                                                        For EMIFA, this pin is address bit 10 output EM_A[10].
CI7(CCD15)/                                             This pin is multiplexed between EMIFA, PCI, and GPIO.

EM_A[13]/        B10                                    For EMIFA, this pin is address bit 9 output EM_A[9].
  AD25/                                                 This pin is multiplexed between EMIFA, PCI, and GPIO.

EM_D[0]/GP[51]                                          For EMIFA, this pin is address bit 8 output EM_A[8].
                                                        This pin is multiplexed between EMIFA, PCI, and GPIO.
EM_A[12]/PCBE3/  D10
       GP[89]                                           For EMIFA, this pin is address bit 7 output EM_A[7].
                                                        This pin is multiplexed between EMIFA, PCI, and GPIO.
EM_A[11]/AD24/   C10
      GP[90]                                            For EMIFA, this pin is address bit 6 output EM_A[6].

EM_A[10]/AD23/      A9
      GP[91]

EM_A[9]/PIDSEL/  D9
       GP[92]

EM_A[8]/AD21/       B9
     GP[93]

EM_A[7]/AD22/    C9
     GP[94]

EM_A[6]/AD20/    D8
     GP[95]

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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

    Table 2-10. EMIFA Terminal Functions (EMIFA Pinout Mode 1, AEM[2:0] = 001) (continued)

             SIGNAL

    NAME           ZWT   ZDU  TYPE (1)        OTHER (2) (3)  DESCRIPTION
                   NO.   NO.    I/O/Z
                         A10    I/O/Z
    EM_A[5]/AD19/    B8         I/O/Z           IPD          This pin is multiplexed between EMIFA, PCI, and GPIO.
         GP[96]          B21    I/O/Z         DVDD33         For EMIFA, this pin is address bit 5 output EM_A[5].
                                I/O/Z                        This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
    R0/EM_A[4]/          D21                    IPD          For EMIFA, this pin is address bit 4 output EM_A[4].
                                              DVDD33         This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
    GP[10]/        A17   A20                                 For EMIFA, this pin is address bit 3 output EM_A[3].
                                                IPD          This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
(AEAW2/PLLMS2)           B20                  DVDD33         For EMIFA, this pin is address bit 2 output EM_A[2].
                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
B0/LCD_FIELD/      B18                          IPD          When used for EMIFA, this pin is address output EM_A[1].
EM_A[3]/GP[11]                                DVDD33         This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

    B1/EM_A[2]/                                 IPD
                                              DVDD33
    (CLE)/GP[8]/   B16

(AEAW0/PLLMS0)

    G1/EM_A[1]/

    (ALE)/GP[9]/   A16

(AEAW1/PLLMS1)

   R1/ EM_A[0]/    B17 C21    I/O/Z             IPD          For EMIFA, this pin is Address output EM_A[0], which is the least
   GP[7]/(AEM2)                               DVDD33         significant bit on a 32-bit word address.
                                                             For an 8-bit asynchronous memory, this pin is the 3rd bit of the
COUT0/EM_D0/                                                address.
       GP[14]
                   D16 E21    I/O/Z             IPD
COUT1/EM_D1/                                 DVDD33
       GP[15]
                   D18 G20    I/O/Z             IPD
COUT2/EM_D2/                                 DVDD33
       GP[16]
                   D17 E22    I/O/Z             IPD
COUT3/EM_D3/                                 DVDD33
       GP[17]
                   E16 F20    I/O/Z             IPD          These pins are multiplexed between VPBE (VENC), EMIFA, and
COUT4/EM_D4/                                 DVDD33         GPIO.
       GP[18]
                   E18 G21    I/O/Z             IPD          For EMIFA (AEM[2:0] = 001), these pins are the 8-bit bi-directional
COUT5/EM_D5/                                 DVDD33         data bus (EM_D[7:0]).
       GP[19]
                   E17 F22    I/O/Z             IPD
COUT6/EM_D6/                                 DVDD33
       GP[20]
                   F16 F21    I/O/Z             IPD
COUT7/EM_D7/                                 DVDD33
       GP[21]
                   F17 H20    I/O/Z             IPD
   G1/EM_A[1]/                                DVDD33
   (ALE)/GP[9]/
(AEAW1/PLLMS1)           EMIFA FUNCTIONAL PINS: 8-Bit NAND (EMIFA Pinout Mode 1, AEM[2:0] = 001)

    B1/EM_A[2]/    A16 B20    I/O/Z             IPD          This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
   (CLE)/GP[8]/                               DVDD33         GPIO.
(AEAW0/PLLMS0)
                                                             When used for EMIFA (NAND) , this pin is the Address Latch Enable
     EM_WAIT/                                                output (ALE).
    (RDY/BSY)
                   B16 A20    I/O/Z             IPD          This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
       EM_OE                                  DVDD33         GPIO.

       EM_WE                                                 When used for EMIFA (NAND), this pin is the Command Latch Enable
                                                             output (CLE).

                   E15 D20    I/O/Z             IPU          When used for EMIFA (NAND), this pin is ready/busy input
                   D15 D19    I/O/Z           DVDD33         (RDY/BSY).
                   E14 C19    I/O/Z                          When used for EMIFA (NAND), this pin is read enable output (RE).
                                                IPU
                                              DVDD33         When used for EMIFA (NAND), this pin is write enable output (WE).

                                                IPU
                                              DVDD33

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Table 2-10. EMIFA Terminal Functions (EMIFA Pinout Mode 1, AEM[2:0] = 001) (continued)

            SIGNAL

NAME            ZWT  ZDU       TYPE (1)  OTHER (2) (3)  DESCRIPTION
                NO.  NO.

                                                        This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                        GPIO.

G0/EM_CS2/      C19 C22        I/O/Z       IPD          For EMIFA (NAND), this pin is Chip Select 2 output EM_CS2 for use
    GP[12]                               DVDD33         with NAND flash.
                                                        This is the chip select for the default boot and ROM boot modes.

                                                        Note: This pin features an internal pulldown (IPD). If this pin is
                                                        connected and used as an EMIFA chip select signal, for proper device
                                                        operation, an external pullup resistor must be used to ensure the
                                                        EM_CSx function defaults to an inactive (high) state.

                                                        This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                        GPIO.

LCD_OE/EM_CS3/  C18  D22       I/O/Z       IPD          For EMIFA (NAND), this pin is Chip Select 3 output EM_CS3 for use
        GP[13]                           DVDD33         with NAND flash.

                                                        Note: This pin features an internal pulldown (IPD). If this pin is
                                                        connected and used as an EMIFA chip select signal, for proper device
                                                        operation, an external pullup resistor must be used to ensure the
                                                        EM_CSx function defaults to an inactive (high) state.

                                                        This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                        GPIO.

VSYNC/EM_CS4/   E19  H22       I/O/Z       IPD          For EMIFA (NAND), it is Chip Select 4 output EM_CS4 for use with
       GP[32]                            DVDD33         NAND flash.

                                                        Note: This pin features an internal pulldown (IPD). If this pin is
                                                        connected and used as an EMIFA chip select signal, for proper device
                                                        operation, an external pullup resistor must be used to ensure the
                                                        EM_CSx function defaults to an inactive (high) state.

                                                        This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                        GPIO.

HSYNC/EM_CS5/   F19  J22       I/O/Z       IPD          For EMIFA (NAND), it is Chip Select 5 output EM_CS5 for use with
       GP[33]                            DVDD33         NAND flash.
                                                        Note: This pin features an internal pulldown (IPD). If this pin is
COUT0/EM_D0/    D16  E21       I/O/Z       IPD          connected and used as an EMIFA chip select signal, for proper device
      GP[14]                   I/O/Z     DVDD33         operation, an external pullup resistor must be used to ensure the
                               I/O/Z                    EM_CSx function defaults to an inactive (high) state.
COUT1/EM_D1/    D18  G20       I/O/Z       IPD
      GP[15]                   I/O/Z     DVDD33         These pins are multiplexed between VPBE (VENC), EMIFA (NAND),
                               I/O/Z                    and GPIO.
COUT2/EM_D2/    D17  E22       I/O/Z       IPD          For EMIFA (NAND) AEM[2:0] = 001, these are the 8-bit bi-directional
      GP[16]                   I/O/Z     DVDD33         data bus (EM_D[7:0]).

COUT3/EM_D3/    E16  F20                   IPD
      GP[17]                             DVDD33

COUT4/EM_D4/    E18  G21                   IPD
      GP[18]                             DVDD33

COUT5/EM_D5/    E17  F22                   IPD
      GP[19]                             DVDD33

COUT6/EM_D6/    F16  F21                   IPD
      GP[20]                             DVDD33

COUT7/EM_D7/    F17  H20                   IPD
      GP[21]                             DVDD33

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                  Table 2-11. EMIFA Terminal Functions (EMIFA Pinout Mode 3, AEM[2:0] = 011)

           SIGNAL

    NAME          ZWT  ZDU  TYPE (1)          OTHER (2) (3)  DESCRIPTION
                  NO.  NO.

    EMIFA FUNCTIONAL PINS: 8-Bit ASYNC/NOR with Reduced Address Reach (EMIFA Pinout Mode 3, AEM[2:0] = 011)

Actual pin functions are determined by the PINMUX0 and PINMUX1 register bit settings (e.g., PCIEN, AEAW[2:0], AEM[2:0], etc.). For
more details, see Section 3.7, Multiplexed Pin Configurations.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

    G0/EM_CS2/    C19 C22   I/O/Z               IPD          For EMIFA, this pin is Chip Select 2 output EM_CS2 for use with
        GP[12]                                DVDD33         asynchronous memories (i.e., NOR flash).
                                                             This is the chip select for the default boot and ROM boot modes.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

LCD_OE/EM_CS3/    C18  D22  I/O/Z               IPD          For EMIFA, this pin is Chip Select 3 output EM_CS3 for use with
        GP[13]                                DVDD33         asynchronous memories (i.e., NOR flash).

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

VSYNC/EM_CS4/     E19  H22  I/O/Z               IPD          For EMIFA, it is Chip Select 4 output EM_CS4 for use with
       GP[32]                                 DVDD33         asynchronous memories (i.e., NOR flash).

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIOD.

HSYNC/EM_CS5/     F19  J22  I/O/Z               IPD          For EMIFA, it is Chip Select 5 output EM_CS5 for use with
       GP[33]                                 DVDD33         asynchronous memories (i.e., NOR flash).

C_WE/EM_R/W/      D13  C17  I/O/Z               IPD          Note: This pin features an internal pulldown (IPD). If this pin is
      GP[35]                I/O/Z             DVDD33         connected and used as an EMIFA chip select signal, for proper device
                            I/O/Z                            operation, an external pullup resistor must be used to ensure the
    EM_WAIT/      E15 D20   I/O/Z               IPU          EM_CSx function defaults to an inactive (high) state.
    (RDY/BSY)                                 DVDD33         This pin is multiplexed between VPFE (CCDC), EMIFA, and GPIO.

    EM_OE         D15 D19                       IPU          For EMIFA, it is read/write output EM_R/W.
                                              DVDD33         For EMIFA (ASYNC/NOR), this pin is wait state extension input
    EM_WE         E14 C19                                    EM_WAIT.
                                                IPU
    R2/EM_BA[0]/  C17 E20   I/O/Z             DVDD33         For EMIFA, it is output enable output EM_OE.
    GP[6]/(AEM1)
                                                IPD          For EMIFA, it is write enable output EM_WE.
    B2/EM_BA[1]/  C16 C20   I/O/Z             DVDD33
    GP[5]/(AEM0)                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
                                                IPD
                                              DVDD33         For EMIFA, this is the Bank Address 0 output (EM_BA[0]). When
                                                             connected to an 8-bit asynchronous memory, this pin is the lowest
                                                             order bit of the byte address.
                                                             This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.

                                                             For EMIFA, this is the Bank Address 1 output EM_BA[1]. When
                                                             connected to an 8-bit asynchronous memory, this pin is the 2nd bit of
                                                             the address.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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Table 2-11. EMIFA Terminal Functions (EMIFA Pinout Mode 3, AEM[2:0] = 011) (continued)

            SIGNAL

NAME             ZWT    ZDU    TYPE (1)  OTHER (2) (3)  DESCRIPTION
                 NO.    NO.      I/O/Z
                        C15      I/O/Z
CI0(CCD8)/                       I/O/Z
                        C14      I/O/Z
EM_A[20]/        C12             I/O/Z     IPD
  PINTA/                A14      I/O/Z   DVDD33
                                 I/O/Z
EM_D[7]/GP[44]          B14      I/O/Z
                                 I/O/Z
CI1(CCD9)/              B13      I/O/Z
                                 I/O/Z
EM_A[19]/        B12    C13      I/O/Z     IPD
  PREQ/                          I/O/Z   DVDD33
                        A13      I/O/Z
EM_D[6]/GP[45]                   I/O/Z
                        A12      I/O/Z
CI2(CCD10)/             B12      I/O/Z
                        C12
EM_A[18]/        D11    B11                IPD
  PRST/                 C11              DVDD33
                        A11
EM_D[5]/GP[46]          C10
                        B10
CI3(CCD11)/             A10
                        B21
EM_A[17]/        A11                       IPD          This pin is multiplexed between VPFE (CCDC), EMIFA, PCI, and
  AD31/                                  DVDD33         GPIO.

EM_D[4]/GP[47]                             IPD          For EMIFA (AEM[2:0] = 011], these pins are the 8-bit bi-directional
                                         DVDD33         data bus (EM_D[7:0]).
CI4(CCD12)/

EM_A[16]/        C11
  PGNT/

EM_D[3]/GP[48]

CI5(CCD13)/

EM_A[15]/        B11                       IPD
  AD29/                                  DVDD33

EM_D[2]/GP[49]

CI6(CCD14)/

EM_A[14]/        A10                       IPD
  AD27/                                  DVDD33

EM_D[1]/GP[50]

CI7(CCD15)/

EM_A[13]/        B10                       IPD
  AD25/                                  DVDD33

EM_D[0]/GP[51]                             IPD
                                         DVDD33
EM_A[12]/PCBE3/  D10                                    This pin is multiplexed between EMIFA, PCI, and GPIO.
       GP[89]                              IPD          For EMIFA, it is address bit 12 output EM_A[12].
                                         DVDD33         This pin is multiplexed between EMIFA, PCI, and GPIO.
EM_A[11]/AD24/   C10                                    For EMIFA, it is address bit 11 output EM_A[11].
      GP[90]                               IPD          This pin is multiplexed between EMIFA, PCI, and GPIO.
                                         DVDD33         For EMIFA, it is address bit 10 output EM_A[10].
EM_A[10]/AD23/      A9                                  This pin is multiplexed between EMIFA, PCI, and GPIO.
      GP[91]                               IPD          For EMIFA, it is address bit 9 output EM_A[9].
                                         DVDD33         This pin is multiplexed between EMIFA, PCI, and GPIO.
EM_A[9]/PIDSEL/  D9                                     For EMIFA, it is address bit 8 output EM_A[8].
       GP[92]                              IPD          This pin is multiplexed between EMIFA, PCI, and GPIO.
                                         DVDD33         For EMIFA, it is address bit 7 output EM_A[7].
EM_A[8]/AD21/       B9                                  This pin is multiplexed between EMIFA, PCI, and GPIO.
     GP[93]                                IPD          For EMIFA, it is address bit 6 output EM_A[6].
                                         DVDD33         This pin is multiplexed between EMIFA, PCI, and GPIO.
EM_A[7]/AD22/    C9                                     For EMIFA, it is address bit 5 output EM_A[5].
     GP[94]                                IPD          This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
                                         DVDD33         For EMIFA, it is address bit 4 output EM_A[4].
EM_A[6]/AD20/    D8
     GP[95]                                IPD
                                         DVDD33
EM_A[5]/AD19/       B8
     GP[96]                                IPD
                                         DVDD33
R0/EM_A[4]/

GP[10]/          A17

(AEAW2/PLLMS2)

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    Table 2-11. EMIFA Terminal Functions (EMIFA Pinout Mode 3, AEM[2:0] = 011) (continued)

          SIGNAL

    NAME          ZWT  ZDU  TYPE (1)          OTHER (2) (3)  DESCRIPTION
                  NO.  NO.

B0/LCD_FIELD/     B18  D21  I/O/Z               IPD          This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
EM_A[3]/GP[11]                                DVDD33         For EMIFA, it is address bit 3 output EM_A[3].

    B1/EM_A[2]/                                 IPD          This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
                                              DVDD33         For EMIFA, it is address bit 2 output EM_A[2].
    (CLE)/GP[8]/  B16 A20   I/O/Z

(AEAW0/PLLMS0)

    G1/EM_A[1]/                                 IPD          This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
                                              DVDD33         For EMIFA, it is address output EM_A[1].
    (ALE)/GP[9]/  A16 B20   I/O/Z

(AEAW1/PLLMS1)

    R1/ EM_A[0]/  B17 C21   I/O/Z               IPD          This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
    GP[7]/(AEM2)                              DVDD33         For EMIFA, this is Address output EM_A[0], which is the least
                                                             significant bit on a 32-bit word address.
                                                             For an 8-bit asynchronous memory, this pin is the 3rd bit of the
                                                             address.

                       EMIFA FUNCTIONAL PINS: 8-Bit NAND (EMIFA Pinout Mode 3, AEM[2:0] = 011)

    G1/EM_A[1]/                                 IPD          This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                              DVDD33         GPIO.
    (ALE)/GP[9]/  A16 B20   I/O/Z
                                                             When used for EMIFA (NAND) , this pin is the Address Latch Enable
(AEAW1/PLLMS1)                                               output (ALE).

    B1/EM_A[2]/                                 IPD          This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                              DVDD33         GPIO.
    (CLE)/GP[8]/  B16 A20   I/O/Z
                                                             When used for EMIFA (NAND) , this pin is the Command Latch
(AEAW0/PLLMS0)                                               Enable output (CLE).

    EM_WAIT/      E15 D20   I/O/Z               IPU          When used for EMIFA (NAND), it is ready/busy input (RDY/BSY).
    (RDY/BSY)     D15 D19   I/O/Z             DVDD33
                  E14 C19   I/O/Z                            When used for EMIFA (NAND), this pin is read enable output (RE).
      EM_OE                                     IPU
                                              DVDD33         When used for EMIFA (NAND), this pin is write enable output (WE).
      EM_WE                                                  This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                IPU          GPIO.
                                              DVDD33

    G0/EM_CS2/    C19 C22   I/O/Z               IPD          For EMIFA, this pin is Chip Select 2 output EM_CS2 for use with
        GP[12]                                DVDD33         NAND flash.
                                                             This is the chip select for the default boot and ROM boot modes.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                             GPIO.

LCD_OE/EM_CS3/    C18  D22  I/O/Z               IPD          For EMIFA, this pin is Chip Select 3 output EM_CS3 for use with
        GP[13]                                DVDD33         NAND flash.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                             GPIO.

VSYNC/EM_CS4/     E19  H22  I/O/Z               IPD          For EMIFA, it is Chip Select 4 output EM_CS4 for use with NAND
       GP[32]                                 DVDD33         flash.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

36  Device Overview                                          Submit Documentation Feedback
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Table 2-11. EMIFA Terminal Functions (EMIFA Pinout Mode 3, AEM[2:0] = 011) (continued)

            SIGNAL

NAME            ZWT  ZDU       TYPE (1)  OTHER (2) (3)  DESCRIPTION
                NO.  NO.

                                                        This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                        GPIO.

HSYNC/EM_CS5/   F19  J22       I/O/Z       IPD          For EMIFA, it is Chip Select 5 output EM_CS5 for use with NAND
       GP[33]                            DVDD33         flash.

                                           IPD          Note: This pin features an internal pulldown (IPD). If this pin is
                                         DVDD33         connected and used as an EMIFA chip select signal, for proper device
                                                        operation, an external pullup resistor must be used to ensure the
                                                        EM_CSx function defaults to an inactive (high) state.

CI7(CCD15) /

EM_A[13]/       B10 A12        I/O/Z
  AD25/                        I/O/Z
                               I/O/Z
EM_D[0]/GP[51]                 I/O/Z
                               I/O/Z
CI6(CCD14) /                   I/O/Z
                               I/O/Z
EM_A[14]/       A10 A13        I/O/Z       IPD
  AD27/                                  DVDD33

EM_D[1]/GP[50]

CI5(CCD13) /

EM_A[15]/       B11 C13                    IPD
  AD29/                                  DVDD33

EM_D[2]/GP[49]

CI4(CCD12) /

EM_A[16]/       C11 B13                    IPD          These pins are multiplexed between VPFE (CCDC), EMIFA (NAND),
  PGNT/                                  DVDD33         PCI, and GPIO.

EM_D[3]/GP[48]                             IPD          For EMIFA (NAND) AEM[2:0] = 011, these pins are the 8-bit
                                         DVDD33         bi-directional data bus (EM_D[7:0]).
CI3(CCD11)/

EM_A[17]/       A11 B14
  AD31/

EM_D[4]/GP[47]

CI2(CCD10)/

EM_A[18]/       D11 A14                    IPD
  PRST/                                  DVDD33

EM_D[5]/GP[46]

CI1(CCD9)/

EM_A[19]/       B12 C14                    IPD
  PREQ/                                  DVDD33

EM_D[6]/GP[45]

CI0(CCD8)/

EM_A[20]/       C12 C15                    IPD
  PINTA/                                 DVDD33

EM_D[7]/GP[44]

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                  Table 2-12. EMIFA Terminal Functions (EMIFA Pinout Mode 4, AEM[2:0] = 100)

          SIGNAL

    NAME          ZWT  ZDU  TYPE (1)          OTHER (2) (3)  DESCRIPTION
                  NO.  NO.

                       EMIFA FUNCTIONAL PINS: 8-Bit NAND (EMIFA Pinout Mode 4, AEM[2:0] = 100)

Actual pin functions are determined by the PINMUX0 and PINMUX1 register bit settings (e.g., PCIEN, AEAW[2:0], AEM[2:0], etc.). For
more details, see Section 3.7, Multiplexed Pin Configurations.

    G1/EM_A[1]/                                 IPD          This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                              DVDD33         GPIO.
    (ALE)/GP[9]/  A16 B20   I/O/Z
                                                             When used for EMIFA (NAND) , this pin is the Address Latch Enable
(AEAW1/PLLMS1)                                               output (ALE).

    B1/EM_A[2]/                                 IPD          This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                              DVDD33         GPIO.
    (CLE)/GP[8]/  B16 A20   I/O/Z
                                                             When used for EMIFA (NAND) , this pin is the Command Latch
(AEAW0/PLLMS0)                                               Enable output (CLE).

    EM_WAIT/      E15 D20   I/O/Z               IPU          When used for EMIFA (NAND), it is ready/busy input (RDY/BSY).
    (RDY/BSY)     D15 D19   I/O/Z             DVDD33
                  E14 C19   I/O/Z                            When used for EMIFA (NAND), this pin is read enable output (RE).
      EM_OE                                     IPU
                                              DVDD33         When used for EMIFA (NAND), this pin is write enable output (WE).
      EM_WE                                                  This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                IPU          GPIO.
                                              DVDD33

    G0/EM_CS2/    C19 C22   I/O/Z               IPD          For EMIFA, this pin is Chip Select 2 output EM_CS2 for use with
        GP[12]                                DVDD33         NAND flash.
                                                             This is the chip select for the default boot and ROM boot modes.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                             GPIO.

LCD_OE/EM_CS3/    C18  D22  I/O/Z               IPD          For EMIFA, this pin is Chip Select 3 output EM_CS3 for use with
        GP[13]                                DVDD33         NAND flash.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                             GPIO.

VSYNC/EM_CS4/     E19  H22  I/O/Z               IPD          For EMIFA, it is Chip Select 4 output EM_CS4 for use with NAND
       GP[32]                                 DVDD33         flash.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                             GPIO.

HSYNC/EM_CS5/     F19  J22  I/O/Z               IPD          For EMIFA, it is Chip Select 5 output EM_CS5 for use with NAND
       GP[33]                                 DVDD33         flash.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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Table 2-12. EMIFA Terminal Functions (EMIFA Pinout Mode 4, AEM[2:0] = 100) (continued)

            SIGNAL

NAME            ZWT  ZDU       TYPE (1)  OTHER (2) (3)  DESCRIPTION
                NO.  NO.         I/O/Z
                     A12         I/O/Z
CI7(CCD15) /         A13         I/O/Z
                     C13         I/O/Z
EM_A[13]/       B10  B13         I/O/Z     IPD
  AD25/              B14         I/O/Z   DVDD33
                     A14         I/O/Z
EM_D[0]/GP[51]       C14         I/O/Z
                     C15
CI6(CCD14) /

EM_A[14]/       A10                        IPD
  AD27/                                  DVDD33

EM_D[1]/GP[50]

CI5(CCD13) /

EM_A[15]/       B11                        IPD
  AD29/                                  DVDD33

EM_D[2]/GP[49]

CI4(CCD12) /

EM_A[16]/       C11                        IPD          These pins are multiplexed between VPFE (CCDC), EMIFA (NAND),
  PGNT/                                  DVDD33         PCI, and GPIO.

EM_D[3]/GP[48]                             IPD          For EMIFA (NAND) AEM[2:0] = 100, these pins are the 8-bit
                                         DVDD33         bi-directional data bus (EM_D[7:0]).
CI3(CCD11)/

EM_A[17]/       A11
  AD31/

EM_D[4]/GP[47]

CI2(CCD10)/

EM_A[18]/       D11                        IPD
  PRST/                                  DVDD33

EM_D[5]/GP[46]

CI1(CCD9)/

EM_A[19]/       B12                        IPD
  PREQ/                                  DVDD33

EM_D[6]/GP[45]

CI0(CCD8)/

EM_A[20]/       C12                        IPD
  PINTA/                                 DVDD33

EM_D[7]/GP[44]

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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

                  Table 2-13. EMIFA Terminal Functions (EMIFA Pinout Mode 5, AEM[2:0] = 101)

          SIGNAL

    NAME          ZWT  ZDU  TYPE (1)          OTHER (2) (3)  DESCRIPTION
                  NO.  NO.

                       EMIFA FUNCTIONAL PINS: 8-Bit NAND (EMIFA Pinout Mode 5, AEM[2:0] = 101)

Actual pin functions are determined by the PINMUX0 and PINMUX1 register bit settings (e.g., PCIEN, AEAW[2:0], AEM[2:0], etc.). For
more details, see Section 3.7, Multiplexed Pin Configurations.

    G1/EM_A[1]/                                 IPD          This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                              DVDD33         GPIO.
    (ALE)/GP[9]/  A16 B20   I/O/Z
                                                             When used for EMIFA (NAND) , this pin is the Address Latch Enable
(AEAW1/PLLMS1)                                               output (ALE).

    B1/EM_A[2]/                                 IPD          This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                              DVDD33         GPIO.
    (CLE)/GP[8]/  B16 A20   I/O/Z
                                                             When used for EMIFA (NAND) , this pin is the Command Latch
(AEAW0/PLLMS0)                                               Enable output (CLE).

    EM_WAIT/      E15 D20   I/O/Z               IPU          When used for EMIFA (NAND), it is ready/busy input (RDY/BSY).
    (RDY/BSY)     D15 D19   I/O/Z             DVDD33
                  E14 C19   I/O/Z                            When used for EMIFA (NAND), this pin is read enable output (RE).
      EM_OE                                     IPU
                                              DVDD33         When used for EMIFA (NAND), this pin is write enable output (WE).
      EM_WE                                                  This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                IPU          GPIO.
                                              DVDD33

    G0/EM_CS2/    C19 C22   I/O/Z               IPD          For EMIFA, this pin is Chip Select 2 output EM_CS2 for use with
        GP[12]                                DVDD33         NAND flash.
                                                             This is the chip select for the default boot and ROM boot modes.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                             GPIO.

LCD_OE/EM_CS3/    C18  D22  I/O/Z               IPD          For EMIFA, this pin is Chip Select 3 output EM_CS3 for use with
        GP[13]                                DVDD33         NAND flash.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                             GPIO.

VSYNC/EM_CS4/     E19  H22  I/O/Z               IPD          For EMIFA, it is Chip Select 4 output EM_CS4 for use with NAND
       GP[32]                                 DVDD33         flash.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

                                                             This pin is multiplexed between VPBE (VENC), EMIFA (NAND), and
                                                             GPIO.

HSYNC/EM_CS5/     F19  J22  I/O/Z               IPD          For EMIFA, it is Chip Select 5 output EM_CS5 for use with NAND
       GP[33]                                 DVDD33         flash.

                                                             Note: This pin features an internal pulldown (IPD). If this pin is
                                                             connected and used as an EMIFA chip select signal, for proper device
                                                             operation, an external pullup resistor must be used to ensure the
                                                             EM_CSx function defaults to an inactive (high) state.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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Table 2-13. EMIFA Terminal Functions (EMIFA Pinout Mode 5, AEM[2:0] = 101) (continued)

            SIGNAL

NAME          ZWT   ZDU        TYPE (1)  OTHER (2) (3)  DESCRIPTION
              NO.   NO.
                    E21          I/O/Z
COUT0/EM_D0/  D16   G20          I/O/Z     IPD
      GP[14]        E22          I/O/Z   DVDD33
                    F20          I/O/Z
COUT1/EM_D1/  D18   G21          I/O/Z     IPD
      GP[15]        F22          I/O/Z   DVDD33
                    F21          I/O/Z
COUT2/EM_D2/  D17   H20          I/O/Z     IPD
      GP[16]                             DVDD33

COUT3/EM_D3/  E16                          IPD          These pins are multiplexed between VPBE (VENC), EMIFA (NAND),
      GP[17]                             DVDD33         and GPIO.

COUT4/EM_D4/  E18                          IPD          For EMIFA (NAND) AEM[2:0] = 101, these are the 8-bit bi-directional
      GP[18]                             DVDD33         data bus (EM_D[7:0]).

COUT5/EM_D5/  E17                          IPD
      GP[19]                             DVDD33

COUT6/EM_D6/  F16                          IPD
      GP[20]                             DVDD33

COUT7/EM_D7/  F17                          IPD
      GP[21]                             DVDD33

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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

                      Table 2-14. DDR2 Memory Controller Terminal Functions

          SIGNAL

    NAME        ZWT   ZDU   TYPE (1)          OTHER (2) (3)                           DESCRIPTION
                NO.   NO.

                                              DDR2 Memory Controller

      DDR_CLK   W7 AB7      I/O/Z             DVDDR2         DDR2 Clock Output
      DDR_CLK               I/O/Z             DVDDR2
      DDR_CKE   W8 AB8      I/O/Z             DVDDR2         DDR2 Differential Clock Output
       DDR_CS               I/O/Z             DVDDR2
      DDR_WE      V8 AA8    I/O/Z             DVDDR2         DDR2 Clock Enable Output
    DDR_DQM[3]              I/O/Z             DVDDR2
    DDR_DQM[2]    T9 Y11    I/O/Z             DVDDR2         DDR2 Active Low Chip Select Output
    DDR_DQM[1]              I/O/Z             DVDDR2
    DDR_DQM[0]    T8 Y10    I/O/Z             DVDDR2         DDR2 Active Low Write Enable Output
      DDR_RAS               I/O/Z             DVDDR2
      DDR_CAS   T16 Y18     I/O/Z             DVDDR2         DDR2 Data Mask Outputs
    DDR_DQS[0]              I/O/Z             DVDDR2         DQM3: For upper byte data bus DDR_D[31:24]
    DDR_DQS[1]  T14 Y15     I/O/Z             DVDDR2         DQM2: For DDR_D[23:16]
    DDR_DQS[2]              I/O/Z             DVDDR2         DQM1: For DDR_D[15:8]
                  T6  Y7    I/O/Z                            DQM0: For lower byte DDR_D[7:0]
    DDR_DQS[3]                                DVDDR2
                  T4  Y4    I/O/Z                            DDR2 Row Access Signal Output
     DDR_BA[0]
     DDR_BA[1]  U7 Y8       I/O/Z                            DDR2 Column Access Signal Output
     DDR_BA[2]
     DDR_A[12]    T7  Y9                                     Data Strobe Input/Outputs for each byte of the 32-bit data bus. They
     DDR_A[11]                                               are outputs to the DDR2 memory when writing and inputs when
     DDR_A[10]  U4 AA4                                       reading. They are used to synchronize the data transfers.
      DDR_A[9]                                               DQS3 : For upper byte DDR_D[31:24]
      DDR_A[8]  U6 AA7                                       DQS2: For DDR_D[23:16]
      DDR_A[7]                                               DQS1: For DDR_D[15:8]
      DDR_A[6]  U14 AA15                                     DQS0: For bottom byte DDR_D[7:0]
      DDR_A[5]
      DDR_A[4]  U16 AA18
      DDR_A[3]
      DDR_A[2]   U8   AA9                     DVDDR2         Bank Select Outputs (BA[2:0]). Two are required to support 1Gb DDR2
      DDR_A[1]   V9   AB9                                    memories.
      DDR_A[0]   U9   AB10
                W9    AA10                    DVDDR2         DDR2 Address Bus Output
                W10   AA11
                U10   AB11
                U11   AA12
                V10    Y12
                V11   AB12
                W11   AA13
                W12    Y13
                V12   AB13
                U12   AA14
                V13    Y14
                U13   AB14
                W13   AB15

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Fore more information, see the Recommended Operating Conditions table

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                    Table 2-14. DDR2 Memory Controller Terminal Functions (continued)

            SIGNAL

NAME        ZWT         ZDU    TYPE (1)  OTHER (2) (3)                            DESCRIPTION
            NO.          NO.
                         Y22     I/O/Z
DDR_D[31]   T19         AA21
                         Y21        I
DDR_D[30]   U19         AB20     GND
                         Y20
DDR_D[29]   V18         AA20       S
                        AB19
DDR_D[28]   U18          Y19
                        AA19
DDR_D[27]   W17         AB18
                        AB17
DDR_D[26]   T18          Y17
                        AA17
DDR_D[25]   U17         AB16
                         Y16
DDR_D[24]   V17         AA16
                        AB6
DDR_D[23]   T17          Y6
                        AA6
DDR_D[22]   V16         AB5
                         Y5
DDR_D[21]   W16         AA5
                         W5
DDR_D[20]   U15         AB4
                         W4
DDR_D[19]   V15         AB3
                         Y3
DDR_D[18]   W15         AA3
                        AA2
DDR_D[17]   V14          W2
                         Y2
DDR_D[16]   W14          Y1              DVDDR2         DDR2 bi-directional data bus can be configured as 32-bits wide or
                        W18                             16-bits wide.
DDR_D[15]           V7  W15
                        W14
DDR_D[14]   W6

DDR_D[13]           V6

DDR_D[12]   W5

DDR_D[11]           V5

DDR_D[10]   U5

DDR_D[9]    W4

DDR_D[8]            V4

DDR_D[7]    W3

DDR_D[6]            V3

DDR_D[5]    U3

DDR_D[4]            V2

DDR_D[3]    U2

DDR_D[2]    U1

DDR_D[1]            T2

DDR_D[0]            T1

DDR_VREF    T15                          (3)            Reference voltage input for the SSTL_18 I/O buffers

DDR_VSSDLL T13                           (3)            Ground for the DDR2 DLL

DDR_VDDDLL T12                           (3)            Power (1.8 Volts) for the DDR2 Digital Locked Loop

DDR_ZN      T10 W12                      (3)            Impedance control for DDR2 outputs. This must be connected via a

                                                        200- resistor to DVDDR2.

DDR_ZP      T11 W13                      (3)            Impedance control for DDR2 outputs. This must be connected via a

                                                        200- resistor to VSS.

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                    Table 2-15. Peripheral Component Interconnect (PCI) Terminal Functions

          SIGNAL

    NAME              ZWT  ZDU TYPE(1)        OTHER (2) (3)  DESCRIPTION
                      NO.  NO.

                                                      PCI

      CI4(CCD12)/     C11 B13 I/O/Z             IPD          This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI,
       EM_A[16]/                              DVDD33         and GPIO.
          PGNT/                                              In PCI mode, this pin is PCI bus grant (I)

    EM_D[3]/GP[48]

      CI2(CCD10)/     D11 A14 I/O/Z             IPD          This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI,
       EM_A[18]/                              DVDD33         and GPIO.
          PRST/                                              In PCI mode, this pin is PCI reset (I)

    EM_D[5]/GP[46]

       CI1(CCD9)/     B12 C14 I/O/Z             IPD          This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI,
       EM_A[19]/                              DVDD33         and GPIO.
                                                             In PCI mode, this pin is the PCI bus request (O/Z)
          PREQ/
    EM_D[6]/GP[45]

       CI0(CCD8)/     C12 C15 I/O/Z             IPD          This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI,
       EM_A[20]/                              DVDD33         and GPIO.
                                                             In PCI mode, this pin is the PCI interrupt A (O/Z)
          PINTA/
    EM_D[7]/GP[44]

    EM_A[12]/PCBE3/   D10 B12 I/O/Z             IPD          This pin is multiplexed between EMIFA, PCI, and GPIO.
           GP[89]                             DVDD33         In PCI mode, this pin is the PCI command/byte enable 3 (I/O/Z).

    HD3/VLYNQ_RXD2/   B7   B8  I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
       PCBE2 /GP[61]                          DVDD33         In PCI mode, this pin is the PCI command/byte enable 2 (I/O/Z)

    HD11/MTXD3/       C5   A5  I/O/Z            IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
    PCBE1/GP[69]                              DVDD33         and GPIO.
                                                             In PCI mode, this pin is the PCI command/byte enable 1 (I/O/Z)

       HRDY/MRXD2/    D2   C3  I/O/Z            IPU          This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
       PCBE0/GP[80]                           DVDD33         In PCI mode, this pin is the PCI command/byte enable 0 (I/O/Z)
                      D9 C11 I/O/Z
     EM_A[9]/PIDSEL/                            IPD          This pin is multiplexed between EMIFA, PCI, and GPIO.
             GP[92]   A7   A8  I/O/Z          DVDD33         In PCI mode, this pin is the PCI initialization device select (I)

      VLYNQ_CLOCK/    C7   C8  I/O/Z            IPU          This pin is multiplexed between VLYNQ, PCI, and GPIO.
       PCICLK/GP[57]                          DVDD33         In PCI mode, this pin is the PCI clock (I)
                      A6   A7  I/O/Z
    HD4/VLYNQ_RXD3/                             IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
      PFRAME/GP[62]   D6   C7  I/O/Z          DVDD33         In PCI mode, this pin is the PCI frame (I/O/Z)

    HD5/VLYNQ_TXD0/   B6   B7  I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
        PIRDY/GP[63]                          DVDD33         In PCI mode, this pin is the PCI initiator ready (I/O/Z)
                      A5   A6  I/O/Z
    HD6/VLYNQ_TXD1/                             IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
       PTRDY/GP[64]   C6   C6  I/O/Z          DVDD33         In PCI mode, this pin is the PCI target ready (I/O/Z)

    HD7/VLYNQ_TXD2/                             IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
     PDEVSEL/GP[65]                           DVDD33         In PCI mode, this pin is the PCI device select (I/O/Z)

    HD8/VLYNQ_TXD3/                             IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
       PPERR/GP[66]                           DVDD33         In PCI mode, this pin is the PCI parity error (I/O/Z)

         HD9/MCOL/                              IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
       PSTOP/GP[67]                           DVDD33         and GPIO.
                                                             In PCI mode, this pin is the PCI stop (I/O/Z)

     HD10/MCRS/       B5   B6  I/O/Z            IPD          This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
    PSERR/GP[68]                              DVDD33         In PCI mode, this pin is the PCI system error (I/O/Z)
                      D5   C5  I/O/Z
    HD12/MTXD2/                                 IPD          This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
     PPAR/GP[70]                              DVDD33         In PCI mode, this pin is the PCI parity (I/O/Z)

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

44  Device Overview                                          Submit Documentation Feedback
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            Table 2-15. Peripheral Component Interconnect (PCI) Terminal Functions (continued)

            SIGNAL

NAME                ZWT        ZDU TYPE(1)  OTHER (2) (3)                                     DESCRIPTION
                    NO.        NO.
                               B14 I/O/Z         IPD       These pins are multiplexed between VPFE (CCDC), PCI, EMIFA,
CI3(CCD11)/                                    DVDD33      HPI, VLYNQ, EMAC (MII), and GPIO.
                               D14 I/O/Z                   For PCI, these pins are PCI data-address bus [31:0] (I/O/Z)
EM_A[17]/           A11                          IPD
  AD31/                        C13 I/O/Z       DVDD33

EM_D[4]/GP[47]                 D13 I/O/Z         IPD
                                               DVDD33
AD30                E12        A13 I/O/Z
                                                 IPD
CI5(CCD13)/                    D12 I/O/Z       DVDD33

EM_A[15]/           B11        A12 I/O/Z         IPD
  AD29/                                        DVDD33
                               C12 I/O/Z
EM_D[2]/GP[49]                 B11 I/O/Z         IPD
                               C10 I/O/Z       DVDD33
AD28                E11        A11 I/O/Z
                               B10 I/O/Z         IPD
CI6(CCD14)/                    A10 I/O/Z       DVDD33
                                B9 I/O/Z
EM_A[14]/           A10         A9 I/O/Z         IPD
  AD27/                         C9 I/O/Z       DVDD33
                                B5 I/O/Z
EM_D[1]/GP[50]                  B4 I/O/Z         IPD
                                D3 I/O/Z       DVDD33
AD26                E10         A4 I/O/Z
                                C4 I/O/Z         IPD
CI7(CCD15)/                                    DVDD33

EM_A[13]/           B10                          IPD
  AD25/                                        DVDD33

EM_D[0]/GP[51]                                   IPD
                                               DVDD33
EM_A[11]/AD24/GP[90] C10
                                                 IPD
EM_A[10]/AD23/GP[91] A9                        DVDD33

EM_A[7]/AD22/GP[94] C9                           IPU
                                               DVDD33
EM_A[8]/AD21/GP[93] B9
                                                 IPD
EM_A[6]/AD20/GP[95] D8                         DVDD33

EM_A[5]/AD19/GP[96] B8                           IPD
                                               DVDD33
HD0/VLYNQ_SCRUN/    C8
      AD18/GP[58]                                IPD
                                               DVDD33
HD2/VLYNQ_RXD1/     A8
    AD17/GP[60]                                  IPD
                                               DVDD33
HD1/VLYNQ_RXD0/     D7
    AD16/GP[59]                                  IPD
                                               DVDD33
HD14/MTXD0/         D4
AD15/GP[72]                                      IPD
                                               DVDD33
HD13/MTXD1/         B4
AD14/GP[71]                                      IPD
                                               DVDD33
HHWIL/MRXDV/        C4
  AD13/GP[74]

HD15/MTXCLK/        A4
AD12/GP[73]

HCNTL1/MTXEN/       D3
   AD11/GP[75]

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    Table 2-15. Peripheral Component Interconnect (PCI) Terminal Functions (continued)

          SIGNAL

    NAME             ZWT  ZDU TYPE(1)         OTHER (2) (3)                                     DESCRIPTION
                     NO.  NO.
                           B2 I/O/Z                IPD       These pins are multiplexed between VPFE (CCDC), PCI, EMIFA,
    HCNTL0/MRXER/    B3    C2 I/O/Z              DVDD33      HPI, VLYNQ, EMAC (MII), and GPIO.
       AD10/GP[76]         A3 I/O/Z                          For PCI, these pins are PCI data-address bus [31:0] (I/O/Z)
                           B3 I/O/Z                IPU
    HDS2/MRXD0/      C3    D2 I/O/Z              DVDD33
      AD9/GP[78]           D1 I/O/Z
                           F2 I/O/Z                IPD
    HR/W/MRXCLK/     A3    C1 I/O/Z              DVDD33
       AD8/GP[77]          F1 I/O/Z
                           E2 I/O/Z                IPU
    HDS1/MRXD1/      B2    E1 I/O/Z              DVDD33
      AD7/GP[79]
                                                   IPU
    HINT/MRXD3/      C2                          DVDD33
     AD6/GP[82]
                                                   IPU
    HCS/MDCLK/       C1                          DVDD33
     AD5/GP[81]
                                                   IPD
    AD4/GP[3]        E4                          DVDD33

    HAS/MDIO/        D1                            IPU
    AD3/GP[83]                                   DVDD33

    AD2/GP[2]        E3                            IPD
                                                 DVDD33
    AD1/GP[1]        E2
                                                   IPD
    AD0/GP[0]        E1                          DVDD33

                                                   IPD
                                                 DVDD33

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                               Table 2-16. EMAC and MDIO Terminal Functions

            SIGNAL

NAME            ZWT            ZDU  TYPE (1)  OTHER (2) (3)  DESCRIPTION
                NO.            NO.

                                                      EMAC

HCNTL1/MTXEN/       D3         C4   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
   AD11/GP[75]                                DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Transmit Enable output MTXEN.

HD15/MTXCLK/        A4         A4   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
AD12/GP[73]                                  DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Transmit Clock input MTXCLK.

  HD9/MCOL/         C6         C6   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
PSTOP/GP[67]                                  DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Collision Detect input MCOL.

HD11/MTXD3/         C5         A5   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
PCBE1/GP[69]                                  DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Transmit Data 3 output MTXD3.

HD12/MTXD2/         D5         C5   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
PPAR/GP[70]                                   DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Transmit Data 2 output MTXD2.

HD13/MTXD1/         B4         B4   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
AD14/GP[71]                                   DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Transmit Data 1 output MTXD1.

HD14/MTXD0/         D4         B5   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
AD15/GP[72]                                   DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Transmit Data 0 output MTXD0.

HR/W/MRXCLK/        A3         A3   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
   AD8/GP[77]                                 DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Receive Clock input MRXCLK.

HHWIL/MRXDV/        C4         D3   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
  AD13/GP[74]                                 DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Receive Data Valid input MRXDV.

HCNTL0/MRXER/       B3         B2   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
   AD10/GP[76]                                DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Receive Error input MRXER.

HD10/MCRS/         B5         B6   I/O/Z       IPD          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
PSERR/GP[68]                                  DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Carrier Sense input MCRS.

HINT/MRXD3/         C2         D2   I/O/Z       IPU          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
AD6/GP[82]                                   DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Receive Data 3 input MRXD3.

HRDY/MRXD2/         D2         C3   I/O/Z       IPU          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
PCBE0/GP[80]                                  DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Receive Data 2 input MRXD2.

HDS1/MRXD1/         B2         B3   I/O/Z       IPU          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
  AD7/GP[79]                                  DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Receive data 1 input MRXD1.

HDS2/MRXD0/         C3         C2   I/O/Z       IPU          This pin is multiplexed between HPI, Ethernet MAC (EMAC), PCI,
  AD9/GP[78]                                  DVDD33         and GPIO.
                                                             In Ethernet MAC mode, it is Receive Data 0 input MRXD0.

                                                      MDIO

HCS/MDCLK/          C1         D1   I/O/Z       IPU          This pin is multiplexed between HPI, MDIO, PCI, and GPIO.
AD5/GP[81]                                   DVDD33         In Ethernet MAC mode, it is Management Data Clock output
                                                             MDCLK.

HAS/MDIO/           D1         C1   I/O/Z       IPU          This pin is multiplexed between HPI, MDIO, PCI, and GPIO.
AD3/GP[83]                                    DVDD33         In Ethernet MAC mode, it is Management Data I/O MDIO (I/O/Z).

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                               Table 2-17. VLYNQ Terminal Functions

          SIGNAL

    NAME             ZWT  ZDU  TYPE (1)       OTHER (2) (3)          DESCRIPTION
                     NO.  NO.

                                              VLYNQ

    VLYNQ_CLOCK/     A7   A8   I/O/Z            IPU          This pin is multiplexed between VLYNQ, PCI, and GPIO.
     PCICLK/GP[57]                            DVDD33         For VLYNQ, it is the clock VLYNQ_CLOCK (I/O/Z).

HD0/VLYNQ_SCRUN/     C8   B9   I/O/Z            IPU          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
      AD18/GP[58]                             DVDD33         For VLYNQ, it is the Serial Clock run request VLYNQ_SCRUN
                                                             (I/O/Z).

HD8/VLYNQ_TXD3/      A5   A6   I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
   PPERR/GP[66]                               DVDD33         For VLYNQ, it is transmit bus bit 3 output VLYNQ_TXD3.

HD7/VLYNQ_TXD2/      B6   B7   I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
PDEVSEL/GP[65]                               DVDD33         For VLYNQ, it is transmit bus bit 2 output VLYNQ_TXD2.

HD6/VLYNQ_TXD1/      D6   C7   I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
   PTRDY/GP[64]                               DVDD33         For VLYNQ, it is transmit bus bit 1 output VLYNQ_TXD1.

HD5/VLYNQ_TXD0/      A6   A7   I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
   PIRDY/GP[63]                               DVDD33         For VLYNQ, it is transmit bus bit 0 output VLYNQ_TXD0.

HD4/VLYNQ_RXD3/      C7   C8   I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
  PFRAME/GP[62]                               DVDD33         For VLYNQ, it is receive bus bit 3 input VLYNQ_RXD3.

HD3/VLYNQ_RXD2/      B7   B8   I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
   PCBE2/GP[61]                               DVDD33         For VLYNQ, it is receive bus bit 2 input VLYNQ_RXD2.

HD2/VLYNQ_RXD1/      A8   A9   I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
     AD17/GP[60]                              DVDD33         For VLYNQ, it is receive bus bit 1 input VLYNQ_RXD1.

HD1/VLYNQ_RXD0/      D7   C9   I/O/Z            IPD          This pin is multiplexed between HPI, VLYNQ, PCI, and GPIO.
     AD16/GP[59]                              DVDD33         For VLYNQ, it is receive bus bit 0 input VLYNQ_RXD0.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                               Table 2-18. Host-Port Interface Terminal Functions

            SIGNAL

NAME                ZWT        ZDU  TYPE (1)       OTHER (2) (3)              DESCRIPTION
                    NO.        NO.

HD0/VLYNQ_SCRUN/    C8          B9                 Host-Port Interface (HPI)
      AD18/GP[58]               C9
                                                             IPU
                                                          DVDD33

HD1/VLYNQ_RXD0/     D7
    AD16/GP[59]

HD2/VLYNQ_RXD1/     A8         A9
    AD17/GP[60]

HD3/VLYNQ_RXD2/     B7         B8
   PCBE2/GP[61]

HD4/VLYNQ_RXD3/     C7         C8
  PFRAME/GP[62]

HD5/VLYNQ_TXD0/     A6         A7
   PIRDY/GP[63]

HD6/VLYNQ_TXD1/     D6         C7
   PTRDY/GP[64]
                               B7
HD7/VLYNQ_TXD2/     B6                      I/O/Z                 This pin is multiplexed between HPI, VLYNQ or EMAC, PCI,
PDEVSEL/GP[65]                                                   and GPIO.
                               A6                                 In HPI mode, these pins are host-port data pins HD[15:0]
HD8/VLYNQ_TXD3/     A5                               IPD          (I/O/Z) and are multiplexed internally with the HPI address
   PPERR/GP[66]                C6                  DVDD33         lines.

  HD9/MCOL/         C6
PSTOP/GP[67]

HD10/MCRS/         B5         B6
PSERR/GP[68]

HD11/MTXD3/         C5         A5
PCBE1/GP[69]

HD12/MTXD2/         D5         C5
PPAR/GP[70]

HD13/MTXD1/         B4         B4
AD14/GP[71]

HD14/MTXD0/         D4         B5
AD15/GP[72]

HD15/MTXCLK/        A4         A4
AD12/GP[73]

HHWIL/MRXDV/        C4         D3   I/O/Z            IPD          This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
  AD13/GP[74]                                      DVDD33         In HPI mode, this pin is half-word identification input HHWIL
                                                                  (I).
HCNTL1/MTXEN/       D3         C4   I/O/Z            IPD
   AD11/GP[75]                                     DVDD33         This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
                                                                  In HPI mode, this pin is control input 1 HCNTL1 (I). The state
HCNTL0/MRXER/       B3         B2   I/O/Z            IPD          of HCNTL1 and HCNTL0 determines if address, data, or
   AD10/GP[76]                                     DVDD33         control information is being transmitted between an external
                                                                  host and the DM6437.
HR/W/MRXCLK/        A3         A3   I/O/Z            IPD
   AD8/GP[77]                                      DVDD33         This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
                                                                  In HPI mode, this pin is control input 0 HCNTL0 (I). The state
HDS2/MRXD0/         C3         C2   I/O/Z            IPU          of HCNTL1 and HCNTL0 determines if address, data, or
  AD9/GP[78]                                       DVDD33         control information is being transmitted between an external
                                                                  host and the DM6437.

                                                                  This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
                                                                  In HPI mode, this pin is host read or write select input
                                                                  HR/W(I).

                                                                  This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
                                                                  In HPI mode, this pin is host data strobe input 2 HDS2 (I).

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                     Table 2-18. Host-Port Interface Terminal Functions (continued)

          SIGNAL

    NAME             ZWT  ZDU  TYPE (1)              OTHER (2) (3)  DESCRIPTION
                     NO.  NO.    I/O/Z

    HDS1/MRXD1/      B2    B3                          IPU          This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
      AD7/GP[79]                                     DVDD33         In HPI mode, this pin is host data strobe input 1 HDS1 (I).

    HRDY/MRXD2/      D2   C3                  I/O/Z    IPU          This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
    PCBE0/GP[80]                                     DVDD33         In HPI mode, this pin is host ready output from DSP to host
                                                                    (O/Z).
    HCS/MDCLK/       C1   D1                  I/O/Z    IPU
     AD5/GP[81]                                      DVDD33         This pin is multiplexed between HPI, MDIO, PCI, and GPIO.
                                                                    In HPI mode, this pin is HPI active low chip select input HCS
    HINT/RXD3/       C2   D2                  I/O/Z    IPU          (I).
    AD6/GP[82]                                       DVDD33
                                                                    This pin is multiplexed between HPI, EMAC, PCI, and GPIO.
    HAS/MDIO/        D1   C1                  I/O/Z    IPU          In HPI mode, this pin is host interrupt output HINT (O/Z).
    AD3/GP[83]                                       DVDD33
                                                                    This pin is multiplexed between HPI, MDIO, PCI, and GPIO.
                                                                    In HPI mode, this pin is host address strobe HAS (I).
                                                                    For proper HPI operation, if this pin is routed out, it must be
                                                                    pulled up via an external resistor.

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                                    Table 2-19. VPFE Terminal Functions

            SIGNAL

NAME                ZWT        ZDU  TYPE (1)  OTHER (2) (3)              DESCRIPTION
                    NO.        NO.

                                              VIDEO/IMAGE IN (VPFE)

PCLK/GP[54]         A14 A18 I/O/Z               IPD          This pin is multiplexed between the VPFE (CCDC) and GPIO.
                                              DVDD33         In VPFE mode, this pin is the pixel clock input (PCLK) used to load
                                                             image data into the CCD Controller (CCDC) on pins CI[7:0] and
                                                             YI[7:0].

VD/GP[53]           A13 A17 I/O/Z               IPD          This pin is multiplexed between the VPFE (CCDC) and GPIO.
                                              DVDD33         In VPFE mode, this pin is the vertical synchronization signal (VD) that
                                                             can be either an input (slave mode) or an output (master mode),
                                                             which signals the start of a new frame to the CCDC.

HD/GP[52]           A15 A19 I/O/Z               IPD          This pin is multiplexed between the VPFE (CCDC) and GPIO.
                                              DVDD33         In VPFE mode, this pin is the horizontal synchronization signal (HD)
                                                             that can be either an input (slave mode) or an output (master mode),
                                                             which signals the start of a new line to the CCDC.

                                                             This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI, and
                                                             GPIO.

  CI7(CCD15)/       B10 A12         I/O/Z       IPD          When used by the CCDC as input CI7, it supports several modes:
   EM_A[13]/                                  DVDD33         In 16-bit CCD Raw mode, it is input CCD15.
      AD25/                                                  In 16-bit YCbCr mode, it is time multiplexed between CB7 and CR7
                                                             inputs. (4)
EM_D[0]/GP[51]                                               In 8-bit YCbCr mode, it is time multiplexed between Y7, CB7, and
                                                             CR7 of the upper 8-bit channel.(4)

                                                             This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI, and
                                                             GPIO.

  CI6(CCD14)/       A10 A13         I/O/Z       IPD          When used by the CCDC as input CI6, it supports several modes:
   EM_A[14]/                                  DVDD33         In 16-bit CCD Raw mode, it is input CCD14.
      AD27/                                                  In 16-bit YCbCr mode, it is time multiplexed between CB6 and CR6
                                                             inputs. (4)
EM_D[1]/GP[50]                                               In 8-bit YCbCr mode, it is time multiplexed between Y6, CB6, and
                                                             CR6 of the upper 8-bit channel.(4)

                                                             This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI, and
                                                             GPIO.

  CI5(CCD13)/       B11 C13         I/O/Z       IPD          When used by the CCDC as input CI5, it supports several modes:
   EM_A[15]/                                  DVDD33         In 16-bit CCD Raw mode, it is input CCD13.
      AD29/                                                  In 16-bit YCbCr mode, it is time multiplexed between CB5, and CR5
                                                             inputs. (4)
EM_D[2]/GP[49]                                               In 8-bit YCbCr mode, it is time multiplexed between Y5, CB5, and
                                                             CR5 of the upper 8-bit channel.(4)

                                                             This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI, and
                                                             GPIO.

  CI4(CCD12)/       C11 B13         I/O/Z       IPD          When used by the CCDC as input CI4, it supports several modes:
   EM_A[16]/                                  DVDD33
      PGNT/                                                  In 16-bit CCD Raw mode, it is input CCD12.
                                                             In 16-bit YCbCr mode, it is time multiplexed between CB4, and CR4
EM_D[3]/GP[48]                                               inputs. (4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y4, CB4, and
                                                             CR4 of the upper 8-bit channel.(4)

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal
(4) In addition to these default functions, in YCbCr mode, the VPFE CCD Configuration register CCDCFG.YCINSWP bit field allows the

      user to swap the function of the YI[7:0] and CI[7:0] pins.

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                         Table 2-19. VPFE Terminal Functions (continued)

          SIGNAL

    NAME            ZWT  ZDU  TYPE (1)        OTHER (2) (3)  DESCRIPTION
                    NO.  NO.

    CI3(CCD11)/                                              This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI, and
                                                             GPIO.
    EM_A[17]/       A11  B14 I/O/Z              IPD
      AD31/                                   DVDD33         When used by the CCDC as input CI3, it supports several modes:

    EM_D[4]/GP[47]                              IPD          In 16-bit CCD Raw mode, it is input CCD11.
                                              DVDD33         In 16-bit YCbCr mode, it is time multiplexed between CB3, and CR3
    CI2(CCD10)/                                              inputs. (4)
                                                IPD          In 8-bit YCbCr mode, it is time multiplexed between Y3, CB3, and
    EM_A[18]/       D11  A14 I/O/Z            DVDD33         CR3 of the upper 8-bit channel.(4)
      PRST/                                                  This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI, and
                                                IPD          GPIO.
    EM_D[5]/GP[46]                            DVDD33
                                                             This pin is CCDC input CI2 and it supports several modes:
    CI1(CCD9)/                                  IPD
                                              DVDD33         In 16-bit CCD Raw mode, it is input CCD10.
    EM_A[19]/       B12  C14 I/O/Z                           In 16-bit YCbCr mode, it is time multiplexed between CB2, and CR2
      PREQ/                                     IPD          inputs. (4)
                                              DVDD33         In 8-bit YCbCr mode, it is time multiplexed between Y2, CB2, and
    EM_D[6]/GP[45]                                           CR2 of the upper 8-bit channel.(4)
                                                IPD          This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI, and
    CI0(CCD8)/                                DVDD33         GPIO.

    EM_A[20]/       C12  C15 I/O/Z                           This pin is CCDC input CI1 and it supports several modes:
      PINTA/             A15 I/O/Z
                         B15 I/O/Z                           In 16-bit CCD Raw mode, it is input CCD9.
    EM_D[7]/GP[44]       B16 I/O/Z                           In 16-bit YCbCr mode, it is time multiplexed between CB1, and CR1
                                                             inputs. (4)
    YI7(CCD7)/      A12                                      In 8-bit YCbCr mode, it is time multiplexed between Y1, CB1, and
       GP[43]                                                CR1 of the upper 8-bit channel.(4)
                                                             This pin is multiplexed between the VPFE (CCDC), EMIFA, PCI, and
    YI6(CCD6)/      B13                                      GPIO.
       GP[42]
                                                             This pin is CCDC input CI0 and it supports several modes:
    YI5(CCD5)/      C13
       GP[41]                                                In 16-bit CCD Raw mode, it is input CCD8.
                                                             In 16-bit YCbCr mode, it is time multiplexed between CB0, and CR0
                                                             inputs. (4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y0, CB0, and
                                                             CR0 of the upper 8-bit channel.(4)
                                                             This pin is multiplexed between the VPFE (CCDC) and GPIO.

                                                             This pin is CCDC input YI7 and it supports several modes:

                                                             In 16-bit CCD Raw mode, it is input CCD7.
                                                             In 16-bit YCbCr mode, it is input Y7.(4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y7, CB7, and
                                                             CR7 of the lower 8-bit channel.(4)
                                                             This pin is multiplexed between the VPFE (CCDC) and GPIO.

                                                             This pin is CCDC input YI6 and it supports several modes:

                                                             In 16-bit CCD Raw mode, it is input CCD6.
                                                             In 16-bit YCbCr mode, it is input Y6.(4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y6, CB6, and
                                                             CR6 of the lower 8-bit channel.(4)
                                                             This pin is multiplexed between the VPFE (CCDC) and GPIO.

                                                             This pin is CCDC input YI5 and it supports several modes:

                                                             In 16-bit CCD Raw mode, it is input CCD5.
                                                             In 16-bit YCbCr mode, it is input Y5.(4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y5, CB5, and
                                                             CR5 of the lower 8-bit channel.(4)

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                               Table 2-19. VPFE Terminal Functions (continued)

            SIGNAL

NAME                ZWT        ZDU  TYPE (1)  OTHER (2) (3)  DESCRIPTION
                    NO.        NO.

YI4(CCD4)/          D14        C18 I/O/Z        IPD          This pin is multiplexed between the VPFE(CCDC) and GPIO.
   GP[40]                                     DVDD33
                                                             This pin is CCDC input YI4 and it supports several modes:
YI3(CCD3)/          B14        A16 I/O/Z        IPD          In 16-bit CCD Raw mode, it is input CCD4.
   GP[39]                                     DVDD33         In 16-bit YCbCr mode, it is input Y4.(4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y4, CB4, and
YI2(CCD2)/          C14        B17 I/O/Z        IPD          CR4 of the lower 8-bit channel.(4)
   GP[38]                                     DVDD33
                                                             This pin is multiplexed between the VPFE (CCDC) and GPIO.
YI1(CCD1)/          B15        B18 I/O/Z        IPD
   GP[37]                                     DVDD33         This pin is CCDC input YI3 and it supports several modes:
                                                             In 16-bit CCD Raw mode, it is input CCD3.
YI0(CCD0)/          C15        B19 I/O/Z        IPD          In 16-bit YCbCr mode, it is input Y3.(4)
   GP[36]                                     DVDD3          In 8-bit YCbCr mode, it is time multiplexed between Y3, CB3, and
                               C17 I/O/Z                     CR3 of the lower 8-bit channel.(4)
C_WE/EM_R/W/        D13        C16 I/O/Z        IPD
      GP[35]                                  DVDD33         This pin is multiplexed between the VPFE (CCDC) and GPIO.

C_FIELD/EM_A[21]/   D12                         IPD          This pin is CCDC input YI2 and it supports several modes:
         GP[34]                               DVDD33         In 16-bit CCD Raw mode, it is input CCD2.
                                                             In 16-bit YCbCr mode, it is input Y2.(4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y2, CB2, and
                                                             CR2 of the lower 8-bit channel.(4)

                                                             This pin is multiplexed between the VPFE (CCDC) and GPIO.

                                                             This pin is CCDC input YI1 and it supports several modes:
                                                             In 16-bit CCD Raw mode, it is input CCD1.
                                                             In 16-bit YCbCr mode, it is input Y1.(4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y1, CB1, and
                                                             CR1 of the lower 8-bit channel.(4)

                                                             This pin is multiplexed between the VPFE (CCDC) and GPIO.

                                                             This pin is CCDC input YI0 and it supports several modes:
                                                             In 16-bit CCD Raw mode, it is input CCD0.
                                                             In 16-bit YCbCr mode, it is input Y0.(4)
                                                             In 8-bit YCbCr mode, it is time multiplexed between Y0, CB0, and
                                                             CR0 of the lower 8-bit channel.(4)

                                                             This pin is multiplexed between VPFE (CCDC), EMIFA, and GPIO.
                                                             In VPFE mode, it is the CCD Controller write enable input C_WE.

                                                             This pin is multiplexed between VPFE (CCDC), EMIFA, and GPIO.
                                                             In VPFE mode, it is CCDC field identification bidirectional signal
                                                             C_FIELD.

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                          Table 2-20. VPBE Terminal Functions

            SIGNAL

    NAME             ZWT  ZDU TYPE(1)         OTHER (2) (3)     DESCRIPTION
                     NO.  NO.

                          J22 I/O/Z           VIDEO OUT (VPBE)
                          H22 I/O/Z
    HSYNC/EM_CS5/    F19  G22 I/O/Z             IPD          This pin is multiplexed between VPBE, EMIFA, and GPIO.
           GP[33]         K22 I/O/Z           DVDD33         In VPBE mode, this pin is the VPBE Horizontal Sync (I/O/Z).
                          E21 I/O/Z                          This pin is multiplexed between VPBE, EMIFA, and GPIO.
    VSYNC/EM_CS4/    E19  G20 I/O/Z             IPD          In VPBE mode, this pin is the VPBE Vertical Sync (I/O/Z).
           GP[32]         E22 I/O/Z           DVDD33         This pin is multiplexed between VPBE and GPIO.
                          F20 I/O/Z                          In VPBE mode, this pin is the VPBE Clock Output.
    VCLK/GP[31]      D19  G21 I/O/Z             IPD          This pin is multiplexed between VPBE and GPIO.
                          F22 I/O/Z           DVDD33         In VPBE mode, this pin is the VPBE Clock Input.
    VPBECLK/GP[30] G19    F21 I/O/Z                          This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
                          H20 I/O/Z             IPD          In VPBE mode, this pin is the video encoder (VENC) output COUT0.
    COUT0/EM_D[0]/   D16  J20 I/O/Z           DVDD33         This pin is multiplexed between VPBE(VENC), EMIFA, and GPIO.
           GP[14]         K20 I/O/Z                          In VPBE mode, this pin is the video encoder (VENC) output COUT1.
                          L20 I/O/Z             IPD          This pin is multiplexed between VPBE(VENC), EMIFA, and GPIO.
    COUT1/EM_D[1]/   D18  H21 I/O/Z           DVDD33         In VPBE mode, this pin is the video encoder (VENC) output COUT2.
           GP[15]         K19 I/O/Z                          This pin is multiplexed between VPBE(VENC), EMIFA, and GPIO.
                          L19 I/O/Z             IPD          In VPBE mode, this pin is the video encoder (VENC) output COUT3.
    COUT2/EM_D[2]/   D17  J21 I/O/Z           DVDD33         This pin is multiplexed between VPBE(VENC), EMIFA, and GPIO.
           GP[16]         K21 I/O/Z                          In VPBE mode, this pin is the video encoder (VENC) output COUT4.
                          D22 I/O/Z             IPD          This pin is multiplexed between VPBE(VENC), EMIFA, and GPIO.
    COUT3/EM_D[3]/   E16                      DVDD33         In VPBE mode, this pin is the video encoder (VENC) output COUT5.
           GP[17]         C22 I/O/Z                          This pin is multiplexed between VPBE(VENC), EMIFA, and GPIO.
                                                IPD          In VPBE mode, this pin is the video encoder (VENC) output COUT6.
    COUT4/EM_D[4]/   E18  D21 I/O/Z           DVDD33         This pin is multiplexed between VPBE (VENC), EMIFA, and GPIO.
           GP[18]                                            In VPBE mode, this pin is the video encoder (VENC) output COUT7.
                                                IPD
    COUT5/EM_D[5]/   E17                      DVDD33         These pins are multiplexed between VPBE (VENC) and GPIO.
           GP[19]                                            After reset, these are video encoder (VENC) outputs 6:0, YOUT[6:0].
                                                IPD
    COUT6/EM_D[6]/   F16                      DVDD33         For proper DM6437 device operation, the YOUT6 pin must be pulled
           GP[20]                                            down via an external resistor.
                                                IPD          For proper DM6437 device operation, the YOUT5 pin must be pulled
    COUT7/EM_D[7]/   F17                      DVDD33         up via an external resistor.
           GP[21]
                                                IPD          This pin is multiplexed between VPBE (VENC) and GPIO.
    YOUT0/GP[22]/    F18                      DVDD33         In VPBE mode, this pin is the VENC output 7, YOUT7.
    (BOOTMODE0)                                              This pin is multiplexed between VPBE, EMIFA, and GPIO.
                                                IPD          In VPBE mode, it is the LCD output enable LCD_OE (O/Z).
    YOUT1/GP[23]/    F15                      DVDD33         This pin is multiplexed between VPBE, EMIFA, and GPIO.
    (BOOTMODE1)                                              In VPBE mode, this pin is the RGB666/888 Green output data bit 0,
                                                IPD          G0.
    YOUT2/GP[24]/    G15                      DVDD33
    (BOOTMODE2)
                                                IPD
    YOUT3/GP[25]/    G16                      DVDD33
    (BOOTMODE3)
                                                IPD
    YOUT4/GP[26]/    G17                      DVDD33
     (FASTBOOT)
                                                IPD
    YOUT5/GP[27]     H17                      DVDD33

    YOUT6/           H16                        IPU
    GP[28]                                    DVDD33

    YOUT7/           H15                        IPD
    GP[29]                                    DVDD33

    LCD_OE/EM_CS3/   C18                        IPD
            GP[13]                            DVDD33

    G0/EM_CS2/       C19                        IPD
        GP[12]                                DVDD33

                                                IPD
                                              DVDD33

    B0/LCD_FIELD/    B18                        IPD          This pin is multiplexed between VPBE, EMIFA, and GPIO.
    EM_A[3]/GP[11]                            DVDD33         In VPBE mode, this pin is the RGB666/888 Blue output data bit 0, B0
                                                             or LCD interlaced LCD_FIELD (I/O/Z).

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                               Table 2-20. VPBE Terminal Functions (continued)

            SIGNAL

NAME                ZWT        ZDU TYPE(1)  OTHER (2) (3)                                      DESCRIPTION
                    NO.        NO.
                               B21 I/O/Z         IPD       This pin is multiplexed between VPBE, EMIFA, and GPIO.
R0/EM_A[4]/                                    DVDD33      In VPBE mode, this pin is the RGB666/888 Red output data bit 0, R0.
                               B20 I/O/Z
GP[10]/             A17                          IPD       This pin is multiplexed between VPBE, EMIFA, and GPIO.
                               A20 I/O/Z       DVDD33      In VPBE mode, this pin is the RGB666/888 Green output data bit 1,
(AEAW2/PLLMS2)                 C21 I/O/Z                   G1.
                               E20 I/O/Z         IPD
G1/EM_A[1]/                    C20 I/O/Z       DVDD33      This pin is multiplexed between VPBE, EMIFA, and GPIO.
                                                           In VPBE mode, this pin is the RGB666/888 Blue output data bit 1,
(ALE)/GP[9]/        A16                          IPD       B1.
                                               DVDD33
(AEAW1/PLLMS1)                                             This pin is multiplexed between VPBE, EMIFA, and GPIO.
                                                 IPD       In VPBE mode, this pin is the RGB666/888 Red output data bit 1, R1.
B1/EM_A[2]/                                    DVDD33
                                                           This pin is multiplexed between VPBE, EMIFA, and GPIO.
(CLE)/GP[8]/        B16                          IPD       In VPBE mode, this pin is the RGB666/888 Red output data bit 2, R2.
                                               DVDD33
(AEAW0/PLLMS0)                                             This pin is multiplexed between VPBE, EMIFA, and GPIO.
                                                           In VPBE mode, this pin is the RGB666/888 Blue output data bit 2,
R1/EM_A[0]/         B17                                    B2.
GP[7]/(AEM2)

R2/EM_BA[0]/        C17
GP[6]/(AEM1)

B2/EM_BA[1]/        C16
GP[5]/(AEM0)

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                            Table 2-21. DAC [Part of VPBE] Terminal Functions

               SIGNAL

    NAME             ZWT    ZDU  TYPE (1)     OTHER (2) (3)  DESCRIPTION
                     NO.    NO.

    DAC_VREF           N19  V22  AI             DAC[A:D]

                                                              Reference voltage input (0.5 V)

                                              (3)

                                                              Note: If the DAC peripheral is not being used, for proper device
                                                              operation, this pin must be tied directly to VSS.
                                                              Output of DAC A

    DAC_IOUT_A         P19  V21  AO                          Note: If the DAC peripheral is not being used, for proper device
                                                             operation, this pin must be left unconnected.

                                                             Output of DAC B

    DAC_IOUT_B         P18  U22  AO                          Note: If the DAC peripheral is not being used, for proper device
                                                             operation, this pin must be left unconnected.

                                                             Output of DAC C

    DAC_IOUT_C         N18  T21  AO                          Note: If the DAC peripheral is not being used, for proper device
                                                             operation, this pin must be left unconnected.

                                                             Output of DAC D

    DAC_IOUT_D         N17  T22  AO                           Note: If the DAC peripheral is not being used, for proper device
                                                              operation, this pin must be left unconnected.
    VDDA_1P8V          P17  V20  S
                                                              1.8 V Analog I/O power
    VSSA_1P8V          P16  U20  GND
                                              (3)

                                                              Note: If the DAC peripheral is not being used, for proper device
                                                              operation, this pin must be tied directly to VSS.

                                                              Analog I/O ground

                                              (3)

                                                              Note: If the DAC peripheral is not being used, for proper device
                                                              operation, this pin must be tied directly to VSS.

                                                              1.20 V Analog core supply voltage
                                                              (-7/-6/-5/-4/-L/-Q6/-Q5/-Q4 devices)

                                              (3)            1.05 V Analog core supply voltage

    VDDA_1P1V          N15  T20  S                           (-7/-6/-5/-4/-L/-Q5 devices)

                                                             Note: If the DAC peripheral is not being used, for proper device
                                                             operation, this pin must be tied directly to VSS.

                                                             Analog core ground

    VSSA_1P1V          P15  T19  GND          (3)

    DAC_RBIAS          N16  U21  AI                           Note: If the DAC peripheral is not being used, for proper device
                                                              operation, this pin must be tied directly to VSS.

                                                              External resistor connection for current bias configuration.
                                                              This must be connected via a 4 k resistor to VSSA_1P8V.

                                              (3)

                                                              Note: If the DAC peripheral is not being used, for proper device
                                                              operation, this pin must be tied directly to VSS.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) Specifies the operating I/O supply voltage for each signal
(3) For more information, see the Recommended Operating Conditions table

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                               Table 2-22. I2C Terminal Functions

            SIGNAL

NAME        ZWT     ZDU        TYPE (1)  OTHER (2) (3)             DESCRIPTION
            NO.     NO.          I/O/Z
                                 I/O/Z
SCL         M2       N2                  DVDD33         I2C
                                         DVDD33
SDA         M3       P2                                  For I2C, this pin is I2C clock. In I2C master mode, this pin is an
                                                         output. In I2C slave mode, this pin is an input.
                                                         When the I2C module is used, for proper device operation, this pin
                                                         must be pulled up via an external resistor.

                                                         For I2C, this pin is the I2C bi-directional data signal.
                                                         When the I2C module is used, for proper device operation, this pin
                                                         must be pulled up via an external resistor.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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    Table 2-23. Multichannel Buffered Serial Port 0 and Multichannel Buffered Serial Port 1 (McBSP0 and
                                                       McBSP1) Terminal Functions

          SIGNAL

    NAME           ZWT  ZDU  TYPE (1)         OTHER (2) (3)                             DESCRIPTION
                   NO.  NO.

                             Multichannel Buffered Serial Port 0 (McBSP0)

For more details on pin multiplexing, see Section 3.7, Multiplexed Pin Configurations.

CLKS0/TOUT0L/      J4   L3   I/O/Z              IPD          This pin is multiplexed between McBSP0, Timer0, and GPIO.
      GP[97]                                  DVDD33         For McBSP0, it is McBSP0 external clock source (I).

ACLKR0/CLKX0/      H1   J1   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
      GP[99]                                  DVDD33         For McBSP0, it is McBSP0 transmit clock CLKX0 (I/O/Z).

AHCLKR0/CLKR0/     J2   K1   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
       GP[101]                                DVDD33         For McBSP0, it is McBSP0 receive clock CLKR0 (I/O/Z).

    AXR0[2]/FSX0/  H3   J2   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
        GP[103]                               DVDD33         For McBSP0, it is McBSP0 transmit frame synchronization FSX0
                                                             (I/O/Z).

    AXR0[3]/FSR0/  G4   J3   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
        GP[102]                               DVDD33         For McBSP0, it is McBSP0 receive frame synchronization FSR0
                                                             (I/O/Z).

    AXR0[1]/DX0/   J3   K2   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
       GP[104]                                DVDD33         For McBSP0, it is McBSP0 data transmit output DX0 (O/Z).

    AFSR0/DR0/     H4   K3   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
       GP[100]                                DVDD33         For McBSP0, it is McBSP0 data receive input DR0 (I).

                             Multichannel Buffered Serial Port 1 (McBSP1)

For more details on pin multiplexing, see Section 3.7, Multiplexed Pin Configurations.

    CLKS1/TINP0L/  K2   L2   I/O/Z              IPD          This pin is multiplexed between McBSP1, Timer0, and GPIO.
          GP[98]                              DVDD33         For McBSP1, it is McBSP1 external clock source (I).

ACLKX0/CLKX1/      F1   G1   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
     GP[106]                                  DVDD33         For McBSP1, it is McBSP1 transmit clock CLKX1 (I/O/Z).

AHCLKX0/CLKR1/     G1   H1   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
       GP[108]                                DVDD33         For McBSP1, it is McBSP1 receive clock CLKR1 (I/O/Z).

AMUTEIN0/FSX1/     F2   G3   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
      GP[109]                                 DVDD33         For McBSP1, it is McBSP1 transmit frame synchronization FSX1
                                                             (I/O/Z).

    AXR0[0]/FSR1/  H2   H2   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
        GP[105]                               DVDD33         For McBSP1, it is McBSP1 receive frame synchronization FSR1
                                                             (I/O/Z).

    AFSX0/DX1/     G2   G2   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
       GP[107]                                DVDD33         For McBSP1, it is McBSP1 data transmit output DX1 (O/Z).

    AMUTE0/DR1/    G3   H3   I/O/Z              IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
        GP[110]                               DVDD33         For McBSP1, it is McBSP1 data receive input DR1 (I).

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                Table 2-24. Multichannel Audio Serial Port (McASP0) Terminal Functions

            SIGNAL

NAME            ZWT     ZDU    TYPE (1)  OTHER (2) (3)   DESCRIPTION
                NO.     NO.
                         G3      I/O/Z
                         H3      I/O/Z           McASP0
                         J1      I/O/Z
AMUTEIN0/FSX1/  F2       K1      I/O/Z     IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
      GP[109]            G1      I/O/Z   DVDD33         For McASP0, it is McASP0 mute input AMUTEIN0 (I).
                         H1      I/O/Z
AMUTE0/DR1/     G3       K3      I/O/Z     IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
    GP[110]              G2      I/O/Z   DVDD33         For McASP0, it is McASP0 mute output AMUTE0 (O/Z).
                         J3      I/O/Z
ACLKR0/CLKX0/   H1       J2      I/O/Z     IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
      GP[99]             K2      I/O/Z   DVDD33         For McASP0, it is McASP0 receive bit clock ACLKR0 (I/O/Z).
                         H2      I/O/Z
AHCLKR0/CLKR0/      J2                     IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
       GP[101]                           DVDD33         For McASP0, it is McASP0 receive high-frequency master clock
                                                        AHCLKR0 (I/O/Z).

ACLKX0/CLKX1/   F1                         IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
     GP[106]                             DVDD33         For McASP0, it is McASP0 transmit bit clock ACLKX0 (I/O/Z).

AHCLKX0/CLKR1/  G1                         IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
       GP[108]                           DVDD33         For McASP0, it is McASP0 transmit high-frequency master clock
                                                        AHCLKX0 (I/O/Z).

AFSR0/DR0/      H4                         IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
   GP[100]                               DVDD33         For McASP0, it is McASP0 receive frame synchronization AFSR0
                                                        (I/O/Z).

AFSX0/DX1/      G2                         IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
   GP[107]                               DVDD33         For McASP0, it is McASP0 transmit frame synchronization AFSX0
                                                        (I/O/Z).

AXR0[3]/FSR0/   G4                         IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
    GP[102]                              DVDD33         For McASP0, it is McASP0 transmit/receive (TX/RX) data pin 3
                                                        AXR0[3] (I/O/Z).

AXR0[2]/FSX0/   H3                         IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
    GP[103]                              DVDD33         For McASP0, it is McASP0 transmit/receive (TX/RX) data pin 2
                                                        AXR0[2] (I/O/Z).

AXR0[1]/DX0/        J3                     IPD          This pin is multiplexed between McASP0, McBSP0, and GPIO.
   GP[104]                               DVDD33         For McASP0, it is McASP0 transmit/receive (TX/RX) data pin 1
                                                        AXR0[1] (I/O/Z).

AXR0[0]/FSR1/   H2                         IPD          This pin is multiplexed between McASP0, McBSP1, and GPIO.
    GP[105]                              DVDD33         For McASP0, it is McASP0 transmit/receive (TX/RX) data pin 0
                                                        AXR0[0] (I/O/Z).

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                         Table 2-25. High-End Controller Area Network (HECC)

             SIGNAL

    NAME      ZWT        ZDU  TYPE (1)        OTHER (2) (3)           DESCRIPTION
              NO.        NO.                                    HECC

    HECC_RX/

    TINP1L/          L4  P3   I/O/Z             IPU   This pin is multiplexed between HECC, Timer 1, UART1, and GPIO.
    URXD1/                                    DVDD33  For HECC, this pin is HECC receive serial data HECC_RX (I).

    GP[56]

    HECC_TX/

    TOUT1L/   K4         N3   I/O/Z             IPU   This pin is multiplexed between HECC, Timer 1, UART1, and GPIO.
    UTXD1/                                    DVDD33  For HECC, this pin is HECC transmit serial data HECC_TX (O/Z).

    GP[55]

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                                   Table 2-26. UART0 and UART1 Terminal Functions

            SIGNAL

NAME        ZWT         ZDU        TYPE (1)  OTHER (2) (3)         DESCRIPTION
            NO.         NO.          I/O/Z

                         P3                                 UART1

HECC_RX/                                                    This pin is multiplexed between the HECC, Timer 1, UART1 (Data),
                                                            and GPIO.
TINP1L/             L4                         IPU          Fo UART1 this pin is the receive data input URXD1.
URXD1/                                       DVDD33

GP[56]

HECC_TX/                                                    This pin is multiplexed between the HECC, Timer 1, UART1 (Data),
                                                            and GPIO.
TOUT1L/     K4                 N3  I/O/Z       IPU          Fo UART1 this pin is the transmit data output UTXD1.
UTXD1/                                       DVDD33

GP[55]

URXD0/              L2         M2  I/O/Z       IPU          UART0
GP[85]                                       DVDD33
                                                                This pin is multiplexed between UART0 (Data) and GPIO.
UTXD0/      K3                 N1  I/O/Z       IPU              When used by UART0 this pin is the receive data input URXD0.
GP[86]                                       DVDD33
                                                                This pin is multiplexed between UART0 (Data) and GPIO.
UCTS0               L1         P1  I/O/Z       IPU              In UART0 mode, this pin is the transmit data output UTXD0.
GP[87]                                       DVDD33
                                                                This pin is multiplexed between the UART0 (Flow Control) and GPIO.
URTS0                                          IPU              In UART0 mode, this pin is the clear to send input UCTS0.
                                             DVDD33
PWM0                L3         M3  I/O/Z                        This pin is multiplexed between the UART0 (Flow Control), PWM0,
                                                                and GPIO.
GP[88]                                                          In UART0 mode, this pin is the ready to send output URTS0.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                      Table 2-27. PWM0, PWM1, and PWM2 Terminal Functions

          SIGNAL

    NAME         ZWT  ZDU  TYPE (1)           OTHER (2) (3)  DESCRIPTION
                 NO.  NO.    I/O/Z
                       R1    I/O/Z
CLKOUT0/PWM2/    M1          I/O/Z              IPD          PWM2
       GP[84]          F3                     DVDD33
                                                                This pin is multiplexed between the System Clock generator (PLL1),
    GP[4]/PWM1   F3    M3                       IPD             PWM2, and GPIO.
                                              DVDD33            For PWM2, this pin is output PWM2.
    URTS0/PWM0/   L3
         GP[88]                                 IPU          PWM1
                                              DVDD33
                                                                This pin is multiplexed between GPIO and PWM1.
                                                                For PWM1, this pin is output PWM1.

                                                             PWM0

                                                                This pin is multiplexed between the UART0 (Flow Control), PWM0,
                                                                and GPIO.
                                                                For PWM0, this pin is output PWM0.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                        Table 2-28. Timer 0, Timer 1, and Timer 2 Terminal Functions

            SIGNAL

NAME        ZWT         ZDU        TYPE (1)  OTHER (2) (3)                                     DESCRIPTION
            NO.         NO.

                                                            Timer 2

No external pins. The Timer 2 (watchdog) peripheral pins are not pinned out as external pins.

                                                            Timer 1

HECC_RX/            L4         P3  I/O/Z       IPU          This pin is multiplexed between the HECC, Timer 1, UART1 (Data),
  TINP1L/                                    DVDD33         and GPIO.
  URXD1/                                                    For Timer 1, this pin is the timer 1 input pin for the lower 32-bit
  GP[56]                                                    counter

HECC_TX/    K4                 N3  I/O/Z       IPU          This pin is multiplexed between the HECC, Timer 1, UART1, and
TOUT1L/                                     DVDD33         GPIO.
  UTXD1/                                                    For Timer 1, this pin is the timer 1 output pin for the lower 32-bit
  GP[55]                                                    counter

                                                            Timer 0

CLKS1/      K2                 L2  I/O/Z       IPD          This pin is multiplexed between the McBSP1, Timer 0, and GPIO.
TINP0L/                                      DVDD33         For Timer 0, this pin is the timer 0 input pin for the lower 32-bit
GP[98]                                                      counter

CLKS0/              J4         L3  I/O/Z       IPD          This pin is multiplexed between the McBSP0, Timer 0, and GPIO.
TOUT0L/                                      DVDD33         For Timer 0, this pin is the timer 0 output pin for the lower 32-bit
GP[97]                                                     counter

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                          Table 2-29. GPIO Terminal Functions

          SIGNAL

    NAME  ZWT        ZDU  TYPE (1)            OTHER (2) (3)        DESCRIPTION
          NO.        NO.

                                                             GPIO

The 111 GPIO pins on the DM6437 device are multiplexed with other peripherals pin functions (e.g., VPBE, VPFE, PCI, HPI, VLYNQ,
EMAC/MDIO, McASP0, McBSP0, McBSP1, Timer 0, Timer 1, UART0, UART1, PWM0, PWM1, PWM2, EMIFA, and the CLKOUT0 pin), see
the peripheral-specific Terminal Functions tables for the GPIO multiplexing.

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                               Table 2-30. Reserved Terminal Functions

            SIGNAL

NAME        ZWT         ZDU    TYPE (1)  OTHER (2) (3)  DESCRIPTION
            NO.         NO.
                                 AO
RSV1        E5           D4      AO      RESERVED
                         L4                     Reserved. (Leave unconnected, do not connect to power or ground)
RSV2        K5           M4                     Reserved. (Leave unconnected, do not connect to power or ground)
                        P19                     Reserved. (Leave unconnected, do not connect to power or ground)
RSV3                L5  W16                     Reserved. (Leave unconnected, do not connect to power or ground)
                                                Reserved. (Leave unconnected, do not connect to power or ground)
RSV4        L15

RSV5        R13

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal
(2) IPD = Internal pulldown, IPU = Internal pullup. For more detailed information on pullup/pulldown resistors and situations where external

      pullup/pulldown resistors are required, see Section 3.9.1, Pullup/Pulldown Resistors.
(3) Specifies the operating I/O supply voltage for each signal

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                              Table 2-31. Supply Terminal Functions

          SIGNAL

    NAME  ZWT            ZDU  TYPE(1) OTHER                            DESCRIPTION
          NO.            NO.                      SUPPLY VOLTAGE PINS

          A1              A2
                         A21
          A2              B1
                          D6
          A18             D8
                         D10
          E6             D16
                         D18
          E8              E3
                          E5
                  F5      E7
                          E9
                  F7     E11
                         E13
                  F9     E15
                         E17
          F11            E19
                          F4
          F13            F18
                          G5
          G6             G19
                          H4
          G8             H18
                          J5
          G10            J19
                          K4
          G12            K18
                          L1
          G14             L5
                         L21
          H5             M18
                         M20
          H18             N5
                         N19
                  J1      P4
                         P18
                  J6     P20
                         P22
DVDD33    J14             R5  S               3.3 V I/O supply voltage
                          T4                  (see the Power-Supply Decoupling section of this data manual)
          J16

          K15

          K17

                  L6

          M5

          M15

          N6

          P1

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal

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                               Table 2-31. Supply Terminal Functions (continued)

            SIGNAL

      NAME  ZWT         ZDU    TYPE(1) OTHER  DESCRIPTION
            NO.          NO.
                         U5
            L14          V1
                         V4
            P5           V6
                         V8
            P7           V10
                         V12
            P9           V14
                         V16
            P11          V18
                         W7
            P13          W9
                        W11
            R4          W17
                        W19
            R6          AA1
                        AB21
DVDDR2      R8          AB22   S              1.8 V DDR2 I/O supply voltage
            R10          J10                  (see the Power-Supply Decoupling section of this data manual)
                         J11
            R12          J12
                         J13
            R14          K9
                         K14
            R16           L9
                         L13
                    T5   L14
                         M9
            V1          M10
                        M14
            W18          N9
                        N14
            W19          P10
                         P11
            H7           P12
                         P13
            H9

            H11

            H13

                    J8

            J10

            J12

            K7

            K9

            K11                               1.20 V supply voltage (-7/-6/-5/-4/-L/-Q6/-Q5/-Q4 devices)

CVDD        K13                S              1.05 V core supply voltage (-7/-6/-5/-4/-L/-Q5 devices)

                    L8                        (see the Power-Supply Decoupling section of this data manual)

            L10

            L12

            M7

            M9

            M11

            M13

            N8

            N10

            N12

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                            Table 2-32. Ground Terminal Functions

           SIGNAL

     NAME  ZWT         ZDU  TYPE(1) OTHER                           DESCRIPTION
           NO.         NO.                             GROUND PINS

           A19          A1
                       A22
           B1          B22
                        D5
           B19          D7
                        D9
           E7          D11
                       D15
           E9          D17
                        E4
           E13          E6
                        E8
                   F4  E10
                       E12
                   F6  E14
                       E16
                   F8  E18
                        F5
           F10         F19
                        G4
           F12         G18
                        H5
           F14         H19
                        J4
           G5           J9
                       J14
           G7          J18
                        K5
           G9          K10
                       K11
           G11         K12
                       K13
           G13         L10
                       L11
           G18         L12
                       L18
           H6          L22
                        M1
VSS        H8           M5  GND               Ground pins

           H10

           H12

           H14

           H19

                   J5

                   J7

                   J9

           J11

           J13

           J15

           J17

           J18

           K1

           K6

           K8

           K10

           K12

           K14

           K16

(1) I = Input, O = Output, Z = High impedance, S = Supply voltage, GND = Ground, A = Analog signal

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                               Table 2-32. Ground Terminal Functions (continued)

            SIGNAL

     NAME   ZWT         ZDU    TYPE(1) OTHER               DESCRIPTION
            NO.          NO.
                        M11
                    L7  M12
                        M13
                    L9  M19
                         N4
            L11         N10
                        N11
            L13         N12
                        N13
            L17         N18
                         P5
            L19          P9
                         P14
            M6           P21
                         R4
            M8          R18
                        R19
            M10         R20
                        R21
            M12         R22
                         T5
            M14          T18
                         U4
            M16         U18
                        U19
            M17          V5
                         V7
            M18          V9
                         V11
            M19          V13
                         V15
            N5           V17
                         V19
            N7           W1
                         W6
            N9           W8
                        W10
            N11         W20
                        W21
            N13         W22
                        AA22
            N14         AB1
                        AB2
VSS         P6                 GND            Ground pins

            P8

            P10

            P12

            P14

            R1

            R5

            R7

            R9

            R11

            R15

            R17

            R18

            R19

            V19

            W1

            W2

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TMS320DM6437                                            www.ti.com
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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

2.7 Device Support

2.7.1 Development Support

         TI offers an extensive line of development tools for the TMS320DM643x DMP platform, including tools to
         evaluate the performance of the processors, generate code, develop algorithm implementations, and fully
         integrate and debug software and hardware modules. The tool's support documentation is electronically
         available within the Code Composer StudioTM Integrated Development Environment (IDE).

         The following products support development of TMS320DM643x DMP-based applications:

         Software Development Tools:
             Code Composer StudioTM Integrated Development Environment (IDE): including Editor
             C/C++/Assembly Code Generation, and Debug plus additional development tools
             Scalable, Real-Time Foundation Software (DSP/BIOSTM), which provides the basic run-time target
             software needed to support any SoC application.

         Hardware Development Tools:
             Extended Development System (XDSTM) Emulator (supports TMS320DM643x DMP multiprocessor
             system debug) EVM (Evaluation Module)
             For a complete listing of development-support tools for the TMS320DM643x DMP platform, visit the
             Texas Instruments web site on the Worldwide Web at http://www.ti.com uniform resource locator
             (URL). For information on pricing and availability, contact the nearest TI field sales office or authorized
             distributor.

2.8 Device and Development-Support Tool Nomenclature

    To designate the stages in the product development cycle, TI assigns prefixes to the part numbers of all
    DSP devices and support tools. Each DSP commercial family member has one of three prefixes: TMX,
    TMP, or TMS (e.g., TMS320DM6437ZWTQ6). Texas Instruments recommends two of three possible
    prefix designators for its support tools: TMDX and TMDS. These prefixes represent evolutionary stages of
    product development from engineering prototypes (TMX/TMDX) through fully qualified production
    devices/tools (TMS/TMDS).

    Device development evolutionary flow:

    TMX   Experimental device that is not necessarily representative of the final device's electrical
          specifications.

    TMP   Final silicon die that conforms to the device's electrical specifications but has not completed
          quality and reliability verification.

    TMS   Fully-qualified production device.

    Support tool development evolutionary flow:

    TMDX  Development-support product that has not yet completed Texas Instruments internal
          qualification testing.

    TMDS  Fully qualified development-support product.

    TMX and TMP devices and TMDX development-support tools are shipped against the following
    disclaimer:

    "Developmental product is intended for internal evaluation purposes."

    TMS devices and TMDS development-support tools have been characterized fully, and the quality and
    reliability of the device have been demonstrated fully. TI's standard warranty applies.

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                                                                             Digital Media Processor

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Predictions show that prototype devices (TMX or TMP) have a greater failure rate than the standard
production devices. Texas Instruments recommends that these devices not be used in any production
system because their expected end-use failure rate still is undefined. Only qualified production devices are
to be used.

TI device nomenclature also includes a suffix with the device family name. This suffix indicates the
package type (for example, ZWT), the temperature range (for example, "Blank" is the commercial
temperature range), and the device speed range in megahertz (for example, "6" indicates [600-MHz]).

Figure 2-10 provides a legend for reading the complete device name for any TMS320DM643x DMP
platform member.

                              TMS 320  DM6437 ( ) ZWT ( ) ( )

PREFIX                                                           DEVICE SPEED RANGE
   TMX = Experimental device                                         4 = 400 MHz
   TMS = Qualified device                                            5 = 500 MHz
                                                                     6 = 600 MHz(D)
DEVICE FAMILY
320 = TMS320TM DSP Family                                            7 = 700 MHz

   DEVICE                                                         L = Low Power Device
    C64x+TM DSP:
                                       TEMPERATURE RANGE (JUNCTION)
                 DM6437
                 DM6435                                        Blank = 0 C to 90 C, Commercial Grade
                 DM6433
                 DM6431                                        Q  = -40C to 125C, Automotive Grade

                                                               R  = 0 C to 90 C, Commercial Grade (Tape and Reel)

                                                               S  = -40C to 125C, Automotive Grade (Tape and Reel)

                                       PACKAGE TYPE(A)
                                          ZWT = 361-pin plastic BGA, with Pb-Free soldered balls
                                          ZDU = 376-pin plastic BGA, with Pb-Free soldered balls [Green]

                                       SILICON REVISION:
                                        Blank = Revision 1.3

A. BGA = Ball Grid Array
B. For "TMX" initial devices, the device number is DM6437.
C. Not all combinations are available. For more information, see the Orderable Devices table in the Packing Information section.
D. The maximum CPU frequency for the -Q6 device is 660 MHz. See the PLL1 and PLL2 section for maximum operating

      frequencies of the PLL1 controller.
E. The device speed range symbolization indicates the maximum CPU frequency when the core voltage (CVDD) is set to 1.2 V.

      To determine the maximum CPU frequency the core voltage is set to 1.05V, refer to the PLL1 and PLL2 section.

                                       Figure 2-10. Device Nomenclature

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2.9 Documentation Support

2.9.1 Related Documentation From Texas Instruments

    The following documents describe the TMS320DM643x Digital Media Processor (DMP). Copies of these
    documents are available on the Internet at www.ti.com. Tip: Enter the literature number in the search box
    provided at www.ti.com.

    The current documentation that describes the DM643x DMP, related peripherals, and other technical
    collateral, is available in the C6000 DSP product folder at: www.ti.com/c6000.

    SPRU978 TMS320DM643x DMP DSP Subsystem Reference Guide. Describes the digital signal
                      processor (DSP) subsystem in the TMS320DM643x Digital Media Processor (DMP).

    SPRU983  TMS320DM643x DMP Peripherals Overview Reference Guide. Provides an overview and
             briefly describes the peripherals available on the TMS320DM643x Digital Media Processor
             (DMP).

    SPRAA84  TMS320C64x to TMS320C64x+ CPU Migration Guide. Describes migrating from the Texas
             Instruments TMS320C64x digital signal processor (DSP) to the TMS320C64x+ DSP. The
             objective of this document is to indicate differences between the two cores. Functionality in
             the devices that is identical is not included.

    SPRU732  TMS320C64x/C64x+ DSP CPU and Instruction Set Reference Guide. Describes the CPU
             architecture, pipeline, instruction set, and interrupts for the TMS320C64x and TMS320C64x+
             digital signal processors (DSPs) of the TMS320C6000 DSP family. The C64x/C64x+ DSP
             generation comprises fixed-point devices in the C6000 DSP platform. The C64x+ DSP is an
             enhancement of the C64x DSP with added functionality and an expanded instruction set.

    SPRU871  TMS320C64x+ DSP Megamodule Reference Guide. Describes the TMS320C64x+ digital
             signal processor (DSP) megamodule. Included is a discussion on the internal direct memory
             access (IDMA) controller, the interrupt controller, the power-down controller, memory
             protection, bandwidth management, and the memory and cache.

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3 Device Configurations
                                                    SPRS345D NOVEMBER 2006 REVISED JUNE 2008

3.1 System Module Registers

         The system module includes status and control registers required for configuration of the device. Brief
         descriptions of the various registers are shown in Table 3-1. System Module registers required for device
         configurations are discussed in the following sections.

                               Table 3-1. System Module Register Memory Map

       HEX ADDRESS RANGE          REGISTER ACRONYM                                       DESCRIPTION
0x01C4 0000                    PINMUX0
                                                    Pin Multiplexing Control 0 (see Section 3.7.2.1, PINMUX0 Register
0x01C4 0004                    PINMUX1              Description).

0x01C4 0008                    DSPBOOTADDR          Pin Multiplexing Control 1 (see Section 3.7.2.2, PINMUX1 Register
0x01C4 000C                    BOOTCMPLT            Description).
0x01C4 0010                    
0x01C4 0014                    BOOTCFG              DSP Boot Address (see Section 3.4.2.3, DSPBOOTADDR Register).
0x01C4 0018 - 0x01C4 0027      
0x01C4 0028                    JTAGID               Boot Complete (see Section 3.4.2.2, BOOTCMPLT Register).

0x01C4 002C                                        Reserved
0x01C4 0030                    HPICTL
0x01C4 0034                                        Device Boot Configuration (see Section 3.4.2.1, BOOTCFG Register).
0x01C4 0038                    
0x01C4 003C                    MSTPRI0              Reserved

0x01C4 0040                    MSTPRI1              JTAG ID (see Section 6.24.1, JTAG ID (JTAGID) Register
                                                    Description(s)).
0x01C4 0044                    VPSS_CLKCTL
0x01C4 0048                    VDD3P3V_PWDN         Reserved

0x01C4 004C                    DDRVTPER             HPI Control (see Section 3.6.2.1, HPI Control Register).

0x01C4 0050 - 0x01C4 0080                          Reserved
0x01C4 0084                    TIMERCTL
0x01C4 0088                    EDMATCCFG            Reserved

0x01C4 008C                                        Bus Master Priority Control 0 (see Section 3.6.1, Switch Central
                                                    Resource (SCR) Bus Priorities).

                                                    Bus Master Priority Control 1 (see Section 3.6.1, Switch Central
                                                    Resource (SCR) Bus Priorities).

                                                    VPSS Clock Control (see Section 3.3.2, VPSS Clocks).

                                                    VDD 3.3-V I/O Powerdown Control (see Section 3.2, Power
                                                    Considerations).

                                                    DDR2 VTP Enable Register (see Section 6.9.4, DDR2 Memory
                                                    Controller).

                                                    Reserved

                                                    Timer Control (see Section 3.6.2.2, Timer Control Register).

                                                    EDMA Transfer Controller Default Burst Size Configuration (see
                                                    Section 3.6.2.3, EDMA TC Configuration Register).

                                                    Reserved

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3.2 Power Considerations

        The DM6437 provides several means of managing power consumption.

        As described in the Section 6.3.4, DM6437 Power and Clock Domains, the DM6437 has one single power
        domain--the "Always On" power domain. Within this power domain, the DM6437 utilizes local clock gating
        via the Power and Sleep Controller (PSC) to achieve power savings. For more details on the PSC, see
        Section 6.3.5, Power and Sleep Controller (PSC) and the TMS320DM643x DMP DSP Subsystem
        Reference Guide (literature number SPRU978).

        Some of the DM6437 peripherals support additional power saving features. For more details on power
        saving features supported, see the peripheral-specific reference guides [listed/linked in the
        TMS320DM643x DMP Peripherals Overview Reference Guide (literature number SPRU983).

        Most DM6437 3.3-V I/Os can be powered-down to reduce power consumption. The VDD3P3V_PWDN
        register in the System Module (see Figure 3-1) is used to selectively power down unused 3.3-V I/O pins.
        For independent control, the 3.3-V I/Os are separated into functional groups--most of which are named
        according to the pin multiplexing groups (see Table 3-2). For these I/O groups, only the I/O buffers needed
        for Host/EMIFA Boot or Power-Up Operations are powered up by default (CLKOUT Block, EMIFA/VPSS
        Block, Host Block, PCI Data Block, and GPIO Block).

        Note: To save power, all other I/O buffers are powered down by default. Before using these pins, the user
        must program the VDD3P3V_PWDN register to power up the corresponding I/O buffers.

        For a list of multiplexed pins on the device and the pin mux group each pin belongs to, see
        Section 3.7.3.1, Multiplexed Pins on DM6437.

        Note: The VDD3P3V_PWDN register only controls the power to the I/O buffers. The Power and Sleep
        Controller (PSC) determines the clock/power state of the peripheral.

    31                                                                                          16

                                                 RESERVED

                                                 R-0000 0000 0000 0000

    15        14  13  12       11  10         9  8               7      6     5     4  3  2  1  0

    RESERVED      PCIDAT EMBK3 UR0FC UR0DAT TIMER1 TIMER0        SP     PWM1  GPIO  HOST EMBK2 EMBK1 EMBK0 CLKOUT

        R-00      R/W-0 R/W-0 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

LEGEND: R/W = Read/Write; R = Read only; -n = value after reset

                               Figure 3-1. VDD3P3V_PWDN Register-- 0x01C4 0048

74      Device Configurations                                                          Submit Documentation Feedback
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         31:14                 SPRS345D NOVEMBER 2006 REVISED JUNE 2008
           13
           12                  Table 3-2. VDD3P3V_PWDN Register Descriptions(1)
           11
           10      NAME                                                              DESCRIPTION
            9   RESERVED       Reserved. Read-only, writes have no effect.
            8                  PCI Data Block I/O Power Down Control.
            7     PCIDAT       Controls the power of the 3 I/O pins in the PCI Data Block.
            6      EMBK3
            5      UR0FC          0 = I/O pins powered up [default].
            4     UR0DAT
            3     TIMER1          1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z).
                  TIMER0       EMIFA/VPSS Sub-Block 3 I/O Power Down Control.
                               Controls the power of the 8 I/O pins in the EMIFA/VPSS Sub-Block 3.
                      SP
                   PWM1           0 = I/O pins powered up [default].
                    GPIO
                    HOST          1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z).
                   EMBK2       UART0 Flow Control Block I/O Power Down Control.
                               Controls the power of the 2 I/O pins in the UART0 Flow Control Block.

                                  0 = I/O pins powered up.

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z) [default].
                               UART0 Data Block I/O Power Down Control.
                               Controls the power of the 2 I/O pins in the UART0 Data Block.

                                  0 = I/O pins powered up.

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z) [default].
                               Timer1 Block I/O Power Down Control.
                               Controls the power of the 2 I/O pins in the Timer1 Block.

                                  0 = I/O pins powered up.

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z) [default].
                               Timer0 Block I/O Power Down Control.
                               Controls the power of the 2 I/O pins in the Timer0 Block.

                                  0 = I/O pins powered up.

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z) [default].
                               Serial Port Block I/O Power Down Control.
                               Controls the power of the 12 I/O pins in the Serial Port Block (Serial Port Sub-Block 0 and
                               Serial Port Sub-Block 1).

                                  0 = I/O pins powered up.

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z) [default].
                               PWM1 Block I/O Power Down Control.
                               Contros thel power of the 1 I/O pin in the PWM1 Block.

                                  0 = I/O pins powered up.

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z) [default].
                               GPIO Block I/O Power Down Control.
                               Controls the power of the 4 I/O pins in the GPIO Block.

                                  0 = I/O pins powered up [default].

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z).
                               Host Block I/O Power Down Control.
                               Controls the power of the 27 I/O pins in the Host Block.

                                  0 = I/O pins powered up [default].

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z).
                               EMIFA/VPSS Sub-Block 2 I/O Power Down Control.
                               Controls the power of the 3 I/O pins in the EMIFA/VPSS Sub-Block 2.

                                  0 = I/O pins powered up [default].

                                  1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z).

(1) For more details on I/O pins belonging to each pin mux block, see Section 3.7, Multiplexed Pin Configurations.

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         Table 3-2. VDD3P3V_PWDN Register Descriptions (continued)

    BIT  NAME                                                  DESCRIPTION

                           EMIFA/VPSS Sub-Block 1 I/O Power Down Control.
                           Controls the power of the 29 I/O pins in the EMIFA/VPSS Sub-Block 1.

    2    EMBK1             0 = I/O pins powered up [default].

                           1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z).

                           EMIFA/VPSS Sub-Block 0 I/O Power Down Control.

                           Controls the power of the 21 I/O pins in the EMIFA/VPSS Sub-Block 0.

    1    EMBK0             0 = I/O pins powered up [default].

                           1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z).

                           CLKOUT Block I/O Power Down Control.
                           Controls the power of the 1 I/O pin in the CLKOUT Block.

    0    CLKOUT            0 = I/O pins powered up [default].

                           1 = I/O pins powered down and not operational. Outputs are 3-stated (Hi-Z).

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3.3 Clock Considerations

Global device and local peripheral clocks are controlled by the PLL Controllers (PLLC1 and PLLC2) and
the Power and Sleep Controller (PSC). In addition, the System Module VPSS_CLKCTL register configures
the clock source to the Video Processing Subsystem (VPSS).

3.3.1 Clock Configurations after Device Reset

After device reset, the user is responsible for programming the PLL Controllers (PLLC1 and PLLC2) and
the Power and Sleep Controller (PSC) to bring the device up to the desired clock frequency and the
desired peripheral clock state (clock gating or not).

       For additional power savings, some of the DM6437 peripherals support clock gating within the peripheral
       boundary. For more details on clock gating and power saving features supported by a specific peripheral,
       see the peripheral-specific reference guides [listed/linked in the TMS320DM643x DMP Peripherals
       Overview Reference Guide (literature number SPRU983)].

3.3.1.1 Device Clock Frequency

The DM6437 defaults to PLL bypass mode. To bring the device up to the desired clock frequency, the
user should program PLLC1 and PLLC2 after device reset.

DM6437 supports a FASTBOOT option, where upon exit from device reset the internal bootloader code
automatically programs the PLLC1 into PLL mode with a specific PLL multiplier and divider to speed up
device boot. While the FASTBOOT option is beneficial for faster boot, the PLL multiplier and divider
selected for boot may not be the exact frequency desired for the run-time application. It is the user's
responsibility to reconfigure PLLC1 after fastboot to bring the device into the desired clock frequency.
Section 3.4.1, Boot Modes discusses the different fast boot modes in more detail.

       The user must adhere to the various clock requirements when programming the PLLC1 and PLLC2:

       Fixed frequency ratio requirements between CLKDIV1, CLKDIV3, and CLKDIV6 clock domains. For
           more details on the frequency ratio requirements, see Section 6.3.4, DM6437 Power and Clock
           Domains.

       PLL multiplier and frequency ranges. For more details on PLL multiplier and frequency ranges, see
           Section 6.7.1, PLL1 and PLL2.

3.3.1.2 Module Clock State

The clock and reset state for each of the modules is controlled by the Power and Sleep Controller (PSC).
Table 3-3 shows the default state of each module after a device-level global reset. The DM6437 device
has four different module states--Enable, Disable, SyncReset, or SwRstDisable. For more information on
the definitions of the module states, the PSC, and PSC programming, see Section 6.3.5, Power and Sleep
Controller (PSC) and the TMS320DM643x DMP DSP Subsystem Reference Guide (literature number
SPRU978).

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                           Table 3-3. DM6437 Default Module States

    LPSC #             MODULE NAME                                              DEFAULT MODULE STATE
                                                                            [PSC Register MDSTATn.STATE]
        0   VPSS (Master)                     SwRstDisable
        1   VPSS (Slave)                      SwRstDisable
        2   EDMACC                            SwRstDisable
        3   EDMATC0                           SwRstDisable
        4   EDMATC1                           SwRstDisable
        5   EDMATC2                           SwRstDisable
        6   EMAC Memory Controller            SwRstDisable
        7   MDIO                              SwRstDisable
        8   EMAC                              SwRstDisable
        9   McASP0                            SwRstDisable
       11   VLYNQ                             SwRstDisable
       12   HPI                               SwRstDisable
       13   DDR2 Memory Contoller             SwRstDisable
                                              SwRstDisable, if configuration pins AEM[2:0] = 000b
       14   EMIFA
                                              Enable, if configuration pins AEM[2:0] = Others [001b, 011b, 100b, and 101b]
       15   PCI                               SwRstDisable
       16   McBSP0                            SwRstDisable
       17   McBSP1                            SwRstDisable
       18   I2C                               SwRstDisable
       19   UART0                             SwRstDisable
       20   UART1                             SwRstDisable
       22   HECC                              SwRstDisable
       23   PWM0                              SwRstDisable
       24   PWM1                              SwRstDisable
       25   PWM2                              SwRstDisable
       26   GPIO                              SwRstDisable
       27   TIMER0                            SwRstDisable
       28   TIMER1                            SwRstDisable
       39   C64x+ CPU                         Enable

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3.3.2 VPSS Clocks

    The Video Processing SubSystem (VPSS) clocks are controlled via the VPSS_CLKCTL register. The
    VPSS_CLKCTL register format is shown in Figure 3-2 and the bit field descriptions are given in Table 3-4.

31                                                                                                                         16

                                                     RESERVED

                                                     R-0000 0000 0000 0000

15                                                                                5      4          3  2   1               0

                               RESERVED                                                  DAC VEN PCLK      MUXSEL
                                                                                        CLKEN CLKEN INV

                               R-0000 0000 000                                          R/W-0 R/W-0 R/W-0  R/W-00

LEGEND: R = Read; W = Write; -n = value after reset

                               Figure 3-2. VPSS_CLKCTL Register-- 0x01C4 0044

                               Table 3-4. VPSS_CLKCTL Register Description

    BIT                        NAME                  DESCRIPTION

    31:5                       RESERVED              Reserved. Read-only, writes have no effect.

                                                     Video DAC clock enable.

    4                          DACCLKEN              0 = DAC clock disabled [default].

                                                     1 = DAC clock enabled.

                                                     Video Encoder clock enable.

    3                          VENCLKEN              0 = VENC clock disabled [default].

                                                     1 = VENC clock enabled.

                                                     PCLK polarity

    2                          PCLKINV               0 = VPSS receives normal PCLK [default].

                                                     1 = VPSS receives inverted PCLK.

                                                     VPBE (Video Encoder and DAC) clock selection

                                                     SETTING                         VENC CLK             DAC CLK

                                                     00 [default]                    27 MHz(a)            27 MHz(a)

    1:0                        MUXSEL(1) (2)         01                              54 MHz(b)            54 MHz(b)

                                                     10                              VPBECLK Input     VPBECLK Input

                                                     11                       PCLK (or Inverted PCLK)      OFF

                                                     (a) The 27-MHz clock comes from PLLC1 SYSCLKBP.
                                                     (b) The 54-MHz clock comes from PLLC2 PLL2_SYSCLK2.

(1) MUXSEL = 00 selects PLLC1 SYSCLKBP as the clock source to the VPBE. The PLLC1 SYSCLKBP is a 27-MHz clock if the following
      settings are true:

      a. MXI/CLKIN clock source is 27 MHz.

      b. PLLC1 Bypass Divider Register (BPDIV) is left at the default setting of divide-by-1.
(2) MUXSEL = 01 selects PLLC2 PLL2_SYSCLK2 as the clock source to the VPBE. The PLLC2 PLL2_SYSCLK2 is a 54-MHz clock if the

      following settings are true:

      a. MXI/CLKIN clock source is 27 MHz.

      b. PLLC2 is in PLL Mode with multiplier x20 to generate a PLL output clock of 27 MHz x 20 = 540 MHz.

      c. PLLDIV2.RATIO is left at the default setting of divide-by-10 to generate SYSCLK2 = 54 MHz.

    For more details on the different methods and software sequence to clock (gate) the VPBE components,
    see the TMS320DM643x DMP Video Processing Back End (VPBE) User's Guide (literature number
    SPRU952).

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3.4 Boot Sequence

    The boot sequence is a process by which the device's memory is loaded with program and data sections,
    and by which some of the device's internal registers are programmed with predetermined values. The boot
    sequence is started automatically after each device-level global reset. For more details on device-level
    global resets, see Section 6.5, Reset.

    There are several methods by which the memory and register initialization can take place. Each of these
    methods is referred to as a boot mode. The boot mode to be used is selected at reset. For more
    information on the bootmode selections, see Section 3.4.1, Boot Modes.

    The device is booted through multiple means--primary bootloaders within internal ROM or EMIFA, and
    secondary user bootloaders from peripherals or external memories. Boot modes, pin configurations, and
    register configurations required for booting the device, are described in the following subsections.

3.4.1 Boot Modes

    The DM6437 boot modes are determined by these device boot and configuration pins. For information on
    how these pins are sampled at device reset, see Section 6.5.1.2, Latching Boot and Configuration Pins.
    BOOTMODE[3:0]
    PCIEN
    FASTBOOT
    AEM[2:0]
    PLLMS[2:0]

    Note: The PLLMS[2:0] configuration pins are actually multiplexed with the AEAW[2:0] configuration pins.
    For more details on the multiplexed AEAW[2:0]/PLLMS[2:0] configuration pins and control, see
    Section 3.5.1.2, EMIFA Address Width Selects (AEAW[2:0]) and FASTBOOT PLL Multiplier Selects
    (PLLMS[2:0]).

    BOOTMODE[3:0] and PCIEN determine the type of boot (e.g., I2C Boot, EMIFA Boot, HPI Boot, or PCI
    Boot, etc.). FASTBOOT determines if the PLL is enabled during boot to speed up the boot process.

    The combination of AEM[2:0] and PLLMS[2:0] is used by bootloader code to determine the PLL multiplier
    used during fastboot modes (FASTBOOT = 1).

    The DM6437 boot modes are grouped into three categories--Non-Fastboot Modes, Fixed-Multiplier
    Fastboot Modes, and User-Select Multiplier Fastboot Modes.

    Non-Fastboot Modes (FASTBOOT = 0): The device operates in default PLL bypass mode during
        boot. The Non-Fastboot bootmodes available on the DM6437 are shown in Table 3-5.

    Fixed-Multiplier Fastboot Modes (FASTBOOT = 1, AEM[2:0] = 001b): The bootloader code speeds
        up the device during boot according to the fixed PLL multipliers. The Fixed-Multiplier Fastboot
        bootmodes available on the DM6437 are shown in Table 3-6.

        Note: The PLLMS[2:0] configurations have no effect on the Fixed-Multiplier Fastboot Modes, as these
        pins function as AEAW[2:0] to select the EMIFA address width when AEM[2:0] = 001b.

    User-Select Multiplier Fastboot Modes (FASTBOOT = 1, AEM[2:0] = 000b,011b,100b,101b): The
        bootloader code speeds up the device during boot. The PLL multiplier is selected by the user via the
        PLLMS[2:0] pins. The User-Select Multiplier Fastboot bootmodes available on the DM6437 are shown
        in Table 3-7.

    All other modes not shown in these tables are reserved and invalid settings.

    For more information on how these pins are sampled at device reset, see Section 6.5.1.2, Latching Boot
    and Configuration Pins.

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                                                                          SPRS345D NOVEMBER 2006 REVISED JUNE 2008

                               Table 3-5. Non-Fastboot Modes (FASTBOOT = 0)

  DEVICE BOOT AND                                                      PLLC1 CLOCK SETTING AT BOOT
CONFIGURATION PINS
                                               DM6437 DMP                                             DSPBOOTADDR
                     BOOT DESCRIPTION(1)       (Master/Slave)  PLL     CLKDIV1 DOMAIN        DEVICE     (DEFAULT) (1)
                                                                                          FREQUENCY
BOOTMODE[3:0] PCIEN                                            MODE(2) (SYSCLK1 DIVIDER)   (SYSCLK1)     0x0010 0000
                                                                                                               
0000        0 or 1   No Boot (Emulation Boot)  Master          Bypass  /1                      CLKIN
0001        0 or 1                                                                                      0x0010 0000
0010                 Reserved                                                                               
0011           0                               Slave                                                            
0100           1     HPI Boot                                 Bypass  /1                      CLKIN
            0 or 1                                                                                      0x4200 000
                     Reserved                                                                   
            0 or 1                             Master                                                    0x0010 0000
                     Reserved                                                                   
                                               Master                                                    0x0010 0000
                     EMIFA ROM Direct Boot                     Bypass  /1                 CLKIN          0x0010 0000
                     [PLL Bypass Mode]         Master
0101        0 or 1                             Master          Bypass  /1                 CLKIN          0x0010 0000
                     I2C Boot
0110        0 or 1   [STANDARD MODE](3)        Master          Bypass  /1                 CLKIN                 
0111        0 or 1                                                                        CLKIN          0x0010 0000
                     16-bit SPI Boot                          Bypass  /1
                     [McBSP0]                  Slave                                                            
1000        0 or 1                                             Bypass  /1                 CLKIN                 
                     NAND Flash Boot                                                                          
1001        0 or 1                                                                        
1010        0 or 1   UART Boot without                                                   CLKIN          0x0010 0000
1011        0 or 1   Hardware Flow Control                     Bypass  /1
1100        0 or 1   [UART0]                   Master                                                   0x0010 0000
1101        0 or 1                                                                         
                     Reserved                  Master                                       
                                                                     
                     VLYNQ Boot
                                                                     
                     Reserved
1110        0 or 1                                             Bypass  /1                 CLKIN
                     Reserved
1111        0 or 1                                             Bypass  /1                 CLKIN
                     Reserved

                     UART Boot with
                     Hardware Flow Control
                     [UART0]

                     24-bit SPI Boot
                     (McBSP0 + GP[97])

(1) For all boot modes that default to DSPBOOTADDR = 0x0010 0000 (i.e., all boot modes except the EMIFA ROM Direct Boot,
      BOOTMODE[3:0] = 0100, FASTBOOT = 0), the bootloader code disables all C64x+ cache (L2, L1P, and L1D) so that upon exit from the
      bootloader code, all C64x+ memories are configured as all RAM. If cache use is required, the application code must explicitly enable the
      cache. For more information on the bootloader, see the Using the TMS320DM643x Bootloader Application Report (literature number
      SPRAAG0).

(2) The PLL MODE for Non-Fastboot Modes is fixed as shown in this table; therefore, the PLLMS[2:0] configuration pins have no effect on
      the PLL MODE.

(3) I2C Boot (BOOTMODE[3:0] = 0101b) is only available if the MXI/CLKIN frequency is between 21 MHz to 30 MHz. I2C Boot is not
      available for MXI/CLKIN frequencies less than 21 MHz.

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TMS320DM6437                                                                                                   www.ti.com
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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

          Table 3-6. Fixed-Multiplier Fastboot Modes (FASTBOOT = 1, AEM[2:0] = 001b)

      DEVICE BOOT AND                                                        PLLC1 CLOCK SETTING AT BOOT
    CONFIGURATION PINS
                                                     DM6437 DMP                                                DSPBOOTADDR
                           BOOT DESCRIPTION(1)       (Master/Slave)  PLL     CLKDIV1 DOMAIN        DEVICE        (DEFAULT) (1)
                                                                                                FREQUENCY
BOOTMODE[3:0] PCIEN                                                  MODE(2) (SYSCLK1 DIVIDER)   (SYSCLK1)        0x0010 0000
                                                                                                                  0x0010 0000
    0000  0 or 1           No Boot (Emulation Boot)  Master          Bypass  /1                      CLKIN
    0001     0                                       Slave                                                               
    0010     1             HPI Boot with PLL                         x27     /2                 CLKIN x27 / 2     0x0010 0000
    0011     0             Multiplier x27 at boot      
             1                                       Slave                                                            
             0             Reserved                                                                               0x0010 0000
             1                                                      x20     /2                 CLKIN x20 / 2
                           HPI Boot with PLL         Slave                                                               
                           Multiplier x20 at boot                                                              0x0010 000
                                                        
                           Reserved                  Master          x15     /2                 CLKIN x15 / 2     0x0010 0000
                                                                                                                  0x0010 0000
                           HPI Boot with PLL         Master                                                    0x0010 0000
                           Multiplier x15 at boot    Master                                                       0x0010 0000
    0100  0 or 1                                     Master          x20     /2                 CLKIN x20 / 2
                           Reserved                  Master                                                       0x0010 0000
    0101  0 or 1                                                     x20     /2                 CLKIN x20 / 2     0x0010 0000
    0110  0 or 1           EMIFA ROM FASTBOOT        Master
    0111  0 or 1           with Application Image    Slave           x20     /2                 CLKIN x20 / 2            
    1000  0 or 1           Script (AIS)                                                                                 
                                                                    x20     /2                 CLKIN x20 / 2            
                           I2C Boot                                                                              0x0010 0000
                           [FAST MODE](3)                           x20     /2                 CLKIN x20 / 2
                                                     Master                                                       0x0010 0000
    1001  0 or 1           16-bit SPI Boot                           x20     /2                 CLKIN x20 / 2
    1010  0 or 1           [McBSP0]                  Master
    1011  0 or 1                                                     x20     /2                 CLKIN x20 / 2
    1100  0 or 1           NAND Flash Boot
    1101  0 or 1                                                                              
                           UART Boot without
    1110  0 or 1           Hardware Flow Control                                              
                           [UART0]
                                                                                              
                           EMIFA ROM FASTBOOT
                           without AIS                               x20     /2                 CLKIN x20 / 2

    1111  0 or 1           VLYNQ Boot                                x20     /2                 CLKIN x20 / 2

                           Reserved

                           Reserved

                           Reserved

                           UART Boot with
                           Hardware Flow Control
                           [UART0]

                           24-bit SPI Boot
                           (McBSP0 + GP[97])

(1) For all boot modes that default to DSPBOOTADDR = 0x0010 0000, the bootloader code disables all C64x+ cache (L2, L1P, and L1D)
      so that upon exit from the bootloader code, all C64x+ memories are configured as all RAM. If cache use is required, the application
      code must explicitly enable the cache. For more information on the bootloader, see the Using the TMS320DM643x Bootloader
      Application Report (literature number SPRAAG0).

(2) The PLL MODE for Fixed-Multiplier Fastboot Modes is fixed as shown in this table; therefore, the PLLMS[2:0] configuration pins have no
      effect on the PLL MODE.

(3) I2C Boot (BOOTMODE[3:0] = 0101b) is only available if the MXI/CLKIN frequency is between 21 MHz to 30 MHz. I2C Boot is not
      available for MXI/CLKIN frequencies less than 21 MHz.

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Table 3-7. User-Select Multiplier Fastboot Modes (FASTBOOT = 1, AEM[2:0] = 000b, 011b, 100b, or 101b)

  DEVICE BOOT AND                                                      PLLC1 CLOCK SETTING AT BOOT
CONFIGURATION PINS
                                               DM6437 DMP                                                DSPBOOTADDR
                     BOOT DESCRIPTION(1)       (Master/Slave)  PLL        CLKDIV1 DOMAIN     DEVICE        (DEFAULT) (1)
                                                                                          FREQUENCY
BOOTMODE[3:0] PCIEN                                            MODE(2) (SYSCLK1 DIVIDER)   (SYSCLK1)        0x0010 0000
                                                                                                                  
0000        0 or 1   No Boot (Emulation Boot)  Master          Bypass     /1                   CLKIN
0001           0                                                                                           0x0010 0000
               1     Reserved                                                                            0x0010 0000
0010           0                               Slave                                                        0x0010 0000
0011           1     PCI Boot without Auto     Slave           Table 3-8  /2                Table 3-8
0100                 Initialization            Slave                                                               
            0 or 1                                             Table 3-8  /2                Table 3-8       0x0010 0000
            0 or 1   HPI Boot                     
                                               Master          Table 3-8  /2                Table 3-8       0x0010 0000
                     PCI Boot with Auto
                     Initialization            Master                                                    0x0010 0000
                                                                                                            0x0010 0000
                     Reserved                  Master          Table 3-8  /2                Table 3-8
                                               Master                                                       0x0010 0000
0101        0 or 1   EMIFA ROM FASTBOOT                        Table 3-8  /2                Table 3-8
                     with AIS                  Master                                                              
0110        0 or 1                                             Table 3-8  /2                Table 3-8       0x0010 0000
0111        0 or 1   I2C Boot                  Master                                       Table 3-8
                     [FAST MODE](3)            Slave           Table 3-8  /2                                       
                                                                                                                  
1000        0 or 1   16-bit SPI Boot                          Table 3-8  /2                Table 3-8              
                     [McBSP0]                     
1001        0 or 1                                            Table 3-8  /2                 Table 3-8      0x0010 0000
1010        0 or 1   NAND Flash Boot                                                      CLKIN x20 / 2
1011        0 or 1                             Master          x20        /2                                0x0010 0000
1100        0 or 1   UART Boot without                                                            
1101        0 or 1   Hardware Flow Control     Master                                           
                     [UART0]                                                                     
1110        0 or 1                                                      
                     EMIFA ROM FASTBOOT                                                      Table 3-8
                     without AIS                                        

                     VLYNQ Boot                                Table 3-8  /2

1111        0 or 1   Reserved                                  x20        /2              CLKIN x20 / 2

                     Reserved

                     Reserved

                     UART Boot with
                     Hardware Flow Control
                     [UART0]

                     24-bit SPI Boot
                     (McBSP0 + GP[97])

(1) For all boot modes that default to DSPBOOTADDR = 0x0010 0000, the bootloader code disables all C64x+ cache (L2, L1P, and L1D)
      so that upon exit from the bootloader code, all C64x+ memories are configured as all RAM. If cache use is required, the application
      code must explicitly enable the cache. For more information on the bootloader, see the Using the TMS320DM643x Bootloader
      Application Report (literature number SPRAAG0).

(2) Any supported PLL MODE is available. [See Table 3-8 for supported DM6437 PLL MODE options].
(3) I2C Boot (BOOTMODE[3:0] = 0101b) is only available if the MXI/CLKIN frequency is between 21 MHz to 30 MHz. I2C Boot is not

      available for MXI/CLKIN frequencies less than 21 MHz.

            Table 3-8. PLL Multiplier Selection (PLLMS[2:0]) in User-Select Multiplier Fastboot Modes
                                    (FASTBOOT = 1; AEM[2:0] = 000b, 011b, 100b, or 101b)

  DEVICE BOOT AND                                              PLLC1 CLOCK SETTING AT BOOT
CONFIGURATION PINS
                               PLL MODE                 CLKDIV1 DOMAIN        DEVICE FREQUENCY (SYSCLK1)
        PLLMS[2:0]                                     (SYSCLK1 DIVIDER)
                                    x20                                                     CLKIN x20 / 2
              000                   x15                             /2                      CLKIN x15 / 2
              001                   x16                             /2                      CLKIN x16 / 2
              010                   x18                             /2                      CLKIN x18 / 2
              011                   x22                             /2                      CLKIN x22 / 2
              100                   x25                             /2                      CLKIN x25 / 2
              101                   x27                             /2                      CLKIN x27 / 2
              110                   x30                             /2                      CLKIN x30 / 2
              111                                                   /2

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       As shown in Table 3-5, Table 3-6, and Table 3-7, at device reset the Boot Controller defaults the
       DSPBOOTADDR to one of two values based on the boot mode selected. In all boot modes, the C64x+ is
       immediately released from reset and begins executing from address location indicated in
       DSPBOOTADDR.
       Internal Bootloader ROM (0x0010 0000): For most boot modes, the DSPBOOTADDR defaults to the

           internal Bootloader ROM so that the DSP can immediately execute the bootloader code in the internal
           ROM. The bootloader code decodes the captured BOOTMODE, FASTBOOT, PCIEN, default AEM
           (DAEM), and PLLMS information (in the BOOTCFG register) to determine the proper boot operation.

           Note: For all boot modes that default to DSPBOOTADDR = 0x0010 0000, the bootloader code
           disables all C64x+ cache (L2, L1P, and L1D) so that upon exit from the bootloader code, all C64x+
           memories are configured as all RAM. If cache use is required, the application code must explicitly
           enable the cache. For more information on boot modes, see Section 3.4.1, Boot Modes. For more
           information on the bootloader, see the Using the TMS320DM643x Bootloader Application Report
           (literature number SPRAAG0).
       EMIFA Chip Select Space 2 (0x4200 0000): The EMIFA ROM Direct Boot in PLL Bypass Mode
           (BOOTCFG settings BOOTMODE[3:0] = 0100b, FASTBOOT = 0) is the only exception where the
           DSPBOOTADDR defaults to the EMIFA Chip Select Space 2. The DSP begins execution directly from
           the external ROM at this EMIFA space.

       For more information how the bootloader code handles each boot mode, see Using the TMS320DM643x
       Bootloader Application Report (literature number SPRAAG0).

3.4.1.1 FASTBOOT

       When DM6437 exits pin reset (RESET or POR released), the PLL Controllers (PLLC1 and PLLC2) default
       to PLL Bypass Mode. This means the PLLs are disabled, and the MXI/CLKIN clock input is driving the
       chip. All the clock domain divider ratios discussed in Section 6.3.4, DM6437 Power and Clock Domains,
       still apply. For example, assume an MXI/CLKIN frequency of 27 MHz--meaning the internal clock source
       for EMIFA is at CLKDIV3 domain = 27 MHz/3 = 9 MHz, a very slow clock. In addition, the EMIFA registers
       are reset to the slowest configuration which translates to very slow peripheral operation/boot.

       To optimize boot time, the user should reprogram clock settings via the PLLC as early as possible during
       the boot process. The FASTBOOT pin facilitates this operation by allowing the device to boot at a faster
       clock rate.

       Except for the EMIFA ROM Direct Boot in PLL Bypass Mode (BOOTCFG settings BOOTMODE[3:0] =
       0100b, FASTBOOT = 0), all other boot modes default to executing from the Internal Bootloader ROM. The
       first action that the bootloader code takes is to decode the boot mode. If the FASTBOOT option is
       selected (BOOTCFG.FASTBOOT = 1), the bootloader software begins by programming the PLLC1
       (System PLLC) to PLL Mode to give the device a slightly faster operation before fetching code from
       external devices. The exact PLL multiplier that the bootloader uses is determined by the AEM[2:0] and
       PLLMS[2:0] settings, as shown in Table 3-6 and Table 3-7.

       Some boot modes must be accompanied with FASTBOOT = 1 so that the corresponding peripheral can
       run at a reasonable rate to communicate to the external device(s). This includes PCI boot.

       Note: PLLC2 still stays in PLL Bypass Mode, the bootloader does not reconfigure it.

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3.4.1.2 Selecting FASTBOOT PLL Multiplier

Table 3-6, Table 3-7, and Table 3-8 show the PLL multipliers used by the bootloader code during fastboot
(FASTBOOT = 1) and the resulting device frequency. The user is responsible for selecting the bootmode
with the appropriate PLL multiplier for their MXI/CLKIN clock source so that the device speed and PLL
frequency range requirements are met. For the PLLC1 Clock Frequency Ranges, see Table 6-15, PLLC1
Clock Frequency Ranges in Section 6.7.1, PLL1 and PLL2.

       The following are guidelines for PLL output frequency and device speed (frequency):

       PLL Output Frequency: (PLLOUT = CLKIN frequency * boot PLL Multiplier) must stay within the
           PLLOUT frequency range in Table 6-15, PLLC1 Clock Frequency Ranges.

       Device Frequency: (SYSCLK1) calculated from Table 3-6 and Table 3-7 must not exceed the
           SYSCLK1 maximum frequency in Table 6-15, PLLC1 Clock Frequency Ranges.

           For example, for a 600-MHz device with a CLKIN = 27 MHz, in order to stay within the PLLOUT
           frequency range and SYSCLK1 maximum frequency from Table 6-15, PLLC1 Clock Frequency
           Ranges, the user must select a boot mode with a PLL1 multiplier between x15 and x22.

3.4.1.3 EMIFA Boot Modes

As shown in Table 3-5, Table 3-6, and Table 3-7, there are different types of EMIFA Boot Modes. This
subsection summarizes these types of EMIFA boot modes. For further detailed information, see the Using
the TMS320DM643x Bootloader Application Report (literature number SPRAAG0).

EMIFA ROM Direct Boot in PLL Bypass Mode (FASTBOOT = 0, BOOTMODE[3:0] = 0100b)
    The C64x+ fetches the code directly from EMIFA Chip Select 2 Space [EM_CS2] (address
         0x4200 0000)

    The PLL is in Bypass Mode

    EMIFA is configured as Asynchronous EMIF. The user is responsible for ensuring the desirable
         Asynchronous EMIF pins are available through configuration pins AEM[2:0] and AEAW[2:0].
         AEM[2:0] must be configured to 001b [8-bit EMIFA (Async) Pinout Mode 1] or 011b [8-bit EMIFA
         (Async) Pinout Mode 3].

EMIFA ROM Fastboot with AIS (FASTBOOT = 1, BOOTMODE[3:0] = 0100b)
    The C64x+ begins execution from the internal bootloader ROM at address 0x0010 0000.

    The bootloader code programs PLLC1 to PLL Mode to speed up the boot process. The PLL
         multiplier value is determined by the AEM[2:0] and PLLMS[2:0] configurations as shown in
         Table 3-6 and Table 3-7.

    The bootloader code reads code from the EMIFA EM_CS2 space using the application image script
         (AIS) format.

    EMIFA is configured as Asynchronous EMIF. The user is responsible for ensuring the desirable
         Asynchronous EMIF pins are available through configuration pins AEM[2:0] and AEAW[2:0].
         AEM[2:0] must be configured to 001b [8-bit EMIFA (Async) Pinout Mode 1] or 011b [8-bit EMIFA
         (Async) Pinout Mode 3].

EMIFA ROM Fastboot without AIS: (FASTBOOT = 1, BOOTMODE[3:0] = 1001b)
    The C64x+ begins execution from the internal bootloader ROM at address 0x0010 0000.

    The bootloader code programs PLLC1 to PLL Mode to speed up the boot process. The PLL
         multiplier value is determined by the AEM[2:0] and PLLMS[2:0] configurations as shown in
         Table 3-6 and Table 3-7.

    The bootloader code then jumps to the EMIFA EM_CS2 space, at which point the C64x+ fetches
         the code directly from address 0x4200 0000.

    EMIFA is configured as Asynchronous EMIF. The user is responsible for ensuring the desirable
         Asynchronous EMIF pins are available through configuration pins AEM[2:0] and AEAW[2:0].
         AEM[2:0] must be configured to 001b [8-bit EMIFA (Async) Pinout Mode 1] or 011b [8-bit EMIFA
         (Async) Pinout Mode 3].

NAND Flash Boot: (FASTBOOT = 0 or 1, BOOTMODE[3:0] = 0111b)

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            The C64x+ begins execution from the internal bootloader ROM at address 0x0010 0000.
            Depending on the FASTBOOT, AEM[2:0], and PLLMS[2:0] settings, the bootloader code may

                program the PLLC1 to PLL Mode to speed up the boot process. See Table 3-5, Table 3-6, and
                Table 3-7.
            The bootloader code reads the code from EMIFA (NAND) EM_CS2 (address 0x4200 0000) using
                AIS format.
            EMIFA is configured in NAND mode. The user is responsible for ensuring the desirable
                Asynchronous EMIF pins are available through configuration pins AEM[2:0] and AEAW[2:0].
                AEM[2:0] can be configured to 001b [8-bit EMIFA (Async) Pinout Mode 1], 011b [8-bit EMIFA
                (Async) Pinout Mode 3], 100b [8-bit EMIFA (NAND) Pinout Mode 4], or 101b [8-bit EMIFA (NAND)
                Pinout Mode 5].

3.4.1.4 Serial Boot Modes (I2C, UART[UART0], SPI[McBSP0])

       This subsection discusses how the bootloader configures the clock dividers for the serial boot modes--I2C
       boot, UART boot, and SPI boot.

       3.4.1.4.1 I2C Boot

       If FASTBOOT = 0, then I2C Boot (BOOTMODE = 0101) is performed in Standard-Mode (up-to 100 kbps).
       If FASTBOOT = 1, then I2C Boot is performed in Fast-Mode (up-to 400 kbps). The actual I2C data
       transfer rate is dependent on the MXI/CLKIN frequency.

       This is how the bootloader programs the I2C:
       I2C Boot in Fast-Mode (BOOTMODE[3:0] = 0101b, FASTBOOT = 1)

            I2C register settings: ICPSC.IPSC = 210, ICCLKL.ICCL = 810, ICCKH.ICCH = 810
            Resulting in the following I2C prescaled module clock frequency (internal I2C clock):

                (CLKIN frequency in MHz) / 3
            Resulting in the following I2C serial clock (SCL):

                SCL frequency (in kHz) = (CLKIN frequency in MHz) / 78 * 1000
                SCL low pulse duration (in s) = 39 / (CLKIN frequency in MHz)
                SCL high pulse duration (in s) = 39 / (CLKIN frequency in MHz)
       I2C Boot in Standard-Mode (BOOTMODE[3:0] = 0101b, FASTBOOT = 0)
            I2C register settings: ICPSC.IPSC = 210, ICCLKL.ICCL = 4510, ICCKH.ICCH = 4510
            Resulting in the following I2C prescaled module clock frequency (internal I2C clock):
                (CLKIN frequency in MHz) / 3
            Resulting in the following I2C serial clock (SCL):
                SCL frequency (in kHz) = (CLKIN frequency in MHz) / 300 * 1000
                SCL low pulse duration (in s) = 150 / (CLKIN frequency in MHz)
                SCL high pulse duration (in s) = 150 / (CLKIN frequency in MHz)

       Note: The I2C peripheral requires that the prescaled module clock frequency must be between 7 MHz
       and 12 MHz. Therefore, the I2C boot is only available for MXI/CLKIN frequency between 21 MHz and
       30 MHz.

       For more details on the I2C periperhal configurations and clock requirements, see the TMS320DM643x
       DMP Inter-Integrated Circuit (I2C) Peripheral User's Guide (literature number SPRU991).

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3.4.1.4.2 UART Boot

For UART Boot (BOOTMODE[3:0] = 1000b or 1110b), the bootloader programs the UART0 peripheral as
follows:

UART0 divisor is set to 1510
Resulting in this UART0 baud rate in kilobit per second (kbps):

    (CLKIN frequency in MHz) * 1000 / (15 * 16)

The user is responsible for ensuring the resulting baud rate is appropriate for the system. The UART0
divisor (/15) is optimized for CLKIN frequency between 27 to 29 MHz to stay within 5% of the 115200-bps
baud rate.

For more details on the UART peripheral configurations and clock generation, see the TMS320DM643x
DMP Universal Asynchronous Receiver/Transmitter (UART) User's Guide (literature number SPRU997).

3.4.1.4.3 SPI Boot

Both 16-bit address SPI Boot (BOOTMODE = 0110) and 24-bit address SPI boot are performed through
the McBSP0 peripheral. The bootloader programs the McBSP0 peripheral as follows:

McBSP0 register settings: SRGR.CLKGDV = 210
Resulting in this SPI serial clock frequency:

    (SYSCLK3 frequency in MHz) / 3

SYSCLK3 frequency = SYSCLK1 frequency / 6. SYSCLK1 frequency during boot can be found in
Table 3-5, Table 3-6, Table 3-7, and/or Table 3-8 based on the boot mode selection.

       For example, if BOOTMODE[3:0] = 0110b, FASTBOOT = 1, the MXI/CLKIN frequency = 27 MHz,
       AEM[2:0] = 000b, PLLMS[2:0] = 100b, the combination of Table 3-7 and Table 3-8 indicates that the
       device frequency (SYSCLK1) is CLKIN x 22 / 2 = 297 MHz. This means SYSCLK3 frequency is
       297 / 6 = 49.5 MHz, resulting in SPI serial clock frequency of 49.5 / 3 = 16.5 MHz.

3.4.1.5 Host Boot Modes

The DM6437 supports two types of host boots--PCI Boot or HPI Boot.

The PCI Boot (BOOTMODE[3:0] = 0001b or 0010b, PCIEN = 1) is only available in fastboot
(FASTBOOT = 1), as shown in Table 3-6 and Table 3-7.

The HPI Boot is available in fastboot and non-fastboot, as shown in Table 3-5, Table 3-6, and Table 3-7.

Note: The HPI HSTROBE inactive pulse duration timing requirement [tw(HSTBH)] is dependent on the HPI
internal clock source (SYSCLK3) frequency (see Section 6.13.3, HPI Electrical Data/Timing). The external
host must be aware of the SYSCLK3 frequency during boot to ensure the HSTROBE pulse duration
timing requirement is met.

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3.4.2 Bootmode Registers

3.4.2.1 BOOTCFG Register

         The Device Bootmode (see Section 3.4.1, Boot Modes) and Configuration pins (see Section 3.5.1, Device
         and Peripheral Configurations at Device Reset) latched at reset are captured in the Device Boot
         Configuration (BOOTCFG) register which is accessible through the System Module. This is a read-only
         register. The bits show the values latched from the corresponding configuration pins sampled at device
         reset. For more information on how these pins are sampled at device reset, see Section 6.5.1.2, Latching
         Boot and Configuration Pins. For the corresponding device boot and configuration pins, see Table 2-5,
         BOOT Terminal Functions.

    31                                                                                        20  19   18         17   16

                                     RESERVED                                                     FASTBOOT RSV DPCIEN RSV

                                     R-0000 0000 0001                                             R-L  R-0        R-L  R-0

    15   14  13     12          11   10       9        8  7  6                             5  4   3    2          1    0

    RSV      PLLMS              RSV           DAEM           RESERVED                                  BOOTMODE

    R-0      R-LLL              R-0           R-LLL          R-0000                                       R-LLLL

LEGEND: R = Read only; L = pin state latched at reset rising edge; -n = value after reset

                                     Figure 3-3. BOOTCFG Register--0x01C4 0014

88       Device Configurations                                                                    Submit Documentation Feedback
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Bit         Field Name
31:20       RESERVED                                                                                                      SPRS345D NOVEMBER 2006 REVISED JUNE 2008

19          FASTBOOT                  Table 3-9. BOOTCFG Register Description

18          RSV         Description
                        Reserved. Writes have no effect.
17          DPCIEN      Fastboot (see Section 3.4.1.1, FASTBOOT)

                        This field is used by the device bootloader code to determine if it needs to speed up the device to PLL mode
                        before booting.

                        0 = No Fastboot
                        1 = Fastboot

                        The default value is latched from FASTBOOT configuration pin.
                        Reserved. Writes have no effect.
                        PINMUX1.PCIEN Default (see Section 3.5.1.3, PCI Enable)
                        For more details on the PCIEN settings, see Section 3.7.2.2, PINMUX1 Register Description.

                        This field affects the pin mux control by setting the default of PINMUX1.PCIEN. This field determines if the
                        internal pullup/pulldown resistors on the PCI capable pins are enabled/disabled. This field does not affect PCI
                        register setting.

                        The user must keep the value on the PCIEN pin constant throughout the operation.

16:15 RSV               The default value is from the PCIEN configuration pin.

14:12 PLLMS             Reserved. Writes have no effect.

11          RSV         PINMUX0.AEAW default [AEAW] and Fastboot PLL Multiplier Select [PLLMS] (see Section 3.5.1.2, EMIFA
                        Address Width Select [AEAW] and Fast Boot PLL Multiplier Select [PLLMS])

                        The AEAW[2:0]/PLLMS configuration pins serve two purposes:
                        AEAW[2:0]: 8-bit EMIFA (Async) Pinout Mode 1 Address Width
                        If AEM = 001, this field serves as AEAW and it indicates the 8-bit EMIFA (Async) Pinout Mode 1 Address
                        Width. In this case, this field affects pin mux control only by setting the default of Pin Mux Control Register
                        PINMUX0.AEAW[2:0]. This field does not affect EMIFA register settings.

                        For more details on the AEAW settings, see Section 3.7.2.1, PINMUX0 Register Description.

                        PLLMS: Fastboot PLL Multiplier Select
                        If FASTBOOT = 1 and AEM[2:0] = 000b, 011b, 100b, or 101b, this field selects the FASTBOOT PLL Multiplier.
                        In this case, this field does not affect the pin mux control or the EMIFA register settings. The bootloader code
                        uses this field to determine the PLL multiplier used for Fastboot.

                        Reserved. Writes have no effect.

                        PINMUX0.AEM default [DAEM] (see Section 3.5.1.1, EMIFA Pinout Mode (AEM[2:0]))

10:8        DAEM        For more details on the AEM settings, see Section 3.7.2.1, PINMUX0 Register Description.

                        This field affects pin mux control by setting the default of PINMUX0.AEM. This field does not affect EMIFA
                        Register settings.

                        The default value is latched from the AEM[2:0] configuration pins.

7:4         RESERVED Reserved. Writes have no effect.

                        Boot Mode (see Section 3.4.1, Boot Modes)

3:0         BOOTMODE    This field is used in conjunction with FASTBOOT, PCIEN, AEM, and PLLMS to determine the device boot
                        mode.

                        The default value is latched from the BOOTMODE[3:0] configuration pins.

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3.4.2.2 BOOTCMPLT Register

        If the bootloader code detects an error during boot, it records the error status in the Boot Complete
        (BOOTCMPLT) register.

        In addition, the BOOTCMPLT register is used for communication between the external host and the
        bootloader code during a Host Boot (PCI Boot or HPI boot). Once the external host has completed boot, it
        must perform the following communication with the bootloader code:

         Write the desired 32-bit CPU starting address in the DSPBOOTADDR register (see Section 3.4.2.3,
            DSPBOOTADDR Register).

         Write a `1' to the Boot Complete (BC) bit field in the BOOTCMPLT register to indicate that the host has
            completed booting this device.

        Once the bootloader code detects BC = 1, it directs the CPU to begin executing from the
        DSPBOOTADDR register.

        The BOOTCMPLT register is reset by any device-level global reset. For the list of device-level global
        resets, see Section 6.5, Reset.

    31                                                                  20                     19                16

                                RESERVED                                                               ERR

                                R/W-0000 0000 0000                                                     R/W-0000

   15                                                                                                       1            0
                                                                               RESERVED
                                                                                                                   BC
                                                                      R/W- 0000 0000 0000 000                    R/W-0
LEGEND: R = Read; W = Write; -n = value after reset

                                            Figure 3-4. BOOTCMPLT Register-- 0x01C4 000C

                               Table 3-10. BOOTCMPLT Register Description

Bit     Field Name Description
31:20
19:16   RESERVED Reserved. For proper device operation, the user should only write "0" to these bits.
15:1
        ERR  Boot Error
0            0000 = No Error (default).
             0001 - 1111 = bootloader software detected a boot error and aborted the boot. For the error codes, see the
             Using the TMS320DM643x DMP Bootloader Application Report (literature number SPRAAG0).

        RESERVED Reserved. For proper device operation, the user should only write "0" to these bits.

             Boot Complete Flag from Host

             This field is only applicable to Host Boots.

        BC   0 = Host has not completed booting this device (default).

             1 = Host has completed booting this device. DSP can begin executing from the DSPBOOTADDR register

             value.

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3.4.2.3 DSPBOOTADDR Register

      The DSP Boot Address (DSPBOOTADDR) register contains the starting address for the C64x+ CPU.
      Whenever the C64x+ is released from reset, it begins executing from the location pointed to by
      DSPBOOTADDR register. For Host boots (PCI Boot or HPI boot), the DSPBOOTADDR register is also
      used for communication between the Host and the bootloader code during boot.

      The DSPBOOTADDR register is reset by any device-level global reset. For the list of device-level global
      resets, see Section 6.5, Reset.

31                                                                                                                            0

                               DSPBOOTADDR

                                                                      R/W-0x0010 0000 or 0x4200 00000
LEGEND: R = Read; W = Write; -n = value after reset

                               Figure 3-5. DSPBOOTADDR Register-- 0x01C4 0008

                               Table 3-11. DSPBOOTADDR Register Description

Bit         Field Name         Description
                               DSP Boot Address

                               After boot, the C64x+ CPU begins execution from this 32-bit address location. The lower 10 bits
                               (bits 9:0) should always be programmed to "0" as they are ignored by the C64x+. The default
                               value of the DSPBOOTADDR depends on the boot mode selected.

31:0        DSPBOOTADDR        The DSPBOOTADDR defaults to 0x0010 0000 when the Internal Bootloader ROM is used.
                               or
                               The DSPBOOTADDR defaults to 0x4200 0000 when EMIFA CS2 Space is used.

                               For the boot mode selections, see Table 3-5, Non-Fastboot Modes; Table 3-6, Fixed-Multiplier
                               Fastboot Modes; and Table 3-7, User-Select Multiplier Fastboot Modes.

      For Non-Host Boot Modes, software can leave the DSPBOOTADDR register at default.

      For Host Boots (PCI Boot or HPI boot), the DSPBOOTADDR register is also used for communication
      between the Host and the bootloader code during boot. For Host Boots, the DSPBOOTADDR register
      defaults to Internal Bootloader ROM, and the C64x+ CPU is immediately released from reset so that it can
      begin executing the bootloader code in this internal ROM. The bootloader code waits for the Host to boot
      the device. Once the Host is done booting the device, it must write a new starting address into the
      DSPBOOTADDR register, and follow with writing BOOTCMPLT.BC = 1 to indicate the boot is complete.
      As soon as the bootloader code detects BOOTCMPLT.BC = 1, it instructs the CPU to jump to this new
      DSPBOOTADDR address. At this point, the CPU continues the rest of the code execution starting from
      the new DSPBOOTADDR location and the boot is completed.

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3.5 Configurations At Reset

    Some device configurations are determined at reset. The following subsections give more details.

3.5.1 Device and Peripheral Configurations at Device Reset

    Table 2-5, BOOT Terminal Functions lists the device boot and configuration pins that are latched at device
    reset for configuring basic device settings for proper device operation. Table 3-12, summarizes the device
    boot and configuration pins, and the device functions that they affect.

               Table 3-12. Default Functions Affected by Device Boot and Configuration Pins

  DEVICE BOOT AND          BOOT SELECTED            PIN MUX CONTROL             GLOBAL SETTING         PERIPHERAL SETTING
CONFIGURATION PINS

BOOTMODE[3:0]         Boot Mode                  PINMUX0/PINMUX1             I/O Pin Power:            PSC/Peripherals:
                                                 Registers:                  Based on                  Based on
                                                 Based on                    BOOTMODE[3:0], the        BOOTMODE[3:0], the
                                                 BOOTMODE[3:0], the          bootloader code programs  bootloader code programs
                                                 bootloader code programs    VDD3P3V_PWDN register     the PSC to put
                                                 PINMUX0 and PINMUX1         to power up the I/O pins  boot-related peripheral(s)
                                                 registers to select the     required for boot.        in the Enable State, and
                                                 appropriate pin functions                             programs the peripheral(s)
                                                 required for boot.                                    for boot operation.

FASTBOOT              Fastboot                                              Sets Device Frequency:

                                                                             Based on BOOTMODE,

                                                                             FASTBOOT, PLLMS, and

                                                                             AEM the bootloader code

                                                                             programs PLLC1.

AEAW[2:0]/PLLMS[2:0]  If FASTBOOT = 1 and        PINMUX0.AEAW:               Sets Device Frequency:
                      AEM = 000b, 011b, 100b     AEAW[2:0] sets the          Based on BOOTMODE,
                      or 101b the PLLMS[2:0]     default of this field to    FASTBOOT, PLLMS, and
                      selects the FASTBOOT       control the EMIFA           AEM the bootloader code
                      PLL Multiplier.            address bus width (only     programs PLLC1.
                                                 applicable if
                                                 PINMUX0.AEM = 001b).

                                                 Affects the pin muxing in
                                                 EMIFA/VPSS Sub-Block
                                                 0.

AEM[2:0]              Together with FASTBOOT PINMUX0.AEM:                    Sets Device Frequency:    PSC/EMIFA:
PCIEN (1)                                                                    Based on BOOTMODE,        The EMIFA module state
                      and PLLMS[2:0] ,           Sets the default of this    FASTBOOT, PLLMS, and      defaults to SwRstDisable
                                                                             AEM the bootloader code   if AEM = 0; otherwise, the
                      determines the             field to control the EMIFA  programs PLLC1.           EMIFA module state
                                                                                                       defaults to Enable.
                      FASTBOOT PLL               Pinout Mode.
                                                                                                       PSC/Peripheral
                      Multiplier.                Affects the pin muxing in                             (Applicable to Host Boot
                                                                                                       only):
                                                 EMIFA/VPSS Sub-Block                                  Based on the Host Boot
                                                                                                       type (PCI or HPI), the
                                                 0, 1, and 3.                                          bootloader code programs
                                                                                                       the PSC to put the
                      Host Boot:                 PINMUX1.PCIEN:                                       corresponding peripheral
                      PCIEN selects the type of                                                        in the Enable State, and
                      Host Boot                  sets this field to control                            programs the peripheral
                      (HPI Boot or PCI Boot)                                                           for boot operation.
                                                 the PCI pin muxing in

                                                 Host Block, PCI Data

                                                 Block, GPIO Block,

                                                 EMIFA/VPSS Sub-Block 0

                                                 and Sub-Block 3.

                                                 (1) (2)

(1) Software can modify all PINMUX0 and PINMUX1 bit fields from their defaults, except for PINMUX1.PCIEN.
(2) In addition to pin mux control, PCIEN also affects the internal pullup/down resistors of the PCI capable pins. When PCIEN = 0, internal

      pullup/down resistors on the PCI capable pins are enabled. When PCIEN = 1, internal pullup/down resistors on the PCI capable pins are
      disabled to be compliant to the PCI Local Bus Specification Revision 2.3.

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       For proper device operation, external pullup/pulldown resistors may be required on these device boot and
       configuration pins. For discussion situations where external pullup/pulldown resistors are required, see
       Section 3.9.1, Pullup/Pulldown Resistors.

       Note: Except for PCIEN, all other DM6437 configuration inputs (BOOTMODE[3:0], FASTBOOT,
       AEAW[2:0]/PLLMS[2:0] and AEM[2:0]) are multiplexed with other functional pins. These pins function as
       device boot and configuration pins only during device reset. The user must take care of any potential data
       contention in the system. To help avoid system data contention, the DM6437 puts these configuration pins
       into a high-impedance state (Hi-Z) when device reset (RESET or POR) is asserted, and continues to hold
       them in a high-impedance state until the internal global reset is removed; at which point, the default
       peripheral (either GPIO or EMIFA based on default of AEM[2:0]) will now control these pins.

       All of the device boot and configuration pin settings are captured in the corresponding bit fields in the
       BOOTCFG register (see Section 3.4.2.1).

       The following subsections provide more details on the device configurations determined at device reset:
       AEM, AEAW/PLLMS, and PCIEN.

3.5.1.1 EMIFA Pinout Mode (AEM[2:0])

       To support different usage scenarios, the DM6437 provides intricate pin multiplexing between the EMIFA
       and other peripherals. The PINMUX0.AEM register bit field in the System Module determines the EMIFA
       Pinout Mode. The AEM[2:0] pins only select the default EMIFA Pinout Mode. It is latched at device reset
       de-assertion (high) into the BOOTCFG.DAEM bit field. The AEM[2:0] value also sets the default of the
       PINMUX0.AEM bit field. While the BOOTCFG.DAEM bit field shows the actual latched value and cannot
       be modified, the PINMUX0.AEM value can be changed by software to modify the EMIFA Pinout Mode.

       Note: The AEM[2:0] value does not affect the operation of the EMIFA module itself. It only affects which
       EMIFA pins are brought out to the device pins. For more details on the AEM settings, see Section 3.7,
       Multiplexed Pin Configurations.

       In addition, for Fastboot modes (FASTBOOT = 1), the bootloader code determines the PLL1 multiplier
       based on the default settings of AEM[2:0] and PLLMS[2:0]. For more details, see Section 3.4.1.1,
       Fastboot, and Section 3.5.1.2, EMIFA Address Width Select (AEAW) and FASTBOOT PLL Multiplier
       Select (PLLMS).

3.5.1.2 EMIFA Address Width Select (AEAW) and FASTBOOT PLL Multiplier Select (PLLMS)

       The AEAW[2:0]/PLLMS[2:0] pins serve two functional purposes (AEAW or PLLMS), depending on the
       FASTBOOT and AEM settings. The AEAW[2:0]/PLLMS[2:0] pins are latched at device reset de-assertion
       (high) and captured in the BOOTCFG.PLLMS bit field. This value also sets the default of the
       PINMUX0.AEAW field.

       While the BOOTCFG.PLLMS field shows the actual latched value and cannot be modified, the
       PINMUX0.AEAW value can be changed by software to modify the EMIFA pinout.

       AEAW as EMIFA Address Width Select (AEAW)

       If AEM[2:0] = 001b [8-bit EMIFA (Async) Pinout Mode 1], the AEAW[2:0]/PLLMS[2:0] pins serve as AEAW
       to set the default of the EMIFA Address Width Selection.

       When EMIFA is used in the 8-bit EMIFA (Async) Pinout Mode 1 (PINMUX0.AEM = 001b), the user has the
       option to determine how many address pins are needed. The unused address pins can be used as
       general-purpose input/output (GPIO) pins or extra data pins for VPFE. For more details on how the AEAW
       settings control the exact pin out when AEM = 001b, see Section 3.7.3.13, EMIFA/VPSS Block Muxing.
       For other EMIFA Pinout Modes (AEM not 001b), AEAW is not applicable in determining the EMIFA
       address width.

       Note: AEAW[2:0] value does not affect the operation of the EMIFA module itself. It only affects which of
       the EMIFA address bits are brought out to the device pins.

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       AEAW as Fast Boot PLL Multiplier Select (PLLMS)

       If FASTBOOT = 1 and AEM[2:0] = 000b [No EMIFA], 011b [8-bit EMIFA (Async) Pinout Mode 3], 100b
       [8-bit EMIFA (NAND) Pinout Mode 4], or 101b [8-bit EMIFA (NAND) Pinout Mode 5], the
       AEAW[2:0]/PLLMS[2:0] pins serve as PLLMS to select PLL multiplier for Fastboot modes.

       For more information on boot modes and the FASTBOOT PLL multiplier selection, see Section 3.4.1, Boot
       Modes.

3.5.1.3 PCI Enable (PCIEN)

       The PCIEN configuration pin determines if the PCI peripheral is used on this device. If PCIEN = 1
       indicating the PCI is used, then the PCI multiplexed pins default to PCI functions, and the pins'
       corresponding internal pullup/pulldown resistors are disabled. If PCIEN = 0 indicating the PCI is not used,
       then the PCI muxed pins default to non-PCI functions, and the pins' corresponding internal
       pullup/pulldown resistors are enabled.

       The PCIEN setting is captured and stored in the BOOTCFG.DPCIEN bit field, and also in the
       PINMUX1.PCIEN bit field. These values cannot be changed by software. Furthermore, for proper device
       operation, the user must hold the desired setting at the PCIEN pin throughout device operation.

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3.6 Configurations After Reset
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    The following sections provide details on configuring the device after reset.

    Multiplexed pins are configured both at and after reset. Section 3.5.1, Device and Peripheral
    Configurations at Device Reset, discusses multiplexed pin control at reset. For more details on multiplexed
    pins control after reset, see Section 3.7 , Multiplexed Pin Configurations.

3.6.1 Switch Central Resource (SCR) Bus Priorities

         Prioritization within the Switched Central Resource (SCR) is programmable for each master. The register
         bit fields and default priority levels for DM6437 bus masters are shown in Table 3-13, DM6437 Default Bus
         Master Priorities. The priority levels should be tuned to obtain the best system performance for a particular
         application. Lower values indicate higher priority. For most masters, their priority values are programmed
         at the system level by configuring the MSTPRI0 and MSTPRI1 registers. Details on the MSTPRI0/1
         registers are shown in Figure 3-6 and Figure 3-7. The C64x+, VPSS, and EDMA masters contain registers
         that control their own priority values.

                               Table 3-13. DM6437 Default Bus Master Priorities

    Priority Bit Field              Bus Master                                          Default Priority Level
          VPSSP                         VPSS                                           0 (VPSS PCR Register)
                                                                                  0 (EDMACC QUEPRI Register)
       EDMATC0P                      EDMATC0                                      0 (EDMACC QUEPRI Register)
       EDMATC1P                      EDMATC1                                      0 (EDMACC QUEPRI Register)
       EDMATC2P                      EDMATC2                                     7 (C64x + MDMAARBE.PRI field)
     C64X+_DMAP                    C64X+ (DMA)                                          1 (MSTPRI0 Register)
      C64X+_CFGP                   C64X+ (CFG)                                          4 (MSTPRI1 Register)
                                                                                        4 (MSTPRI1 Register)
          EMACP                         EMAC                                            4 (MSTPRI1 Register)
         VLYNQP                        VLYNQ                                            4 (MSTPRI1 Register)

            HPIP                         HPI
            PCIP                         PCI

31                                                                                                                        16

                                                     RESERVED

                                                     R-0000 0000 0000 0000

15                             11  10                  8               7                                                  0

    RESERVED                               C64X+_CFGP                                             RESERVED
                                                                                                  R-0000 0000
    R-0000 0                               R/W-001

LEGEND: R = Read; W = Write; -n = value after reset

                                   Figure 3-6. MSTPRI0 Register-- 0x01C4 003C

                                   Table 3-14. MSTPRI0 Register Description

    Bit                        Field Name            Description
    31:11                      RESERVED
                                                     Reserved. Read-only, writes have no effect.
    10:8                       C64X+_CFGP
                                                     C64X+_CFG master port priority in System Infrastructure.

                                                     000 = Priority 0 (Highest)  100 = Priority 4

                                                     001 = Priority 1            101 = Priority 5

                                                     010 = Priority 2            110 = Priority 6

                                                     011 = Priority 3            111 = Priority 7 (Lowest)

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                               Table 3-14. MSTPRI0 Register Description (continued)

        Bit                    Field Name      Description

        7:0                    RESERVED        Reserved. Read-only, writes have no effect.

    31                         27          26  25           24                     23   22  21       20       19       18  17       16

        RESERVED                               PCIP                                RSV      HPIP              RSV          VLYNQP

        R-0000 0                               R/W-100                             R-0      R/W-100           R-0          R/W-100

    15                                                                                                        3        2   1        0

                                                                    RESERVED                                               EMACP
                                                              R- 0000 0000 0000 0                                          R/W-100
LEGEND: R = Read; W = Write; -n = value after reset

                                           Figure 3-7. MSTPRI1 Register-- 0x01C4 0040

                                           Table 3-15. MSTPRI1 Register Description

        Bit                    Field Name      Description
        31:27                  RESERVED
        26:24                  PCIP            Reserved. Read-only, writes have no effect.
        23                     RSV
        22:20                  HPIP            PCI master port priority in System Infrastructure.
        19                     RSV
        18:16                  VLYNQP          000 = Priority 0 (Highest)                   100 = Priority 4
        15:3                   RESERVED
        2:0                    EMACP           001 = Priority 1                             101 = Priority 5

                                               010 = Priority 2                             110 = Priority 6

                                               011 = Priority 3                             111 = Priority 7 (Lowest)

                                               Reserved. Read-only, writes have no effect.

                                               HPI master port priority in System Infrastructure.

                                               000 = Priority 0 (Highest)                   100 = Priority 4

                                               001 = Priority 1                             101 = Priority 5

                                               010 = Priority 2                             110 = Priority 6

                                               011 = Priority 3                             111 = Priority 7 (Lowest)

                                               Reserved. Read-only, writes have no effect.

                                               VLYNQ master port priority in System Infrastructure.

                                               000 = Priority 0 (Highest)                   100 = Priority 4

                                               001 = Priority 1                             101 = Priority 5

                                               010 = Priority 2                             110 = Priority 6

                                               011 = Priority 3                             111 = Priority 7 (Lowest)

                                               Reserved. Read-only, writes have no effect.

                                               EMAC master port priority in System Infrastructure.

                                               000 = Priority 0 (Highest)                   100 = Priority 4

                                               001 = Priority 1                             101 = Priority 5

                                               010 = Priority 2                             110 = Priority 6

                                               011 = Priority 3                             111 = Priority 7 (Lowest)

3.6.2 Peripheral Selection After Device Reset

         After device reset, most peripheral configurations are done within the peripheral's registers. This section
         discusses some additional peripheral controls in the System Module. For information on multiplexed pin
         controls that determine what peripheral pins are brought out to the pins, see Section 3.7, Multiplexed Pin
         Configurations.

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3.6.2.1 HPI Control Register (HPICTL)

       The HPI Control (HPICTL) register determines the Host Burst Write Time-Out value. The user should
       only modify this register once during device initialization. When modifying this register, the user
       must ensure the HPI FIFOs are empty and there are no on-going HPI transactions.

31                                                                                                                          16

                                                        RESERVED

                                                        R-0000 0000 0000 0000

15                                  10               9  8         7                                                         0

            RESERVED                                 RESERVED                      TIMOUT
                                                                               R/W-1000 0000
            R- 0000 00                               R/W-00

LEGEND: R = Read; W = Write; -n = value after reset

                                    Figure 3-8. HPICTL Register-- 0x01C4 0030

                                    Table 3-16. HPICTL Register Description

Bit         Field Name Description
31:10
9:8         RESERVED Reserved. Read-only, writes have no effect.

7:0         RESERVED Reserved. For proper device operation, the user should only write "0" to these bits (default).

            TIMOUT  Host Burst Write Timeout Value
                    When the HPI time-out counter reaches the value programmed here, the HPI write FIFO content is flushed. For
                    more details on the time-out counter and its use in write bursting, see the TMS320DM643x DMP Host Port
                    Interface (HPI) User's Guide (literature number SPRU998).

3.6.2.2 Timer Control Register (TIMERCTL)

       The Timer Control Register (TIMERCTL) provides additional control for Timer0 and Timer2. The user
       should only modify this register once during device initialization, when the corresponding Timer is
       not in use.
       Timer 2 Control: The TIMERCTL.WDRST bit determines if the WatchDog timer event (Timer 2) can

           cause a device max reset. For more details on the description of a maximum reset, see Section 6.5.3,
           Maximum Reset.
       Timer 0 Control: The TINP0SEL bit selects the clock source connected to Timer0's TIN0 input.

31                                                                                                                          16

                                                        RESERVED

                                                        R-0000 0000 0000 0000

   15                                                                                               2                1      0
                                                                                     RESERVED
                                                                                                                     TINP0  WD
                                                                              R- 0000 0000 0000 00                    SEL   RST
LEGEND: R = Read; W = Write; -n = value after reset
                                                                                                                     R/W-0 R/W-1
                                              Figure 3-9. TIMERCTL Register-- 0x01C4 0084

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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

                                Table 3-17. TIMERCTL Register Description

Bit     Field Name Description

31:2    RESERVED Reserved. Read-Only, writes have no effect.

                  Timer0 External Input (TIN0) Select

1       TINP0SEL  0 = Timer0 external input comes directly from the TINP0L pin (default).
                  1 = Timer0 external input is TINP0L pin divided by 6. For example, if TINP0L = 27MHz, Timer0 input TIN0 is

                  27MHz / 6 = 4.5 MHz.

                  WatchDog Reset Enable

0       WDRST     0 = WatchDog Timer Event (WDINT from Timer2) does not cause device reset.

                  1 = WatchDog Timer Event (WDINT from Timer2) causes a device max reset (default).

3.6.2.3 EDMA TC Configuration Register (EDMATCCFG)

       The EDMA Transfer Controller Configuration (EDMATCCFG) register configures the default burst size
       (DBS) for EDMA TC0, EDMA TC1, and EDMA TC2. For more information on the correct usage of DBS,
       see the TMS320DM643x DMP Enhanced Direct Memory Access (EDMA) Controller User's Guide
       (literature number SPRU987). The user should only modify this register once during device
       initialization and when the corresponding EDMA TC is not in use.

    31                                                                                                              16

                                                               RESERVED

                                                               R-0000 0000 0000 0000

    15                                                                                6  5  4    3   2           1  0

                                                  RESERVED                               TC2DBS  TC1DBS          TC0DBS
                                               R-0000 0000 00                            R/W-10  R/W-01          R/W-00
LEGEND: R = Read; W = Write; -n = value after reset

                               Figure 3-10. EDMATCCFG Register-- 0x01C4 0088

                               Table 3-18. EDMATCCFG Register Description

Bit     Field     Description

31:6    RESERVED Reserved. Read-Only, writes have no effect.

                  EDMA TC2 Default Burst Size

                  00 = 16 byte

                  01 = 32 byte

5:4     TC2DBS 10 = 64 byte (default)
                  11= reserved

                  EDMA TC2 is intended for PCI or miscellaneous transfers.
                  TC2 FIFO size is 128 bytes, regardless of Default Burst Size setting.

                  EDMA TC1 Default Burst Size

                  00 = 16 byte

                  01 = 32 byte (default)

3:2     TC1DBS 10 = 64 byte
                  11 = reserved

                  EDMA TC1 is intended for high throughput bulk transfers.
                  TC1 FIFO size is 256 bytes, regardless of Default Burst Size setting.

                  EDMA TC0 Default Burst Size

                  00 = 16 byte (default)

                  01 = 32 byte

1:0     TC0DBS 10 = 64 byte
                  11 = reserved

                  EDMA TC0 is intended for short burst transfers with stringent deadlines (e.g., McBSP, McASP).
                  TC0 FIFO size is 128 bytes, regardless of Default Burst Size setting.

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3.7 Multiplexed Pin Configurations

DM6437 makes extensive use of pin multiplexing to accommodate a large number of peripheral functions
in the smallest possible package, providing ultimate flexibility for end applications.

The Pin Multiplex Registers PINMUX0 and PINMUX1 in the System Module are responsible for controlling
all pin multiplexing functions on the DM6437. The default setting of some of the PINMUX0 and PINMUX1
bit fields are configured by configuration pins latched at reset (see Section 3.5.1, Device and Peripheral
Configurations at Device Reset). After reset, software may program the PINMUX0 and PINMUX1 registers
to switch pin functionalities.

The following peripherals have multiplexed pins: VPSS (VPFE/VPBE), EMIFA, PCI, HPI, VLYNQ, EMAC,
McASP0, McBSP0, McBSP1, PWM0, PWM1, PWM2, Timer0, Timer1, UART0, UART1, HECC, and GPIO.

The device is divided into the following Pin Multiplexed Blocks (Pin Mux Blocks):
EMIFA/VPSS Block: VPSS (VPFE/VPBE), EMIFA, part of PCI, GPIO. This block is further subdivided

    into these sub-blocks:
    Sub-Block 0: VPFE (CCDC), part of EMIFA (data, address, control), part of PCI, and GPIO
    Sub-Block 1: VPBE (VENC), part of EMIFA (data, address, control), and GPIO
    Sub-Block 2: part of EMIFA (control signals EM_WAIT/(RDY/BSY), EM_OE, and EM_WE)
    Sub-Block 3: part of EMIFA (address EM_A[12:5]), part of PCI, and GPIO
Host Block: HPI, VLYNQ, EMAC, part of PCI, and GPIO
PCI Data Block: part of PCI
GPIO Block: part of PCI and GPIO
Serial Port Block: McBSP0, McBSP1, McASP0, and GPIO. This block is further sub-divided into
    sub-blocks.
    Serial Port Sub-Block 0: McBSP0, part of McASP0, and GPIO
    Serial Port Sub-Block 1: McBSP1, part of McASP0, and GPIO
UART0 Flow Control Block: UART0 flow control, PWM0, and GPIO
UART0 Data Block: UART0 data and GPIO
Timer0 Block: Timer0 and McBSP's CLKS pins
Timer1 Block: Timer1 and HECC, UART1 data
PWM1 Block: PWM1 and GPIO
CLKOUT Block: CLKOUT0, PWM2, and GPIO

As shown in the list above, the PCI, McBSP0, McBSP1, and UART0 peripherals span multiple Pin Mux
Blocks. To use these peripherals, they must be selected in all relevant Pin Mux Blocks. For more details,
see Section 3.7.3, Pin Multiplexing Details, and Section 3.7.3.2, Peripherals Spanning Multiple Pin Mux
Blocks.

Note: There is no actual pin multiplexing in EMIFA/VPSS Sub-Block 2 and the PCI Data Block. However
these are still considered "pin mux blocks" because they contain part of the pins necessary for EMIFA and
PCI, respectively.

A high level view of the Pin Mux Blocks is shown in Figure 3-11. In each Pin Mux Block, the
PINMUX0/PINMUX1 default settings are underlined.

Note: Some default pin functions are determined by configuration pins (PCIEN, AEAW[2:0], AEM[2:0]);
therefore, more than one configuration setting can serve as default based on the configuration pin settings
latched at device reset.

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                                                                                                                                                                                                           PWM2
SPRS345D NOVEMBER 2006 REVISED JUNE 2008                                                                                                                                                                  (1)

                                  (A)(C)                                                                                                                                                 (C)           CKOBK=10
Host Block (27 pins)                                                                                                                              PCI Data Block (3 pins)

PCI (27)      GPIO (27)                                    HPI (26)       VLYNQ          VLYNQ              EMAC (15)                                   PCI (3)
                                                           GPIO (1)          (10)          (10)                                                     Not muxed
                                                                                                               MDIO
                                                                         GPIO (17)     EMAC (15)                 (2)

                                                                                          MDIO              GPIO (10)
                                                                                            (2)

PCIEN=1       PCIEN=0                     PCIEN=0                        PCIEN=0       PCIEN=0       PCIEN=0

HOSTBK=000 HOSTBK=000 HOSTBK=001 HOSTBK=010 HOSTBK=011 HOSTBK=100

                                 (C)                                                   PWM 1 Block (1 pin)                                                    CLKOUT Block (1 pin)
GPIO Block (4 pins)

PCI           GPIO                                                                     GPIO          PWM1                                                     GPIO                            CLKOUT
                                                                                        (1)            (1)                                                     (1)                                (1)
(4)           (4)

PCIEN=1 PCIEN=0                                                                        PWM1BK=0 PWM1BK=1                                                      CKOBK=00 CKOBK=01

UART0 Data Block (2 pins)                                                              UART0 Flow Control Block (2 pins)

GPIO (2)       UART                                                                    GPIO (2)                UART0                              PWM0 (1)
              Data (2)                                                                                      FlowCtrl (2)                          GPIO (1)

UR0DBK=0 UR0DBK=1                                                                      UR0FCBK=00 UR0FCBK=01                                      UR0FCBK=10

Timer1 Block (2 pins)                                                                                                      (D)(E)
                                                                                       Timer0 Block (2 pins)

GPIO (2)      Timer1                      UART1                          HECC          GPIO (2)             Timer0                       McBSP0           McBSP0
                 (2)                      Data (2)                         (2)                                 (2)                     CLKS0 (1)        CLKS0 (1)

TIM1BK=00 TIM1BK=01 TIM1BK=10                                            TIM1BK=11     TIM0BK=00 TIM0BK=01                               McBSP1            Timer0
                                                                                                                                       CLKS1 (1)        TINPOL (1)

                                                                                                                                   TIM0BK=10         TIM0BK=11

                                                      (D)                                                                                    (E)
Serial Port Sub-Block 0 (6 pins)                                                       Serial Port Sub-Block 1 (6 pins)

GPIO (6)      McBSP0                                         McASP0 Receive            GPIO (6)      McBSP1                            McASP0                        McBSP1
                  (6)                                      and 3 Serializers (6)                         (6)                       Transmit and                   Transmit (3)
                                                                                                                                   1 Serializer (6)
                                                                                                                                                                     McASP0
SPBK0=00 SPBK0=01                         SPBK0=10                                     SPBK1=00 SPBK1=01                           SPBK1=10                         SPDIF (3)

                                                                                                                                                              SPBK1=11

                                                (A)(B)(C)
EMIFA/VPSS Block (61 pins)

                 8b EMIFA                                  8b EMIFA      8b EMIFA         8b EMIFA                                    8b EMIFA
                  (Async)                                   (Async)       (NAND)           (NAND)                                      (NAND)
                   Pinout                                    Pinout        Pinout           Pinout                                      Pinout
                  Mode 1                                    Mode 3        Mode 4           Mode 5                                      Mode 5
               32KB-16MB                                   32KB per
                   per CE                                                                    8-16b          PCI                           PCI
                                                               CE                            VPFE
                    8-16b                                                                                    8b                            8b
     8-16b          VPFE                                         8b              8b            8b          VPFE                          VPFE
     VPFE                                                      VPFE            VPFE         VPBE           8-24b
                      8b                                                                     GPIO         VPBE                             8b
     8-24b         VPBE                                        8-16b           8-16b                       GPIO                         VPBE
     VPBE                                                      VPBE           VPBE     Major Config                                      GPIO
     GPIO           GPIO                                                               Option E      Major Config
                                                               GPIO            GPIO                  Option F                      Major Config
Major Config  Major Config                                                             AEM=101,                                    Option G
Option A      Option B                                     Major Config  Major Config  PCIEN=0       AEM=000,
                                                           Option C      Option D                    PCIEN=1                       AEM=101,
AEM=000,      AEM=001,                                                                                                             PCIEN=1
PCIEN=0       PCIEN=0                     AEM=011,                       AEM=100,
                                          PCIEN=0                        PCIEN=0

A. Default settings for PINMUX0 and PINMUX1 registers are underlined.

B. EMIFA/VPSS Block: shows the Major Config Options based on the AEM and PCIEN settings. Actual pin functions in
      the EMIFA/VPSS Block are further determined by other PINMUX fields.

C. PCI pins span multiple blocks (Host Block, GPIO Block, EMIFA/VPSS Block, and PCI Data Block). For PCI to be
      operational, PCI pins must be selected in all of these Pin Mux Blocks. For the EMIFA/VPSS Block, PCI is only
      supported if AEM = 000b or 101b.

D. McBSP0 pins span multiple blocks (Serial Port Sub-Block0 and Timer0 Block). Serial Port Sub-Block0 contains most
      of the pins needed for McBSP0 operation. Timer0 Block contains the optional external clock source input CLKS0.

E. McBSP1 spans multiple blocks (Serial Port Sub-Block1, Timer0 Block). Serial Port Sub-Block1 contains most of the
      pins needed for McBSP1 operation. Timer0 Block contains the optional external clock soruce input CLKS1.

                                                                         Figure 3-11. Pin Mux Block Selection

100 Device Configurations                                                                                                                                                                     Submit Documentation Feedback
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3.7.1 Pin Muxing Selection At Reset

This section summarizes pin mux selection at reset.

The configuration pins AEM[2:0], AEAW[2:0], and PCIEN latched at device reset determine default pin
muxing for the following Pin Mux Blocks:

EMIFA/VPSS Block: default pin mux determined by AEM[2:0], AEAW[2:0], and PCIEN. After reset,
    software may modify settings in the PINMUX0 register to add VPBE and VPFE functionalities
    into this block. However, after reset, software is not allowed to modify PINMUX1.PCIEN setting
    to change PCI pinout.

    AEM[2:0] = 000b, AEAW[2:0] = don't care, PCIEN = 0: Major Config Option A is selected. This
         block defaults to 61 GPIO pins.

    AEM[2:0] = 001b, AEAW[2:0] = 000b to 100b, PCIEN = 0: Major Config Option B is selected. This
         block defaults to 8-bit EMIFA (Async) Pinout Mode 1, plus 24 to 32 GPIO pins.

    AEM[2:0] = 011b, AEAW[2:0] = don't care, PCIEN = 0: Major Config Option C is selected. This
         block defaults to 8-bit EMIFA (Async) Pinout Mode 3, plus 33 GPIO pins.

    AEM[2:0] = 100b, AEAW[2:0] = don't care, PCIEN = 0: Major Config Option D is selected. This
         block defaults to 8-bit EMIFA (NAND) Pinout Mode 4, plus 47 GPIO pins.

    AEM[2:0] = 101b, AEAW[2:0] = don't care, PCIEN = 0: Major Config Option E is selected. This
         block defaults to 8-bit EMIFA (NAND) Pinout mode 5, plus 47 GPIO pins.

    AEM[2:0] = 000b, AEAW[2:0] = don't care, PCIEN = 1: Major Config Option F is selected. This
         block defaults to PCI pins, plus 45 GPIO pins.

    AEM[2:0] = 101b, AEAW[2:0] = don't care, PCIEN = 1: Major Config Option G is selected. This
         block defaults to 8-bit EMIFA (NAND) Pinout mode 5, PCI pins, plus 31 GPIO pins.

Host Block: default pin mux determined by PCIEN.
    PCIEN = 0: the 27 pins in Host Block default to GPIO function. Software may program
         PINMUX1.HOSTBK to modify pin functions after reset.

    PCIEN = 1: the 27 pins in Host Block serve as PCI pins. Software is not allowed to modify this
         setting after reset.

GPIO Block: pin function determined by PCIEN configuration pin.
    PCIEN = 0: the 4 pins in GPIO Block serve as GPIO pins. Software is not allowed to modify this
         setting after reset.

    PCIEN = 1: the 4 pins in GPIO Block serve as PCI pins. Software is not allowed to modify this
         setting after reset.

PCI Data Block: pin function determined by PCIEN.
    PCIEN = 0: the 3 pins in PCI Data Block have no function and should be left unconnected.
         Software is not allowed to modify this setting after reset.

    PCIEN = 1: the 3 pins in PCI Data Block serve as PCI pins. Software is not allowed to modify
         this setting after reset.

For a description of the PINMUX0 and PINMUX1 registers and more details on pin muxing, see
Section 3.7.2.

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SPRS345D NOVEMBER 2006 REVISED JUNE 2008

3.7.2 Pin Muxing Selection After Reset

       The PINMUX0 and PINMUX1 registers in the System Module allow software to select the pin functions in
       the Pin Mux Blocks. The pin control of some of the Pin Mux Blocks requires a combination of
       PINMUX0/PINMUX1 bit fields. For more details on the combination of the PINMUX bit fields that control
       each muxed pin, see Section 3.7.3.1, Multiplexed Pins on DM6437.

       This section only provides an overview of the PINMUX0 and PINMUX1 registers. For more detailed
       discussion on how to program each Pin Mux Block, see Section 3.7.3, Pin Multiplexing Details.

3.7.2.1 PINMUX0 Register Description

       The Pin Multiplexing 0 Register (PINMUX0) controls the pin function in the EMIFA/VPSS Block. The
       PINMUX0 register format is shown in Figure 3-12 and the bit field descriptions are given in Table 3-19.
       Some muxed pins are controlled by more than one PINMUX bit field. For the combination of the PINMUX
       bit fields that control each muxed pin, see Section 3.7.3.1, Multiplexed Pins on DM6437. For more
       information on EMIFA/VPSS Block pin muxing, see Section 3.7.3.13, EMIFA/VPSS Block Muxing. For the
       pin-by-pin muxing control of the EMIFA/VPSS Block, see Section 3.7.3.13.7, EMIFA/VPSS Block
       Pin-By-Pin Multiplexing Summary.

       Note: In addition to PINMUX0 bit fields, the EMIFA/VPSS Block also requires the PCIEN bit in the Pin
       Multiplexing 1 Register (PINMUX1, Section 3.7.2.2) to determine the PCI settings.

31     30       29       28       27           26   25          24   23          22       21                    20   19      18               17  16

RSV    CI10SEL  RSV      CI32SEL  RSV      CI54SEL  CI76SEL  CFLDSE  CWEN  HVDSEL         RSV                CCDCSE  RSV         AEAW
                                                                  L   SEL                                         L

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0                                                    R/W-LLL

15     14       13       12       11           10   9           8    7           6        5                     4         3  2                1   0

VPBE            RGBSEL                CS3SEL            CS4SEL           CS5SEL              VENCSEL                 RSV         AEM
CKEN

R/W-0           R/W-000               R/W-00            R/W-00           R/W-00                         R/W-00       R/W-0       R/W-LLL

LEGEND: R/W = Read/Write; R = Read only; L = pin state latched at reset rising edge; -n = value after reset
(1) For proper DM6437 device operation, always write a value of "0" to all RESERVED/RSV bits.

                                       Figure 3-12. PINMUX0 Register-- 0x01C4 0000 (1)

                                       Table 3-19. PINMUX0 Register Descriptions

Bit    Field Name                                   Description                                                              Pins Controlled

31         RSV       Reserved. For proper device operation, the user should only write "0" to this bit
                     (default).

                     CI[1:0] Function Select.                                                                Sub-Block 0

                     0 = No CCDC CI[1:0].                                                                    CI1(CCD9)/EM_A[19]/PREQ/EM_D[6]/GP[45]
                                                                                                             CI0(CCD8)/EM_A[20]/PINTA/EM_D[7]/GP[44]
                     Pins function as PCI or GPIO or EMIFA based on AEM, AEAW, and PCIEN

30     CI10SEL settings (default).

                     1 = Selects CCDC [1:0] (as CCD8 and CCD9, respectively) to get at least a 10-bit        The combination of PINMUX0/1 fields AEM,
                     CCDC.
                     To use the 10-bit CCDC, the user must also configure PINMUX0.CCDCSEL = 1.               AEAW, PCIEN, and CI10SEL bits control the
                     Not applicable (N/A) for AEM = 3 (011b), 4 (100b), or PCIEN = 1.                        pin muxing of these 2 pins. (1)

29         RSV       Reserved. For proper device operation, the user should only write "0" to this bit
                     (default).

(1) For the full set of valid configurations of these pins, see Section 3.7.3.13.7, EMIFA/VPSS Block Pin-By-Pin Multiplexing Summary.

102 Device Configurations                                                                                            Submit Documentation Feedback
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                               Table 3-19. PINMUX0 Register Descriptions (continued)

Bit         Field Name                             Description                                                          Pins Controlled

                        CI[3:2] Function Select.

                        0 = No CCDC CI[3:2].                                                               Sub-Block 0

                        Pins function as PCI or GPIO or EMIFA based on AEM, AEAW, and PCIEN                CI3(CCD11)/EM_A[17]/AD31/EM_D[4]/GP[47]

                        settings (default).

28          CI32SEL                                                                                        CI2(CCD10)/EM_A[18]/PRST/EM_D[5]/GP[46]

                        1 = Selects CCDC [3:2] (as CCD10 and CCD11, respectively) to get at least a

                        12-bit CCDC.                                                                       The combination of PINMUX0/1 fields AEM,

                        To use the 12-bit CCDC, the user must also configure PINMUX0.CCDCSEL = 1 AEAW, PCIEN, and CI32SEL bits control the
                                                                                                           pin muxing of these 2 pins. (1)
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