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TMS320C6678CYPA

器件型号:TMS320C6678CYPA
器件类别:半导体    嵌入式处理器和控制器   
文件大小:23046.12KB,共10页
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:  
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器件描述

Digital Signal Processors & Controllers - DSP, DSC MULTICORE FIXED & FL PT DIG SIG PROC

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Texas Instruments
产品种类:
Product Category:
Digital Signal Processors & Controllers - DSP, DSC
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
FCBGA-841
系列:
Series:
TMS320C6678
产品:
Product:
DSPs
Core:C66x
Maximum Clock Frequency:1 GHz, 1.25 GHz
Program Memory Size:512 kB
Data RAM Size:8 MB
工作电源电压:
Operating Supply Voltage:
900 mV to 1.1 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 100 C
商标:
Brand:
Texas Instruments
Data Bus Width:8 bit/16 bit/32 bit
Instruction Type:Fixed/Floating Point
MMACS:320000 MMACS
Moisture Sensitive:Yes
Number of Timers/Counters:16 Timer
产品类型:
Product Type:
DSP - Digital Signal Processors & Controllers
工厂包装数量:
Factory Pack Quantity:
44
子类别:
Subcategory:
Embedded Processors & Controllers
电源电压-最大:
Supply Voltage - Max:
1.1 V
电源电压-最小:
Supply Voltage - Min:
900 mV

文档预览

TMS320C6678CYPA器件文档内容

                                                                                                 TMS320C6678

                                                                                           SPRS691E--November 2010--Revised March 2014

              Multicore Fixed and Floating-Point Digital Signal Processor

                                   Check for Evaluation Modules (EVM): TMS320C6678

1 TMS320C6678 Features and Description

1.1 Features

Eight TMS320C66xTM DSP Core Subsystems (C66x          Peripherals
   CorePacs), Each with                                     Four Lanes of SRIO 2.1
    1.0 GHz, 1.25 GHz, or 1.4 GHz C66x                       > 1.24/2.5/3.125/5 GBaud Operation Supported Per
      Fixed/Floating-Point CPU Core                              Lane
      > 44.8 GMAC/Core for Fixed Point @ 1.4 GHz              > Supports Direct I/O, Message Passing
      > 22.4 GFLOP/Core for Floating Point @ 1.4 GHz          > Supports Four 1, Two 2, One 4, and Two 1 +
    Memory                                                      One 2 Link Configurations
      > 32K Byte L1P Per Core                               PCIe Gen2
      > 32K Byte L1D Per Core                                 > Single Port Supporting 1 or 2 Lanes
      > 512K Byte Local L2 Per Core                           > Supports Up To 5 GBaud Per Lane
                                                            HyperLink
Multicore Shared Memory Controller (MSMC)                   > Supports Connections to Other KeyStone
    4096KB MSM SRAM Memory Shared by Eight DSP                  Architecture Devices Providing Resource
      C66x CorePacs                                              Scalability
    Memory Protection Unit for Both MSM SRAM and             > Supports up to 50 Gbaud
      DDR3_EMIF                                             Gigabit Ethernet (GbE) Switch Subsystem
                                                              > Two SGMII Ports
Multicore Navigator                                         > Supports 10/100/1000 Mbps Operation
    8192 Multipurpose Hardware Queues with Queue          64-Bit DDR3 Interface (DDR3-1600)
      Manager                                                 > 8G Byte Addressable Memory Space
    Packet-Based DMA for Zero-Overhead Transfers          16-Bit EMIF
                                                            Two Telecom Serial Ports (TSIP)
Network Coprocessor                                         > Supports 1024 DS0s Per TSIP
    Packet Accelerator Enables Support for                   > Supports 2/4/8 Lanes at 32.768/16.384/8.192 Mbps
      > Transport Plane IPsec, GTP-U, SCTP, PDCP                 Per Lane
      > L2 User Plane PDCP (RoHC, Air Ciphering)            UART Interface
      > 1-Gbps Wire-Speed Throughput at 1.5 MPackets       I2C Interface
         Per Second                                        16 GPIO Pins
    Security Accelerator Engine Enables Support for       SPI Interface
      > IPSec, SRTP, 3GPP, WiMAX Air Interface, and         Semaphore Module
         SSL/TLS Security                                  Sixteen 64-Bit Timers
      > ECB, CBC, CTR, F8, A5/3, CCM, GCM, HMAC, CMAC,      Three On-Chip PLLs
         GMAC, AES, DES, 3DES, Kasumi, SNOW 3G, SHA-1,
         SHA-2 (256-bit Hash), MD5                      Commercial Temperature:
      > Up to 2.8 Gbps Encryption Speed                     0C to 85C

                                                         Extended Temperature:
                                                            -40C to 100C

An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications, intellectual property matters and
other important disclaimers. PRODUCTION DATA.
TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

1.2 Applications

Mission-Critical Systems
High-Performance Computing Systems
Communications
Audio
Video Infrastructure
Imaging
Analytics
Networking
Media Processing
Industrial Automation
Automation and Process Control

1.3 KeyStone Architecture

TI's KeyStone Multicore Architecture provides a high-performance structure for integrating RISC and DSP cores
with application-specific coprocessors and I/O. KeyStone is the first of its kind that provides adequate internal
bandwidth for nonblocking access to all processing cores, peripherals, coprocessors, and I/O. This is achieved with
four main hardware elements: Multicore Navigator, TeraNet, Multicore Shared Memory Controller, and
HyperLink.

Multicore Navigator is an innovative packet-based manager that controls 8192 queues. When tasks are allocated to
the queues, Multicore Navigator provides hardware-accelerated dispatch that directs tasks to the appropriate
available hardware. The packet-based system on a chip (SoC) uses the two Tbps capacity of the TeraNet switched
central resource to move packets. The Multicore Shared Memory Controller enables processing cores to access
shared memory directly without drawing from TeraNet's capacity, so packet movement cannot be blocked by
memory access.

HyperLink provides a 50-Gbaud chip-level interconnect that allows SoCs to work in tandem. Its low-protocol
overhead and high throughput make HyperLink an ideal interface for chip-to-chip interconnections. Working with
Multicore Navigator, HyperLink dispatches tasks to tandem devices transparently and executes tasks as if they are
running on local resources.

1.4 Device Description

The TMS320C6678 DSP is a highest-performance fixed/floating-point DSP that is based on TI's KeyStone multicore
architecture. Incorporating the new and innovative C66x DSP core, this device can run at a core speed of up to
1.4 GHz. For developers of a broad range of applications, such as mission-critical systems, medical imaging, test and
automation, and other applications requiring high performance, TI's TMS320C6678 DSP offers 11.2 GHz
cumulative DSP and enables a platform that is power-efficient and easy to use. In addition, it is fully backward
compatible with all existing C6000 family fixed and floating point DSPs.

TI's KeyStone architecture provides a programmable platform integrating various subsystems (C66x cores, memory
subsystem, peripherals, and accelerators) and uses several innovative components and techniques to maximize
intra-device and inter-device communication that allows the various DSP resources to operate efficiently and
seamlessly. Central to this architecture are key components such as Multicore Navigator that allows for efficient data
management between the various device components. The TeraNet is a non-blocking switch fabric enabling fast and
contention-free internal data movement. The multicore shared memory controller allows access to shared and
external memory directly without drawing from switch fabric capacity.

2 TMS320C6678 Features and Description                       Copyright 2014 Texas Instruments Incorporated
                                                                             Submit Documentation Feedback
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                                               Multicore Fixed and Floating-Point Digital Signal Processor

                                                                                                                                            SPRS691E--March 2014

For fixed-point use, the C66x core has 4 the multiply accumulate (MAC) capability of C64x+ cores. In addition,
the C66x core integrates floating point capability and the per-core raw computational performance in an
industry-leading 44.8 GMACS/core and 22.4 GFLOPS/core (@1.4 GHz operating frequency). It can execute 8
single-precision floating point MAC operations per cycle and can perform double- and mixed-precision operations,
and is IEEE754 compliant. The C66x core incorporates 90 new instructions (compared to the C64x+ core) targeted
for floating point and vector math oriented processing. These enhancements yield sizeable performance
improvements in popular DSP kernels used in signal processing, mathematical, and image acquisition functions.
The C66x core is backwards code-compatible with TI's previous generation C6000 fixed and floating point DSP
cores, ensuring software portability and shortened software development cycles for applications migrating to faster
hardware.

The C6678 DSP integrates a large amount of on-chip memory. In addition to 32KB of L1 program and data cache,
there is 512KB of dedicated memory per core that can be configured as mapped RAM or cache. The device also
integrates 4096KB of Multicore Shared Memory that can be used as a shared L2 SRAM and/or shared L3 SRAM. All
L2 memories incorporate error detection and error correction. For fast access to external memory, this device
includes a 64-bit DDR-3 external memory interface (EMIF) running at 1600 MHz and has ECC DRAM support.

This family supports a plethora of high speed standard interfaces including RapidIO ver 2, PCI Express Gen2, and
Gigabit Ethernet, as well as an integrated Ethernet switch. It also includes I2C, UART, Telecom Serial Interface Port
(TSIP), and a 16-bit EMIF, along with general purpose CMOS IO. For high throughput, low latency communication
between devices or with an FPGA, this device also sports a 50-Gbaud full-duplex interface called HyperLink. Adding
to the network awareness of this device is a network co-processor that includes both packet and optional security
acceleration. The packet accelerator can process up to 1.5 M packets/s and enables a single IP address to be used for
the entire multicore C6678 device. It also provides L2 to L4 classification, along with checksum and QoS capabilities.

The C6678 device has a complete set of development tools, which includes: an enhanced C compiler, an assembly
optimizer to simplify programming and scheduling, and a Windows debugger interface for visibility into source
code execution.

Copyright 2014 Texas Instruments Incorporated  TMS320C6678 Features and Description 3
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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

1.5 Functional Block Diagram

Figure 1-1 shows the functional block diagram of the TMS320C6678 device.

Figure 1-1 Functional Block Diagram

                                                                                                                                                                                                            6678

Memory Subsystem

   64-Bit                                4MB                                     C66xTM
DDR3 EMIF                                MSM                                  C6C6oxrTMePac
                                        SRAM                               C6C6oxrTMePac

                                        MSMC

Debug & Trace                                       C6CC6o36Cx2rC6KTMeoB3P6CxP2r-LC6KTMeoa1aB3PxPc2rc-LhCKTMe5a1eaB1Pc2c3LhK2a1eBKcBLD322-LCKC1aBD3ac2-cLhCKh1eaBecLh1e
                                                 C6C6o3x2rKTMeBPP-LCa1acch5e123K2BKBLD2-LCC1aacchhee
  Boot ROM                                    C6C6o3x2rKTMeBPP-LCa1acch5e123K2BKBLD2-LCC1aacchhee
                                              CorePac P-Cach5e12KB LD2-CCaacchhee
Semaphore                                       32KB L1      32KB L1

     Power                                       P-Cach5e12KB LD2-CCaacchhee
Management                                    32KB L1         32KB L1

       PLL                                    P-Cach5e12KB LD2-CCaacchhee
                                              32KB L1  32KB L1
               3
                                              P-Cach5e12KB LD2-CCaacchhee
     EDMA
                                              512KB L2 Cache

           3                           8 Cores @ up to 1.4 GHz

HyperLink                               TeraNet

                                                                                       Multicore Navigator

                                                                                       Queue Packet
                                                                                      Manager DMA

           EMIF 16                                                         Ethernet                          SecuritySwitch
                  GPIO                                                        Switch                      Accelerator
                         I2C
                                                                                                              Packet
                             PCIe 2                                                                      Accelerator

                                        UART                                          Network Coprocessor
                                                SPI

                                               TSIP 2
                                                     SRIO 4

                                                                           SGMII

                                                                             2

4 TMS320C6678 Features and Description                                     Copyright 2014 Texas Instruments Incorporated
                                                                                           Submit Documentation Feedback
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                                               Multicore Fixed and Floating-Point Digital Signal Processor

                                                                                                                           SPRS691E--March 2014

1.6 Release History

Revision Date           Description/Comments
SPRS691E March 2014
                         Added 1.4-GHz support
SPRS691D April 2013      Added GYP package support
                         Added DSP_SUSP_CTL register section
SPRS691C February 2012   Updated Core Before IO Power Sequencing diagram, changing clock signal SYSCLK1P&N to REFCLK1P&N
SPRS691B August 2011    Updated the Trace timing diagram
SPRS691A July 2011       Updated Parameter Table Index bit field in I2C boot configuration
SPRS691 November 2010    Updated PKTDMA_PRI_ALLOC register to be CHIP_MSIC_CTL register with new bit field added.
                         Updated OUTPUT_DIVIDE default value and PLL clock formula in PLL Settings section
                         Updated Chip Select field description in SPI boot device configuration table
                         Corrections applied to EMIF16 Boot Device Configuration Bit Fields
                         Restored Parameter Information section

                         Added Initial Startup row for CVDD in Recommended Operating Conditions table
                         Added DDR3PLLCTL1 and PASSPLLCTL1 registers to Device Status Control Registers table
                         Added CVDD and SmartReflex voltage parameter in SmartReflex switching table
                         Added HOUT timing diagram in Host Interrupt Output section
                         Added MPU Registers Reset Values section
                         Corrected PASSCLK(N/P) max cycle time from 6.4 ns to 25 ns
                         Corrected Reserved to be Assert local reset to all CorePacs in LRESET and NMI decoding table
                         Corrected PASS PLL clock to SRIOSGMIICLK in the boot device values table for Ethernet.
                         Updated the Timer numbering across the whole document
                         Updated DDR3 PLL initialization sequence

                         Added TeraNet connection figures and added bridge numbers to the connection tables
                         Changed TPCC to EDMA3CC and TPTC to EDMA3TC
                         Changed chip level interrupt controller name from INTC to CIC
                         Added the DDR3 PLL and PASS PLL Initialization Sequence
                         Added DEVSPEED Register section
                         Updated device frequency in the feature section
                         Corrected the SPI, DDR3, and Hyperbridge config/data memory map addresses
                         Restricted Output Divide of SECCTL Register to max value of divide by 2

                         Updated the timing and electrical sections of several peripherals
                         Updated the core-specific and general-purpose timer numbers
                         Updated the connection matrix tables in chapter 4 "System Interconnection"
                         Updated device boot configuration tables and figures
                         Updated DDR3 and PASS PLL timing figures
                         Removed section 7.1 "Parameter Information"

                         Added sections: NMI and LRSET
                         Added Pin Map diagrams
                         Added MAINPLLCTL1, DDR3PLLCTL1 and PAPLLCTL1 registers
                         Changed PLL diagrams of MAIN PLL, DDR3 PLL and PASS PLL
                         Changed C66x DSP System PLL Configuration table to include 1000 MHz and 1250 MHz columns
                         Corrected items in the Memory Map Summary table
                         Changed all occurrences of PA_SS to Network Coprocessor
                         Updated the complete Power-up sequencing section. RESETFULL must always de-assert after POR

                        Initial release

For detailed revision information, see ``Revision History'' on page 236.

Copyright 2014 Texas Instruments Incorporated                             TMS320C6678 Features and Description 5
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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

6 TMS320C6678 Features and Description                       Copyright 2014 Texas Instruments Incorporated
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                                                                                                             SPRS691E--November 2010--Revised March 2014

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1 TMS320C6678 Features and Description . . . . . . . . . . . . .1                                                     3.3.18 Timer Output Selection Register
    1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1                     (TOUTPSEL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
    1.2 Applications. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2
    1.3 KeyStone Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2                        3.3.19 Reset Mux Register (RSTMUXx). . . . . . . . . . . . . . . .94
    1.4 Device Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2                     3.3.20 DSP Suspension Control Register
    1.5 Functional Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . .4
    1.6 Release History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5                          (DSP_SUSP_CTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
                                                                                                                      3.3.21 Device Speed Register (DEVSPEED) . . . . . . . . . . .96
2 Device Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13                              3.3.22 Chip Miscellaneous Control Register
    2.1 Device Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
    2.2 DSP Core Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14                                   (CHIP_MISC_CTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
    2.3 Memory Map Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17                           3.4 Pullup/Pulldown Resistors . . . . . . . . . . . . . . . . . . . . . . . . . . .97
    2.4 Boot Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23           4 System Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
    2.5 Boot Modes Supported and PLL Settings . . . . . . . . . . . . 24                                         4.1 Internal Buses and Switch Fabrics . . . . . . . . . . . . . . . . . . . .98
         2.5.1 Boot Device Field . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25                    4.2 Switch Fabric Connections . . . . . . . . . . . . . . . . . . . . . . . . . .99
         2.5.2 Device Configuration Field . . . . . . . . . . . . . . . . . . . . 26                             4.3 Bus Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107
         2.5.3 Boot Parameter Table . . . . . . . . . . . . . . . . . . . . . . . . . 31                     5 C66x CorePac . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .108
         2.5.4 PLL Boot Configuration Settings . . . . . . . . . . . . . . . 38                                  5.1 Memory Architecture. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109
    2.6 Second-Level Bootloaders . . . . . . . . . . . . . . . . . . . . . . . . . . 38
    2.7 Terminals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39              5.1.1 L1P Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109
         2.7.1 Package Terminals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39                           5.1.2 L1D Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
         2.7.2 Pin Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39                 5.1.3 L2 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .111
    2.8 Terminal Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44                       5.1.4 MSM SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112
    2.9 Development and Support . . . . . . . . . . . . . . . . . . . . . . . . . 70                                  5.1.5 L3 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112
         2.9.1 Development Support . . . . . . . . . . . . . . . . . . . . . . . . 70                            5.2 Memory Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113
         2.9.2 Device Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70                   5.3 Bandwidth Management . . . . . . . . . . . . . . . . . . . . . . . . . . .114
    2.10 Related Documentation from Texas Instruments . . . 72                                                   5.4 Power-Down Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .114
                                                                                                                 5.5 C66x CorePac Revision . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
3 Device Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73                            5.6 C66x CorePac Register Descriptions. . . . . . . . . . . . . . . . .115
    3.1 Device Configuration at Device Reset . . . . . . . . . . . . . . . 73                                6 Device Operating Conditions . . . . . . . . . . . . . . . . . . . . . .116
    3.2 Peripheral Selection After Device Reset. . . . . . . . . . . . . . 74                                    6.1 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . .116
    3.3 Device State Control Registers . . . . . . . . . . . . . . . . . . . . . . 74                            6.2 Recommended Operating Conditions . . . . . . . . . . . . . .117
         3.3.1 Device Status Register . . . . . . . . . . . . . . . . . . . . . . . . 78                         6.3 Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .118
         3.3.2 Device Configuration Register (DEVCFG). . . . . . . 79                                            6.4 Power Supply to Peripheral I/O Mapping. . . . . . . . . . . .119
         3.3.3 JTAG ID Register (JTAGID) Description . . . . . . . . . 79                                    7 Peripheral Information and Electrical
         3.3.4 Kicker Mechanism Register                                                                           Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
                   (KICK0 and KICK1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80                  7.1 Parameter Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
         3.3.5 DSP Boot Address Register                                                                              7.1.1 Timing Parameters and Board Routing
                   (DSP_BOOT_ADDRn) . . . . . . . . . . . . . . . . . . . . . . . . . 80
         3.3.6 LRESETNMI PIN Status Register                                                                                    Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
                   (LRSTNMIPINSTAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . 80                          7.1.2 1.8-V LVCMOS Signal Transition Levels . . . . . . . .120
         3.3.7 LRESETNMI PIN Status Clear Register                                                               7.2 Recommended Clock and Control Signal
                   (LRSTNMIPINSTAT_CLR) . . . . . . . . . . . . . . . . . . . . . . 81
         3.3.8 Reset Status Register (RESET_STAT). . . . . . . . . . . . 83                                                Transition Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
         3.3.9 Reset Status Clear Register                                                                       7.3 Power Supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121
                   (RESET_STAT_CLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
         3.3.10 Boot Complete Register                                                                                7.3.1 Power-Supply Sequencing . . . . . . . . . . . . . . . . . . . .122
                   (BOOTCOMPLETE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85                          7.3.2 Power-Down Sequence . . . . . . . . . . . . . . . . . . . . . . .127
         3.3.11 Power State Control Register                                                                          7.3.3 Power Supply Decoupling and
                   (PWRSTATECTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
         3.3.12 NMI Event Generation to CorePac Register                                                                        Bulk Capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127
                   (NMIGRx). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86               7.3.4 SmartReflex . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128
         3.3.13 IPC Generation Registers (IPCGRx) . . . . . . . . . . . . 87                                     7.4 Power Sleep Controller (PSC) . . . . . . . . . . . . . . . . . . . . . . .129
         3.3.14 IPC Acknowledgement Registers (IPCARx) . . . . 88                                                     7.4.1 Power Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
         3.3.15 IPC Generation Host Register (IPCGRH) . . . . . . . 88                                                7.4.2 Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
         3.3.16 IPC Acknowledgement Host Register                                                                     7.4.3 PSC Register Memory Map . . . . . . . . . . . . . . . . . . . .131
                   (IPCARH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89         7.5 Reset Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133
         3.3.17 Timer Input Selection Register (TINPSEL) . . . . . 90                                                 7.5.1 Power-on Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .134
                                                                                                                      7.5.2 Hard Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
                                                                                                                      7.5.3 Soft Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .136
                                                                                                                      7.5.4 Local Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137
                                                                                                                      7.5.5 Reset Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137
                                                                                                                      7.5.6 Reset Controller Register. . . . . . . . . . . . . . . . . . . . . .137
                                                                                                                      7.5.7 Reset Electrical Data / Timing . . . . . . . . . . . . . . . . .138
                                                                                                                 7.6 Main PLL and PLL Controller . . . . . . . . . . . . . . . . . . . . . . . .140

Copyright 2014 Texas Instruments Incorporated                                                                Contents 7
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TMS320C6678

SPRS691E--November 2010--Revised March 2014

    7.6.1 Main PLL Controller Device-Specific                                                                  7.12.2 DDR3 Memory Controller Race Condition
              Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141                          Consideration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .205

    7.6.2 PLL Controller Memory Map. . . . . . . . . . . . . . . . . . 143                                     7.12.3 DDR3 Memory Controller Electrical
    7.6.3 Main PLL Control Register . . . . . . . . . . . . . . . . . . . . 150                                          Data/Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .206
    7.6.4 Main PLL and PLL Controller Initialization
                                                                                                          7.13 I2C Peripheral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .207
              Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151               7.13.1 I2C Device-Specific Information . . . . . . . . . . . . . .207
    7.6.5 Main PLL Controller/SRIO/HyperLink/PCIe                                                              7.13.2 I2C Peripheral Register Description(s) . . . . . . . .208
                                                                                                               7.13.3 I2C Electrical Data/Timing. . . . . . . . . . . . . . . . . . . .209
              Clock Input Electrical Data/Timing . . . . . . . . . . . 151
7.7 DD3 PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153      7.14 SPI Peripheral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .212
                                                                                                               7.14.1 SPI Electrical Data/Timing. . . . . . . . . . . . . . . . . . . .212
    7.7.1 DDR3 PLL Control Register . . . . . . . . . . . . . . . . . . . 153
    7.7.2 DDR3 PLL Device-Specific Information . . . . . . . . 154                                        7.15 HyperLink Peripheral. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .215
    7.7.3 DDR3 PLL Initialization Sequence. . . . . . . . . . . . . 154                                        7.15.1 HyperLink Device-Specific Interrupt Event. . . .215
    7.7.4 DDR3 PLL Input Clock Electrical                                                                      7.15.2 HyperLink Electrical Data/Timing . . . . . . . . . . . .217

              Data/Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155             7.16 UART Peripheral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .219
7.8 PASS PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156      7.17 PCIe Peripheral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .220
                                                                                                          7.18 TSIP Peripheral. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .221
    7.8.1 PASS PLL Control Register . . . . . . . . . . . . . . . . . . . . 156
    7.8.2 PASS PLL Device-Specific Information . . . . . . . . 157                                             7.18.1 TSIP Electrical Data/Timing . . . . . . . . . . . . . . . . . .221
    7.8.3 PASS PLL Initialization Sequence . . . . . . . . . . . . . 157                                  7.19 EMIF16 Peripheral. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223
    7.8.4 PASS PLL Input Clock Electrical
                                                                                                               7.19.1 EMIF16 Electrical Data/Timing . . . . . . . . . . . . . . .223
              Data/Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158             7.20 Packet Accelerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225
7.9 Enhanced Direct Memory Access (EDMA3)                                                                 7.21 Security Accelerator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .225
                                                                                                          7.22 Gigabit Ethernet (GbE) Switch Subsystem. . . . . . . . . .226
         Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159      7.23 Management Data Input/Output (MDIO) . . . . . . . . . .228
    7.9.1 EDMA3 Device-Specific Information . . . . . . . . . . 160                                       7.24 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .229
    7.9.2 EDMA3 Channel Controller Configuration . . . . 160
    7.9.3 EDMA3 Transfer Controller Configuration. . . . . 160                                                 7.24.1 Timers Device-Specific Information . . . . . . . . . .229
    7.9.4 EDMA3 Channel Synchronization Events. . . . . . 161                                                  7.24.2 Timers Electrical Data/Timing . . . . . . . . . . . . . . . .230
7.10 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165       7.25 Serial RapidIO (SRIO) Port . . . . . . . . . . . . . . . . . . . . . . . . .230
    7.10.1 Interrupt Sources and Interrupt Controller . . . 165                                           7.26 General-Purpose Input/Output (GPIO) . . . . . . . . . . . . .231
    7.10.2 CIC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183                     7.26.1 GPIO Device-Specific Information . . . . . . . . . . . .231
    7.10.3 Inter-Processor Register Map. . . . . . . . . . . . . . . . 188                                     7.26.2 GPIO Electrical Data/Timing. . . . . . . . . . . . . . . . . .231
    7.10.4 NMI and LRESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189                     7.27 Semaphore2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .232
    7.10.5 External Interrupts Electrical Data/Timing . . . 190                                           7.28 Emulation Features and Capability . . . . . . . . . . . . . . . .232
    7.10.6 Host Interrupt Output. . . . . . . . . . . . . . . . . . . . . . . 191                              7.28.1 Advanced Event Triggering (AET) . . . . . . . . . . . .232
7.11 Memory Protection Unit (MPU) . . . . . . . . . . . . . . . . . . . 192                                    7.28.2 Trace. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233
    7.11.1 MPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195                       7.28.3 IEEE 1149.1 JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . .234
    7.11.2 MPU Programmable Range Registers . . . . . . . . 200                                       8 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .236
7.12 DDR3 Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . 205                     9 Mechanical Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .241
    7.12.1 DDR3 Memory Controller Device-Specific                                                         9.1 Thermal Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .241
                                                                                                          9.2 Packaging Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . .241
              Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8 Contents                                                                                            Copyright 2014 Texas Instruments Incorporated
                                                                                                                      Submit Documentation Feedback
                                                                                                                                               TMS320C6678

                                                                                                                     SPRS691E--November 2010--Revised March 2014

List of Figures

Figure 1-1   Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . .4                    Figure 5-2   L1P Memory Configurations . . . . . . . . . . . . . . . . . . .109
Figure 2-1   DSP Core Data Paths . . . . . . . . . . . . . . . . . . . . . . . . . . 16                 Figure 5-3   L1D Memory Configurations . . . . . . . . . . . . . . . . . .110
Figure 2-2   Boot Mode Pin Decoding . . . . . . . . . . . . . . . . . . . . . . 24                      Figure 5-4   L2 Memory Configurations . . . . . . . . . . . . . . . . . . . .111
Figure 2-3   No Boot/ EMIF16 Configuration Fields. . . . . . . . . . 26                                 Figure 5-5   CorePac Revision ID Register (MM_REVID)
Figure 2-4   Serial Rapid I/O Device Configuration Fields . . . . 26                                                 Address - 0181 2000h . . . . . . . . . . . . . . . . . . . . . . . . .115
Figure 2-5   Ethernet (SGMII) Device Configuration Fields. . . 27                                       Figure 7-1   Input and Output Voltage Reference
Figure 2-6   PCI Device Configuration Fields. . . . . . . . . . . . . . . . 27                                       Levels for AC Timing Measurements . . . . . . . . . . .120
Figure 2-7   I2C Master Mode Device Configuration                                                       Figure 7-2   Rise and Fall Transition Time Voltage
             Bit Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28               Reference Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
Figure 2-8   I2C Passive Mode Device Configuration                                                      Figure 7-3   Core Before IO Power Sequencing . . . . . . . . . . . .123
             Bit Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29  Figure 7-4   IO Before Core Power Sequencing . . . . . . . . . . . .125
Figure 2-9   SPI Device Configuration Bit Fields . . . . . . . . . . . . . 29                           Figure 7-5   SmartReflex 4-Pin VID Interface Timing . . . . . . . .128
Figure 2-10  HyperLink Boot Device Configuration Fields. . . . 30                                       Figure 7-6   RESETFULL Reset Timing . . . . . . . . . . . . . . . . . . . . . .138
Figure 2-11  CYP 841-Pin BGA Package (Bottom View). . . . . . . 39                                      Figure 7-7   Soft/Hard-Reset Timing . . . . . . . . . . . . . . . . . . . . . . .138
Figure 2-12  Pin Map Quadrants (Bottom View) . . . . . . . . . . . . . 39                               Figure 7-8   Boot Configuration Timing . . . . . . . . . . . . . . . . . . . .139
Figure 2-13  Upper Left Quadrant--A (Bottom View). . . . . . . . 40                                     Figure 7-9   Main PLL and PLL Controller . . . . . . . . . . . . . . . . . .140
Figure 2-14  Upper Right Quadrant--B (Bottom View) . . . . . . 41                                       Figure 7-10  PLL Secondary Control Register (SECCTL)) . . . . .144
Figure 2-15  Lower Right Quadrant--C (Bottom View) . . . . . . 42                                       Figure 7-11  PLL Controller Divider Register (PLLDIVn) . . . . . .145
Figure 2-16  Lower Left Quadrant--D (Bottom View). . . . . . . . 43                                     Figure 7-12  PLL Controller Clock Align Control Register
Figure 2-17  C66x DSP Device Nomenclature (including                                                                 (ALNCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .145
             the TMS320C6678) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71                Figure 7-13  PLLDIV Divider Ratio Change Status Register
Figure 3-1   Device Status Register . . . . . . . . . . . . . . . . . . . . . . . . . 78                             (DCHANGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .146
Figure 3-2   Device Configuration Register (DEVCFG) . . . . . . . 79                                    Figure 7-14  SYSCLK Status Register (SYSTAT) . . . . . . . . . . . . . .146
Figure 3-3   JTAG ID Register (JTAGID) . . . . . . . . . . . . . . . . . . . . . 79                     Figure 7-15  Reset Type Status Register (RSTYPE) . . . . . . . . . . .147
Figure 3-4   DSP BOOT Address Register                                                                  Figure 7-16  Reset Control Register (RSTCTRL) . . . . . . . . . . . . . .148
             (DSP_BOOT_ADDRn) . . . . . . . . . . . . . . . . . . . . . . . . . . 80                    Figure 7-17  Reset Configuration Register (RSTCFG). . . . . . . . .148
Figure 3-5   LRESETNMI PIN Status Register                                                              Figure 7-18  Reset Isolation Register (RSISO) . . . . . . . . . . . . . . . .149
             (LRSTNMIPINSTAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80                Figure 7-19  Main PLL Control Register 0 (MAINPLLCTL0) . . .150
Figure 3-6   LRESETNMI PIN Status Clear Register                                                        Figure 7-20  Main PLL Control Register 1 (MAINPLLCTL1) . . .150
             (LRSTNMIPINSTAT_CLR) . . . . . . . . . . . . . . . . . . . . . . . 81                      Figure 7-21  Main PLL Controller/SRIO/HyperLink/PCIe
Figure 3-7   Reset Status Register (RESET_STAT) . . . . . . . . . . . . 83                                           Clock Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
Figure 3-8   Reset Status Clear Register (RESET_STAT_CLR). . 84                                         Figure 7-22  Main PLL Clock Input Transition Time . . . . . . . . .152
Figure 3-9   Boot Complete Register (BOOTCOMPLETE). . . . . 85                                          Figure 7-23  DDR3 PLL Block Diagram . . . . . . . . . . . . . . . . . . . . . .153
Figure 3-10  Power State Control Register (PWRSTATECTL) . . 86                                          Figure 7-24  DDR3 PLL Control Register 0 (DDR3PLLCTL0). . .153
Figure 3-11  NMI Generation Register (NMIGRx). . . . . . . . . . . . . 86                               Figure 7-25  DDR3 PLL Control Register 1 (DDR3PLLCTL1). . .154
Figure 3-12  IPC Generation (IPCGRx) Registers . . . . . . . . . . . . . 87                             Figure 7-26  DDR3 PLL DDRCLK Timing. . . . . . . . . . . . . . . . . . . . .155
Figure 3-13  IPC Acknowledgement (IPCARx) Registers. . . . . . 88                                       Figure 7-27  PASS PLL Block Diagram . . . . . . . . . . . . . . . . . . . . . .156
Figure 3-14  IPC Generation (IPCGRH) Registers . . . . . . . . . . . . . 88                             Figure 7-28  PASS PLL Control Register 0 (PASSPLLCTL0). . . .156
Figure 3-15  IPC Acknowledgement Register (IPCARH) . . . . . . 89                                       Figure 7-29  PASS PLL Control Register 1 (PASSPLLCTL1). . . .157
Figure 3-16  Timer Input Selection Register (TINPSEL) . . . . . . . 90                                  Figure 7-30  PASS PLL Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158
Figure 3-17  Timer Output Selection Register                                                            Figure 7-31  TMS320C6678 Interrupt Topology . . . . . . . . . . . . .166
             (TOUTPSEL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93        Figure 7-32  TMS320C6678 System Event Inputs --
Figure 3-18  Reset Mux Register (RSTMUXx). . . . . . . . . . . . . . . . . 94                                        C66x CorePac Primary Interrupts . . . . . . . . . . . . . .167
Figure 3-19  DSP Suspension Control Register                                                            Figure 7-33  NMI and Local Reset Timing . . . . . . . . . . . . . . . . . . .190
             (DSP_SUSP_CTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95              Figure 7-34  HOUT Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .191
Figure 3-20  Device Speed Register (DEVSPEED) . . . . . . . . . . . . 96                                Figure 7-35  Configuration Register (CONFIG) . . . . . . . . . . . . . .199
Figure 3-21  Chip Miscellaneous Control Register                                                        Figure 7-36  Programmable Range n Start Address
             (CHIP_MISC_CTL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96                           Register (PROGn_MPSAR) . . . . . . . . . . . . . . . . . . . . .200
Figure 4-1   TeraNet 2A for C6678. . . . . . . . . . . . . . . . . . . . . . . . . . 99                 Figure 7-37  Programmable Range n End Address
Figure 4-2   TeraNet 3A for C6678. . . . . . . . . . . . . . . . . . . . . . . . . 100                               Register (PROGn_MPEAR) . . . . . . . . . . . . . . . . . . . . .200
Figure 4-3   TeraNet 3P_A & B for C6678 . . . . . . . . . . . . . . . . . . 102                         Figure 7-38  Programmable Range n Memory Protection
Figure 4-4   TeraNet 6P_B and 3P_Tracer for C6678. . . . . . . . 103                                                 Page Attribute Register (PROGn_MPPA) . . . . . . .201
Figure 5-1   C66x CorePac Block Diagram . . . . . . . . . . . . . . . . . 108                           Figure 7-39  I2C Module Block Diagram. . . . . . . . . . . . . . . . . . . . .208
                                                                                                        Figure 7-40  I2C Receive Timings . . . . . . . . . . . . . . . . . . . . . . . . . . .210

Copyright 2014 Texas Instruments Incorporated                                                                        List of Figures 9
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Figure 7-41  I2C Transmit Timings . . . . . . . . . . . . . . . . . . . . . . . . . 211                Figure 7-51  TSIP 2x Timing Diagram(1) . . . . . . . . . . . . . . . . . . . . .221
Figure 7-42  SPI Master Mode Timing Diagrams --                                                        Figure 7-52  TSIP 1x Timing Diagram(1) . . . . . . . . . . . . . . . . . . . . .222
             Base Timings for 3 Pin Mode . . . . . . . . . . . . . . . . . . 214                       Figure 7-53  EMIF16 Asynchronous Memory Read
Figure 7-43  SPI Additional Timings for 4 Pin Master                                                                Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .224
             Mode with Chip Select Option . . . . . . . . . . . . . . . . 214                          Figure 7-54  EMIF16 Asynchronous Memory Write
Figure 7-44  HyperLink Station Management Clock                                                                     Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .224
             Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218  Figure 7-55  EMIF16 EM_WAIT Read Timing Diagram . . . . . . .225
Figure 7-45  HyperLink Station Management Transmit                                                     Figure 7-56  EMIF16 EM_WAIT Write Timing Diagram . . . . . . .225
             Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218  Figure 7-57  MACID1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .226
Figure 7-46  HyperLink Station Management Receive                                                      Figure 7-58  MACID2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .226
             Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218  Figure 7-59  CPTS_RFTCLK_SEL Register. . . . . . . . . . . . . . . . . . . .227
Figure 7-47  UART Receive Timing Waveform . . . . . . . . . . . . . . 219                              Figure 7-60  MDIO Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . .228
Figure 7-48  UART CTS (Clear-to-Send Input) --                                                         Figure 7-61  MDIO Output Timing. . . . . . . . . . . . . . . . . . . . . . . . . .228
             Autoflow Timing Waveform . . . . . . . . . . . . . . . . . . 219                          Figure 7-62  Timer Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .230
Figure 7-49  UART Transmit Timing Waveform . . . . . . . . . . . . . 220                               Figure 7-63  GPIO Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .231
Figure 7-50  UART RTS (Request-to-Send Output) --                                                      Figure 7-64  Trace Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233
             Autoflow Timing Waveform . . . . . . . . . . . . . . . . . . 220                          Figure 7-65  JTAG Test-Port Timing . . . . . . . . . . . . . . . . . . . . . . . .235

10 List of Figures                                                                                                  Copyright 2014 Texas Instruments Incorporated
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                                                                                                              SPRS691E--November 2010--Revised March 2014

List of Tables

Table 2-1   Device Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 13           Table 3-12  Power State Control Register (PWRSTATECTL)
Table 2-2   Memory Map Summary. . . . . . . . . . . . . . . . . . . . . . . . 17                              Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86
Table 2-3   Bootloader section in L2 SRAM . . . . . . . . . . . . . . . . 23                      Table 3-13  NMI Generation Register (NMIGRx)
Table 2-4   Boot Mode Pins: Boot Device Values . . . . . . . . . . . 25                                       Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87
Table 2-5   Extended Boot Modes . . . . . . . . . . . . . . . . . . . . . . . . . 25              Table 3-14  IPC Generation Registers (IPCGRx)
Table 2-6   No Boot / EMIF16 Configuration                                                                    Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26       Table 3-15  IPC Acknowledgement Registers (IPCARx)
Table 2-7   Serial Rapid I/O Configuration                                                                    Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26       Table 3-16  IPC Generation Registers (IPCGRH)
Table 2-8   Ethernet (SGMII) Configuration                                                                    Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27       Table 3-17  IPC Acknowledgement Register (IPCARH)
Table 2-9   PCI Device Configuration Field Descriptions. . . . 27                                             Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89
Table 2-10  BAR Config / PCIe Window Sizes . . . . . . . . . . . . . . . 28                       Table 3-18  Timer Input Selection Field Description
Table 2-11  I2C Master Mode Device Configuration                                                              (TINPSEL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .90
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28       Table 3-19  Timer Output Selection Register (TOUTPSEL)
Table 2-12  I2C Passive Mode Device Configuration                                                             Field Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29       Table 3-20  Reset Mux Register (RSTMUXx)
Table 2-13  SPI Device Configuration Field Descriptions . . . . 29                                            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94
Table 2-14  HyperLink Boot Device Configuration                                                   Table 3-21  DSP Suspension Control Register
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30                   (DSP_SUSP_CTL) Field Descriptions. . . . . . . . . . . . .95
Table 2-15  Boot Parameter Table Common Parameters . . . . 31                                     Table 3-22  Device Speed Register (DEVSPEED)
Table 2-16  EMIF16 Boot Mode Parameter Table . . . . . . . . . . . 31                                         Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
Table 2-17  SRIO Boot Mode Parameter Table . . . . . . . . . . . . . . 32                         Table 3-23  Chip Miscellaneous Control Register
Table 2-18  Ethernet Boot Mode Parameter Table . . . . . . . . . . 32                                         (CHIP_MISC_CTL) Field Descriptions . . . . . . . . . . . .96
Table 2-19  PCIe Boot Mode Parameter Table . . . . . . . . . . . . . . 34                         Table 4-1   Switch Fabric Connection Matrix Section 1. . . . .101
Table 2-20  I2C Boot Mode Parameter Table. . . . . . . . . . . . . . . . 34                       Table 4-2   Switch Fabric Connection Matrix Section 2. . . . .104
Table 2-21  SPI Boot Mode Parameter Table. . . . . . . . . . . . . . . . 35                       Table 4-3   Switch Fabric Connection Matrix Section 3. . . . .105
Table 2-22  HyperLink Boot Mode Parameter Table . . . . . . . . 36                                Table 5-1   Available Memory Page Protection Schemes . . .113
Table 2-23  DDR3 Boot Parameter Table . . . . . . . . . . . . . . . . . . . 37                    Table 5-2   CorePac Revision ID Register (MM_REVID)
Table 2-24  C66x DSP System PLL Configuration . . . . . . . . . . . 38                                        Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
Table 2-25  I/O Functional Symbol Definitions . . . . . . . . . . . . . 44                        Table 6-1   Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . .116
Table 2-26  Terminal Functions -- Signals and Control                                             Table 6-2   Recommended Operating Conditions . . . . . . . . .117
            by Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44  Table 6-3   Electrical Characteristics. . . . . . . . . . . . . . . . . . . . . . .118
Table 2-27  Terminal Functions -- Power and Ground. . . . . . 57                                  Table 6-4   Power Supply to Peripheral I/O Mapping . . . . . .119
Table 2-28  Terminal Functions -- By Signal Name . . . . . . . . . 58                             Table 7-1   Power Supply Rails on the TMS320C6678 . . . . . .121
Table 2-29  Terminal Functions -- By Ball Number . . . . . . . . . 63                             Table 7-2   Core Before IO Power Sequencing . . . . . . . . . . . . .124
Table 3-1   TMS320C6678 Device Configuration Pins . . . . . . 73                                  Table 7-3   IO Before Core Power Sequencing . . . . . . . . . . . . .126
Table 3-2   Device State Control Registers . . . . . . . . . . . . . . . . . 74                   Table 7-4   Clock Sequencing. . . . . . . . . . . . . . . . . . . . . . . . . . . . .127
Table 3-3   Device Status Register Field Descriptions. . . . . . . 78                             Table 7-5   SmartReflex 4-Pin VID Interface Switching
Table 3-4   Device Configuration Register (DEVCFG)                                                            Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79       Table 7-6   Power Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
Table 3-5   JTAG ID Register (JTAGID) Field Descriptions . . . 79                                 Table 7-7   Clock Domains. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130
Table 3-6   DSP BOOT Address Register                                                             Table 7-8   PSC Register Memory Map . . . . . . . . . . . . . . . . . . . .131
            (DSP_BOOT_ADDRn) Field Descriptions . . . . . . . . 80                                Table 7-9   Reset Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .133
Table 3-7   LRESETNMI PIN Status Register                                                         Table 7-10  Reset Timing Requirements . . . . . . . . . . . . . . . . . . .138
            (LRSTNMIPINSTAT) Field Descriptions . . . . . . . . . . 81                            Table 7-11  Reset Switching Characteristics Over
Table 3-8   LRESETNMI PIN Status Clear Register                                                               Recommended Operating Conditions . . . . . . . . .138
            (LRSTNMIPINSTAT_CLR) Field Descriptions . . . . . 81                                  Table 7-12  Boot Configuration Timing Requirements. . . . . .139
Table 3-9   Reset Status Register (RESET_STAT) Field                                              Table 7-13  Main PLL Stabilization, Lock, and Reset Times . .142
            Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83   Table 7-14  PLL Controller Registers (Including Reset
Table 3-10  Reset Status Clear Register                                                                       Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .143
            (RESET_STAT_CLR) Field Descriptions . . . . . . . . . . 84                            Table 7-15  PLL Secondary Control Register (SECCTL)
Table 3-11  Boot Complete Register (BOOTCOMPLETE)                                                             Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . .144
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

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Table 7-16  PLL Controller Divider Register (PLLDIVn)                                           Table 7-52  Master ID Settings . . . . . . . . . . . . . . . . . . . . . . . . . . .193
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145      Table 7-53  MPU0 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .195
Table 7-17  PLL Controller Clock Align Control Register                                         Table 7-54  MPU1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .196
            (ALNCTL) Field Descriptions . . . . . . . . . . . . . . . . . . 146                 Table 7-55  MPU2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .197
Table 7-18  PLLDIV Divider Ratio Change Status Register                                         Table 7-56  MPU3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .198
            (DCHANGE) Field Descriptions . . . . . . . . . . . . . . . . 146                    Table 7-57  Configuration Register (CONFIG)
Table 7-19  SYSCLK Status Register (SYSTAT)                                                                 Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . .199
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147      Table 7-58  Programmable Range n Start Address Register
Table 7-20  Reset Type Status Register (RSTYPE)                                                             (PROGn_MPSAR) Field Descriptions. . . . . . . . . . . .200
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147      Table 7-59  Programmable Range n End Address Register
Table 7-21  Reset Control Register (RSTCTRL)                                                                (PROGn_MPEAR) Field Descriptions. . . . . . . . . . . .200
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148      Table 7-60  Programmable Range n Memory Protection
Table 7-22  Reset Configuration Register (RSTCFG)                                                           Page Attribute Register (PROGn_MPPA)
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148      Table 7-61  Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . .201
Table 7-23  Reset Isolation Register (RSISO)                                                                Programmable Range n Registers Reset
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149      Table 7-62  Values for MPU0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .203
Table 7-24  Main PLL Control Register 0 (MAINPLLCTL0)                                                       Programmable Range n Registers Reset
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150      Table 7-63  Values for MPU1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .203
Table 7-25  Main PLL Control Register 1 (MAINPLLCTL1)                                                       Programmable Range n Registers Reset
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150      Table 7-64  Values for MPU2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .204
Table 7-26  Main PLL Controller/SRIO/HyperLink/PCIe                                                         Programmable Range n Registers Reset
            Clock Input Timing Requirements. . . . . . . . . . . . . 151                        Table 7-65  Values for MPU3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .204
Table 7-27  DDR3 PLL Control Register 0                                                         Table 7-66  I2C Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .208
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153      Table 7-67  I2C Timing Requirements. . . . . . . . . . . . . . . . . . . . . .209
Table 7-28  DDR3 PLL Control Register 1                                                         Table 7-68  I2C Switching Characteristics . . . . . . . . . . . . . . . . . .210
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154      Table 7-69  SPI Timing Requirements. . . . . . . . . . . . . . . . . . . . . .212
Table 7-29  DDR3 PLL DDRSYSCLK1(N|P)                                                            Table 7-70  SPI Switching Characteristics . . . . . . . . . . . . . . . . . .212
            Timing Requirements . . . . . . . . . . . . . . . . . . . . . . . . 155             Table 7-71  HyperLink Events for C6678 . . . . . . . . . . . . . . . . . . .215
Table 7-30  PASS PLL Control Register 0                                                                     HyperLink Peripheral Timing
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157      Table 7-72  Requirements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .217
Table 7-31  PASS PLL Control Register 1                                                                     HyperLink Peripheral Switching
            Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157      Table 7-73  Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .217
Table 7-32  PASS PLL Timing Requirements . . . . . . . . . . . . . . . 158                      Table 7-74  UART Timing Requirements . . . . . . . . . . . . . . . . . . .219
Table 7-33  EDMA3 Channel Controller Configuration . . . . . 160                                Table 7-75  UART Switching Characteristics. . . . . . . . . . . . . . . .220
Table 7-34  EDMA3 Transfer Controller Configuration . . . . . 161                               Table 7-76  Timing Requirements for TSIP 2x Mode . . . . . . . .221
Table 7-35  EDMA3CC0 Events for C6678 . . . . . . . . . . . . . . . . . 161                     Table 7-77  Timing Requirements for TSIP 1x Mode . . . . . . . .222
Table 7-36  EDMA3CC1 Events for C6678 . . . . . . . . . . . . . . . . . 161                                 EMIF16 Asynchronous Memory Timing
Table 7-37  EDMA3CC2 Events for C6678 . . . . . . . . . . . . . . . . . 163                     Table 7-78  Requirements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .223
Table 7-38  CIC0 Event Inputs (Secondary Interrupts                                             Table 7-79  MACID1 Register Field Descriptions. . . . . . . . . . . .226
            for C66x CorePacs) . . . . . . . . . . . . . . . . . . . . . . . . . . . 170        Table 7-80  MACID2 Register Field Descriptions. . . . . . . . . . . .226
Table 7-39  CIC1 Event Inputs (Secondary Interrupts                                                         CPTS_RFTCLK_SEL Register
            for C66x CorePacs) . . . . . . . . . . . . . . . . . . . . . . . . . . . 174        Table 7-81  Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . .227
Table 7-40  CIC2 Event Inputs (Secondary Events for                                             Table 7-82  MDIO Timing Requirements . . . . . . . . . . . . . . . . . . .228
            EDMA3CC1 and EDMA3CC2). . . . . . . . . . . . . . . . . . 178                       Table 7-83  MDIO Switching Characteristics . . . . . . . . . . . . . . .228
Table 7-41  CIC3 Event Inputs (Secondary Events for                                             Table 7-84  Timer Input Timing Requirements . . . . . . . . . . . . .230
            EDMA3CC0 and HyperLink) . . . . . . . . . . . . . . . . . . . 181                   Table 7-85  Timer Output Switching Characteristics. . . . . . . .230
Table 7-42  CIC0/CIC1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 183        Table 7-86  GPIO Input Timing Requirements. . . . . . . . . . . . . .231
Table 7-43  CIC2 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185  Table 7-87  GPIO Output Switching Characteristics . . . . . . . .231
Table 7-44  CIC3 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187  Table 7-88  DSP Trace Switching Characteristics . . . . . . . . . . .233
Table 7-45  IPC Generation Registers (IPCGRx) . . . . . . . . . . . . 188                       Table 7-89  STM Trace Switching Characteristics . . . . . . . . . .233
Table 7-46  LRESET and NMI Decoding. . . . . . . . . . . . . . . . . . . . 189                  Table 7-90  JTAG Test Port Timing Requirements . . . . . . . . . .234
Table 7-47  NMI and Local Reset Timing Requirements . . . . 190                                 Table 9-1   JTAG Test Port Switching Characteristics . . . . . . .234
Table 7-48  HOUT Switching Characteristics . . . . . . . . . . . . . . 191                                  Thermal Resistance Characteristics for
Table 7-49  MPU Default Configuration . . . . . . . . . . . . . . . . . . . 192                 Table 9-2   CYP (PBGA 841-Pin Package) . . . . . . . . . . . . . . . . . .241
Table 7-50  MPU Memory Regions . . . . . . . . . . . . . . . . . . . . . . . . 192                          Thermal Resistance Characteristics for
Table 7-51  Privilege ID Settings . . . . . . . . . . . . . . . . . . . . . . . . . . 192                   GYP (PBGA 841-Pin Package) . . . . . . . . . . . . . . . . . .241

12 List of Tables                                                                                           Copyright 2014 Texas Instruments Incorporated
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                                               Multicore Fixed and Floating-Point Digital Signal Processor

                                                                                                                           SPRS691E--March 2014

2 Device Overview

2.1 Device Characteristics

Table 2-1 shows the significant features of the device.

Table 2-1           Device Characteristics

                                              Features                                                            TMS320C6678

                    DDR3 Memory Controller (64-bit bus width) [1.5 V I/O]                         1
                    (clock source = DDRREFCLKN|P)

                    EDMA3 (16 independent channels) [DSP/2 clock rate]                            1

                    EDMA3 (64 independent channels) [DSP/3 clock rate]                            2

                    High-speed 1 / 2 / 4 Serial RapidIO Port (4 lanes)                         1

                    PCIe (2 lanes)                                                                1

                    10/100/1000 Ethernet                                                          2

                    Management Data Input/Output (MDIO)                                           1

Peripherals         HyperLink                                                                     1

                    EMIF16                                                                        1

                    TSIP                                                                          2

                    SPI                                                                           1

                    UART                                                                          1

                    I2C                                                                           1

                    64-Bit Timers (configurable) (internal clock source = CPU/6 clock frequency)  Sixteen 64-bit (each configurable as two32-bit
                                                                                                  timers)

                    General-Purpose Input/Output Port (GPIO)                                      16

Accelerators        Packet Accelerator                                                            1

                    Security Accelerator (1)                                                      1

                    Size (Bytes)                                                                  8832KB

On-Chip Memory      Organization                                                                  256KB L1 Program Memory [SRAM/Cache]
                                                                                                  256KB L1 Data Memory [SRAM/Cache]
                                                                                                  4096KB L2 Unified Memory/Cache
                                                                                                  4096KB MSM SRAM
                                                                                                  128KB L3 ROM

C66x CorePac Rev ID CorePac Revision ID Register (address location: 0181 2000h)                   See Section 5.5 ``C66x CorePac Revision''.

JTAG BSDL_ID        JTAGID register (address location: 0262 0018h)                                See Section 3.3.3 ``JTAG ID Register (JTAGID)
                                                                                                  Description''

                                                                                                  1400 (1.4 GHz)

Frequency           MHz                                                                           1250 (1.25 GHz)

                                                                                                  1000 (1.0 GHz)

                                                                                                  0.714 ns (1.4 GHz)

Cycle Time          ns                                                                            0.8 ns (1.25 GHz)

                                                                                                  1 ns (1.0 GHz)

Voltage             Core (V)                                                                      SmartReflex variable supply
Process Technology  I/O (V)                                                                       1.0 V, 1.5 V, and 1.8 V
                    m                                                                             0.040 m

BGA Package         24 mm 24 mm lead-free die bump and solder ball package, or leaded           CYP 841-Pin (lead-free), GYP 841- pin (leaded)
Product Status (2)  Product Preview (PP), Advance Information (AI), or Production Data (PD)       PD

1 The Security Accelerator function is subject to export control and will be enabled only for approved device shipments.

2 PRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production
       processing does not necessarily include testing of all parameters.

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

2.2 DSP Core Description

The C66x Digital Signal Processor (DSP) extends the performance of the C64x+ and C674x DSPs through
enhancements and new features. Many of the new features target increased performance for vector processing. The
C64x+ and C674x DSPs support 2-way SIMD operations for 16-bit data and 4-way SIMD operations for 8-bit data.
On the C66x DSP, the vector processing capability is improved by extending the width of the SIMD instructions.
C66x DSPs can execute instructions that operate on 128-bit vectors. For example the QMPY32 instruction is able to
perform the element-to-element multiplication between two vectors of four 32-bit data each. The C66x DSP also
supports SIMD for floating-point operations. Improved vector processing capability (each instruction can process
multiple data in parallel) combined with the natural instruction level parallelism of C6000 architecture (e.g
execution of up to 8 instructions per cycle) results in a very high level of parallelism that can be exploited by DSP
programmers through the use of TI's optimized C/C++ compiler.

The C66x DSP consists of eight functional units, two register files, and two data paths as shown in Figure 2-1. The
two general-purpose register files (A and B) each contain thirty-two 32-bit registers for a total of 64 registers. The
general-purpose registers can be used for data or can be data address pointers. The data types supported include
packed 8-bit data, packed 16-bit data, 32-bit data, 40-bit data, and 64-bit data. Multiplies also support 128-bit data.
40-bit-long or 64-bit-long values are stored in register pairs, with the 32 LSBs of data placed in an even register and
the remaining 8 or 32 MSBs in the next upper register (which is always an odd-numbered register). 128-bit data
values are stored in register quadruplets, with the 32 LSBs of data placed in a register that is a multiple of 4 and the
remaining 96 MSBs in the next 3 upper registers.

The eight functional units (.M1, .L1, .D1, .S1, .M2, .L2, .D2, and .S2) are each capable of executing one instruction
every clock cycle. The .M functional units perform all multiply operations. The .S and .L units perform a general set
of arithmetic, logical, and branch functions. The .D units primarily load data from memory to the register file and
store results from the register file into memory.

Each C66x .M unit can perform one of the following fixed-point operations each clock cycle: four 32 32 bit
multiplies, sixteen 16 16 bit multiplies, four 16 32 bit multiplies, four 8 8 bit multiplies, four 8 8 bit multiplies
with add operations, and four 16 16 multiplies with add/subtract capabilities. There is also support for Galois field
multiplication for 8-bit and 32-bit data. Many communications algorithms such as FFTs and modems require
complex multiplication. Each C66x .M unit can perform one 16 16 bit complex multiply with or without rounding
capabilities, two 16 16 bit complex multiplies with rounding capability, and a 32 32 bit complex multiply with
rounding capability. The C66x can also perform two 16 16 bit and one 32 32 bit complex multiply instructions
that multiply a complex number with a complex conjugate of another number with rounding capability.
Communication signal processing also requires an extensive use of matrix operations. Each C66x .M unit is capable
of multiplying a [1 2] complex vector by a [2 2] complex matrix per cycle with or without rounding capability.
A version also exists allowing multiplication of the conjugate of a [1 2] vector with a [2 2] complex matrix.

Each C66x .M unit also includes IEEE floating-point multiplication operations from the C674x DSP, which includes
one single-precision multiply each cycle and one double-precision multiply every 4 cycles. There is also a
mixed-precision multiply that allows multiplication of a single-precision value by a double-precision value and an
operation allowing multiplication of two single-precision numbers resulting in a double-precision number. The
C66x DSP improves the performance over the C674x double-precision multiplies by adding a instruction allowing
one double-precision multiply per cycle and also reduces the number of delay slots from 10 down to 4. Each C66x .M
unit can also perform one the following floating-point operations each clock cycle: one, two, or four single-precision
multiplies or a complex single-precision multiply.

The .L and .S units can now support up to 64-bit operands. This allows for new versions of many of the arithmetic,
logical, and data packing instructions to allow for more parallel operations per cycle. Additional instructions were
added yielding performance enhancements of the floating point addition and subtraction instructions, including the
ability to perform one double precision addition or subtraction per cycle. Conversion to/from integer and

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single-precision values can now be done on both .L and .S units on the C66x. Also, by taking advantage of the larger
operands, instructions were also added to double the number of these conversions that can be done. The .L unit also
has additional instructions for logical AND and OR instructions, as well as, 90 degree or 270 degree rotation of
complex numbers (up to two per cycle). Instructions have also been added that allow for the computing the
conjugate of a complex number.

The MFENCE instruction is a new instruction introduced on the C66x DSP. This instruction will create a DSP stall
until the completion of all the DSP-triggered memory transactions, including:

Cache line fills
Writes from L1D to L2 or from the CorePac to MSMC and/or other system endpoints
Victim write backs
Block or global coherence operations
Cache mode changes
Outstanding XMC prefetch requests

This is useful as a simple mechanism for programs to wait for these requests to reach their endpoint. It also provides
ordering guarantees for writes arriving at a single endpoint via multiple paths, multiprocessor algorithms that
depend on ordering, and manual coherence operations.

For more details on the C66x DSP and its enhancements over the C64x+ and C674x architectures, see the following
documents:

C66x DSP CPU and Instruction Set Reference Guide in ``Related Documentation from Texas Instruments'' on
      page 72.

C66x DSP Cache User Guide in ``Related Documentation from Texas Instruments'' on page 72.
C66x DSP CorePac User Guide in ``Related Documentation from Texas Instruments'' on page 72.

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Figure 2-1 shows the DSP core functional units and data paths.

Figure 2-1 DSP Core Data Paths

Note:                                                                                          src1                                                  Register
Default bus width                                                                                                                                      File A
is 64 bits                                                                 .L1
(i.e. a register pair)                                                                                                                             (A0, A1, A2,
                                                                                               src2                                                   ...A31)
                                    ST1                                                         dst
                                                                                                                                                2
                                                                                               src1                                             1

                                                                           .S1  src2                                                                 Register
                                                                                                                                                       File B
                                                                                dst
                                                                                                                                                   (B0, B1, B2,
Data Path A                                                                         src1                                                              ...B31)
                                                                                src1_hi
                                                                           .M1
                                                                                    src2
                                                                                src2_hi

                                                                                    dst2
                                                                                    dst1

                    LD1

                                                                                src1                     32

                    DA1                                                    .D1  dst                                  32

                                         32

                                                                                src2

                                                                                                     32              32

                                                                                src2                             32

                                     DA2                                   .D2  dst                  32
                                                                                                                                        32
                                                                       32
                                                                                                         32
                                      LD2
                                                                                src1                         32
Data Path B
                                                                           .M2      dst1
                                      ST2                                           dst2
                                                                                src2_hi

                                                                                    src2
                                                                                src1_hi

                                                                                    src1

                                                                                dst

                                                                           .S2  src2

                                                                                src1

                                                                                dst

                                                                           .L2  src2

                                                                                src1

                                                                                                                                            32  Control

                                                                                                                                                Register

                                                                                                                                            32

16 Device Overview                                                                                                   Copyright 2014 Texas Instruments Incorporated
                                                                                                                                     Submit Documentation Feedback
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                                                    Multicore Fixed and Floating-Point Digital Signal Processor

                                                                                                                                SPRS691E--March 2014

2.3 Memory Map Summary

Table 2-2 shows the memory map address ranges of the TMS320C6678 device.

Table 2-2  Memory Map Summary (Sheet 1 of 7)

Logical 32-bit Address  Physical 36-bit Address

Start      End          Start                  End  Bytes    Description
                                                    8M       Reserved
00000000   007FFFFF     0 00000000 0 007FFFFF       512K     Local L2 SRAM
                                                    5M+512K  Reserved
00800000   0087FFFF     0 00800000 0 0087FFFF       32K      Local L1P SRAM
                                                    1M-32K   Reserved
00880000   00DFFFFF     0 00880000 0 00DFFFFF       32K      Local L1D SRAM
                                                    9M-32K   Reserved
00E00000   00E07FFF     0 00E00000 0 00E07FFF       4M       C66x CorePac Registers
                                                    1M       Reserved
00E08000   00EFFFFF     0 00E08000 0 00EFFFFF       128      Tracer_MSMC_0
                                                    32K-128  Reserved
00F00000   00F07FFF     0 00F00000 0 00F07FFF       128      Tracer_MSMC_1
                                                    32K-128  Reserved
00F08000   017FFFFF     0 00F08000 0 017FFFFF       128      Tracer_MSMC_2
                                                    32K-128  Reserved
01800000   01BFFFFF     0 01800000 0 01BFFFFF       128      Tracer_MSMC_3
                                                    32K-128  Reserved
01C00000   01CFFFFF     0 01C00000 0 01CFFFFF       128      Tracer_QM_DMA
                                                    32K-128  Reserved
01D00000   01D0007F     0 01D00000 0 01D0007F       128      Tracer_DDR
                                                    32K-128  Reserved
01D00080   01D07FFF     0 01D00080 0 01D07FFF       128      Tracer_SM
                                                    32K-128  Reserved
01D08000   01D0807F     0 01D08000 0 01D0807F       128      Tracer_QM_CFG
                                                    32K-128  Reserved
01D08080   01D0FFFF     0 01D08080 0 01D0FFFF       128      Tracer_CFG
                                                    32K-128  Reserved
01D10000   01D1007F     0 01D10000 0 01D1007F       128      Tracer_L2_0
                                                    32K-128  Reserved
01D10080   01D17FFF     0 01D10080 0 01D17FFF       128      Tracer_L2_1
                                                    32K-128  Reserved
01D18000   01D1807F     0 01D18000 0 01D1807F       128      Tracer_L2_2
                                                    32K-128  Reserved
01D18080   01D1FFFF     0 01D18080 0 01D1FFFF       128      Tracer_L2_3
                                                    32K-128  Reserved
01D20000   01D2007F     0 01D20000 0 01D2007F       128      Tracer_L2_4
                                                    32K-128  Reserved
01D20080   01D27FFF     0 01D20080 0 01D27FFF       128      Tracer_L2_5
                                                    32K-128  Reserved
01D28000   01D2807F     0 01D28000 0 01D2807F       128      Tracer_L2_6

01D28080   01D2FFFF     0 01D28080 0 01D2FFFF

01D30000   01D3007F     0 01D30000 0 01D3007F

01D30080   01D37FFF     0 01D30080 0 01D37FFF

01D38000   01D3807F     0 01D38000 0 01D3807F

01D38080   01D3FFFF     0 01D38080 0 01D3FFFF

01D40000   01D4007F     0 01D40000 0 01D4007F

01D40080   01D47FFF     0 01D40080 0 01D47FFF

01D48000   01D4807F     0 01D48000 0 01D4807F

01D48080   01D4FFFF     0 01D48080 0 01D4FFFF

01D50000   01D5007F     0 01D50000 0 01D5007F

01D50080   01D57FFF     0 01D50080 0 01D57FFF

01D58000   01D5807F     0 01D58000 0 01D5807F

01D58080   01D5FFFF     0 01D58080 0 01D5FFFF

01D60000   01D6007F     0 01D60000 0 01D6007F

01D60080   01D67FFF     0 01D60080 0 01D67FFF

01D68000   01D6807F     0 01D68000 0 01D6807F

01D68080   01D6FFFF     0 01D68080 0 01D6FFFF

01D70000   01D7007F     0 01D70000 0 01D7007F

01D70080   01D77FFF     0 01D70080 0 01D77FFF

01D78000   01D7807F     0 01D78000 0 01D7807F

Copyright 2014 Texas Instruments Incorporated                                        Device Overview 17
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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-2  Memory Map Summary (Sheet 2 of 7)

Logical 32-bit Address  Physical 36-bit Address

Start      End          Start       End          Bytes     Description
                                                 32K-128   Reserved
01D78080   01D7FFFF     0 01D78080 0 01D7FFFF    128       Tracer_L2_7
                                                 512K-128  Reserved
01D80000   01D8007F     0 01D80000 0 01D8007F    256K      Telecom Serial Interface Port (TSIP) 0
                                                 256K      Reserved
01D80080   01DFFFFF     0 01D80080 0 01DFFFFF    256K      Telecom Serial Interface Port (TSIP) 1
                                                 1M +256K  Reserved
01E00000   01E3FFFF     0 01E00000 0 01E3FFFF    1M        Network Coprocessor (Packet Accelerator, Gigabit Ethernet
                                                           Switch Subsystem and Security Accelerator)
01E40000   01E7FFFF     0 01E40000 0 01E7FFFF              Reserved
                                                           Timer0
01E80000   01EBFFFF     0 01E80000 0 01EBFFFF              Reserved
                                                           Timer1
01EC0000   01FFFFFF     0 01EC0000 0 01FFFFFF              Reserved
                                                           Timer2
02000000   020FFFFF     0 02000000 0 020FFFFF              Reserved
                                                           Timer3
02100000   021FFFFF     0 02100000  0 021FFFFF   1M        Reserved
02200000   0220007F     0 02200000  0 0220007F   128       Timer4
02200080   0220FFFF     0 02200080  0 0220FFFF   64K-128   Reserved
02210000   0221007F     0 02210000  0 0221007F   128       Timer5
02210080   0221FFFF     0 02210080  0 0221FFFF   64K-128   Reserved
02220000   0222007F     0 02220000  0 0222007F   128       Timer6
02220080   0222FFFF     0 02220080  0 0222FFFF   64K-128   Reserved
02230000   0223007F     0 02230000  0 0223007F   128       Timer7
02230080   0223FFFF     0 02230080  0 0223FFFF   64K-128   Reserved
02240000   0224007F     0 02240000  0 0224007F   128       Timer8
02240080   0224FFFF     0 02240080  0 0224FFFF   64K-128   Reserved
02250000   0225007F     0 02250000  0 0225007F   128       Timer9
02250080   0225FFFF     0 02250080  0 0225FFFF   64K-128   Reserved
02260000   0226007F     0 02260000  0 0226007F   128       Timer10
02260080   0226FFFF     0 02260080  0 0226FFFF   64K-128   Reserved
02270000   0227007F     0 02270000  0 0227007F   128       Timer11
02270080   0227FFFF     0 02270080  0 0227FFFF   64K-128   Reserved
02280000   0228007F     0 02280000  0 0228007F   128       Timer12
02280080   0228FFFF     0 02280080  0 0228FFFF   64K-128   Reserved
02290000   0229007F     0 02290000  0 0229007F   128       Timer13
02290080   0229FFFF     0 02290080  0 0229FFFF   64K-128   Reserved
022A0000   022A007F     0 022A0000  0 022A007F   128       Timer14
022A0080   022AFFFF     0 022A0080  0 022AFFFF   64K-128   Reserved
022B0000   022B007F     0 022B0000  0 022B007F   128       Timer15
022B0080   022BFFFF     0 022B0080  0 022BFFFF   64K-128   Reserved
022C0000   022C007F     0 022C0000  0 022C007F   128       Reserved
022C0080   022CFFFF     0 022C0080  0 022CFFFF   64K-128
022D0000   022D007F     0 022D0000  0 022D007F   128
022D0080   022DFFFF     0 022D0080  0 022DFFFF   64K-128
022E0000   022E007F     0 022E0000  0 022E007F   128
022E0080   022EFFFF     0 022E0080  0 022EFFFF   64K-128
022F0000   022F007F     0 022F0000  0 022F007F   128
022F0080   022FFFFF     0 022F0080  0 022FFFFF   64K-128
02300000   0230FFFF     0 02300000  0 0230FFFF   64K

18 Device Overview                                           Copyright 2014 Texas Instruments Incorporated
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                                                    Multicore Fixed and Floating-Point Digital Signal Processor

                                                                                                                                SPRS691E--March 2014

Table 2-2  Memory Map Summary (Sheet 3 of 7)

Logical 32-bit Address  Physical 36-bit Address

Start      End          Start                  End  Bytes    Description
                                                    512      PLL Controller
02310000   023101FF     0 02310000 0 023101FF       64K-512  Reserved
                                                    256      GPIO
02310200   0231FFFF     0 02310200 0 0231FFFF       64K-256  Reserved
                                                    1K       SmartReflex
02320000   023200FF     0 02320000 0 023200FF       127K     Reserved
                                                    4K       Power Sleep Controller (PSC)
02320100   0232FFFF     0 02320100 0 0232FFFF       64K-4K   Reserved
                                                    1K       Memory Protection Unit (MPU) 0
02330000   023303FF     0 02330000 0 023303FF       31K      Reserved
                                                    1K       Memory Protection Unit (MPU) 1
02330400   0234FFFF     0 02330400 0 0234FFFF       31K      Reserved
                                                    1K       Memory Protection Unit (MPU) 2
02350000   02350FFF     0 02350000 0 02350FFF       31K      Reserved
                                                    1K       Memory Protection Unit (MPU) 3
02351000   0235FFFF     0 02351000 0 0235FFFF       543K     Reserved
                                                    256K     Debug Subsystem Configuration
02360000   023603FF     0 02360000 0 023603FF       16K      DSP trace formatter 0
                                                    48K      Reserved
02360400   02367FFF     0 02360400 0 02367FFF       16K      DSP trace formatter 1
                                                    48K      Reserved
02368000   023683FF     0 02368000 0 023683FF       16K      DSP trace formatter 2
                                                    48K      Reserved
02368400   0236FFFF     0 02368400 0 0236FFFF       16K      DSP trace formatter 3
                                                    48K      Reserved
02370000   023703FF     0 02370000 0 023703FF       16K      DSP trace formatter 4
                                                    48K      Reserved
02370400   02377FFF     0 02370400 0 02377FFF       16K      DSP trace formatter 5
                                                    48K      Reserved
02378000   023783FF     0 02378000 0 023783FF       16K      DSP trace formatter 6
                                                    48K      Reserved
02378400   023FFFFF     0 02378400 0 023FFFFF       16K      DSP trace formatter 7
                                                    48K      Reserved
02400000   0243FFFF     0 02400000 0 0243FFFF       448K     Reserved
                                                    128      I2C data & control
02440000   02443FFF     0 02440000 0 02443FFF       64K-128  Reserved
                                                    64       UART
02444000   0244FFFF     0 02444000 0 0244FFFF       64K-64   Reserved
                                                    704K     Reserved
02450000   02453FFF     0 02450000 0 02453FFF       8K       Chip Interrupt Controller (CIC) 0
                                                    8K       Reserved
02454000   0245FFFF     0 02454000 0 0245FFFF       8K       Chip Interrupt Controller (CIC) 1
                                                    8K       Reserved
02460000   02463FFF     0 02460000 0 02463FFF

02464000   0246FFFF     0 02464000 0 0246FFFF

02470000   02473FFF     0 02470000 0 02473FFF

02474000   0247FFFF     0 02474000 0 0247FFFF

02480000   02483FFF     0 02480000 0 02483FFF

02484000   0248FFFF     0 02484000 0 0248FFFF

02490000   02493FFF     0 02490000 0 02493FFF

02494000   0249FFFF     0 02494000 0 0249FFFF

024A0000   024A3FFF     0 024A0000 0 024A3FFF

024A4000   024AFFFF     0 024A4000 0 024AFFFF

024B0000   024B3FFF     0 024B0000 0 024B3FFF

024B4000   024BFFFF     0 024B4000 0 024BFFFF

024C0000   0252FFFF     0 024C0000 0 0252FFFF

02530000   0253007F     0 02530000 0 0253007F

02530080   0253FFFF     0 02530080 0 0253FFFF

02540000   0254003F     0 02540000 0 0254003F

02540400   0254FFFF     0 02540400 0 0254FFFF

02550000   025FFFFF     0 02550000 0 025FFFFF

02600000   02601FFF     0 02600000 0 02601FFF

02602000   02603FFF     0 02602000 0 02603FFF

02604000   02605FFF     0 02604000 0 02605FFF

02606000   02607FFF     0 02606000 0 02607FFF

Copyright 2014 Texas Instruments Incorporated                                                   Device Overview 19
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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-2  Memory Map Summary (Sheet 4 of 7)

Logical 32-bit Address  Physical 36-bit Address

Start      End          Start  End               Bytes   Description
                                                 8K      Chip Interrupt Controller (CIC) 2
02608000   02609FFF     0 02608000 0 02609FFF    8K      Reserved
                                                 8K      Chip Interrupt Controller (CIC) 3
0260A000   0260BFFF     0 0260A000 0 0260BFFF    72K     Reserved
                                                 2K      Chip-Level Registers
0260C000   0260DFFF     0 0260C000 0 0260DFFF    126K    Reserved
                                                 2K      Semaphore
0260E000   0261FFFF     0 0260E000 0 0261FFFF    64K-2K  Reserved
                                                 704K    Reserved
02620000   026207FF     0 02620000 0 026207FF    32K     EDMA3 Channel Controller (EDMA3CC) 0
                                                 96K     Reserved
02620800   0263FFFF     0 02620800 0 0263FFFF    32K     EDMA3 Channel Controller (EDMA3CC) 1
                                                 96K     Reserved
02640000   026407FF     0 02640000 0 026407FF    32K     EDMA3 Channel Controller (EDMA3CC) 2
                                                 96K     Reserved
02640800   0264FFFF     0 02640800 0 0264FFFF    1K      EDMA3CC0 Transfer Controller (EDMA3TC) 0
                                                 31K     Reserved
02650000   026FFFFF     0 02650000 0 026FFFFF    1K      EDMA3CC0 Transfer Controller (EDMA3TC) 1
                                                 31K     Reserved
02700000   02707FFF     0 02700000 0 02707FFF    1K      EDMA3CC1 Transfer Controller (EDMA3TC) 0
                                                 31K     Reserved
02708000   0271FFFF     0 02708000 0 0271FFFF    1K      EDMA3CC1 Transfer Controller (EDMA3TC) 1
                                                 31K     Reserved
02720000   02727FFF     0 02720000 0 02727FFF    1K      EDMA3CC1 Transfer Controller (EDMA3TC) 2
                                                 31K     Reserved
02728000   0273FFFF     0 02728000 0 0273FFFF    1K      EDMA3CC1 Transfer Controller (EDMA3TC) 3
                                                 31K     Reserved
02740000   02747FFF     0 02740000 0 02747FFF    1K      EDMA3PCC2 Transfer Controller (EDMA3TC) 0
                                                 31K     Reserved
02748000   0275FFFF     0 02748000 0 0275FFFF    1K      EDMA3CC2 Transfer Controller (EDMA3TC) 1
                                                 31K     Reserved
02760000   027603FF     0 02760000 0 027603FF    1K      EDMA3CC2 Transfer Controller (EDMA3TC) 2
                                                 31K     Reserved
02760400   02767FFF     0 02760400 0 02767FFF    1K      EDMA3CC2 Transfer Controller (EDMA3TC) 3
                                                 31K     Reserved
02768000   027683FF     0 02768000 0 027683FF    128K    Reserved
                                                 4K      TI embedded trace buffer (TETB) - CorePac0
02768400   0276FFFF     0 02768400 0 0276FFFF    60K     Reserved
                                                 4K      TI embedded trace buffer (TETB) - CorePac1
02770000   027703FF     0 02770000 0 027703FF    60K     Reserved
                                                 4K      TI embedded trace buffer (TETB) - CorePac2
02770400   02777FFF     0 02770400 0 02777FFF    60K     Reserved
                                                 4K      TI embedded trace buffer (TETB) - CorePac3
02778000   027783FF     0 02778000 0 027783FF

02778400   0277FFFF     0 02778400 0 0277FFFF

02780000   027803FF     0 02780000 0 027803FF

02780400   02787FFF     0 02780400 0 02787FFF

02788000   027883FF     0 02788000 0 027883FF

02788400   0278FFFF     0 02788400 0 0278FFFF

02790000   027903FF     0 02790000 0 027903FF

02790400   02797FFF     0 02790400 0 02797FFF

02798000   027983FF     0 02798000 0 027983FF

02798400   0279FFFF     0 02798400 0 0279FFFF

027A0000   027A03FF     0 027A0000 0 027A03FF

027A0400   027A7FFF     0 027A0400 0 027A7FFF

027A8000   027A83FF     0 027A8000 0 027A83FF

027A8400   027AFFFF     0 027A8400 0 027AFFFF

027B0000   027CFFFF     0 027B0000 0 027CFFFF

027D0000   027D0FFF     0 027D0000 0 027D0FFF

027D1000   027DFFFF     0 027D1000 0 027DFFFF

027E0000   027E0FFF     0 027E0000 0 027E0FFF

027E1000   027EFFFF     0 027E1000 0 027EFFFF

027F0000   027F0FFF     0 027F0000 0 027F0FFF

027F1000   027FFFFF     0 027F1000 0 027FFFFF

02800000   02800FFF     0 02800000 0 02800FFF

20 Device Overview                                           Copyright 2014 Texas Instruments Incorporated
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                                                    Multicore Fixed and Floating-Point Digital Signal Processor

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Table 2-2  Memory Map Summary (Sheet 5 of 7)

Logical 32-bit Address  Physical 36-bit Address

Start      End          Start                  End  Bytes    Description
                                                    60K      Reserved
02801000   0280FFFF     0 02801000 0 0280FFFF       4K       TI embedded trace buffer (TETB) - CorePac4
                                                    60K      Reserved
02810000   02810FFF     0 02810000 0 02810FFF       4K       TI embedded trace buffer (TETB) - CorePac5
                                                    60K      Reserved
02811000   0281FFFF     0 02811000 0 0281FFFF       4K       TI embedded trace buffer (TETB) - CorePac6
                                                    60K      Reserved
02820000   02820FFF     0 02820000 0 02820FFF       4K       TI embedded trace buffer (TETB) - CorePac7
                                                    60K      Reserved
02821000   0282FFFF     0 02821000 0 0282FFFF       32K      TI embedded trace buffer (TETB) -- system
                                                    32K      Reserved
02830000   02830FFF     0 02830000 0 02830FFF       640K     Reserved
                                                    132K     Serial RapidIO (SRIO) configuration
02831000   0283FFFF     0 02831000 0 0283FFFF       1M-132K  Reserved
                                                    2M       Queue manager subsystem configuration
02840000   02840FFF     0 02840000 0 02840FFF       84M      Reserved
                                                    64K      Extended memory controller (XMC) configuration
02841000   0284FFFF     0 02841000 0 0284FFFF       60M-64K  Reserved
                                                    1M       Multicore shared memory controller (MSMC) config
02850000   02857FFF     0 02850000 0 02857FFF       3M       Reserved
                                                    4M       Multicore shared memory (MSM)
02858000   0285FFFF     0 02858000 0 0285FFFF       68 M     Reserved
                                                    512K     CorePac0 L2 SRAM
02860000   028FFFFF     0 02860000 0 028FFFFF       512K     Reserved
                                                    5M       Reserved
02900000   02920FFF     0 02900000 0 02920FFF       32K      CorePac0 L1P SRAM
                                                    1M-32K   Reserved
02921000   029FFFFF     0 02921000 0 029FFFFF       32K      CorePac0 L1D SRAM
                                                    9M-32K   Reserved
02A00000   02BFFFFF     0 02A00000 0 02BFFFFF       512K     CorePac1 L2 SRAM
                                                    512K     Reserved
02C00000   07FFFFFF     0 02C00000 0 07FFFFFF       5M       Reserved
                                                    32K      CorePac1 L1P SRAM
08000000   0800FFFF     0 08000000 0 0800FFFF       1M-32K   Reserved
                                                    32K      CorePac1 L1D SRAM
08010000   0BBFFFFF     0 08010000 0 0BBFFFFF       9M-32K   Reserved
                                                    512K     CorePac2 L2 SRAM
0BC00000   0BCFFFFF     0 0BC00000 0 0BCFFFFF       512K     Reserved
                                                    5M       Reserved
0BD00000   0BFFFFFF     0 0BD00000 0 0BFFFFFF       32K      CorePac2 L1P SRAM
                                                    1M-32K   Reserved
0C000000   0C3FFFFF     0 0C000000 0 0C3FFFFF       32K      CorePac2 L1D SRAM
                                                    9M-32K   Reserved
0C400000   107FFFFF     0 0C400000 0 107FFFFF

10800000   1087FFFF     0 10800000 0 1087FFFF

10880000   108FFFFF     0 10880000 0 108FFFFF

10900000   10DFFFFF     0 10900000 0 10DFFFFF

10E00000   10E07FFF     0 10E00000 0 10E07FFF

10E08000   10EFFFFF     0 10E08000 0 10EFFFFF

10F00000   10F07FFF     0 10F00000 0 10F07FFF

10F08000   117FFFFF     0 10F08000 0 117FFFFF

11800000   1187FFFF     0 11800000 0 1187FFFF

11880000   118FFFFF     0 11880000 0 118FFFFF

11900000   11DFFFFF     0 11900000 0 11DFFFFF

11E00000   11E07FFF     0 11E00000 0 11E07FFF

11E08000   11EFFFFF     0 11E08000 0 11EFFFFF

11F00000   11F07FFF     0 11F00000 0 11F07FFF

11F08000   127FFFFF     0 11F08000 0 127FFFFF

12800000   1287FFFF     0 12800000 0 1287FFFF

12880000   128FFFFF     0 12880000 0 128FFFFF

12900000   12DFFFFF     0 12900000 0 12DFFFFF

12E00000   12E07FFF     0 12E00000 0 12E07FFF

12E08000   12EFFFFF     0 12E08000 0 12EFFFFF

12F00000   12F07FFF     0 12F00000 0 12F07FFF

12F08000   137FFFFF     0 12F08000 0 137FFFFF

Copyright 2014 Texas Instruments Incorporated                Device Overview 21
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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-2  Memory Map Summary (Sheet 6 of 7)

Logical 32-bit Address  Physical 36-bit Address

Start      End          Start  End               Bytes      Description
                                                 512K       CorePac3 L2 SRAM
13800000   1387FFFF     0 13800000 0 1387FFFF    512K       Reserved
                                                 5M         Reserved
13880000   138FFFFF     0 13880000 0 138FFFFF    32K        CorePac3 L1P SRAM
                                                 1M-32K     Reserved
13900000   13DFFFFF     0 13900000 0 13DFFFFF    32K        CorePac3 L1D SRAM
                                                 9M-32K     Reserved
13E00000   13E07FFF     0 13E00000 0 13E07FFF    512K       CorePac4 L2 SRAM
                                                 512K       Reserved
13E08000   13EFFFFF     0 13E08000 0 13EFFFFF    5M         Reserved
                                                 32K        CorePac4 L1P SRAM
13F00000   13F07FFF     0 13F00000 0 13F07FFF    1M-32K     Reserved
                                                 32K        CorePac4 L1D SRAM
13F08000   147FFFFF     0 13F08000 0 147FFFFF    9M-32K     Reserved
                                                 512K       CorePac5 L2 SRAM
14800000   1487FFFF     0 14800000 0 1487FFFF    512K       Reserved
                                                 5M         Reserved
14880000   148FFFFF     0 14880000 0 148FFFFF    32K        CorePac5 L1P SRAM
                                                 1M-32K     Reserved
14900000   14DFFFFF     0 14900000 0 14DFFFFF    32K        CorePac5 L1D SRAM
                                                 9M-32K     Reserved
14E00000   14E07FFF     0 14E00000 0 14E07FFF    512K       CorePac6 L2 SRAM
                                                 512K       Reserved
14E08000   14EFFFFF     0 14E08000 0 14EFFFFF    5M         Reserved
                                                 32K        CorePac6 L1P SRAM
14F00000   14F07FFF     0 14F00000 0 14F07FFF    1M-32K     Reserved
                                                 32K        CorePac6 L1D SRAM
14F08000   157FFFFF     0 14F08000 0 157FFFFF    9M-32K     Reserved
                                                 512K       CorePac7 L2 SRAM
15800000   1587FFFF     0 15800000 0 1587FFFF    512K       Reserved
                                                 5M         Reserved
15880000   158FFFFF     0 15880000 0 158FFFFF    32K        CorePac7 L1P SRAM
                                                 1M-32K     Reserved
15900000   15DFFFFF     0 15900000 0 15DFFFFF    32K        CorePac7 L2 SRAM
                                                 129M-32K   Reserved
15E00000   15E07FFF     0 15E00000 0 15E07FFF    1M         System trace manager (STM) configuration
                                                 10M        Reserved
15E08000   15EFFFFF     0 15E08000 0 15EFFFFF    128K       Boot ROM
                                                 832K       Reserved
15F00000   15F07FFF     0 15F00000 0 15F07FFF    512        SPI
                                                 64K-512    Reserved
15F08000   167FFFFF     0 15F08000 0 167FFFFF    256        EMIF16 config
                                                 12M - 256  Reserved
16800000   1687FFFF     0 16800000 0 1687FFFF

16880000   168FFFFF     0 16880000 0 168FFFFF

16900000   16DFFFFF     0 16900000 0 16DFFFFF

16E00000   16E07FFF     0 16E00000 0 16E07FFF

16E08000   16EFFFFF     0 16E08000 0 16EFFFFF

16F00000   16F07FFF     0 16F00000 0 16F07FFF

16F08000   177FFFFF     0 16F08000 0 177FFFFF

17800000   1787FFFF     0 17800000 0 1787FFFF

17880000   178FFFFF     0 17880000 0 178FFFFF

17900000   17DFFFFF     0 17900000 0 17DFFFFF

17E00000   17E07FFF     0 17E00000 0 17E07FFF

17E08000   17EFFFFF     0 17E08000 0 17EFFFFF

17F00000   17F07FFF     0 17F00000 0 17F07FFF

17F08000   1FFFFFFF     0 17F08000 0 1FFFFFFF

20000000   200FFFFF     0 20000000 0 200FFFFF

20100000   20AFFFFF     0 20100000 0 20AFFFFF

20B00000   20B1FFFF     0 20B00000 0 20B1FFFF

20B20000   20BEFFFF     0 20B20000 0 20BEFFFF

20BF0000   20BF01FF     0 20BF0000 0 20BF01FF

20BF0200   20BFFFFF     0 20BF0200 0 20BFFFFF

20C00000   20C000FF     0 20C00000 0 20C000FF

20C00100   20FFFFFF     0 20C00100 0 20FFFFFF

22 Device Overview                                           Copyright 2014 Texas Instruments Incorporated
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                                                    Multicore Fixed and Floating-Point Digital Signal Processor

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Table 2-2         Memory Map Summary (Sheet 7 of 7)

Logical 32-bit Address  Physical 36-bit Address

Start      End          Start                  End         Bytes     Description

21000000   210001FF     1 00000000 1 000001FF 512                    DDR3 EMIF configuration

21000200   213FFFFF     0 21000200 0 213FFFFF 4M-512                 Reserved

21400000   214000FF     0 21400000 0 214000FF 256                    HyperLink config

21400100   217FFFFF     0 21400100 0 217FFFFF 4M-256                 Reserved

21800000   21807FFF     0 21800000 0 21807FFF 32K                    PCIe config

21808000   33FFFFFF     0 21808000 0 33FFFFFF              296M-32K  Reserved

34000000   341FFFFF     0 34000000 0 341FFFFF 2M                     Queue manager subsystem data

34200000   3FFFFFFF     0 34200000 0 3FFFFFFF 190M                   Reserved

40000000   4FFFFFFF     0 40000000 0 4FFFFFFF 256M                   HyperLink data

50000000   5FFFFFFF     0 50000000 0 5FFFFFFF 256M                   Reserved

60000000   6FFFFFFF     0 60000000             0 6FFFFFFF  256M      PCIe data
                        0 70000000             0 73FFFFFF  64M       EMIF16 CE0 data space, supports NAND, NOR or SRAM memory (1)
70000000   73FFFFFF     0 74000000             0 77FFFFFF  64M       EMIF16 CE1 data space, supports NAND, NOR or SRAM memory(1)
                        0 78000000             0 7BFFFFFF  64M       EMIF16 CE2 data space, supports NAND, NOR or SRAM memory(1)
74000000   77FFFFFF     0 7C000000             0 7FFFFFFF  64M       EMIF16 CE3 data space, supports NAND, NOR or SRAM memory(1)
                        8 00000000             8 7FFFFFFF  2G        DDR3 EMIF data (2)
78000000   7BFFFFFF

7C000000   7FFFFFFF

80000000   FFFFFFFF

End of Table 2-2

1 32MB per chip select for 16-bit NOR and SRAM. 16MB per chip select for 8-bit NOR and SRAM. The 32MB and 16MB size restrictions do not apply to NAND.

2 The memory map shows only the default MPAX configuration of DDR3 memory space. For the extended DDR3 memory space access (up to 8GB), see the MPAX configuration
       details in C66x CorePac User Guide and Multicore Shared Memory Controller (MSMC) for KeyStone Devices User Guide in ``Related Documentation from Texas Instruments'' on
       page 72.

2.4 Boot Sequence

The boot sequence is a process by which the DSP's internal memory is loaded with program and data sections. The
DSP's internal registers are programmed with predetermined values. The boot sequence is started automatically
after each power-on reset, warm reset, and system reset. A local reset to an individual C66x CorePac should not affect
the state of the hardware boot controller on the device. For more details on the initiators of the resets, see section
7.5 ``Reset Controller'' on page 133. The bootloader uses a section of the L2 SRAM (start address 0x0087 2DC0 and
end address 0x0087 FFFF) during initial booting of the device. For more details on the type of configurations stored
in this reserved L2 section see Table 2-3.

Table 2-3         Bootloader section in L2 SRAM (Sheet 1 of 2)

Start Address (Hex)     Size (Hex Bytes)            Description
0x00872DC0              0x40                         ROM boot version string (Unreserved)
0x00872E00              0x400                        Boot code stack
0x00873200              0xE0                         Boot log
0x008732E0              0x20                         Boot progress register stack (copies of boot program on mode change)
0x00873300              0x100                        Boot Internal Stats
0x00873400              0x20                         Boot table arguments
0x00873420              0xE0                         ROM boot FAR data
0x00873500              0x100                        DDR configuration table
0x00873600              0x80                         RAM table
0x00873680              0x80                         Boot parameter table
0x00873700              0x4900                       Clear text packet scratch
0x00878000              0x7F80                       Ethernet/SRIO packet/message/descriptor memory

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Table 2-3  Bootloader section in L2 SRAM (Sheet 2 of 2)

Start Address (Hex)      Size (Hex Bytes)     Description
0x0087FF80               0x40                  Small stack
0x0087FFC0               0x3C                  Not used
0x0087FFFC               0x4                   Boot magic address
End of Table 2-3

The C6678 supports several boot processes that begins execution at the ROM base address, which contains the
bootloader code necessary to support various device boot modes. The boot processes are software-driven and use
the BOOTMODE[12:0] device configuration inputs to determine the software configuration that must be
completed. For more details on Boot Sequence see the DSP Bootloader for KeyStone Devices User Guide in ``Related
Documentation from Texas Instruments'' on page 72.

2.5 Boot Modes Supported and PLL Settings

The device supports several boot processes, which leverage the internal boot ROM. Most boot processes are software
driven, using the BOOTMODE[3:0] device configuration inputs to determine the software configuration that must
be completed. From a hardware perspective, there are two possible boot modes:

Public ROM Boot - C66x CorePac0 is released from reset and begins executing from the L3 ROM base
      address. After performing the boot process (e.g., from I2C ROM, Ethernet, or RapidIO), C66x CorePac0 then
      begins execution from the provided boot entry point. Other C66x CorePacs are released from reset and begin
      executing an IDLE from the L3 ROM. They are then released from IDLE based on interrupts generated by
      C66x CorePac0. See the DSP Bootloader for KeyStone Devices User Guide in ``Related Documentation from
      Texas Instruments'' on page 72 for more details.

Secure ROM Boot - On secure devices, the C66x CorePac0 is released from reset and begin executing from
      secure ROM. Software in the secure ROM will free up internal RAM pages, after which C66x CorePac0
      initiates the boot process. The C66x CorePac0 performs any authentication and decryption required on the
      bootloaded image prior to beginning execution.

The boot process performed by the C66x CorePac0 in public ROM boot and secure ROM boot are determined by
the BOOTMODE[12:0] value in the DEVSTAT register. The C66x CorePac0 reads this value, and then executes the
associated boot process in software. Figure 2-2 shows the bits associated with BOOTMODE[12:0].

Figure 2-2 Boot Mode Pin Decoding

                                                 Boot Mode Pins

12         11        10        9           8  7          6             5  4  3  2  1            0

PLL Mult I2C /SPI Ext Dev Cfg                    Device Configuration              Boot Device

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2.5.1 Boot Device Field

The Boot Device field BOOTMODE[2:0] defines the boot device that is chosen. Table 2-4 shows the supported boot
modes.

Table 2-4         Boot Mode Pins: Boot Device Values

Bit  Field             Description

2-0 Boot Device        Device boot mode
                        0 = EMIF16 / No Boot
                        1 = Serial Rapid I/O
                        2 = Ethernet (SGMII) (PASS PLL configuration assumes input rate same as CORECLK(P|N); BOOTMODE[12:10] values drive

                           the PASS PLL configuration during boot)
                        3 = Ethernet (SGMII) (PASS PLL configuration assumes input rate same as SRIOSGMIICLK(P|N); BOOTMODE[9:8] values

                           drive the PASS PLL configuration during boot)
                        4 = PCIe
                        5 = I2C
                        6 = SPI
                        7 = HyperLink

End of Table 2-4

Internally, these boot modes are translated by RBL into the extended boot mode value that is used in the boot
parameter table. Table 2-5 shows the details of extended boot mode values.

Table 2-5         Extended Boot Modes

Boot Type                                      Extended Boot Mode Value (Decimal)
Ethernet Boot Mode                             10
SRIO Boot Mode                                 20
PCIe Boot Mode                                 30
I2C Master Boot Mode                           40
I2C Passive Boot Mode                          41
SPI Boot Mode                                  50
HyperLink Boot Mode                            60
EMIF 16 Boot Mode                              70
Sleep Boot Mode                                100

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2.5.2 Device Configuration Field

The device configuration fields BOOTMODE[9:3] are used to configure the boot peripheral and, therefore, the bit
definitions depend on the boot mode

2.5.2.1 No Boot/ EMIF16 Boot Device Configuration

Figure 2-3        No Boot/ EMIF16 Configuration Fields

             9              8             7                  6                         5                 4                3
                                                         Reserved                                                     Reserved
                  Reserved                Wait Enable                                          Sub-Mode

Table 2-6         No Boot / EMIF16 Configuration Field Descriptions

Bit Field                   Description

9-8 Reserved                Reserved

7    Wait Enable            Extended Wait mode for EMIF16.
                             0 = Wait enable disabled (EMIF16 sub mode)
6    Reserved                1 = Wait enable enabled (EMIF16 sub mode)

5-4 Sub-Mode                Reserved

3    Reserved               Sub mode selection.
                             0 = No boot
                             1 = EMIF16 boot
                             2 -3 = Reserved

                            Reserved

End of Table 2-6

2.5.2.2 Serial Rapid I/O Boot Device Configuration

The device ID is always set to 0xff (8-bit node IDs) or 0xffff (16 bit node IDs) at power-on reset.

Figure 2-4 Serial Rapid I/O Device Configuration Fields

     9                      8             7                              6             5                 4            3

     Lane Setup                Data Rate                                    Ref Clock                       Reserved

Table 2-7         Serial Rapid I/O Configuration Field Descriptions

Bit        Field               Description

9          Lane Setup          SRIO port and lane configuration
                                0 = Port Configured as 4 ports each 1 lane wide (4 -1 ports)
8-7        Data Rate            1 = Port Configured as 2 ports 2 lanes wide (2 2 ports)

6-5        Ref Clock           SRIO data rate configuration
                                0 = 1.25 GBaud
4-3        Reserved             1 = 2.5 GBaud
                                2 = 3.125 GBaud
                                3 = 5.0 GBaud

                               SRIO reference clock configuration
                                0 = 156.25 MHz
                                1 = 250 MHz
                                2 = 312.5 MHz
                                3 = Reserved

                               Reserved

End of Table 2-7

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In SRIO boot mode, the message mode will be enabled by default. If use of the memory reserved for received
messages is required and reception of messages cannot be prevented, the master can disable the message mode by
writing to the boot table and generating a boot restart.

2.5.2.3 Ethernet (SGMII) Boot Device Configuration

Figure 2-5 Ethernet (SGMII) Device Configuration Fields

     9                        8                7                  6                        5       4                                     3

           SerDes Clock Mult                      Ext connection                                   Device ID

Table 2-8         Ethernet (SGMII) Configuration Field Descriptions

Bit  Field                       Description

9-8 SerDes Clock Mult SGMII SerDes input clock. The output frequency of the PLL must be 1.25 GBs.
                                          0 = 8 for input clock of 156.25 MHz
                                          1 = 5 for input clock of 250 MHz
                                          2 = 4 for input clock of 312.5 MHz
                                          3 = Reserved

7-6 Ext connection               External connection mode
                                  0 = MAC to MAC connection, master with auto negotiation
                                  1 = MAC to MAC connection, slave, and MAC to PHY
                                  2 = MAC to MAC, forced link
                                  3 = MAC to fiber connection

5-3 Device ID                    This value can range from 0 to 7 is used in the device ID field of the Ethernet-ready frame.
End of Table 2-8

     Note--Both of the SGMII ports have been initialized for boot. The device can boot through either of the
     ports. If only one SGMII port is used, then the other port will time out before the boot process completes.

2.5.2.4 PCI Boot Device Configuration

Extra device configuration is provided by the PCI bits in the DEVSTAT register.

Figure 2-6 PCI Device Configuration Fields

     9                        8                7                  6                        5       4                                     3

     Reserved                                     BAR Config                                                                   Reserved

Table 2-9         PCI Device Configuration Field Descriptions

Bit        Field                 Description
                                 Reserved
9          Reserved              PCIe BAR registers configuration
                                 This value can range from 0 to 0xf. See Table 2-10.
8-5        BAR Config            Reserved

4-3        Reserved

End of Table 2-9

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Table 2-10 BAR Config / PCIe Window Sizes

                                             32-Bit Address Translation                    64-Bit Address Translation

BAR cfg     BAR0          BAR1         BAR2        BAR3       BAR4          BAR5           BAR2/3                        BAR4/5
0b0000      PCIe MMRs     32           32
0b0001                    16           16          32         32
0b0010                    16           32
0b0011                    32           32          32         64
0b0100                    16           16
0b0101                    16           32          32         64
0b0110                    32           32
0b0111                    32           32          32         64
0b1000                    64           64
0b1001                    4            128         64         64
0b1010                    4            128
0b1011                    4            128         64         64

                                                   64         64            Clone of BAR4

                                                   64         128

                                                   128        256

                                                   128        128

                                                   128        256

                                                   256        256

0b1100                                                                                     256                           256
0b1101                                                                                     512                           512
0b1110                                                                                     1024                          1024
0b1111                                                                                     2048                          2048
End of Table 2-10

2.5.2.5 I2C Boot Device Configuration

2.5.2.5.1 I2C Master Mode

In master mode, the I2C device configuration uses ten bits of device configuration instead of seven as used in other
boot modes. In this mode, the device will make the initial read of the I2C EEPROM while the PLL is in bypass mode.
The initial read will contain the desired clock multiplier, which will be set up prior to any subsequent reads.

Figure 2-7   I2C Master Mode Device Configuration Bit Fields

12                 11     10           9           8          7          6         5                                  4          3

Reserved           Speed  Address            Mode                                  Parameter Index

Table 2-11 I2C Master Mode Device Configuration Field Descriptions (Sheet 1 of 2)

Bit Field                 Description
12 Reserved
11 Speed                  Reserved

10 Address                I2C data rate configuration
                           0 = I2C slow mode. Initial data rate is CORECLK/5000 until PLLs and clocks are programmed
                           1 = I2C fast mode. Initial data rate is CORECLK/250 until PLLs and clocks are programmed

                          I2C bus address configuration
                           0 = Boot from I2C EEPROM at I2C bus address 0x50
                           1 = Boot from I2C EEPROM at I2C bus address 0x51

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Table 2-11 I2C Master Mode Device Configuration Field Descriptions (Sheet 2 of 2)

Bit Field                      Description
9-8 Mode
                               I2C operation mode
                                0 = Master mode
                                3 = Passive mode (see section 2.5.2.5.2 ``I2C Passive Mode'')

                                Others = Reserved

7-3 Parameter Table Index Specifies which parameter table is loaded from I2C EEPROM. The boot ROM reads the parameter table (each table is
                                         0x80 bytes) from the I2C EEPROM starting at I2C address (0x80 * parameter index).

                               This value can range from 0 to 31.

End of Table 2-11

2.5.2.5.2 I2C Passive Mode

In passive mode, the device does not drive the clock, but simply acks data received on the specified address.

Figure 2-8        I2C Passive Mode Device Configuration Bit Fields

       9                    8                  7                      6                        5        4                   3

                  Mode                               Receive I2C Address                                   Reserved

Table 2-12 I2C Passive Mode Device Configuration Field Descriptions

Bit Field                      Description
9-8 Mode
                               I2C operation mode
7-5 Receive I2C Address         0 = Master mode (see section 2.5.2.5.1 ``I2C Master Mode'')
                                3 = Passive mode
4-3 Reserved                    Others = Reserved
End of Table 2-12
                               I2C bus address configuration
                                0 - 7h= The I2C Bus address the device will listen to for data
                               The actual value on the bus is 0x19 plus the value in bits [7:5]. For Ex. if bits[7:5] = 0 then the device will listen to I2C
                               bus address 0x19.

                               Reserved

2.5.2.6 SPI Boot Device Configuration

In SPI boot mode, the SPI device configuration uses ten bits of device configuration instead of seven as used in other
boot modes.

Figure 2-9 SPI Device Configuration Bit Fields

12                 11          10              9                   8               7              6  5     4                   3

            Mode               4, 5 Pin  Addr Width                   Chip Select                    Parameter Table Index

Table 2-13 SPI Device Configuration Field Descriptions (Sheet 1 of 2)

Bit    Field                   Description
12-11  Mode
                               Clk Pol / Phase
                                0 = Data is output on the rising edge of SPICLK. Input data is latched on the falling edge.
                                1 = Data is output one half-cycle before the first rising edge of SPICLK and on subsequent falling edges. Input data

                                   is latched on the rising edge of SPICLK.
                                2 = Data is output on the falling edge of SPICLK. Input data is latched on the rising edge.
                                3 = Data is output one half-cycle before the first falling edge of SPICLK and on subsequent rising edges. Input data

                                   is latched on the falling edge of SPICLK.

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Table 2-13 SPI Device Configuration Field Descriptions (Sheet 2 of 2)

Bit  Field             Description

10   4, 5 Pin          SPI operation mode configuration
                        0 = 4-pin mode used
                        1 = 5-pin mode used

9    Addr Width        SPI address width configuration
                        0 = 16-bit address values are used
                        1 = 24-bit address values are used

8-7  Chip Select       The chip select field value
                        00b = CS0 and CS1 are both active (not used)
                        01b = CS1 is active
                        10b = CS0 is active
                        11b = None is active

6-3  Parameter Table Index Specifies which parameter table is loaded from SPI. The boot ROM reads the parameter table (each table is 0x80

                       bytes) from the SPI starting at SPI address (0x80 * parameter index).

                       The value can range from 0 to 15.

End of Table 2-13

2.5.2.7 HyperLink Boot Device Configuration

Figure 2-10 HyperLink Boot Device Configuration Fields

     9              8               7                        6                   5            4            3

     Reserved          Data Rate                                      Ref Clock                  Reserved

Table 2-14 HyperLink Boot Device Configuration Field Descriptions

Bit Field           Description

9    Reserved       Reserved

8-7 Data Rate       HyperLink data rate configuration
                     0 = 1.25 GBaud
6-5 Ref Clocks       1 = 3.125 GBaud
                     2 = 6.25 GBaud
4-3 Reserved         3 = Reserved
End of Table 2-14
                    HyperLink reference clock configuration
                     0 = 156.25 MHz
                     1 = 250 MHz
                     2 = 312.5 MHz
                     3 = Reserved

                    Reserved

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2.5.3 Boot Parameter Table

The ROM Bootloader (RBL) uses a set of tables to carry out the boot process. The boot parameter table is the
most common format the RBL employs to determine the boot flow. These boot parameter tables have certain
parameters common across all the boot modes, while the rest of the parameters are unique to the boot modes. The
common entries in the boot parameter table are shown in the table below:

Table 2-15 Boot Parameter Table Common Parameters

Byte    Name         Description
Offset  Length       The length of the table, including the length field, in bytes.
0       Checksum     The 16 bits ones complement of the ones complement of the entire table. A value of 0 will disable checksum verification
2                    of the table by the boot ROM.
                     Internal values used by RBL for different boot modes.
4       Boot Mode    Identifies the device port number to boot from, if applicable
                     PLL configuration, MSW
6       Port Num     PLL configuration, LSW

8       SW PLL, MSW

10      SW PLL, LSW

End of Table 2-15

2.5.3.1 EMIF16 Boot Parameter Table

Table 2-16 EMIF16 Boot Mode Parameter Table

Byte    Name                Description                                                        Configured Through Boot
Offset  Options             Option for EMIF16 boot (currently none)                            Configuration Pins
12      Type                Boot only from NOR flash is supported for C6678                    -
14      Branch Address MSW  Most significant bit for Branch address (depends on chip select)   -
16      Branch Address LSW  Least significant bit for Branch address (depends on chip select)  -
18      Chip Select         Chip Select for the NOR flash                                      -
20      Memory Width        Memory width of the Emif16 bus (16 bits)                           -
22      Wait Enable         Extended wait mode enabled                                         -
24                           0 = Wait enable is disabled                                       YES
                             1 = Wait enable is enabled

End of Table 2-16

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2.5.3.2 SRIO Boot Parameter Table

Table 2-17 SRIO Boot Mode Parameter Table

Byte    Name            Description                                                   Configured Through Boot
Offset  Options                                                                       Configuration Pins
                        Bit 0 TX enable                                               -
12                       0 = SRIO transmit disable
                         1 = SRIO transmit enable                                     YES
14      Lane Setup      Bit 1 Mailbox enable                                          (but not all lane setup are
                         0 = Mailbox mode disabled. SRIO boot is in directIO mode).   possible through the boot
16      Config Index     1 = Mailbox mode enabled. SRIO boot is in messaging mode).   configuration pins)
                        Bit 2 Bypass configuration
18      Node ID          0 = Configure the SRIO                                       -
                         1 = Bypass SRIO configuration                                -
20      SerDes ref clk  Bit 15-3 = Reserved                                           YES
                                                                                      YES
22      Link Rate       SRIO lane setup                                               -
                         0 = SRIO configured as 4 1x ports                            -
24      PF Low           1 = SRIO configured as 3 ports (2x, 1x, 1x)
                         2 = SRIO configured as 3 ports (1x, 1x, 2x)
26      PF High          3 = SRIO configured as 2 ports (2x, 2x)
                         4 = SRIO configured as 1 4x port
                         Others = Reserved

                        Specifies the template used for RapidIO configuration.
                        Must be 0 for KeyStone architecture

                        The node ID value to set for this device

                        The SerDes reference clock frequency, in 1/100 MHz

                        Link rate, MHz

                        Packet forward address range, low value

                        Packet forward address range, high value

End of Table 2-17

2.5.3.3 Ethernet Boot Parameter Table

Table 2-18 Ethernet Boot Mode Parameter Table (Sheet 1 of 2)

Byte    Name            Description                                                   Configured Through Boot
Offset  Options                                                                       Configuration Pins
                        Bits 2-0 Interface                                            -
12                       101b = SGMII
                         Others = Reserved                                            -
14      MAC High                                                                      -
                        Bit 3 Half or Full duplex
16      MAC Med          0 = Half Duplex
                         1 = Full Duplex

                        Bit 4 Skip TX
                         0 = Send Ethernet ready frame every 3 seconds
                         1 = Don't send Ethernet ready frame

                        Bits 6-5 Initialize config
                         00b = Switch, SerDes, SGMII and PASS are configured
                         01b = Only SGMII and PASS are configured
                         10b= Reserved
                         11b = None of the Ethernet system is configured.

                        Bits 15-7 = Reserved

                        The 16 MSBs of the MAC address to receive during boot

                        The 16 middle bits of the MAC address to receive during boot

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Table 2-18 Ethernet Boot Mode Parameter Table (Sheet 2 of 2)

Byte    Name                Description                                                                Configured Through Boot
Offset  MAC Low             The 16 LSBs of the MAC address to receive during boot                      Configuration Pins
18      Multi MAC High      The 16 MSBs of the multi-cast MAC address to receive during boot           -
20      Multi MAC Med       The 16 middle bits of the multi-cast MAC address to receive during boot    -
22      Multi MAC Low       The 16 LSBs of the multi-cast MAC address to receive during boot           -
24      Source Port         The source UDP port to accept boot packets from.                           -
26                          A value of 0 will accept packets from any UDP port                         -
        Dest Port           The destination port to accept boot packets on.
28      Device ID 12        The first two bytes of the device ID.                                      -
30                          This is typically a string value, and is sent in the Ethernet ready frame  -
        Device ID 34        The 2nd two bytes of the device ID.
32      Dest MAC High       The 16 MSBs of the MAC destination address used                            -
34                          for the Ethernet ready frame. Default is broadcast.                        -
        Dest MAC Med        The 16 middle bits of the MAC destination address
36      Dest MAC Low        The 16 LSBs of the MAC destination address                                 -
38      SGMII Config        Bits 3-0 are the config index                                              -
40                          Bit 4 set if direct config used                                            -
                            Bit 5 set if no configuration done
42      SGMII Control       Bits 15-6 Reserved                                                         -
                            The SGMII control register value                                           -
44      SGMII Adv Ability   The SGMII ADV Ability register value                                       -
                            The 16 MSBs of the SGMII TX config register                                -
46      SGMII TX Cfg High   The 16 LSBs of the SGMII TX config register                                -
                            The 16 MSBs of the SGMII RX config register                                -
48      SGMII TX Cfg Low    The 16 LSBs of the SGMII RX config register                                -
                            The 16 MSBs of the SGMII Aux config register                               -
50      SGMII RX Cfg High   The 16 LSBs of the SGMII Aux config register                               -
                            The packet subsystem PLL configuration, MSW                                -
52      SGMII RX Cfg Low    The packet subsystem PLL configuration, LSW

54      SGMII Aux Cfg High

56      SGMII Aux Cfg Low

58      PKT PLL Cfg MSW

60      PKT PLL CFG LSW

End of Table 2-18

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2.5.3.4 PCIe Boot Parameter Table

Table 2-19 PCIe Boot Mode Parameter Table

Byte    Name                   Description                                                                 Configured Through Boot
Offset  Options                                                                                            Configuration Pins

12                             Bit 0 Mode                                                                  -

                               0 = Host mode (direct boot mode)

                               1 = Boot table boot mode

                               Bit 1 Configuration of PCIe
                                0 = PCIe is configured by RBL
                                1 = PCIe is not configured by RBL

                               Bits 3-2 Reserved

                               Bit 4 Multiplier
                                0 = SerDes PLL configuration is done based on SerDes register values
                                1 = SerDes PLL configuration based on the reference clock values

                               Bits 15-5 Reserved

14      Address Width          PCI address width, can be 32 or 64                                          -

16      Link Rate              SerDes frequency, in Mbps. Can be 2500 or 5000                              -

18      Reference clock        Reference clock frequency, in units of 10 kHz. Value values are 10000       -

                               (100 MHz), 12500 (125 MHz), 15625 (156.25 MHz), 25000 (250 MHz), and 31250

                               (312.5 MHz). A value of 0 means that value is already in the SerDes

                               configuration parameters and will not be computed by the boot ROM.

20      Window 1 Size          Window 1 size.                                                              YES

22      Window 2 Size          Window 2 size.                                                              YES

24      Window 3 Size          Window 3 size. Valid only if address width is 32.                           YES

26      Window 4 Size          Window 4 Size. Valid only if the address width is 32.                       YES

28      Vendor ID              Vendor ID                                                                   -

30      Device ID              Device ID                                                                   -

32      Class code Rev ID MSW  Class code revision ID MSW                                                  -

34      Class code Rev ID LSW  Class code revision ID LSW                                                  -

36      SerDes Cfg MSW         PCIe SerDes config word, MSW                                                -

38      SerDes Cfg LSW         PCIe SerDes config word, LSW                                                -

40      SerDes lane 0 Cfg MSW  SerDes lane config word, MSW, lane 0                                        -

42      SerDes lane 0 Cfg LSW  SerDes lane config word, LSW, lane 0                                        -

44      SerDes lane 1 Cfg MSW  SerDes lane config word, MSW, lane 1                                        -

46      SerDes lane 1 Cfg LSW  SerDes lane config word, LSW, lane 1                                        -

End of Table 2-19

2.5.3.5 I2C Boot Parameter Table
Table 2-20 I2C Boot Mode Parameter Table (Sheet 1 of 2)

Byte Offset Name           Description                                                                        Configured Through Boot
                                                                                                              Configuration Pins
12      Option             Bits 1-0 Mode                                                                      YES
                            00b = Boot Parameter Table Mode
14      Boot Dev Addr       01b = Boot Table Mode                                                             YES
                            10b = Boot Config Mode                                                            YES
16      Boot Dev Addr Ext   11b = Slave Receive Boot Config
                           Bits 15-2 Reserved
                           The I2C device address to boot from

                           Extended boot device address

34 Device Overview                                                                    Copyright 2014 Texas Instruments Incorporated
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Table 2-20 I2C Boot Mode Parameter Table (Sheet 2 of 2)

Byte Offset Name        Description                                                                    Configured Through Boot
                        I2C address used to send data in the I2C master broadcast mode.                Configuration Pins
18  Broadcast Addr      The I2C address of this device                                                 -
                                                                                                       -
20  Local Address

22  Device Freq         The operating frequency of the device (MHz)                                    -

24  Bus Frequency       The desired I2C data rate (kHz)                                                YES

26  Next Dev Addr       The next device address to boot (Used only if boot config option is selected)  -

28  Next Dev Addr Ext   The extended next device address to boot (Used only if boot config option is selected) -

30  Address Delay       The number of CPU cycles to delay between writing the address to an I2C EEPROM and -
                        reading data.

End of Table 2-20

2.5.3.6 SPI Boot Parameter Table
Table 2-21 SPI Boot Mode Parameter Table

Byte Offset Name        Description                                                                    Configured Through Boot
                        Bits 1-0 Modes                                                                 Configuration Pins
12  Options              00b = Load a boot parameter table from the SPI (Default mode)                 -
                         01b = Load boot records from the SPI (boot tables)
14  Address Width        10b = Load boot config records from the SPI (boot config tables)              YES
                         11b = Reserved                                                                YES
16  NPin                Bits 15-2 Reserved                                                             YES
                        The number of bytes in the SPI device address. Can be 16 or 24 bit.            YES
18  Chipsel             The operational mode, 4 or 5 pin                                               -
                        The chip select used (valid in 4-pin mode only). Can be 0-3.                   -
20  Mode                Standard SPI mode (0-3)                                                        -
                        Setup time between chip assert and transaction                                 -
22  C2Delay             The speed of the CPU, in MHz                                                   YES
                        The MHz portion of the SPI bus frequency. Default = 5 MHz                      YES
24  CPU Freq MHz        The kHz portion of the SPI buf frequency. Default = 0                          -
                        The first address to read from, MSW (valid for 24-bit address width only)      -
26  Bus Freq, MHz       The first address to read from, LSW                                            -
                        Next Chip Select to be used (Used only in boot config mode)
28  Bus Freq, kHz       The Next read address (used in boot config mode only)
                        The Next read address (used in boot config mode only)
30  Read Addr MSW

32  Read Addr LSW

28  Next Chip Select

30  Next Read Addr MSW

32  Next Read Addr LSW

End of Table 2-21

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SPRS691E--March 2014

2.5.3.7 HyperLink Boot Parameter Table

Table 2-22 HyperLink Boot Mode Parameter Table

Byte Offset Name                  Description                              Configured Through Boot
                                  Bit 0 Mode                               Configuration Pins
12  Options                        0 = Host Mode (Direct boot mode)        -
                                   1 = Boot Table Boot Mode
14  Number of Lanes               Bit 1 Configuration of PCIe              -
                                   0 = HyperLink is configured by RBL      -
16  SerDes cfg msw                 1 = HyperLink is not configured by RBL  -
                                  Bits 15-2 Reserved                       -
18  SerDes cfg lsw                Number of lanes to be configured         -
                                  HyperLink SerDes config word, MSW        -
20  SerDes CFG RX lane 0 cfg msw  HyperLink SerDes config word, LSW        -
                                  SerDes RX lane config word, MSW lane 0   -
22  SerDes CFG RXlane 0 cfg lsw   SerDes RX lane config word, LSW, lane 0  -
                                  SerDes TX lane config word, MSW lane 0   -
24  SerDes CFG TX lane 0 cfg msw  SerDes TX lane config word, LSW, lane 0  -
                                  SerDes RX lane config word, MSW lane 1   -
26  SerDes CFG TXlane 0 cfg lsw   SerDes RX lane config word, LSW, lane 1  -
                                  SerDes TX lane config word, MSW lane 1   -
28  SerDes CFG RX lane 1 cfg msw  SerDes TX lane config word, LSW, lane 1  -
                                  SerDes RX lane config word, MSW lane 2   -
30  SerDes CFG RXlane 1 cfg lsw   SerDes RX lane config word, LSW, lane 2  -
                                  SerDes TX lane config word, MSW lane 2   -
32  SerDes CFG TX lane 1 cfg msw  SerDes TX lane config word, LSW, lane 2  -
                                  SerDes RX lane config word, MSW lane 3
34  SerDes CFG TXlane 1 cfg lsw   SerDes RX lane config word, LSW, lane 3
                                  SerDes TX lane config word, MSW lane 3
36  SerDes CFG RX lane 2 cfg msw  SerDes TX lane config word, LSW, lane 3

38  SerDes CFG RXlane 2 cfg lsw

40  SerDes CFG TX lane 2 cfg msw

42  SerDes CFG TXlane 2 cfg lsw

44  SerDes CFG RX lane 3 cfg msw

46  SerDes CFG RXlane 3 cfg lsw

48  SerDes CFG TX lane 3 cfg msw

50  SerDes CFG TXlane 3 cfg lsw

End of Table 2-22

36 Device Overview                                                         Copyright 2014 Texas Instruments Incorporated
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2.5.3.8 DDR3 Configuration Table

The ROM Bootloader (RBL) also provides an option to configure the DDR table before loading the image into the
external memory. More information on how to configure the DDR3, see the DSP Bootloader for KeyStone Devices
User Guide in ``Related Documentation from Texas Instruments'' on page 72 for more details. The configuration
table for DDR3 is shown below:

Table 2-23 DDR3 Boot Parameter Table

Byte Offset Name                  Description                                                      Configured Through Boot
                                                                                                   Configuration Pins

0    configselect                 Selecting the configuration register below that to be set. Each field below -
                                  is represented by one bit, each.

4    pllprediv                    PLL pre divider value (Should be the exact value not value -1)   -

8    pllMult                      PLL Multiplier value (Should be the exact value not value -1)    -

12   pllPostDiv                   PLL post divider value (Should be the exact value not value -1)  -

16   sdRamConfig                  SDRAM config register                                            -

20   sdRamConfig2                 SDRAM Config register                                            -

24   sdRamRefreshctl              SDRAM Refresh Control Register                                   -

28   sdRamTiming1                 SDRAM Timing 1 Register                                          -

32   sdRamTiming2                 SDRAM Timing 2 Register                                          -

36   sdRamTiming3                 SDRAM Timing 3 Register                                          -

40   IpDfrNvmTiming               LP DDR2 NVM Timing Register                                      -

44   powerMngCtl                  Power management Control Register                                -

48   iODFTTestLogic               IODFT Test Logic Global Control Register                         -

52   performCountCfg              Performance Counter Config Register                              -

56   performCountMstRegSel        Performance Counter Master Region Select Register                -

60   readIdleCtl                  Read IDLE counter Register                                       -

64   sysVbusmIntEnSet             System Interrupt Enable Set Register                             -

68   sdRamOutImpdedCalcfg         SDRAM Output Impedance Calibration Config Register               -

72   tempAlertCfg                 Temperature Alert Configuration Register                         -

76   ddrPhyCtl1                   DDR PHY Control Register 1                                       -

80   ddrPhyCtl2                   DDR PHY Control Register 1                                       -

84   proClassSvceMap              Priority to Class of Service mapping Register                    -

88   mstId2ClsSvce1Map            Master ID to Class of Service Mapping 1 Register                 -

92   mstId2ClsSvce2Map            Master ID to Class of Service Mapping 2Register                  -

96   eccCtl                       ECC Control Register                                             -

100  eccRange1                    ECC Address Range1 Register                                      -

104  eccRange2                    ECC Address Range2 Register                                      -

108  rdWrtExcThresh               Read Write Execution Threshold Register                          -

End of Table 2-23

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2.5.4 PLL Boot Configuration Settings

The PLL default settings are determined by the BOOTMODE[12:10] bits. The table below shows settings for various
input clock frequencies.

Table 2-24  C66x DSP System PLL Configuration (1)

                                 800 MHz Device 1000 MHz Device  1200 MHz Device  1250 MHz Device                             PASS PLL = 350 MHz (2)

BOOTMODE Input Clock    PLLD
                               PLLM
[12:10]     Freq (MHz)                  DSP Freq
                                            (MHz)
                                                   PLLD
                                                           PLLM
                                                                    DSP Freq
                                                                        (MHz)
                                                                                PLLD
                                                                                        PLLM
                                                                                                 DSP Freq
                                                                                                     (MHz)
                                                                                                             PLLD
                                                                                                                     PLLM
                                                                                                                              DSP Freq
                                                                                                                                  (MHz)
                                                                                                                                          PLLD
                                                                                                                                                   PLLM
                                                                                                                                                                DSP Freq
                                                                                                                                                                   (MHz)

0b000       50.00       0 31 800 0 39 1000 0 47 1200 0 49 1250 0 41                                                           1050
                                                                                                                              1050.053
0b001       66.67       0 23 800.04 0 29 1000.05 0 35 1200.06 1 74 1250.06 1 62                                               1050
                                                                                                                              1050
0b010       80.00       0 19 800 0 24 1000 0 29 1200 3 124 1250 3 104                                                         1050
                                                                                                                              1050
0b011       100.00      0 15 800 0 19 1000 0 23 1200 0 24 1250 0 20                                                           1050
                                                                                                                              1049.6
0b100       156.25      24 255 800 4 63 1000 24 383 1200 0 15 1250 24 335

0b101       250.00      4 31 800 0 7 1000 4 47 1200 0 9 1250 4 41

0b110       312.50      24 127 800 4 31 1000 24 191 1200 0 7 1250 24 167

0b111       122.88      47 624 800 28 471 999.989 31 624 1200 2 60 1249.28 11 204

End of Table 2-24

1 The PLL boot configuration of initial silicon 1.0 may support only 800 MHz, 1000 MHz, and 1200 MHz frequencies by default.
2 The PASS PLL generates 1050 MHz and is internally divided by 3 to supply 350 MHz to the packet accelerator.

OUTPUT_DIVIDE is the value of the field of SECCTL[22:19]. This will set the PLL to the maximum clock setting
for the device (with OUTPUT_DIVIDE=1, by default).

                   CLK = CLKIN ((PLLM+1) ((OUTPUT_DIVIDE+1) (PLLD+1)))

The configuration for the PASS PLL is also shown. The PASS PLL is configured with these values only if the Ethernet
boot mode is selected with the input clock set to match the main PLL clock (not the PASS clock). See Table 2-4 for
details on configuring Ethernet boot mode. The output from the PASS PLL goes through an on-chip divider to
reduce the operating frequency before reaching the NETCP. The PASS PLL generates 1050 MHz, and after the chip
divider (=3), feeds 350 MHz to the NETCP.

The Main PLL is controlled using a PLL controller and a chip-level MMR. The DDR3 PLL and PASS PLL are
controlled by chip level MMRs. For details on how to set up the PLL see section 7.6 ``Main PLL and PLL Controller''
on page 140. For details on the operation of the PLL controller module, see the Phase Locked Loop (PLL) for KeyStone
Devices User Guide in ``Related Documentation from Texas Instruments'' on page 72.

2.6 Second-Level Bootloaders

Any of the boot modes can be used to download a second-level bootloader. A second-level bootloader allows for any
level of customization to current boot methods as well as the definition of a completely customized boot.

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2.7 Terminals

2.7.1 Package Terminals
Figure 2-11 shows the TMS320C6678CYP ball grid area (BGA) package (bottom view).

Figure 2-11 CYP 841-Pin BGA Package (Bottom View)

                                                          AJ
                                                     AH

                                                         AG
                                                     AF

                                                         AE
                                                     AD

                                                         AC
                                                     AB

                                                         AA
                                                      Y

                                                                  W
                                                              V

                                                                   U
                                                              T

                                                                   R
                                                              P

                                                                   N
                                                              M

                                                                   L
                                                              K

                                                                   J
                                                              H

                                                                   G
                                                              F

                                                                   E
                                                              D

                                                                   C
                                                              B

                                                                   A
                                                                         1 3 5 7 9 11 13 15 17 19 21 23 25 27 29
                                                                            2 4 6 8 10 12 14 16 18 20 22 24 26 28

2.7.2 Pin Map
Figure 2-13 through Figure 2-16 show the TMS320C6678 pin assignments in four quadrants (A, B, C, and D).

Figure 2-12 Pin Map Quadrants (Bottom View)

            AB

            DC

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TMS320C6678
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Figure 2-13 Upper Left Quadrant--A (Bottom View)

    1            2         3          4         5         6          7       8      9       10      11       12      13     14        15

AJ  VSS          DVDD18    RSV05      PASSCLKN  PASSCLKP  SRIOSGMII  VSS     PCIERXP1 PCIERXN1 VSS  RIORXN0 RIORXP0  VSS    RIORXP3 RIORXN3
                                                             CLKN

AH DVDD18 RSV04            RSV25      RSV24 PCIECLKN VSS PCIERXN0 PCIERXP0          VSS     RIORXN1 RIORXP1  VSS     RIORXP2 RIORXN2  VSS

AG SPISCS0       SPISCS1   CORECLKP CORECLKN    PCIECLKP  SRIOSGMII  VSS     PCIETXP1 PCIETXN1 VSS  RIOTXN1 RIOTXP1  VSS    RIOTXP2 RIOTXN2
                                                             CLKP

AF RSV22 CORESEL0 RSV20               VSS       DVDD18    VSS        PCIETXP0 PCIETXN0 VSS  RIOTXN0 RIOTXP0  VSS     RIOTXP3 RIOTXN3  VSS

AE  SPICLK          BOOT   SYSCLKOUT  PACLKSEL  CORESEL3  CORESEL2   VSS     VSS    VSS     VDDR2   VSS      RSV15   VSS    VDDR4     VSS
                 COMPLETE

AD UARTRXD SPIDIN          SCL CORESEL1 AVDDA3            VSS        VDDT2   VSS    VDDT2   VSS     VDDT2    VSS     VDDT2  VSS       VDDT2

AC UARTTXD VSS             DVDD18     SDA       VSS       AVDDA2     VSS     VDDT2  RSV16   VDDT2   VSS      VDDT2   VSS    VDDT2     VSS

AB SPIDOUT UARTRTS UARTCTS            VSS       DVDD18    VSS        DVDD18  VSS    VDDT2   VSS     VDDT2    VSS     VDDT2  VSS       VDDT2

          MCMTX  MCMTX     MCMTX      MCMTX     VSS       DVDD18     VSS     CVDD   VSS     CVDD    VSS      CVDD    VSS    CVDD      VSS
                 PMCLK     FLDAT      PMDAT
AA FLCLK

Y   MCMREF       MCMCLKN   MCMRX      MCMRX     RSV12     VSS        DVDD18  VSS    CVDD    VSS     CVDD     VSS     CVDD   VSS       CVDD
    CLKOUTP                PMCLK      PMDAT

W   MCMREF       MCMCLKP   MCMRX      MCMRX     RSV13     RSV14      VSS     CVDD   VSS     CVDD    VSS      CVDD1   VSS    CVDD1     VSS
    CLKOUTN                 FLCLK     FLDAT

V   VSS          VSS       VSS        VSS       VDDR1     VSS        VDDT1   VSS    CVDD    VSS     CVDD     VSS     CVDD1  VSS       CVDD1

U   VSS MCMRXN0 VSS MCMTXP1 VSS                           VDDT1      VSS     CVDD   VSS     CVDD    VSS      CVDD1   VSS    CVDD1     VSS

T MCMRXN1 MCMRXP0          VSS        MCMTXN1 MCMTXP2     VSS        VDDT1   VSS    CVDD    VSS     CVDD     VSS     CVDD   VSS       CVDD

                                                                                                                            A

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Figure 2-14 Upper Right Quadrant--B (Bottom View)

16     17     18            19      20         21      22      23     24    25         26     27       28     29

VSS SGMII0RXP SGMII0RXN VSS         TR15       TR13    FSB1    CLKA1  TX02  TR01       FSA0   EMU16 DVDD18    VSS       AJ

SGMII1RXP SGMII1RXN VSS     RSV08   TX16       TR16    TR14    CLKB1  TX04  TR05       TR00   EMU18    RSV01 DVDD18 AH

VSS    SGMII0TXP SGMII0TXN  VSS     TX14       TR17    DVDD18  FSA1   TX03  CLKB0      FSB0   EMU15    EMU14  EMU12     AG

SGMII1TXP SGMII1TXN VSS     RSV09   TX17       TX10    VSS     TX07   TX05  CLKA0      DVDD18 EMU17    EMU11  EMU09     AF

VDDR3  VSS    VDDT2         VSS     TX15       TX13    TR10    TX06   TX00  TR07       VSS    EMU10    EMU08  EMU07     AE

VSS    VDDT2  VSS           RSV17   HOUT       TR11    TX11    TR02   TR03  TX01       EMU13  EMU06    EMU05  EMU04     AD

VDDT2  VSS    VDDT2         VSS     POR        TR12    TX12    TR04   TR06  EMIFD15 EMU03     EMU02    EMU01  EMU00     AC

VSS    VDDT2  VSS           DVDD18  VSS        DVDD18  VSS     EMIFD12 EMIFD13 EMIFD09 EMIFD14 EMIFD05 DVDD18 EMIFD01 AB

CVDD   VSS    CVDD          VSS     RSV0B      RSV0A   CVDD    VSS    EMIFD10 EMIFD07 EMIFD06 EMIFD04  VSS    EMIFD02 AA

VSS    CVDD   VSS           CVDD    VSS        CVDD    VSS     DVDD18 EMIFD11 EMIFD08 EMIFD03 EMIFD00 EMIFA22 EMIFA21   Y

CVDD1  VSS    CVDD          VSS     CVDD       VSS     CVDD    EMIFA20 EMIFA19 EMIFA18 EMIFA17 EMIFA15 EMIFA14 EMIFA16  W

VSS    CVDD   VSS           CVDD    VSS        CVDD    VSS     DVDD18 EMIFA13 EMIFA12 EMIFA11 EMIFA10 EMIFA08 EMIFA09   V

CVDD1  VSS    CVDD          VSS     CVDD       VSS     CVDD    EMIFA23 EMIFA07 EMIFA06 DVDD18 EMIFA04 EMIFA05 EMIFA02   U

VSS    CVDD   VSS           CVDD    VSS        CVDD    VSS     DVDD18 EMIFA01 EMIFA03  VSS    EMIFA00 EMIFWAIT1 EMIFWAIT0 T

       B

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Figure 2-15 Lower Right Quadrant--C (Bottom View)

        C

CVDD1   VSS     CVDD    VSS    CVDD    VSS    CVDD   EMIFBE1 EMIFBE0 EMIFCE3 EMIFOE EMIFCE1 EMIFCE2      TDO      R

VSS     CVDD    VSS     CVDD   VSS     CVDD   VSS    DVDD18 EMIFWE EMIFCE0 EMIFRW     TDI     TRST       TMS      P

CVDD    VSS     CVDD    VSS    CVDD1   VSS    CVDD1  RSV03  RSV02 RESETFULL LRESET RESETSTAT DVDD18      TCK      N

VSS     CVDD    VSS     CVDD   VSS     CVDD1  VSS    RSV26  RSV27   NMI       TIMO1   LRESET  VSS        RESET    M
                                                                                      NMIEN

CVDD    VSS     CVDD    VSS    CVDD1   VSS    CVDD1 VCNTL0  TIMI0   TIMO0     TIMI1   GPIO15 GPIO11 GPIO12        L

VSS     CVDD    VSS     CVDD   VSS     CVDD   RSV10  VCNTL1 GPIO14 GPIO13 GPIO09 GPIO07 GPIO08 GPIO10             K

CVDD    VSS     CVDD    VSS    CVDD    VSS    RSV11  VCNTL2 GPIO06  GPIO04    GPIO03  GPIO05  GPIO01 GPIO02       J

VSS     CVDD    VSS     CVDD   VSS     CVDD   AVDDA1 VCNTL3 DVDD18 GPIO00     MDCLK   DDRSL   RSV06      DDRCLKN  H
                                                                                      RATE1

DVDD15  VSS     DVDD15  VSS    DVDD15  VSS    PTV15 DVDD15  VSS     RSV21     MDIO    DDRSL   RSV07      DDRCLKP  G
                                                                                      RATE0

VSS     DVDD15  VSS     DVDD15 DDRD25 DDRD27 DDRD17 DDRD16 DDRD08 DDRD07 DVDD15       VSS     DVDD15     VSS      F

DDRA10 DDRA12 DDRCKE1 DDRCB00  VSS     DDRD26 DDRD23 DDRD19 DDRD09 DDRD10 DDRD06 DDRD02 DDRD00 DDRDQM0 E

DDRA11 DDRA14   VSS     DDRCB02 DVDD15 DDRD24 DDRD28 DVDD15 DDRD18 DDRD11 DDRD12 DDRD04 DDRD03 DDRD01             D

DDRA13 DDRA15 DDRCB05 DDRCB04 DDRCB01 DDRD29 DDRD31  VSS    DDRD22 DVDD15 DDRD13 DDRDQM1 DDRDQS0P DDRDQS0N C

DDRCLK  VSS     DDRCB06 DDRDQS8N DDRCB03 DDRDQS3N DDRD30 DDRD21 DDRDQS2N VSS  DDRD14 DDRDQS1N DDRD05 DVDD15       B
OUTN1

DDRCLK  DVDD15 DDRCB07 DDRDQS8P DDRDQM8 DDRDQS3P DDRDQM3 DDRD20 DDRDQS2P DDRDQM2 DDRD15 DDRDQS1P DVDD15  VSS      A
OUTP1

16      17      18      19     20      21     22     23     24      25        26      27      28         29

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Figure 2-16 Lower Left Quadrant--D (Bottom View)

                                                                                                            D

R MCMRXP1 VSS      VSS  VSS MCMTXN2 VDDT1           VSS     CVDD    VSS     CVDD    VSS     CVDD1   VSS     CVDD1   VSS

P  VSS MCMRXN3 VSS MCMTXP3 VSS                 VSS  VDDT1   VSS     CVDD    VSS     CVDD    VSS     CVDD    VSS     CVDD

N MCMRXP2 MCMRXP3 VSS MCMTXN3 MCMTXP0 VDDT1         VSS     CVDD    VSS     CVDD    VSS     CVDD    VSS     CVDD    VSS

M MCMRXN2 VSS      VSS  VSS MCMTXN0 VSS             VDDT1   VSS     CVDD1   VSS     CVDD    VSS     CVDD    VSS     CVDD

L  VSS  VSS        VSS  VSS     VSS            VSS  VSS     CVDD1   VSS     CVDD    VSS     CVDD    VSS     CVDD1   VSS

K  VSS  VSS        VSS  VSS     VSS            VSS  CVDD1   VSS     CVDD1   VSS     CVDD    VSS     CVDD1   VSS     CVDD1

J  VSS  VSS        VSS  VSS     VSS            VSS  VSS     CVDD1   VSS     CVDD    VSS     CVDD    VSS     CVDD1   VSS

H  VSS  VSS        VSS  VSS     VSS            VSS  CVDD    VSS     CVDD    VSS     CVDD    VSS     CVDD    VSS     CVDD

G  VSS  DVDD15     VSS  DVDD15  VSS            VSS  VSS     DVDD15  VSS     DVDD15  VSS     DVDD15  VSS     DVDD15  VSS

F DDRD63 DDRD60 DDRD61 DDRD56 DVDD15           VSS  DVDD15  VSS     DVDD15  VSS     DVDD15  VSS     DDRA03 DDRA02 DDRA08

E DDRD62 DDRD58 DVDD15 DDRD53   VSS            DDRD45 DDRD42 DDRD39 DDRD36 DDRD32 DDRRESET DDRWE DDRODT1 VREFSSTL DDRA09

D DDRDQS7P DDRD57  VSS  DDRD52 DVDD15 DDRD46 DDRD41 DVDD15 DDRD35 DDRD33 DDRCKE0 DDRCAS DDRODT0 VSS                 DDRA07

C DDRDQS7N DDRD59 DDRD55 DDRD54 DDRD48 DDRD47 DDRD43        VSS     DDRD37 DDRRAS DDRCE0 DDRCE1 DDRBA2 DVDD15 DDRA05

B DVDD15 DDRDQM7 DDRDQS6P DDRD50 DDRDQM6 DDRDQS5P DDRD44 DDRD38 DDRDQS4N DDRD34     VSS     DDRCLK  DDRBA1  DDRA01  DDRA06
                                                                                            OUTN0

A  VSS  DVDD15 DDRDQS6N DDRD51  DDRD49 DDRDQS5N DDRD40 DDRDQM5 DDRDQS4P DDRDQM4 DVDD15      DDRCLK  DDRBA0  DDRA00  DDRA04
                                                                                            OUTP0

   1    2          3    4       5              6    7       8       9       10      11      12      13      14      15

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2.8 Terminal Functions

The terminal functions table (Table 2-26) identifies the external signal names, the associated pin (ball) numbers, the
pin type (I, O/Z, or I/O/Z), whether the pin has any internal pullup/pulldown resistors, and gives functional pin
descriptions. This table is arranged by function. The power terminal functions table (Table 2-27) lists the various
power supply pins and ground pins and gives functional pin descriptions. Table 2-28 shows all pins arranged by
signal name. Table 2-29 shows all pins arranged by ball number.

There are 17 pins that have a secondary function as well as a primary function. The secondary function is indicated
with a dagger ().

For more detailed information on device configuration, peripheral selection, multiplexed/shared pins, and
pullup/pulldown resistors, see section 3.4 ``Pullup/Pulldown Resistors'' on page 97.

Use the symbol definitions in Table 2-25 when reading Table 2-26.

Table 2-25 I/O Functional Symbol Definitions

Functional                                           Definition                                                          Table 2-26
  Symbol                                                                                                             Column Heading

IPD or IPU   Internal 100-A pulldown or pullup is provided for this terminal. In most systems, a 1-k resistor can          IPD/IPU
             be used to oppose the IPD/IPU. For more detailed information on pulldown/pullup resistors and
             situations in which external pulldown/pullup resistors are required, see the Hardware Design Guide for          Type
             KeyStone I Devices in ``Related Documentation from Texas Instruments'' on page 72.                              Type
                                                                                                                             Type
A            Analog signal                                                                                                   Type
                                                                                                                             Type
GND          Ground                                                                                                          Type

I            Input terminal

O            Output terminal

S            Supply voltage

Z            Three-state terminal or high impedance

End of Table 2-25

Table 2-26 Terminal Functions -- Signals and Control by Function (Sheet 1 of 13)

Signal Name        Ball No. Type  IPD/IPU  Description
                                                      Boot Configuration Pins
LENDIAN            H25 IOZ        UP
BOOTMODE00                        Down     Endian configuration pin (Pin shared with GPIO[0])
BOOTMODE01         J28       IOZ  Down
BOOTMODE02                        Down     See Section 2.5 ``Boot Modes Supported and PLL Settings'' on page 24 for more details
BOOTMODE03         J29       IOZ  Down     (Pins shared with GPIO[1:13])
BOOTMODE04                        Down
BOOTMODE05         J26       IOZ  Down
BOOTMODE06                        Down
BOOTMODE07         J25       IOZ  Down
BOOTMODE08                        Down
BOOTMODE09         J27       IOZ  Down
BOOTMODE10                        Down
BOOTMODE11         J24       IOZ  Down
BOOTMODE12                        Down
                   K27       IOZ

                   K28       IOZ

                   K26       IOZ

                   K29       IOZ

                   L28       IOZ

                   L29       IOZ

                   K25       IOZ

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Table 2-26 Terminal Functions -- Signals and Control by Function (Sheet 2 of 13)

Signal Name    Ball No. Type  IPD/IPU          Description
PCIESSMODE0                   Down
PCIESSMODE1    K24  IOZ       Down             PCIe Mode selection pins (Pins shared with GPIO[14:15])
PCIESSEN                      Down
               L27  IOZ                        PCIe module enable (Pin shared with TIMI0)
CORECLKP                      Down                                Clock / Reset
CORECLKN       L24  I         Down
SRIOSGMIICLKP                 UP               Core Clock Input to main PLL.
SRIOSGMIICLKN  AG3 I          UP
DDRCLKP                       UP               RapidIO/SGMII Reference Clock to drive the RapidIO and SGMII SerDes
DDRCLKN        AG4 I          UP
PCIECLKP                      Down             DDR Reference Clock Input to DDR PLL (
PCIECLKN       AG6 I          Down
MCMCLKP                       Down             PCIe Clock Input to drive PCIe SerDes
MCMCLKN        AJ6  I         Down
PASSCLKP                      UP               HyperLink Reference Clock to drive the HyperLink SerDes
PASSCLKN       G29 I          UP
AVDDA1                        UP               Network Coprocessor (PASS PLL) Reference Clock
AVDDA2         H29 I          Down
AVDDA3                                         SYS_CLK PLL Power Supply Pin
SYSCLKOUT      AG5 I                           DDR_CLK PLL Power Supply Pin
PACLKSEL                                       PASS_CLK PLL Power Supply Pin
HOUT           AH5 I                           System Clock Output to be used as a general purpose output clock for debug purposes
NMI                                            PA clock select to choose between core clock and PASSCLK pins
LRESET         W2   I                          Interrupt output pulse created by IPCGRH
LRESETNMIEN                                    Non-maskable Interrupt
CORESEL0       Y2   I                          Warm Reset
CORESEL1                                       Enable for core selects
CORESEL2       AJ5  I
CORESEL3                                       Select for the target core for LRESET and NMI. For more details see Table 7-47``NMI and Local Reset
RESETFULL      AJ4  I                          Timing Requirements'' on page 190
RESET
POR            H22 P                           Full Reset
RESETSTAT                                      Warm Reset of non isolated portion on the IC
BOOTCOMPLETE   AC6 P                           Power-on Reset
PTV15                                          Reset Status Output
               AD5 P                           Boot progress indication output
                                               PTV Compensation NMOS Reference Input. A precision resistor placed between the PTV15 pin
               AE3  OZ                         and ground is used to closely tune the output impedance of the DDR interface drivers to 50 .
                                               Presently the recommended value for this 1% resistor is 45.3 .
               AE4  I

               AD20 OZ

               M25 I

               N26 I

               M27 I

               AF2  I

               AD4 I

               AE6  I

               AE5  I

               N25 I

               M29 I

               AC20 I

               N27 O

               AE2  OZ

               G22 A

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Table 2-26    Terminal Functions -- Signals and Control by Function (Sheet 3 of 13)

Signal Name  Ball No. Type  IPD/IPU  Description

DDRDQM0                                           DDR
DDRDQM1
DDRDQM2      E29   OZ
DDRDQM3
DDRDQM4      C27   OZ
DDRDQM5
DDRDQM6      A25 OZ
DDRDQM7
DDRDQM8      A22 OZ
DDRDQS0P
DDRDQS0N     A10 OZ                  DDR EMIF Data Masks
DDRDQS1P
DDRDQS1N     A8    OZ
DDRDQS2P
DDRDQS2N     B5    OZ
DDRDQS3P
DDRDQS3N     B2    OZ
DDRDQS4P
DDRDQS4N     A20 OZ
DDRDQS5P
DDRDQS5N     C28   IOZ
DDRDQS6P
DDRDQS6N     C29   IOZ
DDRDQS7P
DDRDQS7N     A27 IOZ
DDRDQS8P
DDRDQS8N     B27   IOZ
DDRCB00
DDRCB01      A24 IOZ
DDRCB02
DDRCB03      B24   IOZ
DDRCB04
DDRCB05      A21 IOZ
DDRCB06
DDRCB07      B21   IOZ

              A9    IOZ               DDR EMIF Data Strobe
                                      DDR EMIF Check Bits
              B9    IOZ

              B6    IOZ

              A6    IOZ

              B3    IOZ

              A3    IOZ

              D1    IOZ

              C1    IOZ

              A19 IOZ

              B19   IOZ

              E19   IOZ

              C20   IOZ

              D19 IOZ

              B20   IOZ

              C19   IOZ

              C18   IOZ

              B18   IOZ

              A18 IOZ

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Table 2-26    Terminal Functions -- Signals and Control by Function (Sheet 4 of 13)

Signal Name  Ball No. Type  IPD/IPU           Description
DDRD00                                        DDR EMIF Data Bus
DDRD01       E28  IOZ                         DDR EMIF Data Bus
DDRD02
DDRD03       D29 IOZ
DDRD04
DDRD05       E27  IOZ
DDRD06
DDRD07       D28 IOZ
DDRD08
DDRD09       D27 IOZ
DDRD10
DDRD11       B28  IOZ
DDRD12
DDRD13       E26  IOZ
DDRD14
DDRD15       F25  IOZ
DDRD16
DDRD17       F24  IOZ
DDRD18
DDRD19       E24  IOZ
DDRD20
DDRD21       E25  IOZ
DDRD22
DDRD23       D25 IOZ
DDRD24
DDRD25       D26 IOZ
DDRD26
DDRD27       C26  IOZ
DDRD28
DDRD29       B26  IOZ
DDRD30
DDRD31       A26 IOZ
DDRD32
DDRD33       F23  IOZ
DDRD34
DDRD35       F22  IOZ
DDRD36
DDRD37       D24 IOZ
DDRD38
DDRD39       E23  IOZ
DDRD40
DDRD41       A23 IOZ

              B23  IOZ

              C24  IOZ

              E22  IOZ

              D21 IOZ

              F20  IOZ

              E21  IOZ

              F21  IOZ

              D22 IOZ

              C21  IOZ

              B22  IOZ

              C22  IOZ

              E10  IOZ

              D10 IOZ

              B10  IOZ

              D9   IOZ

              E9   IOZ

              C9   IOZ

              B8   IOZ

              E8   IOZ

              A7   IOZ

              D7   IOZ

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Table 2-26    Terminal Functions -- Signals and Control by Function (Sheet 5 of 13)

Signal Name  Ball No. Type  IPD/IPU  Description
DDRD42
DDRD43       E7    IOZ               DDR EMIF Data Bus
DDRD44
DDRD45       C7    IOZ               DDR EMIF Chip Enables
DDRD46                               DDR EMIF Bank Address
DDRD47       B7    IOZ               DDR EMIF Address Bus
DDRD48
DDRD49       E6    IOZ
DDRD50
DDRD51       D6    IOZ
DDRD52
DDRD53       C6    IOZ
DDRD54
DDRD55       C5    IOZ
DDRD56
DDRD57       A5    IOZ
DDRD58
DDRD59       B4    IOZ
DDRD60
DDRD61       A4    IOZ
DDRD62
DDRD63       D4    IOZ
DDRCE0
DDRCE1       E4    IOZ
DDRBA0
DDRBA1       C4    IOZ
DDRBA2
DDRA00       C3    IOZ
DDRA01
DDRA02       F4    IOZ
DDRA03
DDRA04       D2    IOZ
DDRA05
DDRA06       E2    IOZ
DDRA07
DDRA08       C2    IOZ
DDRA09
DDRA10       F2    IOZ
DDRA11
DDRA12       F3    IOZ
DDRA13
DDRA14       E1    IOZ
DDRA15
              F1    IOZ

              C11   OZ

              C12   OZ

              A13 OZ

              B13   OZ

              C13   OZ

              A14 OZ

              B14   OZ

              F14   OZ

              F13   OZ

              A15 OZ

              C15   OZ

              B15   OZ

              D15 OZ

              F15   OZ

              E15   OZ

              E16   OZ

              D16 OZ

              E17   OZ

              C16   OZ

              D17 OZ

              C17   OZ

48 Device Overview                                           Copyright 2014 Texas Instruments Incorporated
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Table 2-26 Terminal Functions -- Signals and Control by Function (Sheet 6 of 13)

Signal Name  Ball No. Type  IPD/IPU            Description
DDRCAS                                         DDR EMIF Column Address Strobe
DDRRAS       D12 OZ         Down               DDR EMIF Row Address Strobe
DDRWE                       Down               DDR EMIF Write Enable
DDRCKE0      C10  OZ                           DDR EMIF Clock Enable
DDRCKE1                     UP                 DDR EMIF Clock Enable
DDRCLKOUTP0  E12  OZ        UP
DDRCLKOUTN0                 UP                 DDR EMIF Output Clocks to drive SDRAMs (one clock pair per SDRAM)
DDRCLKOUTP1  D11 OZ         UP
DDRCLKOUTN1                 UP                 DDR EMIF On Die Termination Outputs used to set termination on the SDRAMs
DDRODT0      E18  OZ        UP                 DDR EMIF On Die Termination Outputs used to set termination on the SDRAMs
DDRODT1                     UP                 DDR Reset signal
DDRRESET     A12 OZ         UP                 DDR Slew rate control
DDRSLRATE0                  UP                 Reference Voltage Input for SSTL15 buffers used by DDR EMIF (VDDS15 2)
DDRSLRATE1   B12  OZ        Down
VREFSSTL                    Down                                      EMIF16
             A16 OZ
EMIFRW                                         EMIF16 Control Signals
EMIFCE0      B16  OZ
EMIFCE1
EMIFCE2      D13 OZ
EMIFCE3
EMIFOE       E13  OZ
EMIFWE
EMIFBE0      E11  OZ
EMIFBE1
EMIFWAIT0    G27 I
EMIFWAIT1
             H27 I

             E14  P

             P26  OZ

             P25  OZ

             R27  OZ

             R28  OZ

             R25  OZ

             R26  OZ

             P24  OZ

             R24  OZ

             R23  OZ

             T29  I

             T28  I

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Table 2-26    Terminal Functions -- Signals and Control by Function (Sheet 7 of 13)

Signal Name  Ball No. Type  IPD/IPU  Description
EMIFA00                     Down     EMIF16 Address
EMIFA01      T27   OZ       Down     EMIF16 Data
EMIFA02                     Down
EMIFA03      T24   OZ       Down
EMIFA04                     Down
EMIFA05      U29 OZ         Down
EMIFA06                     Down
EMIFA07      T25   OZ       Down
EMIFA08                     Down
EMIFA09      U27 OZ         Down
EMIFA10                     Down
EMIFA11      U28 OZ         Down
EMIFA12                     Down
EMIFA13      U25 OZ         Down
EMIFA14                     Down
EMIFA15      U24 OZ         Down
EMIFA16                     Down
EMIFA17      V28   OZ       Down
EMIFA18                     Down
EMIFA19      V29   OZ       Down
EMIFA20                     Down
EMIFA21      V27   OZ       Down
EMIFA22                     Down
EMIFA23      V26   OZ       Down
EMIFD00                     Down
EMIFD01      V25   OZ       Down
EMIFD02                     Down
EMIFD03      V24   OZ       Down
EMIFD04                     Down
EMIFD05      W28 OZ         Down
EMIFD06                     Down
EMIFD07      W27 OZ         Down
EMIFD08                     Down
EMIFD09      W29 OZ         Down
EMIFD10                     Down
EMIFD11      W26 OZ         Down
EMIFD12                     Down
EMIFD13      W25 OZ         Down
EMIFD14                     Down
EMIFD15      W24 OZ         Down

              W23 OZ

              Y29   OZ

              Y28   OZ

              U23 OZ

              Y27   IOZ

              AB29 IOZ

              AA29 IOZ

              Y26   IOZ

              AA27 IOZ

              AB27 IOZ

              AA26 IOZ

              AA25 IOZ

              Y25   IOZ

              AB25 IOZ

              AA24 IOZ

              Y24   IOZ

              AB23 IOZ

              AB24 IOZ

              AB26 IOZ

              AC25 IOZ

50 Device Overview                                           Copyright 2014 Texas Instruments Incorporated
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Table 2-26    Terminal Functions -- Signals and Control by Function (Sheet 8 of 13)

Signal Name  Ball No. Type  IPD/IPU           Description

EMU00                       UP                             EMU
EMU01                       UP
EMU02        AC29 IOZ       UP                Emulation and Trace Port
EMU03        AC28 IOZ       UP
EMU04        AC27 IOZ       UP
EMU05        AC26 IOZ       UP
EMU06        AD29 IOZ       UP
EMU07        AD28 IOZ       UP
EMU08        AD27 IOZ       UP
EMU09        AE29 IOZ       UP
EMU10        AE28 IOZ       UP
EMU11        AF29 IOZ       UP
EMU12        AE27 IOZ       UP
EMU13        AF28 IOZ       UP
EMU14        AG29 IOZ       UP
EMU15        AD26 IOZ       UP
EMU16        AG28 IOZ       UP
EMU17        AG27 IOZ       UP
EMU18        AJ27 IOZ       UP
              AF27 IOZ
GPIO00       AH27 IOZ       UP
GPIO01                      Down
GPIO02       H25 IOZ        Down                General Purpose Input/Output (GPIO)
GPIO03                      Down
GPIO04       J28  IOZ       Down              General Purpose Input/Output
GPIO05                      Down              These GPIO pins have secondary functions assigned to them as mentioned in the ``Boot
GPIO06       J29  IOZ       Down              Configuration Pins'' on page 44.
GPIO07                      Down
GPIO08       J26  IOZ       Down
GPIO09                      Down
GPIO10       J25  IOZ       Down
GPIO11                      Down
GPIO12       J27  IOZ       Down
GPIO13                      Down
GPIO14       J24  IOZ       Down
GPIO15                      Down
              K27  IOZ

              K28  IOZ

              K26  IOZ

              K29  IOZ

              L28  IOZ

              L29  IOZ

              K25  IOZ

              K24  IOZ

              L27  IOZ

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Table 2-26 Terminal Functions -- Signals and Control by Function (Sheet 9 of 13)

Signal Name    Ball No. Type  IPD/IPU  Description

MCMRXN0                       Down                  HyperLink
MCMRXP0                       Down
MCMRXN1        U2   I         Down
MCMRXP1                       Down
MCMRXN2        T2   I         Down
MCMRXP2                       Down
MCMRXN3        T1   I         Down
MCMRXP3                       Down
MCMTXN0        R1   I                  Serial HyperLink Receive Data
MCMTXP0                       UP
MCMTXN1        M1   I         UP
MCMTXP1                       UP
MCMTXN2        N1   I         UP
MCMTXP2                       Down
MCMTXN3        P2   I         UP
MCMTXP3                       Down
MCMRXFLCLK     N2   I
MCMRXFLDAT
MCMTXFLCLK     M5   O
MCMTXFLDAT
MCMRXPMCLK     N5   O
MCMRXPMDAT
MCMTXPMCLK     T4   O
MCMTXPMDAT
MCMREFCLKOUTP  U4   O                  Serial HyperLink Transmit Data
MCMREFCLKOUTN
               R5   O
SCL
SDA            T5   O

TCK            N4   O
TDI
TDO            P4   O
TMS
TRST           W3   O

MDIO           W4   O
MDCLK
               AA1 I

               AA3 I                   Serial HyperLink Sideband Signals

               Y3   I                  HyperLink Reference clock output for daisy chain connection
                                                                 I2C
               Y4   I
                                       I2C Clock
               AA2 O                   I2C Data

               AA4 O                                           JTAG
                                       JTAG Clock Input
               Y1   O                  JTAG Data Input
                                       JTAG Data Output
               W1   O                  JTAG Test Mode Input
                                       JTAG Reset
               AD3 IOZ
               AC4 IOZ                                         MDIO
                                       MDIO Data
               N29 I                   MDIO Clock

               P27  I

               R29  OZ

               P29  I

               P28  I

               G26 IOZ
               H26 O

52 Device Overview                                                     Copyright 2014 Texas Instruments Incorporated
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Table 2-26    Terminal Functions -- Signals and Control by Function (Sheet 10 of 13)

Signal Name  Ball No. Type  IPD/IPU           Description

PCIERXN0                                                   PCIe
PCIERXP0
PCIERXN1     AH7 I
PCIERXP1
PCIETXN0     AH8 I                            PCIexpress Receive Data (2 links)
PCIETXP0
PCIETXN1     AJ9  I
PCIETXP1
              AJ8  I
RIORXN0
RIORXP0      AF8  O
RIORXN1
RIORXP1      AF7  O                           PCIexpress Transmit Data (2 links)
RIORXN2                                                         Serial RapidIO
RIORXP2      AG9 O
RIORXN3                                       Serial RapidIO Receive Data (2 links)
RIORXP3      AG8 O
RIOTXN0
RIOTXP0      AJ11 I                           Serial RapidIO Receive Data (2 links)
RIOTXN1      AJ12 I
RIOTXP1      AH10 I                           Serial RapidIO Transmit Data (2 links)
RIOTXN2      AH11 I
RIOTXP2      AH14 I                           Serial RapidIO Transmit Data (2 links)
RIOTXN3      AH13 I
RIOTXP3      AJ15 I                                                   SGMII
              AJ14 I                           Ethernet MAC SGMII Receive Data
SGMII0RXN    AF10 O                           Ethernet MAC SGMII Transmit Data
SGMII0RXP    AF11 O                           Ethernet MAC SGMII Receive Data
SGMII0TXN    AG11 O                           Ethernet MAC SGMII Transmit Data
SGMII0TXP    AG12 O
SGMII1RXN    AG15 O                                              SmartReflex
SGMII1RXP    AG14 O
SGMII1TXN    AF14 O                           Voltage Control Outputs to variable core power supply. These are open-drain output buffers.
SGMII1TXP    AF13 O

VCNTL0       AJ18 I
VCNTL1       AJ17 I
VCNTL2       AG18 O
VCNTL3       AG17 O
              AH17 I
              AH16 I
              AF17 O
              AF16 O

              L23  OZ

              K23  OZ

              J23  OZ

              H23 OZ

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Table 2-26    Terminal Functions -- Signals and Control by Function (Sheet 11 of 13)

Signal Name  Ball No. Type  IPD/IPU  Description
                                                               SPI
SPISCS0      AG1 OZ         UP
SPISCS1                     UP       SPI Interface Enable 0
SPICLK       AG2 OZ         Down     SPI Interface Enable 1
SPIDIN                      Down     SPI Clock
SPIDOUT      AE1   OZ       Down     SPI Data In
                                      SPI Data Out
TIMI0        AD2 I          Down
TIMI1                       Down                             Timer
TIMO0        AB1 OZ         Down     Timer Inputs
TIMO1                       Down     Timer Outputs
              L24   I
CLKA0                       Down                              TSIP
CLKB0        L26   I        Down     TSIP0 external clock A
FSA0                        Down     TSIP0 external clock B
FSB0         L25   OZ       Down     TSIP0 frame sync A
TR00                        Down     TSIP0 frame sync B
TR01         M26 OZ         Down
TR02                        Down     TSIP0 receive data
TR03         AF25 I         Down
TR04         AG25 I         Down     TSIP0 transmit data
TR05         AJ26 I         Down
TR06         AG26 I         Down     TSIP1 external clock A
TR07         AH26 I         Down     TSIP1 external clock B
TX00         AJ25 I         Down     TSIP1 frame sync A
TX01         AD23 I         Down     TSIP1 frame sync B
TX02         AD24 I         Down
TX03         AC23 I         Down
TX04         AH25 I         Down
TX05         AC24 I         Down
TX06         AE25 I         Down
TX07         AE24 OZ        Down
CLKA1        AD25 OZ        Down
CLKB1        AJ24 OZ        Down
FSA1         AG24 OZ        Down
FSB1         AH24 OZ        Down
              AF24 OZ
              AE23 OZ
              AF23 OZ
              AJ23 I
              AH23 I
              AG23 I
              AJ22 I

54 Device Overview                                                   Copyright 2014 Texas Instruments Incorporated
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Table 2-26    Terminal Functions -- Signals and Control by Function (Sheet 12 of 13)

Signal Name  Ball No. Type  IPD/IPU           Description
TR10         AE22 I         Down
TR11         AD21 I         Down              TSIP1 receive data
TR12         AC21 I         Down
TR13         AJ21 I         Down              TSIP1 transmit data
TR14         AH22 I         Down
TR15         AJ20 I         Down                                      UART
TR16         AH21 I         Down              UART Serial Data In
TR17         AG21 I         Down              UART Serial Data Out
TX10         AF21 OZ        Down              UART Clear To Send
TX11         AD22 OZ        Down              UART Request To Send
TX12         AC22 OZ        Down
TX13         AE21 OZ        Down                                   Reserved
TX14         AG20 OZ        Down              Reserved - Pullup to DVDD18
TX15         AE20 OZ        Down              Reserved - leave unconnected
TX16         AH20 OZ        Down              Reserved - leave unconnected
TX17         AF20 OZ        Down              Reserved - leave unconnected
                                               Reserved - leave unconnected
UARTRXD      AD1 I          Down              Reserved - leave unconnected
UARTTXD      AC1 OZ         Down              Reserved - leave unconnected
UARTCTS      AB3 I          Down              Reserved - Connect to GND
UARTRTS      AB2 OZ         Down              Reserved - leave unconnected
                                               Reserved - leave unconnected
RSV01        AH28 IOZ       Down              Reserved - leave unconnected
RSV02                       Down              Reserved - leave unconnected
RSV03        N24 OZ         Down              Reserved - leave unconnected
RSV04                                         Reserved - leave unconnected
RSV05        N23 OZ         Down              Reserved - leave unconnected
RSV06                       Down              Reserved - leave unconnected
RSV07        AH2 O          Down              Reserved - leave unconnected
RSV08                                         Reserved - leave unconnected
RSV09        AJ3  O                           Reserved - leave unconnected
RSV10                                         Reserved - leave unconnected
RSV11        H28 O                            Reserved - leave unconnected
RSV12
RSV13        G28 O
RSV14
RSV15        AH19 A
RSV16
RSV17        AF19 A
RSV20
RSV21        K22  A
RSV22
RSV24        J22  A

              Y5   A

              W5   A

              W6   A

              AE12 A

              AC9 A

              AD19 A

              AF3  OZ

              G25 OZ

              AF1  OZ

              AH4 O

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-26 Terminal Functions -- Signals and Control by Function (Sheet 13 of 13)

Signal Name        Ball No. Type  IPD/IPU  Description
RSV25              AH3 O                   Reserved - leave unconnected
RSV26              M23 IOZ                 Reserved - leave unconnected
RSV27              M24 IOZ                 Reserved - leave unconnected
RSV0A              AA21 A                  Reserved - leave unconnected
RSV0B              AA20 A                  Reserved - leave unconnected
End of Table 2-26

56 Device Overview                                                       Copyright 2014 Texas Instruments Incorporated
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Table 2-27 Terminal Functions -- Power and Ground

Supply  Ball No.                                                                                                   Volts Description

AVDDA1 H22                                                                                                         1.8 PLL Supply - CORE_PLL

AVDDA2 AC6                                                                                                         1.8 PLL Supply - DDR3_PLL

AVDDA3 AD5                                                                                                         1.8 PLL Supply - PASS_PLL

CVDD    H7, H9, H11, H13, H15, H17, H19, H21, J10, J12, J16, J18, J20, K11, K17, K19, K21, L10, L12, L16, 0.9      SmartReflex core supply voltage
        L18, M11, M13, M15, M17, M19, N8, N10, N12, N14, N16, N18, P9, P11, P13, P15, P17, P19, to
        P21, R8, R10, R18, R20, R22, T9, T11, T13, T15, T17, T19, T21, U8, U10, U18, U20, U22, V9, V11, 1.1
        V17, V19, V21, W8, W10, W18, W20, W22, Y9, Y11, Y13, Y15, Y17, Y19, Y21, AA8, AA10, AA12,
        AA14, AA16, AA18, AA22

CVDD1   J8, J14, K7, K9, K13, K15, L8, L14, L20, L22, M9, M21, N20, N22, R12, R14, R16, U12, U14, U16, 1.0 Fixed core supply voltage for

        V13, V15, W12, W14, W16                                                                                    memory array

DVDD15  A2, A11, A17, A28, B1, B29, C14, C25, D5, D8, D20, D23, E3, F5, F7, F9, F11, F17, F19, F26, F28, 1.5 DDR IO supply
        G2, G4, G8, G10, G12, G14, G16, G18, G20, G23

DVDD18  H24, N28, P23, T23, U26, V23, Y7, Y23, AA6, AB5, AB7, AB19, AB21, AB28, AC3, AF5, AF26,                    1.8 IO supply
        AG22, AH1, AH29, AJ2, AJ28

VDDR1   V5                                                                                                         1.5 HyperLink SerDes regulator supply

VDDR2   AE10                                                                                                       1.5 PCIe SerDes regulator supply

VDDR3   AE16                                                                                                       1.5 SGMII SerDes regulator supply

VDDR4   AE14                                                                                                       1.5 SRIO SerDes regulator supply

VDDT1   M7, N6, P7, R6, T7, U6, V7                                                                                 1.0 HyperLink SerDes termination
                                                                                                                            supply

VDDT2   AB9, AB11, AB13, AB15, AB17, AC8, AC10, AC12, AC14, AC16, AC18, AD7, AD9, AD11, AD13, 1.0 SGMII/SRIO/PCIe SerDes

        AD15, AD17, AE18                                                                                           termination supply

VREFSSTL E14                                                                                                       0.75 DDR3 reference voltage

VSS     A1, A29, B11, B17, B25, C8, C23, D3, D14, D18, E5, E20, F6, F8, F10, F12, F16, F18, F27, F29, G1, GND Ground

        G3, G5, G6, G7, G9, G11, G13, G15, G17, G19, G21, G24, H1, H2, H3, H4, H5, H6, H8, H10, H12,

        H14, H16, H18, H20, J1, J2, J3, J4, J5, J6, J7, J9, J11, J13, J15, J17, J19, J21, K1, K2, K3, K4, K5, K6,

        K8, K10, K12, K14, K16, K18, K20, L1, L2, L3, L4, L5, L6, L7, L9, L11, L13, L15, L17, L19, L21, M2,

        M3, M4, M6, M8, M10, M12, M14, M16, M18, M20, M22, M28, N3, N7, N9, N11, N13, N15, N17,

        N19, N21, P1, P3, P5, P6, P8, P10, P12, P14, P16, P18, P20, P22, R2, R3, R4, R7, R9, R11, R13,

        R15, R17, R19, R21, T3, T6, T8, T10, T12, T14, T16, T18, T20, T22, T26, U1, U3, U5, U7, U9, U11,

        U13, U15, U17, U19, U21, V1, V2, V3, V4, V6, V8, V10, V12, V14, V16, V18, V20, V22, W7, W9,

        W11, W13, W15, W17, W19, W21, Y6, Y8, Y10, Y12, Y14, Y16, Y18, Y20, Y22, AA5, AA7, AA9,

        AA11, AA13, AA15, AA17, AA19, AA23, AA28, AB4, AB6, AB8, AB10, AB12, AB14, AB16, AB18,

        AB20, AB22, AC2, AC5, AC7, AC11, AC13, AC15, AC17, AC19, AD6, AD8, AD10, AD12, AD14,

        AD16, AD18, AE7, AE8, AE9, AE11, AE13, AE15, AE17, AE19, AE26, AF4, AF6, AF9, AF12, AF15,

        AF18, AF22, AG7, AG10, AG13, AG16, AG19, AH6, AH9, AH12, AH15, AH18, AJ1, AJ7, AJ10,

        AJ13, AJ16, AJ19, AJ29

End of Table 2-27

Copyright 2014 Texas Instruments Incorporated                                                                                     Device Overview 57
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Table 2-28    Terminal Functions        Table 2-28          Terminal Functions        Table 2-28   Terminal Functions
                                                                                                   -- By Signal Name (Sheet
              -- By Signal Name (Sheet                      -- By Signal Name (Sheet               3 of 13)

              1 of 13)                                      2 of 13)

Signal Name   Ball Number                      Signal Name  Ball Number               Signal Name  Ball Number
AVDDA1        H22                              CVDD         W10, W18, W20,            DDRCLKOUTN0  B12
                                                            W22, Y9, Y11, Y13,        DDRCLKOUTN1  B16
AVDDA2        AC6                                           Y15, Y17, Y19, Y21,       DDRCLKOUTP0  A12
                                                            AA8, AA10, AA12,          DDRCLKOUTP1  A16
AVDDA3        AD5                                           AA14, AA16, AA18,         DDRCLKP      G29
                                                            AA22                      DDRD00       E28
BOOTCOMPLETE  AE2                                           J8, J14, K7, K9, K13,     DDRD01       D29
                                                            K15, L8, L14, L20,        DDRD02       E27
BOOTMODE00    J28                              CVDD1        L22, M9, M21, N20,        DDRD03       D28
                                                            N22, R12, R14, R16,       DDRD04       D27
BOOTMODE01    J29                                           U12, U14, U16, V13,       DDRD05       B28
                                                            V15, W12, W14,            DDRD06       E26
BOOTMODE02    J26                                           W16                       DDRD07       F25
                                                            A14                       DDRD08       F24
BOOTMODE03    J25                                           B14                       DDRD09       E24
                                                            F14                       DDRD10       E25
BOOTMODE04    J27                                           F13                       DDRD11       D25
                                                            A15                       DDRD12       D26
BOOTMODE05    J24                              DDRA00       C15                       DDRD13       C26
                                                            B15                       DDRD14       B26
BOOTMODE06    K27                              DDRA01       D15                       DDRD15       A26
                                                            F15                       DDRD16       F23
BOOTMODE07    K28                              DDRA02       E15                       DDRD17       F22
                                                            E16                       DDRD18       D24
BOOTMODE08    K26                              DDRA03       D16                       DDRD19       E23
                                                            E17                       DDRD20       A23
BOOTMODE09    K29                              DDRA04       C16                       DDRD21       B23
                                                            D17                       DDRD22       C24
BOOTMODE10    L28                              DDRA05       C17                       DDRD23       E22
                                                            A13                       DDRD24       D21
BOOTMODE11    L29                              DDRA06       B13                       DDRD25       F20
                                                            C13                       DDRD26       E21
BOOTMODE12    K25                              DDRA07       D12                       DDRD27       F21
                                                            E19                       DDRD28       D22
CLKA0         AF25                             DDRA08       C20                       DDRD29       C21
                                                            D19                       DDRD30       B22
CLKA1         AJ23                             DDRA09       B20                       DDRD31       C22
                                                            C19                       DDRD32       E10
CLKB0         AG25                             DDRA10       C18                       DDRD33       D10
                                                            B18                       DDRD34       B10
CLKB1         AH23                             DDRA11       A18                       DDRD35       D9
                                                            C11                       DDRD36       E9
CORECLKN      AG4                              DDRA12       C12
                                                            D11
CORECLKP      AG3                              DDRA13       E18
                                                            H29
CORESEL0      AF2                              DDRA14

CORESEL1      AD4                              DDRA15

CORESEL2      AE6                              DDRBA0

CORESEL3      AE5                              DDRBA1

CVDD          H7, H9, H11, H13,                DDRBA2
CVDD          H15, H17, H19, H21,              DDRCAS
              J10, J12, J16, J18,              DDRCB00
              J20, K11, K17, K19,              DDRCB01
              K21, L10, L12, L16,              DDRCB02
              L18, M11, M13,                   DDRCB03
              M15, M17, M19, N8,               DDRCB04
              N10, N12, N14,                   DDRCB05
                                               DDRCB06
              N16, N18, P9, P11,               DDRCB07
              P13, P15, P17, P19,              DDRCE0
              P21, R8, R10, R18,
              R20, R22, T9, T11,
              T13, T15, T17, T19,
              T21, U8, U10, U18,
              U20, U22, V9, V11,
              V17, V19, V21, W8,

                                               DDRCE1

                                               DDRCKE0

                                               DDRCKE1

                                               DDRCLKN

Copyright 2014 Texas Instruments Incorporated                                                      Device Overview 58
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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-28    Terminal Functions        Table 2-28   Terminal Functions        Table 2-28   Terminal Functions
                                                                                            -- By Signal Name (Sheet
Signal Name  -- By Signal Name (Sheet               -- By Signal Name (Sheet               6 of 13)
DDRD37
DDRD38       4 of 13)                               5 of 13)                                       Ball Number
DDRD39                                                                                             V24
DDRD40             Ball Number         Signal Name  Ball Number               Signal Name          W28
DDRD41             C9                  DDRDQS3N                               EMIFA13              W27
DDRD42             B8                  DDRDQS3P     B21                       EMIFA14              W29
DDRD43             E8                  DDRDQS4N     A21                       EMIFA15              W26
DDRD44             A7                  DDRDQS4P     B9                        EMIFA16              W25
DDRD45             D7                  DDRDQS5N                               EMIFA17              W24
DDRD46             E7                  DDRDQS5P     A9                        EMIFA18              W23
DDRD47             C7                  DDRDQS6N     A6                        EMIFA19              Y29
DDRD48             B7                  DDRDQS6P     B6                        EMIFA20              Y28
DDRD49             E6                  DDRDQS7N                               EMIFA21              U23
DDRD50             D6                  DDRDQS7P     A3                        EMIFA22              R24
DDRD51             C6                  DDRDQS8N     B3                        EMIFA23              R23
DDRD52             C5                  DDRDQS8P     C1                        EMIFBE0              P25
DDRD53             A5                  DDRODT0                                EMIFBE1              R27
DDRD54             B4                  DDRODT1      D1                        EMIFCE0              R28
DDRD55             A4                  DDRRAS       B19                       EMIFCE1              R25
DDRD56             D4                  DDRRESET     A19                       EMIFCE2              Y27
DDRD57             E4                  DDRSLRATE0                             EMIFCE3              AB29
DDRD58             C4                  DDRSLRATE1   D13                       EMIFD00              AA29
DDRD59             C3                  DDRWE        E13                       EMIFD01              Y26
DDRD60             F4                  DVDD15       C10                       EMIFD02              AA27
DDRD61             D2                                                         EMIFD03              AB27
DDRD62             E2                  DVDD18       E11                       EMIFD04              AA26
DDRD63             C2                               G27                       EMIFD05              AA25
DDRDQM0            F2                  EMIFA00      H27                       EMIFD06              Y25
DDRDQM1            F3                  EMIFA01                                EMIFD07              AB25
DDRDQM2            E1                  EMIFA02      E12                       EMIFD08              AA24
DDRDQM3            F1                  EMIFA03      A2, A11, A17, A28,        EMIFD09              Y24
DDRDQM4            E29                 EMIFA04      B1, B29, C14, C25,        EMIFD10              AB23
DDRDQM5            C27                 EMIFA05      D5, D8, D20, D23,         EMIFD11              AB24
DDRDQM6            A25                 EMIFA06      E3, F5, F7, F9, F11,      EMIFD12              AB26
DDRDQM7            A22                 EMIFA07      F17, F19, F26, F28,       EMIFD13              AC25
DDRDQM8            A10                 EMIFA08      G2, G4, G8, G10,          EMIFD14              R26
DDRDQS0N           A8                  EMIFA09      G12, G14, G16, G18,       EMIFD15              P26
DDRDQS0P           B5                  EMIFA10      G20, G23                  EMIFOE               T29
DDRDQS1N           B2                  EMIFA11      H24, N28, P23, T23,       EMIFRW               T28
DDRDQS1P           A20                 EMIFA12      U26, V23, Y7, Y23,        EMIFWAIT0            P24
DDRDQS2N           C29                              AA6, AB5, AB7,            EMIFWAIT1            AC29
DDRDQS2P           C28                              AB19, AB21, AB28,         EMIFWE               AC28
                    B27                              AC3, AF5, AF26,           EMU00                AC27
                    A27                              AG22, AH1, AH29,          EMU01                AC26
                    B24                              AJ2, AJ28                 EMU02
                    A24                                                        EMU03
                                                     T27
                                                     T24
                                                     U29

                                                     T25
                                                     U27

                                                     U28
                                                     U25
                                                     U24

                                                     V28
                                                     V29
                                                     V27

                                                     V26
                                                     V25

59 Device Overview                                                             Copyright 2014 Texas Instruments Incorporated
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                                               Multicore Fixed and Floating-Point Digital Signal Processor

                                                                                                                            SPRS691E--March 2014

Table 2-28  Terminal Functions        Table 2-28  Terminal Functions        Table 2-28   Terminal Functions
                                                                                         -- By Signal Name (Sheet
            -- By Signal Name (Sheet              -- By Signal Name (Sheet               9 of 13)

            7 of 13)                              8 of 13)                                       Ball Number
                                                                                                 AF7
Signal Name    Ball Number                     Signal Name    Ball Number   Signal Name          AG8
EMU04          AD29                            MCMREFCLKOUTP  Y1            PCIETXP0             AC20
EMU05          AD28                            MCMRXFLCLK     W3            PCIETXP1             G22
EMU06          AD27                            MCMRXFLDAT     W4            POR                  N25
EMU07          AE29                            MCMRXN0        U2            PTV15                N27
EMU08          AE28                            MCMRXN1        T1            RESETFULL            M29
EMU09          AF29                            MCMRXN2        M1            RESETSTAT            AJ11
EMU10          AE27                            MCMRXN3        P2            RESET                AH10
EMU11          AF28                            MCMRXP0        T2            RIORXN0              AH14
EMU12          AG29                            MCMRXP1        R1            RIORXN1              AJ15
EMU13          AD26                            MCMRXP2        N1            RIORXN2              AJ12
EMU14          AG28                            MCMRXP3        N2            RIORXN3              AH11
EMU15          AG27                            MCMRXPMCLK     Y3            RIORXP0              AH13
EMU16          AJ27                            MCMRXPMDAT     Y4            RIORXP1              AJ14
EMU17          AF27                            MCMTXFLCLK     AA1           RIORXP2              AF10
EMU18          AH27                            MCMTXFLDAT     AA3           RIORXP3              AG11
FSA0           AJ26                            MCMTXN0        M5            RIOTXN0              AG15
FSA1           AG23                            MCMTXN1        T4            RIOTXN1              AF14
FSB0           AG26                            MCMTXN2        R5            RIOTXN2              AF11
FSB1           AJ22                            MCMTXN3        N4            RIOTXN3              AG12
GPIO00         H25                             MCMTXP0        N5            RIOTXP0              AG14
GPIO01         J28                             MCMTXP1        U4            RIOTXP1              AF13
GPIO02         J29                             MCMTXP2        T5            RIOTXP2              AH28
GPIO03         J26                             MCMTXP3        P4            RIOTXP3              N24
GPIO04         J25                             MCMTXPMCLK     AA2           RSV01                N23
GPIO05         J27                             MCMTXPMDAT     AA4           RSV02                AH2
GPIO06         J24                             MDCLK          H26           RSV03                AJ3
GPIO07         K27                             MDIO           G26           RSV04                H28
GPIO08         K28                             NMI            M25           RSV05                G28
GPIO09         K26                             PACLKSEL       AE4           RSV06                AH19
GPIO10         K29                             PASSCLKN       AJ4           RSV07                AF19
GPIO11         L28                             PASSCLKP       AJ5           RSV08                AA21
GPIO12         L29                             PCIECLKN       AH5           RSV09                AA20
GPIO13         K25                             PCIECLKP       AG5           RSV0A                K22
GPIO14         K24                             PCIERXN0       AH7           RSV0B                J22
GPIO15         L27                             PCIERXN1       AJ9           RSV10                Y5
HOUT           AD20                            PCIERXP0       AH8           RSV11                W5
LENDIAN        H25                             PCIERXP1       AJ8           RSV12                W6
LRESETNMIEN    M27                             PCIESSMODE0    K24           RSV13                AE12
LRESET         N26                             PCIESSMODE1    L27           RSV14                AC9
MCMCLKN        Y2                              PCIESSEN       L24           RSV15                AD19
MCMCLKP        W2                              PCIETXN0       AF8           RSV16
MCMREFCLKOUTN  W1                              PCIETXN1       AG9           RSV17

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-28     Terminal Functions        Table 2-28   Terminal Functions        Table 2-28   Terminal Functions
                                                                                             -- By Signal Name (Sheet
               -- By Signal Name (Sheet               -- By Signal Name (Sheet               12 of 13)

               10 of 13)                              11 of 13)                                      Ball Number

Signal Name         Ball Number          Signal Name  Ball Number               Signal Name          A1, A29, B11, B17,
RSV20               AF3                  TR13         AJ21                      VSS                  B25, C8, C23, D3,
RSV21               G25                  TR14         AH22                      VSS                  D14, D18, E5, E20,
RSV22               AF1                  TR15         AJ20                      VSS                  F6, F8, F10, F12,
RSV24               AH4                  TR16         AH21                      VSS                  F16, F18, F27, F29,
RSV25               AH3                  TR17         AG21                      VSS                  G1, G3, G5, G6, G7,
SCL                 AD3                  TRST         P28                       VSS                  G9, G11, G13, G15,
SDA                 AC4                  TX00         AE24                      VSS                  G17, G19, G21, G24,
SGMII0RXN           AJ18                 TX01         AD25
SGMII0RXP           AJ17                 TX02         AJ24                                           H1, H2, H3, H4, H5,
SGMII0TXN           AG18                 TX03         AG24                                           H6, H8, H10, H12,
SGMII0TXP           AG17                 TX04         AH24                                           H14, H16, H18, H20,
SGMII1RXN           AH17                 TX05         AF24                                           J1, J2, J3, J4, J5, J6,
SGMII1RXP           AH16                 TX06         AE23                                           J7, J9, J11, J13, J15,
SGMII1TXN           AF17                 TX07         AF23                                           J17, J19, J21, K1, K2,
SGMII1TXP           AF16                 TX10         AF21                                           K3, K4, K5, K6, K8,
SPICLK              AE1                  TX11         AD22                                           K10, K12, K14, K16,
SPIDIN              AD2                  TX12         AC22
SPIDOUT             AB1                  TX13         AE21                                           K18, K20, L1, L2, L3,
SPISCS0             AG1                  TX14         AG20                                           L4, L5, L6, L7, L9,
SPISCS1             AG2                  TX15         AE20                                           L11, L13, L15, L17,
SRIOSGMIICLKN       AJ6                  TX16         AH20                                           L19, L21, M2, M3,
SRIOSGMIICLKP       AG6                  TX17         AF20                                           M4, M6, M8, M10,
SYSCLKOUT           AE3                  UARTCTS      AB3                                            M12, M14, M16,
TCK                 N29                  UARTRTS      AB2                                            M18, M20, M22,
TDI                 P27                  UARTRXD      AD1                                            M28, N3, N7, N9,
TDO                 R29                  UARTTXD      AC1
TIMI0               L24                  VCNTL0       L23                                            N11, N13, N15, N17,
TIMI1               L26                  VCNTL1       K23                                            N19, N21, P1, P3,
TIMO0               L25                  VCNTL2       J23                                            P5, P6, P8, P10, P12,
TIMO1               M26                  VCNTL3       H23                                            P14, P16, P18, P20,
TMS                 P29                  VDDR1        V5                                             P22, R2, R3, R4, R7,
TR00                AH26                 VDDR2        AE10                                           R9, R11, R13, R15,
TR01                AJ25                 VDDR3        AE16                                           R17, R19, R21, T3,
TR02                AD23                 VDDR4        AE14                                           T6, T8, T10, T12,
TR03                AD24                 VDDT1        M7, N6, P7, R6, T7,
TR04                AC23                              U6, V7                                         T14, T16, T18, T20,
TR05                AH25                 VDDT2        AB9, AB11, AB13,                               T22, T26, U1, U3,
TR06                AC24                              AB15, AB17, AC8,                               U5, U7, U9, U11,
TR07                AE25                 VREFSSTL     AC10, AC12, AC14,                              U13, U15, U17, U19,
TR10                AE22                              AC16, AC18, AD7,                               U21, V1, V2, V3, V4,
TR11                AD21                              AD9, AD11, AD13,                               V6, V8, V10, V12,
TR12                AC21                              AD15, AD17, AE18                               V14, V16, V18, V20,
                                                      E14                                            V22, W7, W9, W11,

                                                                                                     W13, W15, W17,
                                                                                                     W19, W21, Y6, Y8,
                                                                                                     Y10, Y12, Y14, Y16,
                                                                                                     Y18, Y20, Y22, AA5,
                                                                                                     AA7, AA9, AA11,
                                                                                                     AA13, AA15, AA17,
                                                                                                     AA19, AA23, AA28,
                                                                                                     AB4, AB6, AB8,

                                                                                                     AB10, AB12, AB14,
                                                                                                     AB16, AB18, AB20,
                                                                                                     AB22, AC2, AC5,
                                                                                                     AC7, AC11, AC13,
                                                                                                     AC15, AC17, AC19,
                                                                                                     AD6, AD8, AD10,
                                                                                                     AD12, AD14, AD16,
                                                                                                     AD18, AE7, AE8,

61 Device Overview                                                              Copyright 2014 Texas Instruments Incorporated
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Table 2-28  Terminal Functions
            -- By Signal Name (Sheet
            13 of 13)

Signal Name        Ball Number
VSS
                   AE9, AE11, AE13,
VSS                AE15, AE17, AE19,
End of Table 2-28  AE26, AF4, AF6,
                   AF9, AF12, AF15,
                   AF18, AF22AG7,
                   AG10, AG13, AG16,
                   AG19, AH6, AH9,
                   AH12, AH15, AH18,

                   AJ1, AJ7, AJ10,
                   AJ13, AJ16, AJ19,
                   AJ29

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-29    Terminal Functions        Table 2-29   Terminal Functions        Table 2-29   Terminal Functions
                                                                                            -- By Ball Number (Sheet
Ball Number  -- By Ball Number (Sheet               -- By Ball Number (Sheet               3 of 21)
A1
A2           1 of 21)                               2 of 21)                                Signal Name
A3                                                                                          DDRDQM1
A4           Signal Name               Ball Number  Signal Name               Ball Number   DDRDQS0P
A5           VSS                       B14          DDRA01                    C27           DDRDQS0N
A6           DVDD15                    B15          DDRA06                    C28           DDRDQS7P
A7           DDRDQS6N                  B16          DDRCLKOUTN1               C29           DDRD57
A8           DDRD51                    B17          VSS                       D1            VSS
A9           DDRD49                    B18          DDRCB06                   D2            DDRD52
A10          DDRDQS5N                  B19          DDRDQS8N                  D3            DVDD15
A11          DDRD40                    B20          DDRCB03                   D4            DDRD46
A12          DDRDQM5                   B21          DDRDQS3N                  D5            DDRD41
A13          DDRDQS4P                  B22          DDRD30                    D6            DVDD15
A14          DDRDQM4                   B23          DDRD21                    D7            DDRD35
A15          DVDD15                    B24          DDRDQS2N                  D8            DDRD33
A16          DDRCLKOUTP0               B25          VSS                       D9            DDRCKE0
A17          DDRBA0                    B26          DDRD14                    D10           DDRCAS
A18          DDRA00                    B27          DDRDQS1N                  D11           DDRODT0
A19          DDRA04                    B28          DDRD05                    D12           VSS
A20          DDRCLKOUTP1               B29          DVDD15                    D13           DDRA07
A21          DVDD15                    C1           DDRDQS7N                  D14           DDRA11
A22          DDRCB07                   C2           DDRD59                    D15           DDRA14
A23          DDRDQS8P                  C3           DDRD55                    D16           VSS
A24          DDRDQM8                   C4           DDRD54                    D17           DDRCB02
A25          DDRDQS3P                  C5           DDRD48                    D18           DVDD15
A26          DDRDQM3                   C6           DDRD47                    D19           DDRD24
A27          DDRD20                    C7           DDRD43                    D20           DDRD28
A28          DDRDQS2P                  C8           VSS                       D21           DVDD15
A29          DDRDQM2                   C9           DDRD37                    D22           DDRD18
B1           DDRD15                    C10          DDRRAS                    D23           DDRD11
B2           DDRDQS1P                  C11          DDRCE0                    D24           DDRD12
B3           DVDD15                    C12          DDRCE1                    D25           DDRD04
B4           VSS                       C13          DDRBA2                    D26           DDRD03
B5           DVDD15                    C14          DVDD15                    D27           DDRD01
B6           DDRDQM7                   C15          DDRA05                    D28           DDRD62
B7           DDRDQS6P                  C16          DDRA13                    D29           DDRD58
B8           DDRD50                    C17          DDRA15                    E1            DVDD15
B9           DDRDQM6                   C18          DDRCB05                   E2            DDRD53
B10          DDRDQS5P                  C19          DDRCB04                   E3            VSS
B11          DDRD44                    C20          DDRCB01                   E4            DDRD45
B12          DDRD38                    C21          DDRD29                    E5            DDRD42
B13          DDRDQS4N                  C22          DDRD31                    E6            DDRD39
              DDRD34                    C23          VSS                       E7            DDRD36
              VSS                       C24          DDRD22                    E8            DDRD32
              DDRCLKOUTN0               C25          DVDD15                    E9
              DDRBA1                    C26          DDRD13                    E10

63 Device Overview                                                             Copyright 2014 Texas Instruments Incorporated
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Table 2-29    Terminal Functions        Table 2-29          Terminal Functions        Table 2-29   Terminal Functions
                                                                                                   -- By Ball Number (Sheet
Ball Number  -- By Ball Number (Sheet                      -- By Ball Number (Sheet               6 of 21)
E11
E12          4 of 21)                                      5 of 21)                                Signal Name
E13                                                                                                VSS
E14          Signal Name                      Ball Number  Signal Name               Ball Number   CVDD
E15          DDRRESET                         F24          DDRD08                    H8            VSS
E16          DDRWE                            F25          DDRD07                    H9            CVDD
E17          DDRODT1                          F26          DVDD15                    H10           VSS
E18          VREFSSTL                         F27          VSS                       H11           CVDD
E19          DDRA09                           F28          DVDD15                    H12           VSS
E20          DDRA10                           F29          VSS                       H13           CVDD
E21          DDRA12                           G1           VSS                       H14           VSS
E22          DDRCKE1                          G2           DVDD15                    H15           CVDD
E23          DDRCB00                          G3           VSS                       H16           VSS
E24          VSS                              G4           DVDD15                    H17           CVDD
E25          DDRD26                           G5           VSS                       H18           VSS
E26          DDRD23                           G6           VSS                       H19           CVDD
E27          DDRD19                           G7           VSS                       H20           AVDDA1
E28          DDRD09                           G8           DVDD15                    H21           VCNTL3
E29          DDRD10                           G9           VSS                       H22           DVDD18
F1           DDRD06                           G10          DVDD15                    H23           GPIO00
F2           DDRD02                           G11          VSS                       H24           LENDIAN
F3           DDRD00                           G12          DVDD15                    H25           MDCLK
F4           DDRDQM0                          G13          VSS                       H25           DDRSLRATE1
F5           DDRD63                           G14          DVDD15                    H26           RSV06
F6           DDRD60                           G15          VSS                       H27           DDRCLKN
F7           DDRD61                           G16          DVDD15                    H28           VSS
F8           DDRD56                           G17          VSS                       H29           VSS
F9           DVDD15                           G18          DVDD15                    J1            VSS
F10          VSS                              G19          VSS                       J2            VSS
F11          DVDD15                           G20          DVDD15                    J3            VSS
F12          VSS                              G21          VSS                       J4            VSS
F13          DVDD15                           G22          PTV15                     J5            VSS
F14          VSS                              G23          DVDD15                    J6            CVDD1
F15          DVDD15                           G24          VSS                       J7            VSS
F16          VSS                              G25          RSV21                     J8            CVDD
F17          DDRA03                           G26          MDIO                      J9            VSS
F18          DDRA02                           G27          DDRSLRATE0                J10           CVDD
F19          DDRA08                           G28          RSV07                     J11           VSS
F20          VSS                              G29          DDRCLKP                   J12           CVDD1
F21          DVDD15                           H1           VSS                       J13           VSS
F22          VSS                              H2           VSS                       J14           CVDD
F23          DVDD15                           H3           VSS                       J15           VSS
              DDRD25                           H4           VSS                       J16           CVDD
              DDRD27                           H5           VSS                       J17           VSS
              DDRD17                           H6           VSS                       J18
              DDRD16                           H7           CVDD                      J19

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Table 2-29    Terminal Functions        Table 2-29   Terminal Functions        Table 2-29   Terminal Functions
                                                                                            -- By Ball Number (Sheet
Ball Number  -- By Ball Number (Sheet               -- By Ball Number (Sheet               9 of 21)
J20
J21          7 of 21)                               8 of 21)                                Signal Name
J22                                                                                         MCMRXN2
J23          Signal Name               Ball Number  Signal Name               Ball Number   VSS
J24          CVDD                      K25          BOOTMODE12                M1            VSS
J24          VSS                       K26          GPIO09                    M2            VSS
J25          RSV11                     K26          BOOTMODE08                M3            MCMTXN0
J25          VCNTL2                    K27          GPIO07                    M4            VSS
J26          GPIO06                    K27          BOOTMODE06                M5            VDDT1
J26          BOOTMODE05                K28          GPIO08                    M6            VSS
J27          GPIO04                    K28          BOOTMODE07                M7            CVDD1
J27          BOOTMODE03                K29          GPIO10                    M8            VSS
J28          GPIO03                    K29          BOOTMODE09                M9            CVDD
J28          BOOTMODE02                L1           VSS                       M10           VSS
J29          GPIO05                    L2           VSS                       M11           CVDD
J29          BOOTMODE04                L3           VSS                       M12           VSS
K1           GPIO01                    L4           VSS                       M13           CVDD
K2           BOOTMODE00                L5           VSS                       M14           VSS
K3           GPIO02                    L6           VSS                       M15           CVDD
K4           BOOTMODE01                L7           VSS                       M16           VSS
K5           VSS                       L8           CVDD1                     M17           CVDD
K6           VSS                       L9           VSS                       M18           VSS
K7           VSS                       L10          CVDD                      M19           CVDD1
K8           VSS                       L11          VSS                       M20           VSS
K9           VSS                       L12          CVDD                      M21           NMI
K10          VSS                       L13          VSS                       M22           TIMO1
K11          CVDD1                     L14          CVDD1                     M25           LRESETNMIEN
K12          VSS                       L15          VSS                       M26           VSS
K13          CVDD1                     L16          CVDD                      M27           RESET
K14          VSS                       L17          VSS                       M28           MCMRXP2
K15          CVDD                      L18          CVDD                      M29           MCMRXP3
K16          VSS                       L19          VSS                       N1            VSS
K17          CVDD1                     L20          CVDD1                     N2            MCMTXN3
K18          VSS                       L21          VSS                       N3            MCMTXP0
K19          CVDD1                     L22          CVDD1                     N4            VDDT1
K20          VSS                       L23          VCNTL0                    N5            VSS
K21          CVDD                      L24          TIMI0                     N6            CVDD
K22          VSS                       L24          PCIESSEN                  N7            VSS
K23          CVDD                      L25          TIMO0                     N8            CVDD
K24          VSS                       L26          TIMI1                     N9            VSS
K24          CVDD                      L27          GPIO15                    N10           CVDD
K25          RSV10                     L27          PCIESSMODE1               N11           VSS
              VCNTL1                    L28          GPIO11                    N12           CVDD
              GPIO14                    L28          BOOTMODE10                N13           VSS
              PCIESSMODE0               L29          GPIO12                    N14
              GPIO13                    L29          BOOTMODE11                N15

65 Device Overview                                                             Copyright 2014 Texas Instruments Incorporated
                                                                                               Submit Documentation Feedback
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                                               Multicore Fixed and Floating-Point Digital Signal Processor

                                                                                                                            SPRS691E--March 2014

Table 2-29    Terminal Functions        Table 2-29          Terminal Functions        Table 2-29   Terminal Functions
                                                                                                   -- By Ball Number (Sheet
Ball Number  -- By Ball Number (Sheet                      -- By Ball Number (Sheet               12 of 21)
N16
N17          10 of 21)                                     11 of 21)                               Signal Name
N18                                                                                                CVDD
N19          Signal Name                      Ball Number  Signal Name               Ball Number   VSS
N20          CVDD                             P29          TMS                       T13           CVDD
N21          VSS                              R1           MCMRXP1                   T14           VSS
N22          CVDD                             R2           VSS                       T15           CVDD
N23          VSS                              R3           VSS                       T16           VSS
N24          CVDD1                            R4           VSS                       T17           CVDD
N25          VSS                              R5           MCMTXN2                   T18           VSS
N26          CVDD1                            R6           VDDT1                     T19           CVDD
N27          RSV03                            R7           VSS                       T20           VSS
N28          RSV02                            R8           CVDD                      T21           DVDD18
N29          RESETFULL                        R9           VSS                       T22           EMIFA01
P1           LRESET                           R10          CVDD                      T23           EMIFA03
P2           RESETSTAT                        R11          VSS                       T24           VSS
P3           DVDD18                           R12          CVDD1                     T25           EMIFA00
P4           TCK                              R13          VSS                       T26           EMIFWAIT1
P5           VSS                              R14          CVDD1                     T27           EMIFWAIT0
P6           MCMRXN3                          R15          VSS                       T28           VSS
P7           VSS                              R16          CVDD1                     T29           MCMRXN0
P8           MCMTXP3                          R17          VSS                       U1            VSS
P9           VSS                              R18          CVDD                      U2            MCMTXP1
P10          VSS                              R19          VSS                       U3            VSS
P11          VDDT1                            R20          CVDD                      U4            VDDT1
P12          VSS                              R21          VSS                       U5            VSS
P13          CVDD                             R22          CVDD                      U6            CVDD
P14          VSS                              R23          EMIFBE1                   U7            VSS
P15          CVDD                             R24          EMIFBE0                   U8            CVDD
P16          VSS                              R25          EMIFCE3                   U9            VSS
P17          CVDD                             R26          EMIFOE                    U10           CVDD1
P18          VSS                              R27          EMIFCE1                   U11           VSS
P19          CVDD                             R28          EMIFCE2                   U12           CVDD1
P20          VSS                              R29          TDO                       U13           VSS
P21          CVDD                             T1           MCMRXN1                   U14           CVDD1
P22          VSS                              T2           MCMRXP0                   U15           VSS
P23          CVDD                             T3           VSS                       U16           CVDD
P24          VSS                              T4           MCMTXN1                   U17           VSS
P25          CVDD                             T5           MCMTXP2                   U18           CVDD
P26          VSS                              T6           VSS                       U19           VSS
P27          DVDD18                           T7           VDDT1                     U20           CVDD
P28          EMIFWE                           T8           VSS                       U21           EMIFA23
              EMIFCE0                          T9           CVDD                      U22           EMIFA07
              EMIFRW                           T10          VSS                       U23           EMIFA06
              TDI                              T11          CVDD                      U24
              TRST                             T12          VSS                       U25

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Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-29    Terminal Functions        Table 2-29   Terminal Functions        Table 2-29   Terminal Functions
                                                                                            -- By Ball Number (Sheet
Ball Number  -- By Ball Number (Sheet               -- By Ball Number (Sheet               15 of 21)
U26
U27          13 of 21)                              14 of 21)                               Signal Name
U28                                                                                         DVDD18
U29          Signal Name               Ball Number  Signal Name               Ball Number   EMIFD11
V1           DVDD18                    W10          CVDD                      Y23           EMIFD08
V2           EMIFA04                   W11          VSS                       Y24           EMIFD03
V3           EMIFA05                   W12          CVDD1                     Y25           EMIFD00
V4           EMIFA02                   W13          VSS                       Y26           EMIFA22
V5           VSS                       W14          CVDD1                     Y27           EMIFA21
V6           VSS                       W15          VSS                       Y28           MCMTXFLCLK
V7           VSS                       W16          CVDD1                     Y29           MCMTXPMCLK
V8           VSS                       W17          VSS                       AA1           MCMTXFLDAT
V9           VDDR1                     W18          CVDD                      AA2           MCMTXPMDAT
V10          VSS                       W19          VSS                       AA3           VSS
V11          VDDT1                     W20          CVDD                      AA4           DVDD18
V12          VSS                       W21          VSS                       AA5           VSS
V13          CVDD                      W22          CVDD                      AA6           CVDD
V14          VSS                       W23          EMIFA20                   AA7           VSS
V15          CVDD                      W24          EMIFA19                   AA8           CVDD
V16          VSS                       W25          EMIFA18                   AA9           VSS
V17          CVDD1                     W26          EMIFA17                   AA10          CVDD
V18          VSS                       W27          EMIFA15                   AA11          VSS
V19          CVDD1                     W28          EMIFA14                   AA12          CVDD
V20          VSS                       W29          EMIFA16                   AA13          VSS
V21          CVDD                      Y1           MCMREFCLKOUTP             AA14          CVDD
V22          VSS                       Y2           MCMCLKN                   AA15          VSS
V23          CVDD                      Y3           MCMRXPMCLK                AA16          CVDD
V24          VSS                       Y4           MCMRXPMDAT                AA17          VSS
V25          CVDD                      Y5           RSV12                     AA18          RSV0B
V26          VSS                       Y6           VSS                       AA19          RSV0A
V27          DVDD18                    Y7           DVDD18                    AA20          CVDD
V28          EMIFA13                   Y8           VSS                       AA21          VSS
V29          EMIFA12                   Y9           CVDD                      AA22          EMIFD10
W1           EMIFA11                   Y10          VSS                       AA23          EMIFD07
W2           EMIFA10                   Y11          CVDD                      AA24          EMIFD06
W3           EMIFA08                   Y12          VSS                       AA25          EMIFD04
W4           EMIFA09                   Y13          CVDD                      AA26          VSS
W5           MCMREFCLKOUTN             Y14          VSS                       AA27          EMIFD02
W6           MCMCLKP                   Y15          CVDD                      AA28          SPIDOUT
W7           MCMRXFLCLK                Y16          VSS                       AA29          UARTRTS
W8           MCMRXFLDAT                Y17          CVDD                      AB1           UARTCTS
W9           RSV13                     Y18          VSS                       AB2           VSS
              RSV14                     Y19          CVDD                      AB3           DVDD18
              VSS                       Y20          VSS                       AB4           VSS
              CVDD                      Y21          CVDD                      AB5
              VSS                       Y22          VSS                       AB6

67 Device Overview                                                             Copyright 2014 Texas Instruments Incorporated
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Table 2-29    Terminal Functions        Table 2-29          Terminal Functions        Table 2-29   Terminal Functions
                                                                                                   -- By Ball Number (Sheet
Ball Number  -- By Ball Number (Sheet                      -- By Ball Number (Sheet               18 of 21)
AB7
AB8          16 of 21)                                     17 of 21)                               Signal Name
AB9                                                                                                PACLKSEL
AB10         Signal Name                      Ball Number  Signal Name               Ball Number   CORESEL3
AB11         DVDD18                           AC20         POR                       AE4           CORESEL2
AB12         VSS                              AC21         TR12                      AE5           VSS
AB13         VDDT2                            AC22         TX12                      AE6           VSS
AB14         VSS                              AC23         TR04                      AE7           VSS
AB15         VDDT2                            AC24         TR06                      AE8           VDDR2
AB16         VSS                              AC25         EMIFD15                   AE9           VSS
AB17         VDDT2                            AC26         EMU03                     AE10          RSV15
AB18         VSS                              AC27         EMU02                     AE11          VSS
AB19         VDDT2                            AC28         EMU01                     AE12          VDDR4
AB20         VSS                              AC29         EMU00                     AE13          VSS
AB21         VDDT2                            AD1          UARTRXD                   AE14          VDDR3
AB22         VSS                              AD2          SPIDIN                    AE15          VSS
AB23         DVDD18                           AD3          SCL                       AE16          VDDT2
AB24         VSS                              AD4          CORESEL1                  AE17          VSS
AB25         DVDD18                           AD5          AVDDA3                    AE18          TX15
AB26         VSS                              AD6          VSS                       AE19          TX13
AB27         EMIFD12                          AD7          VDDT2                     AE20          TR10
AB28         EMIFD13                          AD8          VSS                       AE21          TX06
AB29         EMIFD09                          AD9          VDDT2                     AE22          TX00
AC1          EMIFD14                          AD10         VSS                       AE23          TR07
AC2          EMIFD05                          AD11         VDDT2                     AE24          VSS
AC3          DVDD18                           AD12         VSS                       AE25          EMU10
AC4          EMIFD01                          AD13         VDDT2                     AE26          EMU08
AC5          UARTTXD                          AD14         VSS                       AE27          EMU07
AC6          VSS                              AD15         VDDT2                     AE28          RSV22
AC7          DVDD18                           AD16         VSS                       AE29          CORESEL0
AC8          SDA                              AD17         VDDT2                     AF1           RSV20
AC9          VSS                              AD18         VSS                       AF2           VSS
AC10         AVDDA2                           AD19         RSV17                     AF3           DVDD18
AC11         VSS                              AD20         HOUT                      AF4           VSS
AC12         VDDT2                            AD21         TR11                      AF5           PCIETXP0
AC13         RSV16                            AD22         TX11                      AF6           PCIETXN0
AC14         VDDT2                            AD23         TR02                      AF7           VSS
AC15         VSS                              AD24         TR03                      AF8           RIOTXN0
AC16         VDDT2                            AD25         TX01                      AF9           RIOTXP0
AC17         VSS                              AD26         EMU13                     AF10          VSS
AC18         VDDT2                            AD27         EMU06                     AF11          RIOTXP3
AC19         VSS                              AD28         EMU05                     AF12          RIOTXN3
              VDDT2                            AD29         EMU04                     AF13          VSS
              VSS                              AE1          SPICLK                    AF14          SGMII1TXP
              VDDT2                            AE2          BOOTCOMPLETE              AF15
              VSS                              AE3          SYSCLKOUT                 AF16

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Table 2-29    Terminal Functions        Table 2-29   Terminal Functions        Table 2-29  Terminal Functions
                                                                                           -- By Ball Number (Sheet
Ball Number  -- By Ball Number (Sheet               -- By Ball Number (Sheet              21 of 21)
AF17
AF18         19 of 21)                              20 of 21)
AF19
AF20         Signal Name               Ball Number  Signal Name               Ball Number Signal Name
AF21         SGMII1TXN                 AH1          DVDD18
AF22         VSS                       AH2          RSV04                     AJ14        RIORXP3
AF23         RSV09                     AH3          RSV25
AF24         TX17                      AH4          RSV24                     AJ15        RIORXN3
AF25         TX10                      AH5          PCIECLKN
AF26         VSS                       AH6          VSS                       AJ16        VSS
AF27         TX07                      AH7          PCIERXN0
AF28         TX05                      AH8          PCIERXP0                  AJ17        SGMII0RXP
AF29         CLKA0                     AH9          VSS
AG1          DVDD18                    AH10         RIORXN1                   AJ18        SGMII0RXN
AG2          EMU17                     AH11         RIORXP1
AG3          EMU11                     AH12         VSS                       AJ19        VSS
AG4          EMU09                     AH13         RIORXP2
AG5          SPISCS0                   AH14         RIORXN2                   AJ20        TR15
AG6          SPISCS1                   AH15         VSS
AG7          CORECLKP                  AH16         SGMII1RXP                 AJ21        TR13
AG8          CORECLKN                  AH17         SGMII1RXN
AG9          PCIECLKP                  AH18         VSS                       AJ22        FSB1
AG10         SRIOSGMIICLKP             AH19         RSV08
AG11         VSS                       AH20         TX16                      AJ23        CLKA1
AG12         PCIETXP1                  AH21         TR16
AG13         PCIETXN1                  AH22         TR14                      AJ24        TX02
AG14         VSS                       AH23         CLKB1
AG15         RIOTXN1                   AH24         TX04                      AJ25        TR01
AG16         RIOTXP1                   AH25         TR05
AG17         VSS                       AH26         TR00                      AJ26        FSA0
AG18         RIOTXP2                   AH27         EMU18
AG19         RIOTXN2                   AH28         RSV01                     AJ27        EMU16
AG20         VSS                       AH29         DVDD18
AG21         SGMII0TXP                 AJ1          VSS                       AJ28        DVDD18
AG22         SGMII0TXN                 AJ2          DVDD18
AG23         VSS                       AJ3          RSV05                     AJ29        VSS
AG24         TX14                      AJ4          PASSCLKN
AG25         TR17                      AJ5          PASSCLKP                  End of Table 2-29
AG26         DVDD18                    AJ6          SRIOSGMIICLKN
AG27         FSA1                      AJ7          VSS
AG28         TX03                      AJ8          PCIERXP1
AG29         CLKB0                     AJ9          PCIERXN1
              FSB0                      AJ10         VSS
              EMU15                     AJ11         RIORXN0
              EMU14                     AJ12         RIORXP0
              EMU12                     AJ13         VSS

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

2.9 Development and Support

2.9.1 Development Support

In case the customer would like to develop their own features and software on the C6678 device, TI offers an
extensive line of development tools for the TMS320C6000TM DSP platform, including tools to evaluate the
performance of the processors, generate code, develop algorithm implementations, and fully integrate and debug
software and hardware modules. The tool's support documentation is electronically available within the Code
Composer StudioTM Integrated Development Environment (IDE).

The following products support development of C6000TM DSP-based applications:
Software Development Tools:
       Code Composer StudioTM Integrated Development Environment (IDE), including Editor C/C++/Assembly
           Code Generation, and Debug plus additional development tools.
       Scalable, Real-Time Foundation Software (DSP/BIOSTM), which provides the basic run-time target software
           needed to support any DSP application.
Hardware Development Tools:
       Extended Development System (XDSTM) Emulator (supports C6000TM DSP multiprocessor system debug)
       EVM (Evaluation Module)

2.9.2 Device Support

2.9.2.1 Device and Development-Support Tool Nomenclature

To designate the stages in the product development cycle, TI assigns prefixes to the part numbers of all DSP devices
and support tools. Each DSP commercial family member has one of three prefixes: TMX, TMP, or TMS (e.g.,
TMX320CMH). Texas Instruments recommends two of three possible prefix designators for its support tools:
TMDX and TMDS. These prefixes represent evolutionary stages of product development from engineering
prototypes (TMX/TMDX) through fully qualified production devices/tools (TMS/TMDS).

Device development evolutionary flow:
TMX: Experimental device that is not necessarily representative of the final device's electrical specifications
TMP: Final silicon die that conforms to the device's electrical specifications but has not completed quality and
      reliability verification
TMS: Fully qualified production device

Support tool development evolutionary flow:
TMDX: Development-support product that has not yet completed Texas Instruments internal qualification
      testing.
TMDS: Fully qualified development-support product

TMX and TMP devices and TMDX development-support tools are shipped with the following disclaimer:
      "Developmental product is intended for internal evaluation purposes."

TMS devices and TMDS development-support tools have been characterized fully, and the quality and reliability of
the device have been demonstrated fully. TI's standard warranty applies.

Predictions show that prototype devices (TMX or TMP) have a greater failure rate than the standard production
devices. Texas Instruments recommends that these devices not be used in any production system because their
expected end-use failure rate still is undefined. Only qualified production devices are to be used.

70 Device Overview  Copyright 2014 Texas Instruments Incorporated
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                                               Multicore Fixed and Floating-Point Digital Signal Processor

                                                                                                                           SPRS691E--March 2014

TI device nomenclature also includes a suffix with the device family name. This suffix indicates the package type (for
example, CYP), the temperature range (for example, blank is the default case temperature range), and the device
speed range, in Megahertz (for example, blank is 1000 MHz [1 GHz]).

For device part numbers and further ordering information for TMS320C6678 in the CYP package type, see the TI
website www.ti.com or contact your TI sales representative.

Figure 2-17 provides a legend for reading the complete device name for any C66x KeyStone device.

Figure 2-17 C66x DSP Device Nomenclature (including the TMS320C6678)

                                TMS 320 C6678 ( _ ) ( _ ) CYP ( _ ) ( _ )

PREFIX                                                                     DEVICE SPEED RANGE
  TMX = Experimental device                                                 Blank = 1 GHz
  TMS = Qualified device                                                         25 = 1.25 GHz
                                                                                  4 = 1.4 GHz
DEVICE FAMILY
   320 = TMS320 DSP family                                                 TEMPERATURE RANGE
                                                                            Blank = 0C to +85C (default case temperature)
DEVICE                                                                            A = Extended temperature range
   C66x DSP: C6678                                                                      (-40C to +100C)

SILICON REVISION                                                           PACKAGE TYPE
Blank = Initial Silicon 1.0                                                   CYP = 841-pin plastic ball grid array, with
                                                                                        Pb-free die bumps and Pb-free solder balls
      A = Silicon Revision 2.0
                                                                              GYP = 841-pin plastic ball grid array, with
                                                                                        Pb-free die bumps and Pb-based solder balls

                                                                           ENCRYPTION
                                                                            Blank = Encryption NOT enabled
                                                                                  X = Encryption enabled

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

2.10 Related Documentation from Texas Instruments

These documents describe the TMS320C6678 Multicore Fixed and Floating-Point Digital Signal Processor. Copies
of these documents are available on the Internet at www.ti.com

C66x DSP CorePac User Guide                                                                                SPRUGW0
C66x DSP CPU and Instruction Set Reference Guide                                                           SPRUGH7
C66x DSP Cache User Guide                                                                                  SPRUGY8
Chip Interrupt Controller (CIC) for KeyStone Devices User Guide                                            SPRUGW4
DDR3 Design Requirements for KeyStone Devices                                                              SPRABI1
DDR3 Memory Controller for KeyStone Devices User Guide                                                     SPRUGV8
Debug and Trace for KeyStone I Devices User Guide                                                          SPRUGZ2
DSP Bootloader for KeyStone Devices User Guide                                                             SPRUGY5
Emulation and Trace Headers Technical Reference                                                            SPRU655
Enhanced Direct Memory Access 3 (EDMA3) Controller for KeyStone Devices User Guide                         SPRUGS5
External Memory Interface (EMIF16) for KeyStone Devices User Guide                                         SPRUGZ3
General Purpose Input/Output (GPIO) for KeyStone Devices User Guide                                        SPRUGV1
Gigabit Ethernet (GbE) Switch Subsystem for KeyStone Devices User Guide                                    SPRUGV9
Hardware Design Guide for KeyStone I Devices                                                               SPRABI2
HyperLink for KeyStone Devices User Guide                                                                  SPRUGW8
Inter -IC Control Bus (I2C) for KeyStone Devices User Guide                                                SPRUGV3
Memory Protection Unit (MPU) for KeyStone Devices User Guide                                               SPRUGW5
Multicore Navigator for KeyStone Devices User Guide                                                        SPRUGR9
Multicore Shared Memory Controller (MSMC) for KeyStone Devices User Guide                                  SPRUGW7
Network Coprocessor (NETCP) for KeyStone Devices User Guide                                                SPRUGZ6
Packet Accelerator (PA) for KeyStone Devices User Guide                                                    SPRUGS4
Peripheral Component Interconnect Express (PCIe) for KeyStone Devices User Guide                           SPRUGS6
Phase Locked Loop (PLL) for KeyStone Devices User Guide                                                    SPRUGV2
Power Consumption Summary for KeyStone C66x Devices                                                        SPRABL5
Power Sleep Controller (PSC) for KeyStone Devices User Guide                                               SPRUGV4
Security Accelerator (SA) for KeyStone Devices User Guide                                                  SPRUGY6
Semaphore2 Hardware Module for KeyStone Devices User Guide                                                 SPRUGS3
Serial Peripheral Interface (SPI) for KeyStone Devices User Guide                                          SPRUGP2
Serial RapidIO (SRIO) for KeyStone Devices User Guide                                                      SPRUGW1
Telecom Serial Interface Port (TSIP) for the C66x DSP User Guide                                           SPRUGY4
Timer64P for KeyStone Devices User Guide                                                                   SPRUGV5
Universal Asynchronous Receiver/Transmitter (UART) for KeyStone Devices User Guide                         SPRUGP1
Using Advanced Event Triggering to Debug Real-Time Problems in High Speed Embedded Microprocessor Systems  SPRA387
Using Advanced Event Triggering to Find and Fix Intermittent Real-Time Bugs                                SPRA753
Using IBIS Models for Timing Analysis                                                                      SPRA839

72 Device Overview  Copyright 2014 Texas Instruments Incorporated
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                                               Multicore Fixed and Floating-Point Digital Signal Processor

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3 Device Configuration

On the TMS320C6678 device, certain device configurations like boot mode and endianess, are selected at device
power-on reset. The status of the peripherals (enabled/disabled) is determined after device power-on reset.

3.1 Device Configuration at Device Reset

Table 3-1 describes the device configuration pins. The logic level is latched at power-on reset to determine the device
configuration. The logic level on the device configuration pins can be set by using external pullup/pulldown resistors
or by using some control device (e.g., FPGA/CPLD) to intelligently drive these pins. When using a control device,
care should be taken to ensure there is no contention on the lines when the device is out of reset. The device
configuration pins are sampled during power-on reset and are driven after the reset is removed. To avoid
contention, the control device must stop driving the device configuration pins of the DSP. And when driving by a
control device, the control device must be fully powered and out of reset itself and driving the pins before the DSP
can be taken out of reset.

Also, note that most of the device configuration pins are shared with other function pins (LENDIAN/GPIO[0],
BOOTMODE[12:0]/GPIO[13:1], PCIESSMODE[1:0]/GPIO[15:14] and PCIESSEN/TIMI0), some time must be
given following the rising edge of reset in order to drive these device configuration input pins before they assume an
output state (those GPIO pins should not become outputs during boot). Another caution that must be noted is that
systems using TIMI0 (pin shared with PCIESSEN) as a clock input must assure that the clock itself is disabled from
the input until after reset is released and a control device is no longer driving that input.

Note--If a configuration pin must be routed out from the device and it is not driven (Hi-Z state), the internal
pullup/pulldown (IPU/IPD) resistor should not be relied upon. TI recommends the use of an external
pullup/pulldown resistor. For more detailed information on pullup/pulldown resistors and situations in
which external pullup/pulldown resistors are required, see Section 3.4 ``Pullup/Pulldown Resistors'' on
page 97.

Table 3-1  TMS320C6678 Device Configuration Pins

Configuration Pin        Pin No.   IPD/IPU (1) Functional Description
LENDIAN(1) (2)
BOOTMODE[12:0] (1) (2)   H25       IPU            Device endian mode (LENDIAN).

PCIESSMODE[1:0] (1) (2)                           0 = Device operates in big endian mode

PCIESSEN (1) (2)                                  1 = Device operates in little endian mode
PACLKSEL(1)
End of Table 3-1         J28, J29, J26, J25, IPD  Method of boot.
                         J27, J24, K27, K28,
                         K26, K29, L28, L29,      Some pins may not be used by bootloader and can be used as general purpose config
                         K25                      pins. See the Bootloader for the C66x DSP User Guide in ``Related Documentation from
                                                  Texas Instruments'' on page 72 for how to determine the device enumeration ID value.

                         L27, K24  IPD            PCIe Subsystem mode selection.

                                                  00 = PCIe in end point mode

                                                  01 = PCIe legacy end point (support for legacy INTx)

                                                  10 = PCIe in root complex mode

                                                  11 = Reserved

                         L24       IPD            PCIe subsystem enable/disable.

                                                  0 = PCIE Subsystem is disabled

                                                  1 = PCIE Subsystem is enabled

                         AE4       IPD            Network Coprocessor (PASS PLL) input clock select.

                                                  0 = CORECLK is used as the input to PASS PLL

                                                  1 = PASSCLK is used as the input to PASS PLL

1 Internal 100-A pulldown or pullup is provided for this terminal. In most systems, a 1-k resistor can be used to oppose the IPD/IPU. For more detailed information on
       pulldown/pullup resistors and situations in which external pulldown/pullup resistors are required, see Section 3.4 ``Pullup/Pulldown Resistors'' on page 97.

2 These signal names are the secondary functions of these pins.

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

3.2 Peripheral Selection After Device Reset

Several of the peripherals on the TMS320C6678 are controlled by the Power Sleep Controller (PSC). By default, the
PCIe, SRIO, and HyperLink are held in reset and clock-gated. The memories in these modules are also in a
low-leakage sleep mode. Software is required to turn these memories on. The software enables the modules (turns
on clocks and de-asserts reset) before these modules can be used.

If one of the above modules is used in the selected ROM boot mode, the ROM code will automatically enable the
module.

All other modules come up enabled by default and there is no special software sequence to enable. For more detailed
information on the PSC usage, see the Power Sleep Controller (PSC) for KeyStone Devices User Guide in ``Related
Documentation from Texas Instruments'' on page 72.

3.3 Device State Control Registers

The TMS320C6678 device has a set of registers that are used to provide the status or configure certain parts of its
peripherals. These registers are shown in Table 3-2.

Table 3-2      Device State Control Registers (Sheet 1 of 4)

Address Start  Address End  Size  Field                       Description
0x02620000     0x02620007   8B    Reserved
0x02620008     0x02620017   16B   Reserved                    See section 3.3.3
0x02620018     0x0262001B   4B    JTAGID
0x0262001C     0x0262001F   4B    Reserved                    See section 3.3.1
0x02620020     0x02620023   4B    DEVSTAT
0x02620024     0x02620037   20B   Reserved                    See section 3.3.4
0x02620038     0x0262003B   4B    KICK0
0x0262003C     0x0262003F   4B    KICK1                       The boot address for C66x DSP CorePac0, see section 3.3.5
0x02620040     0x02620043   4B    DSP_BOOT_ADDR0              The boot address for C66x DSP CorePac1, see section 3.3.5
0x02620044     0x02620047   4B    DSP_BOOT_ADDR1              The boot address for C66x DSP CorePac2, see section 3.3.5
0x02620048     0x0262004B   4B    DSP_BOOT_ADDR2              The boot address for C66x DSP CorePac3, see section 3.3.5
0x0262004C     0x0262004F   4B    DSP_BOOT_ADDR3              The boot address for C66x DSP CorePac4, see section 3.3.5
0x02620050     0x02620053   4B    DSP_BOOT_ADDR4              The boot address for C66x DSP CorePac5, see section 3.3.5
0x02620054     0x02620057   4B    DSP_BOOT_ADDR5              The boot address for C66x DSP CorePac6, see section 3.3.5
0x02620058     0x0262005B   4B    DSP_BOOT_ADDR6              The boot address for C66x DSP CorePac7, see section 3.3.5
0x0262005C     0x0262005F   4B    DSP_BOOT_ADDR7
0x02620060     0x026200DF   128B  Reserved                    See section 7.22 ``Gigabit Ethernet (GbE) Switch Subsystem'' on
0x026200E0     0x0262010F   48B   Reserved                    page 226
0x02620110     0x02620117   8B    MACID
                                                              See section 3.3.7
0x02620118     0x0262012F   24B Reserved                      See section 3.3.9
0x02620130     0x02620133   4B LRSTNMIPINSTAT_CLR
0x02620134     0x02620137   4B RESET_STAT_CLR                 See section 3.3.10
0x02620138     0x0262013B   4B Reserved
0x0262013C     0x0262013F   4B BOOTCOMPLETE                   See section 3.3.8
0x02620140     0x02620143   4B Reserved                       See section 3.3.6
0x02620144     0x02620147   4B RESET_STAT
0x02620148     0x0262014B   4B LRSTNMIPINSTAT

74 Device Configuration                                       Copyright 2014 Texas Instruments Incorporated
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Table 3-2      Device State Control Registers (Sheet 2 of 4)

Address Start  Address End  Size Field                        Description
0x0262014C     0x0262014F   4B DEVCFG                         See section 3.3.2
0x02620150     0x02620153   4B PWRSTATECTL                    See section 3.3.11
0x02620154     0x02620157   4B SRIO_SERDES_STS                See ``Related Documentation from Texas Instruments'' on page 72
0x02620158     0x0262015B   4B SMGII_SERDES_STS
0x0262015C     0x0262015F   4B PCIE_SERDES_STS                See section 3.3.12
0x02620160     0x02620163   4B HYPERLINK_SERDES_STS
0x02620164     0x02620167   4B Reserved
0x02620168     0x0262016B   4B Reserved
0x0262016C     0x0262017F   20B Reserved
0x02620180     0x02620183   4B Reserved
0x02620184     0x0262018F   12B Reserved
0x02620190     0x02620193   4B Reserved
0x02620194     0x02620197   4B Reserved
0x02620198     0x0262019B   4B Reserved
0x0262019C     0x0262019F   4B Reserved
0x026201A0     0x026201A3   4B Reserved
0x026201A4     0x026201A7   4B Reserved
0x026201A8     0x026201AB   4B Reserved
0x026201AC     0x026201AF   4B Reserved
0x026201B0     0x026201B3   4B Reserved
0x026201B4     0x026201B7   4B Reserved
0x026201B8     0x026201BB   4B Reserved
0x026201BC     0x026201BF   4B Reserved
0x026201C0     0x026201C3   4B Reserved
0x026201C4     0x026201C7   4B Reserved
0x026201C8     0x026201CB   4B Reserved
0x026201CC     0x026201CF   4B Reserved
0x026201D0     0x026201FF   48B Reserved
0x02620200     0x02620203   4B NMIGR0
0x02620204     0x02620207   4B NMIGR1
0x02620208     0x0262020B   4B NMIGR2
0x0262020C     0x0262020F   4B NMIGR3
0x02620210     0x02620213   4B NMIGR4
0x02620214     0x02620217   4B NMIGR5
0x02620218     0x0262021B   4B NMIGR6
0x0262021C     0x0262021F   4B NMIGR7
0x02620220     0x0262023F   32B Reserved

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Table 3-2      Device State Control Registers (Sheet 3 of 4)

Address Start  Address End  Size Field                        Description
0x02620240     0x02620243   4B IPCGR0                         See section 3.3.13
0x02620244     0x02620247   4B IPCGR1
0x02620248     0x0262024B   4B IPCGR2                         See section 3.3.15
0x0262024C     0x0262024F   4B IPCGR3                         See section 3.3.14
0x02620250     0x02620253   4B IPCGR4
0x02620254     0x02620257   4B IPCGR5                         See section 3.3.16
0x02620258     0x0262025B   4B IPCGR6                         See section 3.3.17
0x0262025C     0x0262025F   4B IPCGR7                         See section 3.3.18
0x02620260     0x0262027B   28B Reserved                      See section 3.3.19
0x0262027C     0x0262027F   4B IPCGRH
0x02620280     0x02620283   4B IPCAR0                         See section 7.6 ``Main PLL and PLL Controller'' on page 140
0x02620284     0x02620287   4B IPCAR1                         See section 7.7 ``DD3 PLL'' on page 153
0x02620288     0x0262028B   4B IPCAR2                         See section 7.8 ``PASS PLL'' on page 156
0x0262028C     0x0262028F   4B IPCAR3
0x02620290     0x02620293   4B IPCAR4
0x02620294     0x02620297   4B IPCAR5
0x02620298     0x0262029B   4B IPCAR6
0x0262029C     0x0262029F   4B IPCAR7
0x026202A0     0x026202BB   28B Reserved
0x026202BC     0x026202BF   4B IPCARH
0x026202C0     0x026202FF   64B Reserved
0x02620300     0x02620303   4B TINPSEL
0x02620304     0x02620307   4B TOUTPSEL
0x02620308     0x0262030B   4B RSTMUX0
0x0262030C     0x0262030F   4B RSTMUX1
0x02620310     0x02620313   4B RSTMUX2
0x02620314     0x02620317   4B RSTMUX3
0x02620318     0x0262031B   4B RSTMUX4
0x0262031C     0x0262031F   4B RSTMUX5
0x02620320     0x02620323   4B RSTMUX6
0x02620324     0x02620327   4B RSTMUX7
0x02620328     0x0262032B   4B MAINPLLCTL0
0x0262032C     0x0262032F   4B MAINPLLCTL1
0x02620330     0x02620333   4B DDR3PLLCTL0
0x02620334     0x02620337   4B DDR3PLLCTL1
0x02620338     0x0262033B   4B PASSPLLCTL0
0x0262033C     0x0262033F   4B PASSPLLCTL1

76 Device Configuration                                       Copyright 2014 Texas Instruments Incorporated
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Table 3-2         Device State Control Registers (Sheet 4 of 4)

Address Start     Address End  Size  Field                       Description
0x02620340        0x02620343   4B    SGMII_SERDES_CFGPLL         See ``Related Documentation from Texas Instruments'' on page 72
0x02620344        0x02620347   4B    SGMII_SERDES_CFGRX0
0x02620348        0x0262034B   4B    SGMII_SERDES_CFGTX0         See section 3.3.20
0x0262034C        0x0262034F   4B    SGMII_SERDES_CFGRX1         See ``Related Documentation from Texas Instruments'' on page 72
0x02620350        0x02620353   4B    SGMII_SERDES_CFGTX1
0x02620354        0x02620357   4B    Reserved                    See section 3.3.21
0x02620358        0x0262035B   4B    PCIE_SERDES_CFGPLL          See section 3.3.22
0x0262035C        0x0262035F   4B    Reserved
0x02620360        0x02620363   4B    SRIO_SERDES_CFGPLL
0x02620364        0x02620367   4B    SRIO_SERDES_CFGRX0
0x02620368        0x0262036B   4B    SRIO_SERDES_CFGTX0
0x0262036C        0x0262036F   4B    SRIO_SERDES_CFGRX1
0x02620370        0x02620373   4B    SRIO_SERDES_CFGTX1
0x02620374        0x02620377   4B    SRIO_SERDES_CFGRX2
0x02620378        0x0262037B   4B    SRIO_SERDES_CFGTX2
0x0262037C        0x0262037F   4B    SRIO_SERDES_CFGRX3
0x02620380        0x02620383   4B    SRIO_SERDES_CFGTX3
0x02620384        0x0262038B   8B    Reserved
0x0262038C        0x0262038F   4B    DSP_SUSP_CTL
0x02620390        0x026203B3   36B   Reserved
0x026203B4        0x026203B7   4B    HYPERLINK_SERDES_CFGPLL
0x026203B8        0x026203BB   4B    HYPERLINK_SERDES_CFGRX0
0x026203BC        0x026203BF   4B    HYPERLINK_SERDES_CFGTX0
0x026203C0        0x026203C3   4B    HYPERLINK_SERDES_CFGRX1
0x026203C4        0x026203C7   4B    HYPERLINK_SERDES_CFGTX1
0x026203C8        0x026203CB   4B    HYPERLINK_SERDES_CFGRX2
0x026203CC        0x026203CF   4B    HYPERLINK_SERDES_CFGTX2
0x026203D0        0x026203D3   4B    HYPERLINK_SERDES_CFGRX3
0x026203D4        0x026203D7   4B    HYPERLINK_SERDES_CFGTX3
0x026203D8        0x026203DB   4B    Reserved
0x026203DC        0x026203F7   28B   Reserved
0x026203F8        0x026203FB   4B    DEVSPEED
0x026203FC        0x026203FF   4B    Reserved
0x02620400        0x02620403   4B    CHIP_MISC_CTL
0x02620404        0x02620467   100B  Reserved
End of Table 3-2

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3.3.1 Device Status Register

The Device Status Register depicts the device configuration selected upon a power-on reset by either the POR or
RESETFULL pin. Once set, these bits will remain set until the next power-on reset. The Device Status Register is
shown in Figure 3-1 and described in Table 3-3.

Figure 3-1 Device Status Register

31                       18        17                            16  15  14          13                    1  0

           Reserved           PACLKSEL  PCIESSEN                     PCIESSMODE[1:0      BOOTMODE[12:0]       LENDIAN
              R-0                           R-x                           R/W -xx        R/W-xxxxxxxxxxxx       R-x (1)

Legend: R = Read only; RW = Read/Write; -n = value after reset

1 x indicates the bootstrap value latched via the external pin

Table 3-3         Device Status Register Field Descriptions

Bit    Field             Description
31-18  Reserved
17     PACLKSEL          Reserved. Read only, writes have no effect.

16 PCIESSEN              PA Clock select to select the reference clock for PA Sub-System PLL
                          0 = Selects CORECLK(P/N)
15-14 PCIESSMODE[1:0]     1 = Selects PASSCLK(P/N)

13-1 BOOTMODE[12:0]      PCIe module enable
                          0 = PCIe module disabled
0      LENDIAN            1 = PCIe module enabled

                         PCIe Mode selection pins
                          00b = PCIe in end-point mode
                          01b = PCIe in legacy end-point mode (support for legacy INTx)
                          10b = PCIe in root complex mode
                          11b = Reserved

                         Determines the bootmode configured for the device. For more information on bootmode, see Section 2.5 ``Boot Modes
                         Supported and PLL Settings'' on page 24 and see the DSP Bootloader for KeyStone Devices User Guide in 2.10 ``Related
                         Documentation from Texas Instruments'' on page 72

                         Device endian mode (LENDIAN) -- Shows the status of whether the system is operating in big endian mode or little
                         endian mode.
                          0 = System is operating in big endian mode
                          1 = System is operating in little endian mode

End of Table 3-3

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3.3.2 Device Configuration Register (DEVCFG)

The Device Configuration Register is one-time writeable through software. The register is reset on all hard resets
and is locked after the first write. The Device Configuration Register is shown in Figure 3-2 and described in
Table 3-4.

Figure 3-2 Device Configuration Register (DEVCFG)

31                                                                                              1                  0

                                               Reserved                                                         SYSCLKOUTEN

                                                                R-0                                                R/W-1

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-4         Device Configuration Register (DEVCFG) Field Descriptions

Bit Field             Description

31-1 Reserved         Reserved. Read only, writes have no effect.

0   SYSCLKOUTEN       SYSCLKOUT Enable
                       0 = No clock output
                       1 = Clock output enabled (default)

End of Table 3-4

3.3.3 JTAG ID Register (JTAGID) Description

The JTAG ID register is a read-only register that identifies to the customer the JTAG/Device ID. For the device, the
JTAG ID register resides at address location 0x0262 0018. The JTAG ID Register is shown in Figure 3-3 and
described in Table 3-5.

Figure 3-3 JTAG ID Register (JTAGID)

31                28  27                                                                12  11                  1         0

    VARIANT                                    PART NUMBER                                      MANUFACTURER          LSB

    R-xxxxb                                    R-0000 0000 1001 1110b                           0000 0010 111b            R-1

Legend: RW = Read/Write; R = Read only; -n = value after reset

Table 3-5         JTAG ID Register (JTAGID) Field Descriptions

Bit Field             Value                    Description
                      xxxxb                    Variant (4-bit) value.
31-28 VARIANT         0000 0000 1001 1110b     Part number for boundary scan
                      0000 0010 111b           Manufacturer
27-12 PART NUMBER     1b                       This bit is read as a 1 for TMS320C6678

11-1 MANUFACTURER

0   LSB

End of Table 3-5

    Note--The value of the VARIANT and PART NUMBER fields depend on the silicon revision being used.
    See the Silicon Errata for details.

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3.3.4 Kicker Mechanism Register (KICK0 and KICK1)

The Bootcfg module contains a kicker mechanism to prevent any spurious writes from changing any of the Bootcfg
MMR values. When the kicker is locked (which it is initially after power on reset) none of the Bootcfg MMRs are
writable (they are only readable). This mechanism requires two MMR writes to the KICK0 and KICK1 registers with
exact data values before the kicker lock mechanism is un-locked. See Table 3-2 ``Device State Control Registers'' on
page 74 for the address location. Once released then all the Bootcfg MMRs having "write" permissions are writable
(the read-only MMRs are still read only). The first KICK0 data is 0x83e70b13. The second KICK1 data is 0x95a4f1e0.
Writing any other data value to either of these kick MMRs will lock the kicker mechanism and block any writes to
Bootcfg MMRs.

The kicker mechanism is unlocked by the ROM code. Do not write any other different values afterward to these
registers because that will lock the kicker mechanism and block any writes to Bootcfg registers.

3.3.5 DSP Boot Address Register (DSP_BOOT_ADDRn)

The DSP_BOOT_ADDRn register stores the initial boot fetch address of CorePac_n (n = core number). The fetch
address is the public ROM base address (for any boot mode) by default. DSP_BOOT_ADDRn register access should
be permitted to any master or emulator when the device is non-secure. CorePac will boot from that address when a
reset is performed. The DSP_BOOT_ADDRn register is shown in Figure 3-4 and described in Table 3-6.

Figure 3-4 DSP BOOT Address Register (DSP_BOOT_ADDRn)                                  10 9                            0

   31                                                                                                        Reserved
                                                     DSP_BOOT_ADDR
                                                                                                             R-0
                                             RW-0010000010110000000000
Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-6         DSP BOOT Address Register (DSP_BOOT_ADDRn) Field Descriptions

Bit Field                Description

31-10 DSP_BOOT_ADDR Boot address of CorePac. CorePac will boot from that address when a reset is performed.

                         The reset value is 22 MSBs of ROM base address = 0x20B00000.

9-0 Reserved             Reserved

End of Table 3-6

3.3.6 LRESETNMI PIN Status Register (LRSTNMIPINSTAT)

The LRSTNMIPINSTAT Register is created in Boot Configuration to latch the status of LRESET and NMI based on
CORESEL. The LRESETNMI PIN Status Register is shown in Figure 3-5 and described in Table 3-7.

Figure 3-5 LRESETNMI PIN Status Register (LRSTNMIPINSTAT)

31                          16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

           Reserved                            NMI7 NMI6 NMI5 NMI4 NMI3 NMI2 NMI1 NMI0 LR7 LR6 LR5 LR4 LR3 LR2 LR1 LR0

    R -0000 0000 0000 0000                     R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0

Legend: R = Read only; -n = value after reset

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Table 3-7         LRESETNMI PIN Status Register (LRSTNMIPINSTAT) Field Descriptions

Bit Field              Description
                       Reserved
31-16 Reserved         CorePac7 in NMI
                       CorePac6 in NMI
15 NMI7                CorePac5 in NMI
                       CorePac4 in NMI
14 NMI6                CorePac3 in NMI
                       CorePac2 in NMI
13 NMI5                CorePac1 in NMI
                       CorePac0 in NMI
12 NMI4                CorePac7 in local reset
                       CorePac6 in local reset
11 NMI3                CorePac5 in local reset
                       CorePac4 in local reset
10 NMI2                CorePac3 in local reset
                       CorePac2 in local reset
9      NMI1            CorePac1 in local reset
                       CorePac0 in local reset
8      NMI0

7      LR7

6      LR6

5      LR5

4      LR4

3      LR3

2      LR2

1      LR1

0      LR0

End of Table 3-7

3.3.7 LRESETNMI PIN Status Clear Register (LRSTNMIPINSTAT_CLR)

The LRSTNMIPINSTAT_CLR Register is used to clear the status of LRESET and NMI based on CORESEL. The
LRESETNMI PIN Status Clear Register is shown in Figure 3-6 and described in Table 3-8

Figure 3-6 LRESETNMI PIN Status Clear Register (LRSTNMIPINSTAT_CLR)

   31                          16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

             Reserved          NMI7 NMI6 NMI5 NMI4 NMI3 NMI2 NMI1 NMI0 LR7 LR6 LR5 LR4 LR3 LR2 LR1 LR0

       R -0000 0000 0000 0000  WC WC WC WC WC WC WC WC WC WC WC WC WC WC WC WC
                               -0 -0 -0 -0 -0 -0 -0 -0 -0 -0 -0 -0 -0 -0 -0 -0

Legend: R = Read only; -n = value after reset; WC = Write 1 to Clear

Table 3-8         LRESETNMI PIN Status Clear Register (LRSTNMIPINSTAT_CLR) Field Descriptions (Sheet 1 of 2)

Bit    Field           Description
31-16  Reserved        Reserved
15     NMI7            CorePac7 in NMI clear
14     NMI6            CorePac6 in NMI clear
13     NMI5            CorePac5 in NMI clear
12     NMI4            CorePac4 in NMI clear
11     NMI3            CorePac3 in NMI clear
10     NMI2            CorePac2 in NMI clear
9      NMI1            CorePac1 in NMI clear
8      NMI0            CorePac0 in NMI clear
7      LR7             CorePac7 in local reset clear
6      LR6             CorePac6 in local reset clear

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Table 3-8         LRESETNMI PIN Status Clear Register (LRSTNMIPINSTAT_CLR) Field Descriptions (Sheet 2 of 2)

Bit Field         Description
                  CorePac5 in local reset clear
5  LR5            CorePac4 in local reset clear
                  CorePac3 in local reset clear
4  LR4            CorePac2 in local reset clear
                  CorePac1 in local reset clear
3  LR3            CorePac0 in local reset clear

2  LR2

1  LR1

0  LR0

End of Table 3-8

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3.3.8 Reset Status Register (RESET_STAT)

The reset status register (RESET_STAT) captures the status of local reset (LRx) for each of the cores and also the
global device reset (GR). Software can use this information to take different device initialization steps, if desired.

In case of local reset: The LRx bits are written as 1 and GR bit is written as 0 only when the CorePac receives
      a local reset without receiving a global reset.

In case of global reset: The LRx bits are written as 0 and GR bit is written as 1 only when a global reset is
      asserted.

The Reset Status Register is shown in Figure 3-7 and described in Table 3-9.

Figure 3-7 Reset Status Register (RESET_STAT)

   31        30                                8  7              6       5    4    3    2    1    0

   GR             Reserved                        LR7            LR6     LR5  LR4  LR3  LR2  LR1  LR0

   R-1            R-00000000000000000000000       R-0            R-0     R-0  R-0  R-0  R-0  R-0  R-0

Legend: R = Read only; -n = value after reset

Table 3-9         Reset Status Register (RESET_STAT) Field Descriptions

Bit Field         Description
31 GR
                  Global reset status
30-8 Reserved      0 = Device has not received a global reset.
                   1 = Device received a global reset.
7       LR7
                  Reserved
6       LR6
                  CorePac7 reset status
5       LR5        0 = CorePac7 has not received a local reset.
                   1 = CorePac7 received a local reset.
4       LR4
                  CorePac6 reset status
3       LR3        0 = CorePac6 has not received a local reset.
                   1 = CorePac6 received a local reset.
2       LR2
                  CorePac5 reset status
1       LR1        0 = CorePac5 has not received a local reset.
                   1 = CorePac5 received a local reset.
0       LR0
                  CorePac4 reset status
                   0 = CorePac4 has not received a local reset.
                   1 = CorePac4 received a local reset.

                  CorePac3 reset status
                   0 = CorePac3 has not received a local reset.
                   1 = CorePac3 received a local reset.

                  CorePac2 reset status
                   0 = CorePac2 has not received a local reset.
                   1 = CorePac2 received a local reset.

                  CorePac1 reset status
                   0 = CorePac1 has not received a local reset.
                   1 = CorePac1 received a local reset.

                  CorePac0 reset status
                   0 = CorePac0 has not received a local reset.
                   1 = CorePac0 received a local reset.

End of Table 3-9

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3.3.9 Reset Status Clear Register (RESET_STAT_CLR)

The RESET_STAT bits can be cleared by writing 1 to the corresponding bit in the RESET_STAT_CLR register. The
Reset Status Clear Register is shown in Figure 3-8 and described in Table 3-10.

Figure 3-8 Reset Status Clear Register (RESET_STAT_CLR)

   31         30                                     8          7    6    5    4    3                        2    1    0

   GR                    Reserved                               LR7  LR6  LR5  LR4  LR3                      LR2  LR1  LR0

   RW-0            R - 000 0000 0000 0000 0000 0000             RW-0 RW-0 RW-0 RW-0 RW-0 RW-0 RW-0 RW-0

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-10 Reset Status Clear Register (RESET_STAT_CLR) Field Descriptions

Bit Field          Description
31 GR
                   Global reset clear bit
30-8 Reserved       0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the GR bit clears the corresponding bit in the RESET_STAT register.
7        LR7
                   Reserved.
6        LR6
                   CorePac7 reset clear bit
5        LR5        0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the LR3 bit clears the corresponding bit in the RESET_STAT register.
4        LR4
                   CorePac6 reset clear bit
3        LR3        0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the LR3 bit clears the corresponding bit in the RESET_STAT register.
2        LR2
                   CorePac5 reset clear bit
1        LR1        0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the LR3 bit clears the corresponding bit in the RESET_STAT register.
0        LR0
                   CorePac4 reset clear bit
                    0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the LR3 bit clears the corresponding bit in the RESET_STAT register.

                   CorePac3 reset clear bit
                    0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the LR3 bit clears the corresponding bit in the RESET_STAT register.

                   CorePac2 reset clear bit
                    0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the LR2 bit clears the corresponding bit in the RESET_STAT register.

                   CorePac1 reset clear bit
                    0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the LR1 bit clears the corresponding bit in the RESET_STAT register.

                   CorePac0 reset clear bit
                    0 = Writing a 0 has no effect.
                    1 = Writing a 1 to the LR0 bit clears the corresponding bit in the RESET_STAT register.

End of Table 3-10

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3.3.10 Boot Complete Register (BOOTCOMPLETE)

The BOOTCOMPLETE register controls the BOOTCOMPLETE pin status. The purpose is to indicate the
completion of the ROM booting process. The Boot Complete Register is shown in Figure 3-9 and described in
Table 3-11.

Figure 3-9 Boot Complete Register (BOOTCOMPLETE)

   31                                          8                7    6    5    4    3    2    1            0

                   Reserved                                     BC7  BC6  BC5  BC4  BC3  BC2  BC1  BC0

            R-0000 0000 0000 0000 0000 0000                     RW-0 RW-0 RW-0 RW-0 RW-0 RW-0 RW-0 RW-0

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-11 Boot Complete Register (BOOTCOMPLETE) Field Descriptions

Bit Field          Description

31-8 Reserved      Reserved.

7      BC7         CorePac7 boot status
                    0 = CorePac7 boot NOT complete
6      BC6          1 = CorePac7 boot complete

5      BC5         CorePac6 boot status
                    0 = CorePac6 boot NOT complete
4      BC4          1 = CorePac6 boot complete

3      BC3         CorePac5 boot status
                    0 = CorePac5 boot NOT complete
2      BC2          1 = CorePac5 boot complete

1      BC1         CorePac4 boot status
                    0 = CorePac4 boot NOT complete
0      BC0          1 = CorePac4 boot complete

                   CorePac3 boot status
                    0 = CorePac3 boot NOT complete
                    1 = CorePac3 boot complete

                   CorePac2 boot status
                    0 = CorePac2 boot NOT complete
                    1 = CorePac2 boot complete

                   CorePac1 boot status
                    0 = CorePac1 boot NOT complete
                    1 = CorePac1 boot complete

                   CorePac0 boot status
                    0 = CorePac0 boot NOT complete
                    1 = CorePac0 boot complete

End of Table 3-11

The BCx bit indicates the boot complete status of the corresponding core. All BCx bits will be sticky bits -- that is
they can be set only once by the software after device reset and they will be cleared to 0 on all device resets.

Boot ROM code will be implemented such that each core will set its corresponding BCx bit immediately before
branching to the predefined location in memory.

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3.3.11 Power State Control Register (PWRSTATECTL)

The PWRSTATECTL register is controlled by the software to indicate the power-saving mode. ROM code reads this
register to differentiate between the various power saving modes. This register is cleared only by POR and will
survive all other device resets. See the Hardware Design Guide for KeyStone I Devices in ``Related Documentation
from Texas Instruments'' on page 72 for more information. The Power State Control Register is shown in
Figure 3-10 and described in Table 3-12.

Figure 3-10 Power State Control Register (PWRSTATECTL)

   31                                                   3  2                               1               0

                    GENERAL_PURPOSE                        HIBERNATION_MODE                HIBERNATION  STANDBY

       RW-0000 0000 0000 0000 0000 0000 0000 0             RW-0                            RW-0            RW-0

Legend: RW = Read/Write; -n = value after reset

Table 3-12 Power State Control Register (PWRSTATECTL) Field Descriptions

Bit Field                Description
31-3 GENERAL_PURPOSE
                         Used to provide a start address for execution out of the hibernation modes. See the DSP Bootloader for KeyStone
2      HIBERNATION_MODE  Devices User Guide in ``Related Documentation from Texas Instruments'' on page 72.

1      HIBERNATION       Indicates whether the device is in hibernation mode 1 or mode 2.
                          0 = Hibernation mode 1
0      STANDBY            1 = Hibernation mode 2

                         Indicates whether the device is in hibernation mode or not.
                          0 = Not in hibernation mode
                          1 = Hibernation mode

                         Indicates whether the device is in standby mode or not.
                          0 = Not in standby mode
                          1 = Standby mode

End of Table 3-12

3.3.12 NMI Event Generation to CorePac Register (NMIGRx)

NMIGRx registers are used for generating NMI events to the corresponding CorePac. The C6678 has
eight NMIGRx registers (NMIGR0 through NMIGR7). The NMIGR0 register generates an NMI event to CorePac0,
the NMIGR1 register generates an NMI event to CorePac1, and so on. Writing a 1 to the NMIG field generates a
NMI pulse. Writing a 0 has no effect and reads return 0 and have no other effect. The NMI Even Generation to
CorePac Register is shown in Figure 3-11 and described in Table 3-13.

Figure 3-11 NMI Generation Register (NMIGRx)

   31                                                                                                   1                                 0

                                                 Reserved                                                        NMIG

                                                 R-0000 0000 0000 0000 0000 0000 0000 000                        RW-0

Legend: RW = Read/Write; -n = value after reset

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Table 3-13 NMI Generation Register (NMIGRx) Field Descriptions

Bit Field          Description

31-1 Reserved      Reserved

0      NMIG        NMI pulse generation.
                   Reads return 0
                   Writes:
                    0 = No effect
                    1 = Creates NMI pulse to the corresponding CorePac -- CorePac0 for NMIGR0, etc.

End of Table 3-13

3.3.13 IPC Generation Registers (IPCGRx)
IPCGRx are the IPC interrupt generation registers to facilitate inter CorePac interrupts.

The C6678 has eight IPCGRx registers (IPCGR0 through IPCGR7). These registers can be used by external hosts or
CorePacs to generate interrupts to other CorePacs. A write of 1 to IPCG field of IPCGRx register will generate an
interrupt pulse to CorePacx (0 <= x <= 7).

These registers also provide a Source ID facility by which up to 28 different sources of interrupts can be identified.
Allocation of source bits to source processor and meaning is entirely based on software convention. The register field
descriptions are given in the following tables. Virtually anything can be a source for these registers as this is
completely controlled by software. Any master that has access to BOOTCFG module space can write to these
registers. The IPC Generation Register is shown in Figure 3-12 and described in Table 3-14.

Figure 3-12 IPC Generation (IPCGRx) Registers

   31  30          29  28    27                                      8   7  6  5                     4  3         1  0

SRCS27 SRCS26 SRCS25 SRCS24                    SRCS23 SRCS4            SRCS3 SRCS2 SRCS1 SRCS0        Reserved     IPCG

   RW-0 RW-0 RW-0 RW-0                         RW-0 (per bit field)      RW-0 RW-0 RW-0 RW-0               R-000     RW-0

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-14 IPC Generation Registers (IPCGRx) Field Descriptions

Bit Field          Description
31-4 SRCSx
                   Interrupt source indication.
3-1 Reserved       Reads return current value of internal register bit.
                   Writes:
0      IPCG         0 = No effect
                    1 = Sets both SRCSx and the corresponding SRCCx.

                   Reserved

                   Inter-DSP interrupt generation.
                   Reads return 0.
                   Writes:
                    0 = No effect
                    1 = Creates an Inter-DSP interrupt.

End of Table 3-14

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3.3.14 IPC Acknowledgement Registers (IPCARx)
IPCARx are the IPC interrupt-acknowledgement registers to facilitate inter-CorePac core interrupts.

The C6678 has eight IPCARx registers (IPCAR0 through IPCAR7). These registers also provide a Source ID facility
by which up to 28 different sources of interrupts can be identified. Allocation of source bits to source processor and
meaning is entirely based on software convention. The register field descriptions are shown in the following tables.
Virtually anything can be a source for these registers as this is completely controlled by software. Any master that
has access to BOOTCFG module space can write to these registers. The IPC Acknowledgement Register is shown in
Figure 3-13 and described in Table 3-15.

Figure 3-13 IPC Acknowledgement (IPCARx) Registers

31  30             29    28  27                                 8        7  6  5  4               3            0

SRCC27 SRCC26 SRCC25 SRCC24      SRCC23 SRCC4                          SRCC3 SRCC2 SRCC1 SRCC0     Reserved

RW-0 RW-0 RW-0 RW-0              RW-0 (per bit field)                    RW-0 RW-0 RW-0 RW-0         R-0000

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-15 IPC Acknowledgement Registers (IPCARx) Field Descriptions

Bit Field          Description
31-4 SRCCx
                   Interrupt source acknowledgement.
3-0 Reserved       Reads return current value of internal register bit.
End of Table 3-15  Writes:
                    0 = No effect
                    1 = Clears both SRCCx and the corresponding SRCSx

                   Reserved

3.3.15 IPC Generation Host Register (IPCGRH)

The IPCGRH register facilitates interrupts to external hosts. Operation and use of the IPCGRH register is the same
as for other IPCGR registers. The interrupt output pulse created by the IPCGRH register appears on device pin
HOUT.

The host interrupt output pulse is stretched so that it is asserted for four bootcfg clock (CPU/6) cycles followed by a
deassertion of four bootcfg clock cycles. Generating the pulse results in a pulse-blocking window that is eight
CPU/6-cycles long. Back to back writes to the IPCRGH register with the IPCG bit (bit 0) set, generates only one pulse
if the back-to-back writes to IPCGRH are less than the eight CPU/6 cycle window -- the pulse blocking window. In
order to generate back-to-back pulses, the back-to-back writes to the IPCGRH register must be greater than eight
CPU/6 cycle window. The IPC Generation Host Register is shown in Figure 3-14 and described in Table 3-16.

Figure 3-14 IPC Generation (IPCGRH) Registers

31  30             29    28  27                                 8        7  6  5  4               3         1  0

SRCS27 SRCS26 SRCS25 SRCS24      SRCS23 SRCS4                          SRCS3 SRCS2 SRCS1 SRCS0  Reserved     IPCG

RW-0 RW-0 RW-0 RW-0              RW-0 (per bit field)                    RW-0 RW-0 RW-0 RW-0         R-000     RW-0

Legend: R = Read only; RW = Read/Write; -n = value after reset

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Table 3-16 IPC Generation Registers (IPCGRH) Field Descriptions

Bit Field          Description
31-4 SRCSx
                   Interrupt source indication.
3-1 Reserved       Reads return current value of internal register bit.
                   Writes:
0      IPCG         0 = No effect
                    1 = Sets both SRCSx and the corresponding SRCCx.

                   Reserved

                   Host interrupt generation.
                   Reads return 0.
                   Writes:
                    0 = No effect
                    1 = Creates an interrupt pulse on device pin (host interrupt/event output in HOUT pin)

End of Table 3-16

3.3.16 IPC Acknowledgement Host Register (IPCARH)

IPCARH registers are provided to facilitate host DSP interrupt. Operation and use of IPCARH is the same as
other IPCAR registers. The IPC Acknowledgement Host Register is shown in Figure 3-15 and described in
Table 3-17.

Figure 3-15 IPC Acknowledgement Register (IPCARH)

   31  30          29  28    27                                      8   7  6  5                            4  3            0

SRCC27 SRCC26 SRCC25 SRCC24                    SRCC23 SRCC4            SRCC3 SRCC2 SRCC1 SRCC0                  Reserved

   RW-0 RW-0 RW-0 RW-0                         RW-0 (per bit field)      RW-0 RW-0 RW-0 RW-0                      R-0000

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-17 IPC Acknowledgement Register (IPCARH) Field Descriptions

Bit Field          Description
31-4 SRCCx
                   Interrupt source acknowledgement.
3-0 Reserved       Reads return current value of internal register bit.
End of Table 3-17  Writes:
                    0 = No effect
                    1 = Clears both SRCCx and the corresponding SRCSx

                   Reserved

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3.3.17 Timer Input Selection Register (TINPSEL)

Timer input selection is handled within the control register TINPSEL. The Timer Input Selection Register is shown
in Figure 3-16 and described in Table 3-18

Figure 3-16 Timer Input Selection Register (TINPSEL)

31    30       29               28    27    26     25           24    23    22    21    20    19    18    17    16

TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL
SEL15 SEL15 SEL14 SEL14 SEL13 SEL13 SEL12 SEL12 SEL11 SEL11 SEL10 SEL10 SEL9 SEL9 SEL8 SEL8

RW-1  RW-0     RW-1             RW-0  RW-1  RW-0   RW-1         RW-0  RW-1  RW-0  RW-1  RW-0  RW-1  RW-1  RW-1  RW-0
15    14                        12    11    10      9            8     7     6     5     4     3     2     1     0
                        spacer

                13

TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL TINPH TINPL
SEL7 SEL7 SEL6 SEL6 SEL5 SEL5 SEL4 SEL4 SEL3 SEL3 SEL2 SEL2 SEL1 SEL1 SEL0 SEL0

RW-1 RW-0 RW-1 RW-0 RW-1 RW-0 RW-1 RW-0 RW-1 RW-0 RW-1 RW-0 RW-1 RW-1 RW-1 RW-0

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-18 Timer Input Selection Field Description (TINPSEL) (Sheet 1 of 3)

Bit Field          Description
31 TINPHSEL15
30 TINPLSEL15      Input select for TIMER15 high.
29 TINPHSEL14       0 = TIMI0
28 TINPLSEL14       1 = TIMI1
27 TINPHSEL13
26 TINPLSEL13      Input select for TIMER15 low.
25 TINPHSEL12       0 = TIMI0
24 TINPLSEL12       1 = TIMI1
23 TINPHSEL11
22 TINPLSEL11      Input select for TIMER14 high.
21 TINPHSEL10       0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER14 low.
                    0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER13 high.
                    0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER13 low.
                    0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER12 high.
                    0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER12 low.
                    0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER11 high.
                    0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER11 low.
                    0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER10 high.
                    0 = TIMI0
                    1 = TIMI1

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Table 3-18 Timer Input Selection Field Description (TINPSEL) (Sheet 2 of 3)

Bit Field      Description
20 TINPLSEL10
               Input select for TIMER10 low.
19 TINPHSEL9    0 = TIMI0
                1 = TIMI1
18 TINPLSEL9
               Input select for TIMER9 high.
17 TINPHSEL8    0 = TIMI0
                1 = TIMI1
16 TINPLSEL8
               Input select for TIMER9 low.
15 TINPHSEL7    0 = TIMI0
                1 = TIMI1
14 TINPLSEL7
               Input select for TIMER8 high.
13 TINPHSEL6    0 = TIMI0
                1 = TIMI1
12 TINPLSEL6
               Input select for TIMER8 low.
11 TINPHSEL5    0 = TIMI0
                1 = TIMI1
10 TINPLSEL5
               Input select for TIMER7 high.
9  TINPHSEL4    0 = TIMI0
                1 = TIMI1
8  TINPLSEL4
               Input select for TIMER7 low.
7  TINPHSEL3    0 = TIMI0
                1 = TIMI1
6  TINPLSEL3
               Input select for TIMER6 high.
5  TINPHSEL2    0 = TIMI0
                1 = TIMI1
4  TINPLSEL2
               Input select for TIMER6 low.
                0 = TIMI0
                1 = TIMI1

               Input select for TIMER5 high.
                0 = TIMI0
                1 = TIMI1

               Input select for TIMER5 low.
                0 = TIMI0
                1 = TIMI1

               Input select for TIMER4 high.
                0 = TIMI0
                1 = TIMI1

               Input select for TIMER4 low.
                0 = TIMI0
                1 = TIMI1

               Input select for TIMER3 high.
                0 = TIMI0
                1 = TIMI1

               Input select for TIMER3 low.
                0 = TIMI0
                1 = TIMI1

               Input select for TIMER2 high.
                0 = TIMI0
                1 = TIMI1

               Input select for TIMER2 low.
                0 = TIMI0
                1 = TIMI1

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Table 3-18 Timer Input Selection Field Description (TINPSEL) (Sheet 3 of 3)

Bit Field          Description

3  TINPHSEL1       Input select for TIMER1 high.
                    0 = TIMI0
2  TINPLSEL1        1 = TIMI1

1  TINPHSEL0       Input select for TIMER1 low.
                    0 = TIMI0
0  TINPLSEL0        1 = TIMI1

                   Input select for TIMER0 high.
                    0 = TIMI0
                    1 = TIMI1

                   Input select for TIMER0 low.
                    0 = TIMI0
                    1 = TIMI1

End of Table 3-18

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3.3.18 Timer Output Selection Register (TOUTPSEL)

The timer output selection is handled within the control register TOUTSEL. The Timer Output Selection Register
is shown in Figure 3-17 and described in Table 3-19.

Figure 3-17 Timer Output Selection Register (TOUTPSEL)

     31                                                         10  9                      5  4             0

                    Reserved                                                    TOUTPSEL1        TOUTPSEL0

                    R-000000000000000000000000                                  RW-00001         RW-00000

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-19 Timer Output Selection Register (TOUTPSEL) Field Description

Bit      Field      Description
31-10    Reserved
9-5      TOUTPSEL1  Reserved

4-0      TOUTPSEL0  Output select for TIMO1                     10000: TOUTL8
                     00000: TOUTL0                              10001: TOUTH8
                     00001: TOUTH0                              10010: TOUTL9
                     00010: TOUTL1                              10011: TOUTH9
                     00011: TOUTH1                              10100: TOUTL10
                     00100: TOUTL2                              10101: TOUTH10
                     00101: TOUTH2                              10110: TOUTL11
                     00110: TOUTL3                              10111: TOUTH11
                     00111: TOUTH3                              11000: TOUTL12
                     01000: TOUTL4                              11001: TOUTH12
                     01001: TOUTH4                              11010: TOUTL13
                     01010: TOUTL5                              11011: TOUTH13
                     01011: TOUTH5                              11100: TOUTL14
                     01100: TOUTL6                              11101: TOUTH14
                     01101: TOUTH6                              11110: TOUTL15
                     01110: TOUTL7                              11111: TOUTH15
                     01111: TOUTH7
                                                                10000: TOUTL8
                    Output select for TIMO0                     10001: TOUTH8
                     00000: TOUTL0                              10010: TOUTL9
                     00001: TOUTH0                              10011: TOUTH9
                     00010: TOUTL1                              10100: TOUTL10
                     00011: TOUTH1                              10101: TOUTH10
                     00100: TOUTL2                              10110: TOUTL11
                     00101: TOUTH2                              10111: TOUTH11
                     00110: TOUTL3                              11000: TOUTL12
                     00111: TOUTH3                              11001: TOUTH12
                     01000: TOUTL4                              11010: TOUTL13
                     01001: TOUTH4                              11011: TOUTH13
                     01010: TOUTL5                              11100: TOUTL14
                     01011: TOUTH5                              11101: TOUTH14
                     01100: TOUTL6                              11110: TOUTL15
                     01101: TOUTH6                              11111: TOUTH15
                     01110: TOUTL7
                     01111: TOUTH7

End of Table 3-19

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3.3.19 Reset Mux Register (RSTMUXx)

The software controls the Reset Mux block through the reset multiplex registers using RSTMUX0 through
RSTMUX7 for each of the eight CorePacs on the C6678. These registers are located in Bootcfg memory space. The
Reset Mux Register is shown in Figure 3-18 and described in Table 3-20.

Figure 3-18 Reset Mux Register (RSTMUXx)

   31                    10       9           8             7          5                             4        3          1  0

       Reserved                   EVTSTATCLR  Reserved         DELAY                                 EVTSTAT     OMODE      LOCK

   R-0000 0000 0000 0000 0000 00  RC-0        R-0              RW-100                                R-0         RW-000     RW-0

Legend: R = Read only; RW = Read/Write; -n = value after reset; RC = Read only and write 1 to clear

Table 3-20 Reset Mux Register (RSTMUXx) Field Descriptions

Bit    Field       Description
31-10  Reserved
9      EVTSTATCLR  Reserved

8      Reserved    Clear event status
                    0 = Writing 0 has no effect
7-5 DELAY           1 = Writing 1 to this bit clears the EVTSTAT bit

4      EVTSTAT     Reserved

3-1 OMODE          Delay cycles between NMI & local reset
                    000b = 256 CPU/6 cycles delay between NMI & local reset, when OMODE = 100b
0      LOCK         001b = 512 CPU/6 cycles delay between NMI & local reset, when OMODE=100b
                    010b = 1024 CPU/6 cycles delay between NMI & local reset, when OMODE=100b
                    011b = 2048 CPU/6 cycles delay between NMI & local reset, when OMODE=100b
                    100b = 4096 CPU/6 cycles delay between NMI & local reset, when OMODE=100b (Default)
                    101b = 8192 CPU/6 cycles delay between NMI & local reset, when OMODE=100b
                    110b = 16384 CPU/6 cycles delay between NMI & local reset, when OMODE=100b
                    111b = 32768 CPU/6 cycles delay between NMI & local reset, when OMODE=100b

                   Event status.
                    0 = No event received (Default)
                    1 = WD timer event received by Reset Mux block

                   Timer event operation mode
                    000b = WD timer event input to the reset mux block does not cause any output event (default)
                    001b = Reserved
                    010b = WD timer event input to the reset mux block causes local reset input to CorePac
                    011b = WD timer event input to the reset mux block causes NMI input to CorePac
                    100b = WD timer event input to the reset mux block causes NMI input followed by local reset input to CorePac. Delay

                       between NMI and local reset is set in DELAY bit field.
                    101b = WD timer event input to the reset mux block causes device reset to C6678
                    110b = Reserved
                    111b = Reserved

                   Lock register fields
                    0 = Register fields are not locked (default)
                    1 = Register fields are locked until the next timer reset

End of Table 3-20

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3.3.20 DSP Suspension Control Register (DSP_SUSP_CTL)

The DSP Suspension Control Register controls the emulation suspension signals from DSP cores. The DSP
Suspension Control Register is shown in Figure 3-19 and described in Table 3-21.

Figure 3-19 DSP Suspension Control Register (DSP_SUSP_CTL)

31            30                                                                                       0

DSP_SUSP_CTL                                                    Reserved

R/W-0                                                           R-0

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-21 DSP Suspension Control Register (DSP_SUSP_CTL) Field Descriptions

Bit Field          Description
31 DSP_SUSP_CTL
                   Control the combination of emulation suspension signals from DSP cores
30-0 Reserved       0 = AND suspension signals from all DSP cores
End of Table 3-21   1 = OR suspension signals from all DSP cores

                   Reserved. Read only

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3.3.21 Device Speed Register (DEVSPEED)

The Device Speed Register depicts the device speed grade. The Device Speed Register is shown below.

Figure 3-20 Device Speed Register (DEVSPEED)

31                              23  22                                                                                                   0

                   DEVSPEED                                                             Reserved

                   R-n                                                                  R-n

Legend: R = Read only; RW = Read/Write; -n = value after reset

Table 3-22 Device Speed Register (DEVSPEED) Field Descriptions

Bit Field                Description
31-23 DEVSPEED
                         Indicates the speed of the device (read only)
22-0 Reserved             0000 0000 0b = 800 MHz
End of Table 3-22         0000 0000 1b = 1000 MHz
                          0000 0001 xb = 1200 MHz
                          0000 001x xb = 1250 MHz
                          0000 01xx xb = 1400 MHz
                          0000 1xxx xb = 1400 MHz
                          0001 xxxx xb = 1250 MHz
                          001x xxxx xb = 1200 MHz
                          01xx xxxx xb = 1000 MHz
                          1xxx xxxx xb = 800 MHz

                         Reserved. Read only

3.3.22 Chip Miscellaneous Control Register (CHIP_MISC_CTL)

The Chip Miscellaneous Control Register is shown below.

Figure 3-21 Chip Miscellaneous Control Register (CHIP_MISC_CTL)

31                                  13                                  12              11                  3  2          0

                   Reserved                                      MSMC_BLOCK_PARITY_RST            Reserved     QM_PRIORITY

       R/W-0000000000000000000                                          RW-0                 R/W-001000011        RW-000

Legend: R = Read only; R/W = Read/Write; -n = value after reset

Table 3-23 Chip Miscellaneous Control Register (CHIP_MISC_CTL) Field Descriptions

Bit    Field                  Description
31-13  Reserved               Reserved.
12     MSMC_BLOCK_PARITY_RST  Controls MSMC parity RAM reset. When set to 1, it means the MSMC parity RAM will not be reset.
11-3   Reserved               Reserved.
2-0    QM_PRIORITY            Control the priority level for the transactions from QM Packet DMA master port, which access the external
                              linking RAM.

End of Table 3-23

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3.4 Pullup/Pulldown Resistors

Proper board design should ensure that input pins to the device always be at a valid logic level and not floating. This
may be achieved via pullup/pulldown resistors. The device features internal pullup (IPU) and internal pulldown
(IPD) resistors on most pins to eliminate the need, unless otherwise noted, for external pullup/pulldown resistors.

An external pullup/pulldown resistor must be used in the following situations:
Device Configuration Pins: If the pin is both routed out and are not driven (in Hi-Z state), an external
      pullup/pulldown resistor must be used, even if the IPU/IPD matches the desired value/state.
Other Input Pins: If the IPU/IPD does not match the desired value/state, use an external pullup/pulldown
      resistor to pull the signal to the opposite rail.

For the device configuration pins (listed in Table 3-1), if they are both routed out and are not driven (in Hi-Z state),
it is strongly recommended that an external pullup/pulldown resistor be implemented. Although, internal
pullup/pulldown resistors exist on these pins and they may match the desired configuration value, providing
external connectivity can help ensure that valid logic levels are latched on these device configuration pins. In
addition, applying external pullup/pulldown resistors on the device configuration pins adds convenience to the user
in debugging and flexibility in switching operating modes.

Tips for choosing an external pullup/pulldown resistor:
Consider the total amount of current that may pass through the pullup or pulldown resistor. Make sure to
      include the leakage currents of all the devices connected to the net, as well as any internal pullup or pulldown
      resistors.
Decide a target value for the net. For a pulldown resistor, this should be below the lowest VIL level of all inputs
      connected to the net. For a pullup resistor, this should be above the highest VIH level of all inputs on the net.
      A reasonable choice would be to target the VOL or VOH levels for the logic family of the limiting device; which,
      by definition, have margin to the VIL and VIH levels.
Select a pullup/pulldown resistor with the largest possible value that can still ensure that the net will reach the
      target pulled value when maximum current from all devices on the net is flowing through the resistor. The
      current to be considered includes leakage current plus, any other internal and external pullup/pulldown
      resistors on the net.
For bidirectional nets, there is an additional consideration that sets a lower limit on the resistance value of the
      external resistor. Verify that the resistance is small enough that the weakest output buffer can drive the net to
      the opposite logic level (including margin).
Remember to include tolerances when selecting the resistor value.
For pullup resistors, also remember to include tolerances on the DVDD rail.

For most systems:
A 1-k resistor can be used to oppose the IPU/IPD while meeting the above criteria. Users should confirm this
      resistor value is correct for their specific application.
A 20-k resistor can be used to compliment the IPU/IPD on the device configuration pins while meeting the
      above criteria. Users should confirm this resistor value is correct for their specific application.

For more detailed information on input current (II), and the low-level/high-level input voltages (VIL and VIH) for
the TMS320C6678 device, see Section 6.3 ``Electrical Characteristics'' on page 118.

To determine which pins on the device include internal pullup/pulldown resistors, see Table 2-26 ``Terminal
Functions -- Signals and Control by Function'' on page 44.

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4 System Interconnect

On the TMS320C6678 device, the C66x CorePacs, the EDMA3 transfer controllers, and the system peripherals are
interconnected through the TeraNet, which is a non-blocking switch fabric enabling fast and contention-free
internal data movement. The TeraNet allows for low-latency, concurrent data transfers between master peripherals
and slave peripherals. The TeraNet also allows for seamless arbitration between the system masters when accessing
system slaves.

4.1 Internal Buses and Switch Fabrics

Two types of buses exist in the device: data buses and configuration buses. Some peripherals have both a data bus
and a configuration bus interface, while others have only one type of interface. Further, the bus interface width and
speed varies from peripheral to peripheral. Configuration buses are mainly used to access the register space of a
peripheral and the data buses are used mainly for data transfers.

The C66x CorePacs, the EDMA3 traffic controllers, and the various system peripherals can be classified into two
categories: masters and slaves. Masters are capable of initiating read and write transfers in the system and do not rely
on the EDMA3 for their data transfers. Slaves, on the other hand, rely on the masters to perform transfers to and
from them. Examples of masters include the EDMA3 traffic controllers, SRIO, and Network Coprocessor packet
DMA. Examples of slaves include the SPI, UART, and I2C.

The masters and slaves in the device are communicating through the TeraNet (switch fabric). The device contains
two switch fabrics. The data switch fabric (data TeraNet) and the configuration switch fabric (configuration
TeraNet). The data TeraNet, is a high-throughput interconnect mainly used to move data across the system. The
data TeraNet connects masters to slaves via data buses. Some peripherals require a bridge to connect to the data
TeraNet. The configuration TeraNet, is mainly used to access peripheral registers. The configuration TeraNet
connects masters to slaves via configuration buses. As with the data TeraNet, some peripherals require the use of a
bridge to interface to the configuration TeraNet. Note that the data TeraNet also connects to the configuration
TeraNet. For more details see 4.2 ``Switch Fabric Connections''.

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4.2 Switch Fabric Connections

The following figures show the connections between masters and slaves on TeraNet 2A and TeraNet 3A.

Figure 4-1 TeraNet 2A for C6678

     XMC n*

Bridge_5                                                                TeraNet 2_A CPU/2  S SES  MS
                                                                                           S SMS  MSMC M
Bridge_6                                                                                                          DDR3

Bridge_7   From TeraNet_3_A                                                                       Tracer_MSMC0
Bridge_8                                                                                          Tracer_MSMC1
                                                                                                  Tracer_MSMC2
Bridge_9                                                                                          Tracer_MSMC3

Bridge_10                                                                                           Tracer_DDR

     HyperLink M                                                                                       S HyperLink

EDMA TC_0 M
CC0 TC_1 M

                                                                                                  To TeraNet_3_A  Bridge_1
                                                                                                                  Bridge_2
                                                                                                                  Bridge_3
                                                                                                                  Bridge_4

* n varies with the number of CorePacs present in the specific device.

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Figure 4-2 TeraNet 3A for C6678

Bridge_1

Bridge_2  From TeraNet_2_A
Bridge_3

Bridge_4

                                                                        TeraNet 3_A CPU/3  Tracer_L2_n*         S CorePac_n*
                                                                                           Tracer_QM_M
PCIe        M                                                                                            MPU_1  S QM_SS

SRIO_M M                                                                                                        S         PCIe

    SRIO    M                                                                                                   S         SRIO
Packet DMA

NETCP M                                                                                                         S         SPI

   QM_SS    M                                                                              TNet_6P_A            S Boot_ROM
Packet DMA                                                                                    CPU/3

                                                                                                                S EMIF16

QM_SS       M            TNet_3_D
Second                     CPU/3
                                                                                                                           Bridge_5
Debug_SS M               TNet_3_C                                                                                         Bridge_6
                           CPU/3                                                                                          Bridge_7
TSIP0 M                                                                                                                   Bridge_8
                                                                                                                          Bridge_9
TSIP1 M                                                                                                  To TeraNet_2_A   Bridge_10

         TC_0 M
EDMA TC_1 M
CC1 TC_2 M

         TC_3 M

         TC_0 M                                                                                          To TeraNet_3P_A  Bridge_12
EDMA TC_1 M                                                                                                               Bridge_13
CC2 TC_2 M                                                                                                                Bridge_14

         TC_3 M

* n varies with the number of CorePacs present in the specific device.

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Allowed connections on TeraNet 2A and TeraNet 3A are summarized in the table below.

Intersecting cells may contain one of the following:
Y -- There is a direct connection between this master and that slave.
- -- There is NO connection between this master and that slave.
n -- A numeric value indicates that the path between this master and that slave goes through bridge n.

Table 4-1  Switch Fabric Connection Matrix Section 1

                                                      Slaves

Masters           HyperLink_Slave
HyperLink_Master          MSMC_SES
EDMA3CC0_TC0_RD                    MSMC_SMS
EDMA3CC0_TC0_WR                              CorePac0_SDMA
EDMA3CC0_TC1_RD                                       CorePac1_SDMA
EDMA3CC0_TC1_WR                                               CorePac2_SDMA
EDMA3CC1_TC0_RD                                                        CorePac3_SDMA
EDMA3CC1_TC0_WR                                                                 CorePac4_SDMA
EDMA3CC1_TC1_RD                                                                          CorePac5_SDMA
EDMA3CC1_TC1_WR                                                                                  CorePac6_SDMA
EDMA3CC1_TC2_RD                                                                                           CorePac7_SDMA
EDMA3CC1_TC2_WR                                                                                                    SRIO_Slave
EDMA3CC1_TC3_RD                                                                                                             Boot_ROM
EDMA3CC1_TC3_WR                                                                                                                     SPI
EDMA3CC2_TC0_RD                                                                                                                              EMIF16
EDMA3CC2_TC0_WR                                                                                                                                       PCIe_Slave
EDMA3CC2_TC1_RD                                                                                                                                               QM_Slave
EDMA3CC2_TC1_WR
EDMA3CC2_TC2_RD   - YY 1                          1111111111111
EDMA3CC2_TC2_WR                                   222222222222 -
EDMA3CC2_TC3_RD   YYY 2                           22222222 - 222 -
EDMA3CC2_TC3_WR                                   333333333333 -
SRIO packet DMA   YYY 2                           33333333 - 333 -
SRIO_Master                                       YYYYYYYYYYYY -
PCIe_Master       YYY 3                           YYYYYYYY - YYY -
NETCP packet DMA                                  YYYYYYYYYYYYY
MSMC_Data_Master  YYY 3                           YYYYYYYY - YYYY
QM Packet DMA                                     YYYYYYYYYYYY -
QM Second         555 Y                           YYYYYYYY - YYY -
DebugSS_Master                                    YYYYYYYYYYYY -
TSIP0_Master      555 Y                           YYYYYYYY - YYY -
TSIP1_Master                                      YYYYYYYYYYYY -
End of Table 4-1  666 Y                           YYYYYYYY - YYY -
                                                  YYYYYYYYYYYYY
                  666 Y                           YYYYYYYY - YYYY
                                                  YYYYYYYYYYYY -
                  777 Y                           YYYYYYYY - YYY -
                                                  YYYYYYYYYYYY -
                  777 Y                           YYYYYYYY - YYY -
                                                  YYYYYYY - - - Y - Y
                  888 Y                           YYYYYYY - - YY - Y
                                                  YYYYYYY - - YY - Y
                  888 Y                           YYYYYYY - - - - - Y
                                                  4444444444444
                  999 Y                           YYYYYYY - - - - - Y
                                                  YYYYYYY - - - - - -
                  999 Y                           YYYYYYYYYYYYY
                                                  YYYYYYY - - - - - -
                  10 10 10 Y                      YYYYYYY - - - - - -

                  10 10 10 Y

                  555 Y

                  555 Y

                  666 Y

                  666 Y

                  - 99 Y

                  999 Y

                  777 Y

                  - 10 10 Y

                  Y-  -                        4

                  888 Y

                  888 Y

                  10 10 10 Y

                  - 55 Y

                  - 55 Y

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

The following figure shows the connection between masters and slaves on TeraNet 3P and TeraNet 6P.

Figure 4-3 TeraNet 3P_A & B for C6678

Bridge_12                                                                                                          S MPU ( 4)
Bridge_13
           From TeraNet_3_A                                             TeraNet 3P_A CPU/3               TNet_2P   S TC ( 2)
                                                                                                           CPU/2
Bridge_14                                                                                                          S        CC0
                                                                                                        TNet_3P_C
                                                                                                           CPU/3   S TC ( 4)

CorePac_n* M                                                                                            TNet_3P_D  S        CC1
                                                                                                           CPU/3
                                                                                                                   S TC ( 4)

                                                                                                                   S        CC2

                                                                                            Tracer_QM_CFG  MPU_2   S QM_SS
                                                                                                Tracer_SM  MPU_3   S Semaphore

                                                                                                                   TETB (Debug_SS)
                                                                                                                     TETB (for core)

                                                                                                                   To TeraNet_3P_Tracer

                                                                                                           MPU_0

                                                                                            Tracer_CFG

                                                                        TeraNet 3P_B                                   S     SRIO
                                                                           CPU/3                                       S    Tracer
                                                                                                                       S    NETCP
                                                                                                                       S    TSIP0
                                                                                                                       S    TSIP1

                                                                                                           To TeraNet_6P_B   Bridge_20

* n varies with the number of CorePacs present in the specific device.

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Figure 4-4                                                                                             TMS320C6678
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            TeraNet 6P_B and 3P_Tracer for C6678

From TeraNet_3P_A

             Tracer_  M                                                 TeraNet 3P_Tracer
            MSMC_0                                                         CPU/3

             Tracer_  M
            MSMC_1

             Tracer_  M
            MSMC_2
                                                                                              Debug_SS
             Tracer_                                                                       S      STM
            MSMC_3
                      M

            Tracer_CFG M                                                                   S  Debug_SS
            Tracer_DDR M                                                                         TETB
            Tracer_SM M

            Tracer_   M
            QM_M

            Tracer_   M
            QM_P

            Tracer_L2_n* M

       Bridge_20                                                                           S SmartReflex
                        From TeraNet_3P_B
                                                                        TeraNet 6P_B       S GPIO
* n varies with the number of CorePacs present in the specific device.     CPU/6
                                                                                           S  I2C

                                                                                           S UART

                                                                                           S BOOTCFG

                                                                                           S  PSC

                                                                                           S PLL_CTL

                                                                                           S Debug_SS

                                                                                           S  CIC

                                                                                           S  Timer

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TMS320C6678
Multicore Fixed and Floating-Point Digital Signal Processor

SPRS691E--March 2014

Allowed connections on TeraNet 3P and TeraNet 6P are summarized in the tables below.

Intersecting cells may contain one of the following:
Y -- There is a direct connection between this master and that slave.
- -- There is NO connection between this master and that slave.
n -- A numeric value indicates that the path between this master and that slave goes through bridge n.

Table 4-2  Switch Fabric Connection Matrix Section 2 (Sheet 1 of 2)

                                                                     Slave

Masters                  EDMA3CC0
HyperLink_Master                   EDMA3CC1
EDMA3CC0_TC0_RD                               EDMA3CC2
EDMA3CC0_TC0_WR                                         EDMA3CC0_TC(0-1)
EDMA3CC0_TC1_RD                                                    EDMA3CC1_TC(0-3)
EDMA3CC0_TC1_WR                                                              EDMA3CC2_TC(0-3)
EDMA3CC1_TC0_RD                                                                        SRIO_CFG
EDMA3CC1_TC0_WR                                                                                 NETCP_CFG
EDMA3CC1_TC1_RD                                                                                           TSIP_CFG
EDMA3CC1_TC1_WR                                                                                                    QM__CFG
EDMA3CC1_TC2_RD                                                                                                               UART_CFG
EDMA3CC1_TC2_WR                                                                                                                         Boot_CFG
EDMA3CC1_TC3_RD                                                                                                                                   PSC
EDMA3CC1_TC3_WR                                                                                                                                            PLL
EDMA3CC2_TC0_RD                                                                                                                                                     CIC
EDMA3CC2_TC0_WR                                                                                                                                                               Timer
EDMA3CC2_TC1_RD
EDMA3CC2_TC1_WR   1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12 1,12
EDMA3CC2_TC2_RD
EDMA3CC2_TC2_WR   2,12 2,12 2,12 2,12 2,12 2,12 -                    -      -  -  -  -  -  -  -            -
EDMA3CC2_TC3_RD
EDMA3CC2_TC3_WR   2,12 2,12 2,12 2,12 2,12 2,12 -                    -      -  -  -  -  -  -  -            -
SRIO packet DMA
SRIO_Master       3,12 3,12 3,12 3,12 3,12 3,12 -                    -      -  -  -  -  -  -  -            -
PCIe_Master
NETCP packet DMA  3,12 3,12 3,12 3,12 3,12 3,12 -                    -      -  -  -  -  -  -  -            -
MSMC_Data_Master
QM Packet DMA     12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
QM Second
DebugSS_Master    12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12
TSIP0_Master
TSIP1_Master      13 13 13 13 13 13 -                                -      -  -  -  -  -  -  -            -
EDMA3CC0
                  13 13 13 13 13 13 -                                -      -  -  -  -  -  -  -            -

                  14 14 14 14 14 14 -                                -      -  -  -  -  -  -  -            -

                  14 14 14 14 14 14 -                                -      -  -  -  -  -  -  -            -

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  13 13 13 13 13 13 -                                -      -  -  -  -  -  -  -            -

                  13 13 13 13 13 13 -                                -      -  -  -  -  -  -  -            -

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  14 14 14 14 14 14 -                                -      -  -  -  -  -  -  -            -

                  14 14 14 14 14 14 -                                -      -  -  -  -  -  -  -            -

                  -      -  -  -  -  -  -                            -      -  -  -  -  -  -  -            -

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  -      -  -  -  -  -  -                            -      -  -  -  -  -  -  -            -

                  -      -  -  -  -  -  -                            -      -  -  -  -  -  -  -            -

                  -      -  -  -  -  -  -                            -      -  -  -  -  -  -  -            -

                  -      -  -  -  -  -  -                            -      -  -  -  -  -  -  -            -

                  12 12 12 12 12 12 12 12 12 12 12 12 12 12 12 12

                  -      -  -  -  -  -  -                            -      -  -  -  -  -  -  -            -

                  -      -  -  -  -  -  -                            -      -  -  -  -  -  -  -            -

                  -      -  -  Y  -  -  -                            -      -  -  -  -  -  -  -            -

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Table 4-2                                                                                                     TMS320C6678
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                  Switch Fabric Connection Matrix Section 2 (Sheet 2 of 2)

                                                                                                      Slave

Masters              EDMA3CC0
EDMA3CC1                       EDMA3CC1
EDMA3CC2                                  EDMA3CC2
CorePac0_CFG                                        EDMA3CC0_TC(0-1)
CorePac1_CFG                                                   EDMA3CC1_TC(0-3)
CorePac2_CFG                                                             EDMA3CC2_TC(0-3)
CorePac3_CFG                                                                       SRIO_CFG
CorePac4_CFG                                                                                NETCP_CFG
CorePac5_CFG                                                                                          TSIP_CFG
CorePac6_CFG                                                                                                   QM__CFG
CorePac7_CFG                                                                                                              UART_CFG
End of Table 4-2                                                                                                                    Boot_CFG
                                                                                                                                              PSC
                                                                                                                                                       PLL
                                                                                                                                                                CIC
                                                                                                                                                                          Timer

                  -     -     -                -  Y     -     -     -                                         -     -  -  -   -  -     -  -

                  -     -     -                -  -  Y        -     -                                         -     -  -  -   -  -     -  -

                  Y     Y     Y                Y  Y  Y        Y     Y                                         Y  Y     Y  Y   Y  Y     Y  Y

                  Y     Y     Y                Y  Y  Y        Y     Y                                         Y  Y     Y  Y   Y  Y     Y  Y

                  Y     Y     Y                Y  Y  Y        Y     Y                                         Y  Y     Y  Y   Y  Y     Y  Y

                  Y     Y     Y                Y  Y  Y        Y     Y                                         Y  Y     Y  Y   Y  Y     Y  Y

                  Y     Y     Y                Y  Y  Y        Y     Y                                         Y  Y     Y  Y   Y  Y     Y  Y

                  Y     Y     Y                Y  Y  Y        Y     Y                                         Y  Y     Y  Y   Y  Y     Y  Y

                  Y     Y     Y                Y  Y  Y        Y     Y                                         Y  Y     Y  Y   Y  Y     Y  Y

                  Y     Y     Y                Y  Y  Y        Y     Y                                         Y  Y     Y  Y   Y  Y     Y  Y

Table 4-3         Switch Fabric Connection Matrix Section 3 (Sheet 1 of 2)

                                                                                                       Slave

Masters                 GPIO
HyperLink_Master                I2C
EDMA3CC0_TC0_RD                            Semaphore
EDMA3CC0_TC0_WR                                      SmartReflex
EDMA3CC0_TC1_RD                                                MPU
EDMA3CC0_TC1_WR                                                          Tracer
EDMA3CC1_TC0_RD                                                                   Debug_SS_CFG
EDMA3CC1_TC0_WR                                                                             TETB_System
EDMA3CC1_TC1_RD                                                                                      TETB0
EDMA3CC1_TC1_WR                                                                                                TETB1
EDMA3CC1_TC2_RD                                                                                                           TETB2
EDMA3CC1_TC2_WR                                                                                                                     TETB3
EDMA3CC1_TC3_RD