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TMS320C6204ZHKA200

器件型号:TMS320C6204ZHKA200
器件类别:半导体    嵌入式处理器和控制器    数字信号处理器和控制器-DSP    DSC   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

Fixed-Point Digital Signal Processor 288-BGA MICROSTAR

参数

产品属性属性值
RatingCatalog
DSP1 C62x
Approx. Price (US$)10.79 | 1ku

TMS320C6204ZHKA200器件文档内容

D High-Performance Fixed-Point Digital                                                  TMS320C6204
                                                    FIXED-POINT DIGITAL SIGNAL PROCESSOR
     Signal Processor (DSP) -- TMS320C6204
     -- 5-ns Instruction Cycle Time                                            SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004
     -- 200-MHz Clock Rate
     -- Eight 32-Bit Instructions/Cycle              D Four-Channel Bootloading
     -- 1600 MIPS
                                                           Direct-Memory-Access (DMA) Controller
D C6204 GLW Ball Grid Array (BGA) Package                  With an Auxiliary Channel

     is Pin-Compatible With the C6202/02B/03         D 32-Bit Expansion Bus (XB)
     GLS BGA Package
                                                           -- Glueless/Low-Glue Interface to Popular
D VelociTITM Advanced Very-Long-Instruction-                   PCI Bridge Chips

     Word (VLIW) TMS320C62xTM DSP Core                     -- Glueless/Low-Glue Interface to Popular
     -- Eight Highly Independent Functional                    Synchronous or Asynchronous
                                                               Microprocessor Buses
         Units:
         -- Six ALUs (32-/40-Bit)                          -- Master/Slave Functionality
         -- Two 16-Bit Multipliers (32-Bit Result)         -- Glueless Interface to Synchronous FIFOs
     -- Load-Store Architecture With 32 32-Bit
         General-Purpose Registers                             and Asynchronous Peripherals
     -- Instruction Packing Reduces Code Size
     -- All Instructions Conditional                 D Two Multichannel Buffered Serial Ports

D Instruction Set Features                                 (McBSPs)
                                                           -- Direct Interface to T1/E1, MVIP, SCSA
     -- Byte-Addressable (8-, 16-, 32-Bit Data)
     -- 8-Bit Overflow Protection                              Framers
     -- Saturation                                         -- ST-Bus-Switching Compatible
     -- Bit-Field Extract, Set, Clear                      -- Up to 256 Channels Each
     -- Bit-Counting                                       -- AC97-Compatible
     -- Normalization                                      -- Serial-Peripheral Interface (SPI)

D 1M-Bit On-Chip SRAM                                          Compatible (MotorolaTM)

     -- 512K-Bit Internal Program/Cache              D Two 32-Bit General-Purpose Timers
         (16K 32-Bit Instructions)                   D Flexible Phase-Locked-Loop (PLL) Clock

     -- 512K-Bit Dual-Access Internal Data                 Generator
         (64K Bytes)
         -- Organized as Two 32K-Byte Blocks for     D IEEE-1149.1 (JTAG)
            Improved Concurrency
                                                           Boundary-Scan-Compatible
D 32-Bit External Memory Interface (EMIF)
                                                     D 288-Pin MicroStar BGATM Package (GHK)
     -- Glueless Interface to Synchronous            D 340-Pin BGA Package (GLW)
         Memories: SDRAM or SBSRAM                   D 0.15-m/5-Level Metal Process

     -- Glueless Interface to Asynchronous                 -- CMOS Technology
         Memories: SRAM and EPROM
                                                     D 3.3-V I/Os, 1.5-V Internal
     -- 52M-Byte Addressable External Memory
         Space

Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.

VelociTI, TMS320C62x, and MicroStar BGA are trademarks of Texas Instruments.          Copyright 2004, Texas Instruments Incorporated

Motorola is a trademark of Motorola, Inc.
For more details, see the GLW BGA package bottom view.
IEEE Standard 1149.1-1990 Standard-Test-Access Port and Boundary Scan Architecture.

PRODUCTION DATA information is current as of publication date.
Products conform to specifications per the terms of Texas Instruments
standard warranty. Production processing does not necessarily include
testing of all parameters.

POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                                                         1
TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

   Table of Contents

   GHK and GLW BGA packages (bottom view) . . . . . . . . . . 3                                 parameter measurement information . . . . . . . . . . . . . . . 41
   description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4  input and output clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
   device characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4         asynchronous memory timing . . . . . . . . . . . . . . . . . . . . . 45
   C62x device compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . 6            synchronous-burst memory timing . . . . . . . . . . . . . . . . . 48
   functional and CPU (DSP core) block diagram . . . . . . . . . 7                              synchronous DRAM timing . . . . . . . . . . . . . . . . . . . . . . . 50
   CPU (DSP core) description . . . . . . . . . . . . . . . . . . . . . . . . 8                 HOLD/HOLDA timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
   memory map summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10                reset timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
   peripheral register descriptions . . . . . . . . . . . . . . . . . . . . . 11                external interrupt timing . . . . . . . . . . . . . . . . . . . . . . . . . . 57
   DMA channel synchronization events . . . . . . . . . . . . . . . 16                          expansion bus synchronous FIFO timing . . . . . . . . . . . 58
   interrupt sources and interrupt selector . . . . . . . . . . . . . . 17                      expansion bus asynchronous peripheral timing . . . . . . 60
   signal groups description . . . . . . . . . . . . . . . . . . . . . . . . . . 18             expansion bus synchronous host-port timing . . . . . . . . 63
                                                                                                expansion bus asynchronous host-port timing . . . . . . . 69
   signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21       XHOLD/XHOLDA timing . . . . . . . . . . . . . . . . . . . . . . . . . . 71
   development support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31             multichannel buffered serial port timing . . . . . . . . . . . . . 73
   documentation support . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34             DMAC, timer, power-down timing . . . . . . . . . . . . . . . . . . 85
   clock PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35   JTAG test-port timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
   power-down mode logic . . . . . . . . . . . . . . . . . . . . . . . . . . . 36               revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
   power-supply sequencing . . . . . . . . . . . . . . . . . . . . . . . . . 38                 thermal/mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . 89
   absolute maximum ratings over operating case

         temperature ranges . . . . . . . . . . . . . . . . . . . . . . . . . . 39
   recommended operating conditions . . . . . . . . . . . . . . . . . 39
   electrical characteristics over recommended

         ranges of supply voltage and operating
         case temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

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                                                                            TMS320C6204
                                        FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                   SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

GHK and GLW BGA packages (bottom view)

GHK 288-PIN BALL GRID ARRAY (BGA) PACKAGE (BOTTOM VIEW)

W
V
U
T
R
P
N
M
L
K
J
H
G
F
E
D
C
B
A

        1 3 5 7 9 11 13 15 17 19
            2 4 6 8 10 12 14 16 18

GLW 340-PIN BGA PACKAGE (BOTTOM VIEW)

                 AB
                      AA

                    Y
                        W

                    V
                        U

                    T
                        R

                    P
                        N

                   M
                         L

                    K
                         J

                    H
                        G

                    F
                        E

                    D
                        C

                    B
                        A

                               1 3 5 7 9 11 13 15 17 19 21
                                 2 4 6 8 10 12 14 16 18 20 22

The C6204 GLW BGA package is pin-compatible with the C6202/02B/03 GLS package except that the
inner row of balls (which are additional power and ground pins) are removed for the C6204 GLW package.

These balls are NOT applicable for the C6204 devices 340-pin GLW BGA package.

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TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

description

       The TMS320C62xTM DSPs (including the TMS320C6204 device) compose the fixed-point DSP generation in
       the TMS320C6000TM DSP platform. The TMS320C6204 (C6204) device is based on the high-performance,
       advanced VelociTITM very-long-instruction-word (VLIW) architecture developed by Texas Instruments (TI),
       making the C6204 an excellent choice for multichannel and multifunction applications.

       With performance of up to 1600 million instructions per second (MIPS) at a clock rate of 200 MHz, the C6204
       offers cost-effective solutions to high-performance DSP-programming challenges. The C6204 DSP possesses
       the operational flexibility of high-speed controllers and the numerical capability of array processors. This
       processor has 32 general-purpose registers of 32-bit word length and eight highly independent functional units.
       The eight functional units provide six arithmetic logic units (ALUs) for a high degree of parallelism and two 16-bit
       multipliers for a 32-bit result. The C6204 can produce two multiply-accumulates (MACs) per cycle for a total of
       400 million MACs per second (MMACS). The C6204 DSP also has application-specific hardware logic, on-chip
       memory, and additional on-chip peripherals.

       The C6204 includes a large bank of on-chip memory and has a powerful and diverse set of peripherals. Program
       memory consists of a 64K-byte block that is user-configurable as cache or memory-mapped as program space.
       Data memory consists of two 32K-byte blocks of RAM. The peripheral set includes two multichannel buffered
       serial ports (McBSPs), two general-purpose timers, a 32-bit expansion bus (XB) that offers ease of interface
       to synchronous or asynchronous industry-standard host bus protocols, and a glueless 32-bit external memory
       interface (EMIF) capable of interfacing to SDRAM or SBSRAM and asynchronous peripherals.

       The C6204 has a complete set of development tools which includes: a new C compiler, an assembly optimizer
       to simplify programming and scheduling, and a WindowsTM debugger interface for visibility into source code
       execution.

device characteristics

       Table 1 provides an overview of the TMS320C6204, TMS320C6202/02B, and the TMS320C6203
       pin-compatible C62xTM DSPs. The table shows significant features of each device, including the capacity of
       on-chip RAM, the peripherals, the execution time, and the package type with pin count, etc. This data sheet
       primarily focuses on the functionality of the TMS320C6204 device although it also identifies to the user the
       pin-compatibility of the 6204 GLW and the C6202/02B and C6203 GLS BGA packages. For the functionality
       information on the TMS320C6202/02B devices, see the TMS320C6202, TMS320C6202B Fixed-Point Digital
       Signal Processors Data Sheet (literature number SPRS104). For the functionality information on the
       TMS320C6203 device, see the TMS320C6203 Fixed-Point Digital Signal Processor Data Sheet (literature
       number SPRS086). And for more details on the C6000TM DSP device part numbers and part numbering, see
       Table 14 and Figure 4.

TMS320C6000, C62x, and C6000 are trademarks of Texas Instruments.
Windows is a registered trademark of Microsoft Corporation.

4   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                                   TMS320C6204
                                                               FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                   SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

device characteristics (continued)

         Table 1. Characteristics of the Pin-Compatible TMS320C6204 and C6202/02B/03B/03C DSPs

         HARDWARE FEATURES                        C6204                C6202              C6202B                        C6203B/C
                  EMIF                                                                                                        
                                                                                               
Peripherals    DMA                          4-Channel With          4-Channel                                        4-Channel With
                                               Throughput                            4-Channel With                    Throughput
               Expansion Bus                                                            Throughput
               McBSPs                        Enhancements                  3                                         Enhancements
               32-Bit Timers                                               2         Enhancements                             
               Size (Bytes)                           2                 256K                                                  3
                                                      2               Block 0:                 
Internal       Organization                                    128K-Byte Mapped                                               2
Program                                             64K               Program                  3
Memory                                                                Block 1:                                             384K
                                                 1 Block:           128K-Byte                  2
               Size (Bytes)                     64K-Byte         Cache/Mapped                                             Block 0:
                                            Cache/Mapped              Program               256K                  256K-Byte Mapped
Internal Data                                    Program
                                                                        128K              Block 0:                       Program
Memory         Organization                         64K              2 Blocks:     128K-Byte Mapped                       Block 1:
                                                2 Blocks:      Four 16-Bit Banks                                        128K-Byte
                                           Four 16-Bit Banks         per Block            Program              Cache/Mapped Program
                                                per Block           50/50 Split           Block 1:
                                               50/50 Split                              128K-Byte                          512K
                                                                                     Cache/Mapped
                                                  0x0003                                  Program                        2 Blocks:
                                                                                                                Four 16-Bit Banks per
                                                    200                                     128K
                                                                                                                           Block
                                           5 ns (C6204-200)                              2 Blocks:                      50/50 Split
                                                                                   Four 16-Bit Banks

                                                                                         per Block
                                                                                        50/50 Split

CPU ID +       Control Status Register                         0x0002                         0x0003           0x0003
Rev ID         (CSR.[31:16])
                                                                     200, 250                250                    250, 300 (03B)
Frequency      MHz                                             4 ns (C6202-250)                                        300 (03C)
                                                               5 ns (C6202-200)    4 ns (C6202B-250)
Cycle Time ns                                                                                                  3.33 ns (C6203C-300)
                                                                         1.8                 1.5               3.33 ns (C6203B-300)
Voltage        Core (V)                    1.5                           3.3                 3.3
                                                                                      x1, x4, x8, x10            4 ns (C6203B-250)
               I/O (V)                     3.3                 x1, x4 (Both Pkgs)       (GJL Pkg)
                                                                                                                     1.2 (C6203C)
               CLKIN frequency multiplier                          352-pin GJL                                       1.5 (C6203B)
               [Bypass (x1), x4, x6, x7,                          384-pin GLS                                  1.7 (C6203BGLS Only)
               x8, x9, x10, and x11]
                                                                          --                                                3.3

                                                                                                                    x1, x4, x8, x10
                                                                                                                       (GJL Pkg)

PLL Options                                x1, x4 (Both Pkgs)

BGA            27 x 27 mm                          --                                         All PLL Options  All PLL Options
Packages                                   340-pin GLW                                           (GLS Pkg)        (GLS Pkg)
               18 x 18 mm                  288-pin GHK                                          352-pin GJL
Process                                                                                                          352-pin GNZ
Technology     16 x 16 mm                     0.15 m                                           384-pin GLS
                                                                                                                 384-pin GLS
Product        m                                 PD                                                    --        384-pin GNY
Status
               Product Preview (PP)                                                                                      --
               Advance Information (AI)
               Production Data (PD)                            0.18 m                         0.15 m           0.15 m

                                                               PD                             PP               PD

                                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                           5
TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

C62xTM device compatibility

       The TMS320C6202, C6202B, C6203, and C6204 devices are pin-compatible; thus, making new system
       designs easier and providing faster time to market. The following list summarizes the C62xTM DSP device
       characteristic differences:

      D Core Supply Voltage (1.8 V versus 1.7 V, 1.5 V, 1.2 V)

            The C6202 device core supply voltage is 1.8 V while the C6202B, C6203B, C6204 devices have core supply
            voltages of 1.5 V. The C6203B device (GLS package only) has a 1.7-V core supply voltage, and the C6203C
            device has a core supply voltage of 1.2 V.

      D PLL Options Availability

            Table 1 identifies the available PLL multiply factors [e.g., CLKIN x1 (PLL bypassed), x4, etc.] for each of the
            C62xTM DSP devices. For additional details on the PLL clock module and specific options for the C6204
            device, see the Clock PLL section of this data sheet.

            For additional details on the PLL clock module and specific options for the C6202/02B/03 devices, see the
            Clock PLL sections of the TMS320C6202, TMS320C6202B Fixed-Point Digital Signal Processors Data
            Sheet (literature number SPRS104) and the TMS320C6203 Fixed-Point Digital Signal Processor Data
            Sheet (literature number SPRS086).

      D On-Chip Memory Size

            The C6202/02B, C6203, and C6204 devices have different on-chip program memory and data memory
            sizes (see Table 1).

      D McBSPs

            The C6204 device has two McBSPs on-chip while the C6202, C6202B, C6203 devices have three McBSPs
            on-chip.

       For a more detailed discussion on migration concerns, and similarities/differences between the C6202,
       C6202B, C6203, and C6204 devices, see the How to Begin Development and Migrate Across the
       TMS320C6202/6202B/6203/6204 DSPs Application Report (literature number SPRA603).

6   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                                 TMS320C6204
                                                             FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                        SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

functional and CPU (DSP core) block diagram

SDRAM or                                                    C6204 Digital Signal Processor
  SBSRAM
                   32                                        Program                         Internal Program Memory
     SRAM                                                Access/Cache                                       64K
ROM/FLASH                    External Memory
I/O Devices                  Interface (EMIF)              Controller

                                                                                 C62x CPU (DSP Core)

                           Timer 0                                      Instruction Fetch                  Control
                                                                                                          Registers
                           Timer 1                           Instruction Dispatch
                                                                                                           Control
Framing Chips:           Multichannel                        Instruction Decode                             Logic
     H.100, MVIP,      Buffered Serial
     SCSA, T1, E1                                            Data Path A                     Data Path B     Test
                              Port 0                                                                      In-Circuit
AC97 Devices,                                                A Register File     B Register File          Emulation
SPI Devices,            Multichannel
Codecs                 Buffered Serial                       .L1 .S1 .M1 .D1     .D2 .M2 .S2 .L2 Interrupt
                                                                                                                   Control
                             Port 1

                                                DMA Bus

                           Interrupt                     Peripheral Control Bus
                           Selector
Synchronous                                          DMA                            Data                       Internal Data
                       Expansion                 4-Ch With                        Access                          Memory
FIFOs                   Bus (XB)                Throughput                       Controller                          64K

                   32     32-Bit                      PLL                                    Boot Configuration
                                                   (x1, x4)
I/O Devices                                                  Power-
                                                             Down
HOST CONNECTION                                               Logic
Master /Slave
TI PCI2040
Power PC
683xx
960

                                       POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                       7
TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

CPU (DSP core) description

       The CPU fetches VelociTITM advanced very-long instruction words (VLIW) (256 bits wide) to supply up to eight
       32-bit instructions to the eight functional units during every clock cycle. The VelociTITM VLIW architecture
       features controls by which all eight units do not have to be supplied with instructions if they are not ready to
       execute. The first bit of every 32-bit instruction determines if the next instruction belongs to the same execute
       packet as the previous instruction, or whether it should be executed in the following clock as a part of the next
       execute packet. Fetch packets are always 256 bits wide; however, the execute packets can vary in size. The
       variable-length execute packets are a key memory-saving feature, distinguishing the C62x CPU from other
       VLIW architectures.

       The CPU features two sets of functional units. Each set contains four units and a register file. One set contains
       functional units .L1, .S1, .M1, and .D1; the other set contains units .D2, .M2, .S2, and .L2. The two register files
       each contain 16 32-bit registers for a total of 32 general-purpose registers. The two sets of functional units, along
       with two register files, compose sides A and B of the CPU [see the functional and CPU (DSP core) block diagram
       and Figure 1]. The four functional units on each side of the CPU can freely share the 16 registers belonging to
       that side. Additionally, each side features a single data bus connected to all the registers on the other side, by
       which the two sets of functional units can access data from the register files on the opposite side. While register
       access by functional units on the same side of the CPU as the register file can service all the units in a single
       clock cycle, register access using the register file across the CPU supports one read and one write per cycle.

       Another key feature of the C62x CPU is the load/store architecture, where all instructions operate on registers
       (as opposed to data in memory). Two sets of data-addressing units (.D1 and .D2) are responsible for all data
       transfers between the register files and the memory. The data address driven by the .D units allows data
       addresses generated from one register file to be used to load or store data to or from the other register file. The
       C62x CPU supports a variety of indirect addressing modes using either linear- or circular-addressing modes
       with 5- or 15-bit offsets. All instructions are conditional, and most can access any one of the 32 registers. Some
       registers, however, are singled out to support specific addressing or to hold the condition for conditional
       instructions (if the condition is not automatically "true"). The two .M functional units are dedicated for multiplies.
       The two .S and .L functional units perform a general set of arithmetic, logical, and branch functions with results
       available every clock cycle.

       The processing flow begins when a 256-bit-wide instruction fetch packet is fetched from a program memory.
       The 32-bit instructions destined for the individual functional units are "linked" together by "1" bits in the least
       significant bit (LSB) position of the instructions. The instructions that are "chained" together for simultaneous
       execution (up to eight in total) compose an execute packet. A "0" in the LSB of an instruction breaks the chain,
       effectively placing the instructions that follow it in the next execute packet. If an execute packet crosses the
       256-bit-wide fetch-packet boundary, the assembler places it in the next fetch packet, while the remainder of the
       current fetch packet is padded with NOP instructions. The number of execute packets within a fetch packet can
       vary from one to eight. Execute packets are dispatched to their respective functional units at the rate of one per
       clock cycle and the next 256-bit fetch packet is not fetched until all the execute packets from the current fetch
       packet have been dispatched. After decoding, the instructions simultaneously drive all active functional units
       for a maximum execution rate of eight instructions every clock cycle. While most results are stored in 32-bit
       registers, they can be subsequently moved to memory as bytes or half-words as well. All load and store
       instructions are byte-, half-word, or word-addressable.

8   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
CPU (DSP core) description (continued)                                             TMS320C6204
                                               FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                            SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                                             src1

                                        .L1 src2

                                             dst                   8
                                                                 32
                                        long dst      8
                                                                                      Register
                                        long src                                       File A

                                  ST1   long src      8                              (A0--A15)
Data Path A
                                        long dst                              2X
                                  LD1                                         1X
                            DA1                  dst
                            DA2         .S1 src1                                     Register
                                                                                       File B
                                  LD2        src2
                                                                                     (B0--B15)
Data Path B                                      dst             32
                                  ST2   .M1 src1                 8

                                                src2

                                                 dst

                                        .D1 src1
                                                src2

                                                src2

                                        .D2 src1
                                                 dst

                                                src2

                                        .M2 src1
                                                 dst

                                             src2

                                        .S2  src1
                                              dst

                                        long dst      8

                                        long src

                                                              8
                                           long src
                                          long dst

                                                 dst
                                        .L2

                                                src2

                                            src1

                                                                                                Control
                                                                                               Register

                                                                                                   File

Figure 1. TMS320C62x CPU (DSP Core) Data Paths

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TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

memory map summary

       Table 2 shows the memory map address ranges of the C6204 device. The C6204 device has the capability of
       a MAP 0 or MAP 1 memory block configuration. The maps differ in that MAP 0 has external memory mapped
       at address 0x0000 0000 and MAP 1 has internal memory mapped at address 0x0000 0000. These memory
       block configurations are set up at reset by the boot configuration pins (generically called BOOTMODE[4:0]). For
       the C6204 device, the BOOTMODE configuration is handled, at reset, by the expansion bus module (specifically
       XD[4:0] pins). For more detailed information on the C6204 device settings, which include the device boot mode
       configuration at reset and other device-specific configurations, see TMS320C6201/C670x DSP Boot Modes
       and Configuration (literature number SPRU642).

                          Table 2. TMS320C6204 Memory Map Summary

           MEMORY BLOCK DESCRIPTION                                BLOCK SIZE            HEX ADDRESS RANGE
                                                                      (BYTES)
    MAP 0                                     MAP 1                                      0000 0000 0000 FFFF
                                                                         64K             0001 0000 003F FFFF
External Memory Interface (EMIF) CE0         Internal Program RAM    4M 64K            0040 0000 00FF FFFF
                                                                                         0100 0000 013F FFFF
    EMIF CE0                                  Reserved                   12M             0140 0000 0140 FFFF
                                                                          4M             0141 0000 017F FFFF
    EMIF CE0                                  EMIF CE0                   64K             0180 0000 0183 FFFF
                                                                     4M 64K            0184 0000 0187 FFFF
    EMIF CE1                                  EMIF CE0                  256K             0188 0000 018B FFFF
                                                                        256K             018C 0000 018F FFFF
    Internal Program RAM                      EMIF CE1                  256K             0190 0000 0193 FFFF
                                                                        256K             0194 0000 0197 FFFF
    Reserved                                  EMIF CE1                  256K             0198 0000 019B FFFF
                                                                        256K             019C 0000 019F FFFF
                          EMIF Registers                                256K             01A0 0000 01FF FFFF
                                                                        256K             0200 0000 02FF FFFF
              DMA Controller Registers                                    6M             0300 0000 03FF FFFF
                                                                         16M             0400 0000 3FFF FFFF
              Expansion Bus (XBus) Registers                             16M             4000 0000 4FFF FFFF
                                                                     1G 64M            5000 0000 5FFF FFFF
                          McBSP 0 Registers                             256M             6000 0000 6FFF FFFF
                                                                        256M             7000 0000 7FFF FFFF
                          McBSP 1 Registers                             256M             8000 0000 8000 FFFF
                                                                        256M             8001 0000 FFFF FFFF
                          Timer 0 Registers                              64K
                                                                     2G 64K
                          Timer 1 Registers

              Interrupt Selector Registers

                          Reserved

                          EMIF CE2

                          EMIF CE3

                          Reserved

                          XBus XCE0

                          XBus XCE1

                          XBus XCE2

                          XBus XCE3

                          Internal Data RAM

                          Reserved

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                                                                                                                                          SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

peripheral register descriptions

       Table 3 through Table 11 identify the peripheral registers for the C6204 device by their register names,
       acronyms, and hex address or hex address range. For more detailed information on the register contents, bit
       names, and their descriptions, see the peripheral reference guide referenced in TMS320C6000 Peripherals
       Reference Guide (literature number SPRU190).

                                                          Table 3. EMIF Registers

HEX ADDRESS RANGE       ACRONYM  REGISTER NAME                                             COMMENTS
         0180 0000
                        GBLCTL EMIF global control           External or internal; dependant on MAP0 or MAP1
         0180 0004                                           configuration (selected byt the MAP bit in the EMIF GBLCTL
                        CECTL1 EMIF CE1 space control        register
         0180 0008                                           External or internal; dependant on MAP0 or MAP1
                        CECTL0 EMIF CE0 space control        configuration (selected byt the MAP bit in the EMIF GBLCTL
         0180 000C                                           register
         0180 0010           --  Reserved
                        CECTL2   EMIF CE2 space control      Corresponds to EMIF CE2 memory space:
         0180 0014                                           [0200 0000 -- 02FF FFFF]
         0180 0018      CECTL3   EMIF CE3 space control      Corresponds to EMIF CE3 memory space:
         0180 001C                                           [0300 0000 -- 03FF FFFF]
0180 0020 -- 0180 0054  SDCTL    EMIF SDRAM control
0180 0058 -- 0183 FFFF   SDTIM   EMIF SDRAM refresh control
                                 Reserved
                             --  Reserved
                           

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peripheral register descriptions (continued)

                                       Table 4. DMA Registers

    HEX ADDRESS RANGE       ACRONYM                                                     REGISTER NAME
             0184 0000        PRICTL0  DMA channel 0 primary control
             0184 0004        PRICTL2  DMA channel 2 primary control
             0184 0008       SECCTL0   DMA channel 0 secondary control
             0184 000C       SECCTL2   DMA channel 2 secondary control
             0184 0010          SRC0   DMA channel 0 source address
             0184 0014          SRC2   DMA channel 2 source address
             0184 0018          DST0   DMA channel 0 destination address
             0184 001C          DST2   DMA channel 2 destination address
             0184 0020       XFRCNT0   DMA channel 0 transfer counter
             0184 0024       XFRCNT2   DMA channel 2 transfer counter
             0184 0028       GBLCNTA   DMA global count reload register A
             0184 002C       GBLCNTB   DMA global count reload register B
             0184 0030       GBLIDXA   DMA global index register A
             0184 0034       GBLIDXB   DMA global index register B
             0184 0038                 DMA global address register A
             0184 003C      GBLADDRA   DMA global address register B
             0184 0040      GBLADDRB   DMA channel 1 primary control
             0184 0044                 DMA channel 3 primary control
             0184 0048        PRICTL1  DMA channel 1 secondary control
             0184 004C        PRICTL3  DMA channel 3 secondary control
             0184 0050       SECCTL1   DMA channel 1 source address
             0184 0054       SECCTL3   DMA channel 3 source address
             0184 0058                 DMA channel 1 destination address
             0184 005C          SRC1   DMA channel 3 destination address
             0184 0060          SRC3   DMA channel 1 transfer counter
             0184 0064          DST1   DMA channel 3 transfer counter
             0184 0068          DST3   DMA global address register C
             0184 006C       XFRCNT1   DMA global address register D
             0184 0070       XFRCNT3   DMA auxiliary control register
                            GBLADDRC   Reserved
    0184 0074 -- 0187 FFFF  GBLADDRD
                              AUXCTL

                                   

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                                                                                                 TMS320C6204
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peripheral register descriptions (continued)

                               Table 5. Expansion Bus (XBUS) Registers

HEX ADDRESS RANGE       ACRONYM               REGISTER NAME                                           COMMENTS
         0188 0000
         0188 0004      XBGC      Expansion bus global control register               Corresponds to XBus XCE0 memory
                                                                                      space: [4000 0000 -- 4FFF FFFF]
         0188 0008      XCECTL1 XCE1 space control register                           Corresponds to XBus XCE1 memory
         0188 000C                                                                    space: [5000 0000 -- 5FFF FFFF]
         0188 0010      XCECTL0   XCE0 space control register                         DSP read/write access only
                          XBHC    Expansion bus host port interface control register  Corresponds to XBus XCE2 memory
         0188 0014                XCE2 space control register                         space: [6000 0000 -- 6FFF FFFF]
         0188 0018      XCECTL2                                                       Corresponds to XBus XCE3 memory
         0188 001C                                                                    space: [7000 0000 -- 7FFF FFFF]
         0188 0020      XCECTL3   XCE3 space control register
         0188 0024                                                                    DSP read/write access only
0188 0028 -- 018B FFFF        --  Reserved                                            DSP read/write access only
                              --  Reserved
                --        XBIMA   Expansion bus internal master address register
                --        XBEA    Expansion bus external address register
                              --  Reserved
                          XBISA   Expansion bus internal slave address
                           XBD    Expansion bus data

                                  Table 6. Interrupt Selector Registers

HEX ADDRESS RANGE       ACRONYM   REGISTER NAME                                                  COMMENTS
         019C 0000
                        MUXH      Interrupt multiplexer high              Selects which interrupts drive CPU interrupts
         019C 0004                                                        10--15 (INT10--INT15)
                        MUXL      Interrupt multiplexer low
         019C 0008                                                        Selects which interrupts drive CPU interrupts 4--9
019C 000C -- 019C 01FF  EXTPOL    External interrupt polarity             (INT04--INT09)

         019C 0200           --   Reserved                                Sets the polarity of the external interrupts
019C 0204 -- 019F FFFF   PDCTL    Peripheral power-down control register  (EXT_INT4--EXT_INT7)
                                  Reserved
                             --

                        Table 7. Peripheral Power-Down Control Register

HEX ADDRESS RANGE       ACRONYM                               REGISTER NAME
         019C 0200
                        PDCTL     Peripheral power-down control register

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peripheral register descriptions (continued)

                                     Table 8. McBSP 0 Registers

    HEX ADDRESS RANGE       ACRONYM  REGISTER NAME                                                          COMMENTS

             018C 0000      DRR0     McBSP0 data receive register                       The CPU and DMA/EDMA controller can
                                                                                        only read this register; they cannot write to it.
             018C 0004
             018C 0008       DXR0    McBSP0 data transmit register
             018C 000C      SPCR0    McBSP0 serial port control register
             018C 0010       RCR0    McBSP0 receive control register
             018C 0014       XCR0    McBSP0 transmit control register
             018C 0018      SRGR0    McBSP0 sample rate generator register
             018C 001C      MCR0     McBSP0 multichannel control register
             018C 0020      RCER0    McBSP0 receive channel enable register
             018C 0024      XCER0    McBSP0 transmit channel enable register
    018C 0028 -- 018F FFFF   PCR0    McBSP0 pin control register
                                     Reserved
                                

                                     Table 9. McBSP 1 Registers

    HEX ADDRESS RANGE       ACRONYM  REGISTER NAME                                                          COMMENTS

             0190 0000      DRR1     Data receive register                              The CPU and DMA/EDMA controller can
                                                                                        only read this register; they cannot write to it.
             0190 0004
             0190 0008       DXR1    McBSP1 data transmit register
             0190 000C      SPCR1    McBSP1 serial port control register
             0190 0010       RCR1    McBSP1 receive control register
             0190 0014       XCR1    McBSP1 transmit control register
             0190 0018      SRGR1    McBSP1 sample rate generator register
             0190 001C      MCR1     McBSP1 multichannel control register
             0190 0020      RCER1    McBSP1 receive channel enable register
             0190 0024      XCER1    McBSP1 transmit channel enable register
    0190 0028 -- 0193 FFFF   PCR1    McBSP1 pin control register
                                     Reserved
                                

14                                    POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                                                           FIXED-POINT DIGITAL SIGNAL PROCESSOR

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peripheral register descriptions (continued)

                                 Table 10. Timer 0 Registers

HEX ADDRESS RANGE       ACRONYM  REGISTER NAME                                           COMMENTS
         0194 0000
                        CTL0     Timer 0 control register  Determines the operating mode of the timer, monitors the
                                                           timer status, and controls the function of the TOUT pin.
         0194 0004      PRD0     Timer 0 period register
                                                           Contains the number of timer input clock cycles to count.
         0194 0008      CNT0     Timer 0 counter register  This number controls the TSTAT signal frequency.
0194 000C -- 0197 FFFF     --    Reserved
                                                           Contains the current value of the incrementing counter.

                                 Table 11. Timer 1 Registers

HEX ADDRESS RANGE       ACRONYM  REGISTER NAME                                           COMMENTS
         0198 0000
                        CTL1     Timer 1 control register  Determines the operating mode of the timer, monitors the
                                                           timer status, and controls the function of the TOUT pin.
         0198 0004      PRD1     Timer 1 period register
                                                           Contains the number of timer input clock cycles to count.
         0198 0008      CNT1     Timer 1 counter register  This number controls the TSTAT signal frequency.
0198 000C -- 019B FFFF     --    Reserved
                                                           Contains the current value of the incrementing counter.

                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443  15
TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

DMA channel synchronization events

       The C6204 DMA supports up to four independent programmable DMA channels. The four main DMA channels
       can be read/write synchronized based on the events shown in Table 12. Selection of these events is done via
       the RSYNC and WSYNC fields in the Primary Control registers (PRICTLx) of the specific DMA channel. The
       default setting is "no synchronization" for all four DMA channels. For more detailed information on the DMA
       module, associated channels, and event-synchronization, see TMS320C620x/C670x DSP Program and Data
       Memory Controller / Direct Memory Access (DMA) Controller Reference Guide (literature number SPRU190).

                                    Table 12. TMS320C6204 DMA Synchronization Events

DMA EVENT       EVENT NAME                                   EVENT DESCRIPTION
  NUMBER
  (BINARY)

    00000       None        No Synchronization (default)

    00001       TINT0       Timer 0 interrupt

    00010       TINT1       Timer 1 interrupt

    00011       SD_INT      EMIF SDRAM timer interrupt

    00100       EXT_INT4    External interrupt pin 4

    00101       EXT_INT5    External interrupt pin 5

    00110       EXT_INT6    External interrupt pin 6

    00111       EXT_INT7    External interrupt pin 7

    01000       DMA_INT0    DMA channel 0 interrupt

    01001       DMA_INT1    DMA channel 1 interrupt

    01010       DMA_INT2    DMA channel 2 interrupt

    01011       DMA_INT3    DMA channel 3 interrupt

    01100       XEVT0       McBSP0 transmit event

    01101       REVT0       McBSP0 receive event

    01110       XEVT1       McBSP1 transmit event

    01111       REVT1       McBSP1 receive event

    10000       DSP_INT     Host processor-to-DSP interrupt

10001 -- 11111  Reserved    Reserved. Not used.

For synchronization event selection, the PRICTLx register for the specific DMA channel needs to be programmed with a binary event number
  identified in this table. The default setting is "no synchronization" for all four DMA channels.

16                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                                        FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                                                          SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

interrupt sources and interrupt selector

       The C62x DSP core supports 16 prioritized interrupts, which are listed in Table 13. The highest-priority interrupt
       is INT_00 (dedicated to RESET) while the lowest-priority interrupt is INT_15. The first four interrupts
       (INT_00--INT_03) are non-maskable and fixed. The remaining interrupts (INT_04--INT_15) are maskable and
       default to the interrupt source specified in Table 13. The interrupt source for interrupts 4--15 can be programmed
       by modifying the selector value (binary value) in the corresponding fields of the Interrupt Selector Control
       registers: MUXH (address 0x019C0000) and MUXL (address 0x019C0004).

                                                     Table 13. C6204 DSP Interrupts

     CPU   INTERRUPT    SELECTOR        INTERRUPT                   INTERRUPT SOURCE
INTERRUPT  SELECTOR        VALUE           EVENT
            CONTROL                                 Reserved. Do not use.
  NUMBER   REGISTER      (BINARY)          RESET    Reserved. Do not use.
                                             NMI
   INT_00         --           --
   INT_01                      --         Reserved
   INT_02         --           --         Reserved
   INT_03                      --
                  --

                  --

INT_04     MUXL[4:0]    00100           EXT_INT4    External interrupt pin 4

INT_05      MUXL[9:5]   00101           EXT_INT5    External interrupt pin 5
INT_06     MUXL[14:10]  00110           EXT_INT6    External interrupt pin 6
INT_07     MUXL[20:16]  00111           EXT_INT7    External interrupt pin 7
INT_08     MUXL[25:21]  01000           DMA_INT0    DMA channel 0 interrupt
INT_09     MUXL[30:26]  01001           DMA_INT1    DMA channel 1 interrupt

INT_10      MUXH[4:0]   00011             SD_INT    EMIF SDRAM timer interrupt
INT_11      MUXH[9:5]   01010           DMA_INT2    DMA channel 2 interrupt
INT_12     MUXH[14:10]  01011           DMA_INT3    DMA channel 3 interrupt
INT_13     MUXH[20:16]  00000            DSP_INT    Host-port interface (HPI)-to-DSP interrupt
INT_14     MUXH[25:21]  00001                       Timer 0 interrupt
                                           TINT0

INT_15     MUXH[30:26]  00010           TINT1       Timer 1 interrupt

--         --           01100           XINT0       McBSP0 transmit interrupt

--         --           01101           RINT0       McBSP0 receive interrupt

--         --           01110           XINT1       McBSP1 transmit interrupt

--         --           01111           RINT1       McBSP1 receive interrupt

--         --           10000 -- 11111  Reserved    Reserved. Do not use.

Interrupts INT_00 through INT_03 are non-maskable and fixed.
Interrupts INT_04 through INT_15 are programmable by modifying the binary selector values in the Interrupt Selector Control registers fields.

  Table 13 shows the default interrupt sources for Interrupts INT_04 through INT_15. For more detailed information on interrupt sources and
  selection, see TMS320C6000 DSP Interrupt Selector Reference Guide (literature number SPRU646).

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signal groups description

            CLKIN   Clock/PLL                                          RESET
       CLKOUT2                                                         NMI
       CLKOUT1                                     Reset and           EXT_INT7
    CLKMODE0                                       Interrupts          EXT_INT6
    CLKMODE1                                                           EXT_INT5
    CLKMODE2                                     DMA Status            EXT_INT4
                                                 Power-Down            IACK
              PLLV                                                     INUM3
             PLLG                                    Status            INUM2
              PLLF                                                     INUM1
                                                Control/Status         INUM0
      TMS           IEEE Standard
      TDO                1149.1                                        DMAC3
       TDI               (JTAG)                                        DMAC2
      TCK                                                              DMAC1
    TRST               Emulation                                       DMAC0
    EMU1
    EMU0                                                               PD

    RSV11           Reserved
    RSV10

     RSV9
     RSV8
     RSV7
     RSV6
     RSV5

     RSV4
     RSV3
     RSV2
     RSV1
     RSV0

                    Figure 2. CPU (DSP Core) Signals

18                   POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                                              FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                         SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

signal groups description (continued)

                         32  Data                     Asynchronous              ARE
ED[31:0]                                                  Memory                AOE
                                                           Control              AWE
      CE3                                                                       ARDY
      CE2                     Memory Map              Synchronous
      CE1                    Space Select                Memory                 SDA10
      CE0                                                 Control               SDRAS/SSOE
                             Word Address                                       SDCAS/SSADS
                         20                                                     SDWE/SSWE
EA[21:2]                     Byte Enables                   HOLD/
                                                            HOLDA               HOLD
      BE3                                                                       HOLDA
      BE2                                                     EMIF
      BE1                                     (External Memory Interface)
      BE0

TOUT1                        Timer 1                  Timer 0                   TOUT0
TINP1                                                                          TINP0
                                              Timers
CLKX1                                                                           CLKX0
  FSX1                       McBSP1                    McBSP0                   FSX0
    DX1                       Transmit                Transmit                  DX0
                                                                                CLKR0
CLKR1                        Receive                  Receive                   FSR0
  FSR1                                                                          DR0
    DR1                                Clock          Clock
                                                                                CLKS0
CLKS1

                                                McBSPs
                             (Multichannel Buffered Serial Ports)

                             Figure 3. Peripheral Signals

                              POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443               19
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signal groups description (continued)

                               32       Data       Clocks                             XCLKIN
      XD[31:0]                                                                        XFCLK
                                   Byte-Enable    I/O Port
    XBE3/XA5                         Control/     Control                             XOE
    XBE2/XA4                         Address                                          XRE
    XBE1/XA3                          Control       Host                              XWE/XWAIT
    XBE0/XA2                                      Interface                           XCE3
                                    Arbitration   Control                             XCE2
          XRDY                                                                        XCE1
                                                                                      XCE0
        XHOLD
     XHOLDA                                                                           XCS
                                                                                      XAS
                                   Expansion Bus                                      XCNTL
                                                                                      XW/R
                                                                                      XBLAST
                                                                                      XBOFF

                                   Figure 3. Peripheral Signals (Continued)

20                                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                        TMS320C6204
                                                    FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                            SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                          Signal Descriptions

SIGNAL        PIN NO.
NAME          GLW TYPE                                     DESCRIPTION
          GHK

                                        CLOCK/PLL

CLKIN     J3   B10     I  Clock Input

CLKOUT1   T18  Y18     O Clock output at full device speed

CLKOUT2   T19 AB19              Clock output at half of device speed
                       O

                                - Used for synchronous memory interface

CLKMODE0  L3   B12             Clock mode selects
                       I

                               - Selects what multiply factors of the input clock frequency the CPU frequency

CLKMODE1  --   A9      I  equals.

                          For more details on CLKMODE pins and the PLL multiply factors, see the Clock PLL

                          section of this data sheet.

CLKMODE2  --   A14     I  Note: For the C6204 GLW package, the CLKMODE2 (A14) and CLKMODE1 (A9) pins are

                          internally unconnected.

PLLV     K5   C11     A PLL analog VCC connection for the low-pass filter
PLLG
          L2   C12     A PLL analog GND connection for the low-pass filter

PLLF     L1   A11     A PLL low-pass filter connection to external components and a bypass capacitor

                                        JTAG EMULATION

TMS       E17  Y5      I  JTAG test-port mode select (features an internal pullup)

TDO       D19  AA4     O/Z JTAG test-port data out

TDI       D18  Y4      I  JTAG test-port data in (features an internal pullup)

TCK       D17  AB2     I  JTAG test-port clock

TRST      C19  AA3     I  JTAG test-port reset (features an internal pulldown)
EMU1
EMU0      E18  AA5 I/O/Z Emulation pin 1, pullup with a dedicated 20-k resistor#

          F15  AB4 I/O/Z Emulation pin 0, pullup with a dedicated 20-k resistor#

                          RESET AND INTERRUPTS

RESET     E8   J3      I  Device reset

NMI       A8   K2      I  Nonmaskable interrupt

                          - Edge-driven (rising edge)

EXT_INT7  B15  U2         External interrupts
EXT_INT6
EXT_INT5  C15  U3      I  - Edge-driven
EXT_INT4
          A16  W1         - Polarity independently selected via the external interrupt polarity register bits

          B16  V2         (EXTPOL.[3:0])

IACK      A15  V1      O Interrupt acknowledge for all active interrupts serviced by the CPU

INUM3     F12  R3
INUM2
INUM1     A14  T1               Active interrupt identification number
INUM0
          B14  T2      O - Valid during IACK for all active interrupts (not just external)
                                - Encoding order follows the interrupt-service fetch-packet ordering
          C14  T3

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground
PLLV, PLLG, and PLLF are not part of external voltage supply or ground. See the clock PLL section for information on how to connect these pins.
A = Analog Signal (PLL Filter)
# For emulation and normal operation, pull up EMU1 and EMU0 with a dedicated 20-k resistor. For boundary scan, pull down EMU1 and EMU0

  with a dedicated 20-k resistor.

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FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                             Signal Descriptions (Continued)

    SIGNAL  PIN NO.
     NAME        GLW TYPE                                                 DESCRIPTION
            GHK

                                                      POWER-DOWN STATUS

PD          B18  Y2   O Power-down modes 2 or 3 (active if high)

                                                      EXPANSION BUS

XCLKIN      H5   C8   I      Expansion bus synchronous host interface clock input

XFCLK       G2   A8   O Expansion bus FIFO interface clock output

XD31        M1   C13

XD30        M2   A13

XD29        M3   C14

XD28        N1   B14

XD27        N2   B15

XD26        N3   C15

XD25        P1   A15

XD24        P2   B16

XD23        N5   C16

XD22        R1   A17

XD21        R2   B17         Expansion bus data

XD20        P5   C17         - Used for transfer of data, address, and control
XD19
XD18        T1   B18         - Also controls initialization of DSP modes and expansion bus at reset via pullup/
XD17                               pulldown resistors
            T2   A19               (Note: Reserved boot configuration fields should be pulled down.)

            U1   C18

XD16        T3   B19  I/O/Z                     XD[30:16] -- XCE[3:0] memory type
XD15
XD14        U2   C19                            XD13  -- XBLAST polarity
XD13
XD12        V1   B20                            XD12  -- XW/R polarity
XD11
XD10                                            XD11  -- Asynchronous or synchronous host operation
XD9
            V2   A21                            XD10  -- Arbitration mode (internal or external)

            W2   C21                            XD9   -- FIFO mode

            U4   D20                            XD8   -- Little endian/big endian

                                                XD[4:0] -- Boot mode

            W3   B22                            Others -- Reserved

            V4   D21

XD8         W4   E20

XD7         U5   E21

XD6         V5   D22

XD5         W5   F20

XD4         U6   F21

XD3         V6   E22

XD2         V3   G20

XD1         W6   G21

XD0         U7   G22

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

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                          Signal Descriptions (Continued)

SIGNAL     PIN NO.
NAME           GLW TYPE                                       DESCRIPTION
           GHK

                          EXPANSION BUS (CONTINUED)

XCE3       B4   D2
XCE2
XCE1       A3   B1        Expansion bus I/O port memory space enables
XCE0
           C4   D3   O/Z - Enabled by bits 28, 29, and 30 of the word address

           B3   C2        - Only one asserted during any I/O port data access

XBE3/XA5   E3   C5
XBE2/XA4
XBE1/XA3   E2   A4        Expansion bus multiplexed byte-enable control/address signals
XBE0/XA2
           E1   B5   I/O/Z - Act as byte-enable for host port operation

           F3   C6        - Act as address for I/O port operation

XOE        F5   A6   O/Z Expansion bus I/O port output-enable

XRE        F1   C7   O/Z Expansion bus I/O port read-enable

XWE/XWAIT  G3   B7   O/Z Expansion bus I/O port write-enable and host-port wait signals

XCS        H1   C9   I    Expansion bus host-port chip-select input

XAS        F2   B6   I/O/Z Expansion bus host-port address strobe

XCNTL      H2   B9   I    Expansion bus host control. XCNTL selects between expansion bus address or data register.

XW/R       H3   B8   I/O/Z Expansion bus host-port write/read enable. XW/R polarity is selected at reset.

XRDY       D2   C4   I/O/Z Expansion bus host-port ready (active low) and I/O port ready (active high)

XBLAST     D1   B4   I/O/Z Expansion bus host-port burst last-polarity selected at reset

XBOFF      J1   A10  I    Expansion bus back off

XHOLD      C2   A2   I/O/Z Expansion bus hold request

XHOLDA     C1   B3   I/O/Z Expansion bus hold acknowledge

                     EMIF -- CONTROL SIGNALS COMMON TO ALL TYPES OF MEMORY

CE3        V18  Y21

CE2        U17 W20        Memory space enables

CE1        W18 AA22  O/Z - Enabled by bits 24 and 25 of the word address

CE0        V17  W21       - Only one asserted during any external data access

BE3        U16  V20       Byte-enable control

BE2        W17  V21  O/Z - Decoded from the two lowest bits of the internal address

BE1        V16  W22       - Byte-write enables for most types of memory

BE0        W16 U20        - Can be directly connected to SDRAM read and write mask signal (SDQM)

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                23
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                           Signal Descriptions (Continued)

    SIGNAL  PIN NO.
     NAME        GLW TYPE                                        DESCRIPTION
            GHK

                                                EMIF -- ADDRESS

EA21        V7   H20

EA20        W7   H21

EA19        U8   H22

EA18        V8   J20

EA17        W8   J21

EA16        W9   K21

EA15        V9   K20

EA14        U9   K22

EA13        W10  L21

EA12        V10  L20  O/Z External address (word address)
EA11
            U10  L22

EA10        W11 M20

EA9         V11  M21

EA8         U11  N22

EA7         R11  N20

EA6         W12 N21

EA5         U12  P21

EA4         R12  P20

EA3         W13 R22

EA2         V13  R21

                                                EMIF -- DATA

ED31        F14  Y6

ED30        E19  AA6

ED29        F17  AB6

ED28        G15  Y7

ED27        F18  AA7

ED26        F19  AB8

ED25        G17  Y8

ED24        G18  AA8

ED23        G19  AA9  I/O/Z External data
ED22
            H17  Y9

ED21        H18 AB10

ED20        H19  Y10

ED19        J18 AA10

ED18        J19 AA11

ED17        K15  Y11

ED16        K17 AB12

ED15        K18  Y12

ED14        K19 AA12

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

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                            Signal Descriptions (Continued)

     SIGNAL  PIN NO.
      NAME        GLW TYPE                                    DESCRIPTION
             GHK

                            EMIF -- DATA (CONTINUED)

ED13         L17 AA13

ED12         L18  Y13

ED11         L19 AB13

ED10         M19  Y14

ED9          M18 AA14

ED8          M17 AA15

ED7          N19  Y15  I/O/Z External data

ED6          P19 AB15

ED5          N15 AA16

ED4          P18  Y16

ED3          P17 AB17

ED2          R19 AA17

ED1          R18  Y17

ED0          R17 AA18

                          EMIF -- ASYNCHRONOUS MEMORY CONTROL

ARE          U14  T21  O/Z Asynchronous memory read-enable

AOE          W14  R20  O/Z Asynchronous memory output-enable

AWE          V14  T22  O/Z Asynchronous memory write-enable

ARDY         W15  T20  I    Asynchronous memory ready input

             EMIF -- SYNCHRONOUS DRAM (SDRAM)/SYNCHRONOUS BURST SRAM (SBSRAM) CONTROL

SDA10        U19 AA19 O/Z SDRAM address 10 (separate for deactivate command)

SDCAS/SSADS  V19 AB21 O/Z SDRAM column-address strobe/SBSRAM address strobe

SDRAS/SSOE   U18  Y19  O/Z SDRAM row-address strobe/SBSRAM output-enable

SDWE/SSWE    T17 AA20 O/Z SDRAM write-enable/SBSRAM write-enable

                            EMIF -- BUS ARBITRATION

HOLD         P14  V22  I    Hold request from the host

HOLDA        V15  U21  O Hold-request-acknowledge to the host

                                            TIMER 0

TOUT0        E5   D1   O Timer 0 or general-purpose output

TINP0        C5   E2   I    Timer 0 or general-purpose input

                                            TIMER 1

TOUT1        A5   F2   O Timer 1 or general-purpose output

TINP1        B5   F3   I    Timer 1 or general-purpose input

                            DMA ACTION COMPLETE STATUS

DMAC3        A17  V3

DMAC2        B17  W2   O DMA action complete
DMAC1
             C16  AA1

DMAC0        A18  W3

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443            25
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                            Signal Descriptions (Continued)

    SIGNAL      PIN NO.
     NAME        GLW TYPE                                          DESCRIPTION
            GHK

                         MULTICHANNEL BUFFERED SERIAL PORT 0 (McBSP0)

CLKS0       A12  K3      I  External clock source (as opposed to internal)

CLKR0       B9   L2      I/O/Z Receive clock

CLKX0       C9   K1      I/O/Z Transmit clock

DR0         A10  M2      I  Receive data

DX0         B10  M3      O/Z Transmit data

FSR0        E10  M1      I/O/Z Receive frame sync

FSX0        A9   L3      I/O/Z Transmit frame sync

                         MULTICHANNEL BUFFERED SERIAL PORT 1 (McBSP1)

CLKS1       C6   E1      I  External clock source (as opposed to internal)

CLKR1       B6   G2      I/O/Z Receive clock

CLKX1       E6   G3      I/O/Z Transmit clock

DR1         A7   H1      I  Receive data

DX1         B7   H2      O/Z Transmit data

FSR1        C7   H3      I/O/Z Receive frame sync

FSX1        A6   G1      I/O/Z Transmit frame sync

                                                RESERVED FOR TEST

RSV0        C8   J2      I  Reserved for testing, pullup with a dedicated 20-k resistor
RSV1
RSV2        A4   E3      I  Reserved for testing, pullup with a dedicated 20-k resistor

            K3   B11     I  Reserved for testing, pullup with a dedicated 20-k resistor

RSV3        L5   B13     O Reserved (leave unconnected, do not connect to power or ground)

RSV4        B19  C10     O Reserved (leave unconnected, do not connect to power or ground)

RSV5        C17  N1      I  Reserved (leave unconnected)

RSV6        D3   N2      I/O Reserved (leave unconnected)

RSV7        K2   N3      I/O Reserved (leave unconnected)

RSV8        J17  R2      I  Reserved (leave unconnected)

RSV9        N18  R1      O Reserved (leave unconnected)

RSV10       C11  P3      I/O Reserved (leave unconnected)

RSV11       --   P2      I/O Reserved (leave unconnected) [For C6204 GLW packages only]

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

26                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                       TMS320C6204
                                   FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                   SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                     Signal Descriptions (Continued)

SIGNAL      PIN NO.
NAME         GLW TYPE DESCRIPTION
        GHK

                     SUPPLY VOLTAGE PINS

        A2   A3

        B1   A7

        B2   A16

        C3   A20

        E7   D4

        E9   D6

        E11  D7

        E13  D9

        F6   D10

        G1   D13

        H14  D14

        J6   D16

        K14  D17

        L6   D19

        L15  F1

        M14  F4

        P3   F19

        P15  F22

        R3   G4

DVDD    R6   G19     S 3.3-V supply voltage (I/O)

        R7   J4

        R8   J19

        R9   K4

        R10  K19

        R13  L1

        R14  M22

        U3   N4

        U15  N19

        --   P4

        --   P19

        --   T4

        --   T19

        --   U1

        --   U4

        --   U19

        --   U22

        --   W4

        --   W6

        --   W7

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443  27
TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                           Signal Descriptions (Continued)

    SIGNAL      PIN NO.
     NAME        GLW TYPE                               DESCRIPTION
            GHK

                           SUPPLY VOLTAGE PINS (CONTINUED)

            --   W9

            --   W10

            --   W13

            --   W14

            --   W16

DVDD        --   W17     S 3.3-V supply voltage (I/O)

            --   W19

            --   AB5

            --   AB9

            --   AB14

            --   AB18

            B12  E7

            E14  E8

            F9   E10

            F10  E11

            G5   E12

            H15  E13

            J2   E15

            J5   E16

            J15  G5

            M5   G18

            M15  H5

            N17  H18

            P6   K5

CVDD        P9   K18     S 1.5-V supply voltage (core)

            P12  L5

            U13  L18

            --   M5

            --   M18

            --   N5

            --   N18

            --   R5

            --   R18

            --   T5

            --   T18

            --   V7

            --   V8

            --   V10

            --   V11

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

28                         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                          TMS320C6204
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                       Signal Descriptions (Continued)

SIGNAL      PIN NO.
NAME        GLW TYPE                               DESCRIPTION
        GHK

                       SUPPLY VOLTAGE PINS (CONTINUED)

        --   V12

CVDD    --   V13     S 1.5-V supply voltage (core)

        --   V15

        --   V16

                                      GROUND PINS

        A11  A1

        A13  A5

        B8   A12

        B11  A18

        B13  A22

        C10  B2

        C12  B21

        C13  C1

        C18  C3

        E12  C20

        G7   C22

        G8   D5

        G9   D8

        G10  D11

        G11  D12

        G12  D15

VSS     G13  D18     GND Ground pins

        H7   E4

        H8   E5

        H9   E6

        H10  E9

        H11  E14

        H12  E17

        H13  E18

        J7   E19

        J8   F5

        J9   F18

        J10  H4

        J11  H19

        J12  J1

        J13  J5

        K1   J18

        K7   J22

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

                        POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443  29
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                           Signal Descriptions (Continued)

    SIGNAL      PIN NO.
     NAME        GLW TYPE                                                DESCRIPTION
            GHK

                                                GROUND PINS (CONTINUED)

            K8   L4

            K9   L19

            K10  M4

            K11  M19

            K12  P1

            K13  P5

            L7   P18

            L8   P22

            L9   R4

            L10  R19

            L11  U5

            L12  U18

            L13  V4

            M7   V5

            M8   V6

            M9   V9

            M10  V14

            M11  V17

            M12  V18

VSS         M13  V19     GND Ground pins

            N7   W5

            N8   W8

            N9   W11

            N10 W12

            N11  W15

            N12 W18

            N13  Y1

            V12  Y3

            --   Y20

            --   Y22

            --   AA2

            --   AA21

            --   AB1

            --   AB3

            --   AB7

            --   AB11

            --   AB16

            --   AB20

            --   AB22

The C6204 GLW BGA package is a subset of the GLS package (C6202/02B/03), with the inner row of core supply voltage (CVDD) and ground
  (VSS) pins removed (see the GLW BGA package bottom view).

I = Input, O = Output, Z = High Impedance, S = Supply Voltage, GND = Ground

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development support

       TI offers an extensive line of development tools for the TMS320C6000TM DSP platform, including tools to
       evaluate the performance of the processors, generate code, develop algorithm implementations, and fully
       integrate and debug software and hardware modules.

       The following products support development of C6000TM DSP-based applications:

       Software Development Tools:
       Code Composer StudioTM Integrated Development Environment (IDE) including Editor
       C/C++/Assembly Code Generation, and Debug plus additional development tools
       Scalable, Real-Time Foundation Software (DSP BIOS), which provides the basic run-time target software
       needed to support any DSP application.

       Hardware Development Tools:
       Extended Development System (XDSTM) Emulator (supports C6000TM DSP multiprocessor system debug)
       EVM (Evaluation Module)

       The TMS320 DSP Development Support Reference Guide (SPRU011) contains information about
       development-support products for all TMS320TM DSP family member devices, including documentation. See
       this document for further information on TMS320TM DSP documentation or any TMS320TM DSP support products
       from Texas Instruments. An additional document, the TMS320 Third-Party Support Reference Guide
       (SPRU052), contains information about TMS320TM DSP-related products from other companies in the industry.
       To receive TMS320TM DSP literature, contact the Literature Response Center at 800/477-8924.

       For a complete listing of development-support tools for the TMS320C6000 DSP platform, visit the Texas
       Instruments web site on the Worldwide Web at http://www.ti.com uniform resource locator (URL) and select
       "Find Development Tools". For device-specific tools, under "Semiconductor Products" select "Digital Signal
       Processors", choose a product family, and select the particular DSP device. For information on pricing and
       availability, contact the nearest TI field sales office or authorized distributor.

Code Composer Studio, XDS, and TMS320 are trademarks of Texas Instruments.

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FIXED-POINT DIGITAL SIGNAL PROCESSOR

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device and development-support tool nomenclature

       To designate the stages in the product development cycle, TI assigns prefixes to the part numbers of all
       TMS320TM DSP devices and support tools. Each TMS320TM DSP commercial family member has one of three
       prefixes: TMX, TMP, or TMS. Texas Instruments recommends two of three possible prefix designators for
       support tools: TMDX and TMDS. These prefixes represent evolutionary stages of product development from
       engineering prototypes (TMX/TMDX) through fully qualified production devices/tools (TMS/TMDS).

       Device development evolutionary flow:

    TMX   Experimental device that is not necessarily representative of the final device's electrical
          specifications

    TMP   Final silicon die that conforms to the device's electrical specifications but has not completed
          quality and reliability verification

    TMS   Fully qualified production device

    Support tool development evolutionary flow:

    TMDX  Development-support product that has not yet completed Texas Instruments internal qualification
          testing.

    TMDS  Fully qualified development-support product

    TMX and TMP devices and TMDX development-support tools are shipped against the following disclaimer:

    "Developmental product is intended for internal evaluation purposes."

    TMS devices and TMDS development-support tools have been characterized fully, and the quality and reliability
    of the device have been demonstrated fully. TI's standard warranty applies.

    Predictions show that prototype devices (TMX or TMP) have a greater failure rate than the standard production
    devices. Texas Instruments recommends that these devices not be used in any production system because their
    expected end-use failure rate still is undefined. Only qualified production devices are to be used.

    TI device nomenclature also includes a suffix with the device family name. This suffix indicates the package type
    (for example, GLW), the temperature range (for example, blank is the default commercial temperature range),
    and the device speed range in megahertz (for example, -200 is 200 MHz).

    Table 14 lists the device orderable part numbers (P/Ns) and Figure 4 provides a legend for reading the complete
    device name for any TMS320C6000TM DSP family member. For more information on the C6204 device
    orderable P/Ns, visit the Texas Instruments web site on the Worldwide web at http://www.ti.com URL, or contact

    the nearest TI field sales office or authorized distributor.

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                                         FIXED-POINT DIGITAL SIGNAL PROCESSOR

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device and development-support tool nomenclature (continued)

Table 14. TMS320C6204 Device Part Numbers (P/Ns) and Ordering Information

DEVICE ORDERABLE P/N    DEVICE SPEED     CVDD                                       DVDD   OPERATING CASE
                                                                                             TEMPERATURE
     TMS320C6204GHK   200 MHz/1600 MIPS  (CORE VOLTAGE) (I/O VOLTAGE)                              RANGE
     TMS320C6204GLW   200 MHz/1600 MIPS
                                         1.5 V                                      3.3 V       0_C to 90_C
                                         1.5 V                                      3.3 V
                                                                                                0_C to 90_C

                      TMS 320    C 6204 GLW ( ) 200

PREFIX                                                        DEVICE SPEED RANGE

TMX =  Experimental device                                    100 MHz                      200 MHz  400 MHz
TMP =  Prototype device                                       120 MHz                      233 MHz  500 MHz
TMS =  Qualified device                                       150 MHz                      250 MHz  600 MHz
SMX =  Experimental device, MIL                               167 MHz                      300 MHz
SMJ =  MIL-PRF-38535, QML
SM =   High Rel (non-38535)                     TEMPERATURE RANGE (DEFAULT: 0C TO 90C)
                                                 Blank = 0C to 90C, commercial temperature
DEVICE FAMILY                                    A = --40C to 105C, extended temperature
320 = TMS320t DSP family

       TECHNOLOGY                               PACKAGE TYPE
       C = CMOS
                                                 GFN = 256-pin plastic BGA
                                                 GGP = 352-pin plastic BGA
                                                 GJC = 352-pin plastic BGA
                                                 GJL = 352-pin plastic BGA
                                                 GLS = 384-pin plastic BGA
                                                 GLW = 340-pin plastic BGA
                                                 GNY = 384-pin plastic BGA
                                                 GNZ = 352-pin plastic BGA
                                                 GLZ = 532-pin plastic BGA
                                                 GHK = 288-pin plastic MicroStar BGAt

                                         DEVICE                                     6204   6415     6712
                                                                                    6205   6416     6713
                                          C6000 DSP:                                6211   6701
                                                   6201                             6211B  6711
                                                   6202                             6414   6711B
                                                   6202B
                                                   6203B
                                                   6203C

    BGA = Ball Grid Array
     QFP = Quad Flatpack

Figure 4. TMS320C6000TM DSP Platform Device Nomenclature (Including the TMS320C6204)

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TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

documentation support

       Extensive documentation supports all TMS320TM DSP family devices from product announcement through
       applications development. The types of documentation available include: data sheets, such as this document,
       with design specifications; complete user's reference guides for all devices and tools; technical briefs;
       development-support tools; on-line help; and hardware and software applications. The following is a brief,
       descriptive list of support documentation specific to the C6000TM DSP devices:

       The TMS320C6000 CPU and Instruction Set Reference Guide (literature number SPRU189) describes the
       C6000TM DSP core (CPU) architecture, instruction set, pipeline, and associated interrupts.

       The TMS320C6000 DSP Peripherals Overview Reference Guide (literature number SPRU190) briefly
       describes the functionality of the peripherals available on the C6000TM DSP platform of devices, such as the
       64-/32-/16-bit external memory interfaces (EMIFs), 32-/16-bit host-port interfaces (HPIs), multichannel buffered
       serial ports (McBSPs), direct memory access (DMA), enhanced direct-memory-access (EDMA) controller,
       expansion bus (XB), peripheral component interconnect (PCI), clocking and phase-locked loop (PLL); and
       power-down modes.

       The TMS320C6000 Technical Brief (literature number SPRU197) gives an introduction to the C62xTM/C67xTM
       devices, associated development tools, and third-party support.

       The tools support documentation is electronically available within the Code Composer StudioTM IDE. For a
       complete listing of the latest C6000TM DSP documentation, visit the Texas Instruments web site on the
       Worldwide Web at http://www.ti.com uniform resource locator (URL).

       The How to Begin Development and Migrate Across the TMS320C6202/6202B/6203/6204 DSPs application
       report (literature number SPRA603) describes the migration concerns and identifies the similarities and
       differences between the C6202, C6202B, C6203, and C6204 C6000TM DSP devices.

C67x is a trademark of Texas Instruments.

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clock PLL

       Most of the internal C6204 clocks are generated from a single source through the CLKIN pin. This source clock
       either drives the PLL, which multiplies the source clock in frequency to generate the internal CPU clock, or
       bypasses the PLL to become the internal CPU clock.

To use the PLL to generate the CPU clock, the external PLL filter circuit must be properly designed. Figure 5,
Table 15, and Table 16 show the external PLL circuitry for either x1 (PLL bypass) or x4 PLL multiply modes.
Figure 6 shows the external PLL circuitry for a system with ONLY x1 (PLL bypass) mode.

To minimize the clock jitter, a single clean power supply should power both the C6204 device and the external
clock oscillator circuit. Noise coupling into PLLF directly impacts PLL clock jitter. The minimum CLKIN rise and
fall times should also be observed. For the input clock timing requirements, see the input and output clocks
electricals section.

            3.3V

                                                                       PLLV

EMI Filter                                                                                                 PLL             Internal to C6204
                                                                             PLLF
                                                                                                   PLLGC3C4CLKMODE0PLLMULTPLLCLK
10 mF  0.1 mF  CLKMODE1
               CLKMODE2
                                        CLKIN                                                                   1
                        CLKIN                 LOOP FILTER                                                                           CPU

                                                                                                                0          CLOCK

    (For the PLL Options                             C2
and CLKMODE pins setup,
see Table 15 and Table 16)

                                        C1                                                             R1

        CLKMODE1 and CLKMODE2 pins are not applicable to the GHK package.

NOTES: A. Keep the lead length and the number of vias between pin PLLF, pin PLLG, R1, C1, and C2 to a minimum. In addition, place all PLL

               components (R1, C1, C2, C3, C4, and EMI Filter) as close to the C6000TM DSP device as possible. Best performance is achieved

                  with the PLL components on a single side of the board without jumpers, switches, or components other than the ones shown.

             B. For reduced PLL jitter, maximize the spacing between switching signals and the PLL external components (R1, C1, C2, C3, C4,

                  and the EMI Filter).

             C. The 3.3-V supply for the EMI filter must be from the same 3.3-V power plane supplying the I/O voltage, DVDD.
             D. EMI filter manufacturer: TDK part number ACF451832-333, 223, 153, 103. Panasonic part number EXCCET103U.

Figure 5. External PLL Circuitry for Either PLL Multiply Modes or x1 (Bypass) Mode

                            3.3V

                 PLLV                                                                                  Internal to C6204
       CLKMODE0
       CLKMODE1                PLLMULT  PLL
       CLKMODE2
                                                 PLLCLK                                                1
            CLKIN              CLKIN                                                                                  CPU

                                     LOOP FILTER

                                                                                                       0        CLOCK

                               PLLF
                                               PLLG

                                                                           CLKMODE1 and CLKMODE2 pins are not applicable to the GHK package.

NOTES: A. For a system with ONLY PLL x1 (bypass) mode, short the PLLF to PLLG.
             B. The 3.3-V supply for PLLV must be from the same 3.3-V power plane supplying the I/O voltage, DVDD.

                              Figure 6. External PLL Circuitry for x1 (Bypass) PLL Mode Only

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clock PLL (continued)

                   Table 15. GHK/GLW Packages PLL Multiply and Bypass (x1) Options

                                          GHK PACKAGE -- 16 X 16 MM MICROSTAR BGATM
                                                    GLW PACKAGE -- 18 X 18 MM BGA

    BIT (PIN NO.)            CLKMODE2 (A14)       CLKMODE1 (A9)                CLKMODE0 (L3) [GHK]           PLL MULTIPLY
                                [GLW ONLY]          [GLW ONLY]                CLKMODE0 (B12) [GLW]              FACTOR

           Value             X (Don't Cares)                X                                0                Bypass (x1)

                                       X                    X                                1                x4

For the GLW package only, the CLKMODE2 (A14) and CLKMODE1 (A9) pins are internally unconnected. These pins are not applicable to the

  GHK package.
f(CPU Clock) = f(CLKIN) x (PLL mode)

                                          Table 16. PLL Component Selection Table

    CLKMODE        CLKIN      CPU CLOCK           CLKOUT2      R1 [1%]       C1 [10%]          C2 [10%]     TYPICAL
                   RANGE     FREQUENCY             RANGE           ()             (nF)               (pF)     LOCK TIME
                    (MHz)     (CLKOUT1)              (MHz)
                             RANGE (MHz)                                                                           (s)

    x4             32.5--50         130--200      65--100               60.4                 27     560           75

Under some operating conditions, the maximum PLL lock time may vary by as much as 150% from the specified typical value. For example, if
  the typical lock time is specified as 100 s, the maximum value may be as long as 250 s.

power-down mode logic
       Figure 7 shows the power-down mode logic on the C6204.

                                       CLKOUT1

                                                  Internal Clock Tree                            TMS320C6204

                                                  PD1

                                    PD2

     PD                      Clock        Power-                   IFR          Internal           Internal
    (pin)                     PLL         Down                     IER        Peripheral         Peripheral
                                           Logic       PWRD CSR

                                                          CPU

                                    PD3

                   CLKIN                   RESET

                                          Figure 7. Power-Down Mode Logic

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triggering, wake-up, and effects

       The power-down modes and their wake-up methods are programmed by setting the PWRD field (bits 15--10)
       of the control status register (CSR). The PWRD field of the CSR is shown in Figure 8 and described in Table 17.
       When writing to the CSR, all bits of the PWRD field should be set at the same time. Logic 0 should be used when
       "writing" to the reserved bit (bit 15) of the PWRD field. The CSR is discussed in detail in the TMS320C6000 CPU
       and Instruction Set Reference Guide (literature number SPRU189).

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15        14              13              12     11                          10     9  8

Reserved     Enable or        Enabled     PD3    PD2                         PD1
           Non-Enabled    Interrupt Wake
          Interrupt Wake

R/W-0     R/W-0           R/W-0           R/W-0  R/W-0                       R/W-0

7                                                                                      0

Legend: R/W--x = Read/write reset value
NOTE: The shadowed bits are not part of the power-down logic discussion and therefore are not covered here. For information on these other

           bit fields in the CSR register, see the TMS320C6000 CPU and Instruction Set Reference Guide (literature number SPRU189).

                                             Figure 8. PWRD Field of the CSR Register

       Power-down mode PD1 takes effect eight to nine clock cycles after the instruction that sets the PWRD bits in the
       CSR.

       If PD1 mode is terminated by a non-enabled interrupt, the program execution returns to the instruction where PD1
       took effect. If PD1 mode is terminated by an enabled interrupt, the interrupt service routine will be executed first,
       then the program execution returns to the instruction where PD1 took effect. The GIE bit in CSR and the NMIE
       bit in the interrupt enable register (IER) must also be set in order for the interrupt service routine to execute;
       otherwise, execution returns to the instruction where PD1 took effect upon PD1 mode termination by an enabled
       interrupt.

       PD2 and PD3 modes can only be aborted by device reset. Table 17 summarizes all the power-down modes.

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triggering, wake-up, and effects (continued)

                          Table 17. Characteristics of the Power-Down Modes

PRWD FIELD      POWER-DOWN     WAKE-UP METHOD                EFFECT ON CHIP'S OPERATION
(BITS 15--10)         MODE

    000000      No power-down  --                                                 --

    001001      PD1            Wake by an enabled interrupt  CPU halted (except for the interrupt logic)
    010001
                                                             Power-down mode blocks the internal clock inputs at the

                               Wake by an enabled or         boundary of the CPU, preventing most of the CPU's logic from
                               non-enabled interrupt
                PD1                                          switching. During PD1, DMA transactions can proceed between
                                                             peripherals and internal memory.

    011010      PD2            Wake by a device reset        Output clock from PLL is halted, stopping the internal clock
                                                             structure from switching and resulting in the entire chip being
                                                             halted. All register and internal RAM contents are preserved. All
                                                             functional I/O "freeze" in the last state when the PLL clock is
                                                             turned off.

    011100      PD3            Wake by a device reset        Input clock to the PLL stops generating clocks. All register and
                                                             internal RAM contents are preserved. All functional I/O "freeze" in
                                                             the last state when the PLL clock is turned off. Following reset, the
                                                             PLL needs time to re-lock, just as it does following power-up.
                                                             Wake-up from PD3 takes longer than wake-up from PD2 because
                                                             the PLL needs to be re-locked.

    All others  Reserved       --                                                 --

When entering PD2 and PD3, all functional I/O remains in the previous state. However, for peripherals which are asynchronous in nature or
  peripherals with an external clock source, output signals may transition in response to stimulus on the inputs. Under these conditions,
  peripherals will not operate according to specifications.

power-supply sequencing

       TI DSPs do not require specific power sequencing between the core supply and the I/O supply. However,
       systems should be designed to ensure that neither supply is powered up for extended periods of time if the other
       supply is below the proper operating voltage.

system-level design considerations

       System-level design considerations, such as bus contention, may require supply sequencing to be
       implemented. In this case, the core supply should be powered up at the same time as, or prior to (and powered
       down after), the I/O buffers. This is to ensure that the I/O buffers receive valid inputs from the core before the
       output buffers are powered up, thus, preventing bus contention with other chips on the board.

power-supply design considerations

       For systems using the C6000TM DSP platform of devices, the core supply may be required to provide in excess
       of 2 A per DSP until the I/O supply is powered up. This extra current condition is a result of uninitialized logic
       within the DSP(s) and is corrected once the CPU sees an internal clock pulse. With the PLL enabled, as the
       I/O supply is powered on, a clock pulse is produced stopping the extra current draw from the supply. With the
       PLL disabled, as many as five external clock cycle pulses may be required to stop this extra current draw. A
       normal current state returns once the I/O power supply is turned on and the CPU sees a clock pulse. Decreasing
       the amount of time between the core supply power up and the I/O supply power up can minimize the effects
       of this current draw.

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power-supply design considerations (continued)

       A dual-power supply with simultaneous sequencing, such as available with TPS563xx controllers or PT69xx
       plug-in power modules, can be used to eliminate the delay between core and I/O power up [see the Using the
       TPS56300 to Power DSPs application report (literature number SLVA088)]. A Schottky diode can also be used
       to tie the core rail to the I/O rail, effectively pulling up the I/O power supply to a level that can help initialize the
       logic within the DSP.

       Core and I/O supply voltage regulators should be located close to the DSP (or DSP array) to minimize
       inductance and resistance in the power delivery path. Additionally, when designing for high-performance
       applications utilizing the C6000TM platform of DSPs, the PC board should include separate power planes for
       core, I/O, and ground, all bypassed with high-quality low-ESL/ESR capacitors.

absolute maximum ratings over operating case temperature ranges (unless otherwise noted)

       Supply voltage range, CVDD (see Note 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -- 0.3 V to 2.3 V
       Supply voltage range, DVDD (see Note 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . --0.3 V to 4 V
       Input voltage range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . --0.3 V to 4 V

       Output voltage range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . --0.3 V to 4 V
       Operating case temperature ranges, TC:(default) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0_C to 90_C

                                                             (A version) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . --40_C to105_C
       Storage temperature range, Tstg . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . --65_C to 150_C
       Temperature cycle range, (1000-cycle performance): (GHK package) . . . . . . . . . . . . . . . . . . . --55_C to 125_C

                                                                               (GLW package) . . . . . . . . . . . . . . . . . . . . --40_C to125_C

Stresses beyond those listed under "absolute maximum ratings" may cause permanent damage to the device. These are stress ratings only, and
  functional operation of the device at these or any other conditions beyond those indicated under "recommended operating conditions" is not
  implied. Exposure to absolute-maximum-rated conditions for extended periods may affect device reliability.

NOTE 1: All voltage values are with respect to VSS.

recommended operating conditions

                                                                                     MIN NOM MAX UNIT

CVDD  Supply voltage, Core                                                           1.43 1.5 1.57 V
DVDD  Supply voltage, I/O
VSS   Supply ground                                                                  3.14 3.3 3.46 V
VIH   High-level input voltage
VIL   Low-level input voltage                                                        0     0  0V
IOH   High-level output current
IOL   Low-level output current                                                       2        V

TC    Operating case temperature                                                              0.8 V

                                                                                              --8 mA

                                                                                              8 mA

                                  (default)                                          0        90 _C
                                  (A version)
                                                                                     --40     105 _C

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TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

electrical characteristics over recommended ranges of supply voltage and operating case
temperature (unless otherwise noted)

       PARAMETER                                 TEST CONDITIONS                     MIN TYP MAX UNIT

VOH    High-level output voltage                 DVDD = MIN,       IOH = MAX         2.4       V

VOL    Low-level output voltage                  DVDD = MIN,       IOL = MAX                   0.6 V

II     Input current                             VI = VSS to DVDD                              10 uA

IOZ    Off-state output current                  VO = DVDD or 0 V                              10 uA

IDD2V  Supply current, CPU + CPU memory access  CVDD = NOM, CPU clock = 200 MHz          290  mA
IDD2V  Supply current, peripherals              CVDD = NOM, CPU clock = 200 MHz
IDD3V  Supply current, I/O pins                 DVDD = NOM, CPU clock = 200 MHz          240  mA

                                                                                          100  mA

Ci     Input capacitance                                                                       10 pF

Co     Output capacitance                                                                      10 pF

TMS and TDI are not included due to internal pullups. TRST is not included due to internal pulldown.
Measured with average activity (50% high / 50% low power). For more details on CPU, peripheral, and I/O activity, see the TMS320C6000 Power

  Consumption Summary application report (literature number SPRA486).

40                                 POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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PARAMETER MEASUREMENT INFORMATION

             Tester Pin  IOL                                 Output
            Electronics               50                     Under
                                                             Test
        Vcomm

                                        CT
                         IOH

Where:  IOL    = 2 mA
        IOH    = 2 mA
        Vcomm  = 1.5 V
        CT     = 15--30-pF typical load-circuit capacitance

Figure 9. Test Load Circuit for AC Timing Measurements

signal transition levels
       All input and output timing parameters are referenced to 1.5 V for both "0" and "1" logic levels.

                                                             Vref = 1.5 V

         Figure 10. Input and Output Voltage Reference Levels for ac Timing Measurements

All rise and fall transition timing parameters are referenced to VIL MAX and VIH MIN for input clocks, and
VOL MAX and VOH MIN for output clocks.

                                                                                                                                   Vref = VIH MIN (or VOH MIN)

                                                                                                                                   Vref = VIL MAX (or VOL MAX)

                     Figure 11. Rise and Fall Transition Time Voltage Reference Levels

         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                                 41
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                                               INPUT AND OUTPUT CLOCKS

timing requirements for CLKIN (see Figure 12)

                                                                                                               -200

NO.                                                                                                   PLL Mode x4  PLL Mode x1  UNIT
                                                                                                                     (BYPASS)
                                                                                                                                 ns
                                                                                                      MIN MAX MIN MAX            ns
                                                                                                                                 ns
    1 tc(CLKIN)   Cycle time, CLKIN                                                                   5*M            5           ns

    2 tw(CLKINH) Pulse duration, CLKIN high                                                           0.4C         0.45C

    3 tw(CLKINL) Pulse duration, CLKIN low                                                            0.4C         0.45C

    4 tt(CLKIN)   Transition time, CLKIN                                                                       5          0.6

The reference points for the rise and fall transitions are measured at VIL MAX and VIH MIN.
M = the PLL multiplier factor (x4). For more details, see the Clock PLL section of this data sheet.
C = CLKIN cycle time in ns. For example, when CLKIN frequency is 50 MHz, use C = 20 ns.

     CLKIN                                                 1
                                                                                     4

                                                  2
                                                                  3

                                                                                                            4

                                                  Figure 12. CLKIN Timings

timing requirements for XCLKIN (see Figure 13)

NO.                                                                                                                      -200   UNIT
                                                                                                                     MIN MAX
    1 tc(XCLKIN)  Cycle time, XCLKIN                                                                                             ns
                                                                                                                       4P        ns
    2 tw(XCLKINH) Pulse duration, XCLKIN high                                                                        1.8P        ns
                                                                                                                     1.8P
    3 tw(XCLKINL) Pulse duration, XCLKIN low

P = 1/CPU clock frequency in nanoseconds (ns).

    XCLKIN                                                                          1
                                                                          2

                                                                                           3

                                                  Figure 13. XCLKIN Timings

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                                                                                                 SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                INPUT AND OUTPUT CLOCKS (CONTINUED)

switching characteristics over recommended operating conditions for CLKOUT1
(see Figure 14)

                                                                                                   -200

NO.             PARAMETER                            CLKMODE = X4                                        CLKMODE = X1                       UNIT

                                                     MIN                                      MAX        MIN                           MAX   ns
                                                                                                                                             ns
1    tc(CKO1)   Cycle time, CLKOUT1                  P -- 0.7                                 P + 0.7     P -- 0.7                P + 0.7    ns
                                                                                                         PH -- 0.7               PH + 0.7    ns
2    tw(CKO1H)  Pulse duration, CLKOUT1 high         (P/2) -- 0.7 (P/2 ) + 0.7                           PL -- 0.7               PL + 0.7

3    tw(CKO1L)  Pulse duration, CLKOUT1 low          (P/2) -- 0.7 (P/2 ) + 0.7                                                      0.6

4    tt(CKO1)   Transition time, CLKOUT1                                                      0.6

The reference points for the rise and fall transitions are measured at VOL MAX and VOH MIN.
PH is the high period of CLKIN in ns and PL is the low period of CLKIN in ns.
P = 1/CPU clock frequency in ns.

                                                             1
                                                                                        4

                                                     2

CLKOUT1

                                                     3
                                                                                         4

                                          Figure 14. CLKOUT1 Timings

switching characteristics over recommended operating conditions for CLKOUT2 (see Figure 15)

NO.                                       PARAMETER                                                                              -200       UNIT

                                                                                                                            MIN        MAX   ns
                                                                                                                                             ns
2    tw(CKO2H)  Pulse duration, CLKOUT2 high                                                             P -- 0.7 P + 0.7                    ns

3    tw(CKO2L)  Pulse duration, CLKOUT2 low                                                              P -- 0.7 P + 0.7

4    tt(CKO2)   Transition time, CLKOUT2                                                                                               0.6

The reference points for the rise and fall transitions are measured at VOL MAX and VOH MIN.
P = 1/CPU clock frequency in ns.

CLKOUT2                                                                      1
                                                                                                       4

                                                                    2

                                                                                     3
                                                                                                                         4

                                          Figure 15. CLKOUT2 Timings

                                     POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                                            43
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                  INPUT AND OUTPUT CLOCKS (CONTINUED)

switching characteristics over recommended operating conditions for XFCLK (see Figure 16)

NO.                                  PARAMETER                                                                                 -200               UNIT

                                                                                        MIN                                          MAX           ns
                                                                                                                                                   ns
    1  tc(XFCK)   Cycle time, XFCLK                                                     D * P -- 0.7                                 D * P + 0.7   ns
                                                                                                                                                   ns
    2  tw(XFCKH)  Pulse duration, XFCLK high                                            (D/2) * P -- 0.7 (D/2) * P + 0.7

    3  tw(XFCKL)  Pulse duration, XFCLK low                                             (D/2) * P -- 0.7 (D/2) * P + 0.7

    4  tt(CKO2)   Transition time, XFCLK                                                                                             0.6

P = 1/CPU clock frequency in ns.
D = 8, 6, 4, or 2; FIFO clock divide ratio, user-programmable

    XFCLK                                                                        1
                                                                                                           4

                                                                       2

                                                                                        3
                                                                                                                            4

                                                Figure 16. XFCLK Timings

44                                    POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                                 TMS320C6204
                                                             FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                              SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                                       ASYNCHRONOUS MEMORY TIMING

timing requirements for asynchronous memory cycles (see Figure 17 -- Figure 20)

NO.                                                                                                    -200             UNIT

                                                                                               MIN                 MAX

3    tsu(EDV-AREH)    Setup time, EDx valid before ARE high                                    1.5                      ns
                      Hold time, EDx valid after ARE high
4    th(AREH-EDV)     Setup time, ARDY high before ARE low                                     3.5                      ns
                      Hold time, ARDY high after ARE low
6    tsu(ARDYH-AREL)                                                                      --[(RST -- 3) * P -- 6]       ns

7    th(AREL-ARDYH)                                                                       (RST -- 3) * P + 3            ns

9    tsu(ARDYL-AREL)  Setup time, ARDY low before ARE low                                 --[(RST -- 3) * P -- 6]       ns
                      Hold time, ARDY low after ARE low
10 th(AREL-ARDYL)                                                                         (RST -- 3) * P + 3            ns

11 tw(ARDYH)          Pulse width, ARDY high                                                   2P                       ns

15 tsu(ARDYH-AWEL)    Setup time, ARDY high before AWE low                                --[(WST -- 3) * P -- 6]       ns
16 th(AWEL-ARDYH)     Hold time, ARDY high after AWE low
                                                                                          (WST -- 3) * P + 3            ns

18 tsu(ARDYL-AWEL)    Setup time, ARDY low before AWE low                                 --[(WST -- 3) * P -- 6]       ns

19 th(AWEL-ARDYL)     Hold time, ARDY low after AWE low                                   (WST -- 3) * P + 3            ns

To ensure data setup time, simply program the strobe width wide enough. ARDY is internally synchronized. If ARDY does meet setup or hold

  time, it may be recognized in the current cycle or the next cycle. Thus, ARDY can be an asynchronous input.
RS = Read Setup, RST = Read Strobe, RH = Read Hold, WS = Write Setup, WST = Write Strobe, WH = Write Hold. These parameters are

  programmed via the EMIF CE space control registers.
P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
The sum of RS and RST (or WS and WST) must be a minimum of 4 in order to use ARDY input to extend strobe width.

switching characteristics over recommended operating conditions for asynchronous memory
cycles# (see Figure 17 -- Figure 20)

NO.                                    PARAMETER                                                       -200             UNIT

                                                                                          MIN          TYP         MAX

1    tosu(SELV-AREL)  Output setup time, select signals valid to ARE low                  RS * P -- 2                   ns

2    toh(AREH-SELIV)  Output hold time, ARE high to select signals invalid                RH * P -- 2                   ns

5    tw(AREL)         Pulse width, ARE low                                                             RST * P          ns

8    td(ARDYH-AREH)   Delay time, ARDY high to ARE high                                   3P                       4P + 5 ns
                      Output setup time, select signals valid to AWE low
12 tosu(SELV-AWEL)    Output hold time, AWE high to select signals invalid                WS * P -- 2                   ns
                      Pulse width, AWE low
13 toh(AWEH-SELIV)                                                                        WH * P -- 2                   ns

14 tw(AWEL)                                                                                            WST * P          ns

17 td(ARDYH-AWEH)     Delay time, ARDY high to AWE high                                   3P                       4P + 5 ns

RS = Read Setup, RST = Read Strobe, RH = Read Hold, WS = Write Setup, WST = Write Strobe, WH = Write Hold. These parameters are

  programmed via the EMIF CE space control registers.
P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
The sum of RS and RST (or WS and WST) must be a minimum of 4 in order to use ARDY input to extend strobe width.
# Select signals include: CEx, BE[3:0], EA[21:2], AOE; and for writes, include ED[31:0], with the exception that CEx can stay active for an additional

7P ns following the end of the cycle.

                                        POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                      45
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SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                                ASYNCHRONOUS MEMORY TIMING (CONTINUED)

                 Setup = 2 Strobe = 3 Hold = 2

    CLKOUT1        1                                 2
            CEx    1
                   1                                 2
       BE[3:0]                                       2
      EA[21:2]   1                        3
                                          4
      ED[31:0]           6
           AOE           7                          2
                                       5
           ARE

    AWE

    ARDY

    Figure 17. Asynchronous Memory Read Timing (ARDY Not Used)

    CLKOUT1      Setup = 2 Strobe = 3  Not Ready                                                                    Hold = 2
           CEx                    1              10
                                  1                                                                                                 2
       BE[3:0]                    1                                                                                                 2
     EA[21:2]                                                                                                                       2
     ED[31:0]                     1                                                                                 3
                                  9                                                                                      4
           AOE                                                                                                                      2
                                                                                                                     8
           ARE

     AWE
                                                                                                                11

    ARDY

                 Figure 18. Asynchronous Memory Read Timing (ARDY Used)

46                POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                                   FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                    SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

             ASYNCHRONOUS MEMORY TIMING (CONTINUED)

             Setup = 2 Strobe = 3 Hold = 2

CLKOUT1      12                                                            13
        CEx
             12                                                            13
   BE[3:0]
EA[21:2]    12                                                            13
  ED[31:0]
             12                                                            13

AOE          15
ARE                16

                                                                       14
AWE

ARDY

             Figure 19. Asynchronous Memory Write Timing (ARDY Not Used)

             Setup = 2 Strobe = 3                                          Not Ready  Hold = 2
                              12                                                                       13
CLKOUT1                       12                                                                       13
        CEx                   12                                                                       13
                              12                                                                       13
   BE[3:0]
EA[21:2]
ED[31:0]

  AOE                                                                           17
  ARE        18

AWE                                                     19
ARDY
                                                11

             Figure 20. Asynchronous Memory Write Timing (ARDY Used)

             POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                             47
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                                      SYNCHRONOUS-BURST MEMORY TIMING

timing requirements for synchronous-burst SRAM cycles (see Figure 21)

NO.                                                                                    -200  UNIT
                                                                                   MIN MAX
    7  tsu(EDV-CKO2H)    Setup time, read EDx valid before CLKOUT2 high             2.5       ns
                         Hold time, read EDx valid after CLKOUT2 high               1.5       ns
    8  th(CKO2H-EDV)

switching characteristics over recommended operating conditions for synchronous-burst SRAM
cycles (see Figure 21 and Figure 22)

NO.                      PARAMETER                                                      -200
                                                                                                           UNIT

                                                                                   MIN MAX

    1  tosu(CEV-CKO2H)   Output setup time, CEx valid before CLKOUT2 high          P -- 0.8  ns
                         Output hold time, CEx valid after CLKOUT2 high
    2  toh(CKO2H-CEV)    Output setup time, BEx valid before CLKOUT2 high          P -- 4    ns
                         Output hold time, BEx invalid after CLKOUT2 high
    3  tosu(BEV-CKO2H)   Output setup time, EAx valid before CLKOUT2 high          P -- 0.8  ns
                         Output hold time, EAx invalid after CLKOUT2 high
    4  toh(CKO2H-BEIV)   Output setup time, SDCAS/SSADS valid before CLKOUT2 high  P -- 4    ns
                         Output hold time, SDCAS/SSADS valid after CLKOUT2 high
    5  tosu(EAV-CKO2H)   Output setup time, SDRAS/SSOE valid before CLKOUT2 high   P -- 0.8  ns
                         Output hold time, SDRAS/SSOE valid after CLKOUT2 high
    6  toh(CKO2H-EAIV)   Output setup time, EDx valid before CLKOUT2 high         P -- 4    ns
                         Output hold time, EDx invalid after CLKOUT2 high
    9  tosu(ADSV-CKO2H)  Output setup time, SDWE/SSWE valid before CLKOUT2 high    P -- 0.8  ns

    10 toh(CKO2H-ADSV)                                                             P -- 4    ns

    11 tosu(OEV-CKO2H)                                                             P -- 0.8  ns

    12 toh(CKO2H-OEV)                                                              P -- 4    ns

    13 tosu(EDV-CKO2H)                                                             P -- 1    ns

    14 toh(CKO2H-EDIV)                                                             P -- 4    ns

    15 tosu(WEV-CKO2H)                                                             P -- 0.8  ns

    16 toh(CKO2H-WEV)    Output hold time, SDWE/SSWE valid after CLKOUT2 high      P -- 4    ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SSADS, SSOE, and SSWE, respectively, during SBSRAM accesses.
For the first write in a series of one or more consecutive adjacent writes, the write data is generated one CLKOUT2 cycle early to accommodate

the ED enable time.

48                        POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                            TMS320C6204
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                                                                                                                    SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                      SYNCHRONOUS-BURST MEMORY TIMING (CONTINUED)

        CLKOUT2       1                                                                  2
                 CEx
                      3                                                  4
            BE[3:0]
           EA[21:2]   BE1      BE2 BE3 BE4

           ED[31:0]   5                                                  6
SDCAS/SSADS
                      A1       A2  A3       A4
  SDRAS/SSOE
                                       78

                                       Q1 Q2                                Q3  Q4

                           9                                             10

                           11                                                        12

SDWE/SSWE

SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SSADS, SSOE, and SSWE, respectively, during SBSRAM accesses.

                                                    Figure 21. SBSRAM Read Timing

CLKOUT2

                           1                                                                2

CEx

                           3                                                         4

            BE[3:0]        BE1         BE2      BE3                             BE4
          EA[21:2]
                           5                                                         6
          ED[31:0]
SDCAS/SSADS                A1          A2       A3                              A4

                                            13                                       14

                           Q1          Q2       Q3                              Q4

                                   9                                                 10

SDRAS/SSOE                         15                                                16
SDWE/SSWE

SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SSADS, SSOE, and SSWE, respectively, during SBSRAM accesses.

                                                    Figure 22. SBSRAM Write Timing

                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                          49
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                                              SYNCHRONOUS DRAM TIMING
timing requirements for synchronous DRAM cycles (see Figure 23)

NO.                                                                                      -200  UNIT
                                                                                     MIN MAX
    7  tsu(EDV-CKO2H)      Setup time, read EDx valid before CLKOUT2 high            1.25       ns
                           Hold time, read EDx valid after CLKOUT2 high                         ns
    8  th(CKO2H-EDV)                                                                     3

switching characteristics over recommended operating conditions for synchronous DRAM
cycles (see Figure 23--Figure 28)

NO.                        PARAMETER                                                     -200
                                                                                                            UNIT

                                                                                     MIN MAX

    1  tosu(CEV-CKO2H)     Output setup time, CEx valid before CLKOUT2 high          P -- 1    ns

    2  toh(CKO2H-CEV)      Output hold time, CEx valid after CLKOUT2 high            P -- 3.5  ns

    3  tosu(BEV-CKO2H)     Output setup time, BEx valid before CLKOUT2 high          P -- 1    ns

    4  toh(CKO2H-BEIV)     Output hold time, BEx invalid after CLKOUT2 high          P -- 3.5  ns

    5  tosu(EAV-CKO2H)     Output setup time, EAx valid before CLKOUT2 high          P -- 1    ns

    6  toh(CKO2H-EAIV)     Output hold time, EAx invalid after CLKOUT2 high          P -- 3.5  ns

    9  tosu(CASV-CKO2H)    Output setup time, SDCAS/SSADS valid before CLKOUT2 high  P -- 1    ns

    10 toh(CKO2H-CASV)     Output hold time, SDCAS/SSADS valid after CLKOUT2 high    P -- 3.5  ns

    11 tosu(EDV-CKO2H)     Output setup time, EDx valid before CLKOUT2 high         P -- 3    ns

    12 toh(CKO2H-EDIV)     Output hold time, EDx invalid after CLKOUT2 high          P -- 3.5  ns

    13 tosu(WEV-CKO2H)     Output setup time, SDWE/SSWE valid before CLKOUT2 high    P -- 1    ns

    14 toh(CKO2H-WEV)      Output hold time, SDWE/SSWE valid after CLKOUT2 high      P -- 3.5  ns

    15 tosu(SDA10V-CKO2H)  Output setup time, SDA10 valid before CLKOUT2 high        P -- 1    ns

    16 toh(CKO2H-SDA10IV)  Output hold time, SDA10 invalid after CLKOUT2 high        P -- 3.5  ns

    17 tosu(RASV-CKO2H)    Output setup time, SDRAS/SSOE valid before CLKOUT2 high   P -- 1    ns

    18 toh(CKO2H-RASV)     Output hold time, SDRAS/SSOE valid after CLKOUT2 high     P -- 3.5  ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SDCAS, SDRAS, and SDWE, respectively, during SDRAM accesses.
For the first write in a series of one or more consecutive adjacent writes, the write data is generated one CLKOUT2 cycle early to accommodate

  the ED enable time.

50                         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                      SYNCHRONOUS DRAM TIMING (CONTINUED)

                           READ         READ            READ

        CLKOUT2       1                                 2
                 CEx
                                 3         4
            BE[3:0]
           EA[15:2]              BE1          BE2             BE3
           ED[31:0]
                      5    6
             SDA10
  SDRAS/SSOE          CA1        CA2          CA3
SDCAS/SSADS
                                                              7         8

                                                                    D1        D2  D3

                      15                                16

                      9                                 10

SDWE/SSWE

SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SDCAS, SDRAS, and SDWE, respectively, during SDRAM accesses.

                                            Figure 23. Three SDRAM READ Commands

                                                 WRITE              WRITE                WRITE
                                    1                                                                2
CLKOUT2
        CEx                         3                    4                    BE3
                                      BE1                      BE2            CA3
   BE[3:0]                                                                     D3
  EA[15:2]                          5                    6
                                      CA1                      CA2                                  16
  ED[31:0]
    SDA10                           11                  12
                                       D1                       D2

                                    15

SDRAS/SSOE

                                    9                                             10

SDCAS/SSADS

                                    13                                            14

SDWE/SSWE

SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SDCAS, SDRAS, and SDWE, respectively, during SDRAM accesses.

                                             Figure 24. Three SDRAM WRT Commands

                            POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                     51
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                                    SYNCHRONOUS DRAM TIMING (CONTINUED)

    CLKOUT2                          ACTV
            CEx          1

                                                 2

                BE[3:0]      5
               EA[15:2]  Bank Activate/Row Address
               ED[31:0]
                            15
                 SDA10                       Row Address
      SDRAS/SSOE
    SDCAS/SSADS             17
                                                   18

    SDWE/SSWE

SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SDCAS, SDRAS, and SDWE, respectively, during SDRAM accesses.

                                                  Figure 25. SDRAM ACTV Command

                             DCAB

    CLKOUT2              1                                                  2
            CEx

    BE[3:0]

            EA[15:2]     15                                                 16
            ED[31:0]
                         17                                                 18
               SDA10
    SDRAS/SSOE

    SDCAS/SSADS          13
       SDWE/SSWE                                   14

SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SDCAS, SDRAS, and SDWE, respectively, during SDRAM accesses.

                                                  Figure 26. SDRAM DCAB Command

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                    SYNCHRONOUS DRAM TIMING (CONTINUED)

                        REFR

CLKOUT2             1                                                  2
       CEx

BE[3:0]

EA[15:2]
ED[31:0]

             SDA10  17                                                 18

  SDRAS/SSOE        9                                                  10
SDCAS/SSADS

  SDWE/SSWE

SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SDCAS, SDRAS, and SDWE, respectively, during SDRAM accesses.

                                                  Figure 27. SDRAM REFR Command

                               MRS

CLKOUT2             1                                                  2
        CEx

BE[3:0]            5                                                  6
EA[15:2]
                    MRS Value

ED[31:0]

             SDA10  17                                                 18
  SDRAS/SSOE
SDCAS/SSADS         9                                                  10
   SDWE/SSWE
                    13                                                 14

SDCAS/SSADS, SDRAS/SSOE, and SDWE/SSWE operate as SDCAS, SDRAS, and SDWE, respectively, during SDRAM accesses.

                                                   Figure 28. SDRAM MRS Command

                     POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                            53
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                                                     HOLD/HOLDA TIMING

timing requirements for the HOLD/HOLDA cycles (see Figure 29)                                                                    -200  UNIT
                                                                                                                             MIN MAX    ns
  NO.
    3 toh(HOLDAL-HOLDL) Output hold time, HOLD low after HOLDA low                                                              P

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

switching characteristics over recommended operating conditions for the HOLD/HOLDA cycles
(see Figure 29)

NO.                                        PARAMETER                                                                             -200
                                                                                                                                                 UNIT

                                                                                                                             MIN MAX

    1  td(HOLDL-EMHZ)   Delay time, HOLD low to EMIF Bus high impedance                                                      4P   ns

    2  td(EMHZ-HOLDAL)  Delay time, EMIF Bus high impedance to HOLDA low                                                     0 2P ns

    4  td(HOLDH-EMLZ)   Delay time, HOLD high to EMIF Bus low impedance                                                      3P 7P ns

    5  td(EMLZ-HOLDAH)  Delay time, EMIF Bus low impedance to HOLDA high                                                     0 2P ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
EMIF Bus consists of CE[3:0], BE[3:0], ED[31:0], EA[21:2], ARE, AOE, AWE, SDCAS/SSADS, SDRAS/SSOE, SDWE/SSWE, and SDA10.
All pending EMIF transactions are allowed to complete before HOLDA is asserted. The worst case for this is an asynchronous read or write with

external ARDY used or a minimum of eight consecutive SDRAM reads or writes when RBTR8 = 1. If no bus transactions are occurring, then the

minimum delay time can be achieved. Also, bus hold can be indefinitely delayed by setting NOHOLD = 1.

                        DSP Owns Bus       External Requestor                                    DSP Owns Bus
                                                 Owns Bus

                                                                                           3
       HOLD

                                        2                                                     5

       HOLDA

    EMIF Bus                         1                                                        4
                        C6204                                                                                         C6204

EMIF Bus consists of CE[3:0], BE[3:0], ED[31:0], EA[21:2], ARE, AOE, AWE, SDCAS/SSADS, SDRAS/SSOE, SDWE/SSWE, and SDA10.

                                                    Figure 29. HOLD/HOLDA Timing

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                                         RESET TIMING

timing requirements for reset (see Figure 30)

NO.                                                                                          -200     UNIT

                                                                                             MIN MAX

1    tw(RST)               Width of the RESET pulse (PLL stable)                             10P      ns
                           Width of the RESET pulse (PLL needs to sync up)
                                                                                             250      s

10 tsu(XD)                 Setup time, XD configuration bits valid before RESET high        5P       ns
11 th(XD)                  Hold time, XD configuration bits valid after RESET high
                                                                                             5P       ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
This parameter applies to CLKMODE x1 when CLKIN is stable, and applies to CLKMODE x4 when CLKIN and PLL are stable.
This parameter applies to CLKMODE x4 only (it does not apply to CLKMODE x1). The RESET signal is not connected internally to the Clock

  PLL circuit. The PLL requires a minimum of 250 s to stabilize following device power up or after PLL configuration has been changed. During

  that time, RESET must be asserted to ensure proper device operation. See the clock PLL section for PLL lock times.
XD[31:0] are the boot configuration pins during device reset.

switching characteristics over recommended operating conditions during reset# (see Figure 30)

NO.                                      PARAMETER                                               -200
                                                                                                                 UNIT

                                                                                             MIN MAX

2    td(RSTL-CKO2IV)       Delay time, RESET low to CLKOUT2 invalid                          P        ns

3    td(RSTH-CKO2V)        Delay time, RESET high to CLKOUT2 valid                                 4P ns

4    td(RSTL-HIGHIV)       Delay time, RESET low to high group invalid                       P        ns

5    td(RSTH-HIGHV)        Delay time, RESET high to high group valid                              4P ns

6    td(RSTL-LOWIV)        Delay time, RESET low to low group invalid                        P        ns

7    td(RSTH-LOWV)         Delay time, RESET high to low group valid                               4P ns

8    td(RSTL-ZHZ)          Delay time, RESET low to Z group high impedance                   P        ns

9    td(RSTH-ZV)           Delay time, RESET high to Z group valid                                 4P ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

# High group consists of:  XFCLK, HOLDA

Low group consists of:     IACK, INUM[3:0], DMAC[3:0], PD, TOUT0, and TOUT1.

Z group consists of:       EA[21:2], ED[31:0], CE[3:0], BE[3:0], ARE, AWE, AOE, SDCAS/SSADS, SDRAS/SSOE, SDWE/SSWE,

                           SDA10, CLKX0, CLKX1, FSX0, FSX1, DX0, DX1, CLKR0, CLKR1, FSR0, FSR1, XCE[3:0], XBE[3:0]/XA[5:2],

                           XOE, XRE, XWE/XWAIT, XAS, XW/R, XRDY, XBLAST, XHOLD, and XHOLDA.

                            POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                              55
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SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                                                RESET TIMING (CONTINUED)

           CLKOUT1                                        1                                                  11
                                                                                   10                                   3
               RESET                                                                                                    5
           CLKOUT2                      2                                                                               7
    HIGH GROUP                          4                                                                               9
    LOW GROUP                           6
         Z GROUP                        8
           XD[31:0]
                                                            Boot Configuration

High group consists of:  XFCLK, HOLDA

Low group consists of:    IACK, INUM[3:0], DMAC[3:0], PD, TOUT0, and TOUT1.

Z group consists of:      EA[21:2], ED[31:0], CE[3:0], BE[3:0], ARE, AWE, AOE, SDCAS/SSADS, SDRAS/SSOE, SDWE/SSWE,

                          SDA10, CLKX0, CLKX1, FSX0, FSX1, DX0, DX1, CLKR0, CLKR1, FSR0, FSR1, XCE[3:0], XBE[3:0]/XA[5:2],

                                           XOE, XRE, XWE/XWAIT, XAS, XW/R, XRDY, XBLAST, XHOLD, and XHOLDA.
XD[31:0] are the boot configuration pins during device reset.

                                        Figure 30. Reset Timing

56                         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                                   TMS320C6204
                                                               FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                      SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                                   EXTERNAL INTERRUPT TIMING

timing requirements for interrupt response cycles (see Figure 31)

NO.                                                                                              -200                                               UNIT
                                                                                             MIN MAX
2    tw(ILOW)            Width of the interrupt pulse low                                                                                            ns
                                                                                              2P                                                     ns
3    tw(IHIGH)           Width of the interrupt pulse high                                    2P

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

switching characteristics over recommended operating conditions during interrupt response
cycles (see Figure 31)

NO.                                PARAMETER                                                 -200                                                   UNIT

                                                                                             MIN MAX                                                 ns
                                                                                                                                                     ns
1    tR(EINTH -- IACKH)            Response time, EXT_INTx high to IACK high                 9P                                                      ns
                                                                                                                                                     ns
4    td(CKO2L-IACKV)               Delay time, CLKOUT2 low to IACK valid                     0                                                  10

5    td(CKO2L-INUMV)               Delay time, CLKOUT2 low to INUMx valid                    0                                                  10

6    td(CKO2L-INUMIV)              Delay time, CLKOUT2 low to INUMx invalid                  0                                                  10

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

                                                            1

            CLKOUT2                3
                                2
                                                                                                                               4
     EXT_INTx, NMI                                                                                4
              Intr Flag
                                                                                                                                             6
                  IACK                                                              5

                INUMx                                                                         Interrupt Number

                                       Figure 31. Interrupt Timing

                                    POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                                                57
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                                  EXPANSION BUS SYNCHRONOUS FIFO TIMING

timing requirements for synchronous FIFO interface (see Figure 32, Figure 33, and Figure 34)

NO.                                                                                                    -200       UNIT
                                                                                                   MIN MAX
    5  tsu(XDV-XFCKH)        Setup time, read XDx valid before XFCLK high                           3.5            ns
                             Hold time, read XDx valid after XFCLK high                                            ns
    6  th(XFCKH-XDV)                                                                                  2

switching characteristics over recommended operating conditions for synchronous FIFO
interface (see Figure 32, Figure 33, and Figure 34)

NO.                             PARAMETER                                                          -200           UNIT

                                                                                                   MIN MAX         ns
                                                                                                                   ns
    1  td(XFCKH-XCEV)        Delay time, XFCLK high to XCEx valid                                  1           7   ns
                                                                                                                   ns
    2  td(XFCKH-XAV)         Delay time, XFCLK high to XBE[3:0]/XA[5:2] valid                      1           7   ns
                                                                                                                   ns
    3  td(XFCKH-XOEV)        Delay time, XFCLK high to XOE valid                                   1           7   ns

    4  td(XFCKH-XREV)        Delay time, XFCLK high to XRE valid                                   1           7

    7  td(XFCKH-XWEV)        Delay time, XFCLK high to XWE/XWAIT valid                             1           7

    8  td(XFCKH-XDV)         Delay time, XFCLK high to XDx valid                                               9

    9  td(XFCKH-XDIV)        Delay time, XFCLK high to XDx invalid                                 1

XBE[3:0]/XA[5:2] operate as address signals XA[5:2] during synchronous FIFO accesses.
XWE/XWAIT operates as the write-enable signal XWE during synchronous FIFO accesses.

                      XFCLK  1                                                                  1
                       XCE3                                                                 XA4
       XBE[3:0]/XA[5:2]      2                                                                              2
                                                                                                            3
                                XA1        XA2                                 XA3
                                                                                                   D4
                             3

                       XOE

                             4                                                              4

                       XRE

       XWE/XWAIT                                                              6
             XD[31:0]
                                     5

                                                                    D1            D2    D3

FIFO read (glueless) mode only available in XCE3.
XBE[3:0]/XA[5:2] operate as address signals XA[5:2] during synchronous FIFO accesses.
XWE/XWAIT operates as the write-enable signal XWE during synchronous FIFO accesses.

                                       Figure 32. FIFO Read Timing (Glueless Read Mode)

58                            POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                                                                                                                            SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                        EXPANSION BUS SYNCHRONOUS FIFO TIMING (CONTINUED)

               XFCLK    1                                                                                             1
                 XCEx
                        2                                                                                             2
XBE[3:0]/XA[5:2]                                                                             XA4
                   XOE     XA1        XA2  XA3
                   XRE                                                                                                3
                        3
                                                                                                  4
                        4

XWE/XWAIT                                  6
      XD[31:0]
                                5

                                      D1      D2                                        D3   D4

XBE[3:0]/XA[5:2] operate as address signals XA[5:2] during synchronous FIFO accesses.
XWE/XWAIT operates as the write-enable signal XWE during synchronous FIFO accesses.

                                                       Figure 33. FIFO Read Timing

               XFCLK               1                                                                        1
                                                                                                            2
                 XCEx              2                                                         XA4
XBE[3:0]/XA[5:2]
                                      XA1  XA2                                          XA3                 7
                   XOE                                                                                         9
                   XRE             7
                                                                                              D4
       XWE/XWAIT

                                   8

XD[31:0]                              D1      D2                                        D3

XBE[3:0]/XA[5:2] operate as address signals XA[5:2] during synchronous FIFO accesses.
XWE/XWAIT operates as the write-enable signal XWE during synchronous FIFO accesses.

                                                       Figure 34. FIFO Write Timing

                         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                                59
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                           EXPANSION BUS ASYNCHRONOUS PERIPHERAL TIMING

timing requirements for asynchronous peripheral cycles (see Figure 35--Figure 38)

NO.                                                                                       -200              UNIT

                                                                                  MIN                  MAX

    3  tsu(XDV-XREH)    Setup time, XDx valid before XRE high                     8.5                       ns
                        Hold time, XDx valid after XRE high
    4  th(XREH-XDV)     Setup time, XRDY high before XRE low                      1                         ns
                        Hold time, XRDY high after XRE low
    6  tsu(XRDYH-XREL)                                                       --[(RST -- 3) * P -- 10]       ns

    7  th(XREL-XRDYH)                                                        (RST -- 3) * P + 2             ns

    9  tsu(XRDYL-XREL)  Setup time, XRDY low before XRE low                  --[(RST -- 3) * P -- 6]        ns
                        Hold time, XRDY low after XRE low
    10 th(XREL-XRDYL)                                                        (RST -- 3) * P + 2             ns

    11 tw(XRDYH)        Pulse width, XRDY high                                    2P                        ns

    15 tsu(XRDYH-XWEL)  Setup time, XRDY high before XWE low                 --[(WST -- 3) * P -- 10]       ns
    16 th(XWEL-XRDYH)   Hold time, XRDY high after XWE low
                                                                             (WST -- 3) * P + 2             ns

    18 tsu(XRDYL-XWEL)  Setup time, XRDY low before XWE low                  --[(WST -- 3) * P -- 6]        ns

    19 th(XWEL-XRDYL)   Hold time, XRDY low after XWE low                    (WST -- 3) * P + 2             ns

To ensure data setup time, simply program the strobe width wide enough. XRDY is internally synchronized. If XRDY does meet setup or hold

  time, it may be recognized in the current cycle or the next cycle. Thus, XRDY can be an asynchronous input.
RS = Read Setup, RST = Read Strobe, RH = Read Hold, WS = Write Setup, WST = Write Strobe, WH = Write Hold. These parameters are

  programmed via the XBUS XCE space control registers.
P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
The sum of RS and RST (or WS and WST) must be a minimum of 4 in order to use XRDY input to extend strobe width.

switching characteristics over recommended operating conditions for asynchronous peripheral
cycles# (see Figure 35--Figure 38)

NO.                     PARAMETER                                                         -200              UNIT

                                                                             MIN          TYP          MAX

    1  tosu(SELV-XREL)  Output setup time, select signals valid to XRE low   RS * P -- 2                    ns
                        Output hold time, XRE low to select signals invalid
    2  toh(XREH-SELIV)  Pulse width, XRE low                                 RH * P -- 2                    ns

    5  tw(XREL)                                                                           RST * P           ns

    8  td(XRDYH-XREH)   Delay time, XRDY high to XRE high                    3P                        4P + 5 ns
                        Output setup time, select signals valid to XWE low
    12 tosu(SELV-XWEL)  Output hold time, XWE low to select signals invalid  WS * P -- 2                    ns
                        Pulse width, XWE low
    13 toh(XWEH-SELIV)                                                       WH * P -- 2                    ns

    14 tw(XWEL)                                                                           WST * P           ns

    17 td(XRDYH-XWEH)   Delay time, XRDY high to XWE high                    3P                        4P + 5 ns

RS = Read Setup, RST = Read Strobe, RH = Read Hold, WS = Write Setup, WST = Write Strobe, WH = Write Hold. These parameters are

  programmed via the XBUS XCE space control registers.
P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
The sum of RS and RST (or WS and WST) must be a minimum of 4 in order to use XRDY input to extend strobe width.
# Select signals include: XCEx, XBE[3:0]/XA[5:2], XOE; and for writes, include XD[31:0], with the exception that XCEx can stay active for an

additional 7P ns following the end of the cycle.

60                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                         TMS320C6204
                                     FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                                SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

EXPANSION BUS ASYNCHRONOUS PERIPHERAL TIMING (CONTINUED)

               Setup = 2 Strobe = 3 Hold = 2

CLKOUT1        1                              2
      XCEx

   XBE[3:0]/     1                                  2
     XA[5:2]
               1                        3
    XD[31:0]           6                4
                       7
          XOE                                     2
                                     5
          XRE
XWE/XWAIT

                      XRDY

XBE[3:0]/XA[5:2] operate as address signals XA[5:2] during expansion bus asynchronous peripheral accesses.
XWE/XWAIT operates as the write-enable signal XWE during expansion bus asynchronous peripheral accesses.
XRDY operates as active-high ready input during expansion bus asynchronous peripheral accesses.

                Figure 35. Expansion Bus Asynchronous Peripheral Read Timing (XRDY Not Used)

               Setup = 2 Strobe = 3  Not Ready                    Hold = 2

CLKOUT1

               1                                                                                                                       2

XCEx

XBE[3:0]/      1                                                                 2

XA[5:2]                                                           3
                                                                       4

XD[31:0]

               1                                                                                                                       2

XOE                                                                            8
XRE                                                     10

               9

                XWE/XWAIT

                                                                                                                                   11
                         XRDY

XBE[3:0]/XA[5:2] operate as address signals XA[5:2] during expansion bus asynchronous peripheral accesses.
XWE/XWAIT operates as the write-enable signal XWE during expansion bus asynchronous peripheral accesses.
XRDY operates as active-high ready input during expansion bus asynchronous peripheral accesses.

Figure 36. Expansion Bus Asynchronous Peripheral Read Timing (XRDY Used)

                POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                                                          61
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FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                 EXPANSION BUS ASYNCHRONOUS PERIPHERAL TIMING (CONTINUED)

                Setup = 2 Strobe = 3 Hold = 2

    CLKOUT1     12                             13

         XCEx   12                             13

    XBE[3:0]/   12                             13
     XA[5:2]

     XD[31:0]

    XOE

    XRE         15
                      16

                                                                                                 14
               XWE/XWAIT

                        XRDY
XBE[3:0]/XA[5:2] operate as address signals XA[5:2] during expansion bus asynchronous peripheral accesses.
XWE/XWAIT operates as the write-enable signal XWE during expansion bus asynchronous peripheral accesses.
XRDY operates as active-high ready input during expansion bus asynchronous peripheral accesses.

                Figure 37. Expansion Bus Asynchronous Peripheral Write Timing (XRDY Not Used)

                Setup = 2 Strobe = 3  Not Ready                    Hold = 2
                                 12                                                 13
    CLKOUT1                      12                                                 13
                                 12                                                 13
          XCEx
    XBE[3:0]/
     XA[5:2]

      XD[31:0]

                           XOE

                           XRE
                                                                                                                                             17

                                                                          18
                                                                                                                      19

               XWE/XWAIT

                                                                                                              11
                       XRDY

XBE[3:0]/XA[5:2] operate as address signals XA[5:2] during expansion bus asynchronous peripheral accesses.
XWE/XWAIT operates as the write-enable signal XWE during expansion bus asynchronous peripheral accesses.
XRDY operates as active-high ready input during expansion bus asynchronous peripheral accesses.

                   Figure 38. Expansion Bus Asynchronous Peripheral Write Timing (XRDY Used)

62               POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                            TMS320C6204
                                                        FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                                    SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                       EXPANSION BUS SYNCHRONOUS HOST-PORT TIMING

timing requirements with external device as bus master (see Figure 39 and Figure 40)

NO.                                                                                                     -200    UNIT
                                                                                                   MIN MAX
1    tsu(XCSV-XCKIH)   Setup time, XCS valid before XCLKIN high                                                  ns
                       Hold time, XCS valid after XCLKIN high                                        3.5         ns
2    th(XCKIH-XCS)                                                                                   2.8         ns
                                                                                                     3.5         ns
3    tsu(XAS-XCKIH)    Setup time, XAS valid before XCLKIN high                                      2.8         ns
                                                                                                     3.5         ns
4    th(XCKIH-XAS)     Hold time, XAS valid after XCLKIN high                                        2.8         ns
                                                                                                     3.5         ns
5    tsu(XCTL-XCKIH)   Setup time, XCNTL valid before XCLKIN high                                    2.8         ns
                                                                                                     3.5         ns
6    th(XCKIH-XCTL)    Hold time, XCNTL valid after XCLKIN high                                      2.8         ns
                       Setup time, XW/R valid before XCLKIN high                                     3.5         ns
7    tsu(XWR-XCKIH)    Hold time, XW/R valid after XCLKIN high                                       2.8         ns
                                                                                                     3.5         ns
8    th(XCKIH-XWR)                                                                                   2.8

9    tsu(XBLTV-XCKIH)  Setup time, XBLAST valid before XCLKIN high
                       Hold time, XBLAST valid after XCLKIN high
10 th(XCKIH-XBLTV)     Setup time, XBE[3:0]/XA[5:2] valid before XCLKIN high
                       Hold time, XBE[3:0]/XA[5:2] valid after XCLKIN high
16 tsu(XBEV-XCKIH)

17 th(XCKIH-XBEV)

18 tsu(XD-XCKIH)       Setup time, XDx valid before XCLKIN high

19 th(XCKIH-XD)        Hold time, XDx valid after XCLKIN high

XW/R input/output polarity selected at boot.
XBLAST input polarity selected at boot.
XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.

switching characteristics over recommended operating conditions with external device as bus
master (see Figure 39 and Figure 40)

NO.                    PARAMETER                                                                   -200         UNIT

                                                                                              MIN  MAX           ns
                                                                                                                 ns
11 td(XCKIH-XDLZ)      Delay time, XCLKIN high to XDx low impedance                           0                  ns
                                                                                                                 ns
12 td(XCKIH-XDV)       Delay time, XCLKIN high to XDx valid                                              16.5    ns
                                                                                                                 ns
13 td(XCKIH-XDIV)      Delay time, XCLKIN high to XDx invalid                                 5                  ns

14 td(XCKIH-XDHZ)      Delay time, XCLKIN high to XDx high impedance                                     4P

15 td(XCKIH-XRY)       Delay time, XCLKIN high to XRDY invalid#                               5          16.5

20 td(XCKIH-XRYLZ)     Delay time, XCLKIN high to XRDY low impedance                          5          16.5

21 td(XCKIH-XRYHZ)     Delay time, XCLKIN high to XRDY high impedance#                        2P + 5 3P + 16.5

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
# XRDY operates as active-low ready input/output during host-port accesses.

                        POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                              63
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                   EXPANSION BUS SYNCHRONOUS HOST-PORT TIMING (CONTINUED)

                  XCLKIN    1  2
                       XCS
                       XAS  3  4

                   XCNTL    5  6
                    XW/R
                    XW/R    7  8
    XBE[3:0]/XA[5:2]
               XBLAST      7  8
               XBLAST
                                                                                        9       10
                 XD[31:0]
                   XRDY                                                                9       10

                                                 12                                             13

                                             11                                                     14
                               20
                                                 D1                            D2       D3  D4

                                                 15                                             15      21

XW/R input/output polarity selected at boot
XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.
XBLAST input polarity selected at boot
XRDY operates as active-low ready input/output during host-port accesses.

                                          Figure 39. External Host as Bus Master--Read

64                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                    TMS320C6204
                                FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                             SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

EXPANSION BUS SYNCHRONOUS HOST-PORT TIMING (CONTINUED)

XCLKIN

                     1      2

XCS

                     3      4

XAS

                     5      6

XCNTL                7      8
XW/R

                     7      8

XW/R

                            16                                                 17

XBE[3:0]/XA[5:2]                XBE1 XBE2 XBE3 XBE4
            XBLAST
            XBLAST                                                                                    10
                                                                                   9

                                                                                                       10
                                                                                   9

                                                    19
                            18

XD[31:0]                        D1                                             D2  D3  D4
   XRDY
                        20      15                                                                     21
                                                                                           15

XW/R input/output polarity selected at boot
XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.
XBLAST input polarity selected at boot
XRDY operates as active-low ready input/output during host-port accesses.

                     Figure 40. External Host as Bus Master--Write

                         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                  65
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SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                   EXPANSION BUS SYNCHRONOUS HOST-PORT TIMING (CONTINUED)

timing requirements with C62xTM as bus master (see Figure 41, Figure 42, and Figure 43)

NO.                                                                             -200             UNIT

                                                                                MIN MAX

    9  tsu(XDV-XCKIH)   Setup time, XDx valid before XCLKIN high                3.5              ns
                        Hold time, XDx valid after XCLKIN high
    10 th(XCKIH-XDV)    Setup time, XRDY valid before XCLKIN high               2.8              ns
                        Hold time, XRDY valid after XCLKIN high
    11 tsu(XRY-XCKIH)                                                           3.5              ns

    12 th(XCKIH-XRY)                                                            2.8              ns

    14 tsu(XBFF-XCKIH)  Setup time, XBOFF valid before XCLKIN high              3.5              ns

    15 th(XCKIH-XBFF)   Hold time, XBOFF valid after XCLKIN high                2.8              ns

XRDY operates as active-low ready input/output during host-port accesses.

switching characteristics over recommended operating conditions with C62xTM as bus master
(see Figure 41, Figure 42, and Figure 43)

NO.                     PARAMETER                                                   -200         UNIT
                                                                                MIN MAX
    1  td(XCKIH-XASV)   Delay time, XCLKIN high to XAS valid                                      ns
                                                                                   5 16.5         ns
    2  td(XCKIH-XWRV)   Delay time, XCLKIN high to XW/R valid                      5 16.5         ns
                                                                                   5 16.5         ns
    3  td(XCKIH-XBLTV)  Delay time, XCLKIN high to XBLAST valid                   5 16.5         ns
                        Delay time, XCLKIN high to XBE[3:0]/XA[5:2] valid         0              ns
    4  td(XCKIH-XBEV)                                                                             ns
                                                                                           16.5   ns
    5  td(XCKIH-XDLZ)   Delay time, XCLKIN high to XDx low impedance               5              ns

    6  td(XCKIH-XDV)    Delay time, XCLKIN high to XDx valid                                 4P
                                                                                   5 16.5
    7  td(XCKIH-XDIV)   Delay time, XCLKIN high to XDx invalid

    8  td(XCKIH-XDHZ)   Delay time, XCLKIN high to XDx high impedance

    13 td(XCKIH-XWTV)   Delay time, XCLKIN high to XWE/XWAIT valid#

XW/R input/output polarity selected at boot.
XBLAST output polarity is always active low.
XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.
# XWE/XWAIT operates as XWAIT output signal during host-port accesses.

66                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                        TMS320C6204
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                                                                 SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

EXPANSION BUS SYNCHRONOUS HOST-PORT TIMING (CONTINUED)

XCLKIN                 1                      1
     XAS

                       2                                                                        2

XW/R

                XW/R   4                                                                    3
           XBLAST                                                                                       3
XBE[3:0]/XA[5:2]      5                                 BE                                            4
                                             7          9
             XD[31:0]                                                                       D4
                XRDY   6                         8      10                                               12

      XWE/XWAIT       AD                           D1  D2              D3
                                                                             13
                                                        11
                                                                 13

XW/R input/output polarity selected at boot
XBLAST output polarity is always active low.
XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.
XWE/XWAIT operates as XWAIT output signal during host-port accesses.

                                           Figure 41. C62xTM as Bus Master--Read

XCLKIN                                 1
     XAS                  1

XW/R                                                                                                         2

                                           2
XW/R

                                                                                            3                3

           XBLAST                 4                                                                          4
XBE[3:0]/XA[5:2]
                                  6                 D1       D2                    D3                   7
             XD[31:0]  5                                                                13                  8
                XRDY
                                   Addr                                                     D4

                                                             11                                         12

                                                                                            13

                     XWE/XWAIT

XW/R input/output polarity selected at boot
XBLAST output polarity is always active low.
XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.
XWE/XWAIT operates as XWAIT output signal during host-port accesses.

                                           Figure 42. C62xTM as Bus Master--Write

                        POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                        67
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                   EXPANSION BUS SYNCHRONOUS HOST-PORT TIMING (CONTINUED)

                 XCLKIN                     1     1

                      XAS                   2                                             2
                   XW/R
                                            4           D1                                4
                   XW/R                     6        11
               XBLAST                       Addr                                          7
                                                                           8
    XBE[3:0]/XA[5:2]                                               D2
                                         5                  12

                XD[31:0]                                                               15
                    XRDY                                        14

                  XBOFF

                    XHOLD

                 XHOLDA

                    XHOLD#

                 XHOLDA#
XW/R input/output polarity selected at boot
XBLAST output polarity is always active low.
XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.
Internal arbiter enabled
# External arbiter enabled
|| This diagram illustrates XBOFF timing. Bus arbitration timing is shown in Figure 46 and Figure 47.

                                   Figure 43. C62xTM as Bus Master--BOFF Operation||

68                                           POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                                TMS320C6204
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                                                                                                                    SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                     EXPANSION BUS ASYNCHRONOUS HOST-PORT TIMING

timing requirements with external device as asynchronous bus master (see Figure 44 and
Figure 45)

NO.                                                                                              -200      UNIT

                                                                                             MIN MAX

1    tw(XCSL)        Pulse duration, XCS low                                                 4P            ns

2    tw(XCSH)        Pulse duration, XCS high                                                4P            ns
                     Setup time, expansion bus select signals valid before XCS low
3    tsu(XSEL-XCSL)  Hold time, expansion bus select signals valid after XCS low             1             ns

4    th(XCSL-XSEL)                                                                           3             ns

10 th(XRYL-XCSL)     Hold time, XCS low after XRDY low                                       P + 1.5       ns
11 tsu(XBEV-XCSH)    Setup time, XBE[3:0]/XA[5:2] valid before XCS high
12 th(XCSH-XBEV)     Hold time, XBE[3:0]/XA[5:2] valid after XCS high                       1             ns

                                                                                             3             ns

13 tsu(XDV-XCSH)     Setup time, XDx valid before XCS high                                   1             ns

14 th(XCSH-XDV)      Hold time, XDx valid after XCS high                                     3             ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
Expansion bus select signals include XCNTL and XR/W.
XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.

switching characteristics over recommended operating conditions with external device as
asynchronous bus master (see Figure 44 and Figure 45)

NO.                  PARAMETER                                                                   -200      UNIT

                                                                                             MIN MAX        ns
                                                                                                            ns
5    td(XCSL-XDLZ)   Delay time, XCS low to XDx low impedance                                    0          ns
                                                                                                            ns
6    td(XCSH-XDIV)   Delay time, XCS high to XDx invalid                                         0     12   ns

7    td(XCSH-XDHZ)   Delay time, XCS high to XDx high impedance                                        4P

8    td(XRYL-XDV)    Delay time, XRDY low to XDx valid                                                 1

9    td(XCSH-XRYH)   Delay time, XCS high to XRDY high                                           0     12

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                           69
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    EXPANSION BUS ASYNCHRONOUS HOST-PORT TIMING (CONTINUED)

                                    1                                              1
                                           10
                                                           2                                 10
                        34
       XCS                                                                     34
    XCNTL

XBE[3:0]/XA[5:2]        34                                                     34
               XR/W     34                                                     34
               XR/W
                              5                             7                                              7
            XD[31:0]                                        6
                XRDY                            8                              5             8             6
                                                  Word  9

                                                                                                 9

XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.
XW/R input/output polarity selected at boot

                        Figure 44. External Device as Asynchronous Master--Read

                   XCS            1                    10                                 1      10
               XCNTL    3                                          2           3                 11
XBE[3:0]/XA[5:2]
                XR/W        4                          11                          4                   12
                XR/W                                         12
             XD[31:0]   3                                                      3                 13
                            4                          13                          4                   14
                                                             14
                        3                                                      3
                            4                   wWoorrdd                           4

                                                        9                                        9

    XRDY

XBE[3:0]/XA[5:2] operate as byte-enables XBE[3:0] during host-port accesses.
XW/R input/output polarity selected at boot

                                 Figure 45. External Device as Asynchronous Master--Write

70                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                                   TMS320C6204
                                                               FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                        SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                             XHOLD/XHOLDA TIMING

timing requirements for expansion bus arbitration (internal arbiter enabled) (see Figure 46)

NO.                                                                                                -200             UNIT

                                                                                                   MIN MAX

3    toh(XHDAH-XHDH)  Output hold time, XHOLD high after XHOLDA high                               P                ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

switching characteristics over recommended operating conditions for expansion bus arbitration
(internal arbiter enabled) (see Figure 46)

NO.                          PARAMETER                                                             -200             UNIT

                                                                                                   MIN MAX           ns
                                                                                                                     ns
1    td(XHDH-XBHZ)    Delay time, XHOLD high to XBus high impedance                                3P               ns
                                                                                                                     ns
2    td(XBHZ-XHDAH)   Delay time, XBus high impedance to XHOLDA high                               0 2P

4    td(XHDL-XHDAL)   Delay time, XHOLD low to XHOLDA low                                          3P

5    td(XHDAL-XBLZ)   Delay time, XHOLDA low to XBus low impedance                                 0 2P

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
XBus consists of XBE[3:0]/XA[5:2], XAS, XW/R, and XBLAST.
All pending XBus transactions are allowed to complete before XHOLDA is asserted.

                      DSP Owns Bus                          External Requestor       DSP Owns Bus
                                                                  Owns Bus      3

     XHOLD (input)

                                                            2                                4

     XHOLDA (output)

                                    1                                                           5
                                                                                                          C6204
     XBus             C6204

XBus consists of XBE[3:0]/XA[5:2], XAS, XW/R, and XBLAST.

                      Figure 46. Expansion Bus Arbitration--Internal Arbiter Enabled

                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                                   71
TMS320C6204
FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                       XHOLD/XHOLDA TIMING (CONTINUED)

switching characteristics over recommended operating conditions for expansion bus arbitration
(internal arbiter disabled) (see Figure 47)

NO.                                             PARAMETER                                            -200    UNIT
                                                                                                MIN MAX
    1  td(XHDAH-XBLZ)  Delay time, XHOLDA high to XBus low impedance                                          ns
                                                                                                 2P 2P + 10   ns
    2  td(XBHZ-XHDL)   Delay time, XBus high impedance to XHOLD low                                0 2P

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
XBus consists of XBE[3:0]/XA[5:2], XAS, XW/R, and XBLAST.

                                                                                             2

       XHOLD (output)

       XHOLDA (input)

                            XBus                            1
XBus consists of XBE[3:0]/XA[5:2], XAS, XW/R, and XBLAST.         C6204

                       Figure 47. Expansion Bus Arbitration--Internal Arbiter Disabled

72                      POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                              TMS320C6204
                                                          FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                            SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                    MULTICHANNEL BUFFERED SERIAL PORT TIMING

timing requirements for McBSP (see Figure 48)

NO.                                                                                     -200  UNIT

                                                                                   MIN MAX

2    tc(CKRX)       Cycle time, CLKR/X                                 CLKR/X ext  2P        ns
                    Pulse duration, CLKR/X high or CLKR/X low
3    tw(CKRX)                                                          CLKR/X ext P--1       ns
                    Setup time, external FSR high before CLKR low
5    tsu(FRH-CKRL)                                                     CLKR int    9          ns

                                                                       CLKR ext    2

6    th(CKRL-FRH)   Hold time, external FSR high after CLKR low        CLKR int    6          ns

                                                                       CLKR ext    3

7    tsu(DRV-CKRL)  Setup time, DR valid before CLKR low               CLKR int    8          ns

                                                                       CLKR ext    0.5

8    th(CKRL-DRV)   Hold time, DR valid after CLKR low                 CLKR int    4          ns

                                                                       CLKR ext    3

10 tsu(FXH-CKXL)    Setup time, external FSX high before CLKX low      CLKX int    9          ns

                                                                       CLKX ext    2

11 th(CKXL-FXH)     Hold time, external FSX high after CLKX low        CLKX int    6          ns

                                                                       CLKX ext    3

CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of that signal are also inverted.
P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
The maximum bit rate for the C6204 devices is 100 Mbps or CPU/2 (the slower of the two). Care must be taken to ensure that the AC timings

specified in this data sheet are met. The maximum bit rate for McBSP-to-McBSP communications is 100 MHz; therefore, the minimum CLKR/X

clock cycle is either twice the CPU cycle time (2P), or 10 ns (100 MHz), whichever value is larger. For example, when running parts at 200 MHz

(P = 5 ns), use 10 ns as the minimum CLKR/X clock cycle (by setting the appropriate CLKGDV ratio or external clock source). When running

parts at 100 MHz (P = 10 ns), use 2P = 20 ns (50 MHz) as the minimum CLKR/X clock cycle. The maximum bit rate for McBSP-to-McBSP

communications applies when the serial port is a master of the clock and frame syncs (with CLKR connected to CLKX, FSR connected to FSX,

CLKXM = FSXM = 1, and CLKRM = FSRM = 0) in data delay 1 or 2 mode (R/XDATDLY = 01b or 10b) and the other device the McBSP

  communicates to is a slave.
The minimum CLKR/X pulse duration is either (P--1) or 4 ns, whichever is larger. For example, when running parts at 200 MHz (P = 5 ns), use

4 ns as the minimum CLKR/X pulse duration. When running parts at 100 MHz (P = 10 ns), use (P--1) = 9 ns as the minimum CLKR/X pulse

duration.

                     POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                               73
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FIXED-POINT DIGITAL SIGNAL PROCESSOR

SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                     MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

switching characteristics over recommended operating conditions for McBSP (see Figure 48)

NO.                            PARAMETER                                                                       -200      UNIT
                                                                                                         MIN MAX

    1  td(CKSH-CKRXH)          Delay time, CLKS high to CLKR/X high for internal                         3        12     ns
                               CLKR/X generated from CLKS input

    2  tc(CKRX)                Cycle time, CLKR/X                                            CLKR/X int  2P--2         ns
                               Pulse duration, CLKR/X high or CLKR/X low
    3  tw(CKRX)                Delay time, CLKR high to internal FSR valid                   CLKR/X int  C -- 2# C + 2#  ns

    4  td(CKRH-FRV)            Delay time, CLKX high to internal FSX valid                   CLKR int    --3      3      ns

    9  td(CKXH-FXV)                                                                          CLKX int    --3      3      ns
                                                                                             CLKX ext
                                                                                                         3        9

    12 tdis(CKXH-DXHZ)         Disable time, DX high impedance following last data bit from  CLKX int    --1      5      ns
                               CLKX high                                                     CLKX ext
                                                                                                         2        9

    13 td(CKXH-DXV)            Delay time, CLKX high to DX valid                             CLKX int    --1      4      ns
                                                                                             CLKX ext
                                                                                                         2        11

    14 td(FXH-DXV)             Delay time, FSX high to DX valid                              FSX int     --1      5      ns

                               ONLY applies when in data delay 0 (XDATDLY = 00b) mode. FSX ext           2        12

CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of that signal are also inverted.
Minimum delay times also represent minimum output hold times.
P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
The maximum bit rate for the C6204 devices is 100 Mbps or CPU/2 (the slower of the two). Care must be taken to ensure that the AC timings

specified in this data sheet are met. The maximum bit rate for McBSP-to-McBSP communications is 100 MHz; therefore, the minimum CLKR/X

clock cycle is either twice the CPU cycle time (2P), or 10 ns (100 MHz), whichever value is larger. For example, when running parts at 200 MHz

(P = 5 ns), use 10 ns as the minimum CLKR/X clock cycle (by setting the appropriate CLKGDV ratio or external clock source). When running

parts at 100 MHz (P = 10 ns), use 2P = 20 ns (50 MHz) as the minimum CLKR/X clock cycle. The maximum bit rate for McBSP-to-McBSP

communications applies when the serial port is a master of the clock and frame syncs (with CLKR connected to CLKX, FSR connected to FSX,

CLKXM = FSXM = 1, and CLKRM = FSRM = 0) in data delay 1 or 2 mode (R/XDATDLY = 01b or 10b) and the other device the McBSP

  communicates to is a slave.
# C = H or L

S = sample rate generator input clock = P if CLKSM = 1 (P = 1/CPU clock frequency)

    = sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)

H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even

                               = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even

                               = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the 100-MHz limit.

74                              POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                           TMS320C6204
                                      FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                        SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

                     CLKS    1
                                              2
                     CLKR
                FSR (int)                3
                FSR (ext)                           3

                         DR     4
                     CLKX                             4
                 FSX (int)
                FSX (ext)          5
FSX (XDATDLY=00b)                                            6

                         DX                 7                   Bit(n-1)  8           (n-3)
                                                                               (n-2)
                                     2
                                3

                                          3

                             9

                                       11
                             10

                                               12               14        13          (n-3)
                             Bit 0                              13          (n-2)

                                                                Bit(n-1)

                                Figure 48. McBSP Timings

                                 POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443            75
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SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                     MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

timing requirements for FSR when GSYNC = 1 (see Figure 49)

NO.                                                                                                          -200  UNIT
                                                                                                         MIN MAX
    1  tsu(FRH-CKSH)  Setup time, FSR high before CLKS high                                                         ns
                      Hold time, FSR high after CLKS high                                                   4       ns
    2  th(CKSH-FRH)                                                                                         4

                                      CLKS                                       1
                                                                                                      2
                            FSR external
       CLKR/X (no need to resync)           Figure 49. FSR Timing When GSYNC = 1

             CLKR/X (needs resync)

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                                                                                                 TMS320C6204
                                                             FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                                           SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                   MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

timing requirements for McBSP as SPI master or slave: CLKSTP = 10b, CLKXP = 0 (see Figure 50)

                                                                                                     -200

NO.                                                                                    MASTER              SLAVE  UNIT

                                                                                       MIN MAX MIN MAX             ns
                                                                                                                   ns
4    tsu(DRV-CKXL)    Setup time, DR valid before CLKX low                                  12       2 -- 3P
                                                                                                     6 + 6P
5    th(CKXL-DRV)     Hold time, DR valid after CLKX low                                    4

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = 1.

switching characteristics over recommended operating conditions for McBSP as SPI master or
slave: CLKSTP = 10b, CLKXP = 0 (see Figure 50)

                                                                                                     -200

NO.                                      PARAMETER                                     MASTER             SLAVE  UNIT

                      Hold time, FSX low after CLKX low                               MIN MAX MIN MAX             ns
                      Delay time, FSX low to CLKX high#                                                            ns
1    th(CKXL-FXL)     Delay time, CLKX high to DX valid                                T -- 3 T + 5                ns
                      Disable time, DX high impedance following last data bit from
2    td(FXL-CKXH)     CLKX low                                                         L -- 4 L + 5

3    td(CKXH-DXV)                                                                      --4      5 3P + 3 5P + 17

6    tdis(CKXL-DXHZ)                                                                   L -- 2 L + 3               ns

7    tdis(FXH-DXHZ)   Disable time, DX high impedance following last data bit from                   P + 3 3P + 17 ns
                      FSX high

8    td(FXL-DXV)      Delay time, FSX low to DX valid                                                2P + 2 4P + 17 ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = 1.
S = sample rate generator input clock = P if CLKSM = 1 (P = 1/CPU clock frequency)

= sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)

T = CLKX period = (1 + CLKGDV) * S

H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even

                      = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even

                      = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

  CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the 100-MHz limit.
FSRP = FSXP = 1. As a SPI master, FSX is inverted to provide active-low slave-enable output. As a slave, the active-low signal input on FSX

and FSR is inverted before being used internally.

CLKXM = FSXM = 1, CLKRM = FSRM = 0 for master McBSP

  CLKXM = CLKRM = FSXM = FSRM = 0 for slave McBSP
# FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master clock

(CLKX).

                                     POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                   77
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                     MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

    CLKX                   1     2
      FSX
        DX                    7  8      Bit(n-1)  3                                 (n-3)  (n-4)
                              6      4  Bit(n-1)    (n-2)
            Bit 0
                                                  5
    DR      Bit 0                                     (n-2)                         (n-3)  (n-4)

            Figure 50. McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 0

78                               POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                                                                                                                           SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                   MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

timing requirements for McBSP as SPI master or slave: CLKSTP = 11b, CLKXP = 0 (see Figure 51)

                                                                                                     -200

NO.                                                                                    MASTER              SLAVE    UNIT

                                                                                       MIN MAX MIN MAX               ns
                                                                                                                     ns
4    tsu(DRV-CKXH)    Setup time, DR valid before CLKX high                                 12             2 -- 3P
                                                                                                           5 + 6P
5    th(CKXH-DRV)     Hold time, DR valid after CLKX high                                   4

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = 1.

switching characteristics over recommended operating conditions for McBSP as SPI master or
slave: CLKSTP = 11b, CLKXP = 0 (see Figure 51)

                                                                                                     -200

NO.                                      PARAMETER                                     MASTER             SLAVE    UNIT

                      Hold time, FSX low after CLKX low                               MIN MAX MIN MAX               ns
                      Delay time, FSX low to CLKX high#                                                              ns
1    th(CKXL-FXL)     Delay time, CLKX low to DX valid                                 L -- 2 L + 3                  ns
                      Disable time, DX high impedance following last data bit from
2    td(FXL-CKXH)     CLKX low                                                         T -- 2 T + 3

3    td(CKXL-DXV)                                                                      --2      4 3P + 4 5P + 17

6    tdis(CKXL-DXHZ)                                                                   --2      4 3P + 3 5P + 17 ns

7    td(FXL-DXV)      Delay time, FSX low to DX valid                                  H -- 2 H + 4 2P + 2 4P + 17 ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = 1.
S = sample rate generator input clock = P if CLKSM = 1 (P = 1/CPU clock frequency)

= sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)

T = CLKX period = (1 + CLKGDV) * S

H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even

                      = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even

                      = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

  CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the 100-MHz limit.
FSRP = FSXP = 1. As a SPI master, FSX is inverted to provide active-low slave-enable output. As a slave, the active-low signal input on FSX

and FSR is inverted before being used internally.

CLKXM = FSXM = 1, CLKRM = FSRM = 0 for master McBSP

  CLKXM = CLKRM = FSXM = FSRM = 0 for slave McBSP
# FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master clock

(CLKX).

                                     POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                     79
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                     MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

    CLKX    1      2
      FSX
        DX      6  7            3
       DR   Bit 0
                      Bit(n-1)     (n-2)                              (n-3)  (n-4)
            Bit 0
                   4            5

                      Bit(n-1)     (n-2)                              (n-3)  (n-4)

            Figure 51. McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 0

80                  POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                                 TMS320C6204
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                                                                                                                           SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                   MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

timing requirements for McBSP as SPI master or slave: CLKSTP = 10b, CLKXP = 1 (see Figure 52)

                                                                                                     -200

NO.                                                                                    MASTER              SLAVE  UNIT

                                                                                       MIN MAX MIN MAX             ns
                                                                                                                   ns
4    tsu(DRV-CKXH)    Setup time, DR valid before CLKX high                                 12       2 -- 3P
                                                                                                     5 + 6P
5    th(CKXH-DRV)     Hold time, DR valid after CLKX high                                   4

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = 1.

switching characteristics over recommended operating conditions for McBSP as SPI master or
slave: CLKSTP = 10b, CLKXP = 1 (see Figure 52)

                                                                                                     -200

NO.                                    PARAMETER                                       MASTER             SLAVE  UNIT

                      Hold time, FSX low after CLKX high                              MIN MAX MIN MAX             ns
                      Delay time, FSX low to CLKX low#                                                             ns
1    th(CKXH-FXL)     Delay time, CLKX low to DX valid                                 T -- 2 T + 3                ns
                      Disable time, DX high impedance following last data bit from
2    td(FXL-CKXL)     CLKX high                                                        H -- 2 H + 3

3    td(CKXL-DXV)                                                                      --2      4 3P + 4 5P + 17

6    tdis(CKXH-DXHZ)                                                                   H -- 2 H + 3               ns

7    tdis(FXH-DXHZ)   Disable time, DX high impedance following last data bit from                   P + 3 3P + 17 ns
                      FSX high

8    td(FXL-DXV)      Delay time, FSX low to DX valid                                                2P + 2 4P + 17 ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = 1.
S = sample rate generator input clock = P if CLKSM = 1 (P = 1/CPU clock frequency)

= sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)

T = CLKX period = (1 + CLKGDV) * S

H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even

                      = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even

                      = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

  CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the 100-MHz limit.
FSRP = FSXP = 1. As a SPI master, FSX is inverted to provide active-low slave-enable output. As a slave, the active-low signal input on FSX

and FSR is inverted before being used internally.

CLKXM = FSXM = 1, CLKRM = FSRM = 0 for master McBSP

  CLKXM = CLKRM = FSXM = FSRM = 0 for slave McBSP
# FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master clock

(CLKX).

                                     POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                   81
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SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                     MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

    CLKX    1                             2
      FSX
                                       7  8       Bit(n-1)  3                                (n-3)   (n-4)
        DX  6                                  4  Bit(n-1)    (n-2)                           (n-3)    (n-4)
       DR
                  Bit 0                                      5
                                                                (n-2)
               Bit 0

            Figure 52. McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 1

82                                        POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
                                                                                                 TMS320C6204
                                                             FIXED-POINT DIGITAL SIGNAL PROCESSOR

                                                                                                                           SPRS152C -- OCTOBER 2000 -- REVISED MARCH 2004

                   MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

timing requirements for McBSP as SPI master or slave: CLKSTP = 11b, CLKXP = 1 (see Figure 53)

                                                                                                     -200

NO.                                                                                    MASTER              SLAVE  UNIT

                                                                                       MIN MAX MIN MAX             ns
                                                                                                                   ns
4    tsu(DRV-CKXL)    Setup time, DR valid before CLKX low                                  12       2 -- 3P
                                                                                                     5 + 6P
5    th(CKXL-DRV)     Hold time, DR valid after CLKX low                                    4

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = 1.

switching characteristics over recommended operating conditions for McBSP as SPI master or
slave: CLKSTP = 11b, CLKXP = 1 (see Figure 53)

                                                                                                     -200

NO.                                    PARAMETER                                       MASTER             SLAVE  UNIT

                      Hold time, FSX low after CLKX high                              MIN MAX MIN MAX             ns
                      Delay time, FSX low to CLKX low#                                                             ns
1    th(CKXH-FXL)     Delay time, CLKX high to DX valid                                H -- 2 H + 3                ns
                      Disable time, DX high impedance following last data bit from
2    td(FXL-CKXL)     CLKX high                                                        T -- 2 T + 1

3    td(CKXH-DXV)                                                                      --2      4 3P + 4 5P + 17

6    tdis(CKXH-DXHZ)                                                                   --2      4 3P + 3 5P + 17 ns

7    td(FXL-DXV)      Delay time, FSX low to DX valid                                  L -- 2 L + 4 2P + 2 4P + 17 ns

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.
For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = 1.
S = sample rate generator input clock = P if CLKSM = 1 (P = 1/CPU clock frequency)

= sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)

T = CLKX period = (1 + CLKGDV) * S

H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even

                      = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even

                      = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero

  CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the 100-MHz limit.
FSRP = FSXP = 1. As a SPI master, FSX is inverted to provide active-low slave-enable output. As a slave, the active-low signal input on FSX

and FSR is inverted before being used internally.

CLKXM = FSXM = 1, CLKRM = FSRM = 0 for master McBSP

  CLKXM = CLKRM = FSXM = FSRM = 0 for slave McBSP
# FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master clock

(CLKX).

                                     POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                   83
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                     MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED)

    CLKX

                                             1  2
    FSX

                 6                              7                    3
                                                           Bit(n-1)    (n-2)
    DX    Bit 0                                                                                    (n-3)  (n-4)
                                                  4                    5
    DR    Bit 0                                                          (n-2)                     (n-3)  (n-4)
                                                           Bit(n-1)

          Figure 53. McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1

84                                              POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                DMAC, TIMER, POWER-DOWN TIMING

switching characteristics over recommended operating conditions for DMAC outputs
(see Figure 54)

NO.                                        PARAMETER                                               -200  UNIT
                                                                                               MIN MAX    ns
1    tw(DMACH)  Pulse duration, DMAC high                                                     2P--3

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

                                                                                           1
     DMAC[3:0]

                                           Figure 54. DMAC Timing

timing requirements for timer inputs (see Figure 55)

NO.                                                                                               -200   UNIT
                                                                                              MIN MAX
1    tw(TINPH)  Pulse duration, TINP high                                                                 ns
                                                                                               2P         ns
2    tw(TINPL)  Pulse duration, TINP low                                                       2P

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

switching characteristics over recommended operating conditions for timer outputs
(see Figure 55)

NO.                                        PARAMETER                                               -200  UNIT
                                                                                               MIN MAX
3    tw(TOUTH)  Pulse duration, TOUT high                                                     2P--3       ns
                                                                                              2P--3       ns
4    tw(TOUTL)  Pulse duration, TOUT low

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

      TINPx                           2
     TOUTx      1

                                                                                    4
                                                       3

                                           Figure 55. Timer Timing

                POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                              85
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                               DMAC, TIMER, POWER-DOWN TIMING (CONTINUED)

switching characteristics over recommended operating conditions for power-down outputs
(see Figure 56)

NO.                                      PARAMETER                                               -200  UNIT
                                                                                             MIN MAX    ns
    1  tw(PDH)  Pulse duration, PD high
                                                                                              2P

P = 1/CPU clock frequency in ns. For example, when running parts at 200 MHz, use P = 5 ns.

                                                                                         1
       PD

                                         Figure 56. Power-Down Timing

86               POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443
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                        JTAG TEST-PORT TIMING

timing requirements for JTAG test port (see Figure 57)

NO.                                                                            -200                                                UNIT
                                                                           MIN MAX
1    tc(TCK)            Cycle time, TCK                                                                                             ns
                        Setup time, TDI/TMS/TRST valid before TCK high       35                                                     ns
3    tsu(TDIV-TCKH)     Hold time, TDI/TMS/TRST valid after TCK high         11                                                     ns
                                                                              9
4    th(TCKH-TDIV)

switching characteristics over recommended operating conditions for JTAG test port
(see Figure 57)

NO.                                                       PARAMETER        -200                                                    UNIT
                        Delay time, TCK low to TDO valid                                                                            ns
                                                                           MIN MAX

2    td(TCKL-TDOV)                                                         --4.5                                               12

                   TCK         1                                                                                            2
                   TDO  2                                                                          4
     TDI/TMS/TRST                                                       3

                        Figure 57. JTAG Test-Port Timing

                         POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                                                                87
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                                                  REVISION HISTORY

This data sheet revision history highlights the technical changes made to the SPR152B device-specific data
sheet to make it an SPRS152C revision.

Scope: Applicable updates to the C62x device family, specifically relating to the C6204 device, have been incor-
porated.

    PAGE(S)                                       ADDITIONS/CHANGES/DELETIONS
       NO.

    All      Updated the title for literature number SPRU190 to:

             TMS320C6000 DSP Peripherals Overview Reference Guide

    10       memory map summary:

             Changed the document reference in the last sentence of the paragraph.

    11       peripheral register descriptions:

             Updated the information regarding the document reference.

    16       DMA synchronization events:

             Updated the information regarding the document reference.

    17       Table 13, C6202/02B DSP Interrupts:

             Changed the document reference in the second footnote to:

             TMS320C6000 DSP Interrupt Selector Reference Guide (literature number SPRU646)

    36       Added the power-down mode logic section and accompanying information.

    43       switching characteristics over recommended operating conditions for CLKOUT2 table:

             Removed NO. 1 (parameter tc(CKO2) ) from the table.

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                                           THERMAL/MECHANICAL DATA

    The mechanical package diagrams that follow the tables reflect the most current released mechanical data
    available for the designated devices.

thermal resistance characteristics (GHK-288 S-PBGA package)

NO                                                                               C/W  Air Flow (m/s)
                                                                                  9.5          N/A
1   RJC Junction-to-case                                                         26.5         0.00
                                                                                 23.9         0.50
2   RJA Junction-to-free air                                                     22.6         1.00
                                                                                 21.3         2.00
3   RJA Junction-to-free air

4   RJA Junction-to-free air

5   RJA Junction-to-free air

m/s = meters per second

thermal resistance characteristics (GLW-340 S-PBGA package)                      C/W  Air Flow (m/s)
                                                                                 11.7          N/A
   NO                                                                            14.2         0.00
    1 RJC Junction-to-case                                                       12.3         0.50
    2 RJA Junction-to-free air                                                   10.9         1.00
    3 RJA Junction-to-free air                                                    9.3         2.00
    4 RJA Junction-to-free air
    5 RJA Junction-to-free air
m/s = meters per second

                               POST OFFICE BOX 1443 HOUSTON, TEXAS 77251--1443                        89
                                                                                              PACKAGE OPTION ADDENDUM

www.ti.com                                                                                                                                                                             5-Jun-2013

PACKAGING INFORMATION

   Orderable Device  Status Package Type Package Pins Package  Eco Plan     Lead/Ball Finish MSL Peak Temp Op Temp (C)                                           Device Marking                       Samples
TMS320C6204GHK200
                     (1)                Drawing  Qty                 (2)             (3)                                                                                        (4/5)

                     ACTIVE  BGA        GHK 288 90                TBD       SNPB     Level-3-220C-168 HR                                                  320C6204GHK
                                                                                                                                                          200
                             MICROSTAR                                                                                                                    TMS

TMS320C6204GHK200E OBSOLETE BGA         GHK 288                TBD          Call TI            Call TI                                                    C6204GHK200
                                                               TBD          SNPB     Level-3-220C-168 HR -40 to 105                                       A
                             MICROSTAR                                                                                                                    TMS320
                                                                                                                                                          C6204GLW200
TMS320C6204GHKA200   ACTIVE  BGA        GHK 288 90                                                                                                        TMS320
                                                                                                                                                          320C6204ZHK
                             MICROSTAR                                                                                                                    200
                                                                                                                                                          TMS
TMS320C6204GLW200    ACTIVE  BGA        GLW 340                TBD          SNPB     Level-4-220C-72 HR                                                   C6204ZHK200
                                                                                                                                                          A
TMS320C6204ZHK200    ACTIVE  BGA        ZHK 288  1             Green (RoHS SNAGCU Level-3-260C-168 HR                                                     TMS320

                             MICROSTAR                         & no Sb/Br)

TMS320C6204ZHKA200   ACTIVE  BGA        ZHK 288 90 Green (RoHS SNAGCU Level-3-260C-168 HR

                             MICROSTAR                         & no Sb/Br)

TMX320C6204GHK       OBSOLETE BGA       GHK 288                TBD          Call TI  Call TI              0 to 0
TMX320C6204GLW                                                 TBD          Call TI  Call TI              0 to 0
                             MICROSTAR

                     OBSOLETE BGA       GLW 340

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check http://www.ti.com/productcontent for the latest availability
information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that
lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between
the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight
in homogeneous material)

                                                               Addendum-Page 1
                             PACKAGE OPTION ADDENDUM

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(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.

(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

            Addendum-Page 2
                                               IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, enhancements, improvements and other
changes to its semiconductor products and services per JESD46, latest issue, and to discontinue any product or service per JESD48, latest
issue. Buyers should obtain the latest relevant information before placing orders and should verify that such information is current and
complete. All semiconductor products (also referred to herein as "components") are sold subject to TI's terms and conditions of sale
supplied at the time of order acknowledgment.

TI warrants performance of its components to the specifications applicable at the time of sale, in accordance with the warranty in TI's terms
and conditions of sale of semiconductor products. Testing and other quality control techniques are used to the extent TI deems necessary
to support this warranty. Except where mandated by applicable law, testing of all parameters of each component is not necessarily
performed.

TI assumes no liability for applications assistance or the design of Buyers' products. Buyers are responsible for their products and
applications using TI components. To minimize the risks associated with Buyers' products and applications, Buyers should provide
adequate design and operating safeguards.

TI does not warrant or represent that any license, either express or implied, is granted under any patent right, copyright, mask work right, or
other intellectual property right relating to any combination, machine, or process in which TI components or services are used. Information
published by TI regarding third-party products or services does not constitute a license to use such products or services or a warranty or
endorsement thereof. Use of such information may require a license from a third party under the patents or other intellectual property of the
third party, or a license from TI under the patents or other intellectual property of TI.

Reproduction of significant portions of TI information in TI data books or data sheets is permissible only if reproduction is without alteration
and is accompanied by all associated warranties, conditions, limitations, and notices. TI is not responsible or liable for such altered
documentation. Information of third parties may be subject to additional restrictions.

Resale of TI components or services with statements different from or beyond the parameters stated by TI for that component or service
voids all express and any implied warranties for the associated TI component or service and is an unfair and deceptive business practice.
TI is not responsible or liable for any such statements.

Buyer acknowledges and agrees that it is solely responsible for compliance with all legal, regulatory and safety-related requirements
concerning its products, and any use of TI components in its applications, notwithstanding any applications-related information or support
that may be provided by TI. Buyer represents and agrees that it has all the necessary expertise to create and implement safeguards which
anticipate dangerous consequences of failures, monitor failures and their consequences, lessen the likelihood of failures that might cause
harm and take appropriate remedial actions. Buyer will fully indemnify TI and its representatives against any damages arising out of the use
of any TI components in safety-critical applications.

In some cases, TI components may be promoted specifically to facilitate safety-related applications. With such components, TI's goal is to
help enable customers to design and create their own end-product solutions that meet applicable functional safety standards and
requirements. Nonetheless, such components are subject to these terms.

No TI components are authorized for use in FDA Class III (or similar life-critical medical equipment) unless authorized officers of the parties
have executed a special agreement specifically governing such use.

Only those TI components which TI has specifically designated as military grade or "enhanced plastic" are designed and intended for use in
military/aerospace applications or environments. Buyer acknowledges and agrees that any military or aerospace use of TI components
which have not been so designated is solely at the Buyer's risk, and that Buyer is solely responsible for compliance with all legal and
regulatory requirements in connection with such use.

TI has specifically designated certain components as meeting ISO/TS16949 requirements, mainly for automotive use. In any case of use of
non-designated products, TI will not be responsible for any failure to meet ISO/TS16949.

Products                                       Applications

Audio                  www.ti.com/audio        Automotive and Transportation www.ti.com/automotive

Amplifiers             amplifier.ti.com        Communications and Telecom www.ti.com/communications

Data Converters        dataconverter.ti.com    Computers and Peripherals  www.ti.com/computers

DLP Products          www.dlp.com             Consumer Electronics       www.ti.com/consumer-apps

DSP                    dsp.ti.com              Energy and Lighting        www.ti.com/energy

Clocks and Timers      www.ti.com/clocks       Industrial                 www.ti.com/industrial

Interface              interface.ti.com        Medical                    www.ti.com/medical

Logic                  logic.ti.com            Security                   www.ti.com/security

Power Mgmt             power.ti.com            Space, Avionics and Defense www.ti.com/space-avionics-defense

Microcontrollers       microcontroller.ti.com  Video and Imaging          www.ti.com/video

RFID                   www.ti-rfid.com

OMAP Applications Processors www.ti.com/omap   TI E2E Community           e2e.ti.com

Wireless Connectivity  www.ti.com/wirelessconnectivity

                       Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
                                            Copyright 2013, Texas Instruments Incorporated
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             www.EEworld.com.cn

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