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THC63LVDM87

器件型号:THC63LVDM87
厂商名称:THine Electronics, Inc.
厂商官网:https://www.thine.co.jp/
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器件描述

LOW POWER / SMALL PACKAGE / 24Bit COLOR LVDS TRANSMITTER

THC63LVDM87器件文档内容

THC63LVDM87_Rev.1.00_E

                   THC63LVDM87

  LOW POWER / SMALL PACKAGE / 24Bit COLOR LVDS TRANSMITTER

General Description                                                               Features

The THC63LVDM87 transmitter is designed to support                                 Low power 1.8V CMOS design
pixel data transmission between Host and Flat Panel                               5mm x 5mm/49pin/0.65mm pitch VFBGA Package
Display up to 1080p/WUXGA resolutions.
The THC63LVDM87 converts 28bits of CMOS/TTL                                           applicable to non-HDI PCB
data into LVDS(Low Voltage Differential Signaling)
data stream. The transmitter can be programmed for ris-                            Wide dot clock range, 8-160MHz suited for
ing edge or falling edge clocks through a dedicated pin.
At a transmit clock frequency of 160MHz, 24bits of                                    TV Signal: NTSC(12.27MHz) - 1080p(148.5MHz)
RGB data and 4bits of timing and control data                                         PC Signal: QVGA(8MHz) - WUXGA(154MHz)
(HSYNC, VSYNC, DE, CONT1) are transmitted at an
effective rate of 1120Mbps per LVDS channel.                                       Supports 1.8V single power supply
                                                                                  1.8V/2.5V/3.3V CMOS inputs are supported by

                                                                                      setting IOVCC=1.8V/2.5V/3.3V

                                                                                  LVDS swing is reducible by RS-pin to reduce EMI

                                                                                      and power consumption

                                                                                  PLL requires no external components
                                                                                  Supports spread spectrum clock generator
                                                                                  On chip jitter filtering
                                                                                  Power down mode
                                                                                  Input clock triggering edge is selectable by R/F-pin

Block Diagram

                      TTL/CMOS            THC63LVDM87     TTL PARALLEL TO SERIAL          LVDS
                           Inputs             PLL                                       Outputs
                                       7
                                                                                          TA +/-
                         TA0-6
                                       7                                                  TB +/-

                         TB0-6                                                            TC +/-
                        TC0-6 7
                        TD0-6 7                                                           TD +/-

               TRANSMITTER                                                              (56-1120Mbit/On Each
                     CLKIN                                                                  LVDS Channel)

                (8 to 160MHz)                                                             TCLK +/-
                            R/F                                                          CLOCK
                                                                                          (LVDS)
                        /PDWN                                                           8-160MHz
                             RS

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Pin Out

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Pin Description

Pin Name               Pin #                Type                         Description
TA+, TA-             B7, B6            LVDS OUT  LVDS Data Out.
TB+, TB-             C7, C6            LVDS OUT
TC+, TC-             D7, D6            LVDS OUT
TD+, TD-             F7, F6            LVDS OUT
  TCLK+,              E7, E6
   TCLK-   A7,A6,A5,A4,A3,A2,A1         LVDS OUT LVDS Clock Out.
TA0 ~ TA6  C2,D2,E2,F2,B1,C1,D1
TB0 ~ TB6  E1,F1,G1,G2,G3,G4,G5         IN
TC0 ~ TC6   B5,B4,B3,B2,F3,F4,F5
TD0 ~ TD6                               IN
                         G7                          Pixel Data Inputs.
  /PDWN
                         C5             IN
     RS
                                        IN

                                                  H: Normal operation,

                                        IN        L: Power down

                                                  (All outputs are Hi-Z and all circuits are stand-

                                                  by mode with minimum current(ITCCS))

                                                  LVDS swing mode select.

                                                      RS LVDS Swing(VOD, see Fig4)

                                        IN            H                  350mV

                                                      L                  200mV

     R/F                    E5             IN     Input Clock Triggering Edge Select.
                                                  H: Rising edge, L: Falling edge
   CLKIN                    G6             IN     Clock input.
  IO VCC                    D4          Power     Power Supply Pin for IO Inputs.
                            C4          Power     Power Supply Pin for digital circuitry.
    VCC                     D5          Power     Power Supply Pin for LVDS Outputs.
LVDS VCC                    E4          Power     Power Supply Pin for PLL circuitry.
PLL VCC                C3,D3,E3        Ground    Ground Pins for Common.

    GND

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Absolute Maximum Ratings                             -0.3V ~ +4.0V
                                                     -0.3V ~ +2.1V
    Supply Voltage (IO VCC)                          -0.3V ~ (IO VCC + 0.3V)
    Supply Voltage (VCC, PLL VCC, LVDS VCC)          -0.3V ~ (LVDS VCC + 0.3V)
    CMOS/TTL Input Voltage                           -50mA ~ 50mA
    LVDS Transmitter Output Voltage                  +125 C
    LVDS Total Output Current                        -55C ~ +125C
    Junction Temperature (Tj)                        +260 C / 10sec.
    Storage Temperature Range                        1.3W
    Reflow Peak Temperature / Time
    Maximum Power Dissipation @+25 C

Recommended Operating Conditions

                        Parameter                          Min.      Typ        Max Units
                                                           1.62  1.8/2.5/3.3    3.6 V
                        Supply Voltage (IOVCC)             1.62                 1.98 V
                                                           -40        1.8        85 C
Supply Voltage (PLLVCC / LVDSVCC / VCC)                                         160 MHz
                                                             8                  160 MHz
Operating Ambient Temperature (Ta)                           8

Clock Frequency                              Input
                                        LVDS Output

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Electrical Characteristics

CMOS/TTL DC Specifications

                                        Over recommended operating supply and temperature ranges unless otherwise specified.

Symbol   Parameter                      Conditions            Min.           Typ.  Max.  Units
VIH18
  VIL18  High Level Input Voltage       IOVCC=1.62~1.98V      0.65 IOVCC           IOVCC+0.3 V
VIH25                                                                             0.35 IOVCC V
  VIL25  Low Level Input Voltage                                    -0.3
VIH33
  VIL33  High Level Input Voltage                                       1.7        IOVCC+0.3 V
  IINC                                        IOVCC=2.3~2.7V
                                                                    -0.3                 0.7 V
         Low Level Input Voltage

         High Level Input Voltage                                       2.0        IOVCC+0.3 V
                                              IOVCC=3.0~3.6V
                                                                    -0.3                 0.8 V
         Low Level Input Voltage

         Input Current                  VIN=GND~IOVCC                   -10              10 A

LVDS Transmitter DC Specifications

                                                                  Over recommended operating supply and temperature ranges unless otherwise specified.

Symbol               Parameter                     Conditions           Min.       Typ. Max. Units
  VOD                                                    Normal swing     250        350 450 mV
         Differential Output Voltage                     RS=H             140
VOD                                                                                 200 300 mV
  VOC    Change in VOD between          RL=100                          1.125                     35 mV
         complementary output states                     Reduced swing
         Common Mode Voltage                             RS=L                       1.25 1.375 V

                                        RL=100

VOC      Change in VOC between                                                      35 mV
         complementary output states                                               100 mA

IOS Output Short Circuit Current VOUT=GND, RL=100                                   20 A

IOZ      Output TRI-STATE Current       /PDWN=L,                             -20

                                        VOUT=GND~LVDSVCC

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Supply Current

                        Over recommended operating supply and temperature ranges unless otherwise specified.

Symbol Parameter                        Condition(*)               Typ. Max. Units
                                                                    25 33 mA
                                        RS=H            f=37MHz     30 46 mA
                                                                    44 79 mA
ITCCW  Transmitter      RL=100          Normal swing    f=71MHz     19 27 mA
       Supply           CL=5pF          mode            f=160MHz    24 40 mA
                                                                    38 73 mA
       Current                          RS=L            f=37MHz
                                                                       1 50 A
                                        Reduced swing f=71MHz

                                        mode            f=160MHz

ITCCS  Transmitter      /PDWN = L, All Inputs = L or H
       Power Down
       Supply Current

(a) All Typ. values are at Vcc=1.8V, Ta=25 C . The 16 Grayscale Pattern (Fig1) inputs test for a typical display pattern.

(b) All Max. values are at Vcc=1.98V, Ta=85 C . LVDS Output Full Toggle Pattern (Fig2) produces maximum switching
frequency for all the LVDS outputs.

                                        Fig1 16 Grayscale Pattern

TCLK+

Tx+
x= A, B, C, D

                        Fig2 LVDS Output Full Toggle Pattern

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Switching Characteristics

                                        Over recommended operating supply and temperature ranges unless otherwise specified.

Symbol                     Parameter            Min.                Typ.         Max.           Units
  tTCP  CLK IN Period                           6.25                  T           125             ns
  tTCH  CLK IN High Time                       0.35T                             0.65T            ns
  tTCL  CLK IN Low Time                        0.35T                0.5T         0.65T            ns
  tTCD  CLK IN to TCLK+/- Delay (Fig4)         5T+3.1               0.5T         5T+8             ns
   tTS  TTL Data Setup to CLK IN                 0.8                                              ns
   tTH  TTL Data Hold from CLK IN                0.8                0.6           1.5             ns
  tLVT  LVDS Transition Time                                        0.0          +0.15            ns
tTOP1  Output Data Position0 (T=6.25ns~15ns)   -0.15                                             ns

tTOP0 Output Data Position1 (T=6.25ns~15ns)       T--- 0.15       T---         T--- + 0.15    ns
                                                  7                 7            7

tTOP6 Output Data Position2 (T=6.25ns~15ns)    2T--- 0.15         2 T---       2T--- + 0.15   ns
                                                 7                            7  7

tTOP5 Output Data Position3 (T=6.25ns~15ns)    3  T---       0.15  3 T---       3T--- + 0.15   ns
                                                  7                           7  7

tTOP4 Output Data Position4 (T=6.25ns~15ns)    4  T---       0.15  4 T---       4T--- + 0.15   ns
                                                  7                           7  7

tTOP3 Output Data Position5 (T=6.25ns~15ns)    5T--- 0.15         5 T---       5T--- + 0.15   ns
                                                 7                            7  7

tTOP2   Output Data Position6 (T=6.25ns~15ns)  6T--- 0.15         6 T---       6T--- + 0.15   ns
tTPLL   Phase Lock Loop Set                      7                            7  7

                                                                                 10.0           ms

AC Timing Diagrams

LVDS Output                                       80%                                  80%
                                               20%                                         20%
               Vdiff=(TA+)-(TA-)
                                                        tLVT                     tLVT
        TA+                             Vdiff

                        5pF 100

        TA-

        LVDS Output Load

                                  Fig3. LVDS Output Load and Transition Time

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THC63LVDM87_Rev.1.00_E                  tTCP

AC Timing Diagrams          tTCH                                          R/F=H
                                                                          R/F=L
TTL Inputs                 IOVCC/2                         IOVCC/2               IOVCC
                                                                                  GND
            CLK IN IOVCC/2     tTS                                                IOVCC
                                                                                  GND
                                              tTCL
                                                 tTH                              VOC

Tx0-Tx6 IOVCC/2                               IOVCC/2

                                              tTCD

TCLK+                                                                VOD
TCLK-

                            Fig4. CLKIN Period, High/Low Time, Setup/Hold Timing

Copyright2012 THine Electronics, Inc.                8/12                       THine Electronics, Inc.
THC63LVDM87_Rev.1.00_E

AC Timing Diagrams

  LVDS Output

                        Vdiff = 0V                                                      Vdiff = 0V

TCLK+/-                                  TA6 TA5 TA4 TA3 TA2 TA1 TA0
(Differential)                           TB6 TB5 TB4 TB3 TB2 TB1 TB0
                                         TC6 TC5 TC4 TC3 TC2 TC1 TC0
TA+/-                                    TD6 TD5 TD4 TD3 TD2 TD1 TD0

TB+/-

TC+/-

TD+/-

       Previous Cycle                                                                               Next Cycle

               tTOP1
                      tTOP0
                      tTOP6
                      tTOP5
                      tTOP4
                      tTOP3
                      tTOP2

                                         Fig5. LVDS Output Data Position

Phase Lock Loop Set Time

/PDWN                               VIH

CLKIN                                    tTPLL
                                                                 Vdiff = 0V

TCLK+/-

Copyright2012 THine Electronics, Inc.   Fig6. PLL Lock Time                 THine Electronics, Inc.
                                                  9/12
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Note

1)Cable Connection and Disconnection

  Don't connect and disconnect the LVDS cable, when the power is supplied to the system.

2)GND Connection

Connect the each GND of the PCB which THC63LVDM87 and LVDS-Rx on it. It is better for EMI reduction to place
GND cable as close to LVDS cable as possible.

3)Multi Drop Connection

  Multi drop connection is not recommended.

4)Asynchronous use

  Asynchronous use such as following systems are not recommended.

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Package
        VFBGA

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   which require very high reliability (including medical equipment directly concerning people's
   life, aerospace equipment, or nuclear control equipment). Also, when using this product for the
   equipment concerned with the control and safety of the transportation means, the traffic signal
   equipment, or various Types of safety equipment, please do it after applying appropriate
   measures to the product.

6. Despite our utmost efforts to improve the quality and reliability of the product, faults will occur
   with a certain small probability, which is inevitable to a semi-conductor product. Therefore, you
   are encouraged to have sufficiently redundant or error preventive design applied to the use of the
   product so as not to have our product cause any social or public damage.

7. Please note that this product is not designed to be radiation-proof.

8. Customers are asked, if required, to judge by themselves if this product falls under the category
   of strategic goods under the Foreign Exchange and Foreign Trade Control Law.

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