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THC63LVD104C

器件型号:THC63LVD104C
厂商名称:THine Electronics, Inc.
厂商官网:https://www.thine.co.jp/
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器件描述

112MHz 30Bits COLOR LVDS Receiver

THC63LVD104C器件文档内容

THC63LVD104C_Rev.2.1_E

                           THC63LVD104C

                        112MHz 30Bits COLOR LVDS Receiver

General Description                                                        Features

The THC63LVD104C receiver is designed to support                            Wide dot clock range: 8-112MHz suited for NTSC,
pixel data transmission between Host and Flat Panel
Display from NTSC up to SXGA resolutions. The                                  VGA, SVGA, XGA, and SXGA
THC63LVD104C converts the LVDS data streams back
into 35bits of CMOS/TTL data with the choice of the                         PLL requires no external components
rising edge or falling edge clock for the convenience                      50% output clock duty cycle
with a variety of LCD panel controllers.At a transmit                      TTL clock edge programmable
clock frequency of 112MHz, 30bits of RGB data and                           Power down mode
5bits of timing and control data (HSYNC,                                    Low power single 3.3V CMOS design
VSYNC,DE,CNTL1,CNTL2) are transmitted at an                                 64pin TQFP
effective rate of 784Mbps per LVDS channel.Using a                         Backward compatible with THC63LVDF64x
112MHz clock, the data throughput is 490Mbytes per
second.                                                                        (18bits) / F84x(24bits)

                                                                            Pin compatible with THC63LVD104A
                                                                            Fail-safe for Open LVDS Input

Block Diagram                                                                       CMOS/TTL OUTPUT

         LVDS INPUT                                                              7  RA6-RA0

                          RA+/-                        SERIAL TO PARALLEL        7  RB6-RB0
                          RB+/-
                          RC+/-                                                  7  RC6-RC0

                          RD+/-                                                  7  RD6-RD0
                          RE+/-
                                                                                 7  RE6-RE0
                      RCLK+/-
                                                       PLL                          CLKOUT
                       (8 to 112MHz)
                                                                           1/13     THine Electronics, Inc.
          CMOS/TTL INPUT

                         TEST
                           PD
                           OE
                           R/F

Copyright2010 THine Electronics, Inc.
THC63LVD104C_Rev.2.1_E                                                                                           THine

Pin Out

                            VCC  RA0   RA1  RA2  GND  RA3  RA4  RA5  RA6  RB0  RB1  VCC  RB2  RB3  RB4  RB5

                            48   47    46   45   44   43   42   41   40   39   38   37   36   35   34   33

RA-                     49                                                                                   32  RB6

RA+                     50                                                                                   31  CLKOUT

RB-                     51                                                                                   30  GND

RB+                     52                                                                                   29  RC0

LVCC                    53                                                                                   28  RC1

RC-                     54                                                                                   27  RC2

RC+                     55                                                                                   26  RC3

RCLK-                   56                                                                                   25  RC4

RCLK+                   57                                                                                   24  RC5

LGND                    58                                                                                   23  VCC

RD-                     59                                                                                   22  RC6

RD+                     60                                                                                   21  RD0

RE-                     61                                                                                   20  RD1

RE+                     62                                                                                   19  RD2

PGND                    63                                                                                   18  RD3

PVCC                    64                                                                                   17  RD4

                            1    2     3    4    5    6    7    8    9    10   11   12   13   14   15   16

                            GND  TEST  PD   OE   R/F  RE6  RE5  RE4  VCC  RE3  RE2  RE1  RE0  RD6  RD5  GND

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THC63LVD104C_Rev.2.1_E                                              THine

Pin Description

  Pin Name                   Pin #         Type                            Description
   RA+, RA-                   50, 49      LVDS IN
   RB+, RB-                   52, 51      LVDS IN  LVDS Data In.
   RC+, RC-                   55, 54      LVDS IN
   RD+, RD-                   60, 59      LVDS IN  LVDS Clock In.
    RE+,RE-                   62, 61      LVDS IN
RCLK+, RCLK-                  57, 56      LVDS IN  CMOS/TTL Data Outputs.
  RA6 ~ RA0         40,41,42,43,45,46,47
  RB6 ~ RB0         32,33,34,35,36,38,39    OUT    Test pin, must be "L" for normal operation.
  RC6 ~ RC0         22,24,25,26,27,28,29    OUT    H: Normal operation,
  RD6 ~ RD0         14,15,17,18,19,20,21    OUT    L: Power down (all outputs are "L")
  RE6 ~ RE0           6,7,8,10,11,12,13     OUT    H: Output enable (Normal operation).
                                            OUT    L: Output disable(all outputs are Hi-Z)
      TEST                       2                 Output Clock Triggering Edge Select.
                                              IN   H: Rising edge, L: Falling edge
    PD                  3                          Power Supply Pins for TTL outputs and digital circuitry.
                                              IN   Clock out.
    OE                  4                          Ground Pins for TTL outputs and digital circuitry.
                                              IN   Power Supply Pin for LVDS inputs.
   R/F                        5                    Ground Pin for LVDS inputs.
                                              IN   Power Supply Pin for PLL circuitry.
  VCC                   9,23,37,48                 Ground Pin for PLL circuitry.
CLKOUT                       31            Power
                                            OUT
  GND                   1,16,30,44        Ground
  LVCC                       53            Power
LGND                        58           Ground
PVCC                        64            Power
PGND                        63           Ground

PD      R/F                         Data Outputs         CLKOUT
                        OE

                                         (Rxn)

0             0         0                 Hi-Z           Hi-Z

0             0         1                 All 0          Fixed Low

0             1         0                 Hi-Z           Hi-Z

0             1         1                 All 0          Fixed Low

1             0         0                 Hi-Z           Hi-Z

1             0         1               Data Out The falling edge closer to the center of the data eye.

1             1         0                 Hi-Z           Hi-Z

1             1         1               Data Out The rising edge closer to the center of the data eye.

** Rxn
x = A,B,C,D,E
n = 0,1,2,3,4,5,6

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Absolute Maximum Ratings 1                  -0.3V ~ +4.0V
                                            -0.3V ~ (VCC + 0.3V)
    Supply Voltage (VCC=VCC=LVCC=PVCC)      -0.3V ~ (VCC + 0.3V)
    CMOS/TTL Input Voltage                  -0.3V ~ (VCC + 0.3V)
    CMOS/TTL Output Voltage                 -30mA ~ 30mA
    LVDS Receiver Input Voltage             +125 C
    Output Current                          -55 C ~ +150 C
    Junction Temperature                    +260C / 10sec.
    Storage Temperature Range               2.1W
    Reflow Peak Temperature / Time
    Maximum Power Dissipation @+25 C

Electrical Characteristics

CMOS/TTL DC Specifications

                                            VCC =LVCC=PVCC= 3.0V ~ 3.6V, Ta = -20C ~ +85C

Symbol              Parameter                   Conditions   Min. Typ.  Max.    Units
   VIH   High Level Input Voltage                               2.0       VCC     V
   VIL   Low Level Input Voltage        IOH= -4mA (data)                   0.8    V
                                        IOH= -8mA (clock)    GND
                                        IOL= 4mA (data)
VOH High Level Output Voltage           IOL= 8mA (clock)     2.4                V
                                        0V  VIN  VCC
VOL Low Level Output Voltage                                             0.4 V
IINC Input Current                                                      10 A

LVDS Receiver DC Specifications

                                            VCC =LVCC=PVCC= 3.0V ~ 3.6V, Ta = -20C ~ +85C

Symbol                 Parameter                 Conditions  Min. Typ.  Max.    Units
  VTH    Differential Input High Threshold  VIC= 1.2V         -100        100    mV
   VTL   Differential Input Low Threshold   VIC= 1.2V                            mV
                                            VIN= 2.4V / 0V
   IINL  Input Current                      VCC= 3.6V                   30 A

1. "Absolute Maximum Ratings" are those values beyond which the safety of the device can not be guaranteed. They
   are not meant to imply that the device should be operated at these limits. The tables of "Electrical Characteristics"
   specify conditions for device operation.

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Supply Current

                                                VCC =LVCC=PVCC= 3.0V ~ 3.6V, Ta = -20C ~ +85C

Symbol  Parameter                               Conditions                    Typ. Max. Units

IRCCW   Receiver Supply                 fCLKOUT = 75MHz   CL=8pF,Vcc=3.6V,    205 mA
        Current                         fCLKOUT = 90MHz   Ta= -20C ~ 85C    236 mA
        (LVDS Full Toggle)
                                        fCLKOUT = 112MHz  CL=8pF,Vcc=3.6V,    280 mA
                                                          Ta= -20C ~70 C *

IRCCS   Receiver Power Down             PD = L                                25 A
        Supply Current

*The trade-off between the output load and the ambient temperature exists so that the junction temperature does not
  exceed 125 C .

LVDS Full Toggle Pattern

        CLKOUT
                Rx0
                Rx1
                Rx2
                Rx3
                Rx4
                Rx5
                Rx6

              x=A,B,C,D,E

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Output load limitation

The output load is limited so that the junction temperature does not exceed 125C .

Output Load[pF]  25.0
                 20.0
                 15.0       Ta=70
                 10.0       Ta=85

                  5.0       28          48        68                                 88  108
                  0.0

                         8

                                        Frequency[MHz]

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Switching Characteristics

                                         VCC =LVCC=PVCC= 3.0V ~ 3.6V, Ta = -20 C ~+85 C

Symbol                  Parameter              Min.                      Typ.                  Max.                          Units

tRCP CLKOUT Period                                              8.92           T                                     125.0 ns

tRCH CLKOUT High Time                                                    T---                                                ns
                                                                         2

tRCL CLKOUT Low Time                                                     T---                                                ns
                                                                         2

tRS TTL Data Setup to CLKOUT              4--  tRCP                  1                                                      ns
                                          7

tRH    TTL Data Hold from CLKOUT         3--  tRCP                  1                                                      ns
tTLH                                      7
tTHL
        TTL Low to High Transition Time                                  1.0                                            3.0 ns
tSK
        TTL High to Low Transition Time                                  1.0                                            3.0 ns
tRIP1
tRIP0                      CLKOUT=50MHz         -1000                          0                                     1000 ps
tRIP6                                            -550
tRIP5   Receiver Skew CLKOUT=75MHz               -400                          0                                        550 ps
tRIP4                                            -250
tRIP3   Margin             CLKOUT=90MHz          - tSK                         0                                        400 ps
tRIP2
tRPLL                      CLKOUT=112MHz                                       0                                        250 ps
tRCD
tRCIP   Input Data Position0                                                   0                                     + tSK ns

        Input Data Position1              t--R----C----I--P-      tSK   -t-R----C----I-P--    t--R----C----I--P-    +  tSK  ns
                                            7                              7                     7

        Input Data Position2              2 t--R----C----I--P-    tSK   2 t--R----C----I-P--  2 t--R----C----I--P-  +  tSK  ns
                                              7                              7                     7

        Input Data Position3              3 t--R----C----I--P-    tSK   3 t--R----C----I-P--  3 t--R----C----I--P-  +  tSK  ns
                                              7                              7                     7

        Input Data Position4              4 t--R----C----I--P-    tSK   4 t--R----C----I-P--  4 t--R----C----I--P-  +  tSK  ns
                                              7                              7                     7

        Input Data Position5              5 t--R----C----I--P-    tSK   5 t--R----C----I-P--  5 t--R----C----I--P-  +  tSK  ns
                                              7                              7                     7

        Input Data Position6              6 t--R----C----I--P-    tSK   6 t--R----C----I-P--  6 t--R----C----I--P-  +  tSK  ns
                                              7                              7                     7

        Phase Lock Loop Set                                                                                          10.0 ms

        RCLK +/- to        CLKOUT=75MHz                         46.5                                                 52.5 ns
        CLKOUT Delay                                            8.92

        CLKIN Period                                                                                                 125.0 ns

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     AC Timing Diagrams                                            80%         80%
         TTL Outputs                                            20%               20%

                                    TTL Output
                                                  CL=8pF

                                TTL Output Load

                                                                   tTLH        tTHL
                                                                         tRCH
                                                          tRCP                      tRCL
                                                                   VCC/2       VCC/2
CLKOUT  VCC/2                                                           tRS               R/F = L
                                                                                  tRH     R/F = H
                                                                VCC/2             VCC/2
Rxn

    x = A,B,C,D,E
    n = 0,1,2,3,4,5,6

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    AC Timing Diagrams                                          tRPLL
       Phase Lock Loop Set Time

                                                    3.0V
               VCC
               RCLK+/-
               PD

                                                                       2.0V

CLKOUT

RCLK +/- to CLKOUT Delay                                        Note:
                                                                1)Vdiff = (RCLK+) - (RCLK-)

RCLK+          Vdiff=0V

Ry+/-                                   Current Data
y = A,B,C,D,E                                 tRCD

CLKOUT                                                          VCC/2
R/F = L                                                          Current Data

Rxn
x = A,B,C,D,E
n = 0,1,2,3,4,5,6

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  THC63LVD104C_Rev.2.1_E

AC Timing Diagrams

         LVDS Inputs

                                                                              tRCIP

                Vdiff = 0V                                                                  Vdiff = 0V

RCLK+
(Differential)

RA+/-           RA3' RA2' RA1' RA0' RA6 RA5 RA4 RA3 RA2 RA1 RA0 RA6''

RB+/-           RB3' RB2' RB1' RB0' RB6 RB5 RB4 RB3 RB2 RB1 RB0 RB6''

RC+/-           RC3' RC2' RC1' RC0' RC6 RC5 RC4 RC3 RC2 RC1 RC0 RC6''

RD+/-           RD3' RD2' RD1' RD0' RD6 RD5 RD4 RD3 RD2 RD1 RD0 RD6''

RE+/-           RE3' RE2' RE1' RE0' RE6 RE5 RE4 RE3 RE2 RE1 RE0 RE6''

       Previous Cycle                                                                       Current Cycle  Next Cycle

               tRIP1
                      tRIP0
                      tRIP6
                      tRIP5
                      tRIP4
                      tRIP3
                      tRIP2

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Note

1)Power On Sequence

  Power on LVDS-Tx after THC63LVD104C.

2)Cable Connection and Disconnection

  Don't connect and disconnect the LVDS cable, when the power is supplied to the system.

3)GND Connection

Connect the each GND of the PCB which LVDS-Tx and THC63LVD104C on it. It is better for EMI reduction to place
GND cable as close to LVDS cable as possible.

4)Multi Drop Connection

  Multi drop connection is not recommended.

                  LVDS-Tx                    TCLK+         THC63LVD104C
                                             TCLK-         THC63LVD104C

5)Asynchronous use

  Asynchronous use such as following systems are not recommended.

      CLKOUT      LVDS-Tx                           TCLK+                          CLKOUT
        DATA      LVDS-Tx                           TCLK-  THC63LVD104C DATA

IC                                                  TCLK+                                          IC
      CLKOUT                                        TCLK-  THC63LVD104C DATA
        DATA

                                        TCLK+                               CLKOUT
                                        TCLK-       THC63LVD104C DATA

              IC                        TCLK+                                       IC

                                             TCLK-  THC63LVD104C DATA

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THC63LVD104C_Rev.2.1_E

Package

                                        12.00 BSC.                 1.2 Max
                                        10.00 BSC.
                                                                                 1.00+/-0.05
                                                                                 0.05~0.15

12.00 BSC.              THC63LVD104C
      10.00 BSC.

                                                           0.08 M  0.09~0.20

                        0.50 BSC. 0.20+/-0.03

3.5+/-3.5 degree

                                                                         S SEATING PLANE
                                                           0.10 S

                                            GAGE PLANE
                                         0.25mm

                                        0.60+/-0.15
                        1.00 REF.

                                                                   Unit : mm

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  THC63LVD104C_Rev.2.1_E

Notices and Requests

1. The product specifications described in this material are subject to change without prior notice.

2. The circuit diagrams described in this material are examples of the application which may not
   always apply to the customer's design. We are not responsible for possible errors and omissions
   in this material. Please note if errors or omissions should be found in this material, we may not
   be able to correct them immediately.

3. This material contains our copy right, know-how or other proprietary. Copying or disclosing to
   third parties the contents of this material without our prior permission is prohibited.

4. Note that if infringement of any third party's industrial ownership should occur by using this
   product, we will be exempted from the responsibility unless it directly relates to the production
   process or functions of the product.

5. This product is presumed to be used for general electric equipment, not for the applications
   which require very high reliability (including medical equipment directly concerning people's
   life, aerospace equipment, or nuclear control equipment). Also, when using this product for the
   equipment concerned with the control and safety of the transportation means, the traffic signal
   equipment, or various Types of safety equipment, please do it after applying appropriate
   measures to the product.

6. Despite our utmost efforts to improve the quality and reliability of the product, faults will occur
   with a certain small probability, which is inevitable to a semi-conductor product. Therefore, you
   are encouraged to have sufficiently redundant or error preventive design applied to the use of the
   product so as not to have our product cause any social or public damage.

7. Please note that this product is not designed to be radiation-proof.

8. Customers are asked, if required, to judge by themselves if this product falls under the category
   of strategic goods under the Foreign Exchange and Foreign Trade Control Law.

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E-mail: sales@thine.co.jp

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