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THC63LVD1027

器件型号:THC63LVD1027
厂商名称:THine Electronics, Inc.
厂商官网:https://www.thine.co.jp/
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器件描述

85MHz 10Bits Dual LVDS Repeater

THC63LVD1027器件文档内容

THC63LVD1027_Rev.2.0_E

                                THC63LVD1027

                                85MHz 10Bits Dual LVDS Repeater

General Description                                       Features

The THC63LVD1027 LVDS(Low Voltage Differential             Up to 85MHz 10bit dual channel LVDS Receiver
Signaling) repeater is designed to support pixel data      Up to 85MHz 10bit dual channel LVDS Transmitter
transmission between Host and Flat Panel Display up to    Wide LVDS input skew margin: 480ps at 75MHz
WUXGA resolution.                                          Accurate LVDS output timing: 250ps at 75MHz
THC63LVD1027 receives the dual channel LVDS data          Reduced swing LVDS output mode supported to
streams and transmits the LVDS data through various
line rate conversion modes, Dual Link Input / Dual Link       suppress the system EMI
Output, Single Link Input / Dual Link Output, and Dual
Link Input / Single Link Output.                           Various line rate conversion modes supported
At a transmit clock frequency of 85MHz, 30bits of RGB
data and 5bits of timing and control data (HSYNC,             Dual link input / Dual link output [clkout=1x clkin]
VSYNC, DE) are transmitted at an effective rate of            Single link input / Dual link output [clkout=1/2x clkin]
595Mbps per LVDS channel.                                     Dual link input / Single link output [clkout=2x clkin]

Block Diagram                                              Distribution (signal duplication) mode supported
                                                          Power down mode supported
                   THine THC63LVD1027                     3.3V single voltage power supply
                                                          No external components required for PLLs
                                                          64pin TSSOP with Exposed PAD (0.5mm lead pitch)

                                                                       Dual In / Dual Out Mode

                                                                       85MHz    THC63LVD1027          85MHz

                                                                       85MHz                          85MHz

     10bit Pixel    LVDS-Rx                 LVDS-Tx       10bit Pixel           Distribution Mode
                  De-Serialize              Serialize
  LVDS                                                       LVDS
1st Link                                                   1st Link   85MHz    THC63LVD1027          85MHz

85MHz Max                       Inter-Link                 85MHz Max
           Clock                                          Clock
                                Multiplex                                                             85MHz
           Clock                                          Clock
                  PLL                &
  LVDS                          De-Multi-                    LVDS
2nd Link                                                   2nd Link
                                plex
85MHz Max                                                  85MHz Max
     10bit Pixel                            PLL           10bit Pixel  Single In / Dual Out Mode

                  PLL                                                  85MHz    THC63LVD1027 42.5MHz

                                                                                                      42.5MHz

                    LVDS-Rx                 LVDS-Tx                    Dual In / Single Out Mode
                  De-Serialize              Serialize

                                   LDO                                                  THC63LVD1027
                                Regulator                              42.5MHz

                                                                                                      85MHz

                                                                       42.5MHz

                  3.3v Power Supply Decoupling Capacitor

Copyright2010 THine Electronics, Inc.                    1/22                  THine Electronics,Inc.
  THC63LVD1027_Rev.2.0_E

Pin Out

       RS                 1                                   64  GND
     CAP                                                          CAP
     GND                  2                                   63  GND
     VDD                                                          VDD
    RA1                  3                                   62  TA1
    RA1+                                                          TA1+
    RB1                  4                                   61  TB1
    RB1+                                                          TB1+
    RC1                  5                                   60  TC1
    RC1+                                                          TC1+
RCLK1                    6                                   59  TCLK1
RCLK1+                                                            TCLK1+
    RD1                  7                                   58  TD1
    RD1+                                                          TD1+
    RE1                  8                                   57  TE1
    RE1+                                                          TE1+
    RA2                  9                                   56  TA2
    RA2+                                                          TA2+
    RB2                  10                                  55  TB2
    RB2+                                                          TB2+
    RC2                  11                                  54  TC2
    RC2+                                                          TC2+
RCLK2                    12                                  53  TCLK2
RCLK2+                                                            TCLK2+
    RD2                  13                                  52  TD2
    RD2+                                                          TD2+
    RE2                  14            TSSOP64               51  TE2
    RE2+                                                          TE2+
     VDD                  15            Exposed PAD           50  VDD
     GND                                                          GND
     CAP                  16                                  49  MODE1
                                                                  MODE0
       PD                 17            Top View              48

                          18                                  47

                          19                                  46

                          20            65 GND (Exposed PAD)  45

                          21                                  44

                          22                                  43

                          23                                  42

                          24                                  41

                          25                                  40

                          26                                  39

                          27                                  38

                          28                                  37

                          29                                  36

                          30                                  35

                          31                                  34

                          32                                  33

Copyright2010 THine Electronics, Inc.            2/22                    THine Electronics,Inc.
THC63LVD1027_Rev.2.0_E

Pin Description

   Pin Name             Direction         Type                  Description
RA1+/                    Input          LVDS
RB1+/                                          LVDS data input for channel A of 1st Link
RC1+/                                  LV-TTL
RD1+/                                     --   LVDS data input for channel B of 1st Link
RE1+/
RCLK1+/                                        LVDS data input for channel C of 1st Link
RA2+/
RB2+/                                          LVDS data input for channel D of 1st Link
RC2+/
RD2+/                                          LVDS data input for channel E of 1st Link
RE2+/
                                                LVDS clock input for 1st Link

                                                LVDS data input for channel A of 2nd Link

                                                LVDS data input for channel B of 2nd Link

                                                LVDS data input for channel C of 2nd Link

                                                LVDS data input for channel D of 2nd Link

                                                LVDS data input for channel E of 2nd Link

RCLK2+/                                        LVDS clock input for 2nd Link

                                                In Distribution and Single-in/Dual-out mode, RCLK2+/- must be Hi-Z.
                                                (see "Mode selection" below in this page.)

TA1+/                                          LVDS data output for channel A of 1st Link
TB1+/
TC1+/                                          LVDS data output for channel B of 1st Link
TD1+/
TE1+/                                          LVDS data output for channel C of 1st Link
TCLK1+/
TA2+/                                          LVDS data output for channel D of 1st Link
TB2+/
TC2+/                                          LVDS data output for channel E of 1st Link
TD2+/
TE2+/                  Output                  LVDS clock output for 1st Link
TCLK2+/-
                                                LVDS data output for channel A of 2nd Link

                                                LVDS data output for channel B of 2nd Link

                                                LVDS data output for channel C of 2nd Link

                                                LVDS data output for channel D of 2nd Link

                                                LVDS data output for channel E of 2nd Link

                                                LVDS clock output for 2nd Link

PD                                              Power Down

                                                  H: Normal operation
                                                  L: Power down state, all LVDS output signals turn to Hi-Z

RS                                              LVDS output swing level selection

                                                  H: Normal swing
                                                  L: Reduced swing

                                                Mode selection

                        Input                   MODE1 MODE0 RCLK2+/-               Description

                                                L  L                    clkin   Dual-in / Dual-out mode

MODE1                                           L  L                    Hi-Z       Distribution mode
MODE0
                                                H  L                    Hi-Z    Single-in / Dual-out mode

                                                L  H                    clkin   Dual-in / Single-out mode

                                                H  H                    -          Reserved

                                                In Distribution and Single-in/Dual-out mode, RCLK2+/- must be Hi-Z.

VDD                                             3.3v power supply pins
GND
                                                Ground pins (Exposed PAD is also Ground)
CAP
                        Power                   Decoupling capacitor pins

                                                 These pins should be connected to external decoupling capacitors (CCAP).
                                                  Recommended CCAP is 0.1uF

Copyright2010 THine Electronics, Inc.             3/22                            THine Electronics,Inc.
  THC63LVD1027_Rev.2.0_E

Mode Setting

   Input/Output                   RCLK2+/-                   MODE1               MODE0
                                                           (Input mode)       (Output mode)
Dual-In/Dual-Out                    CLK in
   (Fig.2-1, 3-1)                    Hi-z                    H: Single           H: Single
    Distribution                     Hi-z                     L: Dual             L: Dual
   (Fig.2-2, 3-2)
                                    CLK in                        L                   L
Single-In/Dual-Out                     --
   (Fig.2-3, 3-3)                                                 L                   L

Dual-In/Single-Out                                               H                    L
   (Fig.2-4, 3-4)
      Reserved                                                    L                  H
                                                                 H                   H

Signal Flow for Each Setting

                   Dual-In / Dual-Out                                         Distribution mode
                                                                                       Same Data
CLK RA1+/-                               TA1+/-     CLK    CLK RA1+/-                               TA1+/-     CLK
                                                                                 Fig2-2
Frequency RB1+/-                         TB1+/- Frequency  Frequency RB1+/-                         TB1+/- Frequency

f        RC1+/-                          TC1+/-     f      f        RC1+/-                          TC1+/-     f

         RD1+/-                          TD1+/-                     RD1+/-                          TD1+/-

DATA Rate RE1+/-                         TE1+/- DATA Rate  DATA Rate RE1+/-                         TE1+/- DATA Rate

f        RCLK1+/-                        TCLK1+/-   f      f        RCLK1+/-                        TCLK1+/-   f

CLK RA2+/-                               TA2+/-     CLK             RA2+/-                          TA2+/-     CLK
                                                                    RB2+/-
Frequency RB2+/-                         TB2+/- Frequency  Hi-z     RC2+/-                          TB2+/- Frequency
                                                                    RD2+/-
f        RC2+/-                          TC2+/-     f      Must be  RE2+/-                          TC2+/-     f
                                                             Hi-z   RCLK2+/-
         RD2+/-                          TD2+/-                                                     TD2+/-

DATA Rate RE2+/-                         TE2+/- DATA Rate                                           TE2+/- DATA Rate

f        RCLK2+/-                        TCLK2+/-   f                                               TCLK2+/-   f

                                         =TCLK1+/-                                                  =TCLK1+/-

                          Fig2-1

                   Single-In / Dual-Out                                       Dual-In / Single-Out

CLK RA1+/-                               TA1+/-     CLK    CLK RA1+/-                               TA1+/-     CLK

Frequency RB1+/-                         TB1+/- Frequency  Frequency RB1+/-                         TB1+/- Frequency

f        RC1+/-                          TC1+/-     f/2    f        RC1+/-                          TC1+/-     2f

         RD1+/-                          TD1+/-                     RD1+/-                          TD1+/-

DATA Rate RE1+/-                         TE1+/- DATA Rate  DATA Rate RE1+/-                         TE1+/- DATA Rate

f        RCLK1+/-                        TCLK1+/- f/2      f        RCLK1+/-                        TCLK1+/- 2f

         RA2+/-                          TA2+/-     CLK    CLK RA2+/-                               TA2+/-
         RB2+/-
Hi-z     RC2+/-                          TB2+/- Frequency  Frequency RB2+/-                         TB2+/-         Hi-z
         RD2+/-                                                                                     TC2+/-
Must be  RE2+/-                          TC2+/-     f/2    f        RC2+/-
  Hi-z   RCLK2+/-
                                         TD2+/-                     RD2+/-                          TD2+/-

                                         TE2+/- DATA Rate  DATA Rate RE2+/-                         TE2+/-

                                         TCLK2+/- f/2      f        RCLK2+/-                        TCLK2+/-

                          Fig2-3                                              Fig2-4

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THC63LVD1027_Rev.2.0_E

Output Control / Fail Safe

THC63LVD1027 has a function to control output depending on LVDS input condition.

PD  RCLK1+/-                            RCLK2+/-                      Output

L   *                                   *                             All Hi-z

H   Hi-z                                *                             All Hi-z

H   CLK in                              CLK in    Refer to p.4 Mode Setting #

H   CLK in                              Hi-z      Refer to p.4 Mode Setting #

*: Don't care
#: If a particular input data pair is Hi-z, the corresponding output data become L according to LVDS DC spec.

For fail-safe purpose, all LVDS input pins are connected to VDD via resistance for detecting state of Hi-z.

                                        VDD

                                             LVDS input buffer
                            Internal circuit of THC63LVD1027

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THC63LVD1027_Rev.2.0_E                                         Min        Max       Unit

Absolute Maximum Ratings                                        0.3       4.0       V

                                       Parameter                -0.3       VDD+0.3   V
             Power Supply voltage
             LVDS Input Voltage                                 --         125       C
             Junction Temperature
             Storage Temperature                                55        125       C
             Reflow Peak Temperature / Time
             Maximum Power Dissipation @+25 C                   --         260 / 10sec. C

                                                                --         2.5       W

Operating Conditions

Symbol                Parameter                                 Min   Typ  Max Unit

Ta Ambient Temperature                                          20   25        70   C

VDD Power Supply voltage                                        3.0   3.3       3.6  V

                                                  Input         20    --        85 MHz

        Dual-in / Dual-out

                                                  Output        20    --        85 MHz

                                                  Input         20    --        85 MHz

           Distribution                           Output        20    --        85 MHz
Fclk
                                                  Input         40    --        85 MHz
           Single-in / Dual-out

                                                  Output        20    --   42.5 MHz

                                                  Input         20    --   42.5 MHz

        Dual-in / Single-out

                                                  Output        40    --        85 MHz

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THC63LVD1027_Rev.2.0_E

Power Dissipation

Symbol  Parameter                                 Conditions                  Min Typ Max Unit

                                                  CLKIN=40MHz                 -- -- 265 mA

                              Dual-in/Dual-out    CLKIN=65MHz                 -- -- 305 mA
                                                  CLKIN=75MHz                 -- -- 325 mA

                                                  CLKIN=85MHz                 -- -- 340 mA

                                                  CLKIN=40MHz                 -- -- 215 mA

                                                  CLKIN=65MHz                 --    -- 235 mA
                                                                                    -- 245 mA
                              Distribution                                          -- 260 mA
                                                                                    -- 175 mA
                                                  CLKIN=75MHz                 --    -- 190 mA
                                                                                    -- 200 mA
        Operating Current                         CLKIN=85MHz    RL_TX = 100  --

ICCW    (Worst Case Pattern)                                     CL=5pF
        Fig1                                                     RS=VDD
                                                  CLKIN=40MHz                 --

                                                  CLKIN=65MHz Fig2            --

                              Single-in/Dual-out

                                                  CLKIN=75MHz                 --

                                                  CLKIN=85MHz                 -- -- 210 mA

                                                  CLKIN=20MHz                 -- -- 215 mA

                              Dual-in/Single-out  CLKIN=32.5MHz               -- -- 235 mA
                                                  CLKIN=37.5MHz               -- -- 245 mA

                                                  CLKIN=42.5MHz               -- -- 260 mA

ICCS Power Down Current                 --        --                          ----             8 mA

        TCLKy+

         Txy+

        x= A, B, C, D, E
        y=1,2

                              Fig1. Test Pattern (LVDS Output Full Toggle Pattern)

                                                  Txy+                  x= A, B, C, CLK, D, E
                                                                        y=1,2

                                                              5pF 100

                                                  Txy-

                                                  LVDS Output Load

                                                Fig2. LVDS Output Load

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   THC63LVD1027_Rev.2.0_E

Electrical Characteristics

THC63LVD1027 DC Specifications

Symbol                          Parameter                   Conditions                Min.   Typ.  Max.   Units
  Vcap      Capacitor pin appearance voltage             CCAP = 0.1F                  --     1.8    --     V
VIL_TTL     LV-TTL Input Low Voltage                                                          --    0.8    A
VIH_TTL     LV-TTL Input High Voltage                            --                   GND     --   VDD
IIN_TTL     LV-TTL Input Leakage Current                         --                    2.0    --    +4
                                                                 --                    -4

LVDS Receiver DC Specifications

Symbol                          Parameter                   Conditions                Min.   Typ.  Max.   Units
VIN_RX     LVDS-Rx Input voltage range                          --                    0.3    --    2.1     V
VIC_RX     LVDS-Rx Common voltage                               --                    0.6    1.2   1.8
VTH_RX     LVDS-Rx differential High threshold                                        --     --   +100    mV
VTL_RX     LVDS-Rx differential Low threshold           VIC_RX = 1.2V                -100    --    --     mA
| VID_RX |  LVDS-Rx differential Input Voltage                                        100     --    600
IIN_RX     LVDS-Rx Input Leakage current                        --                   -0.3    --    0.3
                                                                 --

LVDS Transmitter DC Specifications

Symbol                   Parameter                      Conditions                   Min.   Typ.  Max.   Units
VOC_TX     LVDS-Tx Common voltage                                       --           1.125  1.25  1.375    V
VOC_TX      Change in VOC between                                                                          mV
            complementary output states                        --                      --     --    35
| VOD_TX |                                                                                                 mV
            LVDS-Tx differential                                        Normal swing   250   350    450
VOD_TX      Output Voltage                       RL_TX = 100 Reduced swing             100   200    300    mV
  IOS_TX                                                                                                   mA
  IOZ_TX    Change in VOD between                              --                      --     --    35     uA
            complementary output states
            LVDS-Tx Output Short current         PD=GND  Vout= GND                     -24    --    --
            LVDS-Tx Output Tri-state current                                           -10    --    +10
                                                         Vout= GND to Vcc

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THC63LVD1027 AC Characteristics

Symbol          Parameter               Conditions                           Min             Typ            Max                 Unit
  tLT   Phase Lock Loop Set                                                                                                      ms
        Time (Fig.3)                --                   --                     --              --              10               ns
  tDL
        Data Latency (Fig.4)        Dual-in/Dual-out      CLKIN=75MHz       9tRCP+3         9tRCP+5         9tRCP+7              ns
tDEH                               Distribution          CLKIN=75MHz       9tRCP+3         9tRCP+5         9tRCP+7
tDEL   DE input High time (Fig.5)  Single-in/Dual-out    CLKIN=75MHz   (11+2/7)tRCP+3  (11+2/7)tRCP+5  (11+2/7)tRCP+7
tDEINT  DE input Low time (Fig.5)   Dual-in/Single-out   CLKIN=37.5MHz  (8+5/14)tRCP+3  (8+5/14)tRCP+5  (8+5/14)tRCP+7
        DE input Period (Fig.5)
                                    Single-in/ Dual-out        --             2tRCP             --              --
                                                               --             2tRCP             --              --
                                                               --             4tRCP     Must be 2ntRCP          --
                                                                                          (n=integer)

AC Timing Diagrams

VDD                     3.0V
RCLK1+/-
                                                             2.0V                       Note:
PD                                                                       tLT            1) Vdifftc = (TCLK+) - (TCLK-)

TCLKx+/-
  x=1,2

                                                                                          Vdifftc = 0V
                                    Fig.3. Phase Lock Loop Set Time

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AC Timing Diagrams (Continued)

RCLK1+ Vdiffrc = 0V                     Current Data             Note:
                                                      tDL        1) Vdiffrc = (RCLK+) - (RCLK-)
Ryx+/-                                                          2) Vdifftc = (TCLK+) - (TCLK-)
  x=1,2
  y= A, B, C, D, E                                         Vdifftc = 0V

TCLK1+

Tyx+/-
  x=1,2
  y= A, B, C, D, E

                                                                         Current Data

                                        Fig.4. DATA Latency

RCLK1+

        DE           DE                 DE                 DE      DE              DE

RC1+

                                        tDEH                       tDEL

                                                           tDEINT

            Fig.5. Single link input / Dual link output mode RC1(DE) input timing

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LVDS Receiver AC Characteristics

Symbol          Parameter               Conditions         Min           Typ               Max              Unit
tRCP                                                     11.76           --                50               ns
tRCH   LVDS Clock Period               --              2/7 tRCP       4/7 tRCP         5/7 tRCP             ps
tRCL                                                   2/7 tRCP       3/7 tRCP         5/7 tRCP
tRSUP  LVDS Clock High duration        --                 480            --                --               ps
tRHLD                                                      480            --                --
tRIP6  LVDS Clock Low duration         --          2/7tRCP - tRHLD    2/7 tRCP     2/7tRCP + tRSUP
tRIP5                                              3/7tRCP - tRHLD    3/7 tRCP     3/7tRCP + tRSUP
tRIP4  LVDS data input setup margin CLKIN=75MHz    4/7tRCP - tRHLD    4/7 tRCP     4/7tRCP + tRSUP
tRIP3                                              5/7tRCP - tRHLD    5/7 tRCP     5/7tRCP + tRSUP
tRIP2  LVDS data input hold margin CLKIN=75MHz     6/7tRCP - tRHLD    6/7 tRCP     6/7tRCP + tRSUP
tRIP1                                              7/7tRCP - tRHLD    7/7 tRCP     7/7tRCP + tRSUP
tRIP0  LVDS data input position 6      --          8/7tRCP - tRHLD    8/7 tRCP     8/7tRCP + tRSUP

tCK12  LVDS data input position 5      --              -0.3 tRCP         --

        LVDS data input position 4      --

        LVDS data input position 3      --

        LVDS data input position 2      --

        LVDS data input position 1      --

        LVDS data input position 0      --

        Skew Time between RCLK1         --                                                        0.3 tRCP  ps
        and RCLK2 (Fig.6)

LVDS Receiver Input Timing

        Ryx+/-                                                               tRIP0
                                                                      tRIP1
                                                                tRIP2
                                                          tRIP3
                                                    tRIP4
                                              tRIP5
                                        tRIP6

                                                            D<6> D<5> D<4> D<3> D<2> D'<1> D'<0>

                                                    tRCP

                                        tRCH                     tRCL

        RCLKx+

        RCLKx-
        x=1,2
        y= A, B, C, D, E

                        Ry1+/- skew margin is the one between RCLK1+/- and Ry1+/-.
                        Ry2+/- skew margin is the one between RCLK2+/- and Ry2+/-.

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LVDS Receiver Input Timing (Continued)

                                                           Note:
                                                           1) Vdiffrc = (RCLK+) - (RCLK-)

(RCLK1+)-(RCLK1-)  tCK12                Vdiffrc = 0V
(RCLK2+)-(RCLK2-)                            Vdiffrc = 0V

                   Fig.6. Skew Time between RCLK1 and RCLK2

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LVDS Transmitter AC Characteristics

Symbol  Parameter                    Conditions              Min                                 Typ            Max              Unit
tTCP                                                       11.76                                 --             50               ns
tTCH   LVDS Clock Period               --                                                     4/7 tTCP          --               ps
tTCL                                                         --                               3/7 tTCP          --
tTSUP  LVDS Clock High duration        --                    --                                  --            250               ps
tTHLD                                                         --                                  --            250
tTOP6  LVDS Clock Low duration         --                    --                               2/7 tTCP  2/7tTCP + tTSUP          ns
tTOP5                                                2/7tTCP - tTHLD                          3/7 tTCP  3/7tTCP + tTSUP
tTOP4  LVDS data output setup       CLKOUT=75MHz     3/7tTCP - tTHLD                          4/7 tTCP  4/7tTCP + tTSUP
tTOP3                                                4/7tTCP - tTHLD                          5/7 tTCP  5/7tTCP + tTSUP
tTOP2  LVDS data output hold        CLKOUT=75MHz     5/7tTCP - tTHLD                          6/7 tTCP  6/7tTCP + tTSUP
tTOP1                                                6/7tTCP - tTHLD                          7/7 tTCP  7/7tTCP + tTSUP
tTOP0  LVDS data output position 6     --            7/7tTCP - tTHLD                          8/7 tTCP  8/7tTCP + tTSUP
tLVT                                                 8/7tTCP - tTHLD                             0.6            1.5
        LVDS data output position 5     --                    --

        LVDS data output position 4     --

        LVDS data output position 3     --

        LVDS data output position 2     --

        LVDS data output position 1     --

        LVDS data output position 0     --

        LVDS Transition Time (Fig7)     --

LVDS Transmitter Output Timing

        Tyx+/-                                                               tTOP0  D<3>       D<2>  D'<1> D'<0>
                                                                       tTOP1
                                                                tTOP2
                                                          tTOP3
                                                    tTOP4
                                              tTOP5
                                        tTOP6

                                                            D<6> D<5> D<4>

                                                      tTCP

                                                tTCH                                tTCL

        TCLKx+

        TCLKx-
        x=1,2
        y= A, B, C, D, E

                           Ty1+/- output timing is the one between TCLK1+/- and Ty1+/-.
                           Ty2+/- output timing is the one between TCLK2+/- and Ty2+/-.

                                           80%                                      80% Note:
                                Vdifft                                                         1) Vdifft = (Tyx+) - (Tyx-)

                                       20%                                                20%            x= A, B, C, CLK, D, E
                                                                                                         y=1,2

                                        tLVT                tLVT

                                        Fig7. LVDS Transition Time

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LVDS Data Mapping
Dual-in / Dual-out mode

LVDS-Rx Input Mapping

RCLK1+/

RA1+/    G1 [4] R1 [9] R1 [8] R1 [7] R1 [6] R1 [5] R1 [4] G3 [4] R3 [9] R3 [8] R3 [7] R3 [6] R3 [5] R3 [4]
RB1+/    B1 [5] B1 [4] G1 [9] G1 [8] G1 [7] G1 [6] G1 [5] B3 [5] B3 [4] G3 [9] G3 [8] G3 [7] G3 [6] G3 [5]
RC1+/
RD1+/      DE VSYNC HSYNC B1 [9] B1 [8] B1 [7] B1 [6] DE VSYNC HSYNC B3 [9] B3 [8] B3 [7] B3 [6]
RE1+/    data11 B1 [3] B1 [2] G1 [3] G1 [2] R1 [3] R1 [2] data11 B3 [3] B3 [2] G3 [3] G3 [2] R3 [3] R3 [2]
          data12 B1 [1] B1 [0] G1 [1] G1 [0] R1 [1] R1 [0] data12 B3 [1] B3 [0] G3 [1] G2 [0] R3 [1] R3 [0]

RCLK2+/  G2 [4] R2 [9] R2 [8] R2 [7] R2 [6] R2 [5] R2 [4] G4 [4] R4 [9] R4 [8] R4 [7] R4 [6] R4 [5] R4 [4]
RA2+/    B2 [5] B2 [4] G2 [9] G2 [8] G2 [7] G2 [6] R2 [5] B4 [5] B4 [4] G4 [9] G4 [8] G4 [7] G4 [6] G4 [5]
RB2+/
RC2+/      DE VSYNC HSYNC B2 [9] B2 [8] B2 [7] B2 [6] DE VSYNC HSYNC B4 [9] B4 [8] B4 [7] B4 [6]
RD2+/    data21 B2 [3] B2 [2] G2 [3] G2 [2] R2 [3] R2 [2] data21 B4 [3] B4 [2] G4 [3] G4 [2] R4 [3] R4 [2]
RE2+/    data22 B2 [1] B2 [0] G2 [1] G2 [0] R2 [1] R2 [0] data22 B4 [1] B4 [0] G4 [1] G4 [0] R4 [1] R4 [0]

LVDS-Tx Output Mapping

TCLK1+/

TA1+/    G1 [4] R1 [9] R1 [8] R1 [7] R1 [6] R1 [5] R1 [4] G3 [4] R3 [9] R3 [8] R3 [7] R3 [6] R3 [5] R3 [4]
TB1+/    B1 [5] B1 [4] G1 [9] G1 [8] G1 [7] G1 [6] G1 [5] B3 [5] B3 [4] G3 [9] G3 [8] G3 [7] G3 [6] G3 [5]
TC1+/
TD1+/      DE VSYNC HSYNC B1 [9] B1 [8] B1 [7] B1 [6] DE VSYNC HSYNC B3 [9] B3 [8] B3 [7] B3 [6]
TE1+/    data11 B1 [3] B1 [2] G1 [3] G1 [2] R1 [3] R1 [2] data11 B3 [3] B3 [2] G3 [3] G3 [2] R3 [3] R3 [2]
          data12 B1 [1] B1 [0] G1 [1] G1 [0] R1 [1] R1 [0] data12 B3 [1] B3 [0] G3 [1] G2 [0] R3 [1] R3 [0]

TCLK2+/

TA2+/    G2 [4] R2 [9] R2 [8] R2 [7] R2 [6] R2 [5] R2 [4] G4 [4] R4 [9] R4 [8] R4 [7] R4 [6] R4 [5] R4 [4]

TB2+/    B2 [5] B2 [4] G2 [9] G2 [8] G2 [7] G2 [6] G2 [5] B4 [5] B4 [4] G4 [9] G4 [8] G4 [7] G4 [6] G4 [5]

TC2+/    DE VSYNC HSYNC B2 [9] B2 [8] B2 [7] B2 [6] DE VSYNC HSYNC B4 [9] B4 [8] B4 [7] B4 [6]

TD2+/    data21 B2 [3] B2 [2] G2 [3] G2 [2] R2 [3] R2 [2] data21 B4 [3] B4 [2] G4 [3] G4 [2] R4 [3] R4 [2]

TE2+/    data22 B2 [1] B2 [0] G2 [1] G2 [0] R2 [1] R2 [0] data22 B4 [1] B4 [0] G4 [1] G4 [0] R4 [1] R4 [0]

                                               ( Regardless of the Data Latency )

        Data bits "data11, data12, data21, data22" are available for additional data transmission.

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Distribution Mode

In Distribution mode, RCLK2+/- must be High-Z.

LVDS-Rx Input Mapping

  RCLK1+/

RA1+/    G1 [4] R1 [9] R1 [8] R1 [7] R1 [6] R1 [5] R1 [4] G2 [4] R2 [9] R2 [8] R2 [7] R2 [6] R2 [5] R2 [4]
RB1+/    B1 [5] B1 [4] G1 [9] G1 [8] G1 [7] G1 [6] G1 [5] B2 [5] B2 [4] G2 [9] G2 [8] G2 [7] G2 [6] G2 [5]
RC1+/
RD1+/      DE VSYNC HSYNC B1 [9] B1 [8] B1 [7] B1 [6] DE VSYNC HSYNC B2 [9] B2 [8] B2 [7] B2 [6]
RE1+/    data11 B1 [3] B1 [2] G1 [3] G1 [2] R1 [3] R1 [2] data11 B2 [3] B2 [2] G2 [3] G2 [2] R2 [3] R2 [2]
          data12 B1 [1] B1 [0] G1 [1] G1 [0] R1 [1] R1 [0] data12 B2 [1] B2 [0] G2 [1] G2 [0] R2 [1] R2 [0]

RCLK2+/                                          Hi-Z
RA2+/                                          no care
RB2+/                                          no care
RC2+/                                          no care
RD2+/                                          no care
RE2+/                                          no care

LVDS-Tx Output Mapping

TCLK1+/

TA1+/    G1 [4] R1 [9] R1 [8] R1 [7] R1 [6] R1 [5] R1 [4] G2 [4] R2 [9] R2 [8] R2 [7] R2 [6] R2 [5] R2 [4]
TB1+/    B1 [5] B1 [4] G1 [9] G1 [8] G1 [7] G1 [6] G1 [5] B2 [5] B2 [4] G2 [9] G2 [8] G2 [7] G2 [6] G2 [5]
TC1+/
TD1+/      DE VSYNC HSYNC B1 [9] B1 [8] B1 [7] B1 [6] DE VSYNC HSYNC B2 [9] B2 [8] B2 [7] B2 [6]
          data11 B1 [3] B1 [2] G1 [3] G1 [2] R1 [3] R1 [2] data11 B2 [3] B2 [2] G2 [3] G2 [2] R2 [3] R2 [2]

TE1+/    data12 B1 [1] B1 [0] G1 [1] G1 [0] R1 [1] R1 [0] data12 B2 [1] B2 [0] G2 [1] G2 [0] R2 [1] R2 [0]

TCLK2+/  G1 [4] R1 [9] R1 [8] R1 [7] R1 [6] R1 [5] R1 [4] G2 [4] R2 [9] R2 [8] R2 [7] R2 [6] R2 [5] R2 [4]
TA2+/    B1 [5] B1 [4] G1 [9] G1 [8] G1 [7] G1 [6] G1 [5] B2 [5] B2 [4] G2 [9] G2 [8] G2 [7] G2 [6] G2 [5]
TB2+/
TC2+/      DE VSYNC HSYNC B1 [9] B1 [8] B1 [7] B1 [6] DE VSYNC HSYNC B2 [9] B2 [8] B2 [7] B2 [6]
TD2+/    data11 B1 [3] B1 [2] G1 [3] G1 [2] R1 [3] R1 [2] data11 B2 [3] B2 [2] G2 [3] G2 [2] R2 [3] R2 [2]
TE2+/    data12 B1 [1] B1 [0] G1 [1] G1 [0] R1 [1] R1 [0] data12 B2 [1] B2 [0] G2 [1] G2 [0] R2 [1] R2 [0]

                                                                                         (Regardless of the Data Latency)
             Data bits "data11, data12" are available for additional data transmission.

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Single-in / Dual-out mode

In Single-in / Dual-out mode, RCLK2+/- must be High-Z.

LVDS-Rx Input Mapping

RCLK1+/

RA1+/    G1 [4] R1 [9] R1 [8] R1 [7] R1 [6] R1 [5] R1 [4] G2 [4] R2 [9] R2 [8] R2 [7] R2 [6] R2 [5] R2 [4]
RB1+/    B1 [5] B1 [4] G1 [9] G1 [8] G1 [7] G1 [6] G1 [5] B2 [5] B2 [4] G2 [9] G2 [8] G2 [7] G2 [6] G2 [5]
RC1+/
RD1+/      DE VSYNC HSYNC B1 [9] B1 [8] B1 [7] B1 [6] DE VSYNC HSYNC B2 [9] B2 [8] B2 [7] B2 [6]
RE1+/    data11 B1 [3] B1 [2] G1 [3] G1 [2] R1 [3] R1 [2] data11 B2 [3] B2 [2] G2 [3] G2 [2] R2 [3] R2 [2]
          data12 B1 [1] B1 [0] G1 [1] G1 [0] R1 [1] R1 [0] data12 B2 [1] B2 [0] G2 [1] G2 [0] R2 [1] R2 [0]

RCLK2+/                                                  Hi-Z
RA2+/                                                  no care
RB2+/                                                  no care
RC2+/                                                  no care
RD2+/                                                  no care
RE2+/                                                  no care

LVDS-Tx Output Mapping

TCLK1+/

TA1+/    G1 [4]        R1 [9]           R1 [8]         R1 [7]   R1 [6]  R1 [5]  R1 [4]
TB1+/    B1 [5]        B1 [4]           G1 [9]         G1 [8]   G1 [7]  G1 [6]  G1 [5]
TC1+/                  VSYNC           HSYNC           B1 [9]   B1 [8]  B1 [7]  B1 [6]
TD1+/      DE          B1 [3]           B1 [2]         G1 [3]   G1 [2]  R1 [3]  R1 [2]
TE1+/    data11        B1 [1]           B1 [0]         G1 [1]   G1 [0]  R1 [1]  R1 [0]
          data12

TCLK2+/  G2 [4]        R2 [9]          R2 [8]          R2 [7]   R2 [6]  R2 [5]  R2 [4]
TA2+/
TB2+/    B2 [5]        B2 [4]          G2 [9]          G2 [8]   G2 [7]  G2 [6]  G2 [5]
TC2+/
TD2+/    DE            VSYNC           HSYNC           B2 [9]   B2 [8]  B2 [7]  B2 [6]
TE2+/
          data11        B2 [3]          B2 [2]          G2 [3]   G2 [2]  R2 [3]  R2 [2]

          data12        B2 [1]          B2 [0]          G2 [1]   G2 [0]  R2 [1]  R2 [0]

                                                                                    ( Regardless of the Data Latency )
          Data bits "data11, data12" are available for additional data transmission.

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Single Link Input

RCLK1+                  DE              DE  DE     DE        DE     DE
RC1+/-

Ry1+/-                                          A         B      C                                 D
y= A, B, C, D, E

Dual Link Output                            DE               DE

  TCLK1+                                               A            C
  TCLK2+
                                                       B            D
                                   DE
  TC1+/-

  TC2+/-

  Ty1+/-

  Ty2+/-

                                                          ( Regardless of the Data Latency )

Schematic diagram
of DE transition

        Single-in / Dual-out mode uses DE signal L-to-H-edge to start distribution of input data.

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Dual-in / Single-out mode

LVDS-Rx Input Mapping

RCLK1+/

RA1+/    G1 [4]        R1 [9]           R1 [8]  R1 [7]  R1 [6]  R1 [5]  R1 [4]
RB1+/    B1 [5]        B1 [4]          G1 [9]   G1 [8]  G1 [7]  G1 [6]  G1 [5]
RC1+/                  VSYNC           HSYNC    B1 [9]  B1 [8]  B1 [7]  B1 [6]
RD1+/      DE          B1 [3]           B1 [2]  G1 [3]  G1 [2]  R1 [3]  R1 [2]
RE1+/    data11        B1 [1]           B1 [0]  G1 [1]  G1 [0]  R1 [1]  R1 [0]
          data12
                                         R2 [8]  R2 [7]  R2 [6]  R2 [5]  R2 [4]
RCLK2+/  G2 [4]        R2 [9]          G2 [9]   G2 [8]  G2 [7]  G2 [6]  G2 [5]
RA2+/    B2 [5]        B2 [4]          HSYNC    B2 [9]  B2 [8]  B2 [7]  B2 [6]
RB2+/                  VSYNC            B2 [2]  G2 [3]  G2 [2]  R2 [3]  R2 [2]
RC2+/      DE          B2 [3]           B2 [0]  G2 [1]  G2 [0]  R2 [1]  R2 [0]
RD2+/    data21        B2 [1]
RE2+/    data22

LVDS-Tx Output Mapping

TCLK1+/

TA1+/    G1 [4] R1 [9] R1 [8] R1 [7] R1 [6] R1 [5] R1 [4] G2 [4] R2 [9] R2 [8] R2 [7] R2 [6] R2 [5] R2 [4]
TB1+/    B1 [5] B1 [4] G1 [9] G1 [8] G1 [7] G1 [6] G1 [5] B2 [5] B2 [4] G2 [9] G2 [8] G2 [7] G2 [6] G2 [5]

TC1+/      DE VSYNC HSYNC B1 [9] B1 [8] B1 [7] B1 [6] DE VSYNC HSYNC B2 [9] B2 [8] B2 [7] B2 [6]
TD1+/    data11 B1 [3] B1 [2] G1 [3] G1 [2] R1 [3] R1 [2] data21 B2 [3] B2 [2] G2 [3] G2 [2] R2 [3] R2 [2]
TE1+/    data12 B1 [1] B1 [0] G1 [1] G1 [0] R1 [1] R1 [0] data22 B2 [1] B2 [0] G2 [1] G2 [0] R2 [1] R2 [0]

TCLK2+/                                         Hi-Z

TA2+/                                           Hi-Z

TB2+/                                           Hi-Z

TC2+/                                           Hi-Z

TD2+/                                           Hi-Z

TE2+/                                           Hi-Z

                                                                                             ( Regardless of the Data Latency )
        Data bits "data11, data12, data21, data22" are available for additional data transmission.

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Note
1)LVDS input pin connection

   When LVDS line is not drived from the previous device, the line is pulled up to 3.3V internally in THC63LVD1027.
This can cause violation of absolute maximum ratings to the previous LVDS Tx device whose operating condition is
lower voltage power supply than 3.3V. This phenomenon may happen at power on phase of the whole system includ-
ing THC63LVD1027. One solution for this problem is PD=L control during no LVDS input period because pull-up
resistors are cut off at power down state.

LVDS Tx side PCB                         LVDS Rx side PCB
                                                   VDD
                             Low VDD                            THC63LVD1027

                             LVDS Tx                      LVDS input buffer
                                  or        Internal circuit of THC63LVD1027

                             LVDS Tx
                             integrated

                               device

2)Power On Sequence

   Don't input RCLK#+/- before THC63LVD1027 is on in order to keep absolute maximum ratings.

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3)Cable Connection and Disconnection

Don't connect and disconnect the LVDS cable, when the power is supplied to the system.

4)GND Connection

Connect the each GND of the PCB which Transmitter, Receiver and THC63LVD1027 on it.
It is better for EMI reduction to place GND cable as close to LVDS cable as possible.

5)Multi Drop Connection

  Multi drop connection is not recommended.

                    THC63LVD1027                                   LVDS Rx

                         TCLK1,2-
                         TCLK1,2+

                                                                   LVDS Rx

6)Asynchronous use

  Asynchronous use such as following systems are not recommended.
  Page.11 tCK12 spec should be kept.

     CLKOUT                             LVDS Tx                    RCLK1+/-
                                        LVDS Tx                     THC63LVD1027
     DATAOUT                                                       RCLK2+/-
IC

     CLKOUT

     DATAOUT

Asynchronous use such as following systems are not recommended.

          TCLK1+/-                      LVDS Rx                    CLKIN
THC63LVD1027                            LVDS Rx                    DATAIN

          TCLK2+/-                                                                IC

                                                                   DATAIN

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Package

               THC63LV1027                                8.10 0.20
                                                          6.10 0.10
1

                             17.00 0.10

   0.50 0.10                             0.10 S

0.20 TYP

                          4.45 REF                        1.10 MAX

                                                          0.90 0.10

                                        3.05 REF               0 ~ 8 deg  0.25 BSC
                                                          0.05 ~ 0.15
                                                                            0.60 0.15

                                                                            1.00 REF

                                                          Detail of Lead End

                                                                          Unit: mm

Exposed PAD is GND and must be soldered to PCB.

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Notices and Requests

1. The product specifications described in this material are subject to change without prior notice.

2. The circuit diagrams described in this material are examples of the application which may not
   always apply to the customer's design. We are not responsible for possible errors and omissions in
   this material. Please note if errors or omissions should be found in this material, we may not be
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3. This material contains our copy right, know-how or other proprietary. Copying or disclosing to
   third parties the contents of this material without our prior permission is prohibited.

4. Note that if infringement of any third party's industrial ownership should occur by using this
   product, we will be exempted from the responsibility unless it directly relates to the production
   process or functions of the product.

5. This product is presumed to be used for general electric equipment, not for the applications which
   require very high reliability (including medical equipment directly concerning people's life,
   aerospace equipment, or nuclear control equipment). Also, when using this product for the
   equipment concerned with the control and safety of the transportation means, the traffic signal
   equipment, or various Types of safety equipment, please do it after applying appropriate measures
   to the product.

6. Despite our utmost efforts to improve the quality and reliability of the product, faults will occur
   with a certain small probability, which is inevitable to a semi-conductor product. Therefore, you
   are encouraged to have sufficiently redundant or error preventive design applied to the use of the
   product so as not to have our product cause any social or public damage.

7. Please note that this product is not designed to be radiation-proof.

8. Customers are asked, if required, to judge by themselves if this product falls under the category of
   strategic goods under the Foreign Exchange and Foreign Trade Control Law.

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