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TDA16888G

器件型号:TDA16888G
器件类别:模拟器件
文件大小:507.55KB,共0页
厂商名称:INFINEON [Infineon Technologies AG]
厂商官网:http://www.infineon.com/
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器件描述

POWER FACTOR CONTROLLER WITH POST REGULATOR, 200 kHz SWITCHING FREQ-MAX,

含后置稳压器的功率因数控制器, 200 kHz 开关 最大频率,

参数

TDA16888G功能数量 1
TDA16888G端子数量 20
TDA16888G最大限制输入电压 16 V
TDA16888G最小限制输入电压 11.5 V
TDA16888G最大工作温度 85 Cel
TDA16888G最小工作温度 -25 Cel
TDA16888G状态 TRANSFERRED
TDA16888G包装形状 矩形的
TDA16888G包装尺寸 SMALL OUTLINE
TDA16888G表面贴装 Yes
TDA16888G端子形式 GULL WING
TDA16888G端子位置
TDA16888G包装材料 塑料/环氧树脂
TDA16888G温度等级 其他
TDA16888G控制模式 AVERAGE 电流 WITH 乘法器
TDA16888G控制技术 脉冲 宽度 MODULATION
TDA16888G模拟IC其它类型 含后置稳压器的功率因数控制器
TDA16888G交换机配置 单一的
TDA16888G最大开关频率 200 kHz

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TDA16888G器件文档内容

High Performance Power Combi Controller                            TDA 16888

1           Overview

1.1         Features

PFC Section

IEC 1000-3 compliant                                 P-DIP-20-5
Additional operation mode as auxiliary power supply
Fast, soft switching totem pole gate drive (1 A)                 P-DSO-20-1 /-6 /-7
Dual loop control (average current and voltage

   sensing)
Leading edge triggered pulse width modulation
Peak current limitation
Topologies of PFC preconverter are boost or flyback
Continuous/discontinuous mode possible
94% maximum duty cycle

PWM Section

Improved current mode control
Fast, soft switching totem pole gate drive (1 A)
Soft-start management
Trailing edge triggered pulse width modulation
Topologies of PWM converter are feed forward or flyback
50% maximum duty cycle to prevent transformer saturation

fPWM = fPFC

    Type              Ordering Code                    Package
w TDA 16888           Q67000-A9284-X201-K5             P-DIP-20-5
w TDA 16888 G         Q67000-A9310-A702                P-DSO-20-1

      w New type

Data Sheet            1                                                                2000-02-28
                                TDA 16888

Special Features

High power factor
Typical 50 A start-up supply current
Low quiescent current (15 mA)
Undervoltage lockout with internal stand-by operation
Internally synchronized fixed operating frequency ranging from 15 kHz to 200 kHz
External synchronization possible
Shutdown of both outputs externally triggerable
Peak current limitation
Overvoltage protection
Average current sensing by noise filtering

1.2         General Remarks

The TDA 16888 comprises the complete control for power factor controlled switched
mode power supplies. With its PFC and PWM section being internally synchronized, it
applies for off-line converters with input voltages ranging from 90 V to 270 V.

While the preferred topologies of the PFC preconverter are boost or flyback, the PWM
section can be designed as forward or flyback converter. In order to achieve minimal line
current gaps the maximum duty cycle of the PFC is about 94%. The maximum duty cycle
of the PWM, however, is limited to 50% to prevent transformer saturation.

Data Sheet                   2  2000-02-28
                                                               TDA 16888

              P-DIP-20-5                           P-DSO-20-1

  PFC IAC 1       20 AUX VS            PFC IAC 1      20       AUX VS
      VREF 2      19 PFC VS                           19       PFC VS
                  18 PFC VC            VREF  2        18       PFC VC
  PFC CC 3        17 PFC FB                           17       PFC FB
  PFC CS 4        16 ROSC              PFC CC 3       16       ROSC
    GND S 5       15 PWM RMP                          15       PWM RMP
   PFC CL 6       14 PWM IN            PFC CS 4       14       PWM IN
                  13 PWM SS                           13       PWM SS
      GND 7       12 SYNC              GND S 5        12       SYNC
PFC OUT 8        11 PWM CS                           11       PWM CS
                                       PFC CL 6
       VCC 9  AEP02461                             AEP02486
PWM OUT 10                             GND 7

                                       PFC OUT 8

                                       VCC   9

                                       PWM OUT 10

Figure 1 Pin Configuration (top view)

Data Sheet                    3                                2000-02-28
                                                               TDA 16888

1.3         Pin Definitions and Functions

Pin No.     Symbol   Function
1
2           PFC IAC  AC line voltage sensing input
3
4           VREF     7.5 V reference
5                    PFC current loop compensation
6           PFC CC
7
8           PFC CS   PFC current sense
9
10          GND S    Ground sensing input
11
12          PFC CL   Sensing input for PFC current limitation
13
14          GND      Ground
15
16          PFC OUT  PFC driver output
17
18          VCC      Supply voltage
19                   PWM driver output
20          PWM OUT

            PWM CS   PWM current sense

            SYNC     Oscillator synchronization input

            PWM SS   PWM soft-start

            PWM IN   PWM output voltage sensing input

            PWM RMP  PWM voltage ramp

            ROSC     Oscillator frequency set-up

            PFC FB   PFC voltage loop feedback

            PFC VC   PFC voltage loop compensation

            PFC VS   PFC output voltage sensing input

            AUX VS   Auxiliary power supply voltage sense

Data Sheet                   4                                 2000-02-28
Data Sheet  Figure 2  PFC PFC         PFC         PFC                   AUX    GND            PFC         PFC                                                                                 PFC                         PFC     1.4
                                                  CS                     VS                                                                                                                   CL                          OUT
                      IAC FB          VC                                       S              CC          VS                                                                                                   V CC
                                                                           20                                                                                                                    6                9          8
                      1 17            18          4         OTA3                  5           3               19
                                                   1.2 V          OTA1 D3                                                                                                                          D4           VS           10
                               OP1                                                                                                                                          C3                                     VS    PWM
                                                                                                                                                                                     1V                                   OUT
                                 _                          +                                                                                                                                                      Z1             Block Diagram
                                                                                                                                                                                                                        AEB02357
                      5V +                                  _
                                                         _<
                                      M2                                             OP2              C1
                                              QM                                                                             +
                      R2                                                                                                     _5V+_                                                       FF1
                                                                                     _             +
                                                                                                                             +                                              &
                                                                                                                             _                                                           R             &
                      10 k M1 M 3 D1
                                                       D2                     +                    OTA2              C2                                                                  S
                                                                               _
                                                                                                                                                                           _+
                                                                                                                                                                           +_

                                                                                                          5.5 V 1 V

                                  VS                                                                  C4             C6

                          Z3                                                                                             _
                      17.5 V                                                                                             +

5                                                                                                         4V 6V
                                                                                                                5.5 V

                      Undervoltage Lockout                                                                                                                                                                     VS
                            11 V-14 V
                                                                                              Osc
                       Power Management
                       Voltage Reference                 1              7.4 V                                         C7                                                                 FF2
                      7.5 V (Output Disable)
                                                                               1                       1             _                                                              S
                                  2                                                                                  +
                               V REF                                           30 A                                                                                        &       R                  &
                                                                                                                      C8                                                                                            Z2
                                                                  6V
                                                                                                                     _
                                                                               0.45 V                                +
                                                                               0.4 V C5
                                                                                                                              V1
                                                                                     _                                R1 1.5 V       OP3 1 V C9
                                                                                     +

                                                                                                                                     5                                              +
                                                                                                                                                                                    _

                                                                                     PWM               R3            10 k                                                                                                                        TDA 16888
                                                                                      Bias             100 k                    C10
                                                                                     Control
                                                                                                                                  _

                                                                                                                     0.4 V +

2000-02-28                                                       12 16     13                      14          15                                                              11                         7
                                                            SYNC ROSC
                                                                        PWM                   PWM         PWM                                                                  PWM                        GND
                                                                         SS
                                                                                                  IN          RMP                                                              CS
                                    TDA 16888

2           Functional Description

Power Supply

The TDA 16888 is protected against overvoltages typically above 17.5 V by an internal

Zener diode Z3 at pin 9 (VCC) and against electrostatic discharging at any pin by special

ESD circuitry.

By means of its power management the TDA 16888 will switch from internal stand-by,
which is characterized by negligible current consumption, to operation mode as soon as

a supply voltage threshold of 14 V at pin 9 (VCC) is exceeded. To avoid uncontrolled

ringing at switch-over an undervoltage lockout is implemented, which will cause the
power management to switch from operation mode to internal stand-by as soon as the
supply voltage falls below a threshold of 11 V. Therefore, even if the supply voltage will
fall below 14 V, operation mode will be maintained as long as the supply voltage is well
above 11 V.

As soon as the supply voltage has stabilized, which is determined by the TDA 16888's
power management and its soft-start feature at pin 13 (PWM SS), the PWM section will
be enabled by means of its internal bias control.

Protection Circuitry

Both PFC and PWM section are equipped with a fast overvoltage protection (C6)
sensing at pin 19 (PFC VS), which when being activated will immediately shut down both
gate drives. In addition to improve the PFC section's load regulation it uses a fast but soft
overvoltage protection (OTA2) prior to the one described above, which when being

activated will cause a well controlled throttling of the multiplier output QM.

In case an undervoltage of the PFC output voltage is detected at pin 19 (PFC VS) by
comparator C4 the gate drive of the PWM section will be shut down in order to reduce
the load current and to increase the PFC output voltage. This undervoltage shutdown
has to be prior to the undervoltage lockout of the internal power management and

therefore has to be bound to a threshold voltage at pin 9 (VCC) well above 11 V.

In order to prevent the external circuitry from destruction the PFC output PFC OUT
(pin 8) will immediately be switched off by comparator C2, if the voltage at pin 19
(PFC VS) drops to ground caused by a broken wire. In a similar way measures are taken
to handle a broken wire at any other pin in order to ensure a safe operation of the IC and
its adjoining circuitry.

If necessary both outputs, PFC OUT (pin 8) and PWM OUT (pin 10), can be shutdown
on external request. This is accomplished by shorting the external reference voltage at

pin 2 (VREF) to ground. To protect the external reference, it is equipped with a foldback
characteristic, which will cut down the output current when VREF (pin 2) is shorted (see

Figure 4).

Data Sheet  6                       2000-02-28
                                                                                         TDA 16888

Both PFC and PWM section are equipped with a peak current limitation, which is realized
by the comparators C3 and C9 sensing at pin 6 (PFC CL) and pin 11 (PWM CS)
respectively. When being activated this current limitation will immediately shut down the
respective gate drive PFC OUT (pin 8) or PWM OUT (pin 10).

Finally each pin is protected against electrostatic discharge.

Oscillator/Synchronization

The PFC and PWM clock signals as well as the PFC voltage ramp are synchronized by
the internal oscillator (see Figure 18). The oscillator's frequency is set by an external
resistor connected to pin 16 (ROSC) and ground (see Figure 5). The corresponding
capacitor, however, is integrated to guarantee a low current consumption and a high
resistance against electromagnetic interferences. In order to ensure superior precision
of the clock frequency, the clock signal CLK OSC is derived from a triangular instead of
a saw-tooth signal. Furthermore to provide a clock reference CLK OUT with exactly 50%
duty cycle, the frequency of the oscillator's clock signal CLK OSC is halved by a D-latch
before being fed into the PFC and PWM section respectively (see Figure 18).

The ramp signal of the PFC section VPFC RMP is composed of a slowly falling and a

steeply rising edge. This ramp has been reversed in contrast to the common practice, in
order to simultaneously allow for current measurement at pin 5 (GND S) and for external
compensation of OP2 by means of pin 5 (GND S) and pin 3 (PFC CC).

The oscillator can be synchronized with an external clock signal supplied at pin 12
(SYNC). However, since the oscillator's frequency is halved before being fed into the
PFC and PWM section, a synchronization frequency being twice the operating frequency
is recommended. As long as the synchronization signal is H the oscillator's triangular

signal VOSC is interrupted and its clock signal CLK OSC is H (see Figure 19 and

Figure 20). However, as soon as the external clock changes from H to L the oscillator is
released. Correspondingly, by means of an external clock signal supplied at pin 12

(SYNC) the oscillator frequency fOSC set by an external resistor at pin 16 (ROSC) can be
varied on principle only within the range from 0.66 fOSC to 2 fOSC. If the oscillator has to

be synchronized over a wider frequency range, a synchronization by means of the sink
current at pin 16 (ROSC) has to be preferred to a synchronization by means of pin 12
(SYNC). Anyhow, please note, that pin 12 (SYNC) is not meant to permanently
shutdown both PFC and PWM section. It can be used to halt the oscillator freezing the
prevailing state of both drivers but does not allow to automatically shut them down. A

shutdown can be achieved by shorting pin 2 (VREF) to ground, instead.

Finally, In order to reduce the overall current consumption under low load conditions, the
oscillator frequency itself is halved as long as the voltage at pin 13 (PWM SS) is less
than 0.4 V (disabled PWM section).

Data Sheet  7  2000-02-28
                                                                                         TDA 16888

PFC Section

At normal operation the PFC section operates with dual loop control. An inner loop,
which includes OP2, C1, FF1 and the PFC's driver, controls the shape of the line current
by average current control enabling either continuous or discontinuous operation. By the
outer loop, which is supported by OP1, the multiplier, OP2, C1, FF1 and the PFC's driver,
the PFC output voltage is controlled. Furthermore there is a third control loop composed
of OTA1, OP2, C1, FF1 and the PFC's driver, which allows the PFC section to be
operated as an auxiliary power supply even when the PWM section is disabled. With
disabled PWM section, however, the PFC section is operated with half of its nominal
operating frequency in order to reduce the overall current consumption.

Based on a pulse-width-modulation, which is leading edge triggered with respect to the
internal clock reference CLK OUT and which is trailing edge modulated according to the

PFC ramp signal VPFC RMP and the output voltage of OP2 VPFC CC (see Figure 18), the

PFC section is designed for a maximum duty cycle of ca. 94% to achieve minimal line
current gaps.

PWM Section

The PWM section is equipped with improved current mode control containing effective
slope compensation as well as enhanced spike suppression in contrast to the commonly
used leading edge current blanking. This is achieved by the chain of operational amplifier

OP3, voltage source V1 and the 1st order low pass filter composed of R1 and an external

capacitor, which is connected to pin 15 (PWM RMP). For crosstalk suppression between
PFC and PWM section a signal-to-noise ratio comparable to voltage mode controlled
PWM's is set by operational amplifier OP3 performing a fivefold amplification of the PWM
load current, which is sensed by an external shunt resistor. In order to simultaneously
perform effective slope compensation and to suppress leading spikes, which are due to
parasitic capacitances being discharged whenever the power transistor is switched on,

the resulting signal is subsequently increased by the constant voltage of V1 and finally

fed into the 1st order low pass filter. The peak ramp voltage, that in this way can be

reached, amounts to ca. 6.5 V. By combination of voltage source V1 and the following

low pass filter a basic ramp (step response) with a leading notch is created, which will
fully compensate a leading spike (see Figure 12) provided, the external capacitor at
pin 15 (PWM RMP) and the external current sensing shunt resistor are scaled properly.

Data Sheet  8  2000-02-28
                                                                                         TDA 16888

The pulse-width-modulation of the PWM section is trailing edge modulated according to

the PWM ramp signal VPWM RMP at pin 15 (PWM RMP) and the input voltage VPWM IN at

pin 14 (PWM IN) (see Figure 18). In contrast to the PFC section, however, the pulse-
width-modulation of the PWM section is trailing edge triggered with respect to the
internal clock reference CLK OUT in order to avoid undesirable electromagnetic
interference of both sections. Moreover the maximum duty cycle of the PWM is limited
to 50% to prevent transformer saturation.
By means of the above mentioned improved current mode control a stable pulse-width-
modulation from maximum load down to no load is achieved. Finally, in case of no load
conditions the PWM section may as well be disabled by shorting pin 13 (PWM SS) to
ground.

Data Sheet  9  2000-02-28
                                          TDA 16888

3           Functional Block Description

Gate Drive

Both PFC and PWM section use fast totem pole gate drives at pin 8 (PFC OUT) and
pin 10 (PWM OUT) respectively, which are designed to avoid cross conduction currents
and which are equipped with Zener diodes (Z1, Z2) in order to improve the control of the
attached power transistors as well as to protect them against undesirable gate
overvoltages. At voltages below the undervoltage lockout threshold these gate drives are
active low. In order to keep the switching losses of the involved power diodes low and to
minimize electromagnetic emissions, both gate drives are optimized for soft switching
operation. This is achieved by a novel slope control of the rising edge at each driver's
output (see Figure 13).

Oscillator

The TDA 16888's clock signals as well as the PFC voltage ramp are provided by the
internal oscillator. The oscillator's frequency is set by an external resistor connected to
pin 16 (ROSC) and ground (see Figure 5). The corresponding capacitor, however, is
integrated to guarantee a low current consumption and a high resistance against
electromagnetic interferences. In order to ensure superior precision of the clock
frequency, the clock signal CLK OSC is derived from the minima and maxima of a
triangular instead of a saw-tooth signal (see Figure 18). Furthermore, to provide a clock
reference CLK OUT with exactly 50% duty cycle, the frequency of the oscillator's clock
signal CLK OSC is halved by a D-latch before being fed into the PFC and PWM section
respectively.

The ramp signal of the PFC section VPFC RMP is composed of a slowly falling and a

steeply rising edge, the latter of which is triggered by the rising edge of the clock
reference CLK OUT. This ramp has been reversed in contrast to the common practice,
in order to simultaneously allow for current measurement at pin 5 (GND S) and for
external compensation of OP2 by means of pin 5 (GND S) and pin 3 (PFC CC). The
slope of the falling edge, which in conjunction with the output of OP2 controls the pulse-

width-modulation of the PFC output signal VPFC OUT, is derived from the current set by the

external resistor at pin 16 (ROSC). In this way a constant amplitude of the ramp signal
(ca. 4.5 V) is ensured. In contrast, the slope of the rising edge, which marks the minimum

blanking interval and therefore limits the maximum duty cycle ton,max of the PFC output

signal, is determined by an internal current source.

In contrast to the PFC section the ramp signal of the PWM section is trailing edge
triggered with respect to the internal clock reference CLK OUT to avoid undesirable
electromagnetic interference of both sections. Moreover, the maximum duty cycle of the
PWM is limited by the rising edge of the clock reference CLK OUT to 50% to prevent
transformer saturation.

Data Sheet  10                            2000-02-28
                                                                                          TDA 16888

The oscillator can be synchronized with an external clock signal supplied at pin 12

(SYNC). As long as this clock signal is H the oscillator's triangular signal VOSC is

interrupted and its clock signal CLK OSC is H (see Figure 19 and Figure 20). However,
as soon as the external clock changes from H to L the oscillator is released.
Correspondingly, by means of an external clock signal supplied at pin 12 (SYNC) the

oscillator frequency fOSC set by an external resistor at pin 16 (ROSC) can be varied on
principle only within the range from 0.66 fOSC to 2 fOSC. Please note, that the slope of the

falling edge of the PFC ramp is not influenced by the synchronization frequency. Instead
the lower voltage peak is modulated. Consequently, on the one hand at high

synchronization frequencies fSYNC > fOSC the amplitude of the ramp signal and

correspondingly its signal-to-noise ratio is decreased (see Figure 19). On the other hand

at low synchronization frequencies fSYNC < fOSC the lower voltage peak is clamped to the

minimum ramp voltage (typ. 1.1 V), that at least can be achieved (see Figure 20), which

may cause undefined PFC duty cycles as the voltage VPFC CC at pin 3 (PFC CC) drops

below this threshold. However, if the oscillator has to be synchronized over a wide
frequency range, a synchronization by means of the sink current at pin 16 (ROSC) has
to be preferred to a synchronization by means of pin 12 (SYNC).

In order to reduce the overall current consumption under low load conditions, the
oscillator frequency itself is halved as long as the voltage at pin 13 (PWM SS) is less
than 0.4 V (disabled PWM section).

Multiplier

The multiplier serves to provide the controlled current IQM by combination of the shape
of the sinusoidal input current IM1 derived from the voltage at pin 1 (PFC IAC) by means
of the 10 k resistor R2, the magnitude of the PFC output voltage VM2 given at pin 18
(PFC VC) and the possibility for soft overvoltage protection VM3 (see Chapter

Protection Circuitry). By means of this current the required power factor as well as the
magnitude of the PFC output voltage is ensured. To achieve an excellent performance

over a wide range of output power and input voltage, the input voltage VM2 is amplified

by an exponential function before being fed into the multiplier (see Figure 8).

Voltage Amplifier OP1

Being part of the outer loop the error amplifier OP1 controls the magnitude of the PFC
output voltage by comparison of the PFC output voltage measured at pin 17 (PFC FB)
with an internal reference voltage. The latter is fixed to 5 V in order to achieve immunity
from external noise. To allow for individual feedback the output of OP1 is connected to
pin 18 (PFC VC).

Data Sheet  11  2000-02-28
                TDA 16888

Current Amplifier OP2

Being part of the inner loop the error amplifier OP2 controls the shape of the line current

by comparison of the controlled current IQM with the measured average line current. This

is achieved by setting the pulse width of the PFC gate drive in conjunction with the
comparator C1. In order to limit the voltage range supplied at pin 4 (PFC CS) and at pin 5
(GND S), clamping diodes D1, D2 and D3 are connected with these pins and ground. To
allow for individual feedback the output of OP2 is connected to pin 3 (PFC CC).

Ramp Amplifier OP3

For crosstalk suppression between PFC and PWM section a signal-to-noise ratio
comparable to voltage mode controlled PWMs is set by operational amplifier OP3
performing a fivefold amplification of the PWM load current, which is sensed by an
external shunt resistor. In order to suppress leading spikes, which are due to parasitic
capacitances being discharged whenever the power transistor is switched on, the

resulting signal is subsequently increased by the constant voltage of V1 and finally fed
into a 1st order low pass filter. By combination of voltage source V1 and the following low

pass filter a step response with a leading notch is created, which will fully compensate a
leading spike (see Figure 12) provided, the external capacitor at pin 15 (PWM RMP)
and the external current sensing shunt resistor are scaled properly.

Operational Transconductance Amplifier OTA1

The TDA 16888's auxiliary power supply mode is controlled by the fast operational
transconductance amplifier OTA1. When under low load or no load conditions a voltage
below 5 V is sensed at pin 20 (AUX VS), it will start to superimpose its output on the
output QM of the multiplier and in this way will replace the error amplifier OP1 and the
multiplier. At normal operation, however, when the voltage at pin 20 (AUX VS) is well
above 5 V, this operational transconductance amplifier is disabled.

Operational Transconductance Amplifier OTA2

By means of the operational transconductance amplifier OTA2 sensing at pin 19
(PFC VS) a fast but soft overvoltage protection of the PFC output voltage is achieved,

which when being activated (VPFC VS > 5.5 V) will cause a well controlled throttling of the

multiplier output QM (see Figure 9).

Operational Transconductance Amplifier OTA3

In order to achieve offset compensation of error amplifier OP2 under low load conditions,
that will not suffice to start OTA1, the operational transconductance amplifier OTA3 is
introduced. It will start operation as soon as these conditions are reached, i.e. the voltage
at pin 18 (PFC VC) falls below 1.2 V.

Data Sheet  12  2000-02-28
                                                                                         TDA 16888

Comparator C1
The comparator C1 serves to adjust the duty cycle of the PFC gate drive. This is
achieved by comparison of the output voltage of OP2 given at pin 3 (PFC CC) and the
voltage ramp of the oscillator.

Comparator C2
The comparator C2 serves to prevent the external circuitry from destruction by
immediately switching the PFC output PFC OUT (pin 8) off, if the voltage at pin 19
(PFC VS) drops below 1 V due to a broken wire.

Comparator C3
By means of this extremely fast comparator sensing at pin 6 (PFC CL) peak current

limitation is realized. When being activated (VPFC CL < 1 V) it will immediately shut down

the gate drive of the PFC section (pin 8, PFC OUT). In order to protect C3 against
undervoltages at pin 6 (PFC CL) due to large inrush currents, this pin is equipped with
an additional clamping diode D4.

Comparator C4
This comparator along with the TDA 16888's power management serves to reset the
PWM section's soft start at pin 13 (PWM SS). C4 becomes active as soon as an

undervoltage (VPFC VS < 4 V) of the PFC output voltage is sensed at pin 19 (PFC VS).

Comparator C5
Based on the status of the PWM section's soft start at pin 13 (PWM SS), the comparator
C5 controls the bias of the entire PWM section. In this way the PWM section is switched
off giving a very low quiescent current, until its soft start is released.

Comparator C6
Overvoltage protection of the PWM section's input voltage sensed at pin 19 (PFC VS) is
realized by comparator C6, which when being activated will immediately shut down both
gate drives PFC OUT (pin 8) and PWM OUT (pin 10).

Comparator C7
This comparator sensing at pin 13 (PWM SS) and at pin 15 (PWM RMP) controls the
pulse width modulation of the PWM section during the soft start. This is done right after
the PWM section is biased by comparator C5.

Data Sheet  13  2000-02-28
                                                                                         TDA 16888

Comparator C8
The control of the pulse width modulation of the PWM section is taken over by
comparator C8 as soon as the soft start is finished. This is achieved by comparison of
the PWM output voltage at pin 14 (PWM IN) and the PWM voltage ramp at pin 15
(PWM RMP).

Comparator C9
By means of this extremely fast comparator sensing at pin 11 (PWM CS) peak current

limitation is realized. When being activated (VPWM CS > 1 V) it will immediately shut down

the gate drive of the PWM section (PWM OUT).

Comparator C10
By means of the threshold of 0.4 V the comparator C10 allows the PWM duty cycle to be
continuously controlled from 0 to 50%. As long as the ramp voltage at pin 15
(PWM RMP) is below this threshold the gate drive of the PWM section (pin 10,
PWM OUT) is turned off.

Data Sheet  14  2000-02-28
                                               TDA 16888

4           Electrical Characteristics

4.1         Absolute Maximum Ratings

            TA = 25 to 85 C

Parameter#           Symbol Limit Values Unit  Remarks

                                min. max.      VZ3 = Zener voltage of Z3

VCC supply voltage   VS          0.3 VZ3 V   

Zener current of Z3  IZ3           50 mA      VVREF < VS
                                               VROSC < VS
VREF voltage         VVREF       0.3 8    V
                                               
ROSC voltage         VROSC       0.3 8    V   
SYNC voltage                                   
PFC FB voltage       VSYNC       0.3 8    V   
PFC IAC voltage
AUX VS voltage       VPFC FB 0.3 8       V   |IPFC VS| < 1 mA
PFC VS voltage                                 |IPFC CL| < 1 mA
PFC CL voltage       VPFC IAC 0.3 15     V   VPWM SS < VVREF
PWM SS voltage
PWM IN voltage       VAUX VS 0.3 8       V   
PWM RMP voltage
PWM CS voltage       VPFC VS 0.3 8       V   VPWM RMP < VVREF
PFC VC voltage
PFC VC current       VPFC CL 1    3      V   
PFC CS current                                 
GND S current        VPWM SS 0.3 8       V   
PFC CC voltage                                 
PFC CC current       VPWM IN 0.3 8       V   
PFC/PWM OUT DC                                 
current              VPWM RMP 0.3 8      V   
                                               
                     VPWM CS 0.3 3       V
                                               VOUT = High
                     VPFC VC 0.3 8       V
                                               VOUT = Low
                     IPFC VC 20 20       mA
                                               
                     IPFC CS    5  5      mA

                     IGND S     5 5       mA

                     VPFC CC 0.3 8       V

                     IPFC CC 20 20       mA

                     IOUT       100 100 mA

PFC/PWM OUT peak IOUT              200 mA

clamping current

PFC/PWM OUT peak IOUT            500     mA

clamping current

Junction temperature TJ          40 150 C

Data Sheet                          15         2000-02-28
                                                           TDA 16888

4.1         Absolute Maximum Ratings (cont'd)

            TA = 25 to 85 C

Parameter#           Symbol Limit Values Unit  Remarks

                                min. max.      
                                               P-DIP-20-5
Storage temperature  TS          65 150 C    P-DSO-20-1
Thermal resistance   RthJA
Thermal resistance   RthJA        60 K/W

                                  70 K/W

Note: Absolute maximum ratings are defined as ratings, which when being exceeded
        may lead to destruction of the integrated circuit. To avoid destruction make sure,
        that for any pin except for pins PFC OUT and PWM OUT the currents caused by
        transient processes stay well below 100 mA. For the same reason make sure, that
       any capacitor that will be connected to pin 9 (VCC) is discharged before
        assembling the application circuit. In order to characterize the gate driver's output
        performance Figure 14, Figure 15, Figure 16 and Figure 17 are provided,
        instead of referring just to a single parameter like the maximum gate charge or the
        maximum output energy.

4.2         Operating Range

Parameter            Symbol Limit Values Unit  Remarks

                                min. max.      VZ3 = Zener voltage of Z3
                                               Limited by TJ,max
VCC supply voltage   VS         0  VZ3 V
                                               
Zener current        IZ3        0  50 mA      
                                               
PFC/PWM OUT current IOUT         1 1.5 A      

PFC IAC input current IPFC IAC 0   1       mA

PFC/PWM frequency fOUT          15 200 kHz

Junction temperature TJ          25 125 C

Note: Within the operating range the IC operates as described in the functional
        description. In order to characterize the gate driver's output performance
        Figure 14, Figure 15, Figure 16 and Figure 17 are provided, instead of referring
        just to a single parameter like the maximum gate charge or the maximum output
        energy.

Data Sheet                         16                      2000-02-28
                                                                         TDA 16888

4.3         Characteristics

Supply Section    Symbol        Limit Values                       Unit  Test Condition
Parameter
                  VZ3        min. typ. max.                        V     IZ3 = 30 mA
Zener voltage1)   IZ3                                              A    VS  15.5 V2)
Zener current     IS         16.0 17.5 19.0                        mA
Quiescent supply                                                         VPWM SS = 0 V
current                                                     500        RROSC = 51 k
                                                                         CL = 0 V
                                                            12
                                                                         PFC enabled
                                                            15 mA      PWM disabled

Supply current    IS                                        40 mA      VPWM SS = 6 V
                                                                         RROSC = 51 k
                                                                         CL = 0 F

                                                                         PFC enabled
                                                                         PWM enabled

                                                                         VPWM SS = 6 V
                                                                         RROSC = 51 k
                                                                         CL = 4.7 nF

                                                                         PFC enabled
                                                                         PWM enabled

1) See Figure 3
2) Design characteristics (not meant for production testing)

Note: The electrical characteristics involve the spread of values guaranteed within the

       specified supply voltage and ambient temperature range TA from 25 C to 85 C
        Typical values represent the median values, which are related to production

       processes. If not otherwise stated, a supply voltage of VS = 15 V is assumed.

Data Sheet                      17                                       2000-02-28
                                                                     TDA 16888

Undervoltage Lockout

Parameter             Symbol       Limit Values               Unit   Test Condition
                              min. typ. max.                  V      
Power up,             VS,UP   13.0 14.0 14.5                  V
rising voltage        VS,DWN                                  A     
threshold1)           IS,UP   10.5 11.0 11.5
                                                                     VS = VS,UP 0.1 V
Power down,                     23 100                              VPFC CL < 0.3 V2)
falling voltage
threshold1)                                                          Stand-by mode

Power up,
threshold current

1) See Figure 3
2) To ensure the voltage fallback of pin PFC CL is disabled.

Internal Voltage Reference

Parameter             Symbol     Limit Values                 Unit   Test Condition

                              min. typ. max.                         Measured at
                                                                     pin PFC VC
Trimmed reference     VREF    4.9 5.0 5.1 V
voltage                                                              VS = 3 V

Line regulation       VREF                                  40 mV

Data Sheet                       18                                  2000-02-28
                                                                          TDA 16888

External Voltage Reference

Parameter                 Symbol      Limit Values                  Unit  Test Condition

                                   min. typ. max.                   V      3 mA  IVREF  0
                                                                    mV    VS = 3 V
Buffered output voltage   VVREF    7.2 7.5 7.8                      mV    IVREF = 2 mA
Line regulation           VVREF                                     mA    VVREF = 6.5 V
                          VVREF                             50
Load regulation           IVREF                                     mA    VVREF = 0 V
                                   0  40 100                        V
Maximum output                                                            
current1)                           10 6 4                     V
                                                                          
Short circuit current1)   IVREF      2                           ns
                          VVREF                                           VVREF = 5 V2)3)
Shutdown hysteresis,                 6.6                                VPFC OUT = 3 V2)3)
rising voltage threshold                                                  VPWM OUT = 3 V2)3)

Shutdown hysteresis, VVREF           6.2

falling voltage threshold

Shutdown delay            td,VREF    500

1) See Figure 4
2) Design characteristics (not meant for production testing)
3) Transient reference value

Oscillator

Parameter                 Symbol      Limit Values Unit                   Test Condition

                                   min. typ.                  max.        RROSC = 110 k
                                                                          RROSC = 51 k
PFC/PWM frequency1)       fOUT50   43 50                      57 kHz      VS = 3 V
PFC/PWM frequency1)       fOUT100                                         RROSC = 51 k
                          fOUT     87 100                     113 kHz
PFC/PWM frequency,                                                        
line regulation                                             1     %     
                                                                          
Maximum ramp voltage VPFC RMP 5.0 5.4 5.6 V                              

Minimum ramp voltage VPFC RMP 0.8 1.1 1.4 V                               VSYNC < 0.4 V
                                                                          VSYNC = 3.5 V
SYNC, low level voltage VSYNC                               0.4 V

SYNC, high level voltage VSYNC 3.5                           VVREF V

SYNC, input current       ISYNC                             20 A
                                                              150 A
                                     

1) See Figure 5

Data Sheet                            19                                  2000-02-28
                                                                       TDA 16888

PFC Section               Symbol        Limit Values             Unit  Test Condition
Parameter                          min. typ. max.                %
                          Don,PFC  91 94 98                            VPFC OUT = 2 V3)
Max duty cycle1)                                                       RROSC = 51 k
                                                                       CL = 4.7 nF
Multiplier throttling     VPFC VS 5.2 5.5 5.8 V                        0.9 IPFC CS
                                                                       IPFC IAC = 100 A
(OTA2), threshold                                                      VPFC VC = 6 V
voltage2)
                                                                       OTA1 disabled
Overvoltage protection    VPFC VS 5.8 6                       6.2 V   
(C6), rising voltage
threshold                 VPFC VS 5.3 5.5 5.7 V                        

Overvoltage protection    td,OV          2                     s    VPFC VS = 6.5 V3)4)
(C6), falling voltage                                                  VPFC OUT = 3 V3)4)
threshold                 VPFC VS 0.93 1                      1.07 V
                                                                       
Overvoltage protection    IPFC VS 0.2 0.45 0.7 A
(C6), turn-off delay                                                   VPFC VS = 1 V
                          VPFC CL 0.93 1                      1.07 V
Broken wire detection                                                  
(C2), threshold voltage   IPFC CL  1                         10 A
                                                                       VPFC CL = 1 V
Voltage sense, input      VPFC CL 0.9                       0.1 V
current                                                                IPFC CL = 500 A
                          td,CL    30                        150 ns
Current limitation (C3),                                               VPFC CL = 0.75 V3)
threshold voltage                                                      VPFC OUT = 3 V3)
                                                                       CL = 4.7 nF
Current limitation (C3),
input current

Current limitation (C3,
D4), clamping voltage

Current limitation (C3),
turn-off delay

1) See Figure 6
2) See Figure 9
3) Transient reference value
4) Design characteristics (not meant for production testing)

Data Sheet                            20                               2000-02-28
                                                            TDA 16888

Multiplier

Parameter              Symbol      Limit Values  Unit Test Condition

                                min. typ. max.

Input current          IPFC IAC 0     1         mA
Input voltage          VPFC VC 0
Exponential function,  VPFC VC       6.7 V         
threshold voltage
                                   1.1          V    1)2)

Maximum output current IPFC CS   320 420 550 A  OTA1 disabled

Output current3)       IPFC CS     100 500 nA     IPFC IAC = 0 A
                                                      VPFC VC = 2 V

                                                      OTA1 disabled

                                   1.2        A   IPFC IAC = 25 A

                                                      VPFC VC = 2 V

                                                      OTA1 disabled

                                   10         A   IPFC IAC = 25 A

                                                      VPFC VC = 4 V

                                                      OTA1 disabled

                                   40         A   IPFC IAC = 100 A

                                                      VPFC VC = 4 V

                                                      OTA1 disabled

                                   150        A   IPFC IAC = 400 A

                                                      VPFC VC = 4 V

                                                      OTA1 disabled

                                   170        A   IPFC IAC = 100 A

                                                      VPFC VC = 6 V

                                                      OTA1 disabled

1) Design characteristics (not meant for production testing)
2) For input voltages below this threshold the multiplier output current remains constant. For input voltages above

    this threshold the output rises exponentially (see Figure 8).
3) See Figure 7

Data Sheet                         21                       2000-02-28
                                                                        TDA 16888

Operational Transconductance Amplifier (OTA1)

Parameter                   Symbol       Limit Values             Unit Test Condition

                                     min. typ. max.

Auxiliary power supply, VAUX VS 4.8 5.0 5.2 V                           IPFC CS = 1 A

threshold voltage1)                                                     Multiplier disabled

Input current               IAUX VS                         15  A    VAUX VS > 5.2 V

                                     20                       A    VAUX VS < 4.8 V

Output current              IPFC CS     0                       A    VAUX VS > 5.2 V1)

                                         30                    A    VAUX VS < 4.8 V

1) For input voltages below this threshold the output current is linearly increasing until at ca. 4.8 V the maximum

output current is reached.

Operational Transconductance Amplifier (OTA3)

Parameter                   Symbol       Limit Values             Unit  Test Condition

                                     min. typ. max.               V     

Offset compensation, VPFC VC 1.1 1.2                             A    1)
                                                                  A
threshold voltage                                                 A    VPFC VC > 1.2 V
                                                                        VPFC VC < 1.1 V
Input current               IPFC VC 1                      

Output current              IGND S      0                    

                                         10

1) Design characteristics (not meant for production testing)

Data Sheet                               22                             2000-02-28
                                                                       TDA 16888

Voltage Amplifier (OP1)

Parameter                Symbol       Limit Values Unit                Test Condition

                                 min. typ. max.                        1)

Offset voltage           VOff    4                          4  mV    VPFC FB = 4 V
Input current
Open loop gain           IPFC FB 1                         1  A    2)
Input voltage range
Voltage sense,           APFC VC     85                        dB   
threshold voltage                                                      
                         VPFC FB 0                           6  V
                                                                       IPFC VC = 500 A
                         VPFC FB 4.9  5                       5.1 V
                                                                       IPFC VC = 500 A
Output, maximum          VPFC VC 6.3                         VVREF V
voltage                                                                VPFC VC = 0 V
                                                                       VPFC FB = 4.9 V
Output, minimum          VPFC VC 0.5                         1.1 V    VPFC VC = 6.4 V
voltage                                                                VPFC FB = 5.1 V

Output, short circuit    IPFC VC     10                      mA

source current

Output, short circuit sink IPFC VC   10                        mA

current

1) Guaranteed by wafer test
2) Design characteristics (not meant for production testing)

Data Sheet                            23                               2000-02-28
                                                                         TDA 16888

Current Amplifier (OP2)

Parameter                Symbol       Limit Values                 Unit  Test Condition

                                  min. typ. max.                   mV   
                                                                   nA   
Offset voltage           VOff     5 1 3
                                                                   dB   
Input current            IPFC CS   500                      500  MHz
                         IGND S                                         1)
                                                                   V
Open loop gain           APFC CC     110                               1)
                                                                   V
Gain bandwidth product fT            2.5                               1)

Phase margin                         60                                IPFC CS = 500 A
                                                                         IGND S = 500 A
Common mode voltage VCMVR          0.2                      0.5
                                                                         Multiplier, OTA1
range                                                                    and OTA3 disabled

Clamped input voltage, VPFC CS    0.4                        1.0        IPFC CS = 500 A

upper threshold          VGND S                                          Multiplier and OTA1
                                                                         disabled
(D2, D3)
                                                                         IPFC CC = 500 A
Clamped input voltage, VPFC CS 0.9                          0.1 V
                                                                         IPFC CC = 500 A
lower threshold (D1)
                                                                         VPFC CC = 0 V
Output, maximum          VPFC CC 6.3                         VVREF V    VPFC CS = 0 V
voltage                  VPFC CC 0.5                                     VGND S = 0.5 V
                         IPFC CC                            1.1 V      VPFC CC = 6.5 V
Output, minimum                                                          VPFC CS = 0.5 V
voltage                               10                        mA    VGND S = 0 V

Output, short circuit
source current

Output, short circuit sink IPFC CC   10                          mA

current

1) Design characteristics (not meant for production testing)

Data Sheet                            24                                 2000-02-28
                                                            TDA 16888

PWM Section

Parameter                     Symbol Limit Values Unit Test Condition

                                     min. typ. max.

Undervoltage protection (C4), VPFC VS 3.8 4.0 4.2 V

threshold voltage

Bias control (C5),            VBC,Th       0.45    V
rising voltage threshold

Bias control (C5),            VBC,Th       0.4     V
falling voltage threshold

Softstart (I1),               II1    20 30 40 A

charging current

Softstart, maximum voltage VPWM SS         6.7     V

Input voltage                 VPWM IN 0.4     7.4 V

PWM IN GND resistance R3           75 100 150 k

Ramp (OP3), voltage gain AOP3              5       V/V

Ramp (C10), pulse start       VRMP 0.36 0.4 0.5 V
threshold voltage

Ramp, maximum voltage         VRMP         6.5     V
                                            1.5     V
Ramp (V1), voltage offset     VV1          10      k
Ramp (R1),
                              ZRMP   
output impedance
Maximum duty cycle            Don,PWM 41      50    % VPWM OUT = 2 V1)

Current sense (C9),                                  RROSC = 51 k
voltage threshold
Current sense (C9),                                  CL = 4.7 nF
overload turn-off delay
                              VCS,Th 0.9 1.0 1.1 V
1) Transient reference value
                              td,CS  30       250 ns VPWM CS = 1.25 V1)
                                                              VPWM OUT = 3 V1)
                                                              CL = 4.7 nF

Data Sheet                              25                  2000-02-28
                                                                     TDA 16888

Gate Drive (PWM and PFC Section)

Parameter                     Symbol Limit Values Unit Test Condition

                                     min. typ. max.

Output, minimum voltage VOUT                                  1.2 V VS = 5 V

                                                                     IOUT = 5 mA

                                                              1.5 V VS = 5 V

                                                                     IOUT = 20 mA

                                                             0.8   V IOUT = 0 A

                                                             1.6 2.0 V IOUT = 50 mA

                                     0.2 0.2                      V IOUT = 50 mA

Output, maximum voltage VOUT         10 11 12 V VS = 16 V
                                                                    tH = 10 s
                                                                    CL = 4.7 nF

                                     10.0 10.5                      V VS = 12 V
                                                                            tH = 10 s
                                                                            CL = 4.7 nF

                                     8.8                          V VS = VS,DWN + 0.2 V
                                                                            tH = 10 s
                                                                            CL = 4.7 nF

Rise time1)                   tr                             150   ns VOUT = 2 V ... 8 V2)

                                                                     CL = 4.7 nF

                                                             100   ns VOUT = 3 V ... 6 V2)

                                                                     CL = 4.7 nF

Fall time                     tf                             30    ns VOUT = 9 V ... 3 V2)

                                                                     CL = 4.7 nF

                                                             40    ns VOUT = 9 V ... 2 V2)

                                                                     CL = 4.7 nF

Output current, rising edge3) IOUT   1                           A CL = 4.7 nF4)

Output current, falling edge3) IOUT                           1.5 A CL = 4.7 nF4)

1) See Figure 13

2) Transient reference value

3) The gate driver's output performance is characterized in Figure 14, Figure 15, Figure 16 and Figure 17.

4) Design characteristics (not meant for production testing)

Note: If not otherwise stated the figures shown in this section represent typical
        performance characteristics.

Data Sheet                              26                                         2000-02-28
                                                                      TDA 16888

                                                                 AED02462

             VCC
                  S

             S, UP

                                VS, DWN     VS, UP      V Z3
                                                          V VCC

Figure 3    Undervoltage Lockout Hysteresis and Zener Diode Overvoltage
            Protection

                   -8                                            AED02463
                  mA
             VREF -7

                   -6

            -5

            -4

            -3

            -2

            -1

            0          0  1  2  3        4  5        6  7V8

                                                        V VREF

Figure 4    Foldback Characteristic of Pin 2 (VREF)

Data Sheet                         27                                      2000-02-28
                 400                                             TDA 16888
                 kHz
            fOUT                                           AED02464

                 100

            10

            10                            100              k 500

                                                    R OSC

Figure 5 PFC/PWM Frequency

        100                                                AED02465
          %

Don, PFC, max

          95

            90

            85

            80        0  100         200       300         k 400

                                                    R OSC

Figure 6 Maximum PFC Duty Cycle

Data Sheet                       28                                  2000-02-28
                                                                                              TDA 16888

                  500     VPFC VC = 7 V                                                AED02466
                   A
             PFC CCS                                                                4V

                  400

                                         6V                     5V

            300

            200

                                                                                    3V

            100

                                                                                    2V

            0          0     0.2                0.4                    0.6     0.8      mA 1

                                                                                     PFC IAC

Figure 7 Multiplier Linearity

                  500                                                               AED02356
                   A
             PFC CCS                      PFC IAC = 800 A
                  400                              400 A
                                                   200 A
                  300                              100 A
                                                    50 A
                  200                               25 A

            100

            0          0  1                  2              3       4       5       6 V7

                                                                                    VPFC VC

Figure 8 Multiplier Dynamic

Data Sheet                                                  29                                   2000-02-28
                                                                                   TDA 16888

                  500   PFC IAC > 300 A                                              AED02467
                   A            250 A
             PFC CCS                                                    VPFC VC = 6 V

                  400

                                200 A
                300

                                150 A

                200
                                100 A

                100    50 A

                0

                5.0                       5.25      5.5           5.75             V 6.0

                                                                        VPFC VS

Figure 9 Multiplier Throttling by OTA2

      100                                                APFC VC        AED02468 0
       dB                                                                        deg
APFC VC                                                                              
       80                                                                        -30

       60                                                                        -60

            40                                                                     -90

            20                                                                     -120

            0                                                                      -150

            10-2 10-1 100 101 102 103 104 105 106 Hz 107

                                                                        Frequency

Figure 10 Open Loop Gain and Phase Characteristic of Voltage Amplifier OP1

Data Sheet                                      30                                              2000-02-28
                                                                TDA 16888

            120                        AED02469 0
                                                deg
A  PFC       dB                                 -30

            CC                                  -60

            100

                             APFC CC

            80

            60                                    -90

            40                                    -120

            20                                    -150

            0                                     -180

                  10-2 10-1 100 101 102 103 104 105 106 Hz 107

                                       Frequency

Figure 11   Open Loop Gain and Phase Characteristic of Current Amplifier OP2

                    V1                         AED02470
            VPWM CS
                                       VPWMCS = 0
                 V1 /2                               T

                  0                    Time
                                                      2000-02-28
            VPWM   4V1

                  RMP

                  3V1

                  2V1

                  V1

                  0     0        T/2

Figure 12 PWM Ramp Composition Scheme

Data Sheet                   31
                                                                      TDA 16888

                    12                                                AED02471
                     V
            VPFC OUT           0.1            0.2      0.3            s 0.4
                    10

                      8

                      6

                      4

                      2

                      0
                        0

                                                                Time

Figure 13 Rising Edge of Driver Output

                150                                                   AED02542
                mW
            PD             RL =0
                           RL =1
                100        RL =2
                           RL =5
                           R L = 10

            50

                                                            f OUT = 15 kHz
                                                            PD0 = 0.194 W

            0        0     10         20           30       40        nF 50

                                                                CL

Figure 14 Power Dissipation of Single Gate Driver at fOUT = 15 kHz

Data Sheet                                32                                    2000-02-28
                                                                                                           TDA 16888

                500                                     AED02543
                mW
            PD           RL =0
                400      RL =1
                         RL =2
                300      RL =5
                         R L = 10

            200

            100
                                                                                          f OUT = 50 kHz

                                                                                          PD0 = 0.197 W

            0         0  10         20      30  40      nF 50

                                                    CL

Figure 15 Power Dissipation of Single Gate Driver at fOUT = 50 kHz

                   1                                    AED02544
                mW
            PD           RL =0
                 0.8     RL =1
                         RL =2
                 0.6     RL =5
                         R L = 10

            0.4

            0.2
                                                                                          f OUT = 100 kHz

                                                                                          PD0 = 0.201 W

            0         0  10         20      30  40      nF 50

                                                    CL

Figure 16 Power Dissipation of Single Gate Driver at fOUT = 100 kHz

Data Sheet                              33                                                                 2000-02-28
                                                                 TDA 16888

                 1.5                                    AED02545
                mW
            PD           RL =0
                         RL =1
                 1.0     RL =2
                         RL =5
                         R L = 10

            0.5

                                                f OUT = 200 kHz
                                                PD0 = 0.212 W

            0         0  10         20      30  40      nF 50

                                                    CL

Figure 17 Power Dissipation of Single Gate Driver at fOUT = 200 kHz

Data Sheet                              34                           2000-02-28
                                                                  TDA 16888

            VOSC

            CLK OSC

            CLK OUT

            VPFC RMP           VPFC CC

            VPFC OUT

                                                       t on, max

            VPWM RMP                          VPWM IN

                      VBC, Th

            VPWM OUT

                               t on, max

                                                       Time       AET02546

Figure 18 Timing Diagram without Synchronization

Data Sheet                                35                                2000-02-28
                                                                   TDA 16888

            VOSC      VSYNC

            CLK OSC

            CLK OUT

            VPFC RMP  VPFC CC

            VPFC OUT

            VPWM RMP                           t on, max  VPWM IN
            VPWM OUT             VBC, Th

                      t on, max

                                                          Time     AET02547

Figure 19 Timing Diagram with Synchronization (fSYNC > fOSC)

Data Sheet                       36                                          2000-02-28
                                                              TDA 16888

            VOSC      VSYNC

            CLK OSC

            CLK OUT

            VPFC RMP                    VPFC CC

            VPFC OUT

                                        t on, max

            VPWM RMP           VPWM IN
            VPWM OUT
                      VBC, Th

                                                   t on, max  AET02548
                                                      Time

Figure 20 Timing Diagram with Synchronization (fSYNC < fOSC)

Data Sheet                     37                                       2000-02-28
                                                             TDA 16888

5           Package Outlines

P-DIP-20-5
(Plastic Dual In-line Package)

                                                             GPD05587

Sorts of Packing                                             Dimensions in mm
Package outlines for tubes, trays etc. are contained in our             2000-02-28
Data Book "Package Information".

Data Sheet                      38
                                                                                                                      TDA 16888

P-DSO-20-1
(Plastic Dual Small Outline)

                                                                 0.35 x 45
                                                             7.6 -0.2 1)
                                        0.2 -0.1
                                             2.45 -0.2
                                                  2.65 max
                                                                              0.23 +0.09
                                                                                    8 max

                   1.27        0.2 24x  0.1                   0.4 +0.8
            0.35 +0.15 2)                                    10.3 0.3

                           20  11

                                                                                                            GPS05094  GPS 05094

                       1 12.8-0.2 1) 10
            Index Marking
            1) Does not include plastic or metal protrusions of 0.15 max per side
            2) Does not include dambar protrusion of 0.05 max per side

Sorts of Packing                                                                                                      Dimensions in mm
Package outlines for tubes, trays etc. are contained in our                                                                      2000-02-28
Data Book "Package Information".

SMD = Surface Mounted Device

Data Sheet                              39
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