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TDA1315

器件型号:TDA1315
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厂商名称:PHILIPS [Philips Semiconductors]
厂商官网:http://www.semiconductors.philips.com/
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TDA1315器件文档内容

                              INTEGRATED CIRCUITS

DATA SHEET

TDA1315H
Digital audio input/output circuit
(DAIO)

Product specification                              1995 Jul 17
Supersedes data of December 1994
File under Integrated Circuits, IC01
Philips Semiconductors                                                         Product specification

  Digital audio input/output circuit (DAIO)                                       TDA1315H

FEATURES                                                      GENERAL DESCRIPTION

Transceiver for SPDIF and "IEC 958" encoded signals         The Digital Audio Input/Output circuit (DAIO) of the
High sensitivity input for transformer-coupled links        TDA1315H is a complete transceiver for biphase-mark
TTL-level input for optical links                           encoded digital audio signals that conform to the SPDIF
Built-in IEC input selector                                 and "IEC 958" interface standards (consumer mode),
Built-in IEC feed-through function                          made in the full CMOS-process C200.
Automatic sample frequency (fs) detection
System clock recovery from IEC input signal                 In the receive mode, the device adjusts automatically to
Low system clock drift when IEC input signal is removed     one of the three standardized sample frequencies
Error detection and concealment                             (32, 44.1 or 48 kHz), decodes the input signal and
PLL lock detection in transmit mode                         separates audio and control data. A clock signal of either
Serial audio interface conforms to I2S-bus format           256 or 384 times the sample frequency is generated to
Auxiliary I2S-bus input for Analog-to-Digital Converter     serve as a master clock signal in digital audio systems.

   (ADC)                                                      In the transmit mode, the device multiplexes the audio
Audio output selector                                       control and user data and encodes it for subsequent
Microcontroller-controlled and stand-alone mode             transmission via a cable or optical link.
128-byte buffer for user data
Bytewise exchange of user data with microcontroller
Decoding of Compact Disc (CD) subcode Q-channel

   data
Support for serial copy management system (SCMS)
Light Emitting Diode (LED) drive capability

   (sample frequency and error indication)
Pin-selectable device address for

   microcontroller interface
Power-down mode.

ORDERING INFORMATION

     TYPE    NAME                                               PACKAGE        VERSION
  NUMBER     QFP44                                                             SOT307-2
                                                            PIN POSITION
TDA1315H            plastic quad flat package; 44 leads (lead length 1.3 mm);
                    body 10 10 1.75 mm

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Philips Semiconductors                                                                       Product specification

  Digital audio input/output circuit (DAIO)                                                   TDA1315H

QUICK REFERENCE DATA
All inputs are TTL compatible; all outputs are CMOS compatible; unless otherwise specified.

SYMBOL            PARAMETER                             CONDITIONS           MIN. TYP.          MAX. UNIT

Supply          supply voltage                 VDDD = VDDA                3.4  5.0           5.5  V
VDD             analog quiescent current       PD = 1; Tamb = 25 C
IDDAq           digital quiescent current      PD = 1; Tamb = 25 C       -    -             10   A
IDDDq           analog supply current
IDDA                                                                      -    -             10   A
                digital supply current
IDDD                                           fs = 48 kHz; CLKSEL = 0; -      2.6           -    mA
Power           total power dissipation
Ptot                                           when IECIN1 input is used

                                               fs = 48 kHz; CLKSEL = 0 -       13            -    mA

                                               fs = 48 kHz; CLKSEL = 0; -      80            -    mW

                                               when IECIN1 input is used

Temperature

Tamb            operating ambient temperature                             -20  -             +70  C

IEC interface; pin IECIN1 (high sensitivity IEC input)

Vi(p-p)         AC input voltage                                          0.2  -             VDD  V
                (peak-to-peak value)

Control part

CHMODE, UNLOCK, FS32, FS44, FS48 AND COPY (OPEN-DRAIN OUTPUTS)

VOL             LOW level output voltage       IOL = 3 mA                 -    -             0.5  V

RESET, SCK, LCLK, LMODE AND SYSCLKI (HYSTERESIS INPUTS)

VtHL            negative-going threshold       VDD = 4.5 to 5.5 V         0.6  -             -    V

VtLH            positive-going threshold       VDD = 4.5 to 5.5 V         -    -             2.4  V

Vhys            input voltage hysteresis       VDD = 4.5 to 5.5 V         -    0.7           -    V

Clock and timing

Vref            output reference voltage                                  -    2.1           -    V

RCint (PIN 44)

ICHfr           charge-pump output current     frequency detector loop    -    12           -    A

ICHph           charge-pump output current     phase detector loop        -    24           -    A

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  Digital audio input/output circuit (DAIO)   TDA1315H

BLOCK DIAGRAM

                                             Fig.1 Block diagram.

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Philips Semiconductors                                                      Product specification

  Digital audio input/output circuit (DAIO)                                  TDA1315H

PINNING

SYMBOL PIN PADCELL                                 DESCRIPTION

RCfil        1   E029 PLL loop filter input
Vref
VDDA         2   E029 decoupling internal reference voltage output
VSSA
IECIN1       3   E008 analog supply voltage

             4   E004 analog ground

             5   E007 high sensitivity IEC input

IECIN0       6   IPP04 TTL level IEC input

IECSEL       7   IUP04 select IEC input 0 or 1 (0 = IECIN0; 1 = IECIN1); this input has an internal pull-up

                    resistor

IECO         8 OPFH3 digital audio output for optical and transformer link

IECOEN       9   IUP04 digital audio output enable (0 = enabled; 1 = disabled/3-state); this input has an

                    internal pull-up resistor

TESTB        10 IPP04 enable factory test input (0 = normal application; 1 = scan mode)

TESTC        11 IPP04 enable factory test input (0 = normal application; 1 = observation outputs)

UNLOCK       12 OPP41A PLL out-of-lock (0 = not locked; 1 = locked); this output can drive an LED

FS32         13 OPP41A indicates sample frequency = 32 kHz (active LOW); this output can drive an LED

FS44         14 OPP41A indicates sample frequency = 44.1 kHz (active LOW); this output can drive an LED

FS48         15 OPP41A indicates sample frequency = 48 kHz (active LOW); this output can drive an LED

CHMODE       16 OPP41A use of channel status block (0 = professional use; 1 = consumer use); this output
                                     can drive an LED

VDDD2        17  E008 digital supply voltage 2
VSSD2
RESET        18  E009 digital ground 2

             19 IDP09 initialization after power-on, requires only an external capacitor connected to VDDD;
                                     this is a Schmitt-trigger input with an internal pull-down resistor

PD           20 IPP04 enable power-down input in the standby mode (0 = normal application; 1 = standby

                    mode)

CTRLMODE 21      IUP04 select microcontroller/stand-alone mode (0 = microcontroller; 1 = stand-alone); this
                              input has an internal pull-up resistor

LADDR        22 IPP04 microcontroller interface address switch input (0 = 000001; 1 = 000010)

LMODE        23 IPP09 microcontroller interface mode line input

LCLK         24 IPP09 microcontroller interface clock line input

LDATA        25 IOF24 microcontroller interface data line input/output

STROBE       26 IDP04 strobe for control register (active HIGH); this input has an internal pull-down resistor

UDAVAIL      27 OPF23 synchronization for output user data (0 = data available; 1 = no data)

TESTA        28 IPP04 enable factory (scan) test input (0 = normal application; 1 = test clock enable)

COPY         29 OPP41A copyright status bit (0 = copyright asserted; 1 = no copyright asserted); this output
                                     can drive an LED

INVALID      30 IOD24 validity of audio sample input/output (0 = valid sample; 1 = invalid sample); this pin
                                     has an internal pull-down resistor

DEEM         31 OPF23 pre-emphasis output bit (0 = no pre-emphasis; 1 = pre-emphasis)

MUTE         32 IUP04 audio mute input (0 = permanent mute; 1 = mute on receive error); this pin has an
                                     internal pull-up resistor

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Philips Semiconductors                                                         Product specification

  Digital audio input/output circuit (DAIO)                                     TDA1315H

  SYMBOL     PIN PADCELL                            DESCRIPTION
I2SSEL
SDAUX        33 IUP04 select auxiliary input or normal input in transmit mode
SD           34 IPP04 auxiliary serial data input; I2S-bus
WS           35 IOF24 serial audio data input/output; I2S-bus
SCK          36 IOF24 word select input/output; I2S-bus
I2SOEN       37 IOF29 serial audio clock input/output; I2S-bus

SYSCLKI      38 IUP04 serial audio output enable (0 = enabled; 1 = disabled/3-state); this input has an
SYSCLKO                              internal pull-up resistor
VSSD1
VDDD1        39 IPP09 system clock input (transmit mode)
CLKSEL
RCint        40 OPFA3 system clock output (receive mode)

             41  E009 digital ground 1

             42  E008 digital supply voltage 1

             43 IUP04 select system clock (0 = 384fs; 1 = 256fs); this input has an internal pull-up resistor

             44  E029 integrating capacitor output

1995 Jul 17               Fig.2 Pin configuration.
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  Digital audio input/output circuit (DAIO)                       TDA1315H

FUNCTIONAL DESCRIPTION                                           IECSEL or by the control register or both. In the receive
                                                                 mode, the selected input signal is applied internally to the
Modes of operation                                               biphase audio output section to enable a feed-through
                                                                 function.
With respect to the control of the device and the exchange
of non-audio data, a microcontroller (host) mode and a           BIPHASE DEMODULATOR
stand-alone mode can be considered. The selection of the
mode is performed at pin CTRLMODE.                               In the biphase demodulator, the received signal (for details
                                                                 see Chapter "References"[1] and [2]) is converted to
In the stand-alone mode, the device configuration is solely      binary data and separated into audio and non-audio data
determined by pins. In the host mode an internal control         for further processing in their dedicated sections. The
register, or pins or both can be used to change the default      demodulated input signal is also required for frame and
settings.                                                        error detection.

With respect to the direction of the digital audio data, the     FRAME AND ERROR DETECTION
device can be operated in either a transmit or a receive
mode under control of a microcontroller. In the stand-alone      In the frame and error detection block, the framing
mode the device is only a receiver. In the receive mode the      information from the received biphase signal is retrieved to
input signal can also be made available at the output pin        synchronize the biphase demodulator and to allow access
IECO (feed-through) to ease the cascading of digital audio       to the audio and non-audio data bits. An out-of-lock
equipment.                                                       condition of the PLL is flagged at UNLOCK. The validity of
                                                                 audio samples is indicated at pin INVALID.
The device can be brought to standby mode at all times by
activating the PD pin (power down). In this mode all             CLOCK AND TIMING SECTION
functions are disabled, all outputs 3-stated, supply current
is minimized and the contents of the register are saved.         In the clock and timing section, the timing information
                                                                 inherent to the received biphase signal is retrieved and a
General                                                          symmetrical master clock signal is generated and output at
                                                                 pin SYSCLKO. Depending on the mode of operation, the
For those applications where it is important to save power,      frequency of this master clock can be selected by pin
the PD pin is provided, which, when activated, puts the          CLKSEL, by the control register or both to be either 256fs
TDA1315H in standby mode by disabling all functions and          or 384fs (fs = audio sampling frequency). This section
3-stating all outputs, while saving register contents.           contains all the circuitry of a Phase-Locked Loop (PLL),
                                                                 except for the loop filter components, which are connected
As illustrated in Fig.1, the TDA1315H contains the               externally to pins RCint and RCfil. When the input signal is
following major functional blocks:                               interrupted, the oscillator will slowly drift to the
IEC input section                                              centre frequency in order to keep the system operating on
Biphase demodulator                                            a proper frequency. In the transmit mode, all required
Frame and error detection                                      timing signals are input at pin SYSCLKI and are derived
Clock and timing section                                       from an externally supplied system clock of either 256fs or
IEC output section                                             384fs. The input HIGH time of that clock may be in the
Biphase modulator                                              range between 30% to 70% of the clock period.
Audio section (I2S-bus transceiver)
Non-audio section (control and FIFO)                           IEC OUTPUT SECTION
User (microcontroller) interface.
                                                                 In the IEC output section, either the received (feed-through
IEC INPUT SECTION                                                function) or the generated biphase signal is selected for
                                                                 output at pin IECO, depending on the receive/transmit
There are two biphase signal inputs to the IEC input             mode. The output can be enabled/disabled by pin
section. IECIN0 accepts TTL levels from, for example, an         IECOEN, by the control register or both, and can drive a
optical input device, while IECIN1 is designed for coaxial       suitable optocoupler and a transformer in parallel.
cable inputs and requires signal levels of minimum
200 mV (p-p) via an external coupling capacitor. The
selection of the active input channel is performed by pin

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Philips Semiconductors                                           Product specification

  Digital audio input/output circuit (DAIO)                       TDA1315H

BIPHASE DEMODULATOR                                              Apart from detecting the out-of-lock condition of the PLL,
                                                                 received data is checked for the errors listed below. All
In the biphase modulator section, audio and non-audio            detected errors will be flagged in the status register and
data are combined into subframes, frames and blocks, and         two of them brought out to a pin. Depending on the type of
encoded in the biphase-mark format during transmit mode.         error, different measures are taken.
Although there are always 24 audio bits per sample in a
subframe, the number of significant bits can be selected as       Validity flag set. This error condition is also output at pin
16, 18, 20 or 24 via the control register (host mode).              INVALID, simultaneously with the data. The
                                                                    corresponding audio sample is not modified.
AUDIO SECTION
                                                                  Parity check error. A concealment operation is
In the audio section, the left and right channel audio              performed on both audio channels (left and right), i.e.
samples are taken from the demodulated data frames and              the last correctly received stereo sample is output again.
are output serially in accordance with the I2S-bus format
(for details see Chapter "References"[3] pins SD, SCK and         Biphase violation (other than preambles). A
WS) when the TDA1315H is in the receive mode (I2S-bus               concealment operation (hold) is performed on both
transmitter). The audio output signals are concealed or             audio channels (left and right), i.e. the last correctly
muted in case certain errors were detected during                   received stereo sample is output again.
reception. Mute can be enforced by pin MUTE or via the
control register (host mode) and affects, depending on the       PLL is out-of-lock. This error condition is also output at
receive/transmit mode, the I2S-bus or IEC output signals.           pin UNLOCK. Both audio output channels (left and right)
MUTE is internally synchronized with the audio data. In the         are set to zero (mute). The error condition is sampled
transmit mode, there is an additional I2S-bus data input            with the HIGH-to-LOW transition of WS, i.e. muting
SDAUX made available to accept audio data from, for                 becomes effective when the outputting of a stereo
example, an ADC. This input can be selected either by pin           sample begins. When the PLL has locked again, muting
I2SSEL, by the control register or both. The I2S-bus Port           is released only after a full block of audio samples has
can be enabled/disabled by pin I2SOEN, by the control               been received, free of errors.The INVALID output will
register or both. In the transmit mode, I2S-bus data and            always be set to LOW simultaneously with this muting.
timing are supplied by an external source, the TDA1315H
then becomes an I2S-bus receiver. In this event, selection       In the receive mode it is possible to select the auxiliary
of an I2S-bus source determines which signal is to be            I2S-bus data input SDAUX for output at pin SD. However,
output at IECO. Although the phase relationship between          there will be no suitable system clock available in the event
system clock (SYSCLKI) and I2S timing (SCK) is not               of an open IEC input or a disabled IEC source and output
critical they must be synchronous with each other, i.e. be       SD will be muted when the TDA1315H is not in lock.
derived from the same source.                                    Regardless of which source is selected, a MUTE
                                                                 command will always mute the output signal at pin SD and
Receive mode                                                     set the INVALID output to LOW regardless of the validity
                                                                 bit value. When mute command is disabled, muting will be
The IEC subframe format defines 20 bits for an audio             released when the outputting of the next stereo sample
sample, plus 4 auxiliary bits, which can be used to extend       begins.
the word length. By default, all 24 data bits per sample are
output via the I2S-bus Port. This can be changed,
however, to 16, 18 or 20 bits via bits 2 and 3 in byte 1 of
the control register. The remaining bits will then be zero.
The serial audio clock frequency at pin SCK is 64 fs, i.e.
there are 32 clock pulses per audio sample (left or right
channel).

1995 Jul 17                                                   8
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  Digital audio input/output circuit (DAIO)                                                TDA1315H

Table 1 Summary of validity and muting in the receive mode

                         INPUT CONDITIONS(1)                                     OUTPUTS

PLL LOCKED              MUTE     SDAUX          I2SOUT             VALIDITY BIT  INVALID  SD
                    ACTIVATED  SELECTED       ENABLED
                                                                           X
X                   X          X                              no           X     3-state  3-state
                                                                           X        0         0
No                  X          X                              yes          0        0         0
                                                                           1        0
X                   yes        X                              yes          X        1       IEC
                                                                                    0       IEC
Yes                 no         no                             yes                         SDAUX

Yes                 no         no                             yes

Yes                 no         yes                            yes

Note
1. X = don't care.

When the I2S-bus output Port is disabled by pin I2SOEN in        influences only the data pin SD. This allows for three
the stand-alone mode, pins WS, SCK, SD and INVALID               different configurations:
will immediately become 3-state. If, however, this is
performed in the host mode via the I2SOEN pin or the             Transmit mode #1, I2SOEN = 1, I2SSEL = 1. In this
corresponding bit in the control register, only SD and              instance, I2S-bus timing and data are derived from an
INVALID will become 3-state immediately. Pins WS and                external source and entered at pins WS, SCK and SD.
SCK will only become 3-state after the rising edge of               Output will be at pin IECO, if IECOEN permits.
STROBE when the STROBE pulse changes the setting
from receive to transmit mode. Thus in the host mode,             Transmit mode #2, I2SOEN = 1, I2SSEL = 0. In this
when remaining in the receive mode, I2SOEN only                     instance, I2S-bus timing is derived from an external
influences the SD and INVALID pins. Pins WS and SCK                 source and entered at pins WS and SCK and is also
are always enabled. When the I2S-bus output Port is                 supplied to another I2S-bus source, such as an ADC.
re-enabled, data output will start with the beginning of a          Data from that other I2S-bus source is entered at pin
new stereo sample.                                                  SDAUX. Output will be at pin IECO, if IECOEN permits.
                                                                    In this instance, I2SSEL acts as a source selector for
Transmit mode                                                       pins SD and SDAUX.

Although the IEC subframe format supports up to 24 bits          Transmit mode #3, I2SOEN = 0, I2SSEL = 0. In this
per audio sample, the number of significant bits can be             instance, I2S-bus timing is derived from an external
selected as 16, 18, 20 or 24 via the control register.              source and entered at pins WS and SCK and is also
Because the I2S-bus Port then operates as a receiver, the           supplied to another I2S-bus source, such as an ADC.
timing has to be selected so that all data bits can be              Data from the other I2S-bus source is entered at pin
received. Any bits unused or unsupplied will be set to              SDAUX. Output will be at pin IECO, if IECOEN permits,
logic 0.                                                            and at pin SD. In this mode, SDAUX data is available
                                                                    both at the IEC output (a type of digital monitor function)
The information regarding audio samples that may be                 and on the I2S-bus (e.g. for digital signal processing
unreliable or invalid has to be entered at pin INVALID              purposes).
simultaneously with the data input to pin SD. The timing
will be the same as in the CD decoder ICs (e.g. the EFAB         The remaining combination (I2SOEN = 0, I2SSEL = 1) is
signal of the SAA7310, see Chapter "References"[5].              not used. WS, SCK and SD are then 3-state.

As the I2S-bus Port is used as an input, it must be disabled     Because the SDAUX input normally receives a signal from
by the correct combination of pin I2SOEN and the                 an ADC, the signal at pin INVALID will not be interpreted
corresponding bit in the control register. The pins WS and       when this input is selected. All samples are assumed to be
SCK are set to 3-state on the rising edge of STROBE,             valid. In all transmit modes, INVALID is an input pin.
whenever the transmit mode is activated. I2SOEN

1995 Jul 17                                                   9
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  Digital audio input/output circuit (DAIO)                                        TDA1315H

Whenever MUTE is activated in any of the transmit modes, the audio data of the IEC output signal will be muted and the
validity bit set to logic 0, regardless of the INVALID input value. When SDAUX is selected, MUTE will also affect the
output at pin SD.

Table 2 Summary of validity and muting in the transmit mode

                    INPUT CONDITIONS(1)                             IEC OUTPUT SIGNAL

MUTE ACTIVATED SDAUX SELECTED INVALID INPUT                         VALIDITY BIT  AUDIO BITS

No                  no                                          0   0             from SD

No                  no                                          1   1             from SD

No                  yes                                         X   0             from SDAUX

Yes                 X                                           X   0             0

Note
1. X = don't care.

NON-AUDIO SECTION                                                   exchanged using an external microcontroller. The
                                                                    mapping of the channel status bits into these two bytes is
In the non-audio section, the first 30 channel status bits          given in Tables 3 and 4. All SCMS operations (Serial Copy
are taken from each block of data. A selection of 16 bits is        Management System) will be performed in the
then assembled as two bytes and transferred to the user             microcontroller and no manipulation in the TDA1315H is
interface. In the event of an incorrect IEC signal, i.e. no         possible. Bit 0 is always the first bit on the user interface.
consumer mode, an error will be flagged at pin CHMODE.
The error signal will return to its passive state after a full      In the receive mode, an error signal is generated at pin
block of consumer mode data has been received. The user             CHMODE if a professional mode signal is received. Even
data bits are searched for the beginning of a `message'             then, two bytes of information, mapped as defined in
(see Section "User data"), which is then stored bytewise in         Tables 3 and 4, are generated for output. Although there
a buffer that can be read by an external microcontroller via        are two bytes of channel status available for output, only
the user interface. In the transmit mode, channel status            the first byte can be read. To identify future modes of the
and user data bits are taken from an internal buffer that           channel status, both mode bits (bits 6 and 7 in the channel
has been written to by an external microcontroller via the          status) are available (inverted) from the TDA1315H status
user interface. These bits are required for frame                   register. The channel status is created from the left
composition in the biphase modulator.                               channel subframes of the IEC signal (preambles `B'
                                                                    and `M').
The non-audio section supports only the consumer mode
of the "IEC 958" specification and handles the channel              Whenever the channel status, as defined in
status and user data information.                                   Tables 3 and 4 (16 bits), differs from the previously
                                                                    received channel status, a bit will be set in the TDA1315H
The non-audio section can be operated in the stand-alone            status register. This helps to reduce the data traffic by
mode (receive only) and the host mode (transmit/receive).           enabling the microcontroller to read the channel status
                                                                    only after it has changed.
In the stand-alone mode, a few bits from the channel
status are brought out to pins, the user data is not                In the transmit mode, the microcontroller supplies
available. In the host mode, channel status and user data           consumer mode (Mode 0) channel status data as
are exchanged using a microcontroller. After a RESET in             described in Table 3. Both bytes need to be transferred.
the host mode, the TDA1315H provides general format by
default.

Channel status

The channel status consists of 30 bits, a number of which
are reserved for future standardization. The 16 most
significant bits (MSBs), arranged as two bytes, are

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  Digital audio input/output circuit (DAIO)                        TDA1315H

Table 3 First byte of transferred channel status                  Normally, the exchange of user data between the
                                                                  TDA1315H and the microcontroller is based on the
BIT          DESCRIPTION            BIT IN                        general format described above. In the event of CD
                                 CHANNEL                          subcode, this means that 96 bytes need to be transferred
0 and 1 clock accuracy                                            for each subcode frame. In order to reduce the amount of
2 and 3 sample frequency          STATUS                          data traffic, it is possible to separate the Q-channel bits
                                                                  from the user data and transfer only them. This mode can
    4 pre-emphasis               29 and 28                        be enabled by a bit in the control register and leads to the
    5 copyright                  25 and 24                        transfers of only 12 bytes per subcode frame. As there is
    6 audio/data                                                  no check in the TDA1315H whether user data is from a CD
    7 consumer/professional use        3                          source, this Q-channel decoding can be employed
                                       2                          whenever the user data format permits.
                                       1
                                       0

Table 4 Second byte of transferred channel status                 Receive mode

BIT          DESCRIPTION            BIT IN                        User data bits are extracted from the received IEC
                                 CHANNEL                          subframes and searched for the beginning of a message.
0 category code
1 category code                   STATUS                          When Q-channel decoding is disabled (in the control
2 category code                                                   register), the data bytes of a message are stored in a
3 category code                       15                          buffer for subsequent external interpretation or
4 category code                       14                          processing. Any 0 bits between information units and
5 category code                       13                          between messages are skipped.
6 category code                       12
7 category code                       11                          It is essential to maintain synchronization of messages,
                                      10                          even if not all bytes of a message can be exchanged with
                                       9                          the microcontroller in a single transfer, or if there are
                                       8                          several messages in the buffer. When user data is
                                                                  transferred in the general format described earlier, the
User data                                                         beginning of a message is indicated in the buffer by a 1 bit
                                                                  in the MSB position of the first byte of that message. In all
In principle, the user data bits may be used in any way           subsequent bytes of the same message, the MSB will be
required by the user. In order to guarantee compatibility         zero. This is illustrated in Table 5 for the CD subcode.
between signals of any source, attempts have been made
for the standardization of a user data format. The basic          The user data buffer is implemented as a FIFO (First-In,
idea is to transfer `messages' that consist of `information       First-Out) with a size of 128 bytes. This allows the storing
units'. As messages are, typically, asynchronous with the         of a full CD subcode frame. A synchronization signal at pin
IEC audio block structure, their transfer relies on software      UDAVAIL supports the transfer of user data to the
protocol. Currently, the applications for CD subcode and          microcontroller. This signal goes LOW when there is at
DAT have been accepted. Their general format complies             least 1 byte of user data in the buffer, and returns HIGH
with that protocol and can be described as follows:               only after the last received byte has been read. This is
                                                                  illustrated in Fig.3.
User data is transferred in the form of messages.
                                                                  Based on the timing of the CD subcode, the
Messages consist of information units, i.e. groups of           microcontroller should start reading data within 17 ms after
   8 bits (bytes).                                                UDAVAIL has gone LOW, otherwise the buffer will fill
                                                                  completely and the most recent data will be lost.
Messages are separated by more than 8 zero bits (0).

Information units within a message may be separated by
   0 up to and including 8 zero bits.

The MSB of each byte is sent first in the user data
   channel.

The MSB of each byte is a 1-bit (1, start bit).

For CD subcode, one byte consists of bits 1QRSTUVW.

1995 Jul 17                                                   11
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Table 5 Synchronization of user data

MSB                                   USER DATA                                     LSB       FUNCTION

0            ..        ..             ..   ..                     ..      ..        ..        -

1            Q1        R1             S1   T1                     U1      V1        W1       start of message

0            Q2        R2             S2   T2                     U2      V2        W2        -

0            Q3        R3             S3   T3                     U3      V3        W3        -

0            ..        ..             ..   ..                     ..      ..        ..        -

0            ..        ..             ..   ..                     ..      ..        ..        -

0            Q95       R95            S95  T95                    U95     V95       W95       -

0            Q96       R96            S96  T96                    U96     V96       W96       -

1            Q1        R1             S1   T1                     U1      V1        W1 start of next message

0            Q2        R2             S2   T2                     U2      V2        W2        -

0            Q3        R3             S3   T3                     U3      V3        W3        -

0            ..        ..             ..   ..                     ..      ..        ..        -

Although the MSB is first within the IEC user data channel,       5. Bit sent = S1.
the LSB is sent first on the user interface to be compatible      6. Bit sent = R1.
with other data, i.e. the first byte of a subcode user data       7. Bit sent = Q1.
frame will be output as follows:                                  8. Bit sent = 1.

1. Bit sent = W1.                                                 When Q-channel decoding is enabled, only the Q-channel
2. Bit sent = V1.                                                 bits are taken from the user data frame and stored in the
3. Bit sent = U1.                                                 buffer. Again, any separating 0 bits are skipped. Table 6
4. Bit sent = T1.                                                 shows how data is arranged in the buffer.

Table 6 Layout of Q-channel data

MSB                                            USER DATA                                         LSB

   ..             ..              ..       ..                         ..       ..        ..      ..

Q89               Q90       Q91            Q92                    Q93          Q94       Q95     Q96

Q1                Q2              Q3       Q4                         Q5       Q6        Q7      Q8

Q9                Q10       Q11            Q12                    Q13          Q14       Q15     Q16

Q17               Q18       Q19            Q20                    Q21          Q22       Q23     Q24

   ..             ..              ..       ..                         ..       ..        ..      ..

   ..             ..              ..       ..                         ..       ..        ..      ..

Q89               Q90       Q91            Q92                    Q93          Q94       Q95     Q96

Q1                Q2              Q3       Q4                         Q5       Q6        Q7      Q8

   ..             ..              ..       ..                         ..       ..        ..      ..

1995 Jul 17                                                   12
Philips Semiconductors                                              Product specification

  Digital audio input/output circuit (DAIO)                          TDA1315H

In this instance, synchronization of Q-channel frames must          Remark: whenever the buffer is empty (UDAVAIL = 1),
be maintained by the microcontroller. It is recommended to          normally zeroes will be read, even when the
read decoded Q-channel data in groups of 12 bytes                   microcontroller tries to read more bytes. Doing so,
otherwise synchronization of subcode frames may be lost             however, poses the risk of reading not all zeroes. In this
quickly. Again, the data transfer is supported by the signal        event new data is stored in the buffer during reading,
at pin UDAVAIL. This time it goes LOW when there is at              thereby losing synchronization. To assure correct
least one full frame (12 bytes) of Q-channel data in the            information will be read, the microcontroller should
buffer, and goes HIGH again, when less than 12 bytes are            perform an addressing sequence (not necessarily to the
in the buffer. This is illustrated in Fig.4.                        TDA1315H), whenever an UDAVAIL HIGH is detected
                                                                    before reading further.
An initial synchronization can be obtained by clearing the
buffer via the control register, then start counting bytes          Transmit mode
modulo 12. Again, the LSB is sent first on the user
interface, i.e. the first byte of a Q-channel frame will be         User data bits are supplied by the microcontroller in the
output as follows:                                                  general message format only, Q-channel encoding is not
                                                                    available in the TDA1315H. Again, UDAVAIL can be used
1. Bit sent = Q8.                                                   to synchronize transfers. It goes HIGH, when the buffer
                                                                    contains at least 112 bytes, and goes LOW only when
2. Bit sent = Q7.                                                   there are no more than 16 bytes in the buffer. This is
                                                                    illustrated in Fig.5.
3. Bit sent = Q6.
                                                                    Thus, after UDAVAIL has gone LOW, the microcontroller
4. Bit sent = Q5.                                                   can write a full CD subcode frame (96 data bytes plus
                                                                    2 synchronization bytes) to the buffer without needing to
5. Bit sent = Q4.                                                   poll the state of pin UDAVAIL. In the event that no data are
                                                                    available in the buffer, the user data bits in the IEC output
6. Bit sent = Q3.                                                   signal will be set to zero. Should the microcontroller
                                                                    attempt to write more data than the buffer can hold, writing
7. Bit sent = Q2.                                                   will be disabled and the data overrun bit set in the status
                                                                    register. Any bytes that have been transferred but not
8. Bit sent = Q1.                                                   written into the buffer are lost.

Writing to the buffer is disabled when the FIFO is full. It is      Four zero bits will be inserted automatically between user
re-enabled when there is at least 1 byte free. Any data             data bytes (information units). The gap between
overrun condition will be flagged as an error in the status         messages can be achieved by writing a single byte
register. When this has occurred, the appropriate strategy          containing all zeroes to the buffer.
for data handling is decided by the microcontroller. It can,
for example, clear the buffer via the control register,             USER INTERFACE
thereby discarding all remaining data, or it can start
reading data rapidly. Clearing the buffer turns UDAVAIL             The user interface is an interface between the data
HIGH. The response to reading data is the same as                   processing sections of the TDA1315H and the user. The
described previously, depending on the mode of reception,           basic mode of operation (control by a host or stand-alone
i.e. Q-channel decoding or normal message protocol.                 operation) is selected by pin CTRLMODE. In the host
                                                                    mode, all data, control and status information is, in
For the period that the user data register is selected, the         principle, exchanged with a microcontroller although the
microcontroller has to poll UDAVAIL each time after                 device configuration can also be changed by pin control.
reading one byte in normal mode, or 12 bytes in Q-channel           Up to 2 TDA1315Hs can be used on the same user
mode. Possible actions by the microcontroller are as                interface by setting different device addresses via the
follows:                                                            LADDR pin. In the stand-alone mode (receive only), no
                                                                    microcontroller is needed because important information is
If UDAVAIL = 0: reading the next byte in normal mode or           brought out to pins FS32, FS44 and FS48, being an
   the next 12 bytes in Q-channel mode.                             indication of sample frequency, copyright protection
                                                                    (COPY) (see Chapter "References"[2]) and use of
If UDAVAIL = 1: either wait until UDAVAIL goes LOW                pre-emphasis (DEEM).
   and continue reading user data byte(s), or write data,
   read other data or deselect the TDA1315H by foreign
   addressing.

    Remark: it is allowed to address the TDA1315H for
      reading user data again when UDAVAIL is still HIGH,
      but it is forbidden to apply clock pulses until UDAVAIL
      has gone LOW.

1995 Jul 17                                                     13
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  Digital audio input/output circuit (DAIO)                       TDA1315H

Stand-alone mode                                                 LDATA to microcontroller interface data line.
                                                                  LCLK to microcontroller interface clock line.
In this mode, the TDA1315H is automatically configured as         LMODE to microcontroller interface mode line.
a receiver. The configuration, i.e., the mode of operation of    LADDR to microcontroller interface address switch.
the device, is determined by pins CTRLMODE, IECSEL,
IECOEN, CLKSEL, I2SSEL and I2SOEN. Because all of                Two different modes of operation can be distinguished:
the pins have internal pull-up resistors, the default
configuration can be changed by pulling a pin LOW.               1. Addressing mode.

The output signals listed below are provided from the            2. Data transfer mode.
channel status. However, all of them are switched off when
the PLL is not locked. This includes the situation where no      The addressing mode is used to select a device for
IEC input signal is available:                                   subsequent data transfer and to define the direction of that
                                                                 transfer as well as the source or destination registers. The
Sample frequency is 32 kHz (pin FS32)                          addressing mode is characterized by LMODE being LOW
Sample frequency is 44.1 kHz (pin FS44)                        and a burst of 8 clock pulses at LCLK, accompanied by
Sample frequency is 48 kHz (pin FS48)                          8 data bits. The fundamental timing is illustrated in Fig.6.
Copyright status bit (pin COPY)
Pre-emphasis bit (pin DEEM).                                   Data bits 0 to 1 indicate the type of subsequent data
                                                                 transfer as given in Table 7. The direction of the channel
As there will be no output signals from the channel status       status and user data transfers depends on the
in the event that non-consumer IEC signals are received,         transmit/receive mode.
the I2S-bus output will still output data in 24 bits format. An
LED can be connected to pin CHMODE to provide an                 Data bits 2 to 7 represent a 6-bit device address, with bit 7
indication of such a situation.                                  being the MSB and bit 2 the LSB. The address of the
                                                                 TDA1315H is 000001 (LADDR = 0) or 000010
Host mode                                                        (LADDR = 1). Should the TDA1315H receive a different
                                                                 address, it will immediately 3-state the LDATA pin and
In this mode, the exchange of data and control information       deselect its microcontroller interface logic. A dummy
between the TDA1315H and a microcontroller is via a              address of 000000 is defined for the deselection of all
serial hardware interface, which comprises the following         devices that are connected to the serial microcontroller
pins:                                                            bus.

1995 Jul 17  Fig.3 User data handshake.
                              14
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  Digital audio input/output circuit (DAIO)   TDA1315H

                Fig.4 Q-channel handshake.
             Fig.5 Transmit mode handshake.

1995 Jul 17  Fig.6 Addressing mode timing.
                                15
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  Digital audio input/output circuit (DAIO)                                        TDA1315H

Table 7 Selection of data exchange  BIT 0                          TRANSFER       DIRECTION
                                      0                           channel status  input/output
                BIT 1                 1                                           input/output
                   0                  0                              user data
                   0                  1                                control         input
                   1                                                   status         output
                   1

In the data transfer mode, the microcontroller exchanges data with the TDA1315H after it has addressed the device and
defined the type of data for that exchange. The selection remains active until the TDA1315H receives a new type of data
or is deselected. The fundamental timing of data transfers is illustrated in Fig.7, where LDATA denotes the data from the
TDA1315H to the microcontroller (LDATA read). The timing for the opposite direction is essentially the same as in the
addressing mode (LDATA write).

                                    Fig.7 Data transfer mode timing.

All transfers are bytewise, i.e. they are based on groups of      been defined. It is characterized by the following
8 bits. Data will be stored in the TDA1315H after the eighth      conditions: LMODE = LOW, LDATA = 3-state and
bit of each byte has been received. It is possible to read        LCLK = HIGH. The TDA1315H does not need this mode to
only the first byte of the channel status and of the              distinguish one byte from the next, however, it will not
TDA1315H status register.                                         make any difference when this occurs. When not used,
                                                                  there is no need to increase the time between the last
A multi-byte transfer is illustrated in Fig.8. As some other      LCLK pulse of a byte and the first LCLK pulse of the next
devices, which are expected to connect to the same                byte.
microcontroller bus lines, require an indication of when
8 bits have been transferred, a so-called halt mode has

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  Digital audio input/output circuit (DAIO)                          TDA1315H

             Fig.8 Multi-byte transfer.

DAIO control                                                        logic). The microcontroller is thereby able to determine
                                                                    whether a pin is open-circuit or tied to ground.
Under microcontroller control, there is also a transmit
mode available. Therefore, setting the device                       When a STROBE is applied in the receive mode (to switch
configuration is slightly different from the stand-alone            to transmit mode), the outputs WS and SCK are disabled
mode. Most functions or modes can be set by pins or by              one or two system clock periods after the rising edge of
the control register or by both. Negative logic is used to          STROBE. At the same time SYSCLKO will be forced LOW
implement this `OR' function. The initial setting of the            and will be disabled one system clock later.
control register is all ones. For most functions, the
TDA1315H can be configured only by pins, as explained               In the transmit mode it is possible to set the
for the stand-alone mode. The principle of this type of             receive/transmit bit to zero and then poll the locking status
control is illustrated in Fig.9. However, for changing              of the TDA1315H and wait with a STROBE until the
CLKSEL, I2SSEL and the receive/transmit mode, there is              TDA1315H is in-lock. This method can be used to check
a configuration register, which is updated only by an               whether there is an IEC source, since the TDA1315H will
externally supplied STROBE signal. This allows                      not lock without one. It should be noted that the locking
synchronization with other ICs.                                     status bit and the UNLOCK pin are only valid, i.e. its value
                                                                    has a meaning, when you are in either the receive mode or
At pin LDATA, control information is first entered serially         the receive/transmit bit is set to zero in the transmit mode.
into a shift register and then latched in the control register
when complete. The bits of the second byte (6 are used)             When the configuration is changed to the receive mode,
of this register are internally ORed with their                     WS, SCK, INVALID and SYSCLKO outputs are enabled
corresponding pins, so that either a LOW or a logic 0 bit           one or two system clock periods after the falling edge of
will result in a logic 0 state (active LOW). These combined         STROBE. SYSCLKO will always be initially LOW, for a
states are then entered in the status register. The resulting       short time, and then pulses will appear always starting with
CLKSEL and I2SSEL information is supplied to the                    the rising edge.
configuration register, i.e. these bits will only be executed
in the TDA1315H, together with the receive/transmit bit,            In general WS and SCK outputs are always
after a STROBE has been received. This applies to the               enabled/disabled simultaneously. Output INVALID will
host mode. In the stand-alone mode, the configuration               only be enabled when SD, WS and SCK are all enabled.
register is transparent and any configuration changes are           The mode timing is illustrated in Fig.10.
executed immediately. When the TDA1315H status is
read, the contents of the status register are output serially       The control register consists of two bytes. The meaning of
at pin LDATA, thereby reflecting the `OR' combination of            the control register bits is given in Tables 8 and 9. All bits
configuration control bits and associated pins (negative            default to a logic HIGH state after a reset to the
                                                                    TDA1315H. This requires a reset for proper initialization
                                                                    when CTRLMODE is changed after power-up. The LSB
                                                                    (bit 0) is always transferred first.

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                                        Fig.9 Mode control.

Table 8 First byte of control register                        Table 9 Second byte of control register

  BIT             DESCRIPTION               FUNCTION          BIT  DESCRIPTION                         FUNCTION
    0        transmit/receive mode
    1                                   0 = receive           0    audio mute         0 = enabled
             decode subcode             1 = transmit                                  1 = disabled
3 and 2      Q-channel
             number of bits to          0 = enable            1    IEC output enable  0 = enabled
  4(1)       transfer                   1 = disable                                   1 = disabled
    5
    6        clear user data buffer     00 = 16 bits          2    select IEC input   0 = TTL level
    7                                   01 = 18 bits
             reserved                   10 = 20 bits                                  1 = high sensitivity
                                        11 = 24 bits
             reserved                                         3    I2S-bus output enable 0 = enabled
                                        0 = clear
             reserved                   1 = leave as is                               1 = disabled

                                        0 = undefined         4    select I2S-bus source 0 = SDAUX
                                        1 = default
                                                                                      1 = SD
                                        0 = undefined
                                        1 = default           5    select clock frequency 0 = 384fs

                                        0 = undefined                                 1 = 256fs
                                        1 = default
                                                              6    reserved           0 = undefined

                                                                                      1 = default

                                                              7    reserved           0 = undefined
                                                                                      1 = default

Note

1. Bit 4 is reset to HIGH after the TDA1315H has cleared
     the buffer and has either caused UDAVAIL to go HIGH
     in the receive mode or LOW in the transmit mode.

1995 Jul 17                                               18
Philips Semiconductors                       Product specification

  Digital audio input/output circuit (DAIO)   TDA1315H

                                             Fig.10 Mode switching and timing STROBE input.

1995 Jul 17  19
Philips Semiconductors                                                                                 Product specification

  Digital audio input/output circuit (DAIO)                                                             TDA1315H

Status                                                                  Table 11 Second byte of status register

The status register consists of two bytes. A description of             BIT  DESCRIPTION                   FUNCTION
the status register bits is given in Tables 10 and 11. After
a reset all bits in the status register will be one.                    0 audio mute                   0 = enabled
                                                                                                       1 = disabled
The various error conditions of the TDA1315H are                        1 IEC output enable
reflected in bits 0 to 6 of the first byte. The error bits are set                                     0 = enabled
(LOW) when the corresponding error conditions occur,                    2 select IEC input             1 = disabled
they are reset (HIGH) only after the register has been read
by the microcontroller. Bit 7 reflects the active                       3 I2S-bus output enable        0 = TTL level
transmit/receive state. It is updated after the TDA1315H                                               1 = high sensitivity
configuration, as determined by bit 0 of the first control              4 select I2S-bus source
register byte, has been changed. This allows verification of                                           0 = enabled
the mode change to, for example, release a mute signal                  5 select clock frequency       1 = disabled
after a successful change.
                                                                                                       0 = SDAUX
Table 10 First byte of status register                                  6(1) channel status (bit 7)    1 = IEC or CD

BIT          DESCRIPTION                    FUNCTION                                                   0 = 384fs
                                                                                                       1 = 256fs
0 channel status mode                   0 = professional                7(1) inverse mode bit (bit 6)  0 = bit 7 set
                                        1 = consumer                                                   1 = bit 7 reset

                                        0 = not locked                                                 0 = bit 6 set
                                        1 = locked                                                     1 = bit 6 reset

1 PLL lock condition                    0 = error                       Note
                                        1 = no error
2 validity flag                                                         1. Bits 6 and 7 in the second byte of the status register
                                        0 = error                            contain the inversion of bits 7 and 6, respectively, of
                                        1 = no error                         the channel status, which are used as mode bits.

3 parity check                          0 = error
                                        1 = no error
4 biphase violation                                                     Reset and standby mode
                                        0 = error
5 user data overrun                     1 = no error                    Figure 11 illustrates the timing for the toggling between
                                                                        normal and standby mode.
6 channel status check                  0 = change
                                        1 = no change                   In Figs 11 and 12, when activating PD or RESET, 0 ns can
7 direction of data                                                     be taken for tON:OSC when the oscillator is running (e.g.
                                        0 = receive                     receive mode).
                                        1 = transmit
                                                                        The TDA1315H uses its internal oscillator for the reset and
                                                                        standby function. This means that it is not necessary, in
                                                                        any mode, to apply a clock at the SYSCLKI input for the
                                                                        TDA1315H to perform the reset or standby function.

                                                                        For resetting the TDA1315H only a small pulse is
                                                                        necessary at the RESET input. The device then
                                                                        automatically starts the oscillator (in the event that it is not
                                                                        running). The system will then do a synchronous reset
                                                                        (internally) during approximately 3 internal clock periods.
                                                                        This tRESET starts after the falling edge of RESET or when
                                                                        the oscillator has started, whichever occurs last. Only
                                                                        when this resetting has been accomplished will the
                                                                        external pin programming (e.g. CLKSEL, I2SOEN etc.) be
                                                                        read by the TDA1315H. The TDA1315H is then ready for
                                                                        use.

1995 Jul 17                                                         20
Philips Semiconductors                       Product specification

  Digital audio input/output circuit (DAIO)   TDA1315H

             Fig.11 Standby mode timing.

1995 Jul 17  Fig.12 RESET timing.
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  Digital audio input/output circuit (DAIO)                                                 TDA1315H

LIMITING VALUES
In accordance with the Absolute Maximum Rating System (IEC 134).

SYMBOL                        PARAMETER                       CONDITIONS            MIN.  MAX.         UNIT
VDD          supply voltage (pins 3, 17 and 42)                                   -0.5
IDD          supply current per pin (pins 3, 17 and 42)  without current          -        +6.5  V
Vall         voltage supplied to all pins                limitations              -0.5
                                                         note 1                            50    mA
II/O         input/output current on any pin                                      -
             except supply pins and                      VO > VDD + 0.5 V;                 VDD + 0.5 V
II           pins 8, 12 to 16, 29 and 40                 output disabled; note 1  -
             input current pins 12 to 16 and 29          VO < VDD + 0.5 V;                 10   mA
II/O                                                     note 1                   -
             input/output current pins 12 to 16 and 29   note 1                            10   mA
I8                                                       note 1                   -
I40          input/output current pin 8                                           -        20   mA
Ptot         input/output current pin 40                 note 2                   -
Tstg         total power dissipation                     note 3                   -65      60   mA
Tamb         storage temperature                                                  -20
Ves          operating ambient temperature                                        -2000    80   mA
             electrostatic handling                                               -200
                                                                                           500   mW

                                                                                           +150  C

                                                                                           +70   C

                                                                                           +2000 V

                                                                                           +200  V

Notes

1. In all events and, also, when applied voltages are below -0.5 V or above VDD + 0.5 V this current limitation should
     be taken into account to prevent device damage.

2. Human body model: pins 25, 27, 30, 31 and 35 to 37 = 1500 V; R = 1.5 k; C = 100 pF; 3 zaps positive and 3 zaps
     negative.

3. Machine model: R = 25 ; C = 200 pF; L = 0.5 A; 3 zaps positive and 3 zaps negative.

HANDLING

Inputs and outputs are protected against electrostatic discharge in normal handling. However, to be totally safe, it is
desirable to take normal precautions appropriate to handling MOS devices.

THERMAL CHARACTERISTICS

SYMBOL                   PARAMETER                                                VALUE          UNIT
                                                                                    80           K/W
Rth j-a      thermal resistance from junction to ambient in free air

1995 Jul 17                                              22
Philips Semiconductors                                                                Product specification

  Digital audio input/output circuit (DAIO)                                            TDA1315H

CHARACTERISTICS

VDDD1 = VDDD2 = VDDA = 3.4 to 5.5 V; Tamb -20 to +70 C; rise, fall, set-up and hold times are specified between 10%
and 90% of full amplitude; delays between 50%; times to and from 3-state with RL = 1.5 k to 1/2VDD; typical values are
valid at the typical supply voltage of 5 V unless otherwise specified.

SYMBOL       PARAMETER                       CONDITIONS              MIN.       TYP.      MAX.     UNIT

Supply

VDD          supply voltage          VDDD = VDDA                3.4        5.0        5.5       V
IDDD
IDDA         digital supply current  PD = 1; Tamb = 25 C       -          -          10        A

             analog supply current PD = 1; Tamb = 25 C         -          -          10        A

THE FOLLOWING PARAMETERS ARE TYPICAL FOR RECEIVE MODE; ALL OUTPUTS ENABLED (NOT LOADED); Tamb = 25 C;
VDD = 5 V

IDDD         digital supply current  fs = 48 kHz; CLKSEL = 0 -             13         -         mA

IDDA         analog supply current fs = 48 kHz; CLKSEL = 0; -              2.6        -         mA

                                     when IECIN1 input is used

Ptot         total power dissipation fs = 48 kHz; CLKSEL = 0; -            80         -         mW

                                     when IECIN1 input is used

TTL input switching levels (without Schmitt-trigger)

APPLICABLE TO PERIPHERAL TYPES: IPP04, IUP04, IDP04, IOF24 AND IOD24

VIL          LOW level input voltage VDD = 3.4 V                -          -          0.5       V

                                     VDD = 4.5 V                -          -          0.8       V

                                     VDD = 5.5 V                -          -          0.8       V

VIH          HIGH level input voltage VDD = 3.4 V               1.5        -          -         V

                                     VDD = 4.5 V                2.0        -          -         V

                                     VDD = 5.5 V                2.0        -          -         V

TTL input thresholds (with Schmitt-trigger)

APPLICABLE TO PERIPHERAL TYPES: IPP09, IDP09 AND IOF29

VtHL         negative-going threshold VDD = 3.4 V               0.3        -          -         V

                                     VDD = 4.5 V                0.6        -          -         V

                                     VDD = 5.5 V                0.6        -          -         V

VtLH         positive-going threshold VDD = 3.4 V               -          -          1.9       V

                                     VDD = 4.5 V                -          -          2.4       V

                                     VDD = 5.5 V                -          -          2.4       V

Vhys         hysteresis voltage      VDD = 3.4 V                -          0.6        -         V

                                     VDD = 4.5 V                -          0.6        -         V

                                     VDD = 5.5 V                -          0.8        -         V

Input pull-up and pull-down resistor values; note 1

APPLICABLE TO PERIPHERAL TYPES: IUP04, IDP04, IDP09 AND IOD24

Rpull        pull-up or pull-down    VDD = 3.4 V                32         -          203       k
             resistors               VDD = 4.5 V
                                     VDD = 5.5 V                21         -          134       k

                                                                17         -          104       k

1995 Jul 17                                           23
Philips Semiconductors                                                                    Product specification

  Digital audio input/output circuit (DAIO)                                                TDA1315H

SYMBOL        PARAMETER               CONDITIONS                           MIN.     TYP.      MAX.     UNIT

Outputs sink and source capabilities

APPLICABLE TO PERIPHERAL TYPES: OPF23, IOF24, IOD24, AND IOF29 (2 mA OUTPUTS)

VOL           LOW level output        VDD = 3.4 V; IO = 1.5 mA -                 -        0.5       V

              voltage                 VDD = 4.5 V; IO = 2 mA          -          -        0.5       V

                                      VDD = 5.5 V; IO = 2.25 mA -                -        0.5       V

VOH           HIGH level output       VDD = 3.4 V; IO = -1.5 mA 2.9              -        -         V

              voltage                 VDD = 4.5 V; IO = -2 mA         4.0        -        -         V

                                      VDD = 5.5 V; IO = -2.25 mA 5.0             -        -         V

APPLICABLE TO PERIPHERAL TYPE: OPP41A (4 mA OUTPUT)

VOL           LOW level output        VDD = 3.4 V; IO = 3 mA          -          -        0.5       V

              voltage                 VDD = 4.5 V; IO = 4 mA          -          -        0.5       V

                                      VDD = 5.5 V; IO = 4.5 mA -                 -        0.5       V

APPLICABLE TO PERIPHERAL TYPE: OPFH3 (12 mA OUTPUT)

VOL           LOW level output        VDD = 3.4 V; IO = 9 mA          -          -        0.5       V

              voltage                 VDD = 4.5 V; IO = 12 mA         -          -        0.5       V

                                      VDD = 5.5 V; IO = 13.5 mA -                -        0.5       V

VOH           HIGH level output       VDD = 3.4 V; IO = -9 mA         2.9        -        -         V

              voltage                 VDD = 4.5 V; IO = -12 mA 4.0               -        -         V

                                      VDD = 5.5 V; IO = -13.5 mA 5.0             -        -         V

APPLICABLE TO PERIPHERAL TYPE: OPFA3 (16 mA OUTPUT)

VOL           LOW level output        VDD = 3.4 V; IO = 12 mA         -          -        0.5       V

              voltage                 VDD = 4.5 V; IO = 16 mA         -          -        0.5       V

                                      VDD = 5.5 V; IO = 18 mA         -          -        0.5       V

VOH           HIGH level output       VDD = 3.4 V; IO = -12 mA 2.9               -        -         V

              voltage                 VDD = 4.5 V; IO = -16 mA 4.0               -        -         V

                                      VDD = 5.5 V; IO = -18 mA 5.0               -        -         V

Input and 3-state (OFF state) leakage currents

APPLICABLE TO PERIPHERAL TYPES: IPP04 AND IPP09

|ILI|         input leakage current VI = 0 or 5.5 V; VDD = 5.5 V -               -        1        A

APPLICABLE TO PERIPHERAL TYPES: OPF23, OPFH3, OPFA3, OPP41A, IOF24 AND IOF29

|IOZ|         3-state leakage current VO = 0 or 5.5 V;                -          -        5        A

                                      VDD = 5.5 V

IEC interface; note 2; (for timing see Chapter "References", item 1)

IECO (PIN 8)

tdIEC         output delay with       receive mode                    2Tc        -        3Tc + 50 ns
              respect to IECINx

1995 Jul 17                                             24
Philips Semiconductors                                                                  Product specification

  Digital audio input/output circuit (DAIO)                                              TDA1315H

SYMBOL             PARAMETER                  CONDITIONS               MIN.       TYP.      MAX.     UNIT

IECIN1 (PIN 5)

Vi(p-p)      AC input voltage                                     0.2        -          VDD       V

             (peak-to-peak value)                                            550
                                                                             0.5VDD
Ii           input current           VI = 0 or 5 V; VDD = 5 V     -                     -         A
Vbias        DC bias voltage
                                                                  -                     -         V

I2S-bus interface; (for timing see Chapter "References", item 3)

SD INPUT/OUTPUT (PIN 35)

tdSDAUX      output delay with                                    -          -          50        ns
             respect to SDAUX

Microcontroller interface (see Figs 6 and 7)

T            LCLK period                                          Tc + 50    -          -         ns
tHC          LCLK HIGH period
tLC          LCLK LOW period                                      25         -          -         ns
tSU;AD       LADDR set-up time
tHD;AD       LADDR hold time                                      25         -          -         ns
tSU;MA       LMODE set-up time
tHD;MA       LMODE hold time                                      25         -          -         ns
tSU;MT       LMODE set-up time
tHD;MT       LMODE hold time                                      25         -          -         ns
tSU;DA       LDATA set-up time
tHD;DA       LDATA hold time         addressing mode              1/2(Tc + 50) -        -         ns
tEN;DT       LDATA enable time       addressing mode              1/2(Tc + 50) -
tHD;DT       LDATA hold time                                                            -         ns
t3DT         LDATA disable time
thalt        LMODE halt time         halt mode                    25         -          -         ns

                                     halt mode                    25         -          -         ns

                                     write and addressing mode 25            -          -         ns

                                     write and addressing mode 25            -          -         ns

                                     data read mode               -          -          50        ns

                                     data read mode; note 3       1/2Tc      -          Tc + 50 ns

                                     data read mode               -          -          50        ns

                                                                  0          -          -         ns

Mode switching and STROBE (see Fig.10)

tH;SB        STROBE HIGH time                                     3Tc + 50 -            -         ns
tL;SB        STROBE LOW time                                      3Tc + 50 -
tSU;SB       set-up time before                                   -Tc + 50 -            -         ns
             STROBE
                                     for pins or bits                                   -         ns

tHD;SB       hold time after STROBE for pins or bits              2Tc + 50 -            -         ns
tDBIT
             delay LCLK to internal control register              2Tc        -          3Tc + 50 ns
             bit

tEN;SD       SD enable time                                       Tc         -          2Tc + 50 ns
t3SD                                                                                    Tc + 50 ns
             SD and INVALID disable                               -          -
             time

tEN;WS       WS, SCK and INVALID                                  Tc         -          2Tc + 50 ns
             enable time

t3WS         WS and SCK disable                                   Tc         -          2Tc + 50 ns

             time

tEN;CO       SYSCLKO enable time                                  Tc         -          2Tc + 50 ns

1995 Jul 17                                            25
Philips Semiconductors                                                               Product specification

  Digital audio input/output circuit (DAIO)                                           TDA1315H

SYMBOL               PARAMETER           CONDITIONS                  MIN.      TYP.      MAX.     UNIT
                                                                 2Tc
t3CO         SYSCLKO disable time                                1/2Ts     -         3Tc + 50 ns
tLE;CO       SYSCLKO LOW time                                    Tc - Ts   -
tLD;CO       SYSCLKO LOW time            when enabled            3Tc + 50  -         1.5Ts + 50 ns
tHD;CI       SYSCLKI hold time           when disabled           0         -
tON;OSC      oscillator start-up time                            2Tc       -         Tc + 50 ns
tOFF;OSC     oscillator switch-off time  Cref in F; note 4                -
                                                                 -                   -         ns
                                                                 -
                                                                 Tc                  1/10Cref  s
                                                                 -
                                                                                     3Tc + 50 ns
                                                                 25
Standby mode (see Fig.11)                                        -

t3OP         outputs disable time                                30        -         Tc + 50 ns
tEN;OP       outputs enable time                                 45
t3CR         SYSCLKO disable time                                -         -         Tc + 50 ns
tEN;CR       SYSCLKO enable time
                                         receive mode            -         -         2Tc + 50 ns
                                         receive mode
                                                                 -         -         Tc + 50 ns

RESET (see Fig.12)                                               -

tHR          RESET HIGH time                                     -         -         -         ns
tRESET       internal RESET time
                                                                 -         -         2         s

Clock and timing (pins SYSCLKI and SYSCLKO)                      -

SYSCLKI      input clock duty factor                             -         50        70        %
SYSCLKO      output clock duty factor                            -                             %
t/t          SYSCLKO output clock                                          50        55
             jitter                                              -                             rad/s/V
                                         VDDA < 10 V                      50 10-6 -        rad/s/V
                                                                 -                             MHz
koL          VCO conversion gain RCfil to SYSCLKO;                         225 106 -         MHz
                                                                 -                             MHz
                                         CLKSEL = 1                                            MHz

koH          VCO conversion gain RCfil to SYSCLKO;                         250 106 -

                                         CLKSEL = 0

2frL         VCO frequency tuning at SYSCLKO; CLKSEL = 1                   16        -

             range

2frH         VCO frequency tuning at SYSCLKO; CLKSEL = 0                   22        -

             range

fcL          VCO centre frequency at SYSCLKO; RCfil = Vref;                12.5      -

                                         CLKSEL = 1

fcH          VCO centre frequency at SYSCLKO; RCfil = Vref;                19        -

                                         CLKSEL = 0

Vref OUTPUT (PIN 2)

Vref         output reference voltage                                      2.1       -         V

Iref         output reference current Vref = 0 V                           28        -         A

RCfil INPUT (PIN 1)

VtrL         input tuning voltage        fs = 32 to 48 kHz;                100       -         mV
                                         CLKSEL = 1

VtrH         input tuning voltage        fs = 32 to 48 kHz;                150       -         mV

                                         CLKSEL = 0

|ILI|        input leakage current VI = 0 or 5.5 V;                        -         1        A

                                         VDD = 5.5 V; TESTB = 1

1995 Jul 17                                                  26
Philips Semiconductors                                                              Product specification

  Digital audio input/output circuit (DAIO)                                          TDA1315H

SYMBOL       PARAMETER                       CONDITIONS              MIN.     TYP.     MAX.   UNIT

Rtr          transmission-gate       Vref = 2.1 V; VDD = 5 V;  -           1        -         M

             resistor                note 5

RCint OUTPUT (PIN 44)

Co           parallel output                                   -           5        -         pF

             capacitance

Ich(fr)      output charge current frequency detector loop     -           12      -         A
Ich(ph)
             output charge current phase detector loop         -           24      -         A

SYSCLKI INPUT (PIN 39); TRANSMIT MODE; VDD = 3.4 TO 5.5 V

ficlk        input clock frequency CLKSEL = 1; note 6          -           -        16(6)     MHz

                                     CLKSEL = 0; note 6        -           -        24(6)     MHz

SYSCLKO OUTPUT (PIN 40); RECEIVE MODE; VDD = 3.4 TO 5.5 V

foclk(l)     output clock frequency CLKSEL = 1                 2(8)        -        8.06(7)   MHz
                                                                                    12.09(7)  MHz
             lower limit oscillator  CLKSEL = 0                4(8)        -        26(8)     MHz
                                                                                    37(8)     MHz
foclk(u)     output clock frequency CLKSEL = 1                 12.42(7)    -

             upper limit oscillator  CLKSEL = 0                18.63(7)    -

Notes
1. Pull-up specified at input to VSS, pull-down specified at input to VDD.
2. Most timing specifications are related to clock periods. Two basic periods are of importance:

     a) Tc, this is the internal clock period of the TDA1315H being 1/128fs seconds.
     b) Ts, this is the system clock period such as SYSCLKI or SYSCLKO, being 1/256fs or 1/384fs seconds.
     c) It should be noted that in the receive mode clock frequencies are only reliable when the TDA1315H is in-lock.

3. In the transmit mode, when SYSCLKI is 384fs and 30% or 70% duty cycle: tHD;DT is 0.43Tc minimum.

4. This time strongly depends on the external decoupling capacitor connected to Vref (pin 2). When the capacitor is
     initially empty, it must first be charged before the oscillator can start.

5. Internally this resistor will be connected between RCfil and Vref, when there is no signal on the selected IEC input in
     receive mode, or when the oscillator is turned off. This is to prevent the oscillator to drift to extreme low or high
     frequencies. See also Chapter "Characteristics"with regards to foclk(l) and foclk(u).

6. These figures are theoretical limits for the TDA1315H. In the application, the maximum frequencies at fs = 48 kHz
     will be fixed. Consequently ficlk = 12.288 MHz (CLKSEL = 1) and ficlk = 18.432 MHz (CLKSEL = 0).

7. These frequencies mean that the TDA1315H is guaranteed to lock in the range fs = 31.5 to 48.5 kHz over the whole
     supply voltage range and specified temperature range.

8. These are the limit frequencies that the internal oscillator may reach under extreme conditions when the VCO input
     (pin RCfil) would be controlled far beyond its normal tuning range. An internal resistor however, prevents that these
     frequencies can be reached when there is no signal to lock-on to. See also Chapter "Characteristics" regarding Rtr.

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In accordance with "SNW-FQ-611E". The number of this quality specification can be found in the "Quality Reference
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1995 Jul 17                                      27
Philips Semiconductors                                                  Product specification

  Digital audio input/output circuit (DAIO)                              TDA1315H

TEST AND APPLICATION INFORMATION

Figures 13 to 15 indicate typical systems environment of the TDA1315H. They are intended to give examples of which
external blocks may be added to compose a system for particular requirements. The loop filter configuration and values
in the examples meet the requirements for mid-end and high-end audio applications.

Test information

Table 12 Test pin functions

       TEST PIN                                                       DESCRIPTION
TESTA = 0         normal application operation
TESTA = 1         test mode i.e. system clock equals SYSCLKI
TESTB = 0         normal mode when TESTA = 1
TESTB = 1         scan mode when TESTA = 1; high-ohmic resistor between RCfil and Vref pins always disabled
TESTC = 0         normal operation
TESTC = 1         CHMODE equals system clock; IECO equals IECIN1 slicer output; RAM test enabled

Table 13 Implemented test scan chains

SCAN NUMBER       LENGTH (BITS)             SCAN INPUT          OUTPUT   ACTIVE EDGE OF
                                                                                SYSCLKI
          1                54          IECSEL           FS32
          2                54          IECOEN           FS44            negative
          3                54          LADDR            FS48            negative
          4                54          MUTE             COPY            negative
          5                53          LMODE            CHMODE          negative
          6                53          STROBE           UDAVAIL         negative
          7                51          I2SSEL           DEEM            negative
          8                31          CLKSEL           UNLOCK          negative
                                                                        positive

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  Digital audio input/output circuit (DAIO)                           TDA1315H

Stand alone application (receive only)                               be used to switch a de-emphasis network in and out of the
                                                                     signal path. The system clock frequency can be selected
A very simple implementation of the stand-alone                      and is available should any digital filters in the DAC block
application is illustrated in Fig.13. In simple terms, it is an      require such a clock. The sample frequency of the
IEC-to-analog converter. The IEC signal is input via a               received signal together with any out-of-lock condition of
shielded cable and enters the TDA1315H via its                       the phase-locked loop and the presence of a professional
high-sensitivity input. The audio output is supplied to a            mode IEC signal can be displayed with LEDs.
DAC via the enabled I2S-bus Port, the DEEM output can

When in a system both IECIN1 and IECIN0 inputs are used, the signal that is applied to the IECIN0 input must be kept away from the IECIN1 input on
the printed-circuit board. Steep slopes of the IECIN0 input can be seen by the sensitive adjacent IECIN1 input. An extra capacitance parallel to the 75
resistor, close to the TDA1315H, can help reduce the crosstalk if required. A suitable value is 180 pF.

                                                Fig.13 Simple stand-alone application.

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  Digital audio input/output circuit (DAIO)                   TDA1315H

Microcontroller based application (receive and/or            display information and also will control the whole system,
transmit)                                                    including the receive/transmit switch. For simplicity
                                                             reasons, pin-based mode selection is not shown in this
The microcontroller-based application is illustrated in      diagram. In the transmit mode, both system clock and
Fig.14. Functional blocks are shown for both the receive     I2S-bus timing are derived from a central timing block. The
and the transmit mode. Here, the IEC signal is input via an  IEC output signal feeds an optical fiber link via a suitable
optical fiber link and an associated optocoupler and enters  optocoupler.
the TDA1315H at its TTL-level input. The I2S-bus output
signal is applied to a digital signal processing module,     Concerning the wide supply voltage range of the
which may contain signal processors, DACs, a recording       TDA1315H, it is not possible to have a
device etc. An ADC can be an optional source for that        transformer-coupled IEC output that fulfils the "IEC 958"
module. As the microcontroller can obtain all status         standard over the full supply voltage range. The output will
information and data via the serial bus, it will provide     have an amplitude of 0.5 V (p-p) with a tolerance of 20%.

1995 Jul 17  Fig.14 Microcontroller-based application.
                                       30
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  Digital audio input/output circuit (DAIO)                    TDA1315H

Transmit mode only application (also possible                 When the receive mode is not used, a dedicated loop-filter
without microcontroller)                                      for the PLL is not necessary. However, for correct
                                                              operation the TDA1315H does need a functional oscillator.
In Fig.15 an example is given, how the TDA1315H can be        The minimum configuration is defined by keeping pin 44
operated as a transmitter without microcontroller. When       (RCint output) floating and connecting pin 1 (RCfil input) to
the CTRLMODE pin is LOW, a reset applied to                   pin 2 (Vref output). For the resetting and standby functions
theTDA1315H will result in a default transmit mode. When      the oscillator will operate correctly.
the user is not interested in sending non-default channel
status data (zeros) or user data, it remains always possible
to encode audio data at the I2S bus to the IEC output.
When no microcontroller is used, the TDA1315H will
remain fully pin programmable when STROBE is
connected to supply permanently.

1995 Jul 17  Fig.15 Transmit-mode-only application.
                                     31
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  Digital audio input/output circuit (DAIO)   TDA1315H

REFERENCES

1. "Digital audio interface", first edition 1989-03, international standard "IEC 958".
2. "Digital audio interface for domestic use", Philips/Sony, September 1983.
3. "I2S-bus specification", release 2-86, Philips export B.V., order number 9398 332 10011.
4. "Amendment to document IEC 958: Digital audio interface", Project number. 84.11.02107.
5. "SAA7310, development data sheet", Philips Semiconductors, October 1987, order number 9397 153 90142.

1995 Jul 17  32
Philips Semiconductors                                                                                                        Product specification

  Digital audio input/output circuit (DAIO)                                                                                    TDA1315H

PACKAGE OUTLINE                                                                                                                                  SOT307-2
QFP44: plastic quad flat package; 44 leads (lead length 1.3 mm); body 10 x 10 x 1.75 mm

             y                                                                           c

                 33                              X
             34
                                                                                        A
                                                          23

                                                               22 Z E

                                                                        e      E HE               A A2                                       (A 3)
                                                                                                            A1
                                                                        wM                                          detail X                           
                                                                       bp                                                           Lp
                                                                                                                                   L
                               pin 1 index
             44                                               12              vM A
                   1                         wM          11
                                 bp                     ZD             B
                        e                                                  vM B
                                      D
                                     HD

                                                        0              2.5                  5 mm

                                                                       scale

DIMENSIONS (mm are the original dimensions)

UNIT    A    A1            A2  A3    bp    c     D(1) E(1) e           HD      HE           L     Lp v        w     y         Z D (1)  Z    (1)  
      max.                                                                                                                                E

mm    2.10   0.25    1.85      0.25  0.40  0.25  10.1   10.1      0.8  12.9    12.9         1.3   0.95  0.15  0.15  0.1       1.2      1.2       10o
             0.05    1.65            0.20  0.14  9.9    9.9            12.3    12.3               0.55                        0.8      0.8       0o

Note
1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                          REFERENCES                                                    EUROPEAN                   ISSUE DATE
                                                                                                              PROJECTION
VERSION                        IEC               JEDEC                 EIAJ                                                                 95-02-04
                                                                                                                                            97-08-01
SOT307-2

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  Digital audio input/output circuit (DAIO)                           TDA1315H

SOLDERING QFP                                                        Wave soldering

Introduction                                                         Wave soldering is not recommended for QFP packages.
                                                                     This is because of the likelihood of solder bridging due to
There is no soldering method that is ideal for all IC                closely-spaced leads and the possibility of incomplete
packages. Wave soldering is often preferred when                     solder penetration in multi-lead devices.
through-hole and surface mounted components are mixed
on one printed-circuit board. However, wave soldering is             If wave soldering cannot be avoided, the following
not always suitable for surface mounted ICs, or for                  conditions must be observed:
printed-circuits with high population densities. In these
cases reflow soldering is often used.                                 A double-wave (a turbulent wave with high upward
                                                                        pressure followed by a smooth laminar wave)
This text gives a very brief insight to a complex technology.           soldering technique should be used.
A more in-depth account of soldering ICs can be found in
our "IC Package Databook" (order code 9398 652 90011).                The footprint must be at 45 to the board direction
                                                                        and must incorporate solder thieves downstream
Reflow soldering                                                        and at the side corners.

Reflow soldering techniques are suitable for all QFP                 Even with these conditions, do not consider wave
packages.                                                            soldering the following packages: QFP52 (SOT379-1),
                                                                     QFP100 (SOT317-1), QFP100 (SOT317-2),
The choice of heating method may be influenced by larger             QFP100 (SOT382-1) or QFP160 (SOT322-1).
plastic packages (44 leads, or more). If infrared or vapour
phase heating is used and the large packages are not                 During placement and before soldering, the package must
absolutely dry (less than 0.1% moisture content by                   be fixed with a droplet of adhesive. The adhesive can be
weight), vaporization of the small amount of moisture in             applied by screen printing, pin transfer or syringe
them can cause cracking of the plastic body. For more                dispensing. The package can be soldered after the
information, refer to the Drypack chapter in our "Quality            adhesive is cured.
Reference Manual" (order code 9398 510 63011).
                                                                     Maximum permissible solder temperature is 260 C, and
Reflow soldering requires solder paste (a suspension of              maximum duration of package immersion in solder is
fine solder particles, flux and binding agent) to be applied         10 seconds, if cooled to less than 150 C within
to the printed-circuit board by screen printing, stencilling or      6 seconds. Typical dwell time is 4 seconds at 250 C.
pressure-syringe dispensing before package placement.
                                                                     A mildly-activated flux will eliminate the need for removal
Several techniques exist for reflowing; for example,                 of corrosive residues in most applications.
thermal conduction by heated belt. Dwell times vary
between 50 and 300 seconds depending on heating                      Repairing soldered joints
method. Typical reflow temperatures range from 215 to
250 C.                                                              Fix the component by first soldering two diagonally-
                                                                     opposite end leads. Use only a low voltage soldering iron
Preheating is necessary to dry the paste and evaporate               (less than 24 V) applied to the flat part of the lead. Contact
the binding agent. Preheating duration: 45 minutes at                time must be limited to 10 seconds at up to 300 C. When
45 C.                                                               using a dedicated tool, all other leads can be soldered in
                                                                     one operation within 2 to 5 seconds at 270 to 320 C.

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Philips Semiconductors                                                                               Product specification

  Digital audio input/output circuit (DAIO)                                                           TDA1315H

DEFINITIONS

Data sheet status

Objective specification    This data sheet contains target or goal specifications for product development.
Preliminary specification  This data sheet contains preliminary data; supplementary data may be published later.
Product specification      This data sheet contains final product specifications.

Limiting values

Limiting values given are in accordance with the Absolute Maximum Rating System (IEC 134). Stress above one or
more of the limiting values may cause permanent damage to the device. These are stress ratings only and operation
of the device at these or at any other conditions above those given in the Characteristics sections of the specification
is not implied. Exposure to limiting values for extended periods may affect device reliability.

Application information

Where application information is given, it is advisory and does not form part of the specification.

LIFE SUPPORT APPLICATIONS

These products are not designed for use in life support appliances, devices, or systems where malfunction of these
products can reasonably be expected to result in personal injury. Philips customers using or selling these products for
use in such applications do so at their own risk and agree to fully indemnify Philips for any damages resulting from such
improper use or sale.

1995 Jul 17                35
Philips Semiconductors a worldwide company

Argentina: IEROD, Av. Juramento 1992 - 14.b, (1428)               Pakistan: Philips Electrical Industries of Pakistan Ltd.,
      BUENOS AIRES, Tel. (541)786 7633, Fax. (541)786 9367              Exchange Bldg. ST-2/A, Block 9, KDA Scheme 5, Clifton,
                                                                        KARACHI 75600, Tel. (021)587 4641-49,
Australia: 34 Waterloo Road, NORTH RYDE, NSW 2113,                      Fax. (021)577035/5874546
      Tel. (02)805 4455, Fax. (02)805 4466
                                                                  Philippines: PHILIPS SEMICONDUCTORS PHILIPPINES Inc,
Austria: Triester Str. 64, A-1101 WIEN, P.O. Box 213,                   106 Valero St. Salcedo Village, P.O. Box 2108 MCC, MAKATI,
      Tel. (01)60 101-1236, Fax. (01)60 101-1211                        Metro MANILA, Tel. (02)810 0161, Fax. (02)817 3474

Belgium: Postbus 90050, 5600 PB EINDHOVEN, The Netherlands,       Portugal: PHILIPS PORTUGUESA, S.A.,
      Tel. (31)40 783 749, Fax. (31)40 788 399                          Rua dr. Antnio Loureiro Borges 5, Arquiparque - Miraflores,
                                                                        Apartado 300, 2795 LINDA-A-VELHA,
Brazil: Rua do Rocio 220 - 5th floor, Suite 51,                         Tel. (01)4163160/4163333, Fax. (01)4163174/4163366
      CEP: 04552-903-SO PAULO-SP, Brazil.
      P.O. Box 7383 (01064-970),                                  Singapore: Lorong 1, Toa Payoh, SINGAPORE 1231,
      Tel. (011)821-2333, Fax. (011)829-1849                            Tel. (65)350 2000, Fax. (65)251 6500

Canada: PHILIPS SEMICONDUCTORS/COMPONENTS:                        South Africa: S.A. PHILIPS Pty Ltd.,
      Tel. (800) 234-7381, Fax. (708) 296-8556                          195-215 Main Road Martindale, 2092 JOHANNESBURG,
                                                                        P.O. Box 7430, Johannesburg 2000,
Chile: Av. Santa Maria 0760, SANTIAGO,                                  Tel. (011)470-5911, Fax. (011)470-5494.
      Tel. (02)773 816, Fax. (02)777 6730
                                                                  Spain: Balmes 22, 08007 BARCELONA,
China/Hong Kong: 501 Hong Kong Industrial Technology Centre,            Tel. (03)301 6312, Fax. (03)301 42 43
      72 Tat Chee Avenue, Kowloon Tong, HONG KONG,
      Tel. (852)2319 7888, Fax. (852)2319 7700                    Sweden: Kottbygatan 7, Akalla. S-164 85 STOCKHOLM,
                                                                        Tel. (0)8-632 2000, Fax. (0)8-632 2745
Colombia: IPRELENSO LTDA, Carrera 21 No. 56-17,
      77621 BOGOTA, Tel. (571)249 7624/(571)217 4609,             Switzerland: Allmendstrasse 140, CH-8027 ZRICH,
      Fax. (571)217 4549                                                Tel. (01)488 2211, Fax. (01)481 77 30

Denmark: Prags Boulevard 80, PB 1919, DK-2300                     Taiwan: PHILIPS TAIWAN Ltd., 23-30F, 66, Chung Hsiao West
      COPENHAGEN S, Tel. (032)88 2636, Fax. (031)57 1949                Road, Sec. 1. Taipeh, Taiwan ROC, P.O. Box 22978,
                                                                        TAIPEI 100, Tel. (02)388 7666, Fax. (02)382 4382
Finland: Sinikalliontie 3, FIN-02630 ESPOO,
      Tel. (358)0-615 800, Fax. (358)0-61580 920                  Thailand: PHILIPS ELECTRONICS (THAILAND) Ltd.,
                                                                        209/2 Sanpavuth-Bangna Road Prakanong,
France: 4 Rue du Port-aux-Vins, BP317,                                  Bangkok 10260, THAILAND,
      92156 SURESNES Cedex,                                             Tel. (662)398-0141, Fax. (662)398-3319
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                                                                  Turkey: Talatpasa Cad. No. 5, 80640 GLTEPE/ISTANBUL,
Germany: P.O. Box 10 63 23, 20043 HAMBURG,                             Tel. (0 212)279 27 70, Fax. (0212)282 67 07
      Tel. (040)3296-0, Fax. (040)3296 213.
                                                                  United Kingdom: Philips Semiconductors LTD.,
Greece: No. 15, 25th March Street, GR 17778 TAVROS,                     276 Bath Road, Hayes, MIDDLESEX UB3 5BX,
      Tel. (01)4894 339/4894 911, Fax. (01)4814 240                     Tel. (0181)730-5000, Fax. (0181)754-8421

India: Philips INDIA Ltd, Shivsagar Estate, A Block,              United States: 811 East Arques Avenue, SUNNYVALE,
      Dr. Annie Besant Rd. Worli, Bombay 400 018                       CA 94088-3409, Tel. (800)234-7381, Fax. (708)296-8556
      Tel. (022)4938 541, Fax. (022)4938 722
                                                                  Uruguay: Coronel Mora 433, MONTEVIDEO,
Indonesia: Philips House, Jalan H.R. Rasuna Said Kav. 3-4,              Tel. (02)70-4044, Fax. (02)92 0601
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