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Si4736-C40-GM

器件型号:Si4736-C40-GM
器件类别:热门应用    无线/射频/通信   
文件大小:3865.38KB,共10页
厂商名称:Silicon Laboratories Inc
标准:  
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器件描述

RF receiver BC AM/FM/WB radio receiver

参数
Manufacturer: Silicon Laboratories
Product Category: RF Receiver
RoHS: Yes
Brand: Silicon Labs
Packaging: Tray
Series: Si4736
Factory Pack Quantity: 490
Unit Weight: 16.490 mg

Si4736-C40-GM器件文档内容

                                        Si4736/37/38/39-C40

BROADCAST AM/FM RADIO RECEIVER

Features

NOAA weather band support          AM/FM/WB digital tuning

(162.4162.55 MHz)                  No manual alignment necessary

Worldwide FM band support          Programmable reference clock

(64108 MHz)                        Volume control

Worldwide AM band support          Adjustable soft mute control

(5201710 kHz) (Si4736/37)          RDS/RBDS processor (Si4737/39)

1050 Hz alert tone detection       Optional digital audio out (Si4737/39)

Excellent real-world performance   2-wire and 3-wire control interface            Ordering Information:
                                                                                         See page 32.
Freq synthesizer with integrated VCO  Integrated LDO regulator
Advanced AM/FM seek tuning                                                           Pin Assignments
                                    2.0 to 5.5 V supply voltage (SSOP)             Si4736/37/38/39 (QFN)
Automatic frequency control (AFC)  2.7 to 5.5 V supply voltage (QFN)
Automatic gain control (AGC)
                                    Wide range of ferrite loop sticks and
Digital FM stereo decoder
                                   air loop antennas supported

Programmable AVC max gain          QFN and SSOP packages                                     NC
                                                                                                    GPO1
Programmable de-emphasis           RoHS compliant                                                        GPO2/INT
                                                                                                                GPO3/DCLK
                                                                                                                      DFS

Applications                                                                       NC 1 20 19 18 17 16

Emergency radios                   Boom boxes                                     FMI 2                       15 DOUT
Table and portable radios          Modules
Stereos                            Clock radios                                   RFGND 3          GND        14 LOUT
Mini/micro systems                 Mini HiFi                                          AMI 4        PAD        13 ROUT

                                                                                   RST 5                       12 GND

Description                                                                        6 7 8 9 10 11 VDD

                                                                                   SEN
                                                                                         SCLK
                                                                                              SDIO
                                                                                                    RCLK

                                                                                                          VIO

The Si4736/37/38/39 is the first digital CMOS AM/FM radio receiver IC that         Si4736/37 (SSOP)
integrates the complete tuner function from antenna input to audio output.

Functional Block Diagram                                                                  DOUT 1         24 LOUT
                                                                                           DFS 2         23 ROUT
                                                  Si473x                                                 22 DBYP
                                                                                   GPO3/DCLK 3           21 VDD
                AMI                       RDS                                        GPO2/INT 4          20 VIO
                                        (Si4737/                                          GPO1 5         19 RCLK
AM                           LNA                    DIGITAL            DOUT                  NC 6        18 SDIO
                             AGC          39)       AUDIO              DFS                   NC 7        17 SCLK
ANT             RFGND                               (Si4737/           GPO/DCLK             FMI 8        16 SEN
                             LNA        LOW-IF                                          RFGND 9          15 RST
                             AGC                       39)                                   NC 10       14 GND
                              LDO                                                            NC 11       13 GND
      FM/                          ADC              DAC                ROUT                 AMI 12
      WB                                                               LOUT
     ANT                                DSP

                        FMI        ADC              DAC                            This product, its features, and/or its
                                                                                   architecture is covered by one or more of
2.7 5.5 V (QFN)                   AFC  CONTROL                        VIO         the following patents, as well as other
2.0 5.5 V (SSOP) VDD                   INTERFACE                      1.853.6 V  patents, pending and issued, both foreign
                                                                                   and domestic: 7,127,217; 7,272,373;
                      GND                                                          7,272,375; 7,321,324; 7,355,476;
                                                                                   7,426,376; 7,471,940; 7,339,503;
                                   RCLK                                            7,339,504.
                                                  SEN

                                                       SCLK
                                                             SDIO
                                                                  RST

Rev. 1.0 12/09                     Copyright 2009 by Silicon Laboratories                         Si4736/37/38/39-C40
Si4736/37/38/39-C40

2                    Rev. 1.0
                             Si4736/37/38/39-C40

TABLE OF CONTENTS

Section                      Page

1. Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4
2. Typical Application Schematic (QFN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3. Typical Application Schematic (SSOP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
4. Bill of Materials (QFN/SSOP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
5. Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

      5.1. Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
      5.2. Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
      5.3. FM Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21
      5.4. AM Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21
      5.5. Weather Band Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
      5.6. Digital Audio Interface (Si4737/39 Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
      5.7. Stereo Audio Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
      5.8. De-emphasis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
      5.9. Stereo DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
      5.10. Soft Mute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
      5.11. RDS/RBDS Processor (Si4737/39 Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
      5.12. Tuning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
      5.13. Seek . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
      5.14. Reference Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
      5.15. Control Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
      5.16. GPO Outputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
      5.17. Firmware Upgrades . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26
      5.18. Reset, Powerup, and Powerdown . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
      5.19. Programming with Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
6. Commands and Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
7. Pin Descriptions: Si4736/37/38/39-GM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
8. Pin Descriptions: Si4736/37-GU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
9. Ordering Guide . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
10. Package Markings (Top Marks) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
      10.1. Si4736/37/38/39 Top Mark (QFN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
      10.2. Top Mark Explanation (QFN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
      10.3. Si4736/37 Top Mark (SSOP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
      10.4. Top Mark Explanation (SSOP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
11. Package Outline: Si4736/37/38/39 QFN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
12. PCB Land Pattern: Si4736/37/38/39 QFN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
13. Package Outline: Si4736/37 SSOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
14. PCB Land Pattern: Si4736/37 SSOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
15. Additional Reference Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Contact Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42

                   Rev. 1.0  3
Si4736/37/38/39-C40

1. Electrical Specifications

Table 1. Recommended Operating Conditions1

                 Parameter                Symbol Test Condition Min Typ Max Unit

Supply Voltage2                           VDD              2.7           --  5.5   V

Interface Supply Voltage                  VIO              1.85 --           3.6   V

Power Supply Powerup Rise Time            VDDRISE          10            --  --    s

Interface Power Supply Powerup Rise Time  VIORISE          10            --  --    s

Ambient Temperature                       TA               20 25            85    C

Note:

    1. All minimum and maximum specifications apply across the recommended operating conditions. Typical values apply at
         VDD = 3.3 V and 25 C unless otherwise stated.

    2. SSOP devices operate down to VDD = 2 V at 25 C.

Table 2. Absolute Maximum Ratings1,2

   Parameter                              Symbol    Value                    Unit

Supply Voltage                            VDD       0.5 to 5.8              V

Interface Supply Voltage                  VIO       0.5 to 3.9              V
Input Current3
Input Voltage3                            IIN       10                       mA

                                          VIN       0.3 to (VIO + 0.3)      V

Operating Temperature                     TOP       40 to 95                C

Storage Temperature                       TSTG      55 to 150               C
RF Input Level4
                                                    0.4                      VPK

Notes:
    1. Permanent device damage may occur if the above Absolute Maximum Ratings are exceeded. Functional operation
         should be restricted to the conditions as specified in the operational sections of this data sheet. Exposure beyond
         recommended operating conditions for extended periods may affect device reliability.
    2. The Si4736/37/38/39 devices are high-performance RF integrated circuits with certain pins having an ESD rating of <
         2 kV HBM. Handling and assembly of these devices should only be done at ESD-protected workstations.
    3. For input pins SCLK, SEN, SDIO, RST, RCLK, and DCLK.
    4. At RF input pins, FMI and AMI.

4                                         Rev. 1.0
                                                                           Si4736/37/38/39-C40

Table 3. DC Characteristics

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                   Symbol Test Condition                          Min        Typ   Max                 Unit

FM Mode                     IFM                                            --         19.2  22                  mA
Supply Current1                                                                                                 mA
Supply Current2             IFM    Low SNR level                           --         19.9  23                  mA
RDS Supply Current1
WB Mode                     IFM                                            --         19.2  23                  mA
Supply Current1                                                                                                 mA
Supply Current              IFM                                            --         19.2  22
                                                                                                                mA
                            IFM    Low SNR level                           --         19.8  23
                                                                                                                 A
AM Mode                     IAM    Analog Output Mode                      --         15.4  20.5                 A
Supply Current1                                                                                                  A
Supplies and Interface                                                                                           V
                                                                                                                 V
Interface Supply Current    IIO                                            --         320   600                  A
                                                                                                                 A
VDD Powerdown Current       IDDPD                                          --         10    20
                                                                                                                 V
VIO Powerdown Current       IIOPD SCLK, RCLK inactive                      --         1     10                   V
High Level Input Voltage3
Low Level Input Voltage3    VIH                                            0.7 x VIO  --    VIO + 0.3
High Level Input Current3
Low Level Input Current3    VIL                                            0.3       --    0.3 x VIO

High Level Output Voltage4  IIH    VIN = VIO = 3.6 V                       10        --    10
Low Level Output Voltage4
                            IIL                               VIN = 0 V,   10        --    10

                                                              VIO = 3.6 V

                            VOH    IOUT = 500 A                           0.8 x VIO  --    --

                            VOL    IOUT = 500 A                          --         --    0.2 x VIO

Notes:
    1. Specifications are guaranteed by characterization.
    2. LNA is automatically switched to higher current mode for optimum sensitivity in weak signal conditions.
    3. For input pins SCLK, SEN, SDIO, RST, RCLK, and DCLK.
    4. For output pins SDIO, DOUT, GPO1, GPO2, and GPO3.

                                                              Rev. 1.0                                                5
Si4736/37/38/39-C40

Table 4. Reset Timing Characteristics1,2,3

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                                                               Symbol  Min  Typ  Max  Unit

RST Pulse Width and GPO1, GPO2/INT Setup to RST                         tSRST   100  --   --   s

GPO1, GPO2/INT Hold from RST                                            tHRST   30   --   --   ns

Important Notes:
    1. When selecting 2-wire mode, the user must ensure that a 2-wire start condition (falling edge of SDIO while SCLK is
         high) does not occur within 300 ns before the rising edge of RST.
    2. When selecting 2-wire mode, the user must ensure that SCLK is high during the rising edge of RST, and stays high until
         after the first start condition.
    3. When selecting 3-wire or SPI modes, the user must ensure that a rising edge of SCLK does not occur within 300 ns
         before the rising edge of RST.
    4. If GPO1 and GPO2 are actively driven by the user, then minimum tSRST is only 30 ns. If GPO1 or GPO2 is hi-Z, then
         minimum tSRST is 100 s, to provide time for on-chip 1 M devices (active while RST is low) to pull GPO1 high and
         GPO2 low.

                                                              tSRST     tHRST

                              RST 70%
                                         30%

                     GPO1 70%
                                            30%

                     GPO2/ 70%
                        INT 30%

           Figure 1. Reset Timing Parameters for Busmode Select

6                                                             Rev. 1.0
                                                              Si4736/37/38/39-C40

Table 5. 2-Wire Control Interface Characteristics1,2,3

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                        Symbol Test Condition            Min                   Typ  Max  Unit

SCLK Frequency                    fSCL                               0                  --   400  kHz
                                  tLOW
SCLK Low Time                     tHIGH                              1.3                --   --   s
                                 tSU:STA
SCLK High Time                                                       0.6                --   --   s

SCLK Input to SDIO  Setup                                            0.6                --   --   s

(START)                          tHD:STA                             0.6                --   --   s

SCLK Input to SDIO  Hold         tSU:DAT                          100                   --   --   ns
                                 tHD:DAT
(START)                          tSU:STO                             0                  --   900  ns

SDIO Input to SCLK  Setup                                            0.6                --   --   s
SDIO Input to SCLK  Hold4,5
SCLK input to SDIO  Setup        tBUF                                1.3                --   --   s
                                 tf:OUT
(STOP)                                                                                  --   250  ns
STOP to START Time

SDIO Output Fall Time

                                                              20  +  0.1  --C-----b---
                                                                          1pF

SDIO Input, SCLK Rise/Fall Time  tf:IN                                                  --   300  ns

                                 tr:IN                        20  +  0.1  --C-----b---
                                                                          1pF

SCLK, SDIO Capacitive Loading    Cb                                  --                 --   50   pF

Input Filter Pulse Suppression   tSP                                 --                 --   50   ns

Notes:

    1. When VIO = 0 V, SCLK and SDIO are low impedance.
    2. When selecting 2-wire mode, the user must ensure that a 2-wire start condition (falling edge of SDIO while SCLK is

         high) does not occur within 300 ns before the rising edge of RST.

    3. When selecting 2-wire mode, the user must ensure that SCLK is high during the rising edge of RST, and stays high

         until after the first start condition.

    4. The Si4736/37/38/39 delays SDIO by a minimum of 300 ns from the VIH threshold of SCLK to comply with the
         minimum tHD:DAT specification.

    5. The maximum tHD:DAT has only to be met when fSCL = 400 kHz. At frequencies below 400 KHz, tHD:DAT may be
         violated as long as all other timing parameters are met.

                                          Rev. 1.0                                                                         7
Si4736/37/38/39-C40

                      tSU:STA tHD:STA  tLOW   tHIGH  tr:IN            tf:IN  tSP          tSU:STO  tBUF

   SCLK 70%
                 30%

   SDIO 70%
                 30%

                      START            tr:IN         tHD:DAT tSU:DAT              tf:IN,  STOP           START
                                                                                  tf:OUT

                      Figure 2. 2-Wire Control Interface Read and Write Timing Parameters

   SCLK

   SDIO               A6-A0,                         D7-D0                        D7-D0
                       R/W

         START ADDRESS + R/W                  ACK    DATA                    ACK  DATA             ACK   STOP

                      Figure 3. 2-Wire Control Interface Read and Write Timing Diagram

8                                                    Rev. 1.0
                                                                                                  Si4736/37/38/39-C40

Table 6. 3-Wire Control Interface Characteristics

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                                           Symbol          Test Condition                      Min       Typ         Max Unit

SCLK Frequency                                      fCLK                                                0             --      2.5   MHz

SCLK High Time                                      tHIGH                                               25            --      --    ns

SCLK Low Time                                       tLOW                                                25            --      --    ns

SDIO Input, SEN to SCLKSetup                            tS                                              20            --      --    ns

SDIO Input to SCLKHold                              tHSDIO                                              10            --      --    ns
                                                    tHSEN
SEN Input to SCLKHold                                                                                   10            --      --    ns

SCLKto SDIO Output Valid                            tCDV                             Read               2             --      25    ns

SCLKto SDIO Output High Z                           tCDZ                             Read               2             --      25    ns

SCLK, SEN, SDIO, Rise/Fall time                     tR, tF                                              --            --      10    ns

Note: When selecting 3-wire mode, the user must ensure that a rising edge of SCLK does not occur within 300 ns before the
         rising edge of RST.

SCLK 70%                                            tR      tF
               30%
SEN 70%                   tS                                       tHSDIO                 tHIGH  tLOW            tHSEN
               30%
                                                                tS

SDIO 70%                                                A6-A5,
              30%
                           A7                           R/W,        A0                     D15          D14-D1    D0

                                                        A4-A1

                                                    Address In                                          Data In

                    Figure 4. 3-Wire Control Interface Write Timing Parameters

SCLK 70%                                                                     tHSDIO        tCDV                   tHSEN       tCDZ
               30%                                              tS

                                                tS

SEN 70%
               30%

              70%                                       A6-A5,

SDIO                       A7                           R/W,        A0                            D15   D14-D1            D0

              30%                                       A4-A1

                                                    Address In                        Cycle Bus        Data Out
                                                                                     Turnaround

                    Figure 5. 3-Wire Control Interface Read Timing Parameters

                                                                    Rev. 1.0                                                             9
Si4736/37/38/39-C40

Table 7. SPI Control Interface Characteristics

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                        Symbol                       Test Condition              Min              Typ               Max Unit

SCLK Frequency                             fCLK                                               0                --            2.5  MHz

SCLK High Time                             tHIGH                                          25                   --            --   ns

SCLK Low Time                              tLOW                                           25                   --            --   ns

SDIO Input, SEN to SCLKSetup                   tS                                         15                   --            --   ns

SDIO Input to SCLKHold                     tHSDIO                                         10                   --            --   ns
                                           tHSEN
SEN Input to SCLKHold                       tCDV                                              5                --            --   ns
SCLKto SDIO Output Valid                    tCDZ
SCLKto SDIO Output High Z                                         Read                        2                --            25   ns
                                                                  Read
                                                                                              2                --            25   ns

SCLK, SEN, SDIO, Rise/Fall time            tR, tF                                         --                   --            10   ns

Note: When selecting SPI mode, the user must ensure that a rising edge of SCLK does not occur within 300 ns before the
         rising edge of RST.

    SCLK 70%                                                                          tR  tF
                   30%
     SEN 70%                                                  tHIGH tLOW      tHSDIO                       tHSEN
                   30%
                        tS                 tS

    SDIO 70%                C7                 C6C1          C0           D7             D6D1            D0
                  30%

                                           Control Byte In                                8 Data Bytes In

                        Figure 6. SPI Control Interface Write Timing Parameters

    SCLK 70%                tS                                       tCDV                                  tHSEN
                   30%                 tS                     tHSDIO

     SEN 70%                C7                 C6C1          C0              D7          D6D1                        tCDZ
                   30%
                                                                                                           D0
    SDIO 70%

                   30%

                                 Control Byte In                       Bus            16 Data Bytes Out
                                                                  Turnaround           (SDIO or GPO1)

                        Figure 7. SPI Control Interface Read Timing Parameters

10                                                            Rev. 1.0
                                                                       Si4736/37/38/39-C40

Table 8. Digital Audio Interface Characteristics

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

                 Parameter                      Symbol Test Condition Min           Typ Max Unit

DCLK Cycle Time                                 tDCT                            26  -- 1000 ns

DCLK Pulse Width High                           tDCH                            10  --  --  ns

DCLK Pulse Width Low                            tDCL                            10  --  --  ns

DFS Set-up Time to DCLK Rising Edge             tSU:DFS                         5   --  --  ns

DFS Hold Time from DCLK Rising Edge             tHD:DFS                         5   --  --  ns

DOUT Propagation Delay from DCLK Falling        tPD:DOUT                        0   --  12  ns

Edge

                            tDCH          tDCL

DCLK                              tDCT
  DFS
                                                              tHD:DFS  tSU:DFS
DOUT

                                         tPD:OUT

                 Figure 8. Digital Audio Interface Timing Parameters, I2S Mode

                                                Rev. 1.0                                        11
Si4736/37/38/39-C40

Table 9. FM Receiver Characteristics1,2

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                            Symbol                   Test Condition   Min Typ Max   Unit

Input Frequency                      fRF                                       76  --   108  MHz

Sensitivity with Headphone                                    (S+N)/N = 26 dB  --  2.2  3.5 V EMF
Network3,4,5
                                                              (S+N)/N = 26 dB  --  1.1  -- V EMF
Sensitivity with 50  Network3,4,5,6                               f = 2 kHz,

RDS Sensitivity6                                              RDS BLER < 5%    --  15   -- V EMF

LNA Input Resistance6,7                                                        3   4    5    k
LNA Input Capacitance6,7
Input IP36,8                                                                   4   5    6    pF

                                                                               100 105  -- dBV EMF

AM Suppression3,4,6,7                                         m = 0.3          40  50   --   dB

Adjacent Channel Selectivity                                  200 kHz         35  50   --   dB

Alternate Channel Selectivity                                 400 kHz         60  70   --   dB
Spurious Response Rejection6
Audio Output Voltage3,4,7                                     In-band          35  --   --   dB
Audio Output L/R Imbalance3,7,9
Audio Frequency Response Low6                                                  72  80   90   mVRMS
Audio Frequency Response High6
Audio Stereo Separation7,9                                                     --  --   1    dB
Audio Mono S/N3,4,5,7,10
Audio Stereo S/N4,5,6,7,10,11                                 3 dB            --  --   30   Hz
Audio THD3,7,9
De-emphasis Time Constant6                                    3 dB            15  --   --   kHz

                                                                               32  42   --   dB

                                                                               55  63   --   dB

                                                                               --  58   --   dB

                                                                               --  0.1  0.5  %

                                             FM_DEEMPHASIS = 2 70                  75   80   s

                                             FM_DEEMPHASIS = 1 45                  50   54   s

Notes:

    1. Additional testing information is available in "AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure."

         Volume = maximum for all tests. Tested at RF = 98.1 MHz.

    2. To ensure proper operation and receiver performance, follow the guidelines in "AN383: Si47xx Antenna, Schematic,

         Layout, and Design Guidelines." Silicon Laboratories will evaluate schematics and layouts for qualified customers.
    3. FMOD = 1 kHz, 75 s de-emphasis, MONO = enabled, and L = R unless noted otherwise.
    4. f = 22.5 kHz.

    5. BAF = 300 Hz to 15 kHz, A-weighted.
    6. Guaranteed by characterization.

    7. VEMF = 1 mV.
    8. |f2 f1| > 2 MHz, f0 = 2 x f1 f2. AGC is disabled.
    9. f = 75 kHz.

    10. At LOUT and ROUT pins.
    11. Analog audio output mode.

    12. Blocker Amplitude = 100 dBV

    13. Sensitivity measured at (S+N)/N = 26 dB.

    14. At temperature (25C).

12                                                            Rev. 1.0
                                                              Si4736/37/38/39-C40

Table 9. FM Receiver Characteristics1,2 (Continued)

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                           Symbol  Test Condition         Min Typ Max  Unit
Blocking Sensitivity3,4,5,6,12,13            f = 400 kHz
                                                                   --  32  --   dBV

                                            f = 4 MHz             --  38  --   dBV

Intermode Sensitivity3,4,5,6,12,13          f = 400 kHz, 800 kHz --  40  --   dBV

                                            f = 4 MHz, 8 MHz --      35  --   dBV

Audio Output Load Resistance6,10    RL      Single-ended           10  --  --   k

Audio Output Load Capacitance6,10 CL        Single-ended           --  --  50   pF

Seek/Tune Time6                             RCLK tolerance         --  --  60 ms/channel

                                            = 100 ppm

Powerup Time6                               From powerdown         --  --  110  ms
RSSI Offset14
                                            Input levels of 8 and  3  --  3    dB

                                            60 dBV at RF Input

Notes:

    1. Additional testing information is available in "AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure."

         Volume = maximum for all tests. Tested at RF = 98.1 MHz.

    2. To ensure proper operation and receiver performance, follow the guidelines in "AN383: Si47xx Antenna, Schematic,

         Layout, and Design Guidelines." Silicon Laboratories will evaluate schematics and layouts for qualified customers.
    3. FMOD = 1 kHz, 75 s de-emphasis, MONO = enabled, and L = R unless noted otherwise.
    4. f = 22.5 kHz.

    5. BAF = 300 Hz to 15 kHz, A-weighted.
    6. Guaranteed by characterization.

    7. VEMF = 1 mV.
    8. |f2 f1| > 2 MHz, f0 = 2 x f1 f2. AGC is disabled.
    9. f = 75 kHz.

    10. At LOUT and ROUT pins.
    11. Analog audio output mode.

    12. Blocker Amplitude = 100 dBV

    13. Sensitivity measured at (S+N)/N = 26 dB.

    14. At temperature (25C).

                                            Rev. 1.0                                                                         13
Si4736/37/38/39-C40

Table 10. 6475.9 MHz Input Frequency FM Receiver Characteristics1,2,6

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                        Symbol  Test Condition   Min           Typ  Max   Unit

Input Frequency                  fRF                      64            --   75.9  MHz
Sensitivity with Headphone
Network3,4,5                             (S+N)/N = 26 dB  --            4.0  -- V EMF
LNA Input Resistance7
LNA Input Capacitance7                                    3             4    5     k
Input IP38
AM Suppression3,4,7                                       4             5    6     pF
Adjacent Channel Selectivity
Alternate Channel Selectivity                             100           105  -- dBV EMF
Audio Output Voltage3,4,7
Audio Output L/R Imbalance3,7,9          m = 0.3          40            50   --    dB
Audio Frequency Response Low
Audio Frequency Response High            200 kHz         --            50   --    dB
Audio Mono S/N3,4,5,7,10
Audio THD3,7,9                           400 kHz         --            70   --    dB
De-emphasis Time Constant
                                                          72            80   90    mVRMS
Audio Output Load Resistance10
Audio Output Load Capacitance10                           --            --   1     dB
Seek/Tune Time
                                         3 dB            --            --   30    Hz

                                         3 dB            15            --   --    kHz

                                                          55            63   --    dB

                                                          --            0.1  0.5   %

                                         FM_DEEMPHASIS = 2 70           75   80    s

                                         FM_DEEMPHASIS = 1 45           50   54    s

                                 RL      Single-ended     10            --   --    k

                                 CL      Single-ended     --            --   50    pF

                                         RCLK tolerance   --            --   60 ms/channel

                                         = 100 ppm

Powerup Time                             From powerdown   --            --   110   ms
RSSI Offset11
                                         Input levels of 8 and 3       --   3     dB

                                         60 dBV EMF

Notes:

    1. Additional testing information is available in "AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure."

         Volume = maximum for all tests. Tested at RF = 98.1 MHz.

    2. To ensure proper operation and receiver performance, follow the guidelines in "AN383: Si47xx Antenna, Schematic,

         Layout, and Design Guidelines." Silicon Laboratories will evaluate schematics and layouts for qualified customers.
    3. FMOD = 1 kHz, 75 s de-emphasis, MONO = enabled, and L = R unless noted otherwise.
    4. f = 22.5 kHz.

    5. BAF = 300 Hz to 15 kHz, A-weighted.
    6. Guaranteed by characterization.

    7. VEMF = 1 mV.
    8. |f2 f1| > 2 MHz, f0 = 2 x f1 f2. AGC is disabled.
    9. f = 75 kHz.

    10. At LOUT and ROUT pins.
    11. At temperature (25 C).

14                                       Rev. 1.0
                                                                        Si4736/37/38/39-C40

Table 11. WB Receiver Characteristics1

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6V, TA = 25 C)

Parameter                            Symbol                   Test Condition   Min Typ Max Unit
                                                                              162.4 -- 162.55 MHz
Input Frequency                         fR

Sensitivity2,3                                                SINAD = 12 dB   --  0.9      -- V EMF

Adjacent Channel Selectivity                                  25 kHz         --  52       --   dB

Audio S/N2,3,4,5                                              Mono            --  45       --   dB

Audio Frequency Response Low6                                 3 dB           --  --       300  Hz

Audio Frequency Response High6                                3 dB           3   --       --   kHz

Notes:

    1. To ensure proper operation and receiver performance, follow the guidelines in "AN383: Si47xx Antenna, Schematic,

         Layout, and Design Guidelines." Silicon Laboratories will evaluate schematics and layouts for qualified customers.

    2. FMOD = 1 kHz.
    3. f = 3 kHz.
    4. VEMF = 1 mV.
    5. A-weighted.

    6. Guaranteed by characterization

Table 12. AM Receiver Characteristics1,2

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Parameter                       Symbol                Test Condition          Min Typ Max       Unit

Input Frequency                 fRF                                           520 -- 1710       kHz
Sensitivity3,4,5,6
                                                      (S+N)/N = 26 dB         --  25   35       V EMF
Large Signal Voltage
Handling4,,6,7                                                THD < 8%        -- 300 --         mVRMS
Power Supply Rejection Ratio6
Audio Output Voltage3,4,8                             VDD = 100 mVRMS, 100 Hz --  40   --       dB
Audio S/N3,4,5,8
Audio THD3,4,8                                                                54  60   67       mVRMS

                                                                              50  56   --       dB

                                                                              -- 0.1 0.5        %

Notes:
    1. Additional testing information is available in "AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure."
         Volume = maximum for all tests. Tested at RF = 520 kHz.
    2. To ensure proper operation and receiver performance, follow the guidelines in "AN383: Si47xx Antenna, Schematic,
         Layout, and Design Guidelines." Silicon Laboratories will evaluate schematics and layouts for qualified customers.
    3. FMOD = 1 kHz, 30% modulation, 2 kHz channel filter.
    4. Analog audio output mode.
    5. BAF = 300 Hz to 15 kHz, A-weighted.
    6. Guaranteed by characterization.
    7. See "AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure" for evaluation method.
    8. VIN = 5 mVrms.
    9. Stray capacitance on antenna and board must be < 10 pF to achieve full tuning range at higher inductance levels.

                                                              Rev. 1.0                                                       15
Si4736/37/38/39-C40

Table 12. AM Receiver Characteristics1,2 (Continued)

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

Antenna Inductance6,9                                            180 -- 450         H
Powerup Time6
                              From powerdown                      --  -- 110        ms

Notes:
    1. Additional testing information is available in "AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure."
         Volume = maximum for all tests. Tested at RF = 520 kHz.
    2. To ensure proper operation and receiver performance, follow the guidelines in "AN383: Si47xx Antenna, Schematic,
         Layout, and Design Guidelines." Silicon Laboratories will evaluate schematics and layouts for qualified customers.
    3. FMOD = 1 kHz, 30% modulation, 2 kHz channel filter.
    4. Analog audio output mode.
    5. BAF = 300 Hz to 15 kHz, A-weighted.
    6. Guaranteed by characterization.
    7. See "AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure" for evaluation method.
    8. VIN = 5 mVrms.
    9. Stray capacitance on antenna and board must be < 10 pF to achieve full tuning range at higher inductance levels.

Table 13. Reference Clock and Crystal Characteristics

(VDD = 2.7 to 5.5 V, VIO = 1.85 to 3.6 V, TA = 20 to 85 C)

                 Parameter    Symbol Test Condition           Min     Typ     Max   Unit
                                        Reference Clock
RCLK Supported Frequencies1
RCLK Frequency Tolerance2                                     31.130 32.768 40,000 kHz
REFCLK_PRESCALE
                                                              50     --      50    ppm

                                                              1       --      4095

REFCLK                                                        31.130 32.768 34.406 kHz

                              Crystal Oscillator

Crystal Oscillator Frequency                                  --      32.768  --    kHz
Crystal Frequency Tolerance2
                                                              50     --      50    ppm

Board Capacitance                                             --      --      3.5   pF

Notes:
    1. The Si4736/37/38/39 divides the RCLK input by REFCLK_PRESCALE to obtain REFCLK. There are some RCLK
         frequencies between 31.130 kHz and 40 MHz that are not supported. For more details, see Table 6 of "AN332: Si47xx
         Programming Guide".
    2. A frequency tolerance of 50 ppm is required for FM seek/tune using 50 kHz channel spacing and WB tune.

16                            Rev. 1.0
                                                       Si4736/37/38/39-C40

2. Typical Application Schematic (QFN)

                                                                                   GPO1

                                                                                   GPO2/INT

                                                                     R1            GPO3/DCLK

                                                                     R2            DFS

                            NC 20                      DOUT 15 R3                  DOUT
                                GPO1 19
                   1 NC             GPO2/INT 18                          Optional: Digital Audio Output
                   2 FMI                 GPO3/DCLK 17
                   3 RFGND
                   4 AMI                     DFS 16
                   5 RST
         FMIP                                          LOUT/DFS 14         LOUT
                                     U1                              13    ROUT
             L1             Si4736/37/38/39-GM         ROUT/DOUT     12
AM antenna                                                      GND        C1
Si4736/37 only C5                                      VDD 11

                            SEN       SDIO                                             VBATTERY
                                SCLK      RCLK                                         2.7 to 5.5 V
                                              VIO

                            6      8
                                7      9
                                           10
RST                                                                               X1
SEN                                                                 GPO3                   RCLK
SCLK
SDIO                                                                           C2       C3
RCLK
  VIO                                                                Optional: for crystal oscillator option
1.85 to 3.6 V
                                                                           L2
                                                                                         RFGND

                                                                                                      AMI
                                                                                  T1

                                                                                         C5
                                                                           Optional: AM air loop antenna

Notes:
    1. Place C1 close to VDD pin.
    2. All grounds connect directly to GND plane on PCB.
    3. Pins 1 and 20 are no connects, leave floating.
    4. To ensure proper operation and receiver performance, follow the guidelines in "AN383: Si47xx Antenna, Schematic,
         Layout, and Design Guidelines." Silicon Laboratories will evaluate schematics and layouts for qualified customers.
    5. Pin 2 connects to the FM antenna interface, and pin 4 connects to the AM antenna interface.
    6. Place Si4736/37/38/39 as close as possible to antenna and keep the FMI and AMI traces as short as possible.

                                      Rev. 1.0                                                                               17
Si4736/37/38/39-C40

3. Typical Application Schematic (SSOP)

    Optional: Digital Audio Output
                              R3
           DOUT               R2    1                  24       LOUT
            DFS C4                  2
                              R1 3                     23       ROUT
    GPO3/DCLK                                          22 DBYP
                                                       21 VDD        C1 2.0 to 5.5 V
           GPO2/INT                 4                  20 VIO   1.85 to 3.6 V

                    GPO1            5

                          NC 6                         19       RCLK

                          NC 7                         18       SDIO

                    FMI             8                  17       SCLK
                          RFGND 9
                                                       16       SEN

                L1     NC 10                           15       RST
    AM antenna
    Si4736/37 only     NC 11                           14  GND
                           AMI 12                      13

                    C5

    GPIO3                 X1        RCLK                   F2         RFGND

           C2                 C3                                                     AMI
                                                                 T1
    Optional: for crystal oscillator option
                                                                         C5
                                                           Optional: AM air loop antenna

Notes:
    1. Place C1 close to VDD and DBYP pins.
    2. All grounds connect directly to GND plane on PCB.
    3. Pins 6 and 7 are no connects, leave floating.
    4. Pins 10 and 11 are unused. Tie these pins to GND.
    5. To ensure proper operation and receiver performance, follow the guidelines in "AN383: Si47xx Antenna, Schematic,
         Layout, and Design Guidelines." Silicon Laboratories will evaluate schematics and layouts for qualified customers.
    6. Pin 8 connects to the FM antenna interface, and pin 12 connects to the AM antenna interface.
    7. Place Si4736/37/38/39 as close as possible to antenna and keep the FMI and AMI traces as short as possible.

18                                           Rev. 1.0
                                           Si4736/37/38/39-C40

4. Bill of Materials (QFN/SSOP)

Component(s)                                     Value/Description                   Supplier
        C1    Supply bypass capacitor, 22 nF, 20%, Z5U/X7R                           Murata
        C5    Coupling capacitor, 0.47 F, 20%, Z5U/X7R                              Murata
        L1    Ferrite loop stick, 180450 H                                           Jiaxin
        U1    Si4736/37/38/39 AM/FM Radio Tuner                               Silicon Laboratories

        T1                                     Optional Components                Jiaxin, UMEC
        L2    Transformer, 15 turns ratio                                            Various
     C2, C3   Air loop antenna, 1020 H                                              Venkel
              Crystal load capacitors, 22 pF, 5%, COG
        C4    (Optional for crystal oscillator option)                                Murata
        X1    Noise mitigating capacitor, 2~5 pF(Optional for digital audio)           Epson
        R1    32.768 kHz crystal (Optional for crystal oscillator option)             Venkel
        R2    Resistor, 2 k(Optional for digital audio)                               Venkel
        R3    Resistor, 2 k(Optional for digital audio)                               Venkel
              Resistor, 600 (Optional for digital audio)

                                 Rev. 1.0                                     19
Si4736/37/38/39-C40

5. Functional Description

5.1. Overview

                                                                          Si473x

         AMI                                                      RDS
                                                                (Si4737/
    AM                           LNA                                      DIGITAL              DOUT
                                 AGC                              39)     AUDIO                DFS
    ANT  RFGND                                                            (Si4737/             GPO/DCLK
                                 LNA                            LOW-IF
                                 AGC                                         39)
                                  LDO
          FM/                                              ADC            DAC                  ROUT
          WB                                                                                   LOUT
         ANT                                                    DSP

                            FMI                            ADC            DAC

    2.7 5.5 V (QFN)                                       AFC  CONTROL                        VIO
    2.0 5.5 V (SSOP) VDD                                       INTERFACE                      1.853.6 V

                          GND

                                                           RCLK
                                                                          SEN

                                                                               SCLK
                                                                                     SDIO
                                                                                          RST

         Figure 9. Functional Block Diagram

The Si4736/37 and Si4738/39 are the industry's first       offers both the manufacturer and the end-user
fully integrated, 100% CMOS AM/FM/WB and FM/WB             extensive programmability and flexibility in listening
radio receiver ICs. Offering unmatched integration and     experience.
PCB space savings, the Si4736/37/38/39 requires only
two external components and less than 15 mm2 of            The Si4737/39 incorporates a digital processor for the
board area, excluding the antenna inputs. The              European Radio Data System (RDS) and the North
Si4736/37/38/39 AM/FM/WB radio provides the space          American Radio Broadcast Data System (RBDS), and
savings and low power consumption necessary for            includes all required symbol decoding, block
portable devices while delivering the high performance     synchronization, error detection, and error correction
and design simplicity desired for all AM/FM/WB             functions. Using this feature, the Si4737/39 enables
solutions.                                                 broadcast data such as station identification and song
                                                           name to be displayed to the user.
Leveraging Silicon Laboratories' proven and patented
Si4700/01 FM tuner's digital low intermediate frequency    5.2. Operating Modes
(low-IF) receiver architecture, the Si4736/37/38/39
delivers superior RF performance and interference          The Si4736/37/38/39 operates in an FM receive, an AM
rejection in both AM and FM bands. The high integration    receive, or a weather band receive mode. In FM mode
and complete system production test simplifies design-     and WB mode, radio signals are received on FMI and
in, increases system quality, and improves                 processed by the FM front-end circuitry. In AM mode,
manufacturability.                                         radio signals are received on AMI and processed by the
                                                           AM front-end circuitry. In addition to the receiver mode,
The Si4736/37/38/39 is a feature-rich solution including   there is a clocking mode to choose to clock the
1050 Hz tone detection, advanced seek algorithms, soft     Si4736/37/38/39 from a reference clock or crystal. On
mute, auto-calibrated digital tuning, and FM stereo        the Si4731, there is an audio output mode to choose
processing. In addition, the Si4736/37/38/39 provides      between an analog and/or digital audio output. In the
analog and digital audio outputs and a programmable        analog audio output mode, ROUT and LOUT are used
reference clock. The device supports I2C-compatible, 2-    for the audio output pins. In the digital audio mode,
wire control interface, SPI, and a Si4700/01 backwards-    DOUT, DFS, and DCLK pins are used. Concurrent
compatible, 3-wire control interface.                      analog/digital audio output mode is also available
                                                           requiring all five pins. The receiver mode and the audio
The Si4736/37/38/39 utilizes digital processing to         output mode are set by the POWER_UP command
achieve high fidelity, optimal performance, and design     listed in Table 15, "Selected Si473x Commands," on
flexibility. The chip provides excellent pilot rejection,  page 27.
selectivity, and unmatched audio performance, and

20                                     Rev. 1.0
                                                           Si4736/37/38/39-C40

5.3. FM Receiver                                           The AFC locks on to the strongest signal within a
                                                           narrow, adjustable frequency range to compensate for
The Si4736/37/38/39 FM receiver is based on the            any potential frequency errors such as crystal tolerance
proven Si4700/01 FM tuner. The receiver uses a digital     or transmit frequency errors. The AFC ensures the
low-IF architecture allowing the elimination of external   channel filter is always centered on the desired channel
components and factory adjustments. The                    providing optimal reception. The dynamic channel
Si4736/37/38/39 integrates a low noise amplifier (LNA)     bandwidth feature utilizes a wide filter in strong signal
supporting the worldwide FM broadcast band (64 to 108      conditions to provide best sound quality and a narrower
MHz). An AGC circuit controls the gain of the LNA to       filter in weak conditions to provide best sensitivity.
optimize sensitivity and rejection of strong interferers.
An image-reject mixer downconverts the RF signal to        5.6. Digital Audio Interface
low-IF. The quadrature mixer output is amplified,                (Si4737/39 Only)
filtered, and digitized with high resolution analog-to-
digital converters (ADCs). This advanced architecture      The digital audio interface operates in slave mode and
allows the Si4736/37/38/39 to perform channel              supports three different audio data formats:
selection, FM demodulation, and stereo audio
processing to achieve superior performance compared         I2S
to traditional analog architectures.
                                                            Left-Justified
5.4. AM Receiver
                                                            DSP Mode
The highly-integrated Si4736/37/38/39 supports
worldwide AM band reception from 520 to 1710 kHz           5.6.1. Audio Data Formats
using a digital low-IF architecture with a minimum         In I2S mode, by default the MSB is captured on the
number of external components and no manual                second rising edge of DCLK following each DFS
alignment required. This digital low-IF architecture       transition. The remaining bits of the word are sent in
allows for high-precision filtering offering excellent     order, down to the LSB. The left channel is transferred
selectivity and SNR with minimum variation across the      first when the DFS is low, and the right channel is
AM band. The DSP also provides adjustable channel          transferred when the DFS is high.
step sizes in 1 kHz increments, AM demodulation, soft
mute, seven different channel bandwidth filters, and       In Left-Justified mode, by default the MSB is captured
additional features, such as a programmable automatic      on the first rising edge of DCLK following each DFS
volume control (AVC) maximum gain allowing users to        transition. The remaining bits of the word are sent in
adjust the level of background noise. Similar to the FM    order, down to the LSB. The left channel is transferred
receiver, the integrated LNA and AGC optimize              first when the DFS is high, and the right channel is
sensitivity and rejection of strong interferers allowing   transferred when the DFS is low.
better reception of weak stations.
                                                           In DSP mode, the DFS becomes a pulse with a width of
The Si4736/37/38/39 provides highly-accurate digital       1DCLK period. The left channel is transferred first,
AM tuning without factory adjustments. To offer            followed right away by the right channel. There are two
maximum flexibility, the receiver supports a wide range    options in transferring the digital audio data in DSP
of ferrite loop sticks from 180450 H. An air loop        mode: the MSB of the left channel can be transferred on
antenna is supported by using a transformer to increase    the first rising edge of DCLK following the DFS pulse or
the effective inductance from the air loop. Using a 1:5    on the second rising edge.
turn ratio inductor, the inductance is increased by 25
times and easily supports all typical AM air loop          In all audio formats, depending on the word size, DCLK
antennas which generally vary between 10 and 20 H.        frequency and sample rates, there may be unused
                                                           DCLK cycles after the LSB of each word before the next
5.5. Weather Band Receiver                                 DFS transition and MSB of the next word. In addition, if
                                                           preferred, the user can configure the MSB to be
The Si4736/37/38/39 supports weather band reception        captured on the falling edge of DCLK via properties.
from 162.4 to 162.55 MHz. The highly integrated
Si4736/37/38/39 meets NOAA specification, receives all     The number of audio bits can be configured for 8, 16,
seven NOAA specified frequencies, implements narrow-       20, or 24 bits.
band FM de-emphasis, and supports 1050 Hz alert tone
detection. In addition, the Si4736/37/38/39 provides       5.6.2. Audio Sample Rates
advanced features not available on conventional radios,
such as an AFC and a dynamic channel bandwidth filter.     The device supports a number of industry-standard
                                                           sampling rates including 32, 40, 44.1, and 48 kHz. The
                                                           digital audio interface enables low-power operation by
                                                           eliminating the need for redundant DACs on the audio
                                                           baseband processor.

Rev. 1.0                                                   21
Si4736/37/38/39-C40

    (OFALL = 1)     INVERTED
                           DCLK

    (OFALL = 0)     DCLK

             I2S        DFS                                                            LEFT CHANNEL                                                               RIGHT CHANNEL
    (OMODE = 0000)  DOUT
                                                           1 DCLK                                                                       1 DCLK
                                                               1
                                                                            2       3        n-2          n-1       n                        1        2        3             n-2       n-1     n
                                                             MSB
                                                                                                                    LSB                    MSB                                              LSB

                                                                               Figure 10. I2S Digital Audio Format

    (OFALL = 1)     INVERTED
                           DCLK

    (OFALL = 0)     DCLK

                       DFS                                                             LEFT CHANNEL                                                               RIGHT CHANNEL
                    DOUT
  Left-Justified
(OMODE = 0110)

                                                        1          2           3             n-2          n-1       n              1            2        3              n-2       n-1       n

                                                        MSB                                                         LSB            MSB                                                      LSB

                                                             Figure 11. Left-Justified Digital Audio Format

    (OFALL = 0)                  DCLK

                                 DFS

                                                                                          LEFT CHANNEL                                                   RIGHT CHANNEL

(OMODE = 1100)                            DOUT                           1       2     3             n-2       n-1       n    1         2          3              n-2   n-1         n
                    (MSB at 1st rising edge)                                                                                                                                      LSB
                                                                       MSB       1
                                                        1 DCLK                 MSB                                       LSB  MSB

                                                                                             LEFT CHANNEL                                                         RIGHT CHANNEL

                                                  DOUT                                 2  3                    n-2       n-1  n         1          2        3           n-2       n-1          n
(OMODE = 1000) (MSB at 2nd rising edge)

                                                                                                                              LSB       MSB                                                 LSB

                                                                               Figure 12. DSP Digital Audio Format

22                                                                                                        Rev. 1.0
                                                                      Si4736/37/38/39-C40

5.7. Stereo Audio Processing                                       5.9. Stereo DAC

The output of the FM demodulator is a stereo                       High-fidelity stereo digital-to-analog converters (DACs)
multiplexed (MPX) signal. The MPX standard was                     drive analog audio signals onto the LOUT and ROUT
developed in 1961, and is used worldwide. Today's                  pins. The audio output may be muted. Volume is
MPX signal format consists of left + right (L+R) audio,            adjusted digitally with the RX_VOLUME property.
left right (LR) audio, a 19 kHz pilot tone, and
RDS/RBDS data as shown in Figure 13 below.                         5.10. Soft Mute

Modulation Level     Mono Audio    Stereo    Stereo Audio          The soft mute feature is available to attenuate the audio
                     Left + Right   Pilot     Left - Right         outputs and minimize audible noise in very weak signal
                                                                   conditions. The softmute attenuation level is adjustable
                                                            RDS/   using the FM_SOFT_MUTE_MAX_ATTENUATION and
                                                            RBDS   AM_SOFT_MUTE_MAX_ATTENUATION properties.

                                                                   5.11. RDS/RBDS Processor
                                                                           (Si4737/39 Only)

                  0                15 19 23  38             53 57  The Si4737/39 implements an RDS/RBDS* processor
                                                                   for symbol decoding, block synchronization, error
                                   Frequency (kHz)                 detection, and error correction.

                     Figure 13. MPX Signal Spectrum                The Si4737/39 device is user configurable and provides
                                                                   an optional interrupt when RDS is synchronized, loses
5.7.1. Stereo Decoder                                              synchronization, and/or the user configurable RDS
                                                                   FIFO threshold has been met.
The Si4736/37/38/39's integrated stereo decoder
automatically decodes the MPX signal using DSP                     The Si4737/39 reports RDS decoder synchronization
techniques. The 0 to 15 kHz (L+R) signal is the mono               status and detailed bit errors in the information word for
output of the FM tuner. Stereo is generated from the               each RDS block with the FM_RDS_STATUS command.
(L+R), (LR), and a 19 kHz pilot tone. The pilot tone is           The range of reportable block errors is 0, 12, 35, or
used as a reference to recover the (LR) signal. Output            6+. More than six errors indicates that the
left and right channels are obtained by adding and                 corresponding block information word contains six or
subtracting the (L+R) and (LR) signals respectively.              more non-correctable errors or that the block checkword
The Si4731 uses frequency information from the 19 kHz              contains errors.
stereo pilot to recover the 57 kHz RDS/RBDS signal.
                                                                   *Note: RDS/RBDS is referred to only as RDS throughout the
5.7.2. Stereo-Mono Blending                                                 remainder of this document.

Adaptive noise suppression is employed to gradually                5.12. Tuning
combine the stereo left and right audio channels to a
mono (L+R) audio signal as the signal quality degrades             The tuning frequency is directly programmed using the
to maintain optimum sound fidelity under varying                   FM_TUNE_FREQ, WB_TUNE_FREQ, and
reception conditions. Stereo/mono status can be                    AM_TUNE_FREQ commands. The Si4736/37/38/39
monitored with the FM_RSQ_STATUS command. Mono                     supports channel spacing steps of 10 kHz in FM mode,
operation can be forced with the                                   25 kHz in WB mode, and 1 kHz in AM mode.
FM_BLEND_MONO_THRESHOLD property.

5.8. De-emphasis

Pre-emphasis and de-emphasis is a technique used by
FM broadcasters to improve the signal-to-noise ratio of
FM receivers by reducing the effects of high-frequency
interference and noise. When the FM signal is
transmitted, a pre-emphasis filter is applied to
accentuate the high audio frequencies. The
Si4736/37/38/39 incorporates a de-emphasis filter
which attenuates high frequencies to restore a flat
frequency response. Two time constants are used in
various regions. The de-emphasis time constant is
programmable to 50 or 75 s and is set by the
FM_DEEMPHASIS property.

                                                            Rev. 1.0                23
Si4736/37/38/39-C40

5.13. Seek                                                   RST. The GPO1 pin includes an internal pull-up resistor,
                                                             which is connected while RST is low, and the GPO2 pin
Seek tuning will search up or down for a valid channel.      includes an internal pull-down resistor, which is
Valid channels are found when the receive signal             connected while RST is low. Therefore, it is only
strength indicator (RSSI) and the signal-to-noise ratio      necessary for the user to actively drive pins which differ
(SNR) values exceed the set threshold. Using the SNR         from these states. See Table 14.
qualifier rather than solely relying on the more
traditional RSSI qualifier can reduce false stops and        Table 14. Bus Mode Select on Rising Edge of
increase the number of valid stations detected. Seek is                                   RST
initiated using the FM_SEEK_START and
AM_SEEK_START commands. The RSSI and SNR                     Bus Mode       GPO1            GPO2
threshold settings are adjustable using properties (see        2-Wire          1               0
Table 16).                                                       SPI           1
                                                               3-Wire                  1 (must drive)
5.14. Reference Clock                                                  0 (must drive)          0

The Si4736/37/38/39 reference clock is programmable,         After the rising edge of RST, the pins GPO1 and GPO2
supporting RCLK frequencies in Table 13. Refer to            are used as general purpose output (O) pins, as
Table 3, "DC Characteristics," on page 5 for switching       described in Section "5.16. GPO Outputs". In any bus
voltage levels and Table 9, "FM Receiver                     mode, commands may only be sent after VIO and VDD
Characteristics," on page 12 for frequency tolerance         supplies are applied.
information.
                                                             In any bus mode, before sending a command or reading
An onboard crystal oscillator is available to generate the   a response, the user must first read the status byte to
32.768 kHz reference when an external crystal and load       ensure that the device is ready (CTS bit is high).
capacitors are provided. Refer to "2. Typical Application
Schematic (QFN)" on page 17. This mode is enabled            5.15.1. 2-Wire Control Interface Mode
using the POWER_UP command. Refer to Table 15,
"Selected Si473x Commands," on page 27.                      When selecting 2-wire mode, the user must ensure that
                                                             SCLK is high during the rising edge of RST, and stays
The Si4736/37/38/39 performance may be affected by           high until after the first start condition. Also, a start
data activity on the SDIO bus when using the integrated      condition must not occur within 300 ns before the rising
internal oscillator. SDIO activity results from polling the  edge of RST.
tuner for status or communicating with other devices
that share the SDIO bus. If there is SDIO bus activity       The 2-wire bus mode uses only the SCLK and SDIO
while the Si4736/37/38/39 is performing the seek/tune        pins for signaling. A transaction begins with the START
function, the crystal oscillator may experience jitter,      condition, which occurs when SDIO falls while SCLK is
which may result in mistunes, false stops, and/or lower      high. Next, the user drives an 8-bit control word serially
SNR.                                                         on SDIO, which is captured by the device on rising
                                                             edges of SCLK. The control word consists of a 7-bit
For best seek/tune results, Silicon Laboratories             device address, followed by a read/write bit (read = 1,
recommends that all SDIO data traffic be suspended           write = 0). The Si4736/37/38/39 acknowledges the
during Si4736/37/38/39 seek and tune operations. This        control word by driving SDIO low on the next falling
is achieved by keeping the bus quiet for all other           edge of SCLK.
devices on the bus, and delaying tuner polling until the
tune or seek operation is complete. The seek/tune            Although the Si4736/37/38/39 will respond to only a
complete (STC) interrupt should be used instead of           single device address, this address can be changed
polling to determine when a seek/tune operation is           with the SEN pin (note that the SEN pin is not used for
complete.                                                    signaling in 2-wire mode). When SEN = 0, the 7-bit
                                                             device address is 0010001b. When SEN = 1, the
5.15. Control Interface                                      address is 1100011b.

A serial port slave interface is provided, which allows an   For write operations, the user then sends an 8-bit data
external controller to send commands to the                  byte on SDIO, which is captured by the device on rising
Si4736/37/38/39 and receive responses from the               edges of SCLK. The Si4736/37/38/39 acknowledges
device. The serial port can operate in three bus modes:      each data byte by driving SDIO low for one cycle, on the
2-wire mode, 3-wire mode, or SPI mode. The                   next falling edge of SCLK. The user may write up to 8
Si4736/37/38/39 selects the bus mode by sampling the         data bytes in a single 2-wire transaction. The first byte is
state of the GPO1 and GPO2 pins on the rising edge of        a command, and the next seven bytes are arguments.

24                   Rev. 1.0
                                                            Si4736/37/38/39-C40

For read operations, after the Si4736/37/38/39 has          5.15.3. SPI Control Interface Mode
acknowledged the control byte, it will drive an 8-bit data
byte on SDIO, changing the state of SDIO on the falling     When selecting SPI mode, the user must ensure that a
edge of SCLK. The user acknowledges each data byte          rising edge of SCLK does not occur within 300 ns
by driving SDIO low for one cycle, on the next falling      before the rising edge of RST.
edge of SCLK. If a data byte is not acknowledged, the
transaction will end. The user may read up to 16 data       SPI bus mode uses the SCLK, SDIO, and SEN pins for
bytes in a single 2-wire transaction. These bytes contain   read/write operations. The system controller can
the response data from the Si4736/37/38/39.                 choose to receive read data from the device on either
                                                            SDIO or GPO1. A transaction begins when the system
A 2-wire transaction ends with the STOP condition,          controller drives SEN = 0. The system controller then
which occurs when SDIO rises while SCLK is high.            pulses SCLK eight times, while driving an 8-bit control
                                                            byte serially on SDIO. The device captures the data on
For details on timing specifications and diagrams, refer    rising edges of SCLK. The control byte must have one
to Table 5, "2-Wire Control Interface Characteristics" on   of five values:
page 7; Figure 2, "2-Wire Control Interface Read and
Write Timing Parameters," on page 8, and Figure 3, "2-       0x48 = write a command (controller drives 8
Wire Control Interface Read and Write Timing Diagram,"          additional bytes on SDIO).
on page 8.
                                                             0x80 = read a response (device drives 1additional
5.15.2. 3-Wire Control Interface Mode                           byte on SDIO).

When selecting 3-wire mode, the user must ensure that        0xC0 = read a response (device drives 16 additional
a rising edge of SCLK does not occur within 300 ns              bytes on SDIO).
before the rising edge of RST.
                                                             0xA0 = read a response (device drives 1 additional
The 3-wire bus mode uses the SCLK, SDIO, and SEN_               byte on GPO1).
pins. A transaction begins when the user drives SEN
low. Next, the user drives a 9-bit control word on SDIO,     0xE0 = read a response (device drives 16 additional
which is captured by the device on rising edges of              bytes on GPO1).
SCLK. The control word consists of a 9-bit device
address (A7:A5 = 101b), a read/write bit (read = 1, write   For write operations, the system controller must drive
= 0), and a 5-bit register address (A4:A0).                 exactly 8 data bytes (a command and seven arguments)
                                                            on SDIO after the control byte. The data is captured by
For write operations, the control word is followed by a     the device on the rising edge of SCLK.
16-bit data word, which is captured by the device on
rising edges of SCLK.                                       For read operations, the controller must read exactly 1
                                                            byte (STATUS) after the control byte or exactly 16 data
For read operations, the control word is followed by a      bytes (STATUS and RESP1RESP15) after the control
delay of one-half SCLK cycle for bus turn-around. Next,     byte. The device changes the state of SDIO (or GPO1, if
the Si4736/37/38/39 will drive the 16-bit read data word    specified) on the falling edge of SCLK. Data must be
serially on SDIO, changing the state of SDIO on each        captured by the system controller on the rising edge of
rising edge of SCLK.                                        SCLK.

A transaction ends when the user sets SEN high, then        Keep SEN low until all bytes have transferred. A
pulses SCLK high and low one final time. SCLK may           transaction may be aborted at any time by setting SEN
either stop or continue to toggle while SEN is high.        high and toggling SCLK high and then low. Commands
                                                            will be ignored by the device if the transaction is
In 3-wire mode, commands are sent by first writing each     aborted.
argument to register(s) 0xA10xA3, then writing the
command word to register 0xA0. A response is                For details on timing specifications and diagrams, refer
retrieved by reading registers 0xA80xAF.                   to Figure 6 and Figure 7 on page 10.

For details on timing specifications and diagrams, refer    5.16. GPO Outputs
to Table 6, "3-Wire Control Interface Characteristics," on
page 9; Figure 4, "3-Wire Control Interface Write Timing    The Si4736/37/38/39 provides three general-purpose
Parameters," on page 9, and Figure 5, "3-Wire Control       output pins. The GPO pins can be configured to output
Interface Read Timing Parameters," on page 9.               a constant low, constant high, or high-impedance. The
                                                            GPO pins can be reconfigured as specialized functions.
                                                            GPO2/INT can be configured to provide interrupts and
                                                            GPO3 can be configured to provide external crystal
                                                            support or as DCLK in digital audio output mode.

Rev. 1.0                                                    25
Si4736/37/38/39-C40

5.17. Firmware Upgrades                                        5.19. Programming with Commands

The Si4736/37/38/39 contains on-chip program RAM to            To ease development time and offer maximum
accommodate minor changes to the firmware. This                customization, the Si4736/37/38/39 provides a simple
allows Silicon Labs to provide future firmware updates         yet powerful software interface to program the receiver.
to optimize the characteristics of new radio designs and       The device is programmed using commands,
those already deployed in the field.                           arguments, properties, and responses.

5.18. Reset, Powerup, and Powerdown                            To perform an action, the user writes a command byte
                                                               and associated arguments, causing the chip to execute
Setting the RST pin low will disable analog and digital        the given command. Commands control an action such
circuitry, reset the registers to their default settings, and  as powerup the device, shut down the device, or tune to
disable the bus. Setting the RST pin high will bring the       a station. Arguments are specific to a given command
device out of reset.                                           and are used to modify the command. A partial list of
                                                               commands is available in Table 15, "Selected Si473x
A powerdown mode is available to reduce power                  Commands," on page 27.
consumption when the part is idle. Putting the device in
powerdown mode will disable analog and digital circuitry       Properties are a special command argument used to
while keeping the bus active.                                  modify the default chip operation and are generally
                                                               configured immediately after powerup. Examples of
                                                               properties are de-emphasis level, RSSI seek threshold,
                                                               and soft mute attenuation threshold. A partial list of
                                                               properties is available in Table 16, "Selected Si473x
                                                               Properties," on page 28.

                                                               Responses provide the user information and are
                                                               echoed after a command and associated arguments are
                                                               issued. All commands provide a 1-byte status update,
                                                               indicating interrupt and clear-to-send status information.
                                                               For a detailed description of the commands and
                                                               properties for the Si4736/37/38/39, see "AN332: Si47xx
                                                               Programming Guide."

26                       Rev. 1.0
                                      Si4736/37/38/39-C40

6. Commands and Properties

                     Table 15. Selected Si473x Commands

Cmd           Name                                             Description
                     Powerup device and mode selection. Modes include AM or FM receive,
0x01     POWER_UP    analog or digital output, and reference clock or crystal support.
                     Returns revision information on the device.
0x10       GET_REV   Powerdown device.
0x11  POWER_DOWN     Sets the value of a property.
0x12  SET_PROPERTY   Retrieves a property's value.
0x13  GET_PROPERTY   Selects the FM tuning frequency.
0x20  FM_TUNE_FREQ
0x21
      FM_SEEK_START  Begins searching for a valid frequency.
0x23  FM_RSQ_STATUS
                     Queries the status of the Received Signal Quality (RSQ) of the current
0x24  FM_RDS_STATUS  channel.
      AM_TUNE_FREQ
0x40  AM_SEEK_START  Returns RDS information for current channel and reads an entry from the
0x41                 RDS FIFO (Si4731 only).
0x43
0x50                 Selects the AM tuning frequency.
0x53
                     Begins searching for a valid frequency.

      AM_RSQ_STATUS  Queries the status of the RSQ of the current channel.
      WB_TUNE_FREQ   Selects the WB tuning frequency.
      WB_RSQ_STATUS  Queries the status of the RSQ of the current channel.

                            Rev. 1.0                                                          27
Si4736/37/38/39-C40

                         Table 16. Selected Si473x Properties

Prop    Name                                           Description                                  Default

0x1100  FM_DEEMPHASIS         Sets de-emphasis time constant. Default is 75 s.                     0x0002

0x1105  FM_BLEND_STEREO_      Sets RSSI threshold for stereo blend (full stereo above
              THRESHOLD       threshold, blend below threshold). To force stereo set this to 0. 0x0031
                              To force mono set this to 127. Default value is 49 dBV.

0x1106  FM_BLEND_MONO_        Sets RSSI threshold for mono blend (full mono below threshold,
             THRESHOLD        blend above threshold). To force stereo, set this to 0. To force 0x001E
                              mono, set this to 127. Default value is 30 dBV.

0x1200  FM_RSQ_INT_           Configures interrupt related to RSQ metrics.                          0x0000
           SOURCE

0x1300  FM_SOFT_MUTE_RATE     Sets the attack and decay rates when entering and leaving soft        0x0040
                              mute.

0x1302   FM_SOFT_MUTE_        Sets maximum attenuation during soft mute (dB). Set to 0 to           0x0010
        MAX_ATTENUATION       disable soft mute. Default is 16 dB.

0x1303  FM_SOFT_MUTE_         Sets SNR threshold to engage soft mute. Default is 4 dB.              0x0004
        SNR_THRESHOLD

0x1400  FM_SEEK_BAND_         Sets the bottom of the FM band for seek. Default is 8750.             0x222E
              BOTTOM

0x1401 FM_SEEK_BAND_TOP Sets the top of the FM band for seek. Default is 10790.                     0x2A26

0x1402  FM_SEEK_FREQ_         Selects frequency spacing for FM seek.                                0x000A
              SPACING

0x1403  FM_SEEK_TUNE_         Sets the SNR threshold for a valid FM Seek/Tune. Default value        0x0003
        SNR_THRESHOLD         is 3 dB.

0x1404  FM_SEEK_TUNE_         Sets the RSSI threshold for a valid FM Seek/Tune. Default             0x0014
        RSSI_TRESHOLD         value is 20 dBuV.

0x1500  RDS_INT_SOURCE        Configures RDS interrupt behavior.                                    0x0000

0x1501  RDS_INT_FIFO_COUNT    Sets the minimum number of RDS groups stored in the receive           0x0000
                              RDS FIFO required before RDS RECV is set.

0x1502  RDS_CONFIG            Configures RDS setting.                                               0x0000

0x3100  AM_DEEMPHASIS         Sets de-emphasis time constant. Can be set to 50 us. De-              0x0000
                              emphasis is disabled by default.

                              Selects the bandwidth of the channel filter for AM reception. The

0x3102  AM_CHANNEL_FILTER     choices are 6, 4, 3, 2.5, 2, 1.8, or 1 kHz. In addition, a power      0x0003
                              line rejection filter can be applied. The default is the 2 kHz band-

                              width filter without power line rejection.

0x3103  AM_AUTOMATIC_VOLUME_  Selects the maximum gain for automatic volume control.                0x1543
           CONTROL_MAX_GAIN

0x3200  AM_RSQ_INTERRUPTS     Configures interrupt related to RSQ metrics. All interrupts are       0x0000
0x3300                        disabled by default.                                                  0x0040
0x3302  AM_SOFT_MUTE_RATE
0x3303                        Sets the rate of attack when entering or leaving soft mute. The
0x3400  AM_SOFT_MUTE_MAX_     default is 278 dB/s.
              ATTENUATION
                              Sets maximum attenuation during soft mute (dB).                       0x0008
        AM_SOFT_MUTE_SNR_
               THRESHOLD      Sets SNR threshold to engage soft mute. Default is 0 dB, which        0x0008
                              disables soft mute.
            AM_SEEK_BAND_
                  BOTTOM      Sets the bottom of the AM band for seek. Default is 520.              0x0208

28                            Rev. 1.0
                                                     Si4736/37/38/39-C40

        Table 16. Selected Si473x Properties (Continued)

Prop                Name                            Description                               Default
0x3401   AM_SEEK_BAND_TOP
0x3402                      Sets the top of the AM band for seek.                              0x06AE
            AM_SEEK_FREQ_
0x3403             SPACING  Selects frequency spacing for AM seek. Default is 10 kHz           0x000A
                            spacing.
0x3404       AM_SEEK_SNR_
0x4000          THRESHOLD   Sets the SNR threshold for a valid AM Seek/Tune. If the value is
0x4001                      zero, then SNR threshold is not considered when doing a seek. 0x0005
0x5108       AM_SEEK_RSSI_  Default value is 5 dB.
0x5200          THRESHOLD
0x5600                      Sets the RSSI threshold for a valid AM Seek/Tune. If the value
                RX_VOLUME   is zero, then RSSI threshold is not considered when doing a 0x0019
                            seek. Default value is 25 dBuV.
             RX_HARD_MUTE
                            Sets the output volume.                                            0x003F
        WB_MAX_TUNE_ERROR
                            Mutes the audio output. L and R audio outputs may be muted         0x0000
        WB_RSQ_INTERRUPT_   independently in FM mode.
                   SOURCE
                            Maximum change in frequencies from the WB_TUNE_FREQ to             0x000F
         WB_ASQ_INTERRUPT_  which the AFC will lock.
                   SOURCE
                            Configures interrupts related to RSQ metrics. All interrupts are   0x0000
                            disabled by default.

                            Configures 1050 Hz alert tone interrupts. All interrupts are dis-  0x0000
                            abled by default.

                            Rev. 1.0                                                           29
Si4736/37/38/39-C40

7. Pin Descriptions: Si4736/37/38/39-GM

                                         NC
                                               GPO1
                                                     GPO2/INT
                                                           GPO3/DCLK
                                                                 DFS

                               NC 1      20 19 18 17  16
                              FMI 2                   15 DOUT
                          RFGND 3             GND     14 LOUT
                              AMI 4           PAD     13 ROUT
                             RST 5                    12 GND
                                         7 8 9 10     11 VDD
                                      6

                          SEN
                                SCLK
                                     SDIO
                                           RCLK

                                                 VIO

Pin Number(s)      Name                                                Description
       1, 20         NC   No connect. Leave floating.
         2           FMI  FM/WB RF inputs. FMI should be connected to the antenna trace.
         3                RF ground. Connect to ground plane on PCB.
         4        RFGND   AM RF input. AMI should be connected to the AM antenna.
         5          AMI   Device reset (active low) input.
         6          RST   Serial enable input (active low).
         7          SEN   Serial clock input.
         8         SCLK   Serial data input/output.
         9         SDIO   External reference oscillator input.
        10         RCLK   I/O supply voltage.
        11           VIO  Supply voltage. May be connected directly to battery.
                    VDD   Ground. Connect to ground plane on PCB.
12, GND PAD        GND   Right audio line output in analog output mode.
        13                Left audio line output in analog output mode.
        14         ROUT   Digital output data in digital output mode.
        15         LOUT   Digital frame synchronization input in digital output mode.
        16         DOUT   General purpose output, crystal oscillator, or digital bit synchronous clock input
        17          DFS   in digital output mode.
               GPO3/DCLK  General purpose output or interrupt pin.
        18                General purpose output.
        19      GPO2/INT
                   GPO1

30                                       Rev. 1.0
                                                     Si4736/37/38/39-C40

8. Pin Descriptions: Si4736/37-GU

                                 DOUT 1              24 LOUT
                                  DFS 2              23 ROUT
                                                     22 DBYP
                          GPO3/DCLK 3                21 VDD
                            GPO2/INT 4               20 VIO
                                 GPO1 5              19 RCLK
                                    NC 6             18 SDIO
                                    NC 7             17 SCLK
                                   FMI 8             16 SEN
                               RFGND 9               15 RST
                                    NC 10            14 GND
                                    NC 11            13 GND
                                   AMI 12

Pin Number(s)      Name                                                Description
         1         DOUT   Digital output data in digital output mode.
         2          DFS   Digital frame synchronization input in digital output mode.
         3     GPO3/DCLK  General purpose output, crystal oscillator, or digital bit synchronous clock input
                          in digital output mode.
         4      GPO2/INT
         5         GPO1   General purpose output or interrupt pin.
        6,7          NC   General purpose output.
         8           FMI  No connect. Leave floating.
         9        RFGND   FM/WB RF inputs. FMI should be connected to the antenna trace.
      10,11          NC   RF ground. Connect to ground plane on PCB.
        12          AMI   Unused. Tie these pins to GND.
      13,14         GND   AM RF input. AMI should be connected to the AM antenna.
        15          RST   Ground. Connect to ground plane on PCB.
        16          SEN
        17         SCLK   Device reset (active low) input.
        18         SDIO
        19         RCLK   Serial enable input (active low).
        20           VIO  Serial clock input.
        21          VDD   Serial data input/output.
        22         DBYP   External reference oscillator input.
        23         ROUT   I/O supply voltage.
        24         LOUT   Supply voltage. May be connected directly to battery.
                          Dedicated bypass for VDD and VIO.
                          Right audio line output in analog output mode.
                          Left audio line output in analog output mode.

                                           Rev. 1.0           31
Si4736/37/38/39-C40

9. Ordering Guide

    Part Number*  Description                             Package         Operating
                                                            Type   Temperature/Voltage

    Si4736-C40-GM AM/FM/WB Broadcast Radio Receiver        QFN     20 to 85 C
                                                          Pb-free  2.7 to 5.5 V

    Si4736-C40-GU AM/FM/WB Broadcast Radio Receiver       SSOP     20 to 85 C
                                                          Pb-free  2.0 to 5.5 V

    Si4737-C40-GM AM/FM/WB Broadcast Radio Receiver with   QFN     20 to 85 C
                              RDS/RBDS                    Pb-free  2.7 to 5.5 V

    Si4737-C40-GU AM/FM/WB Broadcast Radio Receiver with  SSOP     20 to 85 C
                             RDS/RBDS                     Pb-free  2.0 to 5.5 V

    Si4738-C40-GM FM/WB Broadcast Radio Receiver           QFN     20 to 85 C
                                                          Pb-free  2.7 to 5.5 V

    Si4739-C40-GM FM/WB Broadcast Radio Receiver with      QFN     20 to 85 C
                              RDS/RBDS                    Pb-free  2.7 to 5.5 V

*Note: Add an "(R)" at the end of the device part number to denote tape and reel option; 2500 quantity per reel. SSOP
         devices operate down to VDD = 2 V at 25 C.

32                             Rev. 1.0
                                                            Si4736/37/38/39-C40

10. Package Markings (Top Marks)

10.1. Si4736/37/38/39 Top Mark (QFN)

3640                        3740                3840              3940
CTTT                        CTTT                CTTT              CTTT
YWW                         YWW                 YWW               YWW

10.2. Top Mark Explanation (QFN)

Mark Method:     YAG Laser
Line 1 Marking:
                 Part Number          36 = Si4736, 37 = Si4737, 38 = Si4738, 39 = Si4739
Line 2 Marking:
                 Firmware Revision    40 = Firmware Revision 4.0
Line 3 Marking:
                 Die Revision         C = Revision C Die

                 TTT = Internal Code  Internal tracking code

                 Circle = 0.5 mm Diameter Pin 1 Identifier
                 (Bottom-Left Justified)

                 Y = Year             Assigned by the Assembly House. Corresponds to the last sig-
                 WW = Workweek        nificant digit of the year and workweek of the mold date.

                                      Rev. 1.0                                            33
Si4736/37/38/39-C40

10.3. Si4736/37 Top Mark (SSOP)

                                4736C40GU
                               YYWWTTTTTT

10.4. Top Mark Explanation (SSOP)

Mark Method:     YAG Laser
Line 1 Marking:
Line 2 Marking:  Part Number                  4736 = Si4736; 4737 = Si4737.

                 Die Revision                 C = Revision C die.

                 Firmware Revision            40 = Firmware Revision 4.0.

                 YY = Year

                 WW = Work week               Assigned by the Assembly House.

                 TTTTTT = Manufacturing code

34                                  Rev. 1.0
                                                  Si4736/37/38/39-C40

11. Package Outline: Si4736/37/38/39 QFN

Figure 14 illustrates the package details for the Si4736/37/38/39. Table 17 lists the values for the dimensions
shown in the illustration.

              Figure 14. 20-Pin Quad Flat No-Lead (QFN)

                        Table 17. Package Dimensions

Symbol        Millimeters                  Symbol                                  Millimeters

        Min   Nom          Max                                               Min       Nom      Max
                                                                                    2.53 BSC
A       0.50  0.55         0.60            f                                 0.35               0.45
                                                                             0.00       0.40    0.10
A1      0.00  0.02         0.05            L                                  --         --     0.05
                                                                              --         --     0.05
b       0.20  0.25         0.30            L1                                 --         --     0.08
                                                                              --         --     0.10
c       0.27  0.32         0.37            aaa                                --         --     0.10
                                                                                         --
D             3.00 BSC                     bbb

D2      1.65  1.70         1.75            ccc

e             0.50 BSC                     ddd

E             3.00 BSC                     eee

E2      1.65  1.70         1.75

Notes:
    1. All dimensions are shown in millimeters (mm) unless otherwise noted.
    2. Dimensioning and tolerancing per ANSI Y14.5M-1994.

                                 Rev. 1.0                                                             35
Si4736/37/38/39-C40

12. PCB Land Pattern: Si4736/37/38/39 QFN

Figure 15 illustrates the PCB land pattern details for the Si4736/37/38/39-C40-GM QFN. Table 18 lists the values
for the dimensions shown in the illustration.

    Figure 15. PCB Land Pattern

36  Rev. 1.0
                                Si4736/37/38/39-C40

        Table 18. PCB Land Pattern Dimensions

Symbol  Millimeters             Symbol  Millimeters

    D   Min   Max                  GE   Min    Max
   D2                               W
    e   2.71 REF                    X   2.10             --
    E                               Y
   E2   1.60  1.80                 ZE   --     0.34
                                   ZD
     f  0.50 BSC                        --     0.28
   GD
        2.71 REF                               0.61 REF

        1.60  1.80                      --     3.31

        2.53 BSC                        --     3.31

        2.10      --

Notes: General
    1. All dimensions shown are in millimeters (mm) unless otherwise noted.
    2. Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.
    3. This Land Pattern Design is based on IPC-SM-782 guidelines.
    4. All dimensions shown are at Maximum Material Condition (MMC). Least Material
         Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

Notes: Solder Mask Design
    1. All metal pads are to be non-solder mask defined (NSMD). Clearance between the
         solder mask and the metal pad is to be 60 m minimum, all the way around the pad.

Notes: Stencil Design
    1. A stainless steel, laser-cut, and electro-polished stencil with trapezoidal walls should
         be used to assure good solder paste release.
    2. The stencil thickness should be 0.125 mm (5 mils).
    3. The ratio of stencil aperture to land pad size should be 1:1 for the perimeter pads.
    4. A 1.45 x 1.45 mm square aperture should be used for the center pad. This provides
         approximately 70% solder paste coverage on the pad, which is optimum to assure
         correct component stand-off.

Notes: Card Assembly
    1. A No-Clean, Type-3 solder paste is recommended.
    2. The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification
         for Small Body Components.

                      Rev. 1.0                                                                   37
Si4736/37/38/39-C40

13. Package Outline: Si4736/37 SSOP

Figure 16 illustrates the package details for the Si4736/37. Table 19 lists the values for the dimensions shown in
the illustration.

               Figure 16. 24-Pin SSOP

               Table 19. Package Dimensions

    Dimension  Min             Nom           Max

    A          --              --            1.75

    A1         0.10            --            0.25

    b          0.20            --            0.30

    c          0.10            --            0.25

    D                          8.65 BSC

    E                          6.00 BSC

    E1                         3.90 BSC

    e                          0.635 BSC

    L          0.40            --            1.27

    L2                         0.25 BSC

               0              --            8

    aaa                        0.20

    bbb                        0.18

    ccc                        0.10

    ddd                        0.10

    Notes:
        1. All dimensions shown are in millimeters (mm) unless otherwise noted.
        2. Dimensioning and Tolerancing per ANSI Y14.5M-1994.
        3. This drawing conforms to the JEDEC Solid State Outline MO-137, Variation AE.
        4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification
             for Small Body Components.

38                   Rev. 1.0
                                                  Si4736/37/38/39-C40

14. PCB Land Pattern: Si4736/37 SSOP

Figure 17 illustrates the PCB land pattern details for the Si4736/37-C40-GU SSOP. Table 20 lists the values for the
dimensions shown in the illustration.

                     Figure 17. PCB Land Pattern

                 Table 20. PCB Land Pattern Dimensions

          Dimension  Min                                          Max

          C          5.20                                         5.40

          E                               0.65 BSC

          X1         0.35                                         0.45

          Y1         1.55                                         1.75

General:

1. All dimensions shown are in millimeters (mm) unless otherwise noted.

2. This land pattern design is based on the IPC-7351 guidelines.

Solder Mask Design:

3. All metal pads are to be non-solder mask defined (NSMD). Clearance between the

solder mask and the metal pad is to be 60 m minimum, all the way around the

pad.

Stencil Design:

4. A stainless steel, laser-cut and electro-polished stencil with trapezoidal walls

should be used to assure good solder paste release.

5. The stencil thickness should be 0.125 mm (5 mils).

6. The ratio of stencil aperture to land pad size should be 1:1 for all perimeter pads.

Card Assembly:

7. A No-Clean, Type-3 solder paste is recommended.

8. The recommended card reflow profile is per the JEDEC/IPC J-STD-020

specification for Small Body Components.

                     Rev. 1.0                                                            39
Si4736/37/38/39-C40

15. Additional Reference Resources

Contact your local sales representatives for more information or to obtain copies of the following references:
AN332: Si47xx Programming Guide
AN383: Si47xx Antenna, Schematic, Layout, and Design Guidelines
AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure

40  Rev. 1.0
                                                    Si4736/37/38/39-C40

DOCUMENT CHANGE LIST

Revision 0.71 to Revision 1.0

Updated patent information on page 1.
Pin 22 changed from "GND" to "DBYP."
Updated Table 1 on page 4.
Updated Table 3 on page 5.
Updated Table 12 on page 15.
Updated "3. Typical Application Schematic (SSOP)"

    on page 18.
Updated "4. Bill of Materials (QFN/SSOP)" on page

    19.
Updated "8. Pin Descriptions: Si4736/37-GU" on

    page 31.
Updated "9. Ordering Guide" on page 32.

Rev. 1.0                                            41
Si4736/37/38/39-C40

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400 West Cesar Chavez
Austin, TX 78701
Tel: 1+(512) 416-8500
Fax: 1+(512) 416-9669
Toll Free: 1+(877) 444-3032
Email: FMinfo@silabs.com
Internet: www.silabs.com

  The information in this document is believed to be accurate in all respects at the time of publication but is subject to change without notice.
  Silicon Laboratories assumes no responsibility for errors and omissions, and disclaims responsibility for any consequences resulting from
  the use of information included herein. Additionally, Silicon Laboratories assumes no responsibility for the functioning of undescribed features
  or parameters. Silicon Laboratories reserves the right to make changes without further notice. Silicon Laboratories makes no warranty, rep-
  resentation or guarantee regarding the suitability of its products for any particular purpose, nor does Silicon Laboratories assume any liability
  arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation conse-
  quential or incidental damages. Silicon Laboratories products are not designed, intended, or authorized for use in applications intended to
  support or sustain life, or for any other application in which the failure of the Silicon Laboratories product could create a situation where per-
  sonal injury or death may occur. Should Buyer purchase or use Silicon Laboratories products for any such unintended or unauthorized ap-
  plication, Buyer shall indemnify and hold Silicon Laboratories harmless against all claims and damages.

Silicon Laboratories and Silicon Labs are trademarks of Silicon Laboratories Inc.
Other products or brandnames mentioned herein are trademarks or registered trademarks of their respective holders.

42                           Rev. 1.0
Mouser Electronics

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Silicon Laboratories:

  SI4736-C40-GMR SI4736-C40-GUR SI4737-C40-GMR SI4737-C40-GUR SI4738-C40-GMR SI4738-C40-GUR
SI4739-C40-GMR SI4739-C40-GUR Si4736-C40-GM Si4737-C40-GM Si4736-C40-GU Si4737-C40-GU Si4738-
C40-GM Si4739-C40-GM Si4738-C40-GU Si4739-C40-GU
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