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Si4731-D50-GM

器件型号:Si4731-D50-GM
器件类别:热门应用    无线_射频_通信   
厂商名称:Silicon-Laboratories
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器件描述

RF Receiver MOBLE DEV AM/FM/RCVR RDS 3X3X0.55 20P

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Silicon Laboratories
产品种类:
Product Category:
RF Receiver
RoHS:YES
封装:
Packaging:
Reel
系列:
Series:
SI4731
商标:
Brand:
Silicon Labs
Moisture Sensitive:Yes
工厂包装数量:
Factory Pack Quantity:
2500

Si4731-D50-GM器件文档内容

                                                                                            Si4730/31-D50

BROADCAST                         AM/FM         RADIO                       RECEIVE         R

Features

  Worldwide FM band support              No manual alignment necessary

   (64–108 MHz)                           Programmable reference clock

  Worldwide AM band support              Volume control

   (520–1710 kHz)                         Adjustable soft mute control

  Excellent real-world performance       RDS/RBDS processor (Si4731 only)

  Integrated VCO                         I2S digital audio out

  Advanced AM/FM seek tuning             2-wire and 3-wire control interface                          Ordering Information:

  AM/FM digital tuning                   Integrated LDO regulator                                             See page 26.

  Automatic frequency control (AFC)      Wide range of ferrite loop sticks and

  Automatic gain control (AGC)            air loop antennas supported                                     Pin Assignments

  Digital FM stereo decoder              QFN package

  Programmable AVC max gain                   RoHS compliant                                                  Si4730/31

  Programmable de-emphasis                    Not suitable for wall-plugged

  Seven selectable AM channel filters          consumer electronic applications*                                           GPO2/INT  GPO3/DCLK

  Advanced audio processing                                                                                          GPO1

*Note:  For consumer electronics applications, use Si4730/31-D60 for worldwide                                  NC                               DFS

        CE and EN compliance.                                                                        NC    1    20    19    18        17         16

Applications                                                                                         FMI  2                                      15   DOUT

  Cellular handsets             Mobile Internet Devices             Tablets                 RFGND      3              GND                     14   LOUT

  MP3 players                   USB FM radio                        eBooks                        AMI  4              PAD                     13   ROUT

  Portable navigation                                                                               RST  5                                      12   GND

Description                                                                                                6    7        8  9         10         11   VA

The Si4730/31-D50 is the fourth generation digtial CMOS AM/FM radio receiver                              SEN   SCLK  SDIO  RCLK      VD

IC from Silicon Labs. The Si4730/31-D50 integrates the complete tuner function

from antenna input to audio output.                                                            This  product,       its     features,            and/or    its

Functional Block Diagram                                                                       architecture is covered by one or more of

                                                                                               the   following  patents,      as      well       as   other

                                                                                               patents,    pending          and       issued,         both

                                                                 Si473x                        foreign    and         domestic:                  7,127,217;

                        AMI                                                                    7,272,373;       7,272,375;                       7,321,324;

        AM                   LNA                RDS                             DOUT           7,355,476;       7,426,376;                       7,471,940;

        ANT    RFGND                            (Si4731)         DIGITAL        DFS            7,339,503; 7,339,504.

                                                                    AUDIO

                             AGC                LOW-IF                          GPO/DCLK

        FM                                 ADC                         DAC      ROUT

        ANT                  LNA                DSP

                        FMI

                             AGC           ADC                         DAC      LOUT

            2.7– 5.5 V  VA                           CONTROL

                        GND  LDO        AFC     INTERFACE                       VD

                                                                                1.62–3.6 V

                                        RCLK    SEN        SCLK  SDIO  RST

Rev. 1.0 2/11                           Copyright © 2011 by Silicon Laboratories                                                      Si4730/31-D50
Si4730/31-D50

2              Rev. 1.0
                                                                                                                 S     i  4   730/3                   1-   D50

TABLE    OF     CONTENTS

Section                                                                                                                                                    Page

1. Electrical Specifications  ...............                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . .4

2. Typical Application Schematic . . . . . . . . . .                .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 16

3. Bill of Materials . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 17

4.  Functional Description    ................                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 18

    4.1. Overview . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 18

    4.2. Operating Modes . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 18

    4.3. FM Receiver  ....................                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 19

    4.4. AM Receiver  ....................                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 19

    4.5. Digital Audio Interface . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 19

    4.6. Stereo Audio Processing . . . . . . . . . . .              .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 21

    4.7. Received Signal Qualifiers  .........                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 21

    4.8. De-emphasis . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 21

    4.9. Volume Control     ..................                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 21

    4.10. Stereo DAC . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 21

    4.11. Soft Mute . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 21

    4.12. FM Hi-Cut Control . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 22

    4.13. RDS/RBDS Processor (Si4731 Only)                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 22

    4.14. Tuning . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 22

    4.15. Seek  .........................                           .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 22

    4.16. Reference Clock     ................                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 22

    4.17. Control Interface   ................                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 23

    4.18. GPO Outputs . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 24

    4.19. Firmware Upgrades . . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 24

    4.20. Reset, Powerup, and Powerdown . . .                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 24

    4.21. Programming with Commands  .....                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 24

5. Pin Descriptions: Si4730/31-GM . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 25

6. Ordering Guide . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 26

7. Package Markings (Top Marks) . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 27

    7.1. Si4730/31 Top Mark   ..............                        .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 27

    7.2. Top Mark Explanation . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 27

8. Package Outline: Si4730/31 . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 28

9. PCB Land Pattern: Si4730/31       ...........                    .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 29

10. Additional Reference Resources   .......                        .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 31

Document Change List: . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 32

Contact Information . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  ..  .  .  .  .  .  .  .  .  ...  .  .  .  . 34

                                     Rev. 1.0                                                                                                                       3
Si4730/31-D50

1.  Electrical Specifications

Table 1. Recommended Operating Conditions*

                Parameter              Symbol       Test Condition  Min                       Typ       Max                  Unit

Analog Supply Voltage                  VA                           2.7                       —         5.5                  V

Digital and I/O Supply Voltage         VD                           1.62                      —         3.6                  V

Analog Power Supply Powerup Rise       VARISE                       10                        —         —                    µs

Time

Digital Power Supply Powerup Rise      VDRISE                       10                        —         —                    µs

Time

Ambient Temperature                    TA                           –20                       25        85                   C

*Note:  All minimum and maximum specifications are guaranteed and apply across the recommended operating conditions.

        Typical values apply at VA = 3.3 V and 25 C unless otherwise stated. Parameters are tested in production unless
        otherwise stated.

Table 2. Absolute Maximum Ratings1,2

                Parameter                  Symbol                   Value                                   Unit

Analog Supply Voltage                          VA                   –0.5 to 5.8                              V

Digital and I/O Supply Voltage                 VD                   –0.5 to 3.9                              V

Input Current3                                 IIN                  10                                       mA

Input Voltage3                                 VIN       –0.3 to (VIO + 0.3)                                 V

Operating Temperature                          TOP                  –40 to 95                                C

Storage Temperature                            TSTG                 –55 to 150                               C

RF Input Level4                                                     0.4                                      VpK

Notes:

    1.  Permanent device damage may occur if the above Absolute Maximum Ratings are exceeded. Functional operation

        should be restricted to the conditions as specified in the operational sections of this data sheet. Exposure beyond

        recommended operating conditions for extended periods may affect device reliability.

    2.  The Si4730/31 device is a high-performance RF integrated circuit with certain pins having an ESD rating of < 2       kV

        HBM. Handling and assembly of these devices should only be done at ESD-protected workstations.

    3.  For input pins DFS, SCLK, SEN, SDIO, RST, RCLK, GPO1, GPO2, GPO3, and DCLK.

    4.  At RF input pins FMI and AMI.

4                                              Rev. 1.0
                                                                                        Si4730/31-D50

Table 3. DC Characteristics

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C)

         Parameter                       Symbol             Test Condition    Min       Typ  Max       Unit

FM Mode

VA Supply Current                        IFMVA                                —         7.5  9.7       mA

VD Supply Current                        IFMVD   Digital Output Mode1         —         8.5  11.1      mA

VD Supply Current                        IFMVD   Analog Output Mode           —         8.4  11.1      mA

AM Mode

VA Supply Current                        IAMVA                                —         7.5  8.5       mA

VD Supply Current                        IAMVD   Digital Output Mode1         —         8.5  11.0      mA

VD Supply Current                        IAMVD   Analog Output Mode           —         8.0  10.2      mA

Powerdown and Interface

VA Powerdown Current                     IAPD                                 —         4    15        µA

VD Powerdown Current                     IDOPD   SCLK, RCLK inactive          —         3    10        µA

High Level Input Voltage2                VIH                                  0.7 x VD  —    VD + 0.3  V

Low Level Input Voltage2                 VIL                                  –0.3      —    0.3 x VD  V

High Level Input Current2                IIH                VIN = VD = 3.6 V  –10       —    10        µA

Low Level Input Current2                 IIL                VIN = 0 V,        –10       —    10        µA

                                                            VD = 3.6 V

High Level Output Voltage3               VOH                IOUT = 500 µA     0.8 x VD  —    —         V

Low Level Output Voltage3                VOL                IOUT = –500 µA    —         —    0.2 x VD  V

Notes:

1.      Guaranteed by characterization.

2.      For input pins SCLK, SEN, SDIO, RST, RCLK, DCLK, DFS, GPO1, GPO2, and GPO3.

3.      For output pins SDIO, DOUT, GPO1, GPO2, and GPO3.

                                                            Rev. 1.0                                         5
Si4730/31-D50

Table 4.  Reset Timing Characteristics1,2,3

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C)

Parameter                                                             Symbol     Min  Typ  Max                             Unit

RST Pulse Width and GPO1, GPO2/INT Setup to RST                         tSRST  100  —    —                                   µs

GPO1, GPO2/INT Hold from RST                                             tHRST  30   —    —                                   ns

Important Notes:

   1.  When selecting 2-wire mode, the user must ensure that a 2-wire start condition (falling edge of SDIO while SCLK is

       high) does not occur within 300 ns before the rising edge of RST.

   2.  When selecting 2-wire mode, the user must ensure that SCLK is high during the rising edge of RST, and stays high until

       after the first start condition.

   3.  When selecting 3-wire mode, the user must ensure that a rising edge of SCLK does not occur within 300 ns before the

       rising edge of RST.

   4.  If GPO1 and GPO2 are actively driven by the user, then minimum tSRST is only 30 ns. If GPO1 or GPO2 is hi-Z, then

       minimum tSRST is 100 µs, to provide time for on-chip 1 M devices (active while RST is low) to pull GPO1 high and
       GPO2 low.

                                                            tSRST         tHRST

                                         RST    70%

                                                30%

                                         GPO1   70%

                                                30%

                                         GPO2/  70%

                                         INT    30%

                            Figure 1. Reset Timing Parameters for Busmode Select

6                                                           Rev. 1.0
                                                                                                     Si4730/31-D50

Table 5. 2-Wire Control Interface Characteristics1,2,3

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C)

Parameter                                       Symbol      Test Condition  Min                      Typ  Max               Unit

SCLK Frequency                                  fSCL                        0                        —    400               kHz

SCLK Low Time                                   tLOW                        1.3                      —    —                 µs

SCLK High Time                                  tHIGH                       0.6                      —    —                 µs

SCLK Input to SDIO  Setup                      tSU:STA                     0.6                      —    —                 µs

(START)

SCLK Input to SDIO  Hold                       tHD:STA                     0.6                      —    —                 µs

(START)

SDIO Input to SCLK  Setup                      tSU:DAT                     100                      —    —                 ns

SDIO Input to SCLK  Hold4,5                    tHD:DAT                     0                        —    900               ns

SCLK input to SDIO  Setup                      tSU:STO                     0.6                      —    —                 µs

(STOP)

STOP to START Time                              tBUF                        1.3                      —    —                 µs

SDIO Output Fall Time                           tf:OUT                                               —    250               ns

                                                                            20 + 0.11--C--p---b-F--

SDIO Input, SCLK Rise/Fall Time                 tf:IN                                                —    300               ns

                                                tr:IN                       20 + 0.11--C--p---b-F--

SCLK, SDIO Capacitive Loading                   Cb                          —                        —    50                pF

Input Filter Pulse Suppression                  tSP                         —                        —    50                ns

Notes:

1.      When VD = 0 V, SCLK and SDIO are low impedance.

2.      When selecting 2-wire mode, the user must ensure that a 2-wire start condition (falling edge of SDIO while SCLK is

        high) does not occur within 300 ns before the rising edge of RST.

3.      When selecting 2-wire mode, the user must ensure that SCLK is high during the rising edge of RST, and stays high

        until after the first start condition.

4.      The Si4730/31 delays SDIO by a minimum of 300 ns from the VIH threshold of SCLK to comply with the minimum

        tHD:DAT specification.
        The maximum tHD:DAT has only to be met when fSCL = 400 kHz. At frequencies below 400 KHz, tHD:DAT may be
5.

        violated as long as all other timing parameters are met.

                                                            Rev. 1.0                                                              7
S  i4730/31-D50

                tSU:STA  tHD:STA  tLOW   tHIGH           tr:IN     tf:IN    tSP            tSU:STO  tBUF

   SCLK  70%

         30%

   SDIO  70%

         30%

                START             tr:IN         tHD:DAT  tSU:DAT                   tf:IN,  STOP           START

                                                                                   tf:OUT

                Figure 2. 2-Wire Control        Interface         Read and  Write  Timing Parameters

   SCLK

   SDIO         A6-A0,                                   D7-D0                     D7-D0

                         R/W

         START  ADDRESS + R/W            ACK             DATA               ACK    DATA             ACK          STOP

                Figure 3. 2-Wire Control Interface Read and Write Timing Diagram

8                                                        Rev. 1.0
                                                                                                         Si4730/31-D50

Table 6. 3-Wire Control Interface Characteristics

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C)

Parameter                               Symbol                  Test Condition                  Min               Typ        Max        Unit

SCLK Frequency                          fCLK                                                    0                     —      2.5        MHz

SCLK High Time                          tHIGH                                                   25                    —      —          ns

SCLK Low Time                           tLOW                                                    25                    —      —          ns

SDIO Input, SEN to SCLKSetup              tS                                                  20                    —      —          ns

SDIO Input to SCLKHold                tHSDIO                                                  10                    —      —          ns

SEN Input to SCLKHold                 tHSEN                                                   10                    —      —          ns

SCLKto SDIO Output Valid              tCDV                            Read                    2                     —      25         ns

SCLKto SDIO Output High Z             tCDZ                            Read                    2                     —      25         ns

SCLK, SEN, SDIO, Rise/Fall time         tR, tF                                                  —                     —      10         ns

Note:  When selecting 3-wire mode, the  user must ensure        that a rising edge        of  SCLK does  not      occur  within 300 ns  before the

       rising edge of RST.

       SCLK     70%

                30%

                                 tS     tR          tF          tHSDIO        tHIGH       tLOW                    tHSEN

       SEN      70%                                         tS

                30%

       SDIO     70%                         A6-A5,

                30%              A7         R/W,                A0            D15               D14-D1            D0

                                            A4-A1

                                        Address In                                              Data In

                     Figure  4. 3-Wire Control                  Interface  Write          Timing Parameters

       SCLK     70%

                30%

                                 tS                             tHSDIO              tCDV                          tHSEN      tCDZ

       SEN      70%                                         tS

                30%

                70%                         A6-A5,

       SDIO                      A7         R/W,                A0                        D15   D14-D1                   D0

                30%                         A4-A1

                                        Address In                      ½ Cycle Bus                     Data Out

                                                                        Turnaround

                     Figure  5. 3-Wire Control                  Interface Read Timing           Parameters

                                                                Rev. 1.0                                                                            9
Si4730/31-D50

Table 7. Digital Audio Interface Characteristics

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C)

                 Parameter                                  Symbol    Test Condition    Min  Typ   Max   Unit

DCLK Cycle Time                                             tDCT                        26   —     1000  ns

DCLK Pulse Width High                                       tDCH                        10   —     —     ns

DCLK Pulse Width Low                                        tDCL                        10   —     —     ns

DFS Set-up Time to DCLK Rising Edge                         tSU:DFS                     5    —     —     ns

DFS Hold Time from DCLK Rising Edge                         tHD:DFS                     5    —     —     ns

DOUT Propagation Delay from DCLK Falling                    tPD:DOUT                    0    —     12    ns

Edge

                             tDCH           tDCL

    DCLK

                                   tDCT

    DFS

                                                                  tHD:DFS  tSU:DFS

    DOUT

                                   tPD:OUT

                 Figure  6.  Digital Audio Interface Timing                Parameters,  I2S  Mode

10                                                          Rev. 1.0
                                                                                     Si4730/31-D50

Table 8. FM Receiver Characteristics1,2

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C, 76–108 MHz)

Parameter                                Symbol                Test Condition   Min         Typ  Max                        Unit

Input Frequency                              fRF                                76          —    108                        MHz

Sensitivity3,4,5                                               (S+N)/N = 26 dB  —           2.2  3.5                 µV EMF

RDS Sensitivity6                                               f = 2 kHz,      —           11   —                   µV EMF

                                                               RDS BLER < 5%

LNA Input Resistance6,7                                                         3           4    5                          k

LNA Input Capacitance6,7                                                        4           5    6                          pF

Input IP36,8                                                                    100         105  —                   dBµV EMF

AM Suppression3,4,6,7                                             m = 0.3       40          50   —                          dB

Adjacent Channel Selectivity                                   ±200 kHz         35          50   —                          dB

Alternate Channel Selectivity                                  ±400 kHz         60          70   —                          dB

Spurious Response Rejection6                                      In-band       35          —    —                          dB

Audio Output Voltage3,4,7                                                       72          80   90                  mVRMS

Audio Output L/R Imbalance3,7,9                                                 —           —    1                          dB

Audio Frequency Response Low6                                     –3 dB         —           —    30                         Hz

Audio Frequency Response High6                                    –3 dB         15          —    —                          kHz

Audio Stereo Separation7,9                                                      35          42   —                          dB

Audio Mono S/N3,4,5,7                                                           55          63   —                          dB

Audio Stereo S/N4,5,6,7                                                         —           58   —                          dB

Audio THD3,7,9                                                                  —           0.1  0.5                        %

De-emphasis Time Constant6                        FM_DEEMPHASIS = 2             70          75   80                         µs

                                                  FM_DEEMPHASIS = 1             45          50   54                         µs

Blocking Sensitivity3,4,5,6,12,13                              f = ±400 kHz    —           34   —                          dBµV

                                                               f = ±4 MHz      —           30   —                          dBµV

Notes:

1.      Additional testing information is available in “AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure.”

        Volume = maximum for all tests. Tested at RF = 98.1 MHz.

2.      To ensure proper operation and receiver performance, follow the guidelines in “AN383: Si47xx Antenna, Schematic,

        Layout, and Design Guidelines.” Silicon Laboratories will evaluate schematics and layouts for qualified customers.

3.      FMOD = 1 kHz, 75 µs de-emphasis, MONO = enabled, and L = R unless noted otherwise.

4.      f = 22.5 kHz.

5.      BAF = 300 Hz to 15 kHz, A-weighted.

6.      Guaranteed by characterization.

7.      VEMF = 1 mV.

8.      |f2 – f1| > 2 MHz, f0 = 2 x f1 – f2. AGC is disabled.

9.      f = 75 kHz.

10. At LOUT and ROUT pins.
11. Analog audio output mode.

12. Blocker Amplitude = 100 dBµV

13. Sensitivity measured at (S+N)/N = 26 dB.

14. At temperature (25°C).

                                                               Rev. 1.0                                                           11
Si4730/31-D50

Table 8. FM Receiver Characteristics1,2 (Continued)

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C, 76–108 MHz)

Parameter                                Symbol                Test Condition  Min          Typ  Max                        Unit

Intermod Sensitivity3,4,5,6,12,13                 f = ±400 kHz, ±800 kHz      —            40   —                          dBµV

                                                  f = ±4 MHz, ±8 MHz          —            35   —                          dBµV

Audio Output Load Resistance6,10             RL                Single-ended    10           —    —                          k

Audio Output Load Capacitance6,10            CL                Single-ended    —            —    50                         pF

Seek/Tune Time6                                                RCLK tolerance  —            —    60                  ms/channel

                                                               = 100 ppm

Powerup Time6                                                  From powerdown  —            —    110                        ms

RSSI Offset14                                     Input levels of 8 and        –3           —    3                          dB

                                                  60 dBµV at RF Input

Notes:

    1.  Additional testing information is available in “AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure.”

        Volume = maximum for all tests. Tested at RF = 98.1 MHz.

    2.  To ensure proper operation and receiver performance, follow the guidelines in “AN383: Si47xx Antenna, Schematic,

        Layout, and Design Guidelines.” Silicon Laboratories will evaluate schematics and layouts for qualified customers.

    3.  FMOD = 1 kHz, 75 µs de-emphasis, MONO = enabled, and L = R unless noted otherwise.

    4.  f = 22.5 kHz.

    5.  BAF = 300 Hz to 15 kHz, A-weighted.

    6.  Guaranteed by characterization.

    7.  VEMF = 1 mV.

    8.  |f2 – f1| > 2 MHz, f0 = 2 x f1 – f2. AGC is disabled.

    9.  f = 75 kHz.

    10. At LOUT and ROUT pins.
    11. Analog audio output mode.

    12. Blocker Amplitude = 100 dBµV

    13. Sensitivity measured at (S+N)/N = 26 dB.

    14. At temperature (25°C).

12                                                             Rev. 1.0
                                                                                        Si4730/31-D50

Table 9. 64–75.9 MHz Input Frequency FM Receiver Characteristics1,2,6

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C)

Parameter                                Symbol                Test Condition      Min      Typ  Max                        Unit

Input Frequency                              fRF                                   64       —    75.9                       MHz

Sensitivity3,4,5                                               (S+N)/N = 26 dB     —        3.5  —                          µV EMF

LNA Input Resistance7                                                              3        4    5                          k

LNA Input Capacitance7                                                             4        5    6                          pF

Input IP38                                                                         —        105  —                   dBµV EMF

AM Suppression3,4,7                                            m = 0.3             —        50   —                          dB

Adjacent Channel Selectivity                                   ±200 kHz            —        50   —                          dB

Alternate Channel Selectivity                                  ±400 kHz            —        70   —                          dB

Audio Output Voltage3,4,7                                                          72       80   90                         mVRMS

Audio Output L/R Imbalance3,7,9                                                    —        —    1                          dB

Audio Frequency Response Low                                      –3 dB            —        —    30                         Hz

Audio Frequency Response High                                     –3 dB            15       —    —                          kHz

Audio Mono S/N3,4,5,7,10                                                           —        63   —                          dB

Audio THD3,7,9                                                                     —        0.1  —                          %

De-emphasis Time Constant                                   FM_DEEMPHASIS = 2      70       75   80                         µs

                                                            FM_DEEMPHASIS = 1      45       50   54                         µs

Audio Output Load Resistance10               RL                Single-ended        10       —    —                          k

Audio Output Load Capacitance10              CL                Single-ended        —        —    50                         pF

Seek/Tune Time                                                 RCLK tolerance      —        —    60                  ms/channel

                                                               = 100 ppm

Powerup Time                                                   From powerdown      —        —    110                        ms

RSSI Offset11                                               Input levels of 8 and  –3       —    3                          dB

                                                               60 dBµV EMF

Notes:

1.      Additional testing information is available in “AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure.”

        Volume = maximum for all tests. Tested at RF = 98.1 MHz.

2.      To ensure proper operation and receiver performance, follow the guidelines in “AN383: Si47xx Antenna, Schematic,

        Layout, and Design Guidelines.” Silicon Laboratories will evaluate schematics and layouts for qualified customers.

3.      FMOD = 1 kHz, 75 µs de-emphasis, MONO = enabled, and L = R unless noted otherwise.

4.      f = 22.5 kHz.

5.      BAF = 300 Hz to 15 kHz, A-weighted.

6.      Guaranteed by characterization.

7.      VEMF = 1 mV.

8.      |f2 – f1| > 2 MHz, f0 = 2 x f1 – f2. AGC is disabled.

9.      f = 75 kHz.

10. At LOUT and ROUT pins.
11. At temperature (25 °C).

                                                               Rev. 1.0                                                            13
Si4730/31-D50

Table 10. AM Receiver Characteristics1,2

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C)

        Parameter                        Symbol             Test Condition        Min           Typ  Max                    Unit

Input Frequency                          fRF                                      520           —    1710                   kHz

Sensitivity3,5,6                                            (S+N)/N = 26 dB       —             25   35              µV EMF

Large Signal Voltage Handling6,7                             THD < 8%             —             300  —               mVRMS

Power Supply Rejection Ratio6                    ∆VA        = 100 mVRMS, 100  Hz  —             40   —                      dB

Audio Output Voltage3,8                                                           54            60   67              mVRMS

Audio S/N3,5,8                                                                    50            60   —                      dB

Audio THD3,8                                                                      —             0.1  0.5                    %

Antenna Inductance6,9                                                             180           —    450                    µH

Powerup Time6                                               From powerdown        —             —    110                    ms

Notes:

    1.  Additional testing information is available in “AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure.”

        Volume = maximum for all tests. Tested at RF = 520 kHz.

    2.  To ensure proper operation and receiver performance, follow the guidelines in “AN383: Si47xx Antenna, Schematic,

        Layout, and Design Guidelines.” Silicon Laboratories will evaluate schematics and layouts for qualified customers.

    3.  FMOD = 1 kHz, 30% modulation, 2 kHz channel filter.

    4.  Analog audio output mode.

    5.  BAF = 300 Hz to 15 kHz, A-weighted.

    6.  Guaranteed by characterization.

    7.  See “AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure” for evaluation method.

    8.  VIN = 5 mVrms.

    9.  Stray capacitance on antenna and board must be < 10 pF to achieve full tuning range at higher inductance levels.

14                                                           Rev. 1.0
                                                                                     Si4730/31-D50

Table 11. Reference Clock and Crystal Characteristics

(VA = 2.7 to 5.5 V, VD = 1.62 to 3.6 V, TA = –20 to 85 °C)

        Parameter             Symbol                        Test Condition   Min     Typ             Max            Unit

                                                            Reference Clock

RCLK Supported Frequencies1                                                  31.130  32.768          40,000         kHz

RCLK Frequency Tolerance2                                                    –100    —               100            ppm

REFCLK_PRESCALE                                                              1       —               4095

REFCLK                                                                       31.130  32.768          34.406         kHz

                              Crystal Oscillator

Crystal Oscillator Frequency                                                 —       32.768          —              kHz

Crystal Frequency Tolerance2                                                 –100    —               100            ppm

Board Capacitance                                                            —       —               3.5            pF

ESR                                                                          —       40              —              

CL Single-ended                                                              —       12              —              pF

Notes:

1.      The Si4730/31 divides the RCLK input by REFCLK_PRESCALE to obtain REFCLK. There are some RCLK

        frequencies between 31.130 kHz and 40 MHz that are not supported. For more details, see Table 6 of “AN332:  Si47xx

        Programming Guide”.

2.      A frequency tolerance of ±50 ppm is required for FM seek/tune using 50 kHz channel spacing.

                                                            Rev. 1.0                                                      15
Si4730/31-D50

2.  Typical Application Schematic

                                                                                                                               Optional: Digital Audio Out

                                                                                                                               OPMODE: 0xB0, 0xB5

                                                                                                                  GPO1                              C9

                                                                                                                  GPO2/INT            R3

                                                                                                                                                                      GPO3/DCLK

                                                                                                                                      R2                              DFS

                                                                          20     19     18        17          16                      R1                              DOUT

                                                                       NC     GPO1   GPO2/INT  GPO3/DCLK  DFS

                                                        1  NC                                                  DOUT     15

        FM Antenna                     C2               2        FMI                                           LOUT     14                                  LOUT

                                                        3        RFGND        Si473x                           ROUT     13                                  ROUT

                    L1                                  4        AMI                 D50                          GND   12

                                       C3               5        RSTB                                              VA   11            2.7 to 5.5 V

                                                                                                                                      C1                    VA

                                                                       SENB   SCLK   SDIO      RCLK       VD

                                                                       6      7      8         9          10                                                    1.62  to 3.6 V

                                                                                                                                                                      C4        VD

            RSTB

                                                                                                                                                            RCLK

                                                                                                                                                            SDIO

                                                                                                                                                            SCLK

                    Optional:             AM Air  Loop  Antenna                                                                                             SENB

        L2

                                                                                     GPO3                                   1      2                        RCLK

                                   T1  1   C3           AMI                                                                    X1

                                                                                                               C5                     C6

                                       3                RFGND

                                                                                                                                          Optional: For Crystal OSC

Notes:

    1.  Place C1 close to VA pin.

    2.  All grounds connect directly to GND plane on PCB.

    3.  Pins 1 and 20 are no connects, leave floating.

    4.  To ensure proper operation and receiver performance, follow the guidelines in “AN383: Si47xx Antenna, Schematic,

        Layout, and Design Guidelines.” Silicon Laboratories will evaluate schematics and layouts for qualified customers.

    5.  Pin 2 connects to the FM antenna interface, and pin 4 connects to the AM antenna interface.

    6.  Place Si4730/31 as close as possible to antenna and keep the FMI and AMI traces as short as possible.

16                                                                      Rev. 1.0
                                                                           Si4730/31-D50

3.  Bill of Materials

                               Table 12. Si4730/31-D50 Bill of  Materials

    Component                                Value/Description             Supplier

    C1         Supply bypass capacitor, 22 nF, ±20%, Z5U/X7R               Murata

    C2         Coupling capacitor, 1 nF, ±20%, Z5U/X7R                     Murata

    C3         Coupling capacitor, 0.47 μF, ±20%, Z5U/X7R                  Murata

    C4         Supply bypass capacitor, 100 nF, 10%, Z5U/X7R               Murata

    L1         Ferrite loop stick, 180–450 μH                              Jiaxin

    U1         Si4730/31 AM/FM Radio Tuner                                 Silicon Laboratories

    R1         Resistor, 600                                              Venkel

               (Optional for digital audio)

    R2         Resistor, 2 k                                              Venkel

               (Optional for digital audio)

    R3         Resistor, 2 k                                              Venkel

               (Optional for digital audio)

    C5, C6     Crystal load capacitors, 22 pF, ±5%, COG                    Venkel

               (Optional for crystal oscillator option)

    C9         Noise mitigating capacitor, 2~5 pF                          Murata

               (Optional for digital audio)

    L2         Air Loop, 10–20 μH                                          Jiaxin

               (Optional for AM Input)

    T1         Transformer, 1:5 turns ratio                                Jiaxin, UMEC

               (Optional for AM Input)

    X1         32.768 kHz crystal                                          Epson

               (Optional for crystal oscillator option)

                                                   Rev. 1.0                                      17
Si4730/31-D50

4.    Functional Description

4.1.     Overview

                                                                                                   Si473x

                                           AMI

                           AM                          LNA                              RDS                       DOUT

                           ANT        RFGND                                        (Si4731)        DIGITAL        DFS

                                                                                                   AUDIO

                                                       AGC                             LOW-IF                     GPO/DCLK

                           FM                                               ADC                          DAC      ROUT

                           ANT                         LNA                              DSP

                                           FMI

                                                       AGC                  ADC                          DAC      LOUT

                               2.7– 5.5 V   VA                                               CONTROL

                                           GND             LDO              AFC          INTERFACE                VD

                                                                                                                  1.62–3.6 V

                                                                            RCLK        SEN  SCLK  SDIO  RST

                                                 Figure 7. Functional Block Diagram

The Si4730/31-D50 is Silicon Labs’ fourth generation                        fidelity, optimal performance, and design flexibility. The

fully integrated, 100% CMOS AM/FM radio receiver IC.                        chip  provides         excellent      pilot  rejection,     selectivity,  and

Offering      unmatched       integration        and        PCB    space    unmatched        audio       performance,          and      offers  both  the

savings,      the  Si4730/31     requires        only      two    external  manufacturer            and           the         end-user          extensive
                                       15 mm2
components         and  less    than                   of   board   area,   programmability              and      flexibility      in   the     listening

excluding     the  antenna     inputs.     The   Si4730/31        AM/FM     experience.

radio    provides   the    space      savings          and   low   power    The   Si4731       incorporates       a      digital    processor   for   the

consumption        necessary     for       portable    devices      while   European    Radio            Data     System      (RDS)     and     the  North

delivering the high performance and design simplicity                       American         Radio       Broadcast        Data      System      (RBDS)

desired for all AM/FM solutions.                                            including        all   required       symbol            decoding,         block

Leveraging Silicon Laboratories' proven and patented                        synchronization,        error         detection,   and      error   correction

Si4700/01 FM tuner's digital low intermediate frequency                     functions.       Using       this     feature,     the     Si4731   enables

(low-IF)  receiver      architecture,      the   Si4730/31        delivers  broadcast data such as station identification and song

superior RF performance and interference rejection in                       name to be displayed to the user.

both     AM   and   FM   bands.       The        high  integration  and     4.2.  Operating Modes

complete      system    production         test  simplifies     design-in,

increases          system        quality,        and            improves    The Si4730/31 operates in either an FM receive or an

manufacturability.                                                          AM    receive      mode.          In  FM     mode,      radio  signals    are

The Si4730/31 is a feature-rich solution that includes                      received on FMI and processed by the FM front-end

advanced      seek  algorithms,       soft  mute,      auto-calibrated      circuitry. In AM mode, radio signals are received on AMI

digital  tuning,   FM    stereo   processing,          and      advanced    and processed by the AM front-end circuitry. In addition

audio processing.                                                           to the receiver mode, there is an audio output mode to

In addition, the Si4730/31 provides analog and digital                      choose between an analog and/or digital audio output.

audio outputs and a programmable reference clock. The                       In the analog audio output mode, ROUT and LOUT are

device supports I2C-compatible 2-wire control interface,                    used for the audio output pins. In the digital audio mode,

SPI,     and  a    Si4700/01    backwards-compatible               3-wire   DOUT,  DFS,            and   DCLK     pins        are   used.      Concurrent

control interface.                                                          analog/digital         audio      output     mode       is  also    available

The Si4730/31 utilizes digital processing to achieve high                   requiring all five pins.

18                                                                  Rev. 1.0
                                                                                                                        Si4730/31-D50

4.3.     FM Receiver                                                                4.5.      Digital Audio Interface

The   Si4730/31      FM       receiver      is  based         on   the     proven   The digital audio interface operates in slave mode and

Si4700/01 FM tuner. The receiver uses a digital low-IF                              supports      a   variety       of     MSB-first      audio      data  formats
                                                                                    including I2S and left-justified modes. The interface has
architecture       allowing        the      elimination           of    external

components      and     factory    adjustments.            The        Si4730/31     three     pins:   digital       data     input        (DIN),  digital      frame

integrates a low noise amplifier (LNA) supporting the                               synchronization            input        (DFS),        and     a   digital  bit

worldwide     FM    broadcast      band         (64   to      108     MHz).  An     synchronization            input       clock    (DCLK).          The   Si473x

AGC circuit controls the gain of the LNA to optimize                                supports a number of industry-standard sampling rates

sensitivity and rejection of strong interferers. An image-                          including 32, 40, 44.1, and 48 kHz. The digital audio

reject mixer downconverts the RF signal to low-IF. The                              interface     enables      low-power          operation       by  eliminating

quadrature    mixer        output       is  amplified,        filtered,      and    the need for redundant DACs and ADCs on the audio

digitized     with      high       resolution              analog-to-digital        baseband processor.

converters (ADCs). This advanced architecture allows                                4.5.1. Audio Data Formats

the   Si4730/31        to     perform       channel           selection,     FM     The digital audio interface operates in slave mode and

demodulation, and stereo audio processing to achieve                                supports three different audio data formats:

superior   performance        compared          to    traditional          analog        I2S

architectures.                                                                      

4.4.     AM Receiver                                                                    Left-Justified

The highly-integrated Si4730/31 supports worldwide AM                                   DSP Mode

band     reception   from     520  to       1710 kHz          using     a  digital  In   I2S  mode,        by  default      the   MSB     is   captured    on  the

low-IF architecture with a minimum number of external                               second        rising   edge       of    DCLK       following      each     DFS

components and no manual alignment required. This                                   transition. The remaining bits of the word are sent in

digital    low-IF   architecture        allows        for     high-precision        order, down to the LSB. The left channel is transferred

filtering  offering    excellent        selectivity        and        SNR    with   first  when       the  DFS      is     low,  and      the  right  channel  is

minimum variation across the AM band. The DSP also                                  transferred when the DFS is high.

provides      adjustable      channel           step      sizes       in   1 kHz    In left-justified mode, by default the MSB is captured on

increments,        AM      demodulation,        soft          mute,        seven    the    first  rising   edge         of   DCLK         following   each     DFS

different  channel         bandwidth            filters,   and        additional    transition. The remaining bits of the word are sent in

features,  such     as     a  programmable            automatic           volume    order, down to the LSB. The left channel is transferred

control (AVC) maximum gain allowing users to adjust                                 first  when       the  DFS      is  high,     and     the  right  channel  is

the level of background noise.                                                      transferred when the DFS is low.

Similar to the FM receiver, the integrated LNA and AGC                              In DSP mode, the DFS becomes a pulse with a width of

optimize   sensitivity     and     rejection    of        strong      interferers   1DCLK         period.      The  left     channel      is   transferred     first,

allowing better reception of weak stations.                                         followed right away by the right channel. There are two

The      Si4730/31     provides         highly-accurate            digital   AM     options       in  transferring      the      digital  audio      data  in  DSP

tuning without factory adjustments. To offer maximum                                mode: the MSB of the left channel can be transferred on

flexibility, the receiver supports a wide range of ferrite                          the first rising edge of DCLK following the DFS pulse or

loop sticks from 180–450 µH. An air loop antenna is                                 on the second rising edge.

supported     by    using     a    transformer            to  increase       the    In all audio formats, depending on the word size, DCLK

effective inductance from the air loop. Using a 1:5 turn                            frequency,        and  sample           rates,  there      may    be   unused

ratio inductor, the inductance is increased by 25 times                             DCLK cycles after the LSB of each word before the next

and   easily  supports        all  typical      AM    air     loop    antennas      DFS transition and MSB of the next word. If preferred,

which generally vary between 10 and 20 µH.                                          the user can configure the MSB to be captured on the

                                                                                    falling   edge    of   DCLK         via  properties.       The    number   of

                                                                                    audio bits can be configured for 8, 16, 20, or 24 bits.

                                                                                    4.5.2. Audio Sample Rates

                                                                                    The    device     supports          a   number        of   industry-standard

                                                                                    sampling rates including 32, 40, 44.1, and 48 kHz. The

                                                                                    digital audio interface enables low-power operation by

                                                                                    eliminating the need for redundant DACs on the audio

                                                                                    baseband processor.

                                                                             Rev. 1.0                                                                          19
Si4730/3                              1        -  D50

    (OFALL = 1)     INVERTED

                    DCLK

    (OFALL = 0)     DCLK

    I2S             DFS                                                          LEFT CHANNEL                                                                     RIGHT CHANNEL

    (OMODE = 0000)                                   1 DCLK                                                                            1 DCLK

                    DOUT                                  1          2        3                n-2       n-1       n                        1        2         3             n-2       n-1       n

                                                          MSB                                                      LSB                    MSB                                               LSB

                                                                           Figure 8. I2S            Digital             Audio     Format

    (OFALL = 1)     INVERTED

                    DCLK

    (OFALL = 0)     DCLK

                                 DFS                                             LEFT CHANNEL                                                                     RIGHT CHANNEL

    Left-Justified

(OMODE = 0110)

                    DOUT                          1               2        3           n-2               n-1       n              1            2        3               n-2       n-1       n

                                                  MSB                                                              LSB            MSB                                                       LSB

                                                               Figure 9. Left-Justified Digital Audio Format

    (OFALL = 0)                       DCLK

                                      DFS

                                                                                    LEFT CHANNEL                                                        RIGHT  CHANNEL

(OMODE = 1100)      (MSB at 1st       DOUT                     1        2        3                  n-2       n-1       n    1         2          3               n-2        n-1       n

                                 rising edge)

                                                             MSB                                                        LSB  MSB                                                  LSB

                                                  1 DCLK                                       LEFT CHANNEL                                                       RIGHT CHANNEL

                    (MSB at 2nd       DOUT                              1        2  3                         n-2       n-1  n         1          2        3                 n-2  n-1          n

(OMODE = 1000)                   rising edge)

                                                                        MSB                                                  LSB       MSB                                                  LSB

                                                                        Figure 10. DSP Digital Audio                              Format

20                                                                                                       Rev. 1.0
                                                                                                                                    Si4730/31-D50

4.6.                    Stereo Audio Processing                                                         4.7.    Received Signal Qualifiers

The      output                       of  the        FM       demodulator          is   a    stereo     The quality of a tuned signal can vary depending on

multiplexed                       (MPX)        signal.        The      MPX       standard         was   many factors including environmental conditions, time of

developed                         in  1961,    and       is      used    worldwide.         Today's     day, and position of the antenna. To adequately manage

MPX signal format consists of left + right (L+R) audio,                                                 the audio output and avoid unpleasant audible effects to

left  –                    right  (L–R)       audio,          a  19 kHz        pilot    tone,     and   the   end-user,      the    Si473x      monitors       and     provides

RDS/RBDS data as shown in Figure 11 below.                                                              indicators   of  the     signal   quality.   The     Si473x    monitors

                                                                                                        signal  quality      metrics      including      RSSI,     SNR,        and

      Modulation Level                                                                                  multipath interference on FM signals. These metrics are

                                                                                                        used to optimize audio and signal processing and are

                           Mono Audio                                                                   also    reported     to   the     host  processor.         The     signal

                           Left + Right   Stereo                 Stereo Audio                           processing    algorithms         can    use    either    Silicon   Labs'

                                              Pilot              Left - Right               RDS/        optimized settings (recommended) or be customized to

                                                                                            RBDS

                                                                                                        modify performance.

                        0                 15  19     23              38                 53  57          4.8.    De-emphasis

                                               Frequency             (kHz)                              Pre-emphasis and de-emphasis is a technique used by

                           Figure 11. MPX Signal Spectrum                                               FM broadcasters to improve the signal-to-noise ratio of

4.6.1. Stereo Decoder                                                                                   FM receivers by reducing the effects of high-frequency

                                                                                                        interference     and      noise.  When         the     FM      signal  is

The                        Si4730/31's               integrated             stereo          decoder     transmitted,      a   pre-emphasis           filter  is    applied     to

automatically                         decodes            the     MPX     signal       using       DSP   accentuate the high audio frequencies. The Si4730/31

techniques. The 0 to 15 kHz (L+R) signal is the mono                                                    incorporates a de-emphasis filter which attenuates high

output of the FM tuner. Stereo is generated from the                                                    frequencies to restore a flat frequency response. Two

(L+R), (L–R), and a 19 kHz pilot tone. The pilot tone is                                                time  constants      are    used  in    various      regions.  The     de-

used as a reference to recover the (L–R) signal. Output                                                 emphasis     time    constant     is    programmable           to  50  or

left  and                  right      channels           are     obtained      by     adding      and   75 µs.

subtracting                       the     (L+R)      and      (L–R)    signals     respectively.        4.9.    Volume Control

The Si4731 uses frequency information from the 19 kHz

stereo pilot to recover the 57 kHz RDS/RBDS signal.                                                     The audio output may be muted. Volume                      is  adjusted

4.6.2. Stereo-Mono Blending                                                                             digitally by the RX_VOLUME property.

Adaptive                   noise          suppression            is  employed       to      gradually   4.10.   Stereo DAC

combine the stereo left and right audio channels to a                                                   High-fidelity stereo digital-to-analog converters (DACs)

mono (L+R) audio signal as the signal quality degrades                                                  drive analog audio signals onto the LOUT and ROUT

to    maintain                        optimum        sound           fidelity  under        varying     pins. The audio output may be muted.

reception                  conditions.               Three       metrics,      received         signal

strength                   indicator      (RSSI),         signal-to-noise          ratio    (SNR),      4.11.   Soft Mute

and                        multipath           interference,                are         monitored       The soft mute feature is available to attenuate the audio

simultaneously in forcing a blend from stereo to mono.                                                  outputs and minimize audible noise in very weak signal

The metric which reflects the minimum signal quality                                                    conditions.   The     soft  mute      feature  is    triggered     by  the

takes                      precedence             and         the      signal       is      blended     SNR metric. The SNR threshold for activating soft mute

appropriately.                                                                                          is programmable, as are soft mute attenuation levels

All   three                metrics            have       programmable              stereo/mono          and attack and release rates.

thresholds and attack/release rates detailed in “AN332:

Si47xx Programming Guide.” If a metric falls below its

mono threshold, the signal is blended from stereo to full

mono. If all metrics are above their respective stereo

thresholds, then no action is taken to blend the signal. If

a metric falls between its mono and stereo thresholds,

then the signal is blended to the level proportional to the

metric’s value between its mono and stereo thresholds,

with an associated attack and release rate.

                                                                                                  Rev.  1.0                                                                    21
Si4730/31-D50

4.12.     FM Hi-Cut Control                                                     The Si4730/31 uses RSSI, SNR, and AFC to qualify

Hi-cut    control    is  employed         on     audio    outputs     with      stations. Most of these variables have programmable

degradation      of  the     signal       due   to   low     SNR  and/or        thresholds for modifying the seek function according to

multipath interference. Two metrics, SNR and multipath                          customer needs.

interference, are monitored concurrently in forcing hi-cut                      RSSI is employed first to screen all possible candidate

of   the  audio     outputs.        Programmable          minimum     and       stations.    SNR      and   AFC     are    subsequently          used    in

maximum thresholds are available for both metrics. The                          screening       the   RSSI      qualified    stations.        The  more

transition frequency for hi-cut is also programmable with                       thresholds      the   system        engages,         the   higher        the

up   to   seven  hi-cut     filter  settings.    Attack      and  release       confidence that any found stations will indeed be valid

rates for hi-cut are programmable for both metrics from                         broadcast stations. The Si4730/31 defaults set RSSI to

a range of 2 ms to 64 s. The level of hi-cut applied can                        a mid-level threshold and add an SNR threshold set to a

be   monitored     with   the     FM_RSQ_STATUS               command.          level   delivering    acceptable      audio   performance.          This

Hi-cut can be disabled by setting the hi-cut filter to audio                    trade-off    will  eliminate    very  low    RSSI     stations     while

bandwidth of 15 kHz.                                                            keeping the seek time to acceptable levels. Generally,

                                                                                the time to auto-scan and store valid channels for an

4.13.     RDS/RBDS Processor (Si4731 Only)                                      entire FM band with all thresholds engaged is very short

The Si4731 implements an RDS/RBDS* processor for                                depending on the band content. Seek is initiated using

symbol      decoding,         block       synchronization,           error      the FM_SEEK_START command. The RSSI, SNR, and

detection, and error correction.                                                AFC threshold settings are adjustable using properties.

The Si4731 device is user configurable and provides an                          4.16.     Reference Clock

optional  interrupt      when       RDS     is   synchronized,       loses      The    Si4730/31      reference       clock      is   programmable,

synchronization,         and/or     the   user      configurable     RDS        supporting         RCLK     frequencies      listed       in     Table 11,

FIFO threshold has been             met.                                        “Reference         Clock   and      Crystal  Characteristics,”           on

The      Si4731    reports       RDS      decoder       synchronization         page 15.       Refer  to   Table 3,   “DC    Characteristics,”           on

status and detailed bit errors in the information word for                      page 5     for  switching   voltage      levels  and      Table 11       for

each RDS block with the FM_RDS_STATUS command.                                  frequency tolerance information.

The range of reportable block errors is 0, 1–2, 3–5, or                         An onboard crystal oscillator is available to generate the

6+.      More    than       six     errors      indicates      that       the   32.768 kHz reference when an external crystal and load

corresponding        block   information        word    contains     six  or    capacitors are provided. Refer to "2. Typical Application

more non-correctable errors or that the block checkword                         Schematic" on page 16. This mode is enabled using the

contains errors.                                                                POWER_UP             command.       Refer    to      “AN332:       Si47xx

*Note:    RDS/RBDS is referred to only as RDS throughout the                    Programming Guide”.

          remainder of this document.

4.14.     Tuning                                                                The Si4730/31 performance may be affected by data

                                                                                activity   on   the   SDIO    bus   when     using    the     integrated

The tuning frequency is directly programmed using the                           internal oscillator. SDIO activity results from polling the

FM_TUNE_FREQ             and      AM_TUNE_FREQ               commands.          tuner   for  status   or   communicating      with        other  devices

The      Si4730/31   supports        channel        spacing    steps      of    that share the SDIO bus. If there is SDIO bus activity

10 kHz in FM mode and 1 kHz in AM mode.                                         while     the   Si4730/31       is  performing        the     seek/tune

4.15.     Seek                                                                  function,    the   crystal  oscillator     may       experience    jitter,

                                                                                which may result in mistunes, false stops, and/or lower

The       Si4730/31      seek       functionality        is   performed         SNR.

completely      on-chip     and     will  search     up   or   down       the   For    best     seek/tune       results,     Silicon      Laboratories

selected frequency band for a valid channel. A valid                            recommends that all SDIO data traffic be suspended

channel     is     qualified        according       to    a   series      of    during    Si4730/31       seek  and   tune   operations.           This  is

programmable         signal   indicators        and     thresholds.   The       achieved by keeping the bus quiet for all other devices

seek function can be made to stop at the band edge and                          on the bus, and delaying tuner polling until the tune or

provide   an    interrupt,    or    wrap    the  band     and     continue      seek    operation     is  complete.   The    seek/tune        complete

seeking until arriving at the original departure frequency.                     (STC)     interrupt   should    be   used    instead      of  polling    to

The device sets interrupts with found valid stations or, if                     determine when a seek/tune operation is complete.

the seek results in zero found valid stations, the device

indicates failure and again sets an interrupt. Refer to

“AN332: Si47xx Programming Guide”.

22                                                                        Rev.  1.0
                                                                                                              Si4730/31-D50

4.17.     Control Interface                                                     For write operations, the user then sends an 8-bit data

A serial port slave interface is provided, which allows an                      byte on SDIO, which is captured by the device on rising

external controller to send commands to the Si4730/31                           edges  of    SCLK.    The     Si4730/31      acknowledges         each

and receive responses from the device. The serial port                          data byte by driving SDIO low for one cycle, on the next

can operate in two bus modes: 2-wire mode and 3-wire                            falling edge of SCLK. The user may write up to 8 data

mode. The Si4730/31 selects the bus mode by sampling                            bytes in a single 2-wire transaction. The first byte is a

the state of the GPO1 and GPO2 pins on the rising                               command, and the next seven bytes are arguments.

edge of RST. The GPO1 pin includes an internal pull-up                          For    read      operations,     after   the        Si4730/31     has

resistor, which is connected while RST is low, and the                          acknowledged the control byte, it will drive an 8-bit data

GPO2 pin includes an internal pull-down resistor, which                         byte on SDIO, changing the state of SDIO on the falling

is  connected      while   RST    is    low.  Therefore,     it     is  only    edge of SCLK. The user acknowledges each data byte

necessary for the user to actively drive pins which differ                      by driving SDIO low for one cycle, on the next falling

from these states. See Table 13.                                                edge of SCLK. If a data byte is not acknowledged, the

                                                                                transaction will end. The user may read up to 16 data

Table 13. Bus Mode Select on Rising Edge of                                     bytes in a single 2-wire transaction. These bytes contain

                                  RST                                           the  response    data      from    the   Si4730/31.         A     2-wire

     Bus Mode                     GPO1                 GPO2                     transaction ends with the STOP condition, which occurs

       2-Wire                     1                         0                   when SDIO rises while SCLK is high.

       3-Wire              0 (must drive)                   0                   For details on timing specifications and diagrams, refer

                                                                                to Table 5, “2-Wire Control Interface Characteristics” on

After the rising edge of RST, the pins GPO1 and GPO2                            page 7; Figure 2, “2-Wire Control Interface Read and

are    used    as    general  purpose         output   (O)   pins,      as      Write Timing Parameters,” on page 8, and Figure 3, “2-

described in Section “4.18. GPO Outputs”. In any bus                            Wire Control Interface Read and Write Timing Diagram,”

mode, commands may only be sent after VIO and VDD                               on page 8.

supplies are applied.                                                           4.17.2. 3-Wire Control Interface Mode

In any bus mode, before sending a command or reading                            When selecting 3-wire mode, the user must ensure that

a response, the user must first read the status byte to                         a  rising  edge  of   SCLK    does      not  occur     within  300 ns

ensure that the device is ready (CTS bit is high).                              before the rising edge of RST.

4.17.1. 2-Wire Control Interface Mode                                           The 3-wire bus mode uses the SCLK, SDIO, and SEN_

When selecting 2-wire mode, the user must ensure that                           pins. A transaction begins when the user drives SEN

SCLK is high during the rising edge of RST, and stays                           low. Next, the user drives a 9-bit control word on SDIO,

high   until  after   the  first  start  condition.    Also,        a   start   which  is  captured       by  the  device    on     rising  edges  of

condition must not occur within 300 ns before the rising                        SCLK.      The   control  word     consists     of  a  9-bit      device

edge of RST.                                                                    address (A7:A5 = 101b), a read/write bit (read = 1, write

The 2-wire bus mode uses only the SCLK and SDIO                                 = 0), and a 5-bit register address (A4:A0).

pins for signaling. A transaction begins with the START                         For write operations, the control word is followed by a

condition, which occurs when SDIO falls while SCLK is                           16-bit data word, which is captured by the device on

high. Next, the user drives an 8-bit control word serially                      rising edges of SCLK.

on   SDIO,     which  is   captured      by   the  device    on         rising  For read operations, the control word is followed by a

edges of SCLK. The control word consists of a 7-bit                             delay of one-half SCLK cycle for bus turn-around. Next,

device address, followed by a read/write bit (read = 1,                         the  Si4730/31   will     drive    the  16-bit   read       data  word

write  =  0).  The    Si4730/31         acknowledges   the          control     serially on SDIO, changing the state of SDIO on each

word by driving SDIO low on the next falling edge of                            rising edge of SCLK.

SCLK.                                                                           A transaction ends when the user sets SEN high, then

Although      the  Si4730/31      will  respond    to  only      a  single      pulses SCLK high and low one final time. SCLK may

device address, this address can be changed with the                            either stop or continue to toggle while SEN is high.

SEN pin (note that the SEN pin is not used for signaling                        In 3-wire mode, commands are sent by first writing each

in 2-wire mode). Refer to “AN332: Si47xx Programming                            argument     to  register(s)     0xA1–0xA3,      then  writing     the

Guide”                                                                          command         word  to      register  0xA0.       A  response    is

                                                                                retrieved by reading registers 0xA8–0xAF.

                                                                        Rev. 1.0                                                                   23
Si4730/31-D50

For details on timing specifications and diagrams, refer             4.21.   Programming with Commands

to Table 6, “3-Wire Control Interface Characteristics,” on           To   ease    development     time       and  offer   maximum

page 9; Figure 4, “3-Wire Control Interface Write Timing             customization,    the  Si4730/31    provides  a      simple  yet

Parameters,” on page 9, and Figure 5, “3-Wire Control                powerful software interface to program the receiver. The

Interface Read Timing Parameters,” on page 9.                        device  is  programmed       using  commands,        arguments,

4.18.  GPO Outputs                                                   properties, and responses.

The Si4730/31 provides three general-purpose output                  To perform an action, the user writes a command byte

pins.  The  GPO   pins    can  be  configured   to  output     a     and associated arguments, causing the chip to execute

constant  low,  constant  high,    or  high-impedance.     The       the given command. Commands control an action such

GPO pins can be reconfigured as specialized functions.               as powerup the device, shut down the device, or tune to

GPO2/INT can be configured to provide interrupts and                 a station. Arguments are specific to a given command

GPO3   can  be    configured   to  provide      external  crystal    and are used to modify the command.

support or as DCLK in digital audio output mode.                     Properties are a special command argument used to

4.19.  Firmware Upgrades                                             modify  the  default   chip  operation  and   are    generally

                                                                     configured   immediately     after  powerup.  Examples       of

The    Si4730/31  contains     on-chip     program  RAM        to    properties are de-emphasis level, RSSI seek threshold,

accommodate       minor  changes       to  the  firmware.  This      and soft mute attenuation threshold.

allows Silicon Labs to provide future firmware updates               Responses    provide   the   user       information   and    are

to optimize the characteristics of new radio designs and             echoed after a command and associated arguments are

those already deployed in the field.                                 issued. All commands provide a 1-byte status update,

4.20.  Reset, Powerup, and Powerdown                                 indicating interrupt and clear-to-send status information.

Setting the RST pin low will disable analog and digital              For  a  detailed  description       of  the  commands        and

circuitry, reset the registers to their default settings, and        properties   for  the  Si4730/31,       see  “AN332:  Si47xx

disable the bus. Setting the RST pin high will bring the             Programming Guide.”

device out of reset.

A   powerdown     mode    is   available   to   reduce     power

consumption when the part is idle. Putting the device in

powerdown mode will disable analog and digital circuitry

while keeping the bus active.

24                                                             Rev.  1.0
                                                                                      Si4730/31-D50

5.  Pin Descriptions: Si4730/31-GM

                                      NC       GPO1   GPO2/INT  GPO3/DCLK  DFS

                          NC     1    20       19     18        17         16

                          FMI    2                                         15   DOUT

                          RFGND  3                 GND                     14   LOUT

                          AMI    4                 PAD                     13   ROUT

                          RST    5                                         12   GND

                                 6    7            8     9      10         11   VA

                                 SEN  SCLK     SDIO   RCLK      VD

Pin Number(s)  Name                                             Description

    1, 20      NC         No connect. Leave floating.

    2          FMI        FM RF inputs. FMI should be connected to the antenna trace.

    3          RFGND      RF ground. Connect to ground plane on PCB.

    4          AMI        AM RF input. AMI should be connected to the AM antenna.

    5          RST        Device reset (active low) input.

    6          SEN        Serial enable input (active low).

    7          SCLK       Serial clock input.

    8          SDIO       Serial data input/output.

    9          RCLK       External reference oscillator input.

    10         VD         Digital and I/O supply voltage.

    11         VA         Analog supply voltage. May be connected directly to battery.

12, GND PAD    GND        Ground. Connect to ground plane on PCB.

    13         ROUT       Right audio line output in analog output mode.

    14         LOUT       Left audio line output in analog output mode.

    15         DOUT       Digital output data in digital output mode.

    16         DFS        Digital frame synchronization input in digital output mode.

    17         GPO3/DCLK  General purpose output, crystal oscillator, or digital bit synchronous  clock  input

                          in digital output mode.

    18         GPO2/INT   General purpose output or interrupt pin.

    19         GPO1       General purpose output.

                                               Rev. 1.0                                                  25
Si4730/31-D50

6.  Ordering Guide

    Part Number*             Description                Package                            Operating

                                                        Type                               Temperature/Voltage

    Si4730-D50-GM  AM/FM Broadcast Radio Receiver       QFN                                –20 to 85 °C

                                                        Pb-free                            2.7 to 5.5 V

    Si4731-D50-GM  AM/FM Broadcast Radio Receiver with  QFN                                –20 to 85 °C

                   RDS/RBDS                             Pb-free                            2.7 to 5.5 V

*Note:  Add an “(R)” at the end of the device part number to denote tape and reel option.

26                                        Rev. 1.0
                                                                        Si4730/31-D50

7.    Package Markings (Top Marks)

7.1.  Si4730/31 Top Mark

                 3050                                               3150

                 DTTT                                               DTTT

                    YWW                                             YWW

7.2.  Top Mark   Explanation

Mark Method:     YAG Laser

Line 1 Marking:  Part Number               30 = Si4730, 31 = Si4731.

                 Firmware Revision         50 = Firmware Revision 5.0.

Line 2 Marking:  Die Revision              D = Revision D Die.

                 TTT = Internal Code       Internal tracking code.

Line 3 Marking:  Circle = 0.5 mm Diameter  Pin 1 Identifier.

                 (Bottom-Left Justified)

                 Y  = Year                 Assigned by the Assembly House. Corresponds to the last

                 WW = Workweek             significant digit of the year and work week of the mold date.

                                           Rev. 1.0                                                       27
Si4730/31-D50

8.  Package Outline: Si4730/31

Figure 12 illustrates the package details for the Si4730/31. Table 14 lists the values  for the dimensions shown  in

the illustration.

                         Figure 12. 20-Pin Quad Flat No-Lead (QFN)

                                   Table 14. Package Dimensions

    Symbol               Millimeters                           Symbol                   Millimeters

                   Min   Nom          Max                                        Min    Nom          Max

        A          0.50  0.55         0.60                     f                        2.53 BSC

    A1             0.00  0.02         0.05                     L                 0.35   0.40         0.45

        b          0.20  0.25         0.30                     L1                0.00   —            0.10

        c          0.27  0.32         0.37                     aaa               —      —            0.05

        D                3.00 BSC                              bbb               —      —            0.05

    D2             1.65  1.70         1.75                     ccc               —      —            0.08

        e                0.50 BSC                              ddd               —      —            0.10

        E                3.00 BSC                              eee               —      —            0.10

    E2             1.65  1.70         1.75

Notes:

    1.     All dimensions are shown in millimeters (mm) unless otherwise noted.

    2.     Dimensioning and tolerancing per ANSI Y14.5M-1994.

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                                                                              Si4         730       /31-D50

9.  PCB Land Pattern: Si4730/31

Figure 13 illustrates the PCB land pattern details for  the Si4730/31-D50-GM  QFN. Table  15 lists  the values for the

dimensions shown in the illustration.

                                       Figure 13.       PCB   Land  Pattern

                                                        Rev.  1.0                                   29
Si4730/31-D50

                     Table 15. PCB Land Pattern Dimensions

    Symbol           Millimeters                          Symbol         Millimeters

                     Min        Max                                      Min            Max

        D            2.71 REF                                  GE        2.10             —

    D2               1.60       1.80                           W         —              0.34

        e            0.50 BSC                                  X         —              0.28

        E            2.71 REF                                  Y            0.61 REF

    E2               1.60       1.80                           ZE        —              3.31

        f            2.53 BSC                                  ZD        —              3.31

    GD               2.10         —

    Notes:  General

    1.      All dimensions shown are in millimeters (mm) unless otherwise noted.

    2.      Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification.

    3.      This Land Pattern Design is based on IPC-SM-782 guidelines.

    4.      All dimensions shown are at Maximum Material Condition (MMC). Least Material

            Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm.

    Notes:  Solder Mask Design

    1.      All metal pads are to be non-solder mask defined (NSMD). Clearance between the

            solder mask and the metal pad is to be 60 µm minimum, all the way around the pad.

    Notes:  Stencil Design

    1.      A stainless steel, laser-cut, and electro-polished stencil with trapezoidal walls should

            be used to assure good solder paste release.

    2.      The stencil thickness should be 0.125mm (5 mils).

    3.      The ratio of stencil aperture to land pad size should be 1:1 for the perimeter pads.

    4.      A 1.45 x 1.45 mm square aperture should be used for the center pad. This provides

            approximately 70% solder paste coverage on the pad, which is optimum to assure

            correct component stand-off.

    Notes:  Card Assembly

    1.      A No-Clean, Type-3 solder paste is recommended.

    2.      The recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification

            for Small Body Components.

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                                                                    Si4730/31-D50

10.  Additional Reference Resources

Contact your local sales representatives for more information or to obtain copies of the following references:

  AN332: Si47xx Programming Guide

  AN383: Si47xx Antenna, Schematic, Layout, and Design Guidelines

  AN388: Si470x/1x/2x/3x/4x Evaluation Board Test Procedure

  Si47xx EVB User’s Guide

  Customer Support Site: www.silabs.com

   This site contains all application notes, evaluation board schematics and layouts, and evaluation software.

   Please visit the Silicon Labs Technical Support web page:

   https://www.silabs.com/support/pages/contacttechnicalsupport.aspx and register to submit a technical support

   request.

                                          Rev. 1.0                                                               31
Si4730/31-D50

DOCUMENT CHANGE LIST:

Revision 0.2 to Revision 1.0

   Updated functional block diagram.

   Updated specification tables.

   Updated “2. Typical Application Schematic”.

   Updated“Table 3. DC Characteristics”.

   Added Section “4.6. Stereo Audio Processing”.

32                                                 Rev. 1.0
                  Si4730/31-D50

NOTES:

        Rev. 1.0                 33
Si4730/31-D50

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Austin, TX 78701

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The information in this document is believed to be accurate in all respects at the time of publication but is subject to change without notice.

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or parameters. Silicon Laboratories reserves the right to make changes without further notice. Silicon Laboratories makes no warranty, rep-

resentation or guarantee regarding the suitability of its products for any particular purpose, nor does Silicon Laboratories assume any liability

arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation conse-

quential or incidental damages. Silicon Laboratories products are not designed, intended, or authorized for use in applications intended to

support or sustain life, or for any other application in which the failure of the Silicon Laboratories product could create a situation where per-

sonal injury or death may occur. Should Buyer purchase or use Silicon Laboratories products for any such unintended or unauthorized ap-

plication, Buyer shall indemnify and hold Silicon Laboratories harmless against all claims and damages.

Silicon Laboratories and Silicon Labs are trademarks of Silicon Laboratories Inc.

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34                           Rev. 1.0
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