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STV9118

器件型号:STV9118
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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STV9118器件文档内容

                                                       STV9118

LOW-COST I2C CONTROLLED DEFLECTION PROCESSOR
                                            FOR MULTISYNC MONITOR

                                                                                                                                          DATASHEET

FEATURES                                             Dynamic correction section
                                                     s Output with vertical dynamic correction
General
s ADVANCED I2C BUS CONTROLLED                           waveform for dynamic corrections like focus,
                                                        brightness uniformity, ...
   DEFLECTION PROCESSOR DEDICATED                    s Fixed on screen by means of tracking system
   FOR HIGH-END CRT MONITORS                         DC/DC controller section
                                                     s N-MOS transistor drive
s SINGLE SUPPLY VOLTAGE 12V                          s External sawtooth configuration
s VERY LOW JITTER                                    s Bus-controlled output voltage
                                                     s Synchronization on hor. frequency with phase
s DC/DC CONVERTER CONTROLLER                            selection
s ADVANCED EW DRIVE                                  DESCRIPTION
s ADVANCED ASYMMETRY CORRECTIONS                     The STV9118 is a monolithic integrated circuit as-
                                                     sembled in a 32-pin shrink dual-in-line plastic
s AUTOMATIC MULTISTANDARD                            package. This IC controls all the functions related
   SYNCHRONIZATION                                   to horizontal and vertical deflection in multimode
                                                     or multi-frequency computer display monitors.
s VERTICAL DYNAMIC CORRECTION                        The internal sync processor, combined with the
   WAVEFORM OUTPUT                                   powerful geometry correction block, makes the
                                                     STV9118 suitable for very high performance mon-
s X-RAY PROTECTION AND SOFT-START &                  itors, using few external components.
   STOP ON HORIZONTAL AND DC/DC DRIVE                Combined with other ST components dedicated
   OUTPUTS                                           for CRT monitors (microcontroller, video preampli-
                                                     fier, video amplifier, OSD controller) the STV9118
s I2C BUS STATUS REGISTER                            allows fully I2C bus-controlled computer display
                                                     monitors to be built with a reduced number of ex-
Horizontal section                                   ternal components.

s 100 kHz maximum frequency                                     SHRINK 32 (Plastic Package)
s Corrections of geometric asymmetry:                              ORDER CODE: STV9118

   Pin cushion asymmetry, Parallelogram

s Tracking of asymmetry corrections with vertical
   size and position

s Fully integrated internal horizontal moir
   cancellation and moir cancellation output

Vertical section

s 200 Hz maximum frequency

s Vertical ramp for DC-coupled output stage with
   adjustments of: C-correction, S-correction for
   super-flat CRT, Vertical size, Vertical position

s Vertical moir cancellation through vertical
   ramp waveform

s Compensation of vertical breathing with EHT
   variation

EW section

s Symmetrical geometry corrections: Pin cushion,
   Keystone, Top/Bottom corners separately

s Horizontal size adjustment

s Tracking of EW waveform with Vertical size and
   position and adaptation to frequency

s Compensation of horizontal breathing through
   EW waveform

November 2003                                        1/46

                                                     1
                               Table of Contents

1 - GLOSSARY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

2 - PIN CONFIGURATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

3 - BLOCK DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

4 - PIN FUNCTION REFERENCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

5 - QUICK REFERENCE DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

6 - ABSOLUTE MAXIMUM RATINGS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

7 - ELECTRICAL PARAMETERS AND OPERATING CONDITIONS . . . . . . . . . . . . . . . . . . . . . . 10
    7.1 - THERMAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
    7.2 - SUPPLY AND REFERENCE VOLTAGES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
    7.3 - SYNCHRONIZATION INPUTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
    7.4 - HORIZONTAL SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
    7.5 - VERTICAL SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
    7.6 - EW DRIVE SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
    7.7 - DYNAMIC CORRECTION OUTPUT SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
    7.8 - DC/DC CONTROLLER SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
    7.9 - MISCELLANEOUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

8 - TYPICAL OUTPUT WAVEFORMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
9 - I2C BUS CONTROL REGISTER MAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

10 - OPERATING DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
    10.1 -SUPPLY AND CONTROL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          10.1.1 -Power supply and voltage references . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          10.1.2 -I2C Bus Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
    10.2 -SYNC. PROCESSOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          10.2.1 -Synchronization signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          10.2.2 -Sync. presence detection flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          10.2.3 -MCU controlled sync. selection mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          10.2.4 -Automatic sync. selection mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
    10.3 -HORIZONTAL SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          10.3.1 -General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          10.3.2 -PLL1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          10.3.3 -Voltage controlled oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
          10.3.4 -PLL2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
          10.3.5 -Dynamic PLL2 phase control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
          10.3.6 -Output Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          10.3.7 -Soft-start and soft-stop on H-drive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3. . . . 29
          10.3.8 -Horizontal moir cancellation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

2/46
    10.4 -VERTICAL SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
          10.4.1 -General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
          10.4.2 -Vertical moir . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

    10.5 -EW DRIVE SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
    10.6 -DYNAMIC CORRECTION OUTPUT SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

          10.6.1 -Vertical dynamic correction output VDyCor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
    10.7 -DC/DC CONTROLLER SECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
    10.8 -MISCELLANEOUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

          10.8.1 -Safety functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
          10.8.2 -Soft start and soft stop functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
          10.8.3 -X-ray protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
          10.8.4 -Composite output HLckVBk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
11 - INTERNAL SCHEMATICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
12 - PACKAGE MECHANICAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

                                                                                                                                                           3/46
STV9118

1 - GLOSSARY

AC       Alternate Current
ACK      ACKnowledge bit of I2C-bus transfer
AGC      Automatic Gain Control
COMP     COMParator
CRT      Cathode Ray Tube
DC       Direct Current
EHT      Extra High Voltage
EW       East-West
H/W      HardWare
HOT      Horizontal Output Transistor
I2C      Inter-Integrated Circuit
IIC      Inter-Integrated Circuit
MCU      Micro-Controller Unit
NAND     Negated AND (logic operation)
NPN      Negative-Positive-Negative
OSC      OSCillator
PLL      Phase-Locked Loop
PNP      Positive-Negative-Positive
REF      REFerence
RS, R-S  Reset-Set
S/W      SoftWare
TTL      Transistor Transistor Logic
VCO      Voltage-Controlled Oscillator

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                                                  STV9118

2 - PIN CONFIGURATION

                       H/HVSyn 1      32 VDyCor
                            VSyn 2    31 SDA
                                      30 SCL
                       HLckVBk 3      29 Vcc
                          HOscF 4     28 BOut
                                      27 GND
                       HPLL2C 5       26 HOut
                              CO 6    25 XRay
                                      24 EWOut
                          HGND 7      23 VOut
                              RO 8    22 VCap
                                      21 VGND
                        HPLL1F 9      20 VAGCCap
                          HPosF 10    19 VOscF
                         HMoir 11    18 VEHTIn
                             HFly 12  17 HEHTIn
                         RefOut 13
                         BComp 14
                         BRegIn 15

                       BISense 16

                                                  5/46
                                                                                                                                                                                        STV9118HGNDHPosFHPLL1FR0 C0 HOscFHFlyHPLL2C

                                                                                                                                                           3 - BLOCK DIAGRAM7109864125

6/46            H-sync                                                                                           H-drive             26 HOut
               detection                                             Horizontal                                   buffer
H/HVSyn 1       Polarity              Phase/frequency                   VCO                Phase comparator
               handling                  comparator                                        Phase shifter           Safety            25 XRay
HLckVBk 3                                                               PLL1               H duty controller     processor
      SDA 31   V-blank                   Horizontal position
      SCL 30    H-lock                                          Int./Ext. H-moir           Pin cushion asymm.
       Vcc 29                            Lock detection                                     Parallelogram
               I2C Bus                                          H-moir amplitude           Hor. duty cycle
   RefOut 13   interface                                        Control voltage level                                B+              28 BOut
      GND 27                                                                                            PLL2      DC/DC              16 BISense
                                                                                                                 converter           15 BRegIn
                                                I2C Bus registers                                                controller          14 BComp

                                          : Functions controlled via I2C Bus                                          B+ ref.

                  Supply             V-sync                     V-dynamic                  Geometry                                  11 HMoir
               supervision         extraction                   correction                  tracking

               Reference           & detection                (focus, bright.)
               generation
                                                              VDyCor amplitude

               Internal                   Vertical oscillator          V-ramp control                            EW generator        24 EWOut
                  ref.                         with AGC                Tracking EHT
                                                                                                                     H size
                V-sync detection                  S-correction         Vertical size
                 Input selection                  C-correction         Vertical position                             Pin cushion
                Polarity handling                                      Vertical moir                                Keystone
                                                                                                                     Top corners
                                                                                                                     Bottom corners

                     2            21  19        20  22          32                     23        18         17   STV9118

               VSyn         VGND      VOscF         VCap VDyCor                    VOut    VEHTIn     HEHTIn

                                          VAGCCap
                            STV9118

4 - PIN FUNCTION REFERENCE

Pi n       Name                                                      Fu n c t i o n
                 TTL compatible Horizontal / Horizontal and Vertical Sync. input
1     H/HVSyn    TTL compatible Vertical Sync. input
                 Horizontal PLL1 Lock detection and Vertical early Blanking composite output
2     VSyn       High Horizontal Oscillator sawtooth threshold level Filter input
                 Horizontal PLL2 loop Capacitive filter input
3     HLckVBk    Horizontal Oscillator Capacitor input
                 Horizontal section GrouND
4     HOscF      Horizontal Oscillator Resistor input
                 Horizontal PLL1 loop Filter input
5     HPLL2C     Horizontal Position Filter and soft-start time constant capacitor input
                 Horizontal Moir output
6     CO         Horizontal Flyback input
                 Reference voltage Output
7     HGND       B+ DC/DC error amplifier (Comparator) output
                 Regulation feedback Input of the B+ DC/DC converter controller
8     RO         B+ DC/DC converter current (I) Sense input
                 Input for compensation of Horizontal amplitude versus EHT variation
9     HPLL1F     Input for compensation of Vertical amplitude versus EHT variation
                 Vertical Oscillator sawtooth low threshold Filter (capacitor to be connected to VGND)
10    HPosF      Input for storage Capacitor for Automatic Gain Control loop in Vertical oscillator
                 Vertical section GrouND
11    HMoir     Vertical sawtooth generator Capacitor
                 Vertical deflection drive Output for a DC-coupled output stage
12    HFly       E/W Output
                 X-Ray protection input
13    RefOut     Horizontal drive Output
                 Main GrouND
14    BComp      B+ DC/DC converter controller Output
                 Supply voltage
15    BRegIn     I2C bus Serial CLock Input
                 I2C bus Serial DAta input/output
16    BISense    Vertical Dynamic Correction output

17    HEHTIn

18    VEHTIn

19    VOscF

20    VAGCCap

21    VGND

22    VCap

23    VOut

24    EWOut

25    XRay

26    HOut

27    GND

28    BOut

29    Vcc

30    SCL

31    SDA

32    VDyCor

                            7/46
STV9118                                                                         Value         Unit

5 - QUICK REFERENCE DATA                                                        SDIP 32

                                                   Ch ar ac t er i s t i c      12            V
General
Package                                                                        65            mA
Supply voltage
Supply current                                                                 Mid-range
Application category
Means of control/Maximum clock frequency                                       I2C bus/400   kHz
EW drive
DC/DC converter controller                                                     Yes
Adjustable DC level output
Horizontal section                                                             Yes
Frequency range
Autosync frequency ratio (can be enlarged in application)                      No
Positive/Negative polarity of horizontal sync signal/Automatic adaptation
Duty cycle range of the drive signal                                           15 to 100     kHz
Position adjustment range with respect to H period
Soft start/Soft stop feature                                                   4.28
Hardware/Software PLL lock indication
Parallelogram                                                                  Yes/Yes/Yes
Pin cushion asymmetry correction (also called Side pin balance)
Top/Bottom/Common corner asymmetry correction                                  30 to 65      %
Tracking of asymmetry corrections with vertical size & position
Horizontal moir cancellation (int./ext.) for Combined/Separated architecture  10           %
Vertical section
Frequency range                                                                Yes/Yes
Autosync frequency range (150nF at VCap and 470nF at VAGCCap)
Positive/Negative polarity of vertical sync signa/Automatic adaptationl        Yes/Yes
S-correction/C-correction/Super-flat tube characteristic
Vertical size/Vertical position adjustment                                     Yes
Vertical moir cancellation (internal)
Vertical breathing compensation                                                Yes
EW section
Pin cushion correction                                                         No/No/No
Keystone correction
Top/Bottom/Common corner correction                                            Yes
Horizontal size adjustment
Tracking of EW waveform with Frequency/Vertical size & position                Yes/Yes
Breathing compensation on EW waveform
Dynamic correction section (dyn. focus, dyn. brightness,...)                   35 to 200     Hz
Vertical dynamic correction output
Horizontal dynamic correction output                                           50 to 180     Hz
Composite HV dynamic correction output
Tracking of vertical waveform with V. size & position                          Yes/Yes/Yes
DC/DC controller section
Step-up/Step-down conversion mode                                              Yes/Yes/Yes
Internal/External sawtooth configuration
Bus-controlled output voltage                                                  Yes/Yes
Soft start/Soft stop feature
Positive(N-MOS)/Negative(P-MOS) polarity of BOut signal                        Yes

8/46                                                                            Yes

                                                                                     Yes
                                                                                     Yes
                                                                                Yes/Yes/No
                                                                                     Yes
                                                                                  Yes/Yes
                                                                                     Yes

                                                                                Yes
                                                                                No
                                                                                No
                                                                                Yes

                                                                                Yes/Yes(ext)
                                                                                   No/Yes
                                                                                      Yes
                                                                                   Yes/Yes
                                                                                   Yes/No
                                                                                          STV9118

6 - ABSOLUTE MAXIMUM RATINGS

All voltages are given with respect to ground.

Currents flowing from the device (sourced) are signed negative. Currents flowing to the device are signed
positive.

The value ranges must be absolutely respected, any excess thereof may cause permanent damage to the
device.

Sy m b o l                            Par am et er                         Val u e        Unit

                                                                 Min                Max

VCC         Supply voltage (pin Vcc)                             -0.4               13.5  V
V(pin)
I(pin)      Pins HEHTIn, VEHTIn, XRay, HOut, BOut                -0.4               VCC   V
            Pins H/HVSyn, VSyn, SCL, SDA
                                                                 -0.4               5.5   V

            Pins HLckVBk, CO, RO, HPLL1F, HPosF, HMoir, BRegIn, BI- -0.4  VRefO          V

            Sense, VAGCCap, VCap, VDyCor, HOscF, VOscF

            Pin HPLL2C                                           -0.4      VRefO/2        V
            Pin HFly
                                                                 -0.4      VRefO          V

            Pin HMoir                                           -200               100   mA

            Pins other than HMoir                               -200               200   mA

VESD        ESD susceptibility                                   -2000 2000               V
            (human body model: discharge of 100pF through 1.5k)

Tstg        Storage temperature                                  -40                150   C

Tj          Junction temperature                                                    150   C

                                                                                              9/46
STV9118

7 - ELECTRICAL PARAMETERS AND OPERATING CONDITIONS

The medium (middle) value of an I2C Bus control                   Currents flowing from the device (sourced) are
or adjustment register composed of bits D0,                       signed negative. Currents flowing to the device are
D1,...,Dn is the one having Dn at "1" and all other               signed positive.
bits at "0". The minimum value is the one with all                TH is the period of horizontal deflection.
bits at 0, maximum value is the one with all at "1".

7.1 - THERMAL DATA

Sy m b o l                                          Par am et er                          Min.  Value  Max.  Unit
                                                                                            0   Typ.    70
  Tamb         Operating ambient temperature                                                                  C
Rth(j-a)      Junction-ambience thermal resistance                                               65         C/W

7.2 - SUPPLY AND REFERENCE VOLTAGES
Tamb = 25C

Sy m b o l          Par am et er                                  Test Conditions               Value        Un i t s

VCC           Supply voltage at Vcc pin                          VCC = 12V               Min.  Typ.   Max.    V
ICC           Supply current to Vcc pin                          VCC = 12V, IRefO= -2mA  10.8    12   13.2   mA
VRefO          Reference output voltage at RefOut pin                                             65           V
IRefO          Current sourced by RefOut output                                           7.65   7.9    8.2   mA
                                                                                           -5            0

7.3 - SYNCHRONIZATION INPUTS
Vcc = 12V, Tamb = 25C

Sy m b o l          Par am et er                                  Test Conditions               Value        Un i t s
                                                                                                Typ.
VLoH/HVSyn    LOW level voltage on H/HVSyn                                               Min.         Max.    V
VHiH/HVSyn                                                                                 0    175    0.8    V
               HIGH level voltage on H/HVSyn                                              2.2            5     V
   VLoVSyn                                                                                  0           0.8    V
   VHiVSyn     LOW level voltage on VSyn                                                  2.2            5    k
   RPdSyn                                                                                              250     s
  tPulseHSyn   HIGH level voltage on VSyn                                                 100
tPulseHSyn/TH                                                                             0.5           0.2    s
  tPulseVSyn   Internal pull-down on H/HVSyn, VSyn                                                     750
tPulseVSyn/TV                                                                             0.5          0.15
               H sync. pulse duration on H/HVSyn pin
   textrV/TH
               Proportion of H sync pulse to H period Pin H/HVSyn
   tHPolDet
               V sync. pulse duration                             Pins H/HVSyn, VSyn

               Proportion of V sync pulse to V period Pins H/HVSyn, VSyn

               Proportion of sync pulse length to H peri- Pin H/HVSyn,                    0.21 0.3

               od for extraction as V sync pulse                  cap. on pin CO = 820pF

               Polarity detection time (after change) Pin H/HVSyn                         0.75               ms

10/46
                                                                                                                          STV9118

7.4 - HORIZONTAL SECTION
Vcc = 12V, Tamb = 25C

    Sy m b o l                      Par am et er                                 Test Conditions                   Value        Un i t s
                                                                                                                   Typ.
PL L 1                                                                                                       Min.         Max.   mA
       IRO                                                                                                          28.5          pF
      CCO                           Current load on RO pin                                                                 1.5   kHz
       fHO                                                                                                                       kHz
      fHO(0)                        Capacitance on CO pin                                                    390          100    kHz
                                                                                                                          29.9
    fHOCapt                         Frequency of hor. oscillator                                                          122

                                    Free-running frequency of hor. oscill. (1) RRO=5.23k, CCO=820pF 27

                                    Hor. PLL1 capture frequency (4)              fHO(0) = 28.5kHz            29

--------f--H----O-----(--0---)----  Temperature drift of free-running freq. (3)                                    -150         ppm/C
fHO(0)  T

fHO/VHO                             Average horizontal oscillator sensitivity fHO(0) = 28.5kHz                     19.6         kHz/V
    VHO
                                    H. oscill. control voltage on pin HPLL1F VRefO=8V                        1.4          6.0   V
  VHOThrfr
                                    Threshold on H. oscill. control voltage on   VRefO=8V                          5.0          V
                                    HPLL1F pin for tracking of EW with freq.

VHPosF                              Control voltage on HPosF pin                 HPOS (Sad01):                     2.8          V
                                                                                  1111111xb
                                                                                  1000000xb                        3.4          V
                                                                                  0000000xb
                                                                                                                   4.0          V

VHOThrLo                            Bottom of hor. oscillator sawtooth(6)                                          1.6          V
VHOThrHi                            Top of hor. oscillator sawtooth(6)
                                                                                                                   6.4          V

PL L 2

RIn(HFly)                           Input impedance on HFly input                V(HFly) >VThrHFly (2)       300 500 700

IInHFly                             Current into HFly input                      At top of H flyback pulse                5     mA

VThrHFly                            Voltage threshold on HFly input                                          0.6 0.7            V

VS(0)                               H flyback lock middle point(6)               No PLL2 phase modula-             4.0          V
                                                                                 tion

VBotHPLL2C                          Low clamping voltage on HPLL2C pin(5)                                          1.6          V
VTopHPLL2C                          High clamping voltage on HPLL2C pin(5)
                                                                                                                   4.0          V

tph(min)/TH                         Min. advance of H-drive OFF before           Null asym. correction             0            %
                                    middle of H flyback(7)

tph(max)/TH                         Max. advance of H-drive OFF before           Null asym. correction             44           %
                                    middle of H flyback(8)

H-drive output on pin HOut

IHOut                              Current into HOut output                     Output driven LOW                        30 mA
tHoff/TH                            Duty cycle of H-drive signal
                                                                                 HDUTY (Sad00):                    27           %
                                                                                  x1111111b
                                                                                  x0000000b                        65           %

                                                                                 Soft-start/Soft-stop value        85           %

Picture geometry corrections through PLL1 & PLL2

tHph/TH                             H-flyback (center) static phase vs. sync     HPOS (Sad01):                     +11          %
                                    signal (via PLL1), see Figure 7               1111111xb
                                                                                  0000000xb                        -11          %

                                                                                                                                11/46
STV9118

Sy m b o l              Par am et er                           Test Conditions          Value              Un i t s

                                                                                    Min. Typ. Max.

                                                          PCAC (Sad11h) full span
                                                          (9)

tPCAC/TH       Contribution of pin cushion asymmetry      VPOS at medium                1.0               %
               correction to phase of H-drive vs. static
               phase (via PLL2), measured in corners          VSIZE at minimum          1.8               %
                                                              VSIZE at medium

                                                               VSIZE at maximum         2.8               %

                                                          PARAL (Sad12h) full span

                                                          (9)

tParalC/TH     Contribution of parallelogram correction   VPOS at medium                1.75              %
               to phase of H-drive vs. static phase (via      VSIZE at minimum
               PLL2), measured in corners                     VSIZE at medium           2.2               %
                                                              VSIZE at maximum
                                                                                        2.8               %
                                                          VPOS at max. or min.
                                                              VSIZE at minimum          1.75              %

Note 1: Frequency at no sync signal condition. For correct operation, the frequency of the sync signal applied must
            always be higher than the free-running frequency. The application must consider the spread of values of real
            electrical components in RRO and CCO positions so as to always meet this condition. The formula to calculate
            the free-running frequency is fHO(0)=0.12125/(RRO CCO)

Note 2: Base of NPN transistor with emitter to ground is internally connected on pin HFly through a series resistance of
            about 500 and a resistance to ground of about 20k.

Note 3: Evaluated and figured out during the device qualification phase. Informative. Not tested on every single unit.

Note 4: This capture range can be enlarged by external circuitry.

Note 5: The voltage on HPLL2C pin corresponds to immediate phase of leading edge of H-drive signal on HOut pin with
            respect to internal horizontal oscillator sawtooth. It must be between the two clamping levels given. Voltage
            equal to one of the clamping values indicates a marginal operation of PLL2 or non-locked state.

Note 6: Internal threshold. See Figure 10.

Note 7: The tph(min)/TH parameter is fixed by the application. For correct operation of asymmetry corrections through
            dynamic phase modulation, this minimum must be increased by maximum of the total dynamic phase required
            in the direction leading to bending of corners to the left. Marginal situation is indicated by reach of VTopHPLL2C
            high clamping level by waveform on pin HPLL2C. Also refer to Note 5 and Figure 10.

Note 8: The tph(max)/TH parameter is fixed by the application. For correct operation of asymmetry corrections through
            dynamic phase modulation, this maximum must be reduced by maximum of the total dynamic phase required in
            the direction leading to bending of corners to the right. Marginal situation is indicated by reach of VBotHPLL2C
            low clamping level by waveform on pin HPLL2C. Also refer to Note 5 and Figure 10 .

Note 9: All other dynamic phase corrections of picture asymmetry set to their neutral (medium) positions.

7.5 - VERTICAL SECTION

VCC = 12V, Tamb = 25C

       Symbol           Par am et er                           Test Conditions          Value              Un i t s

                                                                                    Min. Typ. Max.

AGC-controlled vertical oscillator sawtooth; VRefO = 8V

RL(VAGCCap)    Ext. load resistance on                    Vamp/Vamp(R=) 1%          65                     M
               VAGCCap pin(10)

       VVOB    Sawtooth bottom voltage on                 No load on VOscF pin(11)      2                  V
               VCap pin(11)

       VVOT    Sawtooth top voltage on VCap               AGC loop stabilized           5                  V
               pin                                        V sync present
                                                          No V sync                     4.9                V

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                                                                                                                          STV9118

Symbol                                                        Par am et er            Test Conditions              Value        Un i t s
                                                Sawtooth Discharge time
tVODis                                          Free-running frequency          CVCap=150nF                  Min.  Typ.   Max.    s
fVO(0)                                         AGC loop capture frequency      CVCap=150nF                   50     80   185    Hz
fVOCapt                                         Sawtooth non-linearity(12)      CVCap=150nF                         100          Hz

--------V----V----O-----d---e---v-----          S-correction range              AGC loop stabilized, (12)          0.5          %
V
      am  p(  16  )                             C-correction range              AGC loop stabilized, (13)
  VO                                                                             tVR=1/4 TVR(15)
                                                                                 tVR=3/4 TVR
----V----V----O-----S--------c---o----r                                                                           -5           %
  VVOamp                                                                        AGC loop stabilized, (14)
                                                                                tVR=1/2 TVR(15)                    +5           %
                                                                                CCOR(Sad0A):
----V----V----O-----C---------c--o----r                                                                           -3           %
  VVOamp                                                                         x0000000b
                                                                                 x1000000b                         0            %
                                                                                 x1111111b
                                                                                                                   +3           %

-----------V----V----O-----a---m-----p--------  Frequency drift of sawtooth     AGC loop stabilized                200          ppm/
VVOamp  fV O                                    amplitude(17)(18)               fVOCapt(min)fVOfVOCapt(max)                      Hz

Vertical output drive signal (on pin VOut);VRefO = 8V

                                                                                VPOS (Sad08):

Vmid(VOut)                                      Middle point on VOut sawtooth   x0000000b                          3.2 3.3      V
                                                                                x1000000b
                                                                                                                   3.5          V

                                                                                x1111111b                    3.65  3.8          V

Vamp                                           Amplitude of VOut sawtooth      VSIZE (Sad07):               3.5   2.25 2.5     V
                                                                                 x0000000b                    -5
VoffVOut                                                                                                       1
  IVOut                                         (peak-to-peak voltage)          x1000000b                          3.0          V

                                                                                x1111111b                          3.75         V

                                                Level on VOut pin at V-drive "off" I2Cbit VOutEn at 0              3.8          V

                                                Current delivered by VOut out-                                            5     mA
                                                put

VVEHT                                           Control input voltage range on                                            VRefO V
                                                VEHTIn pin

-V----a---m----p----V----a---m-V----Vp----E----H----T- Breathing compensation   VVEHT>VRefO                         0           %/V
                                                                                VVEHT(min)VVEHTVRefO               2.5          %/V

Note 10: Value of acceptable cumulated parasitic load resistance due to humidity, AGC storage capacitor leakage, etc.,

          for less than 1% of Vamp change.

Note 11: The threshold for VVOB is generated internally and routed to VOscF pin. Any DC current on this pin will
            influence the value of VVOB.

Note 12: Maximum of deviation from an ideally linear sawtooth ramp at null SCOR (Sad09 at x0000000b) and null
            CCOR (Sad0A at x1000000b). The same rate applies to V-drive signal on VOut pin.

Note 13: Maximum SCOR (Sad09 at x1111111b), null CCOR (Sad0A at x1000000b).

Note 14: Null SCOR (Sad09 at x0000000b).

Note 15: "tVR" is time from the beginning of vertical ramp of V-drive signal on VOut pin. "TVR" is duration of this ramp, see
            chapter TYPICAL OUTPUT WAVEFORMS and Figure 13.

Note 16: VVOamp = VVOT -VVOB

Note 17: The same rate applies to V-drive signal on VOut pin.

Note 18: Informative, not tested on each unit.

                                                                                                                                13/46
STV9118

7.6 - EW DRIVE SECTION
VCC = 12V, Tamb = 25C

       Symbol                                                          Par am et er                       Test Conditions                         Value         Un i t s
                                                                                                                                                  Typ.            V
                                                                                                                                            Min.          Max.
           VEW                                                         Output voltage on EWOut pin                                          1.8            6.5
          IEWOut
          VHEHT                                                        Current sourced by EWOut out-                                        -1.5          TBD mA
         VEW-DC                                                        put
      ----V----E----W----------D----C---
        V H E H T                                                      Control voltage range on HEH-                                        1             VRefO V
    -V----E---V-W---E----W--D-----C---D----C----T---                 TIn pin
                                                                                                          (19)(22)(23)(30)                           2              V
        VEW-PCC                                                        DC component of the EW-drive                                                3.25             V
                                                                       signal on EWOut pin                tVR=1/2 TVR(15)                           4.5             V
-V----E----W----------P----C----C----[--t--v---r--=-------0----]----                                     HSIZE (Sad10h):
EW PCC[tvr= TVR]                                                     Breathing compensation on           0000000xb                                 0            V/V
                                                                       VEW-DC                              1000000xb                              -0.125          V/V
         VEW-Key                                                                                           1111111xb
        VEW-TCor                                                       Temperature drift of DC compo-                                              100          ppm/C
                                                                       nent of the EW-drive signal on     (19)(20)(21)(22)
        VEW-BCor                                                       EWOut pin
                                                                                                          tVR=1/2 TVR(15)
                                                                                                          VHEHT>VRefO
                                                                                                          VHEHT(min)VHEHTVRefO

                                                                                                          tVR=1/2 TVR(15)
                                                                                                          Notes (18)(19)(21)(23)(30)

                                                                                                          (19)(20)(21)(23)(24)(25)(26)(30)

                                                                                                          VSIZE at maximum                        0             V
                                                                                                          PCC (Sad0C):
                                                                       Pin cushion correction compo-                                              0.7           V
                                                                       nent of the EW-drive signal on      x0000000b
                                                                       EWOut pin                           x1000000b                              1.5           V
                                                                                                           x1111111b
                                                                                                          Tracking with VSIZE :                   0.25          V
                                                                                                          PCC at x1000000b
                                                                                                          VSIZE (Sad07):                          0.5           V
                                                                                                           x0000000b
                                                                                                           x1000000b

                                                                                                          (19)(20)(21)(24)(27)(29)(30)

                                                                       Tracking of PCC component of       PCC at x1111111b                        0.52
                                                                       the EW-drive signal with vertical  VPOS (Sad08):                           1.92
                                                                       position adjustment
                                                                                                           x0000000b                              0.4           V
                                                                       Keystone correction component       x1111111b
                                                                       of the EW-drive signal on                                                  -0.4          V
                                                                       EWOut pin                          (20)(21)(22)(23)(24)(27)(28)(30)

                                                                                                          KEYST (Sad0D):
                                                                                                           x0000000b
                                                                                                           x1111111b

                                                                                                          (19)(21)(22)(23)(24)(25)(27)(30)

                                                                       Top corner correction compo-       TCC (Sad0E):                            -1.25         V
                                                                       nent of the EW-drive signal on      x0000000b
                                                                       EWOut pin                            x1000000b                             0             V
                                                                                                           x1111111b
                                                                                                                                                  +1.25         V
                                                                                                          (19)(20)(22)(23)(24)(26)(27)(30)

                                                                       Bottom corner correction compo- BCC (Sad0F):

                                                                       nent of the EW-drive signal on x0000000b                                   -1.25         V

                                                                       EWOut pin                          x1000000b                               0             V

                                                                                                          x1111111b                               +1.25         V

14/46
                                                                                                                                    STV9118

Symbol                                                         Par am et er                        Test Conditions           Value     Un i t s

                                                                                                                       Min. Typ. Max.

-------------------------V----E----W-------------------------  Tracking of EW-drive signal with  VHO>VHOThrfr                0         %/V
                                                               horizontal frequency(32)          VHO(min)VHOVHOThrfr
VE W[ fma x]  VHO                                                                                                            20        %/V

----------------V----E----W----------A----C--------------     Breathing compensation on         (25)(26)                      0       %/V
VE W A C  VHE HT                                             VEW-AC(31)                                                    1.75      %/V
                                                                                                 VHEHT>VRefO
                                                                                                 VHEHT(min)VHEHTVRefO

Note 19: KEYST at medium (neutral) value.

Note 20: TCC at medium (neutral) value.

Note 21: BCC at medium (neutral) value.

Note 22: PCC at minimum value.

Note 23: VPOS at medium (neutral) value.
Note 24: HSIZE at minimum value.
Note 25: Defined as difference of (voltage at tVR=0) minus (voltage at tVR=1/2 TVR).
Note 26: Defined as difference of (voltage at tVR=TVR) minus (voltage at tVR=1/2 TVR).
Note 27: VSIZE at maximum value.

Note 28: Difference (voltage at tVR=0) minus (voltage at tVR=TVR).
Note 29: Ratio "A/B"of parabola component voltage at tVR=0 versus parabola component voltage at tVR=TVR.
Note 30: VHEHT>VRefO, VVEHT>VRefO

Note 31: VEW-AC is sum of all components other than VEW-DC (contribution of PCC, keystone correction and corner
            corrections).

Note 32: More precisely tracking with voltage on HPLL1F pin which itself depends on frequency at a rate given by
            external components on PLL1 pins. VEW[fmax] is the value at condition VHO>VHOThrfr.

7.7 - DYNAMIC CORRECTION OUTPUT SECTION
VCC = 12V, Tamb = 25C

Symbol                                                         Parameter                           Test Conditions           Value     Un i t s

                                                                                                                       Min. Typ. Max.

Vertical Dynamic Correction output VDyCor

IVDyCor                                                        Current delivered by VDyCor out-                        -1.5         TBD mA
                                                               put

VVD-DC                                                         DC component of the drive signal    RL(VDyCor)=10k            4         V
                                                               on VDyCor output
IVVD-VI                                                                                             (23)                     0         V
                                                               Amplitude of V-parabola on VDy-
                                                               Cor output(34)                      VSIZE at medium           0.5       V

                                                                                                   VDC-AMP (Sad15h):         1         V
                                                                                                    x0000000b
                                                                                                    x1000000b                0.6       V
                                                                                                     x1111111b
                                                                                                                             1.6       V
                                                                                                   VDC-AMP at maximum
                                                                                                   VSIZE (Sad07):

                                                                                                    x0000000b
                                                                                                    x1111111b

-----V----V----D---------V---[---t--v---r--=------0----]----  Tracking of V-parabola on VDyCor    VDC-AMP at maximum        0.52
VVD V[tvr= TVR]                                              output with vertical position (33)  VPOS (Sad08):             1.92

                                                                                                    x0000000b
                                                                                                    x1111111b

                                                                                                                                       15/46
STV9118

Note 33: Ratio "A/B"of vertical parabola component voltage at tVR=0 versus vertical parabola component voltage at
            tVR=TVR.

Note 34: Unsigned value. Polarity selection by VDyCorPol I2C Bus bit. Refer to section I2C Bus control register map.

7.8 - DC/DC CONTROLLER SECTION

VCC = 12V, Tamb = 25C

  Sy m b o l                Parameter                          Test Conditions                 Value            Un i t s
                                                                                               Typ.   Max.
   RB+FB                                                                                 Min.
    AOLG                                                                                        100               k
   fUGBW        Ext. resistance applied between                                          5        6
                BComp output and BRegIn input                                                                     dB
      IRI                                                                                       -0.2
   IBComp       Open loop gain of error amplifier              Low frequency(18)                0.5              MHz
  ABISense      on BRegIn input                                                                   3
VThrBIsCurr                                                                                    2.1               A
   IBISense     Unity gain bandwidth of error am- (18)                                           -1    2.0 mA
                plifier on BRegIn input
     tBOn                                                                                       0.25              mA
    IBOut       Bias current delivered by regula-
   VBOSat       tion input BRegIn                                                               3.8                V
                                                                                                4.9               A
    VBReg       Output current capability of BComp             HBOutEn = "Enable"        -0.5   6.0      TH - tinh
                output.                                        HBOutEn = "Disable" (35)          16    10 mA
tBTrigDel / TH
                Voltage gain on BISense input                                                                      V

                Threshold voltage on BISense input                                       TBD                       V
                corresponding to current limitation                                                                V
                                                                                                                   V
                Input current sourced by BISense input
                Conduction time of the power transistor (38)                                                       %

                Output current capability of BOut                                        0
                output

                Saturation voltage of the internal output      IBOut=10mA
                transistor on BOut

                Regulation reference for BRegIn                VRefO=8V
                voltage(36)                                    BREF (Sad03):

                                                                x0000000b
                                                                x1000000b
                                                                x1111111b

                Delay of BOut "Off-to-On" edge after

                middle  of  flyback  pulse,  as  part  of  TH  BOutPh = "0"

                (37)

Note 35: A current sink is provided by the BComp output while BOut is disabled:

Note 36: Internal reference related to VRefO. The same values to be found on pin BRegIn, while regulation loop is
            stabilized.

Note 37: Only applies to configuration specified in "Test conditions" column, i.e. synchronization of BOut "Off-to-On"
            edge with horizontal flyback signal. Refer to chapter "DC/DC controller" for more details.

Note 38: tinh is about 300ns regardless of the H frequency

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                                                                                                                                      STV9118

7.9 - MISCELLANEOUS

VCC = 12V, Tamb = 25C

      Sy m b o l                                   Parameter                                               Test Conditions     Value           Un i t s

                                                                                                                               Min. Typ. Max.

Vertical blanking and horizontal lock indication composite output HLckVBk

ISinkLckBk                                         Sink current to HLckVBk pin                       (39)                      TBD             A

                                                                                                           V.blank     H.lock

                                                                                                           No          Yes     0.1             V

      VOLckBk                                      Output voltage on HLckVBk output                        Yes         Yes     1.1             V

                                                                                                           No          No      5               V

                                                                                                           Yes         No      6               V

Horizontal moir canceller

----T----H----(--H---------m-----o---i-r---e---)                                                    HMoiMode=0 (internal)
       TH
                                                   Modulation of TH by H-moir function              HMOIRE (Sad02):           0               %
                                                                                                      x0000000b
                                                                                                      x1111111b                0.04            %

                                                                                                     HMoiMode=1 (external)

                                                                                                     Rext=10k

      VHMoir                                      H-moir pulse amplitude on HMoir pin HMOIRE (Sad02):
                                                                                                           x0000000b
                                                                                                                               0.1             V

                                                                                                     x1111111b                 2.1             V

Vertical moir canceller

      VV-moir                                     Amplitude of modulation of V-drive sig-           VMOIRE (Sad0Bh):          0               mV
                                                   nal on VOut pin by vertical moir.                 x0000000b
                                                                                                      x1111111b                3               mV

Protection functions

VThrXRay                                           Input threshold on XRay input(40)                                           7.65 7.9 8.2    V

tXRayDelay                                         Delay time between XRay detection                                           2TH
                                                   event and protection action

      VCCEn                                        VraCmCpv-aulpu(e41f)or start of operation at VCC                            8.5             V

      VCCDis                                       VraCmCpv-adlouwenf(o4r1)stop of operation at VCC                            6.5             V

Control voltages on HPosF pin for Soft start/stop operation(18)(42)

      VHOn                                         Threshold for start/stop of H-drive sig-                                    1               V
                                                   nal

      VBOn                                         Threshold for start/stop of B-drive sig-                                    1.7             V
                                                   nal

VHBNorm f                                          Threshold for full operational duty cycle                                   2.4
                                                   of H-drive and B-drive signals

                                                                                                     Normal operation

      VHPos                                        Voltage on HPosF pin as function of ad- HPOS (Sad01)

                                                   justment of HPOS register                         0000000xb                 4.0             V

                                                                                                     1111111xb                 2.8             V

Note 39: Current sunk by the pin if the external voltage is higher than one the circuit tries to force.

Note 40: The threshold is equal to actual VRefO.

Note  41:  In the  regions of                      VCC where    the device's operation is disabled, the             H-drive, V-drive and B+-drive signals on
           HOut,   VOut and                         BOut pins,  resp., are inhibited, the I2C Bus does
           flag is reset. Also see Figure 15                                                                        not accept any data and the XRayAlarm

Note 42: See Figure 10

                                                                                                                                               17/46
STV9118

8 - TYPICAL OUTPUT WAVEFORMS

Note (43)

Function Sad      Pin   Byte                Waveform                       Effect on Screen

Vertical Size 07  VOut  x0000000 Vamp(min)  Vmid(VOut)
                        x1111111 Vamp(max)  Vmid(VOut)

                        x0000000                                    3.5V

                                                        Vmid(VOut)

Vertical

Position  08      VOut x1000000             Vmid(VOut) 3.5V

                        x1111111            Vmid(VOut)

                                                                  3.5V

                        x0000000:   VVOamp
                            Null

S-correction 09   VOut                      VVOS-cor
C-correction 0A   VOut
                        x1111111: VVOamp
                           Max.

                                    0 TVR              TVR TVR tVR

                                    VVOamp

                        x0000000                        VVOC-cor

                                    0       TVR                  TVR tVR

                        x1000000 :  VVOamp
                            Null

                                    VVOamp

                        x1111111                        VVOC-cor

                                    0       TVR                  TVR tVR

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Function Sad         Pin    Byte                           Waveform                           STV9118
                     VOut
                                                                                 Effect on Screen

                            x0000000:         Vamp
                                Null
                                               (n-1)TV
Vertical moir                                             nTV       (n+1)TV t
  amplitude
                0B                                               VV-moir

                            x1111111: Vamp                 nTV       (n+1)TV t
                               Max.

                                                  (n-1)TV

                            0000000x          VEW-DC(min)
                                                        0
                                                           TVR         TVR tVR
                                                                        TVR tVR
Horizontal size 10h  EWOut

                            1111111x          VEW-DC(max)
                                                        0
                                                           TVR

Keystone        0D   EWOut  x0000000          VEW-key           VEW-DC
correction                  x1111111          VEW-key           VEW-DC

                                              VEW-PCC(min)

                            x0000000

Pin cushion                                   0            TVR         TVR tVR
correction
                0C   EWOut                    VEW-PCC(max)

                            x1111111

                                              0            TVR         TVR tVR

                                              VEW-TCor(max)

Top corner      0E                  x1111111  0            TVR         TVR tVR
correction           EWOut                                              TVR tVR
                                              VEW-TCor(min)
                                    x0000000

                                              0            TVR

                                              VEW-TBot(max)

Bottom corner   0F                  x1111111  0            TVR         TVR tVR
  correction         EWOut                                              TVR tVR
                                              VEW-TBot(min)
                                    x0000000

                                              0            TVR

                                                                                 19/46
STV9118

Function Sad        Pin       Byte                    Waveform                   Effect on Screen

                                        tParalC(min)  static phase

Parallelogram       Internal  x0000000  0             TVR          TVR tVR
  correction                  x1111111
               12h            x0000000
                              x1111111
                                        tParalC(max)  static phase

                                        0             TVR          TVR tVR

                                        tPCAC(max)                     static
                                                                       H-phase

Pin cushion         Internal            0             TVR          TVR tVR
asymmetry 11h
correction                             tPCAC(max)                      static
                                                                        H-phase

                                        0             TVR           TVR tVR
                                                                VDyCorPol=0
                                        VVD-V(max)
                                                                        VVD-DC
                              01111111

                                        0             TVR          TVR tVR
                                                                       VVD-DC
Vertical                                VVD-V(max)

dynamic       15h  VDyCor x0000000                                              Application dependent
correction

amplitude                               0             TVR           TVR tVR

                                        VVD-V(max)              VDyCorPol=1
                                                                        VVD-DC
                              11111111

                                        0             TVR          TVR tVR

Note 43: For any H and V correction component of the waveforms on EWOut and VOut pins and for internal waveform
            for corrections of H asymmetry, displayed in the table, weight of the other relevant components is nullified
            (minimum for parabola, S-correction, medium for keystone, all corner corrections, C-correction, parallelogram,
            parabola asymmetry correction, written in corresponding registers).

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9 - I2C BUS CONTROL REGISTER MAP

The device slave address is 8C in write mode and 8D in read mode.

Bold weight denotes default value at Power-On-Reset.
I2C Bus data in the adjustment register is buffered and internally applied with discharge of the vertical os-
cillator (44).
In order to ensure compatibility with future devices, all "Reserved" bits should be set to 0.

Sad  D7              D6                 D5  D4  D3                   D2          D1  D0

WRITE MODE (SLAVE ADDRESS = 8C)

     HDutySyncV                             HDUTY (Horizontal duty cycle)

00 1: Synchro.       0                  0   0   0                     0          0   0

     0: Asynchro.

01                                          HPOS (Horizontal position)               Reserved
                1
                     0                  0   0   0                     0          0

     HMoir                                 HMOIRE (Horizontal moir amplitude)

02 1: Separated      0                  0   0   0                     0          0   0

     0: Combined

03   B+SyncV                                BREF (B+reference)

     0: Asynchro.    1                  0   0   0                     0          0   0

04 Reserved                                     Reserved

05 Reserved                                     Reserved

06 Reserved                                             Reserved
                                            VSIZE (Vertical size)
     BOutPh

07 0: H-flyback      1                  0   0   0                     0          0   0

     1: H-drive

08      EWTrHFr                             VPOS (Vertical position)
     0: No tracking
                     1                  0   0   0                     0          0   0

09 Reserved                                 SCOR (S-correction)
                                    1
                                        0   0   0                     0          0   0

0A Reserved                                 CCOR (C-correction)
                                     1
                                        0   0   0                     0          0   0

0B Reserved                                 VMOIRE (Vertical moir amplitude)
                                     0
                                        0   0   0                     0          0   0

0C Reserved                                     PCC (Pin cushion correction)
                                     1
                                        0   0   0                     0          0   0

0D Reserved                                 KEYST (Keystone correction)
                                     1
                                        0   0   0                     0          0   0

0E Reserved                                     TCC (Top corner correction)
                                     1
                                        0   0   0                     0          0   0

0F Reserved                                     BCC (Bottom corner correction)
                                    1
                                        0   0   0                     0          0   0

10                                          HSIZE (Horizontal size)                  Reserved

     1               0                  0   0   0                     0          0

11 Reserved                                 PCAC (Pin cushion asymmetry correction)
                                    1
                                        0   0   0                     0          0   0

                                                                                        21/46
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Sad      D7           D6            D5          D4               D3      D2        D1              D0

12 Reserved                                     PARAL (Parallelogram correction)

                      1             0           0                0       0         0               0

13                                                     Reserved

14                                                     Reserved

15     VDyCorPol                                VDC-AMP (Vertical dynamic correction amplitude)
          0: ""
                      1             0           0                0       0         0               0

         XRayReset    VSyncAuto VSyncSel SDetReset HMoiMode PLL1Pump PLL1InhEn                     HLockEn
16 0: No effect                                                                                      1: On
                      1: On 0:Comp              0: No effect 0: Internal 1: Fast   1: On
       1: Reset
                                    1:Sep       1: Reset 1: External 0: Slow

17        TV             TH           TVM         THM       BOHEdge HBOutEn VOutEn BlankMode
       0: Off(46)     0: Off(46)    0: Off(46)  0: Off(46)  0: Falling 0: Disable 0: Disable 1: Perm.

READ MODE (SLAVE ADDRESS = 8D)

XX     HLock             VLock      XRayAlarm   Polarity detection                 Sync detection
                      0: Locked     1: On
(45) 0: Locked        1: Not lock.  0: Off      HVPol            VPol    VExtrDet  HVDet           VDet
       1: Not locked
                                                1: Negative 1: Negative  0: Not det. 0: Not det. 0: Not det.

Note 44: With exception of HDUTY and BREF adjustments data that can take effect instantaneously if switches

          HDutySyncV and B+SyncV are at 0 respectively.

Note 45: In Read Mode, the device always outputs data of the status register, regardless of sub address previously
            selected.

Note 46: The TV, TH, TVM and THM bits are for testing purposes and must be kept at 0 by application.

Description of I2C Bus switches and flags                   Sad07/D7 - BOutPh
                                                              Phase of start of B+ drive signal on BOut pin
Write-to bits                                                     0: Just after horizontal flyback pulse
                                                                  1: With one of edges of line drive signal on
Sad00/D7 - HDutySyncV                                                HOut pin, selected by BOHEdge bit
  Synchronization of internal application of Hori-
  zontal Duty cycle data, buffered in I2C Bus latch,        Sad08/D7 - EWTrHFr
  with internal discharge of Vertical oscillator              Tracking of all corrections contained in wave-
      0: Asynchronous mode, new data applied                  form on pin EWOut with Horizontal Frequency
         with ACK bit of I2C Bus transfer on this sub             0: Not active
         address                                                  1: Active
      1: Synchronous mode
                                                            Sad15/D7 - VDyCorPol
Sad02/D7 - HMoir                                             Polarity of Vertical Dynamic Correction wave-
  Horizontal Moir characteristics                            form (parabola)
      0: Adapted to an architecture with EHT gener-               0: Concave (minimum in the middle of the pa-
         ated in deflection section                                  rabola)
      1: Adapted to an architecture with separated                1: Convex (maximum in the middle of the pa-
         deflection and EHT sections                                 rabola)

Sad03/D7 - B+SyncV                                          Sad16/D0 - HLockEn

  Same as HDutySyncV, applicable for B+ refer-                Enable of output of Horizontal PLL1 Lock/unlock
  ence data                                                   status signal on pin HLckVBk

                                                                  0: Disabled, vertical blanking only on the pin
                                                                     HLckVBk

                                                                  1: Enabled

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Sad16/D1 - PLL1InhEn                                  Sad16/D7 - XRayReset
  Enable of Inhibition of horizontal PLL1 during        Reset to 0 of XRay flag of status register effect-
  extracted vertical synchronization pulse              ed with ACK bit of I2C Bus data transfer into reg-
      0: Disabled, PLL1 is never inhibited              ister containing the XRayReset bit. Also see de-
      1: Enabled                                        scription of the flag.
                                                            0: No effect
Sad16/D2 - PLL1Pump                                         1: Reset with automatic return of the bit to 0
  Horizontal PLL1 charge Pump current
      0: Slow PLL1, low current                       Sad17/D0 - BlankMode
      1: Fast PLL1, high current                        Blanking operation Mode
                                                            0: Blanking pulse starting with detection of
Sad16/D3 - HMoiMode                                            vertical synchronization pulse and ending
  Horizontal Moir Mode. In position "Internal", the           with end of vertical oscillator discharge
  H-moir signal affects timing of H-drive signal on           (start of vertical sawtooth ramp on the VOut
  HOut pin. In position "External", the H-moir sig-           pin)
  nal is output on HMoir pin and has no effect on          1: Permanent blanking - high blanking level in
  H-drive. In both cases, the amplitude of H-moir             composite signal on pin HLckVBk is per-
  signal is adjusted through I2C Bus register                  manent
  HMOIRE.
      0: Internal                                     Sad17/D1 - VOutEn
      1: External                                       Vertical Output Enable
                                                            0: Disabled, VoffVOut on VOut pin (see 7.5 -
Sad16/D4 - SDetReset                                           Vertical section)
  Reset to 0 of Synchronization Detection flags             1: Enabled, vertical ramp with vertical position
  VDet, HVDet and VExtrDet of status register ef-              offset on VOut pin
  fected with ACK bit of I2C Bus data transfer into
  register containing the SDetReset bit. Also see     Sad17/D2 - HBOutEn
  description of the flags.                             Horizontal and B+ Output Enable
      0: No effect                                          0: Disabled, levels corresponding to "power
      1: Reset with automatic return of the bit to 0           transistor off" on HOut and BOut pins (high
                                                               for HOut, low for BOut).
Sad16/D5 - VSyncSel                                         1: Enabled, horizontal deflection drive signal
  Vertical Synchronization input Selection be-                 on HOut pin providing that it is not inhibited
  tween the one extracted from composite HV sig-               by another internal event (activated XRay
  nal on pin H/HVSyn and the one on pin VSyn.                  protection). B+ drive signal on BOut pin.
  No effect if VSyncAuto bit is at 1.                   Programming the bit to 1 after prior value of 0,
      0: V. sync extracted from composite signal on     will initiate soft start mechanism of horizontal
         H/HVSyn pin selected                           drive and of B+ DC/DC convertor if this is in ex-
      1: V. sync applied on VSyn pin selected           ternal sawtooth configuration.

Sad16/D6 - VSyncAuto                                  Sad17/D3 - BOHEdge
  Vertical Synchronization input selection Auto-        Selection of Edge of Horizontal drive signal to
  matic mode. If enabled, the device automatically      phase B+ drive Output signal on BOut pin. Only
  selects between the vertical sync extracted from      applies if the bit BOutPh is set to 1, otherwise
  composite HV signal on pin H/HVSyn and the            BOHEdge has no effect.
  one on pin VSyn, based on detection mecha-                0: Falling edge
  nism. If both are present, the one coming first is        1: Rising edge
  kept.
      0: Disabled, selection done according to bit    Sad17/D4,D5,D6,D7 - THM, TVM, TH, TV
         VSyncSel                                       Test bits. They must be kept at 0 level by appli-
      1: Enabled, the bit VSyncSel has no effect        cation S/W.

                                                      Read-out flags

                                                      23/46
STV9118

SadXX/D0 - VDet(47)                                SadXX/D4 - HVPol

  Flag indicating Detection of V synchronization     Flag indicating Polarity of H or HV synchroniza-
  pulses on VSyn pin.                                tion pulses applied on H/HVSyn pin with respect
                                                     to mean level of the sync signal
      0: Not detected
      1: Detected                                        0: Positive
                                                         1: Negative
SadXX/D1 - HVDet (47)
  Flag indicating Detection of H or HV synchroni-  SadXX/D5 - XRayAlarm
  zation pulses applied on H/HVSyn pin. Once the     Alarm indicating that an event of excessive volt-
  sync pulses are detected, the flag is set and      age has passed on XRay pin. Can only be reset
  latched. Disappearance of the sync signal will     to 0 through I2C Bus bit XRayReset or by power-
  not lead to reset of the flag.                     on reset.
      0: Not detected                                    0: No excess since last reset of the bit
      1: Detected.                                       1: At least one event of excess appeared
                                                            since the last reset of the bit, HOut inhibited
SadXX/D2 - VExtrDet (47)
  Flag indicating Detection of Extracted Vertical  SadXX/D6 - VLock
  synchronization signal from composite H+V sig-     Status of "Locking" or stabilization of Vertical os-
  nal applied on H/HVSyn pin                         cillator amplitude to an internal reference by
      0: Not detected                                AGC regulation loop.
      1: Detected                                        0: Locked (amplitude stabilized)
                                                         1: Not locked (amplitude non-stabilized)

SadXX/D3 - VPol                                    SadXX/D7 - HLock

  Flag indicating Polarity of V synchronization      Status of Locking of Horizontal PLL1
  pulses applied on VSyn pin with respect to mean        0: Locked
  level of the sync signal                               1: Not locked

      0: Positive
      1: Negative

Note 47: This flag, by its value of 1, indicates an event of detection of at least one synchronization pulse since its last

          reset (by means of the SDetReset I2C Bus bit). This is to be taken into account by application S/W in a way

            that enough time (at least the period between 2 synchronization pulses of analyzed signal) must be provided

          between reset of the flag through SDetReset bit and validation of information provided in the flag after read-

            out of status register.

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                                                            STV9118

10 - OPERATING DESCRIPTION

10.1 - SUPPLY AND CONTROL

10.1.1 - Power supply and voltage references                tering against ground as well as for external use
                                                            with load currents limited to IRefO. The filtering is
The device is designed for a typical value of power supply  necessary to minimize interference in output sig-
      voltage of 12 V.                                      nals, causing adverse effects like e.g. jitter.
                                                            10.1.2 - I2C Bus Control
In order to avoid erratic operation of the circuit at       The I2C bus is a 2 line bi-directional serial commu-
power supply ramp-up or ramp-down, the value of             nication bus introduced by Philips. For its general
VCC is monitored. See Figure 1 and electrical               description, refer to corresponding Philips I2C bus
specifications. At switch-on, the device enters a           specification.
"normal operation" as the supply voltage exceeds            This device is an I2C bus slave, compatible with
VCCEn and stays there until it decreases bellow             fast (400kHz) I2C bus protocol, with write mode
VCCDis. The two thresholds provide, by their differ-        slave address of 8C (read mode slave address
ence, a hysteresis to bridge potential noise. Out-          8D). Integrators are employed at the SCL (Serial
side the "normal operation", the signals on HOut,           Clock) input and at the input buffer of the SDA (Se-
BOut and VOut outputs are inhibited and the I2C             rial Data) input/output to filter off the spikes of up to
bus interface is inactive (high impedance on SDA,           50ns.
SCL pins, no ACK), all I2C bus control registers
being reset to their default values (see chapter I2C        The device supports multiple data byte messages
BUS CONTROL REGISTER MAP on page 21).                       (with automatic incrementation of the I2C bus sub-
                                                            address) as well as repeated Start Condition for
Figure 1. Supply voltage monitoring                         I2C bus subaddress change inside the I2C bus
                                                            messages. All I2C bus registers with specified I2C
V(Vcc)       VCC                                            bus subaddress are of WRITE ONLY type, where-
        VCCEn hysteresis                                    as the status register providing a feedback infor-
                                    VCCDis                  mation to the master I2C bus device has no attrib-
                                                            uted I2C bus subaddress and is of READ ONLY
        Disabled  Normal operation  Disabled                type. The master I2C bus device reads this register
                                               t            sending directly, after the Start Condition, the
                                                            READ device I2C bus slave address (8D) followed
Internal thresholds in all parts of the circuit are de-     by the register read-out, NAK (No Acknowledge)
rived from a common internal reference supply               signal and the Stop Condition.
VRefO that is lead out to RefOut pin for external fil-      For the I2C bus control register map, refer to chap-
                                                            ter I2C BUS CONTROL REGISTER MAP on
10.2 - SYNC. PROCESSOR                                      page 21.

10.2.1 - Synchronization signals                            The vertical sync. signal applied to the vertical de-
                                                            flection processor is selected between the signal
The device has two inputs for TTL-level synchroni-          extracted from the composite signal on H/HVSyn
zation signals, both with hysteresis to avoid erratic       input and the one applied on VSyn input. The se-
detection and with a pull-down resistor. On H/              lector is controlled by VSyncSel I2C bus bit.
HVSyn input, pure horizontal or composite hori-
zontal/vertical signal is accepted. On VSyn input,          Besides the polarity detection, the device is capa-
only pure vertical sync. signal is accepted. Both           ble of detecting the presence of sync. signals on
positive and negative polarities may be applied on          each of the inputs and at the output of vertical
either input, see Figure 2. Polarity detector and           sync. extractor. The information from all detectors
programmable inverter are provided on each of               is provided in the I2C bus status register (5 flags:
the two inputs. The signal applied on H/HVSyn pin,          VDet, HVDet, VExtrDet, VPol, HVPol). The device
after polarity treatment, is directly lead to horizon-      is equipped with an automatic mode (switched on
tal part and to an extractor of vertical sync. pulses,      or off by VSyncAuto I2C bus bit) that also uses the
working on principle of integration, see Figure 3.          detection information.

                                                            25/46
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Figure 2. Horizontal sync signal

             Positive             tPulseHSyn
                TH

             Negative

10.2.2 - Sync. presence detection flags                 der to reset them to 0 (all at once), a 1 must be
                                                        written into SDetReset I2C bus bit, the reset action
The sync. signal presence detection flags in the        taking effect with ACK bit of the I2C bus transfer to
status register (VDet, HVDet, VExtrDet) do not          the register containing the SDetReset bit. The de-
show in real time the presence or absence of the        tection circuits are then ready to capture another
corresponding sync. signal. They are latched to 1       event (pulse). See Note 47.
as soon as a single sync. pulse is detected. In or-

Figure 3. Extraction of V-sync signal from H/V-sync signal

H/V-sync     TH        tPulseHsyn

Internal                          textrV
Integration

Extracted
  V-sync

10.2.3 - MCU controlled sync. selection mode            10.2.4 - Automatic sync. selection mode

I2C bus bit VSyncAuto is set to 0. The MCU reads        I2C bus bit VSyncAuto is set to 1. In this mode, the
the polarity and signal presence detection flags,       device itself controls the I2C bus bits switching the
after setting the SDetReset bit to 1 and an appro-      polarity inverters (HVPol, VPol) and the vertical
priate delay, to obtain a true information of the sig-  sync. signal selector (VSyncSel), using the infor-
nals applied, reads and evaluates this information      mation provided by detection circuitry. If both ex-
and controls the vertical signal selector according-    tracted and pure vertical sync. signals are present,
ly. The MCU has no access to polarity inverters,        the one already selected is maintained. No inter-
they are controlled automatically.                      vention of the MCU is necessary.

See also chapter I2C BUS CONTROL REGISTER
MAP on page 21.

10.3 - HORIZONTAL SECTION                               10.3.2 - PLL1

10.3.1 - General                                        The PLL1 block diagram is in Figure 5. It consists
                                                        of a voltage-controlled oscillator (VCO), a shaper
The horizontal section consists of two PLLs with        with adjustable threshold, a charge pump with inhi-
various adjustments and corrections, working on         bition circuit, a frequency and phase comparator
horizontal deflection frequency, then phase shift-      and timing circuitry. The goal of the PLL1 is to
ing and output driving circuitry providing H-drive      make the VCO ramp signal match in frequency the
signal on HOut pin. Input signal to the horizontal      sync. signal and to lock this ramp in phase to the
section is output of the polarity inverter on H/        sync. signal, with a possibility to adjust a perma-
HVSyn input. The device ensures automatically           nent phase offset. On the screen, this offset re-
that this polarity be always positive.

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                                                                                                  STV9118

sults in the change of horizontal position of the pic-  "CRC" filter is generally used (see Figure 4 on
ture. The loop, by tuning the VCO accordingly,          page 27).
gets and maintains in coincidence the rising edge       Figure 4. H-PLL1 filter configuration
of input sync. signal with signal REF1, which is de-
rived from the VCO ramp by a comparator with                                         HPLL1F
threshold adjustable through HPOS I2C bus con-
trol. The coincidence is identified and flagged by                                  9
lock detection circuit on pin HLckVBk as well as by
HLock I2C bus flag.                                                  R2          C1

The charge pump provides positive and negative                       C2
currents charging the external loop filter on HPosF
pin. The loop is independent of the trailing edge of    The PLL1 is internally inhibited during extracted
sync. signal and only locks to its leading edge. By     vertical sync. pulse (if any) to avoid taking into ac-
design, the PLL1 does not suffer from any dead          count missing or wrong pulses on the phase com-
band even while locked. The speed of the PLL1           parator. Inhibition is obtained by forcing the charge
depends on the current value provided by the            pump output to high impedance state. The inhibi-
charge pump. While not locked, the current is very      tion mechanism can be disabled through
low, to slow down the changes of VCO frequency          PLL1Pump I2C bus bit.
and thus protect the external power components
at sync. signal change. In locked state, the cur-       The Figure 7, in its upper part, shows the position
rents are much higher, two different values being       of the VCO ramp signal in relation to input sync.
selectable via PLL1Pump I2C bus bit to provide a        pulse for three different positions of adjustment of
mean to control the PLL1 speed by S/W. Lower            horizontal position control HPOS.
values make the PLL1 slower, but more stable.
Higher values make it faster and less stable. In
general, the PLL1 speed should be higher for high
deflection frequencies. The response speed and
stability (jitter level) depends on the choice of ex-
ternal components making up the loop filter. A

Figure 5. Horizontal PLL1 block diagram

                                                                     PLL1InhEn
                                                                        (I2C) V-sync (extracted)

                                                        Lock

                      PLL1                                Status                 HPLL1F R0        C0 HOscF
                                                        (pin & I2C)                                64
                            LOCK
                        DETECTOR                                                 98

H/HVSyn       Sync                            High      CHARGE            PLL            VCO
     1      Polarity                                      PUMP       INHIBITION               HOSC
                            COMP
             INPUT                                      PLL1Pump       HPosF     HPOS
         INTERFACE                            Low          (I2C)          10     (I2C)
                       REF1
         Extracted                                                    SHAPER
          V-sync

                                                                                                    27/46
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Figure 6. Horizontal oscillator (VCO) schematic diagram

                                       I0                              4  HOscF
                                                            VHOThrHi
                                                                           +
(PLL1 filter)                      I0  2                                   -
    HPLL1F 9 VHO +
                                -                                         -            RS
                                                            VHOThrLo +              Flip-Flop
           from charge pump
                                                      4 I0
                                   RO 8

                                                            6 CO                               VCO discharge
                                                                                               control

                                                                          VHOThrHi
                                                                          VHOThrLo

10.3.3 - Voltage controlled oscillator                      the external filter on pin HPLL2C to obtain
                                                            smoothed voltage, used, in comparison with VCO
The VCO makes part of both PLL1 and PLL2                    ramp, as a threshold for H-drive rising edge gener-
loops, being an "output" to PLL1 and "input" to             ation.
PLL2. It delivers a linear sawtooth. Figure 6 ex-
plains its principle of operation. The linears are ob-      As both leading and trailing edges of the H-drive
tained by charging and discharging an external ca-          signal in the Figure 7 must fall inside the rising part
pacitor on pin CO, with currents proportional to the        of the VCO ramp, an optimum middle position of
current forced through an external resistor on pin          the threshold has been found to provide enough
RO, which itself depends on the input tuning volt-          margin for horizontal output transistor storage time
age VHO (filtered charge pump output). The rising           as well as for the trailing edge of H-drive signal
and falling linears are limited by VHOThrLo and             with maximum duty cycle. Yet, the constraints
VHOThrHi thresholds filtered through HOscF pin.             thereof must be taken into account while consider-
                                                            ing the application frequency range and H-flyback
At no signal condition, the VHO tuning voltage is           duration. The Figure 7 also shows regions for ris-
clamped to its minimum (see chapter ELECTRI-                ing and falling edges of the H-drive signal on HOut
CAL PARAMETERS AND OPERATING CONDI-                         pin. As it is forced high during the H-flyback pulse
TIONS, part horizontal section), which corre-               and low during the VCO discharge period, no edge
sponds to the free-running VCO frequency fHO(0).            during these two events takes effect.
Refer to Note 1 for the formula to calculate this fre-
quency using external components values. The ra-            The flyback input configuration is in Figure 8.
tio between the frequency corresponding to maxi-
mum VHO and the one corresponding to minimum                10.3.5 - Dynamic PLL2 phase control
VHO (free-running frequency) is about 4.5. This
range can easily be increased in the application.           The dynamic phase control of PLL2 is used to
The PLL1 can only lock to input frequencies falling         compensate for picture asymmetry versus vertical
inside these two limits.                                    axis across the middle of the picture. It is done by
                                                            modulating the phase of the horizontal deflection
10.3.4 - PLL2                                               with respect to the incoming video (synchroniza-
                                                            tion). Inside the device, the threshold VS(0) is com-
The goal of the PLL2 is, by means of phasing the            pared with the VCO ramp, the PLL2 locking the
signal driving the power deflection transistor, to          middle of H-flyback to the moment of their match.
lock the middle of the horizontal flyback to a cer-         The dynamic phase is obtained by modulation of
tain threshold of the VCO sawtooth. This internal           the threshold by correction waveforms. Refer to
threshold is affected by geometry phase correc-             Figure 12 and to chapter TYPICAL OUTPUT
tions, like e.g., parallelogram. The PLL2 is much           WAVEFORMS. The correction waveforms have
faster than PLL1 to be able to follow the dynamism          no effect in vertical middle of the screen (for mid-
of this phase modulation. The PLL2 control current          dle vertical position). As they are summed, their ef-
(see Figure 7) is significantly increased during dis-       fect on the phase tends to reach maximum span at
charge of vertical oscillator (during vertical retrace      top and bottom of the picture. As all the compo-
period) to be able to make up for the difference of         nents of the resulting correction waveform (linear
dynamic phase at the bottom and at the top of the           for parallelogram correction and parabola of 2nd
picture. The PLL2 control current is integrated on          order for Pin cushion asymmetry correction) are

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                                                                   STV9118

generated from the output vertical deflection drive                The duty cycle of the H-drive signal is controlled
waveform, they both track with real vertical ampli-                via I2C bus register HDUTY. This is overruled dur-
tude and position (including breathing compensa-                   ing soft-start and soft-stop procedures (see sub
tion), thus being fixed on the screen. Refer to I2C                chapter Soft-start and soft-stop on H-drive on
BUS CONTROL REGISTER MAP on page 21 for                            page 29 and Figure 10).
details on I2C bus controls.
                                                                   The PLL2 is followed by a rapid phase shifting
Figure 7. Horizontal timing diagram                                which accepts the signal from H-moir canceller
                                                                   (see sub chapter Horizontal moir cancellation on
                        tHph                  HPOS                 page 29)
                                                (I2C)
                      min max                                      The output stage consists of a NPN bipolar tran-
                                                   max.            sistor, the collector of which is routed to HOut pin
  H-sync                                           med.            (see Figure 9).
(polarized)                                        min.
                                                                   Figure 9. HOut configuration
      PLL1 lock                           VHOThrHi          PLL1
                                                                                                              26 HOut
  REF1                                        VHOThrLo
(internal)                                                                                                 int. ext.

H-Osc       VHPosF             VS(0)                               Non-conductive state of HOT (Horizontal Output
(VCO)                                                              Transistor) must correspond to non-conductive
                max.           7/8TH                               state of the device output transistor.
                med.             TH
                min.                                               10.3.7 - Soft-start and soft-stop on H-drive

H-flyback                      VThrHFly                     PLL2   The soft-start and soft-stop procedure is carried
                                                                   out at each switch-on or switch-off of the H-drive
  PLL2       ON       tS +                                         signal, either via HBOutEn I2C bus bit or after re-
control                     -                                     set of XRayAlarm I2C bus flag, to protect external
current                                                           power components. By its second function, the ex-
                                                        ON         ternal capacitor on pin HPosF is used to time out
  H-drive                              OFF                         this procedure, during which the duty cycle of H-
(on HOut)                                                          drive signal starts at its maximum ("tHoff/TH for soft
                            tHoff                                  start/stop" in electrical specifications) and slowly
H-drive                         forced high forced low            decreases to the value determined by the control
    region                                                         I2C bus register HDUTY (vice versa at soft-stop).
                 tph(max)                                          This is controlled by voltage on pin HPosF. See
H-drive                                                           Figure 10 and sub chapter Safety functions on
    region                                                         page 36.

                               inhibited                           10.3.8 - Horizontal moir cancellation

tS: HOT storage time                                               The horizontal moir canceller is intended to blur a
                                                                   potential beat between the horizontal video pixel
Figure 8. HFly input configuration                                 period and the CRT pixel width, which causes vis-
                                                                   ible moir patterns in the picture.
HFly 12                    ~500                                    On pin HMoir, in position "External" of I2C bus bit
                           ~20k                                    HMoiMode, it generates a square line-synchro-
                                                                   nized waveform with amplitude adjustable through
            ext. int.                                              HMOIRE I2C bus control. In position "Internal" of
                                                                   I2C bus bit HMoiMode, it introduces a microscopic
                               GND                                 indent on horizontal scan lines by injecting little
                                                                   controlled phase shifts to output circuitry of the
10.3.6 - Output Section                                            horizontal section. Their amplitude is adjustable
                                                                   through HMOIRE I2C bus control.
The H-drive signal is inhibited (high level) during
                                                                   Only one H-moir, internal or external, is generat-
flyback pulse, and also when     (VXCRCaiysAtolaormlowI2,Cwhbeuns  ed at a time.
X-ray protection is activated
flag set to 1) and when I2C bus bit HBOutEn is set

to 0 (default position).

                                                                   29/46
STV9118

The behaviour of horizontal moir is to be opti-           for common architecture (B+ and EHT common
mised for different deflection design configurations       regulation) and at 1 for separated architecture (B+
using HMoir I2C bus bit. This bit is to be kept at 0      and EHT each regulated separately).

Figure 10. Control of HOut and BOut at start/stop at nominal Vcc

       V(HPosF)                                  VHPosMin             minimum value

                                   VHPosMax                          HPOS (I2C)
                           VHBNorm                                      range

                                                                      maximum value

                     VBOn

         VHOn          Soft start  Normal operation                    Soft stop

                     Start Start                                     Stop Stop
                     HOut BOut                                       BOut HOut

       HOut                                                                            t
       H-duty cycle                                                                  100%

       BOut                                                                          0%
       B-duty cycle

10.4 - VERTICAL SECTION                                    reference REF (VVOT), the result thereof control-
                                                           ling the gain of the transconductance amplifier pro-
10.4.1 - General                                           viding the charging current. Speed of this AGC
                                                           loop depends on the storage capacitance on pin
The goal of the vertical section is to drive vertical      VAGCCap. The VLock I2C bus flag is set to 1
deflection output stage. It delivers a sawtooth            when the loop is stabilized, i.e. when the voltage
waveform with an amplitude independent of de-              on pin VAGCCap matches VVOT value. On the
flection frequency, on which vertical geometry cor-        screen, this corresponds to stabilized vertical size
rections of C- and S-type are superimposed (see            of picture. After a change of frequency on the
chapter TYPICAL OUTPUT WAVEFORMS).                         sync. input, the stabilization time depends on the
                                                           frequency difference and on the capacitor value.
Block diagram is in Figure 11. The sawtooth is ob-         The lower its value, the shorter the stabilization
tained by charging an external capacitor on pin            time, but on the other hand, the lower the loop sta-
VCap with controlled current and by discharging it         bility. A practical compromise is a capacitance of
via transistor Q1. This is controlled by the CON-          470nF. The leakage current of this capacitor re-
TROLLER. The charging starts when the voltage              sults in difference in amplitude between low and
across the capacitor drops below VVOB threshold.           high frequencies. The higher its parallel resistance
The discharging starts either when it exceeds VVOT         RL(VAGCCap), the lower this difference.
threshold or a short time after arrival of synchroni-
zation pulse. This time is necessary for the AGC           When the synchronization pulse is not present, the
loop to sample the voltage at the top of the saw-          charging current is fixed. As a consequence, the
tooth. The VVOB reference is routed out onto VO-           free-running frequency fVO(0) only depends on the
scF pin in order to allow for further filtration.          value of the capacitor on pin VCap. It can be
                                                           roughly calculated using the following formula
The charging current influences amplitude and
shape of the sawtooth. Just before the discharge,          fVO(0) =  150nF . 100Hz
the voltage across the capacitor on pin VCap is                      C(VCap)
sampled and stored on a storage capacitor con-
nected on pin VAGCCap. During the following ver-
tical period, this voltage is compared to internal

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The frequency range in which the AGC loop can         The biasing voltage for external DC-coupled verti-
regulate the amplitude also depends on this ca-       cal power amplifier is to be derived from VRefO
pacitor.                                              voltage provided on pin RefOut, using a resistor di-
                                                      vider, this to ensure the same temperature drift of
The C- and S-corrections of shape serve to com-       mean (DC) levels on both differential inputs and to
pensate for the vertical deflection system non-line-  compensate for spread of VRefO value (and so
arity. They are controlled via CCOR and SCOR          mean output value) between particular devices.
I2C bus controls.
                                                      10.4.2 - Vertical moir
Shape-corrected sawtooth with regulated ampli-
tude is lead to amplitude control stage. The dis-     To blur the interaction of deflection lines with CRT
charge exponential is replaced by VVOB level,         mask grid pitch that can generate moir pattern,
which, under control of the CONTROLLER, cre-          the picture position is to be alternated at half-frame
ates a rapid falling edge and a flat part before be-  frequency. For this purpose, a square waveform at
ginning of new ramp. Mean value of the waveform       half-frame frequency is superimposed on the out-
output on pin VOut is adjusted by means of VPOS       put waveform's DC value. Its amplitude is adjusta-
I2C bus control, its amplitude through VSIZE I2C      ble through VMOIRE I2C bus control,.
bus control. Vertical moir is superimposed.

Figure 11. Vertical section block diagram

                                                                Charge current      Transconductance amplifier

                 OSC                                  VCap                          REF
                 Cap.                                 22

                        Discharge                                 Sampling          20 VAGCCap
                                                                                        Sampling
VSyn2  Synchro   Controller                                 Q1  sawtooth                Capacitance
       Polarity                                                 discharge                S-correction
                                                                                           SCOR (I2C)
                                                                                           CCOR (I2C)
                                                                                         C-correction

                                                                                                   18 VEHTIn

                                                                                         23 VOut

                   19                                             VVOB VSIZE (I2C)
                 VOscF                                      VMOIRE (I2C)

                                                              VPOS (I2C)

                                                                                         31/46
STV9118

10.5 - EW DRIVE SECTION                                 be applied. As all the components of the resulting
                                                        correction waveform are generated from the out-
The goal of the EW drive section is to provide, on      put vertical deflection drive waveform, they all
pin EWOut, a waveform which, used by an exter-          track with real vertical amplitude and position (in-
nal DC-coupled power stage, serves to compen-           cluding breathing compensation), thus being fixed
sate for those geometry errors of the picture that      vertically on the screen. They are also affected by
are symmetric versus vertical axis across the mid-      C- and S-corrections. The sum of components oth-
dle of the picture.                                     er than DC is affected by value in HSIZE I2C bus
                                                        control in reversed sense. Refer to electrical spec-
The waveform consists of an adjustable DC value,        ifications for value. The DC value, adjusted via
corresponding to horizontal size, a parabola of 2nd     HSIZE control, is also affected by voltage on HE-
order for "pin cushion" correction, a linear for "key-  HTIn input, thus providing a horizontal breathing
stone" correction and independent half-parabolas        compensation (see electrical specifications for val-
of 4th order for top and bottom corner corrections.     ue). The resulting waveform is conditionally multi-
All of them are adjustable via I2C bus, see I2C         plied with voltage on HPLL1F, which depends on
BUS CONTROL REGISTER MAP on page 21                     frequency. Refer to electrical specifications for val-
chapter.                                                ue and more precision. This tracking with frequen-
                                                        cy provides a rough compensation of variation of
Refer to Figure 12, Figure 13 and to chapter TYP-       picture geometry with frequency and allows to fix
ICAL OUTPUT WAVEFORMS. The correction                   the adjustment ranges of I2C bus controls through-
waveforms have no effect in the vertical middle of      out the operating range of horizontal frequencies.
the screen (if the VPOS control is adjusted to its      It can be switched off by EWTrHFr I2C bus bit (off
medium value). As they are summed, the resulting        by default).
waveform tends to reach its maximum span at top
and bottom of the picture. The voltage at the           The EW waveform signal is buffered by an NPN
EWOut is top and bottom limited (see parameter          emitter follower, the emitter of which is routed to
VEW). According to Figure 13, especially the bot-       EWOut output, with an internal resistor to ground.
tom limitation seems to be critical for maximum
horizontal size (minimum DC). Actually it is not
critical since the parabola component must always

32/46
Figure 12. Geometric corrections' schematic diagram                             STV9118

        Controls:                                    VDC-AMP (I2C)              VDyCor
one-quadrant                                                                       32

two-quadrant                                         VDyCorPol (I2C)                  HSize

Vmid(VOut)         2
VOut 23
Vertical ramp      Top parabola     TCC (I2C)  PCC (I2C)
                     generator
                                                             Tracking
                           2                                HEHTIn/HSize

                                    BCC (I2C)                                           17
                                                                                   HEHTIn
                                 2             KEYST (I2C)  Tracking
                                                            with Hor            EWOut
               Bottom parabola                                                    24
                  generator                                 Frequency

                                                     PCAC (I2C)

                                                            To horizontal
                                                            dyn. phase control

                                                     PARAL (I2C)

                                                                                33/46
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Figure 13. EWOut output waveforms                           VEW-TCor               HSIZE (I2C)
V(EWOut)                                                   VEW-BCor              maximum

       VEW-Key                         VEW-PCC                                     mediumnon-authorized region

                                                                                                                VEW operating range
                                                                                    minimum
                                                       Top         Bottom
                                                                                         VEW(min)
                      Keystone         PCC                  Corners
                        alone          alone                                        Breathing
                                                            alone                 compensation

                                                                                  VHEHT(min)  VRefO V(HEHT)

V(VCap)                                                                           Vertical sawtooth

                   0            TVR 0           TVR 0                TVR tVR

10.6 - DYNAMIC CORRECTION OUTPUT SECTION

10.6.1 - Vertical dynamic correction output            compensation). It is also affected by C- and S-cor-
            VDyCor                                     rections.

A parabola at vertical deflection frequency is avail-  The signal is buffered by an NPN emitter follower,
able on pin VDyCor. Its amplitude is adjustable via    the emitter of which is routed to VDyCor output,
VDC-AMP I2C bus control and polarity controlled        with an internal resistor to ground
via VDyCorPol I2C bus bit. It tracks with real verti-  The use of the correction waveform is up to the ap-
cal amplitude and position (including breathing        plication (e.g. dynamic focus).

10.7 - DC/DC CONTROLLER SECTION                        switching circuit (a MOS transistor) delivering
                                                       pulses synchronized on horizontal deflection fre-
The section is designed to control a switch-mode       quency, the phase of which depends on I2C bus
DC/DC converter. A switch-mode DC/DC conver-           configuration, see the table at the end of this chap-
tor generates a DC voltage from a DC voltage of        ter. Their duration depends on feedback provided
different value (higher or lower) with little power    to the circuit, generally a copy of DC/DC converter
losses. The DC/DC controller is synchronized to        output voltage and a copy of current passing
horizontal deflection frequency to minimize poten-     through the DC/DC converter circuitry (e.g. current
tial interference into the picture.                    through external power component). A NPN tran-
                                                       sistor open-collector is routed out to the BOut pin.
Its operation is similar to that of standard UC3842.

The schematic diagram of the DC/DC controller is
in Figure 14. The BOut output controls an external

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                                                                                                                            STV9118

During the operation, a sawtooth is to be found on     with the one described before, is that the voltage
pin BISense, generated externally by the applica-
tion. According to BOutPh I2C bus bit, the R-S flip-   on pin BISense exceeds the voltage VC1, which
flop is set either at H-drive signal edge (rising or   depends on the voltage applied on input BISense
falling, depending on BOHEdge I2C bus bit), or a
certain delay (tBTrigDel / TH) after middle of H-fly-  of the error amplifier O1. The two voltages are
back. The output is set On at the end of a short
pulse generated by the monostable trigger.             compared, and the reset signal generated by the

Timing of reset of the R-S flip-flop affects duty cy-  comparator C1. The error amplifier amplifies (with
cle of the output square signal and so the energy
transferred from DC/DC converter input to its out-     a factor defined by external components) the dif-
put. A reset edge is provided by comparator C2 if
the voltage on pin BISense exceeds the internal        ference between the input voltage proportional to
threshold VThrBIsCurr. This represents current limi-
tation if a voltage proportional to the current        DC/DC convertor output voltage and internal refer-
through the power component or deflection stage
is available on pin BISense. This threshold is af-     ence VBReg.                             The internal  reference and  so the out-
fected by the voltage on pin HPosF, which rises at     put voltage                             is I2C bus    adjustable by  means of
soft start and descends at soft stop. This ensures     BREF I2C bus control.
self-contained soft control of duty cycle of the out-
put signal on pin BOut. Refer to Figure 10. Another    DC/DC controller Off-to-On edge timing
condition for the reset of the R-S flip-flop, OR-ed
                                                       BOutPh BOHEdge                               Timing of Off-to-On transition

                                                       (Sad07/ (Sad17/                                       on BOut output

                                                       D7)                                     D3)

                                                       0    don't care Middle of H-flyback plus tBTrigDel

                                                       1                                       0    Falling edge of H-drive signal

                                                       1                                       1    Rising edge of H-drive signal

Figure 14. DC/DC converter controller block diagram

                   BOHEdge
                       (I2C) BOutPh
                                     (I2C)

H-drive edge

          H-flyback                                  Monostable
          (+delay)
                                                      ~500ns

                                                                                           I1

                                                                                                             VCC

          VBReg

Feedback             +           2R R VC1 -
                                                   C1
                     -O1                                    S                                                BOut
                                                +                 Q
          BRegIn                                 -
                                                            R
          BComp                                    C2
            VThrBIsCurr                         +                HBOutEn
                                                                 XRayAlarm
                     Soft start
                                                                     (I2C)

          HPosF                             BIsense

                                                                                                                             35/46
STV9118

10.8 - MISCELLANEOUS                                   signal, which is to better protect the power stages
                                                       at abrupt changes like switch-on and off. The tim-
10.8.1 - Safety functions                              ing of phase-in and phase-out only depends on
                                                       the capacitance connected to HPosF pin which is
The safety functions comprise supply voltage           virtually unlimited for this function. Yet it has a dual
monitoring with appropriate actions, soft start and    function (see paragraph PLL1 on page 26), so a
soft stop features on H-drive and B-drive signals      compromise thereof is to be found.
on HOut and BOut outputs and X-ray protection.
                                                       10.8.3 - X-ray protection
For supply voltage supervision, refer to paragraph
Power supply and voltage references on page 25         The X-ray protection is activated if the voltage lev-
and Figure 1. A schematic diagram putting togeth-      el on XRay input exceeds VThrXRay threshold. As a
er all safety functions and composite PLL1 lock        consequence, the H-drive and B-drive signals on
and V-blanking indication is in Figure 15.             HOut and BOut outputs are inhibited (switched off)
                                                       after a 2-horizontal deflection line delay provided
10.8.2 - Soft start and soft stop functions            to avoid erratic excessive X-ray condition detec-
                                                       tion at short parasitic spikes. The XRayAlarm I2C
For soft start and soft stop features for H-drive and  bus flag is set to 1 to inform the MCU.
B-drive signal, refer to paragraph Soft-start and
soft-stop on H-drive on page 29 and sub chapter-       This protection is latched; it may be reset either by
DC/DC CONTROLLER SECTION on page 34, re-                                I2C bus bit
spectively. See also the Figure 10. Regardless         VCC  drop or by  CONTROL      XRayReset (see chap-
why the H-drive or B-drive signal are switched on      ter  I2C BUS                   REGISTER MAP on
or off (I2C bus command, power up or down, X-ray
protection), the signals always phase-in and           page 21).
phase-out in the way drawn in the figure, the first
to phase-in and last to phase-out being the H-drive

36/46
Figure 15. Safety functions - block diagram                                                  STV9118

HBOutEn         VCC supervision                                HPosF
  I2C      +                                                   (timing) 10

    VCCEn  _                                                      SOFT START
   VCCDis                                                            & STOP

29
Vcc

XRayReset                                    RQ                                                   I2C
  I2C                                        S                                              XRayAlarm

XRay                           In Out                          B-drive inhibit
                                                               H-drive inhibit
25         +                       :2
                                                                                H-drive inhibition
                 _             R                                                     (overrule)
VThrXRay
                     H-VCO
HFly                discharge

                      control

12         +

                _
VThrHFly

VOutEn                                                                      V-drive inhibition
  I2C

                                                                            B-drive inhibition

BlankMode                                   L1=No blank/blank level                 HLckVbk
   I2C                                                                                      3
                                             L2=H-lock/unlock level
HlockEn                                                                    L3=L1+L2
   I2C              RQ
                    S                                                                   HLock
H-lock detector                                                                          I2C

V-sawtooth
discharge

  V-sync

                                             I2C I2C bit/flag  Int. signal  3 Pin

                                                                                   37/46
STV9118

10.8.4 - Composite output HLckVBk                     the leading edge of any of the two signals, which-
                                                      ever comes first. The blanking pulse is ended with
The composite output HLckVBk provides, at the         the trailing edge of vertical oscillator discharge
same time, information about lock state of PLL1       pulse. The device has no information about the
and early vertical blanking pulse. As both signals    vertical retrace time. Therefore, it does not cover,
have two logical levels, a four level signal is used  by the blanking pulse, the whole vertical retrace
to define the combination of the two. Schematic di-   period. By means of BlankMode I2C bus bit, when
agram putting together all safety functions and       at 1 (default), the blanking level (one of two ac-
composite PLL1 lock and V-blanking indication is      cording to PLL1 status) is made available on the
in Figure 15, the combinations, their respective      HLckVBk permanently. The permanent blanking,
levels and the HLckVBk configuration in Figure 16.    irrespective of the BlankMode I2C bus bit, is also
                                                      provided if the supply voltage is low (under VCCEn
The early vertical blanking pulse is obtained by a    or VCCDis thresholds), if the X-ray protection is ac-
logic combination of vertical synchronization pulse   tive or if the V-drive signal is disabled by VOutEn
and pulse corresponding to vertical oscillator dis-   I2C bus bit.
charge. The combination corresponds to the draw-
ing in Figure 16. The blanking pulse is started with

Figure 16. Levels on HLckVBk composite output

                 VCC                                               L1 - No blank/blank level
                                                                   L2 - H-lock/unlock level

                         3 HLckVBk                                 L1(H)+L2(H)
                         ISinkLckBlk
                                                      L1(L)+L2(H)

       VOLckBlk                       L1(H)+L2(L)

                         L1(L)+L2(L)

       V-early blanking  No           Yes             No           Yes

       HPLL1 locked      Yes          Yes             No           No

38/46
Figure 17. Ground layout recommendations                     STV9118

1                                         32  General Ground

2 STV9118 31

3                                         30

4                                         29

5                                         28

6                                         27

7                                         26

8                                         25

9                                         24

10                                        23

11                                        22

12                                        21

13                                        20

14                                        19

15                                        18

16                                        17

                                              39/46
STV9118                                 Figure 21.                  RefOut
                                                                      13
11 - INTERNAL SCHEMATICS                               12V

Figure 18.                                          5
                                        HPLL2C
                    5V

Pins 1-2           200
H/HVSyn
VSyn

Figure 19.                              Figure 22.

                   12V                            12V RefOut
                             13 RefOut                          13

       HLckVBkl 3                        C0 6

Figure 20.                              Figure 23.

                                                       12V  RefOut
                                                               13

                   12V  Pin 13

                                        R0 8

HOSCF
Pin 4

40/46
                                                                                STV9118

Figure 24.                               Figure 27.

HPLL1F 9                                                       12V
                                                 HFly 12
Figure 25.
                                         Figure 28.
                         12V RefOut
            HPosF 10

                                         BComp 14

Figure 26.                               Figure 29.

            12V 5V                   5V                                    12V
                                                         BRegIn 15

HMoir 11

                                                                                41/46
STV9118                               Figure 33.

Figure 30.                                                  12V
                                        VAGCCap 20
                12V
BISense16                             Figure 34.

Figure 31.                                         12V
                                      VCap 22
                         12V
18 VEHTIn                            Figure 35.
17 HEHTIn
                                                   12V
Figure 32.                            VOut 23

                     12V      Pin 13

       VOSCF 19

42/46
                                                     STV9118

Figure 36.                             Figure 39.

                             12V             30 SCL
24 EWOut                                    31SDA
32 VDyCor

Figure 37.

                                  12V

                XRay 25

Figure 38.

                             12V

       26 HOut

        28 BOut

                                                     43/46
STV9118

12 - PACKAGE MECHANICAL DATA

32 PINS - PLASTIC SHRINK

                                                                                                                                        E
                                                                                                                                       E1

A2                                                    A1  A

                                                          L                                 C

                          B         B1             e  Stand-off          eA
                                                                         eB

                       D

       32                                      17

       1                                       16

    Dimensions  Min.   Millimeters      Max.              Min.   Inches                                                                    Max.
                3.556      Typ.         5.080             0.140   Typ.                                                                     0.200
           A    0.508      3.759                          0.020   0.148
          A1    3.048                   4.572             0.120                                                                            0.180
          A2    0.356      3.556        0.584             0.014   0.140                                                                    0.023
           B    0.762      0.457        1.397             0.030   0.018                                                                    0.055
          B1    .203       1.016        0.356             0.008   0.040                                                                    0.014
           C    27.43      0.254        28.45             1.080   0.010                                                                    1.120
           D    9.906      27.94        11.05             0.390   1.100                                                                    0.435
           E    7.620      10.41        9.398             0.300   0.410                                                                    0.370
          E1               8.890                                  0.350
           e    2.540      1.778        12.70             0.100   0.070                                                                    0.500
          eA               10.16        3.810                     0.400                                                                    0.150
          eB
           L               3.048                                  0.120

44/46
                                               STV9118

             Revision follow-up

DATASHEET

August 2003  Version 1.0

Document created from version 1.1 of TDA9118.

                                               2
STV9118

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