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STM8S005C6T6CTR

器件型号:STM8S005C6T6CTR
器件类别:微处理器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

8-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP32

8位, FLASH, 16 MHz, 单片机, PQFP32

参数

STM8S005C6T6CTR功能数量 1
STM8S005C6T6CTR端子数量 32
STM8S005C6T6CTR最大工作温度 85 Cel
STM8S005C6T6CTR最小工作温度 -40 Cel
STM8S005C6T6CTR最大供电/工作电压 5.5 V
STM8S005C6T6CTR最小供电/工作电压 2.95 V
STM8S005C6T6CTR额定供电电压 5 V
STM8S005C6T6CTR外部数据总线宽度 0.0
STM8S005C6T6CTR输入输出总线数量 25
STM8S005C6T6CTR线速度 16 MHz
STM8S005C6T6CTR加工封装描述 7 × 7 MM, ROHS COMPLIANT, LQFP-32
STM8S005C6T6CTR无铅 Yes
STM8S005C6T6CTR欧盟RoHS规范 Yes
STM8S005C6T6CTR状态 ACTIVE-UNCONFIRMED
STM8S005C6T6CTR工艺 CMOS
STM8S005C6T6CTR包装形状 SQUARE
STM8S005C6T6CTR包装尺寸 FLATPACK, 低 PROFILE
STM8S005C6T6CTR表面贴装 Yes
STM8S005C6T6CTR端子形式 GULL WING
STM8S005C6T6CTR端子间距 0.8000 mm
STM8S005C6T6CTR端子涂层 镍 钯 金
STM8S005C6T6CTR端子位置
STM8S005C6T6CTR包装材料 塑料/环氧树脂
STM8S005C6T6CTR温度等级 INDUSTRIAL
STM8S005C6T6CTRADC通道 Yes
STM8S005C6T6CTR地址总线宽度 0.0
STM8S005C6T6CTR位数 8
STM8S005C6T6CTR最大FCLK时钟频率 16 MHz
STM8S005C6T6CTR微处理器类型 单片机
STM8S005C6T6CTRPWM通道 Yes
STM8S005C6T6CTRROM编程 FLASH

STM8S005C6T6CTR器件文档内容

                                   STM8S005K6 STM8S005C6

           Value line, 16 MHz STM8S 8-bit MCU, 32 Kbytes Flash, data
                                EEPROM,10-bit ADC, timers, UART, SPI, IC

                                       Permanently active, low consumption power-on
                                                                          and power-down reset

           LQFP48 7x7  LQFP32 7x7                    Interrupt management

Features                                              Nested interrupt controller with 32 interrupts
                                                      Up to 37 external interrupts on 6 vectors
Core
                                                     Timers
16 MHz advanced STM8 core with Harvard
    architecture and 3-stage pipeline                2x 16-bit general purpose timers, with 2+3
                                                         CAPCOM channels (IC, OC or PWM)
Extended instruction set
                                                      Advanced control timer: 16-bit, 4 CAPCOM
Memories                                                 channels, 3 complementary outputs, dead-time
    Medium-density Flash/EEPROM:                         insertion and flexible synchronization

- Program memory: 32 Kbytes of Flash                8-bit basic timer with 8-bit prescaler
        memory; data retention 20 years at 55C       Auto wake-up timer
        after 100 cycles                              Window and independent watchdog timers
- Data memory: 128 bytes of true data
        EEPROM; endurance up to 100 k write/erase    Communications interfaces
        cycles
                                                      UART with clock output for synchronous
RAM: 2 Kbytes                                          operation, Smartcard, IrDA, LIN

Clock, reset and supply management                   SPI interface up to 8 Mbit/s
                                                      I2C interface up to 400 Kbit/s
2.95 V to 5.5 V operating voltage
                                                     Analog-to-digital converter (ADC)
    Flexible clock control, 4 master clock sources:
                                                      10-bit, 1 LSB ADC with up to 10 multiplexed
- Low power crystal resonator oscillator               channels, scan mode and analog watchdog
- External clock input
- Internal, user-trimmable 16 MHz RC                I/Os
- Internal low power 128 kHz RC
                                                      Up to 38 I/Os on a 48-pin package including 16
Clock security system with clock monitor               high sink outputs

    Power management:                                 Highly robust I/O design, immune against current
                                                         injection
- Low power modes (wait, active-halt, halt)
- Switch-off peripheral clocks individually         Development support

                                                      Embedded single wire interface module (SWIM)
                                                         for fast on-chip programming and non intrusive
                                                         debugging

June 2012                          DocID022186 Rev 3     1/103

                                                      www.st.com
Contents                     STM8S005K6 STM8S005C6

Contents

1 Introduction ..............................................................................................................7
2 Description ...............................................................................................................8
3 Block diagram ..........................................................................................................9
4 Product overview ...................................................................................................10

                 4.1 Central processing unit STM8 .....................................................................................10
                 4.2 Single wire interface module (SWIM) and debug module (DM) ..................................10
                 4.3 Interrupt controller .......................................................................................................11
                 4.4 Flash program and data EEPROM memory ................................................................11
                 4.5 Clock controller ............................................................................................................12
                 4.6 Power management ....................................................................................................13
                 4.7 Watchdog timers ..........................................................................................................14
                 4.8 Auto wakeup counter ...................................................................................................14
                 4.9 Beeper ........................................................................................................................14
                 4.10 TIM1 - 16-bit advanced control timer .........................................................................15
                 4.11 TIM2, TIM3 - 16-bit general purpose timers ..............................................................15
                 4.12 TIM4 - 8-bit basic timer ..............................................................................................15
                 4.13 Analog-to-digital converter (ADC1) ............................................................................16
                 4.14 Communication interfaces .........................................................................................16

                                  4.14.1 UART2 ...............................................................................................16
                                  4.14.2 SPI .....................................................................................................17
                                  4.14.3 IC ......................................................................................................18

5 Pinout and pin description ...................................................................................19

                 5.1 STM8S005 pinouts and pin description .......................................................................20
                                  5.1.1 Alternate function remapping ...............................................................24

6 Memory and register map .....................................................................................25

                 6.1 Memory map ................................................................................................................25
                 6.2 Register map ...............................................................................................................26

                                  6.2.1 I/O port hardware register map ............................................................26
                                  6.2.2 General hardware register map ...........................................................29
                                  6.2.3 CPU/SWIM/debug module/interrupt controller registers ......................39

7 Interrupt vector mapping ......................................................................................42
8 Option bytes ...........................................................................................................44
9 Electrical characteristics ......................................................................................49

                 9.1 Parameter conditions ...................................................................................................49
                                  9.1.1 Minimum and maximum values ...........................................................49
                                  9.1.2 Typical values .......................................................................................49
                                  9.1.3 Typical curves ......................................................................................49

2/103     DocID022186 Rev 3
STM8S005K6 STM8S005C6                     Contents

                                  9.1.4 Typical current consumption ................................................................49
                                  9.1.5 Loading capacitor .................................................................................50
                                  9.1.6 Pin input voltage ...................................................................................50
                 9.2 Absolute maximum ratings ..........................................................................................50
                 9.3 Operating conditions ...................................................................................................52
                                  9.3.1 VCAP external capacitor ......................................................................54
                                  9.3.2 Supply current characteristics ..............................................................55
                                  9.3.3 External clock sources and timing characteristics ...............................66
                                  9.3.4 Internal clock sources and timing characteristics .................................68
                                  9.3.5 Memory characteristics ........................................................................70
                                  9.3.6 I/O port pin characteristics ...................................................................72
                                  9.3.7 Typical output level curves ...................................................................75
                                  9.3.8 Reset pin characteristics ......................................................................79
                                  9.3.9 SPI serial peripheral interface ..............................................................81
                                  9.3.10 I2C interface characteristics ...............................................................84
                                  9.3.11 10-bit ADC characteristics ..................................................................86
                                  9.3.12 EMC characteristics ...........................................................................89

10 Package information ...........................................................................................93

                 10.1 48-pin LQFP package mechanical data ....................................................................93
                 10.2 32-pin LQFP package mechanical data ....................................................................95

11 Thermal characteristics .......................................................................................97

                 11.1 Reference document .................................................................................................97
                 11.2 Selecting the product temperature range ..................................................................97

12 Ordering information ...........................................................................................99
13 STM8 development tools ..................................................................................100

                 13.1 Emulation and in-circuit debugging tools .................................................................100
                 13.2 Software tools ..........................................................................................................100

                                  13.2.1 STM8 toolset ....................................................................................101
                                  13.2.2 C and assembly toolchains ..............................................................101
                 13.3 Programming tools ..................................................................................................101

14 Revision history .................................................................................................102

                       DocID022186 Rev 3  3/103
List of tables                     STM8S005K6 STM8S005C6

List of tables

Table 1. STM8S005xx value line features ................................................................................................8
Table 2. Peripheral clock gating bit assignments in CLK_PCKENR1/2 registers ..................................13
Table 3. TIM timer features ...................................................................................................................15
Table 4. Legend/abbreviations for pinout tables ...................................................................................19
Table 5. Pin description for STM8S005 microcontrollers .......................................................................21
Table 6. Flash, Data EEPROM and RAM boundary addresses ............................................................26
Table 7. I/O port hardware register map ................................................................................................26
Table 8. General hardware register map ................................................................................................29
Table 9. CPU/SWIM/debug module/interrupt controller registers ..........................................................39
Table 10. Interrupt mapping ...................................................................................................................42
Table 11. Option bytes ...........................................................................................................................44
Table 12. Option byte description ...........................................................................................................45
Table 13. Description of alternate function remapping bits [7:0] of OPT2 ..............................................47
Table 14. Voltage characteristics ...........................................................................................................50
Table 15. Current characteristics ...........................................................................................................51
Table 16. Thermal characteristics ..........................................................................................................52
Table 17. General operating conditions .................................................................................................53
Table 18. Operating conditions at power-up/power-down ......................................................................54
Table 19. Total current consumption with code execution in run mode at VDD = 5 V .............................55
Table 20. Total current consumption with code execution in run mode at VDD = 3.3 V ..........................66
Table 21. Total current consumption in wait mode at VDD = 5 V ............................................................58
Table 22. Total current consumption in wait mode at VDD = 3.3 V .........................................................58
Table 23. Total current consumption in active halt mode at VDD = 5 V ..................................................59
Table 24. Total current consumption in active halt mode at VDD = 3.3 V ...............................................60
Table 25. Total current consumption in halt mode at VDD = 5 V .............................................................61
Table 26. Total current consumption in halt mode at VDD = 3.3 V ..........................................................61
Table 27. Wakeup times .........................................................................................................................61
Table 28. Total current consumption and timing in forced reset state ....................................................92
Table 29. Peripheral current consumption .............................................................................................63
Table 30. HSE user external clock characteristics .................................................................................66
Table 31. HSE oscillator characteristics .................................................................................................67
Table 32. HSI oscillator characteristics ..................................................................................................68
Table 33. LSI oscillator characteristics ...................................................................................................70
Table 34. RAM and hardware registers ..................................................................................................70
Table 35. Flash program memory/data EEPROM memory ....................................................................71
Table 36. I/O static characteristics .........................................................................................................72
Table 37. Output driving current (standard ports) ..................................................................................74
Table 38. Output driving current (true open drain ports) ........................................................................74
Table 39. Output driving current (high sink ports) ..................................................................................74
Table 40. NRST pin characteristics ........................................................................................................79
Table 41. SPI characteristics ..................................................................................................................81
Table 42. I2C characteristics ..................................................................................................................84
Table 43. ADC characteristics ................................................................................................................86
Table 44. ADC accuracy with RAIN < 10 k , VDDA= 5 V .......................................................................87
Table 45. ADC accuracy with RAIN < 10 k RAIN, VDDA = 3.3 V ............................................................88
Table 46. EMS data ................................................................................................................................90
Table 47. EMI data .................................................................................................................................91

4/103           DocID022186 Rev 3
STM8S005K6 STM8S005C6                     List of tables

Table 48. ESD absolute maximum ratings .............................................................................................92
Table 49. Electrical sensitivities .............................................................................................................92
Table 50. 48-pin low profile quad flat package mechanical data ............................................................93
Table 51. 32-pin low profile quad flat package mechanical data .........................................................102
Table 52. Thermal characteristics(1) ......................................................................................................97
Table 53. Document revision history ...................................................................................................102

                       DocID022186 Rev 3  5/103
List of figures                     STM8S005K6 STM8S005C6

List of figures

Figure 1. STM8S005xx value line block diagram .....................................................................................9

Figure 2. Flash memory organization ....................................................................................................12

Figure 3. LQFP 48-pin pinout .................................................................................................................20

Figure 4. LQFP 32-pin pinout ................................................................................................................21

Figure 5. Memory map ...........................................................................................................................25

Figure 6. Supply current measurement conditions ................................................................................49

Figure 7. Pin loading conditions .............................................................................................................50

Figure 8. Pin input voltage .....................................................................................................................50

Figure 9. fCPUmax versus VDD ................................................................................................................54
Figure 10. External capacitor CEXT .......................................................................................................55
Figure 11. Typ. IDD(RUN) vs. VDD , HSE user external clock, fCPU = 16 MHz ...........................................64
Figure 12. Typ. IDD(RUN) vs. fCPU , HSE user external clock, VDD= 5 V ..................................................64
Figure 13. Typ. IDD(RUN) vs. VDD , HSI RC osc, fCPU = 16 MHz ..............................................................65
Figure 14. Typ. IDD(WFI) vs. VDD , HSE user external clock, fCPU = 16 MHz ............................................65
Figure 15. Typ. IDD(WFI) vs. fCPU, HSE user external clock VDD = 5 V ....................................................65
Figure 16. Typ. IDD(WFI) vs. VDD, HSI RC osc, fCPU = 16 MHz ................................................................66
Figure 17. HSE external clocksource .....................................................................................................67

Figure 18. HSE oscillator circuit diagram ...............................................................................................68

Figure 19. Typical HSI frequency variation vs VDD @ 3 temperatures ..................................................69
Figure 20. Typical LSI frequency variation vs VDD @ 3 temperatures ...................................................70
Figure 21. Typical VIL and VIH vs VDD @ 3 temperatures ......................................................................73
Figure 22. Typical pull-up resistance vs VDD @ 3 temperatures ............................................................73
Figure 23. Typical pull-up current vs VDD @ 3 temperatures .................................................................73
Figure 24. Typ. VOL @ VDD = 5 V (standard ports) ................................................................................75
Figure 25. Typ. VOL @ VDD = 3.3 V (standard ports) .............................................................................76
Figure 26. Typ. VOL @ VDD = 5 V (true open drain ports) ......................................................................76
Figure 27. Typ. VOL @ VDD = 3.3 V (true open drain ports) ...................................................................76
Figure 28. Typ. VOL @ VDD = 5 V (high sink ports) ................................................................................77
Figure 29. Typ. VOL @ VDD = 3.3 V (high sink ports) .............................................................................77
Figure 30. Typ. VDD - VOH @ VDD = 5 V (standard ports) .......................................................................77
Figure 31. Typ. VDD - VOH @ VDD = 3.3 V (standard ports) ....................................................................78
Figure 32. Typ. VDD - VOH @ VDD = 5 V (high sink ports) ......................................................................78
Figure 33. Typ. VDD - VOH @ VDD = 3.3 V (high sink ports) ...................................................................78
Figure 34. Typical NRST VIL and VIH vs VDD @ 3 temperatures ...........................................................80
Figure 35. Typical NRST pull-up resistance vs VDD @ 3 temperatures .................................................80
Figure 36. Typical NRST pull-up current vs VDD @ 3 temperatures ......................................................80
Figure 37. Recommended reset pin protection ......................................................................................81

Figure 38. SPI timing diagram - slave mode and CPHA = 0 ..................................................................83
Figure 39. SPI timing diagram - slave mode and CPHA = 1(1) .............................................................83
Figure 40. SPI timing diagram - master mode(1) ...................................................................................84
Figure 41. Typical application with I2C bus and timing diagram (1) .......................................................85

Figure 42. ADC accuracy characteristics ...............................................................................................89

Figure 43. Typical application with ADC ................................................................................................89

Figure 44. 48-pin low profile quad flat package (7 x 7) ..........................................................................93

Figure 45. 32-pin low profile quad flat package (7 x 7) ..........................................................................95

Figure 46. STM8S005xx value line ordering information scheme .........................................................99

6/103            DocID022186 Rev 3
STM8S005K6 STM8S005C6                     Introduction

1  Introduction

   This datasheet contains the description of the device features, pinout, electrical characteristics,

   mechanical data and ordering information.

    For complete information on the STM8S microcontroller memory, registers and peripherals,
       please refer to the STM8S microcontroller family reference manual (RM0016).

    For information on programming, erasing and protection of the internal Flash memory
       please refer to the STM8S Flash programming manual (PM0051).

    For information on the debug and SWIM (single wire interface module) refer to the STM8
       SWIM communication protocol and debug module user manual (UM0470).

    For information on the STM8 core, please refer to the STM8 CPU programming manual
       (PM0044).

                       DocID022186 Rev 3  7/103
Description                                                                    STM8S005K6 STM8S005C6

2               Description

                The STM8S005xx value line 8-bit microcontrollers offer 32 Kbytes of Flash program memory,
                plus 128 bytes of data EEPROM. They are referred to as medium-density devices in the
                STM8S microcontroller family reference manual (RM0016). All devices of the STM8S005xx
                value line provide the following benefits: performance, robustness, reduced system cost, and
                short develoment cycles.

                Device performance and robustness are ensured by true data EEPROM supporting up to 100
                000 write/erase cycles, advanced core and peripherals made in a state-of-the art technology,
                a 16 MHz clock frequency, robust I/Os, independent watchdogs with separate clock source,
                and a clock security system.

                The system cost is reduced thanks to high system integration level with internal clock
                oscillators, watchdog and brown-out reset.

                Common family product architecture with compatible pinout, memory map and modular
                peripherals allow application scalability and reduced development cycles.

                All products operate from a 2.95 to 5.5 V supply voltage.

                Full documentation is offered as well as a wide choice of development tools.

                             Table 1: STM8S005xx value line features

Device                               STM8S005C6                            STM8S005K6
Pin count
                                     48                                    32

Maximum number of GPIOs              38                                    25

Ext. Interrupt pins                  35                                    23

Timer CAPCOM channels                9                                     8

Timer complementary outputs          3                                     3

A/D Converter channels               10                                    7

High sink I/Os                       16                                    12

Medium density Flash Program memory  32K                                   32K

(bytes)

Data EEPROM (bytes)                  128                                   128

RAM (bytes)                          2K                                    2K

Peripheral set                       Advanced control timer (TIM1), General-purpose timers (TIM2 and TIM3), Basic
                                     timer (TIM4) SPI, I2C, UART, Window WDG, Independent WDG, ADC

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STM8S005K6 STM8S005C6                                                                       Block diagram

3  Block diagram

                      Figure 1: STM8S005xx value line block diagram

   Reset               Reset block  Clock controller               XTAL 1-16 MHz
                          Reset          Detector                   RC int. 16 MHz
                                                                   RC int. 128 kHz
                       POR/  BOR
                       PDR

                                    Clock to peripherals and core

     Single wire       STM8 core    Address and data bus                 Window WDG
     debug interf.     Debug/SWIM
    Master/slave                                                      Independent WDG
    autosynchro           UART2
    LIN master              I2C                                             32 Kbytes
    SPI emul.               SPI                                          program Flash

        400 Kbit/s                                                          128 bytes       Up to
                                                                        data EEPROM         4 CAPCOM
           8 Mbit/s                                                                         channels +3
                                                                            2 Kbytes        complementary
   Up to 10 channels                                                           RAM          outputs

         1/2/4 kHz                                                          Boot ROM        Up to
         beep                                                                               5 CAPCOM
                                                                   16-bit advanced control  channels
                                                                           timer (TIM1)

                        ADC1                                       16-bit general purpose
                       Beeper                                       timers (TIM2, TIM3)

                                                                        8-bit basic timer
                                                                             (TIM4)

                                                                            AWU timer

                                    DocID022186 Rev 3                                                      9/103
Product overview                      STM8S005K6 STM8S005C6

4       Product overview

        The following section intends to give an overview of the basic features of the device functional
        modules and peripherals.

        For more detailed information please refer to the corresponding family reference manual
        (RM0016).

4.1     Central processing unit STM8

        The 8-bit STM8 core is designed for code efficiency and performance.

        It contains 6 internal registers which are directly addressable in each execution context, 20
        addressing modes including indexed indirect and relative addressing and 80 instructions.

        Architecture and registers

         Harvard architecture
         3-stage pipeline
         32-bit wide program memory bus - single cycle fetching for most instructions
         X and Y 16-bit index registers - enabling indexed addressing modes with or without offset

            and read-modify-write type data manipulations

         8-bit accumulator
         24-bit program counter - 16-Mbyte linear memory space
         16-bit stack pointer - access to a 64 K-level stack
         8-bit condition code register - 7 condition flags for the result of the last instruction

        Addressing

         20 addressing modes
         Indexed indirect addressing mode for look-up tables located anywhere in the address

            space

         Stack pointer relative addressing mode for local variables and parameter passing

        Instruction set

         80 instructions with 2-byte average instruction size
         Standard data movement and logic/arithmetic functions
         8-bit by 8-bit multiplication
         16-bit by 8-bit and 16-bit by 16-bit division
         Bit manipulation
         Data transfer between stack and accumulator (push/pop) with direct stack access
         Data transfer using the X and Y registers or direct memory-to-memory transfers

4.2     Single wire interface module (SWIM) and debug module (DM)

        The single wire interface module and debug module permits non-intrusive, real-time in-circuit
        debugging and fast memory programming.

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STM8S005K6 STM8S005C6                                               Product overview

     SWIM

     Single wire interface module for direct access to the debug module and memory programming.
     The interface can be activated in all device operation modes. The maximum data transmission
     speed is 145 bytes/ms.

     Debug module

     The non-intrusive debugging module features a performance close to a full-featured emulator.
     Beside memory and peripherals, also CPU operation can be monitored in real-time by means
     of shadow registers.

      R/W to RAM and peripheral registers in real-time
      R/W access to all resources by stalling the CPU
      Breakpoints on all program-memory instructions (software breakpoints)
      Two advanced breakpoints, 23 predefined configurations

4.3  Interrupt controller

      Nested interrupts with three software priority levels
      32 interrupt vectors with hardware priority
      Up to 37 external interrupts on 6 vectors including TLI
      Trap and reset interrupts

4.4  Flash program and data EEPROM memory

      32 Kbytes of Flash program single voltage Flash memory
      128 bytes true data EEPROM
      Read while write: Writing in data memory possible while executing code in program memory
      User option byte area

     Write protection (WP)

     Write protection of Flash program memory and data EEPROM is provided to avoid unintentional
     overwriting of memory that could result from a user software malfunction.

     There are two levels of write protection. The first level is known as MASS (memory access
     security system). MASS is always enabled and protects the main Flash program memory,
     data EEPROM and option bytes.

     To perform in-application programming (IAP), this write protection can be removed by writing
     a MASS key sequence in a control register. This allows the application to write to data
     EEPROM, modify the contents of main program memory or the device option bytes.

     A second level of write protection, can be enabled to further protect a specific area of memory
     known as UBC (user boot code). Refer to the figure below.

     The size of the UBC is programmable through the UBC option byte, in increments of 1 page
     (512 bytes) by programming the UBC option byte in ICP mode.

     This divides the program memory into two areas:

      Main program memory: 32 Kbytes minus UBC
      User-specific boot code (UBC): Configurable up to 32 Kbytes

                            DocID022186 Rev 3                       11/103
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        The UBC area remains write-protected during in-application programming. This means that
        the MASS keys do not unlock the UBC area. It protects the memory used to store the boot
        program, specific code libraries, reset and interrupt vectors, the reset routine and usually the
        IAP and communication routines.

                                          Figure 2: Flash memory organization

                                    Data         Data memory area ( 128 bytes)  Programmable area
                                    EEPROM                 Option bytes         from 1 Kbyte
                                    memory                                      (2 first pages) up to
                                                             UBC area
                  Medium density            Remains write protected during IAP  32 Kbytes
                  Flash program memory                                          (1 page steps)
                  (32 Kbytes)                        Program memory area
                                                 Write access possible for IAP

        Read-out protection (ROP)

        The read-out protection blocks reading and writing the Flash program memory and data
        EEPROM memory in ICP mode (and debug mode). Once the read-out protection is activated,
        any attempt to toggle its status triggers a global erase of the program and data memory. Even
        if no protection can be considered as totally unbreakable, the feature provides a very high
        level of protection for a general purpose microcontroller.

4.5     Clock controller

        The clock controller distributes the system clock (fMASTER) coming from different oscillators
        to the core and the peripherals. It also manages clock gating for low power modes and ensures
        clock robustness.

        Features

         Clock prescaler: To get the best compromise between speed and current consumption
            the clock frequency to the CPU and peripherals can be adjusted by a programmable
            prescaler.

         Safe clock switching: Clock sources can be changed safely on the fly in run mode
            through a configuration register. The clock signal is not switched until the new clock source
            is ready. The design guarantees glitch-free switching.

         Clock management: To reduce power consumption, the clock controller can stop the
            clock to the core, individual peripherals or memory.

         Master clock sources: Four different clock sources can be used to drive the master
            clock:
         - 1-16 MHz high-speed external crystal (HSE)
         - Up to 16 MHz high-speed user-external clock (HSE user-ext)

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STM8S005K6 STM8S005C6                                     Product overview

      - 16 MHz high-speed internal RC oscillator (HSI)
      - 128 kHz low-speed internal RC (LSI)

      Startup clock: After reset, the microcontroller restarts by default with an internal 2 MHz
         clock (HSI/8). The prescaler ratio and clock source can be changed by the application
         program as soon as the code execution starts.

      Clock security system (CSS): This feature can be enabled by software. If an HSE clock
         failure occurs, the internal RC (16 MHz/8) is automatically selected by the CSS and an
         interrupt can optionally be generated.

      Configurable main clock output (CCO): This outputs an external clock for use by the
         application.

     Table 2: Peripheral clock gating bit assignments in CLK_PCKENR1/2 registers

Bit  Peripheral Bit    Peripheral Bit     Peripheral Bit  Peripheral

     clock             clock              clock           clock

PCKEN1 7 TIM1  PCKEN1 3 UART2 PCKEN2 7 Reserved PCKEN2 3 ADC

PCKEN1 6 TIM3  PCKEN1 2 Reserved PCKEN2 6 Reserved PCKEN2 2 AWU

PCKEN1 5 TIM2  PCKEN1 1 SPI   PCKEN2 5 Reserved PCKEN2 1 Reserved
PCKEN1 4 TIM4  PCKEN1 0 I2C   PCKEN2 4 Reserved PCKEN2 0 Reserved

4.6  Power management

     For efficent power management, the application can be put in one of four different low-power

     modes. You can configure each mode to obtain the best compromise between lowest power

     consumption, fastest start-up time and available wakeup sources.

      Wait mode: In this mode, the CPU is stopped, but peripherals are kept running. The
         wakeup is performed by an internal or external interrupt or reset.

      Active halt mode with regulator on: In this mode, the CPU and peripheral clocks are
         stopped. An internal wakeup is generated at programmable intervals by the auto wake up
         unit (AWU). The main voltage regulator is kept powered on, so current consumption is
         higher than in active halt mode with regulator off, but the wakeup time is faster. Wakeup
         is triggered by the internal AWU interrupt, external interrupt or reset.

      Active halt mode with regulator off: This mode is the same as active halt with regulator
         on, except that the main voltage regulator is powered off, so the wake up time is slower.

      Halt mode: In this mode the microcontroller uses the least power. The CPU and peripheral
         clocks are stopped, the main voltage regulator is powered off. Wakeup is triggered by
         external event or reset.

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4.7     Watchdog timers

        The watchdog system is based on two independent timers providing maximum security to
        the applications.

        Activation of the watchdog timers is controlled by option bytes or by software. Once activated,
        the watchdogs cannot be disabled by the user program without performing a reset.

        Window watchdog timer

        The window watchdog is used to detect the occurrence of a software fault, usually generated
        by external interferences or by unexpected logical conditions, which cause the application
        program to abandon its normal sequence.

        The window function can be used to trim the watchdog behavior to match the application
        perfectly.

        The application software must refresh the counter before time-out and during a limited time
        window.

        A reset is generated in two situations:
        1. Timeout: At 16 MHz CPU clock the time-out period can be adjusted between 75 s up to

            64 ms.

        2. Refresh out of window: The downcounter is refreshed before its value is lower than the
            one stored in the window register.

        Independent watchdog timer

        The independent watchdog peripheral can be used to resolve processor malfunctions due to
        hardware or software failures.

        It is clocked by the 128 kHZ LSI internal RC clock source, and thus stays active even in case
        of a CPU clock failure

        The IWDG time base spans from 60 s to 1 s.

4.8     Auto wakeup counter

         Used for auto wakeup from active halt mode
         Clock source: Internal 128 kHz internal low frequency RC oscillator or external clock
         LSI clock can be internally connected to TIM3 input capture channel 1 for calibration

4.9     Beeper

        The beeper function outputs a signal on the BEEP pin for sound generation. The signal is in
        the range of 1, 2 or 4 kHz.

        The beeper output port is only available through the alternate function remap option bit AFR7.

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STM8S005K6 STM8S005C6                                     Product overview

4.10     TIM1 - 16-bit advanced control timer

         This is a high-end timer designed for a wide range of control applications. With its
         complementary outputs, dead-time control and center-aligned PWM capability, the field of
         applications is extended to motor control, lighting and half-bridge driver

          16-bit up, down and up/down autoreload counter with 16-bit prescaler
          Four independent capture/compare channels (CAPCOM) configurable as input capture,

             output compare, PWM generation (edge and center aligned mode) and single pulse mode
             output

          Synchronization module to control the timer with external signals
          Break input to force the timer outputs into a defined state
          Three complementary outputs with adjustable dead time
          Encoder mode
          Interrupt sources: 3 x input capture/output compare, 1 x overflow/update, 1 x break

4.11     TIM2, TIM3 - 16-bit general purpose timers

          16-bit autoreload (AR) up-counter
          15-bit prescaler adjustable to fixed power of 2 ratios 1...32768
          Timers with 3 or 2 individually configurable capture/compare channels
          PWM mode
          Interrupt sources: 2 or 3 x input capture/output compare, 1 x overflow/update

4.12     TIM4 - 8-bit basic timer

          8-bit autoreload, adjustable prescaler ratio to any power of 2 from 1 to 128
          Clock source: CPU clock
          Interrupt source: 1 x overflow/update

                         Table 3: TIM timer features

Timer Counter Prescaler  Counting CAPCOM Complem. Ext. Timer
           size          mode channels outputs trigger synchronization/
           (bits)
                                                                                 chaining

TIM1 16  Any integer from 1 to Up/  4       3         Yes No

         65536           down

TIM2 16  Any power of 2 from Up     3       0         No

         1 to 32768

TIM3 16  Any power of 2 from Up     2       0         No

         1 to 32768

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Timer Counter Prescaler     Counting CAPCOM Complem. Ext. Timer
           size             mode channels outputs trigger synchronization/
           (bits)
                                                                                    chaining

TIM4 8            Any power of 2 from Up      0  0  No

                  1 to 128

4.13    Analog-to-digital converter (ADC1)

        The STM8S105xx products contain a 10-bit successive approximation A/D converter (ADC1)
        with up to 10 multiplexed input channels and the following main features:

         Input voltage range: 0 to VDDA
         Conversion time: 14 clock cycles
         Single and continuous and buffered continuous conversion modes
         Buffer size (n x 10 bits) where n = number of input channels
         Scan mode for single and continuous conversion of a sequence of channels
         Analog watchdog capability with programmable upper and lower thresholds
         Analog watchdog interrupt
         External trigger input
         Trigger from TIM1 TRGO
         End of conversion (EOC) interrupt

             Note: Additional AIN12 analog input is not selectable in ADC scan mode or with analog
             watchdog. Values converted from AIN12 are stored only into the ADC_DRH/ADC_DRL
             registers.

4.14    Communication interfaces

        The following communication interfaces are implemented:

         UART2: Full feature UART, synchronous mode, SPI master mode, Smartcard mode, IrDA
            mode, LIN2.1 master/slave capability

         SPI : Full and half-duplex, 8 Mbit/s
         IC: Up to 400 Kbit/s

4.14.1  UART2

        Main features

         One Mbit/s full duplex SCI
         SPI emulation
         High precision baud rate generator
         Smartcard emulation
         IrDA SIR encoder decoder

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STM8S005K6 STM8S005C6                     Product overview

         LIN master mode
         LIN slave mode

        Asynchronous communication (UART mode)

         Full duplex communication - NRZ standard format (mark/space)
         Programmable transmit and receive baud rates up to 1 Mbit/s (fCPU/16) and capable of

            following any standard baud rate regardless of the input frequency

         Separate enable bits for transmitter and receiver
         Two receiver wakeup modes:

         - Address bit (MSB)
         - Idle line (interrupt)
         Transmission error detection with interrupt generation
         Parity control

        Synchronous communication

         Full duplex synchronous transfers
         SPI master operation
         8-bit data communication
         Maximum speed: 1 Mbit/s at 16 MHz (fCPU/16)

        LIN master mode

         Emission: Generates 13-bit synch break frame
         Reception: Detects 11-bit break frame

        LIN slave mode

         Autonomous header handling - one single interrupt per valid message header
         Automatic baud rate synchronization - maximum tolerated initial clock deviation 15 %
         Synch delimiter checking
         11-bit LIN synch break detection - break detection always active
         Parity check on the LIN identifier field
         LIN error management
         Hot plugging support

4.14.2  SPI

         Maximum speed: 8 Mbit/s (fMASTER/2) both for master and slave
         Full duplex synchronous transfers
         Simplex synchronous transfers on two lines with a possible bidirectional data line
         Master or slave operation - selectable by hardware or software
         CRC calculation
         1 byte Tx and Rx buffer
         Slave/master selection input pin

                       DocID022186 Rev 3                                                      17/103
Product overview                     STM8S005K6 STM8S005C6

4.14.3  IC

         IC master features:
         - Clock generation
         - Start and stop generation

         IC slave features:
         - Programmable I2C address detection
         - Stop bit detection

         Generation and detection of 7-bit/10-bit addressing and general call
         Supports different communication speeds:

         - Standard speed (up to 100 kHz)
         - Fast speed (up to 400 kHz)

18/103            DocID022186 Rev 3
STM8S005K6 STM8S005C6                                          Pinout and pin description

5  Pinout and pin description

                       Table 4: Legend/abbreviations for pinout tables

   Type                I= Input, O = Output, S = Power supply
   Level
                       Input   CM = CMOS
   Output speed
                       Output  HS = High sink

                       O1 = Slow (up to 2 MHz)
                       O2 = Fast (up to 10 MHz)
                       O3 = Fast/slow programmability with slow as default state after reset
                       O4 = Fast/slow programmability with fast as default state after reset

   Port and control    Input   float = floating, wpu = weak pull-up
   configuration       Output
                               T = True open drain, OD = Open drain, PP =
   Reset state                 Push pull

                       Bold X (pin state after internal reset release).

                       Unless otherwise specified, the pin state is the same during the reset
                       phase and after the internal reset release.

                              DocID022186 Rev 3                         19/103
Pinout and pin description                                                                                                    STM8S005K6 STM8S005C6

5.1     STM8S005 pinouts and pin description

                                                   Figure 3: LQFP 48-pin pinout

                                                       PD7/TLI [TIM1_CH4]
                                                           PD6/UART2_RX
                                                               PD5/UART2_TX
                                                                    PD4 (HS)/TIM2_CH1 [BEEP]
                                                                           PD3 (HS)/TIM2_CH2 [ADC_ETR]
                                                                             PD2 (HS)/TIM3_CH1 [TIM2_CH3]
                                                                                 PD1 (HS)/SWIM
                                                                                     PD0 (HS)/TIM3_CH2 [TIM1_BKIN] [CLK_CCO]
                                                                                          PE0 (HS)/CLK_CCO
                                                                                             PE1 (T)/I2C_SCL
                                                                                                 PE2 (T)/I2C_SDA
                                                                                                       PE3/TIM1_BKIN

                                                       48 47 46 45 44 43 42 41 40 39 38 37

                                      NRST         1                                                                     36   PG1
                              OSCIN/PA1                                                                                       PG0
                           OSCOUT/PA2              2                                                                     35   PC7 (HS)/SPI_MISO
                                                                                                                              PC6 (HS)/SPI_MOSI
                                 V SSIO_1          3                                                                     34   VDDIO_2
                                              VSS                                                                             VSSIO_2
                                                   4                                                                     33   PC5 (HS)/SPI_SCK
                                           VCAP                                                                               PC4 (HS)/TIM1_CH4
                                                   5                                                                     32   PC3 (HS)/TIM1_CH3
                                             VDD                                                                              PC2 (HS)/TIM1_CH2
                                 VDDIO_1           6                                                                     31   PC1 (HS)/TIM1_CH1/UART2_CK
        [TIM3_CH1] TIM2_CH3/PA3                                                                                               PE5/SPI_NSS
                                  (HS) PA4         7                                                                     30
                                 (HS) PA5
                                                   8                                                                     29
                                      (HS) PA6
                                                   9                                                                     28

                                                   10                                                                    27

                                                   11                                                                    26

                                                   12                                                                    25

                                                      13 14 15 16 17 18 19 20 21 22 23 24

                                                       VDDA
                                                           VSSA
                                                                 AIN7/PB7
                                                                    AIN6/PB6
                                                                       [I2C_SDA] AIN5/PB5
                                                                           [I2C_SCL] AIN4/PB4
                                                                                 [TIM1_ETR/AIN3/PB3
                                                                                      [TIM1_CH3N] AIN2/PB2
                                                                                          [TIM1_CH2N] AIN1/PB1
                                                                                               [TIM1_CH1N] AIN0/PB0
                                                                                                          AIN8/PE7
                                                                                                               AIN9/PE6

        1. (HS) high sink capability.

        2. (T) True open drain (P-buffer and protection diode to VDD not implemented).
        3. [ ] alternate function remapping option (If the same alternate function is shown twice, it

            indicates an exclusive choice not a duplication of the function).

20/103                                             DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                      Pinout and pin description
                                                Figure 4: LQFP 32-pin pinout

                                                            PD7/TLI [TIM1_CH4]
                                                                PD6/UART2_RX
                                                                    PD5/UART2_TX
                                                                           PD4 (HS)/TIM2_CH1 [BEEP]
                                                                                PD3 (HS)/TIM2_CH2 [ADC_ETR]
                                                                                     PD2 (HS)/TIM3_CH1[TIM2_CH3]
                                                                                          PD1 (HS)/SWIM
                                                                                               PD0 (HS)/TIM3_CH2 [TIM1_BKIN] [CLK_CCO]

                                                            32 31 30 29 28 27 26 25

                                                   NRST  1                           24                                                 PC7 (HS)/SPI_MISO
                                           OSCIN/PA1                                                                                    PC6 (HS)/SPI_MOSI
                                       OSCOUT/PA2        2                           23                                                 PC5 (HS)/SPI_SCK
                                                                                                                                        PC4 (HS)/TIM1_CH4
                                                 V SS    3                           22                                                 PC3 (HS)/TIM1_CH3
                                                  VCAP                                                                                  PC2 (HS)/TIM1_CH2
                                                   V DD  4                           21                                                 PC1 (HS)/TIM1_CH1/UART2_CK
                                              V DDIO                                                                                    PE5/SPI_NSS
                                            AIN12/PF4    5                           20

                                                         6                           19

                                                         7                           18

                                                         8                           17

                                                            9 10 11 12 13 14 15 16

                                                            V DDA
                                                                VSSA
                                                                   [I2C_SDA] AIN5/PB5
                                                                         [I2C_SCL] AIN4/PB4
                                                                             [TIM1_ETR] AIN3/PB3
                                                                                  [TIM1_CH3N] AIN2/PB2
                                                                                          [TIM1_CH2N] AIN1/PB1
                                                                                                [TIM1_CH1N] AIN0/PB0

      1. (HS) high sink capability.

      2. [ ] alternate function remapping option (If the same alternate function is shown twice, it
          indicates an exclusive choice not a duplication of the function).

                     Table 5: Pin description for STM8S005 microcontrollers

Pin number     Pin name Type Input              Output                                                                                  Main function   Default alternate  Alternate
LQFP48 LQFP32                                                                                                                           (after reset)   function           function after
                                                                                                                                                                           remap [option
                             floating wpu Ext.  High Speed OD PP                                                                                                           bit]

                                       interrupt sink

1  1           NRST  I/O            X                                                                                                   Reset

2  2           PA1/ OSC I/O  X      X                       O1  X  X                                                                    Port A1         Resonator/
                                                                                                                                                        crystal in
               IN

3  3           PA2/ OSC I/O  X      XX                      O1  X  X                                                                    Port A2         Resonator/
                                                                                                                                                        crystal out
               OUT

4  -           VSSIO_1 S                                                                                                                I/O ground

5  4           VSS   S                                                                                                                  Digital ground

                                                DocID022186 Rev 3                                                                                                          21/103
Pinout and pin description                                                       STM8S005K6 STM8S005C6

Pin number     Pin name Type Input                Output                Main function     Default alternate        Alternate
LQFP48 LQFP32                                                           (after reset)     function                 function after
                                                                                                                   remap [option
                               floating wpu Ext.  High Speed OD PP                                                 bit]

                                    interrupt sink

6       5      VCAP       S                                             1.8 V regulator capacitor

7       6      VDD        S                                             Digital power supply

8       7      VDDIO_1 S                                                I/O power supply

9       -      PA3/ TIM2 I/O   X    XX                    O1  X      X  Port A3               Timer 2 -            TIM3_ CH1
                                                                                              channel 3            [AFR1]
               _CH3

               [TIM3

               _CH1]

10      -      PA4        I/O  X    XX            HS O3       X      X  Port A4

11      -      PA5        I/O  X    XX            HS O3       X      X  Port A5

12      -      PA6        I/O  X    XX            HS O3       X      X  Port A6
                                    X
-       8      PF4/       I/O  X                          O1  X      X  Port F4               Analog input 12 (2)
               AIN12 (1)

13      9      VDDA       S                                             Analog power supply

14      10     VSSA       S                                             Analog ground

15      -      PB7/ AIN7 I/O   X    XX                    O1  X      X  Port B7               Analog input 7

16      -      PB6/ AIN6 I/O   X    XX                    O1  X      X  Port B6               Analog input 6
                                    XX                                                        Analog input 5
17      11     PB5/ AIN5 I/O   X                          O1  X      X  Port B5                                    I2C_SDA
               [I2C_                XX                                                        Analog input 4       [AFR6]

               SDA]                                                                                                I2C_SCL
                                                                                                                   [AFR6]
18      12     PB4/ AIN4 I/O   X                          O1  X      X  Port B4
               [I2C_

               SCL]

19      13     PB3/ AIN3 I/O   X    XX                    O1  X      X  Port B3               Analog input 3       TIM1_ ETR
                                                                                                                   [AFR5]
               [TIM1_

               ETR]

20      14     PB2/ AIN2 I/O   X    XX                    O1  X      X  Port B2               Analog input 2       TIM1_ CH3N
                                                                                                                   [AFR5]
               [TIM1_

               CH3N]

21      15     PB1/ AIN1 I/O   X    XX                    O1  X      X  Port B1               Analog input 1       TIM1_ CH2N
                                                                                                                   [AFR5]
               [TIM1_

               CH2N]

22      16     PB0/ AIN0 I/O   X    XX                    O1  X      X  Port B0               Analog input 0       TIM1_ CH1N
                                                                                                                   [AFR5]
               [TIM1_

               CH1N]

23      -      PE7/ AIN8 I/O   X    XX                    O1  X      X  Port E7               Analog input 8

24      -      PE6/ AIN9 I/O   X    XX                    O1  X      X  Port E6               Analog input 9

22/103                                            DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                              Pinout and pin description

Pin number     Pin name Type Input               Output                Main function     Default alternate      Alternate
LQFP48 LQFP32                                                          (after reset)     function               function after
                                                                                                                remap [option
                              floating wpu Ext.  High Speed OD PP                                               bit]

                                       interrupt sink

25  17         PE5/SPI_ I/O   X     XX                   O1  X      X  Port E5           SPI master/slave
                                                                                         select
               NSS

26  18         PC1/      I/O  X     XX           HS O3       X      X  Port C1           Timer 1 -

               TIM1_                                                                     channel 1/ UART2
                                                                                         synchronous clock
               CH1/

               UART2_CK

27  19         PC2/      I/O  X     XX           HS O3       X      X  Port C2           Timer 1-
               TIM1_                                                                     channel 2
               CH2

28  20         PC3/      I/O  X     XX           HS O3       X      X  Port C3           Timer 1 -
               TIM1_                                                                     channel 3
               CH3

29  21         PC4/      I/O  X     XX           HS O3       X      X  Port C4           Timer 1 -
               TIM1_                                                                     channel 4
               CH4

30  22         PC5/ SPI_ I/O  X     XX           HS O3       X      X  Port C5           SPI clock

               SCK

31  -          VSSIO_2 S                                               I/O ground

32  -          VDDIO_2 S                                               I/O power supply

33  23         PC6/ SPI_ I/O  X     XX           HS O3       X      X  Port C6           SPI master out/slave
                                                                                         in
               MOSI

34  24         PC7/ SPI_ I/O  X     XX           HS O3       X      X  Port C7           SPI master in/ slave
                                                                                         out
               MISO

35  -          PG0       I/O  X     X                    O1  X      X  Port G0

36  -          PG1       I/O  X     X                    O1  X      X  Port G1

37  -          PE3/      I/O  X     XX                   O1  X      X  Port E3           Timer 1 - break input
               TIM1_                        X                                            I2C data
               BKIN                         X                                            I2C clock

38  -          PE2/ I2C_ I/O  X                          O1  T(3)      Port E2
                                                                       Port E1
               SDA

39  -          PE1/ I2C_ I/O  X                          O1  T(3)

               SCL

40  -          PE0/      I/O  X     XX           HS O3       X      X  Port E0           Configurable clock
               CLK_                                                                      output
               CCO

41  25         PD0/      I/O  X     XX           HS O3       X      X  Port D0           Timer 3 -              TIM1_ BKIN
                                                                                         channel 2              [AFR3]/ CLK_
               TIM3_                                                                                            CCO [AFR2]

               CH2

               [TIM1_

               BKIN]

               [CLK_

               CCO]

                                                 DocID022186 Rev 3                                              23/103
Pinout and pin description                                                     STM8S005K6 STM8S005C6

Pin number     Pin name Type Input              Output                Main function  Default alternate                                             Alternate
LQFP48 LQFP32                                                         (after reset)  function                                                      function after
                                                                                                                                                   remap [option
                             floating wpu Ext.  High Speed OD PP                                                                                   bit]

                                    interrupt sink

42      26     PD1/     I/O  X      XX          HS O4       X      X  Port D1        SWIM data interface
               SWIM(4)

43      27     PD2/     I/O  X      XX          HS O3       X      X  Port D2        Timer 3 -                                                     TIM2_CH3
                                                                                     channel 1                                                     [AFR1]
               TIM3_

               CH1

               [TIM2_

               CH3]

44      28     PD3/     I/O  X      XX          HS O3       X      X  Port D3        Timer 2 -                                                     ADC_ ETR
               TIM2_                                                                 channel 2                                                     [AFR0]
               CH2
               [ADC_
               ETR]

45      29     PD4/     I/O  X      XX          HS O3       X      X  Port D4        Timer 2 -                                                     BEEP output
                                                                                     channel 1                                                     [AFR7]
               TIM2_

               CH1

               [BEEP]

46      30     PD5/     I/O  X      XX                  O1  X      X  Port D5        UART2 data transmit

               UART2_

               TX

47      31     PD6/     I/O  X      XX                  O1  X      X  Port D6        UART2 data receive

               UART2_

               RX

48      32     PD7/ TLI I/O  X      XX                  O1  X      X  Port D7        Top level interrupt                                           TIM1_ CH4
                                                                                                                                                   [AFR4]
               [TIM1_

               CH4]

(1) A pull-up is applied to PF4 during the reset phase. This pin is input floating after reset release.

(2)AIN12 is not selectable in ADC scan mode or with analog watchdog.

(3) In the open-drain output column, `T' defines a true open-drain I/O (P-buffer, weak pull-up, and protection diode to VDD are not implemented).
(4)The PD1 pin is in input pull-up during the reset phase and after internal reset release.

5.1.1       Alternate function remapping

            As shown in the rightmost column of the pin description table, some alternate functions can
            be remapped at different I/O ports by programming one of eight AFR (alternate function
            remap) option bits. When the remapping option is active, the default alternate function is no
            longer available.

            To use an alternate function, the corresponding peripheral must be enabled in the peripheral
            registers.

            Alternate function remapping does not effect GPIO capabilities of the I/O ports (see the GPIO
            section of the family reference manual, RM0016).

24/103                                          DocID022186 Rev 3
STM8S005K6 STM8S005C6                                      Memory and register map

6    Memory and register map

6.1  Memory map

                       Figure 5: Memory map

                       0x00 0000        RAM
                       0x00 07FF     (2 Kbytes)
                                  512 bytes stack

                                     Reserved

                       0x00 4000  128-byte data EEPROM
                       0x00 407F         Reserved
                       0x00 4080        Option bytes
                       0x00 47FF          Reserved
                       0x00 4800
                       0x00 487F  GPIO and periph. reg.
                       0x00 4900
                                          Reserved
                       0x00 4FFF
                       0x00 5000   2 Kbytes boot ROM

                       0x00 57FF
                       0x00 5800

                       0x00 5FFF
                       0x00 6000

                       0x00 67FF          Reserved
                       0x00 6800
                                  CPU/SWIM/debug/ITC
                       0x00 7EFF           registers
                       0x00 7F00
                                     32 interrupt vectors
                       0x00 7FFF
                       0x00 8000
                       0x00 807F

                                  Flash program memory
                                          (32 Kbytes)

                       0x00 FFFF
                       0x01 0000

                                                                                                             Reserved

                                                                                                    0x02 7FFF

     The following table lists the boundary addresses for each memory size. The top of the stack
     is at the RAM end address in each case.

                       DocID022186 Rev 3                   25/103
Memory and register map                                     STM8S005K6 STM8S005C6

                   Table 6: Flash, Data EEPROM and RAM boundary addresses

        Memory area      Size (bytes)            Start address                    End address

        Flash program memory 32K                 0x00 8000                        0x00 FFFF

        RAM              2K                      0x00 0000                        0x00 07FF

        Data EEPROM      128                     0x00 4000                        0x00 407F

6.2     Register map

6.2.1   I/O port hardware register map

                                         Table 7: I/O port hardware register map  Reset
        Address Block Register label Register name                                status
                                                                                  0x00
        0x00 5000 Port A PA_ODR        Port A data output latch register          0xXX (1)
                                       Port A input pin value register            0x00
        0x00 5001        PA_IDR        Port A data direction register             0x00
                                       Port A control register 1                  0x00
        0x00 5002        PA_DDR        Port A control register 2                  0x00
                                       Port B data output latch register          0xXX (1)
        0x00 5003        PA_CR1        Port B input pin value register            0x00
                                       Port B data direction register             0x00
        0x00 5004        PA_CR2        Port B control register 1                  0x00
                                       Port B control register 2                  0x00
        0x00 5005 Port B PB_ODR        Port C data output latch register

        0x00 5006        PB_IDR

        0x00 5007        PB_DDR

        0x00 5008        PB_CR1

        0x00 5009        PB_CR2

        0x00 500A Port C PC_ODR

26/103                        DocID022186 Rev 3
STM8S005K6 STM8S005C6                       Memory and register map

Address Block Register label Register name                        Reset
                                                                  status
0x00 500B              PC_IDR  Port C input pin value register    0xXX (1)
                               Port C data direction register     0x00
0x00 500C              PC_DDR  Port C control register 1          0x00
                               Port C control register 2          0x00
0x00 500D              PC_CR1  Port D data output latch register  0x00
                               Port D input pin value register    0xXX (1)
0x00 500E              PC_CR2  Port D data direction register     0x00
                               Port D control register 1          0x02
0x00 500F Port D PD_ODR        Port D control register 2          0x00
                               Port E data output latch register  0x00
0x00 5010              PD_IDR  Port E input pin value register    0xXX (1)
                               Port E data direction register     0x00
0x00 5011              PD_DDR  Port E control register 1          0x00
                               Port E control register 2          0x00
0x00 5012              PD_CR1  Port F data output latch register  0x00
                               Port F input pin value register    0xXX (1)
0x00 5013              PD_CR2  Port F data direction register     0x00
                               Port F control register 1          0x00
0x00 5014 Port E PE_ODR        Port F control register 2          0x00

0x00 5015              PE_IDR

0x00 5016              PE_DDR

0x00 5017              PE_CR1

0x00 5018              PE_CR2

0x00 5019 Port F PF_ODR

0x00 501A              PF_IDR

0x00 501B              PF_DDR

0x00 501C              PF_CR1

0x00 501D              PF_CR2

                       DocID022186 Rev 3                          27/103
Memory and register map                             STM8S005K6 STM8S005C6

        Address Block Register label Register name                                 Reset
                                                                                   status
        0x00 501E Port G PG_ODR                 Port G data output latch register  0x00
                                                                                   0xXX (1)
        0x00 501F        PG_IDR                 Port G input pin value register    0x00
                                                                                   0x00
        0x00 5020        PG_DDR                 Port G data direction register     0x00
                                                                                   0x00
        0x00 5021        PG_CR1                 Port G control register 1          0xXX (1)
                                                                                   0x00
        0x00 5022        PG_CR2                 Port G control register 2          0x00
                                                                                   0x00
        0x00 5023 Port H PH_ODR                 Port H data output latch register  0x00
                                                                                   0xXX (1)
        0x00 5024        PH_IDR                 Port H input pin value register    0x00
                                                                                   0x00
        0x00 5025        PH_DDR                 Port H data direction register     0x00

        0x00 5026        PH_CR1                 Port H control register 1

        0x00 5027        PH_CR2                 Port H control register 2

        0x00 5028 Port I PI_ODR                 Port I data output latch register

        0x00 5029        PI_IDR                 Port I input pin value register

        0x00 502A        PI_DDR                 Port I data direction register

        0x00 502B        PI_CR1                 Port I control register 1

        0x00 502C        PI_CR2                 Port I control register 2

        (1) Depends on the external circuitry.

28/103                   DocID022186 Rev 3
STM8S005K6 STM8S005C6                                             Memory and register map

6.2.2 General hardware register map

                       Table 8: General hardware register map

Address       Block Register label Register name                               Reset status

0x00 5050 to  Reserved area (10 bytes)
0x00 5059

0x00 505A     Flash FLASH_CR1           Flash control register 1               0x00

0x00 505B              FLASH_CR2        Flash control register 2               0x00

0x00 505C              FLASH_NCR2       Flash complementary control            0xFF
                                        register 2

0x00 505D              FLASH _FPR Flash protection register                    0x00

0x00 505E              FLASH _NFPR Flash complementary protection register 0xFF

0x00 505F              FLASH _IAPSR Flash in-application programming status 0x00
                                                register

0x00 5060 to  Reserved area (2 bytes)
0x00 5061

0x00 5062     Flash FLASH _PUKR Flash program memory unprotection 0x00
                                                    register

0x00 5063     Reserved area (1 byte)

0x00 5064     Flash FLASH _DUKR Data EEPROM unprotection register 0x00

0x00 5065 to  Reserved area (59 bytes)
0x00 509F

0x00 50A0     ITC      EXTI_CR1         External interrupt control register 1  0x00

0x00 50A1              EXTI_CR2         External interrupt control register 2  0x00

0x00 50A2 to  Reserved area (17 bytes)
0x00 50B2

                                  DocID022186 Rev 3                                  29/103
Memory and register map                                        STM8S005K6 STM8S005C6

Address       Block Register label Register name                             Reset status
0x00 50B3                                                                    0xXX(1)
              RST RST_SR                Reset status register

0x00 50B4 to  Reserved area (12 bytes)
0x00 50BF

0x00 50C0     CLK CLK_ICKR              Internal clock control register      0x01

0x00 50C1                CLK_ECKR       External clock control register      0x00

0x00 50C2     Reserved area (1 byte)

0x00 50C3     CLK CLK_CMSR              Clock master status register         0xE1

0x00 50C4                CLK_SWR        Clock master switch register         0xE1

0x00 50C5                CLK_SWCR       Clock switch control register        0xXX

0x00 50C6                CLK_CKDIVR Clock divider register                   0x18

0x00 50C7                CLK_PCKENR1 Peripheral clock gating register 1      0xFF

0x00 50C8                CLK_CSSR       Clock security system register       0x00

0x00 50C9                CLK_CCOR       Configurable clock control register  0x00

0x00 50CA                CLK_PCKENR2 Peripheral clock gating register 2      0xFF

0x00 50CC                CLK_HSITRIMR HSI clock calibration trimming register 0x00

0x00 50CD                CLK_SWIMCCR SWIM clock control register             0bXXXX
                                                                             XXX0

0x00 50CE to  Reserved area (3 bytes)
0x00 50D0

0x00 50D1     WWDG WWDG_CR              WWDG control register                0x7F

0x00 50D2                WWDG_WR        WWDR window register                 0x7F

30/103                             DocID022186 Rev 3
STM8S005K6 STM8S005C6                                            Memory and register map

Address       Block Register label Register name                           Reset status
              Reserved area (13 bytes)                                     0xXX(2)
0x00 50D3 to
0x00 50DF

0x00 50E0     IWDG IWDG_KR              IWDG key register

0x00 50E1              IWDG_PR          IWDG prescaler register            0x00

0x00 50E2              IWDG_RLR         IWDG reload register               0xFF

0x00 50E3 to  Reserved area (13 bytes)
0x00 50EF

0x00 50F0     AWU AWU_CSR1              AWU control/ status register 1     0x00

0x00 50F1              AWU_APR          AWU asynchronous prescaler buffer  0x3F
                                        register

0x00 50F2              AWU_TBR          AWU timebase selection register    0x00

0x00 50F3     BEEP BEEP_CSR             BEEP control/ status register      0x1F

0x00 50F4 to  Reserved area (12 bytes)
0x00 50FF

0x00 5200     SPI      SPI_CR1          SPI control register 1             0x00

0x00 5201              SPI_CR2          SPI control register 2             0x00

0x00 5202              SPI_ICR          SPI interrupt control register     0x00

0x00 5203              SPI_SR           SPI status register                0x02

0x00 5204              SPI_DR           SPI data register                  0x00

0x00 5205              SPI_CRCPR        SPI CRC polynomial register        0x07

0x00 5206              SPI_RXCRCR SPI Rx CRC register                      0xFF

0x00 5207              SPI_TXCRCR SPI Tx CRC register                      0xFF

                                  DocID022186 Rev 3                              31/103
Memory and register map                                         STM8S005K6 STM8S005C6

Address       Block Register label Register name                            Reset status
0x00 5208 to  Reserved area (8 bytes)
0x00 520F                                                                   0x00
0x00 5210     I2C        I2C_CR1        I2C control register 1              0x00
0x00 5211                                                                   0x00
0x00 5212                I2C_CR2        I2C control register 2              0x00
0x00 5213                                                                   0x00
0x00 5214                I2C_FREQR      I2C frequency register
                                                                            0x00
                         I2C_OARL       I2C Own address register low        0x00
                                                                            0x00
                         I2C_OARH       I2C own address register high       0x00
                                                                            0x00
0x00 5215                Reserved       I2C data register                   0x00
0x00 5216                I2C_DR         I2C status register 1               0x00
0x00 5217                I2C_SR1        I2C status register 2               0x02
0x00 5218                I2C_SR2        I2C status register 3               0x00
0x00 5219                I2C_SR3        I2C interrupt control register
0x00 521A                I2C_ITR        I2C clock control register low
0x00 521B                I2C_CCRL       I2C clock control register high
0x00 521C                I2C_CCRH       I2C TRISE register
0x00 521D                I2C_TRISER     I2C packet error checking register
0x00 521E                I2C_PECR

0x00 521F to  Reserved area (17 bytes)
0x00 522F

0x00 5230 to  Reserved area (6 bytes)
0x00 523F

32/103                               DocID022186 Rev 3
STM8S005K6 STM8S005C6                                           Memory and register map

Address       Block Register label Register name                         Reset status
0x00 5240                                                                0xC0
              UART2 UART2_SR           UART2 status register             0xXX
                                                                         0x00
0x00 5241              UART2_DR        UART2 data register               0x00
                                                                         0x00
0x00 5242              UART2_BRR1 UART2 baud rate register 1             0x00
                                                                         0x00
0x00 5243              UART2_BRR2 UART2 baud rate register 2             0x00
                                                                         0x00
0x00 5244              UART2_CR1 UART2 control register 1                0x00
                                                                         0x00
0x00 5245              UART2_CR2 UART2 control register 2                0x00

0x00 5246              UART2_CR3 UART2 control register 3                0x00
                                                                         0x00
0x00 5247              UART2_CR4 UART2 control register 4                0x00
                                                                         0x00
0x00 5248              UART2_CR5 UART2 control register 5                0x00
                                                                         0x00
0x00 5249              UART2_CR6 UART2 control register 6

0x00 524A              UART2_GTR UART2 guard time register

0x00 524B              UART2_PSCR UART2 prescaler register

0x00 524C to  Reserved area (4 bytes)
0x00 524F

0x00 5250     TIM1 TIM1_CR1            TIM1 control register 1

0x00 5251              TIM1_CR2        TIM1 control register 2

0x00 5252              TIM1_SMCR       TIM1 slave mode control register

0x00 5253              TIM1_ETR        TIM1 external trigger register

0x00 5254              TIM1_IER        TIM1 interrupt enable register

0x00 5255              TIM1_SR1        TIM1 status register 1

                                  DocID022186 Rev 3                      33/103
Memory and register map                                      STM8S005K6 STM8S005C6

Address    Block Register label Register name                          Reset status
0x00 5256                                                              0x00
0x00 5257                TIM1_SR2    TIM1 status register 2
0x00 5258
                         TIM1_EGR    TIM1 event generation register    0x00
0x00 5259
                         TIM1_CCMR1  TIM1 capture/ compare mode        0x00
0x00 525A                            register 1

0x00 525B                TIM1_CCMR2  TIM1 capture/compare mode         0x00
                                     register 2
0x00 525C
                         TIM1_CCMR3  TIM1 capture/ compare mode        0x00
0x00 525D                            register 3

0x00 525E                TIM1_CCMR4  TIM1 capture/compare mode         0x00
0x00 525F                            register 4
0x00 5260
0x00 5261                TIM1_CCER1  TIM1 capture/ compare enable      0x00
0x00 5262                            register 1
0x00 5263
0x00 5264                TIM1_CCER2  TIM1 capture/compare enable       0x00
0x00 5265                            register 2

                         TIM1_CNTRH TIM1 counter high                  0x00

                         TIM1_CNTRL TIM1 counter low                   0x00

                         TIM1_PSCRH TIM1 prescaler register high       0x00

                         TIM1_PSCRL TIM1 prescaler register low        0x00

                         TIM1_ARRH   TIM1 auto-reload register high    0xFF

                         TIM1_ARRL   TIM1 auto-reload register low     0xFF

                         TIM1_RCR    TIM1 repetition counter register  0x00

                         TIM1_CCR1H TIM1 capture/ compare register 1 high 0x00

34/103                              DocID022186 Rev 3
STM8S005K6 STM8S005C6                                             Memory and register map

Address       Block Register label Register name                          Reset status
0x00 5266
                       TIM1_CCR1L TIM1 capture/ compare register 1 low 0x00

0x00 5267              TIM1_CCR2H TIM1 capture/ compare register 2 high 0x00

0x00 5268              TIM1_CCR2L TIM1 capture/ compare register 2 low 0x00

0x00 5269              TIM1_CCR3H TIM1 capture/ compare register 3 high 0x00

0x00 526A              TIM1_CCR3L TIM1 capture/ compare register 3 low 0x00

0x00 526B              TIM1_CCR4H TIM1 capture/ compare register 4 high 0x00

0x00 526C              TIM1_CCR4L TIM1 capture/ compare register 4 low 0x00

0x00 526D              TIM1_BKR          TIM1 break register              0x00

0x00 526E              TIM1_DTR          TIM1 dead-time register          0x00

0x00 526F              TIM1_OISR         TIM1 output idle state register  0x00

0x00 5270 to  Reserved area (147 bytes)
0x00 52FF

0x00 5300     TIM2 TIM2_CR1              TIM2 control register 1          0x00

0x00 5301              TIM2_IER          TIM2 interrupt enable register   0x00

0x00 5302              TIM2_SR1          TIM2 status register 1           0x00

0x00 5303              TIM2_SR2          TIM2 status register 2           0x00

0x00 5304              TIM2_EGR          TIM2 event generation register   0x00

0x00 5305              TIM2_CCMR1        TIM2 capture/ compare mode       0x00
                                         register 1

0x00 5306              TIM2_CCMR2        TIM2 capture/ compare mode       0x00
                                         register 2

                                  DocID022186 Rev 3                             35/103
Memory and register map                                          STM8S005K6 STM8S005C6

Address       Block Register label Register name                        Reset status
0x00 5307                                                               0x00
                         TIM2_CCMR3     TIM2 capture/ compare mode
                                        register 3

0x00 5308                TIM2_CCER1     TIM2 capture/ compare enable register 0x00
                                        1

0x00 5309                TIM2_CCER2     TIM2 capture/ compare enable register 0x00
                                        2

0x00 530A                TIM2_CNTRH TIM2 counter high                   0x00

0x00 530B                TIM2_CNTRL TIM2 counter low                    0x00

0x00 530C                TIM2_PSCR      TIM2 prescaler register         0x00

0x00 530D                TIM2_ARRH      TIM2 auto-reload register high  0xFF

0x00 530E                TIM2_ARRL      TIM2 auto-reload register low   0xFF

0x00 530F                TIM2_CCR1H TIM2 capture/ compare register 1 high 0x00

0x00 5310                TIM2_CCR1L TIM2 capture/ compare register 1 low 0x00

0x00 5311                TIM2_CCR2H TIM2 capture/ compare reg. 2 high   0x00

0x00 5312                TIM2_CCR2L TIM2 capture/ compare register 2 low 0x00

0x00 5313                TIM2_CCR3H TIM2 capture/ compare register 3 high 0x00

0x00 5314                TIM2_CCR3L TIM2 capture/ compare register 3 low 0x00

0x00 5315 to  Reserved area (11 bytes)
0x00 531F

0x00 5320     TIM3 TIM3_CR1             TIM3 control register 1         0x00

0x00 5321                TIM3_IER       TIM3 interrupt enable register  0x00

0x00 5322                TIM3_SR1       TIM3 status register 1          0x00

36/103                              DocID022186 Rev 3
STM8S005K6 STM8S005C6                                            Memory and register map

Address       Block Register label Register name                        Reset status
0x00 5323                                                               0x00
                       TIM3_SR2         TIM3 status register 2

0x00 5324              TIM3_EGR         TIM3 event generation register  0x00

0x00 5325              TIM3_CCMR1       TIM3 capture/ compare mode      0x00
                                        register 1

0x00 5326              TIM3_CCMR2       TIM3 capture/ compare mode      0x00
                                        register 2

0x00 5327              TIM3_CCER1       TIM3 capture/ compare enable register 0x00
                                        1

0x00 5328              TIM3_CNTRH TIM3 counter high                     0x00

0x00 5329              TIM3_CNTRL TIM3 counter low                      0x00

0x00 532A              TIM3_PSCR        TIM3 prescaler register         0x00

0x00 532B              TIM3_ARRH        TIM3 auto-reload register high  0xFF

0x00 532C              TIM3_ARRL        TIM3 auto-reload register low   0xFF

0x00 532D              TIM3_CCR1H TIM3 capture/ compare register 1 high 0x00

0x00 532E              TIM3_CCR1L TIM3 capture/ compare register 1 low 0x00

0x00 532F              TIM3_CCR2H TIM3 capture/ compare register 2 high 0x00

0x00 5330              TIM3_CCR2L TIM3 capture/ compare register 2 low 0x00

0x00 5331 to  Reserved area (15 bytes)
0x00 533F

0x00 5340     TIM4 TIM4_CR1             TIM4 control register 1         0x00

0x00 5341              TIM4_IER         TIM4 interrupt enable register  0x00

0x00 5342              TIM4_SR          TIM4 status register            0x00

                                  DocID022186 Rev 3                                 37/103
Memory and register map                                             STM8S005K6 STM8S005C6

Address       Block Register label Register name                           Reset status
0x00 5343                                                                  0x00
                         TIM4_EGR        TIM4 event generation register    0x00
                                                                           0x00
0x00 5344                TIM4_CNTR       TIM4 counter                      0xFF

0x00 5345                TIM4_PSCR       TIM4 prescaler register           0x00

0x00 5346                TIM4_ARR        TIM4 auto-reload register         0x00
                                                                           0x00
0x00 5347 to  Reserved area (153 bytes)                                    0x00
0x00 53DF                                                                  0x00
                                                                           0xXX
0x00 53E0 to  ADC1 ADC _DBxR             ADC data buffer registers         0xXX
0x00 53F3                                                                  0x00

0x00 53F4 to  Reserved area (12 bytes)                                     0x00
0x00 53FF
                                                                           0x03
0x00 5400     ADC1 ADC _CSR              ADC control/ status register      0xFF

0x00 5401                ADC_CR1         ADC configuration register 1

0x00 5402                ADC_CR2         ADC configuration register 2

0x00 5403                ADC_CR3         ADC configuration register 3

0x00 5404                ADC_DRH         ADC data register high

0x00 5405                ADC_DRL         ADC data register low

0x00 5406                ADC_TDRH        ADC Schmitt trigger disable
                                         register high

0x00 5407                ADC_TDRL        ADC Schmitt trigger disable
                                         register low

0x00 5408                ADC_HTRH        ADC high threshold register high

0x00 5409                ADC_HTRL        ADC high threshold register low

38/103                              DocID022186 Rev 3
STM8S005K6 STM8S005C6                                         Memory and register map

Address       Block Register label Register name                            Reset status
0x00 540A                                                                   0x00
                       ADC_LTRH            ADC low threshold register high  0x00
                                                                            0x00
0x00 540B              ADC_LTRL            ADC low threshold register low
                                                                            0x00
0x00 540C              ADC_AWSRH           ADC analog watchdog status
                                           register high                    0x00

0x00 540D              ADC_AWSRL           ADC analog watchdog status       0x00
                                           register low

0x00 540E              ADC _AWCRH          ADC analog watchdog control
                                           register high

0x00 540F              ADC_AWCRL           ADC analog watchdog control
                                           register low

0x00 5410 to  Reserved area (1008 bytes)
0x00 57FF

(1) Depends on the previous reset source.
(2) Write only register.

6.2.3      CPU/SWIM/debug module/interrupt controller registers

                      Table 9: CPU/SWIM/debug module/interrupt controller registers

           Address Block Register label Register name                                Reset
                                                                                     status

           0x00 7F00 CPU(1) A              Accumulator                               0x00

           0x00 7F01   PCE                 Program counter extended                  0x00

           0x00 7F02   PCH                 Program counter high                      0x00

           0x00 7F03   PCL                 Program counter low                       0x00

           0x00 7F04   XH                  X index register high                     0x00

                                           DocID022186 Rev 3                         39/103
Memory and register map                                           STM8S005K6 STM8S005C6

        Address Block Register label Register name                            Reset
                                                                              status
        0x00 7F05        XL                    X index register low
                                                                              0x00

        0x00 7F06        YH                    Y index register high          0x00

        0x00 7F07        YL                    Y index register low           0x00

        0x00 7F08        SPH                   Stack pointer high             0x07

        0x00 7F09        SPL                   Stack pointer low              0xFF

        0x00 7F0A        CCR                   Condition code register        0x28

        0x00 7F0B to Reserved area (85 bytes)
        0x00 7F5F

        0x00 7F60 CPU CFG_GCR                  Global configuration register  0x00

        0x00 7F70 ITC ITC_SPR1                 Interrupt software priority register 1 0xFF

        0x00 7F71        ITC_SPR2              Interrupt software priority register 2 0xFF

        0x00 7F72        ITC_SPR3              Interrupt software priority register 3 0xFF

        0x00 7F73        ITC_SPR4              Interrupt software priority register 4 0xFF

        0x00 7F74        ITC_SPR5              Interrupt software priority register 5 0xFF

        0x00 7F75        ITC_SPR6              Interrupt software priority register 6 0xFF

        0x00 7F76        ITC_SPR7              Interrupt software priority register 7 0xFF

        0x00 7F77        ITC_SPR8              Interrupt software priority register 8 0xFF

        0x00 7F78 to Reserved area (2 bytes)
        0x00 7F79

        0x00 7F80 SWIM SWIM_CSR                SWIM control status register   0x00

40/103                        DocID022186 Rev 3
STM8S005K6 STM8S005C6                       Memory and register map

Address Block Register label Register name                            Reset
                                                                      status
0x00 7F81 to Reserved area (15 bytes)
0x00 7F8F

0x00 7F90 DM DM_BK1RE                 DM breakpoint 1 register extended 0xFF
                                      byte

0x00 7F91              DM_BK1RH       DM breakpoint 1 register high byte 0xFF

0x00 7F92              DM_BK1RL       DM breakpoint 1 register low byte 0xFF

0x00 7F93              DM_BK2RE       DM breakpoint 2 register extended 0xFF
                                      byte

0x00 7F94              DM_BK2RH       DM breakpoint 2 register high byte 0xFF

0x00 7F95              DM_BK2RL       DM breakpoint 2 register low byte 0xFF

0x00 7F96              DM_CR1         DM debug module control register 1 0x00

0x00 7F97              DM_CR2         DM debug module control register 2 0x00

0x00 7F98              DM_CSR1        DM debug module control/status  0x10
                                      register 1

0x00 7F99              DM_CSR2        DM debug module control/status  0x00
                                      register 2

0x00 7F9A              DM_ENFCTR DM enable function register          0xFF

0x00 7F9B to Reserved area (5 bytes)
0x00 7F9F

(1) Accessible by debug module only

                       DocID022186 Rev 3                              41/103
Interrupt vector mapping                                            STM8S005K6 STM8S005C6

7       Interrupt vector mapping

                                    Table 10: Interrupt mapping

        IRQ Source Description                       Wakeup      Wakeup from Vector
        no. block                                    from halt   active-halt address
                                                     mode        mode

           RESET Reset                               Yes         Yes     0x00 8000

           TRAP Software interrupt                   -           -       0x00 8004

        0 TLI             External top level interrupt -         -       0x00 8008

        1 AWU             Auto wake up from halt -               Yes     0x00 800C

        2 CLK             Clock controller           -           -       0x00 8010
                                                                 Yes(1)  0x00 8014
        3  EXTI0 Port A external interrupts Yes(1)

        4 EXTI1 Port B external interrupts Yes                   Yes     0x00 8018

        5 EXTI2 Port C external interrupts Yes                   Yes     0x00 801C

        6 EXTI3 Port D external interrupts Yes                   Yes     0x00 8020

        7 EXTI4 Port E external interrupts Yes                   Yes     0x00 8024

        8                                                                0x00 8028

        9                 Reserved                   -           -       0x00 802C

        10 SPI            End of transfer            Yes         Yes     0x00 8030

        11 TIM1           TIM1 update/ overflow/ -               -       0x00 8034

                          underflow/ trigger/ break

        12 TIM1           TIM1 capture/ compare -                -       0x00 8038

        13 TIM            TIM update/ overflow       -           -       0x00 803C

        14 TIM            TIM capture/ compare -                 -       0x00 8040

42/103                              DocID022186 Rev 3
STM8S005K6 STM8S005C6                                           Interrupt vector mapping

IRQ Source Description                            Wakeup     Wakeup from Vector
no. block                                         from halt  active-halt address
                                                  mode       mode

15 TIM3                Update/ overflow           -          -    0x00 8044

16 TIM3                Capture/ compare           -          -    0x00 8048

17                     Reserved                   -          -    0x00 804C

18                     Reserved                   -          -    0x00 8050
19 I2C                 I2C interrupt                              0x00 8054
                                                  Yes        Yes

20 UART2 Tx complete                              -          -    0x00 8058

21 UART2 Receive register DATA -                             -    0x00 805C

                       FULL

22 ADC1 ADC1 end of conversion/ -                            -    0x00 8060

                       analog watchdog interrupt

23 TIM                 TIM update/ overflow       -          -    0x00 8064

24 Flash               EOP/ WR_PG_DIS             -          -    0x00 8068

Reserved                                                          0x00 806C
                                                                  to 0x00
                                                                  807C

(1) Except PA1

                                 DocID022186 Rev 3                43/103
Option bytes                                                            STM8S005K6 STM8S005C6

8       Option bytes

Addr.   Option bytes contain configurations for device hardware features as well as the memory
        protection of the device. They are stored in a dedicated block of the memory. Except for the
        ROP (read-out protection) byte, each option byte has to be stored twice, in a regular form
        (OPTx) and a complemented one (NOPTx) for redundancy.

        Option bytes can be modified in ICP mode (via SWIM) by accessing the EEPROM address
        shown in the table below.

        Option bytes can also be modified `on the fly' by the application in IAP mode, except the ROP
        option that can only be modified in ICP mode (via SWIM).

        Refer to the STM8S Flash programming manual (PM0051) and STM8 SWIM communication
        protocol and debug module user manual (UM0470) for information on SWIM programming
        procedures.

                                          Table 11: Option bytes

        Option        Option Option bits                                            Factory
        name          byte no.
                                                                                    default

                             7        6    5  4               3      2      1  0    setting

0x4800 Read-out OPT0 ROP [7:0]                                                      00h

        protection

        (ROP)

0x4801 User boot OPT1 UBC [7:0]                                                     00h

        code(UBC)

0x4802                NOPT1 NUBC [7:0]                                              FFh

0x4803  Alternate     OPT2   AFR7     AFR6 AFR5 AFR4          AFR3   AFR2 AFR1 AFR0 00h
0x4804  function      NOPT2  NAFR7    NAFR6 NAFR5 NAFR4       NAFR3  NAFR2 NAFR1 NAFR0 FFh
        remapping
        (AFR)

0x4805h Miscell.      OPT3 Reserved           HSI             LSI_ EN IWDG WWDG WWDG 00h
              option                          TRIM                           _HW _HW _HALT

0x4806                NOPT3 Reserved          NHSI            NLSI_  NIWDG NWWDG NWW FFh
                                              TRIM            EN     _HW _HW G_HALT

0x4807 Clock          OPT4 Reserved                           EXT CLK CKAWU PRS C1 PRS C0 00h
              option                                                         SEL

0x4808                NOPT4 Reserved                          NEXT NCKA NPRSC1 NPR FFh

                                                              CLK    WUSEL     SC0

0x4809 HSE clock OPT5 HSECNT [7:0]                                                  00h

        startup

0x480A                NOPT5 NHSECNT [7:0]                                           FFh

0x480B Reserved OPT6 Reserved                                                       00h

44/103                                     DocID022186 Rev 3
STM8S005K6 STM8S005C6                                              Option bytes

Addr.   Option  Option Option bits                                 Factory
        name    byte no.
                                                                   default

                7                6  5  4               3  2  1  0  setting

0x480C          NOPT6 Reserved                                     FFh

0x480D Reserved OPT7 Reserved                                      00h

0x480E          NOPT7 Reserved                                     FFh

0x487E Bootloader OPTBL BL[7:0]                                    00h

0x487F          NOPTBL NBL[7:0]                                    FFh

        Option byte no.                Table 12: Option byte description
        OPT0
        OPT1                     Description

        OPT2                     ROP[7:0] Memory readout protection (ROP)
        OPT3                     AAh: Enable readout protection (write access via SWIM protocol)
                                 Note: Refer to the family reference manual (RM0016) section on
                                 Flash/EEPROM memory readout protection for details.

                                 UBC[7:0] User boot code area
                                 0x00: no UBC, no write-protection
                                 0x01: Page 0 to 1 defined as UBC, memory write-protected
                                 0x02: Page 0 to 3 defined as UBC, memory write-protected
                                 0x03: Page 0 to 4 defined as UBC, memory write-protected
                                 ...
                                 0x3E: Pages 0 to 63 defined as UBC, memory write-protected
                                 Other values: Reserved
                                 Note: Refer to the family reference manual (RM0016) section on
                                 Flash write protection for more details.

                                 AFR[7:0]
                                 Refer to following table for the alternate function remapping
                                 decriptions of bits [7:2].

                                 HSITRIM:High speed internal clock trimming register size
                                 0: 3-bit trimming supported in CLK_HSITRIMR register
                                 1: 4-bit trimming supported in CLK_HSITRIMR register

                                    DocID022186 Rev 3              45/103
Option bytes                                STM8S005K6 STM8S005C6

        Option byte no.  Description
        OPT4
        OPT5             LSI_EN:Low speed internal clock enable
                         0: LSI clock is not available as CPU clock source
                         1: LSI clock is available as CPU clock source

                         IWDG_HW: Independent watchdog
                         0: IWDG Independent watchdog activated by software
                         1: IWDG Independent watchdog activated by hardware

                         WWDG_HW: Window watchdog activation
                         0: WWDG window watchdog activated by software
                         1: WWDG window watchdog activated by hardware

                         WWDG_HALT: Window watchdog reset on halt
                         0: No reset generated on halt if WWDG active
                         1: Reset generated on halt if WWDG active

                         EXTCLK: External clock selection
                         0: External crystal connected to OSCIN/OSCOUT
                         1: External clock signal on OSCIN

                         CKAWUSEL:Auto wake-up unit/clock
                         0: LSI clock source selected for AWU
                         1: HSE clock with prescaler selected as clock source for for AWU

                         PRSC[1:0] AWU clock prescaler
                         0x: 16 MHz to 128 kHz prescaler
                         10: 8 MHz to 128 kHz prescaler
                         11: 4 MHz to 128 kHz prescaler

                         HSECNT[7:0]:HSE crystal oscillator stabilization time
                         0x00: 2048 HSE cycles
                         0xB4: 128 HSE cycles
                         0xD2: 8 HSE cycles
                         0xE1: 0.5 HSE cycles

46/103                   DocID022186 Rev 3
STM8S005K6 STM8S005C6                     Option bytes

Option byte no.        Description
OPT6
OPT7                   Reserved
OPTBL
                       Reserved

                       BL[7:0] Bootloader option byte
                       For STM8S products, this option is checked by the boot ROM code
                       after reset. Depending on the content of addresses 0x487E, 0x487F,
                       and 0x8000 (reset vector), the CPU jumps to the bootloader or to
                       the reset vector. Refer to the UM0560 (STM8L/S bootloader manual)
                       for more details.
                       For STM8L products, the bootloader option bytes are on addresses
                       0xXXXX and 0xXXXX+1 (2 bytes). These option bytes control
                       whether the bootloader is active or not. For more details, refer to the
                       UM0560 (STM8L/S bootloader manual) for more details.

      Table 13: Description of alternate function remapping bits [7:0] of OPT2

Option byte no.        Description(1)

OPT2                   AFR7 Alternate function remapping option 7
                       0: AFR7 remapping option inactive: Default alternate function(2).

                       1: Port D4 alternate function = BEEP.

                       AFR6 Alternate function remapping option 6
                       0: AFR6 remapping option inactive: Default alternate functions(2).
                       1: Port B5 alternate function = I2C_SDA; port B4 alternate function
                       = I2C_SCL.

                       AFR5 Alternate function remapping option 5
                       0: AFR5 remapping option inactive: Default alternate functions(2).

                       1: Port B3 alternate function = TIM1_ETR; port B2 alternate function
                       = TIM1_NCC3; port B1 alternate function = TIM1_CH2N; port B0
                       alternate function = TIM1_CH1N.

                       AFR4 Alternate function remapping option 4
                       0: AFR4 remapping option inactive: Default alternate function(2).

                       1: Port D7 alternate function = TIM1_CH4.

                       AFR3 Alternate function remapping option 3
                       0: AFR3 remapping option inactive: Default alternate function(2).

                       1: Port D0 alternate function = TIM1_BKIN.

                       AFR2 Alternate function remapping option 2

                       DocID022186 Rev 3                                        47/103
Option bytes                                STM8S005K6 STM8S005C6

        Option byte no.  Description(1)

                         0: AFR2 remapping option inactive: Default alternate function(2).

                         1: Port D0 alternate function = CLK_CCO.Note: AFR2 option has
                         priority over AFR3 if both are activated.

                         AFR1 Alternate function remapping option 1
                         0: AFR1 remapping option inactive: Default alternate functions(2).

                         1: Port A3 alternate function = TIM3_CH1; port D2 alternate function
                         TIM2_CH3.

                         AFR0 Alternate function remapping option 0
                         0: AFR0 remapping option inactive: Default alternate function(2).

                         1: Port D3 alternate function = ADC_ETR.

        (1) Do not use more than one remapping option in the same port.
        (2) Refer to pinout description.

48/103                   DocID022186 Rev 3
STM8S005K6 STM8S005C6                            Electrical characteristics

9      Electrical characteristics

9.1    Parameter conditions

9.1.1  Unless otherwise specified, all voltages are referred to VSS.

9.1.2  Minimum and maximum values

9.1.3  Unless otherwise specified the minimum and maximum values are guaranteed in the worst
9.1.4  conditions of ambient temperature, supply voltage and frequencies by tests in production on
       100 % of the devices with an ambient temperature at TA = 25 C and TA = TAmax (given by
       the selected temperature range).
       Data based on characterization results, design simulation and/or technology characteristics
       are indicated in the table footnotes and are not tested in production. Based on characterization,
       the minimum and maximum values refer to sample tests and represent the mean value plus
       or minus three times the standard deviation (mean 3 ).

       Typical values

       Unless otherwise specified, typical data are based on TA = 25 C, VDD = 5 V. They are given
       only as design guidelines and are not tested.
       Typical ADC accuracy values are determined by characterization of a batch of samples from
       a standard diffusion lot over the full temperature range, where 95% of the devices have an
       error less than or equal to the value indicated (mean 2 ).

       Typical curves

       Unless otherwise specified, all typical curves are given only as design guidelines and are not
       tested.

       Typical current consumption

       For typical current consumption measurements, VDD, VDDIO and VDDA are connected together
       in the configuration shown in the following figure.

                                Figure 6: Supply current measurement conditions

                       5 V or 3.3 V       VDD
                                       A  V DDA
                                          VDDIO
                                          VSS

                                          VSSA
                                          VSSIO

                       DocID022186 Rev 3         49/103
Electrical characteristics                                       STM8S005K6 STM8S005C6

9.1.5   Loading capacitor

        The loading conditions used for pin parameter measurement are shown in the following figure.
                                              Figure 7: Pin loading conditions

                                               STM8 PIN

                            50 pF

9.1.6   Pin input voltage

        The input voltage measurement on a pin of the device is described in the following figure.
                                                  Figure 8: Pin input voltage

                                                       STM8 PIN
                            VIN

9.2     Absolute maximum ratings

        Stresses above those listed as `absolute maximum ratings' may cause permanent damage
        to the device. This is a stress rating only and functional operation of the device under these
        conditions is not implied. Exposure to maximum rating conditions for extended periods may
        affect device reliability.

                                             Table 14: Voltage characteristics

        Symbol Ratings                                           Min   Max      Unit

        VDDx - VSS Supply voltage (including VDDA and VDDIO)(1)  -0.3  6.5      V

        VIN  Input voltage on true open drain pins (PE1,         VSS - 0.3 6.5
             PE2)(2)

50/103                      DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                    Electrical characteristics

Symbol   Ratings                                               Min       Max         Unit
         Input voltage on any other pin(2)
                                                               VSS - 0.3 VDD + 0.3

|VDDx -  Variations between different power pins                         50          mV
VDD|

|VSSx - VSS| Variations between all the different ground pins            50

VESD     Electrostatic discharge voltage                       see Absolute maximum
                                                               ratings (electrical sensitivity)

(1) All power (VDD, VDDIO, VDDA) and ground (VSS, VSSIO, VSSA) pins must always be
connected to the external power supply

(2) IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected.
If VIN maximum cannot be respected, the injection current must be limited externally to the
IINJ(PIN) value. A positive injection is induced by VIN>VDD while a negative injection is induced
by VIN corresponding VIN maximum must always be respected

Symbol                                Table 15: Current characteristics  Max.(1) Unit
IVDD                   Ratings
IVSS                   Total current into VDD power lines (source)(2)    60          mA
IIO                    Total current out of VSS ground lines (sink)(2)
                       Output current sunk by any I/O and control pin    60

                                                                         20

                       Output current source by any I/Os and control pin 20

IIO                    Total output current sourced (sum of all I/O and control 200
                       pins) for devices with two VDDIO pins(3)

                       Total output current sourced (sum of all I/O and control 100
                       pins) for devices with one VDDIO pin(3)

                       Total output current sunk (sum of all I/O and control 160
                       pins) for devices with two VSSIO pins(3)

                       Total output current sunk (sum of all I/O and control 80
                       pins) for devices with one VSSIO pin(3)

                       DocID022186 Rev 3                                             51/103
Electrical characteristics                                        STM8S005K6 STM8S005C6

        Symbol              Ratings                                          Max.(1) Unit
                                                                             4
        IINJ(PIN) (4) (5) Injected current on NRST pin

                            Injected current on OSCIN pin                    4

                            Injected current on any other pin(6)             4

        IINJ(PIN) (4) Total injected current (sum of all I/O and control pins)(6) 20

        (1) Data based on characterization results, not tested in production.

        (2) All power (VDD, VDDIO, VDDA) and ground (VSS, VSSIO, VSSA) pins must always be
        connected to the external supply.

        (3) I/O pins used simultaneously for high current source/sink must be uniformly spaced
        around the package between the VDDIO/VSSIO pins.

        (4) IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected.
        If VIN maximum cannot be respected, the injection current must be limited externally to the
        IINJ(PIN) value. A positive injection is induced by VIN>VDD while a negative injection is induced
        by VIN         corresponding VIN maximum must always be respected

        (5) Negative injection disturbs the analog performance of the device. See note in I2C interface
        characteristics.

        (6) When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the
        absolute sum of the positive and negative injected currents (instantaneous values). These
        results are based on characterization with IINJ(PIN) maximum current injection on four I/O
        port pins of the device.

                                     Table 16: Thermal characteristics

        Symbol              Ratings                               Value                Unit
        TSTG
        TJ                  Storage temperature range                   -65 to 150     C

                            Maximum junction temperature                150

9.3     Operating conditions

        The device must be used in operating conditions that respect the parameters in the table
        below. In addition, full account must be taken of all physical capacitor characteristics and
        tolerances.

52/103                               DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                 Electrical characteristics

                              Table 17: General operating conditions

Symbol                 Parameter                Conditions                  Min Max Unit
fCPU
                       Internal CPU clock                                   0  16 MHz
                       frequency

VDD/ VDD_IO            Standard operating                                   2.95 5.5 V
VCAP (1)               voltage                                              470 3300 nF

                       CEXT: capacitance of                                          0.3 Ohm
                       external capacitor

                       ESR of external          at 1 MHz (4)
                       capacitor

                       ESL of external                                         15 nH
                       capacitor                                               443 mW

PD (2)                 Power dissipation at     48-pin devices, with
                       TA = 85 C for suffix 6  output on eight standard
                                                ports, two high sink ports
                                                and two open drain ports
                                                simultaneously(3)

                                                32-pin package, with           360

                                                output on eight standard

                                                ports and two high sink
                                                ports simultaneously (3)

TA                     Ambient temperature Maximum power                    -40 85 C

                       for 6 suffix version     dissipation

TJ                     Junction temperature 6 suffix version                -40 105

                       range

(1)Care should be taken when selecting the capacitor, due to its tolerance, as well as the
parameter dependency on temperature, DC bias and frequency in addition to other factors.
The parameter maximum value must be respected for the full application range.

(2) To calculate PDmax(TA), use the formula PDmax = (TJmax - TA)/JA (see Thermal
characteristics ) with the value for TJmax given in the current table and the value for JA
given in Thermal characteristics.

(3) Refer to Thermal characteristics.

(4)This frequency of 1 MHz as a condition for VCAP parameters is given by design of the
internal regulator.

                                  DocID022186 Rev 3                                  53/103
Electrical characteristics                                                      STM8S005K6 STM8S005C6

                                               Figure 9: fCPUmax versus VDD

                                 f      (MHz)
                                 CPU

                            Functionality

                            not            16

                            guaranteed

                            in this area 12           Functionality guaranteed
                                                         @TA-40 to 85 C
                                           8

                                           4
                                           0

                                                2.95       4.0    5.0           5.5

                                                           Supply voltage

                            Table 18: Operating conditions at power-up/power-down

        Symbol  Parameter                       Conditions        Min Typ            Max Unit
        tVDD
                            VDD rise time rate                    2.0 (1)                  s/V
        tTEMP
                            VDD fall time rate                    2.0 (1)            

                            Reset releasedelay VDD rising                            1.7 (1) ms

        VIT+                Power-on reset                        2.65 2.8           2.95 V

                            threshold

        VIT-                Brown-out reset                       2.58 2.7           2.88

                            threshold

        VHYS(BOR) Brown-out reset                                               70         mV
                         hysteresis

        (1) Guaranteed by design, not tested in production.

9.3.1   VCAP external capacitor

        Stabilization for the main regulator is achieved connecting an external capacitor CEXT to the
        VCAP pin. CEXT is specified in the Operating conditions section. Care should be taken to limit
        the series inductance to less than 15 nH.

54/103                                         DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                Electrical characteristics
                                   Figure 10: External capacitor CEXT

                                                   C                   ESL

                                   ESR

                                                   RLeak

         1. ESR is the equivalent series resistance and ESL is the equivalent inductance.

9.3.2    Supply current characteristics
9.3.2.1
         The current consumption is measured as described in Pin input voltage.

         Total current consumption in run mode

         Table 19: Total current consumption with code execution in run mode at VDD = 5 V

         Symbol Parameter Conditions                                             Typ Max(1) Unit

         IDD(RUN)  Supply          fCPU = fMASTER         HSE crystal osc.       3.2       mA
                   current in run  = 16 MHz               (16 MHz)
                   mode, code
                   executed                               HSE user ext. clock    2.6 3.2
                   from RAM                               (16 MHz)

                                                          HSI RC osc.            2.5 3.2
                                                          (16 MHz)

                                   fCPU = fMASTER/128 = HSE user ext. clock      1.6 2.2

                                   125 kHz                (16 MHz)

                                                          HSI RC osc.            1.3 2.0
                                                          (16 MHz)

                                   fCPU = fMASTER/128 = HSI RC osc.              0.75

                                   15.625 kHz             (16 MH3z/8)

                                   fCPU = fMASTER         LSI RC osc.            0.55

                                   = 128 kHz              (128 kHz)

                                        DocID022186 Rev 3                                  55/103
Electrical characteristics                                          STM8S005K6 STM8S005C6

        Symbol Parameter Conditions                                            Typ Max(1) Unit
                                                                               7.7
        IDD(RUN)  Supply          fCPU = fMASTER     HSE crystal osc.
                  current in run  = 16 MHz           (16 MHz)                  7.0 8.0
                  mode, code
                  executed                           HSE user ext. clock
                  fromFlash                          (16 MHz)

                                                     HSI RC osc.               7.0 8.0
                                                     (16 MHz)

                                  fCPU = fMASTER     HSI RC osc.               1.5

                                  = 2 MHz            (16 MHz/8)(2)

                                  fCPU = fMASTER/128 = HSI RC osc.             1.35 2.0

                                  125 kHz            (16 MHz)

                                  fCPU = fMASTER/128 = HSI RC osc.             0.75

                                  15.625 kHz         (16 MHz/8)

                                  fCPU = fMASTER     LSI RC osc.               0.6

                                  = 128 kHz          (128 kHz)

        (1) Data based on characterization results, not tested in production.
        (2) Default clock configuration measured with all peripherals off.

        Table 20: Total current consumption with code execution in run mode at VDD = 3.3 V

        Symbol Parameter Conditions                                            Typ Max(1) Unit

        IDD(RUN)  Supply    fCPU = fMASTER = 16 MHz  HSE crystal osc.          2.8       mA
                  current                            (16 MHz)
                  in run                                                       2.6 3.2
                  mode,                              HSE user ext. clock
                  code                               (16 MHz)
                  executed
                  from                               HSI RC osc.
                  RAM                                (16 MHz)

                                                                               2.5 3.2

56/103                            DocID022186 Rev 3
STM8S005K6 STM8S005C6                                          Electrical characteristics

Symbol Parameter Conditions                     HSE user ext. clock    Typ Max(1) Unit
                                                (16 MHz)               1.6 2.2
                          fCPU = fMASTER/128
                          = 125 kHz

                                                HSI RC osc.            1.3 2.0
                                                (16 MHz)

                       fCPU = fMASTER/128 =     HSI RC osc. (16 MHz/8) 0.75
                       15.625 kHz

                       fCPU = fMASTER = 128 kHz LSI RC osc.            0.55

                                                (128 kHz)

Supply                 fCPU = fMASTER = 16 MHz  HSE crystal osc.       7.3
current                                         (16 MHz)               7.0 8.0
in run                                                                 7.0 8.0
mode,                                           HSE user ext. clock
code                                            (16 MHz)
executed
from                                            HSI RC osc.
Flash                                           (16 MHz)

                       fCPU = fMASTER = 2 MHz HSI RC osc.              1.5

                                                (16 MHz/8)(2)

                       fCPU = fMASTER/128       HSI RC osc.            1.35 2.0
                       = 125 kHz                (16 MHz)

                       fCPU = fMASTER/128 =     HSI RC osc.            0.75

                       15.625 kHz               (16 MHz/8)

                       fCPU = fMASTER = 128 kHz LSI RC osc.            0.6

                                                (128 kHz)

(1) Data based on characterization results, not tested in production.
(2) Default clock configuration measured with all peripherals off.

                       DocID022186 Rev 3                                         57/103
Electrical characteristics                                         STM8S005K6 STM8S005C6

9.3.2.2  Total current consumption in wait mode

         Table 21: Total current consumption in wait mode at VDD = 5 V

         Symbol Parameter Conditions                                            Typ Max(1) Unit

         IDD(WFI) Supply         fCPU = fMASTER = 16 HSE crystal osc.           2.15      mA
                     current in
                                 MHz           (16 MHz)
                     wait mode

                                               HSE user ext. clock              1.55 2.0
                                               (16 MHz)

                                               HSI RC osc.                      1.5 1.9
                                               (16 MHz)

                                 fCPU = fMASTER/128 HSI RC osc.                 1.3

                                 = 125 kHz     (16 MHz)

                                 fCPU = fMASTER/128 HSI RC osc.                 0.7

                                 = 15.625 kHz  (16 MHz/8)(2)

                                 fCPU = fMASTER = 128 LSI RC osc.               0.5

                                 kHz           (128 kHz)

         (1) Data based on characterization results, not tested in production.
         (2) Default clock configuration measured with all peripherals off.

         Table 22: Total current consumption in wait mode at VDD = 3.3 V

         Symbol Parameter Conditions                                            Typ Max(1) Unit

         IDD(WFI) Supply         fCPU = fMASTER = 16 HSE crystal osc.           1.75      mA
                     current in
                                 MHz           (16 MHz)
                     wait mode

                                               HSE user ext. clock              1.55 2.0
                                               (16 MHz)

                                               HSI RC osc.                      1.5 1.9
                                               (16 MHz)

58/103                                DocID022186 Rev 3
STM8S005K6 STM8S005C6                                       Electrical characteristics

         Symbol Parameter Conditions                                            Typ Max(1) Unit
                                                                                1.3
                         fCPU = fMASTER/128 HSI RC osc.

                         = 125 kHz         (16 MHz)

                         fCPU = fMASTER/128 HSI RC osc.                         0.7

                         = 15.625 kHz      (16 MHz/8)(2)

                         fCPU = fMASTER =  LSI RC osc.                          0.5

                         128 kHz           (128 kHz)

         (1) Data based on characterization results, not tested in production.
         (2) Default clock configuration measured with all peripherals off.

9.3.2.3  Total current consumption in active halt mode

         Table 23: Total current consumption in active halt mode at VDD = 5 V

         Symbol Parameter Conditions                                            Typ   Max at Unit
                                                                                      85
                         Main         Flash mode (3) Clock source                     C(1)
                         voltage
                         regulator
                         (MVR) (2)

         IDD(AH) Supply  On           Operating mode HSE crystal 1080                 A

         current in                               osc.

         active halt                              (16 MHz)

         mode

                                                  LSI RC osc. 200 320
                                                  (128 kHz)

                                      Power-down  HSE crystal                   1030
                                      mode        osc.

                                                  (16 MHz)

                                                  LSI RC osc. 140 270
                                                  (128 kHz)

                             DocID022186 Rev 3                                        59/103
Electrical characteristics                          STM8S005K6 STM8S005C6

        Symbol Parameter Conditions                                            Typ  Max at Unit
                                                                                    85
                            Main       Flash mode (3) Clock source                  C(1)
                            voltage
                            regulator
                            (MVR) (2)

                            Off        Operating mode LSI RC osc. 68 120

                                                    (128 kHz)

                                       Power-down                              12 60
                                       mode

        (1) Data based on characterization results, not tested in production.
        (2) Configured by the REGAH bit in the CLK_ICKR register.
        (3) Configured by the AHALT bit in the FLASH_CR1 register.

        Table 24: Total current consumption in active halt mode at VDD = 3.3 V

        Symbol Parameter    Conditions                                         Typ Max at Unit
                                                                                       85
                            Main        Flash mode (3) Clock source                    C(1)
                            voltage
                            regulator
                            (MVR)(2)

        IDD(AH) Supply      On          Operating   HSE crystal osc. 680                A
                                        mode
        current in                                  (16 MHz)

        active halt

        mode

                                                    LSI RC osc.                200 320
                                                    (128 kHz)

                                        Power-down HSE crystal osc. 630

                                        mode        (16 MHz)

                                                    LSI RC osc.                140 270
                                                    (128 kHz)

                            Off         Operating   LSI RC osc.                66 120

                                        mode        (128 kHz)

                                        Power-down                             10 60
                                        mode

60/103                           DocID022186 Rev 3
STM8S005K6 STM8S005C6                                             Electrical characteristics

         (1) Data based on characterization results, not tested in production.
         (2) Configured by the REGAH bit in the CLK_ICKR register.
         (3) Configured by the AHALT bit in the FLASH_CR1 register.

9.3.2.4  Total current consumption in halt mode

                  Table 25: Total current consumption in halt mode at VDD = 5 V

         Symbol Parameter      Conditions                         Typ Max at Unit
                                                                            85 C(1)

         IDD(H)   Supply current in Flash in operating mode, HSI                62 90  A

                  halt mode    clock after wakeup

                               Flash in powerdown mode, HSI 6.5 25
                               clock after wakeup

         (1) Data based on characterization results, not tested in production.

                  Table 26: Total current consumption in halt mode at VDD = 3.3 V

         Symbol Parameter      Conditions                         Typ Max at Unit
                                                                            85 C(1)

         IDD(H)   Supply current in Flash in operating mode, HSI 60 90                 A

                  halt mode                clock after wakeup

                                           Flash in powerdown mode, HSI 4.5 20
                                           clock after wakeup

         (1) Data based on characterization results, not tested in production.

9.3.2.5 Low power mode wakeup times

                               Table 27: Wakeup times

Symbol Parameter               Conditions                         Typ Max(1) Unit

             Wakeup time from  0 to 16 MHz                                  See
                               fCPU = fMASTER = 16 MHz                      note(2)
tWU(WFI) wait mode to run
             mode(3)                                                                   s
                                                                  0.56

                               DocID022186 Rev 3                                       61/103
Electrical characteristics                                            STM8S005K6 STM8S005C6

Symbol Parameter             Conditions                                Typ Max(1) Unit

         Wakeup time active MVR voltage   Flash in operating  HSI

         halt mode to run    regulator    mode(5)             (after   1(6) 2(6)
         mode(3)             on(4)
                                                              wakeup)

         Wakeup time active  MVR voltage Flash in             HSI

         halt mode to run    regulator    power-down          (after   3(6)
         mode(3)             on(4)        mode(5)
                                                              wakeup)
         Wakeup time active
tWU(AH)                      MVR voltage                      HSI
                             regulator                        (after
         halt mode to run    off(4)       Flash in operating  wakeup)  48(6)
         mode(3)                          mode(5)

         Wakeup time active  MVR voltage Flash in             HSI
         halt mode to run
         mode(3)             regulator    power-down          (after   50(6)
                             off(4)       mode(5)
                                                              wakeup)

         Wakeup time from    Flash in operating mode(5)                52
         halt mode to run    Flash in power-down mode(5)
tWU(H)   mode(3)                                                       54

(1) Data guaranteed by design, not tested in production.
(2) tWU(WFI) = 2 x 1/fmaster + x 1/fCPU.
(3) Measured from interrupt event to interrupt vector fetch.
(4) Configured by the REGAH bit in the CLK_ICKR register.
(5) Configured by the AHALT bit in the FLASH_CR1 register.
(6) Plus 1 LSI clock depending on synchronization.

9.3.2.6  Total current consumption and timing in forced reset state

Symbol   Table 28: Total current consumption and timing in forced reset state

         Parameter                Conditions                           Typ     Max(1) Unit

IDD(R)   Supply current in reset  VDD = 5 V                            500
         state(2)                 VDD = 3.3 V                                                    A

                                                                       400

62/103                            DocID022186 Rev 3
STM8S005K6 STM8S005C6                                         Electrical characteristics

Symbol Parameter                 Conditions                       Typ              Max(1) Unit

tRESETBL  Reset pin release to                                                     150  s
          vector fetch

(1) Data guaranteed by design, not tested in production.
(2) Characterized with all I/Os tied to VSS.

9.3.2.7   Current consumption of on-chip peripherals

          Subject to general operating conditions for VDD and TA.
          HSI internal RC/fCPU = fMASTER = 16 MHz.

                                         Table 29: Peripheral current consumption

          Symbol      Parameter                               Typ.                      Unit
                                                                                             A
          IDD(TIM1)   TIM1 supply current(1)                  230

          IDD(TIM2)   TIM2 supply current (1)                 115

          IDD(TIM3)   TIM3 timer supply current (1)           90

          IDD(TIM4)   TIM4 timer supply current (1)           30

          IDD(UART2)  UART2 supply current(2)                 110

          IDD(SPI)    SPI supply current (2)                  45

          IDD(I 2 C)  I2C supply current (2)                  65

          IDD(ADC1)   ADC1 supply current when converting(3)  955

          (1) Data based on a differential IDD measurement between reset configuration and timer
          counter running at 16 MHz. No IC/OC programmed (no I/O pads toggling). Not tested in
          production.

          (2) Data based on a differential IDD measurement between the on-chip peripheral when kept
          under reset and not clocked and the on-chip peripheral when clocked and not kept under
          reset. No I/O pads toggling. Not tested in production.

          (3) Data based on a differential IDD measurement between reset configuration and continuous
          A/D conversions. Not tested in production.

                                 DocID022186 Rev 3                                      63/103
Electrical characteristics                                                                                        STM8S005K6 STM8S005C6

9.3.2.8  Current consumption curves

         The following figures show typical current consumption measured with code executing in
         RAM.

                   Figure 11: Typ. IDD(RUN) vs. VDD , HSE user external clock, fCPU = 16 MHz

                                                                                                                  -40C

                                                                3                                                 25C

                                                       2.95
                                                                                                                                                    85C

                                                        2.9

                                                       2.85

                                              IDD(RUN)HSE [mA]  2.8

                                                              2.75

                                                                2.7

                                                              2.65

                                                                2.6

                                                              2.55

                                                                2.5

                                                                     2.5     3  3.5  4           4.5      5  5.5  6

                                                                                        VDD [V]

                                                                                                                                                          IID10235

         Figure 12: Typ. IDD(RUN) vs. fCPU , HSE user external clock, VDD= 5 V

                                                5                                                                 -40C
                                              4.5                                                                 25C
                                                                                                                  85C
                                                4
                            IDD(RUN)HSE [mA]  3.5

                                                3                         5     10   15               20     25   30
                                              2.5

                                                2
                                              1.5

                                                1
                                              0.5

                                                0
                                                    0

                                                                                     fcpu [MHz]

                                                                                                                                                          IID10236

64/103                                                               DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                                        Electrical characteristics

Figure 13: Typ. IDD(RUN) vs. VDD , HSI RC osc, fCPU = 16 MHz

                                                                                                             -40C

                                                           3                                                 25C

                                                           2.9
                                                                                                                                                       85C

                                                           2.8

                                                           2.7

                                         IDD(RUN)HSI [mA]  2.6

                                                           2.5

                                                           2.4

                                                           2.3

                                                           2.2

                                                           2.1

                                                           2

                                                                2.5     3  3.5  4           4.5      5  5.5  6

                                                                                   VDD [V]

                                                                                                                                                             IID10237

Figure 14: Typ. IDD(WFI) vs. VDD , HSE user external clock, fCPU = 16 MHz

                                                                                                             -40C

                                                           2.4                                               25C

                                                           2.2                                               85C

                                                           2

                                         IDD(WFI)HSE [mA]  1.8

                                                           1.6

                                                           1.4

                                                           1.2

                                                           1

                                                                2.5     3  3.5  4           4.5      5  5.5  6

                                                                                   VDD [V]

                                                                                                                                                             IID10238

Figure 15: Typ. IDD(WFI) vs. fCPU, HSE user external clock VDD = 5 V

                                           3                                                                 -40C
                                         2.5                                                                 25C
                                                                                                             85C
                                           2
                       IDD(WFI)HSE [mA]  1.5

                                           1                         5     10      15            20     25      30
                                         0.5

                                           0
                                               0

                                                                                fcpu [MHz]

                                                                                                                                                             IID10239

                                                                DocID022186 Rev 3                                                                                      65/103
Electrical characteristics                                                                      STM8S005K6 STM8S005C6

                            Figure 16: Typ. IDD(WFI) vs. VDD, HSI RC osc, fCPU = 16 MHz

                                                                                                -40C

                                              2                                                 25C

                                              1.9
                                                                                                                                          85C

                                              1.8

                                              1.7

                            IDD(WFI)HSI [mA]  1.6

                                              1.5

                                              1.4

                                              1.3

                                              1.2

                                              1.1

                                              1

                                                   2.5  3  3.5      4           4.5  5    5.5   6

                                                                       VDD [V]

                                                                                                                                                IID10240

9.3.3 External clock sources and timing characteristics

           HSE user external clock
           Subject to general operating conditions for VDD and TA.

                      Table 30: HSE user external clock characteristics

Symbol     Parameter                                    Conditions                   Min                                                        Max          Unit
                                                                                                                                                             MHz
fHSE_ext   User external clock source                                                0                                                          16
VHSEH (1)  frequency                                                                 0.7 x VDD                                                  VDD + 0.3 V  V
VHSEL (1)                                                                            VSS                                                        0.3 x VDD    A
           OSCIN input pin high level
           voltage

           OSCIN input pin low level
           voltage

ILEAK_HSE OSCIN input leakage current VSS < VIN < VDD -1                                                                                        +1

(1) Data based on characterization results, not tested in production.

66/103                                             DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                              Electrical characteristics
                                Figure 17: HSE external clocksource

                      VHSEH
                      V HSEL

                           External clock  OSCIN                        fHSE
                           source                                              STM8

          HSE crystal/ceramic resonator oscillator

          The HSE clock can be supplied with a 1 to 16 MHz crystal/ceramic resonator oscillator. All
          the information given in this paragraph is based on characterization results with specified
          typical external components. In the application, the resonator and the load capacitors have
          to be placed as close as possible to the oscillator pins in order to minimize output distortion
          and start-up stabilization time. Refer to the crystal resonator manufacturer for more details
          (frequency, package, accuracy...).

                              Table 31: HSE oscillator characteristics

Symbol    Parameter             Conditions               Min Typ Max                    Unit
fHSE                                                                                    MHz
          External high speed                            1         16
          oscillator frequency

RF        Feedback resistor                                   220                       k

C(1)      Recommended load

          capacitance(2)                                           20                   pF

IDD(HSE)  HSE oscillator power  C = 20 pF,                         6 (startup)
          consumption           fOSC = 16 MHz                      1.6 (stabilized)(3)

                                C = 10 pF,                         6 (startup)          mA
                                fOSC =16 MHz                       1.2 (stabilized)(3)
                                                                                        mA/V
gm        Oscillator                                                                    ms

          transconductance                               5

tSU(HSE) (4) Startup time       VDD is stabilized             1

(1) C is approximately equivalent to 2 x crystal Cload.

                                           DocID022186 Rev 3                            67/103
Electrical characteristics                                     STM8S005K6 STM8S005C6

(2) The oscillator selection can be optimized in terms of supply current using a high quality resonator with
small Rm value. Refer to crystal manufacturer for more details
(3) Data based on characterization results, not tested in production.

(4) tSU(HSE) is the start-up time measured from the moment it is enabled (by software) to a stabilized 16
MHz oscillation is reached. This value is measured for a standard crystal resonator and it can vary
significantly with the crystal manufacturer.

                            Figure 18: HSE oscillator circuit diagram

              Rm            CL1                                                  f HSE to core
              Lm CO                                     OSCIN  RF
                                                               gm
              Cm
                 Resonator                                                 Consumption
                                                                              control
                                 Resonator
                                                                                             STM8
                            CL2         OSCOUT

        HSE oscillator critical g m equation
        gmcrit= (2    fHSE)2 Rm(2Co + C)2
        Rm: Notional resistance (see crystal specification)
        Lm: Notional inductance (see crystal specification)
        Cm: Notional capacitance (see crystal specification)
        Co: Shunt capacitance (see crystal specification)

        CL1= CL2 = C: Grounded external capacitance
        gm >> gmcrit

9.3.4   Internal clock sources and timing characteristics

        Subject to general operating conditions for VDD and TA.
        High speed internal RC oscillator (HSI)

                                         Table 32: HSI oscillator characteristics

        Symbol Parameter    Conditions                         Min                 Typ Max Unit

        fHSI  Frequency                                                            16              MHz

68/103                      DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                    Electrical characteristics

Symbol Parameter                                   Conditions                       Min                                                        Typ Max Unit
                                                                                                                                                       1.0(2) %
ACCHSI Accuracy of HSI                             User-trimmed with
            oscillator                             CLK_HSITRIMR register
                                                   fcoorngdiivtieonnsV(1D)D and TA

Accuracy of HSI                                    VDD = 5 V, TA = 25C(3)                                                                     5.0
oscillator (factory
calibrated)                                        VDD = 5 V,                            -5.0                                                            5.0
                                                   -40 C  TA  85 C

tsu(HSI) HSI oscillator                                                                                                                                  1.0(2) s
            wakeup time

            including calibration

IDD(HSI) HSI oscillator power                                                                                                                  170 250(3) A
            consumption

(1) Refer to application note.
(2) Guaranteed by design, not tested in production.
(3) Data based on characterization results, not tested in production.

Figure 19: Typical HSI frequency variation vs VDD @ 3 temperatures

                                                                                         -40C

                                             16.5                                        25C

                                             16.4
                                                                                                                                         85C

                                             16.3

                        HSI frequency [MHz]  16.2

                                             16.1

                                             16

                                             15.9

                                             15.8

                                             15.7

                                             15.6

                                             15.5

                                                   2.5  3  3.5  4           4.5  5  5.5  6

                                                                   VDD [V]

                                                                                                                                               IID10241

Low speed internal RC oscillator (LSI)
Subject to general operating conditions for VDD and TA.

                                             DocID022186 Rev 3                                                                                                69/103
Electrical characteristics                                                                    STM8S005K6 STM8S005C6

                            Table 33: LSI oscillator characteristics

        Symbol Parameter                                                            Min       Typ                                                               Max   Unit
                                                                                                                                                                7(1)  kHz
        fLSI  Frequency                                                                       128                                                                     s
                                                                                                                                                                      A
        tsu(LSI) LSI oscillator wakeup time

        IDD(LSI) LSI oscillator power consumption                                             5

        (1) Guaranteeed by design, not tested in production.

              Figure 20: Typical LSI frequency variation vs VDD @ 3 temperatures

                                                                                                 -40C

                                                 150
                                                                                                                                                25C

                                                 145

                                                 140                                             85C

                            LSI frequency [MHz]  135

                                                 130

                                                 125

                                                 120

                                                 115

                                                 110

                                                 105

                                                 100

                                                      2.5  3  3.5  4  VDD [V]  4.5  5    5.5     6

                                                                                                                                                      IID10242

9.3.5   Memory characteristics

        RAM and hardware registers
                                         Table 34: RAM and hardware registers

        Symbol Parameter                                           Conditions                                                                         Min             Unit

        VRM   Data retention mode(1)                               Halt mode (or reset)                                                               VIT-max (2) V

        (1) Minimum supply voltage without losing data stored in RAM (in halt mode or under reset)
        or in hardware registers (only in halt mode). Guaranteed by design, not tested in production.
        refer to Operating conditions for the value of VIT-max
        (2)Refer to the Operating conditions section for the value of VIT-max

        Flash program memory/data EEPROM memory
        General conditions: TA = -40 to 85C.

70/103                                                DocID022186 Rev 3
STM8S005K6 STM8S005C6                                      Electrical characteristics

     Table 35: Flash program memory/data EEPROM memory

Symbol Parameter                           Conditions Min(1) Typ Max Unit

VDD Operating voltage (all modes,          fCPU  16 MHz 2.95       5.5 V
           execution/write/erase)

tprog Standard programming time                               6.0 6.6 ms
           (including erase) for
           byte/word/block (1 byte/4
           bytes/128 bytes)

     Fast programming time for 1 block                        3.0 3.3 ms
     (128 bytes)

terase Erase time for 1 block (128 bytes)                     3.0 3.3 ms

NRW  Erase/write cycles(2)(program         TA = 85 C  100         cycles
     memory)

     Erase/write cycles(data memory)(2) TA = 85 C    100 k

tRET Data retention (program memory) TRET = 55 C 20               years
           after 100 erase/write cycles at TA
           = 85 C

     Data retention (data memory) after                20

     10 k erase/write cycles at TA = 85
     C

     Data retention (data memory) after TRET = 85 C 1
     100 k erase/write cyclesat TA = 85
     C

IDD  Supply current (Flash                                    2.0  mA

     programming or erasing for 1 to

     128 bytes)

(1) Data based on characterization results, not tested in production.

(2) The physical granularity of the memory is 4 bytes, so cycling is performed on 4 bytes
even when a write/erase operation addresses a single byte.

                       DocID022186 Rev 3                           71/103
Electrical characteristics                                           STM8S005K6 STM8S005C6

9.3.6   I/O port pin characteristics

        General characteristics

        Subject to general operating conditions for VDD and TA unless otherwise specified. All unused
        pins must be kept at a fixed voltage: using the output mode of the I/O for example or an
        external pull-up or pull-down resistor.

                                            Table 36: I/O static characteristics

        Symbol Parameter              Conditions               Min Typ Max            Unit

        VIL        Input low level    VDD = 5 V                -0.3         0.3 x VDD V

                   voltage

        VIH        Input high level                            0.7 x        VDD + 0.3 V
                                                               VDD          V
                   voltage
                                                                       700
        Vhys       Hysteresis(1)                                                      mV
                                                               30 55
        Rpu        Pull-up resistor VDD = 5 V, VIN = VSS                    80        k

        tR, tF     Rise and fall      Fast I/Os load = 50 pF                35 (3)    ns

                   time(10 % - 90 %)

                                      Standard and high sink                125 (3)   ns
                                      I/OsLoad = 50 pF

        Ilkg       Input leakage      VSS  VIN  VDD                         1.0 (2)  A

                   current, analog

                   and digital

        Ilkg ana Analog input         VSS  VIN  VDD                         250 (2) nA
                   leakage current

        Ilkg(inj)  Leakage current in Injection current 4 mA               1.0(2)   A
                   adjacent I/O(2)

        (1) Hysteresis voltage between Schmitt trigger switching levels. Based on characterization
        results, not tested in production.
        (2) Data based on characterization results, not tested in production.

        (3)Data guaranteed by design, not tested in production.

72/103                                DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                                                        Electrical characteristics

                       Figure 21: Typical VIL and VIH vs VDD @ 3 temperatures

                                                                                                                                                                 -40C
                                                                   6

                                                                                                                                                                 25C

                                                                   5                                                         85C

                                                                   4

                                                    VIL / VIH [V]  3

                                                                   2

                                                                   1

                                                                   0

                                                                      2.5     3       3.5        4           4.5     5  5.5  6

                                                                                                    VDD [V]

                                                                                                                                                                        IID10243

Figure 22: Typical pull-up resistance vs VDD @ 3 temperatures

                                                                                                                             -40C

                                                60                                                                           25C

                                                55                                                                           85C

                       Pull-Up resistance [kW]  50

                                                45

                                                40

                                                35

                                                30

                                                    2.5                    3     3.5          4           4.5        5  5.5  6

                                                                                                 VDD [V]

                                                                                                                                                                        IID10244

Figure 23: Typical pull-up current vs VDD @ 3 temperatures

                                                140

                                                120

                       Pull-Up current [A]     100

                                                80

                                                60                                                                           -40C
                                                                                                                             25C
                                                40                                                                           85C

                                                20

                                                    0

                                                                   0          1            2        3             4     5       6

                                                                                                    VDD [V]

                                                                                                                                                                        IID10245

1. The pull-up is a pure resistor (slope goes through 0).

                                                                      DocID022186 Rev 3                                                                                           73/103
Electrical characteristics                                                  STM8S005K6 STM8S005C6

                            Table 37: Output driving current (standard ports)

        Symbol Parameter                       Conditions                   Min Max Unit

        VOL Output low level with four pins IIO = 4 mA,                             1.0 (1) V
                  sunk
                                                            VDD = 3.3 V

                  Output low level with eight  IIO= 10 mA,                          2.0
                  pins sunk                    VDD = 5 V
                                                                            2.0(1)       V
        VOH Output high level with four        IIO = 4 mA,
                  pins sourced                 VDD = 3.3 V

             Output high level with eight IIO = 10 mA,                      2.4

             pins sourced                      VDD = 5 V

        (1) Data based on characterization results, not tested in production

                            Table 38: Output driving current (true open drain ports)

        Symbol Parameter                       Conditions                           Max  Unit
                                                                                         V
        VOL  Output low level with two pins IIO = 10 mA, VDD = 3.3 V 1.5(1)
             sunk

                                               IIO = 10 mA, VDD = 5 V 1.0

                                               IIO = 20 mA, VDD = 5 V 2.0(1)

        (1) Data based on characterization results, not tested in production

                            Table 39: Output driving current (high sink ports)

        Symbol Parameter                       Conditions                   Min     Max Unit

        VOL Output low level with four pins IIO = 10 mA,                            1.1(1) V
                  sunk
                                                               VDD = 3.3 V

             Output low level with eight pins IIO = 10 mA,                          0.9

             sunk                              VDD = 5 V

74/103                      DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                             Electrical characteristics

       Symbol Parameter                            Conditions                     Min                Max Unit

       Output low level with four pins IIO = 20 mA,                                                  1.6(1)

       sunk                                        VDD = 5 V

       VOH Output high level with four pins IIO = 10 mA,                          1.9(1)
                 sourced
                                                              VDD = 3.3 V

       Output high level with eight pins IIO = 10 mA,                             3.8
       sourced                                                                    2.9(1)

                                                   VDD = 5 V
       Output high level with four pins IIO = 20 mA,
       sourced

                                                   VDD = 5 V

       (1) Data based on characterization results, not tested in production

9.3.7  Typical output level curves

       The following figures show typical output level curves measured with output on a single pin.
                                 Figure 24: Typ. VOL @ VDD = 5 V (standard ports)

                                   1.5      -40C
                                  1.25      25C
                                            85C
                                     1
                         VOL [V]  0.75

                                   0.5      2      4  6                    8  10       12
                                  0.25

                                     0
                                         0

                                                      IOL [mA]

                                                                                           IID10224

                                  DocID022186 Rev 3                                                          75/103
Electrical characteristics                                                                           STM8S005K6 STM8S005C6

                            Figure 25: Typ. VOL @ VDD = 3.3 V (standard ports)

                                     1.5          -40C

                                                           25C
                                     1.25

                                                           85C

                                     1

                            VOL [V]  0.75

                                     0.5

                                     0.25

                                     0

                                           0   1                 2      3            4   5       6   7

                                                                           IOL [mA]

                                                                                                         IID10225

                            Figure 26: Typ. VOL @ VDD = 5 V (true open drain ports)

                                     2         -40C

                                     1.75      25C

                                     1.5       85C

                                     1.25

                            VOL [V]  1

                                     0.75

                                     0.5

                                     0.25

                                     0

                                           0      5                 10               15      20      25

                                                                           IOL [mA]

                                                                                                         IID10226

                            Figure 27: Typ. VOL @ VDD = 3.3 V (true open drain ports)

                                        2         -40C
                                     1.75         25C
                                                  85C
                                      1.5
                            VOL [V]  1.25

                                        1      2                 4      6            8   10      12  14
                                     0.75

                                      0.5
                                     0.25

                                        0
                                            0

                                                                           IOL [mA]

                                                                                                         IID10227

76/103                                         DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                                       Electrical characteristics

                       Figure 28: Typ. VOL @ VDD = 5 V (high sink ports)

                                      1.5       -40C

                                                            25C
                                      1.25

                                                            85C

                                      1

                       VOL [V]        0.75

                                      0.5

                                      0.25

                                      0               5                 10               15         20      25
                                         0

                                                                               IOL [mA]

                                                                                                                IID10228

                       Figure 29: Typ. VOL @ VDD = 3.3 V (high sink ports)

                                       1.5         -40C
                                      1.25         25C
                                                   85C
                                         1
                       VOL [V]        0.75

                                       0.5      2                 4         6            8      10      12  14
                                      0.25

                                         0
                                             0

                                                                               IOL [mA]

                                                                                                                IID10229

                       Figure 30: Typ. VDD - VOH @ VDD = 5 V (standard ports)

                                         2         -40C
                                      1.75         25C
                                                   85C
                                       1.5
                       VDD - VOH [V]  1.25

                                         1         2                 4         6             8          10  12
                                      0.75

                                       0.5
                                      0.25

                                         0
                                             0

                                                                               IOH [mA]

                                                                                                                IID10230

                                                DocID022186 Rev 3                                                         77/103
Electrical characteristics                                                                                                STM8S005K6 STM8S005C6

                            Figure 31: Typ. VDD - VOH @ VDD = 3.3 V (standard ports)

                                                             2           -40C

                                                          1.75           25C

                                                          1.5            85C

                                           VDD - VOH [V]  1.25

                                                             1

                                                          0.75

                                                          0.5

                                                          0.25

                                                             0

                                                                0     1            2      3            4      5       6   7

                                                                                             IOH [mA]

                                                                                                                              IID10231

                            Figure 32: Typ. VDD - VOH @ VDD = 5 V (high sink ports)

                                                          2           -40C

                                           1.75                       25C

                                           1.5                        85C

                            VDD - VOH [V]  1.25

                                                          1

                                           0.75

                                           0.5

                                           0.25

                                                          0

                                                             0           5            10                  15      20      25

                                                                                             IOH [mA]

                                                                                                                              IID10232

                            Figure 33: Typ. VDD - VOH @ VDD = 3.3 V (high sink ports)

                                              2                       -40C
                                           1.75                       25C
                                                                      85C
                                            1.5
                            VDD - VOH [V]  1.25

                                              1                    2            4     6                8      10      12  14
                                           0.75

                                            0.5
                                           0.25

                                              0
                                                  0

                                                                                             IOH [mA]

                                                                                                                              IID10233

78/103                                                             DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                       Electrical characteristics

9.3.8 Reset pin characteristics

              Subject to general operating conditions for VDD and TA unless otherwise specified.

                                 Table 40: NRST pin characteristics

Symbol        Parameter            Conditions  Min        Typ Max                                 Unit

VIL(NRST)     NRST input low
              level voltage(1)
                                               -0.3                         0.3 x VDD

VIH(NRST)     NRST input high
              level voltage (1)
                                   IOL=2 mA    0.7 x VDD                    VDD + 0.3             V

VOL(NRST)     NRST output low

              level voltage (1)                                             0.5

RPU(NRST)     NRST pull-up
              resistor(2)
                                               30         55                80                    k

tI FP(NRST)   NRST input filtered                                           75
tIN FP(NRST)  pulse(3)                                                                              ns

              NRST input not                   500
              filtered pulse(3)

tOP(NRST)     NRST output

              pulse (3)                        15                                                 s

(1) Data based on characterization results, not tested in production.
(2) The RPU pull-up equivalent resistor is based on a resistive transistor
(3) Data guaranteed by design, not tested in production.

                                   DocID022186 Rev 3                                                 79/103
Electrical characteristics                                                                                                                               STM8S005K6 STM8S005C6

        Figure 34: Typical NRST VIL and VIH vs VDD @ 3 temperatures

                                                                                                                                                                                           -40C
                                                                                             6

                                                                5.5                                                                                      25C

                                                                                             5

                                                                4.5                                                                                      85C

                                                                                             4

                                                            VIL / VIH [V]3.5

                                                                                             3

                                                                         2.5

                                                                                             2

                                                                         1.5

                                                                                             1

                                                                         0.5

                                                                                             0

                                                                                                2.5        3    3.5     4           4.5       5     5.5  6

                                                                                                                           VDD [V]

                                                                                                                                                                                                  IID10248

        Figure 35: Typical NRST pull-up resistance vs VDD @ 3 temperatures

                                                                                                                                                         -40C

                                                            60                                                                                           25C

                            NRESET Pull-Up resistance [kW]  55                                                                                           85C

                                                            50

                                                            45

                                                            40

                                                            35

                                                            30

                                                                2.5                                     3       3.5  4              4.5       5     5.5  6

                                                                                                                           VDD [V]

                                                                                                                                                                                                  IID10234

        Figure 36: Typical NRST pull-up current vs VDD @ 3 temperatures

                                                                                             140

                                                                                             120

                                                                NRESET Pull-Up current [A]  100

                                                                                                80

                                                                                                60                                                       -40C

                                                                                                                                                                                           25C
                                                                                                40

                                                                                                                                                                                           85C
                                                                                                20

                                                                                                0

                                                                                                     2     2.5  3    3.5   4             4.5     5  5.5  6

                                                                                                                           VDD [V]

                                                                                                                                                                                                  IID10246

80/103                                                                                              DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                     Electrical characteristics

       The reset network shown in the following figure protects the device against parasitic resets.
       The user must ensure that the level on the NRST pin can go below VIL(NRST) max. (see Table
       40: NRST pin characteristics ), otherwise the reset is not taken into account internally.

       For power consumption sensitive applications, the external reset capacitor value can be
       reduced to limit the charge/discharge current. If NRST signal is used to reset external circuitry,
       attention must be taken to the charge/discharge time of the external capacitor to fulfill the
       external devices reset timing conditions. Minimum recommended capacity is 100 nF.

                                   Figure 37: Recommended reset pin protection

                                             VDD                                            STM8

                                                       RPU

                External               NRST                 Filter          Internal reset
                  reset
                  circuit   0.1 F

                (optional)

9.3.9  SPI serial peripheral interface

       Unless otherwise specified, the parameters given in the following table are derived from tests
       performed under ambient temperature, fMASTER frequency and VDD supply voltage conditions.
       tMASTER = 1/fMASTER.

       Refer to I/O port characteristics for more details on the input/output alternate function
       characteristics (NSS, SCK, MOSI, MISO).

                                       Table 41: SPI characteristics

       Symbol               Parameter  Conditions                      Min      Max Unit

       fSCK1                SPI clock  Master mode                     0        8           MHz
       tc(SCK)              frequency  Slave mode

                                                                       0        6

       tr(SCK)              SPI clock rise Capacitive load: C = 30 pF           25
       tf(SCK)              and fall time                                                      ns

       tsu(NSS) (1)         NSS setup time Slave mode                  4x                         ns
                                                                       tMASTER

       th(NSS) (1)          NSS hold time Slave mode                   70                         ns

                                       DocID022186 Rev 3                                          81/103
Electrical characteristics                                     STM8S005K6 STM8S005C6

        Symbol              Parameter     Conditions           Min       Max Unit

        tw(SCKH) (1)        SCK high and Master mode           tSCK/2 -  tSCK/2 +  ns
        tw(SCKL) (1)        low time                           15        15

        tsu(MI) (1)         Data input    Master mode          5                   ns
        tsu(SI) (1)         setup time    Slave mode

                            Data input                         5                   ns
                            setup time

        th(MI) (1)          Data input hold Master mode        7                   ns
        th(SI) (1)          time

                            Data input hold Slave mode         10                  ns
                            time

        ta(SO) (1) (2)      Data output   Slave mode                     3x        ns
                            access time                                  tMASTER

        tdis(SO) (1) (3)    Data output   Slave mode           25                  ns
                            disable time

        tv(SO) (1)          Data output   Slave mode                     73
                            valid time    (after enable edge)                           ns

        tv(MO) (1)          Data output   Master mode                    36
                            valid time    (after enable edge)                           ns

        th(SO) (1)          Data output   Slave mode           28
                            hold time     (after enable edge)                                 ns

        th(MO) (1)                        Master mode          12
                                          (after enable edge)                                 ns

        (1) Values based on design simulation and/or characterization results, and not tested in
        production.

        (2) Min time is for the minimum time to drive the output and the max time is for the maximum
        time to validate the data.

        (3) Min time is for the minimum time to invalidate the output and the max time is for the
        maximum time to put the data in Hi-Z.

82/103                                    DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                      Electrical characteristics

           Figure 38: SPI timing diagram - slave mode and CPHA = 0

           NSS input                             tc(SCK)                                   th(NSS)
                  tSU(NSS)
                                          tv(SO)
SCK Input  CPHA= 0          tw(SCKH)     MS B O UT
           CPOL=0           tw(SCKL)
                                            M SB IN
           CPHA= 0                             th(SI)
           CPOL=1

                     ta(SO)                                  th(SO)                        tr(SCK)  tdis(SO)
              MISO                                        BI T6 OUT                        tf(SCK)
           OUT P UT
                                                           B I T1 IN                       LSB OUT
                                tsu(SI)
                                                                                           LSB IN
              MOSI
             I NPUT

                                                                                                              ai14134

           Figure 39: SPI timing diagram - slave mode and CPHA = 1(1)

           NSS input                                            tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                        tv(SO)
SCK Input  CPHA=1           tw(SCKH)        MS B O UT
           CPOL=0           tw(SCKL)
                                                           th(SI)
           CPHA=1                        M SB IN
           CPOL=1

                       ta(SO)                                                      th(SO)  tr(SCK)  tdis(SO)
                                                                             BI T6 OUT     tf(SCK)

              MISO                                                       B I T1 IN                  LSB OUT
           OUT P UT
                               tsu(SI)
              MOSI
             I NPUT                                                                        LSB IN

                                                                                                              ai14135

1. Measurement points are made at CMOS levels: 0.3 VDD and 0.7 VDD.

                                         DocID022186 Rev 3                                                             83/103
Electrical characteristics                                                 STM8S005K6 STM8S005C6

                              Figure 40: SPI timing diagram - master mode(1)

                                     High  tc(SCK)
                     NSS input
         SCK intput
                       CPHA= 0
                       CPOL=0
                       CPHA= 0
                       CPOL=1

         SCK output  CPHA=1
                     CPOL=0
                     CPHA=1   tsu(MI)        tw(SCKH)                              tr(SCK)
                     CPOL=1                  tw(SCKL)                              tf(SCK)
                                                                 BI T6 IN
                      MISO                     MS BIN                                   LSB IN
                     INP UT                          th(MI)  B I T1 OUT
                                                                   th(MO)        LSB OUT
                      MOSI                 M SB OUT
                     OUTU T                      tv(MO)

                                                                                                ai14136b

         1. Measurement points are made at CMOS levels: 0.3 VDD and 0.7 VDD.

9.3.10 I2C interface characteristics

Symbol Parameter                           Table 42: I2C characteristics
                                                           Standard mode I2C Fast mode I2C(1) Unit

                                           Min(2)             Max(2) Min(2)      Max(2)

tw(SCLL) SCL clock low time                4.7                             1.3                  s

tw(SCLH) SCL clock high time               4.0                             0.6                  s

tsu(SDA) SDA setup time                    250                             100                  ns

th(SDA) SDA data hold time                 0(3)                            0(4)  900(3) ns

tr(SDA)  SDA and SCL rise time                                1000               300 ns
tr(SCL)

tf(SDA)  SDA and SCL fall time                                300                300 ns
tf(SCL)

84/103                                     DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                                     Electrical characteristics

Symbol Parameter                                       Standard mode I2C Fast mode I2C(1) Unit

                                                       Min(2)              Max(2) Min(2)                       Max(2)

th(STA) START condition hold time                      4.0                                         0.6                       s

tsu(STA)  Repeated START condition                     4.7                                         0.6                       s
          setup time

tsu(STO) STOP condition setup time                     4.0                                         0.6                       s

tw(STO:STA) STOP to START condition time               4.7                                         1.3                       s

          (bus free)

Cb        Capacitive load for each bus line                                         400                        400 pF

(1) fMASTER, must be at least 8 MHz to achieve max fast I2C speed (400kHz).
(2) Data based on standard I2C protocol requirement, not tested in production.

(3) The maximum hold time of the start condition has only to be met if the interface does not stretch the
low time.

(4) The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge
the undefined region of the falling edge of SCL.

                      Figure 41: Typical application with I2C bus and timing diagram (1)

                                       VDD             VDD

                                                                                                   STM8Sx05xx

                      IC bus                                                       SDA
                                                                                    SCL

                                                                                                   S TART REPEATED

                               S TART

                                                                                         tsu(STA)                   S TART

                        SD A                  tr(SDA)            tsu(SDA)                                      tsu(STA:STO)
                      tf(SDA)

                                     th(STA)           tw(SCLL)            th(SDA)                 S TOP

                      SCL                     tr(SCL)                      tf(SCL)                        tsu(STO)
                           tw(SCLH)

                                                                                                                    ai15385b

          1. Measurement points are made at CMOS levels: 0.3 x VDD and 0.7 x VDD

                                              DocID022186 Rev 3                                                                 85/103
Electrical characteristics                                     STM8S005K6 STM8S005C6

9.3.11  10-bit ADC characteristics

        Subject to general operating conditions for VDDA, fMASTER, and TA unless otherwise specified.
                                               Table 43: ADC characteristics

        Symbol Parameter                     Conditions        Min Typ Max Unit

        fADC ADC clock frequency             VDDA =2.95 to 5.5 V 1.0         4.0 MHz

                                             VDDA =4.5 to 5.5 V 1.0          6.0

        VDDA Analog supply                                     3.0           5.5 V
                                                               2.75(1)       VDDA V
        VREF+ Positive reference voltage                                     0.5(1) V
                                                               V SSA         V DDA V
        VREF- Negative reference voltage                       V SSA

        VAIN    Conversion voltage range(2)

                                             Devices with      VREF-         VREF+ V
                                             external
                                             VREF+/VREF- pins

        CADC Internal sample and hold                                   3.0       pF
                    capacitor

        tS (2)  Sampling time                fADC = 4 MHz      0.75               s

                                             fADC = 6 MHz      0.5

        tSTAB Wakeup time from standby                                  7.0       s

        tCONV Total conversion time          fADC = 4 MHz      3.5                s

                (including sampling time,

                10-bit resolution)           fADC = 6 MHz      2.33               s

                                                               14                 1/fADC

        (1) Data guaranteed by design, not tested in production..

        (2) During the sample time the input capacitance CAIN (3 pF max) can be charged/discharged
        by the external source. The internal resistance of the analog source must allow the
        capacitance to reach its final voltage level within tS. After the end of the sample time tS,

86/103                              DocID022186 Rev 3
STM8S005K6 STM8S005C6                               Electrical characteristics

changes of the analog input voltage have no effect on the conversion result. Values for the
sample clock tS depend on programming.

                       Table 44: ADC accuracy with RAIN < 10 k , VDDA= 5 V

Symbol Parameter                   Conditions       Typ                     Max(1) Unit

|ET|  Total unadjusted error(2)    fADC = 2 MHz     1.0                     2.5  LSB

                                   fADC = 4 MHz     1.4                     3.0

                                   fADC = 6 MHz     1.6                     3.5
                                   fADC = 2 MHz
|EO|  Offset error(2)                               0.6                     2.0

                                   fADC = 4 MHz     1.1                     2.5

                                   fADC = 6 MHz     1.2                     2.5
                                   fADC = 2 MHz
|EG|  Gain error(2)                                 0.2                     2.0

                                   fADC = 4 MHz     0.6                     2.5

                                   fADC = 6 MHz     0.8                     2.5

|ED|  Differential linearity error(2) fADC = 2 MHz  0.7                     1.5

                                   fADC = 4 MHz     0.7                     1.5

                                   fADC = 6 MHz     0.8                     1.5

|EL|  Integral linearity error(2)  fADC = 2 MHz     0.6                     1.5

                                   fADC = 4 MHz     0.6                     1.5

                                   fADC = 6 MHz     0.6                     1.5

(1) Data based on characterisation results, not tested in production.

(2) ADC accuracy vs. negative injection current: Injecting negative current on any of the
analog input pins should be avoided as this significantly reduces the accuracy of the
conversion being performed on another analog input. It is recommended to add a Schottky
diode (pin to ground) to standard analog pins which may potentially inject negative current.

                       DocID022186 Rev 3                                         87/103
Electrical characteristics                                    STM8S005K6 STM8S005C6

        Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in the I/O
        port pin characteristics section does not affect the ADC accuracy.

                Table 45: ADC accuracy with RAIN < 10 k RAIN, VDDA = 3.3 V

        Symbol  Parameter                    Conditions       Typ  Max(1)   Unit

        |ET|    Total unadjusted error(2)    fADC = 2 MHz     1.1  2.0      LSB

                                             fADC = 4 MHz     1.6  2.5
                                             fADC = 2 MHz
        |EO|    Offset error(2)                               0.7  1.5

                                             fADC = 4 MHz     1.3  2.0
                                             fADC = 2 MHz
        |EG|    Gain error (2)                                0.2  1.5

                                             fADC = 4 MHz     0.5  2.0

        |ED|    Differential linearity error(2) fADC = 2 MHz  0.7  1.0

                                             fADC = 4 MHz     0.7  1.0

        |EL|    Integral linearity error(2)  fADC = 2 MHz     0.6  1.5

                                             fADC = 4 MHz     0.6  1.5

        (1) Data based on characterisation results, not tested in production.

        (2) ADC accuracy vs. negative injection current: Injecting negative current on any of the
        analog input pins should be avoided as this significantly reduces the accuracy of the
        conversion being performed on another analog input. It is recommended to add a Schottky
        diode (pin to ground) to standard analog pins which may potentially inject negative current.
        Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in I/O port
        pin characteristics does not affect the ADC accuracy.

88/103                           DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                             Electrical characteristics
                            Figure 42: ADC accuracy characteristics

        1. Example of an actual transfer curve.
        2. The ideal transfer curve
        3. End point correlation line

            ET = Total unadjusted error: maximum deviation between the actual and the ideal transfer
            curves.

            EO = Offset error: deviation between the first actual transition and the first ideal one.
            EG = Gain error: deviation between the last ideal transition and the last actual one.
            ED = Differential linearity error: maximum deviation between actual steps and the ideal
            one.

            EL = Integral linearity error: maximum deviation between any actual transition and the end
            point correlation line.

                                           Figure 43: Typical application with ADC

        VAIN RAIN           AINx  VDD                  10-bit A/D  STM8
                      CAIN                             conversion  CADC
                                        VT
                                        0.6 V  IL
                                                1 A
                                        VT
                                        0.6 V

9.3.12  EMC characteristics

        Susceptibility tests are performed on a sample basis during product characterization.

                            DocID022186 Rev 3                                                  89/103
Electrical characteristics                                      STM8S005K6 STM8S005C6

9.3.12.1 Functional EMS (electromagnetic susceptibility)

                 While executing a simple application (toggling 2 LEDs through I/O ports), the product is
                 stressed by two electromagnetic events until a failure occurs (indicated by the LEDs).

       FESD: Functional electrostatic discharge (positive and negative) is applied on all pins of
                     the device until a functional disturbance occurs. This test conforms with the IEC 61000-4-2
                     standard.

       FTB: A burst of fast transient voltage (positive and negative) is applied to VDD and VSS
                     through a 100 pF capacitor, until a functional disturbance occurs. This test conforms with
                     the IEC 61000-4-4 standard.

                 A device reset allows normal operations to be resumed. The test results are given in the table
                 below based on the EMS levels and classes defined in application note AN1709 (EMC design
                 guide for STMicrocontrollers).

9.3.12.2  Designing hardened software to avoid noise problems

          EMC characterization and optimization are performed at component level with a typical
          application environment and simplified MCU software. It should be noted that good EMC
          performance is highly dependent on the user application and the software in particular.

          Therefore it is recommended that the user applies EMC software optimization and
          prequalification tests in relation with the EMC level requested for his application.

          Software recommendations

          The software flowchart must include the management of runaway conditions such as:

          Corrupted program counter
          Unexpected reset
          Critical data corruption (control registers...)

          Prequalification trials

          Most of the common failures (unexpected reset and program counter corruption) can be
          recovered by applying a low state on the NRST pin or the oscillator pins for 1 second.

          To complete these trials, ESD stress can be applied directly on the device, over the range of
          specification values. When unexpected behavior is detected, the software can be hardened
          to prevent unrecoverable errors occurring. See application note AN1015 (Software techniques
          for improving microcontroller EMC performance).

                                            Table 46: EMS data

Symbol    Parameter                         Conditions                                         Level/ class
VFESD                                                                                          2/B (1)
          Voltage limits to be applied on   VDD = 5 V, TA = 25 C, fMASTER = 16 MHz,
          any I/O pin to induce a           conforming to IEC 1000-4-2
          functional disturbance

VEFTB     Fast transient voltage burst

          limits to be applied through 100  VDD= 5 V, TA = 25 C ,fMASTER = 16 MHz,conforming  4/A (1)
                                            to IEC 1000-4-4
          pF on VDD and VSS pins to
          induce a functional disturbance

90/103                                      DocID022186 Rev 3
STM8S005K6 STM8S005C6                                            Electrical characteristics

(1)Data obtained with HSI clock configuration, after applying HW recommendations described in AN2860 (EMC
guidelines for STM8S microcontrollers).

9.3.12.3  Electromagnetic interference (EMI)

          Emission tests conform to the IEC61967-2 standard for test software, board layout and pin
          loading.

                                        Table 47: EMI data

          Symbol Parameter Conditions                                                       Unit

                            General        Monitored        Max fHSE/fCPU (1)
                            conditions     frequency
                                           band
                                                            8 MHz/ 8             8 MHz/ 16
                                                            MHz                  MHz

          SEMI  Peak level  VDD = 5 V,     0.1 MHz to 13                         14         dBV
                                           30 MHz
                            TA = +25 C,                                         19
                                           30 MHz to 23
                            LQFP48         130 MHz
                            package
                            conforming to  130 MHz to 1 -4.0
                            IEC61967-2     GHz

                                                                                 -4.0

                SAE EMI                                     2.0                  1.5        --
                level

          (1) Data based on characterization results, not tested in production.

9.3.12.4  Absolute maximum ratings (electrical sensitivity)

          Based on two different tests (ESD and LU) using specific measurement methods, the product
          is stressed in order to determine its performance in terms of electrical sensitivity. For more
          details, refer to the application note AN1181.

9.3.12.5  Electrostatic discharge (ESD)

          Electrostatic discharges (3 positive then 3 negative pulses separated by 1 second) are applied
          to the pins of each sample according to each pin combination. The sample size depends on
          the number of supply pins in the device (3 parts*(n+1) supply pin). This test conforms to the
          JESD22-A114A/A115A standard. For more details, refer to the application note AN1181.

                            DocID022186 Rev 3                                               91/103
Electrical characteristics                                        STM8S005K6 STM8S005C6

                            Table 48: ESD absolute maximum ratings

          Symbol Ratings                          Conditions                    Class Maximum Unit
                                                                                         value(1)

          VESD(HBM) Electrostatic discharge       TA = +25C,                   A 2000    V

              voltage (Human body model) conforming to

                                                  JESD22-A114

          VESD(CDM) Electrostatic discharge       TA=+25C, conforming IV 1000            V
                          voltage (Charge device
                                                  to JESD22-C101
                          model)

          (1) Data based on characterization results, not tested in production

9.3.12.6  Static latch-up

          Two complementary static tests are required on 10 parts to assess the latch-up performance:

          A supply overvoltage (applied to each power supply pin)
          A current injection (applied to each input, output and configurable I/O pin) are performed

              on each sample.

          This test conforms to the EIA/JESD 78 IC latch-up standard. For more details, refer to the
          application note AN1181.

                            Table 49: Electrical sensitivities

          Symbol Parameter                        Conditions                    Class(1)

          LU  Static latch-up class               TA = +25 C                   A

                                                  TA = +85 C                   A

          (1) Class description: A Class is an STMicroelectronics internal specification. All its limits
          are higher than the JEDEC specifications, that means when a device belongs to class A it
          exceeds the JEDEC standard. B class strictly covers all the JEDEC criteria (international
          standard).

92/103                      DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                                              Package information

10    Package information

10.1  In order to meet environmental requirements, ST offers these devices in different grades of
                                                                                                                                      
      ECOPACK packages, depending on their level of environmental compliance. ECOPACK
                                                                                                                                          
      specifications, grade definitions and product status are available at: www.st.com. ECOPACK

      is an ST trademark.

      48-pin LQFP package mechanical data

                             Figure 44: 48-pin low profile quad flat package (7 x 7)

                              D

                              D1                                                       ccc C

                              D3                                                                    A
                                                                                                   A2

                        36               25

                   37                        24

                                                                                                                        L1

               b
                                                                              E3 E1 E

                   48                        13                                                                             L

                                                                                                               A1              K

            Pin 1

            identification 1          12                                               c

                                                                                                                               5B_ME

               Table 50: 48-pin low profile quad flat package mechanical data

      Dim.         mm                                                                     inches(1)

      A            Min           Typ             Max                                      Min                      Typ         Max
      A1
      A2                                         1.600                                                                         0.0630
      b
      c            0.050                         0.150                                                 0.0020                  0.0059
      D
                   1.350          1.400          1.450                                                 0.0531      0.0551 0.0571

                   0.170          0.220          0.270                                                 0.0067      0.0087 0.0106

                   0.090                         0.200                                                 0.0035                  0.0079

                   8.800          9.000          9.200                                                 0.3465      0.3543 0.3622

                                  DocID022186 Rev 3                                                                                   93/103
Package information                                    STM8S005K6 STM8S005C6

        Dim.         mm                        inches(1)
        D1           Min
                     6.800  Typ    Max         Min        Typ                       Max
                            7.000  7.200
                                               0.2677     0.2756 0.2835

        D3                  5.500                         0.2165

        E            8.800  9.000  9.200       0.3465     0.3543 0.3622

        E1           6.800  7.000  7.200       0.2677     0.2756 0.2835

        E3                  5.500                         0.2165

        e                   0.500                         0.0197

        L            0.450  0.600  0.750       0.0177     0.0236 0.0295

        L1                  1.000                         0.0394

        k            0     3.5   7.0        0         3.5                      7.0

        ccc                        0.080                                            0.0031

        (1) Values in inches are converted from mm and rounded to 4 decimal digits

94/103                      DocID022186 Rev 3
STM8S005K6 STM8S005C6                                                                           Package information

10.2  32-pin LQFP package mechanical data

                             Figure 45: 32-pin low profile quad flat package (7 x 7)

                              D                       ccc C
                              D1
                              D3                                   A
                                                                  A2
                                         17
                          24                    16                                                      L1

                  25
            b

                                                      E3 E1 E

             32
                                                   9

      Pin 1                                                                                 A1              L   K

      identification 1        8                                c

                                                                                                               5V_ME

             Table 51: 32-pin low profile quad flat package mechanical data

      Dim.   mm                                                       inches(1)

      A      Min              Typ                     Max             Min                       Typ     Max
      A1                                              1.600                                             0.0630
      A2     0.050            1.400                   0.150           0.0020                    0.0551  0.0059
      b      1.350            0.370                   1.450           0.0531                    0.0146  0.0571
      c      0.300                                    0.450           0.0118                            0.0177
      D      0.090            9.000                   0.200           0.0035                    0.3543  0.0079
      D1     8.800            7.000                   9.200           0.3465                    0.2756  0.3622
      D3     6.800            5.600                   7.200           0.2677                    0.2205  0.2835
      E                       9.000                                                             0.3543
      E1     8.800            7.000                   9.200           0.3465                    0.2756  0.3622
             6.800                                    7.200           0.2677                            0.2835

                                 DocID022186 Rev 3                                                             95/103
Package information                                    STM8S005K6 STM8S005C6

        Dim.         mm                        inches(1)
                     Min
        E3                  Typ    Max         Min        Typ                       Max
        e            0.450  5.600                         0.2205
        L            0     0.800  0.750       0.0177     0.0315                    0.0295
        L1                  0.600  7.0        0         0.0236                    7.0
        k                   1.000  0.100                  0.0394                    0.0039
        ccc                 3.5                          3.5

        (1) Values in inches are converted from mm and rounded to 4 decimal digits

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STM8S005K6 STM8S005C6                              Thermal characteristics

11 Thermal characteristics

                 The maximum chip junction temperature (TJ max) must never exceed the values given in
                 Operating conditions

                 The maximum chip-junction temperature, TJmax, in degrees Celsius, may be calculated using
                 the following equation:

                 TJmax = TAmax + (PDmax x JA)

                 Where:

       TAmax is the maximum ambient temperature in C
       JA is the package junction-to-ambient thermal resistance in C/W
       PDmax is the sum of PINTmax and PI/Omax (PDmax = PINTmax + PI/Omax)
       PINTmax is the product of IDD andVDD, expressed in Watts. This is the maximum chip internal

                     power.

       PI/Omax represents the maximum power dissipation on output pinsWhere:PI/Omax = (VOL*IOL)
                     + ((VDD-VOH)*IOH), taking into account the actual VOL/IOL and VOH/IOH of the I/Os at low
                     and high level in the application.

                                                     Table 52: Thermal characteristics(1)

      Symbol  Parameter                            Value  Unit

      JA      Thermal resistance junction-ambient  57     C/W

              LQFP 48 - 7 x 7 mm

      JA      Thermal resistance junction-ambient  60     C/W

              LQFP 32 - 7 x 7 mm

      1. Thermal resistances are based on JEDEC JESD51-2 with 4-layer PCB in a natural
          convection environment.

11.1  Reference document
11.2
      JESD51-2 integrated circuits thermal test method environment conditions - natural convection
      (still air). Available from www.jedec.org.

      Selecting the product temperature range

      When ordering the microcontroller, the temperature range is specified in the order code.
      The following example shows how to calculate the temperature range needed for a given
      application.
      Assuming the following application conditions:

       Maximum ambient temperature TAmaz = 82 C (measured according to JESD51-2)
       IDDmax = 15 mA, VDD = 5.5 V

                         DocID022186 Rev 3                97/103
Thermal characteristics                     STM8S005K6 STM8S005C6

         Maximum 8 standard I/Os used at the same time in output at low level with IOL = 10 mA,
            VOL= 2 V

         Maximum 4 high sink I/Os used at the same time in output at low level with IOL = 20 mA,
            VOL= 1.5 V

         Maximum 2 true open drain I/Os used at the same time in output at low level with IOL =
            20 mA, VOL= 2 V
            PINTmax = 15 mA x 5.5 V = 82.5 mW
            PIOmax = (10 mA x 2 V x 8 )+(20 mA x 2 V x 2)+(20 mA x 1.5 V x 4) = 360 mW
            This gives: PINTmax = 82.5 mW and PIOmax 360 mW:
            PDmax = 82.5 mW + 360 mW
            Thus: PDmax = 443 mW

        TJmax for LQFP32 can be calculated as follows, using the thermal resistance JA :
        TJmax = 75 C + (59 C/W x 464 mW) = 75C + 27C = 102 C
        This is within the range of the suffix 6 version parts (-40 < TJ < 106 C). In this case, parts
        must be ordered at least with the temperature range suffix 6.

98/103                   DocID022186 Rev 3
STM8S005K6 STM8S005C6                              Ordering information

12 Ordering information

                                Figure 46: STM8S005xx value line ordering information scheme

                       Example:                    STM8 S 005 K 6 T 6 C TR

                       Product class

                       Family type
                       S = Standard

                       Sub-family type
                       005 = Value line STM8S005x

                       Pin count
                       K = 32 pins
                       C = 48 pins

                       Program memory size
                       6 = 32 Kbytes

                       Package type
                       T = LQFP

                                    Temperature range
                                     6 = -40 C to 85 C

                                    Package pitch
                                    No character = 0.5 mm
                                    C = 0.8 mm

                                    Packing
                                    No character = Tray or tube
                                    TR = Tape and reel

1. For a list of available options (e.g. memory size, package) and orderable part numbers or
    for further information on any aspect of this device, please go to www.st.com or contact
    the ST sales office nearest to you.

                       DocID022186 Rev 3                                                      99/103
STM8 development tools                     STM8S005K6 STM8S005C6

13       STM8 development tools

13.1     Development tools for the STM8 microcontrollers include the full-featured STice emulation
         system supported by a complete software tool package including C compiler, assembler and
         integrated development environment with high-level language debugger. In addition, the
         STM8 is to be supported by a complete range of tools including starter kits, evaluation boards
         and a low-cost in-circuit debugger/programmer.

         Emulation and in-circuit debugging tools

         The STice emulation system offers a complete range of emulation and in-circuit debugging
         features on a platform that is designed for versatility and cost-effectiveness. In addition, STM8
         application development is supported by a low-cost in-circuit debugger/programmer.

         The STice is the fourth generation of full featured emulators from STMicroelectronics. It offers
         new advanced debugging capabilities including profiling and coverage to help detect and
         eliminate bottlenecks in application execution and dead code when fine tuning an application.

         In addition, STice offers in-circuit debugging and programming of STM8 microcontrollers via
         the STM8 single wire interface module (SWIM), which allows non-intrusive debugging of an
         application while it runs on the target microcontroller.

         For improved cost effectiveness, STice is based on a modular design that allows you to order
         exactly what you need to meet your development requirements and to adapt your emulation
         system to support existing and future ST microcontrollers.

         STice key features

          Occurrence and time profiling and code coverage (new features)
          Advanced breakpoints with up to 4 levels of conditions
          Data breakpoints
          Program and data trace recording up to 128 KB records
          Read/write on the fly of memory during emulation
          In-circuit debugging/programming via SWIM protocol
          8-bit probe analyzer
          1 input and 2 output triggers
          Power supply follower managing application voltages between 1.62 to 5.5 V
          Modularity that allows you to specify the components you need to meet your development

             requirements and adapt to future requirements

          Supported by free software tools that include integrated development environment (IDE),
             programming software interface and assembler for STM8.

13.2     Software tools

         STM8 development tools are supported by a complete, free software package from
         STMicroelectronics that includes ST Visual Develop (STVD) IDE and the ST Visual
         Programmer (STVP) software interface. STVD provides seamless integration of the Cosmic
         and Raisonance C compilers for STM8, which are available in a free version that outputs up
         to 16 Kbytes of code.

100/103                 DocID022186 Rev 3
STM8S005K6 STM8S005C6                     STM8 development tools

13.2.1  STM8 toolset
13.2.2
        STM8 toolset with STVD integrated development environment and STVP programming
        software is available for free download at www.st.com/mcu. This package includes:

        ST Visual Develop Full-featured integrated development environment from ST, featuring

         Seamless integration of C and ASM toolsets
         Full-featured debugger
         Project management
         Syntax highlighting editor
         Integrated programming interface
         Support of advanced emulation features for STice such as code profiling and coverage

        ST Visual Programmer (STVP) Easy-to-use, unlimited graphical interface allowing read,
        write and verify of your STM8 microcontroller's Flash program memory, data EEPROM and
        option bytes. STVP also offers project mode for saving programming configurations and
        automating programming sequences.

        C and assembly toolchains

        Control of C and assembly toolchains is seamlessly integrated into the STVD integrated
        development environment, making it possible to configure and control the building of your
        application directly from an easy-to-use graphical interface.

        Available toolchains include:

         Cosmic C compiler for STM8 Available in a free version that outputs up to 16 Kbytes
            of code. For more information, see www.cosmic-software.com.

         Raisonance C compiler for STM8 Available in a free version that outputs up to
            16 Kbytes of code. For more information, see www.raisonance.com.

         STM8 assembler linker Free assembly toolchain included in the STVD toolset, which
            allows you to assemble and link your application source code.

13.3    Programming tools

        During the development cycle, STice provides in-circuit programming of the STM8 Flash
        microcontroller on your application board via the SWIM protocol. Additional tools are to include
        a low-cost in-circuit programmer as well as ST socket boards, which provide dedicated
        programming platforms with sockets for programming your STM8.

        For production environments, programmers will include a complete range of gang and
        automated programming solutions from third-party tool developers already supplying
        programmers for the STM8 family.

                       DocID022186 Rev 3  101/103
Revision history                            STM8S005K6 STM8S005C6

14 Revision history

                         Table 53: Document revision history

         Date         Revision Changes

         14-Oct-2011  1  Initial release.

         09-Jan-2012  2  Updated tRET in Table 35: Flash program memory/data
         13-Jun-2012
                         EEPROM memory.

                         Updated RPU in Table 40: NRST pin characteristics and Table
                         36: I/O static characteristics.

                         Updated notes related to VCAP in Operating conditions.

                      3  Updated temperature condition for factory calibrated ACCHSI

                         in Table 32: HSI oscillator characteristics.

                         Changed SCK input to SCK output in Figure 40: SPI timing
                         diagram - master mode(1) .

102/103                  DocID022186 Rev 3
STM8S005K6 STM8S005C6

                                                                Please Read Carefully

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