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STM8S003K3T6TR

器件型号:STM8S003K3T6TR
器件类别:微处理器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

8-BIT, FLASH, 16 MHz, MICROCONTROLLER, PDSO20

8位, FLASH, 16 MHz, 单片机, PDSO20

参数

STM8S003K3T6TR功能数量 1
STM8S003K3T6TR端子数量 20
STM8S003K3T6TR最大工作温度 85 Cel
STM8S003K3T6TR最小工作温度 -40 Cel
STM8S003K3T6TR最大供电/工作电压 5.5 V
STM8S003K3T6TR最小供电/工作电压 2.95 V
STM8S003K3T6TR额定供电电压 5 V
STM8S003K3T6TR外部数据总线宽度 0.0
STM8S003K3T6TR输入输出总线数量 16
STM8S003K3T6TR线速度 16 MHz
STM8S003K3T6TR加工封装描述 4.40 MM, 0.65 MM PITCH, ROHS COMPLIANT, TSSOP-20
STM8S003K3T6TR状态 ACTIVE
STM8S003K3T6TR包装形状 矩形的
STM8S003K3T6TR包装尺寸 SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
STM8S003K3T6TR表面贴装 Yes
STM8S003K3T6TR端子形式 GULL WING
STM8S003K3T6TR端子间距 0.6500 mm
STM8S003K3T6TR端子涂层 NOT SPECIFIED
STM8S003K3T6TR端子位置
STM8S003K3T6TR包装材料 塑料/环氧树脂
STM8S003K3T6TR温度等级 INDUSTRIAL
STM8S003K3T6TRADC通道 Yes
STM8S003K3T6TR地址总线宽度 0.0
STM8S003K3T6TR位数 8
STM8S003K3T6TR最大FCLK时钟频率 16 MHz
STM8S003K3T6TR微处理器类型 单片机
STM8S003K3T6TRPWM通道 Yes
STM8S003K3T6TRROM编程 FLASH

STM8S003K3T6TR器件文档内容

                                   STM8S003K3 STM8S003F3

Value line, 16 MHz STM8S 8-bit MCU, 8 Kbytes Flash, 128 bytes
                data EEPROM, 10-bit ADC, 3 timers, UART, SPI, IC

LQFP32 7x7  TSSOP20  UFQFPN20 3x3                  Interrupt management

Features                                           Nested interrupt controller with 32 interrupts
                                                    Up to 27 external interrupts on 6 vectors
Core
                                                   Timers
16 MHz advanced STM8 core with Harvard
    architecture and 3-stage pipeline               Advanced control timer: 16-bit, 4 CAPCOM
                                                       channels, 3 complementary outputs, dead-time
Extended instruction set                             insertion and flexible synchronization

Memories                                           16-bit general purpose timer, with 3 CAPCOM
                                                       channels (IC, OC or PWM)
Program memory: 8 Kbytes Flash; data retention
    20 years at 55 C after 100 cycles             8-bit basic timer with 8-bit prescaler
    RAM: 1 Kbytes                                  Auto wake-up timer
                                                    Window watchdog and independent watchdog
Data memory: 128 bytes of true data EEPROM;
    endurance up to 100 000 write/erase cycles         timers

Clock, reset and supply management                 Communications interfaces

2.95 to 5.5 V operating voltage                   UART with clock output for synchronous
Flexible clock control, 4 master clock sources:      operation, Smartcard, IrDA, LIN master mode

- Low power crystal resonator oscillator          SPI interface up to 8 Mbit/s
- External clock input                            I2C interface up to 400 Kbit/s
- Internal, user-trimmable 16 MHz RC
- Internal low power 128 kHz RC                   Analog to digital converter (ADC)
Clock security system with clock monitor
Power management:                                 10-bit, 1 LSB ADC with up to 5 multiplexed
- Low power modes (wait, active-halt, halt)           channels, scan mode and analog watchdog
- Switch-off peripheral clocks individually
Permanently active, low consumption power-on     I/Os

    and power-down reset                            Up to 28 I/Os on a 32-pin package including 21
                                                       high sink outputs

                                                    Highly robust I/O design, immune against current
                                                       injection

                                                   Development support

                                                    Embedded single wire interface module (SWIM)
                                                       for fast on-chip programming and non intrusive
                                                       debugging

June 2012                          DocID018576 Rev 3     1/100

                                                      www.st.com
Contents                     STM8S003K3 STM8S003F3

Contents

1 Introduction ..............................................................................................................7
2 Description ...............................................................................................................8
3 Block diagram ..........................................................................................................9
4 Product overview ...................................................................................................10

                 4.1 Central processing unit STM8 .....................................................................................10
                 4.2 Single wire interface module (SWIM) and debug module (DM) ..................................10
                 4.3 Interrupt controller .......................................................................................................11
                 4.4 Flash program memory and data EEPROM ................................................................11
                 4.5 Clock controller ............................................................................................................12
                 4.6 Power management ....................................................................................................13
                 4.7 Watchdog timers ..........................................................................................................13
                 4.8 Auto wakeup counter ...................................................................................................14
                 4.9 Beeper ........................................................................................................................14
                 4.10 TIM1 - 16-bit advanced control timer .........................................................................14
                 4.11 TIM2 - 16-bit general purpose timer ..........................................................................15
                 4.12 TIM4 - 8-bit basic timer ..............................................................................................15
                 4.13 Analog-to-digital converter (ADC1) ............................................................................15
                 4.14 Communication interfaces .........................................................................................16

                                  4.14.1 UART1 ...............................................................................................16
                                  4.14.2 SPI .....................................................................................................17
                                  4.14.3 IC ......................................................................................................17

5 Pinout and pin description ...................................................................................18

                 5.1 STM8S003K3 LQFP32 pinout and pin description ......................................................18
                 5.2 STM8S003F3 TSSOP20/UFQFPN20 pinout and pin description ...............................21

                                  5.2.1 STM8S003F3 TSSOP20 pinout and pin description ............................21
                                  5.2.2 STM8S003F3 UFQFPN20 pinout ........................................................22
                                  5.2.3 STM8S003F3 TSSOP20/UFQFPN20 pin description ..........................22
                 5.3 Alternate function remapping .......................................................................................24

6 Memory and register map .....................................................................................25

                 6.1 Memory map ................................................................................................................25
                 6.2 Register map ...............................................................................................................26

                                  6.2.1 I/O port hardware register map ............................................................26
                                  6.2.2 General hardware register map ..........................................................27
                                  6.2.3 CPU/SWIM/debug module/interrupt controller registers .....................36

7 Interrupt vector mapping ......................................................................................39
8 Option bytes ...........................................................................................................41

                 8.1 Alternate function remapping bits ................................................................................43

2/100     DocID018576 Rev 3
STM8S003K3 STM8S003F3                     Contents

9 Electrical characteristics ......................................................................................46

                 9.1 Parameter conditions ...................................................................................................46
                                  9.1.1 Minimum and maximum values ...........................................................46
                                  9.1.2 Typical values .......................................................................................46
                                  9.1.3 Typical curves ......................................................................................46
                                  9.1.4 Loading capacitor .................................................................................46
                                  9.1.5 Pin input voltage ...................................................................................46

                 9.2 Absolute maximum ratings ..........................................................................................47
                 9.3 Operating conditions ....................................................................................................49

                                  9.3.1 VCAP external capacitor ......................................................................50
                                  9.3.2 Supply current characteristics ..............................................................51
                                  9.3.3 External clock sources and timing characteristics ...............................60
                                  9.3.4 Internal clock sources and timing characteristics .................................62
                                  9.3.5 Memory characteristics ........................................................................64
                                  9.3.6 I/O port pin characteristics ...................................................................66
                                  9.3.7 Reset pin characteristics ......................................................................74
                                  9.3.8 SPI serial peripheral interface ..............................................................77
                                  9.3.9 I2C interface characteristics .................................................................80
                                  9.3.10 10-bit ADC characteristics ..................................................................81
                                  9.3.11 EMC characteristics ...........................................................................85

10 Package information ...........................................................................................89

                 10.1 32-pin LQFP package mechanical data ....................................................................89
                 10.2 20-pin TSSOP package mechanical data ..................................................................90
                 10.3 20-lead UFQFPN package mechanical data .............................................................92

11 Thermal characteristics .......................................................................................94

                 11.1 Reference document .................................................................................................94
                 11.2 Selecting the product temperature range ..................................................................94

12 Ordering information ...........................................................................................96
13 STM8 development tools ....................................................................................97

                 13.1 Emulation and in-circuit debugging tools ...................................................................97
                 13.2 Software tools ............................................................................................................97

                                  13.2.1 STM8 toolset ......................................................................................98
                                  13.2.2 C and assembly toolchains ................................................................98
                 13.3 Programming tools ....................................................................................................98

14 Revision history ...................................................................................................99

                       DocID018576 Rev 3  3/100
List of tables                     STM8S003K3 STM8S003F3

List of tables

Table 1. STM8S003xx value line features ................................................................................................8
Table 2. Peripheral clock gating bit assignments in CLK_PCKENR1/2 registers ..................................13
Table 3. TIM timer features ....................................................................................................................15
Table 4. Legend/abbreviations for pinout tables ...................................................................................18
Table 5. LQFP32 pin description ............................................................................................................19
Table 6. STM8S003F3 pin description ...................................................................................................22
Table 7. I/O port hardware register map ................................................................................................26
Table 8. General hardware register map ...............................................................................................27
Table 9. CPU/SWIM/debug module/interrupt controller registers .........................................................36
Table 10. Interrupt mapping ...................................................................................................................39
Table 11. Option bytes ...........................................................................................................................99
Table 12. Option byte description ...........................................................................................................41
Table 13. STM8S003K3 alternate function remapping bits for 32-pin devices ......................................43
Table 14. STM8S003F3 alternate function remapping bits for 20-pin devices ......................................44
Table 15. Voltage characteristics ...........................................................................................................47
Table 16. Current characteristics ...........................................................................................................47
Table 17. Thermal characteristics ..........................................................................................................48
Table 18. General operating conditions .................................................................................................49
Table 19. Operating conditions at power-up/power-down ......................................................................50
Table 20. Total current consumption with code execution in run mode at VDD = 5 V .............................51
Table 21. Total current consumption with code execution in run mode at VDD = 3.3 V ..........................52
Table 22. Total current consumption in wait mode at VDD = 5 V ............................................................53
Table 23. Total current consumption in wait mode at VDD = 3.3 V .........................................................53
Table 24. Total current consumption in active halt mode at VDD = 5 V ..................................................54
Table 25. Total current consumption in active halt mode at VDD = 3.3 V ...............................................54
Table 26. Total current consumption in halt mode at VDD = 5 V .............................................................55
Table 27. Total current consumption in halt mode at VDD = 3.3 V ..........................................................55
Table 28. Wakeup times .........................................................................................................................56
Table 29. Total current consumption and timing in forced reset state ....................................................57
Table 30. Peripheral current consumption .............................................................................................57
Table 31. HSE user external clock characteristics .................................................................................60
Table 32. HSE oscillator characteristics .................................................................................................61
Table 33. HSI oscillator characteristics ..................................................................................................62
Table 34. LSI oscillator characteristics ...................................................................................................64
Table 35. RAM and hardware registers ..................................................................................................64
Table 36. Flash program memory and data EEPROM ...........................................................................65
Table 37. I/O static characteristics .........................................................................................................66
Table 38. Output driving current (standard ports) ..................................................................................68
Table 39. Output driving current (true open drain ports) ........................................................................68
Table 40. Output driving current (high sink ports) ..................................................................................69
Table 41. NRST pin characteristics ........................................................................................................74
Table 42. SPI characteristics ..................................................................................................................78
Table 43. I2C characteristics ..................................................................................................................80
Table 44. ADC characteristics ................................................................................................................82
Table 45. ADC accuracy with RAIN < 10 k , VDD= 5 V .........................................................................82
Table 46. ADC accuracy with RAIN < 10 k RAIN, VDD = 3.3 V ..............................................................83
Table 47. EMS data ................................................................................................................................86

4/100           DocID018576 Rev 3
STM8S003K3 STM8S003F3                     List of tables

Table 48. EMI data .................................................................................................................................86
Table 49. ESD absolute maximum ratings .............................................................................................87
Table 50. Electrical sensitivities .............................................................................................................88
Table 51. 32-pin low profile quad flat package mechanical data ............................................................89
Table 52. 20-pin, 4.40 mm body, 0.65 mm pitch mechanical data .........................................................91
Table 53. 20-lead ultra thin fine pitch quad flat no-lead package (3x3) mechanical data ......................92
Table 54. Thermal characteristics ..........................................................................................................94
Table 55. Document revision history ......................................................................................................99

                       DocID018576 Rev 3  5/100
List of figures                     STM8S003K3 STM8S003F3

List of figures

Figure 1. Block diagram ...........................................................................................................................9

Figure 2. Flash memory organization ....................................................................................................12

Figure 3. STM8S003K3 LQFP32 pinout ................................................................................................18

Figure 4. STM8S003F3 TSSOP20 pinout ..............................................................................................21

Figure 5. STM8S003F3 UFQFPN20-pin pinout .....................................................................................22

Figure 6. Memory map ...........................................................................................................................25

Figure 7. Pin loading conditions .............................................................................................................46

Figure 8. Pin input voltage .....................................................................................................................47

Figure 9. fCPUmax versus VDD ................................................................................................................50
Figure 10. External capacitor CEXT .......................................................................................................50
Figure 11. Typ IDD(RUN) vs. VDD HSE user external clock, fCPU = 16 MHz .............................................58
Figure 12. Typ IDD(RUN) vs. fCPU HSE user external clock, VDD = 5 V ....................................................58
Figure 13. Typ IDD(RUN) vs. VDD HSI RC osc, fCPU = 16 MHz .................................................................59
Figure 14. Typ IDD(WFI) vs. VDD HSE user external clock, fCPU = 16 MHz ..............................................59
Figure 15. Typ IDD(WFI) vs. fCPU HSE user external clock, VDD = 5 V .....................................................60
Figure 16. Typ IDD(WFI) vs. VDD HSI RC osc, fCPU = 16 MHz .................................................................60
Figure 17. HSE external clock source ....................................................................................................61

Figure 18. HSE oscillator circuit diagram ...............................................................................................62

Figure 19. Typical HSI frequency variation vs VDD @ 4 temperatures ..................................................63
Figure 20. Typical LSI frequency variation vs VDD @ 4 temperatures ...................................................64
Figure 21. Typical VIL and VIH vs VDD @ 4 temperatures ......................................................................67
Figure 22. Typical pull-up resistance vs VDD @ 4 temperatures ............................................................67
Figure 23. Typical pull-up current vs VDD @ 4 temperatures .................................................................68
Figure 24. Typ. VOL @ VDD = 5 V (standard ports) ................................................................................70
Figure 25. Typ. VOL @ VDD = 3.3 V (standard ports) .............................................................................70
Figure 26. Typ. VOL @ VDD = 5 V (true open drain ports) ......................................................................71
Figure 27. Typ. VOL @ VDD = 3.3 V (true open drain ports) ...................................................................71
Figure 28. Typ. VOL @ VDD = 5 V (high sink ports) ................................................................................72
Figure 29. Typ. VOL @ VDD = 3.3 V (high sink ports) .............................................................................72
Figure 30. Typ. VDD - VOH@ VDD = 5 V (standard ports) .......................................................................73
Figure 31. Typ. VDD - VOH @ VDD = 3.3 V (standard ports) ...................................................................73
Figure 32. Typ. VDD - VOH@ VDD = 5 V (high sink ports) .......................................................................74
Figure 33. Typ. VDD - VOH@ VDD = 3.3 V (high sink ports) ....................................................................74
Figure 34. Typical NRST VIL and VIH vs VDD @ 4 temperatures ...........................................................76
Figure 35. Typical NRST pull-up resistance vs VDD @ 4 temperatures .................................................76
Figure 36. Typical NRST pull-up current vs VDD @ 4 temperatures ......................................................77
Figure 37. Recommended reset pin protection ......................................................................................77

Figure 38. SPI timing diagram - slave mode and CPHA = 0 ..................................................................79

Figure 39. SPI timing diagram - slave mode and CPHA = 1 ..................................................................79
Figure 40. SPI timing diagram - master mode(1) ...................................................................................80
Figure 41. Typical application with I2C bus and timing diagram ............................................................84

Figure 42. ADC accuracy characteristics ...............................................................................................84

Figure 43. Typical application with ADC ................................................................................................85

Figure 44. 32-pin low profile quad flat package (7 x 7) ..........................................................................89

Figure 45. 20-pin, 4.40 mm body, 0.65 mm pitch ...................................................................................90

Figure 46. 20-lead ultra thin fine pitch quad flat no-lead package outline (3x3) ....................................92

Figure 47. STM8S003x value line ordering information scheme ...........................................................96

6/100            DocID018576 Rev 3
STM8S003K3 STM8S003F3                     Introduction

1  Introduction

   This datasheet contains the description of the device features, pinout, electrical characteristics,

   mechanical data and ordering information.

    For complete information on the STM8S microcontroller memory, registers and peripherals,
       please refer to the STM8S microcontroller family reference manual (RM0016).

    For information on programming, erasing and protection of the internal Flash memory
       please refer to the STM8S Flash programming manual (PM0051).

    For information on the debug and SWIM (single wire interface module) refer to the STM8
       SWIM communication protocol and debug module user manual (UM0470).

    For information on the STM8 core, please refer to the STM8 CPU programming manual
       (PM0044).

                       DocID018576 Rev 3  7/100
Description                                                        STM8S003K3 STM8S003F3

2            Description

             The STM8S003x value line 8-bit microcontrollers feature 8 Kbytes Flash program memory,
             plus integrated true data EEPROM. The STM8S microcontroller family reference manual
             (RM0016) refers to devices in this family as low-density. They provide the following benefits:
             performance, robustness, and reduced system cost.

             Device performance and robustness are ensured by integrated true data EEPROM supporting
             up to 100000 write/erase cycles, advanced core and peripherals made in a state-of-the art
             technology, a 16 MHz clock frequency, robust I/Os, independent watchdogs with separate
             clock source, and a clock security system.

             The system cost is reduced thanks to high system integration level with internal clock
             oscillators, watchdog and brown-out reset.

             Full documentation is offered as well as a wide choice of development tools.

                                  Table 1: STM8S003xx value line features

             Device                                    STM8S003K3          STM8S003F3
             Pin count
                                                       32                  20

             Maximum number of GPIOs (I/Os)            28                  16

             Ext. interrupt pins                       27                  16

             Timer CAPCOM channels                     7                   7

             Timer complementary outputs               3                   2

             A/D converter channels                    4                   5

             High sink I/Os                            21                  12

             Low density Flash program memory (bytes) 8K                   8K

             RAM (bytes)                               1K                  1K
             True data EEPROM (bytes)
                                                       128 (1)             128 (1)
             Peripheral set
                                                       Multipurpose timer (TIM1), SPI, I2C, UART
                                                       window WDG,independent WDG, ADC, PWM
                                                       timer (TIM2), 8-bit timer (TIM4)

             (1) Without read-while-write capability.

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STM8S003K3 STM8S003F3                                                                      Block diagram

3  Block diagram

                                    Figure 1: Block diagram

            Reset      Reset block  Clock controller               XTAL 1-16 MHz
                            Reset        Detector                  RC int. 16 MHz
     Single wire                                                   RC int. 128 kHz
   debug interf.   POR  BOR

      400 Kbit/s                    Clock to peripherals and core
         8 Mbit/s
                         STM8 core  Address and data bus                Window WDG         Up to
     LIN master        Debug/SWIM                                    Independent WDG       4 CAPCOM
      SPI emul.                                                                            channels +3
                            I2C                                              8-Kbyte       complementary
          Up to 5             SPI                                            program       outputs
       channels             UART1
       1/2/4 kHz                                                                Flash      Up to
                            ADC1                                                           3 CAPCOM
             beep           Beeper                                          128-byte       channels
                                                                         data EEPROM

                                                                              1-Kbyte
                                                                                 RAM

                                                                        16-bit advanced
                                                                     control timer (TIM1)

                                                                   16-bit general purpose
                                                                        timer (TIM2)
                                                                        8-bit basic timer
                                                                              (TIM4)

                                                                           AWU timer

                                    DocID018576 Rev 3                                                     9/100
Product overview                      STM8S003K3 STM8S003F3

4       Product overview

        The following section intends to give an overview of the basic features of the device functional
        modules and peripherals.

        For more detailed information please refer to the corresponding family reference manual
        (RM0016).

4.1     Central processing unit STM8

        The 8-bit STM8 core is designed for code efficiency and performance.

        It contains 6 internal registers which are directly addressable in each execution context, 20
        addressing modes including indexed indirect and relative addressing and 80 instructions.

        Architecture and registers

         Harvard architecture
         3-stage pipeline
         32-bit wide program memory bus - single cycle fetching for most instructions
         X and Y 16-bit index registers - enabling indexed addressing modes with or without offset

            and read-modify-write type data manipulations

         8-bit accumulator
         24-bit program counter - 16-Mbyte linear memory space
         16-bit stack pointer - access to a 64 K-level stack
         8-bit condition code register - 7 condition flags for the result of the last instruction

        Addressing

         20 addressing modes
         Indexed indirect addressing mode for look-up tables located anywhere in the address

            space

         Stack pointer relative addressing mode for local variables and parameter passing

        Instruction set

         80 instructions with 2-byte average instruction size
         Standard data movement and logic/arithmetic functions
         8-bit by 8-bit multiplication
         16-bit by 8-bit and 16-bit by 16-bit division
         Bit manipulation
         Data transfer between stack and accumulator (push/pop) with direct stack access
         Data transfer using the X and Y registers or direct memory-to-memory transfers

4.2     Single wire interface module (SWIM) and debug module (DM)

        The single wire interface module and debug module permits non-intrusive, real-time in-circuit
        debugging and fast memory programming.

10/100            DocID018576 Rev 3
STM8S003K3 STM8S003F3                                           Product overview

     SWIM

     Single wire interface module for direct access to the debug module and memory programming.
     The interface can be activated in all device operation modes. The maximum data transmission
     speed is 145 bytes/ms.

     Debug module

     The non-intrusive debugging module features a performance close to a full-featured emulator.
     Beside memory and peripherals, also CPU operation can be monitored in real-time by means
     of shadow registers.

      R/W to RAM and peripheral registers in real-time
      R/W access to all resources by stalling the CPU
      Breakpoints on all program-memory instructions (software breakpoints)
      Two advanced breakpoints, 23 predefined configurations

4.3  Interrupt controller

      Nested interrupts with three software priority levels
      32 interrupt vectors with hardware priority
      Up to 27 external interrupts on 6 vectors including TLI
      Trap and reset interrupts

4.4  Flash program memory and data EEPROM

      8 Kbytes of Flash program single voltage Flash memory

         128 bytes of true data EEPROM

      User option byte area

     Write protection (WP)

     Write protection of Flash program memory and data EEPROM is provided to avoid unintentional
     overwriting of memory that could result from a user software malfunction.

     There are two levels of write protection. The first level is known as MASS (memory access
     security system). MASS is always enabled and protects the main Flash program memory,
     the data EEPROM, and the option bytes.

     To perform in-application programming (IAP), this write protection can be removed by writing
     a MASS key sequence in a control register. This allows the application to modify the content
     of the main program memory and data EEPROM, or to reprogram the device option bytes.

     A second level of write protection, can be enabled to further protect a specific area of memory
     known as UBC (user boot code). Refer to the figure below.

     The size of the UBC is programmable through the UBC option byte, in increments of 1 page
     (64-byte block) by programming the UBC option byte in ICP mode.

     This divides the program memory into two areas:

      Main program memory: 8 Kbytes minus UBC
      User-specific boot code (UBC): Configurable up to 8 Kbytes

     The UBC area remains write-protected during in-application programming. This means that
     the MASS keys do not unlock the UBC area. It protects the memory used to store the boot

                           DocID018576 Rev 3                    11/100
Product overview                                                STM8S003K3 STM8S003F3

        program, specific code libraries, reset and interrupt vectors, the reset routine and usually the
        IAP and communication routines.

                                          Figure 2: Flash memory organization

                                                Option bytes         Programmable
                                      Data EEPROM (128 bytes)        area from 64
                                                                     bytes(1 page)
                                                  UBC area           up to 8 Kbytes
                                 Remains write protected during IAP  (in 1 page steps)

                  Low density        Program memory area
                  Flash program  Write access possible for IAP
                  memory
                  (8 Kbytes)

        Read-out protection (ROP)

        The read-out protection blocks reading and writing from/to the Flash program memory and
        the data EEPROM in ICP mode (and debug mode). Once the read-out protection is activated,
        any attempt to toggle its status triggers a global erase of the program memory. Even if no
        protection can be considered as totally unbreakable, the feature provides a very high level
        of protection for a general purpose microcontroller.

4.5     Clock controller

        The clock controller distributes the system clock (fMASTER) coming from different oscillators
        to the core and the peripherals. It also manages clock gating for low power modes and ensures
        clock robustness.

        Features

         Clock prescaler: To get the best compromise between speed and current consumption
            the clock frequency to the CPU and peripherals can be adjusted by a programmable
            prescaler.

         Safe clock switching: Clock sources can be changed safely on the fly in run mode
            through a configuration register. The clock signal is not switched until the new clock source
            is ready. The design guarantees glitch-free switching.

         Clock management: To reduce power consumption, the clock controller can stop the
            clock to the core, individual peripherals or memory.

         Master clock sources: Four different clock sources can be used to drive the master
            clock:
         - 1-16 MHz high-speed external crystal (HSE)
         - Up to 16 MHz high-speed user-external clock (HSE user-ext)
         - 16 MHz high-speed internal RC oscillator (HSI)
         - 128 kHz low-speed internal RC (LSI)

12/100                    DocID018576 Rev 3
STM8S003K3 STM8S003F3                                     Product overview

      Startup clock: After reset, the microcontroller restarts by default with an internal 2 MHz
         clock (HSI/8). The prescaler ratio and clock source can be changed by the application

         program as soon as the code execution starts.

      Clock security system (CSS): This feature can be enabled by software. If an HSE clock
         failure occurs, the internal RC (16 MHz/8) is automatically selected by the CSS and an

         interrupt can optionally be generated.

      Configurable main clock output (CCO): This outputs an external clock for use by the
         application.

     Table 2: Peripheral clock gating bit assignments in CLK_PCKENR1/2 registers

Bit  Peripheral Bit    Peripheral Bit     Peripheral Bit  Peripheral

     clock             clock              clock           clock

PCKEN17 TIM1  PCKEN13 UART1 PCKEN27 Reserved PCKEN23 ADC

PCKEN16 Reserved PCKEN12 Reserved PCKEN26 Reserved PCKEN22 AWU

PCKEN15 TIM2  PCKEN11 SPI     PCKEN25 Reserved PCKEN21 Reserved
PCKEN14 TIM4  PCKEN10 I2C     PCKEN24 Reserved PCKEN20 Reserved

4.6  Power management

     For efficent power management, the application can be put in one of four different low-power

     modes. You can configure each mode to obtain the best compromise between lowest power

     consumption, fastest start-up time and available wakeup sources.

      Wait mode: In this mode, the CPU is stopped, but peripherals are kept running. The
         wakeup is performed by an internal or external interrupt or reset.

      Active halt mode with regulator on: In this mode, the CPU and peripheral clocks are
         stopped. An internal wakeup is generated at programmable intervals by the auto wake up
         unit (AWU). The main voltage regulator is kept powered on, so current consumption is
         higher than in active halt mode with regulator off, but the wakeup time is faster. Wakeup
         is triggered by the internal AWU interrupt, external interrupt or reset.

      Active halt mode with regulator off: This mode is the same as active halt with regulator
         on, except that the main voltage regulator is powered off, so the wake up time is slower.

      Halt mode: In this mode the microcontroller uses the least power. The CPU and peripheral
         clocks are stopped, the main voltage regulator is powered off. Wakeup is triggered by
         external event or reset.

4.7  Watchdog timers

     The watchdog system is based on two independent timers providing maximum security to
     the applications.

     Activation of the watchdog timers is controlled by option bytes or by software. Once activated,
     the watchdogs cannot be disabled by the user program without performing a reset.

                       DocID018576 Rev 3                                          13/100
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        Window watchdog timer

        The window watchdog is used to detect the occurrence of a software fault, usually generated
        by external interferences or by unexpected logical conditions, which cause the application
        program to abandon its normal sequence.

        The window function can be used to trim the watchdog behavior to match the application
        perfectly.

        The application software must refresh the counter before time-out and during a limited time
        window.

        A reset is generated in two situations:
        1. Timeout: At 16 MHz CPU clock the time-out period can be adjusted between 75 s up to

            64 ms.
        2. Refresh out of window: The downcounter is refreshed before its value is lower than the

            one stored in the window register.

        Independent watchdog timer

        The independent watchdog peripheral can be used to resolve processor malfunctions due to
        hardware or software failures.

        It is clocked by the 128 kHZ LSI internal RC clock source, and thus stays active even in case
        of a CPU clock failure

        The IWDG time base spans from 60 s to 1 s.

4.8     Auto wakeup counter

         Used for auto wakeup from active halt mode
         Clock source: Internal 128 kHz internal low frequency RC oscillator or external clock
         LSI clock can be internally connected to TIM1 input capture channel 1 for calibration

4.9     Beeper
4.10
        The beeper function outputs a signal on the BEEP pin for sound generation. The signal is in
        the range of 1, 2 or 4 kHz.
        The beeper output port is only available through the alternate function remap option bit AFR7.

        TIM1 - 16-bit advanced control timer

        This is a high-end timer designed for a wide range of control applications. With its
        complementary outputs, dead-time control and center-aligned PWM capability, the field of
        applications is extended to motor control, lighting and half-bridge driver

         16-bit up, down and up/down autoreload counter with 16-bit prescaler
         Four independent capture/compare channels (CAPCOM) configurable as input capture,

            output compare, PWM generation (edge and center aligned mode) and single pulse mode
            output

         Synchronization module to control the timer with external signals
         Break input to force the timer outputs into a defined state
         Three complementary outputs with adjustable dead time

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STM8S003K3 STM8S003F3                                                   Product overview

         Encoder mode
         Interrupt sources: 3 x input capture/output compare, 1 x overflow/update, 1 x break

4.11    TIM2 - 16-bit general purpose timer

         16-bit autoreload (AR) up-counter
         15-bit prescaler adjustable to fixed power of 2 ratios 1...32768
         3 individually configurable capture/compare channels
         PWM mode
         Interrupt sources: 3 x input capture/output compare, 1 x overflow/update

4.12    TIM4 - 8-bit basic timer

         8-bit autoreload, adjustable prescaler ratio to any power of 2 from 1 to 128
         Clock source: CPU clock
         Interrupt source: 1 x overflow/update

                                  Table 3: TIM timer features

Timer  Counter      Prescaler     Counting  CAPCOM     Complem. Ext.    Timer
TIM1   size (bits)                mode      channels   outputs trigger  synchronization/
                                                                        chaining

                    Any integer

       16           from 1 to     Up/down 4            3       Yes

                    65536

                    Any power of

TIM2 16             2 from 1 to Up          3          0       No                       No

                    32768

                    Any power of

TIM4 8              2 from 1 to Up          0          0       No

                    128

4.13    Analog-to-digital converter (ADC1)

        The STM8S003xx products contain a 10-bit successive approximation A/D converter (ADC1)
        with up to 5 external multiplexed inputs channels and the following features:

         Input voltage range: 0 to VDD
         Conversion time: 14 clock cycles
         Single and continuous and buffered continuous conversion modes
         Buffer size (n x 10 bits) where n = number of input channels
         Scan mode for single and continuous conversion of a sequence of channels
         Analog watchdog capability with programmable upper and lower thresholds
         Analog watchdog interrupt

                                    DocID018576 Rev 3                                       15/100
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       External trigger input
       Trigger from TIM1 TRGO
       End of conversion (EOC) interrupt

4.14    Communication interfaces

        The following communication interfaces are implemented:

         UART1: Full feature UART, synchronous mode, SPI master mode, Smartcard mode, IrDA
            mode, single wire mode, LIN2.1 master capability

         SPI : Full and half-duplex, 8 Mbit/s
         IC: Up to 400 Kbit/s

4.14.1  UART1

        Main features

         One Mbit/s full duplex SCI
         SPI emulation
         High precision baud rate generator
         Smartcard emulation
         IrDA SIR encoder decoder
         LIN master mode
         Single wire half duplex mode

        Asynchronous communication (UART mode)

         Full duplex communication - NRZ standard format (mark/space)
         Programmable transmit and receive baud rates up to 1 Mbit/s (fCPU/16) and capable of

            following any standard baud rate regardless of the input frequency

         Separate enable bits for transmitter and receiver
         Two receiver wakeup modes:

         - Address bit (MSB)
         - Idle line (interrupt)
         Transmission error detection with interrupt generation
         Parity control

        Synchronous communication

         Full duplex synchronous transfers
         SPI master operation
         8-bit data communication
         Maximum speed: 1 Mbit/s at 16 MHz (fCPU/16)

        LIN master mode

         Emission: Generates 13-bit synch break frame
         Reception: Detects 11-bit break frame

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STM8S003K3 STM8S003F3                                                           Product overview

4.14.2  SPI

         Maximum speed: 8 Mbit/s (fMASTER/2) both for master and slave
         Full duplex synchronous transfers
         Simplex synchronous transfers on two lines with a possible bidirectional data line
         Master or slave operation - selectable by hardware or software
         CRC calculation
         1 byte Tx and Rx buffer
         Slave/master selection input pin

4.14.3  IC

            IC master features:

         - Clock generation
         - Start and stop generation

            IC slave features:

         - Programmable I2C address detection
         - Stop bit detection

         Generation and detection of 7-bit/10-bit addressing and general call

            Supports different communication speeds:

         - Standard speed (up to 100 kHz)
         - Fast speed (up to 400 kHz)

                       DocID018576 Rev 3                                                      17/100
Pinout and pin description                                                                                                                STM8S003K3 STM8S003F3

5       Pinout and pin description

                            Table 4: Legend/abbreviations for pinout tables

        Type                I= Input, O = Output, S = Power supply
        Level
                            Input                                       CM = CMOS
        Output speed
                            Output                                      HS = High sink

                            O1 = Slow (up to 2 MHz)
                            O2 = Fast (up to 10 MHz)
                            O3 = Fast/slow programmability with slow as default state after reset
                            O4 = Fast/slow programmability with fast as default state after reset

        Port and control    Input                                       float = floating, wpu = weak pull-up
        configuration       Output
                                                                        T = True open drain, OD = Open drain, PP =
        Reset state                                                     Push pull

                            Bold X (pin state after internal reset release).

                            Unless otherwise specified, the pin state is the same during the reset
                            phase and after the internal reset release.

5.1     STM8S003K3 LQFP32 pinout and pin description

                            Figure 3: STM8S003K3 LQFP32 pinout

                                                                        PD7 (HS)/TLI [TIM1_CH4]
                                                                             PD6 (HS)/UART1_RX
                                                                                  PD5 (HS)/UART1_TX
                                                                                       PD4 (HS)/BEEP/TIM2_CH1
                                                                                            PD3 (HS)/TIM2_CH2/ADC_ETR
                                                                                                 PD2 (HS) [TIM2_CH3]
                                                                                                      PD1 (HS)/SWIM
                                                                                                           PD0 (HS)/ TIM1_BKIN [CLK_CCO]

                                                                        32 31 30 29 28 27 26 25

                                                              NRST   1  24                                                                PC7 (HS)/SPI_MISO
                                                      OSCIN/PA1                                                                           PC6 (HS)/SPI_MOSI
                                                   OSCOUT/PA2        2  23                                                                PC5 (HS)/SPI_SCK
                                                                                                                                          PC4 (HS)/TIM1_CH4/CLK_CCO
                                                           VSS       3  22                                                                PC3 (HS)/TIM1_CH3
                                                              VCAP                                                                        PC2 (HS)/TIM1_CH2
                                                                     4  21                                                                PC1 (HS)/TIM1_CH1/UART1_CK
                                                                VDD                                                                       PE5 (HS)/SPI_NSS
                            [SPI_NSS] TIM2_CH3/(HS)PA3               5  20

                                                                PF4  6  19

                                                                     7  18

                                                                     8  17

                                                                        9 10 11 12 13 14 15 16

                                                                        PB7
                                                                            PB6
                                                                               I2C_SDA/ (T) PB5
                                                                                     I2C_SCL/(T) PB4
                                                                                         TIM1_ETR/AIN3/(HS) PB3
                                                                                             TIM1_CH3N/ AIN2/(HS) PB2
                                                                                                      TIM1_CH2N/ AIN1/(HS) PB1
                                                                                                           TIM1_CH1N/AIN0/(HS) PB0

18/100                             DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                                        Pinout and pin description

          1. (HS) high sink capability.

          2. (T) True open drain (P-buffer and protection diode to VDD not implemented).
          3. [ ] alternate function remapping option (if the same alternate function is shown twice, it

              indicates an exclusive choice not a duplication of the function).

                                   Table 5: LQFP32 pin description

                         Input                    Output                  Main               Default           Alternate
                                                                                                               function
Pin Pin            Type                Ext.       High                    function           alternate         after remap
no. name                               interrupt  sink(1)                                                      [option bit]
                         floating wpu                      Speed  OD  PP  (after reset) function

1 NRST             I/O          X                                                     Reset
                                XX                         O1 X X Port A1
2 PA1/ OSCI (2) I/O X                                                                        Resonator/
                                                                                             crystal in

3 PA2/ OSCOUT I/O X             XX                         O1 X X Port A2                    Resonator/
                                                                                             crystal out

4 VSS              S                                                      Digital ground
                                                                          1.8 V regulator capacitor
5 VCAP             S

6 VDD              S                                                      Digital power supply
                   I/O X
7 PA3/                          XX                HS O3 X X Port A3                          Timer 2           SPI master/
        TIM2_CH3                                                                             channel 3         slave select
        [SPI_NSS]                                                                                              [AFR1]

8 PF4              I/O X        X                          O1 X X Port F4

9 PB7              I/O X        XX                         O1 X X Port B7

10 PB6             I/O X        XX                         O1 X X Port B6
                                        X
11 PB5/ I2C_SDA I/O X                   X                  O1 T(3)        Port B5            I2C data
                                                                                             I2C clock
12 PB4/ I2C_SCL I/O X                                      O1 T(3)        Port B4

13 PB3/AIN3/       I/O X        XX                HS O3 X X Port B3                          Analog input 3/
        TIM1_ETR                                                                             Timer 1
                                                                                             external trigger

14 PB2/AIN2/       I/O X        XX                HS O3 X X Port B2                          Analog input 2/
        TIM1_CH3N                                                                            Timer 1 -
                                                                                             inverted
                                                                                             channel 3

                                           DocID018576 Rev 3                                                   19/100
Pinout and pin description                                                           STM8S003K3 STM8S003F3

                          Input                    Output                  Main      Default          Alternate
                                                                                                      function
Pin Pin             Type                Ext.       High                    function  alternate        after remap
no. name                                interrupt  sink(1)                                            [option bit]
                          floating wpu                      Speed  OD  PP  (after reset) function

15 PB1/AIN1/        I/O X        XX                HS O3 X X Port B1                 Analog input 1/
        TIM1_CH2N                                                                    Timer 1 -
                                                                                     inverted
                                                                                     channel 2

16 PB0/AIN0/        I/O X        XX                HS O3 X X Port B0                 Analog input 0/
        TIM1_CH1N                                                                    Timer 1 -
                                                                                     inverted
                                                                                     channel 1

17 PE5/             I/O X        XX                HS O3 X X Port E5                 SPI
        SPI_NSS                                                                      master/slave
                                                                                     select

18 PC1/             I/O X        XX                HS O3 X X Port C1                 Timer 1 -
        TIM1_CH1/                                                                    channel 1
        UART1_CK                                                                     UART1 clock

19 PC2/             I/O X        XX                HS O3 X X Port C2                 Timer 1 -
        TIM1_CH2                                                                     channel 2

20 PC3/             I/O X        XX                HS O3 X X Port C3                 Timer 1 -
        TIM1_CH3                                                                     channel 3

21 PC4/             I/O X        XX                HS O3 X X Port C4                 Timer 1 -
        TIM1_CH4/                                                                    channel 4
        CLK_CCO                                                                      /configurable
                                                                                     clock output

22 PC5/ SPI_SCK I/O X            XX                HS O3 X X Port C5                 SPI clock

23 PC6/ PI_MOSI I/O X            XX                HS O3 X X Port C6                 SPI master
                                                                                     out/slave in

24 PC7/ PI_MISO I/O X            XX                HS O3 X X Port C7                 SPI master in/
                                                                                     slave out

25 PD0/             I/O X        XX                HS O3 X X Port D0                 Timer 1 - break Configurable
        TIM1_BKIN
        [CLK_CCO]                                                                    input            clock output

                                                                                                      [AFR5]

26 PD1/ SWIM        I/O X        XX                HS O4 X X Port D1                 SWIM data
        (4)                                                                          interface

27 PD2              I/O X        XX                HS O3 X X Port D2                                  Timer 2 -
        [TIM2_CH3]                                                                                    channel
                                                                                                      3[AFR1]

20/100                                  DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                                            Pinout and pin description

                          Input                    Output                           Main                         Default           Alternate
                                                                                                                                   function
Pin Pin             Type                Ext.       High                             function                     alternate         after remap
no. name                                interrupt  sink(1)                                                                         [option bit]
                          floating wpu                               Speed  OD  PP  (after reset) function

28 PD3/             I/O X        XX                HS O3 X X Port D3                                             Timer 2 -
        TIM2_CH2/                                                                                                channel 2/ADC
        ADC_ETR                                                                                                  external trigger

29 PD4/BEEP/        I/O X        XX                HS O3 X X Port D4                                             Timer 2 -
        TIM2_CH1                                                                                                 channel
                                                                                                                 1/BEEP output

30 PD5/             I/O X        XX                HS O3 X X Port D5                                             UART1 data
        UART1_TX                                                                                                 transmit

31 PD6/             I/O X        XX                HS O3 X X Port D6                                             UART1 data
        UART1_RX                                                                                                 receive

32 PD7/ TLI         I/O X        XX                HS O3 X X Port D7                                             Top level         Timer 1 -
        [TIM1_CH4]                                                                                               interrupt         channel 4
                                                                                                                                   [AFR6]

(1) I/O pins used simultaneously for high current source/sink must be uniformly spaced around the package. In addition, the total
driven current must respect the absolute maximum ratings (see Electrical characteristics).

(2) When the MCU is in Halt/Active-halt mode, PA1 is automatically configured in input weak pull-up and cannot be used for waking
up the device. In this mode, the output state of PA1 is not driven. It is recommended to use PA1 only in input mode if Halt/Active-halt
is used in the application.

(3)In the open-drain output column, "T" defines a true open-drain I/O (P-buffer, weak pull-up, and protection diode to VDD are not
implemented).

(4)The PD1 pin is in input pull-up during the reset phase and after internal reset release.

5.2       STM8S003F3 TSSOP20/UFQFPN20 pinout and pin description

5.2.1     STM8S003F3 TSSOP20 pinout and pin description

                                          Figure 4: STM8S003F3 TSSOP20 pinout

                                 UART1_CK/TIM2_CH1/BEEP/(HS)PD4      1          20 PD3 (HS)/AIN4/TIM2_CH2/ADC_ETR

                                        UART1_TX/AIN5/(HS) PD5       2          19 PD2 (HS)/AIN3/[TIM2_CH3]

                                        UART1_RX/AIN6/(HS) PD6       3          18 PD1(HS)/SWIM

                                                   NRST              4          17 PC7 (HS)/SPI_MISO [TIM1_CH2]

                                                   OSCIN/PA1         5          16 PC6 (HS)/SPI_MOSI [TIM1_CH1]

                                        OSCOUT/PA2                   6          15 PC5 (HS)/SPI_SCK [TIM2_CH1]

                                                   VSS               7          14 PC4 (HS)/TIM1_CH4/CLK_CCO/AIN2/[TIM1_CH2N]

                                                   VCAP              8          13 PC3 (HS)/TIM1_CH3 [TLI] [TIM1_CH1N]

                                                   VDD               9          12  PB4 (T)/I2C_SCL [ADC_ETR]

                                        [SPI_NSS] TIM2_CH3/(HS) PA3  10         11  PB5 (T)/I2C_SDA [TIM1_BKIN]

          1. HS high sink capability.                                                                                              21/100
                                                      DocID018576 Rev 3
Pinout and pin description                                                                                                                  STM8S003K3 STM8S003F3

            2. (T) True open drain (P-buffer and protection diode to VDD not implemented).

            3. [ ] alternate function remapping option (If the same alternate function is shown twice, it
                indicates an exclusive choice not a duplication of the function).

5.2.2       STM8S003F3 UFQFPN20 pinout

                                        Figure 5: STM8S003F3 UFQFPN20-pin pinout

                                                             PD6(HS)/AIN6/UART1_RX
                                                                  PD5(HS)/AIN5/UART1_TX
                                                                       PD4 (HS)/BEEP / TIM2_CH1/UART1_CK
                                                                             PD3 (HS)/AIN4/TIM2_CH2/ADC_ETR
                                                                                  PD2(HS)/AIN3/{TIM2_CH3]

                                                             20 19 18 17 16

                                                   NRST   1                                                               15  PD1(HS)/SWIM
                                           OSCIN/PA1                                                                          PC7(HS)/SPI_MISO[TIM1_CH2]
                                        OSCOUT/PA2        2                                                               14  PC6(HS)/SPI_MOSI [TIM1_CH1]
                                                                                                                              PC5 (HS)/SPI_SCK [TIM2_CH1]
                                                     VSS  3                                                               13  PC4(HS)/TIM1_CH4/CLK_CCO/AIN2/[TIM1_CH2N]
                                                   VCAP
                                                          4                                                               12

                                                          5                                                               11

                                                             6 7 8 9 10

                                                             VDD
                                                                   [SPI_NSS] TIM2_CH3/(HS) PA3

                                                                         [TIM1_BKIN] I2C_SDA/(T)PB5
                                                                               [ADC_ETR] I2C_SCL/(T)PB4

                                                                                     [TIM1_CH1N] [TLI] TIM1_CH3 /(HS)PC3

            1. HS high sink capability.

            2. (T) True open drain (P-buffer and protection diode to VDD not implemented).
            3. [ ] alternate function remapping option (if the same alternate function is shown twice, it

                indicates an exclusive choice not a duplication of the function).

5.2.3 STM8S003F3 TSSOP20/UFQFPN20 pin description

                                        Table 6: STM8S003F3 pin description

Pin no.                                       Input                     Output                                                              Main      Default            Alternate
                              Pin name                                                                                                      function  alternate          function after
                                        Type  floating    wpu  Ext.     High                                                  Speed OD  PP  (after    function           remap [option
TSSOP20 UFQFPN20                                               interr.  sink                                                                reset)                       bit]
                                                                        (1)

1       18  PD4/ BEEP/ I/O X                              X X HS                                                              O3 X X Port Timer 2 -

            TIM2_ CH1/                                                                                                                      D4        channel

            UART1 _CK                                                                                                                                 1/BEEP

                                                                                                                                                      output/

22/100                                                    DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                                          Pinout and pin description

Pin no.                                       Input                   Output                   Main      Default      Alternate
                              Pin name                                                         function  alternate    function after
                                        Type  floating  wpu  Ext.     High    Speed OD     PP  (after    function     remap [option
TSSOP20 UFQFPN20                                             interr.  sink                     reset)                 bit]
                                                                      (1)

                                                                                                         UART1
                                                                                                         clock

2   19  PD5/ AIN5/ I/O X                                X X HS                O3 X X Port Analog

        UART1 _TX                                                                              D5        input 5/

                                                                                                         UART1

                                                                                                         data

                                                                                                         transmit

3   20  PD6/ AIN6/ I/O X                                X X HS                O3 X X Port Analog

        UART1 _RX                                                                              D6        input 6/

                                                                                                         UART1

                                                                                                         data

                                                                                                         receive

4   1   NRST                            I/O             X                                      Reset

5   2   PA1/ OSCIN I/O X                                XX                    O1 X X Port                Resonator/
        (2)                                                                                         A1   crystal in

6   3   PA2/                            I/O X           XX                    O1 X X Port                Resonator/
                                                                                                    A2   crystal out
        OSCOUT

7   4   VSS                             S                                                      Digital ground

8   5   VCAP                            S                                                      1.8 V regulator
                                                                                               capacitor

9   6   VDD                             S                                                      Digital power supply

10  7   PA3/ TIM2_ I/O X                                X X HS                O3 X X Port Timer 2                     SPI master/

        CH3 [SPI_                                                                              A3        channel 3 slave select

        NSS]                                                                                                          [AFR1]

11  8   PB5/ I2C_                       I/O X                X                O1 T             Port I2C data Timer 1 -
                                                                                      (3)
        SDA [TIM1_                                                                             B5                     break input

        BKIN]                                                                                                         [AFR4]

12  9   PB4/ I2C_                       I/O X                X                O1 T(3)          Port I2C clock ADC external

        SCL                                                                                    B4                     trigger [AFR4]

13  10  PC3/                            I/O X           X X HS                O3 X X Port Timer 1 - Top level

        TIM1_CH3                                                                               C3        channel 3 interrupt

        [TLI] [TIM1_                                                                                                  [AFR3] Timer

        CH1N]                                                                                                         1 - inverted

                                                                                                                      channel 1

                                                                                                                      [AFR7]

14  11  PC4/                            I/O X           X X HS                O3 X X Port Configurable Timer 1 -

        CLK_CCO/                                                                               C4        clock        inverted

        TIM1_                                                                                            output/Timer channel 2

        CH4/AIN2/[TIM1_                                                                                  1 - channel [AFR7]

        CH2N]                                                                                            4/Analog

                                                                                                         input 2

15  12  PC5/                            I/O X           X X HS                O3 X X Port SPI clock Timer 2 -

        SPI_SCK                                                                                C5                     channel 1

        [TIM2_ CH1]                                                                                                   [AFR0]

                                                        DocID018576 Rev 3                                                     23/100
Pinout and pin description                                                                  STM8S003K3 STM8S003F3

Pin no.                                       Input                   Output                Main      Default    Alternate
                              Pin name                                                      function  alternate  function after
                                        Type  floating  wpu  Ext.     High    Speed OD  PP  (after    function   remap [option
TSSOP20 UFQFPN20                                             interr.  sink                  reset)               bit]
                                                                      (1)

16      13  PC6/                        I/O X           X X HS                O3 X X Port SPI master Timer 1 -

            SPI_MOSI                                                                        C6        out/slave in channel 1

            [TIM1_ CH1]                                                                                          [AFR0]

17      14  PC7/                        I/O X           X X HS                O3 X X Port SPI master Timer 1 -

            SPI_MISO                                                                        C7        in/ slave channel 2

            [TIM1_ CH2]                                                                               out        [AFR0]

18      15  PD1/                        I/O X           X X HS                O4 X X Port SWIM data
            SWIM(4)
                                                                                            D1        interface

19      16  PD2/AIN3/[TIM2_ I/O X                       X X HS O3 X X Port Analog                                Timer 2 -

            CH3]                                                                            D2        input 3    channel 3

                                                                                                                 [AFR1]

20      17  PD3/ AIN4/ I/O X                            X X HS                O3 X X Port Analog

            TIM2_ CH2/                                                                      D3        input 4/

            ADC_ ETR                                                                                  Timer 2 -

                                                                                                      channel

                                                                                                      2/ADC

                                                                                                      external

                                                                                                      trigger

(1) I/O pins used simultaneously for high current source/sink must be uniformly spaced around the package. In addition, the total
driven current must respect the absolute maximum ratings.

(2) When the MCU is in halt/active-halt mode, PA1 is automatically configured in input weak pull-up and cannot be used for waking
up the device. In this mode, the output state of PA1 is not driven. It is recommended to use PA1 only in input mode if halt/active-halt
is used in the application.

(3) In the open-drain output column, "T" defines a true open-drain I/O (P-buffer, weak pull-up, and protection diode to VDD are
not implemented).

(4)The PD1 pin is in input pull-up during the reset phase and after internal reset release.

5.3         Alternate function remapping

            As shown in the rightmost column of the pin description table, some alternate functions can
            be remapped at different I/O ports by programming one of eight AFR (alternate function
            remap) option bits. When the remapping option is active, the default alternate function is no
            longer available.

            To use an alternate function, the corresponding peripheral must be enabled in the peripheral
            registers.

            Alternate function remapping does not effect GPIO capabilities of the I/O ports (see the GPIO
            section of the family reference manual, RM0016).

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STM8S003K3 STM8S003F3                                     Memory and register map

6    Memory and register map

6.1  Memory map

                                  Figure 6: Memory map

                       0x00 0000             RAM
                                          (1 Kbyte)
                       0x00 03FF      513 bytes stack
                       0x00 0800          Reserved

                       0x00 4000      Data EEPROM
                       0x00 407F          Reserved
                       0x00 47FF
                       0x00 4800        Option bytes
                       0x00 480A
                       0x00 480B          Reserved

                       0x00 4FFF  GPIO and periph. reg.
                       0x00 5000

                       0x00 57FF
                       0x00 5800

                                  Reserved

                       0x00 7EFF  CPU/SWIM/debug/ITC
                       0x00 7F00           registers

                       0x00 7FFF    32 interrupt vectors
                       0x00 8000
                       0x00 807F  Flash program memory
                       0x00 8080          (8 Kbytes)

                       0x00 9FFF
                       0x00 A000

                                  Reserved

                       0x02 7FFF

                       DocID018576 Rev 3                  25/100
Memory and register map                                           STM8S003K3 STM8S003F3

6.2        Register map

6.2.1 I/O port hardware register map

                         Table 7: I/O port hardware register map

Address    Block         Register label Register name                    Reset
                                                                         status
0x00 5000  Port A        PA_ODR       Port A data output latch register
0x00 5001  Port B        PA_IDR       Port A input pin value register         0x00
0x00 5002  Port C        PA_DDR       Port A data direction register        0xXX(1)
0x00 5003  Port D        PA_CR1       Port A control register 1
0x00 5004  Port E        PA_CR2       Port A control register 2              0x00
0x00 5005                PB_ODR       Port B data output latch register      0x00
0x00 5006                PB_IDR       Port B input pin value register        0x00
0x00 5007                PB_DDR       Port B data direction register          0x00
0x00 5008                PB_CR1       Port B control register 1             0xXX(1)
0x00 5009                PB_CR2       Port B control register 2              0x00
0x00 500A                PC_ODR       Port C data output latch register      0x00
0x00 500B                PB_IDR       Port C input pin value register        0x00
0x00 500C                PC_DDR       Port C data direction register          0x00
0x00 500D                PC_CR1       Port C control register 1             0xXX(1)
0x00 500E                PC_CR2       Port C control register 2              0x00
0x00 500F                PD_ODR       Port D data output latch register      0x00
0x00 5010                PD_IDR       Port D input pin value register        0x00
0x00 5011                PD_DDR       Port D data direction register          0x00
0x00 5012                PD_CR1       Port D control register 1             0xXX(1)
0x00 5013                PD_CR2       Port D control register 2              0x00
0x00 5014                PE_ODR       Port E data output latch register      0x02
0x00 5015                PE_IDR       Port E input pin value register        0x00
0x00 5016                PE_DDR       Port E data direction register          0x00
0x00 5017                PE_CR1       Port E control register 1             0xXX(1)
                                                                             0x00
                                                                             0x00

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STM8S003K3 STM8S003F3                                                Memory and register map

Address       Block        Register label  Register name                      Reset
                  Port E                                                      status
0x00 5018                  PE_CR2          Port E control register 2
0x00 5019          Port F  PF_ODR          Port F data output latch register       0x00
0x00 501A                  PF_IDR          Port F input pin value register         0x00
0x00 501B                  PF_DDR          Port F data direction register        0xXX(1)
0x00 501C                  PF_CR1          Port F control register 1              0x00
0x00 501D                  PF_CR2          Port F control register 2              0x00
                                                                                  0x00

(1)Depends on the external circuitry.

6.2.2 General hardware register map

                           Table 8: General hardware register map

Address       Block        Register label Register name                       Reset
                                                                              status

0x00 501E to  Reserved area (60 bytes)
0x00 5059

0x00 505A     Flash        FLASH_CR1       Flash control register 1           0x00

0x00 505B                  FLASH_CR2       Flash control register 2           0x00

0x00 505C                  FLASH_NCR2 Flash complementary control register 2 0xFF

0x00 505D                  FLASH _FPR Flash protection register               0x00

0x00 505E                  FLASH _NFPR Flash complementary protection register 0xFF

0x00 505F                  FLASH _IAPSR Flash in-application programming status 0x00
                                                    register

0x00 5060 to  Reserved area (2 bytes)
0x00 5061

0x00 5062     Flash        FLASH _PUKR Flash program memory unprotection      0x00
                                                    register

                                       DocID018576 Rev 3                      27/100
Memory and register map                                        STM8S003K3 STM8S003F3

Address       Block      Register label Register name                          Reset
                                                                               status
0x00 5063     Reserved area (1 byte)
0x00 5064                                                                      0x00
0x00 5065 to  Flash      FLASH_DUKR     Data EEPROM unprotection register
0x00 509F                                                                      0x00
0x00 50A0     Reserved area (59 bytes)

              ITC        EXTI_CR1       External interrupt control register 1

0x00 50A1                EXTI_CR2       External interrupt control register 2  0x00

0x00 50A2 to  Reserved area (17 bytes)
0x00 50B2

0x00 50B3     RST        RST_SR         Reset status register                  0xXX(1)

0x00 50B4 to  Reserved area (12 bytes)
0x00 50BF

0x00 50C0     CLK        CLK_ICKR       Internal clock control register        0x01

0x00 50C1                CLK_ECKR       External clock control register        0x00

0x00 50C2     Reserved area (1 byte)

0x00 50C3     CLK        CLK_CMSR       Clock master status register           0xE1

0x00 50C4                CLK_SWR        Clock master switch register           0xE1

0x00 50C5                CLK_SWCR       Clock switch control register          0xXX

0x00 50C6                CLK_CKDIVR Clock divider register                     0x18

0x00 50C7                CLK_PCKENR1 Peripheral clock gating register 1        0xFF

0x00 50C8                CLK_CSSR       Clock security system register         0x00

0x00 50C9                CLK_CCOR       Configurable clock control register    0x00

0x00 50CA                CLK_PCKENR2 Peripheral clock gating register 2        0xFF

28/100                                DocID018576 Rev 3
STM8S003K3 STM8S003F3                                             Memory and register map

Address       Block    Register label Register name                          Reset
                                                                             status

0x00 50CC              CLK_HSITRIMR HSI clock calibration trimming register 0x00

0x00 50CD              CLK_SWIMCCR SWIM clock control register               0bXXXX
                                                                             XXX0

0x00 50CE to  ReservLK ed area (3 bytes)
0x00 50D0

0x00 50D1     WWDG     WWDG_CR            WWDG control register              0x7F

0x00 50D2              WWDG_WR            WWDR window register               0x7F

0x00 50D3 to 00 Reserved area (13 bytes)
50DF

0x00 50E0     IWDG     IWDG_KR            IWDG key register                  0xXX(2)

0x00 50E1              IWDG_PR            IWDG prescaler register            0x00

0x00 50E2              IWDG_RLR           IWDG reload register               0xFF

0x00 50E3 to  Reserved area (13 bytes)
0x00 50EF

0x00 50F0     AWU      AWU_CSR1           AWU control/status register 1      0x00

0x00 50F1              AWU_APR            AWU asynchronous prescaler buffer  0x3F
                                          register

0x00 50F2              AWU_TBR            AWU timebase selection register    0x00

0x00 50F3     BEEP     BEEP_CSR           BEEP control/status register       0x1F

0x00 50F4 to  Reserved area (12 bytes)
0x00 50FF

0x00 5200     SPI      SPI_CR1            SPI control register 1             0x00

0x00 5201              SPI_CR2            SPI control register 2             0x00

                       DocID018576 Rev 3                                     29/100
Memory and register map                                        STM8S003K3 STM8S003F3

Address       Block      Register label Register name                  Reset
                                                                       status
0x00 5202                SPI_ICR       SPI interrupt control register  0x00
0x00 5203                                                              0x02
0x00 5204                SPI_SR        SPI status register             0x00
0x00 5205                                                              0x07
0x00 5206                SPI_DR        SPI data register               0xFF
0x00 5207                                                              0xFF
0x00 5208 to             SPI_CRCPR     SPI CRC polynomial register
0x00 520F                                                              0x00
0x00 5210                SPI_RXCRCR SPI Rx CRC register                0x00
0x00 5211                                                              0x00
0x00 5212                SPI_TXCRCR SPI Tx CRC register                0x00
0x00 5213                                                              0x00
0x00 5214     Reserved area (8 bytes)
0x00 5215                                                              0x00
0x00 5216     I2C        I2C_CR1       I2C control register 1          0x00
0x00 5217                                                              0x00
0x00 5218                I2C_CR2       I2C control register 2          0x0X
0x00 5219                                                              0x00
0x00 521A                I2C_FREQR     I2C frequency register          0x00
0x00 521B
                         I2C_OARL      I2C Own address register low

                         I2C_OARH      I2C Own address register high

                         Reserved      I2C data register
                         I2C_DR        I2C status register 1
                         I2C_SR1       I2C status register 2
                         I2C_SR2       I2C status register 3
                         I2C_SR3       I2C interrupt control register
                         I2C_ITR       I2C Clock control register low
                         I2C_CCRL

30/100                            DocID018576 Rev 3
STM8S003K3 STM8S003F3                                            Memory and register map

Address       Block    Register label Register name                         Reset
                                                                            status
0x00 521C              I2C_CCRH         I2C Clock control register high     0x00
0x00 521D              I2C_TRISER       I2C TRISE register                  0x02
0x00 521E              I2C_PECR         I2C packet error checking register  0x00

0x00 521F to  Reserved area (17 bytes)                                      0xC0
0x00 522F                                                                   0xXX
                                                                            0x00
0x00 5230     UART1    UART1_SR         UART1 status register               0x00
                                                                            0x00
0x00 5231              UART1_DR         UART1 data register                 0x00
                                                                            0x00
0x00 5232              UART1_BRR1 UART1 baud rate register 1                0x00
                                                                            0x00
0x00 5233              UART1_BRR2 UART1 baud rate register 2                0x00
                                                                            0x00
0x00 5234              UART1_CR1        UART1 control register 1
                                                                            0x00
0x00 5235              UART1_CR2        UART1 control register 2            0x00

0x00 5236              UART1_CR3        UART1 control register 3

0x00 5237              UART1_CR4        UART1 control register 4

0x00 5238              UART1_CR5        UART1 control register 5

0x00 5239              UART1_GTR UART1 guard time register

0x00 523A              UART1_PSCR UART1 prescaler register

0x00 523B to  Reserved area (21 bytes)
0x00 523F

0x00 5250     TIM1     TIM1_CR1         TIM1 control register 1

0x00 5251              TIM1_CR2         TIM1 control register 2

                       DocID018576 Rev 3                                    31/100
Memory and register map                                     STM8S003K3 STM8S003F3

Address    Block         Register label Register name                 Reset
                                                                      status
0x00 5252                TIM1_SMCR  TIM1 slave mode control register
0x00 5253                                                             0x00
0x00 5254
0x00 5255                TIM1_ETR   TIM1 external trigger register    0x00
0x00 5256
0x00 5257                TIM1_IER   TIM1 interrupt enable register    0x00
0x00 5258
0x00 5259                TIM1_SR1   TIM1 status register 1            0x00
0x00 525A
0x00 525B                TIM1_SR2   TIM1 status register 2            0x00
0x00 525C
0x00 525D                TIM1_EGR   TIM1 event generation register    0x00
0x00 525E
0x00 525F                TIM1_CCMR1 TIM1 capture/compare mode register 1 0x00
0x00 5260
0x00 5261                TIM1_CCMR2 TIM1 capture/compare mode register 2 0x00
0x00 5262
0x00 5263                TIM1_CCMR3 TIM1 capture/compare mode register 3 0x00
0x00 5264
                         TIM1_CCMR4 TIM1 capture/compare mode register 4 0x00

                         TIM1_CCER1 TIM1 capture/compare enable register 1 0x00

                         TIM1_CCER2 TIM1 capture/compare enable register 2 0x00

                         TIM1_CNTRH TIM1 counter high                 0x00

                         TIM1_CNTRL TIM1 counter low                  0x00

                         TIM1_PSCRH TIM1 prescaler register high      0x00

                         TIM1_PSCRL TIM1 prescaler register low       0x00

                         TIM1_ARRH  TIM1 auto-reload register high    0xFF

                         TIM1_ARRL  TIM1 auto-reload register low     0xFF

                         TIM1_RCR   TIM1 repetition counter register  0x00

32/100                   DocID018576 Rev 3
STM8S003K3 STM8S003F3                                             Memory and register map

Address       Block    Register label Register name                       Reset
                                                                          status

0x00 5265              TIM1_CCR1H TIM1 capture/compare register 1 high 0x00

0x00 5266              TIM1_CCR1L TIM1 capture/compare register 1 low 0x00

0x00 5267              TIM1_CCR2H TIM1 capture/compare register 2 high 0x00

0x00 5268              TIM1_CCR2L TIM1 capture/compare register 2 low 0x00

0x00 5269              TIM1_CCR3H TIM1 capture/compare register 3 high 0x00

0x00 526A              TIM1_CCR3L TIM1 capture/compare register 3 low 0x00

0x00 526B              TIM1_CCR4H TIM1 capture/compare register 4 high 0x00

0x00 526C              TIM1_CCR4L TIM1 capture/compare register 4 low 0x00

0x00 526D              TIM1_BKR          TIM1 break register              0x00

0x00 526E              TIM1_DTR          TIM1 dead-time register          0x00

0x00 526F              TIM1_OISR         TIM1 output idle state register  0x00

0x00 5270 to  Reserved area (147 bytes)
0x00 52FF

0x00 5300     TIM2     TIM2_CR1          TIM2 control register 1          0x00

0x00 5301              Reserved

0x00 5302              Reserved

0x00 5303              TIM2_IER          TIM2 Interrupt enable register   0x00

0x00 5304              TIM2_SR1          TIM2 status register 1           0x00

0x00 5305              TIM2_SR2          TIM2 status register 2           0x00

0x00 5306              TIM2_EGR          TIM2 event generation register   0x00

                       DocID018576 Rev 3                                  33/100
Memory and register map                                STM8S003K3 STM8S003F3

Address       Block      Register label Register name                   Reset
                                                                        status

0x00 5307                TIM2_CCMR1 TIM2 capture/compare mode register 1 0x00

0x00 5308                TIM2_CCMR2 TIM2 capture/compare mode register 2 0x00

0x00 5309                TIM2_CCMR3 TIM2 capture/compare mode register 3 0x00

0x00 530A                TIM2_CCER1 TIM2 capture/compare enable register 1 0x00

0x00 530B                TIM2_CCER2 TIM2 capture/compare enable register 2 0x00

0x00 530C                TIM2_CNTRH TIM2 counter high                   0x00

0x00 530D                TIM2_CNTRL TIM2 counter low                    0x00

0x00 530E                TIM2_PSCR      TIM2 prescaler register         0x00

0x00 530F                TIM2_ARRH      TIM2 auto-reload register high  0xFF

0x00 5310                TIM2_ARRL      TIM2 auto-reload register low   0xFF

0x00 5311                TIM2_CCR1H TIM2 capture/compare register 1 high 0x00

0x00 5312                TIM2_CCR1L TIM2 capture/compare register 1 low 0x00

0x00 5313                TIM2_CCR2H TIM2 capture/compare reg. 2 high    0x00

0x00 5314                TIM2_CCR2L TIM2 capture/compare register 2 low 0x00

0x00 5315                TIM2_CCR3H TIM2 capture/compare register 3 high 0x00

0x00 5316                TIM2_CCR3L TIM2 capture/compare register 3 low 0x00

0x00 5317 to  Reserved area (43 bytes)
0x00 533F

0x00 5340     TIM4       TIM4_CR1       TIM4 control register 1         0x00

0x00 5341                Reserved

34/100                   DocID018576 Rev 3
STM8S003K3 STM8S003F3                                             Memory and register map

Address       Block    Register label Register name                      Reset
                       Reserved                                          status

0x00 5342

0x00 5343              TIM4_IER          TIM4 interrupt enable register  0x00

0x00 5344              TIM4_SR           TIM4 status register            0x00

0x00 5345              TIM4_EGR          TIM4 event generation register  0x00

0x00 5346              TIM4_CNTR         TIM4 counter                    0x00

0x00 5347              TIM4_PSCR         TIM4 prescaler register         0x00

0x00 5348              TIM4_ARR          TIM4 auto-reload register       0xFF

0x00 5349 to  Reserved area (153 bytes)
0x00 53DF

0x00 53E0 to  ADC1     ADC _DBxR         ADC data buffer registers       0x00
0x00 53F3

0x00 53F4 to  Reserved area (12 bytes)
0x00 53FF

0x00 5400     ADC1     ADC _CSR          ADC control/status register     0x00

0x00 5401              ADC_CR1           ADC configuration register 1    0x00

0x00 5402              ADC_CR2           ADC configuration register 2    0x00

0x00 5403              ADC_CR3           ADC configuration register 3    0x00

0x00 5404              ADC_DRH           ADC data register high          0xXX

0x00 5405              ADC_DRL           ADC data register low           0xXX

0x00 5406              ADC_TDRH          ADC Schmitt trigger disable register high 0x00

0x00 5407              ADC_TDRL          ADC Schmitt trigger disable register low 0x00

                       DocID018576 Rev 3                                 35/100
Memory and register map                                          STM8S003K3 STM8S003F3

Address       Block      Register label Register name                          Reset
                                                                               status
0x00 5408                ADC_HTRH         ADC high threshold register high
                                                                               0x03

0x00 5409                ADC_HTRL         ADC high threshold register low      0xFF

0x00 540A                ADC_LTRH         ADC low threshold register high      0x00

0x00 540B                ADC_LTRL         ADC low threshold register low       0x00

0x00 540C                ADC_AWSRH        ADC analog watchdog status register  0x00
                                          high

0x00 540D                ADC_AWSRL ADC analog watchdog status register low 0x00

0x00 540E                ADC _AWCRH ADC analog watchdog control register 0x00
                                                  high

0x00 540F                ADC_AWCRL        ADC analog watchdog control register 0x00
                                          low

0x00 5410 to  Reserved area (1008 bytes)
0x00 57FF

(1)Depends on the previous reset source.
(2)Write only register.

6.2.3 CPU/SWIM/debug module/interrupt controller registers

              Table 9: CPU/SWIM/debug module/interrupt controller registers

Address       Block      Register label Register name                        Reset status
0x00 7F00                                                                    0x00
0x00 7F01                A                Accumulator                        0x00
0x00 7F02                                                                    0x00
0x00 7F03                PCE              Program counter extended           0x00
0x00 7F04                                                                    0x00
0x00 7F05     CPU(1)     PCH              Program counter high               0x00
                         PCL              Program counter low

                         XH               X index register high

                         XL               X index register low

36/100                                    DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                       Memory and register map

Address       Block               Register label  Register name                  Reset status
0x00 7F06                         YH              Y index register high          0x00
                                  YL              Y index register low           0x00
0x00 7F07                         SPH             Stack pointer high             0x03
                                  SPL             Stack pointer low              0xFF
0x00 7F08                         CCR             Condition code register        0x28

0x00 7F09

0x00 7F0A

0x00 7F0B to                                      Reserved area (85 bytes)
0x00 7F5F

0x00 7F60     CPU                 CFG_GCR         Global configuration register  0x00
                                  ITC_SPR1
0x00 7F70                         ITC_SPR2        Interrupt software priority register 1 0xFF
                                  ITC_SPR3
0x00 7F71                         ITC_SPR4        Interrupt software priority register 2 0xFF
                                  ITC_SPR5
0x00 7F72                         ITC_SPR6        Interrupt software priority register 3 0xFF
                                  ITC_SPR7
0x00 7F73                         ITC_SPR8        Interrupt software priority register 4 0xFF
                             ITC
                                                  Interrupt software priority register 5 0xFF
0x00 7F74

0x00 7F75                                         Interrupt software priority register 6 0xFF

0x00 7F76                                         Interrupt software priority register 7 0xFF

0x00 7F77                                         Interrupt software priority register 8 0xFF

0x00 7F78 to                                      Reserved area (2 bytes)
0x00 7F79

0x00 7F80     SWIM                SWIM_CSR        SWIM control status register   0x00

0x00 7F81 to                                      Reserved area (15 bytes)
0x00 7F8F

0x00 7F90                         DM_BK1RE        DM breakpoint 1 register extended 0xFF
                                                  byte
0x00 7F91                         DM_BK1RH        DM breakpoint 1 register high byte 0xFF
0x00 7F92                         DM_BK1RL        DM breakpoint 1 register low byte 0xFF
0x00 7F93                         DM_BK2RE        DM breakpoint 2 register extended 0xFF
                                                  byte
                             DM   DM_BK2RH        DM breakpoint 2 register high byte 0xFF
                                  DM_BK2RL        DM breakpoint 2 register low byte 0xFF
0x00 7F94                         DM_CR1          DM debug module control register 1 0x00
0x00 7F95                         DM_CR2          DM debug module control register 2 0x00
0x00 7F96
0x00 7F97

                                  DocID018576 Rev 3                                            37/100
Memory and register map                                           STM8S003K3 STM8S003F3

Address       Block      Register label  Register name                   Reset status
0x00 7F98                DM_CSR1                                         0x10
                                         DM debug module control/status  0x00
                                         register 1                      0xFF

0x00 7F99                DM_CSR2         DM debug module control/status
                                         register 2

0x00 7F9A                DM_ENFCTR DM enable function register

0x00 7F9B to                             Reserved area (5 bytes)
0x00 7F9F

(1) Accessible by debug module only

38/100                               DocID018576 Rev 3
STM8S003K3 STM8S003F3                                      Interrupt vector mapping

7   Interrupt vector mapping

IRQ Source Description       Table 10: Interrupt mapping
no. block
                                                   Wakeup from Wakeup from Vector address
                                                   halt mode active-halt mode

    RESET Reset                           Yes      Yes     0x00 8000

    TRAP Software interrupt               -        -       0x00 8004

0   TLI External top level interrupt      -        -       0x00 8008

1   AWU Auto wake up from halt            -        Yes     0x00 800C

2   CLK Clock controller                  -        -       0x00 8010
                                          Yes(1)   Yes(1)  0x00 8014
3   EXTI0 Port A external interrupts

4   EXTI1 Port B external interrupts      Yes      Yes     0x00 8018

5   EXTI2 Port C external interrupts      Yes      Yes     0x00 801C

6   EXTI3 Port D external interrupts      Yes      Yes     0x00 8020

7   EXTI4 Port E external interrupts      Yes      Yes     0x00 8024

8         Reserved                        -        -       0x00 8028

9         Reserved                        -        -       0x00 802C

10  SPI End of transfer                   Yes      Yes     0x00 8030

11  TIM1  TIM1 update/ overflow/ underflow/ -      -       0x00 8034
          trigger/ break

12 TIM1 TIM1 capture/ compare             -        -       0x00 8038

13 TIM2 TIM2 update/ overflow             -        -       0x00 803C

14 TIM2 TIM2 capture/ compare             -        -       0x00 8040

15        Reserved                        -        -       0x00 8044

16        Reserved                        -        -       0x00 8048

17 UART1 Tx complete                      -        -       0x00 804C

18 UART1 Receive register DATA FULL       -        -       0x00 8050
                                                           0x00 8054
19  I2C   I2C interrupt                   Yes      Yes

20        Reserved                        -        -       0x00 8058

21        Reserved                        -        -       0x00 805C

22  ADC1  ADC1 end of conversion/ analog  -        -       0x00 8060
          watchdog interrupt

                                DocID018576 Rev 3          39/100
Interrupt vector mapping                                     STM8S003K3 STM8S003F3

IRQ Source      Description            Wakeup from Wakeup from Vector address
no. block                              halt mode active-halt mode
23 TIM4         TIM4 update/ overflow
                EOP/WR_PG_DIS          -                  -  0x00 8064
24 Flash
                                       -                  -  0x00 8068

                          Reserved                           0x00 806C to
                                                             0x00 807C

(1) Except PA1

40/100                                 DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                             Option bytes

8       Option bytes

        Option bytes contain configurations for device hardware features as well as the memory
        protection of the device. They are stored in a dedicated block of the memory. Except for the
        ROP (read-out protection) byte, each option byte has to be stored twice, in a regular form
        (OPTx) and a complemented one (NOPTx) for redundancy.

        Option bytes can be modified in ICP mode (via SWIM) by accessing the EEPROM address
        shown in the table below.

        Option bytes can also be modified `on the fly' by the application in IAP mode, except the ROP
        option that can only be modified in ICP mode (via SWIM).

        Refer to the STM8S Flash programming manual (PM0051) and STM8 SWIM communication
        protocol and debug module user manual (UM0470) for information on SWIM programming
        procedures.

                                           Table 11: Option bytes

Addr.   Option        Option Option bits                                              Factory
        name          byte no.
                                                                                      default

                             7          6  5  4               3      2      1  0      setting

0x4800  Read-out      OPT0   ROP [7:0]                                                0x00
        protection
        (ROP)

0x4801 User boot OPT1 UBC [7:0]                                                       0x00
                                                                                      0xFF
        code(UBC)

0x4802                NOPT1 NUBC [7:0]

0x4803  Alternate     OPT2   AFR7       AFR6 AFR5 AFR4        AFR3   AFR2 AFR1 AFR0 0x00
0x4804  function      NOPT2  NAFR7      NAFR6 NAFR5 NAFR4     NAFR3  NAFR2 NAFR1 NAFR0 0xFF
        remapping
        (AFR)

0x4805h Miscell.      OPT3 Reserved           HSI             LSI_ EN IWDG WWDG WWDG 0x00
              option                          TRIM                           _HW _HW _HALT

0x4806                NOPT3 Reserved          NHSI            NLSI_  NIWDG NWWDG NWW  0xFF
                                              TRIM            EN
                                                                     _HW _HW G_HALT

0x4807 Clock          OPT4 Reserved                           EXT CLK CKAWU PRS C1 PRS C0 0x00
              option                                                         SEL

0x4808                NOPT4 Reserved                          NEXT   NCKA NPRSC1 NPR  0xFF
                                                              CLK
                                                                     WUSEL     SC0

0x4809 HSE clock OPT5 HSECNT [7:0]                                                    0x00
                                                                                      0xFF
        startup

0x480A                NOPT5 NHSECNT [7:0]

        Option byte no.                       Table 12: Option byte description
        OPT0                            Description

                                        ROP[7:0] Memory readout protection (ROP)
                                        0xAA: Enable readout protection (write access via SWIM protocol)

                                           DocID018576 Rev 3                          41/100
Option bytes                                STM8S003K3 STM8S003F3

        Option byte no.  Description
        OPT1             Note: Refer to the family reference manual (RM0016) section on
                         Flash/EEPROM memory readout protection for details.
        OPT2
        OPT3             UBC[7:0] User boot code area
                         0x00: no UBC, no write-protection
                         0x01: Page 0 defined as UBC, memory write-protected
                         0x02: Pages 0 to 1 defined as UBC, memory write-protected.
                         Page 0 and 1 contain the interrupt vectors.
                         ...
                         0x7F: Pages 0 to 126 defined as UBC, memory write-protected
                         Other values: Pages 0 to 127 defined as UBC, memory
                         write-protected
                         Note: Refer to the family reference manual (RM0016) section on
                         Flash write protection for more details.

                         AFR[7:0]
                         Refer to following section for alternate function remapping decriptions
                         of bits [7:2] and [1:0] respectively.

                         HSITRIM:High speed internal clock trimming register size
                         0: 3-bit trimming supported in CLK_HSITRIMR register
                         1: 4-bit trimming supported in CLK_HSITRIMR register

                         LSI_EN:Low speed internal clock enable
                         0: LSI clock is not available as CPU clock source
                         1: LSI clock is available as CPU clock source

                         IWDG_HW: Independent watchdog
                         0: IWDG Independent watchdog activated by software
                         1: IWDG Independent watchdog activated by hardware

                         WWDG_HW: Window watchdog activation
                         0: WWDG window watchdog activated by software
                         1: WWDG window watchdog activated by hardware

                         WWDG_HALT: Window watchdog reset on halt

42/100                   DocID018576 Rev 3
STM8S003K3 STM8S003F3                                              Option bytes

     Option byte no.   Description
     OPT4              0: No reset generated on halt if WWDG active
                       1: Reset generated on halt if WWDG active
     OPT5
                       EXTCLK: External clock selection
                       0: External crystal connected to OSCIN/OSCOUT
                       1: External clock signal on OSCIN

                       CKAWUSEL:Auto wake-up unit/clock
                       0: LSI clock source selected for AWU
                       1: HSE clock with prescaler selected as clock source for for AWU

                       PRSC[1:0] AWU clock prescaler
                       0x: 16 MHz to 128 kHz prescaler
                       10: 8 MHz to 128 kHz prescaler
                       11: 4 MHz to 128 kHz prescaler

                       HSECNT[7:0]:HSE crystal oscillator stabilization time
                       0x00: 2048 HSE cycles
                       0xB4: 128 HSE cycles
                       0xD2: 8 HSE cycles
                       0xE1: 0.5 HSE cycles

8.1  Alternate function remapping bits

     Table 13: STM8S003K3 alternate function remapping bits for 32-pin devices

     Option byte no.   Description(1)

     OPT2              AFR7 Alternate function remapping option 7

                       Reserved.

                       AFR6 Alternate function remapping option 6
                       0: AFR6 remapping option inactive: Default alternate function(2).

                       1: Port D7 alternate function = TIM1_CH4.

                       AFR5 Alternate function remapping option 5
                       0: AFR5 remapping option inactive: Default alternate function(2).

                       DocID018576 Rev 3                           43/100
Option bytes                                STM8S003K3 STM8S003F3

        Option byte no.  Description(1)
                         1: Port D0 alternate function = CLK_CCO.
                         AFR[4:2] Alternate function remapping options 4:2
                         Reserved.
                         AFR1 Alternate function remapping option 1
                         0: AFR1 remapping option inactive: Default alternate functions(2).
                         1: Port A3 alternate function = SPI_NSS; port D2 alternate function
                         = TIM2_CH3.
                         AFR0 Alternate function remapping option 0
                         Reserved.

        (1) Do not use more than one remapping option in the same port. It is forbidden to enable
        both AFR1 and AFR0.

        (2) Refer to pinout description.

              Table 14: STM8S003F3 alternate function remapping bits for 20-pin devices

        Option byte no.  Description

        OPT2             AFR7 Alternate function remapping option 7

                         0: AFR7 remapping option inactive: Default alternate
                         functions(1).

                         1: Port C3 alternate function = TIM1_CH1N; port C4
                         alternate function = TIM1_CH2N.

                         AFR6 Alternate function remapping option 6

                         Reserved.

                         AFR5 Alternate function remapping option 5

                         Reserved.

                         AFR4 Alternate function remapping option 4

                         0: AFR4 remapping option inactive: Default alternate
                         functions(1).

                         1: Port B4 alternate function = ADC_ETR; port B5
                         alternate function = TIM1_BKIN.

                         AFR3 Alternate function remapping option 3

                         0: AFR3 remapping option inactive: Default alternate
                         function(1).

                         1: Port C3 alternate function = TLI.

                         AFR2 Alternate function remapping option 2

44/100                   DocID018576 Rev 3
STM8S003K3 STM8S003F3                     Option bytes

Option byte no.        Description

                       Reserved
                       AFR1 Alternate function remapping option 1(2)

                       0: AFR1 remapping option inactive: Default alternate
                       functions(1).

                       1: Port A3 alternate function = SPI_NSS; port D2
                       alternate function = TIM2_CH3.
                       AFR0 Alternate function remapping option 0(2)

                       0: AFR0 remapping option inactive: Default alternate
                       functions(1).

                       1: Port C5 alternate function = TIM2_CH1; port C6
                       alternate function = TIM1_CH1; port C7 alternate
                       function = TIM1_CH2.

(1) Refer to pinout description.

(2) Do not use more than one remapping option in the same port. It is forbidden to enable
both AFR1 and AFR0.

                       DocID018576 Rev 3  45/100
Electrical characteristics                               STM8S003K3 STM8S003F3

9       Electrical characteristics

9.1     Parameter conditions

9.1.1   Unless otherwise specified, all voltages are referred to VSS.

9.1.2   Minimum and maximum values

9.1.3   Unless otherwise specified the minimum and maximum values are guaranteed in the worst
9.1.4   conditions of ambient temperature, supply voltage and frequencies by tests in production on
        100 % of the devices with an ambient temperature at TA = 25 C and TA = TAmax (given by
        the selected temperature range).
        Data based on characterization results, design simulation and/or technology characteristics
        are indicated in the table footnotes and are not tested in production. Based on characterization,
        the minimum and maximum values refer to sample tests and represent the mean value plus
        or minus three times the standard deviation (mean 3 ).

        Typical values

        Unless otherwise specified, typical data are based on TA = 25 C, VDD = 5 V. They are given
        only as design guidelines and are not tested.
        Typical ADC accuracy values are determined by characterization of a batch of samples from
        a standard diffusion lot over the full temperature range, where 95% of the devices have an
        error less than or equal to the value indicated (mean 2 ).

        Typical curves

        Unless otherwise specified, all typical curves are given only as design guidelines and are not
        tested.

        Loading capacitor

        The loading conditions used for pin parameter measurement are shown in the following figure.
                                              Figure 7: Pin loading conditions

                                               STM8 pin

                            50 pF

9.1.5   Pin input voltage

        The input voltage measurement on a pin of the device is described in the following figure.

46/100                      DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                        Electrical characteristics
                                 Figure 8: Pin input voltage

                                                                          STM8 pin
                                                        VIN

9.2           Absolute maximum ratings

              Stresses above those listed as `absolute maximum ratings' may cause permanent damage
              to the device. This is a stress rating only and functional operation of the device under these
              conditions is not implied. Exposure to maximum rating conditions for extended periods may
              affect device reliability.

                       Table 15: Voltage characteristics

Symbol        Ratings                                          Min   Max                  Unit
VDDx - VSS
              Supply voltage(1)                                -0.3  6.5

VIN           Input voltage on true open drain pins(2)         VSS - 0.3 6.5              V

              Input voltage on any other pin(2)                VSS - 0.3 VDD + 0.3

|VDDx - VDD|  Variations between different power pins                50
|VSSx - VSS|
              Variations between all the different ground                            mV
              pins                                                   50

VESD          Electrostatic discharge voltage                  See "Absolute
                                                               maximum ratings
                                                               (electrical sensitivity)"

(1) All power (VDD) and ground (VSS) pins must always be connected to the external power supply

(2) IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected. If VIN maximum
cannot be respected, the injection current must be limited externally to the IINJ(PIN) value. A positive
injection is induced by VIN>VDD while a negative injection is induced by VIN pads, there is no positive injection current, and the corresponding VIN maximum must always be respected

Symbol                      Table 16: Current characteristics        Max(1)               Unit
IVDD          Ratings                                                100                  mA

              Total current into VDD power lines (source)(2)

                       DocID018576 Rev 3                                                  47/100
Electrical characteristics                                                  STM8S003K3 STM8S003F3

Symbol                   Ratings                                                      Max(1)  Unit
IVSS                     Total current out of VSS ground lines (sink)(2)              80
IIO                      Output current sunk by any I/O and control pin               20
IINJ(PIN) (3) (4)
                         Output current source by any I/Os and control pin            - 20
I INJ(PIN) (3)
                         Injected current on NRST pin                                 4

                         Injected current on OSCIN pin                                4

                         Injected current on any other pin(5)                         4

                         Total injected current (sum of all I/O and control pins)(5)   20

(1) Data based on characterization results, not tested in production.

(2) All power (VDD) and ground (VSS) pins must always be connected to the external supply.

(3) IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected. If VIN maximum
cannot be respected, the injection current must be limited externally to the IINJ(PIN) value. A positive
injection is induced by VIN>VDD while a negative injection is induced by VIN pads, there is no positive injection current, and the corresponding VIN maximum must always be respected

(4) ADC accuracy vs. negative injection current: Injecting negative current on any of the analog input pins
should be avoided as this significantly reduces the accuracy of the conversion being performed on
another analog input. It is recommended to add a Schottky diode (pin to ground) to standard analog pins
which may potentially inject negative current. Any positive injection current within the limits specified for
IINJ(PIN) and IINJ(PIN) in the I/O port pin characteristics section does not affect the ADC accuracy.

(5) When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum
of the positive and negative injected currents (instantaneous values). These results are based on
characterization with IINJ(PIN) maximum current injection on four I/O port pins of the device.

                            Table 17: Thermal characteristics

        Symbol Ratings                                                      Value             Unit

                   TSTG  Storage temperature range                          -65 to +150
                   TJ    Maximum junction temperature                                                    C

                                                                            150

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STM8S003K3 STM8S003F3                                          Electrical characteristics

9.3      Operating conditions

                       Table 18: General operating conditions

Symbol   Parameter                        Conditions                 Min Max Unit
fCPU                                                                    0 16 MHz
VDD      Internal CPU clock frequency
VCAP(1)                                                               2.95 5.5 V
         Standard operating voltage                                   470 3300 nF
PD (3)
         CEXT: capacitance of                                           - 0.3
TA       external capacitor
TJ
         ESR of external                  at 1 MHz(2)
         capacitor

         ESL of external                                             - 15 nH
         capacitor

         Power dissipation at TA = 85 C  TSSOP20                     - 238
         for suffix 6                     UFQFPN20                    - 220 mW
                                          LQFP32                      - 330

         Ambient temperature for 6 suffix Maximum power dissipation  -40 85
         version                                                                        C

         Junction temperature range for                              -40 105
         suffix 6

(1)Care should be taken when selecting the capacitor, due to its tolerance, as well as the parameter
dependency on temperature, DC bias and frequency in addition to other factors. The parameter maximum
value must be respected for the full application range.

(2)This frequency of 1 MHz as a condition for VCAP parameters is given by design of internal regulator.

(3)To calculate PDmax(TA), use the formula PDmax =(TJmax- TA)/JA (see Thermal characteristics ) with the
value for TJmax given in the previous table and the value for JA given in Thermal characteristics.

                               DocID018576 Rev 3                     49/100
Electrical characteristics                                                          STM8S003K3 STM8S003F3

                                               Figure 9: fCPUmax versus VDD

                                 f      (MHz)
                                 CPU

                            Functionality

                            not            16

                            guaranteed

                            in this area 12               Functionality guaranteed
                                                             @TA-40 to 85 C
                                           8

                                           4
                                           0

                                                    2.95        4.0       5.0       5.5

                                                                Supply voltage

        Table 19: Operating conditions at power-up/power-down

Symbol Parameter                                    Conditions            Min Typ            Max               Unit
                                                                                                               s/V
        VDD rise time rate                                                      2                              ms
                                                                                             1.7               V
tVDD    VDD fall time rate(1)                                                   2            2.85              mV
                                                                                             2.8
tTEMP   Reset release delay                         VDD rising

VIT+    Power-on reset threshold                                                2.6 2.7

VIT-    Brown-out reset threshold                                               2.5 2.65

VHYS(BOR) Brown-out reset hysteresis                                                     70

(1) Reset is always generated after a tTEMP delay. The application must ensure that VDD is still above the
minimum ooperating voltage (VDD min) when the tTEMP delay has elapsed.

9.3.1   VCAP external capacitor

        Stabilization for the main regulator is achieved connecting an external capacitor CEXT to the
        VCAP pin. CEXT is specified in the Operating conditions section. Care should be taken to limit
        the series inductance to less than 15 nH.

                                            Figure 10: External capacitor CEXT

                                               ESR        C          ESL

                                                                                                        Rleak

        1. ESR is the equivalent series resistance and ESL is the equivalent inductance.

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STM8S003K3 STM8S003F3                                                   Electrical characteristics

9.3.2     Supply current characteristics

          The current consumption is measured as described in Pin input voltage.

9.3.2.1   Total current consumption in run mode

          The MCU is placed under the following conditions:

          All I/O pins in input mode with a static value at VDD or VSS (no load)
          All peripherals are disabled (clock stopped by peripheral clock gating registers) except if

              explicitly mentioned.

          Subject to general operating conditions for VDD and TA.

          Table 20: Total current consumption with code execution in run mode at VDD = 5 V

Symbol Parameter Conditions                                                     Typ Max(1) Unit

                                                HSE crystal osc. (16 MHz) 2.3

                          fCPU = fMASTER =      HSE user ext. clock (16 MHz) 2     2.35
                          16 MHz

                                                HSI RC osc. (16 MHz)    1.7 2

          Supply current  fCPU = fMASTER/128 =  HSE user ext. clock (16 MHz) 0.86
           in run mode,   125 kHz
          code executed                         HSI RC osc. (16 MHz)    0.7        0.87
                          fCPU = fMASTER/128 =                                     0.58 mA
             from RAM     15.625 kHz

IDD(RUN)                                        HSI RC osc. (16 MHz/8)  0.46

                          fCPU = fMASTER =      LSI RC osc. (128 kHz)   0.41 0.55
                          128 kHz

          Supply current                        HSE crystal osc. (16 MHz) 4.5
           in run mode,
          code executed   fCPU = fMASTER =      HSE user ext. clock (16 MHz) 4.3 4.75
            from Flash    16 MHz

                                                HSI RC osc. (16 MHz)    3.7 4.5

                          fCPU = fMASTER =      HSI RC osc. (16 MHz/8)(2) 0.84 1.05
                          2 MHz

IDD(RUN)  Supply current  fCPU = fMASTER/128 =  HSI RC osc. (16 MHz)    0.72 0.9
           in run mode,   125 kHz               HSI RC osc. (16 MHz/8)                        mA
          code executed
            from Flash    fCPU = fMASTER/128 =                          0.46 0.58
                          15.625 kHz

                          fCPU = fMASTER =      LSI RC osc. (128 kHz)   0.42 0.57
                          128 kHz

                                            DocID018576 Rev 3                               51/100
Electrical characteristics                                               STM8S003K3 STM8S003F3

(1) Data based on characterization results, not tested in production.
(2) Default clock configuration measured with all peripherals off.

        Table 21: Total current consumption with code execution in run mode at VDD = 3.3 V

Symbol Parameter Conditions                                                 Typ Max(1) Unit

                            fCPU = fMASTER =  HSE crystal osc. (16 MHz)     1.8   2.3
                            16 MHz            HSE user ext. clock (16 MHz)  2     2
                                              HSI RC osc. (16 MHz)          1.5
                                                                            0.81  0.87
          Supply current    fCPU = fMASTER/   HSE user ext. clock (16 MHz)  0.7   0.58
           in run mode,     128 = 125 kHz     HSI RC osc. (16 MHz)
          code executed                                                     0.46
                            fCPU = fMASTER/   HSI RC osc. (16 MHz/8)
             from RAM       128 = 15.625 kHz

                            fCPU = fMASTER =  LSI RC osc. (128 kHz)         0.41 0.55
                            128 kHz

                                              HSE crystal osc. (16 MHz)     4

IDD(RUN)                    fCPU = fMASTER =                                                mA

                            16 MHz            HSE user ext. clock (16 MHz) 3.9 4.7

                                              HSI RC osc. (16 MHz)          3.7 4.5

                            fCPU = fMASTER =  HSI RC osc. (16 MHz/8)(2)     0.84 1.05
                                              HSI RC osc. (16 MHz)          0.72 0.9
          Supply current    2 MHz
           in run mode,
          code executed     fCPU = fMASTER/
            from Flash      128 = 125 kHz

                            fCPU = fMASTER/                                 0.46 0.58
                            128 = 15.625 kHz HSI RC osc. (16 MHz/8)

                            fCPU = fMASTER =  LSI RC osc. (128 kHz)         0.42 0.57
                            128 kHz

(1) Data based on characterization results, not tested in production.
(2) Default clock configuration measured with all peripherals off.

52/100                              DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                     Electrical characteristics

9.3.2.2 Total current consumption in wait mode

          Table 22: Total current consumption in wait mode at VDD = 5 V

Symbol Parameter Conditions                                                        Typ  Max(1) Unit

                      fCPU = fMASTER =      HSE crystal osc. (16 MHz)              1.6
                      16 MHz                HSE user ext. clock (16 MHz)           1.1 1.3
                                            HSI RC osc. (16 MHz)                   0.89 1.1

IDD(WFI)    Supply    fCPU = fMASTER/128 =  HSI RC osc. (16 MHz)                   0.7 0.88
          current in  125 kHz               HSI RC osc. (16 MHz/8)(2)                                  mA
          wait mode
                      fCPU = fMASTER/128 =                                         0.45 0.57
                      15.625 kHz

                      fCPU = fMASTER =      LSI RC osc. (128 kHz)                  0.4 0.54
                      128 kHz

(1) Data based on characterization results, not tested in production.
(2) Default clock configuration measured with all peripherals off.

          Table 23: Total current consumption in wait mode at VDD = 3.3 V

Symbol    Parameter       Conditions                                      Typ           Max (1)  Unit

                                            HSE crystal osc.
                                                                              1.1

                                            (16 MHz)

                          fCPU = fMASTER =  HSE user ext. clock
                          16 MHz
                                            (16 MHz)                      1.1           1.3

                                            HSI RC osc.

                                            (16 MHz)                      0.89 1.1

IDD(WFI)  Supply current                                                                         mA
           in wait mode
                          fCPU = fMASTER/ 128 = HSI RC osc.
                                                                          0.7           0.88
                          125 kHz           (16 MHz)

                          fCPU = fMASTER/ 128 = HSI RC osc.               0.45 0.57

                          15.625 kHz        (16 MHz/8)(2)

                          fCPU = fMASTER=   LSI RC osc.                   0.4           0.54
                          128 kHz           (128 kHz)

                                            DocID018576 Rev 3                                    53/100
Electrical characteristics                                               STM8S003K3 STM8S003F3

(1) Data based on characterization results, not tested in production.
(2) Default clock configuration measured with all peripherals off.

9.3.2.3 Total current consumption in active halt mode

         Table 24: Total current consumption in active halt mode at VDD = 5 V

                            Conditions                                                          Max
                                                                                                at 85
Symbol Parameter            Main          Flash mode(3)                               Typ       C     Unit
                            voltage                          Clock source
                            regulator                                                           (1)
                            (MVR)(2)

         Supply current in                                   HSE crystal osc.
         active halt mode
IDD(AH)                     On            Operating mode     (16 MHz)                     1030

IDD(AH)  Supply current in  On            Operating mode     LSI RC osc.                  200 260
         active halt mode                                    (128 kHz)

         Supply current in                                   HSE crystal osc.
         active halt mode
IDD(AH)                     On            Power-down mode    (16 MHz)                     970

         Supply current in                                   LSI RC osc.                                 A
         active halt mode                                                                       200
IDD(AH)                     On            Power-down mode    (128 kHz)                    150

IDD(AH)  Supply current in                Operating mode     LSI RC osc.                  66 85
IDD(AH)  active halt mode                                    (128 kHz)                    10 20

                                 Off                                    LSI RC osc.
                                          Power-down mode
         Supply current in
         active halt mode                                               (128 kHz)

(1) Data based on characterization results, not tested in production
(2) Configured by the REGAH bit in the CLK_ICKR register.
(3) Configured by the AHALT bit in the FLASH_CR1 register.

         Table 25: Total current consumption in active halt mode at VDD = 3.3 V

                            Conditions

Symbol Parameter            Main voltage                   Clock source              Typ  Max at       Unit
                            regulator Flash mode(3)                                       85 C(1)
                            (MVR)(2)

IDD(AH)  Supply current in            On  Operating mode     HSE crystal osc.        550               A
         active halt mode                                    (16 MHz)

54/100                                    DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                      Electrical characteristics

Symbol Parameter             Conditions               Clock source         Typ       Max at      Unit
                             Main voltage                                            85 C(1)
                             regulator Flash mode(3)
                             (MVR)(2)

IDD(AH)                                                   LSI RC osc.       200 260
          Supply current in       Operating mode

                                                          (128 kHz)

         active halt mode                             HSE crystal osc.
                                                      (16 MHz)
IDD(AH)                      On                                             970

                                  Power-down

                                  mode                LSI RC osc.                                 A
                                                      (128 kHz)             150 200
IDD(AH)

          Supply current in       Operating mode LSI RC osc.                   66    80
IDD(AH) active halt mode

                             Off  Power-down (128 kHz)

IDD(AH)                           mode                                         10    18

(1) Data based on characterization results, not tested in production
(2) Configured by the REGAH bit in the CLK_ICKR register.
(3) Configured by the AHALT bit in the FLASH_CR1 register.

9.3.2.4 Total current consumption in halt mode

         Table 26: Total current consumption in halt mode at VDD = 5 V

Symbol Parameter                  Conditions                           Typ           Max at  85  Unit
                                                                                     C(1)

         Supply current in halt Flash in operating mode, HSI clock         63        75
                                                                                               A
         mode                     after wakeup
                                                                                     20
IDD(H)                            Flash in power-down mode, HSI
                                  clock after wakeup
                                                                           6.0

(1) Data based on characterization results, not tested in production

         Table 27: Total current consumption in halt mode at VDD = 3.3 V

                                                                                Max at 85

Symbol   Parameter                Conditions                           Typ C                Unit

                                                                                (1)

IDD(H)   Supply current in halt   Flash in operating mode, HSI clock   60            75 A
         mode                     after wakeup

                                  DocID018576 Rev 3                                              55/100
Electrical characteristics                                                    STM8S003K3 STM8S003F3

                                                                                    Max at 85

Symbol Parameter               Conditions                                  Typ      C            Unit

                                                                                    (1)

                               Flash in power-down mode, HSI               4.5           17
                               clock after wakeup

(1) Data based on characterization results, not tested in production

9.3.2.5 Low power mode wakeup times

Symbol Parameter                      Table 28: Wakeup times                    Typ Max(1) Unit
                               Conditions

             Wakeup time from  0 to 16 MHz                                               See
                               fCPU = fMASTER = 16 MHz                                   note(2)
tWU(WFI) wait mode to run                                                       0.56
             mode(3)

         Wakeup time active MVR voltage    Flash in operating         HSI

         halt mode to run      regulator   mode(5)                    (after    1(6) 2(6)
         mode(3)               on(4)
                                                                      wakeup)

         Wakeup time active MVR voltage Flash in                      HSI

         halt mode to run      regulator power-down                   (after    3(6)

         mode(3)               on(4)       mode(5)                    wakeup)

tWU(AH)                                                                                           s

         Wakeup time active MVR voltage    Flash in operating         HSI

         halt mode to run      regulator   mode(5)                    (after    48(6)
         mode(3)               off(4)
                                                                      wakeup)

         Wakeup time active    MVR voltage Flash in                   HSI
         halt mode to run
         mode(3)               regulator   power-down                 (after    50(6)
                               off(4)      mode(5)
         Wakeup time from                                             wakeup)
         halt mode to run
         mode(3)               Flash in operating mode(5)                       52

tWU(H)                         Flash in power-down mode(5)                      54

(1) Data guaranteed by design, not tested in production.
(2) tWU(WFI) = 2 x 1/fmaster + x 1/fCPU.

56/100                                DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                      Electrical characteristics

(3) Measured from interrupt event to interrupt vector fetch.
(4) Configured by the REGAH bit in the CLK_ICKR register.
(5) Configured by the AHALT bit in the FLASH_CR1 register.
(6) Plus 1 LSI clock depending on synchronization.

9.3.2.6 Total current consumption and timing in forced reset state

            Table 29: Total current consumption and timing in forced reset state

Symbol      Parameter                Conditions                            Typ    Max(1) Unit

IDD(R)      Supply current in reset  VDD = 5 V                             400
tRESETBL    state(2)                 VDD = 3.3 V                                                     A

            Reset pin release to                                           300
            vector fetch
                                                                                  150   s

(1) Data guaranteed by design, not tested in production.
(2) Characterized with all I/Os tied to VSS.

9.3.2.7     Current consumption of on-chip peripherals

Symbol      Subject to general operating conditions for VDD and TA.
IDD(TIM1)  HSI internal RC/fCPU = fMASTER = 16 MHz, VDD = 5 V

                       Table 30: Peripheral current consumption

            Parameter                                                Typ.         Unit
                                                                                  A
            TIM1 supply current(1)                                   210

IDD(TIM2)   TIM2 supply current(1)                                   130

IDD(TIM4)   TIM4 timer supply current(1)                             50

IDD(UART1)  UART1 supply current(2)                                  120

IDD(SPI)    SPI supply current(2)                                    45

IDD(I2C)    I2C supply current(2)                                    65

IDD(ADC1)   ADC1 supply current when converting(3)                   1000

                                     DocID018576 Rev 3                                  57/100
Electrical characteristics                     STM8S003K3 STM8S003F3

(1) Data based on a differential IDD measurement between reset configuration and timer counter running
at 16 MHz. No IC/OC programmed (no I/O pads toggling). Not tested in production.

(2) Data based on a differential IDD measurement between the on-chip peripheral when kept under reset
and not clocked and the on-chip peripheral when clocked and not kept under reset. No I/O pads toggling.
Not tested in production.

(3) Data based on a differential IDD measurement between reset configuration and continuous A/D
conversions. Not tested in production.

9.3.2.8  Current consumption curves

         The following figures show typical current consumption measured with code executing in
         RAM.

                    Figure 11: Typ IDD(RUN) vs. VDD HSE user external clock, fCPU = 16 MHz

         Figure 12: Typ IDD(RUN) vs. fCPU HSE user external clock, VDD = 5 V

58/100                      DocID018576 Rev 3
STM8S003K3 STM8S003F3                     Electrical characteristics

Figure 13: Typ IDD(RUN) vs. VDD HSI RC osc, fCPU = 16 MHz

Figure 14: Typ IDD(WFI) vs. VDD HSE user external clock, fCPU = 16 MHz

                       DocID018576 Rev 3                                59/100
Electrical characteristics                                              STM8S003K3 STM8S003F3

           Figure 15: Typ IDD(WFI) vs. fCPU HSE user external clock, VDD = 5 V

                            Figure 16: Typ IDD(WFI) vs. VDD HSI RC osc, fCPU = 16 MHz

9.3.3 External clock sources and timing characteristics

           HSE user external clock

           Subject to general operating conditions for VDD and TA.

           Table 31: HSE user external clock characteristics

Symbol     Parameter                           Conditions Min                  Max     Unit

fHSE_ext   User external clock source                               0          16      MHz
           frequency

VHSEH (1)  OSCIN input pin high level voltage                       0.7 x VDD  VDD + 0.3 V
VHSEL (1)  OSCIN input pin low level voltage                        VSS                              V

                                                                               0.3 x VDD

ILEAK_HSE  OSCIN input leakage current         VSS < VIN <          -1         +1      A
                                               VDD

60/100                                 DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                   Electrical characteristics

(1) Data based on characterization results, not tested in production.
                                                  Figure 17: HSE external clock source

                      VHSEH
                      V HSEL

                           External clock  OSCIN                        fHSE
                           source                                              STM8

          HSE crystal/ceramic resonator oscillator

          The HSE clock can be supplied with a 1 to 16 MHz crystal/ceramic resonator oscillator. All
          the information given in this paragraph is based on characterization results with specified
          typical external components. In the application, the resonator and the load capacitors have
          to be placed as close as possible to the oscillator pins in order to minimize output distortion
          and start-up stabilization time. Refer to the crystal resonator manufacturer for more details
          (frequency, package, accuracy...).

                              Table 32: HSE oscillator characteristics

Symbol    Parameter             Conditions         Min Typ Max                          Unit
fHSE                                                                                    MHz
          External high speed                      1               16
          oscillator frequency

RF        Feedback resistor                                   220                       k

C(1)      Recommended load

          capacitance(2)                                           20                   pF

IDD(HSE)  HSE oscillator power  C = 20 pF,                         6 (startup)
          consumption           fOSC = 16 MHz                      1.6 (stabilized)(3)

                                C = 10 pF,                         6 (startup)          mA
                                fOSC =16 MHz                       1.2 (stabilized)(3)
                                                                                        mA/V
gm        Oscillator                                                                    ms

          transconductance                         5

tSU(HSE) (4) Startup time       VDD is stabilized             1

                                           DocID018576 Rev 3                            61/100
Electrical characteristics                                            STM8S003K3 STM8S003F3

(1) C is approximately equivalent to 2 x crystal Cload.
(2) The oscillator selection can be optimized in terms of supply current using a high quality resonator with
small Rm value. Refer to crystal manufacturer for more details
(3) Data based on characterization results, not tested in production.
(4) tSU(HSE) is the start-up time measured from the moment it is enabled (by software) to a stabilized 16
MHz oscillation is reached. This value is measured for a standard crystal resonator and it can vary
significantly with the crystal manufacturer.

                                               Figure 18: HSE oscillator circuit diagram

        Rm                  CL1                                                    f HSE to core
        Lm CO                                           OSCIN    RF
                                                                 gm
        Cm
           Resonator                                                         Consumption
                                                                                control
                                        Resonator
                                                                                               STM8
                            CL2         OSCOUT

        HSE oscillator critical g m equation
        gmcrit= (2    fHSE)2 Rm(2Co + C)2
        Rm: Notional resistance (see crystal specification)
        Lm: Notional inductance (see crystal specification)
        Cm: Notional capacitance (see crystal specification)
        Co: Shunt capacitance (see crystal specification)

        CL1= CL2 = C: Grounded external capacitance
        gm >> gmcrit

9.3.4 Internal clock sources and timing characteristics

        Subject to general operating conditions for VDD and TA.
        High speed internal RC oscillator (HSI)

                            Table 33: HSI oscillator characteristics

Symbol  Parameter           Conditions             Min                Typ Max                        Unit
fHSI    Frequency                                                                                    MHz
                                                                      16

62/100                      DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                  Electrical characteristics

Symbol    Parameter       Conditions                 Min               Typ Max  Unit
ACCHSI
          Accuracy of HSI User-trimmed with
tsu(HSI)
IDD(HSI)  oscillator      CLK_HSITRIMR register for                           1.0(3)
                                                                                          %
                          given VDD and TA
                          conditions(1)                                     5

          Accuracy of HSI VDD = 5 V,

          oscillator (factory -40 C  TA  85 C      -5

          calibrated)

          HSI oscillator                                                    1.0(3) s
          wakeup time
          including
          calibration

          HSI oscillator                                               170  250(2) A
          power
          consumption

(1) Refer to application note.
(2) Data based on characterization results, not tested in production.
(3) Guaranteed by design, not tested in production.

          Figure 19: Typical HSI frequency variation vs VDD @ 4 temperatures

                          DocID018576 Rev 3                                                  63/100
Electrical characteristics                                                 STM8S003K3 STM8S003F3

          Low speed internal RC oscillator (LSI)
          Subject to general operating conditions for VDD and TA.

                                 Table 34: LSI oscillator characteristics

Symbol    Parameter                              Typ               Max     Unit
fLSI      Frequency                                                        kHz
tsu(LSI)                                                  128              s
IDD(LSI)                                                                   A
          LSI oscillator wake-up time                              7

          LSI oscillator power consumption                5

                  Figure 20: Typical LSI frequency variation vs VDD @ 4 temperatures

9.3.5     Memory characteristics

          RAM and hardware registers

                                 Table 35: RAM and hardware registers

          Symbol            Parameter            Conditions                Min        Unit

          VRM               Data retention mode  Halt mode (or reset)      VIT-max    V

                            (1)                                            (2)

          (1) Minimum supply voltage without losing data stored in RAM (in halt mode or under reset)
          or in hardware registers (only in halt mode). Guaranteed by design, not tested in production.

          (2) Refer to the Operating conditions section for the value of VIT-max

64/100                                 DocID018576 Rev 3
STM8S003K3 STM8S003F3                                  Electrical characteristics

Flash program memory and data EEPROM

                       Table 36: Flash program memory and data EEPROM

Symbol Parameter                    Conditions   Min   Typ Max              Unit
                                                                            V
                                                 (1)                        ms
                                                                            cycles
VDD     Operating voltage (all
                                                                            years
        modes, execution/           fCPU  16 MHz 2.95                  5.5  mA

        write/erase)

tprog   Standard programming time

        (including erase) for

        byte/word/block (1 byte/                       6 6.6

        4 bytes/64 bytes)

        Fast programming time for                      3 3.33
        1 block (64 bytes)

terase  Erase time for 1 block                               3 3.33
NRW     (64 bytes)                               100
        Erase/write cycles(2)                    100 k
        (program memory)            TA = 85 C
        Erase/write cycles(2)
        (data memory)

tRET    Data retention (program

        memory) after 100                        20

        erase/write cycles at TA =

        85 C

        Data retention (data        TRET = 55C

        memory) after 10 k                       20

        erase/write cycles at TA =

        85 C

        Data retention (data

        memory) after 100 k         TRET = 85C  1
        erase/write cycles at TA =

        85 C

IDD     Supply current (Flash

        programming or erasing                         2

        for 1 to 128 bytes)

                             DocID018576 Rev 3                              65/100
Electrical characteristics                                              STM8S003K3 STM8S003F3

           (1) Data based on characterization results, not tested in production.

           (2) The physical granularity of the memory is 4 bytes, so cycling is performed on 4 bytes
           even when a write/erase operation addresses a single byte.

9.3.6 I/O port pin characteristics

           General characteristics

           Subject to general operating conditions for VDD and TA unless otherwise specified. All unused
           pins must be kept at a fixed voltage: using the output mode of the I/O for example or an
           external pull-up or pull-down resistor.

                               Table 37: I/O static characteristics

Symbol     Parameter                 Conditions                 Min Typ Max          Unit
VIL
           Input low level voltage   VDD = 5 V                  -0.3 V       0.3 x
VIH
           Input high level voltage                             0.7 x        VDD
Vhys                                                            VDD                        V

                                                                             VDD +

                                                                             0.3

           Hysteresis(1)                                                700          mV

Rpu        Pull-up resistor          VDD = 5 V, VIN = VSS 30            55 80        k

tR, tF     Rise and fall time        Fast I/Os                               20 (2)
           (10 % - 90 %)             Load = 50 pF
                                                                                           ns
                                     Standard and high sink                  125 (2)
                                     I/Os
                                     Load = 50 pF

Ilkg       Digital input leakage current VSS  VIN VDD                        1 (2)  A

Ilkg ana   Analog input leakage current VSS  VIN  VDD                        250 (2) nA

Ilkg(inj)  Leakage current in adjacent Injection current 4 mA               1 (2)  A
           I/O

(1) Hysteresis voltage between Schmitt trigger switching levels. Based on characterization results, not
tested in production.

(2)Data based on characterisation results, not tested in production.

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STM8S003K3 STM8S003F3                     Electrical characteristics

                       Figure 21: Typical VIL and VIH vs VDD @ 4 temperatures

Figure 22: Typical pull-up resistance vs VDD @ 4 temperatures

                       DocID018576 Rev 3                                       67/100
Electrical characteristics                               STM8S003K3 STM8S003F3

                            Figure 23: Typical pull-up current vs VDD @ 4 temperatures

                            Table 38: Output driving current (standard ports)

        Symbol Parameter                                 Conditions           Min Max Unit

                  Output low level with 8 pins sunk      IIO= 10 mA,                     2.0
        VOL                                              VDD = 5 V
                                                                                        1.0(1)
                  Output low level with 4 pins sunk      IIO = 4 mA,                             V
                                                         VDD = 3.3 V
                  Output high level with 8 pins sourced                        2.8
        VOH                                              IIO = 10 mA,
                                                         VDD = 5 V            2.1(1)
                  Output high level with 4 pins sourced
                                                         IIO = 4 mA,
                                                         VDD = 3.3 V

        (1) Data based on characterization results, not tested in production

                            Table 39: Output driving current (true open drain ports)

        Symbol Parameter                                               Conditions Max Unit

        VOL Output low level with 2 pins sunk                          IIO = 10
        VOL Output low level with 2 pins sunk
                                                                       mA, VDD = 1 .0

                                                                       5V

                                                                                                V

                                                                       IIO = 10         1.5(1)
                                                                       mA, VDD =

                                                                       3.3 V

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STM8S003K3 STM8S003F3                                         Electrical characteristics

Symbol Parameter                                           Conditions Max Unit
   VOL Output low level with 2 pins sunk
                                                              IIO = 20        2.0(1)
                                                              mA, VDD =

                                                              5V

(1) Data based on characterization results, not tested in production

                       Table 40: Output driving current (high sink ports)

Symbol   Parameter                              Conditions Min                Max Unit
    VOL                                                                         0.8 V
         Output low level with 8 pins sunk      IIO = 10 mA,
                                                VDD = 5 V

           Output low level with 4 pins sunk    IIO = 10 mA,                  1.0(1)
                                                VDD = 3.3 V                   1.5(1)
VOL
           Output low level with 4 pins sunk    IIO = 20 mA,
                                                VDD = 5 V

         Output high level with 8 pins sourced IIO = 10 mA,           4.0             V

                                                VDD = 5 V

VOH      Output high level with 4 pins sourced  IIO = 10 mA,          2.1(1)
                                                VDD = 3.3 V

         Output high level with 4 pins sourced  IIO = 20 mA,          3.3(1)
                                                VDD = 5 V

(1) Data based on characterization results, not tested in production

                       DocID018576 Rev 3                                              69/100
Electrical characteristics                                                           STM8S003K3 STM8S003F3
                            Figure 24: Typ. VOL @ VDD = 5 V (standard ports)

                            Figure 25: Typ. VOL @ VDD = 3.3 V (standard ports)

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STM8S003K3 STM8S003F3                     Electrical characteristics

                       Figure 26: Typ. VOL @ VDD = 5 V (true open drain ports)

Figure 27: Typ. VOL @ VDD = 3.3 V (true open drain ports)

                       DocID018576 Rev 3                                        71/100
Electrical characteristics                                                           STM8S003K3 STM8S003F3
                            Figure 28: Typ. VOL @ VDD = 5 V (high sink ports)

                            Figure 29: Typ. VOL @ VDD = 3.3 V (high sink ports)

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STM8S003K3 STM8S003F3                     Electrical characteristics

                       Figure 30: Typ. VDD - VOH@ VDD = 5 V (standard ports)

Figure 31: Typ. VDD - VOH @ VDD = 3.3 V (standard ports)

                       DocID018576 Rev 3                                      73/100
Electrical characteristics                                      STM8S003K3 STM8S003F3

                            Figure 32: Typ. VDD - VOH@ VDD = 5 V (high sink ports)

                            Figure 33: Typ. VDD - VOH@ VDD = 3.3 V (high sink ports)

9.3.7 Reset pin characteristics

           Subject to general operating conditions for VDD and TA unless otherwise specified.

                            Table 41: NRST pin characteristics

Symbol     Parameter        Conditions  Min     Typ Max                                        Unit

VIL(NRST)  NRST input low               -0.3 V                  0.3 x VDD                      V

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STM8S003K3 STM8S003F3                                                       Electrical characteristics

Symbol        Parameter            Conditions  Min        Typ Max                      Unit
VIH(NRST)     level voltage(1)
VOL(NRST)                                                                              k
RPU(NRST)     NRST input high      IOL=2 mA    0.7 x VDD                    VDD + 0.3  ns
tI FP(NRST)   level voltage (1)                                             0.5        s
tIN FP(NRST)
tOP(NRST)     NRST output low
              level voltage (1)

              NRST pull-up                     30         55                80
              resistor(2)

              NRST input filtered                                           75
              pulse(3)

              NRST input not                   500
              filtered pulse(3)

              NRST output                      20
              pulse (3)

(1) Data based on characterization results, not tested in production.
(2) The RPU pull-up equivalent resistor is based on a resistive transistor
(3) Data guaranteed by design, not tested in production.

                                   DocID018576 Rev 3                                   75/100
Electrical characteristics                     STM8S003K3 STM8S003F3

        Figure 34: Typical NRST VIL and VIH vs VDD @ 4 temperatures

        Figure 35: Typical NRST pull-up resistance vs VDD @ 4 temperatures

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STM8S003K3 STM8S003F3                                    Electrical characteristics

       Figure 36: Typical NRST pull-up current vs VDD @ 4 temperatures

       The reset network shown in the following figure protects the device against parasitic resets.
       The user must ensure that the level on the NRST pin can go below VIL(NRST) max. (see
       #unique_55/CD662 ), otherwise the reset is not taken into account internally.

       For power consumption sensitive applications, the external reset capacitor value can be
       reduced to limit the charge/discharge current. If NRST signal is used to reset external circuitry,
       attention must be taken to the charge/discharge time of the external capacitor to fulfill the
       external devices reset timing conditions. Minimum recommended capacity is 10 nF.

                                   Figure 37: Recommended reset pin protection

                                                    VDD                              STM8
                                                         Filter Internal reset
                                                    RPU

                       External               NRST
                         reset     0.1 F
                         circuit

                       (optional)

9.3.8  SPI serial peripheral interface

       Unless otherwise specified, the parameters given in the following table are derived from tests
       performed under ambient temperature, fMASTER frequency and VDD supply voltage conditions.
       tMASTER = 1/fMASTER.

       Refer to I/O port characteristics for more details on the input/output alternate function
       characteristics (NSS, SCK, MOSI, MISO).

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Electrical characteristics                                                 STM8S003K3 STM8S003F3

                                            Table 42: SPI characteristics

        Symbol Parameter                    Conditions(1)                  Min      Max      Unit

        fSCK1/              SPI clock       Master mode
        tc(SCK)             frequency
                                                                           0        8        MHz

        fSCK1/              fSCK1/ tc(SCK)  SPI clock frequency                     7(2)
        tc(SCK)
                                                                           0                 MHz

        tr(SCK)             SPI clock rise and Capacitive load: C = 30 pF

        tf(SCK)             fall time                                               25

        tsu(NSS) (3) NSS setup time Slave mode                             4x
                                                                           tMASTER

        th(NSS) (3)         NSS hold time Slave mode                       70       tSCK/
                            SCK high and low Master mode                            2 +15
        tw(SCKH) (3)        time                                           tSCK/
        tw(SCKL) (3)                                                       2 - 15

        tsu(MI) (3) Data input setup Master mode                           5

        tsu(SI) (3)         time            Slave mode                     5

        th(MI) (3)          Data input hold Master mode                    7

        th(SI) (3)          time            Slave mode                     10

        ta(SO) (3) (4) Data output          Slave mode                              3x       ns
                         access time
                                                                                    tMASTER

        tdis(SO) (3) (5) Data output        Slave mode

                            disable time                                   25

        tv(SO) (3)          Data output valid Slave mode                            65(2)

                            time            (after enable edge)

        tv(MO) (3)          Data output valid Master mode

                            time            (after enable edge)                     30

        th(SO) (3)          Data output hold Slave mode                    27(2)

                            time            (after enable edge)

        th(MO) (3)          Data output hold Master mode                   11(2)

                            time            (after enable edge)

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STM8S003K3 STM8S003F3                                                                      Electrical characteristics

(1) Parameters are given by selecting 10 MHz I/O output frequency.
(2) Data characterization in progress.
(3) Values based on design simulation and/or characterization results, and not tested in
production.
(4) Min time is for the minimum time to drive the output and the max time is for the maximum
time to validate the data.
(5) Min time is for the minimum time to invalidate the output and the max time is for the
maximum time to put the data in Hi-Z.

                  Figure 38: SPI timing diagram - slave mode and CPHA = 0

           NSS input                             tc(SCK)                                   th(NSS)
                  tSU(NSS)
                                          tv(SO)
SCK Input  CPHA= 0          tw(SCKH)     MS B O UT
           CPOL=0           tw(SCKL)
                                            M SB IN
           CPHA= 0                             th(SI)
           CPOL=1

                     ta(SO)                                  th(SO)                        tr(SCK)  tdis(SO)
              MISO                                        BI T6 OUT                        tf(SCK)
           OUT P UT
                                                           B I T1 IN                       LSB OUT
                                tsu(SI)
                                                                                           LSB IN
              MOSI
             I NPUT

                                                                                                              ai14134

                     Figure 39: SPI timing diagram - slave mode and CPHA = 1

           NSS input                                            tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                        tv(SO)
SCK Input  CPHA=1           tw(SCKH)        MS B O UT
           CPOL=0           tw(SCKL)
                                                           th(SI)
           CPHA=1                        M SB IN
           CPOL=1

                     ta(SO)                                                        th(SO)  tr(SCK)  tdis(SO)
                                                                             BI T6 OUT     tf(SCK)

              MISO                                                       B I T1 IN                  LSB OUT
           OUT P UT
                             tsu(SI)
              MOSI
             I NPUT                                                                        LSB IN

                                                                                                              ai14135

1. Measurement points are made at CMOS levels: 0.3 VDD and 0.7 VDD.

                                         DocID018576 Rev 3                                                    79/100
Electrical characteristics                                                     STM8S003K3 STM8S003F3

                                            Figure 40: SPI timing diagram - master mode(1)

                                      High  tc(SCK)
                      NSS input
          SCK intput
                        CPHA= 0
                        CPOL=0
                        CPHA= 0
                        CPOL=1

          SCK output  CPHA=1
                      CPOL=0
                      CPHA=1  tsu(MI)         tw(SCKH)                                 tr(SCK)
                      CPOL=1                  tw(SCKL)                                 tf(SCK)
                                                                   BI T6 IN
                       MISO                     MS BIN                                      LSB IN
                      INP UT                          th(MI)   B I T1 OUT
                                                                     th(MO)          LSB OUT
                       MOSI                 M SB OUT
                      OUTU T                      tv(MO)

                                                                                                    ai14136b

          1. Measurement points are made at CMOS levels: 0.3 VDD and 0.7 VDD.

9.3.9     I2C interface characteristics

Symbol Parameter                            Table 43: I2C characteristics      Fast mode I2C(1) Unit
                                                            Standard mode I2C

                                            Min(2)             Max(2) Min(2) Max(2)

tw(SCLL) SCL clock low time                 4.7                                1.3

                                                                                                    s

tw(SCLH) SCL clock high time                4.0                                0.6

tsu(SDA) SDA setup time                     250                                100

th(SDA) SDA data hold time                  0(3)                               0(4)         900(3)

tr(SDA)   SDA and SCL rise time                                1000                         300 ns
tr(SCL)

tf(SDA)   SDA and SCL fall time                                300                          300
tf(SCL)

th(STA)   START condition hold time         4.0                                0.6
tsu(STA)                                                                                                s
          Repeated START condition setup time 4.7
                                                                               0.6

80/100                                      DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                                          Electrical characteristics

Symbol Parameter                                       Standard mode I2C             Fast mode I2C(1) Unit

tsu(STO) STOP condition setup time                     Min(2)                   Max(2) Min(2) Max(2)
tw(STO:STA) STOP to START condition time
                                                       4.0                                     0.6
             (bus free)
                                                       4.7                                     1.3                                                                                                                   s

Cb      Capacitive load for each bus line                                       400                  400 pF

(1) fMASTER, must be at least 8 MHz to achieve max fast I2C speed (400kHz)
(2) Data based on standard I2C protocol requirement, not tested in production

(3) The maximum hold time of the start condition has only to be met if the interface does not stretch the
low time

(4) The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge
the undefined region of the falling edge of SCL

        Figure 41: Typical application with I2C bus and timing diagram

                             VDD                  VDD

                       4.7k                4.7k        100               STM8S

        I2C bus                                        100      SDA

                                                                SCL

                      START                                                          tsu(STA)    REPEATED
                                                                                                     START
        SDA
                                                                                               tw(STO:STA) START

        tf(SDA)        tr(SDA)                    tsu(SDA) th(SDA)                             STOP

        SCL

                       th(STA) tw(SCLH) tw(SCLL)       tr(SCL)  tf(SCL)              tsu(STO)

                                                                                                                                                                                                            ai17490

        1. Measurement points are made at CMOS levels: 0.3 x VDD and 0.7 x VDD.

9.3.10  10-bit ADC characteristics

        Subject to general operating conditions for VDD, fMASTER, and TA unless otherwise specified.

                                          DocID018576 Rev 3                                                                                                                                                          81/100
Electrical characteristics                                       STM8S003K3 STM8S003F3

                                  Table 44: ADC characteristics

        Symbol Parameter                   Conditions            Min Typ Max Unit

        fADC ADC clock frequency           VDD =2.95 to 5.5 V      1            4
                                                                                        MHz
                                           VDD =4.5 to 5.5 V       1
                                                                                6
        VAIN Conversion voltage range(1)                           VSS
                                                                                VDD V

        CADC Internal sample and hold                                    3           pF
                 capacitor

        tS (1) Minimum sampling time       fADC = 4 MHz                  0.75
                                           fADC = 6 MHz                                  s

                                                                         0.5

        tSTAB Wake-up time from standby                                  7           s

        tCONV Minimum total conversion time fADC = 4 MHz           3.5               s

              (including sampling time,

              10-bit resolution)           fADC = 6 MHz            2.33              s

                                                                   14                1/fADC

        (1) During the sample time the input capacitance CAIN (3 pF max) can be charged/discharged
        by the external source. The internal resistance of the analog source must allow the

        capacitance to reach its final voltage level within tS. After the end of the sample time tS,
        changes of the analog input voltage have no effect on the conversion result. Values for the

        sample clock tS depend on programming.

                            Table 45: ADC accuracy with RAIN < 10 k , VDD= 5 V

        Symbol  Parameter                            Conditions          Typ Max(1) Unit

        |ET|    Total unadjusted error(2)            fADC = 2 MHz        1.6    3.5

                                                     fADC = 4 MHz        2.2    4

                                                                                     LSB

                                                     fADC = 6 MHz        2.4    4.5

        |EO|    Offset error(2)                      fADC = 2 MHz        1.1    2.5

82/100                            DocID018576 Rev 3
STM8S003K3 STM8S003F3                                   Electrical characteristics

Symbol Parameter                          Conditions         Typ Max(1) Unit

                                          fADC = 4 MHz       1.5     3

                                          fADC = 6 MHz       1.8     3

|EG|  Gain error(2)                       fADC = 2 MHz       1.5     3

                                          fADC = 4 MHz       2.1     3

                                          fADC = 6 MHz       2.2     4

|ED|  Differential linearity error(2)     fADC = 2 MHz       0.7     1.5

                                          fADC = 4 MHz       0.7     1.5

                                          fADC = 6 MHz       0.7     1.5

|EL|  Integral linearity error(2)         fADC = 2 MHz       0.6     1.5

                                          fADC = 4 MHz       0.8     2

                                          fADC = 6 MHz       0.8     2

(1) Data based on characterization results, not tested in production.

(2) ADC accuracy vs. negative injection current: Injecting negative current on any of the
analog input pins should be avoided as this significantly reduces the accuracy of the
conversion being performed on another analog input. It is recommended to add a Schottky
diode (pin to ground) to standard analog pins which may potentially inject negative current.
Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in the I/O
port pin characteristics section does not affect the ADC accuracy.

      Table 46: ADC accuracy with RAIN < 10 k RAIN, VDD = 3.3 V

Symbol Parameter                       Conditions       Typ       Max(1) Unit

|ET|  Total unadjusted error(2)        fADC = 2 MHz     1.6       3.5

                                       fADC = 4 MHz     1.9       4       LSB
                                       fADC = 2 MHz
|EO| Offset error(2)                                    1         2.5

                       DocID018576 Rev 3                                  83/100
Electrical characteristics                                     STM8S003K3 STM8S003F3

        Symbol Parameter                         Conditions    Typ   Max(1) Unit

                                                 fADC = 4 MHz  1.5   2.5
                                                 fADC = 2 MHz
        |EG| Gain error(2)                                     1.3   3

                                                 fADC = 4 MHz  2     3
                                                 fADC = 2 MHz
        |ED| Differential linearity error(2)                   0.7   1

                                                 fADC = 4 MHz  0.7   1.5
                                                 fADC = 2 MHz
        |EL|  Integral linearity error(2)                      0.6   1.5

                                                 fADC = 4 MHz  0.8   2

        (1) Data based on characterization results, not tested in production.

        (2) ADC accuracy vs. negative injection current: Injecting negative current on any of the
        analog input pins should be avoided as this significantly reduces the accuracy of the
        conversion being performed on another analog input. It is recommended to add a Schottky
        diode (pin to ground) to standard analog pins which may potentially inject negative current.
        Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in I/O port
        pin characteristics does not affect the ADC accuracy.

                            Figure 42: ADC accuracy characteristics

        1. Example of an actual transfer curve.
        2. The ideal transfer curve

84/100                      DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                 Electrical characteristics

          3. End point correlation line

              ET = Total unadjusted error: maximum deviation between the actual and the ideal transfer
              curves.

              EO = Offset error: deviation between the first actual transition and the first ideal one.
              EG = Gain error: deviation between the last ideal transition and the last actual one.
              ED = Differential linearity error: maximum deviation between actual steps and the ideal
              one.

              EL = Integral linearity error: maximum deviation between any actual transition and the end
              point correlation line.

                                             Figure 43: Typical application with ADC

                       VAIN RAIN           AINx  VDD                  10-bit A/D  STM8
                                     CAIN                             conversion  CADC
                                                       VT
                                                       0.6 V  IL
                                                               1 A
                                                       VT
                                                       0.6 V

9.3.11    EMC characteristics

          Susceptibility tests are performed on a sample basis during product characterization.

9.3.11.1  Functional EMS (electromagnetic susceptibility)

          While executing a simple application (toggling 2 LEDs through I/O ports), the product is
          stressed by two electromagnetic events until a failure occurs (indicated by the LEDs).

          FESD: Functional electrostatic discharge (positive and negative) is applied on all pins of
              the device until a functional disturbance occurs. This test conforms with the IEC 61000-4-2
              standard.

          FTB: A burst of fast transient voltage (positive and negative) is applied to VDD and VSS
              through a 100 pF capacitor, until a functional disturbance occurs. This test conforms with
              the IEC 61000-4-4 standard.

          A device reset allows normal operations to be resumed. The test results are given in the table
          below based on the EMS levels and classes defined in application note AN1709 (EMC design
          guide for STMicrocontrollers).

9.3.11.2  Designing hardened software to avoid noise problems

          EMC characterization and optimization are performed at component level with a typical
          application environment and simplified MCU software. It should be noted that good EMC
          performance is highly dependent on the user application and the software in particular.

          Therefore it is recommended that the user applies EMC software optimization and
          prequalification tests in relation with the EMC level requested for his application.

                                           DocID018576 Rev 3                                     85/100
Electrical characteristics                                                  STM8S003K3 STM8S003F3

          Prequalification trials

          Most of the common failures (unexpected reset and program counter corruption) can be
          recovered by applying a low state on the NRST pin or the oscillator pins for 1 second.

          To complete these trials, ESD stress can be applied directly on the device, over the range of
          specification values. When unexpected behavior is detected, the software can be hardened
          to prevent unrecoverable errors occurring. See application note AN1015 (Software techniques
          for improving microcontroller EMC performance).

                                                     Table 47: EMS data

          Symbol Parameter                           Conditions                                 Level/
                                                                                                class

          VFESD  Voltage limits to be
                 applied on any I/O pin to
                 induce a functional                 VDD = 3.3 V, TA = 25 C, fMASTER = 16 MHz  2/B (1)
                 disturbance                         (HSI clock), conforming to IEC 61000-4-2

          VEFTB  Fast transient voltage

                 burst limits to be applied          VDD= 3.3 V, TA = 25 C ,fMASTER = 16 MHz   4/A (1)
                                                     (HSI clock),conforming to IEC 61000-4-4
                 through 100 pF on VDD
                 and VSS pins to induce a
                 functional disturbance

          (1)Data obtained with HSI clock configuration, after applying HW recommendations described
          in AN2860 (EMC guidelines for STM8S microcontrollers).

9.3.11.3  Electromagnetic interference (EMI)

          Based on a simple application running on the product (toggling 2 LEDs through the I/O ports),
          the product is monitored in terms of emission. This emission test is in line with the norm SAE
          IEC 61967-2 which specifies the board and the loading of each pin.

                                                     Table 48: EMI data

                             Conditions

          Symbol Parameter                                                   Max fHSE/fCPU (1)    Unit
                                         General     Monitored                                  dBV
                                         conditions  frequency band 16 MHz/ 16 MHz/

                                                                             8 MHz 16 MHz

                 Peak level  VDD = 5 V               0.1 MHz to
                             TA = 25 C
                             LQFP32                                      5  5
                             package
          SEMI                                       30 MHz

                                                     30 MHz to           4  5

86/100                       DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                          Electrical characteristics

                          Conditions

          Symbol Parameter                                                   Max fHSE/fCPU (1)  Unit
                                         General     Monitored
                                         conditions  frequency band 16 MHz/ 16 MHz/

                                                                             8 MHz 16 MHz

                          Conforming to 130 MHz

                          SAE IEC

                          61967-2                    130 MHz to

                                                                  5              5

                                                     1 GHz

          SAE EMI                                    SAE EMI level 2.5           2.5
          level

          (1) Data based on characterisation results, not tested in production.

9.3.11.4  Absolute maximum ratings (electrical sensitivity)

          Based on three different tests (ESD, DLU and LU) using specific measurement methods, the
          product is stressed to determine its performance in terms of electrical sensitivity. For more
          details, refer to the application note AN1181.

9.3.11.5  Electrostatic discharge (ESD)

          Electrostatic discharges (a positive then a negative pulse separated by 1 second) are applied
          to the pins of each sample according to each pin combination. The sample size depends on
          the number of supply pins in the device (3 parts*(n+1) supply pin). One model can be simulated:
          Human body model. This test conforms to the JESD22-A114A/A115A standard. For more
          details, refer to the application note AN1181.

                          Table 49: ESD absolute maximum ratings

          Symbol Ratings                             Conditions                Class Maximum Unit
                                                                                         value(1)

          VESD(HBM) Electrostatic discharge          TA = 25C, conforming to
                          voltage
                                                     JESD22-A114                 A    4000

          (Human body model)

                                                                                                                             V
          VESD(CDM) Electrostatic discharge TA LQFP32 package =

          voltage                                    25C, conforming to         IV 1000

          (Charge device model) SD22-C101

                          DocID018576 Rev 3                                                     87/100
Electrical characteristics                                     STM8S003K3 STM8S003F3

          (1) Data based on characterization results, not tested in production

9.3.11.6  Static latch-up

          Two complementary static tests are required on 10 parts to assess the latch-up performance:

          A supply overvoltage (applied to each power supply pin)
          A current injection (applied to each input, output and configurable I/O pin) are performed

              on each sample.

          This test conforms to the EIA/JESD 78 IC latch-up standard. For more details, refer to the
          application note AN1181.

          Symbol Parameter  Table 50: Electrical sensitivities                  Class(1)
                                             Conditions

                                                   TA = 25 C                   A

          LU                Static latch-up class

                                                   TA = 85 C                   A

          (1) Class description: A Class is an STMicroelectronics internal specification. All its limits
          are higher than the JEDEC specifications, that means when a device belongs to class A it
          exceeds the JEDEC standard. B class strictly covers all the JEDEC criteria (international
          standard).

88/100                      DocID018576 Rev 3
STM8S003K3 STM8S003F3                                                                           Package information

10    Package information

10.1  In order to meet environmental requirements, ST offers these devices in different grades of
                                                                                                                     
      ECOPACK packages, depending on their level of environmental compliance. ECOPACK
                                                                                                                        
      specifications, grade definitions and product status are available at: www.st.com. ECOPACK

      is an ST trademark.

      32-pin LQFP package mechanical data

                             Figure 44: 32-pin low profile quad flat package (7 x 7)

                              D                       ccc C
                              D1
                              D3                                   A
                                                                  A2
                                         17
                          24                    16                                                      L1

                  25
            b

                                                      E3 E1 E

             32
                                                   9

      Pin 1                                                                                 A1              L   K

      identification 1        8                                c

                                                                                                               5V_ME

                Table 51: 32-pin low profile quad flat package mechanical data

      Dim.      mm                                                    inches(1)

      A         Min           Typ                     Max             Min                       Typ     Max
      A1                                              1.600                                             0.0630
      A2        0.050         1.400                   0.150           0.0020                    0.0551  0.0059
      b         1.350         0.370                   1.450           0.0531                    0.0146  0.0571
      c         0.300         9.000                   0.450           0.0118                    0.3543  0.0177
      D         0.090         7.000                   0.200           0.0035                    0.2756  0.0079
      D1        8.800                                 9.200           0.3465                            0.3622
                6.800                                 7.200           0.2677                            0.2835

                                 DocID018576 Rev 3                                                             89/100
Package information                                                               STM8S003K3 STM8S003F3

        Dim.         mm                                               inches(1)
                     Min
        D3           8.800      Typ                            Max    Min         Typ         Max
        E            6.800      5.600                          9.200  0.3465      0.2205      0.3622
        E1                      9.000                          7.200  0.2677      0.3543      0.2835
        E3           0.450      7.000                                             0.2756
        e            0.0       5.600                          0.750  0.0177      0.2205      0.0295
        L                       0.800                          7.0   0.0        0.0315      7.0
        L1                      0.600                          0.100              0.0236      0.0039
        k                       1.000                                             0.0394
        ccc                     3.5                                              3.5

        (1) Values in inches are converted from mm and rounded to 4 decimal digits

10.2    20-pin TSSOP package mechanical data

                                   Figure 45: 20-pin, 4.40 mm body, 0.65 mm pitch

                                                                                D

                            20                                 11

                                                                                                        c

                                                                      E1 E

                                         1                     10                                    k

        aaa CP                                                                A2  A1      L
                           A                                         e
                                                            b                             L1

                                                                                              YA_ME

90/100                          DocID018576 Rev 3
STM8S003K3 STM8S003F3                                Package information

      Table 52: 20-pin, 4.40 mm body, 0.65 mm pitch mechanical data

Dim.  mm                                  inches(1)

A     Min              Typ    Max         Min        Typ                    Max
A1                            1.200                                         0.0472
A2    0.050            1.000  0.150       0.0020     0.0394                 0.0059
b     0.800                   1.050       0.0315                            0.0413
c     0.190            6.500  0.300       0.0075     0.2559                 0.0118
D     0.090            6.400  0.200       0.0035     0.2520                 0.0079
E     6.400            4.400  6.600       0.2520     0.1732                 0.2598
E1    6.200            0.650  6.600       0.2441     0.0256                 0.2598
e     4.300            0.600  4.500       0.1693     0.0236                 0.1772
L                      1.000                         0.0394
L1    0.450                   0.750       0.0177                            0.0295
k
aaa   0.0                    8.0        0.0                              8.0
                              0.100                                         0.0039

(1) Values in inches are converted from mm and rounded to 4 decimal digits

                       DocID018576 Rev 3                                    91/100
Package information                                                                                  STM8S003K3 STM8S003F3

10.3    20-lead UFQFPN package mechanical data

             Figure 46: 20-lead ultra thin fine pitch quad flat no-lead package outline (3x3)

                                                                                              D

                            Pin 1                                      E

                                          TOP VIEW

                                                                   L1                                                ddd
                                              D                                                A3

                            L4                e                               L2               A1
                                                         10            e                                  A
                                   5                     11
                              b                                                        E          SIDE VIEW

                                   1                15                                                                  103_A0A5_ME

                                      20            16

                                          L3

                                      BOTTOM VIEW

        1. Drawing is not to scale.

        Table 53: 20-lead ultra thin fine pitch quad flat no-lead package (3x3) mechanical data

        Dim.         mm                                                                   inches(1)

                     Min              Typ                              Max                Min        Typ                             Max

        D                             3.000                                                          0.1181

        E                             3.000                                                          0.1181

        A            0.500            0.550                            0.600              0.0197     0.0217                          0.0236

        A1           0.000            0.020                            0.050              0.0000     0.0008                          0.0020

        A3                            0.152                                                          0.0060

        e                             0.500                                                          0.0197

        L1           0.500            0.550                            0.600              0.0197     0.0217                          0.0236

        L2           0.300            0.350                            0.400              0.0118     0.0138                          0.0157

        L3                            0.150                                                          0.0059

        L4                            0.200                                                          0.0079

        b            0.180            0.250                            0.300              0.0071     0.0098                          0.0118

92/100                                        DocID018576 Rev 3
STM8S003K3 STM8S003F3                                Package information

Dim.  mm                                  inches(1)

      Min              Typ  Max           Min        Typ                     Max

ddd   0.050                               0.0020

(1) Values in inches are converted from mm and rounded to 4 decimal digits.

                       DocID018576 Rev 3                                          93/100
Thermal characteristics                                       STM8S003K3 STM8S003F3

11 Thermal characteristics

                 The maximum chip junction temperature (TJ max) must never exceed the values given in
                 Operating conditions.

                 The maximum chip-junction temperature, TJmax, in degrees Celsius, may be calculated using
                 the following equation:

                 TJmax = TAmax + (PDmax x JA)

                 Where:

       TAmax is the maximum ambient temperature in C
       JA is the package junction-to-ambient thermal resistance in C/W
       PDmax is the sum of PINTmax and PI/Omax (PDmax = PINTmax + PI/Omax)
       PINTmax is the product of IDD andVDD, expressed in Watts. This is the maximum chip internal

                     power.

       PI/Omax represents the maximum power dissipation on output pins

                     Where: PI/Omax = (VOL*IOL) + ((VDD-VOH)*IOH), taking into account the actual VOL/IOL and
                     VOH/IOH of the I/Os at low and high level in the application.

                         Table 54: Thermal characteristics

        Symbol           Parameter(1)                         Value  Unit

        JA               Thermal resistance junction-ambient  84     C/W

                         TSSOP20 - 4.4 mm

        JA               Thermal resistance junction-ambient  90

                         UFQFPN20 - 3 x 3 mm

        JA               Thermal resistance junction-ambient  60

                         LQFP32 - 7 x 7 mm

        (1)Thermal resistances are based on JEDEC JESD51-2 with 4-layer PCB in a natural
        convection environment.

11.1    Reference document
11.2
        JESD51-2 integrated circuits thermal test method environment conditions - natural convection
        (still air). Available from www.jedec.org.

        Selecting the product temperature range

        When ordering the microcontroller, the temperature range is specified in the order code.

94/100                                 DocID018576 Rev 3
STM8S003K3 STM8S003F3                     Thermal characteristics

The following example shows how to calculate the temperature range needed for a given
application.

Assuming the following application conditions:

Maximum ambient temperature TAmax= 75 C (measured according to JESD51-2)
IDDmax = 8 mA, VDD = 5 V
Maximum 20 I/Os used at the same time in output at low level with

    IOL = 8 mA, VOL= 0.4 V
    PINTmax = 8 mA x 5 V = 400 mW
    Amax

PDmax = 400 mW + 64 mW

    Thus: PDmax = 464 mW

TJmax for LQFP32 can be calculated as follows, using the thermal resistance JA:
TJmax = 75 C + (60 C/W x 464 mW) = 75 C + 27.8 C = 102.8 C
This is within the range of the suffix 6 version parts (-40 < TJ < 105 C).
In this case, parts must be ordered at least with the temperature range suffix 6.

                       DocID018576 Rev 3  95/100
Ordering information                                     STM8S003K3 STM8S003F3

12 Ordering information

                                 Figure 47: STM8S003x value line ordering information scheme

                      Example:                     STM8 S 003 K 3 T 6  TR

                      Product class
                      STM8 microcontroller

                      Family type
                      S = Standard

                      Sub-family type
                      00x = Value line
                      003 sub-family

                      Pin count
                      K = 32 pins
                      F = 20 pins

                      Program memory size
                      3 = 8 Kbytes

                      Package type 1
                      T = LQFP
                      P = TSSOP

                      U = UFQFPN

                      Temperature range
                      6 = -40 C to 85 C

                      Package pitch
                      Blank = 0.5 or 0.65 mm(1)
                      C = 0.8 mm(2)
                      Packing
                      No character = Tray or tube
                      TR = Tape and reel

        1. TSSOP and UFQFPN package.
        2. LQFP package.

        For a list of available options (e.g. package, packing) and orderable part numbers or for further
        information on any aspect of this device, please go to www.st.com or contact the ST Sales
        Office nearest to you.

96/100                                DocID018576 Rev 3
STM8S003K3 STM8S003F3                     STM8 development tools

13    STM8 development tools

13.1  Development tools for the STM8 microcontrollers include the full-featured STice emulation
      system supported by a complete software tool package including C compiler, assembler and
      integrated development environment with high-level language debugger. In addition, the
      STM8 is to be supported by a complete range of tools including starter kits, evaluation boards
      and a low-cost in-circuit debugger/programmer.

      Emulation and in-circuit debugging tools

      The STice emulation system offers a complete range of emulation and in-circuit debugging
      features on a platform that is designed for versatility and cost-effectiveness. In addition, STM8
      application development is supported by a low-cost in-circuit debugger/programmer.

      The STice is the fourth generation of full featured emulators from STMicroelectronics. It offers
      new advanced debugging capabilities including profiling and coverage to help detect and
      eliminate bottlenecks in application execution and dead code when fine tuning an application.

      In addition, STice offers in-circuit debugging and programming of STM8 microcontrollers via
      the STM8 single wire interface module (SWIM), which allows non-intrusive debugging of an
      application while it runs on the target microcontroller.

      For improved cost effectiveness, STice is based on a modular design that allows you to order
      exactly what you need to meet your development requirements and to adapt your emulation
      system to support existing and future ST microcontrollers.

      STice key features

       Occurrence and time profiling and code coverage (new features)
       Advanced breakpoints with up to 4 levels of conditions
       Data breakpoints
       Program and data trace recording up to 128 KB records
       Read/write on the fly of memory during emulation
       In-circuit debugging/programming via SWIM protocol
       8-bit probe analyzer
       1 input and 2 output triggers
       Power supply follower managing application voltages between 1.62 to 5.5 V
       Modularity that allows you to specify the components you need to meet your development

          requirements and adapt to future requirements

       Supported by free software tools that include integrated development environment (IDE),
          programming software interface and assembler for STM8.

13.2  Software tools

      STM8 development tools are supported by a complete, free software package from
      STMicroelectronics that includes ST Visual Develop (STVD) IDE and the ST Visual
      Programmer (STVP) software interface. STVD provides seamless integration of the Cosmic
      and Raisonance C compilers for STM8, which are available in a free version that outputs up
      to 16 Kbytes of code.

                       DocID018576 Rev 3  97/100
STM8 development tools                     STM8S003K3 STM8S003F3

13.2.1  STM8 toolset
13.2.2
        STM8 toolset with STVD integrated development environment and STVP programming
        software is available for free download at www.st.com/mcu. This package includes:

        ST Visual Develop Full-featured integrated development environment from ST, featuring

         Seamless integration of C and ASM toolsets
         Full-featured debugger
         Project management
         Syntax highlighting editor
         Integrated programming interface
         Support of advanced emulation features for STice such as code profiling and coverage

        ST Visual Programmer (STVP) Easy-to-use, unlimited graphical interface allowing read,
        write and verify of your STM8 microcontroller's Flash program memory, data EEPROM and
        option bytes. STVP also offers project mode for saving programming configurations and
        automating programming sequences.

        C and assembly toolchains

        Control of C and assembly toolchains is seamlessly integrated into the STVD integrated
        development environment, making it possible to configure and control the building of your
        application directly from an easy-to-use graphical interface.

        Available toolchains include:

         Cosmic C compiler for STM8 Available in a free version that outputs up to 16 Kbytes
            of code. For more information, see www.cosmic-software.com.

         Raisonance C compiler for STM8 Available in a free version that outputs up to
            16 Kbytes of code. For more information, see www.raisonance.com.

         STM8 assembler linker Free assembly toolchain included in the STVD toolset, which
            allows you to assemble and link your application source code.

13.3    Programming tools

        During the development cycle, STice provides in-circuit programming of the STM8 Flash
        microcontroller on your application board via the SWIM protocol. Additional tools are to include
        a low-cost in-circuit programmer as well as ST socket boards, which provide dedicated
        programming platforms with sockets for programming your STM8.

        For production environments, programmers will include a complete range of gang and
        automated programming solutions from third-party tool developers already supplying
        programmers for the STM8 family.

98/100                  DocID018576 Rev 3
STM8S003K3 STM8S003F3                                       Revision history

14 Revision history

                       Table 55: Document revision history

Date                   Revision Changes

12-Jul-2011            1  Initial revision.
09-Jan-2012
                       2  Added NRW and tRET for data EEPROM in Table 36:

                          Flash program memory and data EEPROM.

                          Updated RPU in Table 41: NRST pin characteristics and
                          Table 37: I/O static characteristics.

                          Updated notes related to VCAP in Table 18: General
                          operating conditions.

12-Jun-2012            3  Updated temperature condition for factory calibrated

                          ACCHSI in Table 33: HSI oscillator characteristics.

                          Changed SCK input to SCK output in Figure 40: SPI
                          timing diagram - master mode(1)

                          Modified Figure 46: 20-lead ultra thin fine pitch quad flat
                          no-lead package outline (3x3) to add package top view.

                          DocID018576 Rev 3                                    99/100
                            STM8S003K3 STM8S003F3

                                                                Please Read Carefully

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