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STM8S003K3T6CTR

器件型号:STM8S003K3T6CTR
器件类别:半导体    嵌入式处理器和控制器    微控制器-MCU    8位微控制器-MCU   
厂商名称:STMicroelectronics [STMicroelectronics]
厂商官网:http://www.st.com/
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器件描述

8-bit Microcontrollers - MCU Value Line ARM 8-Bit 16MHz 8kB 128Byte

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
STMicroelectronics
产品种类:
Product Category:
8-bit Microcontrollers - MCU
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-32
系列:
Series:
STM8S003K3
Core:STM8
Data Bus Width:8 bit
Maximum Clock Frequency:16 MHz
Program Memory Size:8 kB
Data RAM Size:1 kB
ADC Resolution:10 bit
Number of I/Os:28 I/O
工作电源电压:
Operating Supply Voltage:
5.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
接口类型:
Interface Type:
I2C, SPI, UART
封装:
Packaging:
Cut Tape
封装:
Packaging:
MouseReel
封装:
Packaging:
Reel
Program Memory Type:Flash
商标:
Brand:
STMicroelectronics
Data ROM Size:128 B
Data ROM Type:EEPROM
Moisture Sensitive:Yes
Number of ADC Channels:4
Number of Timers/Counters:3 Timer
Processor Series:SMT8S003
工厂包装数量:
Factory Pack Quantity:
2400
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
2.95 V
单位重量:
Unit Weight:
0.027302 oz

STM8S003K3T6CTR器件文档内容

                                                      STM8S003F3 STM8S003K3

Value line, 16 MHz STM8S 8-bit MCU, 8 Kbyte Flash, 128 byte data

                             EEPROM, 10-bit ADC, 3 timers, UART, SPI, I²C

                                                                              Datasheet - production data

Features

Core

•  16 MHz advanced STM8 core with Harvard

   architecture and 3-stage pipeline                        LQFP32          TSSOP20              UFQFPN20

                                                            7x7 mm          6.5x6.4 mm           3x3 mm

•  Extended instruction set

Memories                                              Timers

•  Program memory: 8 Kbyte Flash memory; data         •  Advanced control timer: 16-bit, 4 CAPCOM

   retention 20 years at 55 °C after 100 cycles          channels, 3 complementary outputs, dead-time

                                                         insertion and flexible synchronization

•  RAM: 1 Kbyte                                       •  16-bit general purpose timer, with 3 CAPCOM

•  Data memory: 128 bytes true data EEPROM;              channels (IC, OC or PWM)

   endurance up to 100 k write/erase cycles           •  8-bit basic timer with 8-bit prescaler

Clock, reset and supply management                    •  Auto wakeup timer

•  2.95 V to 5.5 V operating voltage                  •  Window and independent watchdog timers

•  Flexible clock control, 4 master clock sources     Communications interfaces

   –  Low-power crystal resonator oscillator          •  UART with clock output for synchronous

   –  External clock input                               operation, SmartCard, IrDA, LIN master mode

   –  Internal, user-trimmable 16 MHz RC              •  SPI interface up to 8 Mbit/s

   –  Internal low-power 128 kHz RC                   •  I2C interface up to 400 Kbit/s

•  Clock security system with clock monitor

•  Power management                                   Analog to digital converter (ADC)

   –  Low-power modes (wait, active-halt, halt)       •  10-bit ADC, ± 1 LSB ADC with up to 5

   –  Switch-off peripheral clocks individually          multiplexed channels, scan mode and analog

   –  Permanently active, low-consumption                watchdog

      power-on and power-down reset

Interrupt management                                  I/Os

   Nested interrupt controller with 32 interrupts     •  Up to 28 I/Os on a 32-pin package including 21

•                                                        high-sink outputs

•  Up to 27 external interrupts on 6 vectors          •  Highly robust I/O design, immune against

                                                         current injection

                                                      Development support

                                                      •  Embedded single-wire interface module

                                                         (SWIM) for fast on-chip programming and non-

                                                         intrusive debugging

May 2017                                              DocID018576 Rev 9                            1/104

This is information on a product in full production.                                             www.st.com
Contents                                                 STM8S003F3 STM8S003K3

Contents

1         Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2         Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

3         Block diagram  .............................................                                                                      11

4         Product overview    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

          4.1   Central processing unit STM8  .................................                                                             12

          4.2   Single wire interface module (SWIM) and debug module (DM) . . . . . . . . 13

          4.3   Interrupt controller  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

          4.4   Flash program memory and data EEPROM . . . . . . . . . . . . . . . . . . . . . . . 13

          4.5   Clock controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          4.6   Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          4.7   Watchdog timers       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          4.8   Auto wakeup counter   ........................................                                                              17

          4.9   Beeper  ...................................................                                                                 17

          4.10  TIM1 - 16-bit advanced control timer     ............................                                                       17

          4.11  TIM2 - 16-bit general purpose timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          4.12  TIM4 - 8-bit basic timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

          4.13  Analog-to-digital converter (ADC1)       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

          4.14  Communication interfaces  ....................................                                                              18

                4.14.1  UART1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

                4.14.2  SPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

                4.14.3  I2C   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

5         Pinouts and pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

          5.1   STM8S003K3 LQFP32 pinout and pin description . . . . . . . . . . . . . . . . . . 22

          5.2   STM8S003F3 TSSOP20/UFQFPN20 pinout and pin description  ......                                                              25

          5.3   Alternate function remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

6         Memory and register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

          6.1   Memory map    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

          6.2   Register map  ..............................................                                                                31

2/104                                 DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                        Contents

          6.2.1        I/O port hardware register map   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

          6.2.2        General hardware register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

          6.2.3        CPU/SWIM/debug module/interrupt controller registers  . . . . . . . . . . . . 39

7   Interrupt vector mapping              . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

8   Option bytes       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

    8.1   Alternate function remapping bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

9   Electrical characteristics            . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

    9.1   Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

          9.1.1        Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

          9.1.2        Typical values     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

          9.1.3        Typical curves     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

          9.1.4        Loading capacitor  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

          9.1.5        Pin input voltage  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

    9.2   Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

    9.3   Operating conditions         . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

          9.3.1        VCAP external capacitor    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

          9.3.2        Supply current characteristics   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

          9.3.3        External clock sources and timing characteristics . . . . . . . . . . . . . . . . . 61

          9.3.4        Internal clock sources and timing characteristics  . . . . . . . . . . . . . . . . . 63

          9.3.5        Memory characteristics     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

          9.3.6        I/O port pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

          9.3.7        Reset pin characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

          9.3.8        SPI serial peripheral interface  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

          9.3.9        I2C interface characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

          9.3.10       10-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

          9.3.11       EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

10  Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

    10.1  LQFP32 package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

    10.2  TSSOP20 package information             ................................                                                    91

    10.3  UFQFPN20 package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

    10.4  Thermal characteristics         ......................................                                                      97

          10.4.1       Reference document      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

          10.4.2       Selecting the product temperature range  . . . . . . . . . . . . . . . . . . . . . . . 98

                                DocID018576 Rev 9                                   3/104

                                                                                                                                          4
Contents                                                                           STM8S003F3 STM8S003K3

11        Part numbering    .....................                         .  .  .  . . . . . . . . . . . . . . . . . . . . 99

12        STM8 development tools      .............                       .  .  .  . . . . . . . . . . . . . . . . . . . 100

          12.1  Emulation and in-circuit debugging tools                  .  .  .  . . . . . . . . . . . . . . . . . . . . . 100

          12.2  Software tools . . . . . . . . . . . . . . . . . . . . .  .  .  .  . . . . . . . . . . . . . . . . . . . . . 101

                12.2.1  STM8 toolset  .................                   .  .  .  . . . . . . . . . . . . . . . . . . . . . . . . 101

                12.2.2  C and assembly toolchains  ......                 .  .  .  . . . . . . . . . . . . . . . . . . . . . . . . 101

          12.3  Programming tools . . . . . . . . . . . . . . . . .       .  .  .  . . . . . . . . . . . . . . . . . . . . . 101

13        Revision history  ....................                          .  .  .  . . . . . . . . . . . . . . . . . . . 102

4/104                       DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                                                               List of  tables

List of tables

Table 1.   STM8S003F3/K3 value line features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                      .  .  ......   .  . . 10

Table 2.   Peripheral clock gating bit assignments in CLK_PCKENR1/2 registers . . . .                                         .  .  ......   .  . . 15

Table 3.   TIM timer features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  ......   .  . . 18

Table 4.   Legend/abbreviations for STM8S003F3/K3 pin description tables . . . . . . . .                                      .  .  ......   .  . . 21

Table 5.   STM8S003K3 descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  ......   .  . . 22

Table 6.   STM8S003F3 pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  ......   .  . . 27

Table 7.   Flash, Data EEPROM and RAM boundary addresses . . . . . . . . . . . . . . . . .                                    .  .  ......   .  . . 31

Table 8.   I/O port hardware register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  ......   .  . . 31

Table 9.   General hardware register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  ......   .  . . 33

Table 10.  CPU/SWIM/debug module/interrupt controller registers . . . . . . . . . . . . . . . .                               .  .  ......   .  . . 39

Table 11.  Interrupt mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  ......   .  . . 41

Table 12.  Option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  ......   .  . . 42

Table 13.  Option byte description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  ......   .  . . 42

Table 14.  STM8S003K3 alternate function remapping bits for 32-pin devices . . . . . . .                                      .  .  ......   .  . . 44

Table 15.  STM8S003F3 alternate function remapping bits for 20-pin devices . . . . . . .                                      .  .  ......   .  . . 45

Table 16.  Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  ......   .  . . 47

Table 17.  Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  ......   .  . . 48

Table 18.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  ......   .  . . 48

Table 19.  General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  ......   .  . . 49

Table 20.  Operating conditions at power-up/power-down . . . . . . . . . . . . . . . . . . . . . .                            .  .  ......   .  . . 50

Table 21.  Total current consumption with code execution in run mode at VDD = 5 V                                          .  .  .  ......   .  . . 52

Table 22.  Total current consumption with code execution in run mode at VDD = 3.3 V                                           .  .  ......   .  . . 53

Table 23.  Total current consumption in wait mode at VDD = 5 V . . . . . . . . . . . . . . . . .                              .  .  ......   .  . . 54

Table 24.  Total current consumption in wait mode at VDD = 3.3 V  ...............                                             .  .  ......   .  . . 54

Table 25.  Total current consumption in active halt mode at VDD = 5 V . . . . . . . . . . . .                                 .  .  ......   .  . . 55

Table 26.  Total current consumption in active halt mode at VDD = 3.3 V  ..........                                           .  .  ......   .  . . 55

Table 27.  Total current consumption in halt mode at VDD = 5 V    .................                                           .  .  ......   .  . . 56

Table 28.  Total current consumption in halt mode at VDD = 3.3 V . . . . . . . . . . . . . . . .                              .  .  ......   .  . . 56

Table 29.  Wakeup times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  ......   .  . . 56

Table 30.  Total current consumption and timing in forced reset state . . . . . . . . . . . . .                               .  .  ......   .  . . 57

Table 31.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  ......   .  . . 57

Table 32.  HSE user external clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  ......   .  . . 61

Table 33.  HSE oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  ......   .  . . 62

Table 34.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  ......   .  . . 63

Table 35.  LSI oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  ......   .  . . 64

Table 36.  RAM and hardware registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  ......   .  . . 65

Table 37.  Flash program memory and data EEPROM . . . . . . . . . . . . . . . . . . . . . . . . .                             .  .  ......   .  . . 65

Table 38.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  ......   .  . . 66

Table 39.  Output driving current (standard ports) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  ......   .  . . 68

Table 40.  Output driving current (true open drain ports). . . . . . . . . . . . . . . . . . . . . . . .                      .  .  ......   .  . . 68

Table 41.  Output driving current (high sink ports). . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  ......   .  . . 69

Table 42.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  ......   .  . . 75

Table 43.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  ......   .  . . 77
           I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table 44.                                                                                                                     .  .  ......   .  . . 80

Table 45.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  ......   .  . . 82

Table 46.  ADC accuracy with RAIN < 10 kΩ , VDD = 5 V. . . . . . . . . . . . . . . . . . . . . . . .                          .  .  ......   .  . . 82

Table 47.  ADC accuracy with RAIN < 10 kΩ RAIN, VDD = 3.3 V       ..................                                          .  .  ......   .  . . 83

Table 48.  EMS data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  ......   .  . . 85

                       DocID018576 Rev 9                                                                                                        5/104

                                                                                                                                                        6
List of tables                                           STM8S003F3 STM8S003K3

Table 49.  EMI data  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Table 50.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Table 51.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Table 52.  LQFP32 - 32-pin, 7 x 7 mm low-profile quad flat package mechanical data. . . . . . . . . . . . 89

Table 53.  TSSOP20 – 20-lead thin shrink small outline, 6.5 x 4.4 mm, 0.65 mm pitch,

           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Table 54.  UFQFPN20 - 20-lead, 3 x3   mm, 0.5 mm pitch, ultra thin fine pitch quad flat

           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

Table 55.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

Table 56.  Document revision history  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

6/104                                 DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                                                                   List  of  figures

List of figures

Figure  1.   STM8S003F3/K3 value line block diagram        .........................                                                 .  ....  ..  .  .  . . 11

Figure  2.   Flash memory organization  .....................................                                                        .  ....  ..  .  .  . . 14

Figure  3.   STM8S003K3 LQFP32 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                          .  ....  ..  .  .  . . 22

Figure  4.   STM8S003F3 TSSOP20 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                           .  ....  ..  .  .  . . 25

Figure  5.   STM8S003F3 UFQFPN20 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                            .  ....  ..  .  .  . . 26

Figure  6.   Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  ....  ..  .  .  . . 30

Figure  7.   Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  ....  ..  .  .  . . 46

Figure  8.   Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  ....  ..  .  .  . . 47

Figure  9.   fCPUmax versus VDD  ..........................................                                                          .  ....  ..  .  .  . . 49

Figure  10.  External capacitor CEXT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  ....  ..  .  .  . . 51

Figure  11.  Typ. IDD(RUN) vs VDD, HSE user external clock, fCPU = 16 MHz                        .........                           .  ....  ..  .  .  . . 58

Figure  12.  Typ. IDD(RUN) vs fCPU, HSE user external clock, VDD = 5 V . . . . . . . . . . . . .                                     .  ....  ..  .  .  . . 58

Figure  13.  Typ. IDD(RUN) vs VDD, HSI RC osc, fCPU = 16 MHz     ...................                                                 .  ....  ..  .  .  . . 59

Figure  14.  Typ. IDD(WFI) vs. VDD HSE user external clock, fCPU = 16MHz                      ..........                             .  ....  ..  .  .  . . 59

Figure  15.  Typ. IDD(WFI) vs. fCPU, HSE user external clock, VDD = 5 V . . . . . . . . . . . . .                                    .  ....  ..  .  .  . . 60

Figure  16.  Typ. IDD(WFI) vs VDD, HSI RC osc, fCPU = 16 MHz     ...................                                                 .  ....  ..  .  .  . . 60

Figure  17.  HSE external clock source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  ....  ..  .  .  . . 61

Figure  18.  HSE oscillator circuit diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  ....  ..  .  .  . . 62

Figure  19.  Typical HSI frequency variation vs VDD at 4 temperatures. .                .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 64

Figure  20.  Typical LSI frequency variation vs VDD @ 4 temperatures                 .  .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 64

Figure  21.  Typical VIL and VIH vs VDD @ 4 temperatures      ..........                .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 67

Figure  22.  Typical pull-up resistance vs VDD @ 4 temperatures  .....                  .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 67

Figure  23.  Typical pull-up current vs VDD @ 4 temperatures     ........               .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 68

Figure  24.  Typ. VOL @ VDD = 5 V (standard ports) . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 69

Figure  25.  Typ. VOL @ VDD = 3.3 V (standard ports)   ..............                   .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 70

Figure  26.  Typ. VOL @ VDD = 5 V (true open drain ports)     ..........                .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 70

Figure  27.  Typ. VOL @ VDD = 3.3 V (true open drain ports) . . . . . . . . .           .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 71

Figure  28.  Typ. VOL @ VDD = 5 V (high sink ports)    ...............                  .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 71

Figure  29.  Typ. VOL @ VDD = 3.3 V (high sink ports)  ..............                   .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 72

Figure  30.  Typ. VDD - VOH @ VDD = 5 V (standard ports) . . . . . . . . . . .          .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 72

Figure  31.  Typ. VDD - VOH @ VDD = 3.3 V (standard ports)    .........                 .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 73

Figure  32.  Typ. VDD - VOH @ VDD = 5 V (high sink ports)     ..........                .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 73

Figure  33.  Typ. VDD - VOH @ VDD = 3.3 V (high sink ports)   .........                 .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 74

Figure  34.  Typical NRST VIL and VIH vs VDD @ 4 temperatures    .....                  .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 75

Figure  35.  Typical NRST pull-up resistance vs VDD @ 4 temperatures                    .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 76

Figure  36.  Typical NRST pull-up current vs VDD @ 4 temperatures . . .                 .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 76

Figure  37.  Recommended reset pin protection . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .           .  .  .  .  ....  ..  .  .  . . 77

Figure  38.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . .                                  .  ....  ..  .  .  . . 78
             SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . .
Figure  39.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                         .  ....  ..  .  .  . . 78

Figure  40.  Typical application with I2C bus and timing diagram . . . . . . . . . . . . . . . . . .                                 .  ....  ..  .  .  . . 79

Figure  41.                                                                                                                          .  ....  ..  .  .  . . 81

Figure  42.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  ....  ..  .  .  . . 84

Figure  43.  Typical application with ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  ....  ..  .  .  . . 84

Figure  44.  LQFP32 - 32-pin, 7 x 7 mm low-profile quad flat package outline . . . . . . . .                                         .  ....  ..  .  .  . . 88

Figure  45.  LQFP32 - 32-pin, 7 x 7 mm low-profile quad flat recommended footprint . .                                               .  ....  ..  .  .  . . 89

Figure  46.  LQFP32 marking example (package top view)        ......................                                                 .  ....  ..  .  .  . . 90

Figure  47.  TSSOP20 – 20-lead thin shrink small outline, 6.5 x 4.4 mm, 0.65 mm pitch,

             package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  ....  ..  .  .  . . 91

                                        DocID018576 Rev 9                                                                                               7/104

                                                                                                                                                                8
List of figures                     STM8S003F3 STM8S003K3

Figure 48.  TSSOP20 – 20-lead thin shrink small outline, 6.5 x 4.4 mm, 0.65 mm pitch,

            package footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Figure 49.  TSSOP20 marking example (package top view) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

Figure 50.  UFQFPN20 - 20-lead, 3 x 3 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

            package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

Figure 51.  UFQFPN20 - 20-lead, 3 x 3 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

            package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

Figure 52.  UFQFPN20 marking example (package top view) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
            STM8S003F3/K3 value line ordering information scheme(1) . . . . . . . . . . . . . . . . . . . . . . . 99
Figure 53.

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STM8S003F3 STM8S003K3                                                     Introduction

1  Introduction

   This datasheet contains the description of the STM8S003F3/K3 value line features, pinout,

   electrical characteristics, mechanical data and ordering information.

   •  For complete information on the STM8S microcontroller memory, registers and

      peripherals, please refer to the STM8S and STM8A microcontroller families reference

      manual (RM0016).

   •  For information on programming, erasing and protection of the internal Flash memory

      please refer to the PM0051 (How to program STM8S and STM8A Flash program

      memory and data EEPROM).

   •  For information on the debug and SWIM (single wire interface module) refer to the

      STM8 SWIM communication protocol and debug module user manual (UM0470).

   •  For information on the STM8 core, please refer to the STM8 CPU programming manual

      (PM0044).

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Description                                                               STM8S003F3 STM8S003K3

2            Description

             The STM8S003F3/K3 value line 8-bit microcontrollers offer 8 Kbytes of Flash program

             memory, plus integrated true data EEPROM. They are referred to as low-density devices in

             the STM8S microcontroller family reference manual (RM0016).

             TheSTM8S003F3/K3 value line devices provide the following benefits: performance,

             robustness and reduced system cost.

             Device performance and robustness are ensured by true data EEPROM supporting up to

             100000 write/erase cycles, advanced core and peripherals made in a state-of-the-art

             technology at 16 MHz clock frequency, robust I/Os, independent watchdogs with separate

             clock source, and a clock security system.

             The system cost is reduced thanks to a high system integration level with internal clock

             oscillators, watchdog, and brown-out reset.

             Full documentation is offered as well as a wide choice of development tools.

                                      Table 1. STM8S003F3/K3 value line features

                         Features                         STM8S003K3              STM8S003F3

             Pin count                                    32                               20

             Max. number of GPIOs (I/O)                   28                               16

             External interrupt pins                      27                               16

             Timer CAPCOM channels                        7                                7

             Timer complementary outputs                  3                                2

             A/D converter channels                       4                                5

             High-sink I/Os                               21                               12

             Low-density Flash program                    8K                               8K

             memory (byte)

             RAM (byte)                                   1K                               1K

             True data EEPROM (byte)                      128(1)                           128(1)

             Peripheral set                            Multi purpose timer (TIM1), SPI, I2C, UART, Window WDG,

                                                       independent WDG, ADC, PWM timer (TIM2), 8-bit timer (TIM4)

             1.  Without read-while-write capability.

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STM8S003F3 STM8S003K3                                                                               Block diagram

3  Block diagram

                       Figure 1. STM8S003F3/K3 value line block diagram

                       Reset block                                         XTAL 1-16 MHz

                                               Clock controller

   Reset                    Reset

                                                                           RC int. 16 MHz

                                               Detector

                       POR         BOR                                     RC int. 128 kHz

                                        Clock  to peripherals and    core

                                                                           Window WDG

                       STM8 core

                                                                           Independent WDG

   Single wire         Debug/SWIM

   debug interface                                                         8 Kbyte

                                                                           program Flash

                                                                           128 byte

                                                                           data EEPROM

   400 Kbit/s               I2C                Address and data bus        1 Kbyte RAM

                                                                                                          Up to

   8 Mbit/s                 SPI                                            16-bit advanced control        4 CAPCOM

                                                                           timer (TIM1)                   channels

                                                                                                    +  3  complementary

                                                                                                          outputs

   LIN master          UART1

   SPI emul.                                                                                              Up to

                                                                           16-bit general purpose         3 CAPCOM

                                                                           timer (TIM2)                   channels

   up to 5                  ADC1

   channels                                                                8-bit basic timer

                                                                           (TIM4)

   1/2/4 kHz beep      Beeper

                                                                           AWU timer

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Product  overview                                                      STM8S003F3 STM8S003K3

4        Product overview

         The following section intends to give an overview of the basic features of the

         STM8S003F3/K3 value line functional modules and peripherals.

         For more detailed information please refer to the corresponding family reference manual

         (RM0016).

4.1      Central processing unit STM8

         The 8-bit STM8 core is designed for code efficiency and performance.

         It contains six internal registers which are directly addressable in each execution context, 20

         addressing modes including indexed indirect and relative addressing and 80 instructions.

         Architecture and registers

         •  Harvard architecture

         •  3-stage pipeline

         •  32-bit wide program memory bus - single cycle fetching for most instructions

         •  X and Y 16-bit index registers - enabling indexed addressing modes with or without

            offset and read-modify-write type data manipulations

         •  8-bit accumulator

         •  24-bit program counter - 16-Mbyte linear memory space

         •  16-bit stack pointer - access to a 64 K-level stack

         •  8-bit condition code register - 7 condition flags for the result of the last instruction

         Addressing

         •  20 addressing modes

         •  Indexed indirect addressing mode for look-up tables located anywhere in the address

            space

         •  Stack pointer relative addressing mode for local variables and parameter passing

         Instruction set

         •  80 instructions with 2-byte average instruction size

         •  Standard data movement and logic/arithmetic functions

         •  8-bit by 8-bit multiplication

         •  16-bit by 8-bit and 16-bit by 16-bit division

         •  Bit manipulation

         •  Data transfer between stack and accumulator (push/pop) with direct stack access

         •  Data transfer using the X and Y registers or direct memory-to-memory transfers

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STM8S003F3 STM8S003K3                                                          Product overview

4.2  Single wire interface module (SWIM) and debug module (DM)

     The single wire interface module and debug module permits non-intrusive, real-time in-

     circuit debugging and fast memory programming.

     SWIM

     Single wire interface module for direct access to the debug module and memory

     programming. The interface can be activated in all device operation modes. The maximum

     data transmission speed is 145 byte/ms.

     Debug module

     The non-intrusive debugging module features a performance close to a full-featured

     emulator. Beside memory and peripherals, also CPU operation can be monitored in real-

     time by means of shadow registers.

     •  R/W to RAM and peripheral registers in real-time

     •  R/W access to all resources by stalling the CPU

     •  Breakpoints on all program-memory instructions (software breakpoints)

     •  Two advanced breakpoints, 23 predefined configurations

4.3  Interrupt controller

     •  Nested interrupts with three software priority levels

     •  32 interrupt vectors with hardware priority

     •  Up to 27 external interrupts on six vectors including TLI

     •  Trap and reset interrupts

4.4  Flash program memory and data EEPROM

     •  8 Kbyte of Flash program single voltage Flash memory

     •  128 byte true data EEPROM

     •  User option byte area

     Write protection (WP)

     Write protection of Flash program memory and data EEPROM is provided to avoid

     unintentional overwriting of memory that could result from a user software malfunction.

     There are two levels of write protection. The first level is known as MASS (memory access

     security system). MASS is always enabled and protects the main Flash program memory,

     data EEPROM and option bytes.

     To perform in-application programming (IAP), this write protection can be removed by

     writing a MASS key sequence in a control register. This allows the application to modify the

     content of main program memory and data EEPROM, or to reprogram the device option

     bytes.

     A second level of write protection, can be enabled to further protect a specific area of

     memory known as UBC (user boot code). Refer to Figure 2.

                                   DocID018576 Rev 9                                           13/104

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Product  overview                                                         STM8S003F3 STM8S003K3

         The size of the UBC is programmable through the UBC option byte (Table 13), in increments

         of 1 page (64-byte block) by programming the UBC option byte in ICP mode.

         This divides the program memory into two areas:

         •  Main program memory: 8 Kbyte minus UBC

         •  User-specific boot code (UBC): Configurable up to 8 Kbyte

         The UBC area remains write-protected during in-application programming. This means that

         the MASS keys do not unlock the UBC area. It protects the memory used to store the boot

         program, specific code libraries, reset and interrupt vectors, the reset routine and usually

         the IAP and communication routines.

                           Figure 2. Flash memory organization

                                              2SWLRQE\WHV

                                    'DWD((3520 E\WHV

                                                                          3URJUDPPDEOH

                                              8%&DUHD                    DUHDIURPE\WHV

                           5HPDLQVZULWHSURWHFWHGGXULQJ,$3             SDJH XSWR

                                                                          .E\WHV

            /RZGHQVLW\                                                    LQSDJHVWHSV

            )ODVKSURJUDP

            PHPRU\

             .E\WHV

                                    3URJUDPPHPRU\DUHD

                                    :ULWHDFFHVVSRVVLEOHIRU,$3

                                                                                    069

         Read-out protection (ROP)

         The read-out protection blocks reading and writing from/to the Flash program memory and

         data EEPROM memory in ICP mode (and debug mode). Once the read-out protection is

         activated, any attempt to toggle its status triggers a global erase of the program memory.

         Even if no protection can be considered as totally unbreakable, the feature provides a very

         high level of protection for a general purpose microcontroller.

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STM8S003F3 STM8S003K3                                                     Product overview

4.5  Clock controller

     The clock controller distributes the system clock (fMASTER) coming from different oscillators
     to the core and the peripherals. It also manages clock gating for low power modes and

     ensures clock robustness.

     Features

     •  Clock prescaler: To get the best compromise between speed and current

        consumption the clock frequency to the CPU and peripherals can be adjusted by a

        programmable prescaler.

     •  Safe clock switching: Clock sources can be changed safely on the fly in run mode

        through a configuration register. The clock signal is not switched until the new clock

        source is ready. The design guarantees glitch-free switching.

     •  Clock management: To reduce power consumption, the clock controller can stop the

        clock to the core, individual peripherals or memory.

     •  Master clock sources: Four different clock sources can be used to drive the master

        clock:

        –    1-16 MHz high-speed external crystal (HSE)

        –    Up to 16 MHz high-speed user-external clock (HSE user-ext)

        –    16 MHz high-speed internal RC oscillator (HSI)

        –    128 kHz low-speed internal RC (LSI)

     •  Startup clock: After reset, the microcontroller restarts by default with an internal

        2 MHz clock (HSI/8). The prescaler ratio and clock source can be changed by the

        application program as soon as the code execution starts.

     •  Clock security system (CSS): This feature can be enabled by software. If an HSE

        clock failure occurs, the internal RC (16 MHz/8) is automatically selected by the CSS

        and an interrupt can optionally be generated.

     •  Configurable main clock output (CCO): This outputs an external clock for use by the

        application.

        Table 2. Peripheral clock gating bit assignments in CLK_PCKENR1/2 registers

        Bit      Peripheral     Bit    Peripheral       Bit   Peripheral  Bit      Peripheral

                       clock           clock                       clock                      clock

        PCKEN17        TIM1   PCKEN13  UART1       PCKEN27    Reserved    PCKEN23             ADC

        PCKEN16  Reserved     PCKEN12  Reserved    PCKEN26    Reserved    PCKEN22             AWU

        PCKEN15        TIM2   PCKEN11  SPI         PCKEN25    Reserved    PCKEN21             Reserved

        PCKEN14        TIM4   PCKEN10  I2C         PCKEN24    Reserved    PCKEN20             Reserved

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4.6      Power management

         For efficient power management, the application can be put in one of four different low-

         power modes. You can configure each mode to obtain the best compromise between the

         lowest power consumption, the fastest start-up time and available wakeup sources.

         •   Wait mode: In this mode, the CPU is stopped, but peripherals are kept running. The

             wakeup is performed by an internal or external interrupt or reset.

         •   Active halt mode with regulator on: In this mode, the CPU and peripheral clocks are

             stopped. An internal wakeup is generated at programmable intervals by the auto wake

             up unit (AWU). The main voltage regulator is kept powered on, so current consumption

             is higher than in active halt mode with regulator off, but the wakeup time is faster.

             Wakeup is triggered by the internal AWU interrupt, external interrupt or reset.

         •   Active halt mode with regulator off: This mode is the same as active halt with

             regulator on, except that the main voltage regulator is powered off, so the wake up time

             is slower.

         •   Halt mode: In this mode the microcontroller uses the least power. The CPU and

             peripheral clocks are stopped, the main voltage regulator is powered off. Wakeup is

             triggered by external event or reset.

4.7      Watchdog timers

         The watchdog system is based on two independent timers providing maximum security to

         the applications.

         Activation of the watchdog timers is controlled by option bytes or by software. Once

         activated, the watchdogs cannot be disabled by the user program without performing a

         reset.

         Window watchdog timer

         The window watchdog is used to detect the occurrence of a software fault, usually

         generated by external interferences or by unexpected logical conditions, which cause the

         application program to abandon its normal sequence.

         The window function can be used to trim the watchdog behavior to match the application

         perfectly.

         The application software must refresh the counter before time-out and during a limited time

         window.

         A reset is generated in two situations:

         1.  Timeout: at 16 MHz CPU clock the time-out period can be adjusted between 75 µs up

             to 64 ms.

         2.  Refresh out of window: the down-counter is refreshed before its value is lower than the

             one stored in the window register.

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STM8S003F3 STM8S003K3                                                              Product overview

      Independent watchdog timer

      The independent watchdog peripheral can be used to resolve processor malfunctions due to

      hardware or software failures.

      It is clocked by the 128 kHz LSI internal RC clock source, and thus stays active even in case

      of a CPU clock failure

      The IWDG time base spans from 60 µs to 1 s.

4.8   Auto wakeup counter

      •  Used for auto wakeup from active halt mode

      •  Clock source: internal 128 kHz internal low frequency RC oscillator or external clock

      •  LSI clock can be internally connected to TIM1 input capture channel 1 for calibration

4.9   Beeper

      The beeper function outputs a signal on the BEEP pin for sound generation. The signal is in

      the range of 1, 2 or 4 kHz.

      The beeper output port is only available through the alternate function remap option bit

      AFR7.

4.10  TIM1 - 16-bit advanced control timer

      This is a high-end timer designed for a wide range of control applications. With its

      complementary outputs, dead-time control and center-aligned PWM capability, the field of

      applications is extended to motor control, lighting and half-bridge driver.

      •  16-bit up, down and up/down autoreload counter with 16-bit prescaler

      •  Four independent capture/compare channels (CAPCOM) configurable as input

         capture, output compare, PWM generation (edge and center aligned mode) and single

         pulse mode output

      •  Synchronization module to control the timer with external signals

      •  Break input to force the timer outputs into a defined state

      •  Three complementary outputs with adjustable dead time

      •  Encoder mode

      •  Interrupt sources: 3 x input capture/output compare, 1 x overflow/update, 1 x break

4.11  TIM2 - 16-bit general purpose timer

      •  16-bit autoreload (AR) up-counter

      •  15-bit prescaler adjustable to fixed power of 2 ratios 1…32768

      •  3 individually configurable capture/compare channels

      •  PWM mode

      •  Interrupt sources: 3 x input capture/output compare, 1 x overflow/update

                                      DocID018576 Rev 9                                         17/104

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Product  overview                                                         STM8S003F3 STM8S003K3

4.12     TIM4 - 8-bit basic timer

         •       8-bit autoreload, adjustable prescaler ratio to any power of 2 from  1 to 128

         •       Clock source: CPU clock

         •       Interrupt source: 1 x overflow/update

                                         Table 3. TIM timer features

         Counter                                                CAPCOM                          Timer

Timer    size       Prescaler                         Counting            Complem.    Ext.      synchr-

         (bits)                                       mode      channels  outputs     trigger   onization/

                                                                                                chaining

TIM1     16        Any integer from 1 to 65536        Up/down         4   3           Yes

TIM2     16        Any power of 2 from 1 to 32768       Up            3   0           No        No

TIM4     8         Any power of 2 from 1 to 128         Up            0   0           No

4.13     Analog-to-digital converter (ADC1)

         STM8S003F3/K3 value line products contain a 10-bit successive approximation A/D

         converter (ADC1) with up to 5 external multiplexed input channels and the following main

         features:

         •       Input voltage range: 0 to VDDA

         •       Conversion time: 14 clock cycles

         •       Single and continuous, buffered continuous conversion modes

         •       Buffer size (10 x 10 bits)

         •       Scan mode for single and continuous conversion of a sequence of channels

         •       Analog watchdog capability with programmable upper and lower thresholds

         •       Analog watchdog interrupt

         •       External trigger input

         •       Trigger from TIM1 TRGO

         •       End of conversion (EOC) interrupt

Note:    Additional AIN12 analog input is not selectable in ADC scan mode or with analog watchdog.

         Values converted from AIN12 are stored only into the ADC_DRH/ADC_DRL registers.

4.14     Communication interfaces

         The following communication interfaces are implemented:

         •       UART1: full feature UART, synchronous mode, SPI master mode, SmartCard mode,

                 IrDA mode, LIN2.1 master capability

         •       SPI: full and half-duplex, 8 Mbit/s

         •       I²C: up to 400 Kbit/s

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STM8S003F3 STM8S003K3                                                               Product overview

4.14.1  UART1

        Main features

        •    1 Mbit/s full duplex SCI

        •    SPI emulation

        •    High precision baud rate generator

        •    Smartcard emulation

        •    IrDA SIR encoder decoder

        •    LIN master mode

        •    Single wire half duplex mode

        Asynchronous communication (UART mode)

        •    Full duplex communication - NRZ standard format (mark/space)

        •    Programmable transmit and receive baud rates up to 1 Mbit/s (fCPU/16)  and  capable  of

             following any standard baud rate regardless of the input frequency

        •    Separate enable bits for transmitter and receiver

        •    Two receiver wakeup modes:

             –  Address bit (MSB)

             –  Idle line (interrupt)

        •    Transmission error detection with interrupt generation

        •    Parity control

        Synchronous communication

        •    Full duplex synchronous transfers

        •    SPI master operation

        •    8-bit data communication

        •    Maximum speed: 1 Mbit/s at 16 MHz (fCPU/16)

        LIN master mode

        •    Emission: generates 13-bit synch. break frame

        •    Reception: detects 11-bit break frame

4.14.2  SPI

        •    Maximum speed: 8 Mbit/s (fMASTER/2) both for master and slave

        •    Full duplex synchronous transfers

        •    Simplex synchronous transfers on two lines with a possible bidirectional data line

        •    Master or slave operation - selectable by hardware or software

        •    CRC calculation

        •    1 byte Tx and Rx buffer

        •    Slave/master selection input pin

                                       DocID018576 Rev 9                                         19/104

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Product  overview                                                       STM8S003F3    STM8S003K3

4.14.3   I2C

         •    I2C master features

              –    Clock generation

              –    Start and stop generation

         •    I2C slave features

              –    Programmable I2C address detection

              –    Stop bit detection

         •    Generation and detection of 7-bit/10-bit addressing  and  general call

         •    Supports different communication speeds

              –    Standard speed (up to 100 kHz)

              –    Fast speed (up to 400 kHz)

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STM8S003F3 STM8S003K3                                           Pinouts and pin descriptions

5  Pinouts and pin descriptions

          Table 4. Legend/abbreviations for STM8S003F3/K3 pin description tables

   Type                I = input, O = output, S = power supply

   Level               Input   CM = CMOS

                       Output  HS = high sink

                       O1 = slow (up to 2 MHz)

   Output speed        O2 = fast (up to 10 MHz)

                       O3 = fast/slow programmability with slow as default state after reset

                       O4 = fast/slow programmability with fast as default state after reset

   Port and control    Input   float = floating, wpu = weak pull-up

   configuration       Output  T = true open drain, OD = open drain, PP = push pull

                       Bold x (pin state after internal reset release)

   Reset state         Unless otherwise specified, the pin state is the same during the reset phase

                       and after the internal reset release.

                               DocID018576 Rev 9                                              21/104

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Pinouts  and pin descriptions                                                                                                                                                                                                                                                                   STM8S003F3 STM8S003K3

5.1      STM8S003K3 LQFP32 pinout and pin description

                               Figure 3. STM8S003K3 LQFP32 pinout

                                                        3' +6 7/,>7,0B&+@  3' +6 8$57B5;  3' +6 8$57B7;     3' +6 %((37,0B&+  3' +6 7,0B&+$'&B(75  3' +6 >7,0B&+@      3' +6 6:,0                3' +6 7,0B%.,1>&/.B&&2@

                                                                                                                                                                                                                  

                               1567                                                                                                                                                                                                                                           3& +6 63,B0,62

                               26&,13$                                                                                                                                                                                                                                      3& +6 63,B026,

                               26&2873$                                                                                                                                                                                                                                     3& +6 63,B6&.

                               966                                                                                                                                                                                                                                            3& +6 7,0B&+&/.B&&2

                               9&$3                                                                                                                                                                                                                                           3& +6 7,0B&+

                               9''                                                                                                                                                                                                                                            3& +6 7,0B&+

         >63,B166@7,0B&+ +6 3$                                                                                                                                                                                                                                           3& +6 7,0B&+8$57B&.

                               3)                                                                                                                                                                                                                                            3( +6 63,B166

                                                                                                                                                                                                                   

                                                        3%                      3%                ,&B6'$ 7 3%       ,&B6&/ 7 3%         7,0B(75$,1 +6 3%     7,0B&+1$,1 +6 3%  7,0B&+1$,1 +6 3%     7,0B&+1$,1 +6 3%

                                                                                                                                                                                                                                                                                                            069

                               Table 5. STM8S003K3 descriptions

                                                     Input                                                                                        Output

         LQFP32                                                                  Ext. interrupt     High sink(1)                                                                                                                                                  Main function  (after reset)  Default     Alternate

                 Pin name      Type        floating                                                                                               Speed                                                                                                                                         alternate   function

                                                        wpu                                                                                                                  OD                           PP                                                                                    function    after remap

                                                                                                                                                                                                                                                                                                            [option bit]

         1       NRST          I/O         -            X                        -                                     -                          -                          -                                                  -   Reset                                                                   -

         2       PA1/OSCIN(2)  I/O         X            X                        X                                     -                          O1                         X                                       X                                            Port A1                       Resonator/  -

                                                                                                                                                                                                                                                                                                crystal in

22/104                                        DocID018576                                                                 Rev 9
STM8S003F3  STM8S003K3                                                                                                   Pinouts and pin                  descriptions

                                   Table  5.  STM8S003K3                                 descriptions     (continued)

                                                    Input                                Output

            LQFP32                                         Ext. interrupt  High sink(1)                   Main function  (after reset)       Default      Alternate

                         Pin name  Type   floating                                       Speed                                          alternate         function

                                                    wpu                                         OD    PP                                function          after remap

                                                                                                                                                          [option bit]

            3       PA2/OSCOUT     I/O        X     X      X               -             O1     X     X   Port A2                       Resonator/        -

                                                                                                                                        crystal out

            4       VSS            S          -     -      -               -             -      -     -   Digital ground                                  -

            5       VCAP           S          -     -      -               -             -      -     -   1.8 V regulator capacitor                       -

            6       VDD            S          -     -      -               -             -      -     -   Digital power supply                            -

                    PA3/TIM2_CH3                                                                                                             Timer 2      SPI master/

            7       [SPI_NSS]      I/O        X     X      X               HS            O3     X     X   Port A3                       channel 3         slave select

                                                                                                                                                          [AFR1]

            8       PF4            I/O        X     X      -               -             O1     X     X   Port F4                               -         -

            9       PB7            I/O        X     X      -               -             O1     X     X   Port B7                               -         -

            10      PB6            I/O        X     X      -               -             O1     X     X   Port B6                               -         -

            11      PB5/I2C_SDA    I/O        X     -      X               -             O1     T(3)  -   Port B5                       I2C data          -

            12      PB4/I2C_SCL    I/O        X     -      X               -             O1     T(3)  -   Port B4                       I2C clock         -

                    PB3/AIN3                                                                                                            Analog

            13      [TIM1_ETR]     I/O        X     X      X               HS            O3     X     X   Port B3                       input 3/Timer 1   -

                                                                                                                                        external trigger

                                                                                                                                        Analog

            14      PB2/AIN2       I/O        X     X      X               HS            O3     X     X   Port B2                       input 2/Timer 1   -

                    [TIM1_CH3N]                                                                                                         - inverted

                                                                                                                                        channel 3

                                                                                                                                        Analog

            15      PB1/AIN1       I/O        X     X      X               HS            O3     X     X   Port B1                       input 1/Timer 1   -

                    [TIM1_CH2N]                                                                                                         - inverted

                                                                                                                                        channel 2

                                                                                                                                        Analog

            16      PB0/AIN0       I/O        X     X      X               HS            O3     X     X   Port B0                       input 0/Timer 1   -

                    [TIM1_CH1N]                                                                                                         - inverted

                                                                                                                                        channel 1

                                                                                                                                        SPI

            17      PE5/SPI_NSS    I/O        X     X      X               HS            O3     X     X   Port E5                       master/slave      -

                                                                                                                                        select

                    PC1/TIM1_CH1/                                                                                                       Timer 1 -

            18      UART1_CK       I/O        X     X      X               HS            O3     X     X   Port C1                       channel 1         -

                                                                                                                                        UART1 clock

            19      PC2/TIM1_CH2   I/O        X     X      X               HS            O3     X     X   Port C2                       Timer 1-          -

                                                                                                                                        channel 2

            20      PC3/TIM1_CH3   I/O        X     X      X               HS            O3     X     X   Port C3                       Timer 1 -         -

                                                                                                                                        channel 3

                                                 DocID018576 Rev 9                                                                                        23/104

                                                                                                                                                                        29
Pinouts  and  pin         descriptions                                                                                                      STM8S003F3      STM8S003K3

                                         Table  5.  STM8S003K3                                 descriptions   (continued)

                                                          Input                                Output

                  LQFP32                                         Ext. interrupt  High sink(1)                 Main function  (after reset)  Default           Alternate

                               Pin name   Type  floating                                       Speed                                        alternate         function

                                                          wpu                                         OD  PP                                function          after remap

                                                                                                                                                              [option bit]

                                                                                                                                            Timer 1 -

                  21      PC4/TIM1_CH4/C  I/O       X     X      X               HS            O3     X   X   Port C4                       channel           -

                          LK_CCO                                                                                                            4/configurable

                                                                                                                                            clock output

                  22      PC5/SPI_SCK     I/O       X     X      X               HS            O3     X   X   Port C5                       SPI clock         -

                  23      PC6/SPI_MOSI    I/O       X     X      X               HS            O3     X   X   Port C6                       SPI master        -

                                                                                                                                            out/slave in

                  24      PC7/SPI_MISO    I/O       X     X      X               HS            O3     X   X   Port C7                       SPI master in/    -

                                                                                                                                            slave out

                          PD0/[TIM1_BKIN                                                                                                    Timer 1 - break   Configurable

                  25      [CLK_CCO]       I/O       X     X      X               HS            O3     X   X   Port D0                       input             clock output

                                                                                                                                                              [AFR5]

                  26      PD1/SWIM(4)     I/O       X     X      X               HS            O4     X   X   Port D1                       SWIM data         -

                                                                                                                                            interface

                          PD2                                                                                                                                 Timer 2 -

                  27      [TIM2_CH3]      I/O       X     X      X               HS            O3     X   X   Port D2                                -        channel 3

                                                                                                                                                              [AFR1]

                          PD3/TIM2_CH2                                                                                                      Timer 2 -

                  28      [ADC_ETR]       I/O       X     X      X               HS            O3     X   X   Port D3                       channel 2/ADC     -

                                                                                                                                            external trigger

                          PD4/BEEP/                                                                                                         Timer 2 -

                  29      TIM2_CH1        I/O       X     X      X               HS            O3     X   X   Port D4                       channel           -

                                                                                                                                            1/BEEP output

                  30      PD5/ UART1_TX   I/O       X     X      X               HS            O3     X   X   Port D5                       UART1 data        -

                                                                                                                                            transmit

                  31      PD6/ UART1_RX   I/O       X     X      X               HS            O3     X   X   Port D6                       UART1 data        -

                                                                                                                                            receive

                          PD7/TLI                                                                                                           Top level         Timer 1 -

                  32      [TIM1_CH4]      I/O       X     X      X               HS            O3     X   X   Port D7                       interrupt         channel 4

                                                                                                                                                              [AFR6]

              1.  I/O pins used simultaneously for high-current source/sink must be uniformly spaced around the package. In
                  addition, the total driven current must respect the absolute maximum ratings given in Section 9: Electrical
                  characteristics.

              2.  When the MCU is in Halt/Active-halt mode, PA1 is automatically configured in input weak pull-up and
                  cannot be used for waking up the device. In this mode, the output state of PA1 is not driven. It is
                  recommended to use PA1 only in input mode if Halt/Active-halt is used in the application.

              3.  In the open-drain output column, "T" defines a true open-drain I/O (P-buffer, weak pull-up, and protection
                  diode to VDD are not implemented).

              4.  The PD1 pin is in input pull-up during the reset phase and after the internal reset release.

24/104                                              DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                            Pinouts and pin descriptions

5.2  STM8S003F3 TSSOP20/UFQFPN20 pinout and pin

     description

                       Figure 4. STM8S003F3 TSSOP20 pinout

8$57B&.7,0B&+%((3 +6 3'                                  3' +6 $,17,0B&+$'&B(75

     8$57B7;$,1 +6 3'                                     3' +6 $,1>7,0B&+@

     8$57B5;$,1 +6 3'                                     3' +6 6:,0

                       1567                                     3& +6 63,B0,62>7,0B&+@

         26&,13$                                              3& +6 63,B026,>7,0B&+@

         26&2873$                                             3& +6 63,B6&.>7,0B&+@

                       966                                      3& +6 7,0B&+&/.B&&2$,1>7,0B&+1@

                       9&$3                                     3& +6 7,0B&+>7/,@>7,0B&+1@

                       9''                                      3% 7 ,&B6&/>$'&B(75@

     >63,B166@7,0B&+ +6 3$                               3% 7 ,&B6'$>7,0B%.,1@

                                                                                                                  069

     1.  HS high sink capability.

     2.  (T) True open drain (P-buffer and protection diode to VDD not implemented).

     3.  [ ] alternate function remapping option (If the same alternate function is shown twice, it indicates an
         exclusive choice not a duplication of the function).

                                       DocID018576 Rev 9                                                          25/104

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Pinouts  and pin descriptions                                                                                                                                                                                            STM8S003F3 STM8S003K3

                                          Figure 5. STM8S003F3 UFQFPN20 pinout

                                          3' +6 $,18$57B5;     3' +6 $,18$57B7;    3' +6 %((37,0B&+8$57B&.  3' +6 $,17,0B&+$'&B(75  3' +6 $,1^7,0B&+@

                                                                                                                                                          

             1567                                                                                                                                                                                       3' +6 6:,0

             26&,13$                                                                                                                                                                                  3& +6 63,B0,62>7,0B&+@

             26&2873$                                                                                                                                                                                 3& +6 63,B026,>7,0B&+@

             966                                                                                                                                                                                        3& +6 63,B6&.>7,0B&+@

             9&$3                                                                                                                                                                                       3& +6 7,0B&+&/.B&&2$,1>7,0B&+1@

                                                                                                                                                              

                                          9''                     >63,B166@7,0B&+ +6 3$  >7,0B%.,1@,&B6'$ 7 3%         >$'&B(75@,&B6&/ 7 3%        >7,0B&+1@>7/,@7,0B&+ +6 3&

                                                                                                                                                                                                                                        069

         1.  HS high sink capability.

         2.  (T) True open drain (P-buffer and protection diode to VDD not implemented).

         3.  [ ] alternate function remapping option (If the same alternate function is shown twice, it indicates an
             exclusive choice not a duplication of the function).

26/104                                                                                         DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                               Pinouts and pin descriptions

                                           Table 6. STM8S003F3 pin description

Pin                                                  Input                         Output

no.                                                                                                 Main                      Alternate

          UFQFPN2 0                                                                                 function        Default   function

TSSOP2 0             Pin name        Type  floating         Ext. interr.           Speed            (after     alternate      after remap

                                                     wpu                  High            OD    PP  reset)     function       [option bit]
                                                                          sink(1)

                                                                                                               Timer 2 -

                     PD4/ BEEP/                                                                                channel

1         18         TIM2_ CH1/      I/O   X         X      X             HS       O3      X    X   Port D4    1/BEEP         -

                     UART1 _CK                                                                                 output/

                                                                                                               UART1 clock

                     PD5/ AIN5/                                                                                Analog input

2         19         UART1 _TX       I/O   X         X      X             HS       O3      X    X   Port D5    5/ UART1       -

                                                                                                               data transmit

                     PD6/ AIN6/                                                                                Analog input

3         20         UART1 _RX       I/O   X         X      X             HS       O3      X    X   Port D6    6/ UART1       -

                                                                                                               data receive

4         1          NRST            I/O   -         X      -             -        -       -    -   Reset                     -

5         2          PA1/ OSCIN(2)   I/O   X         X      X             -        O1      X    X   Port A1    Resonator/     -

                                                                                                               crystal in

6         3          PA2/ OSCOUT     I/O   X         X      X             -        O1      X    X   Port A2    Resonator/     -

                                                                                                               crystal out

7         4          VSS             S     -         -      -             -        -       -    -   Digital ground            -

8         5          VCAP            S     -         -      -             -        -       -    -   1.8 V regulator           -

                                                                                                    capacitor

9         6          VDD             S     -         -      -             -        -       -    -   Digital power supply      -

                     PA3/ TIM2_ CH3                                                                            Timer 2        SPI master/

10        7          [SPI_ NSS]      I/O   X         X      X             HS       O3      X    X   Port A3    channel 3      slave select

                                                                                                                              [AFR1]

                     PB5/ I2C_ SDA                                                        T(3)                                Timer 1 -

11        8          [TIM1_ BKIN]    I/O   X         -      X             -        O1           -   Port B5    I2C data       break input

                                                                                                                              [AFR4]

                                                                                                                              ADC

          9          PB4/ I2C_ SCL   I/O   X         -      X             -        O1     T(3)  -   Port B4    I2C clock      external

12                                                                                                                            trigger

                                                                                                                              [AFR4]

                                                                                                                              Top level

                                                                                                                              interrupt

                     PC3/ TIM1_CH3                                                                             Timer 1 -      [AFR3]

13        10         [TLI]           I/O   X         X      X             HS       O3      X    X   Port C3    channel 3      Timer 1 -

                     [TIM1_ CH1N]                                                                                             inverted

                                                                                                                              channel 1

                                                                                                                              [AFR7]

                                                            DocID018576 Rev 9                                                 27/104

                                                                                                                                            29
Pinouts and pin descriptions                                                                      STM8S003F3 STM8S003K3

                                  Table 6. STM8S003F3 pin description (continued)

    Pin                                              Input                         Output

    no.                                                                                           Main                       Alternate

         UFQFPN20                                                                                 function     Default       function

TSSOP20            Pin name       Type  floating            Ext. interr.           Speed          (after       alternate   after remap

                                                     wpu                  High            OD  PP  reset)       function    [option bit]
                                                                          sink(1)

                                                                                                            Configurable

                   PC4/ CLK_CCO/                                                                            clock          Timer 1 -

         11        TIM1_          I/O   X            X      X             HS       O3      X  X   Port C4   output/Timer   inverted

14                 CH4/AIN2/                                                                                1 - channel    channel 2

                   [TIM1_ CH2N]                                                                             4/Analog       [AFR7]

                                                                                                            input 2

                   PC5/ SPI_SCK                                                                                            Timer 2 -

15       12        [TIM2_ CH1]    I/O   X            X      X             HS       O3      X  X   Port C5   SPI clock      channel 1

                                                                                                                           [AFR0]

                   PC6/ SPI_MOSI                                                                            SPI master     Timer 1 -

16       13        [TIM1_ CH1]    I/O   X            X      X             HS       O3      X  X   Port C6   out/slave in   channel 1

                                                                                                                           [AFR0]

                   PC7/ SPI_MISO                                                                            SPI master     Timer 1 -

17       14        [TIM1_ CH2]    I/O   X            X      X             HS       O3      X  X   Port C7   in/ slave out  channel 2

                                                                                                                           [AFR0]

         15        PD1/ SWIM(4)   I/O   X            X      X             HS       O4      X  X   Port D1   SWIM data             -

18                                                                                                             interface

                   PD2/AIN3/                                                                                Analog input   Timer 2 -

19       16        [TIM2_ CH3]    I/O   X            X      X             HS       O3      X  X   Port D2   3              channel 3

                                                                                                                           [AFR1]

                                                                                                            Analog input

                   PD3/ AIN4/                                                                               4/ Timer 2 -

         17        TIM2_ CH2/     I/O   X            X      X             HS       O3      X  X   Port D3   channel               -

20                 ADC_ ETR                                                                                 2/ADC

                                                                                                            external

                                                                                                            trigger

1.  I/O pins used simultaneously for high current source/sink must be uniformly spaced around the package. In addition, the
    total driven current must respect the absolute maximum ratings.

2.  When the MCU is in halt/active-halt mode, PA1 is automatically configured in input weak pull-up and cannot be used for
    waking up the device. In this mode, the output state of PA1 is not driven. It is recommended d to use PA1 only in input mode
    if halt/active-halt is used in the application.

3.  In the open-drain output column, "T" defines a true open-drain I/O (P-buffer, weak pull-up, and protection diode to VDD are
    not implemented).

4.  The PD1 pin is in input pull-up during the reset phase and after internal reset release.

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STM8S003F3 STM8S003K3                                        Pinouts and pin descriptions

5.3  Alternate function remapping

     As shown in the rightmost column of the pin description table, some alternate functions can

     be remapped at different I/O ports by programming one of eight AFR (alternate function

     remap) option bits. Refer to Section 8: Option bytes. When the remapping option is active,

     the default alternate function is no longer available.

     To use an alternate function, the corresponding peripheral must be enabled in the peripheral

     registers.

     Alternate function remapping does not effect GPIO capabilities of the I/O ports (see the

     GPIO section of the family reference manual, RM0016).

                       DocID018576 Rev 9                                                       29/104

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Memory  and register map                                            STM8S003F3  STM8S003K3

6       Memory and        register map

6.1     Memory map

                                     Figure  6.  Memory map

                          [

                                                 5$0

                                                 .E\WH

                          [))              E\WHVWDFN

                          [

                                                 5HVHUYHG

                          [

                          [)              'DWD((3520

                          [))              5HVHUYHG

                          [              2SWLRQE\WHV

                          [$

                          [%

                                                 5HVHUYHG

                          [)))

                          [

                                             *3,2DQGSHULSKUHJ

                          [))

                          [

                                                 5HVHUYHG

                          [())

                          [)          &386:,0GHEXJ,7&

                                                 UHJLVWHUV

                          [)))

                          [          LQWHUUXSWYHFWRUV

                          [)

                          [          )ODVKSURJUDPPHPRU\

                          [)))               .E\WH

                          [$

                                                 5HVHUYHG

                          [)))                                             069

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STM8S003F3 STM8S003K3                                         Memory and register map

       Table 7 lists the boundary addresses for each memory size. The top of the stack is at the

       RAM end address in each case.

                  Table 7. Flash, Data EEPROM and RAM boundary addresses

       Memory area                    Size (byte)  Start address                      End address

       Flash program memory           8K           0x00 8000                          0x00 9FFF

                RAM                   1K           0x00 0000                          0x00 03FF

       Data EEPROM                    128          0x00 4000                          0x00 407F

6.2    Register map

6.2.1  I/O port hardware       register map

                               Table 8. I/O port   hardware register map

       Address         Block   Register label      Register name                      Reset

                                                                                      status

       0x00 5000               PA_ODR              Port A data output latch register  0x00

       0x00 5001               PA_IDR              Port A input pin value register    0xXX(1)

       0x00 5002       Port A  PA_DDR              Port A data direction register     0x00

       0x00 5003               PA_CR1              Port A control register 1          0x00

       0x00 5004               PA_CR2              Port A control register 2          0x00

       0x00 5005               PB_ODR              Port B data output latch register  0x00

       0x00 5006               PB_IDR              Port B input pin value register    0xXX(1)

       0x00 5007       Port B  PB_DDR              Port B data direction register     0x00

       0x00 5008               PB_CR1              Port B control register 1          0x00

       0x00 5009               PB_CR2              Port B control register 2          0x00

       0x00 500A               PC_ODR              Port C data output latch register  0x00

       0x00 500B               PB_IDR              Port C input pin value register    0xXX(1)

       0x00 500C       Port C  PC_DDR              Port C data direction register     0x00

       0x00 500D               PC_CR1              Port C control register 1          0x00

       0x00 500E               PC_CR2              Port C control register 2          0x00

       0x00 500F               PD_ODR              Port D data output latch register  0x00

       0x00 5010               PD_IDR              Port D input pin value register    0xXX(1)

       0x00 5011       Port D  PD_DDR              Port D data direction register     0x00

       0x00 5012               PD_CR1              Port D control register 1          0x02

       0x00 5013               PD_CR2              Port D control register 2          0x00

                               DocID018576 Rev 9                                                  31/104

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Memory  and register map                                             STM8S003F3                       STM8S003K3

                          Table 8. I/O port hardware  register map (continued)

            Address       Block       Register label                 Register name                    Reset

                                                                                                      status

            0x00 5014                 PE_ODR          Port E data output latch register               0x00

            0x00 5015                 PE_IDR          Port E input pin value register                 0xXX(1)

            0x00 5016     Port E      PE_DDR                         Port E data direction register   0x00

            0x00 5017                 PE_CR1                         Port E control register 1        0x00

            0x00 5018                 PE_CR2                         Port E control register 2        0x00

            0x00 5019                 PF_ODR          Port F data output latch register               0x00

            0x00 501A                 PF_IDR                         Port F input pin value register  0xXX(1)

            0x00 501B     Port F      PF_DDR                         Port F data direction register   0x00

            0x00 501C                 PF_CR1                         Port F control register 1        0x00

            0x00 501D                 PF_CR2                         Port F control register 2        0x00

        1.  Depends on  the external  circuitry.

6.2.2   General hardware register map

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STM8S003F3 STM8S003K3                                           Memory and register map

                       Table 9. General hardware register map

Address       Block    Register label     Register name                         Reset

                                                                                status

0x00 501E to                           Reserved area (60 byte)

0x00 5059

0x00 505A              FLASH_CR1          Flash control register 1              0x00

0x00 505B              FLASH_CR2          Flash control register 2              0x00

0x00 505C              FLASH_NCR2      Flash complementary control register 2   0xFF

0x00 505D     Flash    FLASH _FPR         Flash protection register             0x00

0x00 505E              FLASH _NFPR     Flash complementary protection register  0xFF

0x00 505F              FLASH _IAPSR    Flash in-application programming status  0x00

                                          register

0x00 5060 to                           Reserved area (2 byte)

0x00 5061

0x00 5062     Flash    FLASH _PUKR     Flash Program memory unprotection        0x00

                                          register

0x00 5063                              Reserved area (1 byte)

0x00 5064     Flash    FLASH _DUKR     Data EEPROM unprotection register        0x00

0x00 5065 to                           Reserved area (59 byte)

0x00 509F

0x00 50A0     ITC      EXTI_CR1        External interrupt control register 1    0x00

0x00 50A1              EXTI_CR2        External interrupt control register 2    0x00

0x00 50A2 to                           Reserved area (17 byte)

0x00 50B2

0x00 50B3     RST      RST_SR             Reset status register                 0xXX(1)

0x00 50B4 to                           Reserved area (12 byte)

0x00 50BF

0x00 50C0     CLK      CLK_ICKR        Internal clock control register          0x01

0x00 50C1              CLK_ECKR        External clock control register          0x00

0x00 50C2                              Reserved area (1 byte)

0x00 50C3              CLK_CMSR        Clock master status register             0xE1

0x00 50C4              CLK_SWR         Clock master switch register             0xE1

0x00 50C5              CLK_SWCR        Clock switch control register            0xXX

0x00 50C6     CLK      CLK_CKDIVR         Clock divider register                0x18

0x00 50C7              CLK_PCKENR1     Peripheral clock gating register 1       0xFF

0x00 50C8              CLK_CSSR        Clock security system register           0x00

0x00 50C9              CLK_CCOR        Configurable clock control register      0x00

0x00 50CA              CLK_PCKENR2     Peripheral clock gating register 2       0xFF

0x00 50CB                              Reserved area (1 byte)

                       DocID018576 Rev 9                                        33/104

                                                                                         41
Memory and register  map                                                 STM8S003F3 STM8S003K3

                     Table  9.  General hardware register map (continued)

        Address      Block      Register label     Register name                            Reset

                                                                                            status

0x00 50CC                       CLK_HSITRIMR    HSI clock calibration trimming register     0x00

0x00 50CD            CLK        CLK_SWIMCCR     SWIM clock control register                 0bXXXX

                                                                                            XXX0

0x00 50CE to                                    Reserved area (3 byte)

0x00 50D0

0x00 50D1            WWDG       WWDG_CR            WWDG control register                    0x7F

0x00 50D2                       WWDG_WR            WWDR window register                     0x7F

0x00 50D3 to                                    Reserved area (13 byte)

0x00 50DF

0x00 50E0                       IWDG_KR            IWDG key register                        0xXX(2)

0x00 50E1            IWDG       IWDG_PR            IWDG prescaler register                  0x00

0x00 50E2                       IWDG_RLR           IWDG reload register                     0xFF

0x00 50E3 to                                    Reserved area (13 byte)

0x00 50EF

0x00 50F0                       AWU_CSR1        AWU control/status register 1               0x00

0x00 50F1            AWU        AWU_APR         AWU asynchronous prescaler buffer register  0x3F

0x00 50F2                       AWU_TBR         AWU timebase selection register             0x00

0x00 50F3            BEEP       BEEP_CSR        BEEP control/status register                0x1F

0x00 50F4 to                                    Reserved area (12 byte)

0x00 50FF

0x00 5200                       SPI_CR1            SPI control register 1                   0x00

0x00 5201                       SPI_CR2            SPI control register 2                   0x00

0x00 5202                       SPI_ICR         SPI interrupt control register              0x00

0x00 5203            SPI        SPI_SR             SPI status register                      0x02

0x00 5204                       SPI_DR             SPI data register                        0x00

0x00 5205                       SPI_CRCPR       SPI CRC polynomial register                 0x07

0x00 5206                       SPI_RXCRCR         SPI Rx CRC register                      0x00

0x00 5207                       SPI_TXCRCR         SPI Tx CRC register                      0x00

0x00 5208 to                                    Reserved area (8 byte)

0x00 520F

0x00 5210                       I2C_CR1            I2C control register 1                   0x00

0x00 5211                       I2C_CR2            I2C control register 2                   0x00

0x00 5212            I2C        I2C_FREQR          I2C frequency register                   0x00

0x00 5213                       I2C_OARL        I2C own address register low                0x00

0x00 5214                       I2C_OARH        I2C own address register high               0x00

0x00 5215                                          Reserved

34/104                          DocID018576 Rev 9
STM8S003F3 STM8S003K3                                               Memory and  register map

              Table    9.  General hardware register map (continued)

Address       Block        Register label     Register name                     Reset

                                                                                status

0x00 5216                  I2C_DR             I2C data register                 0x00

0x00 5217                  I2C_SR1            I2C status register 1             0x00

0x00 5218                  I2C_SR2            I2C status register 2             0x00

0x00 5219                  I2C_SR3            I2C status register 3             0x00

0x00 521A     I2C          I2C_ITR         I2C interrupt control register       0x00

0x00 521B                  I2C_CCRL        I2C clock control register low       0x00

0x00 521C                  I2C_CCRH        I2C clock control register high      0x00

0x00 521D                  I2C_TRISER         I2C TRISE register                0x02

0x00 521E                  I2C_PECR        I2C packet error checking register   0x00

0x00 521F to                               Reserved area (17 byte)

0x00 522F

0x00 5230                  UART1_SR           UART1 status register             0xC0

0x00 5231                  UART1_DR           UART1 data register               0xXX

0x00 5232                  UART1_BRR1      UART1 baud rate register 1           0x00

0x00 5233                  UART1_BRR2      UART1 baud rate register 2           0x00

0x00 5234                  UART1_CR1          UART1 control register 1          0x00

0x00 5235     UART1        UART1_CR2          UART1 control register 2          0x00

0x00 5236                  UART1_CR3          UART1 control register 3          0x00

0x00 5237                  UART1_CR4          UART1 control register 4          0x00

0x00 5238                  UART1_CR5          UART1 control register 5          0x00

0x00 5239                  UART1_GTR       UART1 guard time register            0x00

0x00 523A                  UART1_PSCR         UART1 prescaler register          0x00

0x00 523B to                               Reserved area (21 byte)

0x00523F

                           DocID018576 Rev 9                                    35/104

                                                                                              41
Memory and register  map                                                  STM8S003F3 STM8S003K3

                     Table  9.  General hardware register map (continued)

        Address      Block      Register label     Register name                        Reset

                                                                                        status

0x00 5250                       TIM1_CR1           TIM1 control register 1              0x00

0x00 5251                       TIM1_CR2           TIM1 control register 2              0x00

0x00 5252                       TIM1_SMCR       TIM1 slave mode control register        0x00

0x00 5253                       TIM1_ETR        TIM1 external trigger register          0x00

0x00 5254                       TIM1_IER        TIM1 Interrupt enable register          0x00

0x00 5255                       TIM1_SR1           TIM1 status register 1               0x00

0x00 5256                       TIM1_SR2           TIM1 status register 2               0x00

0x00 5257                       TIM1_EGR        TIM1 event generation register          0x00

0x00 5258                       TIM1_CCMR1      TIM1 capture/compare mode register 1    0x00

0x00 5259                       TIM1_CCMR2      TIM1 capture/compare mode register 2    0x00

0x00 525A                       TIM1_CCMR3      TIM1 capture/compare mode register 3    0x00

0x00 525B                       TIM1_CCMR4      TIM1 capture/compare mode register 4    0x00

0x00 525C                       TIM1_CCER1      TIM1 capture/compare enable register 1  0x00

0x00 525D                       TIM1_CCER2      TIM1 capture/compare enable register 2  0x00

0x00 525E                       TIM1_CNTRH         TIM1 counter high                    0x00

0x00 525F            TIM1       TIM1_CNTRL         TIM1 counter low                     0x00

0x00 5260                       TIM1_PSCRH      TIM1 prescaler register high            0x00

0x00 5261                       TIM1_PSCRL      TIM1 prescaler register low             0x00

0x00 5262                       TIM1_ARRH       TIM1 auto-reload register high          0xFF

0x00 5263                       TIM1_ARRL       TIM1 auto-reload register low           0xFF

0x00 5264                       TIM1_RCR        TIM1 repetition counter register        0x00

0x00 5265                       TIM1_CCR1H      TIM1 capture/compare register 1 high    0x00

0x00 5266                       TIM1_CCR1L      TIM1 capture/compare register 1 low     0x00

0x00 5267                       TIM1_CCR2H      TIM1 capture/compare register 2 high    0x00

0x00 5268                       TIM1_CCR2L      TIM1 capture/compare register 2 low     0x00

0x00 5269                       TIM1_CCR3H      TIM1 capture/compare register 3 high    0x00

0x00 526A                       TIM1_CCR3L      TIM1 capture/compare register 3 low     0x00

0x00 526B                       TIM1_CCR4H      TIM1 capture/compare register 4 high    0x00

0x00 526C                       TIM1_CCR4L      TIM1 capture/compare register 4 low     0x00

0x00 526D                       TIM1_BKR           TIM1 break register                  0x00

0x00 526E                       TIM1_DTR           TIM1 dead-time register              0x00

0x00 526F                       TIM1_OISR       TIM1 output idle state register         0x00

0x00 5270 to                                    Reserved area (147 byte)

0x00 52FF

36/104                          DocID018576 Rev 9
STM8S003F3 STM8S003K3                                               Memory and register map

              Table    9.  General hardware register map (continued)

Address       Block        Register label     Register name                        Reset

                                                                                   status

0x00 5300                  TIM2_CR1           TIM2 control register 1              0x00

0x00 5301                                     Reserved

0x00 5302                                     Reserved

0x00 5303                  TIM2_IER        TIM2 interrupt enable register          0x00

0x00 5304                  TIM2_SR1           TIM2 status register 1               0x00

0x00 5305                  TIM2_SR2           TIM2 status register 2               0x00

0x00 5306                  TIM2_EGR        TIM2 event generation register          0x00

0x00 5307                  TIM2_CCMR1      TIM2 capture/compare mode register 1    0x00

0x00 5308                  TIM2_CCMR2      TIM2 capture/compare mode register 2    0x00

0x00 5309                  TIM2_CCMR3      TIM2 capture/compare mode register 3    0x00

0x00 530A                  TIM2_CCER1      TIM2 capture/compare enable register 1  0x00

0x00 530B     TIM2         TIM2_CCER2      TIM2 capture/compare enable register 2  0x00

0x00 530C                  TIM2_CNTRH         TIM2 counter high                    0x00

0x00 530D                  TIM2_CNTRL         TIM2 counter low                     0x00

0x00 530E                  TIM2_PSCR          TIM2 prescaler register              0x00

0x00 530F                  TIM2_ARRH       TIM2 auto-reload register high          0xFF

0x00 5310                  TIM2_ARRL       TIM2 auto-reload register low           0xFF

0x00 5311                  TIM2_CCR1H      TIM2 capture/compare register 1 high    0x00

0x00 5312                  TIM2_CCR1L      TIM2 capture/compare register 1 low     0x00

0x00 5313                  TIM2_CCR2H      TIM2 capture/compare reg. 2 high        0x00

0x00 5314                  TIM2_CCR2L      TIM2 capture/compare register 2 low     0x00

0x00 5315                  TIM2_CCR3H      TIM2 capture/compare register 3 high    0x00

0x00 5316                  TIM2_CCR3L      TIM2 capture/compare register 3 low     0x00

0x00 5317 to                               Reserved area (43 byte)

0x00 533F

0x00 5340                  TIM4_CR1           TIM4 control register 1              0x00

0x00 5341                                     Reserved

0x00 5342                                     Reserved

0x00 5343                  TIM4_IER        TIM4 interrupt enable register          0x00

0x00 5344     TIM4         TIM4_SR            TIM4 status register                 0x00

0x00 5345                  TIM4_EGR        TIM4 event generation register          0x00

0x00 5346                  TIM4_CNTR          TIM4 counter                         0x00

0x00 5347                  TIM4_PSCR          TIM4 prescaler register              0x00

0x00 5348                  TIM4_ARR           TIM4 auto-reload register            0xFF

                           DocID018576 Rev 9                                       37/104

                                                                                             41
Memory and register map                                                                STM8S003F3 STM8S003K3

                             Table 9. General hardware register map (continued)

        Address              Block          Register label     Register name                           Reset

                                                                                                       status

    0x00 5349 to                                            Reserved area (153 byte)

    0x00 53DF

    0x00 53E0 to             ADC1           ADC_DBxR           ADC data buffer registers               0x00

    0x00 53F3

    0x00 53F4 to                                            Reserved area (12 byte)

    0x00 53FF

    0x00 5400                               ADC _CSR        ADC control/status register                0x00

    0x00 5401                               ADC_CR1         ADC configuration register 1               0x00

    0x00 5402                               ADC_CR2         ADC configuration register 2               0x00

    0x00 5403                               ADC_CR3         ADC configuration register 3               0x00

    0x00 5404                               ADC_DRH            ADC data register high                  0xXX

    0x00 5405                               ADC_DRL            ADC data register low                   0xXX

    0x00 5406                               ADC_TDRH        ADC Schmitt trigger disable register high  0x00

    0x00 5407                ADC1           ADC_TDRL        ADC Schmitt trigger disable register low   0x00

    0x00 5408                               ADC_HTRH        ADC high threshold register high           0x03

    0x00 5409                               ADC_HTRL        ADC high threshold register low            0xFF

    0x00 540A                               ADC_LTRH        ADC low threshold register high            0x00

    0x00 540B                               ADC_LTRL        ADC low threshold register low             0x00

    0x00 540C                               ADC_AWSRH       ADC analog watchdog status register high   0x00

    0x00 540D                               ADC_AWSRL       ADC analog watchdog status register low    0x00

    0x00 540E                               ADC_AWCRH       ADC analog watchdog control register high  0x00

    0x00 540F                               ADC_AWCRL       ADC analog watchdog control register low   0x00

    0x00 5410 to                                            Reserved area (1008 byte)

    0x00 57FF

1.  Depends on the previous  reset source.

2.  Write only register.

38/104                                      DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                        Memory and  register map

6.2.3         CPU/SWIM/debug module/interrupt controller registers

              Table 10. CPU/SWIM/debug module/interrupt controller registers

Address       Block    Register Label                     Register Name                  Reset

                                                                                         Status

0x00 7F00              A                                  Accumulator                    0x00

0x00 7F01              PCE             Program counter extended                          0x00

0x00 7F02              PCH             Program counter high                              0x00

0x00 7F03              PCL             Program counter low                               0x00

0x00 7F04              XH              X index register high                             0x00

0x00 7F05     CPU(1)   XL                                 X index register low           0x00

0x00 7F06              YH              Y index register high                             0x00

0x00 7F07              YL                                 Y index register low           0x00

0x00 7F08              SPH                                Stack pointer high             0x03

0x00 7F09              SPL                                Stack pointer low              0xFF

0x00 7F0A              CCR             Condition code register                           0x28

0x00 7F0B to                           Reserved area (85 byte)

0x00 7F5F

0x00 7F60     CPU      CFG_GCR         Global configuration register                     0x00

0x00 7F70              ITC_SPR1        Interrupt software priority register 1            0xFF

0x00 7F71              ITC_SPR2        Interrupt software priority register 2            0xFF

0x00 7F72              ITC_SPR3        Interrupt software priority register 3            0xFF

0x00 7F73     ITC      ITC_SPR4        Interrupt software priority register 4            0xFF

0x00 7F74              ITC_SPR5        Interrupt software priority register 5            0xFF

0x00 7F75              ITC_SPR6        Interrupt software priority register 6            0xFF

0x00 7F76              ITC_SPR7        Interrupt software priority register 7            0xFF

0x00 7F77              ITC_SPR8        Interrupt software priority register 8            0xFF

0x00 7F78 to                           Reserved area (2 byte)

0x00 7F79

0x00 7F80     SWIM     SWIM_CSR        SWIM control status register                      0x00

0x00 7F81 to                           Reserved area (15 byte)

0x00 7F8F

                                       DocID018576 Rev 9                                 39/104

                                                                                                       41
Memory and register map                                                  STM8S003F3 STM8S003K3

             Table 10. CPU/SWIM/debug module/interrupt controller registers (continued)

    Address        Block         Register Label                     Register Name           Reset

                                                                                            Status

    0x00 7F90                    DM_BK1RE        DM breakpoint 1 register extended byte     0xFF

    0x00 7F91                    DM_BK1RH        DM breakpoint 1 register high byte         0xFF

    0x00 7F92                          DM_BK1RL  DM breakpoint 1 register low byte          0xFF

    0x00 7F93                          DM_BK2RE  DM breakpoint 2 register extended byte     0xFF

    0x00 7F94                    DM_BK2RH        DM breakpoint 2 register high byte         0xFF

    0x00 7F95      DM                  DM_BK2RL  DM breakpoint 2 register low byte          0xFF

    0x00 7F96                          DM_CR1    DM debug module control register 1         0x00

    0x00 7F97                          DM_CR2    DM debug module control register 2         0x00

    0x00 7F98                          DM_CSR1   DM debug module control/status register 1  0x10

    0x00 7F99                          DM_CSR2   DM debug module control/status register 2  0x00

    0x00 7F9A                    DM_ENFCTR       DM enable function register                0xFF

0x00 7F9B to                                     Reserved area (5 byte)

    0x00 7F9F

1.  Accessible by  debug module  only

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STM8S003F3 STM8S003K3                                                        Interrupt vector mapping

7                  Interrupt vector mapping

                                       Table 11. Interrupt mapping

IRQ     Source            Description               Wakeup from      Wakeup from       Vector address

no.     block                                       Halt mode        Active-halt mode

    -   RESET      Reset                                     Yes     Yes               0x00 8000

    -   TRAP       Software interrupt                        -       -                 0x00 8004

    0   TLI        External top level interrupt              -       -                 0x00 8008

    1   AWU        Auto wake up from halt                    -       Yes               0x00 800C

    2   CLK        Clock controller                          -       -                 0x00 8010

    3   EXTI0      Port A external interrupts                Yes(1)  Yes(1)            0x00 8014

    4   EXTI1      Port B external interrupts                Yes     Yes               0x00 8018

    5   EXTI2      Port C external interrupts                Yes     Yes               0x00 801C

    6   EXTI3      Port D external interrupts                Yes     Yes               0x00 8020

    7   EXTI4      Port E external interrupts                Yes     Yes               0x00 8024

    8   -                                          Reserved                            0x00 8028

    9   -                                          Reserved                            0x00 802C

    10  SPI        End of transfer                           Yes     Yes               0x00 8030

    11  TIM1       TIM1 update/overflow/underflow/           -       -                 0x00 8034

                   trigger/break

    12  TIM1       TIM1 capture/compare                      -       -                 0x00 8038

    13  TIM2       TIM2 update /overflow                     -       -                 0x00 803C

    14  TIM2       TIM2 capture/compare                      -       -                 0x00 8040

    15  -                                          Reserved                            0x00 8044

    16  -                                          Reserved                            0x00 8048

    17  UART1      Tx complete                               -       -                 0x00 804C

    18  UART1      Receive register DATA FULL                -       -                 0x00 8050

    19  I2C        I2C interrupt                             Yes     Yes               0x00 8054

    20  -                                          Reserved                            0x00 8058

    21  -                                          Reserved                            0x00 805C

    22  ADC1       ADC1 end of conversion/analog             -       -                 0x00 8060

                   watchdog interrupt

    23  TIM4       TIM4 update/overflow                      -       -                 0x00 8064

    24  Flash      EOP/WR_PG_DIS                             -       -                 0x00 8068

                                         Reserved                                      0x00 806C to

                                                                                       0x00 807C

1.     Except PA1

                                                 DocID018576 Rev 9                     41/104

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Option  bytes                                                                      STM8S003F3 STM8S003K3

8       Option bytes

        Option bytes contain configurations for device hardware features as well as the memory

        protection of the device. They are stored in a dedicated block of the memory. Except for the

        ROP (read-out protection) byte, each option byte has to be stored twice, in a regular form

        (OPTx) and a complemented one (NOPTx) for redundancy.

        Option bytes can be modified in ICP mode (via SWIM) by accessing the EEPROM address

        shown in Table 12: Option bytes below. Option bytes can also be modified ‘on the fly’ by the

        application in IAP mode, except the ROP option that can only be modified in ICP mode (via

        SWIM).

        Refer to the STM8S Flash programming manual (PM0051) and STM8 SWIM

        communication protocol and debug module user manual (UM0470) for information on SWIM

        programming procedures.

                                            Table 12. Option bytes

        Option          Option                               Option bits                                      Factory

Addr.   name            byte no.                                                                              default

                                     7      6            5   4            3       2  1           0            setting

        Read-out

0x4800  protection      OPT0                                    ROP[7:0]                                      0x00

        (ROP)

0x4801  User boot code  OPT1                                    UBC[7:0]                                      0x00

0x4802  (UBC)           NOPT1                                NUBC[7:0]                                        0xFF

0x4803  Alternate       OPT2         AFR7   AFR6      AFR5   AFR4     AFR3   AFR2    AFR1        AFR0         0x00

        function

0x4804  remapping       NOPT2        NAFR7  NAFR6     NAFR5  NAFR4    NAFR3  NAFR2   NAFR1       NAFR0        0xFF

        (AFR)

0x4805                  OPT3                Reserved         HSITRIM  LSI    IWDG    WWDG        WWDG         0x00

                                                                      _EN    _HW     _HW         _HALT

        Misc. option

0x4806                  NOPT3               Reserved         NHSI     NLSI   NIWDG   NWWDG       NWWDG        0xFF

                                                             TRIM     _EN    _HW     _HW         _HALT

0x4807                  OPT4                   Reserved               EXT    CKAWU   PRS         PRS          0x00

                                                                      CLK    SEL     C1          C0

        Clock option

0x4808                  NOPT4                  Reserved               NEXT   NCKAW   NPR         NPR          0xFF

                                                                      CLK    USEL    SC1         SC0

0x4809  HSE clock       OPT5                                 HSECNT[7:0]                                      0x00

0x480A  startup         NOPT5                                NHSECNT[7:0]                                     0xFF

                                            Table 13. Option byte description

                    Option byte no.                                   Description

                                        ROP[7:0] Memory readout protection (ROP)

                        OPT0                0xAA: Enable readout protection (write access via SWIM protocol)

                                            Note: Refer to the family reference manual (RM0016) section on

                                            Flash/EEPROM memory readout protection for details.

42/104                                      DocID018576 Rev 9
STM8S003F3  STM8S003K3                                                                  Option bytes

                             Table 13. Option byte description (continued)

            Option byte no.                                 Description

                             UBC[7:0] User boot code area

                             0x00: no UBC, no write-protection

                             0x01: Pages 0 defined as UBC, memory write-protected

                             0x02: Pages 0 to 1 defined as UBC, memory write-protected

            OPT1             Page 0 and page 1 contain the interrupt vectors.

                             ...

                             0x7F: Pages 0 to 126 defined as UBC, memory write-protected

                             Other values: Pages 0 to 127 defined as UBC, memory-write protected.

                             Note: Refer to the family reference manual (RM0016) section on

                             Flash/EEPROM write protection for more details.

                             AFR[7:0]

            OPT2             Refer to the following section for alternate function remapping descriptions

                             of bits [7:2] and [1:0] respectively.

                             HSITRIM: high-speed internal clock trimming register size

                             0: 3-bit trimming supported in CLK_HSITRIMR register

                             1: 4-bit trimming supported in CLK_HSITRIMR register

                             LSI_EN: Low speed internal clock enable

                             0: LSI clock is not available as CPU clock source

                             1: LSI clock is available as CPU clock source

                             IWDG_HW: Independent watchdog

            OPT3             0: IWDG Independent watchdog activated by software

                             1: IWDG Independent watchdog activated by hardware

                             WWDG_HW: Window watchdog activation

                             0: WWDG window watchdog activated by software

                             1: WWDG window watchdog activated by hardware

                             WWDG_HALT: Window watchdog reset on halt

                             0: No reset generated on halt if WWDG active

                             1: Reset generated on halt if WWDG active

                             EXTCLK: External clock selection

                             0: External crystal connected to OSCIN/OSCOUT

                             1: External clock signal on OSCIN

                             CKAWUSEL: Auto wakeup unit/clock

            OPT4             0: LSI clock source selected for AWU

                             1: HSE clock with prescaler selected as clock source for for AWU

                             PRSC[1:0] AWU clock prescaler

                             0x: 16 MHz to 128 kHz prescaler

                             10: 8 MHz to 128 kHz prescaler

                             11: 4 MHz to 128 kHz prescaler

                             HSECNT[7:0]: HSE crystal oscillator stabilization time

                             This configures the stabilization time.

            OPT5             0x00: 2048 HSE cycles

                             0xB4: 128 HSE cycles

                             0xD2: 8 HSE cycles

                             0xE1: 0.5 HSE cycles

                                  DocID018576 Rev 9                                            43/104

                                                                                                           45
Option  bytes                                                                  STM8S003F3 STM8S003K3

8.1     Alternate function remapping bits

               Table 14. STM8S003K3 alternate function remapping bits for 32-pin devices

               Option byte number                                   Description(1)

                                   AFR7Alternate function remapping option 7

                                   Reserved.

                                   AFR6 Alternate function remapping option 6

                                   0: AFR6 remapping option inactive: default alternate function(2)

                                   1: Port D7 alternate function = TIM1_CH4.

                                   AFR5 Alternate function remapping option 5

                                   0: AFR5 remapping option inactive: default alternate function(2)

               OPT2                1: Port D0 alternate function = CLK_CCO.

                                   AFR[4:2] Alternate function remapping option 4:2

                                   Reserved.

                                   AFR1 Alternate function remapping option 1

                                   0: AFR1 remapping option inactive: default alternate function(2)

                                   1: Port A3 alternate function = SPI_NSS; port D2 alternate function

                                   TIM2_CH3

                                   AFR0 Alternate function remapping option 0

                                   Reserved.

        1.     Do not use more than one remapping option in the same port. It is forbidden to enable both AFR1 and
               AFR0

        2.     Refer to the pinout description.

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STM8S003F3 STM8S003K3                                                     Option bytes

    Table 15. STM8S003F3 alternate function remapping bits for 20-pin devices

    Option byte number                                   Description

                        AFR7Alternate function remapping option 7

                        0: AFR7 remapping option inactive: default alternate function(1)

                        1: Port C3 alternate function = TIM1_CH1N; port C4 alternate function =

                        TIM1_CH2N.

                        AFR6 Alternate function remapping option 6

                        Reserved.

                        AFR5 Alternate function remapping option 5

                        Reserved.

                        AFR4 Alternate function remapping option 4

                        0: AFR4 remapping option inactive: default alternate function(1).

                        1: Port B4 alternate function = ADC_ETR; port B5 alternate function =

                        TIM1_BKIN.

OPT2                    AFR3 Alternate function remapping option 3

                        0: AFR3 remapping option inactive: default alternate function(1)

                        1: Port C3 alternate function = TLI.

                        AFR2 Alternate function remapping option 2

                        Reserved.

                        AFR1 Alternate function remapping option 1 (2)

                        0: AFR1 remapping option inactive: default alternate function(1)

                        1: Port A3 alternate function = SPI_NSS; port D2 alternate function =

                        TIM2_CH3.

                        AFR0 Alternate function remapping option 0(2)

                        0: AFR0 remapping option inactive: Default alternate functions(1)

                        1: Port C5 alternate function = TIM2_CH1; port C6 alternate function =

                        TIM1_CH1; port C7 alternate function = TIM1_CH2.

1.  Refer to the pinout description.

2.  Do not use more than one remapping option in the same port. It is forbidden to enable both AFR1 and
    AFR0.

                                      DocID018576 Rev 9                                                  45/104

                                                                                                                 45
Electrical  characteristics                                                STM8S003F3 STM8S003K3

9           Electrical characteristics

9.1         Parameter conditions

            Unless otherwise specified, all voltages are referred to VSS.

9.1.1       Minimum and maximum values

            Unless otherwise specified the minimum and maximum values are guaranteed in the worst

            conditions of ambient temperature, supply voltage and frequencies by tests in production on

            100% of the devices with an ambient temperature at TA = 25 °C and TA = TAmax (given by
            the selected temperature range).

            Data based on characterization results, design simulation and/or technology characteristics

            are indicated in the table footnotes and are not tested in production. Based on

            characterization, the minimum and maximum values refer to sample tests and represent the

            mean value plus or minus three times the standard deviation (mean ± 3 Σ).

9.1.2       Typical values

            Unless otherwise specified, typical data are based on TA = 25 °C, VDD = 5 V. They are given
            only as design guidelines and are not tested.

            Typical ADC accuracy values are determined by characterization of a batch of samples from

            a standard diffusion lot over the full temperature range, where 95% of the devices have an

            error less than or equal to the value indicated (mean ± 2 Σ).

9.1.3       Typical curves

            Unless otherwise specified, all typical curves are given only as design guidelines and are

            not tested.

9.1.4       Loading capacitor

            The loading conditions used for pin parameter measurement are shown in Figure 7.

                               Figure 7. Pin loading conditions

                                                           STM8 pin

                                              50 pF

9.1.5       Pin input voltage

            The input voltage measurement on a pin of the device is described in Figure 8.

46/104                         DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                      Electrical characteristics

                                        Figure 8. Pin input voltage

                                                               STM8 pin

                                        VIN

9.2  Absolute maximum ratings

     Stresses above the absolute maximum ratings listed in Table 16: Voltage characteristics,

     Table 17: Current characteristics and Table 18: Thermal characteristics may cause

     permanent damage to the device. These are stress ratings only and functional operation of

     the device at these conditions is not implied. Exposure to maximum rating conditions for

     extended periods may affect the device’s reliability.

     The device’s mission profile (application conditions) is compliant with JEDEC JESD47

     Qualification Standard, extended mission profiles are available on demand.

                                        Table 16. Voltage characteristics

         Symbol                         Ratings                            Min                        Max                                                                                                                                                                                                                                                                  Unit

         VDDx - VSS  Supply voltage(1)                                     -0.3                       6.5

         VIN         Input voltage on true open drain pins(2)              VSS - 0.3                  6.5                                                                                                                                                                                                                                                                  V

                     Input voltage on any other pin(2)                     VSS - 0.3  VDD + 0.3

     |VDDx - VDD|    Variations between different power pins               -                          50                                                                                                                                                                                                                                                                   mV

     |VSSx - VSS|    Variations between all the different ground pins      -                          50

                                                                           see Absolute maximum

         VESD        Electrostatic discharge voltage                       ratings (electrical                                                                                                                                                                                                                                                                             -

                                                                           sensitivity) on page 86

     1.  All power (VDD) and ground (VSS) pins must always be connected to the external power supply

     2.  ItcinhINajeenJr(cnePtoIiNoits)nbnmeiosuripesnotsdspnuieecticvevteederdbinb,yjeetVhceeItNxioic>nneVjeecDcduDteriorwden.hnTcitl,euharisarneindnsettighmmaeputiclsviocteirbtrilenyesjeilnpimcsotuiniotrednedindisgeifxinVtVedIINruNncmameladlayxxbitmioymuVtuhmImNe
                                        DocID018576 Rev 9                                                                                                                                                                                                                                                                                                                  47/104

                                                                                                                                                                                                                                                                                                                                                                                   87
Electrical  characteristics                                                                     STM8S003F3 STM8S003K3

                                 Table 17. Current characteristics

                Symbol                                   Ratings                                                                                                      Max.(1)                                                                                                                                                                                                     Unit

                IVDD             Total current into VDD power lines (source)(2)                                                                                         100

                IVSS             Total current out of VSS ground lines (sink)(2)                                                                                        80

                IIO              Output current sunk by any I/O and control pin                                                                                         20

                                 Output current source by any I/Os and control pin                                                                                      -20

                                 Injected current on NRST pin                                                                                                           ±4

                IINJ(PIN)(3)(4)  Injected current on OSCIN pin                                                                                                          ±4

                                 Injected current on any other pin(5)                                                                                                   ±4

                ΣIINJ(PIN)(3)    Total injected current (sum of all I/O and control pins)(5)                                                                            ±20                                                                                                                                                                                                       mA

            1.  Data based on characterization results.

            2.  All power (VDD) and ground (VSS) pins must always be connected to the external supply.

            3.  ItcinIhaNjeenJr(cnePtoIiNiots)nbnmeiosuripsentosdpsnuieecticvevteederdbinb,yjeethVceeItxNioic>nneVjeecDcduDteriordwen.hnTcitl,uhearisarneindnsettighmmaeputiclsvicoteirtbrliyenesjielnpicmsotuiniotrednedidnisgeifxinVVtedINIruNncmameladlayxxbitimoymuVtuhmmIeN
            4.  ADC accuracy vs. negative injection current: Injecting negative current on any of the analog input pins
                should be avoided as this significantly reduces the accuracy of the conversion being performed on another
                analog input. It is recommended to add a Schottky diode (pin to ground) to standard analog pins which may
                potentially inject negative current. Any positive injection  current within the limits specified                                                      for    IINJ(PIN)                                                                                                                                                                                            and
                ΣIINJ(PIN) in the I/O port pin characteristics section does  not affect the ADC accuracy.

            5.  pWohseitniveseavnedranleingpautitvseainrejescutebdmcituterrdentotsa(icnusrtraennttainnejeocutsiovna, ltuheesm). aTxhiemsuemreΣsIuINltJs(PaIrNe)  is the absolute sum of the
                                                                                                                                                                 based on characterization
                with ΣIINJ(PIN) maximum current injection on four I/O port pins of the device.

                                 Table 18. Thermal characteristics

                Symbol                                   Ratings                                                                                                 Value                                                                                                                                                                                                            Unit

                TSTG             Storage temperature range                                                                                                       -65 to 150                                                                                                                                                                                                       °C

                TJ               Maximum junction temperature                                                                                                    150

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STM8S003F3 STM8S003K3                                                                                                                                           Electrical characteristics

9.3  Operating conditions

     The device must be used in operating conditions that respect the parameters in Table 19. In

     addition, full account must be taken of all physical capacitor characteristics and tolerances.

                                        Table 19. General operating conditions

         Symbol                     Parameter                                                                                              Conditions                                   Min      Max    Unit

         fCPU           Internal CPU clock frequency                                                                                       -                                            0          16   MHz

         VDD            Standard operating voltage                                                                                         -                    2.95                               5.5         V

                        CEXT: capacitance of external                                                                                      -                                            470  3300              nF
                        capacitor
         VCAP(1)
                        ESR of external capacitor                                                                                                                                       -          0.3  ohm
                                                       At 1 MHz(2)
                        ESL of external capacitor                                                                                                                                       -          15          nH

                                                       TSSOP20                                                                                                                          -        238

         PD(3)          Power dissipation at           UFQFPN20                                                                                                                         -        220    mW

                        TA = 85° C for suffix 6

                                                       LQFP32                                                                                                                           -        330

         TA             Ambient temperature for 6      Maximum power                                                                          dissipation                               -40        85

                        suffix version                                                                                                                                                                         °C

         TJ             Junction temperature range                                                                                         -                                            -40      105

                        for 6 suffix version

     1.  Care should be taken when selecting the capacitor, due to its tolerance, as well as the parameter
         dependency on temperature, DC bias and frequency in addition to other factors. The parameter maximum
         values must be respected for the full application range.

     2.  This frequency of 1 MHz as a condition for VCAP parameters is given by the design of the internal regulator.

     3.  TTchoaabcrlaealcc5tu5el:raiTstethicePsrDmomnaalxpc(aThgAae)r,a9uc7ste)erwitshitteihcfstoh.remvualaluPeDfomraTx J=m(aTxJgmiavxen-  TinA)T/ΘaJbAle(s1e9eaSbeocvteioann1d0t.h4e:  Thermal    ΘJA
                                                                                                                                                                                        value for       given  in

                                              Figure 9. fCPUmax versus VDD

                        I&38 0+]

         )XQFWLRQDOLW\

         QRWJXDUDQWHHG  

         LQWKLVDUHD

                                                     )XQFWLRQDOLW\JXDUDQWHHG

                                                       #7$                                                                                 WRƒ&

                         

                         

                         

                                                                                                                                                      

                                                                                                                                           6XSSO\YROWDJH

                                                                                                                                                                                                        069

                                              DocID018576 Rev 9                                                                                                                                         49/104

                                                                                                                                                                                                                   87
Electrical  characteristics                                            STM8S003F3 STM8S003K3

                             Table 20. Operating conditions at power-up/power-down

                Symbol         Parameter       Conditions         Min  Typ          Max                                                                                     Unit

                tVDD    VDD rise time rate          -             2    -                                                                                                 ∞  µs/V

                        VDD fall time rate(1)       -             2    -                                                                                                 ∞

                tTEMP   Reset release          VDD  rising        -    -            1.7                                                                                     ms

                        delay

                VIT+    Power-on reset              -             2.6  2.7          2.85                                                                                    V

                        threshold

                VIT-    Brown-out reset             -             2.5  2.65         2.8                                                                                     V

                        threshold

            VHYS(BOR)   Brown-out reset             -             -    70                                                                                                -  mV

                        hysteresis

            1.  mReinsiemtuismaolwpaeyrastignegnveoraltategdea(fVteDrDamtTinE)MwPhdeenlatyh.eTthTeEMaPppdleiclaaytiohnasmeulsatpesnesdu. re that VDD is still above the

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STM8S003F3 STM8S003K3                                                Electrical characteristics

9.3.1  VCAP external capacitor

       Stabilization for the main regulator is achieved connecting an external capacitor CEXT to the
       VCAP pin. CEXT is specified in Table 19. Care should be taken to limit the series inductance
       to less than 15 nH.

                                 Figure 10. External capacitor CEXT

                                            &                                                     (6/

                            (65

                                            5/HDN

                                                                                                       06Y9

       1.  Legend: ESR is the equivalent series resistance and ESL is the equivalent inductance.

9.3.2  Supply current characteristics

       The current consumption is measured as described in Section 9.1.5: Pin input voltage.

       Total current consumption in run mode

       The MCU is placed under the following conditions:

       •   All I/O pins in input mode with a static value at VDD or VSS (no load)

       •   All peripherals are disabled (clock stopped by Peripheral Clock Gating registers)

           except if explicitly mentioned.

       Subject to general operating conditions for VDD and TA.

                                 DocID018576 Rev 9                                                     51/104

                                                                                                                   87
Electrical characteristics                                                                 STM8S003F3 STM8S003K3

        Table 21. Total current consumption with code execution in run mode                       at VDD  =5V

Symbol    Parameter                             Conditions                                        Typ     Max (1)  Unit

                                                                    HSE crystal osc. (16 MHz)     2.3     -

                      fCPU = fMASTER = 16 MHz                       HSE user ext. clock (16 MHz)  2       2.35

          Supply                                                    HSI RC osc. (16 MHz)          1.7     2

          current in

          run mode,   fCPU = fMASTER/128 = 125 kHz                  HSE user ext. clock (16 MHz)  0.86    -

          code                                                      HSI RC osc. (16 MHz)          0.7     0.87

          executed

          from RAM    fCPU = fMASTER/128 =                          HSI RC osc. (16 MHz/8)        0.46    0.58

                      15.625 kHz

IDD(RUN)              fCPU = fMASTER = 128 kHz                      LSI RC osc. (128 kHz)         0.41    0.55     mA

                                                                    HSE crystal osc. (16 MHz)     4.5     -

                      fCPU = fMASTER = 16 MHz                       HSE user ext. clock (16 MHz)  4.3     4.75

          Supply                                                    HSI RC osc.(16 MHz)           3.7     4.5

          current in                                                HSI RC osc. (16 MHz/8)(2)

          run mode,   fCPU = fMASTER = 2 MHz                                                      0.84    1.05

          code        fCPU = fMASTER/128 = 125 kHz                  HSI RC osc. (16 MHz)          0.72    0.9

          executed

          from Flash  fCPU = fMASTER/128 =                          HSI RC osc. (16 MHz/8)        0.46    0.58

                      15.625 kHz

                      fCPU = fMASTER = 128 kHz                      LSI RC osc. (128 kHz)         0.42    0.57

1.  Data based on characterization results.

2.  Default clock configuration measured with all peripherals off.

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STM8S003F3 STM8S003K3                                                                           Electrical characteristics

    Table 22. Total current consumption with code execution in run mode                            at VDD  = 3.3 V

Symbol    Parameter                             Conditions                                         Typ     Max(1)   Unit

                                                                     HSE crystal osc. (16 MHz)     1.8     -

                      fCPU = fMASTER = 16 MHz                        HSE user ext. clock (16 MHz)  2       2.3

          Supply                                                     HSI RC osc. (16 MHz)          1.5     2

          current in

          run mode,   fCPU = fMASTER/128 = 125 kHz                   HSE user ext. clock (16 MHz)  0.81    -

          code                                                       HSI RC osc. (16 MHz)          0.7     0.87

          executed

          from RAM    fCPU = fMASTER/128 =                           HSI RC osc. (16MHz/8)         0.46    0.58

                      15.625 kHz

IDD(RUN)              fCPU = fMASTER = 128 kHz                       LSI RC osc. (128 kHz)         0.41    0.55     mA

                                                                     HSE crystal osc. (16 MHz)     4       -

                      fCPU = fMASTER = 16 MHz                        HSE user ext. clock (16 MHz)  3.9     4.7

          Supply                                                     HSI RC osc. (16 MHz)          3.7     4.5

          current in                                                 HSI RC osc. (16 MHz/8)(2)

          run mode,   fCPU = fMASTER = 2 MHz                                                       0.84    1.05

          code        fCPU = fMASTER/128 = 125 kHz                   HSI RC osc. (16 MHz)          0.72    0.9

          executed

          from Flash  fCPU = fMASTER/128 =                           HSI RC osc. (16 MHz/8)        0.46    0.58

                      15.625 kHz

                      fCPU = fMASTER = 128 kHz                       LSI RC osc. (128 kHz)         0.42    0.57

1.  Data based on characterization results.

2.  Default clock configuration, measured with all peripherals off.

                                             DocID018576 Rev 9                                                      53/104

                                                                                                                            87
Electrical characteristics                                                                 STM8S003F3        STM8S003K3

              Total current consumption in wait mode

                      Table 23. Total current consumption in wait mode at VDD =                   5  V

Symbol        Parameter                              Conditions                                      Typ     Max(1)  Unit

                                                                    HSE crystal osc. (16 MHz)        1.6     -

                          fCPU = fMASTER = 16 MHz                   HSE user ext. clock (16 MHz)     1.1     1.3

              Supply                                                HSI RC osc. (16 MHz)             0.89    1.1

    IDD(WFI)  current in  fCPU = fMASTER/128 = 125 kHz              HSI RC osc. (16 MHz)             0.7     0.88    mA

              wait mode   fCPU = fMASTER/128 =

                          15.625 kHz                                HSI RC osc. (16 MHz/8)(2)        0.45    0.57

                          fCPU = fMASTER = 128 kHz                  LSI RC osc. (128 kHz)            0.4     0.54

1.  Data based on characterization results.

2.  Default clock configuration measured with all peripherals off.

                      Table 24. Total current consumption in wait mode at VDD = 3.3                  V

Symbol        Parameter                              Conditions                                      Typ     Max(1)  Unit

                                                                    HSE crystal osc. (16 MHz)           1.1  -

                          fCPU =  fMASTER = 16 MHz                  HSE user ext. clock (16 MHz)        1.1  1.3

              Supply                                                HSI RC osc. (16 MHz)             0.89    1.1

    IDD(WFI)  current in  fCPU =  fMASTER/128 = 125  kHz            HSI RC osc. (16 MHz)             0.7     0.88    mA

              wait mode   fCPU =  fMASTER/128 =                     HSI RC osc. (16 MHz/8)(2)        0.45    0.57

                          15.625  kHz

                          fCPU =  fMASTER/128 =                     LSI RC osc. (128 kHz)            0.4     0.54
                          15.625  kHz

1.  Data based on characterization results.

2.  Default clock configuration measured with all peripherals off.

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STM8S003F3 STM8S003K3                                                                           Electrical characteristics

            Total current consumption in active halt mode

                  Table 25. Total current consumption in active halt mode at VDD = 5 V

                                                            Conditions

                                                                                                          Max at

    Symbol  Parameter          Main voltage  Flash mode(3)                                         Typ       85° C      Unit

                               regulator                                Clock source                          (1)

                               (MVR)(2)

                                                                        HSE crystal oscillator     1030       -

                                             Operating mode             (16 MHz)

                                                                        LSI RC oscillator          200        260

                               On                                       (128 kHz)

IDD(AH)     Supply current in                                           HSE crystal oscillator     970        -         µA

            active halt mode                 Power-down mode            (16 MHz)

                                                                        LSI RC oscillator          150        200

                                                                        (128 kHz)

                               Off           Operating mode             LSI RC oscillator          66         85

                                             Power-down mode            (128 kHz)                  10         20

1.  Data based on characterization results.

2.  Configured by the REGAH bit in the CLK_ICKR register.

3.  Configured by the AHALT bit in the FLASH_CR1 register.

            Table 26. Total current consumption in active halt mode at VDD =                       3.3 V

                                                            Conditions                                           Max

Symbol      Parameter          Main voltage                                                              Typ       at   Unit

                               regulator     Flash mode(3)              Clock source                          85° C
                                                                                                                   (1)
                               (MVR)(2)

                                             Operating mode             HSE crystal osc. (16 MHz)        550       -

                               On                                       LSI RC osc. (128 kHz)            200     260

            Supply current                                              HSE crystal osc. (16 MHz)        970       -

IDD(AH)     in active halt                   Power-down mode            LSI RC osc. (128 kHz)            150     200    µA

            mode

                               Off           Operating mode             LSI RC osc. (128 kHz)            66        80

                                             Power-down mode                                             10        18

1.  Data based on characterization results.

2.  Configured by the REGAH bit in the CLK_ICKR register.

3.  Configured by the AHALT bit in the FLASH_CR1 register.

                                             DocID018576 Rev 9                                                          55/104

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Electrical characteristics                                                              STM8S003F3 STM8S003K3

                Total current consumption in halt mode

                Table 27. Total current consumption in halt mode at                     VDD =        5  V

    Symbol      Parameter                                       Conditions              Typ                Max at          Unit
                                                                                                           85°C(1)

                                                    Flash in operating mode, HSI        63                     75

IDD(H)          Supply current in halt mode         clock after wakeup                                                     µA

                                                    Flash in power-down mode, HSI       6.0                    20

                                                    clock after wakeup

1.  Data based  on characterization results.

                Table 28. Total current             consumption in halt mode at VDD           = 3.3     V

    Symbol      Parameter                                       Conditions                    Typ             Max at       Unit
                                                                                                            85° C(1)

                                                    Flash in operating mode, HSI clock           60            75

IDD(H)          Supply current in halt mode         after wakeup                                                           µA

                                                    Flash in power-down mode, HSI             4.5              17

                                                    clock after wakeup

1.  Data based  on characterization results.

                Low-power mode wakeup times

                                              Table 29. Wakeup times

Symbol          Parameter                                       Conditions                              Typ        Max(1)  Unit

tWU(WFI)    Wakeup time from wait                               0 to 16 MHz                             -          -(2)

            mode to run mode(3)            fCPU = fMASTER = 16 MHz.                                     0.56        -

                                                                Flash in operating                      1(6)       2(6)
                                                                mode(5)
                                              MVR voltage
                                              regulator on(4)
                                                                Flash in power-down                     3(6)        -
                                                                mode(5)
tWU(AH)     Wakeup time active halt                                                  HSI (after                            µs
            mode to run mode.(3)
                                                                Flash in operating   wakeup)            48(6)       -

                                              MVR voltage       mode(5)

                                              regulator off(4)  Flash in power-down                     50(6)       -

                                                                mode(5)

tWU(H)      Wakeup time from halt          Flash in operating mode(5)                                   52          -

            mode to run mode(3)            Flash in power-down mode(5)                                  54          -

1.  Data guaranteed by design.

2.  tWU(WFI) = 2 x 1/fmaster + 7 x 1/fCPU

3.  Measured from interrupt event to interrupt vector fetch.

4.  Configured by the REGAH bit in the CLK_ICKR register.

5.  Configured by the AHALT bit in the FLASH_CR1 register.

6.  Plus 1 LSI clock depending on synchronization.

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STM8S003F3 STM8S003K3                                                                                        Electrical characteristics

            Total current consumption and timing in forced                                                   reset state

                Table 30. Total current consumption and timing in                                            forced reset state

    Symbol                      Parameter                           Conditions                                                       Typ      Max(1)  Unit

IDD(R)      Supply current in reset state (2)            VDD = 5 V                                                                   400           -           µA

                                                         VDD = 3.3 V                                                                 300           -

tRESETBL    Reset pin release to vector fetch                                                             -                          -        150              µs

1.  Data guaranteed by design.

2.  Characterized with all I/Os tied to VSS.

            Current consumption of on-chip peripherals

            Subject to general operating conditions for VDD and TA.

            HSI internal RC/fCPU = fMASTER = 16 MHz, VDD = 5 V.

                                              Table 31. Peripheral current consumption

                Symbol                                  Parameter                                                                    Typ.             Unit

                IDD(TIM1)       TIM1 supply current (1)                                                                                  210

                IDD(TIM2)       TIM2 supply current (1)                                                                                  130

                IDD(TIM4)       TIM4 timer supply current (1)                                                                            50

                IDD(UART1)      UART1 supply current(1)                                                                                  120

                IDD(SPI)        SPI supply current(1)                                                                                    45           µA

                IDD(I2C)        I2C supply current (1)                                                                                   65

                IDD(ADC1)       ADC1 supply current when converting(1)                                                               1000

            1.  Data based      oICn/aOdCifpferroegnrtaiaml mIDeDdm(neoasI/uOrepmaednsttboegtgwlienegn).  reset configuration and timer   counter  running at
                16 MHz. No                                                                                Not tested in production.

                                               DocID018576 Rev 9                                                                                      57/104

                                                                                                                                                                   87
Electrical  characteristics                     STM8S003F3 STM8S003K3

            Current consumption curves

            The following figures show the typical current consumption measured with code executing in

            RAM.

                  Figure 11. Typ. IDD(RUN) vs VDD, HSE user external clock, fCPU = 16 MHz

                  Figure 12. Typ. IDD(RUN) vs fCPU, HSE user external clock, VDD = 5 V

58/104                       DocID018576 Rev 9
STM8S003F3  STM8S003K3                                          Electrical characteristics

            Figure 13. Typ. IDD(RUN) vs VDD, HSI RC osc,        fCPU = 16 MHz

            Figure 14. Typ. IDD(WFI) vs. VDD HSE user external  clock, fCPU = 16MHz

                        DocID018576 Rev 9                                            59/104

                                                                                             87
Electrical  characteristics                                 STM8S003F3 STM8S003K3

            Figure 15. Typ.              IDD(WFI) vs. fCPU, HSE user external clock, VDD = 5 V

                             Figure 16.  Typ. IDD(WFI) vs VDD, HSI RC osc, fCPU = 16 MHz

60/104                                   DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                            Electrical characteristics

9.3.3  External clock sources and timing characteristics

       HSE user external clock

       Subject to general operating conditions for VDD and TA.

                              Table 32. HSE user external clock characteristics

           Symbol             Parameter             Conditions       Min         Typ   Max            Unit

           fHSE_ext  User external clock source                      0           -     16             MHz

                     frequency

           VHSEH(1)  OSCIN input pin high level     -                0.7 x VDD   -     VDD + 0.3 V

                     voltage                                                                            V

           VHSEL(1)  OSCIN input pin low level                       VSS         -     0.3 x VDD

                     voltage

       ILEAK_HSE     OSCIN input leakage            VSS < VIN < VDD  -1          -     +1               µA

                     current

       1.  Data based on characterization results.

                                           Figure 17. HSE external clock source

           s,^,

           s ,^>

                     ƐŽdžƵƚĞƌƌĐŶĞĂůĐůŽĐŬ                                 Ĩ,^

                                           K^/E                                 ^dDϴ

                                                                                       D^ϯϲϰϴϵsϮ

       HSE crystal/ceramic resonator oscillator

       The HSE clock can be supplied with a 1 to 16 MHz crystal/ceramic resonator oscillator. All

       the information given in this paragraph is based on characterization results with specified

       typical external components. In the application, the resonator and the load capacitors have

       to be placed as close as possible to the oscillator pins in order to minimize output distortion

       and start-up stabilization time. Refer to the crystal resonator manufacturer for more details

       (frequency, package, accuracy...).

                                           DocID018576 Rev 9                                        61/104

                                                                                                             87
Electrical characteristics                                                                                  STM8S003F3 STM8S003K3

                                         Table 33. HSE oscillator characteristics

    Symbol                          Parameter                     Conditions                 Min            Typ               Max               Unit

    fHSE              External high speed oscillator                      -                  1              -                 16                MHz

                      frequency

    RF                Feedback resistor                                   -                  -              220               -                 kΩ

    C(1)              Recommended load capacitance (2)                    -                  -              -                 20                pF

                                                                  C = 20 pF,                 -              -               6 (startup)
                                                                                                                       1.6 (stabilized)(3)
    IDD(HSE)          HSE oscillator power consumption            fOSC = 16 MHz                                                                 mA

                                                                  C = 10 pF,                 -              -               6 (startup)
                                                                                                                       1.2 (stabilized)(3)
                                                                  fOSC = 16 MHz

    gm                Oscillator transconductance                         -                  5              -                 -                 mA/V

tSU(HSE)(4)           Startup time                                VDD is stabilized          -              1                 -                 ms

1.  C is approximately equivalent to 2 x crystal Cload.

2.  The oscillator selection can be optimized in terms        of  supply  current  using  a  high  quality  resonator  with  small  Rm  value.
    Refer to crystal manufacturer for more details

3.  Data based on characterization results.

4.  rteSaUc(HheSEd).  is the start-up time measured from the  moment it is enabled   (by software) to a stabilized     16   MHz oscillation is
                      This value is measured for a standard   crystal resonator and  it can vary significantly with    the  crystal manufacturer.

                                         Figure 18. HSE oscillator circuit diagram

          5P

                                                                                                               I+6(WRFRUH

          /P          &2                                                                     5)

          &P                             &/                      26&,1

                                                                                             JP

              5HVRQDWRU

                                                                                                            &RQVXPSWLRQ

                                                      5HVRQDWRU                                                  FRQWURO

                                         &/                      26&287

                                                                                                                              670

                                                                                                                                         069

62/104                                                        DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                              Electrical  characteristics

HSE oscillator critical gm formula

gmcrit  =  (2 ×  Π×  fHSE)2 ×  Rm(2Co + C)2

Rm: Notional resistance (see crystal specification)
Lm: Notional inductance (see crystal specification)
Cm: Notional capacitance (see crystal specification)
Co: Shunt capacitance (see crystal specification)

CL1=CL2=C: Grounded external capacitance
gm >> gmcrit

9.3.4            Internal clock sources and timing characteristics

                 Subject to general operating conditions for VDD and TA.

                 High speed internal RC oscillator (HSI)

                                                Table 34. HSI oscillator characteristics

                 Symbol        Parameter                      Conditions                       Min  Typ        Max     Unit

                     fHSI      Frequency                                  -                    -    16         -       MHz

                                                              User-trimmed with the

                               Accuracy of HSI oscillator     CLK_HSITRIMR register            -    -          1.0(2)

                 ACCHSI                                       cfoorngdiivtieonnsV(1D)D and TA                          %

                               Accuracy of HSI oscillator     VDD = 5 V, TA = 25 °C            -    5          -

                               (factory calibrated)           VDD = 5 V,                       -5   -          5
                                                              -40 °C ≤ TA ≤ 85 °C

                     tsu(HSI)  HSI oscillator wakeup                      -                    -    -          1.0(2)  µs

                               time including calibration

                 IDD(HSI)      HSI oscillator power                       -                    -    170        250(3)  µA

                               consumption

                 1.  See the application note.

                 2.  Guaranteed by design.

                 3.  Data based on characterization results.

                                                      DocID018576 Rev 9                                                63/104

                                                                                                                                87
Electrical  characteristics                                             STM8S003F3 STM8S003K3

                          Figure 19. Typical HSI frequency variation vs VDD at 4 temperatures

            Low speed internal RC oscillator (LSI)

            Subject to general operating conditions for VDD and TA.

                                       Table 35. LSI oscillator characteristics

            Symbol                     Parameter            Conditions  Min      Typ  Max         Unit

                fLSI      Frequency                         -           -        128           -  kHz

                tsu(LSI)  LSI oscillator wakeup time        -           -        -    7(1)        µs

                IDD(LSI)  LSI oscillator power consumption  -           -        5             -  µA

            1.  Guaranteed by design.

                          Figure 20. Typical LSI frequency variation vs VDD @ 4  temperatures

64/104                                 DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                        Electrical characteristics

9.3.5  Memory characteristics

       RAM and hardware registers

                                      Table 36. RAM and hardware registers

           Symbol                 Parameter                              Conditions                      Min         Unit

           VRM             Data retention mode(1)                  Halt mode (or reset)               VIT-max(2)     V

       1.  Minimum supply voltage without losing data stored in RAM (in halt mode or under reset) or in hardware
           registers (only in halt mode). Guaranteed by design.

       2.  Refer to Table 20 on page 50 for the value of VIT-max.

       Flash program memory and data EEPROM

       General conditions: TA = -40 to 85 °C.

                           Table 37. Flash program memory and data EEPROM

       Symbol                  Parameter                           Conditions                Min(1)   Typ     Max    Unit

           VDD     Operating voltage                               fCPU  ≤  16  MHz          2.95     -       5.5       V

                   (all modes, execution/write/erase)

                   Standard programming time (including

                   erase) for byte/word/block                               -                -        6.0     6.6    ms

           tprog   (1 byte/4 bytes/64 bytes)

                   Fast programming time for 1 block (64                    -                -        3.0     3.3    ms

                   bytes)

           terase  Erase time for 1 block (64 bytes)                        -                -        3.0     3.3    ms

                   Erase/write cycles(2)                                                     100      -           -

           NRW     (program memory)                                TA       85  °C                                   cycles

                   Erase/write cycles(2)                                 =

                   (data memory)                                                             100 k    -           -

                   Data retention (program memory)

                   after 100 erase/write cycles at                                           20       -           -

                   TA = 85 °C                                      TRET = 55° C

           tRET    Data retention (data memory) after                                        20       -           -  years

                   10 k erase/write cycles at TA = 85 °C

                   Data retention (data memory) after              TRET = 85° C              1.0      -           -

                   100 k erase/write cycles at TA = 85 °C

           IDD     Supply current (Flash programming or                     -                -        2.0         -  mA

                   erasing for 1 to 128 bytes)

       1.  Data based on characterization results.

       2.  The physical granularity of the memory is 4 bytes, so   cycling is performed  on  4 bytes  even  when a
           write/erase operation addresses a single byte.

                                          DocID018576 Rev 9                                                          65/104

                                                                                                                             87
Electrical characteristics                                                                           STM8S003F3 STM8S003K3

9.3.6          I/O port pin characteristics

               General characteristics

               Subject to general operating conditions for VDD and TA unless otherwise specified. All
               unused pins must be kept at a fixed voltage: using the output mode of the I/O for example or

               an external pull-up or pull-down resistor.

                                             Table 38. I/O static characteristics

Symbol         Parameter                     Conditions             Min            Typ               Max          Unit

    VIL        Input low level                                      -0.3           -                 0.3 x VDD    V

               voltage

    VIH        Input high level    VDD = 5 V                    0.7 x VDD          -                 VDD + 0.3 V  V

               voltage

    Vhys       Hysteresis(1)                                        -              700               -            mV

    Rpu        Pull-up resistor    VDD = 5 V, VIN = VSS             30             55                80           kΩ

                                   Fast I/Os                        -              -                 20(2)        ns

    tR, tF     Rise and fall time  Load = 50 pF

               (10% - 90%)         Standard and high sink I/Os      -              -                 125(2)       ns

                                   Load = 50 pF

               Input leakage

    Ilkg       current,            VSS ≤ VIN ≤ VDD                  -              -                 ±1           µA

               analog and digital

    Ilkg ana   Analog input        VSS ≤ VIN ≤ VDD                  -              -                 ±250 (3)     nA

               leakage current

    Ilkg(inj)  Leakage current in  Injection current ±4 mA          -              -                 ±1(3)        µA

               adjacent I/O

1.  Hysteresis voltage between Schmitt trigger switching levels. Based on characterization results.

2.  Data guaranteed by design.

3.  Data based on characterization results.

66/104                                           DocID018576 Rev 9
STM8S003F3  STM8S003K3                             Electrical characteristics

                        Figure  21. Typical VIL and VIH vs VDD @ 4 temperatures

            Figure 22.          Typical pull-up resistance vs VDD @ 4 temperatures

                                DocID018576 Rev 9                                   67/104

                                                                                            87
Electrical characteristics                                                          STM8S003F3 STM8S003K3

                            Figure 23. Typical pull-up current vs VDD @ 4 temperatures

            1.  The pull-up is a pure resistor (slope goes through 0).

                            Table 39. Output driving current (standard              ports)

Symbol          Parameter                          Conditions                       Min           Max      Unit

    VOL     Output low level with 8 pins sunk      IIO = 10 mA, VDD = 5 V                   -          2   V

            Output low level with 4 pins sunk      IIO = 4 mA, VDD = 3.3 V                  -        1(1)

    VOH     Output high level with 8 pins sourced  IIO = 10 mA, VDD = 5 V           2.8                -   V

            Output high level with 4 pins sourced  IIO = 4 mA, VDD = 3.3 V          2.1(1)             -

1.  Data based on characterization results.

                Table 40. Output driving           current (true open drain         ports)

    Symbol      Parameter                                               Conditions             Max         Unit

                                                   IIO = 10 mA, VDD = 5 V                      1

    VOL     Output low level with 2 pins sunk      IIO = 10 mA, VDD = 3.3 V                    1.5(1)      V

                                                   IIO = 20 mA, VDD = 5 V                      2(1)

1.  Data based on characterization results.

68/104                                             DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                          Electrical characteristics

               Table 41. Output                 driving current (high sink  ports)

Symbol         Parameter                        Conditions                  Min     Max        Unit

         Output low level with 8 pins sunk      IIO = 10 mA, VDD = 5 V      -       0.8

    VOL  Output low level with 4 pins sunk      IIO = 10 mA, VDD = 3.3 V    -       1.0(1)

         Output low level with 4 pins sunk      IIO = 20 mA, VDD = 5 V      -       1.5(1)     V

         Output high level with 8 pins sourced  IIO = 10 mA, VDD = 5 V      4.0     -

    VOH  Output high level with 4 pins sourced  IIO = 10 mA, VDD = 3.3 V    2.1(1)  -

         Output high level with 4 pins sourced  IIO = 20 mA, VDD = 5 V      3.3(1)  -

1.  Data based on characterization results.

         Typical output level curves

         Figure 25 to Figure 32 show typical output level curves measured with output on    a  single

         pin.

                       Figure 24. Typ. VOL @ VDD = 5 V (standard ports)

                                                DocID018576 Rev 9                              69/104

                                                                                                           87
Electrical  characteristics                     STM8S003F3                            STM8S003K3

                             Figure 25. Typ. VOL @ VDD = 3.3 V (standard ports)

                             Figure 26. Typ. VOL @ VDD = 5 V (true open drain ports)

70/104                       DocID018576 Rev 9
STM8S003F3  STM8S003K3                                      Electrical characteristics

                        Figure 27.  Typ. VOL @ VDD = 3.3 V  (true open drain ports)

                        Figure      28. Typ. VOL @ VDD = 5  V (high sink ports)

                                    DocID018576 Rev 9                                71/104

                                                                                             87
Electrical  characteristics                                        STM8S003F3          STM8S003K3

                             Figure 29. Typ. VOL @ VDD = 3.3    V  (high sink ports)

                             Figure 30. Typ. VDD - VOH @ VDD =  5  V (standard ports)

72/104                       DocID018576 Rev 9
STM8S003F3  STM8S003K3                     Electrical characteristics

                        Figure 31. Typ. VDD - VOH @ VDD = 3.3 V (standard ports)

                        Figure 32. Typ. VDD - VOH @ VDD = 5 V (high sink ports)

                        DocID018576 Rev 9                                         73/104

                                                                                          87
Electrical  characteristics                                                STM8S003F3         STM8S003K3

                             Figure  33.  Typ. VDD - VOH @ VDD  =  3.3  V  (high sink ports)

74/104                                    DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                    Electrical characteristics

9.3.7            Reset pin characteristics

Subject to general operating conditions for VDD and TA unless otherwise specified.

                                             Table 42. NRST      pin characteristics

    Symbol                      Parameter                        Conditions   Min        Typ 1)  Max        Unit

    VIL(NRST)    NRST  input low level voltage (1)               -            -0.3 V     -       0.3 x VDD

    VIH(NRST)    NRST  input high level voltage (1)              -            0.7 x VDD  -       VDD + 0.3  V

    VOL(NRST)    NRST  output low level voltage (1)              IOL= 2 mA            -  -       0.5

    RPU(NRST)    NRST  pull-up resistor (2)                      -            30         55      80         kΩ

    tIFP(NRST)   NRST  input filtered pulse (3)                  -                    -  -       75         ns

    tINFP(NRST)  NRST  Input not filtered pulse (3)              -            500        -       -          ns

    tOP(NRST)    NRST  output pulse (1)                          -            20         -       -          µs

1.  Data based on characterization results.

2.  The RPU pull-up equivalent resistor is based on a resistive  transistor.

3.  Data guaranteed by design.

                                Figure 34. Typical NRST VIL and VIH vs VDD @ 4 temperatures

                                                     DocID018576 Rev 9                                      75/104

                                                                                                                     87
Electrical  characteristics                     STM8S003F3 STM8S003K3

            Figure 35. Typical NRST pull-up resistance vs VDD @ 4 temperatures

            Figure 36. Typical NRST pull-up current vs VDD @ 4 temperatures

            The reset network shown in Figure 37 protects the device against parasitic resets. The user

            must ensure that the level on the NRST pin can go below the VIL max. level specified in
            Table 38. Otherwise the reset is not taken into account internally. For power consumption

            sensitive applications, the capacity of the external reset capacitor can be reduced to limit

            charge/discharge current. If the NRST signal is used to reset the external circuitry, care

            must be taken of the charge/discharge time of the external capacitor to fulfill the external

            device’s reset timing conditions. The minimum recommended capacity is 10 nF.

76/104                       DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                                 Electrical characteristics

                                                    Figure 37. Recommended reset pin protection

                                                                        9''                                                 670

                                                                             538

                            ([WHUQDO                             1567

                            UHVHW                                                         )LOWHU

                            FLUFXLW

                                                          ȝ)

                            2SWLRQDO

                                                                                                                            06Y9

9.3.8                       SPI serial peripheral interface

                            Unless otherwise specified, the parameters given in Table 43 are derived from tests

                            performed under ambient temperature, fMASTER frequency and VDD supply voltage
                            conditions. tMASTER = 1/fMASTER.

                            Refer to I/O port characteristics for more details on the input/output alternate function

                            characteristics (NSS, SCK, MOSI, MISO).

                                                          Table 43. SPI characteristics

    Symbol                  Parameter                                 Conditions                      Min        Max            Unit

    fSCK                    SPI clock frequency           Master mode                                 0                  8      MHz

    1/tc(SCK)                                             Slave mode                                  0                  7

    tr(SCK)                 SPI clock rise and fall time  Capacitive load: C = 30 pF                  -          25
    tf(SCK)

    tsu(NSS)(1)             NSS setup time                Slave mode                       4 x tMASTER                   -

    th(NSS)(1)              NSS hold time                 Slave mode                                  70                 -

    ttww((SSCCKKHL))((11))  SCK high and low time         Master mode                      tSCK/2 - 15     tSCK/2 +         15

    ttssuu((MSII))((11))    Data input setup time         Master mode                                 5                  -

                                                          Slave mode                                  5                  -

    tthh((MSII))((11))                                    Master mode                                 7                  -        ns

                            Data input hold time          Slave mode                                  10                 -

    ta(SO)(1)(2)            Data output access time       Slave mode                                  -    3  x  tMASTER

tdis(SO)(1)(3)              Data output disable time      Slave mode                                  25                 -

    tv(SO) (1)              Data output valid time        Slave mode (after enable edge)              -          65

    tv(MO)(1)               Data output valid time        Master mode (after enable edge)             -          30

    th(SO)(1)               Data output hold time         Slave mode (after enable edge)              27                 -

    th(MO)(1)                                             Master mode (after enable edge)             11                 -

1.  Values based on design simulation and/or characterization results, and not tested in production.

2.  Min time is for the minimum time to drive the output and the max time is for the maximum time to validate the data.

                                                                  DocID018576 Rev 9                                             77/104

                                                                                                                                        87
Electrical characteristics                                                                                   STM8S003F3 STM8S003K3

3.  Min time is for the minimum time to invalidate the output and the max time is for the maximum time to put the data in Hi-Z.

                                    Figure 38. SPI timing diagram - slave mode and CPHA = 0

                                  Figure     39. SPI timing diagram - slave mode and                         CPHA = 1(1)

               166LQSXW

                          W68 166                                      WF 6&.                                WK 166

    6&.LQSXW  &3+$  

               &32/      WZ 6&.+

               &3+$      WZ 6&./

               &32/  

                                                          WY 62                                      WK 62   WU 6&.       WGLV 62

                          WD 62                                                                              WI 6&.

               0,62                              06%287                                   %,7287                       /6%287

               287387

                                    WVX 6,                WK 6,

               026,                              06%,1                                    %,7,1          /6%,1

               ,1387

                                                                                                                                    DLE

1.  Measurement           points are done    at  CMOS levels: 0.3 VDD  and      0.7  VDD.

78/104                                                    DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                                    Electrical characteristics

                                           Figure  40.  SPI timing   diagram         -  master  mode(1)

                          +LJK

            166LQSXW

                                                        WF 6&.

6&.2XWSXW  &3+$       

            &32/    

            &3+$       

            &32/    

6&.2XWSXW  &3+$    

            &32/    

            &3+$    

            &32/    

                          WVX 0,           WZ 6&.+                                                       WU 6&.
                                           WZ 6&./
            0,62                                                                                         WI 6&.

            ,13 87                         06%,1                              %,7,1                   /6%,1

                                                   WK 0,

            026,                           06%287                             % , 7287                /6%287

            28738 7

                                                   WY 02                             WK 02

                                                                                                                  DLF

1.          Measurement   points are done  at CMOS levels: 0.3  VDD  and  0.7  VDD.

                                                           DocID018576 Rev 9                                      79/104

                                                                                                                                     87
Electrical  characteristics                                                                STM8S003F3 STM8S003K3

9.3.9       I2C interface characteristics

                                               Table 44. I2C characteristics

                                                                  Standard mode I2C                Fast mode I2C(1)

                Symbol                Parameter                   Min(2)                   Max(2)  Min(2)  Max(2)            Unit

                tw(SCLL)  SCL clock low time                      4.7                      -       1.3     -                 µs

                tw(SCLH)  SCL clock high time                     4.0                      -       0.6     -

                tsu(SDA)  SDA setup time                          250                      -       100     -

                th(SDA)   SDA data hold time                      0(3)                     -       0(4)    900(3)

                tr(SDA)   SDA and SCL rise time                   -                        1000    -       300               ns
                tr(SCL)

                tf(SDA)   SDA and SCL fall time                   -                        300     -       300
                tf(SCL)

                th(STA)   START condition hold time               4.0                      -       0.6     -                 µs

                tsu(STA)  Repeated START condition setup time     4.7                      -       0.6     -

                tsu(STO)  STOP condition setup time               4.0                      -       0.6     -                 µs

            tw(STO:STA)   STOP to START condition time            4.7                      -       1.3     -                 µs

                          (bus free)

                Cb        Capacitive load for each bus line       -                        400     -       400               pF

            1.  fMASTER, must be at least 8 MHz to achieve max fast I2C speed (400kHz)

            2.  Data based on standard I2C protocol requirement, not tested in production

            3.  The maximum hold time of the start condition has only to be met if the interface does not stretch the low
                time

            4.  The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge the
                undefined region of the falling edge of SCL

80/104                                         DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                              Electrical characteristics

         Figure 41. Typical application with                        I2C  bus and timing diagram

                       9''               9''

                       NŸ            NŸ                                           670

                                                             Ÿ

                                                                         6'$

,ð&EXV

                                                                         6&/

                                                   Ÿ

                                                                                   6 7$575(3($7('

         6 7$57

                                                                         WVX 67$                    6 7$57

6' $

WI 6'$                          WU 6'$             WVX 6'$                                          WVX 67$672

                       WK 67$            WZ 6&//             WK 6'$                6 723

6&/

     WZ 6&/+                    WU 6&/                       WI 6&/                       WVX 672

                                                                                                    DL9

1. Measurement points are made at CMOS levels: 0.3 x VDD and 0.7 x VDD

                                         DocID018576 Rev 9                                          81/104

                                                                                                                  87
Electrical  characteristics                                                                                                       STM8S003F3 STM8S003K3

9.3.10      10-bit ADC characteristics

            Subject to general operating conditions for VDDA, fMASTER, and TA unless otherwise
            specified.

                                              Table 45. ADC characteristics

            Symbol                 Parameter                                                                 Conditions              Min   Typ               Max                                   Unit

                                                                                                             VDDA = 3 to 5.5 V       1              -            4

                fADC    ADC clock frequency                                                                                                                                                        MHz

                                                                                                             VDDA = 4.5 to 5.5 V     1              -            6

                VAIN    Conversion voltage range(1)                                                          -                       VSS            -        VDD                                       V

                CADC    Internal sample and hold                                                             -                          -       3                -                                 pF

                        capacitor

                tS(1)   Sampling time                                                                        fADC = 4 MHz               -  0.75                  -                                     µs

                                                                                                             fADC = 6 MHz               -       0.5              -

                tSTAB   Wakeup time from standby                                                             -                          -       7                -                                     µs

                                                                                                             fADC = 4 MHz                       3.5                                                    µs

                tCONV   Total conversion time (including                                                     fADC = 6 MHz                  2.33                                                        µs

                        sampling time, 10-bit resolution)

                                                                                                             -                                  14                                                 1/fADC

            1.  Dsouurrincge.thTehesainmteprlneatlimreesitshteanincpeuotfctahpeaacnitaanlocgesCoAuIrNce(3mpuFstmaallxo)wcathnebceacphaacritgaendc/editsochreaargcheditsbyfinthael veoxlttaegrneal

                ltehveecl ownitvheinrsitoSn. Areftseur ltth. eVaelnudesoffothr ethseasmapmleplteimcelotcSk,  changes of the analog input   voltage     have  no  effect                            on
                                                                                                             tS depend on programming.

                             Table 46. ADC accuracy                                                          with RAIN < 10 kΩ    ,  VDD = 5        V

                Symbol             Parameter                                                                 Conditions                    Typ         Max(1)                                      Unit

                                                                                                             fADC  =  2  MHz               1.6               3.5

                |ET|    Total unadjusted error (2)                                                           fADC  =  4  MHz               2.2               4

                                                                                                             fADC  =  6  MHz               2.4               4.5

                                                                                                             fADC  =  2  MHz               1.1               2.5

                |EO|    Offset error (2)                                                                     fADC  =  4  MHz               1.5               3

                                                                                                             fADC  =  6  MHz               1.8               3

                                                                                                             fADC  =  2  MHz               1.5               3

                |EG|    Gain error (2)                                                                       fADC  =  4  MHz               2.1               3                                     LSB

                                                                                                             fADC  =  6  MHz               2.2               4

                                                                                                             fADC  =  2  MHz               0.7               1.5

                |ED|    Differential linearity error (2)                                                     fADC  =  4  MHz               0.7               1.5

                                                                                                             fADC  =  6  MHz               0.7               1.5

                                                                                                             fADC  =  2  MHz               0.6               1.5

                |EL|    Integral linearity error (2)                                                         fADC  =  4  MHz               0.8               2

                                                                                                             fADC  =  6  MHz               0.8               2

82/104                                        DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                  Electrical characteristics

1.  Data based on characterization results.

2.  ADC accuracy vs. negative injection current: Injecting negative current on any of the analog input pins
    should be avoided as this significantly reduces the accuracy of the conversion being performed on another
    analog input. It is recommended to add a Schottky diode (pin to ground) to standard analog pins which may
    potentially inject negative  current. Any positive injection current  within  the  limits  specified  for  IINJ(PIN)  and
    ΣIINJ(PIN) in Section 9.3.6  does not affect the ADC accuracy.

            Table 47. ADC accuracy with RAIN < 10 kΩ RAIN, VDD = 3.3 V

    Symbol             Parameter                    Conditions                                 Typ        Max(1)          Unit

    |ET|    Total unadjusted error(2)        fADC = 2 MHz                                      1.6             3.5

                                             fADC = 4 MHz                                      1.9             4

    |EO|    Offset error(2)                  fADC = 2 MHz                                      1               2.5

                                             fADC = 4 MHz                                      1.5             2.5

    |EG|    Gain error(2)                    fADC = 2 MHz                                      1.3             3          LSB

                                             fADC = 4 MHz                                      2               3

    |ED|    Differential linearity error(2)  fADC = 2 MHz                                      0.7             1.0

                                             fADC = 4 MHz                                      0.7             1.5

    |EL|    Integral linearity error(2)      fADC = 2 MHz                                      0.6             1.5

                                             fADC = 4 MHz                                      0.8             2

1.  Data based on characterization results.

2.  ADC accuracy vs. negative injection current: Injecting negative current on any of the analog input pins
    should be avoided as this significantly reduces the accuracy of the conversion being performed on another
    analog input. It is recommended to add a Schottky diode (pin to ground) to standard analog pins which may
    potentially inject negative  current. Any positive injection current  within  the  limits  specified  for  IINJ(PIN)  and
    ΣIINJ(PIN) in Section 9.3.6  does not affect the ADC accuracy.

                                 DocID018576 Rev 9                                                                        83/104

                                                                                                                                  87
Electrical  characteristics                                                                                                                       STM8S003F3 STM8S003K3

                                                     Figure 42. ADC accuracy characteristics

                                                                                                                                                  EG

                                            1023                     = V-----D-----D----A1----0--–-2---4V-----S----S-----A--

                                            1022        1LSBIDEAL

                                            1021

                                                                                                                              (2)

                                                                           ET                                                          (3)

                                                  7

                                                  6                                                                                          (1)

                                                  5        EO                   EL

                                                  4

                                                  3                                                                                ED

                                                  2

                                                  1                     1 LSBIDEAL

                                                  0     1      2  3  4  5  6    7                                                      1021102210231024

                                                  VSSA                                                                                                   VDDA

            1.  Example of an actual transfer curve.

            2.  The ideal transfer curve

            3.  End point correlation line
                EEEElEinTOGDLe=====.  Total unadjusted error: maximum deviation between the actual and the ideal transfer curves.
                                      Offset error: deviation between the first actual transition and the first ideal one.
                                      Gain error: deviation between the last ideal transition and the last actual one.
                                      Differential linearity error: maximum deviation between actual steps and the ideal one.
                                      Integral linearity error: maximum deviation between any actual transition and the end point correlation

                                                     Figure 43. Typical application with ADC

                                                                           VDD                                                                                 STM8

                                                                                VT

                                                                                0.6V

                                            RAIN           AINx                                                                                   10-bit A/D

                                      VAIN                                                                                                        conversion

                                                     CAIN                       VT                                                     IL                      CADC

                                                                                0.6V                                                   ±1µA

84/104                                                         DocID018576 Rev 9
STM8S003F3 STM8S003K3                                              Electrical characteristics

9.3.11  EMC characteristics

        Susceptibility tests are performed on a sample basis during product characterization.

        Functional EMS (electromagnetic susceptibility)

        While executing a simple application (toggling 2 LEDs through I/O ports), the product is

        stressed by two electromagnetic events until a failure occurs (indicated by the LEDs).

        •   ESD: Electrostatic discharge (positive and negative) is applied on all pins of the device

            until a functional disturbance occurs. This test conforms with the IEC 61000-4-2

            standard.

        •   FTB: A burst of fast transient voltage (positive and negative) is applied to VDD and VSS

            through a 100 pF capacitor, until a functional disturbance occurs. This test conforms

            with the IEC 61000-4-4 standard.

        A device reset allows normal operations to be resumed. The test results are given in the

        table below based on the EMS levels and classes defined in application note AN1709.

        Designing hardened software to avoid noise problems

        EMC characterization and optimization are performed at component level with a typical

        application environment and simplified MCU software. It should be noted that good EMC

        performance is highly dependent on the user application and the software in particular.

        Therefore it is recommended that the user applies EMC software optimization and

        prequalification tests in relation with the EMC level requested for his application.

        Software recommendations

        The software flowchart must include the management of runaway conditions such as:

        •   Corrupted program counter

        •   Unexpected reset

        •   Critical data corruption (control registers...)

        Prequalification trials

        Most of the common failures (unexpected reset and program counter corruption) can be

        recovered by applying a low state on the NRST pin or the oscillator pins for 1 second.

        To complete these trials, ESD stress can be applied directly on the device, over the range of

        specification values. When unexpected behavior is detected, the software can be hardened

        to prevent unrecoverable errors occurring (see application note AN1015).

                                            Table 48. EMS data

        Symbol                   Parameter                         Conditions                           Level/class

            VFESD  Voltage limits to be applied on any I/O pin to  VDD = 3.3 V, TA = 25 °C,             2B(1)
                                                                   fMASTER = 16 MHz,
                   induce a functional disturbance                 conforming to IEC 61000-4-2

                   Fast transient voltage burst limits to be       VDD = 3.3 V, TA = 25 °C,             4A(1)

            VEFTB  applied through 100pF on VDD and VSS pins       fMASTER = 16 MHz,
                   to induce a functional disturbance              conforming to IEC 61000-4-4

        1.  Data obtained with HSI clock configuration, after applying HW recommendations described in  AN2860 -
            EMC guidelines for STM8Smicrocontrollers.

                                  DocID018576 Rev 9                                                     85/104

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Electrical  characteristics                                                     STM8S003F3 STM8S003K3

            Electromagnetic interference (EMI)

            Based on a simple application running on the product (toggling two LEDs through the I/O

            ports), the product is monitored in terms of emission. Emission tests conform to the IEC

            61967-2 standard for test software, board layout and pin loading.

                                                         Table 49. EMI data

                                                         Conditions

                Symbol  Parameter                        Monitored                 Max fHSE/fCPU(1)   Unit

                                    General conditions   frequency band            16 MHz/  16 MHz/

                                                                                   8 MHz    16 MHz

                                    VDD = 5 V            0.1 MHz to 30 MHz         5        5

                        Peak level  TA = 25 °C           30 MHz to 130 MHz         4        5         dBµV
                SEMI                LQFP32 package
                                                         130 MHz to 1 GHz          5        5
                                    conforming to IEC

                        EMI level   61967-2                                  -     2.5      2.5                -

            1.  Data based on characterization results.

            Absolute maximum ratings (electrical sensitivity)

            Based on three different tests (ESD, DLU and LU) using specific measurement methods,

            the product is stressed in order to determine its performance in terms of electrical sensitivity.

            For more details, refer to the application note AN1181.

            Electrostatic discharge (ESD)

            Electrostatic discharges (one positive then one negative pulse separated by 1 second) are

            applied to the pins of each sample according to each pin combination. The sample size

            depends on the number of supply pins in the device (3 parts*(n+1) supply pin). One model

            can be simulated: the Human Body Model (HBM). This test conforms to the JESD22-

            A114A/A115A standard. For more details, refer to the application note AN1181.

                                    Table 50. ESD absolute maximum ratings

                Symbol              Ratings              Conditions                Class    Maximum            Unit
                                                                                            value(1)

            VESD(HBM)   Electrostatic discharge voltage  TA = 25°C, conforming to  A        4000                  V

                        (Human body model)               JESD22-A114

            VESD(CDM)   Electrostatic discharge voltage  TA= 25°C, conforming to   IV       1000                  V

                        (Charge device model)            JESD22-C101

            1.  Data based on characterization results.

86/104                              DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                       Electrical characteristics

Static latch-up

Two complementary static tests are required on 10 parts to assess the latch-up

performance:

•   A supply overvoltage (applied to each power supply pin)

•   A current injection (applied to each input, output and configurable I/O pin) is performed

    on each sample.

This test conforms to the EIA/JESD 78 IC latch-up standard. For more details, refer to the

application note AN1181.

                          Table 51. Electrical sensitivities

    Symbol             Parameter                      Conditions                                        Class(1)

    LU      Static latch-up class  TA = 25 °C                                                                       A

                                   TA = 85 °C                                                                       A

1.  Class description: A Class is an STMicroelectronics internal specification. All its limits are higher than the
    JEDEC specifications, that means when a device belongs to class A it exceeds the JEDEC standard. B
    class strictly covers all the JEDEC criteria (international standard).

                                   DocID018576 Rev 9                                                                87/104

                                                                                                                            87
Package  information                                                             STM8S003F3 STM8S003K3

10       Package information

         To meet environmental requirements, ST offers these devices in different grades of

         ECOPACK® packages, depending on their level of environmental compliance. ECOPACK®

         specifications, grade definitions and product status are available at www.st.com.

         ECOPACK® is an ST trademark.

10.1     LQFP32 package information

                Figure 44. LQFP32 - 32-pin, 7 x 7 mm low-profile quad flat package outline

             3%!4).'

             0,!.%

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                      !  !

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                                                                                               MM

                                       CCC  #                                                  '!5'%0,!.%

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                                                                             !             ,

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                         B

                                                                             %  %  %

                                                                       

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                                                                      E                        7@.&@7

         1.  Drawing is not to scale.

88/104                                         DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                            Package information

Table 52.       LQFP32 - 32-pin, 7 x 7 mm low-profile quad flat                            package mechanical data

                                       millimeters                                               inches(1)

    Symbol

                        Min            Typ                    Max                   Min          Typ        Max

    A                   -              -                      1.600                     -              -    0.0630

    A1                  0.050          -                      0.150             0.0020                 -    0.0059

    A2                  1.350          1.400                  1.450             0.0531           0.0551     0.0571

    b                   0.300          0.370                  0.450             0.0118           0.0146     0.0177

    c                   0.090          -                      0.200             0.0035                 -    0.0079

    D                   8.800          9.000                  9.200             0.3465           0.3543     0.3622

    D1                  6.800          7.000                  7.200             0.2677           0.2756     0.2835

    D3                  -              5.600                  -                         -        0.2205     -

    E                   8.800          9.000                  9.200             0.3465           0.3543     0.3622

    E1                  6.800          7.000                  7.200             0.2677           0.2756     0.2835

    E3                  -              5.600                  -                         -        0.2205     -

    e                   -              0.800                  -                         -        0.0315     -

    L                   0.450          0.600                  0.750             0.0177           0.0236     0.0295

    L1                  -              1.000                  -                         -        0.0394     -

    k                   0°             3.5°                   7°                    0°           3.5°       7°

    ccc                 -              -                      0.100                 -                  -    0.0039

1.  Values  in  inches  are converted  from mm     and  rounded to   4  decimal digits.

    Figure 45. LQFP32 - 32-pin, 7 x 7 mm low-profile quad flat recommended footprint

                                                                          

                                                                                           

                                                                              

                                                                                             

                                                                          

                                                        

                               

                        

                                                                    

                                                                                  

                                                                               

                                                                                    

                                                              

                                                                                                        6?&0?6

1.  Dimensions  are     expressed in millimeters.

                                       DocID018576 Rev 9                                                    89/104

                                                                                                                      98
Package  information                                                      STM8S003F3 STM8S003K3

         Device marking

         The following figure gives an example of topside marking orientation versus pin 1 identifier

         location.

         Other optional marking or inset/upset marks, which identify the parts throughout supply

         chain operations, are not indicated below.

                             Figure 46. LQFP32 marking example (package top view)

             3URGXFW                               45.4

             LGHQWLILFDWLRQ

                                                     ,5$

             6WDQGDUG67ORJR                                  'DWHFRGH

                                                            :  88

             3LQLGHQWLILHU                                                      5HYLVLRQFRGH

                                                                          3

                                                                                                                     069

         1.  Parts marked as "ES", "E" or accompanied by an Engineering Sample notification letter, are not yet
             qualified and therefore not yet ready to be used in production and any consequences deriving from such
             usage will not be at ST charge. In no event, ST will be liable for any customer usage of these engineering
             samples in production. ST Quality has to be contacted prior to any decision to use these Engineering
             Samples to run qualification activity.

90/104                            DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                              Package information

10.2  TSSOP20 package information

      Figure 47.TSSOP20 – 20-lead thin shrink small outline, 6.5 x 4.4 mm, 0.65 mm pitch,

                                                 package outline

                                          

                             ϮϬ                     ϭϭ

                                                                                                            Đ

                                                                ϭ       ^d/E'

                                                                          W>E                   Ϭ͘Ϯϱŵŵ

                                                                                             'h'W>E

                             ϭ                      ϭϬ

          W/Eϭ

          /Ed/&/d/KE

                                                                                                           Ŭ

                 ĂĂĂ                                                              ϭ         >

                                                               Ϯ                            >ϭ

                                       ď                     Ğ

                                                                                                  zͺDͺsϯ

      1.  Drawing is not to scale.

      Table 53. TSSOP20 – 20-lead thin shrink small outline, 6.5             x  4.4 mm, 0.65  mm pitch,

                                          package mechanical data

                                       millimeters                                 inches(1)

          Symbol

                             Min.         Typ.      Max.               Min.        Typ.           Max.

                 A                  -        -      1.200              -           -              0.0472

                 A1          0.050           -      0.150           0.0020         -              0.0059

                 A2          0.800        1.000     1.050           0.0315         0.0394         0.0413

                 b           0.190           -      0.300           0.0075         -              0.0118

                 c           0.090           -      0.200           0.0035         -              0.0079

                 D(2)        6.400        6.500     6.600           0.2520         0.2559         0.2598

                 E           6.200        6.400     6.600           0.2441         0.2520         0.2598

                 E1(3)       4.300        4.400     4.500           0.1693         0.1732         0.1772

                 e                  -     0.650     -                  -           0.0256         -

                 L           0.450        0.600     0.750           0.0177         0.0236         0.0295

                 L1                 -     1.000     -                  -           0.0394         -

                                          DocID018576 Rev 9                                          91/104

                                                                                                               98
Package  information                                                                     STM8S003F3 STM8S003K3

         Table 53. TSSOP20 – 20-lead thin shrink small outline, 6.5 x 4.4 mm, 0.65 mm pitch,

                                                package mechanical data

                                      millimeters                                            inches(1)

             Symbol

                            Min.                Typ.         Max.              Min.          Typ.                      Max.

             k              0°                  -            8°                0°            -                            8°

             aaa            -                   -            0.100             -             -                         0.0039

         1.  Values in inches are converted from mm and rounded to four decimal digits.

         2.  Dimension "D" does not include mold flash, protrusions or gate burrs. Mold flash, protrusions or gate burrs
             shall not exceed 0.15mm per side.

         3.  Dimension "E1" does not include interlead flash or protrusions. Interlead flash or protrusions shall not
             exceed 0.25mm per side.

         Figure 48. TSSOP20 – 20-lead thin shrink small outline, 6.5 x 4.4 mm, 0.65 mm pitch,

                                                       package footprint

                                                                         

                                                             

                                                                                       

                                                                                             

                                                

                  

                                                                                             

                                                                                        

                                                                                                                  9!?&0?6

         1.  Dimensions are expressed in millimeters.

92/104                                          DocID018576 Rev 9
STM8S003F3 STM8S003K3                                         Package information

Device marking

The following figure gives an example of topside marking orientation versus pin 1 identifier

location.

Other optional marking or inset/upset marks, which identify the parts throughout supply

chain operations, are not indicated below.

                       Figure 49. TSSOP20 marking example (package top view)

    6WDQGDUG67ORJR

    3URGXFW         

    LGHQWLILFDWLRQ

                                            4'1

    3LQLGHQWLILHU                        'DWHFRGH                         5HYLVLRQFRGH

                                            :          88  3

                                                                                                          069

1.  Parts marked as "ES", "E" or accompanied by an Engineering Sample notification letter, are not yet
    qualified and therefore not yet ready to be used in production and any consequences deriving from such
    usage will not be at ST charge. In no event, ST will be liable for any customer usage of these engineering
    samples in production. ST Quality has to be contacted prior to any decision to use these Engineering
    Samples to run qualification activity.

                         DocID018576 Rev 9                                                                      93/104

                                                                                                                        98
Package  information                                                            STM8S003F3 STM8S003K3

10.3     UFQFPN20 package information

         Figure 50. UFQFPN20 - 20-lead, 3 x 3 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

                                                           package outline

                                                '

                          3LQ                                (

                                             7239,(:

                                             '         /

                                             '                                    GGG

                          /

                                             H           /               $

                                                          H

                          E

                                                                  (  (

                                                      

                                                 

                              /                                            $  $

                                         %277209,(:                        6,'(9,(:

                                                                                        $$B0(B9

         1.  Drawing  is  not to scale.

94/104                                             DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                                Package information

Table 54.       UFQFPN20 - 20-lead, 3 x3             mm, 0.5 mm pitch, ultra         thin fine pitch  quad flat

                                       package mechanical data

                               millimeters                                           inches(1)

    Symbol

                        Min            Typ           Max            Min              Typ              Max

A                       0.500          0.550         0.600          0.0197           0.0217           0.0236

A1                      0.000          0.020         0.050          0.0000           0.0008           0.0020

A3                      -              0.152         -              -                0.060            -

D                       2.900          3.000         3.100          0.1142           0.1181           0.1220

D1                      -              2.000         -              -                0.0790           -

E                       2.900          3.000         3.100          0.1142           0.1181           0.1220

E1                      -              2.000         -              -                0.07905          -

L1                      0.500          0.550         0.600          0.0197           0.0217           0.0236

L2                      0.300          0.350         0.400          0.0118           0.0138           0.0157

L3                      -              0.200         -              -                0.0079           -

L5                      -              0.150         -              -                0.0059           -

b                       0.180          0.250         0.300          0.0071           0.0098           0.0118

e                       -              0.500         -              -                0.0197           -

ddd                     -              -             0.050          -                -                0.0020

1.  Values  in  inches  are converted  from mm  and  rounded to  4  decimal digits.

Figure 51. UFQFPN20 - 20-lead, 3 x 3 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

                                       package recommended footprint

                                                                                                      !!?&0?6

1.  Dimensions are expressed in millimeters.

                                       DocID018576 Rev 9                                                 95/104

                                                                                                                  98
Package  information                                                   STM8S003F3 STM8S003K3

         Device marking

         The following figure gives an example of topside marking orientation versus pin 1 identifier

         location.

         Other optional marking or inset/upset marks, which identify the parts throughout supply

         chain operations, are not indicated below.

                          Figure 52. UFQFPN20 marking example (package top view)

             3URGXFW                                  4

             LGHQWLILFDWLRQ

                                                     'DWHFRGH         5HYLVLRQFRGH

             'RW SLQ                              :          88  3

                                                                                                                   069

         1.  Parts marked as "ES", "E" or accompanied by an Engineering Sample notification letter, are not yet
             qualified and therefore not yet ready to be used in production and any consequences deriving from such
             usage will not be at ST charge. In no event, ST will be liable for any customer usage of these engineering
             samples in production. ST Quality has to be contacted prior to any decision to use these Engineering
             Samples to run qualification activity.

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STM8S003F3 STM8S003K3                                                           Package information

10.4    Thermal characteristics

        The maximum chip junction temperature (TJmax) must never exceed the values given in
        Table 19: General operating conditions.

        The maximum chip-junction temperature, TJmax, in degrees Celsius, may be calculated
        using the following equation:

        TJmax = TAmax + (PDmax x ΘJA)

        Where:

        •   TAmax is the maximum ambient temperature in ° C

        •   ΘJA is the package junction-to-ambient thermal resistance in ° C/W

        •   PDmax is the sum of PINTmax and PI/Omax (PDmax = PINTmax + PI/Omax)

        •   PINTmax is the product of IDD and VDD, expressed in Watts. This is the maximum chip

            internal power.

        •   PI/Omax represents the maximum power dissipation on output pins, where:

            PI/Omax = Σ (VOL*IOL) + Σ((VDD-VOH)*IOH), and taking account of the actual VOL/IOL and
            VOH/IOH of the I/Os at low and high level in the application.

                             Table 55. Thermal characteristics(1)

            Symbol                            Parameter                         Value                 Unit

                          Thermal resistance junction-ambient                    60

                          LQFP 32 - 7 x 7 mm

            ΘJA           Thermal resistance junction-ambient                    84                   °C/W

                          TSSOP20 - 4.4 mm

                          Thermal resistance junction-ambient                    90

                          UFQFPN20 -3 x 3 mm

        1.  Thermal resistances are based on JEDEC JESD51-2 with 4-layer PCB in a natural convection
            environment.

10.4.1  Reference document

        JESD51-2 integrated circuits thermal test method environment conditions - natural

        convection (still air). Available from www.jedec.org.

                                       DocID018576 Rev 9                                              97/104

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Package  information                                     STM8S003F3 STM8S003K3

10.4.2   Selecting the product temperature range

         When ordering the microcontroller, the temperature range is specified in the order code (see
         Figure 53: STM8S003F3/K3 value line ordering information scheme(1)).

         The following example shows how to calculate the temperature range needed for a given

         application.

         Assuming the following application conditions:

         •  Maximum ambient temperature TAmax= 75 °C (measured according to JESD51-2)

         •  IDDmax = 8 mA, VDD = 5.0 V

         •  Maximum 20 I/Os used at the same time in output at low level with

            IOL = 8 mA, VOL= 0.4 V

            PINTmax = 8 mA x 5.0 V = 400 mW

            PDmax = 400 mW + 64 mW

            Thus: PDmax = 464 mW

         Using the values obtained in Section Table 55.: Thermal characteristics TJmax is calculated
         as follows for LQFP32 7 x 7 mm = 60 °C/W:

         TJmax = 75 °C + (60 °C/W x 464 mW) = 75 °C + 27.8 °C = 102.8 °C

         This is within the range of the suffix 6 version parts (-40 < TJ < 105 °C).

         In this case, parts must be ordered at least with the temperature range suffix 6.

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STM8S003F3 STM8S003K3                                                                        Part numbering

11  Part numbering

                 Figure 53. STM8S003F3/K3     value line  ordering  information              scheme(1)

        Example:                              STM8        S  003    K                  3  T  6                    TR

        Product class

        STM8 microcontroller

        Family type

        S = standard

        Sub-family type(2)

        00x = Value line sub-family

        003 = low density

        Pin count

        F = 20 pins

        K = 32 pins

        Program memory size

        3 = 8 Kbyte

        Package type

        T = LQFP

        P = TSSOP

        U = UFQFPN

        Temperature range

        6 = -40 °C to 85 °C

        Package pitch

        No character = 0.5 mm or 0.65  mm(3)

        C = 0.8 mm(4)

        Packing

        No character = Tray or tube

        TR = Tape and reel

    1.  For a list of available options (e.g. memory size, package) and orderable part numbers or for further
        information on any aspect of this device, please go to www.st.com or contact the ST Sales Office nearest
        to you.

    2.  Refer to Table 1: STM8S003F3/K3 value line features for detailed description.

    3.  TSSOP and UFQFPN packages.

    4.  LQFP package.

                                       DocID018576 Rev 9                                                          99/104

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STM8 development tools                                                 STM8S003F3 STM8S003K3

12       STM8 development tools

         Development tools for the STM8 microcontrollers include the full-featured STice emulation

         system supported by a complete software tool package including C compiler, assembler and

         integrated development environment with high-level language debugger. In addition, the

         STM8 is to be supported by a complete range of tools including starter kits, evaluation

         boards and a low-cost in-circuit debugger/programmer.

12.1     Emulation and in-circuit debugging tools

         The STice emulation system offers a complete range of emulation and in-circuit debugging

         features on a platform that is designed for versatility and cost-effectiveness. In addition,

         STM8 application development is supported by a low-cost in-circuit debugger/programmer.

         The STice is the fourth generation of full featured emulators from STMicroelectronics. It

         offers new advanced debugging capabilities including profiling and coverage to help detect

         and eliminate bottlenecks in application execution and dead code when fine tuning an

         application.

         In addition, STice offers in-circuit debugging and programming of STM8 microcontrollers via

         the STM8 single wire interface module (SWIM), which allows non-intrusive debugging of an

         application while it runs on the target microcontroller.

         For improved cost effectiveness, STice is based on a modular design that allows users to

         order exactly what they need to meet their development requirements and to adapt their

         emulation system to support existing and future ST microcontrollers.

         STice key features

         •  Occurrence and time profiling and code coverage (new features)

         •  Advanced breakpoints with up to 4 levels of conditions

         •  Data breakpoints

         •  Program and data trace recording up to 128 KB records

         •  Read/write on the fly of memory during emulation

         •  In-circuit debugging/programming via SWIM protocol

         •  8-bit probe analyzer

         •  1 input and 2 output triggers

         •  Power supply follower managing application voltages between 1.62 to 5.5 V

         •  Modularity that allows users to specify the components users need to meet their

            development requirements and adapt to future requirements

         •  Supported by free software tools that include integrated development environment

            (IDE), programming software interface and assembler for STM8.

100/104                           DocID018576 Rev 9
STM8S003F3 STM8S003K3                                                  STM8 development tools

12.2    Software tools

        STM8 development tools are supported by a complete, free software package from

        STMicroelectronics that includes ST Visual Develop (STVD) IDE and the ST Visual

        Programmer (STVP) software interface. STVD provides seamless integration of the Cosmic

        and Raisonance C compilers for STM8. A free version that outputs up to 16 Kbytes of code

        is available.

12.2.1  STM8 toolset

        STM8 toolset with STVD integrated development environment and STVP programming

        software is available for free download at www.st.com. This package includes:

        ST Visual Develop – Full-featured integrated development environment from ST, featuring

        •  Seamless integration of C and ASM toolsets

        •  Full-featured debugger

        •  Project management

        •  Syntax highlighting editor

        •  Integrated programming interface

        •  Support of advanced emulation features for STice such as code profiling and coverage

        ST Visual Programmer (STVP) – Easy-to-use, unlimited graphical interface allowing read,

        write and verify the user STM8 microcontroller Flash program memory, data EEPROM and

        option bytes. STVP also offers project mode for saving programming configurations and

        automating programming sequences.

12.2.2  C and assembly toolchains

        Control of C and assembly toolchains is seamlessly integrated into the STVD integrated

        development environment, making it possible to configure and control the building of user

        application directly from an easy-to-use graphical interface.

        Available toolchains include:

        •  Cosmic C compiler for STM8 – One free version that outputs up to 16 Kbytes of code

           is available. For more information, see www.cosmic-software.com.

        •  Raisonance C compiler for STM8 – One free version that outputs up to 16 Kbytes of

           code. For more information, see www.raisonance.com.

        •  STM8 assembler linker – Free assembly toolchain included in the STVD toolset,

           which allows users to assemble and link the user application source code.

12.3    Programming tools

        During the development cycle, STice provides in-circuit programming of the STM8 Flash

        microcontroller on user application board via the SWIM protocol. Additional tools are to

        include a low-cost in-circuit programmer as well as ST socket boards, which provide

        dedicated programming platforms with sockets for programming the user STM8.

        For production environments, programmers will include a complete range of gang and

        automated programming solutions from third-party tool developers already supplying

        programmers for the STM8 family.

                                       DocID018576 Rev 9                                          101/104

                                                                                                           101
Revision  history                                                   STM8S003F3 STM8S003K3

13        Revision              history

                                Table 56.   Document revision history

                   Date         Revision                            Changes

                   12-Jul-2011           1  Initial release.

                                            Added NRW and tRET for data EEPROM in Table:

                                            Flash program memory and data EEPROM.

          09-Jan-2012                    2  Updated RPU in Table: NRST pin characteristics

                                            and Table: I/O static characteristics.

                                            Updated notes related to VCAP in Table: General
                                            operating conditions.

                                            Updated temperature condition for factory calibrated

                                            ACCHSI in Table: HSI oscillator characteristics.

                                            Changed SCK input to SCK output in Figure: SPI timing

          12-Jun-2012                    3  diagram - master mode.

                                            Modified Figure: 20-lead, ultra thin, fine pitch quad flat

                                            no-lead package outline (3 x 3) to add the package top

                                            view.

          18-Dec-2014                    4  Updated the package information for the 20-pin TSSOP

                                            and the 20-pin UFQFPN.

                                            Added package marking examples in Section: Package

                                            information:

                                            – Figure: LQFP32 marking example (package top view),

          21-Apr-2015                    5  – Figure: TSSOP20 marking example (package top

                                            view),

                                            – Figure: UFQFPN20 marking example (package top

                                            view).

                                            Addition of the footnotes about D and E1 dimensions to

                                            Table 53: TSSOP20 – 20-lead thin shrink small outline,

          26-Jun-2015                    6  6.5 x 4.4 mm, 0.65 mm pitch, package mechanical data.

                                            Update of the standard for EMI characteristics in

                                            Section : Electromagnetic interference (EMI).

          23-Sep-2015                    7  Correction of UART peripheral in Figure 1:

                                            STM8S003F3/K3 value line block diagram.

102/104                                  DocID018576 Rev 9
STM8S003F3  STM8S003K3                                                    Revision history

                         Table 56. Document revision history (continued)

            Date         Revision                      Changes

                                   Corrected text strings in Figure 10: External capacitor

                                   CEXT and Figure 37: Recommended reset pin protection

                                   PB4 line PP column value corrected in Table 5:

            20-Apr-2016  8         STM8S003K3 descriptions

                                   PD1 line “floating” and “wpu” column values corrected in

                                   Table 6: STM8S003F3 pin description

                                   SPI_RXCRCR and SPI_TXCRCR reset values

                                   corrected in Table 9: General hardware register map

                                   Updated:

                                   – All table footnotes from “Guaranteed by design, not

                                      tested in production” to “Guaranteed by design” and

                                      “Data based on characterization results, not tested in

                                      production” to “Data based on characterization

                                      results”

                                   – Section 9.2: Absolute maximum ratings

                                   – Section : Device marking on page 90

            03-May-2017  9         – Section : Device marking on page 93

                                   – Section : Device marking on page 96

                                   –  Table 54: UFQFPN20 - 20-lead, 3 x3    mm, 0.5 mm

                                      pitch, ultra thin fine pitch quad flat package

                                      mechanical data

                                   – Figure 50: UFQFPN20 - 20-lead, 3 x 3 mm, 0.5 mm

                                      pitch, ultra thin fine pitch quad flat package outline

                                   – Figure 17: HSE external clock source was centered

                                      into the frame.

                         DocID018576 Rev 9                                            103/104

                                                                                               103
                                                                                             STM8S003F3 STM8S003K3

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