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STM8L151K4T6

器件型号:STM8L151K4T6
器件类别:微处理器
文件大小:2339.48KB,共0页
厂商名称:STMICROELECTRONICS [STMicroelectronics]
厂商官网:http://www.st.com/
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器件描述

8-BIT, FLASH, 16 MHz, RISC MICROCONTROLLER,

8位, FLASH, 16 MHz, 精简指令集微控制器,

参数

STM8L151K4T6功能数量 1
STM8L151K4T6端子数量 32
STM8L151K4T6最大工作温度 85 Cel
STM8L151K4T6最小工作温度 -40 Cel
STM8L151K4T6最大供电/工作电压 3.6 V
STM8L151K4T6最小供电/工作电压 1.65 V
STM8L151K4T6额定供电电压 3 V
STM8L151K4T6外部数据总线宽度 0.0
STM8L151K4T6输入输出总线数量 30
STM8L151K4T6线速度 16 MHz
STM8L151K4T6加工封装描述 ROHS COMPLIANT, LQFP-32
STM8L151K4T6无铅 Yes
STM8L151K4T6欧盟RoHS规范 Yes
STM8L151K4T6状态 ACTIVE
STM8L151K4T6包装形状 SQUARE
STM8L151K4T6包装尺寸 FLATPACK, 低 PROFILE
STM8L151K4T6表面贴装 Yes
STM8L151K4T6端子形式 GULL WING
STM8L151K4T6端子间距 0.8000 mm
STM8L151K4T6端子涂层
STM8L151K4T6端子位置
STM8L151K4T6包装材料 塑料/环氧树脂
STM8L151K4T6温度等级 INDUSTRIAL
STM8L151K4T6ADC通道 Yes
STM8L151K4T6地址总线宽度 0.0
STM8L151K4T6位数 8
STM8L151K4T6最大FCLK时钟频率 16 MHz
STM8L151K4T6DAC通道 Yes
STM8L151K4T6DMA通道 Yes
STM8L151K4T6微处理器类型 精简指令集微控制器
STM8L151K4T6PWM通道 Yes
STM8L151K4T6ROM编程 FLASH

文档预览

STM8L151K4T6器件文档内容

                               STM8L151x4, STM8L151x6,
                                STM8L152x4, STM8L152x6

8-bit ultralow power MCU, up to 32 KB Flash, 1 KB Data EEPROM
      RTC, LCD, timers, USART, I2C, SPI, ADC, DAC, comparators

Features                                              LQFP48         UFQFPN48  UFQFPN32

Operating conditions                                                                              CSP
    Operating power supply range 1.8 V to
        3.6 V (down to 1.65 V at power down)                          LQFP32 UFQFPN28 WLCSP28
    Temperature range: - 40 C to 85 or 125 C
                                                       12-bit ADC up to 1 Msps/25 channels
Low power features                                        T. sensor and internal reference voltage
    5 low power modes: Wait , Low power run
        (5.1 A), Low power wait (3 A), Active-halt   2 Ultralow power comparators
        with full RTC (1.3 A), Halt (350 nA)             1 with fixed threshold and 1 rail to rail
    Dynamic consumption: 195 A/MHz+440A                Wakeup capability
    Ultralow leakage per I/0: 50 nA
    Fast wakeup from Halt: 4.7 s                    Timers
                                                          Two 16-bit timers with 2 channels (used as
Advanced STM8 core                                           IC, OC, PWM), quadrature encoder
    Harvard architecture and 3-stage pipeline            One 16-bit advanced control timer with 3
    Max freq. 16 MHz, 16 CISC MIPS peak                     channels, supporting motor control
    Up to 40 external interrupt sources                  One 8-bit timer with 7-bit prescaler
                                                          2 watchdogs: 1 Window, 1 Independent
Reset and supply management                               Beeper timer with 1, 2 or 4 kHz frequencies
    Low power, ultrasafe BOR reset with 5
        selectable thresholds                          Communication interfaces
    Ultralow power POR/PDR                               Synchronous serial interface (SPI)
    Programmable voltage detector (PVD)                  Fast I2C 400 kHz SMBus and PMBus
                                                          USART (ISO 7816 interface and IrDA)
Clock management
    1 to 16 MHz crystal oscillator                   Up to 41 I/Os, all mappable on interrupt vectors
    32 kHz crystal oscillator
    Internal 16 MHz factory-trimmed RC               Up to 16 capacitive sensing channels with free
    Internal 38 kHz low consumption RC                  firmware
    Clock security system
                                                       Development support
Low power RTC                                             Fast on-chip programming and non intrusive
    BCD calendar with alarm interrupt                       debugging with SWIM
    Auto-wakeup from Halt w/ periodic interrupt          Bootloader using USART

LCD:up to 4x28 segments w/ step-up converter          96-bit unique ID

Memories                                             Table 1. Device summary
    Up to 32 KB of Flash program memory and
        1 Kbyte of data EEPROM with ECC, RWW          Reference      Part number
    Flexible write and read protection modes
    Up to 2 Kbytes of RAM                           STM8L151xx     STM8L151C6, STM8L151C4,
                                                      (without LCD)  STM8L151K6, STM8L151K4,
DMA                                                                 STM8L151G6, STM8L151G4
    4 channels; supported peripherals: ADC,         STM8L152xx
        DAC, SPI, I2C, USART, timers                    (with LCD)   STM8L152C6, STM8L152C4,
    1 channel for memory-to-memory                                 STM8L152K6, STM8L152K4

12-bit DAC with output buffer

July 2010  Doc ID 15962 Rev 5                                                     1/122

                                                                                  www.st.com             1
Contents                      STM8L151xx, STM8L152xx

Contents

1      Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2      Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

       2.1 Device overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

       2.2 Ultralow power continuum . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

3      Functional overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

       3.1 Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

       3.2 Central processing unit STM8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

          3.2.1 Advanced STM8 Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

          3.2.2 Interrupt controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

       3.3 Reset and supply management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          3.3.1 Power supply scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          3.3.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          3.3.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

       3.4 Clock management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

       3.5 Low power real-time clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

       3.6 LCD (Liquid crystal display) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

       3.7 Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

       3.8 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

       3.9 Analog-to-digital converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

       3.10 Digital-to-analog converter (DAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

       3.11 Ultralow power comparators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

       3.12 System configuration controller and routing interface . . . . . . . . . . . . . . . 20

       3.13 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          3.13.1 TIM1 - 16-bit advanced control timer . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

          3.13.2 16-bit general purpose timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

          3.13.3 8-bit basic timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

       3.14 Watchdog timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

          3.14.1 Window watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

          3.14.2 Independent watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

       3.15 Beeper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2/122     Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                      Contents

   3.16  Communication interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

   3.17  3.16.1 SPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
   3.18  3.16.2 IC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
         3.16.3 USART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

         Infrared (IR) interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
         Development support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

4  Pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

   4.1 System configuration options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

5  Memory and register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.1 Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.2 Register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

6  Interrupt vector mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

7  Option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

8  Unique ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

9  Electrical parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

   9.1 Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

         9.1.1 Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

         9.1.2 Typical values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

         9.1.3 Typical curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

         9.1.4 Loading capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

         9.1.5 Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

   9.2 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

   9.3 Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

         9.3.1 General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

         9.3.2 Power-up / power-down operating conditions . . . . . . . . . . . . . . . . . . . . 64

         9.3.3 Supply current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

         9.3.4 Clock and timing characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

         9.3.5 Memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

         9.3.6 I/O port pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

         9.3.7 Communication interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

         9.3.8 LCD controller (STM8L152xx only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

                        Doc ID 15962 Rev 5  3/122
Contents                      STM8L151xx, STM8L152xx

                    9.3.9 Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
                    9.3.10 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
                    9.3.11 Comparator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
                    9.3.12 12-bit DAC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
                    9.3.13 EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

          9.4 Thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

10        Package characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

          10.1 ECOPACK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

          10.2 Package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

11        Device ordering information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

12        Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

4/122     Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                      List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Table 2.   STM8L15x low power device features and peripheral counts . . . . . . . . . . . . . . . . . . . . . . 11
Table 3.   Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Table 4.   Legend/abbreviation for table 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 5.   STM8L15x pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 6.   Flash and RAM boundary addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 7.   I/O port hardware register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 8.   General hardware register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Table 9.   CPU/SWIM/debug module/interrupt controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Table 10.  Interrupt mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 11.  Option byte addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Table 12.  Option byte description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Table 13.  Unique ID registers (96 bits) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 14.  Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 15.  Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 16.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 17.  General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 18.  Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 19.  Total current consumption in Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 20.  Total current consumption in Wait mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 21.  Total current consumption and timing in Low power run mode at VDD = 1.65 V to
           3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 22.  Total current consumption in Low power wait mode at VDD = 1.65 V to 3.6 V . . . . . . . . . 73
Table 23.  Total current consumption and timing in Active-halt mode
           at VDD = 1.65 V to 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Table 24.  Typical current consumption in Active-halt mode, RTC clocked by LSE external crystal . . 77
Table 25.  Total current consumption and timing in Halt mode at VDD = 2 V . . . . . . . . . . . . . . . . . . . 77
Table 26.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Table 27.  Current consumption under external reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Table 28.  HSE external clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Table 29.  LSE external clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Table 30.  HSE oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Table 31.  LSE oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Table 32.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Table 33.  LSI oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Table 34.  RAM and hardware registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Table 35.  Flash program and data EEPROM memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Table 36.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Table 37.  Output driving current (standard ports) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Table 38.  Output driving current (true open drain ports). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Table 39.  Output driving current (PA0 with high sink LED driver capability). . . . . . . . . . . . . . . . . . . . 88
Table 40.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Table 41.  SPI1 characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Table 42.  I2C characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
Table 43.  LCD characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Table 44.  Reference voltage characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Table 45.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Table 46.  Comparator 1 characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

                        Doc ID 15962 Rev 5  5/122
List of tables                      STM8L151xx, STM8L152xx

Table 47.  Comparator 2 characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Table 48.  DAC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Table 49.  DAC accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Table 50.  DAC output on PB4-PB5-PB6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Table 51.  ADC1 characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Table 52.  ADC1 accuracy with VDDA = 3.3 V to 2.5 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 53.  ADC1 accuracy with VDDA = 2.4 V to 3.6 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 54.  ADC1 accuracy with VDDA = VREF+ = 1.8 V to 2.4 V. . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 55.  EMS data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Table 56.  EMI data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Table 57.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Table 58.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Table 59.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Table 60.  UFQFPN28 28-lead ultra thin fine pitch quad flat no-lead package (4 x 4),
           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Table 61.  WLCSP28 28-pin wafer level chip scale package,
           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Table 62.  UFQFPN32 - 32-lead ultra thin fine pitch quad flat no-lead package (5 x 5),
           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Table 63.  LQFP32 32-pin low profile quad flat package, package mechanical data . . . . . . . . . . . 116
Table 64.  UFQFPN48 ultra thin fine pitch quad flat pack no-lead 7 7 mm, 0.5 mm
           pitch package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Table 65.  LQFP48 48-pin low profile quad flat package (7x7), package mechanical data . . . . . . 118

6/122           Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                      List of figures

List of figures

Figure 1.   STM8L15xxx device block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Figure 2.   STM8L15x clock tree diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 3.   STM8L151Gx UFQFPN 28 package pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 4.   STM8L151Gx WLCSP28 package pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 5.   STM8L151Kx 32-pin package pinout (without LCD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 6.   STM8L152Kx 32-pin package pinout (with LCD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 7.   STM8L151Cx 48-pin pinout (without LCD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 8.   STM8L152Cx 48-pin pinout (with LCD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 9.   Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 10.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Figure 11.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Figure 12.  POR/BOR thresholds . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Figure 13.  Typ. IDD(RUN) vs. VDD, fCPU = 16 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 14.  Typ. IDD(Wait) vs. VDD, fCPU = 16 MHz 1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Figure 15.  Typ. IDD(LPR) vs. VDD (LSI clock source) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 16.  Typ. IDD(LPW) vs. VDD (LSI clock source) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 17.  HSE oscillator circuit diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figure 18.  LSE oscillator circuit diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 19.  Typical HSI frequency vs VDD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Figure 20.  Typical LSI frequency vs. VDD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Figure 21.  Typical VIL and VIH vs VDD (standard I/Os) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 22.  Typical VIL and VIH vs VDD (true open drain I/Os) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 23.  Typical pull-up resistance RPU vs VDD with VIN=VSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Figure 24.  Typical pull-up current Ipu vs VDD with VIN=VSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Figure 25.  Typ. VOL @ VDD = 3.0 V (standard ports). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Figure 26.  Typ. VOL @ VDD = 1.8 V (standard ports). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Figure 27.  Typ. VOL @ VDD = 3.0 V (true open drain ports) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Figure 28.  Typ. VOL @ VDD = 1.8 V (true open drain ports) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Figure 29.  Typ. VDD - VOH @ VDD = 3.0 V (standard ports) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Figure 30.  Typ. VDD - VOH @ VDD = 1.8 V (standard ports) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Figure 31.  Typical NRST pull-up resistance RPU vs VDD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Figure 32.  Typical NRST pull-up current Ipu vs VDD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Figure 33.  Recommended NRST pin configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Figure 34.  SPI1 timing diagram - slave mode and CPHA=0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Figure 35.  SPI1 timing diagram - slave mode and CPHA=1(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Figure 36.  SPI1 timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Figure 37.  Typical application with I2C bus and timing diagram 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Figure 38.  ADC1 accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Figure 39.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Figure 40.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . . . . . . . . . 106
Figure 41.  Power supply and reference decoupling (VREF+ connected to VDDA) . . . . . . . . . . . . . . 106
Figure 42.  UFQFPN28 28-lead very very thin fine pitch quad flat no-lead package outline (4 x 4) 111
Figure 43.  Recommended footprint (dimensions in mm)(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Figure 44.  WLCSP28 28-pin wafer level chip scale package,
            package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Figure 45.  UFQFPN32 - 32-lead ultra thin fine pitch quad flat no-lead package outline (5 x 5). . . . . 115
Figure 46.  UFQFPN32 recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Figure 47.  LQFP32 32-pin low profile quad flat package outline . . . . . . . . . . . . . . . . . . . . . . . . . . 116

                        Doc ID 15962 Rev 5  7/122
List of figures                      STM8L151xx, STM8L152xx

Figure 48.  UFQFPN48 7 x 7 mm, 0.5 mm pitch, package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Figure 49.  Recommended footprint (dimensions in mm)(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Figure 50.
Figure 51.  LQFP48 48-pin low profile quad flat package outline (7x7) . . . . . . . . . . . . . . . . . . . . . . 118

            STM8L15xxx ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

8/8              Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                      Introduction

1  Introduction

   This document describes the STM8L15xxx family features, pinout, mechanical data and
   ordering information. The STM8L15xxx devices are referred to as medium-density devices
   in the STM8L15xxx reference manual (RM0031) and in the STM8L Flash programming
   manual (PM0054)

   For more details on the whole STMicroelectronics ultralow power family please refer to
   Section 2.2: Ultralow power continuum on page 12.

   For information on the debug module and SWIM (single wire interface module), refer to the
   STM8 SWIM communication protocol and debug module user manual (UM0470).For
   information on the STM8 core, please refer to the STM8 CPU programming manual
   (PM0044).

   The STM8L15xxx devices provide the following benefits:
    Integrated system

          Up to 32 Kbytes of medium-density embedded Flash program memory
          1 Kbyte of data EEPROM
          Internal high speed and low-power low speed RC.
          Embedded reset
    Ultralow power consumption
          195 A/MHZ + 440 A (dynamic consumption)
          0.9 A with LSI in Active-halt mode
          Clock gated system and optimized power management
          Capability to execute from RAM for Low power wait mode and Low power run

               mode
    Advanced features

          Up to 16 MIPS at 16 MHz CPU clock frequency
          Direct memory access (DMA) for memory-to-memory or peripheral-to-memory

               access.
    Short development cycles

          Application scalability across a common family product architecture with
               compatible pinout, memory map and modular peripherals.

          Wide choice of development tools

   All devices offer 12-bit ADC, DAC, two comparators, Real-time clock three 16-bit timers, one
   8-bit timer as well as standard communication interface such as SPI, I2C and USART. A
   4x28-segment LCD is available on the STM8L152xx line. Table 2: STM8L15x low power
   device features and peripheral counts and Section 3 on page 13 give an overview of the
   complete range of peripherals proposed in this family.

   The STM8L15xxx microcontroller family is suitable for a wide range of applications:
    Medical and handheld equipment
    Application control and user interface
    PC peripherals, gaming, GPS and sport equipment
    Alarm systems, wired and wireless sensors

   Figure 1 on page 13 shows the general block diagram of the device family.

                        Doc ID 15962 Rev 5  9/122
Description                                   STM8L151xx, STM8L152xx

2            Description

             The STM8L15xxx devices are members of the STM8L Ultralow power 8-bit family. The
             STM8L15xxx family operates from 1.8 V to 3.6 V (down to 1.65 V at power down) and is
             available in the -40 to +85 C and -40 to +125 C temperature ranges.

             The STM8L15xxx Ultralow power family features the enhanced STM8 CPU core providing
             increased processing power (up to 16 MIPS at 16 MHz) while maintaining the advantages of
             a CISC architecture with improved code density, a 24-bit linear addressing space and an
             optimized architecture for low power operations.

             The family includes an integrated debug module with a hardware interface (SWIM) which
             allows non-intrusive In-Application debugging and ultrafast Flash programming.

             All STM8L15xxx microcontrollers feature embedded data EEPROM and low power low-
             voltage single-supply program Flash memory.

             They incorporate an extensive range of enhanced I/Os and peripherals.

             The modular design of the peripheral set allows the same peripherals to be found in different
             ST microcontroller families including 32-bit families. This makes any transition to a different
             family very easy, and simplified even more by the use of a common set of development
             tools.

             Six different packages are proposed from 28 to 48 pins. Depending on the device chosen,
             different sets of peripherals are included. .

             All STM8L Ultralow power products are based on the same architecture with the same
             memory mapping and a coherent pinout.

10/122                    Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                        Description

2.1       Device overview

Table 2.  STM8L15x low power device features and peripheral counts

          Features               STM8L151Gx              STM8L15xKx                 STM8L15xCx

Flash (Kbytes)                   16            32   16             32               16               32
Data EEPROM (Kbytes)
RAM-Kbytes                                               1
LCD
                                     2                   2                                    2
                       Basic
                                     No                  4x17 (1)                       4x28 (1)

                                        1                   1                              1
                                     (8-bit)             (8-bit)                        (8-bit)

Timers         General purpose          2                   2                              2
                                     (16-bit)            (16-bit)                       (16-bit)

               Advanced control         1                   1                              1
                                     (16-bit)            (16-bit)                       (16-bit)

               SPI                   1                   1                                    1

Communication  I2C                   1                   1                                    1
interfaces

               USART                   1                       1                                1
                                     26(3)          30 (2)(3) or 29 (1)(3)                    41(3)
GPIOs

12-bit synchronized ADC              1                   1                                    1
(number of channels)
                                     (18)           (22 (2) or 21 (1))                        (25)

12-Bit DAC                           1                   1                                    1
(number of channels)
                                     (1)                 (1)                                  (1)

Comparators COMP1/COMP2              2                   2                                    2

Others                                             RTC, window watchdog, independent watchdog,
                                 16-MHz and 38-kHz internal RC, 1- to 16-MHz and 32-kHz external oscillator

CPU frequency                                            16 MHz
Operating voltage
Operating temperature                          1.8 V to 3.6 V (down to 1.65 V at power down)

                                                    -40 to +85 C / -40 to +125 C

Packages                         UFQFPN28 (4x4;     UFQFPN32 (5x5;                  UFQFPN48 (4x4;
                                 0.6 mm thickness)  0.6 mm thickness)               0.6 mm thickness)

                                      WLCSP28          LQFP32(7x7)                        LQFP48

1. STM8L152xx versions only

2. STM8L151xx versions only

3. The number of GPIOs given in this table includes the NRST/PA1 pin but the application can use the NRST/PA1 pin as
     general purpose output only (PA1).

                                     Doc ID 15962 Rev 5                                                               11/122
Description                            STM8L151xx, STM8L152xx

2.2          Ultralow power continuum

                 The Ultralow power STM8L151xx and STM8L152xx are fully pin-to-pin, software and feature
                 compatible. Besides the full compatibility within the family, the devices are part of
                 STMicroelectronics microcontrollers UtraLowPower strategy which also includes
                 STM8L101xx and STM32L15xxx. The STM8L and STM32L families allow a continuum of
                 performance, peripherals, system architecture, and features.

                 They are all based on STMicroelectronics 0.13 m ultralow leakage process.

Note: 1 The STM8L151xx and STM8L152xx are pin-to-pin compatible with STM8L101xx devices.

           2 The STM32L family is pin-to-pin compatible with the general purpose STM32F family.
                 Please refer to STM32L15x documentation for more information on these devices.

             Performance

             All families incorporate highly energy-efficient cores with both Harvard architecture and
             pipelined execution: advanced STM8 core for STM8L families and ARM CortexTM-M3 core
             for STM32L family. In addition specific care for the design architecture has been taken to
             optimize the mA/DMIPS and mA/MHz ratios.

             This allows the Ultralow power performance to range from 5 up to 33.3 DMIPs.

             Shared peripherals

             STM8L151xx/152xx and STM32L15xx share identical peripherals which ensure a very easy
             migration from one family to another:
              Analog peripherals: ADC1, DAC, and comparators COMP1/COMP2
              Digital peripherals: RTC and some communication interfaces

             Common system strategy

             To offer flexibility and optimize performance, the STM8L151xx/152xx and STM32L15xx
             devices use a common architecture:
              Same power supply range from 1.8 to 3.6 V, down to 1.65 V at power down
              Architecture optimized to reach ultralow consumption both in low power modes and

                   Run mode
              Fast startup strategy from low power modes
              Flexible system clock
              Ultrasafe reset: same reset strategy for both STM8L15xxx and STM32L15xxx including

                   power-on reset, power-down reset, brownout reset and programmable voltage detector.

             Features

             ST UtraLowPower continuum also lies in feature compatibility:
              More than 10 packages with pin count from 20 to 100 pins and size down to 3 x 3 mm
              Memory density ranging from 4 to 128 Kbytes

12/122       Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                        Functional overview

3  Functional overview

Figure 1. STM8L15xxx device block diagram

           OSC_IN,     1-16 MHz oscillator                                                    @VDD
        OSC_OUT        16 MHz internal RC
                                                  Clock                          VDD18              Power     VDD1 =1.65 V
       OSC32_IN,         32 kHz oscillator      controller                                                    VSS1 to 3.6 V
     OSC32_OUT         38 kHz internal RC                                           Clocks    VOLT. REG.
                       Interrupt controller         and                          to core and     RESET        NRST
              SWIM                                 CSS
                            STM8 Core                                            peripherals                  PVD_IN
         2 channels       Debug module
         2 channels                                                                           POR/PDR         PA[7:0]
         3 channels            (SWIM)                                                                         PB[7:0]
                           16-bit Timer 2                                                           BOR       PC[7:0]
               IR_TIM      16-bit Timer 3                                                                     PD[7:0]
                           16-bit Timer 1                                                           PVD       PE[7:0]
         SCL, SDA,          8-bit Timer 4                                                                     PF0
                  SMB                           Address, control and data buses                    32 Kbytes  BEEP
                        Infrared interface                                                    Program memory  ALARM, CALIB
      MOSI, MISO,
           SCK, NSS            DMA1                                                                  1 Kbyte  SEGx, COMx
         RX, TX, CK        (4 channels)                                                          Data EEPROM
                                                                                                                             13/122
             VDDA                 IC1                                                         2 Kbytes RAM
              VSSA               SPI1
                              USART1                                                               Port A
           ADC1_INx    @VDDA/VSSA                                                                  Port B
                          12-bit ADC1                                                              Port C
            VREF+                                                                                  Port D
             VREF-       Temp sensor                                                               Port E
                                                                                                   Port F
       VREFINT out     Internal reference
                              voltage                                                             Beeper
        COMP1_INP                                                                                 RTC
        COMP2_INP             COMP 1                                                               IWDG
        COMP2_INM             COMP 2                                                          (38 kHz clock)
                            1122-b-bititDDAACC                                                    WWDG
           DAC_OUT
                          LCD booster                                                         LCD driver
             VREF+                                                                                4x28
   VLCD = 2.5 V to

             3.6 V

1. Legend:
     ADC: Analog-to-digital converter
     BOR: Brownout reset
     DMA: Direct memory access
     DAC: Digital-to-analog converter
     IC: Inter-integrated circuit multimaster interface
     IWDG: Independent watchdog
     LCD: Liquid crystal display
     POR/PDR: Power on reset / power down reset
     RTC: Real-time clock
     SPI: Serial peripheral interface
     SWIM: Single wire interface module
     USART: Universal synchronous asynchronous receiver transmitter
     WWDG: Window watchdog

                                                Doc ID 15962 Rev 5
Functional overview                          STM8L151xx, STM8L152xx

3.1     Low power modes

        The STM8L15xxx supports five low power modes to achieve the best compromise between
        low power consumption, short startup time and available wakeup sources:

         Wait mode: CPU clock is stopped, but selected peripherals keep running. An internal
              or external interrupt or a Reset can be used to exit the microcontroller from Wait mode
              (WFE or WFI mode). Wait consumption: refer to Table 20.

         Low power run mode: The CPU and the selected peripherals are running. Execution
              is done from RAM with a low speed oscillator (LSI or LSE). Flash and data EEPROM
              are stopped and the voltage regulator is configured in Ultralow power mode. The
              microcontroller enters Low power run mode by software and can exit from this mode by
              software or by a reset.
              All interrupts must be masked. They cannot be used to exit the microcontroller from this
              mode. Low power run mode consumption: refer to Table 21.

         Low power wait mode: This mode is entered when executing a Wait for event in Low
              power run mode. It is similar to Low power run mode except that the CPU clock is
              stopped. The wakeup from this mode is triggered by a Reset or by an internal or
              external event (peripheral event generated by the timers, serial interfaces, DMA
              controller (DMA1), comparators and I/O ports). When the wakeup is triggered by an
              event, the system goes back to Low power run mode.
              All interrupts must be masked. They cannot be used to exit the microcontroller from this
              mode. Low power wait mode consumption: refer to Table 22.

         Active-halt mode: CPU and peripheral clocks are stopped, except RTC. The wakeup
              can be triggered by RTC interrupts, external interrupts or reset. Active-halt
              consumption: refer to Table 23 and Table 24.

         Halt mode: CPU and peripheral clocks are stopped, the device remains powered on.
              The wakeup is triggered by an external interrupt or reset. A few peripherals have also a
              wakeup from Halt capability. Switching off the internal reference voltage reduces power
              consumption. Through software configuration it is also possible to wake up the device
              without waiting for the internal reference voltage wakeup time to have a fast wakeup
              time of 5 s. Halt consumption: refer to Table 25.

3.2     Central processing unit STM8

3.2.1   Advanced STM8 Core

        The 8-bit STM8 core is designed for code efficiency and performance with an Harvard
        architecture and a 3-stage pipeline.
        It contains 6 internal registers which are directly addressable in each execution context, 20
        addressing modes including indexed indirect and relative addressing, and 80 instructions.

        Architecture and registers

         Harvard architecture
         3-stage pipeline
         32-bit wide program memory bus - single cycle fetching most instructions
         X and Y 16-bit index registers - enabling indexed addressing modes with or without

14/122                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                      Functional overview

3.2.2        offset and read-modify-write type data manipulations
        8-bit accumulator
        24-bit program counter - 16 Mbyte linear memory space
        16-bit stack pointer - access to a 64 Kbyte level stack
        8-bit condition code register - 7 condition flags for the result of the last instruction

       Addressing

        20 addressing modes
        Indexed indirect addressing mode for lookup tables located anywhere in the address

             space
        Stack pointer relative addressing mode for local variables and parameter passing

       Instruction set

        80 instructions with 2-byte average instruction size
        Standard data movement and logic/arithmetic functions
        8-bit by 8-bit multiplication
        16-bit by 8-bit and 16-bit by 16-bit division
        Bit manipulation
        Data transfer between stack and accumulator (push/pop) with direct stack access
        Data transfer using the X and Y registers or direct memory-to-memory transfers

       Interrupt controller

       The STM8L15xxx features a nested vectored interrupt controller:
        Nested interrupts with 3 software priority levels
        32 interrupt vectors with hardware priority
        Up to 40 external interrupt sources on 11 vectors
        Trap and reset interrupts

                        Doc ID 15962 Rev 5  15/122
Functional overview                      STM8L151xx, STM8L152xx

3.3     Reset and supply management

3.3.1   Power supply scheme

        The device requires a 1.65 V to 3.6 V operating supply voltage (VDD). The external power
        supply pins must be connected as follows:

         VSS1 ; VDD1 = 1.8 to 3.6 V, down to 1.65 V at power down: external power supply for
              I/Os and for the internal regulator. Provided externally through VDD1 pins, the
              corresponding ground pin is VSS1.

         VSSA ; VDDA = 1.8 to 3.6 V, down to 1.65 V at power down: external power supplies for
              analog peripherals (minimum voltage to be applied to VDDA is 1.8 V when the ADC1 is
              used). VDDA and VSSA must be connected to VDD1 and VSS1, respectively.

         VSS2 ; VDD2 = 1.8 to 3.6 V, down to 1.65 V at power down: external power supplies for
              I/Os. VDD2 and VSS2 must be connected to VDD1 and VSS1, respectively.

         VREF+ ; VREF- (for ADC1): external reference voltage for ADC1. Must be provided
              externally through VREF+ and VREF- pin.

         VREF+ (for DAC): external voltage reference for DAC must be provided externally
              through VREF+.

3.3.2   Power supply supervisor
3.3.3
        The device has an integrated ZEROPOWER power-on reset (POR)/power-down reset
        (PDR), coupled with a brownout reset (BOR) circuitry. At power-on, BOR is always active,
        and ensures proper operation starting from 1.8 V. After the 1.8 V BOR threshold is reached,
        the option byte loading process starts, either to confirm or modify default thresholds, or to
        disable BOR permanently (in which case, the VDD min value at power down is 1.65 V).

        Five BOR thresholds are available through option bytes, starting from 1.8 V to 3 V. To
        reduce the power consumption in Halt mode, it is possible to automatically switch off the
        internal reference voltage (and consequently the BOR) in Halt mode. The device remains
        under reset when VDD is below a specified threshold, VPOR/PDR or VBOR, without the need
        for any external reset circuit.

        The device features an embedded programmable voltage detector (PVD) that monitors the
        VDD/VDDA power supply and compares it to the VPVD threshold. This PVD offers 7 different
        levels between 1.85 V and 3.05 V, chosen by software, with a step around 200 mV. An
        interrupt can be generated when VDD/VDDA drops below the VPVD threshold and/or when
        VDD/VDDA is higher than the VPVD threshold. The interrupt service routine can then generate
        a warning message and/or put the MCU into a safe state. The PVD is enabled by software.

        Voltage regulator

        The STM8L15xxx embeds an internal voltage regulator for generating the 1.8 V power
        supply for the core and peripherals.

        This regulator has two different modes:

         Main voltage regulator mode (MVR) for Run, Wait for interrupt (WFI) and Wait for event
              (WFE) modes.

         Low power voltage regulator mode (LPVR) for Halt, Active-halt, Low power run and Low
              power wait modes.

16/122               Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                      Functional overview

     When entering Halt or Active-halt modes, the system automatically switches from the MVR
     to the LPVR in order to reduce current consumption.

3.4  Clock management

     The clock controller distributes the system clock (SYSCLK) coming from different oscillators
     to the core and the peripherals. It also manages clock gating for low power modes and
     ensures clock robustness.

     Features

      Clock prescaler: to get the best compromise between speed and current consumption
           the clock frequency to the CPU and peripherals can be adjusted by a programmable
           prescaler

      Safe clock switching: Clock sources can be changed safely on the fly in run mode
           through a configuration register.

      Clock management: To reduce power consumption, the clock controller can stop the
           clock to the core, individual peripherals or memory.

      System clock sources: 4 different clock sources can be used to drive the system
           clock:

            1-16 MHz High speed external crystal (HSE)

            16 MHz High speed internal RC oscillator (HSI)

            32.768 Low speed external crystal (LSE)

            38 kHz Low speed internal RC (LSI)

      RTC and LCD clock sources: the above four sources can be chosen to clock the RTC
           and the LCD, whatever the system clock.

      Startup clock: After reset, the microcontroller restarts by default with an internal
           2 MHz clock (HSI/8). The prescaler ratio and clock source can be changed by the
           application program as soon as the code execution starts.

      Clock security system (CSS): This feature can be enabled by software. If a HSE clock
           failure occurs, the system clock is automatically switched to HSI.

      Configurable main clock output (CCO): This outputs an external clock for use by the
           application.

                        Doc ID 15962 Rev 5  17/122
Functional overview                                                                             STM8L151xx, STM8L152xx

        Figure 2. STM8L15x clock tree diagram

              /3#?).          (3%/3#   #33                                                      393#,+                             393#,+ TOCOREAND
           /3#?/54            
-(Z              (3%
                                (3)2#            (3)                                                                                                   MEMORY
           /3#?).                                 ,3)
        /3#?/54                  -(Z              ,3%                                           0RESCALER

                  ##/                                 ,3%                                                                                         0#,+
                                                      ,3)                                                              0ERIPHERAL       TOPERIPHERALS
                              ,3)2#
                              K (Z                                                                         #LOCKENABLEBITS

                              ,3%/3#                                                    #,+"%%03%,;=       "%%0#,+ TO"%%0
                              K (Z                                                                         )7$'#,+ TO)7$'

                       CONFIGURABLE                                                                                                24##,+ TO24#
                       CLOCKOUTPUT
                                                      24#3%,;=                          24##,+      ,#$P ERIPHERAL                      TO,#$
                                                                                                    CLOCKENABLEBIT
                                                                                24#
                                                                             PRESCALER                                        24##,+
                                                                                                

                                                                                                (ALT

                                                                                        393#,+                                  ,#$#,+  TO,#$
                                                                                                           ,#$PERIPHERAL
                                              ##/          (3)                                             CLOCKENABLEBIT
                                           PRESCALER       ,3)
                                                           (3%
                                                           ,3%

                                                                                                                                                                                                                                        AIG

        1. The HSE clock source can be either an external crystal/ceramic resonator or an external source (HSE
             bypass). Refer to Section HSE clock in the STM8L15x reference manual (RM0031).

        2. The LSE clock source can be either an external crystal/ceramic resonator or a external source (LSE
             bypass). Refer to Section LSE clock in the STM8L15x reference manual (RM0031).

3.5     Low power real-time clock

        The real-time clock (RTC) is an independent binary coded decimal (BCD) timer/counter.

        Six byte locations contain the second, minute, hour (12/24 hour), week day, date, month,
        year, in BCD (binary coded decimal) format. Correction for 28, 29 (leap year), 30, and 31
        day months are made automatically.

        It provides a programmable alarm and programmable periodic interrupts with wakeup from
        Halt capability.

         Periodic wakeup time using the 32.768 kHz LSE with the lowest resolution (of 61 s) is
              from min. 122 s to max. 3.9 s. With a different resolution, the wakeup time can reach
              36 hours

         Periodic alarms based on the calendar can also be generated from every second to
              every year

18/122                                 Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                      Functional overview

3.6    LCD (Liquid crystal display)

Note:  The liquid crystal display drives up to 4 common terminals and up to 28 segment terminals
       to drive up to 112 pixels.
        Internal step-up converter to guarantee contrast control whatever VDD.
        Static 1/2, 1/3, 1/4 duty supported.
        Static 1/2, 1/3 bias supported.
        Phase inversion to reduce power consumption and EMI.
        Up to 4 pixels which can programmed to blink.
        The LCD controller can operate in Halt mode.

       Unnecessary segments and common pins can be used as general I/O pins.

3.7    Memories

       The STM8L15xxx devices have the following main features:
        Up to 2 Kbytes of RAM
        The non-volatile memory is divided into three arrays:

             Up to 32 Kbytes of medium-density embedded Flash program memory
             1 Kbyte of Data EEPROM
             Option bytes.

       The EEPROM embeds the error correction code (ECC) feature. It supports the read-while-
       write (RWW): it is possible to execute the code from the program matrix while
       programming/erasing the data matrix.

       The option byte protects part of the Flash program memory from write and readout piracy.

3.8    DMA

       A 4-channel direct memory access controller (DMA1) offers a memory-to-memory and
       peripherals-from/to-memory transfer capability. The 4 channels are shared between the
       following IPs with DMA capability: ADC1, DAC, I2C1, SPI1, USART1, the 4 Timers.

3.9    Analog-to-digital converter

Note:   12-bit analog-to-digital converter (ADC1) with 25 channels (including 1 fast channel),
             temperature sensor and internal reference voltage

        Conversion time down to 1 s with fSYSCLK= 16 MHz
        Programmable resolution
        Programmable sampling time
        Single and continuous mode of conversion
        Scan capability: automatic conversion performed on a selected group of analog inputs
        Analog watchdog
        Triggered by timer

       ADC1 can be served by DMA1.

                        Doc ID 15962 Rev 5  19/122
Functional overview                                           STM8L151xx, STM8L152xx

3.10    Digital-to-analog converter (DAC)

Note:    12-bit DAC with output buffer
         Synchronized update capability using TIM4
         DMA capability
         External triggers for conversion
         Input reference voltage VREF+ for better resolution
        DAC can be served by DMA1.

3.11    Ultralow power comparators

        The STM8L15x embeds two comparators (COMP1 and COMP2) sharing the same current
        bias and voltage reference. The voltage reference can be internal or external (coming from
        an I/O).
         One comparator with fixed threshold (COMP1).
         One comparator rail to rail with fast or slow mode (COMP2). The threshold can be one

              of the following:
               DAC output
               External I/O
               Internal reference voltage or internal reference voltage submultiple (1/4, 1/2, 3/4)

        The two comparators can be used together to offer a window function. They can wake up
        from Halt mode.

3.12    System configuration controller and routing interface

        The system configuration controller provides the capability to remap some alternate
        functions on different I/O ports. TIM4 and ADC1 DMA channels can also be remapped.

        The highly flexible routing interface allows application software to control the routing of
        different I/Os to the TIM1 timer input captures. It also controls the routing of internal analog
        signals to ADC1, COMP1, COMP2, DAC and the internal reference voltage VREFINT. Finally,
        it provides a set of registers for efficiently managing a set of dedicated I/Os supporting up to
        16 capacitive sensing channels using the ProxSenseTM technology.

3.13    Timers

        STM8L15xxx devices contain one advanced control timer (TIM1), two 16-bit general
        purpose timers (TIM2 and TIM3) and one 8-bit basic timer (TIM4).
        All the timers can be served by DMA1.
        Table 3 compares the features of the advanced control, general-purpose and basic timers.

20/122               Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                          Functional overview

Table 3. Timer feature comparison

Timer    Counter    Counter  Prescaler factor     DMA1     Capture/compare  Complementary
        resolution    type                       request        channels         outputs
                                               generation

TIM1                           Any integer                 3+1              3
TIM2                         from 1 to 65536
TIM3    16-bit up/down
TIM4                         Any power of 2
                              from 1 to 128    Yes         2

                             Any power of 2                                 None
                             from 1 to 32768
        8-bit       up                                     0

3.13.1  TIM1 - 16-bit advanced control timer
3.13.2
3.13.3  This is a high-end timer designed for a wide range of control applications. With its
        complementary outputs, dead-time control and center-aligned PWM capability, the field of
        applications is extended to motor control, lighting and half-bridge driver.
         16-bit up, down and up/down autoreload counter with 16-bit prescaler
         3 independent capture/compare channels (CAPCOM) configurable as input capture,

              output compare, PWM generation (edge and center aligned mode) and single pulse
              mode output
         1 additional capture/compare channel which is not connected to an external I/O
         Synchronization module to control the timer with external signals
         Break input to force timer outputs into a defined state
         3 complementary outputs with adjustable dead time
         Encoder mode
         Interrupt capability on various events (capture, compare, overflow, break, trigger)

        16-bit general purpose timers

         16-bit autoreload (AR) up/down-counter
         7-bit prescaler adjustable to fixed power of 2 ratios (1...128)
         2 individually configurable capture/compare channels
         PWM mode
         Interrupt capability on various events (capture, compare, overflow, break, trigger)
         Synchronization with other timers or external signals (external clock, reset, trigger and

              enable)

        8-bit basic timer

        The 8-bit timer consists of an 8-bit up auto-reload counter driven by a programmable
        prescaler. It can be used for timebase generation with interrupt generation on timer overflow
        or for DAC trigger generation.

                                   Doc ID 15962 Rev 5                             21/122
Functional overview                      STM8L151xx, STM8L152xx

3.14    Watchdog timers

3.14.1  The watchdog system is based on two independent timers providing maximum security to
3.14.2  the applications.

        Window watchdog timer

        The window watchdog (WWDG) is used to detect the occurrence of a software fault, usually
        generated by external interferences or by unexpected logical conditions, which cause the
        application program to abandon its normal sequence.

        Independent watchdog timer

        The independent watchdog peripheral (IWDG) can be used to resolve processor
        malfunctions due to hardware or software failures.
        It is clocked by the internal LSI RC clock source, and thus stays active even in case of a
        CPU clock failure.

3.15    Beeper

        The beeper function outputs a signal on the BEEP pin for sound generation. The signal is in
        the range of 1, 2 or 4 kHz.

3.16    Communication interfaces

3.16.1  SPI

Note:   The serial peripheral interface (SPI1) provides half/ full duplex synchronous serial
        communication with external devices.
3.16.2   Maximum speed: 8 Mbit/s (fSYSCLK/2) both for master and slave
         Full duplex synchronous transfers
         Simplex synchronous transfers on 2 lines with a possible bidirectional data line
         Master or slave operation - selectable by hardware or software
         Hardware CRC calculation
         Slave/master selection input pin
        SPI1 can be served by the DMA1 Controller.

        IC

        The I2C bus interface (I2C1) provides multi-master capability, and controls all IC bus-
        specific sequencing, protocol, arbitration and timing.
         Master, slave and multi-master capability
         Standard mode up to 100 kHz and fast speed modes up to 400 kHz.
         7-bit and 10-bit addressing modes.
         SMBus 2.0 and PMBus support
         Hardware CRC calculation

22/122               Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                      Functional overview

Note:   I2C1 can be served by the DMA1 Controller.

3.16.3  USART

Note:   The USART interface (USART1) allows full duplex, asynchronous communications with
        external devices requiring an industry standard NRZ asynchronous serial data format. It
        offers a very wide range of baud rates.
         1 Mbit/s full duplex SCI
         SPI1 emulation
         High precision baud rate generator
         Smartcard emulation
         IrDA SIR encoder decoder
         Single wire half duplex mode

        USART1 can be served by the DMA1 Controller.

3.17    Infrared (IR) interface

        The STM8L15x devices contain an infrared interface which can be used with an IR LED for
        remote control functions. Two timer output compare channels are used to generate the
        infrared remote control signals.

3.18    Development support

        Development tools

        Development tools for the STM8 microcontrollers include:
         The STice emulation system offering tracing and code profiling
         The STVD high-level language debugger including C compiler, assembler and

              integrated development environment
         The STVP Flash programming software
        The STM8 also comes with starter kits, evaluation boards and low-cost in-circuit
        debugging/programming tools.

        Single wire data interface (SWIM) and debug module

        The debug module with its single wire data interface (SWIM) permits non-intrusive real-time
        in-circuit debugging and fast memory programming.
        The Single wire interface is used for direct access to the debugging module and memory
        programming. The interface can be activated in all device operation modes.
        The non-intrusive debugging module features a performance close to a full-featured
        emulator. Beside memory and peripherals, CPU operation can also be monitored in real-
        time by means of shadow registers.

        Bootloader

        A bootloader is available to reprogram the Flash memory using the USART1 interface.

                        Doc ID 15962 Rev 5  23/122
Pin description                                                                         STM8L151xx, STM8L152xx

4       Pin description

        Figure 3. STM8L151Gx UFQFPN 28 package pinout

                                           PA0  PC6  PC5  PC4    PC3  PC2  PC1

                                           28 27 26 25 24 23 22

                          NRST/PA1      1                                  21     PC0
                                   PA2                                            PD4
                                   PA3  2                                  20     PB7
                                   PA4                                            PB6
                                   PA5  3                                  19     PB5
                                                                                  PB4
                  VSS1/VSSA/VREF-       4                                  18     PB3
                 VDD1/VDDA/VREF+
                                        5                                  17

                                        6                                  16

                                        7                                  15

                                           8 9 10 11 12 13 14

                                           PD0  PD1  PD2  PD3    PB0  PB1  PB2

                                                                                        AI

        Figure 4. STM8L151Gx WLCSP28 package pinout

                                                                                

                 !       0!                0#                  0#               0#

                 "       0!                0#                  0#               0#

                 #       0!                0!                  0#               0$

                 $       0!                0!                  0"               0"

                 %       0$                0"                  0"               0"

                 &       62%&
             0$                  0"               0"

                 '       62%&              0$             0$                    0"

                                                                                    AI

24/122                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                   Pin description
                 Figure 5. STM8L151Kx 32-pin package pinout (without LCD)

                                                     0!   0#  0#  0#  0#  0#  0#  0#

                                                            

                                   .2340!                                                       0$

                                            0!                                                  0$
                                            0!
                                                                                                0$
                                            0!                                                  0$
                                                                                                0"
                                            0!                                                  0"
                                            0!                                                  0"
                                          633                                                   0"
                                          6$$                                       

                                                                                    

                                                                                          
                                                                           

                                                     0$  0$  0$  0$   0"  0"  0"  0"                 AI

1. Example given for the UFQFPN32 package. The pinout is the same for the LQFP32 package.

Figure 6. STM8L152Kx 32-pin package pinout (with LCD)

                                                     0!
                                                        0#
                                                            0#
                                                                 0#
                                                                     0#
                                                                         0#
                                                                             0#
                                                                                 0#

                                                         

                                   .2340!                                                   0$
                                            0!
                                            0!                                              0$
                                                                                            0$
                                            0!                                              0$
                                            0!                                              0"
                                            0!                                              0"
                                          633                                               0"
                                          6$$                                               0"

                                                                                 

                                                                                 

                                                                                       
                                                                          

                                                   6,#$                                         AI
                                                       0$
                                                           0$
                                                               0$
                                                                   0"
                                                                       0"
                                                                           0"
                                                                               0"

1. Example given for the UFQFPN32 package. The pinout is the same for the LQFP32 package.

Figure 7. STM8L151Cx 48-pin pinout (without LCD)

                                       PE7
                                          PE6
                                             PC7
                                                PC6
                                                   PC5
                                                      PC4
                                                          PC3
                                                             PC2
                                                                VSS2
                                                                   VDD2
                                                                      PC1
                                                                         PC0

                                       48 47 46 45 44 43 42 41 40 39 38 37

                 PA0               1                                                        36  PD7
       NRST/PA1                                                                                 PD6
                                   2                                                        35  PD5
                 PA2
                 PA3               3                                                        34  PD4
                 PA4                                                                            PF0
                                   4                                                        33  PB7
                 PA5                                                                            PB6
                 PA6               5                                                        32
                 PA7                                                                            PB5
VSS1/VSSA/VREF-                    6                                                        31  PB4
               VVDDDDA1                                                                         PB3
              VREF+                7                                                        30  PB2
                                                                                                PB1
                                   8                                                        29

                                   9                                                        28

                                   10                                                       27

                                   11                                                       26

                                   12                                                       25

                                      13 14 15 16 17 18 19 20 21 22 23 24

                                   Res. (1)
                                       PE0
                                          PE1
                                             PE2
                                                PE3
                                                   PE4
                                                      PE5
                                                          PD0
                                                            PD1
                                                                PD2
                                                                  PD3
                                                                      PB0

1. Reserved. Must be tied to VDD.

                                   Doc ID 15962 Rev 5                                                    25/122
Pin description                                                                    STM8L151xx, STM8L152xx
                 Figure 8. STM8L152Cx 48-pin pinout (with LCD)

                                     PE7
                                        PE6
                                           PC7
                                              PC6
                                                 PC5
                                                    PC4
                                                        PC3
                                                           PC2
                                                              VSS2
                                                                 VDD2
                                                                    PC1
                                                                       PC0

                                     48 47 46 45 44 43 42 41 40 39 38 37

                         PA0     1                                        36  PD7
               NRST/PA1                                                       PD6
                                 2                                        35  PD5
                         PA2
                         PA3     3                                        34  PD4
                         PA4
                                 4                                        33  PF0
                         PA5                                                  PB7
                         PA6     5                                        32  PB6
                         PA7
        VSS1/VSSA/VREF-          6                                        31  PB5
                       VVDDDDA1                                               PB4
                      VREF+      7                                        30  PB3
                                                                              PB2
                                 8                                        29  PB1

                                 9                                        28

                                 10                                       27

                                 11                                       26

                                 12                                       25

                                    13 14 15 16 17 18 19 20 21 22 23 24

                                    VLCD
                                       PE0
                                          PE1
                                             PE2
                                                PE3
                                                   PE4
                                                      PE5
                                                         PD0
                                                            PD1
                                                               PD2
                                                                  PD3
                                                                     PB0

26/122  Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                                                  Pin description

           Table 4. Legend/abbreviation for table 5

           Type                 I= input, O = output, S = power supply

           Level                Input   CM = CMOS
                                Output  HS = high sink/source (20 mA)

           Port and control Input       float = floating, wpu = weak pull-up
           configuration Output         T = true open drain, OD = open drain, PP = push pull

           Reset state          Bold X (pin state after reset release).
                                Unless otherwise specified, the pin state is the same during the reset phase (i.e.
                                "under reset") and after internal reset release (i.e. at reset state).

Table 5.   STM8L15x pin description

      Pin                                       Input            Output
  number

UFQFPN48 and LQFP48Pin name                                                                                                     Default alternate
     UFQFPN32                                                                                                                        function
           UFQFPN28
                WLCSP28
                                                          Type
                                                                I/O level
                                                                      floating
                                                                             wpu
                                                                                   Ext. interrupt

                                                                                          High sink/source
                                                                                                OD
                                                                                                      PP

                                                                                                             Main function
                                                                                                                 (after reset)

2 1 1 C3 NRST/PA1(1)                    I/O     X                HS X X Reset PA1

               PA2/OSC_IN/                                                                                                      HSE oscillator input /

3 2 2 B4 [USART1_TX](3)/                I/O  X  X      X HS X           X  Port A2                                              [USART1 transmit] /
                                                                                                                                [SPI1 master in- slave
               [SPI1_MISO] (3)
                                                                                                                                out] /

4  3  3    C4  PA3/OSC_OUT/[USART1      I/O                                                   HSE oscillator output /
               _RX](3)/[SPI1_MOSI](3)        X X X HS X X Port A3 [USART1 receive]/ [SPI1

                                                                                              master out/slave in]/

                    PA4/TIM2_BKIN/                                                                                              Timer 2 - break input /
5 - - - LCD_COM0(2)/ADC1_IN2/ I/O
                                             X  X      X HS X           X  Port A4                                              LCD COM 0 / ADC1
                    COMP1_INP                                                                                                   input 2 / Comparator 1

                                                                                                                                positive input

                                                                                                                                Timer 2 - break input /

               PA4/TIM2_BKIN/                                                                                                   [Timer 2 - trigger] /

-  4  4    D3  [TIM2_TRIG](3)/          I/O  X  X      X HS X           X  Port A4                                              LCD_COM 0 / ADC1
               LCD_COM0(2)/                                                                                                     input 2 /

               ADC1_IN2/COMP1_INP                                                                                               Comparator 1 positive

                                                                                                                                input

                    PA5/TIM3_BKIN/                                                            Timer 3 - break input /
6 - - - LCD_COM1(2)/ADC1_IN1/ I/O                                                             LCD_COM 1 / ADC1
                                             X X X HS X X Port A5 input 1/
                    COMP1_INP                                                                 Comparator 1 positive
                                                                                              input

                                             Doc ID 15962 Rev 5                                                                                 27/122
Pin description                                                                            STM8L151xx, STM8L152xx
                                                                           Output
Table 5.   STM8L15x pin description (continued)
                                                                    Input
      Pin
  number

UFQFPN48 and LQFP48Pin name                                                                                                     Default alternate
     UFQFPN32                                                                                                                        function
           UFQFPN28
                WLCSP28
                                                          Type
                                                                I/O level
                                                                      floating
                                                                             wpu
                                                                                   Ext. interrupt

                                                                                          High sink/source
                                                                                                OD
                                                                                                      PP

                                                                                                             Main function
                                                                                                                 (after reset)

                                                                                                                                Timer 3 - break input /

               PA5/TIM3_BKIN/                                                                                                   [Timer 3 - trigger] /

-  5    5  D4  [TIM3_TRIG](3)/        I/O  X  X                            X HS X  X  Port A5                                   LCD_COM 1 /
               LCD_COM1(2)/ADC1_IN1/                                                                                            ADC1 input 1 /

               COMP1_INP                                                                                                        Comparator 1 positive

                                                                                                                                input

                    PA6/[ADC1_TRIG](3)/                                                     [ADC1 - trigger] /
7 6 - - LCD_COM2(2)/ADC1_IN0/ I/O                                                           LCD_COM2 /
                                           X X X HS X X Port A6 ADC1 input 0 /
                    COMP1_INP                                                               Comparator 1 positive
                                                                                            input

8 - - - PA7/LCD_SEG0(2)(4)            I/O FT X X X HS X X Port A7 LCD segment 0

               PB0(5)/TIM2_CH1/                                                                     Timer 2 - channel 1 /
                                                                                                    LCD segment 10 /
24 13 12 E3 LCD_SEG10(2)/             I/O  X(5) X(5) X                     HS X    X Port B0 ADC1_IN18 /
                                                                                                    Comparator 1 positive
               ADC1_IN18/COMP1_INP                                                                  input

               PB1/TIM3_CH1/                                                                Timer 3 - channel 1 /
                                                                                            LCD segment 11 /
25 14 13 G1 LCD_SEG11(2)/             I/O  X X X HS X X Port B1 ADC1_IN17 /
                                                                                            Comparator 1 positive
               ADC1_IN17/COMP1_INP                                                          input

               PB2/ TIM2_CH2/                                                               Timer 2 - channel 2 /
                                                                                            LCD segment 12 /
26 15 14 F2 LCD_SEG12(2)/             I/O  X X X HS X X Port B2 ADC1_IN16/
                                                                                            Comparator 1 positive
               ADC1_IN16/COMP1_INP                                                          input

               PB3/TIM2_TRIG/                                                                                                   Timer 2 - trigger / LCD

27 - - - LCD_SEG13(2)/                I/O  X  X                            X HS X  X  Port B3                                   segment 13 /ADC1_IN15
                                                                                                                                / Comparator 1 positive
               ADC1_IN15/COMP1_INP
                                                                                                                                input

                                                                                                                                [Timer 2 - trigger] / Timer

               PB3/[TIM2_TRIG](3)/                                                                                              1 inverted channel 2 /

- 16 -     -   TIM1_CH2N/LCD_SEG13    I/O  X  X                            X HS X  X  Port B3                                   LCD segment 13 /
               (2)/ADC1_IN15/                                                                                                   ADC1_IN15 /

               COMP1_INP                                                                                                        Comparator 1 positive

                                                                                                                                input

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STM8L151xx, STM8L152xx                                                                                                                   Pin description

Table 5.   STM8L15x pin description (continued)                            Output                                                     Default alternate
                                                                    Input                                                                  function
      Pin
  number

UFQFPN48 and LQFP48Pin name
     UFQFPN32
           UFQFPN28
                WLCSP28
                                                          Type
                                                                I/O level
                                                                      floating
                                                                             wpu
                                                                                   Ext. interrupt

                                                                                          High sink/source
                                                                                                OD
                                                                                                      PP

                                                                                                             Main function
                                                                                                                 (after reset)

               PB3/[TIM2_TRIG](3)/                                                                                              [Timer 2 - trigger] / Timer

               TIM1_CH1N/                                                                                                       1 inverted channel 1/

- - 15 E2 LCD_SEG13(2)/               I/O  X  X                            X HS X  X  Port B3                                   LCD segment 13 /
                                                                                                                                ADC1_IN15 /
               ADC1_IN15/RTC_ALARM
                                                                                                                                RTC alarm/ Comparator
               /COMP1_INP
                                                                                                                                1 positive input

               PB4(5)/[SPI1_NSS](3)/                                                                [SPI1 master/slave
                                                                                                    select] / LCD segment
28 - - - LCD_SEG14(2)/                I/O  X(5) X(5) X                     HS X    X Port B4 14 / ADC1_IN14 /
                                                                                                    Comparator 1 positive
               ADC1_IN14/COMP1_INP                                                                  input

                                                                                                                                [SPI1 master/slave

               PB4(5)/[SPI1_NSS](3)/                                                                                            select] / LCD segment

-  17  16  D2  LCD_SEG14(2)/          I/O  X(5) X(5) X                     HS X    X  Port B4                                   14 / ADC1_IN14 /
               ADC1_IN14/                                                                                                       DAC output /

               COMP1_INP/DAC_OUT                                                                                                Comparator 1 positive

                                                                                                                                input

               PB5/[SPI1_SCK](3)/                                                           [SPI1 clock] / LCD
                                                                                            segment 15 /
29 - - - LCD_SEG15(2)/                I/O  X X X HS X X Port B5 ADC1_IN13 /
                                                                                            Comparator 1 positive
               ADC1_IN13/COMP1_INP                                                          input

                                                                                                                                [SPI1 clock] / LCD

               PB5/[SPI1_SCK](3)/                                                                                               segment 15 /

-  18  17  D1  LCD_SEG15(2)/          I/O  X  X                            X HS X  X  Port B5                                   ADC1_IN13 / DAC
               ADC1_IN13/DAC_OUT/                                                                                               output/

               COMP1_INP                                                                                                        Comparator 1 positive

                                                                                                                                input

                                                                                                                                [SPI1 master out/slave

               PB6/[SPI1_MOSI](3)/                                                                                              in]/

30 - - - LCD_SEG16(2)/                I/O  X  X                            X HS X  X  Port B6                                   LCD segment 16 /
                                                                                                                                ADC1_IN12 /
               ADC1_IN12/COMP1_INP
                                                                                                                                Comparator 1 positive

                                                                                                                                input

               PB6/[SPI1_MOSI](3)/                                                          [SPI1 master out]/
                                                                                            slave in / LCD segment
-  19  18  F1  LCD_SEG16(2)/          I/O  X X X HS X X Port B6 16 / ADC1_IN12 / DAC
               ADC1_IN12/COMP1_INP/                                                         output / Comparator 1
                                                                                            positive input
               DAC_OUT

                                           Doc ID 15962 Rev 5                                                                                     29/122
Pin description                                                                                STM8L151xx, STM8L152xx
                                                                               Output
Table 5.    STM8L15x pin description (continued)
                                                                     Input
      Pin
  number

UFQFPN48 and LQFP48Pin name                                                                                                     Default alternate
     UFQFPN32                                                                                                                        function
           UFQFPN28
                WLCSP28
                                                          Type
                                                                I/O level
                                                                      floating
                                                                             wpu
                                                                                   Ext. interrupt

                                                                                          High sink/source
                                                                                                OD
                                                                                                      PP

                                                                                                             Main function
                                                                                                                 (after reset)

                                                                                                                                [SPI1 master in- slave

                PB7/[SPI1_MISO](3)/                                                                                             out] /

31 20 19 E1 LCD_SEG17(2)/            I/O  X    X                            X HS X  X  Port B7                                  LCD segment 17 /
                                                                                                                                ADC1_IN11 /
                ADC1_IN11/COMP1_INP
                                                                                                                                Comparator 1 positive

                                                                                                                                input

37 25 21 B1 PC0(4)/I2C1_SDA          I/O FT X                               X  T(6) Port C0 I2C1 data

38 26 22 A1 PC1(4)/I2C1_SCL          I/O FT X                               X  T(6) Port C1 I2C1 clock

                     PC2/[USART1_RX](3)/                                                   [USART1 receive] /
41 27 23 B2 LCD_SEG22/ADC1_IN6/ I/O                                                        LCD segment 22 /
                                          X X X HS X X Port C2 ADC1_IN6 / Comparator
                     COMP1_INP/VREF_OUT                                                    1 positive input / Voltage
                                                                                           reference output

                                                                                                                                [USART1 transmit] /

                PC3/[USART1_TX](3)/                                                                                             LCD segment 23 /

42  28  24  A2  LCD_SEG23(2)/        I/O  X    X                            X HS X  X  Port C3                                  ADC1_IN5 / Comparator
                ADC1_IN5/COMP1_INP/                                                                                             1 positive input /

                COMP2_INM                                                                                                       Comparator 2 negative

                                                                                                                                input

                                                                                                                                [USART1 synchronous

                PC4/[USART1_CK](3)/                                                                                             clock] / I2C1_SMB /

                I2C1_SMB/CCO/                                                                                                   Configurable clock

43 29 25 C2 LCD_SEG24(2)/            I/O  X    X                            X HS X  X  Port C4                                  output / LCD segment 24
                                                                                                                                / ADC1_IN4 /
                ADC1_IN4/COMP2_INM/
                                                                                                                                Comparator 2 negative
                COMP1_INP
                                                                                                                                input / Comparator 1

                                                                                                                                positive input

                     PC5/OSC32_IN                                                                                               LSE oscillator input /
44 30 26 A3 /[SPI1_NSS](3)/
                                     I/O  X    X                            X HS X  X  Port C5                                  [SPI1 master/slave
                     [USART1_TX](3)                                                                                             select] / [USART1

                                                                                                                                transmit]

                     PC6/OSC32_OUT/                                                                                             LSE oscillator output /
45 31 27 B3 [SPI1_SCK](3)/
                                     I/O  X X X HS X X Port C6 [SPI1 clock] / [USART1
                     [USART1_RX](3)
                                                                                                                                receive]

30/122                                    Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                                             Pin description

Table 5.   STM8L15x pin description (continued)                               Output                                            Default alternate
                                                                    Input                                                            function
      Pin
  number

UFQFPN48 and LQFP48Pin name
     UFQFPN32
           UFQFPN28
                WLCSP28
                                                          Type
                                                                I/O level
                                                                      floating
                                                                             wpu
                                                                                   Ext. interrupt

                                                                                          High sink/source
                                                                                                OD
                                                                                                      PP

                                                                                                             Main function
                                                                                                                 (after reset)

                     PC7/LCD_SEG25(2)/                                                      LCD segment 25
46 - - - ADC1_IN3/COMP2_INM/ I/O                                                            /ADC1_IN3/ Comparator
                                           X X X HS X X Port C7 negative input /
                     COMP1_INP                                                              Comparator 1 positive
                                                                                            input

               PD0/TIM3_CH2/                                                                                                    Timer 3 - channel 2 /
               [ADC1_TRIG](3)/
      8 G3 LCD_SEG7(2)/ADC1_IN2 I/O                                                                                             [ADC1_Trigger] / LCD

20 -           2/COMP2_INP/                X  X                            X HS X   X  Port D0                                  segment 7 / ADC1_IN22
                                                                                                                                / Comparator 2 positive
               COMP1_INP
                                                                                                                                input / Comparator 1

                                                                                                                                positive input

               PD0/TIM3_CH2/                                                                                                    Timer 3 - channel 2 /
                                                                                                                                [ADC1_Trigger] /
-  9  -    -   [ADC1_TRIG](3)/        I/O  X  X                            X  HS X  X  Port                                     ADC1_IN22 /
               ADC1_IN22/COMP2_INP/                                                    D0(7)                                    Comparator 2 positive
                                                                                                                                input / Comparator 1
               COMP1_INP                                                                                                        positive input

                                                                                                                                Timer 3 - trigger /

               PD1/TIM3_TRIG/                                                                                                   LCD_COM3 /

21 -  -    -   LCD_COM3(2)/           I/O  X  X                            X HS X   X  Port D1                                  ADC1_IN21 /
               ADC1_IN21/COMP2_INP/                                                                                             comparator 2 positive

               COMP1_INP                                                                                                        input / Comparator 1

                                                                                                                                positive input

               PD1/TIM1_CH3N/[TIM3_T                                                        [Timer 3 - trigger]/ TIM1
                                                                                            inverted channel 3 /
- 10 -     -   RIG](3)/ LCD_COM3(2)/  I/O                                                   LCD_COM3/
               ADC1_IN21/COMP2_INP/        X X X HS X X Port D1 ADC1_IN21 /
                                                                                            Comparator 2 positive
               COMP1_INP                                                                    input / Comparator 1
                                                                                            positive input

               PD1/TIM1_CH3/[TIM3_TR                                                        Timer 1 channel 3 /
                                                                                            [Timer 3 - trigger] /
-  -  9    G2  IG](3)/LCD_COM3(2)/    I/O                                                   LCD_COM3/
               ADC1_IN21/COMP2_INP/        X X X HS X X Port D1 ADC1_IN21 /
                                                                                            Comparator 2 positive
               COMP1_INP                                                                    input / Comparator 1
                                                                                            positive input

                                           Doc ID 15962 Rev 5                                                                                        31/122
Pin description                                                                            STM8L151xx, STM8L152xx
                                                                           Output
Table 5.   STM8L15x pin description (continued)
                                                                    Input
      Pin
  number

UFQFPN48 and LQFP48Pin name                                                                                                     Default alternate
     UFQFPN32                                                                                                                        function
           UFQFPN28
                WLCSP28
                                                          Type
                                                                I/O level
                                                                      floating
                                                                             wpu
                                                                                   Ext. interrupt

                                                                                          High sink/source
                                                                                                OD
                                                                                                      PP

                                                                                                             Main function
                                                                                                                 (after reset)

           PD2/TIM1_CH1                                                                 Timer 1 - channel 1 /
                                                                                        LCD segment 8 /
22 11 10 E4 /LCD_SEG8(2)/       I/O    X X X HS X X Port D2 ADC1_IN20 /
                                                                                        Comparator 1 positive
           ADC1_IN20/COMP1_INP                                                          input

              PD3/ TIM1_TRIG/                                                                                                   Timer 1 - trigger / LCD
           - LCD_SEG9(2)/ADC1_IN1 I/O
23 12 -                                X  X                                X HS X  X  Port D3                                   segment 9 / ADC1_IN19
              9/COMP1_INP                                                                                                       / Comparator 1 positive

                                                                                                                                input

                    PD3/ TIM1_TRIG/                                                                                             Timer 1 - trigger / LCD
                    LCD_SEG9(2)/
                                                                                                                                segment 9 / ADC1_IN19
- - 11 F3 ADC1_IN19/TIM1_BKIN/ I/O
                                       X  X                                X HS X  X  Port D3                                   / Timer 1 break input /
                    COMP1_INP/                                                                                                  RTC calibration /

                    RTC_CALIB                                                                                                   Comparator 1 positive

                                                                                                                                input

           PD4/TIM1_CH2                                                                 Timer 1 - channel 2 /
                                                                                        LCD segment 18 /
33 21 20 C1 /LCD_SEG18(2)/      I/O    X X X HS X X Port D4 ADC1_IN10/
                                                                                        Comparator 1 positive
           ADC1_IN10/COMP1_INP                                                          input

           PD5/TIM1_CH3                                                                                                         Timer 1 - channel 3 /

34 22 - - /LCD_SEG19(2)/        I/O    X  X                                X HS X  X  Port D5                                   LCD segment 19 /
                                                                                                                                ADC1_IN9/ Comparator
           ADC1_IN9/COMP1_INP
                                                                                                                                1 positive input

                     PD6/TIM1_BKIN                                                      Timer 1 - break input /
                     /LCD_SEG20(2)/                                                     LCD segment 20 /
                                                                                        ADC1_IN8 / RTC
35 23 - - ADC1_IN8/RTC_CALIB/ I/O      X X X HS X X Port D6 calibration / Voltage
                                                                                        reference output /
                     VREF_OUT/                                                          Comparator 1 positive
                                                                                        input
                     COMP1_INP

              PD7/TIM1_CH1N                                                                                                     Timer 1 - inverted
              /LCD_SEG21(2)/
                                                                                                                                channel 1/ LCD segment
           - ADC1_IN7/RTC_ALARM/ I/O
36 24 -                                X  X                                X HS X  X  Port D7                                   21 / ADC1_IN7 / RTC
              VREF_OUT/                                                                                                         alarm / Voltage reference

              COMP1_INP                                                                                                         output /Comparator 1

                                                                                                                                positive input

14 - - - PE0(4)/LCD_SEG1(2)     I/O FT X X X HS X X Port E0 LCD segment 1

32/122                                 Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                                             Pin description

Table 5.   STM8L15x pin description (continued)                            Output                                               Default alternate
                                                                    Input                                                            function
      Pin
  number

UFQFPN48 and LQFP48Pin name
     UFQFPN32
           UFQFPN28
                WLCSP28
                                                          Type
                                                                I/O level
                                                                      floating
                                                                             wpu
                                                                                   Ext. interrupt

                                                                                          High sink/source
                                                                                                OD
                                                                                                      PP

                                                                                                             Main function
                                                                                                                 (after reset)

15 -  -    -  PE1/TIM1_CH2N      I/O                                                    Timer 1 - inverted
              /LCD_SEG2(2)             X X X HS X X Port E1 channel 2 / LCD

                                                                                        segment 2

16 -  -    -  PE2/TIM1_CH3N      I/O                                                    Timer 1 - inverted
              /LCD_SEG3(2)             X X X HS X X Port E2 channel 3 / LCD

                                                                                        segment 3

17 - - - PE3/LCD_SEG4(2)         I/O   X X X HS X X Port E3 LCD segment 4

18 - - - PE4/LCD_SEG5(2)         I/O   X X X HS X X Port E4 LCD segment 5

                     PE5/LCD_SEG6(2)/                                                   LCD segment 6 /
19 - - - ADC1_IN23/COMP2_INP/ I/O                                                       ADC1_IN23
                                       X X X HS X X Port E5 / Comparator 2 positive
                     COMP1_INP                                                          input / Comparator 1
                                                                                        positive input

47 -  -    -  PE6/LCD_SEG26(2)/  I/O   X  X                                X HS X  X Port E6                                    LCD segment
              PVD_IN                                                                                                            26/PVD_IN

48 - - - PE7/LCD_SEG27(2)        I/O   X X X HS X X Port E7 LCD segment 27

32 -  -    -  PF0/ADC1_IN24/     I/O   X X X HS X X Port F0 ADC1_IN24 / DAC_OUT
              DAC_OUT

13 9 - - VLCD(2)                 S                                                 LCD booster external capacitor

13 - - - Reserved(7)                                                               Reserved. Must be tied to VDD
                                                                                   Digital power supply
10 - - - VDD                     S
                                                                                   Analog supply voltage
11 - - - VDDA                    S
                                                                                   ADC1 and DAC positive voltage
12 - - - VREF+                   S                                                 reference

- 8 7 G4 VDD1/VDDA/VREF+         S                                                 Digital power supply / Analog
                                                                                   supply voltage / ADC1 positive
9 7 6 F4 VSS1/VSSA/VREF-         S                                                 voltage reference

39 - - - VDD2                    S                                                 I/O ground / Analog ground voltage
                                                                                   /
                                                                                   ADC1 negative voltage reference

                                                                                   IOs supply voltage

                                       Doc ID 15962 Rev 5                                                                                    33/122
Pin description                                                                              STM8L151xx, STM8L152xx
                                                                             Output
Table 5.     STM8L15x pin description (continued)
                                                                      Input
      Pin
  number

UFQFPN48 and LQFP48Pin name                                                                                                     Default alternate
     UFQFPN32                                                                                                                        function
           UFQFPN28
                WLCSP28
                                                          Type
                                                                I/O level
                                                                      floating
                                                                             wpu
                                                                                   Ext. interrupt

                                                                                          High sink/source
                                                                                                OD
                                                                                                      PP

                                                                                                             Main function
                                                                                                                 (after reset)

40 - - - VSS2                            S                                           IOs ground voltage

1    32  28  A4  PA0(8)/[USART1_CK](3)/  I/O  X X(8) X                       HS   X  X Port A0                                  [USART1 synchronous
                 SWIM/BEEP/IR_TIM (9)                                                                                           clock](3) / SWIM input
                                                                             (9)                                                and output /
                                                                                                                                Beep output / Infrared
                                                                                                                                Timer output

1. At power-up, the PA1/NRST pin is a reset input pin with pull-up. To be used as a general purpose pin (PA1), it can be
     configured only as output open-drain or push-pull, not as a general purpose input. Refer to Section Configuring NRST/PA1
     pin as general purpose output in the STM8L15x reference manual (RM0031).

2. Available on STM8L152xx devices only.

3. [ ] Alternate function remapping option (if the same alternate function is shown twice, it indicates an exclusive choice not a
     duplication of the function).

4. In the 5 V tolerant I/Os, protection diode to VDD is not implemented.
5. A pull-up is applied to PB0 and PB4 during the reset phase. These two pins are input floating after reset release.

6. In the open-drain output column, `T' defines a true open-drain I/O (P-buffer and protection diode to VDD are not
     implemented).

7. Available on STM8L151xx devices only.

8. The PA0 pin is in input pull-up during the reset phase and after reset release.

9. High Sink LED driver capability available on PA0.

4.1          System configuration options

             As shown in Table 5: STM8L15x pin description, some alternate functions can be remapped
             on different I/O ports by programming one of the two remapping registers described in the "
             Routing interface (RI) and system configuration controller" section in the STM8L15xxx
             reference manual (RM0031).

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STM8L151xx, STM8L152xx                            Memory and register map

5    Memory and register map

5.1  Memory mapping

     The memory map is shown in Figure 9.

     Figure 9.     Memory map                     0x00 5000  GPIO Ports
                                                  0x00 5050      Flash
        0x00 0000         RAM (2 Kbytes) (1)      0x00 5070     DMA1
                                 including        0x00 509E
        0x00 07FF                                 0x00 50A0   SYSCFG
        0x00 0800        Stack (513 bytes) (1)    0x00 50A6   ITC-EXTI
        0x00 0FFF               Reserved          0x00 50B0
        0x00 1000                                 0x00 50B2      WFE
                            Data EEPROM           0x00 50C0      RST
        0x00 13FF                (1 Kbyte)        0x00 50D3      PWR
        0x00 1400                                 0x00 50E0      CLK
                                Reserved          0x00 50F3    WWDG
        0x00 47FF                                 0x00 5140     IWDG
        0x00 4800             Option bytes        0x00 5200     BEEP
        0x00 48FF                                 0x00 5210      RTC
        0x00 4900               Reserved          0x00 5230      SPI1
                    VREFINT_Factory_CONV(2)       0x00 5250      I2C1
        0x00 4909    TS_Factory_CONV_V90(3)       0x00 5280   USART1
        0x00 4910                                 0x00 52B0      TIM2
        0x00 4911               Reserved          0x00 52E0      TIM3
        0x00 4912               Unique ID         0x00 52FF      TIM1
        0x00 4925               Reserved          0x00 5340      TIM4
        0x00 4926                                 0x00 5380     IRTIM
        0x00 4931  GPIO and peripheral registers  0x00 5400     ADC1
        0x00 4932                                 0x00 5430      DAC
        0x00 4FFF               Reserved          0x00 5440      LCD
        0x00 5000
                               Boot ROM                            RI
        0x00 57FF               (2 Kbytes)                      COMP
        0x00 5800
                                Reserved
        0x00 5FFF
        0x00 6000      CPU/SWIM/Debug/ITC
                                Registers
        0x00 67FF
        0x00 6800   Reset and interrupt vectors

        0x00 7EFF           Medium-density
        0x00 7F00      Flash program memory

        0x00 7FFF          (up to 32 Kbytes)
        0x00 8000
        0x00 807F
        0x00 8080

        0x00 FFFF

     1. Table 6 lists the boundary addresses for each memory size. The top of the stack is at the RAM end
          address.

     2. The VREFINT_Factory_CONV byte represents the LSB of the VREFINT 12-bit ADC conversion result. The
          MSB have a fixed value: 0x6.

     3. The TS_Factory_CONV_V90 byte represents the LSB of the V90 12-bit ADC conversion result. The MSB
          have a fixed value: 0x3.

     4. Refer to Table 8 for an overview of hardware register mapping, to Table 7 for details on I/O port hardware
          registers, and to Table 9 for information on CPU/SWIM/debug module controller registers.

                        Doc ID 15962 Rev 5                               35/122
Memory and register map                                     STM8L151xx, STM8L152xx

Table 6. Flash and RAM boundary addresses

        Memory area          Size            Start address                      End address
                                               0x00 0000                         0x00 07FF
            RAM              2 Kbytes          0x00 8000                         0x00 BFFF
Flash program memory         16 Kbytes         0x00 8000                         0x00 FFFF
                             32 Kbytes

5.2     Register map

Table 7. I/O port hardware register map

        Address      Block   Register label            Register name            Reset
                                                                                status
     0x00 5000       Port A  PA_ODR          Port A data output latch register
     0x00 5001       Port B   PA_IDR          Port A input pin value register    0x00
     0x00 5002       Port C  PA_DDR            Port A data direction register    0xxx
     0x00 5003       Port D  PA_CR1                                              0x00
     0x00 5004       Port E  PA_CR2               Port A control register 1      0x01
     0x00 5005               PB_ODR               Port A control register 2      0x00
     0x00 5006               PB_IDR          Port B data output latch register   0x00
     0x00 5007               PB_DDR           Port B input pin value register    0xxx
     0x00 5008               PB_CR1            Port B data direction register    0x00
     0x00 5009               PB_CR2               Port B control register 1      0x00
     0x00 500A               PC_ODR               Port B control register 2      0x00
     0x00 500B               PB_IDR          Port C data output latch register   0x00
     0x00 500C               PC_DDR           Port C input pin value register    0xxx
     0x00 500D               PC_CR1            Port C data direction register    0x00
     0x00 500E               PC_CR2               Port C control register 1      0x00
     0x00 500F               PD_ODR               Port C control register 2      0x00
     0x00 5010               PD_IDR          Port D data output latch register   0x00
     0x00 5011               PD_DDR           Port D input pin value register    0xxx
     0x00 5012               PD_CR1            Port D data direction register    0x00
     0x00 5013               PD_CR2               Port D control register 1      0x00
     0x00 5014               PE_ODR               Port D control register 2      0x00
     0x00 5015               PE_IDR          Port E data output latch register   0x00
     0x00 5016               PE_DDR           Port E input pin value register    0xxx
     0x00 5017               PE_CR1            Port E data direction register    0x00
     0x00 5018               PE_CR2               Port E control register 1      0x00
                                                  Port E control register 2      0x00

36/122                       Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                            Memory and register map

Table 7. I/O port hardware register map (continued)

Address    Block        Register label               Register name               Reset
                                                                                 status
0x00 5019  Port F       PF_ODR          Port F data output latch register
0x00 501A               PF_IDR           Port F input pin value register          0x00
0x00 501B               PF_DDR            Port F data direction register          0xxx
0x00 501C               PF_CR1                                                    0x00
0x00 501D               PF_CR2               Port F control register 1            0x00
                                             Port F control register 2            0x00

Table 8. General hardware register map

Address    Block        Register label               Register name               Reset
                                                                                 status
0x00 501E                               Reserved area (44 bytes)
     to                                                                           0x00
           Flash         FLASH_CR1                 Flash control register 1       0x00
0x00 5049                FLASH_CR2                                                0x00
0x00 5050               FLASH _PUKR                Flash control register 2       0x00
0x00 5051               FLASH _DUKR                                               0x00
                        FLASH _IAPSR    Flash program memory unprotection key
0x00 5052                                                     register

0x00 5053                               Data EEPROM unprotection key register

0x00 5054                               Flash in-application programming status
                                                              register
0x00 5055
     to                                 Reserved area (27 bytes)

0x00 506F

                        Doc ID 15962 Rev 5                                       37/122
Memory and register map                             STM8L151xx, STM8L152xx

Table 8. General hardware register map (continued)

        Address  Block   Register label             Register name                   Reset
                                                                                    status
0x00 5070               DMA1_GCSR       DMA1 global configuration & status         0xFC
0x00 5071               DMA1_GIR1                         register                  0x00
0x00 5072 to
0x00 5074                                 DMA1 global interrupt register 1          0x00
0x00 5075                                                                           0x00
0x00 5076                               Reserved area (3 bytes)                     0x00
0x00 5077                                                                           0x52
                 DMA1       DMA1_C0CR     DMA1 channel 0 configuration register      0x00
0x00 5078                 DMA1_C0SPR
                          DMA1_C0NDTR    DMA1 channel 0 status & priority register   0x00
0x00 5079                DMA1_C0PARH                                                0x00
0x00 507A                DMA1_C0PARL    DMA1 number of data to transfer register
0x00 507B                                                  (channel 0)              0x00
                         DMA1_C0M0ARH                                                0x00
0x00 507C               DMA1_C0M0ARL     DMA1 peripheral address high register      0x00
0x00 507D to                                                (channel 0)              0x52
                                                                                     0x00
0x00 507E                                 DMA1 peripheral address low register
0x00 507F                                                  (channel 0)
0x00 5080
0x00 5081                                     Reserved area (1 byte)

0x00 5082                                DMA1 memory 0 address high register
                                                            (channel 0)
0x00 5083
                                           DMA1 memory 0 address low register
                                                            (channel 0)

                                         Reserved area (2 bytes)

                          DMA1_C1CR       DMA1 channel 1 configuration register
                          DMA1_C1SPR
                         DMA1_C1NDTR     DMA1 channel 1 status & priority register

                         DMA1_C1PARH     DMA1 number of data to transfer register
                                                            (channel 1)
                         DMA1_C1PARL
                                          DMA1 peripheral address high register
                                                            (channel 1)

                                           DMA1 peripheral address low register
                                                            (channel 1)

38/122                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                              Memory and register map

Table 8. General hardware register map (continued)

Address       Block     Register label              Register name                       Reset
                                                                                        status
0x00 5084              DMA1_C1M0ARH              Reserved area (1 byte)
0x00 5085              DMA1_C1M0ARL                                                     0x00
                                             DMA1 memory 0 address high register         0x00
0x00 5086                                                     (channel 1)
0x00 5087                                                                               0x00
0x00 5088                                   DMA1 memory 0 address low register          0x00
0x00 5089                                                     (channel 1)               0x00
0x00 508A                                                                               0x52
0x00 508B                                   Reserved area (2 bytes)                     0x00

0x00 508C    DMA1         DMA1_C2CR          DMA1 channel 2 configuration register      0x00
                          DMA1_C2SPR                                                     0x00
0x00 508D               DMA1_C2NDTR         DMA1 channel 2 status & priority register
0x00 508E               DMA1_C2PARH                                                     0x00
0x00 508F               DMA1_C2PARL         DMA1 number of data to transfer register    0x00
                                                                (channel 2)              0x00
0x00 5090              DMA1_C2M0ARH                                                     0x40
0x00 5091              DMA1_C2M0ARL          DMA1 peripheral address high register      0x00
0x00 5092                                                      (channel 2)
0x00 5093                                                                               0x00
0x00 5094                                     DMA1 peripheral address low register      0x00
0x00 5095                                                      (channel 2)
                                                                                         0x00
0x00 5096                                         Reserved area (1 byte)                0x00

0x00 5097                                    DMA1 memory 0 address high register
0x00 5098                                                      (channel 2)
0x00 5099
                                               DMA1 memory 0 address low register
0x00 509A                                                      (channel 2)
0x00 509B to
                                             Reserved area (2 bytes)
0x00 509D
0x00 509E                 DMA1_C3CR          DMA1 channel 3 configuration register
0x00 509F                DMA1_C3SPR
                         DMA1_C3NDTR         DMA1 channel 3 status & priority register
                        DMA1_C3PARH_
                                             DMA1 number of data to transfer register
                             C3M1ARH                            (channel 3)
                        DMA1_C3PARL_
                                              DMA1 peripheral address high register
                             C3M1ARL                            (channel 3)

                        DMA1_C3M0ARH           DMA1 peripheral address low register
                                                                (channel 3)
                        DMA1_C3M0ARL
                                                   Reserved area (1 byte)

                                              DMA1 memory 0 address high register
                                                                (channel 3)

                                               DMA1 memory 0 address low register
                                                                (channel 3)

                                             Reserved area (3 bytes)

                              SYSCFG_RMPCR1         Remapping register 1
              SYSCFG                                Remapping register 2

                              SYSCFG_RMPCR2

                        Doc ID 15962 Rev 5                                              39/122
Memory and register map                                                STM8L151xx, STM8L152xx

Table 8. General hardware register map (continued)

        Address  Block       Register label         Register name                           Reset
                                                                                           status
0x00 50A0        ITC - EXTI    EXTI_CR1        External interrupt control register 1        0x00
0x00 50A1           WFE        EXTI_CR2        External interrupt control register 2        0x00
0x00 50A2                      EXTI_CR3        External interrupt control register 3        0x00
0x00 50A3                      EXTI_SR1         External interrupt status register 1        0x00
0x00 50A4                      EXTI_SR2         External interrupt status register 2        0x00
0x00 50A5                    EXTI_CONF1      External interrupt port select register 1      0x00
0x00 50A6                      WFE_CR1                                                      0x00
0x00 50A7                      WFE_CR2                 WFE control register 1               0x00
0x00 50A8                      WFE_CR3                 WFE control register 2               0x00
0x00 50A9                                              WFE control register 3
                                                                                            0x00
      to                                     Reserved area (7 bytes)                        0x01
0x00 50AF                                                                                   0x00
0x00 50B0        RST           RST_CR                Reset control register                 0x00
0x00 50B1        PWR           RST_SR                 Reset status register
0x00 50B2                    PWR_CSR1        Power control and status register 1            0x03
0x00 50B3                    PWR_CSR2        Power control and status register 2            0x00
0x00 50B4                                                                                   0x11
                                             Reserved area (12 bytes)                       0x00
      to                                                                                    0x80
0x00 50BF                    CLK_DIVR               Clock master divider register           0x00
0x00 50C0                                                                                   0x00
0x00 50C1                    CLK_CRTCR              Clock RTC register                      0x01
0x00 50C2                                                                                   0x01
0x00 50C3                    CLK_ICKR               Internal clock control register     0bxxxx0000
0x00 50C4                                                                                   0x00
0x00 50C5                    CLK_PCKENR1     Peripheral clock gating register 1             0x00
0x00 50C6                                                                                    0xxx
0x00 50C7                    CLK_PCKENR2     Peripheral clock gating register 2             0x00
0x00 50C8                                                                                   0x00
0x00 50C9                    CLK_CCOR        Configurable clock control register        0bxx11100x
0x00 50CA
0x00 50CB                    CLK_ECKR        External clock control register
0x00 50CC
0x00 50CD                          CLK_SCSR         System clock status register
0x00 50CE        CLK                                System clock switch register
0x00 50CF
                                    CLK_SWR

                             CLK_SWCR               Clock switch control register

                             CLK_CSSR        Clock security system register

                             CLK_CBEEPR             Clock BEEP register

                             CLK_HSICALR            HSI calibration register

                             CLK_HSITRIMR HSI clock calibration trimming register

                             CLK_HSIUNLCKR          HSI unlock register

                             CLK_REGCSR      Main regulator control status register

40/122                       Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                            Memory and register map

Table 8. General hardware register map (continued)

Address    Block        Register label              Register name            Reset
                                                                             status
0x00 50D0                               Reserved area (3 bytes)
      to                                                                      0x7F
           WWDG         WWDG_CR                     WWDG control register     0x7F
0x00 50D2   IWDG        WWDG_WR                     WWDR window register
            BEEP                                                               0x
0x00 50D3                               Reserved area (11 bytes)              0x00
                                                                             0xFF
0x00 50D4               IWDG_KR                        IWDG key register
                        IWDG_PR                     IWDG prescaler register   0x00
0x00 50D5               IWDG_RLR
      to                                             IWDG reload register     0x1F

00 50DF                                Reserved area (13 bytes)

0x00 50E0               BEEP_CSR1        BEEP control/status register 1
                        BEEP_CSR2       Reserved area (2 bytes)
0x00 50E1                                BEEP control/status register 2

0x00 50E2                               Reserved area (76 bytes)

0x00 50E3
      to

0x00 50EF

0x00 50F0

0x00 50F1
0x00 50F2

0x00 50F3

0x00 50F4
      to

0x00 513F

                        Doc ID 15962 Rev 5                                   41/122
Memory and register map                                             STM8L151xx, STM8L152xx

Table 8. General hardware register map (continued)

        Address  Block   Register label             Register name              Reset
                                                                               status
0x00 5140               RTC_TR1                     Time register 1            0x00
0x00 5141               RTC_TR2                     Time register 2            0x00
0x00 5142               RTC_TR3                     Time register 3            0x00
0x00 5143                                Reserved area (1 byte)
0x00 5144               RTC_DR1                     Date register 1            0x00
0x00 5145               RTC_DR2                     Date register 2            0x00
0x00 5146               RTC_DR3                     Date register 3            0x00
0x00 5147                                Reserved area (1 byte)
0x00 5148               RTC_CR1                   Control register 1           0x00
0x00 5149               RTC_CR2                   Control register 2           0x00
0x00 514A               RTC_CR3                   Control register 3           0x00
0x00 514B                                Reserved area (1 byte)
0x00 514C               RTC_ISR1        Initialization and status register 1   0x00
0x00 514D               RTC_ISR2        Initialization and Status register 2   0x00
0x00 514E
0x00 514F       RTC                     Reserved area (2 bytes)                  -
0x00 5150                                                                        -
0x00 5151               RTC_SPRERH      Synchronous prescaler register high      -
0x00 5152               RTC_SPRERL      Synchronous prescaler register low
0x00 5153                RTC_APRER                                               -
0x00 5154                                 Asynchronous prescaler register        -
0x00 5155               RTC_WUTRH          Reserved area (1 byte)
0x00 5156 to             RTC_WUTRL                                              0x00
0x00 5158                                     Wakeup timer register high
0x00 5159                                     Wakeup timer register low        0x00
0x00 515A                                                                      0x00
0x00 515B                               Reserved area (3 bytes)                0x00
0x00 515C                                                                      0x00
0x00 515D               RTC_WPR                    Write protection register
0x00 515E
0x00 515F                               Reserved area (2 bytes)
0x00 5160 to
0x00 51FF               RTC_ALRMAR1                Alarm A register 1
                         RTC_ALRMAR2                Alarm A register 2
                         RTC_ALRMAR3                Alarm A register 3
                         RTC_ALRMAR4                Alarm A register 4

                                         Reserved area (160 bytes)

42/122                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                            Memory and register map

Table 8. General hardware register map (continued)

Address    Block        Register label              Register name            Reset
                                                                             status
0x00 5200  SPI1            SPI1_CR1          SPI1 control register 1          0x00
0x00 5201  I2C1            SPI1_CR2          SPI1 control register 2          0x00
0x00 5202                  SPI1_ICR     SPI1 interrupt control register       0x00
0x00 5203                   SPI1_SR                                           0x02
0x00 5204                   SPI1_DR           SPI1 status register            0x00
0x00 5205                SPI1_CRCPR            SPI1 data register             0x07
0x00 5206               SPI1_RXCRCR     SPI1 CRC polynomial register          0x00
0x00 5207               SPI1_TXCRCR          SPI1 Rx CRC register             0x00
0x00 5208                                    SPI1 Tx CRC register
                                                                              0x00
      to                                Reserved area (8 bytes)               0x00
0x00 520F                                                                     0x00
0x00 5210                 I2C1_CR1              I2C1 control register 1       0x00
0x00 5211                 I2C1_CR2              I2C1 control register 2       0x00
0x00 5212               I2C1_FREQR             I2C1 frequency register
0x00 5213                I2C1_OARL         I2C1 own address register low      0x00
0x00 5214                I2C1_OARH        I2C1 own address register high      0x00
0x00 5215                                     Reserved (1 byte)               0x00
0x00 5216                  I2C1_DR                                            0x0x
0x00 5217                 I2C1_SR1                 I2C1 data register         0x00
0x00 5218                 I2C1_SR2               I2C1 status register 1       0x00
0x00 5219                 I2C1_SR3               I2C1 status register 2       0x00
0x00 521A                  I2C1_ITR              I2C1 status register 3       0x02
0x00 521B                I2C1_CCRL         I2C1 interrupt control register    0x00
0x00 521C                I2C1_CCRH         I2C1 clock control register low
0x00 521D               I2C1_TRISER       I2C1 clock control register high
0x00 521E                I2C1_PECR               I2C1 TRISE register
0x00 521F                               I2C1 packet error checking register

      to                                Reserved area (17 bytes)
0x00 522F

                        Doc ID 15962 Rev 5                                   43/122
Memory and register map                                            STM8L151xx, STM8L152xx

Table 8. General hardware register map (continued)

        Address  Block   Register label             Register name                  Reset
                                                                                   status
0x00 5230        USART1    USART1_SR                   USART1 status register
0x00 5231                 USART1_DR                     USART1 data register        0xC0
0x00 5232                USART1_BRR1                USART1 baud rate register 1  undefined
0x00 5233                USART1_BRR2                USART1 baud rate register 2
0x00 5234                 USART1_CR1                 USART1 control register 1      0x00
0x00 5235                 USART1_CR2                 USART1 control register 2      0x00
0x00 5236                 USART1_CR3                 USART1 control register 3      0x00
0x00 5237                 USART1_CR4                 USART1 control register 4      0x00
0x00 5238                 USART1_CR5                 USART1 control register 5      0x00
0x00 5239                USART1_GTR                 USART1 guard time register      0x00
0x00 523A                USART1_PSCR                 USART1 prescaler register      0x00
0x00 523B                                                                           0x00
                                                                                    0x00
     to
0x00 524F                                Reserved area (21 bytes)

44/122                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                            Memory and register map

Table 8. General hardware register map (continued)

Address       Block     Register label              Register name               Reset
                                                                                status
0x00 5250    TIM2        TIM2_CR1                 TIM2 control register 1
0x00 5251                TIM2_CR2                 TIM2 control register 2       0x00
0x00 5252              TIM2_SMCR           TIM2 Slave mode control register     0x00
0x00 5253                TIM2_ETR             TIM2 external trigger register    0x00
0x00 5254                TIM2_DER        TIM2 DMA1 request enable register      0x00
0x00 5255                TIM2_IER             TIM2 interrupt enable register    0x00
0x00 5256                TIM2_SR1                  TIM2 status register 1       0x00
0x00 5257                TIM2_SR2                  TIM2 status register 2       0x00
0x00 5258                TIM2_EGR            TIM2 event generation register     0x00
0x00 5259              TIM2_CCMR1      TIM2 capture/compare mode register 1     0x00
0x00 525A              TIM2_CCMR2      TIM2 capture/compare mode register 2     0x00
0x00 525B              TIM2_CCER1      TIM2 capture/compare enable register 1   0x00
0x00 525C              TIM2_CNTRH                                               0x00
0x00 525D              TIM2_CNTRL                    TIM2 counter high          0x00
0x00 525E               TIM2_PSCR                     TIM2 counter low          0x00
0x00 525F               TIM2_ARRH                 TIM2 prescaler register       0x00
0x00 5260               TIM2_ARRL            TIM2 auto-reload register high    0xFF
0x00 5261              TIM2_CCR1H             TIM2 auto-reload register low    0xFF
0x00 5262              TIM2_CCR1L       TIM2 capture/compare register 1 high    0x00
0x00 5263              TIM2_CCR2H        TIM2 capture/compare register 1 low    0x00
0x00 5264              TIM2_CCR2L       TIM2 capture/compare register 2 high    0x00
0x00 5265                TIM2_BKR        TIM2 capture/compare register 2 low    0x00
0x00 5266               TIM2_OISR                   TIM2 break register         0x00
0x00 5267 to                                  TIM2 output idle state register    0x00
0x00 527F
                                        Reserved area (25 bytes)

                        Doc ID 15962 Rev 5                                      45/122
Memory and register map                                            STM8L151xx, STM8L152xx

Table 8. General hardware register map (continued)

        Address  Block   Register label             Register name                Reset
                                                                                 status
0x00 5280       TIM3      TIM3_CR1                  TIM3 control register 1
0x00 5281                 TIM3_CR2                  TIM3 control register 2      0x00
0x00 5282               TIM3_SMCR            TIM3 Slave mode control register    0x00
0x00 5283                 TIM3_ETR              TIM3 external trigger register   0x00
0x00 5284                 TIM3_DER         TIM3 DMA1 request enable register     0x00
0x00 5285                 TIM3_IER             TIM3 interrupt enable register    0x00
0x00 5286                 TIM3_SR1                  TIM3 status register 1       0x00
0x00 5287                 TIM3_SR2                  TIM3 status register 2       0x00
0x00 5288                 TIM3_EGR             TIM3 event generation register    0x00
0x00 5289               TIM3_CCMR1      TIM3 Capture/Compare mode register 1     0x00
0x00 528A               TIM3_CCMR2      TIM3 Capture/Compare mode register 2     0x00
0x00 528B               TIM3_CCER1      TIM3 Capture/Compare enable register 1   0x00
0x00 528C               TIM3_CNTRH                                               0x00
0x00 528D               TIM3_CNTRL                     TIM3 counter high         0x00
0x00 528E                TIM3_PSCR                     TIM3 counter low          0x00
0x00 528F                TIM3_ARRH                  TIM3 prescaler register      0x00
0x00 5290                TIM3_ARRL             TIM3 Auto-reload register high   0xFF
0x00 5291               TIM3_CCR1H             TIM3 Auto-reload register low    0xFF
0x00 5292               TIM3_CCR1L       TIM3 Capture/Compare register 1 high    0x00
0x00 5293               TIM3_CCR2H        TIM3 Capture/Compare register 1 low    0x00
0x00 5294               TIM3_CCR2L       TIM3 Capture/Compare register 2 high    0x00
0x00 5295                 TIM3_BKR        TIM3 Capture/Compare register 2 low    0x00
0x00 5296                TIM3_OISR                    TIM3 break register        0x00
0x00 5297 to                                    TIM3 output idle state register   0x00
0x00 52AF
                                         Reserved area (25 bytes)

46/122                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                              Memory and register map

Table 8. General hardware register map (continued)

Address    Block        Register label              Register name               Reset
                                                                                status
0x00 52B0  TIM1           TIM1_CR1                  TIM1 control register 1      0x00
0x00 52B1                 TIM1_CR2                  TIM1 control register 2      0x00
0x00 52B2               TIM1_SMCR            TIM1 Slave mode control register    0x00
0x00 52B3                 TIM1_ETR              TIM1 external trigger register   0x00
0x00 52B4                 TIM1_DER         TIM1 DMA1 request enable register     0x00
0x00 52B5                 TIM1_IER             TIM1 Interrupt enable register    0x00
0x00 52B6                 TIM1_SR1                  TIM1 status register 1       0x00
0x00 52B7                 TIM1_SR2                  TIM1 status register 2       0x00
0x00 52B8                 TIM1_EGR             TIM1 event generation register    0x00
0x00 52B9               TIM1_CCMR1      TIM1 Capture/Compare mode register 1     0x00
0x00 52BA               TIM1_CCMR2      TIM1 Capture/Compare mode register 2     0x00
0x00 52BB               TIM1_CCMR3      TIM1 Capture/Compare mode register 3     0x00
0x00 52BC               TIM1_CCMR4      TIM1 Capture/Compare mode register 4     0x00
0x00 52BD               TIM1_CCER1      TIM1 Capture/Compare enable register 1   0x00
0x00 52BE               TIM1_CCER2      TIM1 Capture/Compare enable register 2   0x00
0x00 52BF               TIM1_CNTRH                                               0x00
0x00 52C0               TIM1_CNTRL                     TIM1 counter high         0x00
0x00 52C1               TIM1_PSCRH                     TIM1 counter low          0x00
0x00 52C2               TIM1_PSCRL              TIM1 prescaler register high     0x00
0x00 52C3                TIM1_ARRH               TIM1 prescaler register low     0xFF
0x00 52C4                TIM1_ARRL             TIM1 Auto-reload register high   0xFF
0x00 52C5                 TIM1_RCR             TIM1 Auto-reload register low     0x00
0x00 52C6               TIM1_CCR1H           TIM1 Repetition counter register    0x00
0x00 52C7               TIM1_CCR1L       TIM1 Capture/Compare register 1 high    0x00
0x00 52C8               TIM1_CCR2H        TIM1 Capture/Compare register 1 low    0x00
0x00 52C9               TIM1_CCR2L       TIM1 Capture/Compare register 2 high    0x00
0x00 52CA               TIM1_CCR3H        TIM1 Capture/Compare register 2 low    0x00
0x00 52CB               TIM1_CCR3L       TIM1 Capture/Compare register 3 high    0x00
0x00 52CC               TIM1_CCR4H        TIM1 Capture/Compare register 3 low    0x00
0x00 52CD               TIM1_CCR4L       TIM1 Capture/Compare register 4 high    0x00
0x00 52CE                 TIM1_BKR        TIM1 Capture/Compare register 4 low    0x00
0x00 52CF                 TIM1_DTR                    TIM1 break register        0x00
0x00 52D0                TIM1_OISR                 TIM1 dead-time register       0x00
0x00 52D1                TIM1_DCR1             TIM1 output idle state register
                                                   DMA1 control register 1

                        Doc ID 15962 Rev 5                                      47/122
Memory and register map                                            STM8L151xx, STM8L152xx

Table 8. General hardware register map (continued)

        Address  Block   Register label             Register name              Reset
                                                                               status
0x00 52D2                 TIM1_DCR2          TIM1 DMA1 control register 2       0x00
0x00 52D3                TIM1_DMA1R      TIM1 DMA1 address for burst mode       0x00
0x00 52D4
                                         Reserved area (12 bytes)               0x00
      to                                                                        0x00
0x00 52DF        TIM4     TIM4_CR1               TIM4 control register 1        0x00
0x00 52E0        IRTIM    TIM4_CR2               TIM4 control register 2        0x00
0x00 52E1        ADC1    TIM4_SMCR        TIM4 Slave mode control register      0x00
0x00 52E2                 TIM4_DER       TIM4 DMA1 request enable register      0x00
0x00 52E3                 TIM4_IER           TIM4 Interrupt enable register     0x00
0x00 52E4                 TIM4_SR1                TIM4 status register 1        0x00
0x00 52E5                 TIM4_EGR          TIM4 Event generation register      0x00
0x00 52E6                TIM4_CNTR                                              0x00
0x00 52E7                TIM4_PSCR                      TIM4 counter
0x00 52E8                 TIM4_ARR               TIM4 prescaler register        0x00
0x00 52E9                                      TIM4 Auto-reload register
0x00 52EA                                                                       0x00
                                         Reserved area (21 bytes)               0x00
      to                                                                        0x1F
0x00 52FE                IR_CR                      Infrared control register   0x00
0x00 52FF                                                                       0x00
0x00 5300                                Reserved area (64 bytes)               0x00
                                                                                0x0F
      to                  ADC1_CR1          ADC1 configuration register 1       0xFF
0x00 533F                 ADC1_CR2          ADC1 configuration register 2       0x00
0x00 5340                 ADC1_CR3          ADC1 configuration register 3       0x00
0x00 5341                  ADC1_SR                                              0x00
0x00 5342                ADC1_DRH                 ADC1 status register          0x00
0x00 5343                 ADC1_DRL              ADC1 data register high         0x00
0x00 5344                ADC1_HTRH              ADC1 data register low          0x00
0x00 5345                ADC1_HTRL       ADC1 high threshold register high
0x00 5346                ADC1_LTRH        ADC1 high threshold register low
0x00 5347                ADC1_LTRL        ADC1 low threshold register high
0x00 5348                ADC1_SQR1        ADC1 low threshold register low
0x00 5349                ADC1_SQR2       ADC1 channel sequence 1 register
0x00 534A                ADC1_SQR3       ADC1 channel sequence 2 register
0x00 534B                ADC1_SQR4       ADC1 channel sequence 3 register
0x00 534C                                ADC1 channel sequence 4 register
0x00 534D

48/122                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                            Memory and register map

Table 8. General hardware register map (continued)

Address       Block     Register label              Register name                    Reset
                                                                                     status
0x00 534E    ADC1      ADC1_TRIGR1                 ADC1 trigger disable 1            0x00
0x00 534F    DAC       ADC1_TRIGR2                 ADC1 trigger disable 2            0x00
  0x00 5350             ADC1_TRIGR3                 ADC1 trigger disable 3            0x00
  0x00 5351             ADC1_TRIGR4                 ADC1 trigger disable 4            0x00
0x00 5352 to
0x00 537F                              Reserved area (46 bytes)                      0x00
  0x00 5380                                                                           0x00
  0x00 5381             DAC_CR1                     DAC control register 1
  0x00 5382             DAC_CR2                     DAC control register 2            0x00
to 0x00 5383                                                                          0x00
  0x00 5384                             Reserved area (2 bytes)
  0x00 5385                                                                           0x00
0x00 5386 to            DAC_SWTRIGR                 DAC software trigger register     0x00
  0x00 5387                  DAC_SR                       DAC status register
                                                                                      0x00
  0x00 5388                             Reserved area (2 bytes)                       0x00

  0x00 5389             DAC_RDHRH         DAC right aligned data holding register     0x00
0x00 538A to            DAC_RDHRL                                high
                                                                                      0x00
0x00 538B                              DAC right aligned data holding register low   0x00
0x00 538C
0x00 538D                              Reserved area (2 bytes)
0x00 538E
to 0x00 538F            DAC_LDHRH       DAC left aligned data holding register high
  0x00 5390             DAC_LDHRL       DAC left aligned data holding register low
0x00 5391 to
0x00 53AB                              Reserved area (2 bytes)
0x00 53AC
0x00 53AD              DAC_DHR8        DAC 8-bit data holding register
0x00 53AE to
0x00 53FF                              Reserved area (27 bytes)

                        DAC_DORH        DAC data output register high
                        DAC_DORL        DAC data output register low

                                        Reserved area (82 bytes)

                        Doc ID 15962 Rev 5                                           49/122
Memory and register map                                                STM8L151xx, STM8L152xx

Table 8. General hardware register map (continued)

        Address  Block   Register label             Register name              Reset
                                                                               status
0x00 5400                          LCD_CR1         LCD control register 1      0x00
0x00 5401                                          LCD control register 2      0x00
0x00 5402                          LCD_CR2         LCD control register 3      0x00
0x00 5403                                   LCD frequency selection register   0x00
0x00 5404                          LCD_CR3      LCD Port mask register 0       0x00
0x00 5405                                       LCD Port mask register 1       0x00
0x00 5406                          LCD_FRQ      LCD Port mask register 2       0x00
0x00 5407       LCD                             LCD Port mask register 3       0x00
0x00 5408 to
0x00 540B                          LCD_PM0                                     0x00
0x00 540C                                                                      0x00
0x00 540D                          LCD_PM1                                     0x00
0x00 540E                                                                      0x00
0x00 540F                          LCD_PM2                                     0x00
0x00 5410                                                                      0x00
0x00 5411                          LCD_PM3                                     0x00
0x00 5412                                                                      0x00
0x00 5413                                   Reserved area (4 bytes)            0x00
0x00 5414                                                                      0x00
0x00 5415               LCD_RAM0                   LCD display memory 0        0x00
0x00 5416                                          LCD display memory 1        0x00
0x00 5417               LCD_RAM1                   LCD display memory 2        0x00
0x00 5418                                          LCD display memory 3        0x00
0x00 5419               LCD_RAM2                   LCD display memory 4
0x00 541A to                                        LCD display memory 5
0x00 542F               LCD_RAM3                   LCD display memory 6
                                                    LCD display memory 7
                         LCD_RAM4                   LCD display memory 8
                                                    LCD display memory 9
                         LCD_RAM5                   LCD display memory 10
                                                    LCD display memory 11
                 LCD     LCD_RAM6                   LCD display memory 12
                                                    LCD display memory 13
                         LCD_RAM7

                         LCD_RAM8

                         LCD_RAM9

                         LCD_RAM10

                         LCD_RAM11

                         LCD_RAM12

                         LCD_RAM13

                                             Reserved area (22 bytes)

50/122                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                              Memory and register map

Table 8. General hardware register map (continued)

Address    Block        Register label              Register name                      Reset
                                                                                       status
0x00 5430     RI           RI_ICR1      Reserved area (1 byte)
0x00 5431  COMP            RI_ICR2           Timer input capture routing register 1     0x00
0x00 5432                  RI_IOIR1          Timer input capture routing register 2     0x00
0x00 5433                  RI_IOIR2                      I/O input register 1           0x00
0x00 5434                  RI_IOIR3                      I/O input register 2        undefined
0x00 5435                RI_IOCMR1                       I/O input register 3        undefined
0x00 5436                RI_IOCMR2                  I/O control mode register 1      undefined
0x00 5437                RI_IOCMR3                  I/O control mode register 2         0x00
0x00 5438                 RI_IOSR1                  I/O control mode register 3         0x00
0x00 5439                 RI_IOSR2                      I/O switch register 1           0x00
0x00 543A                 RI_IOSR3                      I/O switch register 2           0x00
0x00 543B                 RI_IOGCR                      I/O switch register 3           0x00
0x00 543C                 RI_ASCR1                   I/O group control register         0x00
0x00 543D                 RI_ASCR2                    Analog switch register 1          0x3F
0x00 543E                  RI_RCR                     Analog switch register 2          0x00
0x00 543F               COMP_CSR1                   Resistor control register 1         0x00
0x00 5440               COMP_CSR2                                                       0x00
0x00 5441               COMP_CSR3          Comparator control and status register 1     0x00
0x00 5442               COMP_CSR4          Comparator control and status register 2     0x00
0x00 5443               COMP_CSR5          Comparator control and status register 3     0x00
0x00 5444                                  Comparator control and status register 4     0x00
                                           Comparator control and status register 5     0x00

                        Doc ID 15962 Rev 5                                           51/122
Memory and register map                                        STM8L151xx, STM8L152xx

Table 9. CPU/SWIM/debug module/interrupt controller registers

Address       Block    Register Label                      Register Name              Reset
                                                                                      Status
0x00 7F00                       A                            Accumulator               0x00
                              PCE                   Program counter extended           0x00
0x00 7F01                    PCH                                                       0x00
                              PCL                      Program counter high            0x00
0x00 7F02                      XH                       Program counter low            0x00
                               XL                       X index register high          0x00
0x00 7F03                      YH                        X index register low          0x00
                               YL                       Y index register high          0x00
0x00 7F04     CPU(1)          SPH                        Y index register low          0x03
0x00 7F05                     SPL                                                      0xFF
                             CCR                          Stack pointer high           0x28
0x00 7F06                                                 Stack pointer low
                         CFG_GCR                      Condition code register          0x00
0x00 7F07                ITC_SPR1                                                      0xFF
                         ITC_SPR2              Reserved area (85 bytes)                0xFF
0x00 7F08                ITC_SPR3                                                      0xFF
                         ITC_SPR4                  Global configuration register       0xFF
0x00 7F09                ITC_SPR5             Interrupt Software priority register 1   0xFF
                         ITC_SPR6             Interrupt Software priority register 2   0xFF
0x00 7F0A                ITC_SPR7             Interrupt Software priority register 3   0xFF
                         ITC_SPR8             Interrupt Software priority register 4   0xFF
0x00 7F0B to  CPU                             Interrupt Software priority register 5
0x00 7F5F               SWIM_CSR             Interrupt Software priority register 6   0x00
                                              Interrupt Software priority register 7
0x00 7F60                                    Interrupt Software priority register 8

0x00 7F70                              Reserved area (2 bytes)

0x00 7F71                                          SWIM control status register

0x00 7F72                              Reserved area (15 bytes)

0x00 7F73     ITC-SPR
0x00 7F74

0x00 7F75

0x00 7F76

0x00 7F77

0x00 7F78
     to

0x00 7F79

0x00 7F80 SWIM

0x00 7F81
     to

0x00 7F8F

52/122                                 Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                         Memory and register map

Table 9. CPU/SWIM/debug module/interrupt controller registers (continued)

Address    Block  Register Label                                Register Name           Reset
                                                                                        Status
0x00 7F90               DM_BK1RE               DM breakpoint 1 register extended byte
                                                   DM breakpoint 1 register high byte    0xFF
0x00 7F91               DM_BK1RH                   DM breakpoint 1 register low byte     0xFF
                                                                                         0xFF
0x00 7F92               DM_BK1RL               DM breakpoint 2 register extended byte    0xFF
                                                   DM breakpoint 2 register high byte    0xFF
0x00 7F93               DM_BK2RE                   DM breakpoint 2 register low byte     0xFF
                                                  DM Debug module control register 1     0x00
0x00 7F94               DM_BK2RH                  DM Debug module control register 2     0x00
                                                                                         0x10
0x00 7F95  DM           DM_BK2RL             DM Debug module control/status register 1   0x00
                                             DM Debug module control/status register 2   0xFF
0x00 7F96                           DM_CR1
                                                       DM enable function register
0x00 7F97                           DM_CR2
                                            Reserved area (5 bytes)
0x00 7F98               DM_CSR1

0x00 7F99               DM_CSR2

0x00 7F9A         DM_ENFCTR

0x00 7F9B
      to

0x00 7F9F

1. Accessible by debug module only

                                            Doc ID 15962 Rev 5                          53/122
Interrupt vector mapping                                             STM8L151xx, STM8L152xx

6       Interrupt vector mapping

Table 10. Interrupt mapping

IRQ Source           Description          Wakeup      Wakeup       Wakeup     Wakeup     Vector
No. block                                 from Halt      from     from Wait             address
                                                                             from Wait
                                            mode     Active-halt     (WFI
                                                        mode        mode)       (WFE
                                                                             mode)(1)

        RESET Reset                       Yes        Yes          Yes        Yes        0x00 8000

        TRAP Software interrupt           -                   -   -          -          0x00 8004

   0                                      Reserved                                      0x00 8008

   1 FLASH EOP/WR_PG_DIS                  -                   -   Yes        Yes(2) 0x00 800C

   2 DMA1 0/1 DMA1 channels 0/1           -                   -   Yes        Yes(2) 0x00 8010

   3 DMA1 2/3 DMA1 channels 2/3           -                   -   Yes        Yes(2) 0x00 8014

   4    RTC RTC alarm interrupt           Yes        Yes          Yes        Yes        0x00 8018

   5       EXTI PortE/F interrupt/PVD     Yes        Yes          Yes        Yes(2) 0x00 801C
        E/F/PVD(3) interrupt

   6    EXTIB External interrupt port B   Yes        Yes          Yes        Yes(2) 0x00 8020

   7    EXTID External interrupt port D   Yes        Yes          Yes        Yes(2) 0x00 8024

   8    EXTI0 External interrupt 0        Yes        Yes          Yes        Yes(2) 0x00 8028

   9    EXTI1 External interrupt 1        Yes        Yes          Yes        Yes(2) 0x00 802C

10 EXTI2 External interrupt 2             Yes        Yes          Yes        Yes(2) 0x00 8030

11 EXTI3 External interrupt 3             Yes        Yes          Yes        Yes(2) 0x00 8034

12 EXTI4 External interrupt 4             Yes        Yes          Yes        Yes(2) 0x00 8038

13 EXTI5 External interrupt 5             Yes        Yes          Yes        Yes(2) 0x00 803C

14 EXTI6 External interrupt 6             Yes        Yes          Yes        Yes(2) 0x00 8040

15 EXTI7 External interrupt 7             Yes        Yes          Yes        Yes(2) 0x00 8044

16      LCD          LCD interrupt        -                   -   Yes        Yes        0x00 8048

17      CLK/   System clock switch/CSS    -                   -   Yes        Yes        0x00 804C
        TIM1/  interrupt/TIM1 Break/DAC
        DAC

18      COMP Comparator                   Yes        Yes          Yes        Yes(2) 0x00 8050
        /ADC1 interrupt/ADC1

19      TIM2   Update                     -                   -   Yes        Yes(2) 0x00 8054
               /Overflow/Trigger/Break

20      TIM2 Capture/Compare              -                   -   Yes        Yes(2) 0x00 8058

21      TIM3   Update                     -                   -   Yes        Yes(2) 0x00 805C
               /Overflow/Trigger/Break

22      TIM3 Capture/Compare              -                   -   Yes        Yes(2) 0x00 8060

23      TIM1   Update /Overflow/Trigger/  -                   -   -          Yes(2) 0x00 8064
               COM

54/122                                    Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                       Interrupt vector mapping

Table 10. Interrupt mapping (continued)

IRQ Source  Description                         Wakeup      Wakeup       Wakeup     Wakeup     Vector
No. block                                       from Halt      from     from Wait             address
                                                                                   from Wait
                                                  mode     Active-halt     (WFI
                                                              mode        mode)       (WFE
                                                                                   mode)(1)

24  TIM1 Capture/Compare                        -                   -   -          Yes(2) 0x00 8068

25  TIM4 Update/overflow/trigger                -                   -   Yes        Yes(2) 0x00 806C

26  SPI1 End of Transfer                        Yes        Yes          Yes        Yes(2) 0x00 8070

            Transmission

27 USART 1 complete/transmit data               -                   -   Yes        Yes(2) 0x00 8074

            register empty

                         Receive Register Data  -                   -   Yes        Yes(2) 0x00 8078
28 USART 1 full/overrun/idle line

                         detected/parity error

29  I2C1    I2C1 interrupt(4)                   Yes        Yes          Yes        Yes(2) 0x00 807C

1. The Low power wait mode is entered when executing a WFE instruction in Low power run mode.

2. In WFE mode, this interrupt is served if it has been previously enabled. After processing the interrupt, the processor goes
     back to WFE mode. When this interrupt is configured as a wakeup event, the CPU wakes up and resumes processing.

3. The interrupt from PVD is logically OR-ed with Port E and F interrupts. Register EXTI_CONF allows to select between Port
     E and Port F interrupt (see External interrupt port select register (EXTI_CONF) in the RM0031).

4. The device is woken up from Halt or Active-halt mode only when the address received matches the interface address.

                                                Doc ID 15962 Rev 5                            55/122
Option bytes                                                             STM8L151xx, STM8L152xx

7          Option bytes

           Option bytes contain configurations for device hardware features as well as the memory
           protection of the device. They are stored in a dedicated memory block.

           All option bytes can be modified in ICP mode (with SWIM) by accessing the EEPROM
           address. See Table 11 for details on option byte addresses.

           The option bytes can also be modified `on the fly' by the application in IAP mode, except for
           the ROP and UBC values which can only be taken into account when they are modified in
           ICP mode (with the SWIM).

           Refer to the STM8L15x Flash programming manual (PM0051) and STM8 SWIM and Debug
           Manual (UM0320) for information on SWIM programming procedures.

Table 11.  Option byte addresses
    Addr.
                             Option                      Option bits                      Factory

           Option name byte                                                               default

                             No.      7  6  5         4      3        2          1  0 setting

00 4800       Read-out       OPT0                        ROP[7:0]                         0x00
              protection

                (ROP)

00 4802       UBC (User      OPT1                        UBC[7:0]                         0x00
           Boot code size)

00 4807                                     Reserved                                      0x00

00 4808    Independent       OPT3        Reserved            WWDG WWDG IWDG IWDG          0x00
            watchdog          [3:0]                          _HALT _HW _HALT _HW
               option

00 4809       Number of      OPT4        Reserved            LSECNT[1:0] HSECNT[1:0] 0x00
             stabilization
           clock cycles for
           HSE and LSE
              oscillators

00 480A    Brownout reset    OPT5        Reserved                        BOR_TH     BOR_  0x01
                (BOR)         [3:0]                      OPTBL[15:0]                 ON   0x00
                                                                                          0x00
00 480B    Bootloader        OPTBL
00 480C    option bytes       [15:0]

             (OPTBL)

56/122                                   Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                    Option bytes

Table 12. Option byte description

Option                             Option description
byte

  No.

OPT0    ROP[7:0] Memory readout protection (ROP)
          0xAA: Disable readout protection (write access via SWIM protocol)
          Refer to Readout protection section in the STM8L15x reference manual (RM0031).

OPT1    UBC[7:0] Size of the user boot code area

          0x00: no UBC
          0x01: the UBC contains only the interrupt vectors.
          0x02: Page 0 and 1 reserved for the UBC and read/write protected. Page 0 contains only the interrupt
          vectors.
          0x03 - Page 0 to 2 reserved for UBC, memory write-protected
           0xFE - Page 0 to 254 reserved for UBC, memory write-protected
          Refer to User boot code section in the STM8L15x reference manual (RM0031).

OPT2 Reserved

OPT3    IWDG_HW: Independent watchdog
          0: Independent watchdog activated by software
          1: Independent watchdog activated by hardware

        IWDG_HALT: Independent window watchdog reset on Halt/Active-halt
          0: Independent watchdog continues running in Halt/Active-halt mode
          1: Independent watchdog stopped in Halt/Active-halt mode

        WWDG_HW: Window watchdog
          0: Window watchdog activated by software
          1: Window watchdog activated by hardware

OPT4    WWDG_HALT: Window window watchdog reset on Halt/Active-halt
          0: Window watchdog stopped in Halt mode
          1: Window watchdog generates a reset when MCU enters Halt mode

        HSECNT: Number of HSE oscillator stabilization clock cycles
          0x00 - 1 clock cycle
          0x01 - 16 clock cycles
          0x10 - 512 clock cycles
          0x11 - 4096 clock cycles

        LSECNT: Number of LSE oscillator stabilization clock cycles
          0x00 - 1 clock cycle
          0x01 - 16 clock cycles
          0x10 - 512 clock cycles
          0x11 - 4096 clock cycles

                                   Doc ID 15962 Rev 5                                     57/122
Option bytes                                         STM8L151xx, STM8L152xx

Table 12. Option byte description (continued)

Option                           Option description
byte

  No.

OPT5    BOR_ON:
          0: Brownout reset off
          1: Brownout reset on

        BOR_TH[3:1]: Brownout reset thresholds. Refer to Table 18 for details on the thresholds according to
        the value of BOR_TH bits.

OPTBL   OPTBL[15:0]:
        This option is checked by the boot ROM code after reset. Depending on
        content of addresses 00 480B, 00 480C and 0x8000 (reset vector) the
        CPU jumps to the bootloader or to the reset vector.
        Refer to the UM0560 bootloader user manual for more details.

58/122                           Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                Unique ID

8  Unique ID

   devices feature a 96-bit unique device identifier which provides a reference number that is
   unique for any device and in any context. The 96 bits of the identifier can never be altered by
   the user.

   The unique device identifier can be read in single bytes and may then be concatenated
   using a custom algorithm.

   The unique device identifier is ideally suited:
    For use as serial numbers
    For use as security keys to increase the code security in the program memory while

         using and combining this unique ID with software crytograhic primitives and protocols
         before programming the internal memory.
    To activate secure boot processes

   Table 13. Unique ID registers (96 bits)

              Content                           Unique ID bits
            description
   Address

                            7  6            5   4  3            2  1  0

   0x4926 X co-ordinate on                         U_ID[7:0]
                                                   U_ID[15:8]
   0x4927   the wafer

   0x4928 Y co-ordinate on                      U_ID[23:16]
                                                U_ID[31:24]
   0x4929   the wafer

   0x492A   Wafer number                        U_ID[39:32]
   0x492B                                       U_ID[47:40]

   0x492C                                       U_ID[55:48]

   0x492D                                       U_ID[63:56]

   0x492E   Lot number                          U_ID[71:64]
   0x492F                                       U_ID[79:72]

   0x4930                                       U_ID[87:80]

   0x4931                                       U_ID[95:88]

                            Doc ID 15962 Rev 5                        59/59
Electrical parameters                      STM8L151xx, STM8L152xx

9       Electrical parameters

9.1     Parameter conditions

9.1.1   Unless otherwise specified, all voltages are referred to VSS.

9.1.2   Minimum and maximum values
9.1.3
9.1.4   Unless otherwise specified the minimum and maximum values are guaranteed in the worst
        conditions of ambient temperature, supply voltage and frequencies by tests in production on
        100% of the devices with an ambient temperature at TA= 25 C and TA = TA max (given by
        the selected temperature range).
        Data based on characterization results, design simulation and/or technology characteristics
        are indicated in the table footnotes and are not tested in production. Based on
        characterization, the minimum and maximum values refer to sample tests and represent the
        mean value plus or minus three times the standard deviation (mean3).

        Typical values

        Unless otherwise specified, typical data are based on TA = 25 C, VDD = 3 V. They are given
        only as design guidelines and are not tested.
        Typical ADC accuracy values are determined by characterization of a batch of samples from
        a standard diffusion lot over the full temperature range, where 95% of the devices have an
        error less than or equal to the value indicated (mean2).

        Typical curves

        Unless otherwise specified, all typical curves are given only as design guidelines and are
        not tested.

        Loading capacitor

        The loading conditions used for pin parameter measurement are shown in Figure 10.

        Figure 10. Pin loading conditions

                                                                                                       STM8L PIN

                                                                     50 pF

60/122                 Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                 Electrical parameters

9.1.5  Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 11.
       Figure 11. Pin input voltage

                                                                 STM8L PIN
                                          VIN

9.2    Absolute maximum ratings

       Stresses above those listed as "absolute maximum ratings" may cause permanent damage
       to the device. This is a stress rating only and functional operation of the device under these
       conditions is not implied. Exposure to maximum rating conditions for extended periods may
       affect device reliability.

       Table 14. Voltage characteristics

       Symbol                    Ratings                                    Min        Max         Unit

       VDD- VSS         External supply voltage (including VDDA             - 0.3      4.0
                        and VDD2)(1)

                        Input voltage on true open-drain pins               VSS - 0.3  VDD + 4.0

                        (PC0 and PC1)(2)                                                           V

       VIN              Input voltage on FT pins (PA7 and                   VSS - 0.3  VDD + 4.0

                        PE0)(2)

                        Input voltage on any other pin (3)                  VSS - 0.3  4.0

       VESD             Electrostatic discharge voltage             see Absolute maximum
                                                                 ratings (electrical sensitivity)

                                                                           on page 108

       1. All power (VDD1, VDD2, VDDA) and ground (VSS1, VSS2, VSSA) pins must always be connected to the
            external power supply.

       2. Positive injection is not possible on these I/Os. VIN maximum must always be respected. IINJ(PIN) must
            never be exceeded. A negative injection is induced by VIN
       3. IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected. If VIN maximum
            cannot be respected, the injection current must be limited externally to the IINJ(PIN) value. A positive
            injection is induced by VIN>VDD while a negative injection is induced by VIN
                                 Doc ID 15962 Rev 5                                                61/122
Electrical parameters                                                      STM8L151xx, STM8L152xx

        Table 15. Current characteristics

        Symbol                             Ratings                                        Max.  Unit

        IVDD           Total current into VDD power line (source)                         80

        IVSS           Total current out of VSS ground line (sink)                        80

                       Output current sunk by IR_TIM pin (with high sink LED              80
                       driver capability)

        IIO            Output current sunk by any other I/O and control pin               25

                       Output current sourced by any I/Os and control pin                 - 25  mA

                       Injected current on true open-drain pins (PC0 and PC1)(1)          -5

        IINJ(PIN)      Injected current on FT pins (PA7 and PE0)(1)                       -5

                       Injected current on any other pin (2)                              5

        IINJ(PIN)      Total injected current (sum of all I/O and control pins) (3)       25

        1. Positive injection is not possible on these I/Os. VIN maximum must always be respected. IINJ(PIN) must
             never be exceeded. A negative injection is induced by VIN
        2. IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected. If VIN maximum
             cannot be respected, the injection current must be limited externally to the IINJ(PIN) value. A positive
             injection is induced by VIN>VDD while a negative injection is induced by VIN
        3. When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum of the
             positive and negative injected currents (instantaneous values). These results are based on
             characterization with IINJ(PIN) maximum current injection on four I/O port pins of the device.

        Table 16. Thermal characteristics

        Symbol         Ratings                                                       Min        Unit

        TSTG           Storage temperature range                              -65 to +150
         TJ            Maximum junction temperature                                                       C

                                                                                   150

62/122                 Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                               Electrical parameters

9.3         Operating conditions

9.3.1       Subject to general operating conditions for VDD and TA.

            General operating conditions

Table 17. General operating conditions

Symbol      Parameter                          Conditions                   Min      Max  Unit

fSYSCLK(1)  System clock                1.65 V VDD < 3.6 V                  0        16   MHz
            frequency                                                                       V
                                                                                            V
VDD         Standard operating                                              1.65(2)  3.6    V
            voltage
                                                                                          mW
VDDA        Analog operating         ADC not used Must be at the same 1.65(2)        3.6
            voltage                                                                        C
                                     ADC used  potential as VDD             1.8      3.6   C

                                               UFQFPN48                              288

                                               LQFP48                                288

            Power dissipation at               UFQFPN32                              288

            TA= 85 C for suffix 6             LQFP32                                288

            devices

                                               UFQFPN28                              282

PD(3)                                          WLCSP28                               286

                                               UFQFPN48                              288

                                               LQFP48                                77

            Power dissipation at               UFQFPN32                              227

            TA= 125 C for suffix 3            LQFP32                                85

            devices

                                               UFQFPN28                              70

                                               WLCSP28                               71

                                     1.65 V VDD < 3.6 V (6 suffix version)  -40      85
                                                                                     125
TA          Temperature range        1.65 V VDD < 3.6 V (3 suffix version)

                                                                            -40

                                        -40 C TA < 85 C                   -40      105
                                          (6 suffix version)
TJ          Junction temperature
            range                       -40 C TA < 125 C
                                          (3 suffix version)
                                                                            -40      130

1. fSYSCLK = fCPU
2. 1.8 V at power-up, 1.65 V at power-down if BOR is disabled

3. To calculate PDmax(TA), use the formula PDmax=(TJmax -TA)/JA with TJmax in this table and JA in "Thermal characteristics"

     table.

                                     Doc ID 15962 Rev 5                                   63/122
Electrical parameters                                                          STM8L151xx, STM8L152xx

9.3.2 Power-up / power-down operating conditions

Table 18. Operating conditions at power-up / power-down

Symbol(1)  Parameter(1)         Conditions(1)                      Min   Typ   Max   Unit
                                                                                     s/V
tVDD      VDD rise time rate                                      0(2)    3          ms
tTEMP                                                              0(2)  1.5     
VPDR       VDD fall time rate                                            1.7           V
VBOR0                                                              1.46  1.75  1.54
VBOR1      Reset release delay  VDD rising                         1.67  1.93  1.74
VBOR2                                                              1.69  2.04  1.80
VBOR3      Power-down reset threshold Falling edge                 1.87  2.3   1.97
VBOR4                                                              1.96  2.41  2.07
VPVD0      Brown-out reset threshold 0 Falling edge                2.22  2.55  2.35
VPVD1                                                              2.31  2.66  2.44
VPVD2      (BOR_TH[2:0]=000)    Rising edge                        2.45  2.80  2.60
VPVD3                                                              2.54  2.90  2.7
VPVD4      Brown-out reset threshold 1 Falling edge                2.68  1.84  2.85
VPVD5                                                              2.78  1.94  2.95
VPVD6      (BOR_TH[2:0]=001)    Rising edge                        1.80  2.04  1.88
                                                                   1.88  2.14  1.99
           Brown-out reset threshold 2 Falling edge                1.98  2.24  2.09
                                                                   2.08  2.34  2.18
           (BOR_TH[2:0]=010)    Rising edge                        2.2   2.44  2.28
                                                                   2.28  2.54  2.38
           Brown-out reset threshold 3 Falling edge                2.39  2.64  2.48
                                                                   2.47  2.74  2.58
           (BOR_TH[2:0]=011)    Rising edge                        2.57  2.83  2.69
                                                                   2.68  2.94  2.79
           Brown-out reset threshold 4 Falling edge                2.77  3.05  2.88
                                                                   2.87  3.15  2.99
           (BOR_TH[2:0]=100)    Rising edge                        2.97        3.09
                                                                   3.08        3.20
           PVD threshold 0      Falling edge
                                Rising edge

           PVD threshold 1      Falling edge
                                Rising edge

           PVD threshold 2      Falling edge
                                Rising edge

           PVD threshold 3      Falling edge
                                Rising edge

           PVD threshold 4      Falling edge
                                Rising edge

           PVD threshold 5      Falling edge
                                Rising edge

           PVD threshold 6      Falling edge
                                Rising edge

1. Based on characterization results, unless otherwise specified.
2. Guaranteed by design, not tested in production.

64/122                          Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                          Electrical parameters
                 Figure 12. POR/BOR thresholds

6DD                                                                                                           Vdd
6
                                                                     Operating power supply
                                                Vdd

6    "/2THRESHOLD                                                    "/24HRESHOLD?

                                     WITHOUT"/2"ATTERYLIFEEXTENSION                                           6"/2

                   3AFE2ESETRELEASE                                                                           60$2
                                                                                3AFE2ESET
                                                                                                0$24HRESHOLD
                                                                                         2ESET

     Internal NRST                                                         WITH WITHOUT                       4IME
                                                                          "/2 "/2
                               WITH
                             "/2                                     "/2ACTIVATEDBYUSERFOR
                                                                       POWERDOWNDETECTION
      "/2ALWAYSACTIVE
           ATPOWERUP

                                     Doc ID 15962 Rev 5                                                             65/122
Electrical parameters                                                           STM8L151xx, STM8L152xx

9.3.3   Supply current characteristics

        Total current consumption

        The MCU is placed under the following conditions:
                     All I/O pins in input mode with a static value at VDD or VSS (no load)
                     All peripherals are disabled except if explicitly mentioned.

        Subject to general operating conditions for VDD and TA.

Table 19. Total current consumption in Run mode

              Para                                                                       Max

Symbol meter                          Conditions(1)(2)            Typ           85 C    105 C  125 C  Unit

                    (1)                                                   55C    (3)       (4)     (4)

                                                     fCPU = 125 kHz 0.39 0.47 0.49 0.52 0.55

                                                     fCPU = 1 MHz 0.48 0.56 0.58 0.61 0.65

                                      HSI RC osc.
                                      (16 MHz)(6) fCPU = 4 MHz 0.75 0.84 0.86            0.91    0.99

                                                     fCPU = 8 MHz 1.10 1.20 1.25 1.31 1.40

                         All                         fCPU = 16 MHz 1.85 1.93 2.12 2.29 2.36
                         peripherals
             Supply      OFF,         HSE            fCPU = 125 kHz 0.05  0.06   0.09    0.11     0.12
                         code         external       fCPU = 1 MHz 0.18    0.19   0.20    0.22     0.23 mA
             current     executed     clock          fCPU = 4 MHz 0.55    0.62   0.64    0.71     0.77
IDD(RUN) in run          from RAM,    (fCPU=fHSE)    fCPU = 8 MHz 0.99    1.20   1.21    1.22     1.24
                         VDD from                    fCPU = 16 MHz 1.90   2.22  2.23(8)  2.24    2.28(8)
             mode        1.65 V to    (7)
                         3.6 V
                (5)

                                      LSI RC osc.    fCPU = fLSI  0.040 0.045 0.046 0.048 0.050
                                      (typ. 38 kHz)

                                      LSE external

                                      clock          fCPU = fLSE  0.035 0.040 0.048(8) 0.050 0.062(8)

                                      (32.768 kHz)

66/122                                               Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                Electrical parameters

Table 19. Total current consumption in Run mode (continued)

              Para                                                                    Max

Symbol meter                          Conditions(1)(2)           Typ           85 C  105 C  125 C         Unit

                    (1)                                                  55C    (3)     (4)     (4)

                                                    fCPU = 125 kHz 0.43 0.55 0.56 0.58 0.62

                                      HSI RC        fCPU = 1 MHz 0.60 0.77 0.80 0.82 0.87
                                      osc.(9)       fCPU = 4 MHz 1.11 1.34 1.37 1.39 1.43
                                                    fCPU = 8 MHz 1.90 2.20 2.23 2.31 2.40

          Supply         All          HSE           fCPU = 16 MHz 3.8    4.60  4.75   4.87    4.88
                         peripherals  external      fCPU = 125 kHz 0.30  0.36  0.39   0.44    0.47
IDD(RUN)  current        OFF, code    clock         fCPU = 1 MHz 0.40    0.50  0.52   0.55    0.56 mA
          in Run         executed     (fCPU=fHSE)   fCPU = 4 MHz 1.15    1.31  1.40   1.45    1.48
                         from Flash,                fCPU = 8 MHz 2.17    2.33  2.44   2.56    2.77
          mode           VDD from     (7)           fCPU = 16 MHz 4.0    4.46  4.52   4.59    4.77
                         1.65 V to
                         3.6 V

                                      LSI RC osc. fCPU = fLSI    0.110 0.123 0.130 0.140 0.150

                                      LSE external  fCPU = fLSE  0.100 0.101 0.104 0.119 0.122
                                      clock
                                      (32.768
                                      kHz)(10)

1. Based on characterization results, unless otherwise specified

2. All peripherals OFF, VDD from 1.65 V to 3.6 V, HSI internal RC osc. , fCPU=fSYSCLK
3. For devices with suffix 6

4. For devices with suffix 3

5. CPU executing typical data processing

6. The run from RAM consumption can be approximated with the linear formula:
     IDD(run_from_RAM) = Freq * 90 A/MHz + 380 A

7. Oscillator bypassed (HSEBYP = 1 in CLK_ECKCR). When configured for external crystal, the HSE consumption
     (IDD HSE) must be added. Refer to Table 30.

8. Data guaranteed, each individual device tested in production.

9. The run from Flash consumption can be approximated with the linear formula:
     IDD(run_from_Flash) = Freq * 195 A/MHz + 440 A

10. Oscillator bypassed (LSEBYP = 1 in CLK_ECKCR). When configured for extenal crystal, the LSE consumption
     (IDD LSE) must be added. Refer to Table 31

                                                    Doc ID 15962 Rev 5                                       67/122
Electrical parameters                                                        STM8L151xx, STM8L152xx

        Figure 13. Typ. IDD(RUN) vs. VDD, fCPU = 16 MHz

                                                            

                                                                             
#
                                                                              #
                       )$$25. (3);M!=                                         #
                                                                              #
                                       
                                                                                       
                                                                                    BJ

                                       

                                                                  
                                            

                                                6$$;6=

        1. Typical current consumption measured with code executed from RAM

68/122                                        Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                         Electrical parameters

Table 20. Total current consumption in Wait mode(1)
                                                                                                                            Max

Symbol Parameter                        Conditions(2)                     Typ  55C 85 C  105                                        125 Unit
                                                                                           C                                         C
                                                                               (3)
                                                                                                                                 (4)   (4)

                                                        fCPU = 125 kHz 0.33 0.39 0.41 0.43 0.45

                                                        fCPU = 1 MHz 0.35 0.41 0.44 0.45 0.48

                                           HSI          fCPU = 4 MHz 0.42 0.51 0.52 0.54 0.58

                                                        fCPU = 8 MHz 0.52 0.57 0.58 0.59 0.62

                       CPU not                          fCPU = 16 MHz 0.68 0.76 0.79 0.82 0.85
                       clocked,                         fCPU = 125 kHz 0.032 0.056 0.068 0.072 0.093
                       all peripherals

            Supply     OFF,                HSE          fCPU = 1 MHz      0.078 0.121 0.144 0.163 0.197 mA
                       code executed       external     fCPU = 4 MHz      0.218 0.26 0.30 0.36 0.40
IDD(Wait) current in   from RAM            clock        fCPU = 8 MHz
            Wait mode  with Flash in IDDQ  (fCPU=fHSE)                    0.40 0.52 0.57 0.62 0.66
                       mode,(5)
                                           (6)

                       VDD from                         fCPU = 16 MHz 0.760 1.01 1.05 1.09 1.16

                       1.65 V to 3.6 V                  fCPU = fLSI       0.035 0.044 0.046 0.049 0.054
                                                 LSI

                                           LSE(7)       fCPU = fLSE       0.032 0.036 0.038 0.044 0.051
                                           external
                                           clock
                                           (32.768
                                           kHz)

                                                        fCPU = 125 kHz 0.38 0.48 0.49 0.50 0.56

                                                        fCPU = 1 MHz 0.41 0.49 0.51 0.53 0.59

                                           HSI          fCPU = 4 MHz 0.50 0.57 0.58 0.62 0.66

                                                        fCPU = 8 MHz 0.60 0.66 0.68 0.72 0.74

                                                        fCPU = 16 MHz 0.79 0.84 0.86 0.87 0.90

                       CPU not                          fCPU = 125 kHz 0.06 0.08 0.09 0.10 0.12
                       clocked,
            Supply     all peripherals     HSE(6)       fCPU = 1 MHz      0.10 0.17 0.18 0.19 0.22
                       OFF,                external                       0.24 0.36 0.39 0.41 0.44 mA
IDD(Wait) current in   code executed
            Wait mode  from Flash,         clock        fCPU = 4 MHz      0.50 0.58 0.61 0.62 0.64
                       VDD from
                       1.65 V to 3.6 V     (fCPU=HSE)   fCPU = 8 MHz

                                                        fCPU = 16 MHz 1.00 1.08 1.14 1.16 1.18

                                           LSI          fCPU = fLSI       0.055 0.058 0.065 0.073 0.080

                                           LSE(7)       fCPU = fLSE       0.051 0.056 0.060 0.065 0.073
                                           external
                                           clock
                                           (32.768
                                           kHz)

                                                      Doc ID 15962 Rev 5                                                              69/122
Electrical parameters                                                          STM8L151xx, STM8L152xx

1. Based on characterization results, unless specified

2. All peripherals OFF, VDD from 1.65 V to 3.6 V, HSI internal RC osc. , fCPU = fSYSCLK
3. For temperature range 6.

4. For temperature range 3.

5. Flash is configured in IDDQ mode in Wait mode by setting the EPM or WAITM bit in the Flash_CR1 register.
6. Oscillator bypassed (HSEBYP = 1 in CLK_ECKCR). When configured for external crystal, the HSE consumption

     (IDD HSE) must be added. Refer to Table 30.
7. Oscillator bypassed (LSEBYP = 1 in CLK_ECKCR). When configured for extenal crystal, the LSE consumption

     (IDD HSE) must be added. Refer to Table 31

        Figure 14. Typ. IDD(Wait) vs. VDD, fCPU = 16 MHz 1)

                       )$$7!)4 (3);!=                                          
#
                                                                                #
                                                                                #
                                                                                #
                                       
                                                                                    
                                       
                                       
                                       
                                       
                                       
                                             

                                                  6$$;6=

                                                                                    AI

        1. Typical current consumption measured with code executed from Flash

70/122                                          Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                Electrical parameters

Table 21. Total current consumption and timing in Low power run mode at VDD = 1.65 V to
                 3.6 V

Symbol               Parameter(1)                    Conditions(2)                    Typ(1) Max(1) Unit

                                                                          TA = -40 C 5.1   5.4
                                                                          to 25 C

                                                                          TA = 55 C 5.7                    6

                                                     all peripherals OFF  TA = 85 C 6.8    7.5

                                                                          TA = 105 C 9.2 10.4

                                   LSI RC osc.                            TA = 125 C 13.4 16.6
                                   (at 38 kHz)
                                                                          TA = -40 C 5.4
                                                                          to 25 C          5.7

                                                                          TA = 55 C 6.0    6.3

                                                     with TIM2 active(3) TA = 85 C   7.2   7.8

                                                                          TA = 105 C 9.4 10.7

IDD(LPR)  Supply current in Low                                           TA = 125 C 13.8 17                  A
          power run mode
                                                                          TA = -40 C 5.25
                                                                          to 25 C          5.6

                                                                                  TA = 55 C 5.67 6.1
                                                     all peripherals OFF

                                                                                  TA = 85 C 5.85 6.3

                                                                          TA = 105 C 7.11 7.6

                                   LSE (4) external                       TA = 125 C 9.84 12
                                   clock
                                   (32.768 kHz)                           TA = -40 C 5.59                  6

                                                                          to 25 C

                                                                          TA = 55 C 6.10 6.4
                                                     with TIM2 active (3) TA = 85 C
                                                                                      6.30                  7

                                                                          TA = 105 C 7.55 8.4

                                                                          TA = 125 C 10.1 15

1. Based on characterization results, unless otherwise specified

2. No floating I/Os

3. Timer 2 clock enabled and counter running

4. Oscillator bypassed (LSEBYP = 1 in CLK_ECKCR). When configured for extenal crystal, the LSE consumption
     (IDD LSE) must be added. Refer to Table 31

                                              Doc ID 15962 Rev 5                                               71/122
Electrical parameters                                                     STM8L151xx, STM8L152xx

        Figure 15. Typ. IDD(LPR) vs. VDD (LSI clock source)

                       IDD(LPR)LSI [A]  18                               -40C
                                         16                               25C
                                         14      2.1  2.6            3.1  90C
                                         12                               130C
                                         10
                                                                             3.6
                                          8                               ai18216
                                          6
                                          4
                                          2
                                          0

                                            1.6

                                                      VDD [V]

72/122                                           Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                 Electrical parameters

Table 22.  Total current consumption in Low power wait mode at VDD = 1.65 V to 3.6 V
  Symbol
           Parameter(1)(2)                    Conditions                                 Typ Max
                                                                                         (1)(2) (1)(2) Unit

                                                                   TA = -40 C to 25 C 3 3.3

                                              all peripherals OFF  TA = 55 C            3.3 3.6
                                                                   TA = 85 C            4.4 5
                                                                   TA = 105 C           6.7 8

                                LSI RC osc.                        TA = 125 C           11 14
                                (at 38 kHz)                        TA = -40 C to 25 C  3.4 3.7

                                              with TIM2 active(3)  TA = 55 C            3.7 4
                                                                   TA = 85 C            4.8 5.4

                                                                   TA = 105 C           7 8.3

IDD(LPW)   Supply current in                                       TA = 125 C           11.3 14.5
           Low power wait mode                                                                            A
                                                                   TA = -40 C to 25 C 2.35 2.7

                                                                           TA = 55 C    2.42 2.82
                                              all peripherals OFF TA = 85 C             3.10 3.71

                                LSE external                       TA = 105 C           4.36 5.7
                                clock(4)                           TA = 125 C           7.20 11
                                (32.768 kHz)                       TA = -40 C to 25 C  2.46 2.75

                                                                           TA = 55 C    2.50 2.81
                                              with TIM2 active (3) TA = 85 C            3.16 3.82

                                                                   TA = 105 C           4.51 5.9
                                                                   TA = 125 C           7.28 11

1. No floating I/Os.

2. Based on characterization results, unless otherwise specified.

3. Timer 2 clock enabled and counter is running.

4. Oscillator bypassed (LSEBYP = 1 in CLK_ECKCR). When configured for extenal crystal, the LSE consumption
     (IDD LSE) must be added. Refer to Table 31.

                                             Doc ID 15962 Rev 5                                             73/122
Electrical parameters                                                          STM8L151xx, STM8L152xx

        Figure 16. Typ. IDD(LPW) vs. VDD (LSI clock source)                       -40C
                                                                                  25C
                       IDD(LPW) LSI [A]  16.00                                   90C
                                          14.00                                   130C
                                          12.00       2.1  2.6            3.1
                                          10.00                                       3.6

                                           8.00                                ai18217
                                           6.00
                                           4.00
                                           2.00
                                           0.00

                                                 1.6

                                                           VDD [V]

74/122                                                Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                  Electrical parameters

Table 23. Total current consumption and timing in Active-halt mode
                  at VDD = 1.65 V to 3.6 V

Symbol   Parameter(1)(2)                 Conditions                           Typ
                                                                              (1)(2) Max Unit

                                                        TA = -40 C to 25 C  0.9
                                                                               (4) 2.1
                                                            TA = 55 C
                                         LCD OFF(3) TA = 85 C                1.2 3
                                                                              1.5 3.4
                                                        TA = 105 C           2.6 6.6
                                                                              5.1 12
                                                        TA = 125 C           1.4 3.1
                                                                              1.5 3.3
                                                        TA = -40 C to 25 C  1.9 4.3
                                                                              2.9 6.8
                                         LCD ON         TA = 55 C            5.5 13 A
                                         (static duty/  TA = 85 C            1.9 4.3
                                         external       TA = 105 C           1.95 4.4
                                         VLCD) (5)                            2.4 5.4
                                                                              3.4 7.6
IDD(AH)  Supply current in  LSI RC                      TA = 125 C           6.0 15
         Active-halt mode   (at 38 kHz)                                       3.9 8.75
                                                                              4.15 9.3
                                                        TA = -40 C to 25 C  4.5 10.2
                                                                              5.6 13.5
                                         LCD ON         TA = 55 C            6.8 16.3
                                         (1/4 duty/     TA = 85 C
                                         external       TA = 105 C
                                         VLCD) (6)

                                                        TA = 125 C

                                                        TA = -40 C to 25 C

                                         LCD ON         TA = 55 C
                                         (1/4 duty/     TA = 85 C
                                         internal       TA = 105 C
                                         VLCD) (7)

                                                        TA = 125 C

                            Doc ID 15962 Rev 5                                75/122
Electrical parameters                                                                 STM8L151xx, STM8L152xx

Table 23. Total current consumption and timing in Active-halt mode
                  at VDD = 1.65 V to 3.6 V (continued)

Symbol           Parameter(1)(2)                      Conditions                               Typ
                                                                                               (1)(2) Max Unit

                                                                     TA = -40 C to 25 C 0.5 1.2

                                                                         TA = 55 C            0.62 1.4
                                                      LCD OFF(9) TA = 85 C                    0.88 2.1
                                                                                               2.1 4.85
                                                                         TA = 105 C           4.8 11
                                                                         TA = 125 C           0.85 1.9
                                                                         TA = -40 C to 25 C

                                                      LCD ON         TA = 55 C                0.95 2.2
                                                      (static duty)  TA = 85 C                1.3 3.2
                                                                     TA = 105 C               2.3 5.3
                                                      (5)                                      5.0 12

  IDD(AH)        Supply current in      LSE external                 TA = 125 C                                  A
IDD(WUFAH)       Active-halt mode       clock                                                  1.5 2.5
                                        (32.768 kHz)                 TA = -40 C to 25 C      1.6 3.8
                 Supply current during                                                         1.8 4.2
                 wakeup time from       (8)                                                    2.9 7.0
                 Active-halt mode                                                              5.7 14
                 (using HSI)                                             TA = 55 C            3.4 7.6
                                                      LCD ON                                   3.7 8.3
                                                      (1/4 duty) (6) TA = 85 C                3.9 9.2
                                                                                               5.0 14.5
                                                                         TA = 105 C           6.3 15.2

                                                                     TA = 125 C

                                                                     TA = -40 C to 25 C

                                                      LCD ON         TA = 55 C
                                                      (1/4 duty/     TA = 85 C
                                                      internal       TA = 105 C
                                                      VLCD) (7)

                                                                     TA = 125 C

                                                                                               2.4       mA

tWU_HSI(AH)(10)  Wakeup time from                                                              4.7 6.2 s
                 Active-halt mode to
         (11)
                 Run mode (using HSI)

tWU_LSI(AH)(10)  Wakeup time from                                                              150       s
                 Active-halt mode to
        (11)
                 Run mode (using LSI)

1. No floating I/O, unless otherwise specified.
2. Based on characterization results, unless otherwise specified.
3. RTC enabled. Clock source = LSI
4. Based on Design estimation.
5. RTC enabled, LCD enabled with external VLCD = 3 V, static duty, division ratio = 256, all pixels active, no LCD connected.
6. RTC enabled, LCD enabled with external VLCD, 1/4 duty, 1/3 bias, division ratio = 64, all pixels active, no LCD connected.

76/122                                  Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                           Electrical parameters

7. LCD enabled with internal LCD booster VLCD = 3 V , 1/4 duty, 1/3 bias, division ratio = 64, all pixels active, no LCD
     connected.

8. Oscillator bypassed (LSEBYP = 1 in CLK_ECKCR). When configured for extenal crystal, the LSE consumption
     (IDD LSE) must be added. Refer to Table 31

9. RTC enabled. Clock source = LSE

10. Wakeup time until start of interrupt vector fetch.
     The first word of interrupt routine is fetched 4 CPU cycles after tWU.

11. ULP=0 or ULP=1 and FWU=1 in the PWR_CSR2 register.

Table 24. Typical current consumption in Active-halt mode, RTC clocked by LSE external crystal

Symbol                  Parameter                                           Condition               Typ Unit

IDD(AH) (1)           Supply current in Active-halt                         VDD = 1.8 V     LSE     1.15
                      mode                                                   VDD = 3 V   LSE/32(2)
                                                                            VDD = 3.6 V             1.05
                                                                                            LSE
                                                                                         LSE/32(2)  1.30
                                                                                                                  A
                                                                                            LSE
                                                                                         LSE/32(2)  1.20

                                                                                                    1.45

                                                                                                    1.35

1. Based on measurements on bench with 32.768 kHz external crystal oscillator.
2. RTC clock is LSE divided by 32.

Table 25. Total current consumption and timing in Halt mode at VDD = 2 V

Symbol                  Parameter (1)(2)                                    Condition    Typ        Max                   Unit
                                                                                                                           nA
                                                                                         (1)(2)     (1)(2)                mA

  IDD(Halt)           Supply current in Halt mode     TA = -40 C to 25 C               350        1400
IDD(WUHalt)           (Ultra low power ULP bit =1 in  TA = 55 C                         580        2000
                      the PWR_CSR2 register)          TA = 85 C                         1160       2800
                                                      TA = 105 C                        2560       6700
                      Supply current during wakeup
                      time from Halt mode (using                                          2.4
                      HSI)
                                                                                          4.7
tWU_HSI(Halt)(3)(4)   Wakeup time from Halt to Run                                                  6.2                   s
                      mode (using HSI)                                                   150

tWU_LSI(Halt) (3)(4)  Wakeup time from Halt mode                                                                          s
                      to Run mode (using LSI)

1. TA = -40 to 125 C, no floating I/O, unless otherwise specified
2. Based on characterization results, unless otherwise specified

3. ULP=0 or ULP=1 and FWU=1 in the PWR_CSR2 register

4. Wakeup time until start of interrupt vector fetch.
     The first word of interrupt routine is fetched 4 CPU cycles after tWU

                                   Doc ID 15962 Rev 5                                                                     77/122
Electrical parameters                                                        STM8L151xx, STM8L152xx

          Current consumption of on-chip peripherals

Table 26. Peripheral current consumption

Symbol                                 Parameter                                 Typ.       Unit
                                                                             VDD = 3.0 V  A/MHz
  IDD(TIM1)   TIM1 supply current(1)                                                      A/MHz
  IDD(TIM2)                                                                        13
  IDD(TIM3)   TIM2 supply current (1)                                               8        A
  IDD(TIM4)                                                                         8
IDD(USART1)   TIM3 supply current (1)                                               3
  IDD(SPI1)                                                                         6
  IDD(I2C1)   TIM4 timer supply current (1)                                         3
  IDD(DMA1)   USART1 supply current (2)                                             5
IDD(WWDG)    SPI1 supply current (2)                                               3
   IDD(ALL)   I2C1 supply current (2)                                               2
  IDD(ADC1)                                                                        44
  IDD(DAC)    DMA1 supply current                                                1500
IDD(COMP1)                                                                       370
              WWDG supply current                                                0.160
IDD(COMP2)                                                                         2
              Peripherals ON(3)                                                     5
IDD(PVD/BOR)
              ADC1 supply current(4)                                              2.6

              DAC supply current(5)                   Slow mode
              Comparator 1 supply current(6)          Fast mode

              Comparator 2 supply current(6)

              Power voltage detector and brownout Reset unit supply current

              (7)

IDD(BOR)      Brownout Reset unit supply current (7)                         2.4

IDD(IDWDG)    Independent watchdog supply current     including LSI supply   0.45
                                                      current                0.05

                                                      excluding LSI
                                                      supply current

1. Data based on a differential IDD measurement between all peripherals OFF and a timer counter running at 16 MHz. The
     CPU is in Wait mode in both cases. No IC/OC programmed, no I/O pins toggling. Not tested in production.

2. Data based on a differential IDD measurement between the on-chip peripheral in reset configuration and not clocked and
     the on-chip peripheral when clocked and not kept under reset. The CPU is in Wait mode in both cases. No I/O pins
     toggling. Not tested in production.

3. Peripherals listed above the IDD(ALL) parameter ON: TIM1, TIM2, TIM3, TIM4, USART1, SPI1, I2C1, DMA1, WWDG.
4. Data based on a differential IDD measurement between ADC in reset configuration and continuous ADC conversion.
5. Data based on a differential IDD measurement between DAC in reset configuration and continuous DAC conversion of

     VDD /2. Floating DAC output.
6. Data based on a differential IDD measurement between COMP1 or COMP2 in reset configuration and COMP1 or COMP2

     enabled with static inputs. Supply current of internal reference voltage excluded.

7. Including supply current of internal reference voltage.

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STM8L151xx, STM8L152xx                                                                         Electrical parameters

Table 27. Current consumption under external reset

Symbol    Parameter                                                   Conditions                    Typ        Unit

                                                                                  VDD = 1.8 V       48

IDD(RST)  Supply current under     All pins are externally                        VDD = 3 V         76         A
          external reset (1)       tied to VDD

                                                                                  VDD = 3.6 V       91

1. All pins except PA0, PB0 and PB4 are floating under reset. PA0, PB0 and PB4 are configured with pull-up under reset.

9.3.4     Clock and timing characteristics

          HSE external clock (HSEBYP = 1 in CLK_ECKCR)

          Subject to general operating conditions for VDD and TA.

          Table 28. HSE external clock characteristics

          Symbol        Parameter                 Conditions                      Min          Typ       Max             Unit

                        External clock source                                          1                 16              MHz
          fHSE_ext frequency(1)                                                   0.7 x VDD

          VHSEH(2)   OSC_IN input pin high level                                                       VDD
                     voltage                                                                                           V

          VHSEL(2)   OSC_IN input pin low level                                   VSS               0.3 x VDD
                     voltage
                                                                                                                      pF
                     OSC_IN input
          Cin(HSE) capacitance(1)                                                              2.6

          ILEAK_HSE  OSC_IN input leakage         VSS < VIN < VDD                                        1              A
                     current

          1. Guaranteed by design, not tested in production.
          2. Data based on characterization results, not tested in production.

          LSE external clock (LSEBYP=1 in CLK_ECKCR)

          Subject to general operating conditions for VDD and TA.

Table 29. LSE external clock characteristics

Symbol                          Parameter                                Min             Typ           Max     Unit
                                                                                       32.768                  kHz
fLSE_ext  External clock source frequency(1)                          0.7 x VDD                        VDD
                                                                         VSS             0.6        0.3 x VDD   V
VLSEH(2)  OSC32_IN input pin high level voltage
                                                                                                        1      pF
VLSEL(2)  OSC32_IN input pin low level voltage                                                                  A

Cin(LSE)  OSC32_IN input capacitance(1)

ILEAK_LSE OSC32_IN input leakage current

1. Guaranteed by design, not tested in production.
2. Data based on characterization results, not tested in production.

                                   Doc ID 15962 Rev 5                                                                    79/122
Electrical parameters                                                           STM8L151xx, STM8L152xx

               HSE crystal/ceramic resonator oscillator

               The HSE clock can be supplied with a 1 to 16 MHz crystal/ceramic resonator oscillator. All
               the information given in this paragraph is based on characterization results with specified
               typical external components. In the application, the resonator and the load capacitors have
               to be placed as close as possible to the oscillator pins in order to minimize output distortion
               and startup stabilization time. Refer to the crystal resonator manufacturer for more details
               (frequency, package, accuracy...).

Table 30. HSE oscillator characteristics

Symbol         Parameter                       Conditions          Min Typ                                                Max   Unit

fHSE           High speed external oscillator                      1                                                      16    MHz
               frequency

RF Feedback resistor                                                            200                                             k
C(1) Recommended load capacitance (2)
                                                                                20                                              pF

IDD(HSE) HSE oscillator power consumption         C = 20 pF,                            2.5 (startup)
                                               fOSC = 16 MHz
                                                                                     0.7 (stabilized)(3)
                                                  C = 10 pF,                                                     mA
                                               fOSC =16 MHz
                                                                                        2.5 (startup)

                                                                                     0.46 (stabilized)(3)

     gm Oscillator transconductance                                        3.5                                                  mA/V
tSU(HSE)(4) Startup time                       VDD is stabilized
                                                                                1                                               ms

1. C=CL1=CL2 is approximately equivalent to 2 x crystal CLOAD.
2. The oscillator selection can be optimized in terms of supply current using a high quality resonator with small Rm value.

     Refer to crystal manufacturer for more details
3. Guaranteed by design. Not tested in production.
4. tSU(HSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 16 MHz oscillation. This

     value is measured for a standard crystal resonator and it can vary significantly with the crystal manufacturer.

Figure 17. HSE oscillator circuit diagram

Rm                                                                                          fHSE to core
                                                                   RF
Lm      CO
                                                                   gm
Cm                     CL1                                                         Consumption
    Resonator                                       OSC_IN                            control

                          Resonator

                                                                                                                          STM8

                                                                        OSC_OUT
                                          CL2

               HSE oscillator critical gm formula

               gmcrit = (2    fHSE)2 Rm(2Co + C)2

               Rm: Motional resistance (see crystal specification), Lm: Motional inductance (see crystal specification),
               Cm: Motional capacitance (see crystal specification), Co: Shunt capacitance (see crystal specification),
               CL1=CL2=C: Grounded external capacitance
               gm >> gmcrit

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STM8L151xx, STM8L152xx                                                       Electrical parameters

               LSE crystal/ceramic resonator oscillator

               The LSE clock can be supplied with a 32.768 kHz crystal/ceramic resonator oscillator. All
               the information given in this paragraph is based on characterization results with specified
               typical external components. In the application, the resonator and the load capacitors have
               to be placed as close as possible to the oscillator pins in order to minimize output distortion
               and startup stabilization time. Refer to the crystal resonator manufacturer for more details
               (frequency, package, accuracy...).

Table 31. LSE oscillator characteristics

Symbol         Parameter                      Conditions          Min Typ                        Max     Unit

fLSE           Low speed external oscillator                         32.768                                                    kHz
               frequency

    RF Feedback resistor                      V = 200 mV             1.2                                                       M

C(1) Recommended load capacitance (2)                                8                                                         pF

                                                                                                 1.4(3)                        A

                                              VDD = 1.8 V            450

IDD(LSE) LSE oscillator power consumption           VDD = 3 V        600                                  nA

                                              VDD = 3.6 V            750                                 A/V
                                                                                                           s
    gm Oscillator transconductance                                3
tSU(LSE)(4) Startup time
                                              VDD is stabilized      1

1. C=CL1=CL2 is approximately equivalent to 2 x crystal CLOAD.
2. The oscillator selection can be optimized in terms of supply current using a high quality resonator with a small Rm value.

     Refer to crystal manufacturer for more details.
3. Guaranteed by design. Not tested in production.
4. tSU(LSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 32.768 kHz oscillation.

     This value is measured for a standard crystal resonator and it can vary significantly with the crystal manufacturer.

Figure 18. LSE oscillator circuit diagram

Rm                                                                                         fLSE
                                                                  RF
Lm  CO
                                                                  gm
Cm             CL1                                                                Consumption
    Resonator                               OSC_IN                                   control

                          Resonator

                                                                                                 STM8

                                          OSC_OUT
               CL2

                                              Doc ID 15962 Rev 5                                         81/122
Electrical parameters                                                              STM8L151xx, STM8L152xx

          Internal clock sources

          Subject to general operating conditions for VDD, and TA.

          High speed internal RC oscillator (HSI)

Table 32. HSI oscillator characteristics

Symbol    Parameter (1)                              Conditions(1)                 Min Typ Max Unit

fHSI      Frequency                                VDD = 3.0 V                               16                          MHz

                                                   VDD = 3.0 V, TA = 25 C         -1 (2)                         1 (2)  %
                                                   VDD = 3.0 V, 0 C TA  55 C
                                                   VDD = 3.0 V, -10 C TA  70 C   -1.5 (2)                       1.5 (2) %
                                                   VDD = 3.0 V, -10 C TA  85 C
ACCHSI    Accuracy of HSI                          VDD = 3.0 V, -10 C TA  125 C  -2 (2)                         2 (2)  %
          oscillator (factory                      1.65 V VDD  3.6 V,
          calibrated)                              -40 C TA  125 C               -2.5 (2)                       2(2)   %

                                                   1.65 V VDD  3.6 V,              -4.5 (2)                       2 (2)  %
                                                   -40 C TA  125 C
                                                                                   -4.5                           3      %

TRIM     HSI user trim                                                                      0.4 (2) 0.5(2)            %
tsu(HSI)  resolution
IDD(HSI)                                                                                     3.7 7.4 (2) s
          HSI oscillator setup
          time (wakeup time)                                                                 100 140 (2) A

          HSI oscillator power
          consumption

1. VDD = 3.0 V, TA = -40 to 125 C unless otherwise specified.
2. Data based on characterization results, not tested in production.

          Figure 19. Typical HSI frequency vs VDD

                                                   

                                                   

                                                   

                                (3)FREQUENCY;-(Z=  

                                                   

                                                   

                                                                                   
#

                                                                                    #

                                                                                    #

                                                                                    #

                                                   

                                                                     
                                                                                                          6$$;6=

                                                                                             AI

82/122                                               Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                          Electrical parameters

Low speed internal RC oscillator (LSI)

Table 33. LSI oscillator characteristics

Symbol                  Parameter (1)             Conditions(1)       Min Typ                  Max Unit

  fLSI    Frequency                                                   26        38              56 kHz
tsu(LSI)                                                                                      200(2) s
          LSI oscillator wakeup time
IDD(LSI)                                          0 C TA  85 C      -10                     4  %
          LSI oscillator frequency
          drift(3)

1. VDD = 1.8 V to 3.0 V, TA = -40 to 125 C unless otherwise specified.
2. Data based on characterization results, not tested in production.
3. This is a deviation for an individual part, once the initial frequency has been measured.

Figure 20. Typical LSI frequency vs. VDD

                        ,3)FREQUENCY;K(Z=                                 
#
                                                                            #
                                                                            #
                                                                            #
                                          
                                                                                
                                          
                                          
                                          
                                          
                                          

                                             

                                                  6$$;6=

                                                                                AI

                                                Doc ID 15962 Rev 5                               83/122
Electrical parameters                                                    STM8L151xx, STM8L152xx

9.3.5   Memory characteristics

        TA = -40 to 125 C unless otherwise specified.

        Table 34. RAM and hardware registers

        Symbol         Parameter                       Conditions        Min Typ Max Unit

        VRM            Data retention mode (1) Halt mode (or Reset) 1.4                                           V

        1. Minimum supply voltage without losing data stored in RAM (in Halt mode or under Reset) or in hardware
             registers (only in Halt mode). Guaranteed by characterization, not tested in production.

        Flash memory

Table 35. Flash program and data EEPROM memory

Symbol                 Parameter                        Conditions       Min     Typ                       Max   Unit

                                                                                                            (1)

VDD     Operating voltage                              fSYSCLK = 16 MHz  1.65                              3.6 V
        (all modes, read/write/erase)

          Programming time for 1 or 128 bytes (block)                            6                               ms

          erase/write cycles (on programmed byte)                                3                               ms
tprog

          Programming time for 1 to 128 bytes (block)

          write cycles (on erased byte)

Iprog Programming/ erasing consumption                 TA=+25 C, VDD = 3.0 V                                      mA
                                                                                                      0.7         years
                                                                                                                 kcycles
                                                       TA=+25 C, VDD = 1.8 V

        Data retention (program memory) after 10000    TRET=+55 C       20(1)
        erase/write cycles at TA=+85 C

tRET    Data retention (data memory) after 10000       TRET=+55 C       20(1)
        erase/write cycles at TA=+85 C

        Data retention (data memory) after 10000        TRET=+85 C      1(1)
        erase/write cycles at TA=+85 C                See notes (1)(2)  10(1)

        Erase/write cycles (program memory)

NRW                                                    See notes (1)(3)  300(1)
          Erase/write cycles (data memory)
                                                                            (4)

1. Data based on characterization results, not tested in production.
2. Retention guaranteed after cycling is 10 years @ 55 C.
3. Retention guaranteed after cycling is 1 year @ 55 C.
4. Data based on characterization performed on the whole data memory.

84/122                                      Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                           Electrical parameters

9.3.6 I/O port pin characteristics

        General characteristics

        Subject to general operating conditions for VDD and TA unless otherwise specified. All
        unused pins must be kept at a fixed voltage: using the output mode of the I/O for example or
        an external pull-up or pull-down resistor.

Table 36. I/O static characteristics

Symbol  Parameter(1)                         Conditions(1)           Min         Typ     Max Unit
                                                                                      0.3 x VDD
                                             Input voltage on true   VSS -0.3         0.3 x VDD V
                                             open-drain pins (PC0                     0.3 x VDD
                                             and PC1)
                                                                                          5.2
VIL Input low level voltage(2)               Input voltage on FT     VSS -0.3
                                             pins (PA7 and PE0)

                                             Input voltage on any    VSS -0.3
                                             other pin

VIH Input high level voltage (2)             Input voltage on true   0.70 x VDD       5.5
                                             open-drain pins (PC0    0.70 x VDD
                                             and PC1)                                               V
                                             with VDD < 2 V                           5.2

                                             Input voltage on true                    5.5
                                             open-drain pins (PC0
                                             and PC1)
                                             with VDD  2 V

                                             Input voltage on FT
                                             pins (PA7 and PE0)
                                             with VDD < 2 V

                                             Input voltage on FT
                                             pins (PA7 and PE0)
                                             with VDD  2 V

                                             Input voltage on any    0.70 x VDD       VDD+0.3
                                             other pin

Vhys Schmitt trigger voltage hysteresis (3)  Standard I/Os                       200

                                                                                               mV

                                             True open drain I/Os                200

                                             VSSVINVDD               -           -    50 (5)
                                             Standard I/Os

Ilkg Input leakage current (4)               VSSVINVDD               -           -    200(5)   nA
                                             True open drain I/Os

                                             VSSVINVDD                                200(5)

                                             PA0 with high sink LED  -           -

                                             driver capability

RPU Weak pull-up equivalent resistor(6) VIN=VSS                      30          45   60       k

CIO(7) I/O pin capacitance                                                       5             pF

1. VDD = 3.0 V, TA = -40 to 125 C unless otherwise specified.

                                             Doc ID 15962 Rev 5                                85/122
Electrical parameters                                                STM8L151xx, STM8L152xx

2. Data based on characterization results, not tested in production.
3. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization results, not tested.
4. The max. value may be exceeded if negative current is injected on adjacent pins.
5. Not tested in production.
6. RPU pull-up equivalent resistor based on a resistive transistor(corresponding IPU current characteristics described in

     Figure 24).
7. Data guaranteed by Design, not tested in production.

        Figure 21.     Typical VIL and VIH vs VDD (standard I/Os)

                                       

                                          
#

                                            #

                                            #

                       6),AND6)(;6=         #

                                    

                                       

                                    

                                                                          
                                                                        AI

                                                6$$;6=                     
                                                                      AI
        Figure 22. Typical VIL and VIH vs VDD (true open drain I/Os)

                                    

                                          
#

                                            #

                                            #

                       6),AND6)(;6=         #

                                   

                                    

                                   

                                                                  
                                                6$$;6=

86/122                                     Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                         Electrical parameters

Figure 23. Typical pull-up resistance RPU vs VDD with VIN=VSS

                                               

                                                                          
#

                                                                           #

                        0ULL
5PRESISTANCE;K7=                              #

                                                                           #

                                               

                                               

                                               

                                               

                                                                           

                                                           6$$;6=

                                                                               AI

Figure 24. Typical pull-up current Ipu vs VDD with VIN=VSS

                                               

                                                      
#

                                                       #

                                                       #

                        0ULL
5PCURRENT;!=              #

                                               

                                               

                                               

                                               
                                                            

                                                                                                   6$$;6=

                                                                                                                                                                       AI

                                                    Doc ID 15962 Rev 5                                                                                                     87/122
Electrical parameters                                                 STM8L151xx, STM8L152xx

        Output driving current

        Subject to general operating conditions for VDD and TA unless otherwise specified.

        Table 37. Output driving current (standard ports)

         I/O        Symbol      Parameter                             Conditions Min Max Unit
        Type

                                                                      IIO = +2 mA,             0.45 V
                                                                      VDD = 3.0 V

                    VOL (1) Output low level voltage for an I/O pin   IIO = +2 mA,             0.45 V
                                                                      VDD = 1.8 V

        Standard                                                      IIO = +10 mA,            0.7 V
                                                                      VDD = 3.0 V

                                                                      IIO = -2 mA,   VDD-0.45                      V
                                                                      VDD = 3.0 V

                    VOH (2) Output high level voltage for an I/O pin  IIO = -1 mA,   VDD-0.45                      V
                                                                      VDD = 1.8 V

                                                                      IIO = -10 mA,  VDD-0.7                       V
                                                                      VDD = 3.0 V

        1. The IIO current sunk must always respect the absolute maximum rating specified in Table 15 and the sum
             of IIO (I/O ports and control pins) must not exceed IVSS.

        2. The IIO current sourced must always respect the absolute maximum rating specified in Table 15 and the
             sum of IIO (I/O ports and control pins) must not exceed IVDD.

        Table 38. Output driving current (true open drain ports)

         I/O        Symbol      Parameter                             Conditions Min Max Unit
        Type

        Open drain  VOL (1) Output low level voltage for an I/O pin   IIO = +3 mA,             0.45
                                                                      VDD = 3.0 V                          V

                                                                      IIO = +1 mA,             0.45
                                                                      VDD = 1.8 V

        1. The IIO current sunk must always respect the absolute maximum rating specified in Table 15 and the sum
             of IIO (I/O ports and control pins) must not exceed IVSS.

        Table 39. Output driving current (PA0 with high sink LED driver capability)

         I/O        Symbol      Parameter                             Conditions Min Max Unit
        Type

        IR          VOL (1) Output low level voltage for an I/O pin   IIO = +20 mA,            0.45 V
                                                                      VDD = 2.0 V

        1. The IIO current sunk must always respect the absolute maximum rating specified in Table 15 and the sum
             of IIO (I/O ports and control pins) must not exceed IVSS.

88/122                          Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                            Electrical parameters

Figure 25. Typ. VOL @ VDD = 3.0 V (standard Figure 26. Typ. VOL @ VDD = 1.8 V (standard

                     ports)                                                  ports)

            

                                                                       

                        
#                                                           
#

                          #                                                                       #

                          #                                            

6/,;6=                    #                                                                       #

                                                           6/,;6=                       #

                                                                       

                                                                       

                                                                       

            

                                                                        

                                      )/,;M!=                                                                                 

                                                                                                         )/,;M!=

                                                     AI                                                                       AI

Figure 27. Typ. VOL @ VDD = 3.0 V (true open Figure 28. Typ. VOL @ VDD = 1.8 V (true open

                     drain ports)                                            drain ports)

                                                                       

                       
#

                        #                                             

                        #                                                                     
#

                        #                                                         #

6/,;6=                                                     6/,;6=                 #

                                                                                               #

                                                                       

                                                                       

                                                                        

                                                                                                                              

                                      )/,;M!=                                                            )/,;M!=

                                                     AI                                                                       BJ

Figure 29. Typ. VDD - VOH @ VDD = 3.0 V                    Figure 30. Typ. VDD - VOH @ VDD = 1.8 V
                 (standard ports)                                           (standard ports)

                                                                                 
#
            
                        
#                                                      #
                          #
                          #                                                       #
                          #
6$$
6/(;6=                                                                        #
            
                                                           6$$
6/(;6=  
            
                                                                       

                                                                       
                  
                                                                        

                                      )/(;M!=                                                                                 

                                                                                                         )/(;M!=

                                                     AI                                                                       BJ

                                                     Doc ID 15962 Rev 5                                                           89/122
Electrical parameters                                                                   STM8L151xx, STM8L152xx

           NRST pin

           Subject to general operating conditions for VDD and TA unless otherwise specified.

Table 40. NRST pin characteristics

Symbol                 Parameter                     Conditions                    Min Typ (1)  Max  Unit
                                                                                                0.8
VIL(NRST)  NRST input low level voltage (1)                                        VSS          VDD   V
VIH(NRST)  NRST input high level voltage (1)
VOL(NRST)  NRST output low level voltage                                           1.4          0.4  mV
                                                                                                      k
  VHYST    NRST input hysteresis(3)                  IOL = 2 mA                                       ns
                                                     for 2.7 V VDD  3.6 V

                                                     IOL = 1.5 mA
                                                     for VDD < 2.7 V

                                                                              10%VDD

                                                                                   (2)

   RPU(NRST) NRST pull-up equivalent resistor                                      30   45      60
    VF(NRST) NRST input filtered pulse (3)
   VNF(NRST) NRST input not filtered pulse (3)                                                  50

1. Data based on characterization results, not tested in production.               300
2. 200 mV min.
3. Data guaranteed by design, not tested in production.

           Figure 31. Typical NRST pull-up resistance RPU vs VDD

                                             

                                                                              
#

                                                                               #

                       0ULL
UPRESISTANCE;K7=                                   #

                                                                               #

                                             

                                             

                                             

                                             

                                                                                    

                                                                      6$$;6=

                                                                                        AI

90/122                                             Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                         Electrical parameters

Figure 32. Typical NRST pull-up current Ipu vs VDD

                                          

                                                   
#

                                                    #

                                                    #

                        0ULL
5PCURRENT;!=           #

                                          

                                          

                                          

                                                         
                                                                        

                                                                                                             6$$;6=

                                                                                                                                                                              AI

The reset network shown in Figure 33 protects the device against parasitic resets. The user
must ensure that the level on the NRST pin can go below the VIL max. level specified in
Table 40. Otherwise the reset is not taken into account internally.

Figure 33. Recommended NRST pin configuration

                                                          VDD

                                                               RPU

EXTERNAL                                           RSTIN               Filter  INTERNAL RESET
  RESET                                                                                              STM8L
CIRCUIT

                                           0.01 F

                                                   Doc ID 15962 Rev 5                                       91/122
Electrical parameters                                                     STM8L151xx, STM8L152xx

9.3.7           Communication interfaces

                SPI1 - Serial peripheral interface

                Unless otherwise specified, the parameters given in Table 41 are derived from tests
                performed under ambient temperature, fSYSCLK frequency and VDD supply voltage
                conditions summarized in Section 9.3.1. Refer to I/O port characteristics for more details on
                the input/output alternate function characteristics (NSS, SCK, MOSI, MISO).

Table 41. SPI1 characteristics

Symbol          Parameter                 Conditions(1)                   Min            Max                                Unit

  fSCK                                    Master mode                     0              8
1/tc(SCK)                                 Slave mode
                SPI1 clock frequency                                                                                        MHz

                                                                          0              8

  tr(SCK)       SPI1 clock rise and fall  Capacitive load: C = 30 pF      -              30                                 ns
  tf(SCK)       time
tsu(NSS)(2)     NSS setup time            Slave mode                      4 x 1/fSYSCLK  -
th(NSS)(2)     NSS hold time             Slave mode
tw(SCKH)(2)     SCK high and low time                                     80             -
tw(SCKL)(2)
                Data input setup time     Master mode,                    105            145
tsu(MI) (2)                              fMASTER = 8 MHz, fSCK= 4 MHz
tsu(SI)(2)
                                          Master mode                     30             -

                                          Slave mode                      3              -

  th(MI) (2)                              Master mode                     15             -
  th(SI)(2)
                Data input hold time      Slave mode                      0              -
ta(SO)(2)(3)
tdis(SO)(2)(4)  Data output access time   Slave mode                      -              3x 1/fSYSCLK
                Data output disable time  Slave mode
  tv(SO) (2)    Data output valid time                                    30             -

                                          Slave mode (after enable edge)  -              60

tv(MO)(2) Data output valid time          Master mode (after enable       -              20
                                          edge)

th(SO)(2)                                 Slave mode (after enable edge)  15             -
th(MO)(2)
                Data output hold time     Master mode (after enable
                                          edge)
                                                                          1              -

1. Parameters are given by selecting 10 MHz I/O output frequency.
2. Values based on design simulation and/or characterization results, and not tested in production.
3. Min time is for the minimum time to drive the output and max time is for the maximum time to validate the data.
4. Min time is for the minimum time to invalidate the output and max time is for the maximum time to put the data in Hi-Z.

92/122                                    Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                              Electrical parameters
Figure 34. SPI1 timing diagram - slave mode and CPHA=0

           NSS input                             tc(SCK)                                   th(NSS)
                  tSU(NSS)
                                          tv(SO)
SCK Input  CPHA= 0          tw(SCKH)     MS B O UT
           CPOL=0           tw(SCKL)
                                            M SB IN
           CPHA= 0                             th(SI)
           CPOL=1

                     ta(SO)                                  th(SO)                        tr(SCK)  tdis(SO)
              MISO                                        BI T6 OUT                        tf(SCK)
           OUT P UT
                                                           B I T1 IN                       LSB OUT
                                tsu(SI)
                                                                                           LSB IN
              MOSI
             I NPUT

                                                                                                              ai14134

Figure 35. SPI1 timing diagram - slave mode and CPHA=1(1)

           NSS input                                            tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                        tv(SO)
SCK Input  CPHA=1           tw(SCKH)        MS B O UT
           CPOL=0           tw(SCKL)
                                                           th(SI)
           CPHA=1                        M SB IN
           CPOL=1

                     ta(SO)                                                        th(SO)  tr(SCK)  tdis(SO)
                                                                             BI T6 OUT     tf(SCK)

              MISO                                                       B I T1 IN                  LSB OUT
           OUT P UT
                             tsu(SI)
              MOSI
             I NPUT                                                                        LSB IN

                                                                                                              ai14135

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

                                                          Doc ID 15962 Rev 5                                           93/122
Electrical parameters                                                  STM8L151xx, STM8L152xx

Figure 36. SPI1 timing diagram - master mode(1)

                              High

                   NSS input

                                       tc(SCK)

        SCK Input  CPHA= 0
                   CPOL=0

                   CPHA= 0
                   CPOL=1

        SCK Input  CPHA=1
                   CPOL=0
                   CPHA=1     tsu(MI)    tw(SCKH)                        tr(SCK)
                   CPOL=1                tw(SCKL)                        tf(SCK)
                                                             BI T6 IN
                    MISO                   MS BIN                             LSB IN
                   INP UT                        th(MI)  B I T1 OUT
                                                               th(MO)  LSB OUT
                    MOSI               M SB OUT
                   OUTU T                    tv(MO)

                                                                                      ai14136

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

94/122                                 Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                   Electrical parameters

       I2C - Inter IC control interface

       Subject to general operating conditions for VDD, fSYSCLK, and TA unless otherwise specified.
       The STM8L I2C interface (I2C1) meets the requirements of the Standard I2C communication
       protocol described in the following table with the restriction mentioned below:

       Refer to I/O port characteristics for more details on the input/output alternate function
       characteristics (SDA and SCL).

       Table 42. I2C characteristics

       Symbol           Parameter                        Standard mode   Fast mode I2C(1)             Unit
                                                                 I2C     Min (2) Max (2)

                                                         Min(2) Max (2)

       tw(SCLL) SCL clock low time                       4.7                                1.3

       tw(SCLH) SCL clock high time                                                                   s

                                                         4.0                                0.6

       tsu(SDA) SDA setup time                           250             100

       th(SDA) SDA data hold time                        0                                  0    900

       tr(SDA)      SDA and SCL rise time                     1000                               300  ns
       tr(SCL)

       tf(SDA)      SDA and SCL fall time                     300                                300
       tf(SCL)

       th(STA) START condition hold time                 4.0                                0.6

       tsu(STA)     Repeated START condition setup                                                    s
                    time
                                                         4.7                                0.6

       tsu(STO) STOP condition setup time                4.0                                0.6       s

       tw(STO:STA)  STOP to START condition time (bus    4.7                                1.3       s
                    free)

       Cb           Capacitive load for each bus line         400                                400  pF

       1. fSYSCLK must be at least equal to 8 MHz to achieve max fast I2C speed (400 kHz).
       2. Data based on standard I2C protocol requirement, not tested in production.

Note:  For speeds around 200 kHz, the achieved speed can have a 5% tolerance
       For other speed ranges, the achieved speed can have a 2% tolerance
       The above variations depend on the accuracy of the external components used.

                                     Doc ID 15962 Rev 5                                               95/122
Electrical parameters                                                                   STM8L151xx, STM8L152xx

        Figure 37. Typical application with I2C bus and timing diagram 1)

                                       VDD                 VDD

                                4.7k            4.7k            100      SDA
                                                                100
                       I2C BUS                                           SCL
                                                                                 STM8L

                                START                                                                      REPEATED START

                                                                                        tsu(STA)  tw(STO:STA) START

        SDA

                       tf(SDA)         tr(SDA)                  tsu(SDA) th(SDA)                      STOP

        SCL                                                                             tsu(STO)

                                th(STA) tw(SCLH) tw(SCLL)       tr(SCL)  tf(SCL)

        1. Measurement points are done at CMOS levels: 0.3 x VDD and 0.7 x VDD

96/122                                          Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                              Electrical parameters

9.3.8  LCD controller (STM8L152xx only)

       Table 43. LCD characteristics(1)

       Symbol           Parameter                               Min  Typ                          Max.   Unit

          VLCD                 LCD external voltage                                               3.6    V
         VLCD0          LCD internal reference voltage 0
         VLCD1          LCD internal reference voltage 1                       2.6                       V
         VLCD2          LCD internal reference voltage 2                       2.7
         VLCD3          LCD internal reference voltage 3                       2.8                       V
         VLCD4          LCD internal reference voltage 4                       2.9
         VLCD5          LCD internal reference voltage 5                       3.0                       V
         VLCD6          LCD internal reference voltage 6                       3.1
         VLCD7          LCD internal reference voltage 7                       3.2                       V
          CEXT                                                                 3.3
                            VLCD external capacitance           0.1                                      V
           IDD          Supply current(2) at VDD = 1.8 V                        3
                         Supply current(2) at VDD = 3 V                         3                        V
         RHN (3)
       (= 3 X RH)          Low drive resistive network                                                   V

         RLN (4)           High drive resistive network                                                  V
       (= 3 X RL)
                                                                                                  2      F

                                                                                                         A

                                                                                                         A

                                                                     6.6                                 M

                                                                     360                                 k

       V33         Segment/Common higher level voltage                                            VLCDx  V

       V23              Segment/Common 2/3 level voltage             2/3VLCDx                            V

       V12              Segment/Common 1/2 level voltage             1/2VLCDx                            V

       V13              Segment/Common 1/3 level voltage             1/3VLCDx                            V

       V0          Segment/Common lowest level voltage          0                                        V

       1. Data guaranteed by Design, not tested in production.

       2. LCD enabled with 3 V internal booster (LCD_CR1 = 0x08), 1/4 duty, 1/3 bias, division ratio= 64, all pixels
            active, no LCD connected.

       3. RHN is the total resistive network value. The bridge is made of 3 RH serial resistors.
       4. RLN is the total resistive network value. The bridge is made of 3 RL serial resistors.

       VLCD external capacitor (STM8L152xx only)

       The application can achieve a stabilized LCD reference voltage by connecting an external
       capacitor CEXT to the VLCD pin. CEXT is specified in Table 43.

                        Doc ID 15962 Rev 5                                                               97/122
Electrical parameters                                                       STM8L151xx, STM8L152xx

9.3.9       Embedded reference voltage

            Based on characterization results, unless otherwise specified.

Table 44. Reference voltage characteristics

Symbol                 Parameter                     Conditions         Min Typ Max.                      Unit

IREFINT       Internal reference voltage                                    1.4                           A
                      consumption

TS_VREFINT    ADC sampling time when reading                                5 10                          s
               the internal reference voltage(1)

IBUF          Internal reference voltage buffer                             13.5 25                       A
                consumption (used for ADC)

VREFINT out         Reference voltage output                           1.202 1.224 1.242                 V
VREFINT_DIV1
VREFNT_DIV2             1/4 reference voltage                               25
VREFNT_DIV3
                        1/2 reference voltage                               50             %VREFINT_COMP
    ILPBUF
                        3/4 reference voltage                               75
   IREFOUT
  CREFOUT     Internal reference voltage low power                          730 1200                      nA
   tVREFINT        buffer consumption (used for
                      comparators or output)                                     1                        A
                       Buffer output current(2)
                                                                                 50                       pF
                  Reference voltage output load
                                                                            2    3                        ms
                Internal reference voltage startup
                                   time

tBUFEN        Internal reference voltage buffer                                  10                       s
               startup time once enabled (1)

ACCVREFINT    Accuracy of VREFINT stored in the                                  5                       mV
              VREFINT_Factory_CONV byte(3)

STABVREFINT   Stability of VREFINT over temperature  -40 C TA  125 C      20 50                         ppm/C
              Stability of VREFINT over temperature    0 C TA  50 C                20                   ppm/C
                                                                                    TBD
STABVREFINT Stability of VREFINT after 1000 hours                                                           ppm

1. Defined when ADC output reaches its final value 1/2LSB

2. To guaranty less than 1% VREFOUT deviation

3. Measured at VDD = 3 V 10 mV. This value takes into account VDD accuracy and ADC conversion accuracy.

98/122                                    Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                       Electrical parameters

9.3.10  Temperature sensor

        Based on characterization results, unless otherwise specified.

        Table 45. TS characteristics

        Symbol          Parameter                             Min       Typ    Max.                     Unit

        V90         Sensor reference voltage at 90C 5 C,   0.580     0.597  0.614                      V
                                                                                                         C
                                                   (1)                                                 mV/C
                                                                                                         A
        TL          VSENSOR linearity with temperature                  1     2                        s
                                                                                                         s
        Avg_slope       Average slope(2)                      1.59      1.62   1.65

        IDD(TEMP)                   Consumption                         3.4    6
         TSTART(2)   Temperature sensor startup time (3)
                                                                               10
        TS_TEMP(2)  ADC sampling time when reading the
                               temperature sensor                       5      10

        1. Measured at VDD = 3 V 10 mV. The 8 LSB of the V90 ADC conversion result are stored in the
             TS_Factory_CONV_V90 byte.

        2. Guaranteed by Design, not tested in production.
        3. Defined for ADC output reaching its final value 1/2LSB.

9.3.11  Comparator characteristics

        Data guaranteed by design, not tested in production.
        Table 46. Comparator 1 characteristics

        Symbol          Parameter                             Min       Typ    Max Unit

        VDDA        Analog supply voltage                     1.65             3.6                                 V

         TA         Temperature range                         -40              125                                 C
        R400        R400 value
        R10         R10 value                                 300       400    500                                 k
        VIN         Comparator input voltage range
                                                              7.5       10     12.5                                k

                                                              0.6              VDDA                                V

        VREFINT Internal reference voltage (1)                1.202 1.225 1.242                                    V

        tSTART      Startup time after enable                              7   10                                  s
           td       Propagation delay(2)
                    Comparator offset error                                3   10                                  s
        Voffset     Consumption(3)
        ICMP1                                                                  10                                 mV

                                                                        160    260                                 nA

        1. Based on characterization results.

        2. The delay is characterized for 100 mV input step with 10 mV overdrive on the inverting input, the non-
             inverting input set to the reference.

        3. Comparator consumption only. Internal reference voltage not included.

                        Doc ID 15962 Rev 5                                                                         99/122
Electrical parameters                                                        STM8L151xx, STM8L152xx

             Data guaranteed by design, not tested in production.

             Table 47. Comparator 2 characteristics

             Symbol                       Parameter                    Min      Typ  Max                                Unit

             VDDA Analog supply voltage                                1.65          3.6                                V

             TA        Temperature range                               -40           125                                C

             VIN       Comparator input voltage range                     0          VDDA                               V

             tSTART    Startup time after enable in fast mode                        20                                 s
                       Startup time after enable in slow mode
                                                                                     30                                 s

             tdf       Propagation delay in fast mode(1)                             2.5                                s

             tds       Propagation delay in slow mode(1)                             6                                  s

             Voffset Comparator offset error                                         10                                mV

             IDD(CMP2F) Consumption in fast mode                                     5                                  A

             IDD(CMP2S) Consumption in slow mode                                     2                                  A

             1. The delay is characterized for 100 mV input step with 10 mV overdrive on the inverting input, the non-
                  inverting input set to the reference.

9.3.12       12-bit DAC characteristics

             Data guaranteed by design, not tested in production.

Table 48. DAC characteristics

Symbol                 Parameter                   Conditions          Min   Typ     Max                                Unit

VDDA Analog supply voltage                                             1.8           3.6                                V

TA           Temperature range                                         -40           125                                C

IDD(DAC)(1) DAC supply current                     Middle code               370     550
                                                   Worst code
                                                                                                                        A

                                                                             500     700

IVREF+       Current on VREF+ supply                                         140     360                                A
  RL         Resistive load(2) (3)
  RO                                               DACOUT buffer ON    5                                                k
  CL         Output impedance
             Capacitive load(4)                    DACOUT buffer OFF         8       10                                 k

                                                                                     50                                 pF

DAC_OUT DAC_OUT voltage(5)                         DACOUT buffer ON 0.2              VREF+-0.2                          V
                                                   DACOUT buffer OFF 0
                                                                                     VREF+ -1 LSB V

tsettling    Settling time (full scale: for a 12-  RL 5 k, CL 50 pF          7       12                                 s
             bit input code transition between
             the lowest and the highest input
             codes when DAC_OUT reaches
             the final value 1LSB)

             Max frequency for a correct

Update rate  DAC_OUT (@95%) change when            RL  5 k, CL 50 pF                 1                                  Msps
             small variation of the input code

             (from code i to i+1LSB).

100/122                                            Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                           Electrical parameters

Table 48. DAC characteristics (continued)

Symbol   Parameter                            Conditions          Min  Typ        Max  Unit

         Wakeup time from OFF state.

tWAKEUP Input code between lowest and RL 5 k, CL50 pF                       9     15   s

         highest possible codes.

PSRR+    Power supply rejection ratio (to     RL 5 k, CL50 pF          -60        -35  dB
         VDDA) (static DC measurement)

1. Includes supply current on VDDA and VREF+
2. Resistive load between DACOUT and GNDA
3. Output on PF0 (48-pin package only)
4. Capacitive load at DACOUT pin
5. It gives the output excursion of the DAC

         Data based on characterization results, not tested in production.

Table 49. DAC accuracy

Symbol                  Parameter             Conditions                    Typ   Max  Unit

DNL      Differential non linearity(1)         RL 5 k, CL50 pF              1.5     3
                                              DACOUT buffer ON(2)           1.5
INL      Integral non linearity(3)                                            2     3
                                                       No load                2
Offset   Offset error(4)                      DACOUT buffer OFF             10     4
                                                                             5                 12-bit
Offset1  Offset error at Code 1 (5)            RL 5 k, CL 50 pF             1.5                 LSB
                                              DACOUT buffer ON(2)           0.2
Gain error Gain error                                                       0.3    4
                                                       No load               12
TUE      Total unadjusted error               DACOUT buffer OFF               8   25

                                               RL 5 k, CL 50 pF                    8
                                              DACOUT buffer ON(2)
                                                                                   5
                                                       No load
                                              DACOUT buffer OFF                   0.5
                                                                                                  %
                                              DACOUT buffer OFF
                                                                                  0.5
                                               RL 5 k, CL 50 pF
                                              DACOUT buffer ON(2)                  30
                                                                                                12-bit
                                                       No load                                   LSB
                                              DACOUT buffer OFF
                                                                                   12
                                               RL 5 k, CL 50 pF
                                              DACOUT buffer ON(2)

                                                       No load
                                              DACOUT buffer OFF

1. Difference between two consecutive codes - 1 LSB.

2. For 48-pin packages only. For 28-pin and 32-pin packages, DAC output buffer must be kept off and no load must be
     applied.

3. Difference between measured value at Code i and the value at Code i on a line drawn between Code 0 and last Code 1023.

4. Difference between measured value and ideal value = VREF/2.

                                              Doc ID 15962 Rev 5                       101/122
Electrical parameters                                                              STM8L151xx, STM8L152xx

5. Difference between measured value and ideal value Code 1.

         Table 50. DAC output on PB4-PB5-PB6(1)

         Symbol                   Parameter                   Conditions           Max            Unit

                                                              2.7 V < VDD < 3.6 V  1.4

                        Internal resistance                   2.4 V < VDD < 3.6 V  1.6
                                                                                                    k
         Rint           between DAC output and
                                                                                   3.2
                        PB4-PB5-PB6 output                    2.0 V < VDD < 3.6 V

                                                              1.8 V < VDD < 3.6 V  8.2

         1. 32 or 28-pin packages only. The DAC channel can be routed either on PB4, PB5 or PB6 using the routing
              interface I/O switch registers.

         12-bit ADC1 characteristics

Table 51. ADC1 characteristics

Symbol   Parameter (1)            Conditions                  Min (1)  Typ(1)      Max(1)         Unit
                                                                1.8                  3.6           V
VDDA     Analog supply voltage    2.4 V VDDA 3.6 V              2.4      VDDA      VDDA            V
VREF+                             1.8 VVDDA 2.4 V                        VSSA                      V
VREF-    Reference supply                                                                          V
IVDDA    voltage                                                       1000        1450            A
                                                                                                   A
         Lower reference voltage                                                                   A
         Current on the VDDA
         input pin                                                                                 C
                                                                                                   k
IVREF+   Current on the VREF+                                                            700
         input pin
                                                                                      (peak)(2)
                                                                       400

                                                                                         450

                                                                                    (average)(2)

VAIN     Conversion voltage                                    0(3)                VREF+
  TA     range                                                 -40                  125
RAIN
         Temperature range        on PF0 fast channel         0.320                50(4)
CADC                                                          0.320
         External resistance on   on all other channels                16                         pF
         VAIN
                                  on PF0 fast channel
         Internal sample and
         hold capacitor           on all other channels
                                   2.4 VVDDA3.6 V
                                     without zooming                               16             MHz
                                   1.8 VVDDA2.4 V
fADC     ADC sampling clock            with zooming
         frequency

                                                                                   8              MHz

102/122                           Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                          Electrical parameters

Table 51. ADC1 characteristics (continued)

Symbol    Parameter (1)             Conditions             Min (1)     Typ(1)   Max(1)     Unit

                                       VAIN on PF0 fast                         1(4)(5)    MHz
                                             channel
fCONV     12-bit conversion rate                                                760(4)(5)  kHz
fTRIG     External trigger              VAIN on all other
tLAT     frequency                         channels                            tconv        1/fADC
          External trigger latency                                              3.5        1/fSYSCLK
  tS                                   VAIN on PF0 fast
          Sampling time                      channel       0.43(4)(5)                      s
                                                           0.22(4)(5)
                                          VDDA < 2.4 V     0.86(4)(5)                      s
                                       VAIN on PF0 fast    0.41(4)(5)
                                                                                             s
                                             channel
                                     2.4 V VDDA 3.6 V                                        s
                                    VAIN on slow channels                                  1/fADC

                                          VDDA < 2.4 V                                       s
                                    VAIN on slow channels                                    s
                                                                                              s
                                     2.4 V VDDA 3.6 V                                        ms
                                                                                             ms
tconv 12-bit conversion time           16 MHz                          12 + tS               ms
                                                                         1(4)
                                    TA = +25 C
tWKUP     Wakeup time from OFF      TA = +70 C                                     3
          state                     TA = +125 C
                                                                                    1
tIDLE(6)  Time before a new                                                        20
          conversion                                                                2
                                                                                refer to
tVREFINT  Internal reference                                                    Table 44
          voltage startup time

1. Data guaranteed by design, not tested in production.

2. The current consumption through VREF is composed of two parameters:
     - one constant (max 300 A)
     - one variable (max 400 A), only during sampling time + 2 first conversion pulses.
     So, peak consumption is 300+400 = 700 A and average consumption is 300 + [(4 sampling + 2) /16] x 400 = 450 A at
     1Msps

3. VREF- or VDDA must be tied to ground.
4. Minimum sampling and conversion time is reached for maximum Rext = 0.5 k..

5. Value obtained for continuous conversion on fast channel.

6. The time between 2 conversions, or between ADC ON and the first conversion must be lower than tIDLE.

                                    Doc ID 15962 Rev 5                                     103/122
Electrical parameters                                                        STM8L151xx, STM8L152xx

         Table 52. ADC1 accuracy with VDDA = 3.3 V to 2.5 V

                 Symbol              Parameter                Conditions          Typ  Max(1)  Unit

                                                              fADC = 16 MHz       1       1.6

                 DNL     Differential non linearity fADC = 8 MHz                  1       1.6

                                                              fADC = 4 MHz        1       1.5

                                                              fADC = 16 MHz       1.2     2

                 INL     Integral non linearity fADC = 8 MHz                      1.2     1.8  LSB

                                                              fADC = 4 MHz        1.2     1.7

                                                              fADC = 16 MHz       2.2     3.0

                 TUE     Total unadjusted error fADC = 8 MHz                      1.8     2.5

                                                              fADC = 4 MHz        1.8     2.3

                                                              fADC = 16 MHz       1.5     2

                 Offset  Offset error                         fADC = 8 MHz        1       1.5

                                                              fADC = 4 MHz        0.7     1.2

                                                                                               LSB

                                                              fADC = 16 MHz

                 Gain    Gain error                           fADC = 8 MHz        1       1.5

                                                              fADC = 4 MHz

         1. Data based on characterization, not tested in production.

Table 53. ADC1 accuracy with VDDA = 2.4 V to 3.6 V

         Symbol                        Parameter                             Typ       Max(1)  Unit

         DNL             Differential non linearity                          1         2       LSB

         INL             Integral non linearity                              1.7       3       LSB

          TUE            Total unadjusted error                              2         4       LSB
         Offset          Offset error
                                                                             1         2       LSB

         Gain            Gain error                                          1.5       3       LSB

1. Data based on characterization, not tested in production.

Table 54. ADC1 accuracy with VDDA = VREF+ = 1.8 V to 2.4 V

         Symbol                        Parameter                             Typ       Max(1)  Unit

         DNL             Differential non linearity                          1         2       LSB

         INL             Integral non linearity                              2         3       LSB

         TUE             Total unadjusted error                              3         5       LSB

         Offset          Offset error                                        2         3       LSB

         Gain            Gain error                                          2         3       LSB

1. Data based on characterization, not tested in production.

104/122                                Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                              Electrical parameters

Figure 38. ADC1 accuracy characteristics

           [1LSBIDEAL   =VREF+  (or  VDDA depending  on          package)]
                          4096        4096

                                                                                EG            (1) Example of an actual transfer curve
                                                                                              (2) The ideal transfer curve
4095                                           (2)               (3)                          (3) End point correlation line
4094                                 ET                                    (1)
4093                                                                                          ET=Total Unadjusted Error: maximum deviation
              EO                     EL                                                       between the actual and the ideal transfer curves.
     7                                                                                        EO=Offset Error: deviation between the first actual
     6                                                       ED                               transition and the first ideal one.
     5                               1 LSBIDEAL                                               EG=Gain Error: deviation between the last ideal
     4                                                                                        transition and the last actual one.
     3                                                                                        ED=Differential Linearity Error: maximum deviation
     2                                                                                        between actual steps and the ideal one.
     1                                                                                        EL=Integral Linearity Error: maximum deviation
                                                                                              between any actual transition and the end point
                                                                                              correlation line.

        0     1234567                                            4093 4094 4095 4096
                                                                                        VDDA
        VSSA                                                                                                    ai14395b

Figure 39. Typical connection diagram using the ADC

                                                     6$$                                            34-,XXX
                                                             64
                                                            6                                 3AMPLEANDHOLD!$#
                                                                                              CONVERTER
                                                             64
                        2!). !).X                           6                                 2!$#   
BIT
                                                                                                    CONVERTER

                  6!).               #PARASITIC                                                     #!$#

                                                                                ),N!

                                                                                                                                                 AIC

1. Refer to Table 51 for the values of RAIN and CADC.
2. Cparasitic represents the capacitance of the PCB (dependent on soldering and PCB layout quality) plus the

     pad capacitance (roughly 7 pF). A high Cparasitic value will downgrade conversion accuracy. To remedy
     this, fADC should be reduced.

General PCB design guidelines

Power supply decoupling should be performed as shown in Figure 40 or Figure 41,
depending on whether VREF+ is connected to VDDA or not. Good quality ceramic 10 nF
capacitors should be used. They should be placed as close as possible to the chip.

                                     Doc ID 15962 Rev 5                                                         105/122
Electrical parameters                                                 STM8L151xx, STM8L152xx

         Figure 40. Power supply and reference decoupling (VREF+ not connected to VDDA)

                                                          STM8L

                                                          V REF+

                       1 F // 10 nF                      V DDA
                                                          V SSA/V REF-
                                      1 F // 10 nF

                                                                                                                                                                                    ai17031

         Figure 41. Power supply and reference decoupling (VREF+ connected to VDDA)

                                                              STM8L
                                                          VREF+/VDDA

                                      1 F // 10 nF

                                                          VREF/VSSA

                                                                        ai17032

9.3.13   EMC characteristics

         Susceptibility tests are performed on a sample basis during product characterization.

106/122                               Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                  Electrical parameters

Functional EMS (electromagnetic susceptibility)

Based on a simple running application on the product (toggling 2 LEDs through I/O ports),
the product is stressed by two electromagnetic events until a failure occurs (indicated by the
LEDs).

ESD: Electrostatic discharge (positive and negative) is applied on all pins of the device
      until a functional disturbance occurs. This test conforms with the IEC 61000 standard.

FTB: A burst of fast transient voltage (positive and negative) is applied to VDD and VSS
      through a 100 pF capacitor, until a functional disturbance occurs. This test conforms
      with the IEC 61000 standard.

A device reset allows normal operations to be resumed. The test results are given in the
table below based on the EMS levels and classes defined in application note AN1709.

Designing hardened software to avoid noise problems

EMC characterization and optimization are performed at component level with a typical
application environment and simplified MCU software. It should be noted that good EMC
performance is highly dependent on the user application and the software in particular.

Therefore it is recommended that the user applies EMC software optimization and
prequalification tests in relation with the EMC level requested for his application.

Prequalification trials:

Most of the common failures (unexpected reset and program counter corruption) can be
reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1
second.

To complete these trials, ESD stress can be applied directly on the device, over the range of
specification values. When unexpected behavior is detected, the software can be hardened
to prevent unrecoverable errors occurring (see application note AN1015).

Table 55. EMS data

Symbol                  Parameter                      Conditions                 Level/
                                                                                  Class
VFESD   Voltage limits to be applied on      VDD = 3.3 V, TA = +25 C,
        any I/O pin to induce a functional   fCPU= 16 MHz,                          3B
        disturbance                          conforms to IEC 61000
                                                                                    4A
VEFTB   Fast transient voltage burst limits  VDD = 3.3 V, TA = +25 C, Using HSI    2B
        to be applied through 100 pF on      fCPU = 16 MHz,
        VDD and VSS pins to induce a         conforms to IEC 61000 Using HSE
        functional disturbance

Electromagnetic interference (EMI)

Based on a simple application running on the product (toggling 2 LEDs through the I/O
ports), the product is monitored in terms of emission. This emission test is in line with the
norm IEC61967-2 which specifies the board and the loading of each pin.

                                   Doc ID 15962 Rev 5                             107/122
Electrical parameters                                                          STM8L151xx, STM8L152xx
                 Table 56. EMI data (1)
                     Symbol Parameter    Conditions           Monitored        Max vs.     Unit
                                                          frequency band                   dBV
         SEMI Peak level                 VDD = 3.6 V,                          16 MHz
                                         TA = +25 C,   0.1 MHz to 30 MHz          -3         -
                                         LQFP32         30 MHz to 130 MHz          -9
                                                        130 MHz to 1 GHz           4
                                         conforming to  SAE EMI Level              2

                                         IEC61967-2

         1. Not tested in production.

         Absolute maximum ratings (electrical sensitivity)

         Based on two different tests (ESD and LU) using specific measurement methods, the
         product is stressed in order to determine its performance in terms of electrical sensitivity.
         For more details, refer to the application note AN1181.

         Electrostatic discharge (ESD)

         Electrostatic discharges (a positive then a negative pulse separated by 1 second) are
         applied to the pins of each sample according to each pin combination. The sample size
         depends on the number of supply pins in the device (3 parts*(n+1) supply pin). Two models
         can be simulated: human body model and charge device model. This test conforms to the
         JESD22-A114A/A115A standard.

         Table 57. ESD absolute maximum ratings

         Symbol                          Ratings             Conditions        Maximum     Unit
                                                                                value (1)   V
         VESD(HBM)  Electrostatic discharge voltage
                    (human body model)                                            2000
                                                             TA = +25 C
                    Electrostatic discharge voltage                                500
         VESD(CDM)  (charge device model)

         1. Data based on characterization results, not tested in production.

         Static latch-up

          LU: 3 complementary static tests are required on 10 parts to assess the latch-up
               performance. A supply overvoltage (applied to each power supply pin) and a current
               injection (applied to each input, output and configurable I/O pin) are performed on each
               sample. This test conforms to the EIA/JESD 78 IC latch-up standard. For more details,
               refer to the application note AN1181.

         Table 58. Electrical sensitivities

         Symbol                                   Parameter                    Class
                                                                                  II
         LU               Static latch-up class

108/122                                  Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                       Electrical parameters

9.4  Thermal characteristics

     The maximum chip junction temperature (TJmax) must never exceed the values given in
     Table 17: General operating conditions on page 63.

     The maximum chip-junction temperature, TJmax, in degree Celsius, may be calculated using
     the following equation:

                                              TJmax = TAmax + (PDmax x JA)

     Where:

      TAmax is the maximum ambient temperature in C
      JA is the package junction-to-ambient thermal resistance in C/W
      PDmax is the sum of PINTmax and PI/Omax (PDmax = PINTmax + PI/Omax)
      PINTmax is the product of IDD and VDD, expressed in Watts. This is the maximum chip

           internal power.

      PI/Omax represents the maximum power dissipation on output pins
           Where:
           PI/Omax =  (VOL*IOL) + ((VDD-VOH)*I OH),
           taking into account the actual VOL/IOL and VOH/IOH of the I/Os at low and high level in
           the application.

     Table 59. Thermal characteristics(1)

     Symbol             Parameter                            Value                                Unit

     JA                 Thermal resistance junction-ambient  118                                  C/W
                        UFQFPN28 - 4 x 4 mm                                                       C/W
                                                                                                  C/W
     JA                 Thermal resistance junction-ambient  70                                   C/W
                        WLCSP28                                                                   C/W
                                                                                                  C/W
     JA                 Thermal resistance junction-ambient  59
                        LQFP 32 - 7 x 7 mm

     JA                 Thermal resistance junction-ambient  38
                        UFQFPN 32 - 5 x 5 mm

     JA                 Thermal resistance junction-ambient  65
                        LQFP 48- 7 x 7 mm

     JA                 Thermal resistance junction-ambient  32
                        UFQFPN 48- 7 x 7mm

     1. Thermal resistances are based on JEDEC JESD51-2 with 4-layer PCB in a natural convection
          environment.

                        Doc ID 15962 Rev 5                                                        109/122
Package characteristics      STM8L151xx, STM8L152xx

10 Package characteristics

10.1     ECOPACK

         In order to meet environmental requirements, ST offers these devices in different grades of
         ECOPACK packages, depending on their level of environmental compliance. ECOPACK
         specifications, grade definitions and product status are available at: www.st.com.
         ECOPACK is an ST trademark.

110/122  Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                    Package characteristics

10.2 Package mechanical data

Figure 42. UFQFPN28 28-lead very very thin fine         Figure 43. Recommended footprint
                                                                           (dimensions in mm)(1)
                 pitch quad flat no-lead package outline
                 (4 x 4)(1)

"                            5 -

                                   C
                                  F

                                    -

                                   !"?-"

1. Drawing is not to scale.

                                  Doc ID 15962 Rev 5      111/122
Package characteristics                                                             STM8L151xx, STM8L152xx

Table 60. UFQFPN28 28-lead ultra thin fine pitch quad flat no-lead package (4 x 4),
                  package mechanical data

                         mm                                                         inches(1)

Dim.

         Min             Typ    Max                                         Min     Typ        Max

A        0.500           0.550  0.600                                       0.0197  0.0217     0.0236

A1       0               0      0.050                                       0       0          0.002

D        3.900           4.000  4.100                                       0.1535  0.1575     0.1614

E        3.900           4.000  4.100                                       0.1535  0.1575     0.1614

L        0.300           0.400  0.500                                       0.0118  0.0157     0.0197

L1       0.250           0.350  0.450                                       0.0098  0.0138     0.0177

T                        0.152                                                      0.0060

b        0.200           0.250  0.300                                       0.0079  0.0098     0.0118

e                        0.500                                                      0.0197

                                Number of pins

N                                      28

1. Values in inches are converted from mm and rounded to 4 decimal digits.

112/122                         Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                            Package characteristics

            Figure 44. WLCSP28 28-pin wafer level chip scale package,
                              package outline

                      $              89                         :                         E
                                                                                                       E
                                                                          $ETAIL!                        E

            !BALL
            LOCATION

                                     %                                                                                       E

                                                                                   .OTCH

                                                   AAA  !                                                         '
                                            8           !                                                  &

                      7AFERBACKSIDE                        3IDEVIEW                                                $IE)$

                                                                                          "UMPSIDE

                                           "UMP

                                     EEE:                                                    !

                                                        BX                                                     :

                                                                                   3EATINGPLANE

                                                            $ETAIL!
                                                            ROTATEDBY #

                                                                                                                  -%?!!-

Table 61.   WLCSP28 28-pin wafer level chip scale package,                                                      inches(1)
            package mechanical data
      Dim.                                                                                                           Typ
                                           mm                                                                      0.0232
        A                                                                                                          0.0075
       A1    Min                      Typ               Max                Min                                     0.0157        Max
       A2   0.440                    0.590              0.640            0.0173                                    0.0106       0.0252
        b   0.165                    0.190              0.215            0.0065                                    0.0668       0.0085
        D   0.375                    0.400              0.425            0.0148                                    0.1116       0.0167
        E   0.265                    0.270              0.275            0.0104                                    0.0472       0.0108
        e1  1.677                    1.697              1.717            0.0660                                    0.0157       0.0676
        e2  2.815                    2.835              2.855            0.1108                                    0.0157       0.1124
        e3  1.190                    1.200              1.210            0.0469                                                 0.0476
            0.390                    0.400              0.410            0.0154                                                 0.0161
            0.390                    0.400              0.410            0.0154                                                 0.0161

                                                 Doc ID 15962 Rev 5                                                             113/122
Package characteristics                                                             STM8L151xx, STM8L152xx

Table 61. WLCSP28 28-pin wafer level chip scale package,
                  package mechanical data (continued)

                         mm                                                         inches(1)

Dim.                                                                                   Typ
                                                                                     0.0945
         Min             Typ    Max                                         Min      0.0098     Max
                                                                                     0.0086    0.0949
e4       2.390           2.400  2.410                                       0.0941   0.0020    0.0102
                                                                                               0.0090
F        0.239           0.249  0.259                                       0.0094

G        0.208           0.218  0.228                                       0.0082

eee                      0.050

                                Number of pins

N                                      28

1. Values in inches are converted from mm and rounded to 4 decimal digits.

114/122                         Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                 Package characteristics

Figure 45. UFQFPN32 - 32-lead ultra thin fine pitch                                     Figure 46. UFQFPN32 recommended
                                                                                                         footprint(1)(4)
                 quad flat no-lead package outline
                 (5 x 5)(1)(2)(3)

    Seating plane                                                            ddd C
         C                                                      A

            A3                                              A1

                                             D  16
                                  e                      17
                            9
                     8

            E2 b                                         E

                   1                                24
                        32                            L

     Pin # 1 ID                       D2        L
     R = 0.30               Bottom view

                                                                A0B8_ME

1. Drawing is not to scale.

2. All leads/pads should also be soldered to the PCB to improve the lead/pad solder joint life.

3. There is an exposed die pad on the underside of the UFQFPN package. It is recommended to connect and solder this back-
     side pad to PCB ground.

4. Dimensions are in millimeters.

Table 62.   UFQFPN32 - 32-lead ultra thin fine pitch quad flat no-lead package (5 x 5),
      Dim.  package mechanical data

                                                mm                                                     inches(1)

                   Min                          Typ             Max                     Min            Typ        Max

A                           0.5                 0.55            0.6                     0.0197         0.0217     0.0236

A1                 0.00                         0.02            0.05                                0  0.0008     0.0020

A3                                              0.152                                                  0.006

b                  0.18                         0.23            0.28                    0.0071         0.0091     0.0110

D                  4.90                         5.00            5.10                    0.1929         0.1969     0.2008

D2                                              3.50                                                   0.1378

E                  4.90                         5.00            5.10                    0.1929         0.1969     0.2008

E2                 3.40                         3.50            3.60                    0.1339         0.1378     0.1417

e                                               0.500                                                  0.0197
                                                                                                       0.0157
L                  0.30                         0.40            0.50                    0.0118         0.0031     0.0197

ddd                                             0.08

                                                                                    Number of pins

N                                                                                   32

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                                Doc ID 15962 Rev 5                                115/122
Package characteristics                                                             STM8L151xx, STM8L152xx

         Figure 47. LQFP32 32-pin low profile quad flat package outline

                                                                   ccc C
                             D

                             D1

                             D3                                             A

                                                                            A2

                         24         17

                25                      16                                                      L1

         b

                                                         E3 E1 E

                32
                                                      9

         Pin 1                                                                      A1              L         K

         identification 1           8                             c

                                                                                                       5V_ME

Table 63. LQFP32 32-pin low profile quad flat package, package mechanical data

                             mm                                                     inches(1)

Dim.

         Min                 Typ                         Max                Min         Typ            Max

A                                                        1.6                                           0.063
                                                                                                       0.0059
A1       0.05                                            0.15               0.0020                     0.0571
                                                                                                       0.0177
A2       1.35                 1.4                        1.45               0.0531      0.0551         0.0079
                             0.37                                                       0.0146         0.3622
b        0.3                                             0.45               0.0118                     0.2835
                               9                                                        0.3543
c        0.09                  7                         0.2                0.0035      0.2756         0.3622
                              5.6                                                       0.2205         0.2835
D        8.8                   9                         9.2                0.3465      0.3543
                               7                                                        0.2756         0.0295
D1       6.8                  5.6                        7.2                0.2677      0.2205
                              0.8                                                       0.0315          7.0
D3                            0.6                                                       0.0236
                               1                                                        0.0394
E        8.8                 3.5                        9.2                0.3465
                              0.1                                                        3.5
E1       6.8                                             7.2                0.2677      0.0039

E3

e

L        0.45                                            0.75               0.0177

L1

k        0.0                                            7.0               0.0

ccc

N                                                        Number of pins
                                                                 32

1. Values in inches are converted from mm and rounded to 4 decimal digits.

116/122                                Doc ID 15962 Rev 5
STM8L151xx, STM8L152xx                                                                                                     Package characteristics

Figure 48. UFQFPN48 7 x 7 mm, 0.5 mm pitch, package Figure 49. Recommended footprint

outline(1)(2)(3)                                                                                                           (dimensions in mm)(1)

                                                                                                                                 7.30

                                                                                                                       48                      37
                                                                                                                                                      36
                                                                                                                  1
                               !
                                               4

                                                                                                   6.20
                                                            0.20

                                                      7.30                             &