datasheet

电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索

STM32F767IGT6

器件型号:STM32F767IGT6
器件类别:半导体    集成电路IC    嵌入式处理器和控制器   
文件大小:30766.73KB,共10页
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
下载文档

STM32F767IGT6器件文档内容

                                                      STM32F765xx STM32F767xx

                                                      STM32F768Ax STM32F769xx

   Arm® Cortex®-M7 32b MCU+FPU, 462DMIPS, up to 2MB Flash/

             512+16+4KB RAM, USB OTG HS/FS, 28 com IF, LCD, DSI

                                                                            Datasheet - production data

Features

   Core: Arm® 32-bit Cortex®-M7 CPU with                                          &"'!

•  DPFPU, ART Accelerator™ and L1-cache:

   16 Kbytes I/D cache, allowing 0-wait state

   execution from embedded Flash and external         LQFP100 (14 × 14 mm)  UFBGA176 (10 x 10 mm)           WLCSP180

   memories, up to 216 MHz, MPU,                      LQFP144 (20 × 20 mm)  TFBGA216 (13 x 13 mm)       (0.4 mm pitch)

   462 DMIPS/2.14 DMIPS/MHz (Dhrystone 2.1),          LQFP176 (24 × 24 mm)  TFBGA100 (8 x 8 mm)

   and DSP instructions.                              LQFP208 (28 x 28 mm)

•  Memories

   –  Up to 2 Mbytes of Flash memory organized        •  Low-power

      into two banks allowing read-while-write           –               Sleep, Stop and Standby modes

   –  SRAM: 512 Kbytes (including 128 Kbytes             –               VBAT supply for RTC, 32×32 bit backup

      of data TCM RAM for critical real-time data)                       registers + 4 Kbytes backup SRAM

      + 16 Kbytes of instruction TCM RAM (for         •  3×12-bit, 2.4 MSPS ADC: up to 24 channels

      critical real-time routines) + 4 Kbytes of      •  Digital filters for sigma delta modulator

      backup SRAM                                        (DFSDM), 8 channels / 4 filters

   –  Flexible external memory controller with up

      to 32-bit data bus: SRAM, PSRAM,                •  2×12-bit D/A converters

      SDRAM/LPSDR SDRAM, NOR/NAND                     •  General-purpose DMA: 16-stream DMA

      memories                                           controller with FIFOs and burst support

•  Dual mode Quad-SPI                                 •  Up to 18 timers: up to thirteen 16-bit (1x low-

•  Graphics                                              power 16-bit timer available in Stop mode) and

   –  Chrom-ART Accelerator™ (DMA2D),                    two 32-bit timers, each with up to 4

      graphical hardware accelerator enabling            IC/OC/PWM or pulse counter and quadrature

      enhanced graphical user interface                  (incremental) encoder input. All 15 timers

   –  Hardware JPEG codec                                running up to 216 MHz. 2x watchdogs, SysTick

   –  LCD-TFT controller supporting up to XGA            timer

      resolution                                      •  Debug mode

   –  MIPI® DSI host controller supporting up to         –               SWD & JTAG interfaces

      720p 30 Hz resolution                              –               Cortex®-M7 Trace Macrocell™

•  Clock, reset and supply management                 •  Up to 168 I/O ports with interrupt capability

   –  1.7 V to 3.6 V application supply and I/Os         –               Up to 164 fast I/Os up to 108 MHz

   –  POR, PDR, PVD and BOR                              –               Up to 166 5 V-tolerant I/Os

   –  Dedicated USB power

   –  4-to-26 MHz crystal oscillator

   –  Internal 16 MHz factory-trimmed RC (1%

      accuracy)

   –  32 kHz oscillator for RTC with calibration

   –  Internal 32 kHz RC with calibration

September 2017                                        DocID029041 Rev 6                                         1/255

This is information on a product in full production.                                                        www.st.com
                                               STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

•  Up to 28 communication interfaces           •  Advanced connectivity

   –   Up to 4 I2C interfaces (SMBus/PMBus)       –               USB 2.0 full-speed device/host/OTG

   –   Up to 4 USARTs/4 UARTs (12.5 Mbit/s,                       controller with on-chip PHY

       ISO7816 interface, LIN, IrDA, modem        –               USB 2.0 high-speed/full-speed

       control)                                                   device/host/OTG controller with dedicated

   –   Up to 6 SPIs (up to 54 Mbit/s), 3 with                     DMA, on-chip full-speed PHY and ULPI

       muxed simplex I2S for audio                –               10/100 Ethernet MAC with dedicated DMA:

   –   2 x SAIs (serial audio interface)                          supports IEEE 1588v2 hardware, MII/RMII

   –   3 × CANs (2.0B Active) and 2x SDMMCs    •  8- to 14-bit camera interface up to 54 Mbyte/s

   –   SPDIFRX interface                       •  True random number generator

   –   HDMI-CEC                                •  CRC calculation unit

   –   MDIO slave interface                    •  RTC: subsecond accuracy, hardware calendar

                                               •  96-bit unique ID

                                          Table 1. Device summary

       Reference                                                  Part number

STM32F765xx                  STM32F765BI, STM32F765BG, STM32F765NI, STM32F765NG, STM32F765II,
                             STM32F765IG, STM32F765ZI, STM32F765ZG, STM32F765VI,               STM32F765VG

STM32F767xx                  STM32F767BG, STM32F767BI, STM32F767IG, STM32F767II, STM32F767NG,
                             STM32F767NI, STM32F767VG, STM32F767VI, STM32F767ZG, STM32F767ZI

STM32F768Ax                  STM32F768AI

STM32F769xx                  STM32F769AG, STM32F769AI, STM32F769BG, STM32F769BI, STM32F769IG,
                             STM32F769II, STM32F769NG, STM32F769NI

2/255                                          DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                            Contents

Contents

1  Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2  Functional overview        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

   2.1    Arm® Cortex®-M7 with FPU    ...................................                                                     20

   2.2    Memory protection unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

   2.3    Embedded Flash memory       ....................................                                                    21

   2.4    CRC (cyclic redundancy check) calculation unit  . . . . . . . . . . . . . . . . . . . 21

   2.5    Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

   2.6    AXI-AHB bus matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

   2.7    DMA controller (DMA)       .......................................                                                  23

   2.8    Flexible memory controller (FMC)       ..............................                                               24

   2.9    Quad-SPI memory interface (QUADSPI) . . . . . . . . . . . . . . . . . . . . . . . . . 24

   2.10   LCD-TFT controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

   2.11   Chrom-ART Accelerator™ (DMA2D)         ............................                                                 25

   2.12   Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . . 25

   2.13   JPEG codec (JPEG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

   2.14   External interrupt/event controller (EXTI) . . . . . . . . . . . . . . . . . . . . . . . . . 26

   2.15   Clocks and startup  ..........................................                                                      26

   2.16   Boot modes  ...............................................                                                         27

   2.17   Power supply schemes        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

   2.18   Power supply supervisor     .....................................                                                   29

          2.18.1  Internal reset ON   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

          2.18.2  Internal reset OFF  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

   2.19   Voltage regulator   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

          2.19.1  Regulator ON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

          2.19.2  Regulator OFF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

          2.19.3  Regulator ON/OFF and internal reset ON/OFF availability  . . . . . . . . . . 35

   2.20   Real-time clock (RTC), backup SRAM and backup registers . . . . . . . . . . 35

   2.21   Low-power modes     ..........................................                                                      36

   2.22   VBAT operation     .............................................                                                    37

   2.23   Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

          2.23.1  Advanced-control timers (TIM1, TIM8)    . . . . . . . . . . . . . . . . . . . . . . . . . 39

                              DocID029041 Rev 6                                  3/255

                                                                                                                                  6
Contents                            STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

                2.23.2  General-purpose timers (TIMx)     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

                2.23.3  Basic timers TIM6 and TIM7        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

                2.23.4  Low-power timer (LPTIM1)    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

                2.23.5  Independent watchdog  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

                2.23.6  Window watchdog       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

                2.23.7  SysTick timer  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

          2.24  Inter-integrated circuit interface (I2C)  ............................                                               41

          2.25  Universal synchronous/asynchronous receiver transmitters (USART)                  . . 42

          2.26  Serial peripheral interface (SPI)/inter- integrated sound interfaces (I2S)        .                                  43

          2.27  Serial audio interface (SAI)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

          2.28  SPDIFRX Receiver Interface (SPDIFRX) . . . . . . . . . . . . . . . . . . . . . . . . . 44

          2.29  Audio PLL (PLLI2S)     .........................................                                                     44

          2.30  Audio and LCD PLL (PLLSAI)    .................................                                                      44

          2.31  SD/SDIO/MMC card host interface (SDMMC) . . . . . . . . . . . . . . . . . . . . . 45

          2.32  Ethernet MAC interface with dedicated DMA and IEEE 1588 support . . . 45

          2.33  Controller area network (bxCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

          2.34  Universal serial bus on-the-go full-speed (OTG_FS) . . . . . . . . . . . . . . . . 46

          2.35  Universal serial bus on-the-go high-speed (OTG_HS) . . . . . . . . . . . . . . .                                     46

          2.36  High-definition multimedia interface (HDMI) - consumer

                electronics control (CEC)     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

          2.37  Digital camera interface (DCMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

          2.38  Management Data Input/Output (MDIO) slaves . . . . . . . . . . . . . . . . . . . . 48

          2.39  Random number generator (RNG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

          2.40  General-purpose input/outputs (GPIOs) . . . . . . . . . . . . . . . . . . . . . . . . . . 48

          2.41  Analog-to-digital converters (ADCs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

          2.42  Digital filter for Sigma-Delta Modulators (DFSDM) . . . . . . . . . . . . . . . . . . 49

          2.43  Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

          2.44  Digital-to-analog converter (DAC)         . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

          2.45  Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . . 51

          2.46  Embedded Trace Macrocell™     .................................                                                      51

          2.47  DSI Host (DSIHOST)     ........................................                                                      52

3         Pinouts and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

4         Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

4/255                               DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                Contents

5  Electrical characteristics      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

   5.1  Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

        5.1.1   Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

        5.1.2   Typical values     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

        5.1.3   Typical curves     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

        5.1.4   Loading capacitor    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

        5.1.5   Pin input voltage    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

        5.1.6   Power supply scheme        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

        5.1.7   Current consumption measurement        . . . . . . . . . . . . . . . . . . . . . . . . . . 110

   5.2  Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110

   5.3  Operating conditions    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .112

        5.3.1   General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

        5.3.2   VCAP1/VCAP2 external capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

        5.3.3   Operating conditions at power-up / power-down (regulator ON) . . . . . 115

        5.3.4   Operating conditions at power-up / power-down (regulator OFF)  . . . . 115

        5.3.5   Reset and power control block characteristics      . . . . . . . . . . . . . . . . . . 115

        5.3.6   Over-drive switching characteristics   . . . . . . . . . . . . . . . . . . . . . . . . . . 117

        5.3.7   Supply current characteristics   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

        5.3.8   Wakeup time from low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . 135

        5.3.9   External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 136

        5.3.10  Internal clock source characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . 141

        5.3.11  PLL characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

        5.3.12  PLL spread spectrum clock generation (SSCG) characteristics    . . . . . 145

        5.3.13  MIPI D-PHY characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

        5.3.14  MIPI D-PHY PLL characteristics         . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

        5.3.15  MIPI D-PHY regulator characteristics   . . . . . . . . . . . . . . . . . . . . . . . . . 151

        5.3.16  Memory characteristics     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

        5.3.17  EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

        5.3.18  Absolute maximum ratings (electrical sensitivity)  . . . . . . . . . . . . . . . . 156

        5.3.19  I/O current injection characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

        5.3.20  I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

        5.3.21  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

        5.3.22  TIM timer characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

        5.3.23  RTC characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

        5.3.24  12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

        5.3.25  Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

        5.3.26  VBAT monitoring characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

                              DocID029041 Rev 6                                5/255

                                                                                                                              6
Contents                        STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

               5.3.27  Reference voltage  ....................................                                    .  .  .   .  171

               5.3.28  DAC electrical characteristics  ...........................                                .  .  .   .  172

               5.3.29  Communications interfaces       .............................                              .  .  .   .  174

               5.3.30  FMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .   .  191

               5.3.31  Quad-SPI interface characteristics  .......................                                .  .  .   .  211

               5.3.32  Camera interface (DCMI) timing specifications  ..............                              .  .  .   .  213

               5.3.33  LCD-TFT controller (LTDC) characteristics  .................                               .  .  .   .  214

               5.3.34  Digital filter for Sigma-Delta Modulators (DFSDM) characteristics                             .  .   .  216

               5.3.35  DFSDM timing diagrams      ...............................                                 .  .  .   .  218

               5.3.36  SD/SDIO MMC card host interface (SDMMC) characteristics . . .                              .  .  .   .  219

6         Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .   221

          6.1  LQFP100 14x 14 mm, low-profile quad flat package information . . . . .                                   .      221

          6.2  TFBGA100, 8 x 8 x 0.8 mm thin fine-pitch ball grid array

               package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .      225

          6.3  LQFP144 20 x 20 mm, low-profile quad flat package information                                      ....  .      228

          6.4  LQFP176 24 x 24 mm, low-profile quad flat package information                                      ....  .      232

          6.5  LQFP208 28 x 28 mm low-profile quad flat package information . . . . .                                   .      236

          6.6  WLCSP 180-bump, 5.5 x 6 mm, wafer level chip scale

               package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .      240

          6.7  UFBGA176+25, 10 x 10, 0.65 mm ultra thin fine-pitch ball grid

               array package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .      244

          6.8  TFBGA216, 13 x 13 x 0.8 mm thin fine-pitch ball grid

               array package information  ..................................                                            .      247

          6.9  Thermal characteristics    ....................................                                          .      250

7         Ordering information  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

Appendix A     Recommendations when using internal reset OFF . . . . . . . . . . . 252

          A.1  Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

6/255                           DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                          List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

Table 2.   STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx features and

           peripheral counts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Table 3.   Voltage regulator configuration mode versus device operating mode . . . . . . . . . . . . . . . . 32

Table 4.   Regulator ON/OFF and internal reset ON/OFF availability. . . . . . . . . . . . . . . . . . . . . . . . . 35

Table 5.   Voltage regulator modes in stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

Table 6.   Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

Table 7.   I2C implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

Table 8.   USART implementation  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Table 9.   DFSDM implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Table 10.  Legend/abbreviations used in the pinout table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Table 11.  STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx pin and

           ball definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Table 12.  FMC pin definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Table 13.  STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx alternate

           function mapping  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Table 14.  STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx register

           boundary addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

Table 15.  Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Table 16.  Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Table 17.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Table 18.  General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Table 19.  Limitations depending on the operating power supply range . . . . . . . . . . . . . . . . . . . . . . 114

Table 20.  VCAP1/VCAP2 operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

Table 21.  Operating conditions at power-up / power-down (regulator ON) . . . . . . . . . . . . . . . . . . . 115

Table 22.  Operating conditions at power-up / power-down (regulator OFF). . . . . . . . . . . . . . . . . . . 115

Table 23.  Reset and power control block characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Table 24.  Over-drive switching characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

Table 25.  Typical and maximum current consumption in Run mode, code with data processing

           running from ITCM RAM, regulator ON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Table 26.  Typical and maximum current consumption in Run mode, code with data processing

           running from Flash memory (Single bank mode, ART ON except prefetch / L1-cache ON)

           or SRAM on AXI (L1-cache ON), regulator ON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Table 27.  Typical and maximum current consumption in Run mode, code with data processing

           running from Flash memory (Dual bank mode, ART ON except prefetch / L1-cache ON),

           regulator ON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Table 28.  Typical and maximum current consumption in Run mode, code with data processing

           running from Flash memory (Single bank mode) or SRAM on AXI (L1-cache disabled),

           regulator ON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

Table 29.  Typical and maximum current consumption in Run mode, code with data processing

           running from Flash memory (Dual bank mode), regulator ON . . . . . . . . . . . . . . . . . . . . . 122

Table 30.  Typical and maximum current consumption in Run mode, code with data processing

           running from Flash memory (Single bank mode) on ITCM interface (ART disabled),

           regulator ON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Table 31.  Typical and maximum current consumption in Run mode, code with data processing

           running from Flash memory (Dual bank mode) on ITCM interface (ART disabled),

           regulator ON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Table 32.  Typical and maximum current consumption in Run mode, code with data processing

                                 DocID029041 Rev 6                                             7/255

                                                                                                                                                      10
List of tables                             STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

           running from Flash memory (Single bank mode, ART ON except prefetch / L1-cache ON)

           or SRAM on AXI (L1-cache ON), regulator OFF. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Table 33.  Typical and maximum current consumption in Run mode, code with data processing

           running from Flash memory (Dual bank mode, ART ON except prefetch / L1-cache ON)

           or SRAM on AXI (L1-cache ON), regulator OFF. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Table 34.  Typical and maximum current consumption in Sleep mode, regulator ON. . . . . . . . . . . . 126

Table 35.  Typical and maximum current consumption in Sleep mode, regulator OFF . . . . . . . . . . . 127

Table 36.  Typical and maximum current consumptions in Stop mode . . . . . . . . . . . . . . . . . . . . . . . 127

Table 37.  Typical and maximum current consumptions in Standby mode . . . . . . . . . . . . . . . . . . . . 128

Table 38.  Typical and maximum current consumptions in VBAT mode. . . . . . . . . . . . . . . . . . . . . . . 129

Table 39.  Switching output I/O current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

Table 40.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

Table 41.  Low-power mode wakeup timings   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

Table 42.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

Table 43.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

Table 44.  HSE 4-26 MHz oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

Table 45.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

Table 46.  HSI oscillator characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

Table 47.  LSI oscillator characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

Table 48.  Main PLL characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

Table 49.  PLLI2S characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

Table 50.  PLLISAI characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

Table 51.  SSCG parameters constraint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

Table 52.  MIPI D-PHY characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

Table 53.  MIPI D-PHY AC characteristics LP mode and HS/LP

           transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

Table 54.  DSI-PLL characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

Table 55.  DSI regulator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

Table 56.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

Table 57.  Flash memory programming (single bank configuration

           nDBANK=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

Table 58.  Flash memory programming (dual bank configuration

           nDBANK=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

Table 59.  Flash memory programming with VPP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

Table 60.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

Table 61.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

Table 62.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

Table 63.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

Table 64.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

Table 65.  I/O current injection susceptibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

Table 66.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

Table 67.  Output voltage characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

Table 68.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

Table 69.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

Table 70.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

Table 71.  RTC characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

Table 72.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

Table 73.  ADC static accuracy at fADC = 18 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

Table 74.  ADC static accuracy at fADC = 30 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

Table 75.  ADC static accuracy at fADC = 36 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

Table 76.  ADC dynamic accuracy at fADC = 18 MHz - limited test conditions  . . . . . . . . . . . . . . . . . 168

Table 77.  ADC dynamic accuracy at fADC = 36 MHz - limited test conditions  . . . . . . . . . . . . . . . . . 168

8/255                                      DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                                                                List of tables

Table 78.   Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  171

Table 79.   Temperature sensor calibration values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  171

Table 80.   VBAT monitoring characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  171

Table 81.   internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  171

Table 82.   Internal reference voltage calibration values  ...........................                                         .  .  .  .  .  .  .  172

Table 83.   DAC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  172

Table 84.   Minimum I2CCLK frequency in all I2C modes . . . . . . . . . . . . . . . . . . . . . . . . . .                      .  .  .  .  .  .  .  175

Table 85.   I2C analog filter characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  175

Table 86.   SPI dynamic characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  176
            I2S dynamic characteristics
Table 87.                                ........................................                                              .  .  .  .  .  .  .  179

Table 88.   Dynamics characteristics: JTAG characteristics . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  .  .  .  181

Table 89.   Dynamics characteristics: SWD characteristics . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  .  .  .  .  182

Table 90.   SAI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  183

Table 91.   USB OTG full speed startup time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  185

Table 92.   USB OTG full speed DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . .                     .  .  .  .  .  .  .  185

Table 93.   USB OTG full speed electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  .  .  .  .  186

Table 94.   USB HS DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  187

Table 95.   USB HS clock timing parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  187

Table 96.   Dynamic characteristics: USB ULPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  .  .  188

Table 97.   Dynamics characteristics: Ethernet MAC signals for SMI. . . . . . . . . . . . . . . . . .                          .  .  .  .  .  .  .  189

Table 98.   Dynamics characteristics: Ethernet MAC signals for RMII . . . . . . . . . . . . . . . . .                          .  .  .  .  .  .  .  190

Table 99.   Dynamics characteristics: Ethernet MAC signals for MII . . . . . . . . . . . . . . . . . .                         .  .  .  .  .  .  .  190

Table 100.  MDIO Slave timing parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  191

Table 101.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read timings . . . . . . . . . .                                       .  .  .  .  .  .  .  193

Table 102.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read - NWAIT timings . . .                                             .  .  .  .  .  .  .  193

Table 103.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write timings . . . . . . . . . .                                      .  .  .  .  .  .  .  194

Table 104.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write - NWAIT timings. . .                                             .  .  .  .  .  .  .  195

Table 105.  Asynchronous multiplexed PSRAM/NOR read timings. . . . . . . . . . . . . . . . . . . .                             .  .  .  .  .  .  .  196

Table 106.  Asynchronous multiplexed PSRAM/NOR read-NWAIT timings . . . . . . . . . . . . .                                    .  .  .  .  .  .  .  196

Table 107.  Asynchronous multiplexed PSRAM/NOR write timings . . . . . . . . . . . . . . . . . . .                             .  .  .  .  .  .  .  197

Table 108.  Asynchronous multiplexed PSRAM/NOR write-NWAIT timings . . . . . . . . . . . . .                                   .  .  .  .  .  .  .  198

Table 109.  Synchronous multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . . . . .                             .  .  .  .  .  .  .  200

Table 110.  Synchronous multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . .                      .  .  .  .  .  .  .  202

Table 111.  Synchronous non-multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . .                               .  .  .  .  .  .  .  203

Table 112.  Synchronous non-multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . .                          .  .  .  .  .  .  .  205

Table 113.  Switching characteristics for NAND Flash read cycles . . . . . . . . . . . . . . . . . . . .                       .  .  .  .  .  .  .  207

Table 114.  Switching characteristics for NAND Flash write cycles. . . . . . . . . . . . . . . . . . . .                       .  .  .  .  .  .  .  208

Table 115.  SDRAM read timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  209

Table 116.  LPSDR SDRAM read timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  209

Table 117.  SDRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  210

Table 118.  LPSDR SDRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  211

Table 119.  Quad-SPI characteristics in SDR mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  211

Table 120.  Quad SPI characteristics in DDR mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  212

Table 121.  DCMI characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  213

Table 122.  LTDC characteristics  .............................................                                                .  .  .  .  .  .  .  214

Table 123.  DFSDM measured timing 1.71-3.6V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  .  .  216

Table 124.  Dynamic characteristics: SD / MMC characteristics, VDD=2.7V to 3.6V . . . . . .                                    .  .  .  .  .  .  .  220

Table 125.  Dynamic characteristics: eMMC characteristics, VDD=1.71V to 1.9V . . . . . . . .                                   .  .  .  .  .  .  .  220

Table 126.  LQPF100, 14 x 14 mm 100-pin low-profile quad flat package mechanical data.                                         .  .  .  .  .  .  .  222

Table 127.  TFBGA100, 8 x 8 × 0.8 mm thin fine-pitch ball grid array

            package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  225

Table 128.  TFBGA100 recommended PCB design rules (0.8 mm pitch BGA). . . . . . . . . . .                                      .  .  .  .  .  .  .  227

                                         DocID029041 Rev 6                                                                                       9/255

                                                                                                                                                         10
List of tables                         STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

Table 129.  LQFP144, 20 x 20 mm, 144-pin low-profile quad flat package

            mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  229

Table 130.  LQFP176, 24 x 24 mm, 176-pin low-profile quad flat package

            mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  233

Table 131.  LQFP208, 28 x 28 mm, 208-pin low-profile quad flat package

            mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  237

Table 132.  WLCSP 180-bump, 5.5 x 6 mm, 0.4 mm pitch wafer level chip scale

            package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  .  241

Table 133.  WLCSP 180-bump, 5.5 x 6 mm, recommended PCB design rules

            (0.4 mm pitch) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  .  .  242

Table 134.  UFBGA176+25, 10 × 10 × 0.65 mm ultra thin fine-pitch ball grid array

            package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  .  244

Table 135.  UFBGA176+25 recommended PCB design rules (0.65 mm pitch BGA)                                              .  .  .  .  .  .  .  .  .  .  .  .  .  245

Table 136.  TFBGA216, 13 × 13 × 0.8 mm thin fine-pitch ball grid array

            package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  .  247

Table 137.  TFBGA216 recommended PCB design rules (0.8 mm pitch BGA). . . . .                                         .  .  .  .  .  .  .  .  .  .  .  .  .  248

Table 138.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  .  .  250

Table 139.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  .  .  251

Table 140.  Limitations depending on the operating power supply range . . . . . . . . .                               .  .  .  .  .  .  .  .  .  .  .  .  .  252

Table 141.  Document revision history  ...................................                                            .  .  .  .  .  .  .  .  .  .  .  .  .  253

10/255                                 DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                             List of figures

List of figures

Figure  1.   Compatible board design for LQFP100 package    ..........................                                                  .  .  .  .  . 18

Figure  2.   STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx block diagram                                                           .  .  .  . 19

Figure  3.   STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx AXI-AHB
             bus matrix architecture(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
                                                                                                                                        .  .  .  .  . 22

Figure  4.   VDDUSB connected to VDD power supply      ...............................                                                  .  .  .  .  . 28

Figure  5.   VDDUSB connected to external power supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  .  . 29

Figure  6.   Power supply supervisor interconnection with internal reset OFF . . . . . . . . . . . . . .                                .  .  .  .  . 30

Figure  7.   PDR_ON control with internal reset OFF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  . 31

Figure  8.   Regulator OFF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  . 33

Figure  9.   Startup in regulator OFF: slow VDD slope

             - power-down reset risen after VCAP_1,VCAP_2 stabilization . . . . . . . . . . . . . . . . . . .                           .  .  .  .  . 34

Figure  10.  Startup in regulator OFF mode: fast VDD slope

             - power-down reset risen before VCAP_1,VCAP_2 stabilization. . . . . . . . . . . . . . . . . .                             .  .  .  .  . 34

Figure  11.  STM32F76xxx LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  . 54

Figure  12.  STM32F76xxx TFBGA100 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  .  . 55

Figure  13.  STM32F76xxx LQFP144 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  . 56

Figure  14.  STM32F76xxx LQFP176 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  . 57

Figure  15.  STM32F769xx LQFP176 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  . 58

Figure  16.  STM32F769Ax/STM32F768Ax WLCSP180 ballout . . . . . . . . . . . . . . . . . . . . . . . . .                                 .  .  .  .  . 59

Figure  17.  STM32F76xxx LQFP208 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  . 60

Figure  18.  STM32F769xx LQFP208 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  . 61

Figure  19.  STM32F76xxx UFBGA176 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  . 62

Figure  20.  STM32F76xxx TFBGA216 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  . 63

Figure  21.  STM32F769xx TFBGA216 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  . 64

Figure  22.  Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  102

Figure  23.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  107

Figure  24.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  107

Figure  25.  STM32F769xx/STM32F779xx power supply scheme . . . . . . . . . . . . . . . . . . . . . . .                                  .  .  .  .  108

Figure  26.  STM32F767xx/STM32F777xx power supply scheme . . . . . . . . . . . . . . . . . . . . . . .                                  .  .  .  .  109

Figure  27.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                         .  .  .  .  110

Figure  28.  External capacitor CEXT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  114

Figure  29.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . .                           .  .  .  .  137

Figure  30.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . .                          .  .  .  .  138

Figure  31.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  .  139

Figure  32.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  .  140

Figure  33.  ACCHSI versus temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  .  141

Figure  34.  LSI deviation versus temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  142

Figure  35.  PLL output clock waveforms in center spread mode . . . . . . . . . . . . . . . . . . . . . . . .                           .  .  .  .  146

Figure  36.  PLL output clock waveforms in down spread mode . . . . . . . . . . . . . . . . . . . . . . . . .                           .  .  .  .  147

Figure  37.  MIPI D-PHY HS/LP clock lane transition timing diagram . . . . . . . . . . . . . . . . . . . . .                            .  .  .  .  150

Figure  38.  MIPI D-PHY HS/LP data lane transition timing diagram . . . . . . . . . . . . . . . . . . . . . .                           .  .  .  .  150

Figure  39.  FT I/O input characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  160

Figure  40.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  163

Figure  41.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  .  164

Figure  42.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  169

Figure  43.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                     .  .  .  .  169

Figure  44.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . . . . .                                       .  .  .  .  170

Figure  45.  Power supply and reference decoupling (VREF+ connected to VDDA). . . . . . . . . . . .                                     .  .  .  .  170

                 DocID029041 Rev 6                                                                                                            11/255

                                                                                                                                                          13
List of figures                    STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

Figure  46.  12-bit buffered /non-buffered DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  .  .  .  174

Figure  47.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . .                        .  .  .  .  .  .  .  .  .  .  .  .  .  .  177
             SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . .
Figure  48.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  .  .  .  .  .  178

Figure  49.  I2S slave timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  .  .  .  .  .  .  .  .  .  178

Figure  50.  I2S master timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  .  .  .  180

Figure  51.                                                                                                        .  .  .  .  .  .  .  .  .  .  .  .  .  .  180

Figure  52.  JTAG timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  .  .  182

Figure  53.  SWD timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  .  .  .  .  .  .  183

Figure  54.  SAI master timing waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  .  .  184

Figure  55.  SAI slave timing waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  185

Figure  56.  USB OTG full speed timings: definition of data signal rise and fall time                              .  .  .  .  .  .  .  .  .  .  .  .  .  .  186

Figure  57.  ULPI timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .  .  .  .  188

Figure  58.  Ethernet SMI timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  .  .  189

Figure  59.  Ethernet RMII timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  189

Figure  60.  Ethernet MII timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  .  .  .  .  .  .  190

Figure  61.  MDIO Slave timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  .  .  .  191

Figure  62.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read waveforms                                            .  .  .  .  .  .  .  .  .  .  .  .  .  .  192

Figure  63.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write waveforms                                           .  .  .  .  .  .  .  .  .  .  .  .  .  .  194

Figure  64.  Asynchronous multiplexed PSRAM/NOR read waveforms. . . . . . . . . .                                  .  .  .  .  .  .  .  .  .  .  .  .  .  .  195

Figure  65.  Asynchronous multiplexed PSRAM/NOR write waveforms . . . . . . . . .                                  .  .  .  .  .  .  .  .  .  .  .  .  .  .  197

Figure  66.  Synchronous multiplexed NOR/PSRAM read timings . . . . . . . . . . . . .                              .  .  .  .  .  .  .  .  .  .  .  .  .  .  199

Figure  67.  Synchronous multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . .                       .  .  .  .  .  .  .  .  .  .  .  .  .  .  201

Figure  68.  Synchronous non-multiplexed NOR/PSRAM read timings . . . . . . . . . .                                .  .  .  .  .  .  .  .  .  .  .  .  .  .  203

Figure  69.  Synchronous non-multiplexed PSRAM write timings . . . . . . . . . . . . . .                           .  .  .  .  .  .  .  .  .  .  .  .  .  .  204

Figure  70.  NAND controller waveforms for read access . . . . . . . . . . . . . . . . . . . .                     .  .  .  .  .  .  .  .  .  .  .  .  .  .  206

Figure  71.  NAND controller waveforms for write access . . . . . . . . . . . . . . . . . . . .                    .  .  .  .  .  .  .  .  .  .  .  .  .  .  206

Figure  72.  NAND controller waveforms for common memory read access . . . . . .                                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  207

Figure  73.  NAND controller waveforms for common memory write access. . . . . .                                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  207

Figure  74.  SDRAM read access waveforms (CL = 1) . . . . . . . . . . . . . . . . . . . . . .                      .  .  .  .  .  .  .  .  .  .  .  .  .  .  208

Figure  75.  SDRAM write access waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  .  .  .  .  .  .  .  .  .  210

Figure  76.  Quad-SPI timing diagram - SDR mode. . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  213

Figure  77.  Quad-SPI timing diagram - DDR mode  ........................                                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  213

Figure  78.  DCMI timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  .  .  214

Figure  79.  LCD-TFT horizontal timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  .  .  .  .  .  215

Figure  80.  LCD-TFT vertical timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  .  .  .  215

Figure  81.  Channel transceiver timing diagrams . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  .  .  .  .  .  218

Figure  82.  SDIO high-speed mode  ....................................                                            .  .  .  .  .  .  .  .  .  .  .  .  .  .  219

Figure  83.  SD default mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  .  .  .  .  .  .  219

Figure  84.  LQFP100, 14 x 14 mm 100-pin low-profile quad flat package outline .                                   .  .  .  .  .  .  .  .  .  .  .  .  .  .  221

Figure  85.  LQFP100, 14 x 14 mm, 100-pin low-profile quad flat package

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  .  .  223

Figure  86.  LQFP100, 14 x 14 mm, 100-pin low-profile quad flat package

             top view example  ........................................                                            .  .  .  .  .  .  .  .  .  .  .  .  .  .  224

Figure  87.  TFBGA100, 8 × 8 × 0.8 mm thin fine-pitch ball grid array

             package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  225

Figure  88.  TFBGA100, 8 x 8 x 0.8 mm thin fine-pitch ball grid array

             package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  .  .  .  .  .  226

Figure  89.  TFBGA100, 8 × 8 × 0.8mm thin fine-pitch ball grid array package

             top view example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  .  .  .  .  .  .  227

Figure  90.  LQFP144, 20 x 20 mm, 144-pin low-profile quad flat package outline .                                  .  .  .  .  .  .  .  .  .  .  .  .  .  .  228

Figure  91.  LQFP144, 20 x 20 mm, 144-pin low-profile quad flat package

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  .  .  .  .  .  230

12/255                             DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                                                                    List        of  figures

Figure  92.   LQFP144, 20 x 20mm, 144-pin low-profile quad flat package

              top view example  ........................................                                            .  .  .  .  .  .  .  .  .  ..  .  .  .  231

Figure  93.   LQFP176, 24 x 24 mm, 176-pin low-profile quad flat package outline .                                  .  .  .  .  .  .  .  .  .  ..  .  .  .  232

Figure  94.   LQFP176, 24 x 24 mm, 176-pin low-profile quad flat package

              recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  ..  .  .  .  234

Figure  95.   LQFP176, 24 x 24 mm, 176-pin low-profile quad flat package

              top view example  ........................................                                            .  .  .  .  .  .  .  .  .  ..  .  .  .  235

Figure  96.   LQFP208, 28 x 28 mm, 208-pin low-profile quad flat package outline .                                  .  .  .  .  .  .  .  .  .  ..  .  .  .  236

Figure  97.   LQFP208, 28 x 28 mm, 208-pin low-profile quad flat package

              recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  ..  .  .  .  238

Figure  98.   LQFP208, 28 x 28 mm, 208-pin low-profile quad flat package

              top view example  ........................................                                            .  .  .  .  .  .  .  .  .  ..  .  .  .  239

Figure  99.   WLCSP 180-bump, 5.5 x 6 mm, 0.4 mm pitch wafer level chip scale

              package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  ..  .  .  .  240

Figure  100.  WLCSP 180-bump, 5.5 x 6 mm, 0.4 mm pitch wafer level chip scale

              package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  ..  .  .  .  242

Figure  101.  WLCSP180-bump, 5.5 x 6 mm, 0.4 mm pitch wafer level chip scale

              package top view example  .................................                                           .  .  .  .  .  .  .  .  .  ..  .  .  .  243

Figure  102.  UFBGA176+25, 10 × 10 × 0.65 mm ultra thin fine-pitch ball grid array

              package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  ..  .  .  .  244

Figure  103.  UFBGA176+25, 10 x 10 mm x 0.65 mm, ultra fine-pitch ball grid array

              package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  ..  .  .  .  245

Figure  104.  UFBGA 176+25, 10 × 10 × 0.65 mm ultra thin fine-pitch ball grid array

              package top view example  .................................                                           .  .  .  .  .  .  .  .  .  ..  .  .  .  246

Figure  105.  TFBGA216, 13 × 13 × 0.8 mm thin fine-pitch ball grid array

              package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  ..  .  .  .  247

Figure  106.  TFBGA216, 13 x 13 mm, 0.8 mm pitch, thin fine-pitch ball grid array

              package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  ..  .  .  .  248

Figure  107.  TFBGA216, 13 × 13 × 0.8 mm thin fine-pitch ball grid array

              package top view example  .................................                                           .  .  .  .  .  .  .  .  .  ..  .  .  .  249

                                        DocID029041 Rev 6                                                                                             13/255

                                                                                                                                                                 13
Description                                STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

1            Description

             The STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx devices are based
             on the high-performance Arm® Cortex®-M7 32-bit RISC core operating at up to 216 MHz
             frequency. The Cortex®-M7 core features a floating point unit (FPU) which supports Arm®

             double-precision and single-precision data-processing instructions and data types. It also

             implements a full set of DSP instructions and a memory protection unit (MPU) which

             enhances the application security.

             The STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx devices incorporate

             high-speed embedded memories with a Flash memory up to 2 Mbytes, 512 Kbytes of

             SRAM (including 128 Kbytes of Data TCM RAM for critical real-time data), 16 Kbytes of

             instruction TCM RAM (for critical real-time routines), 4 Kbytes of backup SRAM available in

             the lowest power modes, and an extensive range of enhanced I/Os and peripherals

             connected to two APB buses, two AHB buses, a 32-bit multi-AHB bus matrix and a multi

             layer AXI interconnect supporting internal and external memories access.

             All the devices offer three 12-bit ADCs, two DACs, a low-power RTC, twelve general-

             purpose 16-bit timers including two PWM timers for motor control, two general-purpose 32-

             bit timers, a true random number generator (RNG). They also feature standard and

             advanced communication interfaces:

             •  Up to four I2Cs

             •  Six SPIs, three I2Ss in half-duplex mode. To achieve audio class accuracy, the I2S

                peripherals can be clocked via a dedicated internal audio PLL or via an external clock

                to allow synchronization.

             •  Four USARTs plus four UARTs

             •  An USB OTG full-speed and a USB OTG high-speed with full-speed capability (with the

                ULPI)

             •  Three CANs

             •  Two SAI serial audio interfaces

             •  Two SDMMC host interfaces

             •  Ethernet and camera interfaces

             •  LCD-TFT display controller

             •  Chrom-ART Accelerator™

             •  SPDIFRX interface

             •  HDMI-CEC

             Advanced peripherals include two SDMMC interfaces, a flexible memory control (FMC)

             interface, a Quad-SPI Flash memory interface, a camera interface for CMOS sensors.

             The STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx devices operate in

             the –40 to +105 °C temperature range from a 1.7 to 3.6 V power supply. Dedicated supply

             inputs for USB (OTG_FS and OTG_HS) and SDMMC2 (clock, command and 4-bit data) are

             available on all the packages except LQFP100 for a greater power supply choice.

             The supply voltage can drop to 1.7 V with the use of an external power supply supervisor. A

             comprehensive set of power-saving mode allows the design of low-power applications.

             The STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx devices offer

             devices in 11 packages ranging from 100 pins to 216 pins. The set of included peripherals

             changes with the device chosen.

14/255                                     DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                Description

These features make the STM32F765xx, STM32F767xx, STM32F768Ax             and

STM32F769xx microcontrollers suitable for a wide range of applications:

•  Motor drive and application control

•  Medical equipment

•  Industrial applications: PLC, inverters, circuit breakers

•  Printers, and scanners

•  Alarm systems, video intercom, and HVAC

•  Home audio appliances

•  Mobile applications, Internet of Things

•  Wearable devices: smartwatches

The following table lists the peripherals available on each part number.

                           DocID029041 Rev 6                                   15/255

                                                                                            53
16/255                                            Table 2.    STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx features and                                                                              Description

                                                                                                   peripheral counts

                               Peripherals        STM32F      STM32F767          STM32F      STM32F767   STM32F      STM32F     STM32F         STM32F767     STM32F      STM32F767    STM32F      STM32F767

                                                  765Vx       /769Vx             765Zx       /769Zx      769Ax       768Ax        765Ix        /769Ix        765Bx            /769Bx  765Nx       /769Nx

                   Flash memory in Kbytes         1024  2048  1024         2048  1024  2048  1024  2048  1024  2048  2048    1024     2048     1024  2048    1024  2048  1024  2048   1024  2048  1024  2048

                                          System                                                                     512(368+16+128)

                   SRAM in           Instruction                                                                             16

                   Kbytes

                                          Backup                                                                             4

                   FMC memory controller                                                                                     Yes(1)

                   Quad-SPI                                                                                                  Yes

                   Ethernet                                                Yes                                   No                                                      Yes

                                     General-                                                                                10

                                     purpose

DocID029041 Rev 6                    Advanced-                                                                               2                                                                                STM32F765xx STM32F767xx

                   Timers            control

                                     Basic                                                                                   2

                                     Low-power                                                                               1

                   Random number generator                                                                                   Yes

                                     SPI / I2S          4/3  (simplex)(2)                                                                 6/3  (simplex)(2)

                                     I2C                                                                                     4

                                     USART/UART                                                                              4/4

                                     USB OTG FS                                                                              Yes

                   Communication     USB OTG HS                                                                              Yes                                                                              STM32F768Ax

                   interfaces        CAN                                                                                     3

                                     SAI                                                                                     2

                                     SPDIFRX                                                                                4 inputs

                                     SDMMC1                                                                                  Yes

                                     SDMMC2                                                                                  Yes(3)                                                                           STM32F769xx

                   Camera interface                                                                                          Yes

                   MIPI-DSI Host(4)                                        No                                   Yes                   No       Yes           No               Yes     No          Yes

                   LCD-TFT                        No          Yes                No                      Yes                          No       Yes           No               Yes     No          Yes
                                           Table 2. STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx features and                                                                                            STM32F765xx

                                                                                        peripheral counts (continued)

                            Peripherals    STM32F  STM32F767   STM32F                   STM32F767    STM32F      STM32F     STM32F                        STM32F767         STM32F  STM32F767  STM32F  STM32F767

                                           765Vx       /769Vx                 765Zx          /769Zx  769Ax       768Ax        765Ix                           /769Ix        765Bx   /769Bx     765Nx   /769Nx

                   Chrom-ART Accelerator™                                                                                Yes

                   (DMA2D)

                   JPEG codec              No            Yes                  No                     Yes                      No                                   Yes      No            Yes  No            Yes  STM32F767xx

                   GPIOs                           82                                   114                 129               140                                  132      168           159  168           159

                   DFSDM1                                                                                        Yes (4 filters)

                   12-bit ADC                                                                                            3

                   Number of channels              16                                                                                                     24                                                      STM32F768Ax STM32F769xx

                   12-bit DAC                                                                                            Yes

                   Number of channels                                                                                    2

                   Maximum CPU frequency                                                                         216 MHz(5)

DocID029041 Rev 6  Operating voltage                                                                             1.7 to 3.6 V(6)

                                                                                                     Ambient temperatures: –40 to +85 °C /–40 to +105                   °C

                   Operating temperatures

                                                                                                          Junction temperature: –40 to + 125 °C

                   Package                     LQFP100                            LQFP144            WLCSP180                 UFBGA176(7)                                        LQFP208           TFBGA216

                                               TFBGA100                                                                                                   LQFP176

                   1.  For the LQFP100 package, only FMC Bank1 is available. Bank1 can only support a multiplexed NOR/PSRAM memory using the NE1 Chip Select.

                   2.  The SPI1, SPI2 and SPI3 interfaces give the flexibility to work in an exclusive way in either the SPI mode or the I2S audio mode.

                   3.  SDMMC2 supports a dedicated power rail for clock, command and data 0..4 lines, feature available starting from 144 pin package.

                   4.  DSI host interface is only available on STM32F769x sales types.

                   5.  216 MHz maximum frequency for - 40°C to + 85°C ambient temperature range (200 MHz maximum frequency for - 40°C to + 105°C ambient temperature range).

                   6.  VDD/VDDA minimum value of 1.7 V is obtained when the internal reset is OFF (refer to Section 2.18.2: Internal reset OFF).

                   7.  UFBGA176 is not available for STM32F769x sales types.

17/255                                                                                                                                                                                                            Description
Description                                          STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

             Full compatibility throughout the family

             The STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx devices are fully

             pin-to-pin, compatible with the STM32F4xxxx devices, allowing the user to try different

             peripherals, and reaching higher performances (higher frequency) for a greater degree of

             freedom during the development cycle.

             Figure 1 gives compatible board designs between the STM32F7xx and STM32F4xx

             families.

                             Figure 1. Compatible board design for LQFP100 package

                                                                    670)[[670)[[

                                                                    670)[[670)[[

                                                                    670)[[670)[[

             3&                                                  670)[[670)[[

             9''             

             966$            

             95()           

             9''$            

             3$:.83        

                        3$  

                        3$  

                                 

                                 3$  966  9''  3$  3$  3$  3$  3&  3&  3%  3%  3%  3(  3(  3(   3(  3(  3(  3(  3(  3(  3%  3%   9&$3  9''

                        3&                                                 670)[[[

             966$            

             95()           

             9''$            

             3$:.83        

             3$                              3LQVWRDUHQRWFRPSDWLEOH

             3$             

             3$             

                                 

                                 966  9''  3$  3$  3$  3$  3&  3&  3%  3%  3%  3(  3(  3(  3(  3(  3(  3(  3(  3(  3%  3%  9&$3  966    9''

                                                                                                                                                                     06Y9

             The STM32F76x LQFP144, LQFP176, LQFP208, TFBGA216, UFBGA176 packages are

             fully pin to pin compatible with STM32F4xx devices.

18/255                                               DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                                                                                                                                                                                                                                                                                Description

    Figure 2. STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx block diagram

    -7567-7',                           -7$*     6:                 038)38

    -7&.6:&/.                                  (70                      19,&

    -7'26:'-7'2                                                                        '7&0                                                                               '7&05$0.%

    75$&(&.                                      $UP&38                                 ,&70                                                                               ,7&05$0.%

    75$&('>@                                  &RUWH[0                                                            $+%$;,

                                                             ,&DFKH                      $;,0                                                                                                        )/$6+0%                                                                             ),)2     -3(*

                                                             .%                                                                                                           $&&(/

                                                                                                                                                                             &$&+(                    )/$6+0%                                                                                      51*

                                                 0+]      '&DFKH                      $+%3

                                                             .%                        $+%6                                                                                                                                                                                              ),)2     &DPHUD                        +6<1&96<1&

                                                                                                                               $+%%86$+0%$EX7V5,PD;WUL[6600               65$0.%                                                                                                           ,7)                     38,;&/.'>@

    0,,RU50,,DV$)                      (WKHUQHW0$&                                   '0$                                                                                                                                                                                              ),)2                                   '3
                                                                                                                                                                                                                                                                                                                                   '0
                                                                                                                                                                                     65$0.%                                                                                                     86%              3+<
    0',2DV$)                                                                            ),)2                                                                                                                                                                                                                                     6&/6'$,17,'9%86
                                                   
                                                                                                                                                                                                                                                                                                     27*)6
                                                                                                                                                                                    $+%0+=                                                                                                                                   &/.1(>@$>@
                                                       86%
    '3'0                                 3+<                                            '0$                                                                                                                                                                                                                                     '>@12(11:(1
                                                                                                                                                                                    (;70(0&7/ )0&
    8/3,&.'>@',56731;7                   27*+6                               ),)2                                                                                                                                                                                                                                     1%/>@6'&/.(>@6'1(>@

    6&/6'$,17,'9%86                                                                                                                                                          65$06'5$0125)ODVK                                                                                                                       6'1:(1/

                                                                               6WUHDPV                                                                                            1$1')ODVK6'5$0                                                                                                                              15$61&$61$'9

                                                   *3'0$                                ),)2                                                                                        4XDG63,                                                                                                                                     1:$,7,171

                                                                                                                                                                                                                                                                                                     #9''$                         &/.&6'>@

                                                   *3'0$                     6WUHDPV                                                                                $+%0+]                                                                                                 325           6833/<

                                                                                          ),)2                                                                                                                                                                                       UHVHW

                                                                                                                                                                                                                                                                                                     683(59,6,21

    /&'B5>@/&'B*>@/&'B%>@                                                                                                                                                                                                                                              ,QW             3253'5

    /&'B+6<1&/&'B96<1&/&'B'(                  /&'7)7                                ),)2                                                                                                                                                                                                              %25                    9''$966$

    /&'B&/.                                                                                                                                                                                                                         #9''$                                                                    39'                   15(6(7

                                                 &+520$57                                ),)2                                                                                                                                                                                                                                     :.83>@

                                                    '0$'                                                                                                                                                                                     5&+6                                                  #9''                        9''00&         WR9

                                                                                                                                                                                                                                              5&/6                                  9''           %%JHQ32:(501*7            9''86%        WR9

    3$>@                                       *3,23257$                                                                                                                                                                                                                                       92/75(*                     9''    WR9

                                                                                                                                                                                                                          3//3//3//                                                    3:5&75/  9729                  966

    3%>@                                       *3,23257%                                                                                                                                                                                                                                                                     9&$3

    3&>@                                       *3,23257&                                                                                                                                                                                                                                       #9''

                                                                                                                                                                                                                                                                                                             ;7$/26&              26&B,1

    3'>@                                       *3,23257'                                                                                                                                                                                                                                               0+]              26&B287

    3(>@                                       *3,23257(                                                                                                                                  5&&                                                                                                  :'*.

                                                                                                                                                                                      5H0VHW                   F*RQ7WURO

    3)>@                                       *3,23257)                                                                                                                                                                                                                              6WDQGE\                                9%$7   WR9

                                                                                                                                                                                                                                                                                            LQWHUIDFH

    3*>@                                       *3,23257*                                                                                                                                        $3%3&/.  $3%3&/.  $+%3&/.  $+%3&/.                                                                    #96:               26&B,1

    3+>@                                                                                                                                                                              )&/.  +&/.                                                                                 /6              ;7$/N+]                   26&B287

                                                   *3,23257+

                                                                                                                                                                                                                                                                                                       57&                         57&B76

    3,>@                                       *3,23257,                                                                                                                                                                                                                                       $:8                           57&B7$03[

                                                                                                                                                                                                                                                                                     /6              %DFNXSUHJLVWHU               57&B287

    3->@                                         *3,23257-                                                                                                                                &5&                                                                                                  .%%.35$0

    3.>@                                        *3,23257.                                                                                                                                                                                                                                       7,0         E              FKDQQHOV(75DV$)

    $)                                                                                                                                                                                                                                                                                         7,0         E              FKDQQHOV(75DV$)

                                                   (;7,7:.83

    '>@                                                                     ),)2 ),)2                                       *3'0$                                                                           *3'0$                                                                               7,0         E              FKDQQHOV(75DV$)

    &0'&.DV$)                                  6'00&

    '>@                                         6'00&                                                                                                               $+%$3%     $+%$3%                                                                                                        7,0         E              FKDQQHOV

    &0'&.DV$)

    FRPSOFKDQ 7,0B&+>@1              7,03:0              E                                                                                                                                                                                                                         7,0        E              FKDQQHOVDV$)

    FKDQ 7,0B&+>@(75%.,1DV$)

    FRPSOFKDQ 7,0B&+>@1               7,03:0              E                                                                                                                                                                                                                         7,0        E              FKDQQHODV$)

FKDQ 7,0B&+>@(75%.,1DV$)

    FKDQQHOVDV$)                                   7,0              E                                                                                                                                                                                                                         7,0        E              FKDQQHODV$)

    FKDQQHODV$)                                 7,0               E                                                                                                                                                                                                                                     VPFDUG            5;7;6&.

    FKDQQHODV$)                                                                            $3%0+] PD[                                                                                                                                                                                  86$57       LU'$             &76576DV$)

                                                     7,0               E                                                                                                      ::'*

    5;7;6&.                           VPFDUG    86$57                                                                                                                                                                                                                                          86$57      VPFDUG            5;7;6&.

    &76576DV$)                         LU'$                                                                                                                                                                                                                                                                   LU'$             &76576DV$)

    5;7;6&.                           VPFDUG    86$57                                                                                                                                                                                                                                          8$57                         5;7;DV$)

    &76576DV$)                         LU'$                                                                                                                                   /37,0              E                                                                                            8$57                         5;7;DV$)

    026,0,62                                        63,,6                                                                                                                                                                                     $3%0$+3]% P D0[+ ]                                                5;7;DV$)

    6&.166DV$)                                                                                                                                                                                                                                                                                   8$57

    026,0,62                                        63,                                                                                                                                                                                                                                                                        5;7;DV$)

    6&.166DV$)                                                                                                                                                                                                                                                                                   8$57

    026,0,62                                        63,                                                                                                                       7,0                          E                                                                                                                026,0,626&.
    6&.166DV$)
                                                                                                                                                                                                                                                                                                     63,,6                     166DV$)
                                                       63,
    026,0,62
                                                                                                                                                                                                                                                                                                                                   026,0,626&.
    6&.166DV$)                                                                                                                                                                7,0                          E                                                                                  63,,6
                                                                                                                                                                                                                                                                                                                                   166DV$)
    6'6&.)60&/.DV$)                            6$,                    ),)2
                                                                                                                                                                                                                                                                                            ,&60%86                             6&/6'$60%$/DV$)
                                                                                                                                                                                                                                                                                                                   'LJLWDOILOWHU
    6'6&.)60&/.DV$)                            6$,                    ),)2                                                                                                                                                                                                         ,&60%86                             6&/6'$60%$/DV$)

    &.,1>@                                                                                                                  6<6&)*
    '$7$,1>@
                                                       ')6'0                                                                                                                                                                                                                                ,&60%86                             6&/6'$60%$/DV$)
    &.287

    &.,1>@                                        0',26ODYH                                                                                                                                                                                                                                                                    6&/6'$60%$/DV$)
    '$7$,1>@                                                                                                                                                                                                                                                                             ,&60%86

    &.287                                  #9''$                                                                                                                                                                                                                                                     E[&$1                        7;5;

    9''5()B$'&                             8 67H$P5SH7UDWX0UH%VHSQVRU                                                        '6,+267                                                                                                                                                              E[&$1           ),)2         7;5;

    DQDORJLQSXWVFRPPRQ                                                                                                                                                        #9''$

    WRWKH$'&V                                $'&                                                                          3//                                      /'2         '$&                                                                                                             E[&$1                        7;5;

    DQDORJLQSXWVFRPPRQ                       $'&                                                                 #9''$                                                                                     ,7)                                                                                                                63',)5;>@DV$)

    WRWKH$'&                                                       ,,))                                                  '6,3+<                                            '$&                                                                                                               63',)5;

    DQDORJLQSXWVIRU$'&                     $'&                                                                                                                                                                                                                                                +'0,&(&                      +'0,B&(&DV$)

                                                              '6,B'231'6,B'31

                                                              '6,B9&$3'6,B&.31                                                                                            '$&     '$&

                                                              '6,B9'''6,B966'6,B7(DV$)                                                                               DV$)    DV$)                                                                                                                                                                 06Y9

1.  The timers connected to                APB2 are clocked from TIMxCLK up to 216 MHz, while the timers connected to APB1 are clocked
    from TIMxCLK either up                 to 108 MHz or 216 MHz depending on TIMPRE bit configuration in the RCC_DCKCFGR register.

                                                                                                                      DocID029041 Rev 6                                                                                                                                                                                                                     19/255

                                                                                                                                                                                                                                                                                                                                                                        53
Functional  overview                         STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

2           Functional overview

2.1         Arm® Cortex®-M7 with FPU

            The Arm® Cortex®-M7 with FPU processor is the latest generation of Arm processors for

            embedded systems. It was developed to provide a low-cost platform that meets the needs of

            MCU implementation, with a reduced pin count and low-power consumption, while

            delivering an outstanding computational performance and low interrupt latency.

            The Cortex®-M7 processor is a highly efficient high-performance featuring:

               –      Six-stage dual-issue pipeline

               –      Dynamic branch prediction

               –      Harvard caches (16 Kbytes of I-cache and 16 Kbytes of D-cache)

               –      64-bit AXI4 interface

               –      64-bit ITCM interface

               –      2x32-bit DTCM interfaces

            The processor supports the following memory interfaces:

            •  Tightly Coupled Memory (TCM) interface.

            •  Harvard instruction and data caches and AXI master (AXIM) interface.

            •  Dedicated low-latency AHB-Lite peripheral (AHBP) interface.

            The processor supports a set of DSP instructions which allow an efficient signal processing

            and a complex algorithm execution.

            It supports single and double precision FPU (floating point unit), speeds up software

            development by using metalanguage development tools, while avoiding saturation.

            Figure 2 shows the general block diagram of the STM32F76xxx family.

Note:       The Cortex®-M7 with FPU core is binary compatible with the Cortex®-M4 core.

2.2         Memory protection unit

            The memory protection unit (MPU) is used to manage the CPU accesses to memory to

            prevent one task to accidentally corrupt the memory or resources used by any other active

            task. This memory area is organized into up to 8 protected areas that can in turn be divided

            up into 8 subareas. The protection area sizes are between 32 bytes and the whole 4

            gigabytes of addressable memory.

            The MPU is especially helpful for applications where some critical or certified code has to be

            protected against the misbehavior of other tasks. It is usually managed by an RTOS (real-

            time operating system). If a program accesses a memory location that is prohibited by the

            MPU, the RTOS can detect it and take action. In an RTOS environment, the kernel can

            dynamically update the MPU area setting, based on the process to be executed.

            The MPU is optional and can be bypassed for applications that do not need it.

20/255                                       DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                            Functional overview

2.3  Embedded Flash memory

     The STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx devices embed a

     Flash memory of up to 2 Mbytes available for storing programs and data. The Flash

     interface features:

     •  Single /or Dual bank operating modes,

     •  Read-While-Write (RWW) in Dual bank mode.

2.4  CRC (cyclic redundancy check) calculation unit

     The CRC (cyclic redundancy check) calculation unit is used to get a CRC code using a

     configurable generator polynomial value and size.

     Among other applications, CRC-based techniques are used to verify data transmission or

     storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of

     verifying the Flash memory integrity. The CRC calculation unit helps compute a signature of

     the software during runtime, to be compared with a reference signature generated at link-

     time and stored at a given memory location.

2.5  Embedded SRAM

     All the devices feature:

     •  System SRAM up to 512 Kbytes:

        –  SRAM1 on AHB bus Matrix: 368 Kbytes

        –  SRAM2 on AHB bus Matrix: 16 Kbytes

        –  DTCM-RAM on TCM interface (Tighly Coupled Memory interface): 128 Kbytes for

           critical real-time data.

     •  Instruction RAM (ITCM-RAM) 16 Kbytes:

        –  It is mapped on TCM interface and reserved only for CPU Execution/Instruction

           useful for critical real-time routines.

     The Data TCM RAM is accessible by the GP-DMAs and peripherals DMAs through specific

     AHB slave of the CPU.The instruction TCM RAM is reserved only for CPU. It is accessed at

     CPU clock speed with 0 wait states.

     •  4 Kbytes of backup SRAM

        This area is accessible only from the CPU. Its content is protected against possible

        unwanted write accesses, and is retained in Standby or VBAT mode.

                                     DocID029041 Rev 6                                          21/255

                                                                                                        53
Functional    overview                                             STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

2.6             AXI-AHB bus matrix

                The STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx system architecture

                is based on 2 sub-systems:

                •     An AXI to multi AHB bridge converting AXI4 protocol to AHB-Lite protocol:

                      –        3x AXI to 32-bit AHB bridges connected to AHB bus matrix

                      –        1x AXI to 64-bit AHB bridge connected to the embedded Flash memory

                •     A multi-AHB Bus-Matrix

                      –        The 32-bit multi-AHB bus matrix interconnects all the masters (CPU, DMAs,

                               Ethernet, USB HS, LCD-TFT, and DMA2D) and the slaves (Flash memory, RAM,

                               FMC, Quad-SPI, AHB and APB peripherals) and ensures a seamless and efficient

                               operation even when several high-speed peripherals work simultaneously.

                      Figure 3. STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx AXI-AHB
                                                                               bus matrix architecture(1)

        dD    /dD  ,^

                                       'W                  'W      D         h^Kd'   >Ͳd&d    ŚƌŽŵͲZd
                                                                                                    ĐĐĞůĞƌĂƚŽƌ
        ƌŵŽƌƚĞdžͲDϳ          Dϭ              DϮ              ƚŚĞƌŶĞƚ    ,^
                                                                                                    ;DϮͿ

        .%                   DͺW/  DͺDDϭ  DͺDDϮ  DͺWϮ  d,ZEdͺD  h^ͺ,^ͺD  >Ͳd&dͺD  DϮ                    dDZD

        ,'&DFKH                                                                                                                 ϭϮϴ<

        y/D             ,W                                                                                                /dDZD
                                                                                                                             ϭϲ<

        y/ƚŽ

        ŵƵůƚŝͲ,

                                                                                                                       /dD

                                                                                                                       Zd

                                                                                                                             &>^,

                                                                                                           ϲϰͲďŝƚ,             ϮD

                                                                                                    ϲϰͲďŝƚƵ^DĂƚƌŝdž

                                                                                                                             ^ZDϭ
                                                                                                                             ϯϲϴ<

                                                                                                                             ^ZDϮ
                                                                                                                             ϭϲ<

                                                                                                                             ,
                                                                                                                             WĞƌŝƉŚϭ      Wϭ

                                                                                                                             ,
                                                                                                                             ƉĞƌŝƉŚϮ

                                                                                                                            &DĞdžƚĞƌŶĂů  WϮ
                                                                                                                             DĞŵƚů

                                                                                                                            YƵĂĚ^W/

                               ϯϮͲďŝƚƵƐDĂƚƌŝdžͲ^

                                                                                                                                          06Y9

1.  The above figure has large wires for 64-bits bus and thin wires for 32-bits bus.

22/255                                                                         DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                       Functional overview

2.7  DMA controller (DMA)

     The devices feature two general-purpose dual-port DMAs (DMA1 and DMA2) with 8

     streams each. They are able to manage memory-to-memory, peripheral-to-memory and

     memory-to-peripheral transfers. They feature dedicated FIFOs for APB/AHB peripherals,

     support burst transfer and are designed to provide the maximum peripheral bandwidth

     (AHB/APB).

     The two DMA controllers support circular buffer management, so that no specific code is

     needed when the controller reaches the end of the buffer. The two DMA controllers also

     have a double buffering feature, which automates the use and switching of two memory

     buffers without requiring any special code.

     Each stream is connected to dedicated hardware DMA requests, with support for software

     trigger on each stream. The configuration is made by software and the transfer sizes

     between the source and the destination are independent.

     The  DMA can be used   with the main peripherals:

     •    SPI and I2S

     •    I2C

     •    USART

     •    General-purpose,  basic and advanced-control  timers  TIMx

     •    DAC

     •    SDMMC

     •    Camera interface  (DCMI)

     •    ADC

     •    SAI

     •    SPDIFRX

     •    Quad-SPI

     •    HDMI-CEC

     •    JPEG codec

     •    DFSDM1

                                    DocID029041 Rev 6                                         23/255

                                                                                                      53
Functional  overview                      STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

2.8         Flexible memory controller (FMC)

            The Flexible memory controller (FMC) includes three memory controllers:

            •  The NOR/PSRAM memory controller

            •  The NAND/memory controller

            •  The Synchronous DRAM (SDRAM/Mobile LPSDR SDRAM) controller

            The main features of the FMC controller are the following:

            •  Interface with static-memory mapped devices including:

               –      Static random access memory (SRAM)

               –      NOR Flash memory/OneNAND Flash memory

               –      PSRAM (4 memory banks)

               –      NAND Flash memory with ECC hardware to check up to 8 Kbytes of data

            •  Interface with synchronous DRAM (SDRAM/Mobile LPSDR SDRAM) memories

            •  8-,16-,32-bit data bus width

            •  Independent Chip Select control for each memory bank

            •  Independent configuration for each memory bank

            •  Write FIFO

            •  Read FIFO for SDRAM controller

            •  The maximum FMC_CLK/FMC_SDCLK frequency for synchronous accesses is

               HCLK/2

            LCD parallel interface

            The FMC can be configured to interface seamlessly with most graphic LCD controllers. It

            supports the Intel 8080 and Motorola 6800 modes, and is flexible enough to adapt to

            specific LCD interfaces. This LCD parallel interface capability makes it easy to build cost-

            effective graphic applications using LCD modules with embedded controllers or high

            performance solutions using external controllers with dedicated acceleration.

2.9         Quad-SPI memory interface (QUADSPI)

            All the devices embed a Quad-SPI memory interface, which is a specialized communication

            interface targetting Single, Dual or Quad-SPI Flash memories. It can work in:

            •  Direct mode through registers

            •  External Flash status register polling mode

            •  Memory mapped mode.

            Up to 256 Mbytes external Flash are memory mapped, supporting 8, 16 and 32-bit access.

            Code execution is supported.

            The opcode and the frame format are fully programmable. The communication can be either

            in Single Data Rate or Dual Data Rate.

24/255                                    DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                   Functional overview

2.10  LCD-TFT controller

      The LCD-TFT display controller provides a 24-bit parallel digital RGB (Red, Green, Blue)

      and delivers all signals to interface directly to a broad range of LCD and TFT panels up to

      XGA (1024x768) resolution with the following features:

      •  2 display layers with dedicated FIFO (64x32-bit)

      •  Color Look-Up table (CLUT) up to 256 colors (256x24-bit) per layer

      •  Up to 8 input color formats selectable per layer

      •  Flexible blending between two layers using alpha value (per pixel or constant)

      •  Flexible programmable parameters for each layer

      •  Color keying (transparency color)

      •  Up to 4 programmable interrupt events

2.11  Chrom-ART Accelerator™ (DMA2D)

      The Chrom-Art Accelerator™ (DMA2D) is a graphic accelerator which offers advanced bit

      blitting, row data copy and pixel format conversion. It supports the following functions:

      •  Rectangle filling with a fixed color

      •  Rectangle copy

      •  Rectangle copy with pixel format conversion

      •  Rectangle composition with blending and pixel format conversion

      Various image format codings are supported, from indirect 4bpp color mode up to 32bpp

      direct color. It embeds dedicated memory to store color lookup tables.

      An interrupt can be generated when an operation is complete or at a programmed

      watermark.

      All the operations are fully automatized and are running independently from the CPU or the

      DMAs.

2.12  Nested vectored interrupt controller (NVIC)

      The devices embed a nested vectored interrupt controller able to manage 16 priority levels,
      and handle up to 110 maskable interrupt channels plus the 16 interrupt lines of the Cortex®-

      M7 with FPU core.

      •  Closely coupled NVIC gives low-latency interrupt processing

      •  Interrupt entry vector table address passed directly to the core

      •  Allows early processing of interrupts

      •  Processing of late arriving, higher-priority interrupts

      •  Support tail chaining

      •  Processor state automatically saved

      •  Interrupt entry restored on interrupt exit with no instruction overhead

      This hardware block provides flexible interrupt management features with minimum interrupt

      latency.

                                DocID029041 Rev 6                                                  25/255

                                                                                                           53
Functional  overview                          STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

2.13        JPEG codec (JPEG)

            The JPEG codec provides an fast and simple hardware compressor and    decompressor               of

            JPEG images with full management of JPEG headers.

            The  JPEG codec main features:

            •    8-bit/channel pixel depths

            •    Single clock per pixel encoding and decoding

            •    Support for JPEG header generation and parsing

            •    Up to four programmable quantization tables

            •    Fully programmable Huffman tables (two AC and two DC)

            •    Fully programmable minimum coded unit (MCU)

            •    Encode/decode support (non simultaneous)

            •    Single clock Huffman coding and decoding

            •    Two-channel interface: Pixel/Compress In, Pixel/Compressed  Out

            •    Stallable design

            •    Support for single, greyscale component

            •    Functionality to enable/disable header processing

            •    Internal register interface

            •    Fully synchronous design

            •    Configured for high-speed decode mode

2.14        External interrupt/event controller (EXTI)

            The external interrupt/event controller consists of 25 edge-detector lines used to generate

            interrupt/event requests. Each line can be independently configured to select the trigger

            event (rising edge, falling edge, both) and can be masked independently. A pending register

            maintains the status of the interrupt requests. The EXTI can detect an external line with a

            pulse width shorter than the Internal APB2 clock period. Up to 168 GPIOs can be connected

            to the 16 external interrupt lines.

2.15        Clocks and startup

            On reset the 16 MHz internal HSI RC oscillator is selected as the default CPU clock. The

            16 MHz internal RC oscillator is factory-trimmed to offer 1% accuracy. The application can

            then select as system clock either the RC oscillator or an external 4-26 MHz clock source.

            This clock can be monitored for failure. If a failure is detected, the system automatically

            switches back to the internal RC oscillator and a software interrupt is generated (if enabled).

            This clock source is input to a PLL thus allowing to increase the frequency up to 216 MHz.

            Similarly, full interrupt management of the PLL clock entry is available when necessary (for

            example if an indirectly used external oscillator fails).

            Several prescalers allow the configuration of the two AHB buses, the high-speed APB

            (APB2) and the low-speed APB (APB1) domains. The maximum frequency of the two AHB

            buses is 216 MHz while the maximum frequency of the high-speed APB domains is

            108 MHz. The maximum allowed frequency of the low-speed APB domain is 54 MHz.

26/255                                        DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                             Functional overview

       The devices embed two dedicated PLL (PLLI2S and PLLSAI) which allow to achieve audio
       class performance. In this case, the I2S and SAI master clock can generate all standard

       sampling frequencies from 8 kHz to 192 kHz.

2.16   Boot modes

       At startup, the boot memory space is selected by the BOOT pin and BOOT_ADDx option

       bytes, allowing to program any boot memory address from 0x0000 0000 to 0x3FFF FFFF

       which includes:

       •  All Flash address space mapped on ITCM or AXIM interface

       •  All RAM address space: ITCM, DTCM RAMs and SRAMs mapped on AXIM interface

       •  The System memory bootloader

       The boot loader is located in system memory. It is used to reprogram the Flash memory

       through a serial interface. Refer to STM32 microcontroller system memory boot mode

       application note (AN2606) for details.

2.17   Power supply schemes

       •  VDD = 1.7 to 3.6 V: external power supply for I/Os and the internal regulator (when

          enabled), provided externally through VDD pins.

       •  VSSA, VDDA = 1.7 to 3.6 V: external analog power supplies for ADC, DAC, Reset

          blocks, RCs and PLL. VDDA and VSSA must be connected to VDD and VSS, respectively.

       •  VBAT = 1.65 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and

          backup registers (through power switch) when VDD is not present.

Note:  VDD/VDDA minimum value of 1.7 V is obtained when the internal reset is OFF (refer to

       Section 2.18.2: Internal reset OFF). Refer to Table 3: Voltage regulator configuration mode

       versus device operating mode to identify the packages supporting this option.

       •  VDDSDMMC can be connected either to VDD or an external independent power supply

          (1.8 to 3.6V) for SDMMC2 pins (clock, command, and 4-bit data). For example, when

          the device is powered at 1.8V, an independent power supply 2.7V can be connected to

          VDDSDMMC.When the VDDSDMMC is connected to a separated power supply, it is
          independent from VDD or VDDA but it must be the last supply to be provided and the first
          to disappear. The following conditions VDDSDMMC must be respected:

          –  During the power-on phase (VDD < VDD_MIN), VDDSDMMC should be always lower

             than VDD

          –  During the power-down phase (VDD < VDD_MIN), VDDSDMMC should be always

             lower than VDD

          –  The VDDSDMMC rising and falling time rate specifications must be respected

          –  In operating mode phase, VDDSDMMC could be lower or higher than VDD:

             All associated GPIOs powered by VDDSDMMC are operating between
             VDDSDMMC_MIN and VDDSDMMC_MAX.

       •  VDDUSB can be connected either to VDD or an external independent power supply (3.0

          to 3.6V) for USB transceivers (refer to Figure 4 and Figure 5). For example, when the

          device is powered at 1.8V, an independent power supply 3.3V can be connected to

          VDDUSB. When the VDDUSB is connected to a separated power supply, it is independent
          from VDD or VDDA but it must be the last supply to be provided and the first to

                             DocID029041 Rev 6                                                  27/255

                                                                                                        53
Functional  overview            STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

            disappear. The following conditions VDDUSB must be respected:

            –         During the power-on phase (VDD < VDD_MIN), VDDUSB should be always lower

                      than VDD

            –         During the power-down phase (VDD < VDD_MIN), VDDUSB should be always lower

                      than VDD

            –         The VDDUSB rising and falling time rate specifications must be respected (see

                      Table 20 and Table 21)

            –         In operating mode phase, VDDUSB could be lower or higher than VDD:

                      - If USB (USB OTG_HS/OTG_FS) is used, the associated GPIOs powered by

                      VDDUSB are operating between VDDUSB_MIN and VDDUSB_MAX.

                      - The VDDUSB supply both USB transceiver (USB OTG_HS and USB OTG_FS). If
                      only one USB transceiver is used in the application, the GPIOs associated to the

                      other USB transceiver are still supplied by VDDUSB.

                      - If USB (USB OTG_HS/OTG_FS) is not used, the associated GPIOs powered by

                      VDDUSB are operating between VDD_MIN and VDD_MAX.

                                Figure 4. VDDUSB connected to VDD power supply

            9''

            9''B0$;

                                              9''  9''$  9''86%

            9''B0,1

                      3RZHURQ                2SHUDWLQJPRGH                    3RZHUGRZQ           WLPH

                                                                                            069

28/255                          DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                             Functional         overview

                             Figure 5. VDDUSB connected to external  power  supply

        9''86%B0$;

                                    86% IXQFWLRQDODUHD

                                                  9''86%

           9''86%B0,1

                       86%QRQ                                                   86% QRQ

                       IXQFWLRQDO                 9''     9''$                   IXQFWLRQDO

                       DUHD                                                      DUHD

           9''B0,1

                       3RZHURQ                   2SHUDWLQJPRGH                 3RZHUGRZQ       WLPH

                                                                                               069

        The DSI (Display Serial Interface) sub-system uses several power supply pins which are

        independent from the other supply pins:

        •  VDDDSI is an independent DSI power supply dedicated for DSI Regulator and

           MIPI D-PHY. This supply must be connected to global VDD.

        •  The VCAPDSI pin is the output of DSI Regulator (1.2V) which must be connected

           externally to VDD12DSI.

        •  The VDD12DSI pin is used to supply the MIPI D-PHY, and to supply the clock and data

           lanes pins. An external capacitor of 2.2 uF must be connected on the VDD12DSI pin.

        •  The VSSDSI pin is an isolated supply ground used for DSI sub-system.

        •  If the DSI functionality is not used at all, then:

           –        The VDDDSI pin must be connected to global VDD.

           –        The VCAPDSI pin must be connected externally to VDD12DSI but the external

                    capacitor is no more needed.

           –        The VSSDSI pin must be grounded.

2.18    Power supply supervisor

2.18.1  Internal reset ON

        On packages embedding the PDR_ON pin, the power supply supervisor is enabled by

        holding PDR_ON high. On the other packages, the power supply supervisor is always

        enabled.

        The device has an integrated power-on reset (POR)/ power-down reset (PDR) circuitry

        coupled with a Brownout reset (BOR) circuitry. At power-on, POR/PDR is always active and

        ensures proper operation starting from 1.8 V. After the 1.8 V POR threshold level is

        reached, the option byte loading process starts, either to confirm or modify default BOR

        thresholds, or to disable BOR permanently. Three BOR thresholds are available through

                                    DocID029041 Rev 6                                             29/255

                                                                                                          53
Functional  overview               STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

            option bytes. The device remains in reset mode when VDD is below a specified threshold,
            VPOR/PDR or VBOR, without the need for an external reset circuit.

            The device also features an embedded programmable voltage detector (PVD) that monitors

            the VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
            generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is
            higher than the VPVD threshold. The interrupt service routine can then generate a warning
            message and/or put the MCU into a safe state. The PVD is enabled by software.

2.18.2      Internal reset OFF

            This feature is available only on packages featuring the PDR_ON pin. The internal power-on

            reset (POR) / power-down reset (PDR) circuitry is disabled through the PDR_ON pin.

            An external power supply supervisor should monitor VDD and NRST and should maintain
            the device in reset mode as long as VDD is below a specified threshold. PDR_ON should be
            connected to VSS. Refer to Figure 6: Power supply supervisor interconnection with internal
            reset OFF.

               Figure 6. Power supply supervisor interconnection with internal reset OFF

                        9''

                                   ([WHUQDO9''SRZHUVXSSO\VXSHUYLVRU

                                                  ([WUHVHWFRQWUROOHUDFWLYHZKHQ

                                                          9''9

                                                                    $SSOLFDWLRQUHVHW

                                                  1567                         VLJQDO

                                   9''            3'5B21

                                                                    966

                                                                                                  069

            The VDD specified threshold, below which the device must be maintained under reset, is
            1.7 V (see Figure 7).

            A comprehensive set of power-saving mode allows to design low-power applications.

            When the internal reset is OFF, the following integrated features are no more supported:

            •  The integrated power-on reset (POR) / power-down reset (PDR) circuitry is disabled

            •  The brownout reset (BOR) circuitry must be disabled

            •  The embedded programmable voltage detector (PVD) is disabled

            •  VBAT functionality is no more available and VBAT pin should be connected to VDD.

            All the packages, except for the LQFP100, allow to disable the internal reset through the

            PDR_ON signal when connected to VSS.

30/255                             DocID029041 Rev 6
STM32F765xx  STM32F767xx     STM32F768Ax STM32F769xx                          Functional    overview

                             Figure 7. PDR_ON control with internal reset     OFF

                                                               9 ''

             3'5  9

                                                                                      WLPH

                                                 5HVHWE\RWKHUVRXUFHWKDQ

                                                 SRZHUVXSSO\VXSHUYLVRU

                                                 1567

                             3'5B21                                           3'5B21  WLPH

                                                                                            069

2.19    Voltage regulator

        The regulator has four operating modes:

        •    Regulator ON

             –     Main regulator mode (MR)

             –     Low power regulator (LPR)

             –     Power-down

        •    Regulator OFF

2.19.1  Regulator ON

        On packages embedding the BYPASS_REG pin, the regulator is enabled by holding

        BYPASS_REG low. On all other packages, the regulator is always enabled.

        There are three power modes configured by software when the regulator is ON:

        •    MR mode used in Run/sleep modes or in Stop modes

             –     In Run/Sleep modes

                   The MR mode is used either in the normal mode (default mode) or the over-drive

                   mode (enabled by software). Different voltages scaling are provided to reach the

                   best compromise between maximum frequency and dynamic power consumption.

                   The over-drive mode allows operating at a higher frequency than the normal mode

                   for a given voltage scaling.

             –     In Stop modes

                   The MR can be configured in two ways during stop mode:

                   MR operates in normal mode (default mode of MR in stop mode)

                   MR operates in under-drive mode (reduced leakage mode).

                                       DocID029041 Rev 6                                    31/255

                                                                                                       53
Functional  overview                 STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

            •   LPR is used in the Stop modes:

                The LP regulator mode is configured by software when entering Stop mode.

                Like the MR mode, the LPR can be configured in two ways during stop mode:

                –     LPR operates in normal mode (default mode when LPR is ON)

                –     LPR operates in under-drive mode (reduced leakage mode).

            •   Power-down is used in Standby mode.

                The Power-down mode is activated only when entering in Standby mode. The regulator

                output is in high impedance and the kernel circuitry is powered down, inducing zero

                consumption. The contents of the registers and SRAM are lost.

            Refer to Table 3 for a summary of voltage regulator modes versus device operating modes.

            Two external ceramic capacitors should be connected on VCAP_1 and VCAP_2 pin.

            All packages have the regulator ON feature.

                Table 3. Voltage regulator configuration mode versus device operating mode(1)

            Voltage regulator    Run mode           Sleep mode                    Stop mode  Standby mode

                configuration

                Normal mode      MR                      MR                       MR or LPR  -

                Over-drive       MR                      MR                       -          -
                mode(2)

               Under-drive mode  -                       -                        MR or LPR  -

                Power-down       -                       -                        -          Yes

                   mode

            1.  ‘-’ means that the corresponding configuration is not available.

            2.  The over-drive mode is not available when VDD = 1.7 to 2.1 V.

2.19.2      Regulator OFF

            This feature is available only on packages featuring the BYPASS_REG pin. The regulator is

            disabled by holding BYPASS_REG high. The regulator OFF mode allows to supply

            externally a V12 voltage source through VCAP_1 and VCAP_2 pins.

            Since the internal voltage scaling is not managed internally, the external voltage value must

            be aligned with the targeted maximum frequency.The two 2.2 µF ceramic capacitors should

            be replaced by two 100 nF decoupling capacitors.

            When the regulator is OFF, there is no more internal monitoring on V12. An external power
            supply supervisor should be used to monitor the V12 of the logic power domain. PA0 pin
            should be used for this purpose, and act as power-on reset on V12 power domain.

            In the regulator OFF mode, the following features are no more supported:

            •   PA0 cannot be used as a GPIO pin since it allows to reset a part of the V12 logic power

                domain which is not reset by the NRST pin.

            •   As long as PA0 is kept low, the debug mode cannot be used under power-on reset. As

                a consequence, PA0 and NRST pins must be managed separately if the debug

                connection under reset or pre-reset is required.

            •   The over-drive and under-drive modes are not available.

            •   The Standby mode is not available.

32/255                               DocID029041 Rev 6
STM32F765xx  STM32F767xx  STM32F768Ax STM32F769xx                                        Functional overview

                                     Figure 8. Regulator OFF

                          9        ([WHUQDO9&$3BSRZHU

                                          VXSSO\VXSHUYLVRU         $SSOLFDWLRQUHVHW

                                     ([WUHVHWFRQWUROOHUDFWLYH  VLJQDO RSWLRQDO 

                                     ZKHQ9&$3B0LQ9

                                     9''                     3$    1567

                                                      9''

                                                      %<3$66B5(*

                                     9

                                                      9&$3B

                                                      9&$3B

                                                                                                DL9

       The   following conditions must be respected:

       •     VDD should always be higher than VCAP_1 and VCAP_2 to avoid current injection

             between power domains.

       •     If the time for VCAP_1 and VCAP_2 to reach V12 minimum value is faster than the time for

             VDD to reach 1.7 V, then PA0 should be kept low to cover both conditions: until VCAP_1
             and VCAP_2 reach V12 minimum value and until VDD reaches 1.7 V (see Figure 9).

       •     Otherwise, if the time for VCAP_1 and VCAP_2 to reach V12 minimum value is slower

             than the time for VDD to reach 1.7 V, then PA0 could be asserted low externally (see
             Figure 10).

       •     If VCAP_1 and VCAP_2 go below V12 minimum value and VDD is higher than 1.7 V, then a

             reset must be asserted on PA0 pin.

Note:  The   minimum value of V12 depends on the maximum frequency targeted in the application.

                                     DocID029041 Rev 6                                             33/255

                                                                                                              53
Functional  overview                     STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

                      Figure 9. Startup in regulator OFF: slow VDD slope
                      - power-down reset risen after VCAP_1,VCAP_2 stabilization

                                                                                    9''

                3'5  RU9                         9&$3B9&$3B

                      9
                      0LQ9

                                                                                                        WLPH

                                                                                    1567

                                                                                    3$

                                                                                                        WLPH  DLJ

            1.  This figure is valid whatever the internal reset mode (ON or OFF).

                      Figure 10. Startup in regulator OFF mode: fast VDD slope
                      - power-down reset risen before VCAP_1,VCAP_2 stabilization

                                                                                                   9''

                3'5  9RU9

                      9                                                           9&$3B9&$3B

                      0LQ9

                                                                                          1567          WLPH

                                                            3$DVVHUWHGH[WHUQDOO\

                                                                                                        WLPH

                                                                                                              DLH

            1.  This figure is valid whatever the internal reset mode (ON or OFF).

34/255                                   DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                                 Functional overview

2.19.3  Regulator ON/OFF and internal reset ON/OFF availability

                  Table 4. Regulator ON/OFF and internal reset ON/OFF availability

            Package       Regulator ON    Regulator OFF         Internal reset ON               Internal reset OFF

        LQFP100                                                          Yes                    No

        LQFP144,          Yes                     No

        LQFP208

        LQFP176,          Yes                     Yes

        UFBGA176,         BYPASS_REG set  BYPASS_REG set                 Yes                    Yes

        TFBGA100,         to VSS                  to VDD        PDR_ON set to VDD               PDR_ON set to VSS

        TFBGA216

        WLCSP180                        Yes(1)

        1.  Available only on dedicated part number. Refer to Section 7: Ordering information.

2.20    Real-time clock (RTC), backup SRAM and backup registers

        The  RTC is an independent BCD timer/counter. It supports the following features:

        •    Calendar with subsecond, seconds, minutes, hours (12 or 24 format), week day, date,

             month, year, in BCD (binary-coded decimal) format.

        •    Automatic correction for 28, 29 (leap year), 30, and 31 days of the month.

        •    Two programmable alarms.

        •    On-the-fly correction from 1 to 32767 RTC clock pulses. This can be used to

             synchronize it with a master clock.

        •    Reference clock detection: a more precise second source clock (50 or 60 Hz) can be

             used to enhance the calendar precision.

        •    Digital calibration circuit with 0.95 ppm resolution, to compensate for quartz crystal

             inaccuracy.

        •    Three anti-tamper detection pins with programmable filter.

        •    Timestamp feature which can be used to save the calendar content. This function can

             be triggered by an event on the timestamp pin, or by a tamper event, or by a switch to

             VBAT mode.

        •    17-bit auto-reload wakeup timer (WUT) for periodic events with programmable

             resolution and period.

        The RTC and the 32 backup registers are supplied through a switch that takes power either

        from the VDD supply when present or from the VBAT pin.

        The backup registers are 32-bit registers used to store 128 bytes of user application data

        when VDD power is not present. They are not reset by a system or power reset, or when the

        device wakes up from Standby mode.

                                        DocID029041 Rev 6                                            35/255

                                                                                                                     53
Functional  overview                     STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

            The RTC clock sources can be:

            •  A 32.768 kHz external crystal (LSE)

            •  An external resonator or oscillator(LSE)

            •  The internal low power RC oscillator (LSI, with typical frequency of 32 kHz)

            •  The high-speed external clock (HSE) divided by 32

            The RTC is functional in VBAT mode and in all low-power modes when it is clocked by the
            LSE. When clocked by the LSI, the RTC is not functional in VBAT mode, but is functional in
            all low-power modes.

            All RTC events (Alarm, WakeUp Timer, Timestamp or Tamper) can generate an interrupt

            and wakeup the device from the low-power modes.

2.21        Low-power modes

            The devices support three low-power modes to achieve the best compromise between low

            power consumption, short startup time and available wakeup sources:

            •  Sleep mode

               In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can

               wake up the CPU when an interrupt/event occurs.

            •  Stop mode

               The Stop mode achieves the lowest power consumption while retaining the contents of

               SRAM and registers. All clocks in the 1.2 V domain are stopped, the PLL, the HSI RC

               and the HSE crystal oscillators are disabled.

               The voltage regulator can be put either in main regulator mode (MR) or in low-power

               mode (LPR). Both modes can be configured as follows (see Table 5: Voltage regulator

               modes in stop mode):

               –      Normal mode (default mode when MR or LPR is enabled)

               –      Under-drive mode.

               The device can be woken up from the Stop mode by any of the EXTI line (the EXTI line

               source can be one of the 16 external lines, the PVD output, the RTC alarm / wakeup /

               tamper / time stamp events, the USB OTG FS/HS wakeup or the Ethernet wakeup and

               LPTIM1 asynchronous interrupt).

                                  Table 5. Voltage regulator modes in stop mode

               Voltage regulator           Main regulator (MR)    Low-power regulator (LPR)

               configuration

                  Normal mode                   MR ON                            LPR ON

               Under-drive mode          MR in under-drive mode   LPR in under-drive mode

            •  Standby mode

               The Standby mode is used to achieve the lowest power consumption. The internal

               voltage regulator is switched off so that the entire 1.2 V domain is powered off. The

               PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering

36/255                                     DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                        Functional overview

       Standby mode, the SRAM and register contents are lost except for registers in the

       backup domain and the backup SRAM when selected.

       The device exits the Standby mode when an external reset (NRST pin), an IWDG reset,

       a rising or falling edge on one of the 6 WKUP pins (PA0, PA2, PC1, PC13, PI8, PI11),

       or an RTC alarm / wakeup / tamper /time stamp event occurs.

       The Standby mode is not supported when the embedded voltage regulator is bypassed

       and the 1.2 V domain is controlled by an external power.

2.22   VBAT operation

       The VBAT pin allows to power the device VBAT domain from an external battery, an external
       supercapacitor, or from VDD when no external battery and an external supercapacitor are
       present.

       VBAT operation is activated when VDD is not present.

       The VBAT pin supplies the RTC, the backup registers and the backup SRAM.

Note:  When the microcontroller is supplied from VBAT, external interrupts and RTC alarm/events

       do not exit it from VBAT operation.

       When the PDR_ON pin is connected to VSS (Internal Reset OFF), the VBAT functionality is
       no more available and the VBAT pin should be connected to VDD.

2.23   Timers and watchdogs

       The devices include two advanced-control timers, eight general-purpose timers, two basic

       timers and two watchdog timers.

       All timer counters can be frozen in debug mode.

       Table 6 compares the features of the advanced-control, general-purpose and basic timers.

                       DocID029041 Rev 6                                                         37/255

                                                                                                         53
Functional overview                             STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

                                       Table 6. Timer feature comparison

                                                           DMA         Capture/  Complem  Max                   Max

    Timer      Timer   Counter         Counter  Prescaler  request     compare   entary   interface             timer

    type               resolution      type     factor     generation  channels  output   clock                 clock
                                                                                                                (MHz)(1)
                                                                                          (MHz)

                                       Up,      Any

Advanced       TIM1,   16-bit          Down,    integer    Yes         4         Yes      108                   216

    -control   TIM8                    Up/down  between 1

                                                and 65536

                                       Up,      Any

               TIM2,   32-bit          Down,    integer    Yes         4         No       54                    108/216

               TIM5                    Up/down  between 1

                                                and 65536

                                       Up,      Any

               TIM3,   16-bit          Down,    integer    Yes         4         No       54                    108/216

               TIM4                    Up/down  between 1

                                                and 65536

                                                Any

               TIM9    16-bit          Up       integer    No          2         No       108                   216

                                                between 1

    General                                     and 65536

    purpose                                     Any

               TIM10,  16-bit          Up       integer    No          1         No       108                   216

               TIM11                            between 1

                                                and 65536

                                                Any

               TIM12   16-bit          Up       integer    No          2         No       54                    108/216

                                                between 1

                                                and 65536

                                                Any

               TIM13,  16-bit          Up       integer    No          1         No       54                    108/216

               TIM14                            between 1

                                                and 65536

                                                Any

    Basic      TIM6,   16-bit          Up       integer    Yes         0         No       54                    108/216

               TIM7                             between 1

                                                and 65536

1.  The maximum timer clock is either  108 or 216 MHz depending on TIMPRE bit configuration in the RCC_DCKCFGR
    register.

38/255                                          DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                       Functional overview

2.23.1  Advanced-control timers (TIM1, TIM8)

        The advanced-control timers (TIM1, TIM8) can be seen as three-phase PWM generators

        multiplexed on 6 channels. They have complementary PWM outputs with programmable

        inserted dead times. They can also be considered as complete general-purpose timers.

        Their 4 independent channels can be used for:

        •  Input capture

        •  Output compare

        •  PWM generation (edge- or center-aligned modes)

        •  One-pulse mode output

        If configured as standard 16-bit timers, they have the same features as the general-purpose

        TIMx timers. If configured as 16-bit PWM generators, they have full modulation capability (0-

        100%).

        The advanced-control timer can work together with the TIMx timers via the Timer Link

        feature for synchronization or event chaining.

        TIM1 and TIM8 support independent DMA request generation.

2.23.2  General-purpose timers (TIMx)

        There are ten synchronizable general-purpose timers embedded in the STM32F76xxx

        devices (see Table 6 for differences).

        •  TIM2, TIM3, TIM4, TIM5

           The STM32F76xxx include 4 full-featured general-purpose timers: TIM2, TIM5, TIM3,

           and TIM4.The TIM2 and TIM5 timers are based on a 32-bit auto-reload

           up/downcounter and a 16-bit prescaler. The TIM3 and TIM4 timers are based on a 16-

           bit auto-reload up/downcounter and a 16-bit prescaler. They all feature 4 independent

           channels for input capture/output compare, PWM or one-pulse mode output. This gives

           up to 16 input capture/output compare/PWMs on the largest packages.

           The TIM2, TIM3, TIM4, TIM5 general-purpose timers can work together, or with the

           other general-purpose timers and the advanced-control timers TIM1 and TIM8 via the

           Timer Link feature for synchronization or event chaining.

           Any of these general-purpose timers can be used to generate PWM outputs.

           TIM2, TIM3, TIM4, TIM5 all have independent DMA request generation. They are

           capable of handling quadrature (incremental) encoder signals and the digital outputs

           from 1 to 4 hall-effect sensors.

        •  TIM9, TIM10, TIM11, TIM12, TIM13, and TIM14

           These timers are based on a 16-bit auto-reload upcounter and a 16-bit prescaler.

           TIM10, TIM11, TIM13, and TIM14 feature one independent channel, whereas TIM9

           and TIM12 have two independent channels for input capture/output compare, PWM or

           one-pulse mode output. They can be synchronized with the TIM2, TIM3, TIM4, TIM5

           full-featured general-purpose timers. They can also be used as simple time bases.

2.23.3  Basic timers TIM6 and TIM7

        These timers are mainly used for DAC trigger and waveform generation. They can also be

        used as a generic 16-bit time base.

        TIM6 and TIM7 support independent DMA request generation.

                                   DocID029041 Rev 6                                             39/255

                                                                                                         53
Functional  overview                        STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

2.23.4      Low-power timer (LPTIM1)

            The low-power timer has an independent clock and is running also in Stop mode if it is

            clocked by LSE, LSI or an external clock. It is able to wakeup the devices from Stop mode.

            This  low-power timer supports the following features:

            •     16-bit up counter with 16-bit autoreload register

            •     16-bit compare register

            •     Configurable output: pulse, PWM

            •     Continuous / one-shot mode

            •     Selectable software / hardware input trigger

            •     Selectable clock source:

            •     Internal clock source: LSE, LSI, HSI or APB clock

            •     External clock source over LPTIM input (working even  with  no  internal  clock  source

                  running, used by the Pulse Counter Application)

            •     Programmable digital glitch filter

            •     Encoder mode

2.23.5      Independent watchdog

            The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is

            clocked from an independent 32 kHz internal RC and as it operates independently from the

            main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog

            to reset the device when a problem occurs, or as a free-running timer for application timeout

            management. It is hardware- or software-configurable through the option bytes.

2.23.6      Window watchdog

            The window watchdog is based on a 7-bit downcounter that can be set as free-running. It

            can be used as a watchdog to reset the device when a problem occurs. It is clocked from

            the main clock. It has an early warning interrupt capability and the counter can be frozen in

            debug mode.

2.23.7      SysTick timer

            This timer is dedicated to real-time operating systems, but could also be used as a standard

            downcounter. It features:

            •     A 24-bit downcounter

            •     Autoreload capability

            •     Maskable system interrupt generation when the counter reaches 0

            •     Programmable clock source

40/255                                      DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                           Functional overview

2.24  Inter-integrated circuit interface (I2C)

      The devices embed 4 I2C. Refer to table Table 7: I2C implementation for the features

      implementation.

      The I2C bus interface handles communications between the microcontroller and the serial
      I2C bus. It controls all I2C bus-specific sequencing, protocol, arbitration and timing.

      The  I2C peripheral supports:

      •    I2C-bus specification and user manual rev. 5 compatibility:

           –  Slave and master modes, multimaster capability

           –  Standard-mode (Sm), with a bitrate up to 100 kbit/s

           –  Fast-mode (Fm), with a bitrate up to 400 kbit/s

           –  Fast-mode Plus (Fm+), with a bitrate up to 1 Mbit/s and 20 mA output drive I/Os

           –  7-bit and 10-bit addressing mode, multiple 7-bit slave addresses

           –  Programmable setup and hold times

           –  Optional clock stretching

      •    System Management Bus (SMBus) specification rev 2.0 compatibility:

           –  Hardware PEC (Packet Error Checking) generation and verification with ACK

              control

           –  Address resolution protocol (ARP) support

           –  SMBus alert

      •    Power System Management Protocol (PMBusTM) specification rev 1.1 compatibility

      •    Independent clock: a choice of independent clock sources allowing the I2C

           communication speed to be independent from the PCLK reprogramming.

      •    Programmable analog and digital noise filters

      •    1-byte buffer with DMA capability

                                        Table 7. I2C implementation

                         I2C features(1)                            I2C1  I2C2        I2C3     I2C4

      Standard-mode (up to 100 kbit/s)                               X    X           X        X

      Fast-mode (up to 400 kbit/s)                                   X    X           X        X

      Fast-mode Plus with 20 mA output drive I/Os (up to 1 Mbit/s)   X    X           X        X

      Programmable analog and digital noise filters                  X    X           X        X

      SMBus/PMBus hardware support                                   X    X           X        X

      Independent clock                                              X    X           X        X

      1.  X: supported.

                                        DocID029041 Rev 6                                      41/255

                                                                                                       53
Functional  overview                         STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

2.25        Universal synchronous/asynchronous receiver transmitters

            (USART)

            The devices embed USART. Refer to Table 8: USART implementation for the features

            implementation.

            The universal synchronous asynchronous receiver transmitter (USART) offers a flexible

            means of full-duplex data exchange with external equipment requiring an industry standard

            NRZ asynchronous serial data format.

            The  USART peripheral supports:

            •    Full-duplex asynchronous communications

            •    Configurable oversampling method by 16 or 8 to give flexibility between speed and

                 clock tolerance

            •    Dual clock domain allowing convenient baud rate programming independent from the

                 PCLK reprogramming

            •    A common programmable transmit and receive baud rate of up to 27 Mbit/s when the

                 USART clock source is system clock frequency (max is 216 MHz) and oversampling by

                 8 is used.

            •    Auto baud rate detection

            •    Programmable data word length (7 or 8 or 9 bits) word length

            •    Programmable data order with MSB-first or LSB-first shifting

            •    Programmable parity (odd, even, no parity)

            •    Configurable stop bits (1 or 1.5 or 2 stop bits)

            •    Synchronous mode and clock output for synchronous communications

            •    Single-wire half-duplex communications

            •    Separate signal polarity control for transmission and reception

            •    Swappable Tx/Rx pin configuration

            •    Hardware flow control for modem and RS-485 transceiver

            •    Multiprocessor communications

            •    LIN master synchronous break send capability and LIN slave break detection capability

            •    IrDA SIR encoder decoder supporting 3/16 bit duration for normal mode

            •    Smartcard mode ( T=0 and T=1 asynchronous protocols for Smartcards as defined in

                 the ISO/IEC 7816-3 standard )

            •    Support for Modbus communication

            Table 8 summarizes the implementation of all U(S)ARTs instances

                                           Table 8.  USART   implementation

                                  features(1)                      USART1/2/3/6                   UART4/5/7/8

            Data Length                                                              7, 8 and  9  bits

            Hardware flow control for modem                                       X                     X

            Continuous communication using DMA                                    X                     X

            Multiprocessor communication                                          X                     X

            Synchronous mode                                                      X                     -

42/255                                       DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                              Functional overview

                                Table 8. USART  implementation  (continued)

                                  features(1)                   USART1/2/3/6  UART4/5/7/8

      Smartcard mode                                            X                              -

      Single-wire half-duplex communication                     X                              X

      IrDA SIR ENDEC block                                      X                              X

      LIN mode                                                  X                              X

      Dual clock domain                                         X                              X

      Receiver timeout interrupt                                X                              X

      Modbus communication                                      X                              X

      Auto baud rate detection                                  X                              X

      Driver Enable                                             X                              X

      1.  X: supported.

2.26  Serial peripheral interface (SPI)/inter- integrated sound

      interfaces (I2S)

      The devices feature up to six SPIs in slave and master modes in full-duplex and simplex

      communication modes. SPI1, SPI4, SPI5, and SPI6 can communicate at up to 54 Mbits/s,

      SPI2 and SPI3 can communicate at up to 25 Mbit/s. The 3-bit prescaler gives 8 master

      mode frequencies and the frame is configurable from 4 to 16 bits. The SPI interfaces

      support NSS pulse mode, TI mode and Hardware CRC calculation. All the SPIs can be

      served by the DMA controller.

      Three standard I2S interfaces (multiplexed with SPI1, SPI2 and SPI3) are available. They

      can be operated in master or slave mode, in simplex communication modes, and can be

      configured to operate with a 16-/32-bit resolution as an input or output channel. Audio

      sampling frequencies from 8 kHz up to 192 kHz are supported. When either or both of the
      I2S interfaces is/are configured in master mode, the master clock can be output to the

      external DAC/CODEC at 256 times the sampling frequency.

      All I2Sx can be served by the DMA controller.

2.27  Serial audio interface (SAI)

      The devices embed two serial audio interfaces.

      The serial audio interface is based on two independent audio subblocks which can operate

      as transmitter or receiver with their FIFO. Many audio protocols are supported by each

      block: I2S standards, LSB or MSB-justified, PCM/DSP, TDM, AC’97 and SPDIF output,

      supporting audio sampling frequencies from 8 kHz up to 192 kHz. Both subblocks can be

      configured in master or in slave mode.

      In master mode, the master clock can be output to the external DAC/CODEC at 256 times of

      the sampling frequency.

      The two sub-blocks can be configured in synchronous mode when full-duplex mode is

      required.

                                     DocID029041 Rev 6                                            43/255

                                                                                                          53
Functional  overview                     STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

            SAI1 and SAI2 can be served by the DMA controller

2.28        SPDIFRX Receiver Interface (SPDIFRX)

            The SPDIFRX peripheral, is designed to receive an S/PDIF flow compliant with IEC-60958

            and IEC-61937. These standards support simple stereo streams up to high sample rate,

            and compressed multi-channel surround sound, such as those defined by Dolby or DTS (up

            to 5.1).

            The main features of the SPDIFRX are the following:

            •  Up to 4 inputs available

            •  Automatic symbol rate detection

            •  Maximum symbol rate: 12.288 MHz

            •  Stereo stream from 32 to 192 kHz supported

            •  Supports Audio IEC-60958 and IEC-61937, consumer applications

            •  Parity bit management

            •  Communication using DMA for audio samples

            •  Communication using DMA for control and user channel information

            •  Interrupt capabilities

            The SPDIFRX receiver provides all the necessary features to detect the symbol rate, and

            decode the incoming data stream. The user can select the wanted SPDIF input, and when a

            valid signal will be available, the SPDIFRX will re-sample the incoming signal, decode the

            manchester stream, recognize frames, sub-frames and blocks elements. It delivers to the

            CPU decoded data, and associated status flags.

            The SPDIFRX also offers a signal named spdif_frame_sync, which toggles at the S/PDIF

            sub-frame rate that will be used to compute the exact sample rate for clock drift algorithms.

2.29        Audio PLL (PLLI2S)

            The devices feature an additional dedicated PLL for audio I2S and SAI applications. It allows
            to achieve error-free I2S sampling clock accuracy without compromising on the CPU

            performance, while using USB peripherals.

            The PLLI2S configuration can be modified to manage an I2S/SAI sample rate change

            without disabling the main PLL (PLL) used for CPU, USB and Ethernet interfaces.

            The audio PLL can be programmed with very low error to obtain sampling rates ranging

            from 8 KHz to 192 KHz.

            In addition to the audio PLL, a master clock input pin can be used to synchronize the
            I2S/SAI flow with an external PLL (or Codec output).

2.30        Audio and LCD PLL (PLLSAI)

            An additional PLL dedicated to audio and LCD-TFT is used for SAI1 peripheral in case the

            PLLI2S is programmed to achieve another audio sampling frequency (49.152 MHz or

            11.2896 MHz) and the audio application requires both sampling frequencies simultaneously.

            The PLLSAI is also used to generate the LCD-TFT clock.

44/255                                   DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                     Functional overview

2.31  SD/SDIO/MMC card host interface (SDMMC)

      SDMMC host interfaces are available, that support the MultiMediaCard System

      Specification Version 4.2 in three different databus modes: 1-bit (default), 4-bit and 8-bit.

      The interface allows data transfer at up to 50 MHz, and is compliant with the SD Memory

      Card Specification Version 2.0.

      The SDMMC Card Specification Version 2.0 is also supported with two different databus

      modes: 1-bit (default) and 4-bit.

      The current version supports only one SD/SDMMC/MMC4.2 card at any one time and a

      stack of MMC4.1 or previous.

      The SDMMC can be served by the DMA controller

2.32  Ethernet MAC interface with dedicated DMA and IEEE 1588

      support

      The devices provide an IEEE-802.3-2002-compliant media access controller (MAC) for

      ethernet LAN communications through an industry-standard medium-independent interface

      (MII) or a reduced medium-independent interface (RMII). The microcontroller requires an

      external physical interface device (PHY) to connect to the physical LAN bus (twisted-pair,

      fiber, etc.). The PHY is connected to the device MII port using 17 signals for MII or 9 signals

      for RMII, and can be clocked using the 25 MHz (MII) from the microcontroller.

      The devices include the following features:

      •  Supports 10 and 100 Mbit/s rates

      •  Dedicated DMA controller allowing high-speed transfers between the dedicated SRAM

         and the descriptors

      •  Tagged MAC frame support (VLAN support)

      •  Half-duplex (CSMA/CD) and full-duplex operation

      •  MAC control sublayer (control frames) support

      •  32-bit CRC generation and removal

      •  Several address filtering modes for physical and multicast address (multicast and

         group addresses)

      •  32-bit status code for each transmitted or received frame

      •  Internal FIFOs to buffer transmit and receive frames. The transmit FIFO and the

         receive FIFO are both 2 Kbytes.

      •  Supports hardware PTP (precision time protocol) in accordance with IEEE 1588 2008

         (PTP V2) with the time stamp comparator connected to the TIM2 input

      •  Triggers interrupt when system time becomes greater than target time

                                         DocID029041 Rev 6                                           45/255

                                                                                                             53
Functional  overview                        STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

2.33        Controller area network (bxCAN)

            The three CANs are compliant with the 2.0A and B (active) specifications with a bit rate up

            to 1 Mbit/s. They can receive and transmit standard frames with 11-bit identifiers as well as

            extended frames with 29-bit identifiers. Each CAN has three transmit mailboxes, two receive

            FIFOS with 3 stages and 28 shared scalable filter banks (all of them can be used even if one

            CAN is used). 256 bytes of SRAM are allocated for CAN1 and CAN2. 512 bytes of SRAM

            are dedicated for CAN3.

2.34        Universal serial bus on-the-go full-speed (OTG_FS)

            The devices embed an USB OTG full-speed device/host/OTG peripheral with integrated

            transceivers. The USB OTG FS peripheral is compliant with the USB 2.0 specification and

            with the OTG 2.0 specification. It has software-configurable endpoint setting and supports

            suspend/resume. The USB OTG controller requires a dedicated 48 MHz clock that is

            generated by a PLL connected to the HSE oscillator.

            The  major features are:

            •    Combined Rx and Tx FIFO size of 1.28 Kbytes with dynamic FIFO sizing

            •    Supports the session request protocol (SRP) and host negotiation protocol  (HNP)

            •    1 bidirectional control endpoint + 5 IN endpoints + 5 OUT endpoints

            •    12 host channels with periodic OUT support

            •    Software configurable to OTG1.3 and OTG2.0 modes of operation

            •    USB 2.0 LPM (Link Power Management) support

            •    Battery Charging Specification Revision 1.2 support

            •    Internal FS OTG PHY support

            •    HNP/SNP/IP inside (no need for any external resistor)

            For the OTG/Host modes, a power switch is needed in case bus-powered devices are

            connected

2.35        Universal serial bus on-the-go high-speed (OTG_HS)

            The devices embed a USB OTG high-speed (up to 480 Mbit/s) device/host/OTG peripheral.

            The USB OTG HS supports both full-speed and high-speed operations. It integrates the

            transceivers for full-speed operation (12 Mbit/s) and features a UTMI low-pin interface

            (ULPI) for high-speed operation (480 Mbit/s). When using the USB OTG HS in HS mode, an

            external PHY device connected to the ULPI is required.

            The USB OTG HS peripheral is compliant with the USB 2.0 specification and with the OTG

            2.0 specification. It has software-configurable endpoint setting and supports

            suspend/resume. The USB OTG controller requires a dedicated 48 MHz clock that is

            generated by a PLL connected to the HSE oscillator.

            The major features are:

            •    Combined Rx and Tx FIFO size of 4 Kbytes with dynamic FIFO sizing

            •    Supports the session request protocol (SRP) and host negotiation protocol (HNP)

            •    8 bidirectional endpoints

            •    16 host channels with periodic OUT support

46/255                                      DocID029041 Rev 6
STM32F765xx  STM32F767xx STM32F768Ax STM32F769xx                            Functional overview

      •      Software configurable to OTG1.3 and OTG2.0 modes of operation

      •      USB 2.0 LPM (Link Power Management) support

      •      Battery Charging Specification Revision 1.2 support

      •      Internal FS OTG PHY support

      •      External HS or HS OTG operation supporting ULPI in SDR mode. The OTG PHY is

             connected to the microcontroller ULPI port through 12 signals. It can be clocked using

             the 60 MHz output.

      •      Internal USB DMA

      •      HNP/SNP/IP inside (no need for any external resistor)

      •      for OTG/Host modes, a power switch is needed in case bus-powered devices are

             connected

2.36  High-definition multimedia interface (HDMI) - consumer

      electronics control (CEC)

      The devices embed a HDMI-CEC controller that provides hardware support for the

      Consumer Electronics Control (CEC) protocol (Supplement 1 to the HDMI standard).

      This protocol provides high-level control functions between all audiovisual products in an

      environment. It is specified to operate at low speeds with minimum processing and memory

      overhead. It has a clock domain independent from the CPU clock, allowing the HDMI-CEC

      controller to wakeup the MCU from Stop mode on data reception.

2.37  Digital camera interface (DCMI)

      The devices embed a camera interface that can connect with camera modules and CMOS

      sensors through an 8-bit to 14-bit parallel interface, to receive video data. The camera

      interface can sustain a data transfer rate up to 54 Mbytes/s in 8-bit mode at 54 MHz. It

      features:

      •      Programmable polarity for the input pixel clock and synchronization signals

      •      Parallel data communication can be 8-, 10-, 12- or 14-bit

      •      Supports 8-bit progressive video monochrome or raw bayer format, YCbCr 4:2:2

             progressive video, RGB 565 progressive video or compressed data (like JPEG)

      •      Supports continuous mode or snapshot (a single frame) mode

      •      Capability to automatically crop the image

                                 DocID029041 Rev 6                                                47/255

                                                                                                          53
Functional  overview                       STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

2.38        Management Data Input/Output (MDIO) slaves

            The devices embed a MDIO slave interface it includes the following features:

            •  32 MDIO Registers addresses, each of which is managed using separate input            and

               output data registers:

               –      32 x 16-bit firmware read/write, MDIO read-only output data registers

               –      32 x 16-bit firmware read-only, MDIO write-only input data registers

            •  Configurable slave (port) address

            •  Independently maskable interrupts/events:

               –      MDIO Register write

               –      MDIO Register read

               –      MDIO protocol error

            •  Able to operate in and wake up from STOP mode

2.39        Random number generator (RNG)

            All the devices embed an RNG that delivers 32-bit random numbers generated by an

            integrated analog circuit.

2.40        General-purpose input/outputs (GPIOs)

            Each of the GPIO pins can be configured by software as output (push-pull or open-drain,

            with or without pull-up or pull-down), as input (floating, with or without pull-up or pull-down)

            or as peripheral alternate function. Most of the GPIO pins are shared with digital or analog

            alternate functions. All GPIOs are high-current-capable and have speed selection to better

            manage internal noise, power consumption and electromagnetic emission.

            The I/O configuration can be locked if needed by following a specific sequence in order to

            avoid spurious writing to the I/Os registers.

            A fast I/O handling allows a maximum I/O toggling up to 108 MHz.

2.41        Analog-to-digital converters (ADCs)

            Three 12-bit analog-to-digital converters are embedded and each ADC shares up to 16

            external channels, performing conversions in the single-shot or scan mode. In scan mode,

            automatic conversion is performed on a selected group of analog inputs.

            Additional logic functions embedded in the ADC interface allow:

            •  Simultaneous sample and hold

            •  Interleaved sample and hold

            The ADC can be served by the DMA controller. An analog watchdog feature allows very

            precise monitoring of the converted voltage of one, some or all selected channels. An

            interrupt is generated when the converted voltage is outside the programmed thresholds.

            To synchronize A/D conversion and timers, the ADCs could be triggered by any of TIM1,

            TIM2, TIM3, TIM4, TIM5, or TIM8 timer.

48/255                                     DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                  Functional overview

2.42  Digital filter for Sigma-Delta Modulators (DFSDM)

      The devices embed one DFSDM with 4 digital filters modules and 8 external input serial

      channels (transceivers) or alternately 8 internal parallel inputs support. The DFSDM

      peripheral is dedicated to interface the external Σ∆ modulators to microcontroller and then to

      perform digital filtering of the received data streams (which represent analog value on Σ∆

      modulators inputs). The DFSDM can also interface PDM (Pulse Density Modulation)

      microphones and perform PDM to PCM conversion and filtering in hardware. The DFSDM

      features optional parallel data stream inputs from microcontrollers memory (through

      DMA/CPU transfers into DFSDM). The DFSDM transceivers support several serial interface

      formats (to support various Σ∆ modulators). The DFSDM digital filter modules perform

      digital processing according user selected filter parameters with up to 24-bit final ADC

      resolution.

      The  DFSDM peripheral supports:

      •    8 multiplexed input digital serial channels:

           –  Configurable SPI interface to connect various SD modulator(s)

           –  Configurable Manchester coded 1 wire interface support

           –  PDM (Pulse Density Modulation) microphone input support

           –  Maximum input clock frequency up to 20 MHz (10 MHz for Manchester coding)

           –  Clock output for SD modulator(s): 0..20 MHz

      •    Alternative inputs from 8 internal digital parallel channels (up to 16 bit input resolution):

           –  internal sources: device memory data streams (DMA)

      •    4 digital filter modules with adjustable digital signal processing:

           –  Sincxfilter: filter order/type (1..5), oversampling ratio (up to 1..1024)

           –  integrator: oversampling ratio (1..256)

      •    Up to 24-bit output data resolution, signed output data format

      •    Automatic data offset correction (offset stored in register by user)

      •    Continuous or single conversion

      •    Start-of-conversion triggered by:

           –  Software trigger

           –  Internal timers

           –  External events

           –  Start-of-conversion synchronously with first digital filter module (DFSDM0)

      •    Analog watchdog feature:

           –  Low value and high value data threshold registers

           –  Dedicated configurable Sincx digital filter (order = 1..3, oversampling ratio = 1..32)

           –  Input from final output data or from selected input digital serial channels

           –  Continuous monitoring independently from standard conversion

      •    Short circuit detector to detect saturated analog input values (bottom and top range):

           –  Up to 8-bit counter to detect 1..256 consecutive 0’s or 1’s on serial data stream

           –  Monitoring continuously each input serial channel

      •    Break signal generation on analog watchdog event or on short circuit detector event

      •    Extremes detector:

           –  Storage of minimum and maximum values of final conversion data

                                     DocID029041 Rev 6                                             49/255

                                                                                                           53
Functional  overview                  STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

               –      Refreshed by software

            •  DMA capability to read the final conversion data

            •  Interrupts: end of conversion, overrun, analog watchdog, short circuit, input serial

               channel clock absence

            •  “regular” or “injected” conversions:

               –      “regular” conversions can be requested at any time or even in continuous mode

                      without having any impact on the timing of “injected” conversions

               –      “injected” conversions for precise timing and with high conversion priority

                                      Table 9. DFSDM implementation

                                 DFSDM features                                          DFSDM1

            Number of filters: x (DFSDM_FLTx)                                                      4

            Number of input transceivers/channels: y (DFSDM_CHy)                                   8

            Internal ADC parallel input support                                                    -

            Number of external triggers (JEXTSEL size)                                   32

            ID register support                                                                    -

50/255                                DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                     Functional overview

2.43  Temperature sensor

      The temperature sensor has to generate a voltage that varies linearly with the temperature.

      The conversion range is between 1.7 V and 3.6 V. The temperature sensor is internally

      connected to the same input channel as VBAT, ADC1_IN18, which is used to convert the
      sensor output voltage into a digital value. When the temperature sensor and VBAT
      conversion are enabled at the same time, only VBAT conversion is performed.

      As the offset of the temperature sensor varies from chip to chip due to process variation, the

      internal temperature sensor is mainly suitable for applications that detect temperature

      changes instead of absolute temperatures. If an accurate temperature reading is needed,

      then an external temperature sensor part should be used.

2.44  Digital-to-analog converter (DAC)

      The two 12-bit buffered DAC channels can be used to convert two digital signals into two

      analog voltage signal outputs.

      This dual digital Interface supports the following features:

      •  Two DAC converters: one for each output channel

      •  8-bit or 12-bit monotonic output

      •  Left or right data alignment in 12-bit mode

      •  Synchronized update capability

      •  Noise-wave generation

      •  Triangular-wave generation

      •  Dual DAC channel independent or simultaneous conversions

      •  DMA capability for each channel

      •  External triggers for conversion

      •  Input voltage reference VREF+

      Eight DAC trigger inputs are used in the device. The DAC channels are triggered          through

      the timer update outputs that are also connected to different DMA streams.

2.45  Serial wire JTAG debug port (SWJ-DP)

      The Arm SWJ-DP interface is embedded, and is a combined JTAG and serial wire debug

      port that enables either a serial wire debug or a JTAG probe to be connected to the target.

      The debug is performed using 2 pins only instead of 5 required by the JTAG (JTAG pins

      could be re-use as GPIO with alternate function): the JTAG TMS and TCK pins are shared

      with SWDIO and SWCLK, respectively, and a specific sequence on the TMS pin is used to

      switch between JTAG-DP and SW-DP.

2.46  Embedded Trace Macrocell™

      The Arm embedded trace Macrocell provides a greater visibility of the instruction and data

      flow inside the CPU core by streaming compressed data at a very high rate from the

      STM32F76xxx through a small number of ETM pins to an external hardware trace port

      analyzer (TPA) device. The TPA is connected to a host computer using USB, Ethernet, or

                                      DocID029041 Rev 6                                         51/255

                                                                                                        53
Functional  overview                      STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

            any other high-speed channel. Real-time instruction and data flow activity can be recorded

            and then formatted for display on the host computer that runs the debugger software. TPA

            hardware is commercially available from common development tool vendors.

            The Embedded Trace Macrocell operates with third party debugger software tools.

2.47        DSI Host (DSIHOST)

            The DSI Host is a dedicated peripheral for interfacing with MIPI® DSI compliant displays. It

            includes a dedicated video interface internally connected to the LTDC and a generic APB

            interface that can be used to transmit information to the display.

            These interfaces are as follows:

            •    LTDC interface:

                 –    Used to transmit information in Video mode, in which the transfers from the host

                      processor to the peripheral take the form of a real-time pixel stream (DPI).

                 –    Through a customized for mode, this interface can be used to transmit information

                      in full bandwidth in the Adapted Command mode (DBI).

            •    APB slave interface:

                 –    Allows the transmission of generic information in Command mode, and follows a

                      proprietary register interface.

                 –    Can operate concurrently with either LTDC interface in either Video mode or

                      Adapted Command mode.

            •    Video mode pattern generator:

                 –    Allows the transmission of horizontal/vertical color bar and D-PHY BER testing

                      pattern without any kind of stimuli.

            The  DSI Host main features:

            •    Compliant with MIPI® Alliance standards

            •    Interface with MIPI® D-PHY

            •    Supports all commands defined in the MIPI® Alliance specification for DCS:

                 –    Transmission of all Command mode packets through the APB interface

                 –    Transmission of commands in low-power and high-speed during Video mode

            •    Supports up to two D-PHY data lanes

            •    Bidirectional communication and escape mode support through data lane 0

            •    Supports non-continuous clock in D-PHY clock lane for additional power saving

            •    Supports Ultra Low-power mode with PLL disabled

            •    ECC and Checksum capabilities

            •    Support for End of Transmission Packet (EoTp)

            •    Fault recovery schemes

            •    3D transmission support

            •    Configurable selection of system interfaces:

                 –    AMBA APB for control and optional support for Generic and DCS commands

                 –    Video Mode interface through LTDC

                 –    Adapted Command mode interface through LTDC

            •    Independently programmable Virtual Channel ID in

52/255                                    DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                       Functional overview

   –  Video mode

   –  Adapted Command mode

   –  APB Slave

Video Mode interfaces features:

•  LTDC interface color coding mappings into 24-bit interface:

   –  16-bit RGB, configurations 1, 2, and 3

   –  18-bit RGB, configurations 1 and 2

   –  24-bit RGB

•  Programmable polarity of all LTDC interface signals

•  Maximum resolution is limited by available DSI physical link bandwidth:

   –  Number of lanes: 2

   –  Maximum speed per lane: 500 Mbps1Gbps

Adapted interface features

Support for sending large amounts of data through the memory_write_start(WMS) and

memory_write_continue(WMC) DCS commands

•  LTDC interface color coding mappings into 24-bit interface:

   –  16-bit RGB, configurations 1, 2, and 3

   –  18-bit RGB, configurations 1 and 2

   –  24-bit RGB

Video mode pattern generator:

•  Vertical and horizontal color bar generation without LTDC stimuli

•  BER pattern without LTDC stimuli

                            DocID029041 Rev 6                                      53/255

                                                                                           53
Pinouts  and pin description                     STM32F765xx STM32F767xx                                                                               STM32F768Ax                                        STM32F769xx

3        Pinouts and              pin description

                                       Figure 11. STM32F76xxx LQFP100                                                                                  pinout

                                  s  s^^  Wϭ  WϬ  Wϵ  Wϴ  KKdϬ  Wϳ  Wϲ  Wϱ  Wϰ  Wϯ  Wϳ  Wϲ  Wϱ  Wϰ  Wϯ  WϮ  Wϭ  WϬ  WϭϮ  Wϭϭ  WϭϬ  Wϭϱ  Wϭϰ

                                  ϭϬϬ  ϵϵ   ϵϴ   ϵϳ     ϵϲ    ϵϱ    ϵϰ      ϵϯ    ϵϮ     ϵϭ     ϵϬ   ϴϵ   ϴϴ       ϴϳ       ϴϲ       ϴϱ       ϴϰ       ϴϯ       ϴϮ       ϴϭ       ϴϬ    ϳϵ    ϳϴ    ϳϳ    ϳϲ

             WϮ              ϭ                                                                                                                                                                           ϳϱ    s

             Wϯ              Ϯ                                                                                                                                                                           ϳϰ    s^^

             Wϰ              ϯ                                                                                                                                                                           ϳϯ    sWϮ

             Wϱ              ϰ                                                                                                                                                                           ϳϮ    Wϭϯ

             Wϲ              ϱ                                                                                                                                                                           ϳϭ    WϭϮ

             sd             ϲ                                                                                                                                                                           ϳϬ    Wϭϭ

         WϭϯͲEd/ͺdDW       ϳ                                                                                                                                                                           ϲϵ    WϭϬ

             WϭϰͲK^ϯϮͺ/E    ϴ                                                                                                                                                                           ϲϴ    Wϵ

         WϭϱͲK^ϯϮͺKhd       ϵ                                                                                                                                                                           ϲϳ    Wϴ

             s^^              ϭϬ                                                                                                                                                                          ϲϲ    Wϵ

             s              ϭϭ                                                                                                                                                                          ϲϱ    Wϴ

             W,ϬͲK^ͺ/E       ϭϮ                                                                                                                                                                          ϲϰ    Wϳ

             W,ϭͲK^ͺKhd      ϭϯ                                                             /4)3                                                                                                      ϲϯ    Wϲ

             EZ^d             ϭϰ                                                                                                                                                                          ϲϮ    Wϭϱ

             WϬ              ϭϱ                                                                                                                                                                          ϲϭ    Wϭϰ

             Wϭ              ϭϲ                                                                                                                                                                          ϲϬ    Wϭϯ

             WϮ              ϭϳ                                                                                                                                                                          ϱϵ    WϭϮ

             Wϯ              ϭϴ                                                                                                                                                                          ϱϴ    Wϭϭ

             s ^^            ϭϵ                                                                                                                                                                          ϱϳ    WϭϬ

             sZ&н            ϮϬ                                                                                                                                                                          ϱϲ    Wϵ

             s             Ϯϭ                                                                                                                                                                          ϱϱ    Wϴ

             WϬͲt
             Wϭ              Ϯϯ                                                                                                                                                                          ϱϯ    Wϭϰ

             WϮ              Ϯϰ                                                                                                                                                                          ϱϮ    Wϭϯ

             Wϯ              Ϯϱ                                                                                                                                                                          ϱϭ    WϭϮ

                                  Ϯϲ   Ϯϳ   Ϯϴ   Ϯϵ     ϯϬ    ϯϭ    ϯϮ      ϯϯ    ϯϰ     ϯϱ     ϯϲ   ϯϳ   ϯϴ       ϯϵ       ϰϬ       ϰϭ       ϰϮ       ϰϯ       ϰϰ       ϰϱ       ϰϲ    ϰϳ    ϰϴ     ϰϵ   ϱϬ

                                  s^^  s  Wϰ  Wϱ    Wϲ   Wϳ   Wϰ     Wϱ   WϬ    Wϭ    WϮ  Wϳ  Wϴ      Wϵ      WϭϬ     Wϭϭ     WϭϮ     Wϭϯ     Wϭϰ     Wϭϱ     WϭϬ  Wϭϭ  sWϭ  s^^  s

                                                                                                                                                                                                                06Y9

         1.  The above figure shows the package top view.

54/255                                                  DocID029041 Rev 6
STM32F765xx  STM32F767xx STM32F768Ax STM32F769xx                                  Pinouts       and pin  description

                      Figure 12. STM32F76xxx TFBGA100 pinout

                                                                                       

             $  3&  3&  3(  3%                       3%    3%     3%     3$    3$  3$

             %  3&  9%$7  3(  3%                       3%    3'     3'     3&    3&  3$

             &  3+   966   3(  3(                       3%    3'     3'     3&    3$   3$

             '  3+   9''   3(  3(                       %227  3'     3'     3'     3$   3$

             (  1567  3&   3(  966                       966    %<3$66  9&$3B  3'     3&   3&

                                                                  5(*

             )  3&   3&   3&  9''                       9''    9''86%  3'5B21  9&$3B  3&   3&

             *  966$  3$   3$  3&                       3%    3(    3(    3'    3'  3%

             +  9''$  3$   3$  3&                       3(    3(    3(    3'    3'  3%

             -  966   3$   3$  3%                       3(    3(    3%    3%    3'   3'

             .  9''   3$   3$  3%                       3(    3(    3%    3%    3'   3'

                                                                                                         06Y9

1.           The above figure shows the package top view.

                            DocID029041 Rev 6                                                            55/255

                                                                                                                      101
Pinouts and pin         description                                                          STM32F765xx STM32F767xx                                                                       STM32F768Ax STM32F769xx

                                                                              Figure 13. STM32F76xxx LQFP144                                                                               pinout

                        6$$   0$2?/.  0%  0%   0"   0"   "//4  0"  0"  0"  0"  0"  0'  6$$   633  0'  0'  0'  0'  0'  0'  0$  0$  6$$3$--#633    0$  0$  0$   0$   0$   0$   0#  0#  0#  0!   0! 

                                                                                                                              

         0%                                                                                                                                                                                                                                 6$$

         0%                                                                                                                                                                                                                                 633

         0%                                                                                                                                                                                                                                 6#!0?

         0%                                                                                                                                                                                                                                 0! 

         0%                                                                                                                                                                                                                                 0! 

         6"!4                                                                                                                                                                                                                                0! 

         0#                                                                                                                                                                                                                                0! 

         0#                                                                                                                                                                                                                                0! 

         0#                                                                                                                                                                                                                                0! 

         0&                                                                                                                                                                                                                                 0#

         0&                                                                                                                                                                                                                                 0#

         0&                                                                                                                                                                                                                                 0#

         0&                                                                                                                                                                                                                                 0#

         0&                                                                                                                                                                                                                                 6$$53"

         0&                                                                                                                                                                                                                                 633

         633                                                                                                                                                                                                                                 0'

         6$$                                                                                                                                                                                                                                 0'

         0&                                                                                                                                                                                                                                 0'

         0&                                                                                                      /4)3                                                                                                                    0'

         0&                                                                                                                                                                                                                                 0'

         0&                                                                                                                                                                                                                                 0'

         0&                                                                                                                                                                                                                                0'

         0(                                                                                                                                                                                                                                 0$

         0(                                                                                                                                                                                                                                 0$

         .234                                                                                                                                                                                                                                6$$

         0#                                                                                                                                                                                                                                 633

         0#                                                                                                                                                                                                                                 0$

         0#                                                                                                                                                                                                                                 0$

         0#                                                                                                                                                                                                                                 0$

         6$$                                                                                                                                                                                                                                 0$

         633!                                                                                                                                                                                                                                0$

         62%&                                                                                                                                                                                                                                0$

         6$$!                                                                                                                                                                                                                                0"

         0!                                                                                                                                                                                                                                 0"

         0!                                                                                                                                                                                                                                 0"

         0!                                                                                                                                                                                                                                 0"

                                                                                                                                                               

                        0!   633     6$$  0!   0!   0!   0!    0#  0#  0"  0"  0"  0&  0&  633  6$$   0&  0&  0&  0'   0'  0%  0%  0%       633  6$$  0%  0%  0%  0%  0%  0%  0"  0"  6#!0?  6$$

                                                                                                                                                                                                                                                 069

1.  The  above  figure  shows the package                                top  view.

56/255                                                                                             DocID029041 Rev                               6
STM32F765xx    STM32F767xx STM32F768Ax STM32F769xx                                                                                                                                                                             Pinouts                        and            pin       description

                                                                      Figure 14. STM32F76xxx LQFP176                                                                                                   pinout

               0)  0)  0)  0)         6$$  0$2?/.  0%  0%  0"  0"  "//4  0"  0"  0"  0"   0"   0'  6$$  633   0'  0'  0'  0'  0'  0'  0$  0$  6$$3$--#633    0$   0$   0$   0$  0$  0$  0#     0#  0#   0!  0!  6$$633   0)  0)

                                                                                                                                       

    0%                                                                                                                                                                                                                                                                            0)

    0%                                                                                                                                                                                                                                                                            0)

    0%                                                                                                                                                                                                                                                                            0(

    0%                                                                                                                                                                                                                                                                            0(

    0%                                                                                                                                                                                                                                                                            0(

    6"!4                                                                                                                                                                                                                                                                           6$$

    0)                                                                                                                                                                                                                                                                            633

    0#                                                                                                                                                                                                                                                                           6#!0?

    0#                                                                                                                                                                                                                                                                           0!

    0#                                                                                                                                                                                                                                                                          0!

    0)                                                                                                                                                                                                                                                                           0!

    0)                                                                                                                                                                                                                                                                          0!

    0)                                                                                                                                                                                                                                                                          0!

    633                                                                                                                                                                                                                                                                           0!

    6$$                                                                                                                                                                                                                                                                           0#

    0&                                                                                                                                                                                                                                                                           0#

    0&                                                                                                                                                                                                                                                                           0#

    0&                                                                                                                                                                                                                                                                           0#

    0&                                                                                                                                                                                                                                                                           6$$53"

    0&                                                                                                                                                                                                                                                                           633

    0&                                                                                                          /4)3ZLWKRXW'6,                                                                                                                                              0'

    633                                                                                                                                                                                                                                                                           0'

    6$$                                                                                                                                                                                                                                                                           0'

    0&                                                                                                                                                                                                                                                                           0'

    0&                                                                                                                                                                                                                                                                           0'

    0&                                                                                                                                                                                                                                                                           0'

    0&                                                                                                                                                                                                                                                                           0'

    0&                                                                                                                                                                                                                                                                          0$

    0(                                                                                                                                                                                                                                                                           0$

    0(                                                                                                                                                                                                                                                                           6$$

    .234                                                                                                                                                                                                                                                                          633

    0#                                                                                                                                                                                                                                                                           0$

    0#                                                                                                                                                                                                                                                                           0$

    0#                                                                                                                                                                                                                                                                            0$

    0#                                                                                                                                                                                                                                                                            0$

    6$$                                                                                                                                                                                                                                                                            0$

    633!                                                                                                                                                                                                                                                                           0$

    62%&                                                                                                                                                                                                                                                                           0"

    6$$!                                                                                                                                                                                                                                                                           0"

    0!                                                                                                                                                                                                                                                                            0"

    0!                                                                                                                                                                                                                                                                            0"

    0!                                                                                                                                                                                                                                                                            6$$

    0(                                                                                                                                                                                                                                                                            633

    0(                                                                                                                                                                                                                                                                            0(

                                                                                                                                                                                       

               0(  0(  0!  "90!33?2%'  6$$  0!     0!  0!  0!  0#  0#    0"  0"  0"  0&  0&  633   6$$  0&  0&  0&  0'   0'   0%   0%  0%  633  6$$       0%  0%  0%  0%  0%  0%  0"  0"  6#!0?  6$$  0(  0(   0(  0(  0(  0(

                                                                                                                                                                                                                                                                                            -36

1.  The above figure shows the package top view.

                                                                                                                   DocID029041 Rev 6                                                                                                                                                           57/255

                                                                                                                                                                                                                                                                                                       101
Pinouts and pin             description                                                                         STM32F765xx STM32F767xx                                                                                       STM32F768Ax STM32F769xx

                                                                                               Figure 15. STM32F769xx LQFP176                                                                                                     pinout

                  0)  0)  0)  0)         6$$  0$2?/.  0%  0%  0"  0"  "//4  0"  0"  0"  0"   0"   0'  6$$  633   0'  0'  0'  0'  0'  0'  0$  0$  6$$3$--#633    0$   0$   0$   0$  0$  0$  0#     0#  0#   0!  0!  6$$633    0)  0)

                                                                                                                                           

        0%                                                                                                                                                                                                                                                                             0)

        0%                                                                                                                                                                                                                                                                             6$$

        0%                                                                                                                                                                                                                                                                             633

        0%                                                                                                                                                                                                                                                                             6#!0?

        0%                                                                                                                                                                                                                                                                             0!

        6"!4                                                                                                                                                                                                                                                                            0!

        0)                                                                                                                                                                                                                                                                             0!

        0#                                                                                                                                                                                                                                                                            0!

        0#                                                                                                                                                                                                                                                                            0!

        0#                                                                                                                                                                                                                                                                           0!

        0)                                                                                                                                                                                                                                                                            0#

        0)                                                                                                                                                                                                                                                                           0#

        0)                                                                                                                                                                                                                                                                           0#

        633                                                                                                                                                                                                                                                                            0#

        6$$                                                                                                                                                                                                                                                                            6$$53"

        0&                                                                                                                                                                                                                                                                            633

        0&                                                                                                                                                                                                                                                                            0'

        0&                                                                                                                                                                                                                                                                            0'

        0&                                                                                                                                                                                                                                                                            0'

        0&                                                                                                                                                                                                                                                                            0'

        0&                                                                                                         /4)3ZLWK'6,                                                                                                                                                   0'

        633                                                                                                                                                                                                                                                                            0'

        6$$                                                                                                                                                                                                                                                                            0'

        0&                                                                                                                                                                                                                                                                            633$3)

        0&                                                                                                                                                                                                                                                                            $3)?$.

        0&                                                                                                                                                                                                                                                                            $3)?$0

        0&                                                                                                                                                                                                                                                                            6$$$3)

        0&                                                                                                                                                                                                                                                                           $3)?#+.

        0(                                                                                                                                                                                                                                                                            $3)?#+0

        0(                                                                                                                                                                                                                                                                            633$3)

    .234                                                                                                                                                                                                                                                                               $3)?$.

        0#                                                                                                                                                                                                                                                                            $3)?$0

        0#                                                                                                                                                                                                                                                                            6#!0$3)

        0#                                                                                                                                                                                                                                                                             6$$$3)

        0#                                                                                                                                                                                                                                                                             0$

        6$$                                                                                                                                                                                                                                                                             0$

    633!                                                                                                                                                                                                                                                                                6$$

    62%&                                                                                                                                                                                                                                                                                633

    6$$!                                                                                                                                                                                                                                                                                0$

        0!                                                                                                                                                                                                                                                                             0$

        0!                                                                                                                                                                                                                                                                             0$

        0!                                                                                                                                                                                                                                                                             0$

        0(                                                                                                                                                                                                                                                                             0$

        0(                                                                                                                                                                                                                                                                             0$

                                                                                                                                                                                            

                  0(  0(  0!  "90!33?2%'  6$$  0!     0!  0!  0!  0#  0#    0"  0"  0"  0&  0&  633   6$$  0&  0&  0&  0'   0'   0%   0%  0%  633  6$$       0%  0%  0%  0%  0%  0%  0"  0"  6#!0?  6$$  0(  0(   0"  0"  0"  0"

                                                                                                                                                                                                                                                                                                 -36

1.  The above figure        shows the package                                        top       view.

58/255                                                                                                                DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                                 Pinouts and pin description

                           Figure 16.          STM32F769Ax/STM32F768Ax                     WLCSP180 ballout

                                                                                                  

    $  1&      1&        3$ -7&.  3'         3'     9''00&   3*  966         3%   %227   966   1&     1& 

                           6:&/.

    %  1&      9''        3,        3&        3'     966      3*  9''         3%   3(     9''   3,     1& 

    &  9&$3B   966        3,        3&        3'     3*      3*  3%         3(   3'5B21  3,   3(     9%$7

    '  3$     3$ -706  3,        3&        3'     3'      3*  3% 1-      3%   3,     3,   3(     3&

                6:',2                                                   7567

                                                                         3% -7'2                       3&   3&

    (  3&      3$        3$       3,         3+    3'      3'   75$&(6:2    3%   3(     3(   26&   26&B

                                                                                                         B,1     287

    )  966      9''86%     3&        3$         3$    3+     3+  3$ -7',   3*  3(     3,  9''     966

    *  3*      3*        3*        3*         3*     3&            3&         3*   3,     3)   3)     3)

    +  '6,B'3  '6,B'1    '6,B&.1    '6,B&.3     966'6,  9&$3'6,        3%        3*   3,    3)   3)     3)

    -  '6,B'3  '6,B'1    9'''6,   3'        3%    3(     3%   3%         966   3$     3$   9''     966

    .  9'''6,   3'       3'       3+         3%    3(     3)  3)        9''   3+     3)  3+    3+

                                                                                                         26&B,1  26&B287

    /  3'     3'       3'        3+        3%    3(     3*   3)        3$   3+     1567  3&     3&

    0  966      3'       3'        3+        3+     3(     3(   9''         3$   3$     966$  9''$    3$:.83

    1  1&      3%       3%       966         966     3(     3(   3*         3)  3$     3+   3+     1& 

    3  1&      1&        3+       9''         9&$3B  3(     3(   3)        966   3%     3$   1&     1& 

                                                                                                                           06Y9

1.  NC ball must not be connected to GND nor to VDD.

2.  The above figure shows the package top view.

                                                        DocID029041 Rev 6                                                  59/255

                                                                                                                                       101
Pinouts and pin              description                                                                                 STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

                                                                                                   Figure 17. STM32F76xxx LQFP208 pinout

                   W/ϳ  W/ϲ  W/ϱ  W/ϰ  s  WZͺKE  s^^  Wϭ  WϬ  Wϵ  Wϴ  KKdϬ  Wϳ  Wϲ  Wϱ  Wϰ  Wϯ  W'ϭϱ  W<ϳ   W<ϲ  W<ϱ  W<ϰ   W<ϯ   s   s^^  W'ϭϰ  W'ϭϯ  W'ϭϮ  W'ϭϭ  W'ϭϬ  W'ϵ  W:ϭϱ  W:ϭϰ  W:ϭϯ  W:ϭϮ  Wϳ   Wϲ   s^DD  s^^   Wϱ     Wϰ  Wϯ  WϮ  Wϭ  WϬ  WϭϮ  Wϭϭ  WϭϬ  Wϭϱ  Wϭϰ  s  W/ϯ

                   ϮϬϴ  ϮϬϳ  ϮϬϲ  ϮϬϱ  ϮϬϰ  ϮϬϯ     ϮϬϮ  ϮϬϭ  ϮϬϬ  ϭϵϵ  ϭϵϴ  ϭϵϳ    ϭϵϲ  ϭϵϱ  ϭϵϰ  ϭϵϯ  ϭϵϮ  ϭϵϭ   ϭϵϬ   ϭϴϵ  ϭϴϴ  ϭϴϳ   ϭϴϲ   ϭϴϱ   ϭϴϰ  ϭϴϯ   ϭϴϮ   ϭϴϭ   ϭϴϬ   ϭϳϵ   ϭϳϴ  ϭϳϳ   ϭϳϲ   ϭϳϱ   ϭϳϰ   ϭϳϯ   ϭϳϮ   ϭϳϭ       ϭϳϬ   ϭϲϵ     ϭϲϴ  ϭϲϳ  ϭϲϲ  ϭϲϱ  ϭϲϰ  ϭϲϯ   ϭϲϮ   ϭϲϭ   ϭϲϬ   ϭϱϵ   ϭϱϴ  ϭϱϳϭϱϲ  W/Ϯ

        WϮ    ϭ                                                                                                                                                                                                                                                                                                        ϭϱϱ  W/ϭ

        Wϯ    Ϯ                                                                                                                                                                                                                                                                                                        ϭϱϰ  W/Ϭ

        Wϰ    ϯ                                                                                                                                                                                                                                                                                                        ϭϱϯ  W,ϭϱ

        Wϱ    ϰ                                                                                                                                                                                                                                                                                                        ϭϱϮ  W,ϭϰ

        Wϲ    ϱ                                                                                                                                                                                                                                                                                                        ϭϱϭ  W,ϭϯ

        sd   ϲ                                                                                                                                                                                                                                                                                                        ϭϱϬ  s

        W/ϴ    ϳ

        Wϭϯ   ϴ                                                                                                                                                                                                                                                                                                        ϭϰϵ  s^^

        Wϭϰ   ϵ                                                                                                                                                                                                                                                                                                        ϭϰϴ  sWͺϮ

        Wϭϱ   ϭϬ                                                                                                                                                                                                                                                                                                       ϭϰϳ  Wϭϯ

        W/ϵ    ϭϭ                                                                                                                                                                                                                                                                                                       ϭϰϲ  WϭϮ

        W/ϭϬ   ϭϮ                                                                                                                                                                                                                                                                                                       ϭϰϱ  Wϭϭ

        W/ϭϭ   ϭϯ                                                                                                                                                                                                                                                                                                       ϭϰϰ  WϭϬ

        s^^    ϭϰ                                                                                                                                                                                                                                                                                                       ϭϰϯ  Wϵ

        s    ϭϱ                                                                                                                                                                                                                                                                                                       ϭϰϮ  Wϴ

        W&Ϭ    ϭϲ                                                                                                                                                                                                                                                                                                       ϭϰϭ  Wϵ

        W&ϭ    ϭϳ                                                                                                                                                                                                                                                                                                       ϭϰϬ  Wϴ

        W&Ϯ    ϭϴ                                                                                                                                                                                                                                                                                                       ϭϯϵ  Wϳ

        W/ϭϮ   ϭϵ                                                                                                                                                                                                                                                                                                       ϭϯϴ  Wϲ

        W/ϭϯ   ϮϬ                                                                                                                                                                                                                                                                                                       ϭϯϳ  sh^

        W/ϭϰ   Ϯϭ                                                                                                                                                                                                                                                                                                       ϭϯϲ  s^^

        W&ϯ    ϮϮ                                                                                                                                                                                                                                                                                                       ϭϯϱ  W'ϴ

        W&ϰ    Ϯϯ                                                                                                                                                                                                                                                                                                       ϭϯϰ  W'ϳ

        W&ϱ    Ϯϰ                                                                                                                                                                                                                                                                                                       ϭϯϯ  W'ϲ

        s^^    Ϯϱ                                                                                                                              >Y&WϮϬϴ                                                                                                                                                                  ϭϯϮ  W'ϱ

        s    Ϯϲ                                                                                                                                                                                                                                                                                                       ϭϯϭ  W'ϰ

        W&ϲ    Ϯϳ                                                                                                                                                                                                                                                                                                       ϭϯϬ  W'ϯ

        W&ϳ    Ϯϴ                                                                                                                                                                                                                                                                                                       ϭϮϵ  W'Ϯ

        W&ϴ    Ϯϵ                                                                                                                                                                                                                                                                                                       ϭϮϴ  W<Ϯ

        W&ϵ    ϯϬ                                                                                                                                                                                                                                                                                                       ϭϮϳ  W<ϭ

        W&ϭϬ   ϯϭ                                                                                                                                                                                                                                                                                                       ϭϮϲ  W<Ϭ

        W,Ϭ    ϯϮ                                                                                                                                                                                                                                                                                                       ϭϮϱ  s^^

        W,ϭ    ϯϯ                                                                                                                                                                                                                                                                                                       ϭϮϰ  s

        EZ^d   ϯϰ                                                                                                                                                                                                                                                                                                       ϭϮϯ  W:ϭϭ

        WϬ    ϯϱ                                                                                                                                                                                                                                                                                                       ϭϮϮ  W:ϭϬ

        Wϭ    ϯϲ                                                                                                                                                                                                                                                                                                       ϭϮϭ  W:ϵ

        WϮ    ϯϳ                                                                                                                                                                                                                                                                                                       ϭϮϬ  W:ϴ

        Wϯ    ϯϴ                                                                                                                                                                                                                                                                                                       ϭϭϵ  W:ϳ
        s    ϯϵ
                                                                                                                                                                                                                                                                                                                        ϭϭϴ  W:ϲ

        s^^   ϰϬ                                                                                                                                                                                                                                                                                                       ϭϭϳ  Wϭϱ

        sZ&н  ϰϭ                                                                                                                                                                                                                                                                                                       ϭϭϲ  Wϭϰ

        s   ϰϮ                                                                                                                                                                                                                                                                                                       ϭϭϱ  s

        WϬ    ϰϯ                                                                                                                                                                                                                                                                                                       ϭϭϰ  s^^

        Wϭ    ϰϰ                                                                                                                                                                                                                                                                                                       ϭϭϯ  Wϭϯ

        WϮ    ϰϱ                                                                                                                                                                                                                                                                                                       ϭϭϮ  WϭϮ

        W,Ϯ    ϰϲ                                                                                                                                                                                                                                                                                                       ϭϭϭ  Wϭϭ

        W,ϯ    ϰϳ                                                                                                                                                                                                                                                                                                       ϭϭϬ  WϭϬ

        W,ϰ    ϰϴ                                                                                                                                                                                                                                                                                                       ϭϬϵ  Wϵ

        W,ϱ    ϰϵ                                                                                                                                                                                                                                                                                                       ϭϬϴ  Wϴ

        Wϯ    ϱϬ                                                                                                                                                                                                                                                                                                       ϭϬϳ  Wϭϱ

        s^^    ϱϭ                                                                                                                                                                                                                                                                                                       ϭϬϲ  Wϭϰ

        s    ϱϮ                                                                                                                                                                                                                                                                                                       ϭϬϱ  Wϭϯ

                   ϱϯ   ϱϰ   ϱϱ   ϱϲ   ϱϳ   ϱϴ      ϱϵ   ϲϬ   ϲϭ   ϲϮ   ϲϯ   ϲϰ     ϲϱ   ϲϲ   ϲϳ   ϲϴ   ϲϵ   ϳϬ    ϳϭ    ϳϮ   ϳϯ   ϳϰ    ϳϱ    ϳϲ    ϳϳ   ϳϴ    ϳϵ    ϴϬ    ϴϭ    ϴϮ    ϴϯ   ϴϰ    ϴϱ    ϴϲ    ϴϳ    ϴϴ    ϴϵ    ϵϬ        ϵϭ    ϵϮ      ϵϯ   ϵϰ   ϵϱ   ϵϲ   ϵϳ   ϵϴ    ϵϵ    ϭϬϬ   ϭϬϭ   ϭϬϮ   ϭϬϯ  ϭϬϰ

                   Wϰ  Wϱ  Wϲ  Wϳ  Wϰ  Wϱ     s  s^^  WϬ  Wϭ  WϮ  W/ϭϱ   W:Ϭ  W:ϭ  W:Ϯ  W:ϯ  W:ϰ  W&ϭϭ  W&ϭϮ  s^^  s  W&ϭϯ  W&ϭϰ  W&ϭϱ  W'Ϭ  W'ϭ   Wϳ   Wϴ   Wϵ   s^^   s  WϭϬ  Wϭϭ  WϭϮ  Wϭϯ  Wϭϰ  Wϭϱ  WϭϬ      Wϭϭ  sWͺϭ  s^^  s  W:ϱ  W,ϲ  W,ϳ  W,ϴ   W,ϵ   W,ϭϬ  W,ϭϭ  W,ϭϮ  s  WϭϮ

                                                                                                                                                                                                                                                                                                                             06Y9

1.  The above figure         shows the package                                           top       view.

60/255                                                                                                                        DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                                                                                                                                                                                                     Pinouts                          and              pin     description

                                                                                                    Figure 18. STM32F769xx                                                                                      LQFP208                                        pinout

                    W/ϳ  W/ϲ  W/ϱ  W/ϰ  s  WZͺKE  s^^  Wϭ  WϬ  Wϵ  Wϴ  KKdϬ  Wϳ  Wϲ  Wϱ  Wϰ  Wϯ  W'ϭϱ  W<ϳ   W<ϲ  W<ϱ  W<ϰ   W<ϯ   s   s^^  W'ϭϰ  W'ϭϯ  W'ϭϮ  W'ϭϭ  W'ϭϬ  W'ϵ  W:ϭϱ  W:ϭϰ  W:ϭϯ  W:ϭϮ  Wϳ   Wϲ   s^DD  s^^   Wϱ     Wϰ  Wϯ  WϮ  Wϭ  WϬ  WϭϮ  Wϭϭ  WϭϬ  Wϭϱ  Wϭϰ  s  W/ϯ

                    ϮϬϴ  ϮϬϳ  ϮϬϲ  ϮϬϱ  ϮϬϰ  ϮϬϯ     ϮϬϮ  ϮϬϭ  ϮϬϬ  ϭϵϵ  ϭϵϴ  ϭϵϳ    ϭϵϲ  ϭϵϱ  ϭϵϰ  ϭϵϯ  ϭϵϮ  ϭϵϭ   ϭϵϬ   ϭϴϵ  ϭϴϴ  ϭϴϳ   ϭϴϲ   ϭϴϱ   ϭϴϰ  ϭϴϯ   ϭϴϮ   ϭϴϭ   ϭϴϬ   ϭϳϵ   ϭϳϴ  ϭϳϳ   ϭϳϲ   ϭϳϱ   ϭϳϰ   ϭϳϯ   ϭϳϮ   ϭϳϭ       ϭϳϬ   ϭϲϵ     ϭϲϴ  ϭϲϳ  ϭϲϲ  ϭϲϱ  ϭϲϰ  ϭϲϯ   ϭϲϮ   ϭϲϭ   ϭϲϬ   ϭϱϵ   ϭϱϴ  ϭϱϳϭϱϲ  W/Ϯ

         WϮ    ϭ                                                                                                                                                                                                                                                                                                        ϭϱϱ  W/ϭ

         Wϯ    Ϯ                                                                                                                                                                                                                                                                                                        ϭϱϰ  W/Ϭ

         Wϰ    ϯ                                                                                                                                                                                                                                                                                                        ϭϱϯ  W,ϭϱ

         Wϱ    ϰ                                                                                                                                                                                                                                                                                                        ϭϱϮ  W,ϭϰ

         Wϲ    ϱ                                                                                                                                                                                                                                                                                                        ϭϱϭ  W,ϭϯ

         sd   ϲ                                                                                                                                                                                                                                                                                                        ϭϱϬ  s

         W/ϴ    ϳ

         Wϭϯ   ϴ                                                                                                                                                                                                                                                                                                        ϭϰϵ  s^^

         Wϭϰ   ϵ                                                                                                                                                                                                                                                                                                        ϭϰϴ  sWͺϮ

         Wϭϱ   ϭϬ                                                                                                                                                                                                                                                                                                       ϭϰϳ  Wϭϯ

         W/ϵ    ϭϭ                                                                                                                                                                                                                                                                                                       ϭϰϲ  WϭϮ

         W/ϭϬ   ϭϮ                                                                                                                                                                                                                                                                                                       ϭϰϱ  Wϭϭ

         W/ϭϭ   ϭϯ                                                                                                                                                                                                                                                                                                       ϭϰϰ  WϭϬ

         s^^    ϭϰ                                                                                                                                                                                                                                                                                                       ϭϰϯ  Wϵ

         s    ϭϱ                                                                                                                                                                                                                                                                                                       ϭϰϮ  Wϴ

         W&Ϭ    ϭϲ                                                                                                                                                                                                                                                                                                       ϭϰϭ  Wϵ

         W&ϭ    ϭϳ                                                                                                                                                                                                                                                                                                       ϭϰϬ  Wϴ

         W&Ϯ    ϭϴ                                                                                                                                                                                                                                                                                                       ϭϯϵ  Wϳ

         W/ϭϮ   ϭϵ                                                                                                                                                                                                                                                                                                       ϭϯϴ  Wϲ

         W/ϭϯ   ϮϬ                                                                                                                                                                                                                                                                                                       ϭϯϳ  sh^

         W/ϭϰ   Ϯϭ                                                                                                                                                                                                                                                                                                       ϭϯϲ  s^^

         W&ϯ    ϮϮ                                                                                                                                                                                                                                                                                                       ϭϯϱ  W'ϴ

         W&ϰ    Ϯϯ                                                                                                                                                                                                                                                                                                       ϭϯϰ  W'ϳ

         W&ϱ    Ϯϰ                                                                                                                                                                                                                                                                                                       ϭϯϯ  W'ϲ

         s^^    Ϯϱ                                                                                                                  /4)3ZLWK'6,                                                                                                                                                                     ϭϯϮ  W'ϱ

         s    Ϯϲ                                                                                                                                                                                                                                                                                                       ϭϯϭ  W'ϰ

         W&ϲ    Ϯϳ                                                                                                                                                                                                                                                                                                       ϭϯϬ  W'ϯ

         W&ϳ    Ϯϴ                                                                                                                                                                                                                                                                                                       ϭϮϵ  W'Ϯ

         W&ϴ    Ϯϵ                                                                                                                                                                                                                                                                                                       ϭϮϴ  s^^^/

         W&ϵ    ϯϬ                                                                                                                                                                                                                                                                                                       ϭϮϳ  ^/ͺϭE

         W&ϭϬ   ϯϭ                                                                                                                                                                                                                                                                                                       ϭϮϲ  ^/ͺϭW

         W,Ϭ    ϯϮ                                                                                                                                                                                                                                                                                                       ϭϮϱ  sϭϮ^/

         W,ϭ    ϯϯ                                                                                                                                                                                                                                                                                                       ϭϮϰ  ^/ͺ
         EZ^d   ϯϰ                                                                                                                                                                                                                                                                                                       ϭϮϯ  ^/ͺ
         WϬ    ϯϱ                                                                                                                                                                                                                                                                                                       ϭϮϮ  s^^^/

         Wϭ    ϯϲ                                                                                                                                                                                                                                                                                                       ϭϮϭ  ^/ͺϬE

         WϮ    ϯϳ                                                                                                                                                                                                                                                                                                       ϭϮϬ  ^/ͺϬW

         Wϯ    ϯϴ                                                                                                                                                                                                                                                                                                       ϭϭϵ  sW^/
         s    ϯϵ
                                                                                                                                                                                                                                                                                                                         ϭϭϴ  s^/

         s^^   ϰϬ                                                                                                                                                                                                                                                                                                       ϭϭϳ  Wϭϱ

         sZ&н  ϰϭ                                                                                                                                                                                                                                                                                                       ϭϭϲ  Wϭϰ

         s   ϰϮ                                                                                                                                                                                                                                                                                                       ϭϭϱ  s

         WϬ    ϰϯ                                                                                                                                                                                                                                                                                                       ϭϭϰ  s^^

         Wϭ    ϰϰ                                                                                                                                                                                                                                                                                                       ϭϭϯ  Wϭϯ

         WϮ    ϰϱ                                                                                                                                                                                                                                                                                                       ϭϭϮ  WϭϮ

         W,Ϯ    ϰϲ                                                                                                                                                                                                                                                                                                       ϭϭϭ  Wϭϭ

         W,ϯ    ϰϳ                                                                                                                                                                                                                                                                                                       ϭϭϬ  WϭϬ

         W,ϰ    ϰϴ                                                                                                                                                                                                                                                                                                       ϭϬϵ  Wϵ

         W,ϱ    ϰϵ                                                                                                                                                                                                                                                                                                       ϭϬϴ  Wϴ

         Wϯ    ϱϬ                                                                                                                                                                                                                                                                                                       ϭϬϳ  Wϭϱ

         s^^    ϱϭ                                                                                                                                                                                                                                                                                                       ϭϬϲ  Wϭϰ

         s    ϱϮ                                                                                                                                                                                                                                                                                                       ϭϬϱ  Wϭϯ

                    ϱϯ   ϱϰ   ϱϱ   ϱϲ   ϱϳ   ϱϴ      ϱϵ   ϲϬ   ϲϭ   ϲϮ   ϲϯ   ϲϰ     ϲϱ   ϲϲ   ϲϳ   ϲϴ   ϲϵ   ϳϬ    ϳϭ    ϳϮ   ϳϯ   ϳϰ    ϳϱ    ϳϲ    ϳϳ   ϳϴ    ϳϵ    ϴϬ    ϴϭ    ϴϮ    ϴϯ   ϴϰ    ϴϱ    ϴϲ    ϴϳ    ϴϴ    ϴϵ    ϵϬ        ϵϭ    ϵϮ      ϵϯ   ϵϰ   ϵϱ   ϵϲ   ϵϳ   ϵϴ    ϵϵ    ϭϬϬ   ϭϬϭ   ϭϬϮ   ϭϬϯ  ϭϬϰ

                    Wϰ  Wϱ  Wϲ  Wϳ  Wϰ  Wϱ     s  s^^  WϬ  Wϭ  WϮ  W/ϭϱ   W:Ϭ  W:ϭ  W:Ϯ  W:ϯ  W:ϰ  W&ϭϭ  W&ϭϮ  s^^  s  W&ϭϯ  W&ϭϰ  W&ϭϱ  W'Ϭ  W'ϭ   Wϳ   Wϴ   Wϵ   s^^   s  WϭϬ  Wϭϭ  WϭϮ  Wϭϯ  Wϭϰ  Wϭϱ  WϭϬ      Wϭϭ  sWͺϭ  s^^  s  W:ϱ  W,ϲ  W,ϳ  W,ϴ   W,ϵ   W,ϭϬ  W,ϭϭ  W,ϭϮ  s  WϭϮ

                                                                                                                                                                                                                                                                                                                              06Y9

1.  The  above figure         shows                  the       package                    top       view.

                                                                                                                               DocID029041 Rev 6                                                                                                                                                                                       61/255

                                                                                                                                                                                                                                                                                                                                               101
Pinouts and pin description                             STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

                              Figure 19. STM32F76xxx UFBGA176 ballout

                                                                                           

        !  0%    0%   0%   0%      0"        0"   0'  0'   0"   0"     0$   0#  0!    0!   0!

        "  0%    0%   0%   0"      0"        0"   0'  0'   0'  0'    0$   0$   0#    0#   0!

        #  6"!4   0)   0)   0)      6$$  0$2?/.      6$$   6$$   6$$   0'     0$   0$   0)     0)    0!

                                                              3$--#

        $  0#   0)   0)   0)      633  "//4       633   633    633   0$     0$   0$   0(    0)    0!

        %  0#   0&   0)  0)                                                       0(  0(    0)    0! 

        &  0#   633   6$$   0(                 633   633   633    633   633           633   6#!0   0#    0! 

        '  0(    633   6$$   0(                 633   633   633    633   633           633   6$$     0#    0#

        (  0(    0&   0&   0(                 633   633   633    633   633           633   6$$53"  0'    0#

        *  .234   0&  0&  0(                 633   633   633    633   633           6$$   6$$     0'    0'

        +  0&    0&   0&   6$$                 633   633   633    633   633           0(  0'     0'    0'

        ,  0&   0&   0&   "90!33?                                                    0(  0(    0$   0'

                              2%'

        -  633!   0#   0#   0#      0#        0"   0'   633    633   6#!0?  0(   0(   0(     0$   0$

        .  62%&
  0!   0!   0!      0#        0&  0'   6$$    6$$   6$$     0%  0(   0$    0$   0$

        0  62%&   0!   0!   0!      0#        0&  0&  0%    0%   0%    0%  0"  0"    0$    0$

        2  6$$!   0!   0!   0"      0"        0&  0&  0%    0%  0%    0%  0"  0"    0"  0"

                                                                                                                    -36

1.  The above figure shows the package top view.

62/255                                                  DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                                Pinouts and pin     description

                          Figure 20. STM32F76xxx TFBGA216 ballout

                                                                                         

    !  0%    0%   0%   0'  0%               0%   0"   0"   0"    0"   0$     0#  0!  0!  0!

    "  0%    0%   0'  0"   0"               0"   0'  0'  0*   0*  0$     0$   0#  0#  0!

    #  6"!4   0)   0)   0+   0+               0+   0'  0'  0*   0$   0$     0$   0)   0)   0!

    $  0#   0&   0)   0)   0)              0)   0+   0+   0'    0*  0$     0$   0(  0)   0!

    %  0#   0&   0)  0)   0$2?     "//4          6$$   6$$   6$$   6$$   6#!0   0(  0(  0)   0!

                                /.                                  3$--#

    &  0#   633   0)  6$$   6$$               633   633   633   633    633   6$$     0+   0+   0#   0!

    '  0(    0&   0)  0)  6$$               633                      633   6$$53"  0*  0+   0#   0#

    (  0(   0&   0)  0(   6$$               633                      633   6$$     0*   0*  0'   0#

    *  .234   0&  0(   0(   6$$               633                      633   6$$     0*   0*   0'   0'

    +  0&    0&   0&  0(   6$$               633   633   633   633    633   6$$     0*   0$  0"  0$

    ,  0&   0&   0&   0#   "90!33
           633   6$$   6$$   6$$    6$$   6#!0   0$  0"  0$   0$

                                2%'

    -  633!   0#   0#   0#   0"               0&  0'   0&  0*    0$  0$    0'   0'   0*   0(

    .  62%&
  0!   0!   0!   0#               0&  0'   0*   0%    0$  0'     0'   0(   0(   0(

    0  62%&   0!   0!   0!   0#               0&  0*   0&  0%    0%  0%    0"  0(   0(   0(

    2  6$$!                                                                                    0"      
              0!   0!   0"   0"               0*   0*   0%   0%   0%  0%    0%        0"  0"

                                                                                                                   -36

1.  The above figure shows the package top view.

                                                        DocID029041 Rev 6                                          63/255

                                                                                                                                101
Pinouts  and pin   description                         STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

                               Figure 21. STM32F769xx TFBGA216 ballout

                                                                                             

         !  0%    0%   0%   0'  0%          0%    0"   0"   0"    0"   0$     0#    0!   0!  0!

         "  0%    0%   0'  0"   0"          0"    0'  0'  0*   0*  0$     0$     0#   0#  0!

         #  6"!4   0)   0)   0+   0+          0+    0'  0'  0*   0$   0$     0$     0)    0)   0!

         $  0#   0&   0)   0)   0)         0)    0+   0+   0'    0*  0$     0$     0(   0)   0!

         %  0#   0&   0)  0)   0$2?         "//4  6$$   6$$   6$$   6$$   6#!0   0(    0(   0)   0!

                                     /.                              3$--#

         &  0#   633   0)  6$$   6$$          633    633   633   633    633   6$$     $3)?   $3)?  0#   0!

                                                                                          $0     $.

         '  0(    0&   0)  0)  6$$          633                       633   6$$53" 633$3)   6$$  0#   0#

                                                                                                  $3)

         (  0(   0&   0)  0(   6$$          633                       633   6$$$3)  $3)?   $3)?   0'   0#

                                                                                          #+0     #+.

         *  .234   0&  0(   0(   6$$          633                       633   6$$     $3)?    $3)?   0'   0'

                                                                                          $0     $.

         +  0&    0&   0&  0(   6$$          633    633   633   633    633   6$$    6#!0$3)  0$   0"  0$

         ,  0&   0&   0&   0#   "90!33
      633    6$$   6$$   6$$    6$$   6#!0   0$    0"   0$   0$

                                     2%'

         -  633!   0#   0#   0#   0"          0&   0'   0&  0*    0$  0$    0'     0'    0*   0(

         .  62%&
  0!   0!   0!   0#          0&   0'   0*   0%    0$  0'     0'     0(    0(   0(

         0  62%&   0!   0!   0!   0#          0&   0*   0&  0%    0%  0%    0"    0(    0(   0(

         2  6$$!   0!   0!   0"   0"          0*    0*   0%   0%   0%  0%    0%    0"      
                                                                                                         0"  0"

                                                                                                                       -36

1.  The above figure shows the package top view.

64/255                                                  DocID029041 Rev 6
STM32F765xx                 STM32F767xx STM32F768Ax STM32F769xx                                                                                                         Pinouts and pin description

                                               Table 10. Legend/abbreviations used in the pinout table

          Name                        Abbreviation                                                                                                    Definition

          Pin name                    Unless otherwise specified in brackets below the pin name, the pin function during                                                                        and  after

                                      reset is the same as the actual pin name

                                                  S                                                                                                   Supply pin

          Pin type                                      I                                                                                         Input only pin

                                               I/O                                                                                                Input / output pin

                                                  FT                                                                                              5 V tolerant I/O

I/O structure                                  TTa                                                            3.3 V tolerant I/O directly connected to ADC

                                                  B                                                                                     Dedicated BOOT pin

                                               RST                                                            Bidirectional reset pin with weak pull-up resistor

          Notes                       Unless otherwise specified by a note, all I/Os are set as floating inputs during and after reset

          Alternate                   Functions selected through GPIOx_AFR registers

          functions

          Additional                  Functions directly selected/enabled through peripheral registers

          functions

                   Table 11. STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx pin and

                                                                                                    ball definitions

                                      Pin Number

                   STM32F765xx                                       STM32F768Ax                              reset

                   STM32F767xx                                       STM32F769xx

                                                                     WLCSP180(1)                              Pin name (function after  Pin type  I/O structure  Notes  Alternate functions     Additional

TFBGA100  LQFP100  LQFP144  UFBGA176  LQFP176  LQFP208     TFBGA216               LQFP176  LQFP208  TFBGA216                                                                                    functions

                                                                                                                                                                        TRACECLK, SPI4_SCK,

                                                                                                                                                                        SAI1_MCLK_A,

A3        1        1        A2        1        1           A3        E10          1        1        A3        PE2                       I/O       FT             -      QUADSPI_BK1_IO2,             -

                                                                                                                                                                        ETH_MII_TXD3, FMC_A23,

                                                                                                                                                                        EVENTOUT

B3        2        2        A1        2        2           A2        F10          2        2        A2        PE3                       I/O       FT             -      TRACED0, SAI1_SD_B,          -

                                                                                                                                                                        FMC_A19, EVENTOUT

                                                                                                    DocID029041                         Rev 6                                                        65/255

                                                                                                                                                                                                             101
Pinouts and pin description                                                                 STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

                   Table 11. STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx pin and

                                                                                  ball definitions (continued)

                                      Pin Number

                   STM32F765xx                                    STM32F768Ax                              reset

                   STM32F767xx                                    STM32F769xx

                                                                  WLCSP180(1)                              Pin name (function after  Pin type  I/O structure  Notes  Alternate functions       Additional

TFBGA100  LQFP100  LQFP144  UFBGA176  LQFP176  LQFP208  TFBGA216               LQFP176  LQFP208  TFBGA216                                                                                      functions

                                                                                                                                                                     TRACED1, SPI4_NSS,

                                                                                                                                                                     SAI1_FS_A,

C3        3        3        B1        3        3        A1        C12          3        3        A1        PE4                       I/O       FT             -      DFSDM1_DATIN3, FMC_A20,   -

                                                                                                                                                                     DCMI_D4, LCD_B0,

                                                                                                                                                                     EVENTOUT

                                                                                                                                                                     TRACED2, TIM9_CH1,

                                                                                                                                                                     SPI4_MISO, SAI1_SCK_A,

D3        4        4        B2        4        4        B1        D12          4        4        B1        PE5                       I/O       FT             -      DFSDM1_CKIN3, FMC_A21,    -

                                                                                                                                                                     DCMI_D6, LCD_G0,

                                                                                                                                                                     EVENTOUT

                                                                                                                                                                     TRACED3, TIM1_BKIN2,

                                                                                                                                                                     TIM9_CH2, SPI4_MOSI,

E3        5        5        B3        5        5        B2        E11          5        5        B2        PE6                       I/O       FT             -      SAI1_SD_A, SAI2_MCLK_B,   -

                                                                                                                                                                     FMC_A22, DCMI_D7,

                                                                                                                                                                     LCD_G1, EVENTOUT

-         -        -        -         -        -        G6        -            -        -        G6        VSS                       S         -              -      -                         -

-         -        -        -         -        -        F5        -            -        -        F5        VDD                       S         -              -      -                         -

B2        6        6        C1        6        6        C1        C13          6        6        C1        VBAT                      S         -              -      -                         -

                                                                                                                                                              (2)                              RTC_TAMP2/

-         -        -        D2        7        7        C2        NC           7        7        C2        PI8                       I/O       FT                    EVENTOUT                  RTC_TS/

                                                                                                                                                                                               WKUP5

                                                                                                                                                                                               RTC_TAMP1/

A2        7        7        D1        8        8        D1        D13          8        8        D1        PC13                      I/O       FT             (2)    EVENTOUT                  RTC_TS/

                                                                                                                                                                                               RTC_OUT/

                                                                                                                                                                                               WKUP4

A1        8        8        E1        9        9        E1        E12          9        9        E1        PC14-                     I/O       FT             (2)    EVENTOUT                  OSC32_IN

                                                                                                           OSC32_IN                                           (3)

                                                                                                           PC15-                                              (2)

B1        9        9        F1        10       10       F1        E13          10       10       F1        OSC32_O                   I/O       FT             (3)    EVENTOUT                  OSC32_OUT

                                                                                                           UT

-         -        -        -         -        -        G5        -            -        -        G5        VDD                       S         -              -      -                         -

                                                                                                                                                                     UART4_RX, CAN1_RX,

-         -        -        D3        11       11       E4        G10          11       11       E4        PI9                       I/O       FT             -      FMC_D30, LCD_VSYNC,       -

                                                                                                                                                                     EVENTOUT

-         -        -        E3        12       12       D5        H10          12       12       D5        PI10                      I/O       FT             -      ETH_MII_RX_ER, FMC_D31,   -

                                                                                                                                                                     LCD_HSYNC, EVENTOUT

-         -        -        E4        13       13       F3        F11          13       13       F3        PI11                      I/O       FT             -      LCD_G6, OTG_HS_ULPI_DIR,  WKUP6

                                                                                                                                                                     EVENTOUT

-         -        -        F2        14       14       F2        F13          14       14       F2        VSS                       S         -              -      -                         -

66/255                                                                                           DocID029041 Rev 6
STM32F765xx STM32F767xx STM32F768Ax STM32F769xx                                                                                                                      Pinouts and pin description

                   Table 11. STM32F765xx, STM32F767xx, STM32F768Ax                                                                                            and    STM32F769xx pin and

                                                                                  ball definitions (continued)

                                      Pin Number

                   STM32F765xx                                    STM32F768Ax                              reset

                   STM32F767xx                                    STM32F769xx

                                                                  WLCSP180(1)                              Pin name (function after  Pin type  I/O structure  Notes  Alternate functions     Additional

TFBGA100  LQFP100  LQFP144  UFBGA176  LQFP176  LQFP208  TFBGA216               LQFP176  LQFP208  TFBGA216                                                                                    functions

-         -        -        F3        15       15       F4        F12          15       15       F4        VDD                       S         -              -      -                       -

-         -        10       E2        16       16       D2        G11          16       16       D2        PF0                       I/O       FT             -      I2C2_SDA, FMC_A0,       -

                                                                                                                                                                     EVENTOUT

-         -        11       H3        17       17       E2        G12          17       17       E2        PF1                       I/O       FT             -      I2C2_SCL, FMC_A1,       -

                                                                                                                                                                     EVENTOUT

-         -        12       H2        18       18       G2        G13          18       18       G2        PF2                       I/O       FT             -      I2C2_SMBA, FMC_A2,      -

                                                                                                                                                                     EVENTOUT

-         -        -        -         -        19       E3        NC           -        19       E3        PI12                      I/O       FT             -      LCD_HSYNC, EVENTOUT     -

-         -        -        -         -        20       G3        NC           -        20       G3        PI13                      I/O       FT             -      LCD_VSYNC, EVENTOUT     -

-         -        -        -         -        21       H3        NC           -        21       H3        PI14                      I/O       FT             -      LCD_CLK, EVENTOUT       -

-         -        13       J2        19       22       H2        H11          19       22       H2        PF3                       I/O       FT             -      FMC_A3, EVENTOUT        ADC3_IN9

-         -        14       J3        20       23       J2        H12          20       23       J2        PF4                       I/O       FT             -      FMC_A4, EVENTOUT        ADC3_IN14

-         -        15       K3        21       24       K3        H13          21       24       K3        PF5                       I/O       FT             -      FMC_A5, EVENTOUT        ADC3_IN15

C2        10       16       G2        22       25       H6        J13          22       25       H6        VSS                       S         -              -      -                       -

D2        11       17       G3        23       26       H5        J12          23       26       H5        VDD                       S         -              -      -                       -

                                                                                                                                                                     TIM10_CH1, SPI5_NSS,

-         -        18       K2        24       27       K2        NC           24       27       K2        PF6                       I/O       FT             -      SAI1_SD_B, UART7_RX,    ADC3_IN4

                                                                                                                                                                     QUADSPI_BK1_IO3,

                                                                                                                                                                     EVENTOUT

                                                                                                                                                                     TIM11_CH1, SPI5_SCK,

-         -        19       K1        25       28       K1        NC           25       28       K1        PF7                       I/O       FT             -      SAI1_MCLK_B, UART7_TX,  ADC3_IN5

                                                                                                                                                                     QUADSPI_BK1_IO2,

                                                                                                                                                                     EVENTOUT

                                                                                                                                                                     SPI5_MISO, SAI1_SCK_B,

-         -        20       L3        26       29       L3        NC           26       29       L3        PF8                       I/O       FT             -      UART7_RTS, TIM13_CH1,   ADC3_IN6

                                                                                                                                                                     QUADSPI_BK1_IO0,

                                                                                                                                                                     EVENTOUT

                                                                                                                                                                     SPI5_MOSI, SAI1_FS_B,

-         -        21       L2        27       30       L2        NC           27       30       L2        PF9                       I/O       FT             -      UART7_CTS, TIM14_CH1,   ADC3_IN7

                                                                                                                                                                     QUADSPI_BK1_IO1,

                                                                                                                                                                     EVENTOUT

-         -        22       L1        28       31       L1        K11          28       31       L1        PF10                      I/O       FT             -      QUADSPI_CLK, DCMI_D11,  ADC3_IN8

                                                                                                                                                                     LCD_DE, EVENTOUT

C1        12       23       G1        29       32       G1        K12          29       32       G1        PH0-                      I/O       FT             (3)    EVENTOUT                OSC_IN

                                                                                                           OSC_IN

                                                                                                 DocID029041 Rev 6                                                                           67/255

                                                                                                                                                                                                         101
Pinouts and pin description                                                                 STM32F765xx STM32F767xx STM32F768Ax STM32F769xx

                   Table 11. STM32F765xx, STM32F767xx, STM32F768Ax and STM32F769xx pin and

                                                                                  ball definitions (continued)

                                      Pin Number

                   STM32F765xx                                    STM32F768Ax                              reset

                   STM32F767xx                                    STM32F769xx

                                                                  WLCSP180(1)                              Pin name (function after  Pin type  I/O structure  Notes  Alternate functions       Additional

TFBGA100  LQFP100  LQFP144  UFBGA176  LQFP176  LQFP208  TFBGA216               LQFP176  LQFP208  TFBGA216                                                                                      functions

D1        13       24       H1        30       33       H1        K13          30       33       H1        PH1-                      I/O       FT             (3)    EVENTOUT                  OSC_OUT

                                                                                                           OSC_OUT

E1        14       25       J1        31       34       J1        L11          31       34       J1        NRST                      I/O       RS             -      -                         -

                                                                                                                                               T

                                                                                                                                                                     DFSDM1_CKIN0,

                                                                                                                                                                     DFSDM1_DATIN4,            ADC1_IN10,

F1        15       26       M2        32       35       M2        L12          32       35       M2        PC0                       I/O       FT             -      SAI2_FS_B,                ADC2_IN10,

                                                                                                                                                                     OTG_HS_ULPI_STP,          ADC3_IN10

                                                                                                                                                                     FMC_SDNWE, LCD_R5,

                                                                                                                                                                     EVENTOUT

                                                                                                                                                                     TRACED0, DFSDM1_DATIN0,   ADC1_IN11,

                                                                                                                                                                     SPI2_MOSI/I2S2_SD,        ADC2_IN11,

F2        16       27       M3        33       36       M3        L13          33       36       M3        PC1                       I/O       FT             -      SAI1_SD_A, DFSDM1_CKIN4,  ADC3_IN11,

                                                                                                                                                                     ETH_MDC, MDIOS_MDC,       RTC_TAMP3/

                                                                                                                                                                     EVENTOUT                  WKUP3

                                                                                                                                                                     DFSDM1_CKIN1, SPI2_MISO,

                                                                                                                                                                     DFSDM1_CKOUT,             ADC1_IN12,

E2        17       28       M4        34       37       M4        NC           34       37       M4        PC2                       I/O       FT             -      OTG_HS_ULPI_DIR,          ADC2_IN12,

                                                                                                                                                                     ETH_MII_TXD2, FMC_SDNE0,  ADC3_IN12

                                                                                                                                                                     EVENTOUT

                                                                                                                                                                     DFSDM1_DATIN1,

                                                                                                                                                                     SPI2_MOSI/I2S2_SD,        ADC1_IN13,

F3        18       29       M5        35       38       L4        NC           35       38       L4        PC3                       I/O       FT             -      OTG_HS_ULPI_NXT,          ADC2_IN13,

                                                                                                                                                                     ETH_MII_TX_CLK,           ADC3_IN13

                                                                                &nb