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STM32F405RGT6

器件型号:STM32F405RGT6
器件类别:半导体    集成电路IC    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

Development Boards u0026 Kits - ARM NETDUINO PLUS 2

参数

产品属性属性值
产品种类:
Product Category:
ARM Microcontrollers - MCU
制造商:
Manufacturer:
STMicroelectronics
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-64
系列:
Series:
STM32
Core:ARM Cortex M4
Data Bus Width:32 bit
Maximum Clock Frequency:168 MHz
Program Memory Size:1024 kB
Data RAM Size:192 kB
ADC Resolution:12 bit
Number of I/Os:51 I/O
工作电源电压:
Operating Supply Voltage:
1.8 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 85 C
接口类型:
Interface Type:
CAN, I2C, SDIO, I2S / SPI, UART / USART, USB
封装:
Packaging:
Tray
商标:
Brand:
STMicroelectronics
DAC Resolution:12 bit
Data RAM Type:SRAM
最小工作温度:
Minimum Operating Temperature:
- 40 C
Moisture Sensitive:Yes
Number of ADC Channels:16 Channel
Processor Series:STM32F40
产品:
Product:
MCU+FPU
Program Memory Type:Flash
工厂包装数量:
Factory Pack Quantity:
960
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
1.8 V
看门狗计时器:
Watchdog Timers:
Watchdog Timer, Windowed
单位重量:
Unit Weight:
0.012088 oz

STM32F405RGT6器件文档内容

                                                                                         STM32F405xx

                                                                                         STM32F407xx

ARM Cortex-M4 32b MCU+FPU, 210DMIPS, up to 1MB Flash/192+4KB RAM, USB

                 OTG HS/FS, Ethernet, 17 TIMs, 3 ADCs, 15 comm. interfaces & camera

                                                                                         Datasheet - production data

Features

•  Core: ARM® 32-bit Cortex®-M4 CPU with FPU,                                                                    &"'!

   Adaptive real-time accelerator (ART

   Accelerator™) allowing 0-wait state execution

   from Flash memory, frequency up to 168 MHz,

   memory protection unit, 210 DMIPS/                    LQFP64 (10 × 10 mm)             WLCSP90           UFBGA176

   1.25 DMIPS/MHz (Dhrystone 2.1), and DSP               LQFP100 (14 × 14 mm)            (4.223x3.969 mm)  (10 × 10 mm)

   instructions                                          LQFP144 (20 × 20 mm)

                                                         LQFP176 (24 × 24 mm)

•  Memories

•  Up to 1 Mbyte of Flash memory                      •  Up to 17 timers: up to twelve 16-bit and two 32-

•  Up to 192+4 Kbytes of SRAM including 64-              bit timers up to 168 MHz, each with up to 4

   Kbyte of CCM (core coupled memory) data               IC/OC/PWM or pulse counter and quadrature

   RAM                                                   (incremental) encoder input

•  Flexible static memory controller supporting       •  Debug mode

   Compact Flash, SRAM, PSRAM, NOR and                   –               Serial wire debug (SWD) & JTAG

   NAND memories                                                         interfaces

•  LCD parallel interface, 8080/6800 modes               –               Cortex-M4 Embedded Trace Macrocell™

•  Clock, reset and supply management                 •  Up to 140 I/O ports with interrupt capability

   –  1.8 V to 3.6 V application supply and I/Os         –               Up to 136 fast I/Os up to 84 MHz

   –  POR, PDR, PVD and BOR                              –               Up to 138 5 V-tolerant I/Os

   –  4-to-26 MHz crystal oscillator                  •  Up to 15 communication interfaces

   –  Internal 16 MHz factory-trimmed RC (1%             –               Up to 3 × I2C interfaces (SMBus/PMBus)

      accuracy)                                          –               Up to 4 USARTs/2 UARTs (10.5 Mbit/s, ISO

   –  32 kHz oscillator for RTC with calibration                         7816 interface, LIN, IrDA, modem control)

   –  Internal 32 kHz RC with calibration                –               Up to 3 SPIs (42 Mbits/s), 2 with muxed
                                                                         full-duplex I2S to achieve audio class
•  Low-power operation
                                                                         accuracy via internal audio PLL or external
   –  Sleep, Stop and Standby modes
                                                                         clock
   –  VBAT supply for RTC, 20×32 bit backup
                                                         –               2 × CAN interfaces (2.0B Active)
      registers + optional 4 KB backup SRAM
                                                         –               SDIO interface
•  3×12-bit, 2.4 MSPS A/D converters: up to 24
                                                      •  Advanced connectivity
   channels and 7.2 MSPS in triple interleaved
                                                         –               USB 2.0 full-speed device/host/OTG
   mode
                                                                         controller with on-chip PHY
•  2×12-bit D/A converters
                                                         –               USB 2.0 high-speed/full-speed
•  General-purpose DMA: 16-stream DMA
                                                                         device/host/OTG controller with dedicated
   controller with FIFOs and burst support
                                                                         DMA, on-chip full-speed PHY and ULPI

                                                         –               10/100 Ethernet MAC with dedicated DMA:

                                                                         supports IEEE 1588v2 hardware, MII/RMII

September 2016                                        DocID022152 Rev 8                                                1/202

This is information on a product in full production.                                                         www.st.com
                                                                                 STM32F405xx, STM32F407xx

•  8- to 14-bit parallel camera interface up to  •  96-bit unique ID

   54 Mbytes/s                                   •  RTC: subsecond accuracy, hardware calendar

•  True random number generator

•  CRC calculation unit          Table 1. Device summary

       Reference                                                    Part number

STM32F405xx              STM32F405RG, STM32F405VG, STM32F405ZG, STM32F405OG, STM32F405OE

STM32F407xx              STM32F407VG, STM32F407IG, STM32F407ZG,

                         STM32F407VE, STM32F407ZE, STM32F407IE

2/202                                            DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                             Contents

Contents

1  Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2  Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

   2.1    Full compatibility throughout the family                  . . . . . . . . . . . . . . . . . . . . . . . . . . 16

   2.2    Device overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.2.1           ARM® Cortex®-M4 core with FPU and embedded Flash and SRAM         . . 20

          2.2.2           Adaptive real-time memory accelerator (ART Accelerator™)  . . . . . . . . 20

          2.2.3           Memory protection unit   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.2.4           Embedded Flash memory    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.2.5           CRC (cyclic redundancy check) calculation unit  . . . . . . . . . . . . . . . . . . 21

          2.2.6           Embedded SRAM      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

          2.2.7           Multi-AHB bus matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

          2.2.8           DMA controller (DMA)     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

          2.2.9           Flexible static memory controller (FSMC)      . . . . . . . . . . . . . . . . . . . . . . . 23

          2.2.10          Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 23

          2.2.11          External interrupt/event controller (EXTI)    . . . . . . . . . . . . . . . . . . . . . . . 23

          2.2.12          Clocks and startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

          2.2.13          Boot modes  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

          2.2.14          Power supply schemes     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

          2.2.15          Power supply supervisor  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

          2.2.16          Voltage regulator  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

          2.2.17          Regulator ON/OFF and internal reset ON/OFF availability   . . . . . . . . . . 29

          2.2.18          Real-time clock (RTC), backup SRAM and backup registers   . . . . . . . . 29

          2.2.19          Low-power modes    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

          2.2.20          VBAT operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

          2.2.21          Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

          2.2.22          Inter-integrated circuit interface (I²C)  . . . . . . . . . . . . . . . . . . . . . . . . . . 34

          2.2.23          Universal synchronous/asynchronous receiver transmitters (USART)                            . 34

          2.2.24          Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

          2.2.25          Inter-integrated sound (I2S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

          2.2.26          Audio PLL (PLLI2S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

          2.2.27          Secure digital input/output interface (SDIO)    . . . . . . . . . . . . . . . . . . . . . 36

          2.2.28          Ethernet MAC interface with dedicated DMA and IEEE 1588 support                             . 36

          2.2.29          Controller area network (bxCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

                                      DocID022152 Rev 8                                     3/202
Contents                                                      STM32F405xx, STM32F407xx

               2.2.30  Universal serial bus on-the-go full-speed (OTG_FS) . . . . . . . . . . . . . . . 37

               2.2.31  Universal serial bus on-the-go high-speed (OTG_HS)      . . . . . . . . . . . . . 38

               2.2.32  Digital camera interface (DCMI)    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

               2.2.33  Random number generator (RNG)          . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

               2.2.34  General-purpose input/outputs (GPIOs)  . . . . . . . . . . . . . . . . . . . . . . . . 38

               2.2.35  Analog-to-digital converters (ADCs)    . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

               2.2.36  Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

               2.2.37  Digital-to-analog converter (DAC)      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

               2.2.38  Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . 40

               2.2.39  Embedded Trace Macrocell™ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

3         Pinouts and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

4         Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

5         Electrical characteristics      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

          5.1  Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

               5.1.1   Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

               5.1.2   Typical values     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

               5.1.3   Typical curves     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

               5.1.4   Loading capacitor    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

               5.1.5   Pin input voltage    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

               5.1.6   Power supply scheme  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

               5.1.7   Current consumption measurement        . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

          5.2  Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

          5.3  Operating conditions    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

               5.3.1   General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

               5.3.2   VCAP_1/VCAP_2 external capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

               5.3.3   Operating conditions at power-up / power-down (regulator ON) . . . . . . 82

               5.3.4   Operating conditions at power-up / power-down (regulator OFF)  . . . . . 82

               5.3.5   Embedded reset and power control block characteristics  . . . . . . . . . . . 83

               5.3.6   Supply current characteristics   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

               5.3.7   Wakeup time from low-power mode        . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

               5.3.8   External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

               5.3.9   Internal clock source characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . 103

               5.3.10  PLL characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

               5.3.11  PLL spread spectrum clock generation (SSCG) characteristics    . . . . . 106

4/202                                DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                                      Contents

            5.3.12        Memory characteristics     ...........................                                  .  .  .  .  .  .  .  .  .  108

            5.3.13        EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  .  110

            5.3.14        Absolute maximum ratings (electrical sensitivity)              .......                  .  .  .  .  .  .  .  .  .  112

            5.3.15        I/O current injection characteristics        ..................                         .  .  .  .  .  .  .  .  .  113

            5.3.16        I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  114

            5.3.17        NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  118

            5.3.18        TIM timer characteristics  ..........................                                   .  .  .  .  .  .  .  .  .  119

            5.3.19        Communications interfaces       ........................                                .  .  .  .  .  .  .  .  .  121

            5.3.20        CAN (controller area network) interface               ..............                    .  .  .  .  .  .  .  .  .  133

            5.3.21        12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  133

            5.3.22        Temperature sensor characteristics . . . . . . . . . . . . . . . . . .                  .  .  .  .  .  .  .  .  .  138

            5.3.23        VBAT monitoring characteristics . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  139

            5.3.24        Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  .  .  .  .  139

            5.3.25        DAC electrical characteristics  ......................                                  .  .  .  .  .  .  .  .  .  139

            5.3.26        FSMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  142

            5.3.27        Camera interface (DCMI) timing specifications         .........                         .  .  .  .  .  .  .  .  .  161

            5.3.28        SD/SDIO MMC card host interface (SDIO) characteristics                                  .  .  .  .  .  .  .  .  .  162

            5.3.29        RTC characteristics  ..............................                                     .  .  .  .  .  .  .  .  .  163

6  Package information . . . . . . . . . . . . . . .         .      .  .  .  .  ......   .  .  .  .         .  .  ......               .  164

   6.1      WLCSP90 package information . . . . .                .  .  .  .  .  .......  .  .  .  .         .  .  .......              .     164

   6.2      LQFP64 package information . . . . . . .             .  .  .  .  .  .......  .  .  .  .         .  .  .......              .     167

   6.3      LQPF100 package information . . . . . .              .  .  .  .  .  .......  .  .  .  .         .  .  .......              .     170

   6.4      LQFP144 package information . . . . . .              .  .  .  .  .  .......  .  .  .  .         .  .  .......              .     173

   6.5      UFBGA176+25 package information               .      .  .  .  .  .  .......  .  .  .  .         .  .  .......              .     177

   6.6      LQFP176 package information . . . . . .              .  .  .  .  .  .......  .  .  .  .         .  .  .......              .     180

   6.7      Thermal characteristics  ...........                 .  .  .  .  .  .......  .  .  .  .         .  .  .......              .     184

7  Part numbering         . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

Appendix A  Application block diagrams . . . . . . . . . . . . . . . . . . .                   .  .         .........                     186

   A.1      USB OTG full speed (FS) interface solutions . . . . . . . . .                      .  .         ..........                       186

   A.2      USB OTG high speed (HS) interface solutions . . . . . . . .                        .  .         ..........                       188

   A.3      Ethernet interface solutions. . . . . . . . . . . . . . . . . . . . . . .          .  .         ..........                       189

8  Revision history       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

                          DocID022152 Rev 8                                                                                               5/202
List of tables                                                STM32F405xx, STM32F407xx

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .2

Table 2.   STM32F405xx and STM32F407xx: features and peripheral counts. . . . . . . . . . . . . . .                                     .  .  .  14

Table 3.   Regulator ON/OFF and internal reset ON/OFF availability. . . . . . . . . . . . . . . . . . . . . .                           .  .  .  29

Table 4.   Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  31

Table 5.   USART feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  35

Table 6.   Legend/abbreviations used in the pinout table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  46

Table 7.   STM32F40xxx pin and ball definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  47

Table 8.   FSMC pin definition  ...................................................                                                     .  .  .  59

Table 9.   Alternate function mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  62

Table 10.       register boundary addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  72

Table 11.  Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  78

Table 12.  Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  79

Table 13.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  79

Table 14.  General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  79

Table 15.  Limitations depending on the operating power supply range . . . . . . . . . . . . . . . . . . . .                            .  .  .  81

Table 16.  VCAP_1/VCAP_2 operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  82

Table 17.  Operating conditions at power-up / power-down (regulator ON) . . . . . . . . . . . . . . . . .                               .  .  .  82

Table 18.  Operating conditions at power-up / power-down (regulator OFF). . . . . . . . . . . . . . . . .                               .  .  .  82

Table 19.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . . . . . . . . . .                          .  .  .  83

Table 20.  Typical and maximum current consumption in Run mode, code with data processing

                running from Flash memory (ART accelerator enabled) or RAM  ................                                            .  .  . 85

Table 21.  Typical and maximum current consumption in Run mode, code with data processing

                running from Flash memory (ART accelerator disabled) . . . . . . . . . . . . . . . . . . . . . . .                      .  .  . 86

Table 22.  Typical and maximum current consumption in Sleep mode . . . . . . . . . . . . . . . . . . . . .                              .  .  . 89

Table 23.  Typical and maximum current consumptions in Stop mode . . . . . . . . . . . . . . . . . . . . .                              .  .  . 90

Table 24.  Typical and maximum current consumptions in Standby mode . . . . . . . . . . . . . . . . . .                                 .  .  . 90

Table 25.  Typical and maximum current consumptions in VBAT mode. . . . . . . . . . . . . . . . . . . . .                               .  .  . 91

Table 26.  Typical current consumption in Run mode, code with data processing

                running from Flash memory, regulator ON (ART accelerator enabled

           except prefetch), VDD = 1.8 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  . 93

Table 27.  Switching output I/O current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  . 95

Table 28.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  . 96

Table 29.  Low-power mode wakeup timings       ........................................                                                 .  .  . 99

Table 30.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  . 99

Table 31.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  100

Table 32.  HSE 4-26 MHz oscillator characteristics  ...................................                                                 .  .  101

Table 33.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  102

Table 34.  HSI oscillator characteristics  ............................................                                                 .  .  103

Table 35.  LSI oscillator characteristics  ............................................                                                 .  .  103

Table 36.  Main PLL characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  104

Table 37.  PLLI2S (audio PLL) characteristics  .......................................                                                  .  .  105

Table 38.  SSCG parameters constraint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  106

Table 39.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  108

Table 40.  Flash memory programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  108

Table 41.  Flash memory programming with VPP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  110

Table 42.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  110

Table 43.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  111

Table 44.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  112

6/202                                      DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                                              List of  tables

Table 45.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  ......   . . 112

Table 46.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  ......   . . 113

Table 47.  I/O current injection susceptibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  ......   . . 114

Table 48.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  ......   . . 114

Table 49.  Output voltage characteristics  ...............................                                          .  .  .  .  .  .  ......   . . 116

Table 50.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  ......   . . 117

Table 51.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  ......   . . 119

Table 52.  Characteristics of TIMx connected to the APB1 domain  ...........                                        .  .  .  .  .  .  ......   . . 120

Table 53.  Characteristics of TIMx connected to the APB2 domain  ...........                                        .  .  .  .  .  .  ......   . . 121

Table 54.  I2C analog filter characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  ......   . . 121

Table 55.  SPI dynamic characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  ......   . . 122

Table 56.  I2S dynamic characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  ......   . . 126

Table 57.  USB OTG FS startup time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  .  ......   . . 128

Table 58.  USB OTG FS DC electrical characteristics. . . . . . . . . . . . . . . . . . . . . .                      .  .  .  .  .  .  ......   . . 128

Table 59.  USB OTG FS electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  .  .  .  ......   . . 129

Table 60.  USB HS DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  ......   . . 129

Table 61.  USB HS clock timing parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  ......   . . 129

Table 62.  ULPI timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  ......   . . 130

Table 63.  Ethernet DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  ......   . . 131

Table 64.  Dynamic characteristics: Eternity MAC signals for SMI . . . . . . . . . . . .                            .  .  .  .  .  .  ......   . . 131

Table 65.  Dynamic characteristics: Ethernet MAC signals for RMII . . . . . . . . . . .                             .  .  .  .  .  .  ......   . . 132

Table 66.  Dynamic characteristics: Ethernet MAC signals for MII . . . . . . . . . . . .                            .  .  .  .  .  .  ......   . . 133

Table 67.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  ......   . . 133

Table 68.  ADC accuracy at fADC = 30 MHz   .............................                                            .  .  .  .  .  .  ......   . . 135

Table 69.  Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  ......   . . 138

Table 70.  Temperature sensor calibration values. . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  .  .  ......   . . 138

Table 71.  VBAT monitoring characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  .  ......   . . 139

Table 72.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  .  .  .  ......   . . 139

Table 73.  Internal reference voltage calibration values  ....................                                      .  .  .  .  .  .  ......   . . 139

Table 74.  DAC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  ......   . . 139

Table 75.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read timings . . .                                           .  .  .  .  .  .  ......   . . 143

Table 76.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write timings . . .                                          .  .  .  .  .  .  ......   . . 144

Table 77.  Asynchronous multiplexed PSRAM/NOR read timings. . . . . . . . . . . . .                                 .  .  .  .  .  .  ......   . . 145

Table 78.  Asynchronous multiplexed PSRAM/NOR write timings . . . . . . . . . . . .                                 .  .  .  .  .  .  ......   . . 146

Table 79.  Synchronous multiplexed NOR/PSRAM read timings . . . . . . . . . . . . .                                 .  .  .  .  .  .  ......   . . 148

Table 80.  Synchronous multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . .                          .  .  .  .  .  .  ......   . . 149

Table 81.  Synchronous non-multiplexed NOR/PSRAM read timings . . . . . . . . . .                                   .  .  .  .  .  .  ......   . . 151

Table 82.  Synchronous non-multiplexed PSRAM write timings . . . . . . . . . . . . . .                              .  .  .  .  .  .  ......   . . 152

Table 83.  Switching characteristics for PC Card/CF read and write cycles

           in attribute/common space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  ......   . . 157

Table 84.  Switching characteristics for PC Card/CF read and write cycles

           in I/O space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  ......   . . 158

Table 85.  Switching characteristics for NAND Flash read cycles . . . . . . . . . . . . .                           .  .  .  .  .  .  ......   . . 160

Table 86.  Switching characteristics for NAND Flash write cycles. . . . . . . . . . . . .                           .  .  .  .  .  .  ......   . . 161

Table 87.  DCMI characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  ......   . . 161

Table 88.  Dynamic characteristics: SD / MMC characteristics . . . . . . . . . . . . . . .                          .  .  .  .  .  .  ......   . . 163

Table 89.  RTC characteristics  .......................................                                             .  .  .  .  .  .  ......   . . 163

Table 90.  WLCSP90 - 4.223 x 3.969 mm, 0.400 mm pitch wafer level chip scale

           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  ......   . . 165

Table 91.  WLCSP90 recommended PCB design rules . . . . . . . . . . . . . . . . . . . .                             .  .  .  .  .  .  ......   . . 166

Table 92.  LQFP64 – 64-pin 10 x 10 mm low-profile quad flat package

           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  ......   . . 167

                                           DocID022152 Rev 8                                                                                   7/202
List of tables                                                           STM32F405xx, STM32F407xx

Table 93.   LQPF100 – 100-pin, 14 x 14 mm low-profile quad flat package

            mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  170

Table 94.   LQFP144 - 144-pin, 20 x 20 mm low-profile quad flat package

            mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  174

Table 95.   UFBGA176+25 ball, 10 × 10 × 0.65 mm pitch, ultra thin fine pitch

            ball grid array mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  .  .  .  177

Table 96.   UFBGA176+2 recommended PCB design rules (0.65 mm pitch BGA)                                          .  .  .  .  .  .  .  .  .  .  .  .  .  .  178

Table 97.   LQFP176 - 176-pin, 24 x 24 mm low profile quad flat package

            mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  180

Table 98.   Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  184

Table 99.   Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  .  .  .  185

Table 100.  Document revision history  ..................................                                        .  .  .  .  .  .  .  .  .  .  .  .  .  .  191

8/202                                  DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                               List of figures

List of figures

Figure  1.   Compatible board design between STM32F10xx/STM32F40xxx for LQFP64 . . . . . . .                                                .  .  . 16

Figure  2.   Compatible board design STM32F10xx/STM32F2/STM32F40xxx

             for LQFP100 package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  . 17

Figure  3.   Compatible board design between STM32F10xx/STM32F2/STM32F40xxx

             for LQFP144 package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  . 17

Figure  4.   Compatible board design between STM32F2 and STM32F40xxx

             for LQFP176 and BGA176 packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                      .  .  . 18

Figure  5.   STM32F40xxx block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  . 19

Figure  6.   Multi-AHB matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  . 22

Figure  7.   Power supply supervisor interconnection with internal reset OFF . . . . . . . . . . . . . . . .                                .  .  . 25

Figure  8.   PDR_ON and NRST control with internal reset OFF . . . . . . . . . . . . . . . . . . . . . . . . . .                            .  .  . 26

Figure  9.   Regulator OFF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  . 27

Figure  10.  Startup in regulator OFF mode: slow VDD slope

             - power-down reset risen after VCAP_1/VCAP_2 stabilization . . . . . . . . . . . . . . . . . . . . .                           .  .  . 28

Figure  11.  Startup in regulator OFF mode: fast VDD slope

             - power-down reset risen before VCAP_1/VCAP_2 stabilization  ...................                                               .  .  .  29

Figure  12.  STM32F40xxx LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  41

Figure  13.  STM32F40xxx LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  42

Figure  14.  STM32F40xxx LQFP144 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  43

Figure  15.  STM32F40xxx LQFP176 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  44

Figure  16.  STM32F40xxx UFBGA176 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  45

Figure  17.  STM32F40xxx WLCSP90 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  46

Figure  18.  STM32F40xxx memory map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  71

Figure  19.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  76

Figure  20.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  76

Figure  21.  Power supply scheme  .................................................                                                         .  .  .  77

Figure  22.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                         .  .  .  78

Figure  23.  External capacitor CEXT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  82

Figure  24.  Typical current consumption versus temperature, Run mode, code with data

             processing running from Flash (ART accelerator ON) or RAM, and peripherals OFF .                                               .  .  . 87

Figure  25.  Typical current consumption versus temperature, Run mode, code with data

             processing running from Flash (ART accelerator ON) or RAM, and peripherals ON . .                                              .  .  . 87

Figure  26.  Typical current consumption versus temperature, Run mode, code with data

             processing running from Flash (ART accelerator OFF) or RAM, and peripherals OFF                                                .  .  . 88

Figure  27.  Typical current consumption versus temperature, Run mode, code with data

             processing running from Flash (ART accelerator OFF) or RAM, and peripherals ON .                                               .  .  . 88

Figure  28.  Typical VBAT current consumption (LSE and RTC ON/backup RAM OFF) . . . . . . . . .                                             .  .  . 91

Figure  29.  Typical VBAT current consumption (LSE and RTC ON/backup RAM ON) . . . . . . . . . .                                            .  .  . 92

Figure  30.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . .                           .  .  100

Figure  31.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . .                          .  .  101

Figure  32.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  102

Figure  33.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  103

Figure  34.  ACCLSI versus temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  104

Figure  35.  PLL output clock waveforms in center spread mode . . . . . . . . . . . . . . . . . . . . . . . . . .                           .  .  107

Figure  36.  PLL output clock waveforms in down spread mode . . . . . . . . . . . . . . . . . . . . . . . . . . .                           .  .  108

Figure  37.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  118

Figure  38.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  119

Figure  39.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                         .  .  124

                                  DocID022152 Rev 8                                                                                            9/202
List of figures                                                          STM32F405xx, STM32F407xx

Figure  40.  SPI timing diagram - slave mode and CPHA = 1 . . . . . . . . . . . . . . . . . . .                             ......  .  .  .  .  .  .  124

Figure  41.  SPI timing diagram - master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   ......  .  .  .  .  .  .  125

Figure  42.  I2S slave timing diagram (Philips protocol)  .......................                                           ......  .  .  .  .  .  .  127
             I2S master timing diagram (Philips protocol)(1). . . . . . . . . . . . . . . . . . . . .
Figure  43.                                                                                                                 ......  .  .  .  .  .  .  127

Figure  44.  USB OTG FS timings: definition of data signal rise and fall time . . . . . . .                                 ......  .  .  .  .  .  .  129

Figure  45.  ULPI timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          ......  .  .  .  .  .  .  130

Figure  46.  Ethernet SMI timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                ......  .  .  .  .  .  .  131

Figure  47.  Ethernet RMII timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               ......  .  .  .  .  .  .  132

Figure  48.  Ethernet MII timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              ......  .  .  .  .  .  .  132

Figure  49.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               ......  .  .  .  .  .  .  136

Figure  50.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . .                         ......  .  .  .  .  .  .  136

Figure  51.  Power supply and reference decoupling (VREF+ not connected to VDDA).                                           ......  .  .  .  .  .  .  137

Figure  52.  Power supply and reference decoupling (VREF+ connected to VDDA). . . .                                         ......  .  .  .  .  .  .  138

Figure  53.  12-bit buffered /non-buffered DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  ......  .  .  .  .  .  .  142

Figure  54.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read waveforms . .                                                 ......  .  .  .  .  .  .  143

Figure  55.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write waveforms . .                                                ......  .  .  .  .  .  .  144

Figure  56.  Asynchronous multiplexed PSRAM/NOR read waveforms. . . . . . . . . . . .                                       ......  .  .  .  .  .  .  145

Figure  57.  Asynchronous multiplexed PSRAM/NOR write waveforms . . . . . . . . . . .                                       ......  .  .  .  .  .  .  146

Figure  58.  Synchronous multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . .                                   ......  .  .  .  .  .  .  147

Figure  59.  Synchronous multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . .                            ......  .  .  .  .  .  .  149

Figure  60.  Synchronous non-multiplexed NOR/PSRAM read timings . . . . . . . . . . . .                                     ......  .  .  .  .  .  .  150

Figure  61.  Synchronous non-multiplexed PSRAM write timings . . . . . . . . . . . . . . . .                                ......  .  .  .  .  .  .  152

Figure  62.  PC Card/CompactFlash controller waveforms for common memory read                                               access  .  .  .  .  .  .  153

Figure  63.  PC Card/CompactFlash controller waveforms for common memory write                                              access  .  .  .  .  .  .  154

Figure  64.  PC Card/CompactFlash controller waveforms for attribute memory read

             access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ......  .  .  .  .  .  .  155

Figure  65.  PC Card/CompactFlash controller waveforms for attribute memory write

             access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ......  .  .  .  .  .  .  156

Figure  66.  PC Card/CompactFlash controller waveforms for I/O space read access                                            ......  .  .  .  .  .  .  156

Figure  67.  PC Card/CompactFlash controller waveforms for I/O space write access                                           ......  .  .  .  .  .  .  157

Figure  68.  NAND controller waveforms for read access . . . . . . . . . . . . . . . . . . . . . .                          ......  .  .  .  .  .  .  159

Figure  69.  NAND controller waveforms for write access . . . . . . . . . . . . . . . . . . . . . .                         ......  .  .  .  .  .  .  159

Figure  70.  NAND controller waveforms for common memory read access . . . . . . . .                                        ......  .  .  .  .  .  .  160

Figure  71.  NAND controller waveforms for common memory write access. . . . . . . .                                        ......  .  .  .  .  .  .  160

Figure  72.  DCMI timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            ......  .  .  .  .  .  .  161

Figure  73.  SDIO high-speed mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               ......  .  .  .  .  .  .  162

Figure  74.  SD default mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        ......  .  .  .  .  .  .  163

Figure  75.  WLCSP90 - 4.223 x 3.969 mm, 0.400 mm pitch wafer level chip scale

             package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       ......  .  .  .  .  .  .  164

Figure  76.  WLCSP90 - 4.223 x 3.969 mm, 0.400 mm pitch wafer level chip scale

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            ......  .  .  .  .  .  .  165

Figure  77.  WLCSP90 marking example (package top view) . . . . . . . . . . . . . . . . . . .                               ......  .  .  .  .  .  .  166

Figure  78.  LQFP64 – 64-pin, 10 x 10 mm low-profile quad flat package outline . . . .                                      ......  .  .  .  .  .  .  167

Figure  79.  LQFP64 – 64-pin, 10 x 10 mm low-profile quad flat package

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            ......  .  .  .  .  .  .  168

Figure  80.  LPQF64 marking example (package top view)    ....................                                              ......  .  .  .  .  .  .  169

Figure  81.  LQFP100 - 100-pin, 14 x 14 mm low-profile quad flat package outline . .                                        ......  .  .  .  .  .  .  170

Figure  82.  LQFP100 - 100-pin, 14 x 14 mm low-profile quad flat

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            ......  .  .  .  .  .  .  171

Figure  83.  LQFP100 marking example (package top view)   ...................                                               ......  .  .  .  .  .  .  172

Figure  84.  LQFP144 - 144-pin, 20 x 20 mm low-profile quad flat package outline . .                                        ......  .  .  .  .  .  .  173

Figure  85.  LQFP144 - 144-pin,20 x 20 mm low-profile quad flat package

10/202           DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                                     List     of  figures

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  ..  . . . 175

Figure  86.  LQFP144 marking example (package top view)  .......................                                             .  .  .  ..  . . . 176

Figure  87.  UFBGA176+25 ball, 10 x 10 mm, 0.65 mm pitch, ultra fine pitch

             ball grid array package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  ..  . . . 177

Figure  88.  UFBGA176+25 - 201-ball, 10 x 10 mm, 0.65 mm pitch, ultra fine pitch

             ball grid array recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  ..  . . . 178

Figure  89.  UFBGA176+25 marking example (package top view) . . . . . . . . . . . . . . . . . . .                            .  .  .  ..  . . . 179

Figure  90.  LQFP176 - 176-pin, 24 x 24 mm low profile quad flat package outline . . . . . .                                 .  .  .  ..  . . . 180

Figure  91.  LQFP176 - 176-pin, 24 x 24 mm low profile quad flat recommended footprint.                                      .  .  .  ..  . . . 182

Figure  92.  LQFP176 marking example (package top view)  .......................                                             .  .  .  ..  . . . 183

Figure  93.  USB controller configured as peripheral-only and used

             in Full speed mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  ..  . . . 186

Figure  94.  USB controller configured as host-only and used in full speed mode. . . . . . . .                               .  .  .  ..  . . . 186

Figure  95.  USB controller configured in dual mode and used in full speed mode . . . . . . .                                .  .  .  ..  . . . 187

Figure  96.  USB controller configured as peripheral, host, or dual-mode

             and used in high speed mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  ..  . . . 188

Figure  97.  MII mode using a 25 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  ..  . . . 189

Figure  98.  RMII with a 50 MHz oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  ..  . . . 189

Figure  99.  RMII with a 25 MHz crystal and PHY with PLL . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  ..  . . . 190

                          DocID022152 Rev 8                                                                                               11/202
Introduction                                                                   STM32F405xx, STM32F407xx

1             Introduction

              This datasheet provides the description of the STM32F405xx and STM32F407xx lines of

              microcontrollers. For more details on the whole STMicroelectronics STM32™ family, please

              refer to Section 2.1: Full compatibility throughout the family.

              The STM32F405xx and STM32F407xx datasheet should be read in conjunction with the

              STM32F4xx reference manual which is available from the STMicroelectronics website

              www.st.com.

              For information on the Cortex®-M4 core, please refer to the Cortex®-M4 programming

              manual (PM0214) available from www.st.com.

12/202                      DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                              Description

2  Description

   The STM32F405xx and STM32F407xx family is based on the high-performance ARM®
   Cortex®-M4 32-bit RISC core operating at a frequency of up to 168 MHz. The Cortex-M4

   core features a Floating point unit (FPU) single precision which supports all ARM single-

   precision data-processing instructions and data types. It also implements a full set of DSP

   instructions and a memory protection unit (MPU) which enhances application security.

   The STM32F405xx and STM32F407xx family incorporates high-speed embedded

   memories (Flash memory up to 1 Mbyte, up to 192 Kbytes of SRAM), up to 4 Kbytes of

   backup SRAM, and an extensive range of enhanced I/Os and peripherals connected to two

   APB buses, three AHB buses and a 32-bit multi-AHB bus matrix.

   All devices offer three 12-bit ADCs, two DACs, a low-power RTC, twelve general-purpose

   16-bit timers including two PWM timers for motor control, two general-purpose 32-bit timers.

   a true random number generator (RNG). They also feature standard and advanced

   communication interfaces.

   •  Up to three I2Cs

   •  Three SPIs, two I2Ss full duplex. To achieve audio class accuracy, the I2S peripherals

      can be clocked via a dedicated internal audio PLL or via an external clock to allow

      synchronization.

   •  Four USARTs plus two UARTs

   •  An USB OTG full-speed and a USB OTG high-speed with full-speed capability (with the

      ULPI),

   •  Two CANs

   •  An SDIO/MMC interface

   •  Ethernet and the camera interface available on STM32F407xx devices only.

   New advanced peripherals include an SDIO, an enhanced flexible static memory control

   (FSMC) interface (for devices offered in packages of 100 pins and more), a camera

   interface for CMOS sensors. Refer to Table 2: STM32F405xx and STM32F407xx: features

   and peripheral counts for the list of peripherals available on each part number.

   The STM32F405xx and STM32F407xx family operates in the –40 to +105 °C temperature

   range from a 1.8 to 3.6 V power supply. The supply voltage can drop to 1.7 V when the

   device operates in the 0 to 70 °C temperature range using an external power supply

   supervisor: refer to Section : Internal reset OFF. A comprehensive set of power-saving

   mode allows the design of low-power applications.

   The STM32F405xx and STM32F407xx family offers devices in various packages ranging

   from 64 pins to 176 pins. The set of included peripherals changes with the device chosen.

   These features make the STM32F405xx and STM32F407xx microcontroller family suitable

   for a wide range of applications:

   •  Motor drive and application control

   •  Medical equipment

   •  Industrial applications: PLC, inverters, circuit breakers

   •  Printers, and scanners

   •  Alarm systems, video intercom, and HVAC

   •  Home audio appliances

                              DocID022152 Rev 8                                                 13/202
                               Figure 5 shows the general block diagram of the device family.                                                                 STM32F405xx, STM32F407xx

                                             Table 2. STM32F405xx and STM32F407xx: features and peripheral counts

                   Peripherals           STM32F405RG  STM32F405OG  STM32F405VG  STM32F405ZG         STM32F405OE     STM32F407Vx  STM32F407Zx     STM32F407Ix

                   Flash memory in                    1024                                                     512  512  1024    512       1024  512  1024

                   Kbytes

                   SRAM in     System                                                          192(112+16+64)

                   Kbytes      Backup                                                          4

                   FSMC memory           No                                                         Yes(1)

                   controller

                   Ethernet                                        No                                                                 Yes

                               General-                                                        10

DocID022152 Rev 8              purpose

                               Advanced                                                        2

                               -control

                   Timers      Basic                                                           2

                               IWDG                                                            Yes

                               WWDG                                                            Yes

                               RTC                                                             Yes

                   Random number                                                               Yes

                   generator

14/202                                                                                                                                                        Description
15/202                                      Table 2. STM32F405xx and STM32F407xx: features and peripheral counts (continued)                                                                                                  Description

                       Peripherals          STM32F405RG  STM32F405OG  STM32F405VG  STM32F405ZG   STM32F405OE                                        STM32F407Vx  STM32F407Zx                STM32F407Ix

                                 SPI / I2S                                         3/2 (full duplex)(2)

                                 I2C                                                        3

                                 USART/                                                     4/2

                                 UART

                   Communi       USB

                   cation        OTG FS                                                     Yes

                   interfaces

                                 USB                                                        Yes

                                 OTG HS

                                 CAN                                                        2

                                 SDIO                                                       Yes

DocID022152 Rev 8  Camera interface                               No                                                                                             Yes

                   GPIOs                    51           72           82           114                   72                                         82           114                                                140

                   12-bit ADC                                                               3

                   Number of channels       16           13           16           24                    13                                         16           24                                                 24

                   12-bit DAC                                                               Yes

                   Number of channels                                                       2

                   Maximum CPU                                                          168 MHz

                   frequency

                   Operating voltage                                               1.8 to 3.6 V(3)

                   Operating                                          Ambient temperatures: –40 to +85 °C /–40 to +105 °C                                                                                                     STM32F405xx, STM32F407xx

                   temperatures                                                Junction temperature: –40 to + 125 °C

                   Package                  LQFP64       WLCSP90      LQFP100      LQFP144       WLCSP90                                            LQFP100      LQFP144                                            UFBGA176

                                                                                                                                                                                                                    LQFP176

                   1.  For the LQFP100 and WLCSP90 packages, only FSMC Bank1 or Bank2 are available. Bank1 can only support a multiplexed NOR/PSRAM memory using the NE1 Chip
                       Select. Bank2 can only support a 16- or 8-bit NAND Flash memory using the NCE2 Chip Select. The interrupt line cannot be used since Port G is not available in this
                       package.

                   2.  The SPI2 and SPI3 interfaces give the flexibility to work in an exclusive way in either the SPI mode or the I2S audio mode.

                   3.  VSeDcDt/iVoDnD:AInmteinrnimalurmesveat lOueFFo)f.1.7 V is obtained when the device operates in reduced temperature range, and with the use of an external power supply supervisor (refer to
Description                                                           STM32F405xx, STM32F407xx

2.1          Full compatibility throughout the family

             The STM32F405xx and STM32F407xx are part of the STM32F4 family. They are fully pin-

             to-pin, software and feature compatible with the STM32F2xx devices, allowing the user to

             try different memory densities, peripherals, and performances (FPU, higher frequency) for a

             greater degree of freedom during the development cycle.

             The STM32F405xx and STM32F407xx devices maintain a close compatibility with the

             whole STM32F10xxx family. All functional pins are pin-to-pin compatible. The

             STM32F405xx and STM32F407xx, however, are not drop-in replacements for the

             STM32F10xxx devices: the two families do not have the same power scheme, and so their

             power pins are different. Nonetheless, transition from the STM32F10xxx to the

             STM32F40xxx family remains simple as only a few pins are impacted.

             Figure 4, Figure 3, Figure 2, and Figure 1 give compatible board designs between the

             STM32F40xxx, STM32F2, and STM32F10xxx families.

             Figure 1. Compatible board design between STM32F10xx/STM32F40xxx for LQFP64

                                                                                           633

                       633  

                              

                              

                                                                                 633

                                                              633

                                                                      7RESISTORORSOLDERINGBRIDGE

                                                                      PRESENTFORTHE34-&XX

                                                                      CONFIGURATION NOTPRESENTINTHE

                                                                  34-&XXCONFIGURATION

                             

                                                                                                         AI

16/202                   DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                           Description

Figure 2. Compatible board design STM32F10xx/STM32F2/STM32F40xxx

                                                 for LQFP100 package

                                                   966          

                                                                  

                                                                  

                                                                                              966

                                                                               966

                                                                                    ŸUHVLVWRURUVROGHULQJEULGJH

                                                                                    SUHVHQWIRUWKH670)[[[

                                        966                                      FRQILJXUDWLRQQRWSUHVHQWLQWKH

                                                                           670)[[FRQILJXUDWLRQ

                                                                 

966                                                          966

7ZRŸUHVLVWRUVFRQQHFWHGWR                                     966IRU670)[[

966IRUWKH670)[[                             9''966           9''IRU670)[[

966IRUWKH670)[[

966RU1&IRUWKH670)[[

                                                                                                                  DLG

Figure 3. Compatible board design between STM32F10xx/STM32F2/STM32F40xxx

                                                 for LQFP144 package

                                                                                    ŸUHVLVWRURUVROGHULQJEULGJH

                                                                                    SUHVHQWIRUWKH670)[[

                                                          966                  FRQILJXUDWLRQQRWSUHVHQWLQWKH

                                                                                 670)[[FRQILJXUDWLRQ

                                                                            

                                                                           

                                                                                                               966

                                                                                    966   1RWSRSXODWHGZKHQŸ

                                                                                          UHVLVWRURUVROGHULQJ

                                                                                          EULGJHSUHVHQW

6LJQDOIURP

H[WHUQDOSRZHU                         3'5B21

VXSSO\

VXSHUYLVRU                                                              

                                                                          

                          9'' 966                                     966

                                                                               1RWSRSXODWHGIRU670)[[

7ZRŸUHVLVWRUVFRQQHFWHGWR                                          966IRU670)[[

966IRUWKH670)[[                             9''     966           9''IRU670)[[

9669''RU1&IRUWKH670)[[

9''RUVLJQDOIURPH[WHUQDOSRZHUVXSSO\VXSHUYLVRUIRUWKH670)[[

                                                                                                                  DLG

                                            DocID022152 Rev 8                                                     17/202
Description                                                    STM32F405xx, STM32F407xx

             Figure 4. Compatible board design between STM32F2 and STM32F40xxx

                                    for LQFP176 and BGA176 packages

                                                                  

                                                                      

             6LJQDOIURPH[WHUQDO

             SRZHUVXSSO\                        3'5B21

             VXSHUYLVRU                                               

                                                                    

                                    9''966

             7ZRŸUHVLVWRUVFRQQHFWHGWR

             9669''RU1&IRUWKH670)[[

             9''RUVLJQDOIURPH[WHUQDOSRZHUVXSSO\VXSHUYLVRUIRUWKH670)[[

                                                                                      069

18/202                              DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                                                                                                                                                    Description

2.2  Device overview

                                                           Figure           5.           STM32F40xxx block diagram

                                              &&0GDWD5$0.%                                                                       ([WHUQDOPHPRU\                                                                              &/.1(>@$>@

     1-7567-7',                                                                                                                     FRQWUROOHU )60&                                                                             '>@2(1:(1

     -7&.6:&/.                         -7$*        6:    038                                               $+%  65$0365$0125)ODVK                                                                                         1%/>@1/15(*

     -7'26:'-7'2                             (70         19,&                                                    3&&DUG $7$ 1$1')ODVK                                                                                       1:$,7,25'<&'

     75$&(&/.                                                                                                                                                                                                                       1,25',2:5,17>@

     75$&('>@                                                     '%86                                                                                                                                                          ,1711,,6DV$)

                                              $50&RUWH[0

                                                0+]              ,%86

                                                     )38                                                            $57$&&(/  &$&+(        )ODVK

                                                                     6%86                                                                   XSWR

     0,,RU50,,DV$)                        (WKHUQHW0$&           '0$                $+%EXVPDWUL[60                                 0%                                                            51*

     0',2DV$)                                                ),)2                                                                                                                              ),)2  &DPHUD                 +6<1&96<1&

                                                                                                                                       65$0.%                                                           LQWHUIDFH              38,;&/.'>@

     '3'0                             3+<          86%             '0$                                                              65$0.%

     8/3,&.'>@',56731;7             27*+6               ),)2                                                                                                                              ),)2  86%              3+<   '3

     ,'9%8662)                                                                                                                                                                                                                  '0

                                                     '0$      6WUHDPV                                                        $+%0+]                                                                 27*)6                 ,'9%8662)

                                                                     ),)2

                                                     '0$      6WUHDPV                                      $+%0+]                                                                                   3RZHUPDQDJPW

                                                                     ),)2                                                                                                                       9''

                                                                                                                                                                                                                  9ROWDJH           9''    WR9

                                                                                                                                                                                                                  UHJXODWRU         966

                                                                                                                                                                                                             WR9

                                                                                                                                                                                                             #9''                   9&$39&3$

                                                                                                                                                            #9''$

                                                                                                                                                            5&  +6                              325             6XSSO\

     3$>@                                   *3,23257$                                                                                                                                     UHVHW        VXSHUYLVLRQ

                                                                                                                                                            5&  /6                              ,QW          3253'5

     3%>@                                   *3,23257%                                                                                                                                                        %25              9''$966$

                                                                                                                                                            3 / /                                                                 1567

     3&>@                                   *3,23257&                                                                                                                                                       39'

                                                                                                                                                                                                             #9''$     #9''

     3'>@                                   *3,23257'                                                                                                                                                       ;7$/26&          26&B,1

                                                                                                                                                                                                                    0+]        26&B287

     3(>@                                   *3,23257(                                                                            5HVHW

                                                                                                                                       0 $FO1RFN$ * 7                                                        ,:'*

     3)>@                                   *3,23257)                                                                            FRQWURO

                                                                                                                                                                                                             3:5                    9%$7   WR9

     3*>@                                   *3,23257*                                                                                                                                            LQWHUIDFH

                                                                                                                                       )&/.   +&/.[  3&/.[                                                          #9%$7           26&B,1

     3+>@                                   *3,23257+                                                                                                                                                       ;7$/N+]       26&B287

                                                                                                                                                                                                /6

     3,>@                                                                                                                                                                                                     57&               57&B$)

                                                *3,23257,                                                                                                                                                       $:8

                                                                                                                                                                                                             %DFNXSUHJLVWHU        57&B$)

                                                                                                                                                                                                /6

                                                                                                                                                                                                       .%%.365$0

                                                                                                                                                                                                             7,0             E   FKDQQHOV(75DV$)

                                                                                                                                                                                                             7,0             E   FKDQQHOV(75DV$)

     $)                                   (;7,7:.83                               '0$                                                 '0$                                                           7,0             E   FKDQQHOV(75DV$)

     '>@                                   6',200&       ),)2                                                                                                                                          7,0             E   FKDQQHOV

     &0'&.DV$)                                                                                            $+%$3%          $+%$3%

                                                                                                                                                                                                             7,0            E   FKDQQHOVDV$)

    FRPSOFKDQQHOV 7,0B&+>@1

    FKDQQHOV 7,0B&+>@(75             7,03:0     E                                                                                                                                             7,0            E   FKDQQHODV$)

     %.,1DV$)

    FRPSOFKDQQHOV 7,0B&+>@1        7,03:0                                                                                                                                                     7,0            E   FKDQQHODV$)

    FKDQQHOV 7,0B&+>@(75                            E

     %.,1DV$)                                                                                                                                                                                              86$57     VPFDUG      5;7;DV$)

     FKDQQHOVDV$)                                                                                                                                                                                                         LU'$  &76576DV$)

                                                     7,0    E                                                                                                    +]                                       86$57     VPFDUG      5;7;DV$)

                                                                            $3%0+]                                                                             $3% $0+3]% PD[  0                                LU'$  &76576DV$)

     FKDQQHODV$)                            7,0        E                                                                                                                                             8$57                  5;7;DV$)

     FKDQQHODV$)                            7,0        E                                                                ::'*

                                                                                                                                                                                                             8$57                  5;7;DV$)

     5;7;&.                        VPFDUG  86$57                                                                                                                                                                              026,6'0,626'BH[W6&.&.

     &76576DV$)                     LU'$                                                                                                                                                           63,6

     5;7;&.                        VPFDUG                                                                                                                                                                                      166:60&.DV$)

     &76576DV$)                     LU'$    86$57                                                                          7,0                 E                                               63,6                     026,6'0,626'BH[W6&.&.

     026,0,62                                                                                                                                                                                                                    166:60&.DV$)

     6&.166DV$)                                  63,                                                                       7,0                 E                                               ,&60%86                   6&/6'$60%$DV$)

                                              #9''$

     9''5()B$'&                         7HPSHUDWXUHVHQVRU                                                              #9''$                                                                          ,&60%86                   6&/6'$60%$DV$)

     DQDORJLQSXWVFRPPRQ                                                                                                     '$&

     WRWKH$'&V                            $'&                                                                                                                                                     ,&60%86                   6&/6'$60%$DV$)

     DQDORJLQSXWVFRPPRQ                                                                                                     '$&          ,7)

     WRWKH$'&                           $'&         ,)                                                                                                                                                E[&$1           ),)2  7;5;

     DQDORJLQSXWVIRU$'&                 $'&                                                                                                                                                           E[&$1                 7;5;

                                                                                                              '$&B287                 '$&B287

                                                                                                                    DV$)              DV$)                                                                                                          069

1.  The camera interface                and ethernet are available only on STM32F407xx devices.

                                                                                         DocID022152 Rev 8                                                                                                                                                  19/202
Description                                                              STM32F405xx, STM32F407xx

2.2.1        ARM® Cortex®-M4 core with FPU and embedded Flash and SRAM

             The ARM Cortex-M4 processor with FPU is the latest generation of ARM processors for

             embedded systems. It was developed to provide a low-cost platform that meets the needs of

             MCU implementation, with a reduced pin count and low-power consumption, while

             delivering outstanding computational performance and an advanced response to interrupts.

             The ARM Cortex-M4 32-bit RISC processor with FPU features exceptional code-efficiency,

             delivering the high-performance expected from an ARM core in the memory size usually

             associated with 8- and 16-bit devices.

             The processor supports a set of DSP instructions which allow efficient signal processing and

             complex algorithm execution.

             Its single precision FPU (floating point unit) speeds up software development by using

             metalanguage development tools, while avoiding saturation.

             The STM32F405xx and STM32F407xx family is compatible with all ARM tools and software.

             Figure 5 shows the general block diagram of the STM32F40xxx family.

Note:        Cortex-M4 with FPU is binary compatible with Cortex-M3.

2.2.2        Adaptive real-time memory accelerator (ART Accelerator™)

             The ART Accelerator™ is a memory accelerator which is optimized for STM32 industry-
             standard ARM® Cortex®-M4 with FPU processors. It balances the inherent performance

             advantage of the ARM Cortex-M4 with FPU over Flash memory technologies, which

             normally requires the processor to wait for the Flash memory at higher frequencies.

             To release the processor full 210 DMIPS performance at this frequency, the accelerator

             implements an instruction prefetch queue and branch cache, which increases program

             execution speed from the 128-bit Flash memory. Based on CoreMark benchmark, the

             performance achieved thanks to the ART accelerator is equivalent to 0 wait state program

             execution from Flash memory at a CPU frequency up to 168 MHz.

2.2.3        Memory protection unit

             The memory protection unit (MPU) is used to manage the CPU accesses to memory to

             prevent one task to accidentally corrupt the memory or resources used by any other active

             task. This memory area is organized into up to 8 protected areas that can in turn be divided

             up into 8 subareas. The protection area sizes are between 32 bytes and the whole 4

             gigabytes of addressable memory.

             The MPU is especially helpful for applications where some critical or certified code has to be

             protected against the misbehavior of other tasks. It is usually managed by an RTOS (real-

             time operating system). If a program accesses a memory location that is prohibited by the

             MPU, the RTOS can detect it and take action. In an RTOS environment, the kernel can

             dynamically update the MPU area setting, based on the process to be executed.

             The MPU is optional and can be bypassed for applications that do not need it.

2.2.4        Embedded Flash memory

             The STM32F40xxx devices embed a Flash memory of 512 Kbytes or 1 Mbytes available for

             storing programs and data.

20/202                                     DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                               Description

2.2.5  CRC (cyclic redundancy check) calculation unit

       The CRC (cyclic redundancy check) calculation unit is used to get a CRC code from a 32-bit

       data word and a fixed generator polynomial.

       Among other applications, CRC-based techniques are used to verify data transmission or

       storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of

       verifying the Flash memory integrity. The CRC calculation unit helps compute a software

       signature during runtime, to be compared with a reference signature generated at link-time

       and stored at a given memory location.

2.2.6  Embedded SRAM

       All STM32F40xxx products embed:

       •  Up to 192 Kbytes of system SRAM including 64 Kbytes of CCM (core coupled memory)

          data RAM

          RAM memory is accessed (read/write) at CPU clock speed with 0 wait states.

       •  4 Kbytes of backup SRAM

          This area is accessible only from the CPU. Its content is protected against possible

          unwanted write accesses, and is retained in Standby or VBAT mode.

2.2.7  Multi-AHB bus matrix

       The 32-bit multi-AHB bus matrix interconnects all the masters (CPU, DMAs, Ethernet, USB

       HS) and the slaves (Flash memory, RAM, FSMC, AHB and APB peripherals) and ensures a

       seamless and efficient operation even when several high-speed peripherals work

       simultaneously.

                                   DocID022152 Rev 8                                            21/202
Description                                                                                                  STM32F405xx, STM32F407xx

                                               Figure 6. Multi-AHB matrix


+BYTE                 !2-                   '0                      '0      -!#         53"/4'

##-DATA2!-            #ORTEX
-     $-!                  $-!              %THERNET              (3

                  )
BUS  $
BUS  3
BUS  $-!?0)      $-!?-%-  $-!?-%-  $-!?0  %4(%2.%4?-  53"?(3?-

                                                                                                             )#/$%  !##%,

                                                                                                                           &LASH

                                                                                                             $#/$%         MEMORY

                                                                                                                           32!-
                                                                                                                           +BYTE

                                                                                                                           32!-
                                                                                                                           +BYTE

                                                                                                                           !("           !0"
                                                                                                                           PERIPHERALS

                                                                                                                           !("
                                                                                                                           PERIPHERALS
                                                                                                                                          !0"

                                                                                                                           &3-#
                                                                                                                           3TATIC-EM#TL

                                                   "USMATRIX
3

                                                                                                                                          AID

2.2.8        DMA controller (DMA)

             The devices feature two general-purpose dual-port DMAs (DMA1 and DMA2) with 8

             streams each. They are able to manage memory-to-memory, peripheral-to-memory and

             memory-to-peripheral transfers. They feature dedicated FIFOs for APB/AHB peripherals,

             support burst transfer and are designed to provide the maximum peripheral bandwidth

             (AHB/APB).

             The two DMA controllers support circular buffer management, so that no specific code is

             needed when the controller reaches the end of the buffer. The two DMA controllers also

             have a double buffering feature, which automates the use and switching of two memory

             buffers without requiring any special code.

             Each stream is connected to dedicated hardware DMA requests, with support for software

             trigger on each stream. Configuration is made by software and transfer sizes between

             source and destination are independent.

             The  DMA can be used              with the main peripherals:

             •    SPI and I2S

             •    I2C

             •    USART

             •    General-purpose,             basic and advanced-control                            timers  TIMx

             •    DAC

             •    SDIO

             •    Camera interface             (DCMI)

             •    ADC.

22/202                                                       DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                     Description

2.2.9   Flexible static memory controller (FSMC)

        The FSMC is embedded in the STM32F405xx and STM32F407xx family. It has four Chip

        Select outputs supporting the following modes: PCCard/Compact Flash, SRAM, PSRAM,

        NOR Flash and NAND Flash.

        Functionality overview:

        •  Write FIFO

        •  Maximum FSMC_CLK frequency for synchronous accesses is 60 MHz.

        LCD parallel interface

        The FSMC can be configured to interface seamlessly with most graphic LCD controllers. It

        supports the Intel 8080 and Motorola 6800 modes, and is flexible enough to adapt to

        specific LCD interfaces. This LCD parallel interface capability makes it easy to build cost-

        effective graphic applications using LCD modules with embedded controllers or high

        performance solutions using external controllers with dedicated acceleration.

2.2.10  Nested vectored interrupt controller (NVIC)

        The STM32F405xx and STM32F407xx embed a nested vectored interrupt controller able to

        manage 16 priority levels, and handle up to 82 maskable interrupt channels plus the 16
        interrupt lines of the Cortex®-M4 with FPU core.

        •  Closely coupled NVIC gives low-latency interrupt processing

        •  Interrupt entry vector table address passed directly to the core

        •  Allows early processing of interrupts

        •  Processing of late arriving, higher-priority interrupts

        •  Support tail chaining

        •  Processor state automatically saved

        •  Interrupt entry restored on interrupt exit with no instruction overhead

        This hardware block provides flexible interrupt management features with minimum interrupt

        latency.

2.2.11  External interrupt/event controller (EXTI)

        The external interrupt/event controller consists of 23 edge-detector lines used to generate

        interrupt/event requests. Each line can be independently configured to select the trigger

        event (rising edge, falling edge, both) and can be masked independently. A pending register

        maintains the status of the interrupt requests. The EXTI can detect an external line with a

        pulse width shorter than the Internal APB2 clock period. Up to 140 GPIOs can be connected

        to the 16 external interrupt lines.

2.2.12  Clocks and startup

        On reset the 16 MHz internal RC oscillator is selected as the default CPU clock. The

        16 MHz internal RC oscillator is factory-trimmed to offer 1% accuracy over the full

        temperature range. The application can then select as system clock either the RC oscillator

        or an external 4-26 MHz clock source. This clock can be monitored for failure. If a failure is

        detected, the system automatically switches back to the internal RC oscillator and a

        software interrupt is generated (if enabled). This clock source is input to a PLL thus allowing

        to increase the frequency up to 168 MHz. Similarly, full interrupt management of the PLL

                                   DocID022152 Rev 8                                                  23/202
Description                                                             STM32F405xx, STM32F407xx

             clock entry is available when necessary (for example if an indirectly used external oscillator

             fails).

             Several prescalers allow the configuration of the three AHB buses, the high-speed APB

             (APB2) and the low-speed APB (APB1) domains. The maximum frequency of the three AHB

             buses is 168 MHz while the maximum frequency of the high-speed APB domains is

             84 MHz. The maximum allowed frequency of the low-speed APB domain is 42 MHz.

             The devices embed a dedicated PLL (PLLI2S) which allows to achieve audio class
             performance. In this case, the I2S master clock can generate all standard sampling

             frequencies from 8 kHz to 192 kHz.

2.2.13       Boot modes

             At startup, boot pins are used to select one out of three boot options:

             •  Boot from user Flash

             •  Boot from system memory

             •  Boot from embedded SRAM

             The boot loader is located in system memory. It is used to reprogram the Flash memory by

             using USART1 (PA9/PA10), USART3 (PC10/PC11 or PB10/PB11), CAN2 (PB5/PB13), USB

             OTG FS in Device mode (PA11/PA12) through DFU (device firmware upgrade).

2.2.14       Power supply schemes

             •  VDD = 1.8 to 3.6 V: external power supply for I/Os and the internal regulator (when

                enabled), provided externally through VDD pins.

             •  VSSA, VDDA = 1.8 to 3.6 V: external analog power supplies for ADC, DAC, Reset

                blocks, RCs and PLL. VDDA and VSSA must be connected to VDD and VSS, respectively.

             •  VBAT = 1.65 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and

                backup registers (through power switch) when VDD is not present.

             Refer to Figure 21: Power supply scheme for more details.

Note:        VDD/VDDA minimum value of 1.7 V is obtained when the device operates in reduced

             temperature range, and with the use of an external power supply supervisor (refer to

             Section : Internal reset OFF).

             Refer to Table 2 in order to identify the packages supporting this option.

2.2.15       Power supply supervisor

             Internal reset ON

             On packages embedding the PDR_ON pin, the power supply supervisor is enabled by

             holding PDR_ON high. On all other packages, the power supply supervisor is always

             enabled.

             The device has an integrated power-on reset (POR) / power-down reset (PDR) circuitry

             coupled with a Brownout reset (BOR) circuitry. At power-on, POR/PDR is always active and

             ensures proper operation starting from 1.8 V. After the 1.8 V POR threshold level is

             reached, the option byte loading process starts, either to confirm or modify default BOR

             threshold levels, or to disable BOR permanently. Three BOR thresholds are available

             through option bytes. The device remains in reset mode when VDD is below a specified
             threshold, VPOR/PDR or VBOR, without the need for an external reset circuit.

24/202                                       DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                              Description

The device also features an embedded programmable voltage detector (PVD) that monitors

the VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is
higher than the VPVD threshold. The interrupt service routine can then generate a warning
message and/or put the MCU into a safe state. The PVD is enabled by software.

Internal reset OFF

This feature is available only on packages featuring the PDR_ON pin. The internal power-on

reset (POR) / power-down reset (PDR) circuitry is disabled with the PDR_ON pin.

An external power supply supervisor should monitor VDD and should maintain the device in
reset mode as long as VDD is below a specified threshold. PDR_ON should be connected to
this external power supply supervisor. Refer to Figure 7: Power supply supervisor

interconnection with internal reset OFF.

    Figure 7. Power supply supervisor interconnection with internal reset OFF

                          9''

                               ([WHUQDO9''SRZHUVXSSO\VXSHUYLVRU

                                          ([WUHVHWFRQWUROOHUDFWLYHZKHQ

                                                    9''9

                               3'5B21               $SSOLFDWLRQUHVHW

                                          1567      VLJQDO RSWLRQDO

                               9''

                                                                                      069

1.  PDR = 1.7 V for reduce temperature range; PDR = 1.8 V for all temperature range.

The VDD specified threshold, below which the device must be maintained under reset, is
1.8 V (see Figure 7). This supply voltage can drop to 1.7 V when the device operates in the

0 to 70 °C temperature range.

A comprehensive set of power-saving mode allows to design low-power applications.

When the internal reset is OFF, the following integrated features are no more supported:

•   The integrated power-on reset (POR) / power-down reset (PDR) circuitry is disabled

•   The brownout reset (BOR) circuitry is disabled

•   The embedded programmable voltage detector (PVD) is disabled

•   VBAT functionality is no more available and VBAT pin should be connected to VDD

All packages, except for the LQFP64 and LQFP100, allow to disable the internal reset

through the PDR_ON signal.

                               DocID022152 Rev 8                                           25/202
Description                                                                      STM32F405xx, STM32F407xx

                       Figure    8. PDR_ON and NRST     control with internal reset OFF

                                                                   9 ''

                 3'5  9

                                                                                                           WLPH

                                                      5HVHWE\RWKHUVRXUFHWKDQ

                                                      SRZHUVXSSO\VXSHUYLVRU

                                                  1567

                                 3'5B21                                                            3'5B21

                                                                                                           WLPH

                                                                                                                 069

             1.  PDR = 1.7 V for reduce temperature range; PDR = 1.8 V for all temperature range.

2.2.16       Voltage regulator

             The regulator has four operating modes:

             •   Regulator ON

                 –     Main regulator mode (MR)

                 –     Low-power regulator (LPR)

                 –     Power-down

             •   Regulator OFF

             Regulator ON

             On packages embedding the BYPASS_REG pin, the regulator is enabled by holding

             BYPASS_REG low. On all other packages, the regulator is always enabled.

             There are three power modes configured by software when regulator is ON:

             •   MR is used in the nominal regulation mode (With different voltage scaling in Run)

                 In Main regulator mode (MR mode), different voltage scaling are provided to reach the

                 best compromise between maximum frequency and dynamic power consumption.

                 Refer to Table 14: General operating conditions.

             •   LPR is used in the Stop modes

                 The LP regulator mode is configured by software when entering Stop mode.

             •   Power-down is used in Standby mode.

                 The Power-down mode is activated only when entering in Standby mode. The regulator

                 output is in high impedance and the kernel circuitry is powered down, inducing zero

                 consumption. The contents of the registers and SRAM are lost)

26/202                                   DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                          Description

Two external ceramic capacitors should be connected on VCAP_1 & VCAP_2 pin. Refer to
Figure 21: Power supply scheme and Figure 16: VCAP_1/VCAP_2 operating conditions.

All packages have regulator ON feature.

Regulator OFF

This feature is available only on packages featuring the BYPASS_REG pin. The regulator is

disabled by holding BYPASS_REG high. The regulator OFF mode allows to supply

externally a V12 voltage source through VCAP_1 and VCAP_2 pins.

Since the internal voltage scaling is not manage internally, the external voltage value must

be aligned with the targeted maximum frequency. Refer to Table 14: General operating

conditions.

The two 2.2 µF ceramic capacitors should be replaced by two 100 nF decoupling

capacitors.

Refer to Figure 21: Power supply scheme

When the regulator is OFF, there is no more internal monitoring on V12. An external power
supply supervisor should be used to monitor the V12 of the logic power domain. PA0 pin
should be used for this purpose, and act as power-on reset on V12 power domain.

In regulator OFF mode the following features are no more supported:

•  PA0 cannot be used as a GPIO pin since it allows to reset a part of the V12 logic power

   domain which is not reset by the NRST pin.

•  As long as PA0 is kept low, the debug mode cannot be used under power-on reset. As

   a consequence, PA0 and NRST pins must be managed separately if the debug

   connection under reset or pre-reset is required.

•  The standby mode is not available

                               Figure 9. Regulator OFF

                          9  ([WHUQDO9&$3BSRZHU

                                    VXSSO\VXSHUYLVRU         ƉƉůŝĐĂƚŝŽŶƌĞƐĞƚ

                               ([WUHVHWFRQWUROOHUDFWLYH  ƐŝŐŶĂů;ŽƉƚŝŽŶĂůͿ

                               ZKHQ9&$3B0LQ9

                               9''                     3$    1567

                                               9''

                                               %<3$66B5(*

                               9

                                               9&$3B

                                               9&$3B

                                                                                        Ăŝϭϴϰϵϴsϰ

                               DocID022152 Rev 8                                        27/202
Description                                                                               STM32F405xx, STM32F407xx

             The  following conditions must be respected:

             •    VDD should always be higher than VCAP_1 and VCAP_2 to avoid current injection

                  between power domains.

             •    If the time for VCAP_1 and VCAP_2 to reach V12 minimum value is faster than the time for

                  VDD to reach 1.8 V, then PA0 should be kept low to cover both conditions: until VCAP_1
                  and VCAP_2 reach V12 minimum value and until VDD reaches 1.8 V (see Figure 10).

             •    Otherwise, if the time for VCAP_1 and VCAP_2 to reach V12 minimum value is slower

                  than the time for VDD to reach 1.8 V, then PA0 could be asserted low externally (see
                  Figure 11).

             •    If VCAP_1 and VCAP_2 go below V12 minimum value and VDD is higher than 1.8 V, then

                  a reset must be asserted on PA0 pin.

Note:        The minimum value of V12 depends on the maximum frequency targeted in the application

             (see Table 14: General operating conditions).

                      Figure 10. Startup in regulator OFF mode: slow VDD slope
                      - power-down reset risen after VCAP_1/VCAP_2 stabilization

                                                                                          9''

                3'5  9RU9                       9&$3B9&$3B

                               9
                      0LQ9

                                                                                                     WLPH

                                                                                          1567

                                                                                                     WLPH  DLH

             1.  This figure is valid both whatever the internal reset mode (ON or OFF).

             2.  PDR = 1.7 V for reduced temperature range; PDR = 1.8 V for all temperature ranges.

28/202                                     DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                            Description

                         Figure 11. Startup         in regulator OFF mode: fast VDD slope

                         - power-down reset         risen before VCAP_1/VCAP_2 stabilization

                                                                                          9''

           3'5  9RU9 

                          9                                       9&$3B9&$3B

                         0LQ9

                                                                                     1567           WLPH

                                                                 3$DVVHUWHGH[WHUQDOO\

                                                                                                    WLPH  DLG

        1.  This figure is valid both whatever the internal reset mode (ON or OFF).

        2.  PDR = 1.7 V for a reduced temperature range; PDR = 1.8 V for all temperature ranges.

2.2.17  Regulator ON/OFF and internal reset ON/OFF availability

                 Table    3. Regulator ON/OFF and internal reset ON/OFF availability

                                      Regulator ON  Regulator OFF   Internal reset ON               Internal reset

                                                                                                    OFF

                 LQFP64                                                              Yes            No

            LQFP100                   Yes           No

            LQFP144                                                                                 Yes

            WLCSP90                   Yes           Yes                              Yes            PDR_ON

            UFBGA176      BYPASS_REG set            BYPASS_REG set                   PDR_ON set to  connected to an

            LQFP176                   to VSS        to VDD                           VDD            external power

                                                                                                    supply supervisor

2.2.18  Real-time clock (RTC), backup SRAM and backup registers

        The backup domain of the STM32F405xx and STM32F407xx includes:

        •   The real-time clock (RTC)

        •   4 Kbytes of backup SRAM

        •   20 backup registers

        The real-time clock (RTC) is an independent BCD timer/counter. Dedicated registers contain

        the second, minute, hour (in 12/24 hour), week day, date, month, year, in BCD (binary-

        coded decimal) format. Correction for 28, 29 (leap year), 30, and 31 day of the month are

        performed automatically. The RTC provides a programmable alarm and programmable

        periodic interrupts with wakeup from Stop and Standby modes. The sub-seconds value is

        also available in binary format.

        It is clocked by a 32.768 kHz external crystal, resonator or oscillator, the internal low-power

        RC oscillator or the high-speed external clock divided by 128. The internal low-speed RC

                                              DocID022152 Rev 8                                           29/202
Description                                                          STM32F405xx, STM32F407xx

             has a typical frequency of 32 kHz. The RTC can be calibrated using an external 512 Hz

             output to compensate for any natural quartz deviation.

             Two alarm registers are used to generate an alarm at a specific time and calendar fields can

             be independently masked for alarm comparison. To generate a periodic interrupt, a 16-bit

             programmable binary auto-reload downcounter with programmable resolution is available

             and allows automatic wakeup and periodic alarms from every 120 µs to every 36 hours.

             A 20-bit prescaler is used for the time base clock. It is by default configured to generate a

             time base of 1 second from a clock at 32.768 kHz.

             The 4-Kbyte backup SRAM is an EEPROM-like memory area. It can be used to store data

             which need to be retained in VBAT and standby mode. This memory area is disabled by
             default to minimize power consumption (see Section 2.2.19: Low-power modes). It can be

             enabled by software.

             The backup registers are 32-bit registers used to store 80 bytes of user application data

             when VDD power is not present. Backup registers are not reset by a system, a power reset,
             or when the device wakes up from the Standby mode (see Section 2.2.19: Low-power

             modes).

             Additional 32-bit registers contain the programmable alarm subseconds, seconds, minutes,

             hours, day, and date.

             Like backup SRAM, the RTC and backup registers are supplied through a switch that is

             powered either from the VDD supply when present or from the VBAT pin.

2.2.19       Low-power modes

             The STM32F405xx and STM32F407xx support three low-power modes to achieve the best

             compromise between low-power consumption, short startup time and available wakeup

             sources:

             •  Sleep mode

                In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can

                wake up the CPU when an interrupt/event occurs.

             •  Stop mode

                The Stop mode achieves the lowest power consumption while retaining the contents of

                SRAM and registers. All clocks in the V12 domain are stopped, the PLL, the HSI RC
                and the HSE crystal oscillators are disabled. The voltage regulator can also be put

                either in normal or in low-power mode.

                The device can be woken up from the Stop mode by any of the EXTI line (the EXTI line

                source can be one of the 16 external lines, the PVD output, the RTC alarm / wakeup /

                tamper / time stamp events, the USB OTG FS/HS wakeup or the Ethernet wakeup).

             •  Standby mode

                The Standby mode is used to achieve the lowest power consumption. The internal

                voltage regulator is switched off so that the entire V12 domain is powered off. The PLL,
                the HSI RC and the HSE crystal oscillators are also switched off. After entering

30/202                              DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                               Description

                 Standby mode, the SRAM and register contents are lost except for registers in the

                 backup domain and the backup SRAM when selected.

                 The device exits the Standby mode when an external reset (NRST pin), an IWDG reset,

                 a rising edge on the WKUP pin, or an RTC alarm / wakeup / tamper /time stamp event

                 occurs.

                 The standby mode is not supported when the embedded voltage regulator is bypassed

                 and the V12 domain is controlled by an external power.

2.2.20    VBAT operation

          The VBAT pin allows to power the device VBAT domain from an external battery, an external
          supercapacitor, or from VDD when no external battery and an external supercapacitor are
          present.

          VBAT operation is activated when VDD is not present.

          The VBAT pin supplies the RTC, the backup registers and the backup SRAM.

Note:     When the microcontroller is supplied from VBAT, external interrupts and RTC alarm/events

          do not exit it from VBAT operation.

          When PDR_ON pin is not connected to VDD (internal reset OFF), the VBAT functionality is no
          more available and VBAT pin should be connected to VDD.

2.2.21    Timers and watchdogs

          The STM32F405xx and STM32F407xx devices include two advanced-control timers, eight

          general-purpose timers, two basic timers and two watchdog timers.

          All timer counters can be frozen in debug mode.

          Table 4 compares the features of the advanced-control, general-purpose and basic timers.

                             Table 4. Timer feature comparison

                                                   DMA          Capture/               Max           Max

Timer     Timer  Counter     Counter  Prescaler    request      compare   Complemen-   interface    timer

type             resolution  type     factor       generation   channels  tary output  clock        clock

                                                                                       (MHz)        (MHz)

Advanced  TIM1,              Up,      Any integer

-control  TIM8      16-bit   Down,    between 1    Yes             4         Yes       84             168

                             Up/down  and 65536

                                      DocID022152 Rev 8                                             31/202
Description                                                                   STM32F405xx, STM32F407xx

                              Table 4. Timer feature    comparison (continued)

                                                        DMA         Capture/               Max        Max

Timer    Timer       Counter      Counter  Prescaler    request     compare   Complemen-   interface  timer

type               resolution     type     factor       generation  channels  tary output  clock      clock

                                                                                           (MHz)      (MHz)

         TIM2,                    Up,      Any integer

         TIM5        32-bit       Down,    between 1    Yes         4           No         42               84

                               Up/down     and 65536

         TIM3,                    Up,      Any integer

         TIM4        16-bit       Down,    between 1    Yes         4           No         42               84

                               Up/down     and 65536

                                           Any integer

         TIM9        16-bit       Up       between 1         No     2           No         84             168

General                                    and 65536

purpose  TIM10                             Any integer

                ,    16-bit       Up       between 1         No     1           No         84             168

         TIM11                             and 65536

                                           Any integer

         TIM12       16-bit       Up       between 1         No     2           No         42               84

                                           and 65536

         TIM13                             Any integer

                ,    16-bit       Up       between 1         No     1           No         42               84

         TIM14                             and 65536

         TIM6,                             Any integer

Basic    TIM7        16-bit       Up       between 1    Yes         0           No         42               84

                                           and 65536

             Advanced-control timers (TIM1, TIM8)

             The advanced-control timers (TIM1, TIM8) can be seen as three-phase PWM generators

             multiplexed on 6 channels. They have complementary PWM outputs with programmable

             inserted dead times. They can also be considered as complete general-purpose timers.

             Their 4 independent channels can be used for:

             •     Input capture

             •     Output compare

             •     PWM generation (edge- or center-aligned modes)

             •     One-pulse mode output

             If configured as standard 16-bit timers, they have the same features as the general-purpose

             TIMx timers. If configured as 16-bit PWM generators, they have full modulation capability (0-

             100%).

             The advanced-control timer can work together with the TIMx timers via the Timer Link

             feature for synchronization or event chaining.

             TIM1 and TIM8 support independent DMA request generation.

32/202                                     DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                        Description

General-purpose timers (TIMx)

There are ten synchronizable general-purpose timers embedded in the STM32F40xxx

devices (see Table 4 for differences).

•  TIM2, TIM3, TIM4, TIM5

   The STM32F40xxx include 4 full-featured general-purpose timers: TIM2, TIM5, TIM3,

   and TIM4.The TIM2 and TIM5 timers are based on a 32-bit auto-reload

   up/downcounter and a 16-bit prescaler. The TIM3 and TIM4 timers are based on a 16-

   bit auto-reload up/downcounter and a 16-bit prescaler. They all feature 4 independent

   channels for input capture/output compare, PWM or one-pulse mode output. This gives

   up to 16 input capture/output compare/PWMs on the largest packages.

   The TIM2, TIM3, TIM4, TIM5 general-purpose timers can work together, or with the

   other general-purpose timers and the advanced-control timers TIM1 and TIM8 via the

   Timer Link feature for synchronization or event chaining.

   Any of these general-purpose timers can be used to generate PWM outputs.

   TIM2, TIM3, TIM4, TIM5 all have independent DMA request generation. They are

   capable of handling quadrature (incremental) encoder signals and the digital outputs

   from 1 to 4 hall-effect sensors.

•  TIM9, TIM10, TIM11, TIM12, TIM13, and TIM14

   These timers are based on a 16-bit auto-reload upcounter and a 16-bit prescaler.

   TIM10, TIM11, TIM13, and TIM14 feature one independent channel, whereas TIM9

   and TIM12 have two independent channels for input capture/output compare, PWM or

   one-pulse mode output. They can be synchronized with the TIM2, TIM3, TIM4, TIM5

   full-featured general-purpose timers. They can also be used as simple time bases.

Basic timers TIM6 and TIM7

These timers are mainly used for DAC trigger and waveform generation. They can also be

used as a generic 16-bit time base.

TIM6 and TIM7 support independent DMA request generation.

Independent watchdog

The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is

clocked from an independent 32 kHz internal RC and as it operates independently from the

main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog

to reset the device when a problem occurs, or as a free-running timer for application timeout

management. It is hardware- or software-configurable through the option bytes.

Window watchdog

The window watchdog is based on a 7-bit downcounter that can be set as free-running. It

can be used as a watchdog to reset the device when a problem occurs. It is clocked from

the main clock. It has an early warning interrupt capability and the counter can be frozen in

debug mode.

                           DocID022152 Rev 8                                             33/202
Description                                                                   STM32F405xx, STM32F407xx

             SysTick timer

             This timer is dedicated to real-time operating systems, but could also be used as a standard

             downcounter. It features:

             •  A 24-bit downcounter

             •  Autoreload capability

             •  Maskable system interrupt generation when the counter reaches 0

             •  Programmable clock source.

2.2.22       Inter-integrated circuit interface (I²C)

             Up to three I²C bus interfaces can operate in multimaster and slave modes. They can

             support the Standard-mode (up to 100 kHz) and Fast-mode (up to 400 kHz). They support

             the 7/10-bit addressing mode and the 7-bit dual addressing mode (as slave). A hardware

             CRC generation/verification is embedded.

             They can be served by DMA and they support SMBus 2.0/PMBus.

2.2.23       Universal synchronous/asynchronous receiver transmitters (USART)

             The STM32F405xx and STM32F407xx embed four universal synchronous/asynchronous

             receiver transmitters (USART1, USART2, USART3 and USART6) and two universal

             asynchronous receiver transmitters (UART4 and UART5).

             These six interfaces provide asynchronous communication, IrDA SIR ENDEC support,

             multiprocessor communication mode, single-wire half-duplex communication mode and

             have LIN Master/Slave capability. The USART1 and USART6 interfaces are able to

             communicate at speeds of up to 10.5 Mbit/s. The other available interfaces communicate at

             up to 5.25 Mbit/s.

             USART1, USART2, USART3 and USART6 also provide hardware management of the CTS

             and RTS signals, Smart Card mode (ISO 7816 compliant) and SPI-like communication

             capability. All interfaces can be served by the DMA controller.

34/202                                  DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                  Description

                             Table 5. USART  feature comparison

                  Modem                                   Max. baud rate  Max. baud rate

USART   Standard  (RTS/   LIN  SPI     irDA  Smartcard    in Mbit/s       in Mbit/s               APB

name    features  CTS)         master        (ISO 7816)   (oversampling   (oversampling   mapping

                                                          by 16)          by 8)

                                                                                                  APB2

USART1  X         X       X    X       X     X            5.25            10.5                    (max.

                                                                                          84 MHz)

                                                                                                  APB1

USART2  X         X       X    X       X     X            2.62            5.25                    (max.

                                                                                          42 MHz)

                                                                                                  APB1

USART3  X         X       X    X       X     X            2.62            5.25                    (max.

                                                                                          42 MHz)

                                                                                                  APB1

UART4   X         -       X    -       X     -            2.62            5.25                    (max.

                                                                                          42 MHz)

                                                                                                  APB1

UART5   X         -       X    -       X     -            2.62            5.25                    (max.

                                                                                          42 MHz)

                                                                                                  APB2

USART6  X         X       X    X       X     X            5.25            10.5                    (max.

                                                                                          84 MHz)

2.2.24  Serial peripheral interface (SPI)

        The STM32F40xxx feature up to three SPIs in slave and master modes in full-duplex and

        simplex communication modes. SPI1 can communicate at up to 42 Mbits/s, SPI2 and SPI3

        can communicate at up to 21 Mbit/s. The 3-bit prescaler gives 8 master mode frequencies

        and the frame is configurable to 8 bits or 16 bits. The hardware CRC generation/verification

        supports basic SD Card/MMC modes. All SPIs can be served by the DMA controller.

        The SPI interface can be configured to operate in TI mode for communications in master

        mode and slave mode.

2.2.25  Inter-integrated sound (I2S)

        Two standard I2S interfaces (multiplexed with SPI2 and SPI3) are available. They can be

        operated in master or slave mode, in full duplex and half-duplex communication modes, and

        can be configured to operate with a 16-/32-bit resolution as an input or output channel.

        Audio sampling frequencies from 8 kHz up to 192 kHz are supported. When either or both of
        the I2S interfaces is/are configured in master mode, the master clock can be output to the

        external DAC/CODEC at 256 times the sampling frequency.

        All I2Sx can be served by the DMA controller.

                                       DocID022152 Rev 8                                            35/202
Description                                                         STM32F405xx, STM32F407xx

2.2.26       Audio PLL (PLLI2S)

             The devices feature an additional dedicated PLL for audio I2S application. It allows to
             achieve error-free I2S sampling clock accuracy without compromising on the CPU

             performance, while using USB peripherals.

             The PLLI2S configuration can be modified to manage an I2S sample rate change without

             disabling the main PLL (PLL) used for CPU, USB and Ethernet interfaces.

             The audio PLL can be programmed with very low error to obtain sampling rates ranging

             from 8 KHz to 192 KHz.

             In addition to the audio PLL, a master clock input pin can be used to synchronize the I2S

             flow with an external PLL (or Codec output).

2.2.27       Secure digital input/output interface (SDIO)

             An SD/SDIO/MMC host interface is available, that supports MultiMediaCard System

             Specification Version 4.2 in three different databus modes: 1-bit (default), 4-bit and 8-bit.

             The interface allows data transfer at up to 48 MHz, and is compliant with the SD Memory

             Card Specification Version 2.0.

             The SDIO Card Specification Version 2.0 is also supported with two different databus

             modes: 1-bit (default) and 4-bit.

             The current version supports only one SD/SDIO/MMC4.2 card at any one time and a stack

             of MMC4.1 or previous.

             In addition to SD/SDIO/MMC, this interface is fully compliant with the CE-ATA digital

             protocol Rev1.1.

2.2.28       Ethernet MAC interface with dedicated DMA and IEEE 1588 support

             Peripheral available only on the STM32F407xx devices.

             The STM32F407xx devices provide an IEEE-802.3-2002-compliant media access controller

             (MAC) for ethernet LAN communications through an industry-standard medium-

             independent interface (MII) or a reduced medium-independent interface (RMII). The

             STM32F407xx requires an external physical interface device (PHY) to connect to the

             physical LAN bus (twisted-pair, fiber, etc.). the PHY is connected to the STM32F407xx MII

             port using 17 signals for MII or 9 signals for RMII, and can be clocked using the 25 MHz

             (MII) from the STM32F407xx.

36/202                                          DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                             Description

        The  STM32F407xx includes the following features:

        •    Supports 10 and 100 Mbit/s rates

        •    Dedicated DMA controller allowing high-speed transfers between the dedicated SRAM

             and the descriptors (see the STM32F40xxx/41xxx reference manual for details)

        •    Tagged MAC frame support (VLAN support)

        •    Half-duplex (CSMA/CD) and full-duplex operation

        •    MAC control sublayer (control frames) support

        •    32-bit CRC generation and removal

        •    Several address filtering modes for physical and multicast address (multicast and

             group addresses)

        •    32-bit status code for each transmitted or received frame

        •    Internal FIFOs to buffer transmit and receive frames. The transmit FIFO and the

             receive FIFO are both 2 Kbytes.

        •    Supports hardware PTP (precision time protocol) in accordance with IEEE 1588 2008

             (PTP V2) with the time stamp comparator connected to the TIM2 input

        •    Triggers interrupt when system time becomes greater than target time

2.2.29  Controller area network (bxCAN)

        The two CANs are compliant with the 2.0A and B (active) specifications with a bitrate up to 1

        Mbit/s. They can receive and transmit standard frames with 11-bit identifiers as well as

        extended frames with 29-bit identifiers. Each CAN has three transmit mailboxes, two receive

        FIFOS with 3 stages and 28 shared scalable filter banks (all of them can be used even if one

        CAN is used). 256 bytes of SRAM are allocated for each CAN.

2.2.30  Universal serial bus on-the-go full-speed (OTG_FS)

        The STM32F405xx and STM32F407xx embed an USB OTG full-speed device/host/OTG

        peripheral with integrated transceivers. The USB OTG FS peripheral is compliant with the

        USB 2.0 specification and with the OTG 1.0 specification. It has software-configurable

        endpoint setting and supports suspend/resume. The USB OTG full-speed controller

        requires a dedicated 48 MHz clock that is generated by a PLL connected to the HSE

        oscillator. The major features are:

        •    Combined Rx and Tx FIFO size of 320 × 35 bits with dynamic FIFO sizing

        •    Supports the session request protocol (SRP) and host negotiation protocol (HNP)

        •    4 bidirectional endpoints

        •    8 host channels with periodic OUT support

        •    HNP/SNP/IP inside (no need for any external resistor)

        •    For OTG/Host modes, a power switch is needed in case bus-powered devices are

             connected

                                        DocID022152 Rev 8                                         37/202
Description                                                                  STM32F405xx, STM32F407xx

2.2.31       Universal serial bus on-the-go high-speed (OTG_HS)

             The STM32F405xx and STM32F407xx devices embed a USB OTG high-speed (up to

             480 Mb/s) device/host/OTG peripheral. The USB OTG HS supports both full-speed and

             high-speed operations. It integrates the transceivers for full-speed operation (12 MB/s) and

             features a UTMI low-pin interface (ULPI) for high-speed operation (480 MB/s). When using

             the USB OTG HS in HS mode, an external PHY device connected to the ULPI is required.

             The USB OTG HS peripheral is compliant with the USB 2.0 specification and with the OTG

             1.0 specification. It has software-configurable endpoint setting and supports

             suspend/resume. The USB OTG full-speed controller requires a dedicated 48 MHz clock

             that is generated by a PLL connected to the HSE oscillator.

             The  major features are:

             •    Combined Rx and Tx FIFO size of 1 Kbit × 35 with dynamic FIFO sizing

             •    Supports the session request protocol (SRP) and host negotiation protocol (HNP)

             •    6 bidirectional endpoints

             •    12 host channels with periodic OUT support

             •    Internal FS OTG PHY support

             •    External HS or HS OTG operation supporting ULPI in SDR mode. The OTG PHY is

                  connected to the microcontroller ULPI port through 12 signals. It can be clocked using

                  the 60 MHz output.

             •    Internal USB DMA

             •    HNP/SNP/IP inside (no need for any external resistor)

             •    for OTG/Host modes, a power switch is needed in case bus-powered devices are

                  connected

2.2.32       Digital camera interface (DCMI)

             The camera interface is not available in STM32F405xx devices.

             STM32F407xx products embed a camera interface that can connect with camera modules

             and CMOS sensors through an 8-bit to 14-bit parallel interface, to receive video data. The

             camera interface can sustain a data transfer rate up to 54 Mbyte/s at 54 MHz. It features:

             •    Programmable polarity for the input pixel clock and synchronization signals

             •    Parallel data communication can be 8-, 10-, 12- or 14-bit

             •    Supports 8-bit progressive video monochrome or raw bayer format, YCbCr 4:2:2

                  progressive video, RGB 565 progressive video or compressed data (like JPEG)

             •    Supports continuous mode or snapshot (a single frame) mode

             •    Capability to automatically crop the image

2.2.33       Random number generator (RNG)

             All STM32F405xx and STM32F407xx products embed an RNG that delivers 32-bit random

             numbers generated by an integrated analog circuit.

2.2.34       General-purpose input/outputs (GPIOs)

             Each of the GPIO pins can be configured by software as output (push-pull or open-drain,

             with or without pull-up or pull-down), as input (floating, with or without pull-up or pull-down)

             or as peripheral alternate function. Most of the GPIO pins are shared with digital or analog

38/202                                       DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                   Description

        alternate functions. All GPIOs are high-current-capable and have speed selection to better

        manage internal noise, power consumption and electromagnetic emission.

        The I/O configuration can be locked if needed by following a specific sequence in order to

        avoid spurious writing to the I/Os registers.

        Fast I/O handling allowing maximum I/O toggling up to 84 MHz.

2.2.35  Analog-to-digital converters (ADCs)

        Three 12-bit analog-to-digital converters are embedded and each ADC shares up to 16

        external channels, performing conversions in the single-shot or scan mode. In scan mode,

        automatic conversion is performed on a selected group of analog inputs.

        Additional logic functions embedded in the ADC interface allow:

        •     Simultaneous sample and hold

        •     Interleaved sample and hold

        The ADC can be served by the DMA controller. An analog watchdog feature allows very

        precise monitoring of the converted voltage of one, some or all selected channels. An

        interrupt is generated when the converted voltage is outside the programmed thresholds.

        To synchronize A/D conversion and timers, the ADCs could be triggered by any of TIM1,

        TIM2, TIM3, TIM4, TIM5, or TIM8 timer.

2.2.36  Temperature sensor

        The temperature sensor has to generate a voltage that varies linearly with temperature. The

        conversion range is between 1.8 V and 3.6 V. The temperature sensor is internally

        connected to the ADC1_IN16 input channel which is used to convert the sensor output

        voltage into a digital value.

        As the offset of the temperature sensor varies from chip to chip due to process variation, the

        internal temperature sensor is mainly suitable for applications that detect temperature

        changes instead of absolute temperatures. If an accurate temperature reading is needed,

        then an external temperature sensor part should be used.

2.2.37  Digital-to-analog converter (DAC)

        The two 12-bit buffered DAC channels can be used to convert two  digital  signals  into     two

        analog voltage signal outputs.

        This  dual digital Interface supports the following features:

        •     two DAC converters: one for each output channel

        •     8-bit or 12-bit monotonic output

        •     left or right data alignment in 12-bit mode

        •     synchronized update capability

        •     noise-wave generation

        •     triangular-wave generation

        •     dual DAC channel independent or simultaneous conversions

        •     DMA capability for each channel

        •     external triggers for conversion

        •     input voltage reference VREF+

                                        DocID022152 Rev 8                                           39/202
Description                                        STM32F405xx, STM32F407xx

             Eight DAC trigger inputs are used in the device. The DAC channels are triggered through

             the timer update outputs that are also connected to different DMA streams.

2.2.38       Serial wire JTAG debug port (SWJ-DP)

             The ARM SWJ-DP interface is embedded, and is a combined JTAG and serial wire debug

             port that enables either a serial wire debug or a JTAG probe to be connected to the target.

             Debug is performed using 2 pins only instead of 5 required by the JTAG (JTAG pins could

             be re-use as GPIO with alternate function): the JTAG TMS and TCK pins are shared with

             SWDIO and SWCLK, respectively, and a specific sequence on the TMS pin is used to

             switch between JTAG-DP and SW-DP.

2.2.39       Embedded Trace Macrocell™

             The ARM Embedded Trace Macrocell provides a greater visibility of the instruction and data

             flow inside the CPU core by streaming compressed data at a very high rate from the

             STM32F40xxx through a small number of ETM pins to an external hardware trace port

             analyser (TPA) device. The TPA is connected to a host computer using USB, Ethernet, or

             any other high-speed channel. Real-time instruction and data flow activity can be recorded

             and then formatted for display on the host computer that runs the debugger software. TPA

             hardware is commercially available from common development tool vendors.

             The Embedded Trace Macrocell operates with third party debugger software tools.

40/202       DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                                                   Pinouts and                  pin description

3  Pinouts and pin description

                          Figure 12. STM32F40xxx LQFP64                                                                                    pinout

                                                              "//4

                                       6$$   633  0"  0"           0"  0"  0"  0"  0"  0$  0#  0#  0#  0!   0!

                          6"!4                                                                                             6$$      

                                                                                                                                                   

                          0#                                                                                                                          6#!0?

                          0#                                                                                                                         0!

                          0#                                                                                                                         0!

                          0(                                                                                                                          0!

                          0(                                                                                                                         0!

                          .234                                                                                                                         0!

                          0#                                          ,1&0                                                                          0!

                          0#                                                                                                                          0#

                          0#                                                                                                                          0#

                          0#                                                                                                                         0#

                          633!                                                                                                                        0#

                          6$$!                                                                                                                         0"

                          0!?7+50                                                                                                                     0"

                          0!                                                                                                                          0"

                          0!                                                                                                                          0"

                                                                                                                

                                        0!  633  6$$    0!    0!      0!    0!    0#    0#    0"    0"    0"     0"    0"    6#!0?   6$$

                                                                                                                                                                        AIB

   1.  The above figure shows the package top view.

                                    DocID022152 Rev 8                                                                                                                             41/202
Pinouts  and pin description                                                                                                                                              STM32F405xx,                                  STM32F407xx

                                       Figure                  13.           STM32F40xxx LQFP100 pinout

                                       6$$  633  0%  0%  0"  0"  "//4  0"  0"  0"  0"  0"  0$  0$  0$  0$  0$  0$  0$  0$  0#  0#  0#  0!  0!

                                                                                                                                                                

                         0%                                                                                                                                                                                         6$$

                         0%                                                                                                                                                                                         633

                         0%                                                                                                                                                                                         6#!0?

                         0%                                                                                                                                                                                         0!

                         0%                                                                                                                                                                                         0!

                         6"!4                                                                                                                                                                                        0!

                         0#                                                                                                                                                                                        0!

                         0#                                                                                                                                                                                        0!

                         0#                                                                                                                                                                                        0!

                         633                                                                                                                                                                                        0#

                         6$$                                                                                                                                                                                        0#

                         0(                                                                                                                                                                                        0#

                         0(                                                                             ,1&0                                                                                                    0#

                         .234                                                                                                                                                                                       0$

                         0#                                                                                                                                                                                        0$

                         0#                                                                                                                                                                                        0$

                         0#                                                                                                                                                                                        0$

                         0#                                                                                                                                                                                        0$

                         6$$                                                                                                                                                                                        0$

                         633!                                                                                                                                                                                       0$

                         62%&                                                                                                                                                                                       0$

                         6$$!                                                                                                                                                                                       0"

                         0!                                                                                                                                                                                        0"

                         0!                                                                                                                                                                                        0"

                         0!                                                                                                                                                                                        0"

                                                                                                                                                                 

                                       0!  633  6$$    0!    0!    0!    0!      0#    0#    0"    0"    0"    0%    0%    0%    0%   0%   0%   0%   0%   0%    0"    0"    6#!0?  6$$

                                                                                                                                                                                                                                  AIC

         1.  The  above  figure shows  the package top view.

42/202                                                  DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                                                                                               Pinouts                       and pin           description

                                                               Figure 14.                     STM32F40xxx                                   LQFP144                  pinout

                   6$$   0$2?/.  0%  0%   0"   0"   "//4  0"  0"  0"  0"  0"  0'  6$$   633  0'  0'  0'  0'  0'  0'  0$  0$  6$$  633  0$  0$  0$   0$   0$   0$   0#  0#  0#  0!   0! 

                                                                                                                  

    0%                                                                                                                                                                                                                            6$$

    0%                                                                                                                                                                                                                            633

    0%                                                                                                                                                                                                                            6#!0?

    0%                                                                                                                                                                                                                            0! 

    0%                                                                                                                                                                                                                            0! 

    6"!4                                                                                                                                                                                                                           0! 

    0#                                                                                                                                                                                                                           0! 

    0#                                                                                                                                                                                                                           0! 

    0#                                                                                                                                                                                                                           0! 

    0&                                                                                                                                                                                                                            0#

    0&                                                                                                                                                                                                                            0#

    0&                                                                                                                                                                                                                            0#

    0&                                                                                                                                                                                                                            0#

    0&                                                                                                                                                                                                                            6$$

    0&                                                                                                                                                                                                                            633

    633                                                                                                                                                                                                                            0'

    6$$                                                                                                                                                                                                                            0'

    0&                                                                                                                                                                                                                            0'

    0&                                                                                                      ,1&0                                                                                                               0'

    0&                                                                                                                                                                                                                            0'

    0&                                                                                                                                                                                                                            0'

    0&                                                                                                                                                                                                                           0'

    0(                                                                                                                                                                                                                            0$

    0(                                                                                                                                                                                                                            0$

    .234                                                                                                                                                                                                                           6$$

    0#                                                                                                                                                                                                                            633

    0#                                                                                                                                                                                                                            0$

    0#                                                                                                                                                                                                                            0$

    0#                                                                                                                                                                                                                            0$

    6$$                                                                                                                                                                                                                            0$

    633!                                                                                                                                                                                                                           0$

    62%&                                                                                                                                                                                                                           0$

    6$$!                                                                                                                                                                                                                           0"

    0!                                                                                                                                                                                                                            0"

    0!                                                                                                                                                                                                                            0"

    0!                                                                                                                                                                                                                            0"

                                                                                                                                                     

                   0!   633     6$$  0!   0!   0!   0!    0#  0#  0"  0"  0"  0&  0&  633  6$$   0&  0&  0&  0'   0'  0%  0%  0%  633  6$$  0%  0%  0%  0%  0%  0%  0"  0"  6#!0?6$$

                                                                                                                                                                                                                                               AIB

1.  The above  figure    shows              the   package                top  view.

                                                                                                    DocID022152 Rev 8                                                                                                                          43/202
Pinouts and pin               description                                                                                                                                                                     STM32F405xx,                                          STM32F407xx

                                                                           Figure 15.                        STM32F40xxx                                         LQFP176                    pinout

               3,  3,  3,  3,         9''  3'5B21  3(  3(  3%  3%  %227  3%  3%  3%  3%   3%   3*  9''  966   3*  3*  3*  3*  3*  3*  3'  3'  9''  966   3'   3'   3'   3'   3'   3'   3&  3&    3&  3$  3$  9''  966  3,   3,

                                                                                                                                         

    3(                                                                                                                                                                                                                                                                           3,

    3(                                                                                                                                                                                                                                                                           3,

    3(                                                                                                                                                                                                                                                                           3+

    3(                                                                                                                                                                                                                                                                           3+

    3(                                                                                                                                                                                                                                                                           3+

    9%$7                                                                                                                                                                                                                                                                          9''

    3,                                                                                                                                                                                                                                                                           966

    3&                                                                                                                                                                                                                                                                          9&$3B

    3&                                                                                                                                                                                                                                                                          3$

    3&                                                                                                                                                                                                                                                                         3$

    3,                                                                                                                                                                                                                                                                          3$

    3,                                                                                                                                                                                                                                                                         3$

    3,                                                                                                                                                                                                                                                                         3$

    966                                                                                                                                                                                                                                                                          3$

    9''                                                                                                                                                                                                                                                                          3&

    3)                                                                                                                                                                                                                                                                          3&

    3)                                                                                                                                                                                                                                                                          3&

    3)                                                                                                                                                                                                                                                                          3&

    3)                                                                                                                                                                                                                                                                          9''

    3)                                                                                                                                                                                                                                                                          966

    3)                                                                                                                     /4)3                                                                                                                                              3*

    966                                                                                                                                                                                                                                                                          3*

    9''                                                                                                                                                                                                                                                                          3*

    3)                                                                                                                                                                                                                                                                          3*

    3)                                                                                                                                                                                                                                                                          3*

    3)                                                                                                                                                                                                                                                                          3*

    3)                                                                                                                                                                                                                                                                          3*

    3)                                                                                                                                                                                                                                                                         3'

    3+                                                                                                                                                                                                                                                                          3'

    3+                                                                                                                                                                                                                                                                       9  9''

    1567                                                                                                                                                                                                                                                                      9  966

    3&                                                                                                                                                                                                                                                                          3'

    3&                                                                                                                                                                                                                                                                          3'

    3&                                                                                                                                                                                                                                                                           3'

    3&                                                                                                                                                                                                                                                                           3'

    9''                                                                                                                                                                                                                                                                           3'

    966$                                                                                                                                                                                                                                                                          3'

    95()                                                                                                                                                                                                                                                                         3%

    9''$                                                                                                                                                                                                                                                                          3%

    3$                                                                                                                                                                                                                                                                           3%

    3$                                                                                                                                                                                                                                                                           3%

    3$                                                                                                                                                                                                                                                                           9''

    3+                                                                                                                                                                                                                                                                           966

    3+                                                                                                                                                                                                                                                                           3+

                                                                                                                                                                                    

               3+  3+  3$  %<3$66B5(*  9''  3$     3$  3$  3$  3&  3&    3%  3%  3%  3)  3)  966   9''  3)  3)  3)  3*   3*   3(   3(  3(  966  9''  3(  3(  3(  3(  3(  3(  3%  3%  9&$3B  9''   3+   3+   3+  3+  3+  3+

                                                                                                                                                                                                                                                                                      069

1.  The    above  figure      shows the package top view.

44/202                                                                                                             DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                Pinouts  and pin description

                             Figure 16. STM32F40xxx UFBGA176 ballout

                                                                                             

    !  0%    0%   0%   0%      0"          0"     0'  0'  0"   0"     0$   0#     0!    0!   0!

    "  0%    0%   0%   0"      0"          0"     0'  0'  0'  0'    0$   0$      0#    0#   0!

    #  6"!4   0)   0)   0)      6$$          0$2?/.  6$$   6$$   6$$   0'     0$   0$      0)     0)    0!

    $  0#   0)   0)   0)      633          "//4   633   633   633   0$     0$   0$      0(    0)    0!

    %  0#   0&   0)  0)                                                          0(     0(    0)    0! 

    &  0#   633   6$$   0(                   633     633   633   633   633           633      6#!0?  0#    0! 

    '  0(    633   6$$   0(                   633     633   633   633   633           633      6$$     0#    0#

    (  0(    0&   0&   0(                   633     633   633   633   633           633      6$$     0'    0#

    *  .234   0&  0&  0(                   633     633   633   633   633           6$$      6$$     0'    0'

    +  0&    0&   0&  6$$                   633     633   633   633   633           0(     0'     0'    0'

    ,  0&   0&   0&   "90!33?                                                       0(     0(    0$   0'

                          2%'

    -  633!   0#   0#   0#      0#          0"     0'   633   633   6#!0?  0(   0(      0(     0$   0$

    .  62%&
  0!   0!   0!      0#          0&    0'   6$$   6$$   6$$     0%  0(      0$    0$   0$

    0  62%&   0!   0!   0!      0#          0&    0&  0%   0%   0%    0%  0"     0"    0$    0$

    2  6$$!   0!   0!   0"      0"          0&    0&  0%   0%  0%    0%  0"     0"    0"  0"

                                                                                                                AIB

1.  This figure shows the package top view.

                                                       DocID022152 Rev 8                                        45/202
Pinouts  and       pin  description                                                       STM32F405xx,    STM32F407xx

                                     Figure 17. STM32F40xxx       WLCSP90       ballout

                                                                                       

                        !     6"!4   0#    0$2?/.  "//4  0"   0$   0$     0#      0!   6$$

                        "     0#   0#     6$$    0"    0"   0$   0$     0!      0)    6#!0?

                        #     0!    633      0"    0"    0$   0$   0#    0)       0!   0!

                           $  0#   "90!33?   0"    0"    0$   0#  0!    0!      0!    0!
                                     2%'

                           %  0#    0#      633    633    6$$   633   6$$     0#       0#    0#

                        &     0(    0(      0!    6$$    0%  0%  6#!0?  0#       0$  0$

                        '     .234   6$$!     0!    0"    0%   0%  0%    0$      0$   0$

                        (     633!   0!      0!    0"    0%   0%  0"    0$       0$    0"

                        *     0!    0!     0!    0"    0%   0%  0"    0"      0"   0"

                                                                                                          -36

1.  This figure shows the package bump view.

                              Table 6. Legend/abbreviations used in the pinout table

    Name                   Abbreviation                                 Definition

    Pin name            Unless otherwise specified in brackets below the pin name, the pin function during and after

                        reset is the same as the actual pin name

                              S                                         Supply pin

    Pin type                  I                                         Input only pin

                              I/O                                       Input / output pin

                              FT                                        5 V tolerant I/O

    I/O structure             TTa                           3.3 V tolerant I/O directly connected to ADC

                              B                                        Dedicated BOOT0 pin

                              RST                    Bidirectional reset pin with embedded weak pull-up resistor

    Notes               Unless otherwise specified by a note, all I/Os are set as floating inputs during and after reset

    Alternate           Functions selected through GPIOx_AFR registers

    functions

    Additional          Functions directly selected/enabled through peripheral registers

    functions

46/202                                               DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                                Pinouts and  pin description

                                                      Table 7. STM32F40xxx       pin              and    ball definitions

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                              Additional

LQFP64                                                (function after                                       Alternate functions      functions

                                                      reset)(1)

                                                                                                         TRACECLK/ FSMC_A23 /

-       -        1        1        A2        1        PE2              I/O       FT               -         ETH_MII_TXD3 /           -

                                                                                                            EVENTOUT

-       -        2        2        A1        2        PE3              I/O       FT               -         TRACED0/FSMC_A19 /       -

                                                                                                            EVENTOUT

-       -        3        3        B1        3        PE4              I/O       FT               -         TRACED1/FSMC_A20 /       -

                                                                                                            DCMI_D4/ EVENTOUT

                                                                                                            TRACED2 / FSMC_A21 /

-       -        4        4        B2        4        PE5              I/O       FT               -         TIM9_CH1 / DCMI_D6 /     -

                                                                                                            EVENTOUT

                                                                                                            TRACED3 / FSMC_A22 /

-       -        5        5        B3        5        PE6              I/O       FT               -         TIM9_CH2 / DCMI_D7 /     -

                                                                                                            EVENTOUT

1       A10      6        6        C1        6        VBAT             S         -                -                  -               -

                                                                                                  (2)(                               RTC_TAMP1,

-       -        -        -        D2        7        PI8              I/O       FT               3)        EVENTOUT                 RTC_TAMP2,

                                                                                                                                     RTC_TS

                                                                                                  (2)                                RTC_OUT,

2       A9       7        7        D1        8        PC13             I/O       FT               (3)       EVENTOUT                 RTC_TAMP1,

                                                                                                                                     RTC_TS

3       B10      8        8        E1        9        PC14/OSC32_IN    I/O       FT               (2)(      EVENTOUT                 OSC32_IN(4)

                                                      (PC14)                                      3)

                                                      PC15/                                       (2)(

4       B9       9        9        F1        10       OSC32_OUT        I/O       FT               3)        EVENTOUT                 OSC32_OUT(4)

                                                      (PC15)

-       -        -        -        D3        11       PI9              I/O       FT               -         CAN1_RX  / EVENTOUT      -

-       -        -        -        E3        12       PI10             I/O       FT               -         ETH_MII_RX_ER /          -

                                                                                                            EVENTOUT

-       -        -        -        E4        13       PI11             I/O       FT               -         OTG_HS_ULPI_DIR /        -

                                                                                                            EVENTOUT

-       -        -        -        F2        14       VSS              S         -                -                  -               -

-       -        -        -        F3        15       VDD              S         -                -                  -               -

-       -        -        10       E2        16       PF0              I/O       FT               -         FSMC_A0 / I2C2_SDA /     -

                                                                                                            EVENTOUT

                                                                       DocID022152                Rev    8                              47/202
Pinouts and pin description                                                                                    STM32F405xx,       STM32F407xx

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                           Additional

LQFP64                                                (function after                                       Alternate functions   functions

                                                      reset)(1)

-       -        -        11       H3        17       PF1              I/O       FT               -         FSMC_A1 / I2C2_SCL /  -

                                                                                                            EVENTOUT

-       -        -        12       H2        18       PF2              I/O       FT               -      FSMC_A2 / I2C2_SMBA /    -

                                                                                                            EVENTOUT

-       -        -        13       J2        19       PF3              I/O       FT               (4)       FSMC_A3/EVENTOUT      ADC3_IN9

-       -        -        14       J3        20       PF4              I/O       FT               (4)       FSMC_A4/EVENTOUT      ADC3_IN14

-       -        -        15       K3        21       PF5              I/O       FT               (4)       FSMC_A5/EVENTOUT      ADC3_IN15

-       C9       10       16       G2        22       VSS              S         -                -         -                     -

-       B8       11       17       G3        23       VDD              S         -                -         -                     -

                                                                                                  (4)       TIM10_CH1 /

-       -        -        18       K2        24       PF6              I/O       FT                         FSMC_NIORD/           ADC3_IN4

                                                                                                            EVENTOUT

-       -        -        19       K1        25       PF7              I/O       FT               (4)    TIM11_CH1/FSMC_NREG/     ADC3_IN5

                                                                                                            EVENTOUT

                                                                                                  (4)       TIM13_CH1 /

-       -        -        20       L3        26       PF8              I/O       FT                         FSMC_NIOWR/           ADC3_IN6

                                                                                                            EVENTOUT

-       -        -        21       L2        27       PF9              I/O       FT               (4)    TIM14_CH1 / FSMC_CD/     ADC3_IN7

                                                                                                            EVENTOUT

-       -        -        22       L1        28       PF10             I/O       FT               (4)    FSMC_INTR/ EVENTOUT      ADC3_IN8

5       F10      12       23       G1        29       PH0/OSC_IN       I/O       FT               -         EVENTOUT              OSC_IN(4)

                                                      (PH0)

6       F9       13       24       H1        30       PH1/OSC_OUT      I/O       FT               -         EVENTOUT              OSC_OUT(4)

                                                      (PH1)

7       G10      14       25       J1        31       NRST             I/O       RST              -         -                     -

8       E10      15       26       M2        32       PC0              I/O       FT               (4)       OTG_HS_ULPI_STP/      ADC123_IN10

                                                                                                            EVENTOUT

9       -        16       27       M3        33       PC1              I/O       FT               (4)       ETH_MDC/ EVENTOUT     ADC123_IN11

                                                                                                            SPI2_MISO /

10      D10      17       28       M4        34       PC2              I/O       FT               (4)       OTG_HS_ULPI_DIR /     ADC123_IN12

                                                                                                            ETH_MII_TXD2

                                                                                                         /I2S2ext_SD/ EVENTOUT

48/202                                                                 DocID022152                Rev    8
STM32F405xx, STM32F407xx                                                                                       Pinouts             and  pin description

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                                 Additional

LQFP64                                                (function after                                       Alternate functions         functions

                                                      reset)(1)

                                                                                                            SPI2_MOSI / I2S2_SD /

11      E9       18       29       M5        35       PC3              I/O       FT               (4)       OTG_HS_ULPI_NXT /           ADC123_IN13

                                                                                                            ETH_MII_TX_CLK/

                                                                                                            EVENTOUT

-       -        19       30       -         36       VDD              S         -                -         -                           -

12      H10      20       31       M1        37       VSSA             S         -                -         -                           -

-       -        -        -        N1        -        VREF–            S         -                -         -                           -

-       -        21       32       P1        38       VREF+            S         -                -         -                           -

13      G9       22       33       R1        39       VDDA             S         -                -         -                           -

                                                                                                            USART2_CTS/

                                                                                                            UART4_TX/

14      C10      23       34       N3        40       PA0/WKUP         I/O       FT               (5)       ETH_MII_CRS /          ADC123_IN0/WKU

                                                      (PA0)                                                 TIM2_CH1_ETR/               P(4)

                                                                                                            TIM5_CH1 / TIM8_ETR/

                                                                                                            EVENTOUT

                                                                                                            USART2_RTS /

                                                                                                            UART4_RX/

15      F8       24       35       N2        41       PA1              I/O       FT               (4)       ETH_RMII_REF_CLK /          ADC123_IN1

                                                                                                            ETH_MII_RX_CLK /

                                                                                                            TIM5_CH2 / TIM2_CH2/

                                                                                                            EVENTOUT

                                                                                                  (4)    USART2_TX/TIM5_CH3 /

16      J10      25       36       P2        42       PA2              I/O       FT                         TIM9_CH1 / TIM2_CH3 /       ADC123_IN2

                                                                                                            ETH_MDIO/ EVENTOUT

-       -        -        -        F4        43       PH2              I/O       FT               -      ETH_MII_CRS/EVENTOUT           -

-       -        -        -        G4        44       PH3              I/O       FT               -      ETH_MII_COL/EVENTOUT           -

                                                                                                            I2C2_SCL /

-       -        -        -        H4        45       PH4              I/O       FT               -         OTG_HS_ULPI_NXT/            -

                                                                                                            EVENTOUT

-       -        -        -        J4        46       PH5              I/O       FT               -         I2C2_SDA/ EVENTOUT          -

                                                                                                         USART2_RX/TIM5_CH4 /

                                                                                                  (4)       TIM9_CH2 / TIM2_CH4 /

17      H9       26       37       R2        47       PA3              I/O       FT                         OTG_HS_ULPI_D0 /            ADC123_IN3

                                                                                                            ETH_MII_COL/

                                                                                                            EVENTOUT

18      E5       27       38       -         -        VSS              S         -                -         -                           -

                                                                       DocID022152                Rev    8                                    49/202
Pinouts and pin description                                                                                    STM32F405xx,        STM32F407xx

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                            Additional

LQFP64                                                (function after                                       Alternate functions    functions

                                                      reset)(1)

        D9                         L4        48       BYPASS_REG       I         FT               -         -                      -

19      E4       28       39       K4        49       VDD              S         -                -         -                      -

                                                                                                            SPI1_NSS / SPI3_NSS /

                                                                                                  (4)       USART2_CK /            ADC12_IN4

20      J9       29       40       N4        50       PA4              I/O       TTa                        DCMI_HSYNC /           /DAC_OUT1

                                                                                                         OTG_HS_SOF/ I2S3_WS/

                                                                                                            EVENTOUT

                                                                                                            SPI1_SCK/

21      G8       30       41       P4        51       PA5              I/O       TTa              (4)       OTG_HS_ULPI_CK /       ADC12_IN5/DAC_

                                                                                                            TIM2_CH1_ETR/          OUT2

                                                                                                         TIM8_CH1N/ EVENTOUT

                                                                                                            SPI1_MISO /

22      H8       31       42       P3        52       PA6              I/O       FT               (4)    TIM8_BKIN/TIM13_CH1 /     ADC12_IN6

                                                                                                         DCMI_PIXCLK / TIM3_CH1

                                                                                                         / TIM1_BKIN/ EVENTOUT

                                                                                                         SPI1_MOSI/ TIM8_CH1N /

                                                                                                            TIM14_CH1/TIM3_CH2/

23      J8       32       43       R3        53       PA7              I/O       FT               (4)       ETH_MII_RX_DV /        ADC12_IN7

                                                                                                            TIM1_CH1N /

                                                                                                            ETH_RMII_CRS_DV/

                                                                                                            EVENTOUT

                                                                                                  (4)       ETH_RMII_RX_D0 /

24      -        33       44       N5        54       PC4              I/O       FT                         ETH_MII_RX_D0/         ADC12_IN14

                                                                                                            EVENTOUT

                                                                                                  (4)       ETH_RMII_RX_D1 /

25      -        34       45       P5        55       PC5              I/O       FT                         ETH_MII_RX_D1/         ADC12_IN15

                                                                                                            EVENTOUT

                                                                                                         TIM3_CH3 / TIM8_CH2N/

26      G7       35       46       R5        56       PB0              I/O       FT               (4)       OTG_HS_ULPI_D1/        ADC12_IN8

                                                                                                            ETH_MII_RXD2 /

                                                                                                         TIM1_CH2N/ EVENTOUT

                                                                                                         TIM3_CH4 / TIM8_CH3N/

27      H7       36       47       R4        57       PB1              I/O       FT               (4)       OTG_HS_ULPI_D2/        ADC12_IN9

                                                                                                            ETH_MII_RXD3 /

                                                                                                         TIM1_CH3N/ EVENTOUT

28      J7       37       48       M6        58       PB2/BOOT1        I/O       FT               -         EVENTOUT               -

                                                      (PB2)

50/202                                                                 DocID022152                Rev    8
STM32F405xx, STM32F407xx                                                                                    Pinouts and           pin description

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                           Additional

LQFP64                                                (function after                                    Alternate functions      functions

                                                      reset)(1)

-       -        -        49       R6        59       PF11             I/O       FT               -      DCMI_D12/ EVENTOUT       -

-       -        -        50       P6        60       PF12             I/O       FT               -      FSMC_A6/ EVENTOUT        -

-       -        -        51       M8        61       VSS              S         -                -      -                        -

-       -        -        52       N8        62       VDD              S         -                -      -                        -

-       -        -        53       N6        63       PF13             I/O       FT               -      FSMC_A7/ EVENTOUT        -

-       -        -        54       R7        64       PF14             I/O       FT               -      FSMC_A8/ EVENTOUT        -

-       -        -        55       P7        65       PF15             I/O       FT               -      FSMC_A9/ EVENTOUT        -

-       -        -        56       N7        66       PG0              I/O       FT               -      FSMC_A10/ EVENTOUT       -

-       -        -        57       M7        67       PG1              I/O       FT               -      FSMC_A11/ EVENTOUT       -

-       G6       38       58       R8        68       PE7              I/O       FT               -      FSMC_D4/TIM1_ETR/        -

                                                                                                         EVENTOUT

-       H6       39       59       P8        69       PE8              I/O       FT               -      FSMC_D5/ TIM1_CH1N/      -

                                                                                                         EVENTOUT

-       J6       40       60       P9        70       PE9              I/O       FT               -      FSMC_D6/TIM1_CH1/        -

                                                                                                         EVENTOUT

-       -        -        61       M9        71       VSS              S         -                -      -                        -

-       -        -        62       N9        72       VDD              S         -                -      -                        -

-       F6       41       63       R9        73       PE10             I/O       FT               -      FSMC_D7/TIM1_CH2N/       -

                                                                                                         EVENTOUT

-       J5       42       64       P10       74       PE11             I/O       FT               -      FSMC_D8/TIM1_CH2/        -

                                                                                                         EVENTOUT

-       H5       43       65       R10       75       PE12             I/O       FT               -      FSMC_D9/TIM1_CH3N/       -

                                                                                                         EVENTOUT

-       G5       44       66       N11       76       PE13             I/O       FT               -      FSMC_D10/TIM1_CH3/       -

                                                                                                         EVENTOUT

-       F5       45       67       P11       77       PE14             I/O       FT               -      FSMC_D11/TIM1_CH4/       -

                                                                                                         EVENTOUT

-       G4       46       68       R11       78       PE15             I/O       FT               -      FSMC_D12/TIM1_BKIN/      -

                                                                                                         EVENTOUT

                                                                       DocID022152 Rev 8                                             51/202
Pinouts and pin description                                                                                 STM32F405xx,          STM32F407xx

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                           Additional

LQFP64                                                (function after                                    Alternate functions      functions

                                                      reset)(1)

                                                                                                         SPI2_SCK / I2S2_CK /

                                                                                                         I2C2_SCL/ USART3_TX /

29      H4       47       69       R12       79       PB10             I/O       FT               -      OTG_HS_ULPI_D3 /         -

                                                                                                         ETH_MII_RX_ER /

                                                                                                         TIM2_CH3/ EVENTOUT

                                                                                                         I2C2_SDA/USART3_RX/

                                                                                                         OTG_HS_ULPI_D4 /

30      J4       48       70       R13       80       PB11             I/O       FT               -      ETH_RMII_TX_EN/          -

                                                                                                         ETH_MII_TX_EN /

                                                                                                         TIM2_CH4/ EVENTOUT

31      F4       49       71       M10       81       VCAP_1           S                          -      -                        -

32      -        50       72       N10       82       VDD              S                          -      -                        -

                                                                                                         I2C2_SMBA / TIM12_CH1 /

-       -        -        -        M11       83       PH6              I/O       FT               -      ETH_MII_RXD2/            -

                                                                                                         EVENTOUT

                                                                                                         I2C3_SCL /

-       -        -        -        N12       84       PH7              I/O       FT               -      ETH_MII_RXD3/            -

                                                                                                         EVENTOUT

                                                                                                         I2C3_SDA /

-       -        -        -        M12       85       PH8              I/O       FT               -      DCMI_HSYNC/              -

                                                                                                         EVENTOUT

-       -        -        -        M13       86       PH9              I/O       FT               -      I2C3_SMBA / TIM12_CH2/   -

                                                                                                         DCMI_D0/ EVENTOUT

-       -        -        -        L13       87       PH10             I/O       FT               -      TIM5_CH1 / DCMI_D1/      -

                                                                                                         EVENTOUT

-       -        -        -        L12       88       PH11             I/O       FT               -      TIM5_CH2 / DCMI_D2/      -

                                                                                                         EVENTOUT

-       -        -        -        K12       89       PH12             I/O       FT               -      TIM5_CH3 / DCMI_D3/      -

                                                                                                         EVENTOUT

-       -        -        -        H12       90       VSS              S         -                -      -                        -

-       -        -        -        J12       91       VDD              S         -                -      -                        -

52/202                                                                 DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                    Pinouts               and  pin description

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                                Additional

LQFP64                                                (function after                                       Alternate functions        functions

                                                      reset)(1)

                                                                                                            SPI2_NSS / I2S2_WS /

                                                                                                            I2C2_SMBA/

                                                                                                         USART3_CK/ TIM1_BKIN /

33      J3       51       73       P12       92       PB12             I/O       FT               -         CAN2_RX /                  -

                                                                                                            OTG_HS_ULPI_D5/

                                                                                                            ETH_RMII_TXD0 /

                                                                                                            ETH_MII_TXD0/

                                                                                                         OTG_HS_ID/ EVENTOUT

                                                                                                            SPI2_SCK / I2S2_CK /

                                                                                                            USART3_CTS/

                                                                                                            TIM1_CH1N /CAN2_TX /

34      J1       52       74       P13       93       PB13             I/O       FT               -         OTG_HS_ULPI_D6 /           OTG_HS_VBUS

                                                                                                            ETH_RMII_TXD1 /

                                                                                                            ETH_MII_TXD1/

                                                                                                            EVENTOUT

                                                                                                         SPI2_MISO/ TIM1_CH2N /

                                                                                                            TIM12_CH1 /

35      J2       53       75       R14       94       PB14             I/O       FT               -         OTG_HS_DM/                 -

                                                                                                            USART3_RTS /

                                                                                                         TIM8_CH2N/I2S2ext_SD/

                                                                                                            EVENTOUT

                                                                                                            SPI2_MOSI / I2S2_SD/

36      H1       54       76       R15       95       PB15             I/O       FT               -      TIM1_CH3N / TIM8_CH3N         RTC_REFIN

                                                                                                            / TIM12_CH2 /

                                                                                                         OTG_HS_DP/ EVENTOUT

-       H2       55       77       P15       96       PD8              I/O       FT               -      FSMC_D13 / USART3_TX/         -

                                                                                                            EVENTOUT

-       H3       56       78       P14       97       PD9              I/O       FT               -      FSMC_D14 / USART3_RX/         -

                                                                                                            EVENTOUT

-       G3       57       79       N15       98       PD10             I/O       FT               -      FSMC_D15 / USART3_CK/         -

                                                                                                            EVENTOUT

                                                                                                            FSMC_CLE /

-       G1       58       80       N14       99       PD11             I/O       FT               -      FSMC_A16/USART3_CTS/          -

                                                                                                            EVENTOUT

                                                                                                            FSMC_ALE/

-       G2       59       81       N13       100      PD12             I/O       FT               -         FSMC_A17/TIM4_CH1 /        -

                                                                                                            USART3_RTS/

                                                                                                            EVENTOUT

                                                                       DocID022152                Rev    8                                53/202
Pinouts and pin description                                                                                    STM32F405xx,       STM32F407xx

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                           Additional

LQFP64                                                (function after                                       Alternate functions   functions

                                                      reset)(1)

-       -        60       82       M15       101      PD13             I/O       FT               -         FSMC_A18/TIM4_CH2/    -

                                                                                                            EVENTOUT

-       -        -        83       -         102      VSS              S                          -         -                     -

-       -        -        84       J13       103      VDD              S                          -         -                     -

-       F2       61       85       M14       104      PD14             I/O       FT               -         FSMC_D0/TIM4_CH3/     -

                                                                                                         EVENTOUT/ EVENTOUT

-       F1       62       86       L14       105      PD15             I/O       FT               -         FSMC_D1/TIM4_CH4/     -

                                                                                                            EVENTOUT

-       -        -        87       L15       106      PG2              I/O       FT               -         FSMC_A12/ EVENTOUT    -

-       -        -        88       K15       107      PG3              I/O       FT               -         FSMC_A13/ EVENTOUT    -

-       -        -        89       K14       108      PG4              I/O       FT               -         FSMC_A14/ EVENTOUT    -

-       -        -        90       K13       109      PG5              I/O       FT               -         FSMC_A15/ EVENTOUT    -

-       -        -        91       J15       110      PG6              I/O       FT               -      FSMC_INT2/ EVENTOUT      -

-       -        -        92       J14       111      PG7              I/O       FT               -      FSMC_INT3 /USART6_CK/    -

                                                                                                            EVENTOUT

                                                                                                            USART6_RTS /

-       -        -        93       H14       112      PG8              I/O       FT               -         ETH_PPS_OUT/          -

                                                                                                            EVENTOUT

-       -        -        94       G12       113      VSS              S                          -         -                     -

-       -        -        95       H13       114      VDD              S                          -         -                     -

                                                                                                            I2S2_MCK /

                                                                                                            TIM8_CH1/SDIO_D6 /

37      F3       63       96       H15       115      PC6              I/O       FT               -         USART6_TX /           -

                                                                                                            DCMI_D0/TIM3_CH1/

                                                                                                            EVENTOUT

                                                                                                            I2S3_MCK /

                                                                                                            TIM8_CH2/SDIO_D7 /

38      E1       64       97       G15       116      PC7              I/O       FT               -         USART6_RX /           -

                                                                                                            DCMI_D1/TIM3_CH2/

                                                                                                            EVENTOUT

                                                                                                            TIM8_CH3/SDIO_D0

39      E2       65       98       G14       117      PC8              I/O       FT               -      /TIM3_CH3/ USART6_CK /   -

                                                                                                            DCMI_D2/ EVENTOUT

54/202                                                                 DocID022152                Rev    8
STM32F405xx, STM32F407xx                                                                                       Pinouts             and  pin description

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                                 Additional

LQFP64                                                (function after                                       Alternate functions         functions

                                                      reset)(1)

                                                                                                            I2S_CKIN/ MCO2 /

40      E3       66       99       F14       118      PC9              I/O       FT               -         TIM8_CH4/SDIO_D1 /          -

                                                                                                            /I2C3_SDA / DCMI_D3 /

                                                                                                            TIM3_CH4/ EVENTOUT

                                                                                                            MCO1 / USART1_CK/

41      D1       67       100      F15       119      PA8              I/O       FT               -         TIM1_CH1/ I2C3_SCL/         -

                                                                                                            OTG_FS_SOF/

                                                                                                            EVENTOUT

                                                                                                         USART1_TX/ TIM1_CH2 /

42      D2       68       101      E15       120      PA9              I/O       FT               -         I2C3_SMBA / DCMI_D0/        OTG_FS_VBUS

                                                                                                            EVENTOUT

                                                                                                         USART1_RX/ TIM1_CH3/

43      D3       69       102      D15       121      PA10             I/O       FT               -         OTG_FS_ID/DCMI_D1/          -

                                                                                                            EVENTOUT

                                                                                                         USART1_CTS / CAN1_RX

44      C1       70       103      C15       122      PA11             I/O       FT               -         / TIM1_CH4 /                -

                                                                                                         OTG_FS_DM/ EVENTOUT

                                                                                                         USART1_RTS / CAN1_TX/

45      C2       71       104      B15       123      PA12             I/O       FT               -      TIM1_ETR/ OTG_FS_DP/           -

                                                                                                            EVENTOUT

46      D4       72       105      A15       124      PA13             I/O       FT               -      JTMS-SWDIO/ EVENTOUT           -

                                                      (JTMS-SWDIO)

47      B1       73       106      F13       125      VCAP_2           S         -                -         -                           -

-       E7       74       107      F12       126      VSS              S         -                -         -                           -

48      E6       75       108      G13       127      VDD              S         -                -         -                           -

-       -        -        -        E12       128      PH13             I/O       FT               -         TIM8_CH1N / CAN1_TX/        -

                                                                                                            EVENTOUT

-       -        -        -        E13       129      PH14             I/O       FT               -         TIM8_CH2N / DCMI_D4/        -

                                                                                                            EVENTOUT

-       -        -        -        D13       130      PH15             I/O       FT               -      TIM8_CH3N / DCMI_D11/          -

                                                                                                            EVENTOUT

                                                                                                            TIM5_CH4 / SPI2_NSS /

-       C3       -        -        E14       131      PI0              I/O       FT               -         I2S2_WS / DCMI_D13/         -

                                                                                                            EVENTOUT

-       B2       -        -        D14       132      PI1              I/O       FT               -         SPI2_SCK / I2S2_CK /        -

                                                                                                            DCMI_D8/ EVENTOUT

                                                                       DocID022152                Rev    8                                 55/202
Pinouts and pin description                                                                                    STM32F405xx,        STM32F407xx

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                            Additional

LQFP64                                                (function after                                       Alternate functions    functions

                                                      reset)(1)

                                                                                                            TIM8_CH4 /SPI2_MISO /

-       -        -        -        C14       133      PI2              I/O       FT               -         DCMI_D9 / I2S2ext_SD/  -

                                                                                                            EVENTOUT

                                                                                                         TIM8_ETR / SPI2_MOSI /

-       -        -        -        C13       134      PI3              I/O       FT                         I2S2_SD / DCMI_D10/    -

                                                                                                            EVENTOUT

-       -        -        -        D9        135      VSS              S         -                -         -                      -

-       -        -        -        C9        136      VDD              S         -                -         -                      -

49      A2       76       109      A14       137      PA14             I/O       FT               -      JTCK-SWCLK/ EVENTOUT      -

                                                      (JTCK/SWCLK)

                                                      PA15                                                  JTDI/ SPI3_NSS/

50      B3       77       110      A13       138      (JTDI)           I/O       FT               -      I2S3_WS/TIM2_CH1_ETR      -

                                                                                                         / SPI1_NSS / EVENTOUT

                                                                                                            SPI3_SCK / I2S3_CK/

51      D5       78       111      B14       139      PC10             I/O       FT               -         UART4_TX/SDIO_D2 /     -

                                                                                                         DCMI_D8 / USART3_TX/

                                                                                                            EVENTOUT

                                                                                                         UART4_RX/ SPI3_MISO /

52      C4       79       112      B13       140      PC11             I/O       FT               -         SDIO_D3 /              -

                                                                                                            DCMI_D4/USART3_RX /

                                                                                                         I2S3ext_SD/ EVENTOUT

                                                                                                            UART5_TX/SDIO_CK /

53      A3       80       113      A12       141      PC12             I/O       FT               -         DCMI_D9 / SPI3_MOSI    -

                                                                                                         /I2S3_SD / USART3_CK/

                                                                                                            EVENTOUT

-       D6       81       114      B12       142      PD0              I/O       FT               -         FSMC_D2/CAN1_RX/       -

                                                                                                            EVENTOUT

-       C5       82       115      C12       143      PD1              I/O       FT               -         FSMC_D3 / CAN1_TX/     -

                                                                                                            EVENTOUT

                                                                                                            TIM3_ETR/UART5_RX/

54      B4       83       116      D12       144      PD2              I/O       FT               -      SDIO_CMD / DCMI_D11/      -

                                                                                                            EVENTOUT

                                                                                                            FSMC_CLK/

-       -        84       117      D11       145      PD3              I/O       FT               -         USART2_CTS/            -

                                                                                                            EVENTOUT

56/202                                                                 DocID022152                Rev    8
STM32F405xx, STM32F407xx                                                                                       Pinouts            and  pin description

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                                Additional

LQFP64                                                (function after                                       Alternate functions        functions

                                                      reset)(1)

                                                                                                            FSMC_NOE/

-       A4       85       118      D10       146      PD4              I/O       FT               -         USART2_RTS/                -

                                                                                                            EVENTOUT

-       C6       86       119      C11       147      PD5              I/O       FT               -      FSMC_NWE/USART2_TX/           -

                                                                                                            EVENTOUT

-       -        -        120      D8        148      VSS              S         -                -         -                          -

-       -        -        121      C8        149      VDD              S         -                -         -                          -

-       B5       87       122      B11       150      PD6              I/O       FT               -         FSMC_NWAIT/                -

                                                                                                         USART2_RX/ EVENTOUT

-       A5       88       123      A11       151      PD7              I/O       FT               -      USART2_CK/FSMC_NE1/           -

                                                                                                         FSMC_NCE2/ EVENTOUT

                                                                                                            USART6_RX /

-       -        -        124      C10       152      PG9              I/O       FT               -      FSMC_NE2/FSMC_NCE3/           -

                                                                                                            EVENTOUT

-       -        -        125      B10       153      PG10             I/O       FT               -         FSMC_NCE4_1/               -

                                                                                                         FSMC_NE3/ EVENTOUT

                                                                                                            FSMC_NCE4_2 /

-       -        -        126      B9        154      PG11             I/O       FT               -         ETH_MII_TX_EN/             -

                                                                                                            ETH _RMII_TX_EN/

                                                                                                            EVENTOUT

                                                                                                            FSMC_NE4 /

-       -        -        127      B8        155      PG12             I/O       FT               -         USART6_RTS/                -

                                                                                                            EVENTOUT

                                                                                                            FSMC_A24 /

                                                                                                            USART6_CTS

-       -        -        128      A8        156      PG13             I/O       FT               -         /ETH_MII_TXD0/             -

                                                                                                            ETH_RMII_TXD0/

                                                                                                            EVENTOUT

                                                                                                         FSMC_A25 / USART6_TX

-       -        -        129      A7        157      PG14             I/O       FT               -         /ETH_MII_TXD1/             -

                                                                                                            ETH_RMII_TXD1/

                                                                                                            EVENTOUT

-       E8       -        130      D7        158      VSS              S         -                -         -                          -

-       F7       -        131      C7        159      VDD              S         -                -         -                          -

-       -        -        132      B7        160      PG15             I/O       FT               -         USART6_CTS /               -

                                                                                                            DCMI_D13/ EVENTOUT

                                                                       DocID022152                Rev    8                                57/202
Pinouts and pin description                                                                                    STM32F405xx,        STM32F407xx

                                             Table 7. STM32F40xxx      pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176  Pin name         Pin type  I / O structure  Notes                            Additional

LQFP64                                                (function after                                       Alternate functions    functions

                                                      reset)(1)

                                                      PB3                                                   JTDO/ TRACESWO/

55      B6       89       133      A10       161      (JTDO/           I/O       FT               -         SPI3_SCK / I2S3_CK /   -

                                                      TRACESWO)                                             TIM2_CH2 / SPI1_SCK/

                                                                                                            EVENTOUT

                                                      PB4                                                   NJTRST/ SPI3_MISO /

56      A6       90       134      A9        162      (NJTRST)         I/O       FT               -      TIM3_CH1 / SPI1_MISO /    -

                                                                                                         I2S3ext_SD/ EVENTOUT

                                                                                                            I2C1_SMBA/ CAN2_RX /

                                                                                                            OTG_HS_ULPI_D7 /

57      D7       91       135      A6        163      PB5              I/O       FT               -      ETH_PPS_OUT/TIM3_CH2      -

                                                                                                         / SPI1_MOSI/ SPI3_MOSI /

                                                                                                            DCMI_D10 / I2S3_SD/

                                                                                                            EVENTOUT

                                                                                                            I2C1_SCL/ TIM4_CH1 /

58      C7       92       136      B6        164      PB6              I/O       FT               -         CAN2_TX /              -

                                                                                                            DCMI_D5/USART1_TX/

                                                                                                            EVENTOUT

                                                                                                            I2C1_SDA / FSMC_NL /

59      B7       93       137      B5        165      PB7              I/O       FT               -         DCMI_VSYNC /           -

                                                                                                         USART1_RX/ TIM4_CH2/

                                                                                                            EVENTOUT

60      A7       94       138      D6        166      BOOT0            I         B                -         -                      VPP

                                                                                                            TIM4_CH3/SDIO_D4/

                                                                                                            TIM10_CH1 / DCMI_D6 /

61      D8       95       139      A5        167      PB8              I/O       FT               -         ETH_MII_TXD3 /         -

                                                                                                            I2C1_SCL/ CAN1_RX/

                                                                                                            EVENTOUT

                                                                                                            SPI2_NSS/ I2S2_WS /

                                                                                                            TIM4_CH4/ TIM11_CH1/

62      C8       96       140      B4        168      PB9              I/O       FT               -         SDIO_D5 / DCMI_D7 /    -

                                                                                                            I2C1_SDA / CAN1_TX/

                                                                                                            EVENTOUT

-       -        97       141      A4        169      PE0              I/O       FT               -      TIM4_ETR / FSMC_NBL0 /    -

                                                                                                            DCMI_D2/ EVENTOUT

-       -        98       142      A3        170      PE1              I/O       FT               -      FSMC_NBL1 / DCMI_D3/      -

                                                                                                            EVENTOUT

63      -        99       -        D5        -        VSS              S         -                -         -                      -

58/202                                                                 DocID022152                Rev    8
STM32F405xx, STM32F407xx                                                                                        Pinouts               and  pin description

                                             Table 7. STM32F40xxx          pin       and              ball   definitions (continued)

                 Pin number

        WLCSP90  LQFP100  LQFP144  UFBGA176  LQFP176      Pin name         Pin type  I / O structure  Notes                                Additional

LQFP64                                                    (function after                                    Alternate functions           functions

                                                          reset)(1)

    -   A8       -        143      C6        171          PDR_ON           I         FT                  -   -                             -

64      A1       10       144      C5        172          VDD              S         -                   -   -                             -

                 0

    -   -        -        -        D4        173          PI4              I/O       FT                  -   TIM8_BKIN / DCMI_D5/          -

                                                                                                             EVENTOUT

                                                                                                             TIM8_CH1 /

    -   -        -        -        C4        174          PI5              I/O       FT                  -   DCMI_VSYNC/                   -

                                                                                                             EVENTOUT

    -   -        -        -        C3        175          PI6              I/O       FT                  -   TIM8_CH2 / DCMI_D6/           -

                                                                                                             EVENTOUT

    -   -        -        -        C2        176          PI7              I/O       FT                  -   TIM8_CH3 / DCMI_D7/           -

                                                                                                             EVENTOUT

1.     Function availability depends on the chosen device.

2.     PC13, PC14, PC15 and PI8 are supplied through the power switch. Since the switch only sinks a limited amount of current
       (3 mA), the use of GPIOs PC13 to PC15 and PI8 in output mode is limited:
       - The speed should not exceed 2 MHz with a maximum load of 30 pF.
       - These I/Os must not be used as a current source (e.g. to drive an LED).

3.     Main function after the first backup domain power-up. Later on, it depends on the contents of the RTC registers even after
       reset (because these registers are not reset by the main reset). For details on how to manage these I/Os, refer to the RTC
       register description sections in the STM32F4xx reference manual, available from the STMicroelectronics website:
       www.st.com.

4.     FT = 5 V tolerant except when in analog mode or oscillator mode (for PC14, PC15, PH0 and PH1).

5.     If the device is delivered in an UFBGA176 or WLCSP90 and the BYPASS_REG pin is set to VDD (Regulator off/internal reset
       ON mode), then PA0 is used as an internal Reset (active low).

                                                                           Table 8. FSMC pin definition

                                                                                     FSMC

                             Pins(1)                                                                                       LQFP100(2)      WLCSP90
                                                                                                                                              (2)
                                                      CF  NOR/PSRAM/          NOR/PSRAM Mux                  NAND 16  bit

                                                          SRAM

                                   PE2                -        A23                                    A23    -                        Yes     -

                                   PE3                -        A19                                    A19    -                        Yes     -

                                   PE4                -        A20                                    A20    -                        Yes     -

                                   PE5                -        A21                                    A21    -                        Yes     -

                                   PE6                -        A22                                    A22    -                        Yes     -

                                   PF0                A0       A0                                     -      -                        -       -

                                                                           DocID022152 Rev 8                                                  59/202
Pinouts  and  pin description                                STM32F405xx, STM32F407xx

                               Table 8. FSMC pin definition (continued)

                                           FSMC

              Pins(1)                                                    LQFP100(2)  WLCSP90
                                                                                     (2)
                       CF      NOR/PSRAM/  NOR/PSRAM Mux  NAND 16 bit

                               SRAM

              PF1      A1      A1                -        -              -           -

              PF2      A2      A2                -        -              -           -

              PF3      A3      A3                -        -              -           -

              PF4      A4      A4                -        -              -           -

              PF5      A5      A5                -        -              -           -

              PF6      NIORD   -                 -        -              -           -

              PF7      NREG    -                 -        -              -           -

              PF8      NIOWR   -                 -        -              -           -

              PF9      CD      -                 -        -              -           -

              PF10     INTR    -                 -        -              -           -

              PF12     A6      A6                -        -              -           -

              PF13     A7      A7                -        -              -           -

              PF14     A8      A8                -        -              -           -

              PF15     A9      A9                -        -              -           -

              PG0      A10     A10               -        -              -           -

              PG1              A11               -        -              -           -

              PE7      D4      D4                DA4      D4             Yes         Yes

              PE8      D5      D5                DA5      D5             Yes         Yes

              PE9      D6      D6                DA6      D6             Yes         Yes

              PE10     D7      D7                DA7      D7             Yes         Yes

              PE11     D8      D8                DA8      D8             Yes         Yes

              PE12     D9      D9                DA9      D9             Yes         Yes

              PE13     D10     D10         DA10           D10            Yes         Yes

              PE14     D11     D11         DA11           D11            Yes         Yes

              PE15     D12     D12         DA12           D12            Yes         Yes

              PD8      D13     D13         DA13           D13            Yes         Yes

              PD9      D14     D14         DA14           D14            Yes         Yes

              PD10     D15     D15         DA15           D15            Yes         Yes

              PD11     -       A16               A16      CLE            Yes         Yes

              PD12     -       A17               A17      ALE            Yes         Yes

              PD13     -       A18               A18      -              Yes         -

              PD14     D0      D0                DA0      D0             Yes         Yes

              PD15     D1      D1                DA1      D1             Yes         Yes

60/202                               DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                          Pinouts and pin description

                          Table 8. FSMC pin definition (continued)

                                      FSMC

    Pins(1)                                                                       LQFP100(2)       WLCSP90
                                                                                                   (2)
             CF           NOR/PSRAM/  NOR/PSRAM Mux              NAND 16 bit

                          SRAM

    PG2      -            A12               -                                  -  -                -

    PG3      -            A13               -                                  -  -                -

    PG4      -            A14               -                                  -  -                -

    PG5      -            A15               -                                  -  -                -

    PG6      -            -                 -                    INT2             -                -

    PG7      -            -                 -                    INT3             -                -

    PD0      D2           D2                DA2                  D2               Yes              Yes

    PD1      D3           D3                DA3                  D3               Yes              Yes

    PD3      -            CLK               CLK                                -  Yes              -

    PD4      NOE          NOE               NOE                  NOE              Yes              Yes

    PD5      NWE          NWE               NWE                  NWE              Yes              Yes

    PD6      NWAIT        NWAIT       NWAIT                      NWAIT            Yes              Yes

    PD7      -            NE1               NE1                  NCE2             Yes              Yes

    PG9      -            NE2               NE2                  NCE3             -                -

    PG10     NCE4_1       NE3               NE3                                -  -                -

    PG11     NCE4_2       -                 -                                  -  -                -

    PG12     -            NE4               NE4                                -  -                -

    PG13     -            A24               A24                                -  -                -

    PG14     -            A25               A25                                -  -                -

    PB7      -            NADV        NADV                                     -  Yes              Yes

    PE0      -            NBL0        NBL0                                     -  Yes              -

    PE1      -            NBL1        NBL1                                     -  Yes              -

1.  Full FSMC features are available on LQFP144, LQFP176, and UFBGA176. The features available on
    smaller packages are given in the dedicated package column.

2.  Ports F and G are not available in devices delivered in 100-pin packages.

                                 DocID022152 Rev 8                                                 61/202
                                                                                   Table       9. Alternate function mapping                                                                                        STM32F405xx, STM32F407xx

                                 AF0    AF1        AF2        AF3        AF4       AF5         AF6          AF7          AF8       AF9        AF10          AF11            AF12        AF13

                   Port                                       TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/  CAN1/2     OTG_FS/                       FSMC/SDIO               AF14  AF15

                                 SYS    TIM1/2     TIM3/4/5   /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6    TIM12/13/  OTG_HS        ETH             /OTG_FS     DCMI

                                                                                   xt                                              14

                           PA0   -      TIM2_CH1_  TIM 5_CH1  TIM8_ETR   -         -           -            USART2_CTS   UART4_TX  -          -             ETH_MII_CRS     -           -           -     EVENTOUT

                                        ETR

                                                                                                                                                            ETH_MII

                           PA1   -      TIM2_CH2   TIM5_CH2   -          -         -           -            USART2_RTS   UART4_RX  -          -             _RX_CLK         -           -           -     EVENTOUT

                                                                                                                                                            ETH_RMII__REF

                                                                                                                                                            _CLK

                           PA2   -      TIM2_CH3   TIM5_CH3   TIM9_CH1   -         -           -            USART2_TX    -         -          -             ETH_MDIO        -           -           -     EVENTOUT

                           PA3   -      TIM2_CH4   TIM5_CH4   TIM9_CH2   -         -           -            USART2_RX    -         -          OTG_HS_ULPI_  ETH _MII_COL    -           -           -     EVENTOUT

                                                                                                                                              D0

                           PA4   -      -          -          -          -         SPI1_NSS    SPI3_NSS     USART2_CK    -         -          -             -               OTG_HS_SOF  DCMI_       -     EVENTOUT

                                                                                               I2S3_WS                                                                                  HSYNC

                           PA5   -      TIM2_CH1_  -          TIM8_CH1N  -         SPI1_SCK    -            -            -         -          OTG_HS_ULPI_  -               -           -           -     EVENTOUT

                                        ETR                                                                                                   CK

DocID022152 Rev 8          PA6   -      TIM1_BKIN  TIM3_CH1   TIM8_BKIN  -         SPI1_MISO   -            -            -         TIM13_CH1  -             -               -           DCMI_PIXCK  -     EVENTOUT

                   Port A                                                                                                                                   ETH_MII _RX_DV

                           PA7   -      TIM1_CH1N  TIM3_CH2   TIM8_CH1N  -         SPI1_MOSI   -            -            -         TIM14_CH1  -             ETH_RMII        -           -           -     EVENTOUT

                                                                                                                                                            _CRS_DV

                           PA8   MCO1   TIM1_CH1   -          -          I2C3_SCL  -           -            USART1_CK    -         -          OTG_FS_SOF    -               -           -           -     EVENTOUT

                           PA9   -      TIM1_CH2   -          -          I2C3_     -           -            USART1_TX    -         -          -             -               -           DCMI_D0     -     EVENTOUT

                                                                         SMBA

                           PA10  -      TIM1_CH3   -          -          -         -           -            USART1_RX    -         -          OTG_FS_ID     -               -           DCMI_D1     -     EVENTOUT

                           PA11  -      TIM1_CH4   -          -          -         -           -            USART1_CTS   -         CAN1_RX    OTG_FS_DM     -               -           -           -     EVENTOUT

                           PA12  -      TIM1_ETR   -          -          -         -           -            USART1_RTS   -         CAN1_TX    OTG_FS_DP     -               -           -           -     EVENTOUT

                           PA13  JTMS-  -          -          -          -         -           -            -            -         -          -             -               -           -           -     EVENTOUT

                                 SWDIO

                           PA14  JTCK-  -          -          -          -         -           -            -            -         -          -             -               -           -           -     EVENTOUT  Pinouts

                                 SWCLK

                           PA15  JTDI   TIM 2_CH1  -          -          -         SPI1_NSS    SPI3_NSS/    -            -         -          -             -               -           -           -     EVENTOUT

                                        TIM 2_ETR                                              I2S3_WS

                                                                                                                                                                                                                    and

                                                                                                                                                                                                                    pin

62/202                                                                                                                                                                                                              description
63/202                                                                   Table 9. Alternate function mapping                       (continued)                                                                    Pinouts

                                 AF0     AF1        AF2       AF3        AF4       AF5         AF6          AF7          AF8       AF9        AF10          AF11            AF12       AF13

                   Port                                       TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/  CAN1/2     OTG_FS/                       FSMC/SDIO             AF14  AF15      and

                                 SYS     TIM1/2     TIM3/4/5  /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6    TIM12/13/  OTG_HS        ETH             /OTG_FS    DCMI

                                                                                   xt                                              14

                           PB0   -       TIM1_CH2N  TIM3_CH3  TIM8_CH2N  -         -           -            -            -         -          OTG_HS_ULPI_  ETH _MII_RXD2   -          -          -     EVENTOUT  pin

                                                                                                                                                D1

                           PB1   -       TIM1_CH3N  TIM3_CH4  TIM8_CH3N            -           -            -            -         -          OTG_HS_ULPI_  ETH _MII_RXD3   -          -          -     EVENTOUT  description

                                                                                                                                                D2

                           PB2   -       -          -         -          -         -           -            -            -         -            -           -               -          -          -     EVENTOUT

                                 JTDO/                                                         SPI3_SCK

                           PB3   TRACES  TIM2_CH2   -         -          -         SPI1_SCK    I2S3_CK      -            -         -            -           -               -          -          -     EVENTOUT

                                 WO

                           PB4   NJTRST  -          TIM3_CH1             -         SPI1_MISO   SPI3_MISO    I2S3ext_SD   -         -            -           -               -          -          -     EVENTOUT

                           PB5   -       -          TIM3_CH2             I2C1_SMB  SPI1_MOSI   SPI3_MOSI                 -         CAN2_RX    OTG_HS_ULPI_  ETH _PPS_OUT    -          DCMI_D10   -     EVENTOUT

                                                                         A                     I2S3_SD                                          D7

                           PB6   -       -          TIM4_CH1             I2C1_SCL  -           -            USART1_TX    -         CAN2_TX      -           -               -          DCMI_D5    -     EVENTOUT

DocID022152 Rev 8          PB7   -       -          TIM4_CH2             I2C1_SDA  -           -            USART1_RX    -         -            -           -               FSMC_NL    DCMI_VSYN  -     EVENTOUT

                                                                                                                                                                                       C

                   Port B  PB8   -       -          TIM4_CH3  TIM10_CH1  I2C1_SCL  -           -            -            -         CAN1_RX      -           ETH _MII_TXD3   SDIO_D4    DCMI_D6    -     EVENTOUT

                           PB9   -       -          TIM4_CH4  TIM11_CH1  I2C1_SDA  SPI2_NSS    -            -            -         CAN1_TX      -           -               SDIO_D5    DCMI_D7    -     EVENTOUT

                                                                                   I2S2_WS

                           PB10  -       TIM2_CH3   -         -          I2C2_SCL  SPI2_SCK    -            USART3_TX    -         -          OTG_HS_ULPI_  ETH_ MII_RX_ER  -          -          -     EVENTOUT

                                                                                   I2S2_CK                                                      D3

                                                                                                                                              OTG_HS_ULPI_  ETH _MII_TX_EN

                           PB11  -       TIM2_CH4   -         -          I2C2_SDA  -           -            USART3_RX    -         -            D4          ETH             -          -          -     EVENTOUT

                                                                                                                                                            _RMII_TX_EN

                           PB12  -       TIM1_BKIN  -         -          I2C2_     SPI2_NSS    -            USART3_CK    -         CAN2_RX    OTG_HS_ULPI_  ETH _MII_TXD0   OTG_HS_ID  -          -     EVENTOUT

                                                                         SMBA      I2S2_WS                                                      D5          ETH _RMII_TXD0

                           PB13  -       TIM1_CH1N  -         -          -         SPI2_SCK    -            USART3_CTS   -         CAN2_TX    OTG_HS_ULPI_  ETH _MII_TXD1   -          -          -     EVENTOUT

                                                                                   I2S2_CK                                                      D6          ETH _RMII_TXD1

                           PB14  -       TIM1_CH2N  -         TIM8_CH2N  -         SPI2_MISO   I2S2ext_SD   USART3_RTS   -         TIM12_CH1    -           -               OTG_HS_DM  -          -     EVENTOUT  STM32F405xx, STM32F407xx

                           PB15  RTC_    TIM1_CH3N  -         TIM8_CH3N  -         SPI2_MOSI   -            -            -         TIM12_CH2    -           -               OTG_HS_DP  -          -     EVENTOUT

                                 REFIN                                             I2S2_SD
                                                                       Table 9. Alternate function mapping                        (continued)                                                                  STM32F405xx, STM32F407xx

                                    AF0   AF1     AF2       AF3        AF4       AF5         AF6          AF7          AF8        AF9        AF10          AF11            AF12       AF13

                         Port                               TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/   CAN1/2     OTG_FS/                       FSMC/SDIO           AF14  AF15

                                    SYS   TIM1/2  TIM3/4/5  /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6     TIM12/13/  OTG_HS        ETH             /OTG_FS    DCMI

                                                                                 xt                                               14

                               PC0  -     -       -         -          -         -           -            -            -          -          OTG_HS_ULPI_  -               -          -        -     EVENTOUT

                                                                                                                                             STP

                               PC1  -     -       -         -          -         -           -            -            -          -            -           ETH_MDC         -          -        -     EVENTOUT

                               PC2  -     -       -         -          -         SPI2_MISO   I2S2ext_SD   -            -          -          OTG_HS_ULPI_  ETH _MII_TXD2   -          -        -     EVENTOUT

                                                                                                                                             DIR

                               PC3  -     -       -         -          -         SPI2_MOSI   -            -            -          -          OTG_HS_ULPI_  ETH             -          -        -     EVENTOUT

                                                                                 I2S2_SD                                                     NXT           _MII_TX_CLK

                               PC4  -     -       -         -          -         -           -            -            -          -            -           ETH_MII_RXD0    -          -        -     EVENTOUT

                                                                                                                                                           ETH_RMII_RXD0

                               PC5  -     -       -         -          -         -           -            -            -          -            -           ETH _MII_RXD1   -          -        -     EVENTOUT

                                                                                                                                                           ETH _RMII_RXD1

                               PC6  -     -       TIM3_CH1  TIM8_CH1             I2S2_MCK                 -            USART6_TX  -            -           -               SDIO_D6    DCMI_D0  -     EVENTOUT

DocID022152 Rev 8  Port  C     PC7  -     -       TIM3_CH2  TIM8_CH2   -         -           I2S3_MCK     -            USART6_RX  -            -           -               SDIO_D7    DCMI_D1  -     EVENTOUT

                               PC8  -     -       TIM3_CH3  TIM8_CH3   -         -           -            -            USART6_CK  -            -           -               SDIO_D0    DCMI_D2  -     EVENTOUT

                               PC9  MCO2  -       TIM3_CH4  TIM8_CH4   I2C3_SDA  I2S_CKIN    -            -            -          -            -           -               SDIO_D1    DCMI_D3  -     EVENTOUT

                            PC10    -     -       -         -          -         -           SPI3_SCK/    USART3_TX/   UART4_TX   -            -           -               SDIO_D2    DCMI_D8  -     EVENTOUT

                                                                                             I2S3_CK

                            PC11    -     -       -         -          -         I2S3ext_SD  SPI3_MISO/   USART3_RX    UART4_RX   -            -           -               SDIO_D3    DCMI_D4  -     EVENTOUT

                            PC12    -     -       -         -          -         -           SPI3_MOSI    USART3_CK    UART5_TX   -            -           -               SDIO_CK    DCMI_D9  -     EVENTOUT

                                                                                             I2S3_SD

                            PC13    -     -       -         -          -         -           -            -            -          -            -           -               -          -        -     EVENTOUT

                            PC14    -     -       -         -          -         -           -            -            -          -            -           -               -          -        -     EVENTOUT

                            PC15    -     -       -         -          -         -           -            -            -          -            -           -               -          -        -     EVENTOUT

                                                                                                                                                                                                               Pinouts

                                                                                                                                                                                                               and

                                                                                                                                                                                                               pin

64/202                                                                                                                                                                                                         description
65/202                                                                Table 9. Alternate function mapping                       (continued)                                                     Pinouts

                                    AF0  AF1     AF2       AF3        AF4       AF5         AF6          AF7          AF8       AF9        AF10     AF11  AF12        AF13

                         Port                              TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/  CAN1/2     OTG_FS/        FSMC/SDIO             AF14  AF15      and

                                    SYS  TIM1/2  TIM3/4/5  /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6    TIM12/13/  OTG_HS   ETH   /OTG_FS     DCMI

                                                                                xt                                              14

                               PD0  -    -       -         -          -         -           -            -            -         CAN1_RX      -      -     FSMC_D2     -         -     EVENTOUT  pin

                               PD1  -    -       -         -          -         -           -            -            -         CAN1_TX      -      -     FSMC_D3     -         -     EVENTOUT  description

                               PD2  -    -       TIM3_ETR  -          -         -           -            -            UART5_RX  -            -      -     SDIO_CMD    DCMI_D11  -     EVENTOUT

                               PD3  -    -       -         -          -         -           -            USART2_CTS   -         -            -      -     FSMC_CLK    -         -     EVENTOUT

                               PD4  -    -       -         -          -         -           -            USART2_RTS   -         -            -      -     FSMC_NOE    -         -     EVENTOUT

                               PD5  -    -       -         -          -         -           -            USART2_TX    -         -            -      -     FSMC_NWE    -         -     EVENTOUT

                               PD6  -    -       -         -          -         -           -            USART2_RX    -         -            -      -     FSMC_NWAIT  -         -     EVENTOUT

                               PD7  -    -       -         -          -         -           -            USART2_CK    -         -            -      -     FSMC_NE1/   -         -     EVENTOUT

                   Port  D                                                                                                                                FSMC_NCE2

                               PD8  -    -       -         -          -         -           -            USART3_TX    -         -            -      -     FSMC_D13    -         -     EVENTOUT

DocID022152 Rev 8              PD9  -    -       -         -          -         -           -            USART3_RX    -         -            -      -     FSMC_D14    -         -     EVENTOUT

                            PD10    -    -       -         -          -         -           -            USART3_CK    -         -            -      -     FSMC_D15    -         -     EVENTOUT

                            PD11    -    -       -         -          -         -           -            USART3_CTS   -         -            -      -     FSMC_A16    -         -     EVENTOUT

                            PD12    -    -       TIM4_CH1  -          -         -           -            USART3_RTS   -         -            -      -     FSMC_A17    -         -     EVENTOUT

                            PD13    -    -       TIM4_CH2  -          -         -           -            -            -         -            -      -     FSMC_A18    -         -     EVENTOUT

                            PD14    -    -       TIM4_CH3  -          -         -           -            -            -         -            -      -     FSMC_D0     -         -     EVENTOUT

                            PD15    -    -       TIM4_CH4  -          -         -           -            -            -         -            -      -     FSMC_D1     -         -     EVENTOUT

                                                                                                                                                                                                STM32F405xx, STM32F407xx
                                                                          Table 9. Alternate function mapping                       (continued)                                                             STM32F405xx, STM32F407xx

                                 AF0      AF1        AF2       AF3        AF4       AF5         AF6          AF7          AF8       AF9        AF10          AF11       AF12       AF13

                   Port                                        TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/  CAN1/2     OTG_FS/                  FSMC/SDIO           AF14  AF15

                                 SYS      TIM1/2     TIM3/4/5  /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6    TIM12/13/  OTG_HS        ETH        /OTG_FS    DCMI

                                                                                    xt                                              14

                           PE0   -        -          TIM4_ETR  -          -         -           -            -            -         -            -           -          FSMC_NBL0  DCMI_D2  -     EVENTOUT

                           PE1   -        -          -         -          -         -           -            -            -         -            -           -          FSMC_NBL1  DCMI_D3  -     EVENTOUT

                           PE2   TRACECL  -          -         -          -         -           -            -            -         -            -      ETH  _MII_TXD3  FSMC_A23   -        -     EVENTOUT

                                 K

                           PE3   TRACED0  -          -         -          -         -           -            -            -         -            -           -          FSMC_A19   -        -     EVENTOUT

                           PE4   TRACED1  -          -         -          -         -           -            -            -         -            -           -          FSMC_A20   DCMI_D4  -     EVENTOUT

                           PE5   TRACED2  -          -         TIM9_CH1   -         -           -            -            -         -            -           -          FSMC_A21   DCMI_D6  -     EVENTOUT

                           PE6   TRACED3  -          -         TIM9_CH2   -         -           -            -            -         -            -           -          FSMC_A22   DCMI_D7  -     EVENTOUT

                   Port E  PE7   -        TIM1_ETR   -         -          -         -           -            -            -         -            -           -          FSMC_D4    -        -     EVENTOUT

                           PE8   -        TIM1_CH1N  -         -          -         -           -            -            -         -            -           -          FSMC_D5    -        -     EVENTOUT

DocID022152 Rev 8          PE9   -        TIM1_CH1   -         -          -         -           -            -            -         -            -           -          FSMC_D6    -        -     EVENTOUT

                           PE10  -        TIM1_CH2N  -         -          -         -           -            -            -         -            -           -          FSMC_D7    -        -     EVENTOUT

                           PE11  -        TIM1_CH2   -         -          -         -           -            -            -         -            -           -          FSMC_D8    -        -     EVENTOUT

                           PE12  -        TIM1_CH3N  -         -          -         -           -            -            -         -            -           -          FSMC_D9    -        -     EVENTOUT

                           PE13  -        TIM1_CH3   -         -          -         -           -            -            -         -            -           -          FSMC_D10   -        -     EVENTOUT

                           PE14  -        TIM1_CH4   -         -          -         -           -            -            -         -            -           -          FSMC_D11   -        -     EVENTOUT

                           PE15  -        TIM1_BKIN  -         -          -         -           -            -            -         -            -           -          FSMC_D12   -        -     EVENTOUT

                                                                                                                                                                                                            Pinouts

                                                                                                                                                                                                            and

                                                                                                                                                                                                            pin

66/202                                                                                                                                                                                                      description
67/202                                                             Table 9. Alternate function mapping                       (continued)                                                     Pinouts

                                 AF0  AF1     AF2       AF3        AF4       AF5         AF6          AF7          AF8       AF9        AF10     AF11  AF12        AF13

                   Port                                 TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/  CAN1/2     OTG_FS/        FSMC/SDIO             AF14  AF15      and

                                 SYS  TIM1/2  TIM3/4/5  /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6    TIM12/13/  OTG_HS   ETH   /OTG_FS     DCMI

                                                                             xt                                              14

                           PF0   -    -       -         -          I2C2_SDA  -           -            -            -         -            -      -     FSMC_A0     -         -     EVENTOUT  pin

                           PF1   -    -       -         -          I2C2_SCL  -           -            -            -         -            -      -     FSMC_A1     -         -     EVENTOUT  description

                           PF2   -    -       -         -          I2C2_     -           -            -            -         -            -      -     FSMC_A2     -         -     EVENTOUT

                                                                   SMBA

                           PF3   -    -       -         -          -         -           -            -            -         -            -      -     FSMC_A3     -         -     EVENTOUT

                           PF4   -    -       -         -          -         -           -            -            -         -            -      -     FSMC_A4     -         -     EVENTOUT

                           PF5   -    -       -         -          -         -           -            -            -         -            -      -     FSMC_A5     -         -     EVENTOUT

                           PF6   -    -       -         TIM10_CH1  -         -           -            -            -         -            -      -     FSMC_NIORD  -         -     EVENTOUT

                           PF7   -    -       -         TIM11_CH1  -         -           -            -            -         -            -      -     FSMC_NREG   -         -     EVENTOUT

                   Port F

                           PF8   -    -       -         -          -         -           -            -            -         TIM13_CH1    -      -     FSMC_       -         -     EVENTOUT

                                                                                                                                                       NIOWR

DocID022152 Rev 8          PF9   -    -       -         -          -         -           -            -            -         TIM14_CH1    -      -     FSMC_CD     -         -     EVENTOUT

                           PF10  -    -       -         -          -         -           -            -            -         -            -      -     FSMC_INTR   -         -     EVENTOUT

                           PF11  -    -       -         -          -         -           -            -            -         -            -      -                 DCMI_D12  -     EVENTOUT

                           PF12  -    -       -         -          -         -           -            -            -         -            -      -     FSMC_A6     -         -     EVENTOUT

                           PF13  -    -       -         -          -         -           -            -            -         -            -      -     FSMC_A7     -         -     EVENTOUT

                           PF14  -    -       -         -          -         -           -            -            -         -            -      -     FSMC_A8     -         -     EVENTOUT

                           PF15  -    -       -         -          -         -           -            -            -         -            -      -     FSMC_A9     -         -     EVENTOUT

                                                                                                                                                                                             STM32F405xx, STM32F407xx
                                                                    Table 9. Alternate function mapping                        (continued)                                                               STM32F405xx, STM32F407xx

                                  AF0  AF1     AF2       AF3        AF4       AF5         AF6          AF7          AF8        AF9        AF10          AF11       AF12        AF13

                         Port                            TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/   CAN1/2     OTG_FS/                  FSMC/SDIO             AF14  AF15

                                  SYS  TIM1/2  TIM3/4/5  /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6     TIM12/13/  OTG_HS        ETH        /OTG_FS     DCMI

                                                                              xt                                               14

                            PG0   -    -       -         -          -         -           -            -            -          -            -           -          FSMC_A10    -         -     EVENTOUT

                            PG1   -    -       -         -          -         -           -            -            -          -            -           -          FSMC_A11    -         -     EVENTOUT

                            PG2   -    -       -         -          -         -           -            -            -          -            -           -          FSMC_A12    -         -     EVENTOUT

                            PG3   -    -       -         -          -         -           -            -            -          -            -           -          FSMC_A13    -         -     EVENTOUT

                            PG4   -    -       -         -          -         -           -            -            -          -            -           -          FSMC_A14    -         -     EVENTOUT

                            PG5   -    -       -         -          -         -           -            -            -          -            -           -          FSMC_A15    -         -     EVENTOUT

                            PG6   -    -       -         -          -         -           -            -            -          -            -           -          FSMC_INT2   -         -     EVENTOUT

                            PG7   -    -       -         -          -         -           -            -            USART6_CK  -            -           -          FSMC_INT3   -         -     EVENTOUT

                            PG8   -    -       -         -          -         -           -            -            USART6_    -            -      ETH  _PPS_OUT   -           -         -     EVENTOUT

                                                                                                                    RTS

DocID022152 Rev 8  Port  G  PG9   -    -       -         -          -         -           -            -            USART6_RX  -            -           -          FSMC_NE2/   -         -     EVENTOUT

                                                                                                                                                                   FSMC_NCE3

                                                                                                                                                                   FSMC_

                            PG10  -    -       -         -          -         -           -            -            -          -            -           -          NCE4_1/     -         -     EVENTOUT

                                                                                                                                                                   FSMC_NE3

                                                                                                                                                   ETH _MII_TX_EN  FSMC_NCE4_

                            PG11  -    -       -         -          -         -           -            -            -          -            -      ETH _RMII_      2           -         -     EVENTOUT

                                                                                                                                                        TX_EN

                            PG12  -    -       -         -          -         -           -            -            USART6_    -            -           -          FSMC_NE4    -         -     EVENTOUT

                                                                                                                    RTS

                            PG13  -    -       -         -          -         -           -            -            UART6_CTS  -            -      ETH _MII_TXD0   FSMC_A24    -         -     EVENTOUT

                                                                                                                                                   ETH _RMII_TXD0

                            PG14  -    -       -         -          -         -           -            -            USART6_TX  -            -      ETH _MII_TXD1   FSMC_A25    -         -     EVENTOUT

                                                                                                                                                   ETH _RMII_TXD1

                            PG15  -    -       -         -          -         -           -            -            USART6_    -            -           -          -           DCMI_D13  -     EVENTOUT

                                                                                                                    CTS

                                                                                                                                                                                                         Pinouts

                                                                                                                                                                                                         and

                                                                                                                                                                                                         pin

68/202                                                                                                                                                                                                   description
69/202                                                             Table 9. Alternate function mapping                       (continued)                                                                  Pinouts

                                 AF0  AF1     AF2       AF3        AF4       AF5         AF6          AF7          AF8       AF9        AF10          AF11           AF12       AF13

                   Port                                 TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/  CAN1/2     OTG_FS/                      FSMC/SDIO            AF14  AF15      and

                                 SYS  TIM1/2  TIM3/4/5  /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6    TIM12/13/  OTG_HS        ETH            /OTG_FS    DCMI

                                                                             xt                                              14

                           PH0   -    -       -         -          -         -           -            -            -         -            -           -              -          -         -     EVENTOUT  pin

                           PH1   -    -       -         -          -         -           -            -            -         -            -           -              -          -         -     EVENTOUT  description

                           PH2   -    -       -         -          -         -           -            -            -         -            -           ETH _MII_CRS   -          -         -     EVENTOUT

                           PH3   -    -       -         -          -         -           -            -            -         -            -           ETH _MII_COL   -          -         -     EVENTOUT

                           PH4   -    -       -         -          I2C2_SCL  -           -            -            -         -          OTG_HS_ULPI_  -              -          -         -     EVENTOUT

                                                                                                                                        NXT

                           PH5   -    -       -         -          I2C2_SDA  -           -            -            -         -            -           -              -          -         -     EVENTOUT

                           PH6   -    -       -         -          I2C2_     -           -            -            -         TIM12_CH1    -           ETH _MII_RXD2  -          -         -     EVENTOUT

                                                                   SMBA

                           PH7   -    -       -         -          I2C3_SCL  -           -            -            -         -            -           ETH _MII_RXD3  -          -         -     EVENTOUT

                   Port H

                           PH8   -    -       -         -          I2C3_SDA  -           -            -            -         -            -           -              -          DCMI_     -     EVENTOUT

DocID022152 Rev 8                                                                                                                                                               HSYNC

                           PH9   -    -       -         -          I2C3_     -           -            -            -         TIM12_CH2    -           -              -          DCMI_D0   -     EVENTOUT

                                                                   SMBA

                           PH10  -    -       TIM5_CH1  -          -         -           -            -            -         -            -           -              -          DCMI_D1   -     EVENTOUT

                           PH11  -    -       TIM5_CH2  -          -         -           -            -            -         -            -           -              -          DCMI_D2   -     EVENTOUT

                           PH12  -    -       TIM5_CH3  -          -         -           -            -            -         -            -           -              -          DCMI_D3   -     EVENTOUT

                           PH13  -    -       -         TIM8_CH1N  -         -           -            -            -         CAN1_TX      -           -              -          -         -     EVENTOUT

                           PH14  -    -       -         TIM8_CH2N  -         -           -            -            -         -            -           -              -          DCMI_D4   -     EVENTOUT

                           PH15  -    -       -         TIM8_CH3N  -         -           -            -            -         -            -           -              -          DCMI_D11  -     EVENTOUT

                                                                                                                                                                                                          STM32F405xx, STM32F407xx
                                                                   Table 9. Alternate function mapping                       (continued)                                                                    STM32F405xx, STM32F407xx

                                 AF0  AF1     AF2       AF3        AF4       AF5         AF6          AF7          AF8       AF9        AF10               AF11        AF12       AF13

                   Port                                 TIM8/9/10            SPI1/SPI2/  SPI3/I2Sext  USART1/2/3/  UART4/5/  CAN1/2     OTG_FS/                        FSMC/SDIO            AF14  AF15

                                 SYS  TIM1/2  TIM3/4/5  /11        I2C1/2/3  I2S2/I2S2e  /I2S3        I2S3ext      USART6    TIM12/13/  OTG_HS             ETH         /OTG_FS    DCMI

                                                                             xt                                              14

                           PI0   -    -       TIM5_CH4  -          -         SPI2_NSS    -            -            -         -            -                -           -          DCMI_D13  -     EVENTOUT

                                                                             I2S2_WS

                           PI1   -    -       -         -          -         SPI2_SCK    -            -            -         -            -                -           -          DCMI_D8   -     EVENTOUT

                                                                             I2S2_CK

                           PI2   -    -       -         TIM8_CH4   -         SPI2_MISO   I2S2ext_SD   -            -         -            -                -           -          DCMI_D9   -     EVENTOUT

                           PI3   -    -       -         TIM8_ETR   -         SPI2_MOSI   -            -            -         -            -                -           -          DCMI_D10  -     EVENTOUT

                                                                             I2S2_SD

                           PI4   -    -       -         TIM8_BKIN  -         -           -            -            -         -            -                -           -          DCMI_D5   -     EVENTOUT

                   Port I  PI5   -    -       -         TIM8_CH1   -         -           -            -            -         -            -                -           -          DCMI_     -     EVENTOUT

                                                                                                                                                                                  VSYNC

                           PI6   -    -       -         TIM8_CH2   -         -           -            -            -         -            -                -           -          DCMI_D6   -     EVENTOUT

                           PI7   -    -       -         TIM8_CH3   -         -           -            -            -         -            -                -           -          DCMI_D7   -     EVENTOUT

DocID022152 Rev 8          PI8   -    -       -         -          -         -           -            -            -         -            -                -           -          -         -     EVENTOUT

                           PI9   -    -       -         -          -         -           -            -            -         CAN1_RX      -                -           -          -         -     EVENTOUT

                           PI10  -    -       -         -          -         -           -            -            -         -            -           ETH  _MII_RX_ER  -          -         -     EVENTOUT

                           PI11  -    -       -         -          -         -           -            -            -         -          OTG_HS_ULPI_       -           -          -         -     EVENTOUT

                                                                                                                                        DIR

                                                                                                                                                                                                            Pinouts

                                                                                                                                                                                                            and

                                                                                                                                                                                                            pin

70/202                                                                                                                                                                                                      description
STM32F405xx, STM32F407xx                                                                                             Memory mapping

4               Memory mapping

                The memory map is shown in Figure 18.

                                Figure 18. STM32F40xxx memory                        map

                                                                                          2ESERVED                   X%
X&&&&&&&&

                                                                                     #/24%8
-INTERNALPERIPHERALS  X%
X%&&&&&

                                                                                          2ESERVED                   X!
X$&&&&&&&

                                                                                          !("                       X!&&&

                                                                                                                     X

                                                                                          2ESERVED                   X#
X&&&&&&&

                                                                                                                     X"&&

                                                                                          !("

   X&&&&&&&&  
-BYTE

                BLOCK                                                                                             X

                #ORTEX
-gS                                                               2ESERVED                   X
X&&&&&&&

                INTERNAL                                                                                             X&&&&

   X%  PERIPHERALS

   X$&&&&&&&

                
-BYTE

                BLOCK

                .OTUSED

   X#

   X"&&&&&&&                                                                            !("

                
-BYTE

                BLOCK

                &3-#REGISTERS

   X!
   X&&&&&&&
                
-BYTE

                BLOCK                                                                                             X

                &3-#BANK                                                               2ESERVED                   X
X&&&&

                BANK                                                                                              X&&

   X
   X&&&&&&&
                
-BYTE

                BLOCK

                &3-#BANK

   X  BANK

   X&&&&&&&

                
-BYTE                                                                 !0"

                BLOCK

                0ERIPHERALS

   X
   X&&&&&&&

                
-BYTE

                BLOCK

                32!-            2ESERVED                  X
X&&&&&&&                                  X

   X                  32!-+"ALIASED                                       2ESERVED                   X
X&&&&
   X&&&&&&&
                                BYBIT
BANDING            X#
X&&&&                                  X&&&

                
-BYTE

                BLOCK        32!-+"ALIASED      X
X"&&&

                #ODE            BYBIT
BANDING

   X                  2ESERVED                  X&&&#
X&&&&&&&

                                /PTION"YTES              X&&&#
X&&&#

                                2ESERVED                  X&&&!
X&&&&&&

                                3YSTEMMEMORY /40       X&&&
X&&&!&

                                2ESERVED                  X
X&&%&&&&

                                ##-DATA2!-                                             !0"

                                +"DATA32!-          X
X&&&&

                                2ESERVED                  X
X&&&&&&&

                                &LASH                     X
X&&&&&

                                2ESERVED                  X
X&&&&&&

                                !LIASEDTO&LASH SYSTEM

                                MEMORYOR32!-DEPENDING  X
X&&&&&

                                ONTHE"//4PINS                                                                     X

                                                                                                                                  AIF

                                                  DocID022152 Rev 8                                                               71/202
Memory  mapping                                                STM32F405xx, STM32F407xx

                            Table 10.  register boundary  addresses

                 Bus        Boundary address                           Peripheral

                            0xE00F FFFF - 0xFFFF FFFF     Reserved

                 Cortex-M4  0xE000 0000 - 0xE00F FFFF     Cortex-M4 internal peripherals

                            0xA000 1000 - 0xDFFF FFFF     Reserved

                            0xA000 0000 - 0xA000 0FFF     FSMC control register

                            0x9000 0000 - 0x9FFF FFFF     FSMC bank 4

                 AHB3       0x8000 0000 - 0x8FFF FFFF     FSMC bank 3

                            0x7000 0000 - 0x7FFF FFFF     FSMC bank 2

                            0x6000 0000 - 0x6FFF FFFF     FSMC bank 1

                            0x5006 0C00- 0x5FFF FFFF      Reserved

                            0x5006 0800 - 0x5006 0BFF     RNG

                 AHB2       0x5005 0400 - 0x5006 07FF     Reserved

                            0x5005 0000 - 0x5005 03FF     DCMI

                            0x5004 0000- 0x5004 FFFF      Reserved

                            0x5000 0000 - 0x5003 FFFF     USB OTG FS

                            0x4008 0000- 0x4FFF FFFF      Reserved

72/202                      DocID022152 Rev 8
STM32F405xx,  STM32F407xx                                                       Memory  mapping

                           Table  10.  register boundary addresses (continued)

              Bus                      Boundary address                  Peripheral

                                  0x4004 0000 - 0x4007 FFFF  USB OTG HS

                                  0x4002 9400 - 0x4003 FFFF  Reserved

                                  0x4002 9000 - 0x4002 93FF

                                  0x4002 8C00 - 0x4002 8FFF

                                  0x4002 8800 - 0x4002 8BFF  ETHERNET MAC

                                  0x4002 8400 - 0x4002 87FF

                                  0x4002 8000 - 0x4002 83FF

                                  0x4002 6800 - 0x4002 7FFF  Reserved

                                  0x4002 6400 - 0x4002 67FF  DMA2

                                  0x4002 6000 - 0x4002 63FF  DMA1

                                  0x4002 5000 - 0x4002 5FFF  Reserved

                                  0x4002 4000 - 0x4002 4FFF  BKPSRAM

              AHB1                0x4002 3C00 - 0x4002 3FFF  Flash interface register

                                  0x4002 3800 - 0x4002 3BFF  RCC

                                  0x4002 3400 - 0x4002 37FF  Reserved

                                  0x4002 3000 - 0x4002 33FF  CRC

                                  0x4002 2400 - 0x4002 2FFF  Reserved

                                  0x4002 2000 - 0x4002 23FF  GPIOI

                                  0x4002 1C00 - 0x4002 1FFF  GPIOH

                                  0x4002 1800 - 0x4002 1BFF  GPIOG

                                  0x4002 1400 - 0x4002 17FF  GPIOF

                                  0x4002 1000 - 0x4002 13FF  GPIOE

                                  0x4002 0C00 - 0x4002 0FFF  GPIOD

                                  0x4002 0800 - 0x4002 0BFF  GPIOC

                                  0x4002 0400 - 0x4002 07FF  GPIOB

                                  0x4002 0000 - 0x4002 03FF  GPIOA

                                  0x4001 5800- 0x4001 FFFF   Reserved

                                       DocID022152 Rev 8                                73/202
Memory  mapping                                                STM32F405xx, STM32F407xx

                       Table  10.  register boundary addresses (continued)

                 Bus               Boundary address                Peripheral

                              0x4001 4C00 - 0x4001 57FF  Reserved

                              0x4001 4800 - 0x4001 4BFF  TIM11

                              0x4001 4400 - 0x4001 47FF  TIM10

                              0x4001 4000 - 0x4001 43FF  TIM9

                              0x4001 3C00 - 0x4001 3FFF  EXTI

                              0x4001 3800 - 0x4001 3BFF  SYSCFG

                              0x4001 3400 - 0x4001 37FF  Reserved

                              0x4001 3000 - 0x4001 33FF  SPI1

                 APB2         0x4001 2C00 - 0x4001 2FFF  SDIO

                              0x4001 2400 - 0x4001 2BFF  Reserved

                              0x4001 2000 - 0x4001 23FF  ADC1 - ADC2 - ADC3

                              0x4001 1800 - 0x4001 1FFF  Reserved

                              0x4001 1400 - 0x4001 17FF  USART6

                              0x4001 1000 - 0x4001 13FF  USART1

                              0x4001 0800 - 0x4001 0FFF  Reserved

                              0x4001 0400 - 0x4001 07FF  TIM8

                              0x4001 0000 - 0x4001 03FF  TIM1

                              0x4000 7800- 0x4000 FFFF   Reserved

74/202                             DocID022152 Rev 8
STM32F405xx,  STM32F407xx                                                       Memory  mapping

                           Table  10.  register boundary addresses (continued)

              Bus                      Boundary address                   Peripheral

                                  0x4000 7800 - 0x4000 7FFF  Reserved

                                  0x4000 7400 - 0x4000 77FF  DAC

                                  0x4000 7000 - 0x4000 73FF  PWR

                                  0x4000 6C00 - 0x4000 6FFF  Reserved

                                  0x4000 6800 - 0x4000 6BFF  CAN2

                                  0x4000 6400 - 0x4000 67FF  CAN1

                                  0x4000 6000 - 0x4000 63FF  Reserved

                                  0x4000 5C00 - 0x4000 5FFF  I2C3

                                  0x4000 5800 - 0x4000 5BFF  I2C2

                                  0x4000 5400 - 0x4000 57FF  I2C1

                                  0x4000 5000 - 0x4000 53FF  UART5

                                  0x4000 4C00 - 0x4000 4FFF  UART4

                                  0x4000 4800 - 0x4000 4BFF  USART3

                                  0x4000 4400 - 0x4000 47FF  USART2

                                  0x4000 4000 - 0x4000 43FF  I2S3ext

              APB1                0x4000 3C00 - 0x4000 3FFF  SPI3 / I2S3

                                  0x4000 3800 - 0x4000 3BFF  SPI2 / I2S2

                                  0x4000 3400 - 0x4000 37FF  I2S2ext

                                  0x4000 3000 - 0x4000 33FF  IWDG

                                  0x4000 2C00 - 0x4000 2FFF  WWDG

                                  0x4000 2800 - 0x4000 2BFF  RTC & BKP Registers

                                  0x4000 2400 - 0x4000 27FF  Reserved

                                  0x4000 2000 - 0x4000 23FF  TIM14

                                  0x4000 1C00 - 0x4000 1FFF  TIM13

                                  0x4000 1800 - 0x4000 1BFF  TIM12

                                  0x4000 1400 - 0x4000 17FF  TIM7

                                  0x4000 1000 - 0x4000 13FF  TIM6

                                  0x4000 0C00 - 0x4000 0FFF  TIM5

                                  0x4000 0800 - 0x4000 0BFF  TIM4

                                  0x4000 0400 - 0x4000 07FF  TIM3

                                  0x4000 0000 - 0x4000 03FF  TIM2

                                       DocID022152 Rev 8                                75/202
Electrical  characteristics                                                  STM32F405xx, STM32F407xx

5           Electrical characteristics

5.1         Parameter conditions

            Unless otherwise specified, all voltages are referenced to VSS.

5.1.1       Minimum and maximum values

            Unless otherwise specified the minimum and maximum values are guaranteed in the worst

            conditions of ambient temperature, supply voltage and frequencies by tests in production on

            100% of the devices with an ambient temperature at TA = 25 °C and TA = TAmax (given by
            the selected temperature range).

            Data based on characterization results, design simulation and/or technology characteristics

            are indicated in the table footnotes and are not tested in production. Based on

            characterization, the minimum and maximum values refer to sample tests and represent the

            mean value plus or minus three times the standard deviation (mean±3Σ).

5.1.2       Typical values

            Unless otherwise specified, typical data are based on TA = 25 °C, VDD = 3.3 V (for the
            1.8 V ≤VDD ≤3.6 V voltage range). They are given only as design guidelines and are not
            tested.

            Typical ADC accuracy values are determined by characterization of a batch of samples from

            a standard diffusion lot over the full temperature range, where 95% of the devices have an

            error less than or equal to the value indicated (mean±2Σ).

5.1.3       Typical curves

            Unless otherwise specified, all typical curves are given only as design guidelines and are

            not tested.

5.1.4       Loading capacitor

            The loading conditions used for pin parameter measurement are shown in Figure 19.

5.1.5       Pin input voltage

            The input voltage measurement on a pin of the device is described in Figure 20.

            Figure 19. Pin loading conditions                 Figure 20. Pin input voltage

                               34-&PIN                                    34-&PIN

            #P&          /3#?/54(I
:WHEN       6).                 /3#?/54(I
:WHEN

                               USING(3%OR,3%                        USING(3%OR,3%

                                                                                                    -36

                                              -36

76/202                         DocID022152 Rev 8
STM32F405xx, STM32F407xx                                                                                       Electrical  characteristics

5.1.6            Power supply scheme

                                          Figure        21.  Power supply                 scheme

                                          9%$7

                                                                                              %DFNXSFLUFXLWU\

                            9%$7                            3RZHU                               26&.57&

                            WR9                     VZLWFK                              :DNHXSORJLF

                                                                                              %DFNXSUHJLVWHUV

                                                                                                 EDFNXS5$0

                                                             287           /HYHOVKLIWHU

                                          *3,2V                                           ,2

                                                             ,1                           /RJLF

                                          9&$3B                                                   .HUQHOORJLF

                            î—)    9&$3B                                                    &38GLJLWDO

                            9''           9''                                                      5$0 

                                                 9ROWDJH

          îQ)                     966                UHJXODWRU

          î—)                    

                                    %<3$66B5(*                                                     )ODVKPHPRU\

                                          3'5B21             5HVHW

                                                             FRQWUROOHU

                    9''                   9''$

                                    95()  95()

                                                                                          $QDORJ

                 Q)     Q)        95()              $'&                          5&V

                    —)  —)                                                        3//

                                          966$

                                                                                                                           069

1.  Each power supply pair must be decoupled with filtering ceramic capacitors as shown above. These capacitors must be
    placed as close as possible to, or below, the appropriate pins on the underside of the PCB to ensure the good functionality
    of the device.

2.  To connect BYPASS_REG and PDR_ON pins, refer to Section 2.2.16: Voltage regulator and Table 2.2.15: Power supply
    supervisor.

3.  The two 2.2 µF ceramic capacitors should be replaced by two 100 nF decoupling capacitors when the voltage regulator is
    OFF.

4.  The 4.7 µF ceramic capacitor must be connected to one of the VDD pin.

5.  VDDA=VDD and VSSA=VSS.

                                                        DocID022152 Rev 8                                                        77/202
Electrical  characteristics                                                      STM32F405xx, STM32F407xx

5.1.7       Current consumption measurement

                             Figure 22. Current consumption measurement scheme

                                              ,''B9%$7       9%$7

                                              ,''

                                                             9''

                                                             9''$

                                                                                                                                               DL

5.2         Absolute maximum ratings

            Stresses above the absolute maximum ratings listed in Table 11: Voltage characteristics,

            Table 12: Current characteristics, and Table 13: Thermal characteristics may cause

            permanent damage to the device. These are stress ratings only and functional operation of

            the device at these conditions is not implied. Exposure to maximum rating conditions for

            extended periods may affect device reliability. Device mission profile (application conditions)

            is compliant with JEDEC JESD47 Qualification Standard, extended mission profiles are

            available on demand.

                                              Table 11. Voltage characteristics

                Symbol                        Ratings                               Min           Max                                          Unit

                VDD–VSS      External main supply voltage (including VDDA, VDD)(1)  –0.3          4.0

                VIN          Input voltage on five-volt tolerant pin(2)             VSS–0.3       VDD+4                                        V

                             Input voltage on any other pin                         VSS–0.3       4.0

                |ΔVDDx|      Variations between different VDD power pins            -             50

                |VSSX −VSS|  Variations between all the different ground pins       -             50                                           mV

                             including VREF−

                                                                                    see Section 5.3.14:

                VESD(HBM)    Electrostatic discharge voltage (human body model)     Absolute maximum

                                                                                    ratings (electrical

                                                                                    sensitivity)

            1.  sAullpmplayi,ninpothweepr e(VrmDiDtt,eVdDrDaAn)gaen. d ground (VSS, VSSA) pins must always be connected to the external power

            2.  VinIjNecmteadxicmuurrmenvt.alue must always be respected. Refer to Table 12 for the values of the maximum allowed

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STM32F405xx, STM32F407xx                                                                        Electrical characteristics

                                             Table 12. Current characteristics