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STM32F401RCT6

器件型号:STM32F401RCT6
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

LDO Voltage Regulators 250mA Adj LDO 2%

参数

产品属性属性值
产品种类:
Product Category:
ARM Microcontrollers - MCU
制造商:
Manufacturer:
STMicroelectronics
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-64
系列:
Series:
STM32F4
Core:ARM Cortex M4
Data Bus Width:32 bit
Maximum Clock Frequency:84 MHz
Program Memory Size:256 kB
Data RAM Size:64 kB
ADC Resolution:12 bit
Number of I/Os:50 I/O
工作电源电压:
Operating Supply Voltage:
1.7 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 85 C
接口类型:
Interface Type:
I2C, SPI / I2S, SDIO, USART, USB
封装:
Packaging:
Tray
商标:
Brand:
STMicroelectronics
Data RAM Type:SRAM
最小工作温度:
Minimum Operating Temperature:
- 40 C
Moisture Sensitive:Yes
Number of ADC Channels:16 Channel
Number of Timers/Counters:8 Timer
Processor Series:STM32F401
产品:
Product:
MCU+FPU
Program Memory Type:Flash
工厂包装数量:
Factory Pack Quantity:
960
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
商标名:
Tradename:
STM32
看门狗计时器:
Watchdog Timers:
Watchdog Timer, Windowed
单位重量:
Unit Weight:
0.012088 oz

STM32F401RCT6器件文档内容

                                                      STM32F401xB STM32F401xC

                        Arm® Cortex®-M4 32b MCU+FPU, 105 DMIPS,

      256KB Flash/64KB RAM, 11 TIMs, 1 ADC, 11 comm. interfaces

                                                                                          Datasheet - production data

Features

•  Dynamic Efficiency Line with BAM (Batch                                                                          )%*$

   Acquisition Mode)

   –  1.7 V to 3.6 V power supply                        WLCSP49          LQFP100 (14×14 mm) UFQFPN48          UFBGA100

   –  -40 °C to 85/105/125 °C temperature range       (2.965x2.965 mm) LQFP64 (10×10 mm)             (7×7 mm)  (7x7 mm)

•  Core: Arm® 32-bit Cortex®-M4 CPU with FPU,            (incremental) encoder input, two watchdog

   Adaptive real-time accelerator (ART                   timers (independent and window) and a

   Accelerator™) allowing 0-wait state execution         SysTick timer

   from Flash memory, frequency up to 84 MHz,         •  Debug mode

   memory protection unit, 105 DMIPS/                    –                Serial wire debug (SWD) & JTAG

   1.25 DMIPS/MHz (Dhrystone 2.1), and DSP                                interfaces

   instructions                                          –                Cortex-M4 Embedded Trace Macrocell™

•  Memories                                           •  Up to 81 I/O ports with interrupt capability

   –  Up to 256 Kbytes of Flash memory                   –                All IO ports 5 V tolerant

   –  512 bytes of OTP memory                            –                Up to 78 fast I/Os up to 42 MHz

   –  Up to 64 Kbytes of SRAM                         •  Up to 11 communication interfaces

•  Clock, reset and supply management                    –                Up to 3 × I2C interfaces (1Mbit/s,

   –  1.7 V to 3.6 V application supply and I/Os                          SMBus/PMBus)

   –  POR, PDR, PVD and BOR                              –                Up to 3 USARTs (2 x 10.5 Mbit/s, 1 x

   –  4-to-26 MHz crystal oscillator                                      5.25 Mbit/s), ISO 7816 interface, LIN, IrDA,

   –  Internal 16 MHz factory-trimmed RC                                  modem control)

   –  32 kHz oscillator for RTC with calibration         –                Up to 4 SPIs (up to 42 Mbits/s at fCPU = 84

   –  Internal 32 kHz RC with calibration                                 MHz), SPI2 and SPI3 with muxed full-
                                                                          duplex I2S to achieve audio class accuracy
•  Power consumption
                                                                          via internal audio PLL or external clock
   –  Run: 128 µA/MHz (peripheral off)
                                                         –                SDIO interface
   –  Stop (Flash in Stop mode, fast wakeup
                                                      •  Advanced connectivity
      time): 42 µA typ @ 25 °C;
                                                         –                USB 2.0 full-speed device/host/OTG
      65 µA max @25 °C
                                                                          controller with on-chip PHY
   –  Stop (Flash in Deep power down mode,
                                                      •  CRC calculation unit
      slow wakeup time): down to 10 µA typ@
                                                         96-bit unique ID
      25 °C; 28 µA max @25 °C                         •

   –  Standby: 2.4 µA @25 °C / 1.7 V without          •  RTC: subsecond accuracy, hardware calendar

      RTC; 12 µA @85 °C @1.7 V                        •  All packages are ECOPACK®2

   –  VBAT supply for RTC: 1 µA @25 °C                                    Table 1. Device summary

•  1×12-bit, 2.4 MSPS A/D converter: up to 16            Reference                        Part number

   channels

•  General-purpose DMA: 16-stream DMA                 STM32F401xB         STM32F401CB, STM32F401RB,

   controllers with FIFOs and burst support                               STM32F401VB

•  Up to 11 timers: up to six 16-bit, two 32-bit      STM32F401xC         STM32F401CC, STM32F401RC,

   timers up to 84 MHz, each with up to                                   STM32F401VC

   4 IC/OC/PWM or pulse counter and quadrature

December 2017                                         DocID024738 Rev 10                                            1/139

This is information on a product in full production.                                                           www.st.com
Contents                                                        STM32F401xB STM32F401xC

Contents

1         Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2         Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

          2.1   Compatibility with STM32F4 Series       .............................                                               12

3         Functional overview       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          3.1   Arm® Cortex®-M4 with FPU core with embedded Flash and SRAM                  ....                                    15

          3.2   Adaptive real-time memory accelerator (ART Accelerator™)  . . . . . . . . . 15

          3.3   Memory protection unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          3.4   Embedded Flash memory       ....................................                                                    16

          3.5   CRC (cyclic redundancy check) calculation unit  . . . . . . . . . . . . . . . . . . . 16

          3.6   Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          3.7   Multi-AHB bus matrix  ........................................                                                      16

          3.8   DMA controller (DMA)       .......................................                                                  17

          3.9   Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . . 17

          3.10  External interrupt/event controller (EXTI) . . . . . . . . . . . . . . . . . . . . . . . . . 17

          3.11  Clocks and startup  ..........................................                                                      18

          3.12  Boot modes  ...............................................                                                         18

          3.13  Power supply schemes        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

          3.14  Power supply supervisor     .....................................                                                   19

                3.14.1  Internal reset ON   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

                3.14.2  Internal reset OFF  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          3.15  Voltage regulator   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

                3.15.1  Regulator ON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

                3.15.2  Regulator OFF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

                3.15.3  Regulator ON/OFF and internal power supply supervisor availability  . . 24

          3.16  Real-time clock (RTC) and backup registers      ......................                                              24

          3.17  Low-power modes     ..........................................                                                      25

          3.18  VBAT operation     .............................................                                                    25

          3.19  Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

                3.19.1  Advanced-control timers (TIM1)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

                3.19.2  General-purpose timers (TIMx)   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

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STM32F401xB STM32F401xC                                                                                  Contents

         3.19.3          Independent watchdog  .................................                         .  .  .  .                     27

         3.19.4          Window watchdog    .....................................                        .  .  .  .                     27

         3.19.5          SysTick timer   .........................................                       .  .  .  .                     28

   3.20  Inter-integrated circuit interface (I2C) . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .                        28

   3.21  Universal synchronous/asynchronous receiver transmitters (USART)                                   .  .                        28

   3.22  Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .                        29

   3.23  Inter-integrated sound (I2S)          ................................                          .  .  .                        29

   3.24  Audio PLL (PLLI2S)              ......................................                          .  .  .                        29

   3.25  Secure digital input/output interface (SDIO) . . . . . . . . . . . . . . . . . . . .            .  .  .                        30

   3.26  Universal serial bus on-the-go full-speed (OTG_FS) . . . . . . . . . . . . .                    .  .  .                        30

   3.27  General-purpose input/outputs (GPIOs) . . . . . . . . . . . . . . . . . . . . . . .             .  .  .                        30

   3.28  Analog-to-digital converter (ADC)     ...........................                               .  .  .                        30

   3.29  Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .                        31

   3.30  Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . .              .  .  .                        31

   3.31  Embedded Trace Macrocell™             ..............................                            .  .  .                        31

4  Pinouts and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

5  Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

6  Electrical characteristics               . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

   6.1   Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.1           Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.2           Typical values     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.3           Typical curves     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.4           Loading capacitor  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.5           Pin input voltage  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

         6.1.6           Power supply scheme   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

         6.1.7           Current consumption measurement  . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

   6.2   Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

   6.3   Operating conditions            . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

         6.3.1           General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

         6.3.2           VCAP_1/VCAP_2 external capacitors . . . . . . . . . . . . . . . . . . . . . . . . . . 61

         6.3.3           Operating conditions at power-up/power-down (regulator ON) . . . . . . . 62

         6.3.4           Operating conditions at power-up / power-down (regulator OFF)                   . . . . . 62

         6.3.5           Embedded reset and power control block characteristics  . . . . . . . . . . . 63

                             DocID024738 Rev 10                                                                3/139

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Contents                                                      STM32F401xB STM32F401xC

               6.3.6   Supply current characteristics   .........................                              .  .  .  .  .  .  . 64

               6.3.7   Wakeup time from low-power modes . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  .  . 74

               6.3.8   External clock source characteristics . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  . 75

               6.3.9   Internal clock source characteristics  ....................                             .  .  .  .  .  .  . 79

               6.3.10  PLL characteristics  .................................                                  .  .  .  .  .  .  . 81

               6.3.11  PLL spread spectrum clock generation (SSCG) characteristics                                .  .  .  .  .  . 83

               6.3.12  Memory characteristics     ..............................                               .  .  .  .  .  .  . 84

               6.3.13  EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  . 86

               6.3.14  Absolute maximum ratings (electrical sensitivity)  ..........                           .  .  .  .  .  .  . 88

               6.3.15  I/O current injection characteristics  .....................                            .  .  .  .  .  .  . 89

               6.3.16  I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  . 90

               6.3.17  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  . 95

               6.3.18  TIM timer characteristics  .............................                                .  .  .  .  .  .  . 96

               6.3.19  Communications interfaces       ...........................                             .  .  .  .  .  .  . 97

               6.3.20  12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  105

               6.3.21  Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  111

               6.3.22  VBAT monitoring characteristics  ........................                               .  .  .  .  .  .  112

               6.3.23  Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  112

               6.3.24  SD/SDIO MMC card host interface (SDIO) characteristics  ...                             .  .  .  .  .  .  112

               6.3.25  RTC characteristics  .................................                                  .  .  .  .  .  .  114

7         Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

          7.1  WLCSP49 package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115

          7.2  UFQFPN48 package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118

          7.3  LQFP64 package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

          7.4  LQFP100 package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

          7.5  UFBGA100 package information       ..............................                                                 128

          7.6  Thermal characteristics  .....................................                                                    131

               7.6.1   Reference document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

8         Ordering information  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

9         Revision history  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

4/139                           DocID024738 Rev 10
STM32F401xB STM32F401xC                                                             List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .1

Table 2.   STM32F401xB/C features and peripheral counts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                       .  .  11

Table 3.   Regulator ON/OFF and internal power supply supervisor availability. . . . . . . . . . . . . . .                               .  .  24

Table 4.   Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  26

Table 5.   Comparison of I2C analog and digital filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  28

Table 6.   USART feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  29

Table 7.   Legend/abbreviations used in the pinout table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  37

Table 8.   STM32F401xB/STM32F401xC pin definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                       .  .  37

Table 9.   Alternate function mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  44

Table 10.  STM32F401xB/STM32F401xC

           register boundary addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  51

Table 11.  Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  57

Table 12.  Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  58

Table 13.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  58

Table 14.  General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  59

Table 15.  Features depending on the operating power supply range  ......................                                                .  .  60

Table 16.  VCAP_1/VCAP_2 operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  62

Table 17.  Operating conditions at power-up / power-down (regulator ON) . . . . . . . . . . . . . . . . . .                              .  .  62

Table 18.  Operating conditions at power-up / power-down (regulator OFF). . . . . . . . . . . . . . . . . .                              .  .  62

Table 19.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . . . . . . . . . . .                         .  .  63

Table 20.  Typical and maximum current consumption, code with data processing (ART

           accelerator disabled) running from SRAM - VDD = 1.8 V . . . . . . . . . . . . . . . . . . . . . . . .                         .  .  65

Table 21.  Typical and maximum current consumption, code with data processing (ART

           accelerator disabled) running from SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  65

Table 22.  Typical and maximum current consumption in run mode, code with data processing

           (ART accelerator enabled except prefetch) running from Flash memory- VDD = 1.8 V .                                            .  .  66

Table 23.  Typical and maximum current consumption in run mode, code with data processing

           (ART accelerator enabled except prefetch) running from Flash memory - VDD = 3.3 V                                             .  .  66

Table 24.  Typical and maximum current consumption in run mode, code with data processing

           (ART accelerator disabled) running from Flash memory . . . . . . . . . . . . . . . . . . . . . . . .                          .  .  67

Table 25.  Typical and maximum current consumption in run mode, code with data processing

           (ART accelerator enabled with prefetch) running from Flash memory . . . . . . . . . . . . . .                                 .  .  67

Table 26.  Typical and maximum current consumption in Sleep mode . . . . . . . . . . . . . . . . . . . . . .                             .  .  68

Table 27.  Typical and maximum current consumptions in Stop mode - VDD = 1.8 V . . . . . . . . . . .                                     .  .  68

Table 28.  Typical and maximum current consumption in Stop mode - VDD=3.3 V. . . . . . . . . . . . .                                     .  .  69

Table 29.  Typical and maximum current consumption in Standby mode - VDD= 1.8 V . . . . . . . . .                                        .  .  69

Table 30.  Typical and maximum current consumption in Standby mode - VDD=3.3 V . . . . . . . . . .                                       .  .  69

Table 31.  Typical and maximum current consumptions in VBAT mode. . . . . . . . . . . . . . . . . . . . . .                              .  .  70

Table 32.  Switching output I/O current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  72

Table 33.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  73
           Low-power mode wakeup timings(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table 34.                                                                                                                                .  .  74

Table 35.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  75

Table 36.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  76

Table 37.  HSE 4-26 MHz oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  77

Table 38.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  78

Table 39.  HSI oscillator characteristics  .............................................                                                 .  .  79

Table 40.  LSI oscillator characteristics  .............................................                                                 .  .  80

Table 41.  Main PLL characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  81

                                           DocID024738 Rev 10                                                                            5/139

                                                                                                                                                   6
List of tables                                                 STM32F401xB STM32F401xC

Table 42.  PLLI2S (audio PLL) characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Table 43.  SSCG parameters constraint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

Table 44.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Table 45.  Flash memory programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Table 46.  Flash memory programming with VPP voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Table 47.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Table 48.  EMS characteristics for LQFP100 package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Table 49.  EMI characteristics for WLCSP49     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Table 50.  EMI characteristics for LQFP100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

Table 51.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Table 52.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Table 53.  I/O current injection susceptibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Table 54.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Table 55.  Output voltage characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

Table 56.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

Table 57.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

Table 58.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
           I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Table 59.

Table 60.  SCL frequency (fPCLK1= 42 MHz, VDD = VDD_I2C = 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . 98

Table 61.  SPI dynamic characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
           I2S dynamic characteristics
Table 62.                                  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Table 63.  USB OTG FS startup time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Table 64.  USB OTG FS DC electrical characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Table 65.  USB OTG FS electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

Table 66.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

Table 67.  ADC accuracy at fADC = 18 MHz       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Table 68.  ADC accuracy at fADC = 30 MHz       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Table 69.  ADC accuracy at fADC = 36 MHz       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

Table 70.  ADC dynamic accuracy at fADC = 18 MHz - limited test conditions    . . . . . . . . . . . . . . . . . 108

Table 71.  ADC dynamic accuracy at fADC = 36 MHz - limited test conditions    . . . . . . . . . . . . . . . . . 108

Table 72.  Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Table 73.  Temperature sensor calibration values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Table 74.  VBAT monitoring characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Table 75.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Table 76.  Internal reference voltage calibration values  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Table 77.  Dynamic characteristics: SD / MMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Table 78.  RTC characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

Table 79.  WLCSP49 - 49-ball, 2.965 x 2.965 mm, 0.4 mm pitch wafer level chip scale

                package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Table 80.  WLCSP49 recommended PCB design rules (0.4 mm pitch) . . . . . . . . . . . . . . . . . . . . . . 117

Table 81.  UFQFPN48 - 48-lead, 7 x 7 mm, 0.5 mm pitch, ultra thin fine pitch

           quad flat package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

Table 82.  LQFP64 - 64-pin, 10 x 10 mm low-profile quad flat

           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

Table 83.  LQPF100 - 100-pin, 14 x 14 mm, 100-pin low-profile quad flat package mechanical data125

Table 84.  UFBGA100 - 100-ball, 7 x 7 mm, 0.50 mm pitch, ultra fine pitch ball grid array

           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Table 85.  UFBGA100 recommended PCB design rules (0.5 mm pitch BGA) . . . . . . . . . . . . . . . . . 129

Table 86.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

Table 87.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

Table 88.  Document revision history    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

6/139                                      DocID024738 Rev 10
STM32F401xB STM32F401xC                                                                                                     List  of  figures

List of figures

Figure  1.   Compatible board design for LQFP100 package . . . . . . . . . . . . . . . . . . . . . .                        ....  ..  . . . . 12

Figure  2.   Compatible board design for LQFP64 package . . . . . . . . . . . . . . . . . . . . . . .                       ....  ..  . . . . 13

Figure  3.   STM32F401xB/STM32F401xC block diagram            ....................                                          ....  ..  . . . . 14

Figure  4.   Multi-AHB matrix  .............................................                                                ....  ..  . . . . 16

Figure  5.   Power supply supervisor interconnection with internal reset OFF . . . . . . . . .                              ....  ..  . . . . 19

Figure  6.   PDR_ON control with internal reset OFF . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 ....  ..  . . . . 20

Figure  7.   Regulator OFF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ....  ..  . . . . 22

Figure  8.   Startup in regulator OFF: slow VDD slope -

             power-down reset risen after VCAP_1/VCAP_2 stabilization. . . . . . . . . . . . . . .                          ....  ..  . . . . 23

Figure  9.   Startup in regulator OFF mode: fast VDD slope -

             power-down reset risen before VCAP_1/VCAP_2 stabilization . . . . . . . . . . . . .                            ....  ..  . . . . 23

Figure  10.  STM32F401xB/STM32F401xC WLCSP49 pinout . . . . . . . . . . . . . . . . . . . . .                               ....  ..  . . . . 32

Figure  11.  STM32F401xB/STM32F401xC UFQFPN48 pinout . . . . . . . . . . . . . . . . . . . .                                ....  ..  . . . . 33

Figure  12.  STM32F401xB/STM32F401xC LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . .                            ....  ..  . . . . 34

Figure  13.  STM32F401xB/STM32F401xC LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . .                             ....  ..  . . . . 35

Figure  14.  STM32F401xB/STM32F401xC UFBGA100 pinout          ....................                                          ....  ..  . . . . 36

Figure  15.  Memory map  ................................................                                                   ....  ..  . . . . 50

Figure  16.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   ....  ..  . . . . 54

Figure  17.  Input voltage measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          ....  ..  . . . . 55

Figure  18.  Power supply scheme  ..........................................                                                ....  ..  . . . . 56

Figure  19.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . .                       ....  ..  . . . . 57

Figure  20.  External capacitor CEXT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      ....  ..  . . . . 61

Figure  21.  Typical VBAT current consumption (LSE and RTC ON) . . . . . . . . . . . . . . . . .                            ....  ..  . . . . 70

Figure  22.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . .                         ....  ..  . . . . 76

Figure  23.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . .                        ....  ..  . . . . 77

Figure  24.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . .              ....  ..  . . . . 78

Figure  25.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . .                ....  ..  . . . . 79

Figure  26.  ACCHSI versus temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          ....  ..  . . . . 80

Figure  27.  ACCLSI versus temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          ....  ..  . . . . 81

Figure  28.  PLL output clock waveforms in center spread mode . . . . . . . . . . . . . . . . . . .                         ....  ..  . . . . 84

Figure  29.  PLL output clock waveforms in down spread mode . . . . . . . . . . . . . . . . . . . .                         ....  ..  . . . . 84

Figure  30.  FT I/O input characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     ....  ..  . . . . 92

Figure  31.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        ....  ..  . . . . 95

Figure  32.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  ....  ..  . . . . 96
             I2C bus AC waveforms and measurement circuit . . . . . . . . . . . . . . . . . . . . . .
Figure  33.                                                                                                                 ....  ..  . . . . 98

Figure  34.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . .                       ....  ..  . . . 100
             SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . . .
Figure  35.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              ....  ..  . . . 100

Figure  36.  I2S slave timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . . . . . . .               ....  ..  . . . 101

Figure  37.  I2S master timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . . . . . .                ....  ..  . . . 103

Figure  38.                                                                                                                 ....  ..  . . . 103

Figure  39.  USB OTG FS timings: definition of data signal rise and fall time . . . . . . . . . .                           ....  ..  . . . 105

Figure  40.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         ....  ..  . . . 109

Figure  41.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . .                   ....  ..  . . . 109

Figure  42.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . .                                     ....  ..  . . . 110

Figure  43.  Power supply and reference decoupling (VREF+ connected to VDDA). . . . . . .                                   ....  ..  . . . 111

Figure  44.  SDIO high-speed mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         ....  ..  . . . 113

Figure  45.  SD default mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ....  ..  . . . 113

Figure  46.  WLCSP49 - 49-ball, 2.965 x 2.965 mm, 0.4 mm pitch wafer level chip scale

                                  DocID024738 Rev 10                                                                                  7/139

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List of figures                                                            STM32F401xB STM32F401xC

             package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   ....  ....   .  .  .  .  .  .  .  .  115

Figure  47.  WLCSP49 - 49-ball, 2.999 mm, 0.4 mm pitch wafer level chip scale

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       ....  ....   .  .  .  .  .  .  .  .  116

Figure  48.  WLCSP49 marking example (package top view) . . . . . . . . . . . . . . .                          ....  ....   .  .  .  .  .  .  .  .  117

Figure  49.  UFQFPN48 - 48-lead, 7 x 7 mm, 0.5 mm pitch, ultra thin fine pitch

             quad flat package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       ....  ....   .  .  .  .  .  .  .  .  118

Figure  50.  UFQFPN48 - 48-lead, 7 x 7 mm, 0.5 mm pitch, ultra thin fine pitch

             quad flat recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . .             ....  ....   .  .  .  .  .  .  .  .  119

Figure  51.  UFQFPN48 marking example (package top view) . . . . . . . . . . . . . .                           ....  ....   .  .  .  .  .  .  .  .  120

Figure  52.  LQFP64 - 64-pin, 10 x 10 mm low-profile quad flat package outline                                 ....  ....   .  .  .  .  .  .  .  .  121

Figure  53.  LQFP64 - 64-pin, 10 x 10 mm low-profile quad flat package

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       ....  ....   .  .  .  .  .  .  .  .  122

Figure  54.  LQFP64 marking example (package top view)   ................                                      ....  ....   .  .  .  .  .  .  .  .  123

Figure  55.  LQFP100 - 100-pin, 14 x 14 mm, 100-pin low-profile quad flat

             package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  ....  ....   .  .  .  .  .  .  .  .  124

Figure  56.  LQFP100 - 100-pin, 14 x 14 mm, 100-pin low-profile quad flat

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       ....  ....   .  .  .  .  .  .  .  .  126

Figure  57.  LQPF100 marking example (package top view)      ...............                                   ....  ....   .  .  .  .  .  .  .  .  127

Figure  58.  UFBGA100 - 100-ball, 7 x 7 mm, 0.50 mm pitch, ultra fine pitch ball

             grid array package outline  ................................                                      ....  ....   .  .  .  .  .  .  .  .  128

Figure  59.  UFBGA100 - 100-ball, 7 x 7 mm, 0.50 mm pitch, ultra fine pitch ball                               grid  array

             package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . .               ....  ....   .  .  .  .  .  .  .  .  129

Figure  60.  UFBGA100 marking example (package top view) . . . . . . . . . . . . . .                           ....  ....   .  .  .  .  .  .  .  .  130

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STM32F401xB STM32F401xC                                                    Introduction

1  Introduction

   This datasheet provides the description of the STM32F401xB/STM32F401xC

   microcontrollers.

   The STM32F401xB/STM32F401xC datasheet should be read in conjunction with RM0368

   reference manual which is available from the STMicroelectronics website www.st.com. It

   includes all information concerning Flash memory programming.

   For information on the Cortex®-M4 core, please refer to the Cortex®-M4 programming

   manual (PM0214) available from www.st.com.

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Description                                                                STM32F401xB STM32F401xC

2            Description

             The STM32F401XB/STM32F401XC devices are based on the high-performance
             Arm® Cortex® -M4 32-bit RISC core operating at a frequency of up to 84 MHz.
             The Cortex®-M4 core features a Floating point unit (FPU) single precision which supports all

             Arm single-precision data-processing instructions and data types. It also implements a full

             set of DSP instructions and a memory protection unit (MPU) which enhances application

             security.

             The STM32F401xB/STM32F401xC incorporate high-speed embedded memories (up to

             256 Kbytes of Flash memory, up to 64 Kbytes of SRAM), and an extensive range of

             enhanced I/Os and peripherals connected to two APB buses, two AHB buses and a 32-bit

             multi-AHB bus matrix.

             All devices offer one 12-bit ADC, a low-power RTC, six general-purpose 16-bit timers

             including one PWM timer for motor control, two general-purpose 32-bit timers. They also

             feature standard and advanced communication interfaces.

             •  Up to three I2Cs

             •  Up to four SPIs

             •  Two full duplex I2Ss. To achieve audio class accuracy, the I2S peripherals can be

                clocked via a dedicated internal audio PLL or via an external clock to allow

                synchronization.

             •  Three USARTs

             •  SDIO interface

             •  USB 2.0 OTG full speed interface

             The STM32F401xB/STM32F401xC operate in the - 40 to + 125 °C temperature range from

             a 1.7 (PDR OFF) to 3.6 V power supply. A comprehensive set of power-saving mode allows

             the design of low-power applications.

             These features make the STM32F401xB/STM32F401xC microcontrollers  suitable            for    a

             wide range of applications:

             •  Motor drive and application control

             •  Medical equipment

             •  Industrial applications: PLC, inverters, circuit breakers

             •  Printers, and scanners

             •  Alarm systems, video intercom, and HVAC

             •  Home audio appliances

             •  Mobile phone sensor hub

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STM32F401xB STM32F401xC                                                                        Description

                         Table  2. STM32F401xB/C features and peripheral counts

         Peripherals                      STM32F401xB                           STM32F401xC

Flash memory in Kbytes                    128                                             256

SRAM in            System                                         64

Kbytes

                   General-                                       7

Timers             purpose

                   Advanced-                                      1

                   control

                   SPI/ I2S     3/2 (full duplex)      4/2 (full            3/2 (full duplex)      4/2 (full

                                                       duplex)                                     duplex)

Communication      I2C                                            3

interfaces         USART                                          3

                   SDIO         -                  1                        -                  1

USB OTG FS                                                        1

GPIOs                           36        50           81                   36            50       81

12-bit ADC                                                        1

Number of channels              10                 16                       10                 16

Maximum CPU frequency                                         84 MHz

Operating voltage                                             1.7 to 3.6 V

Operating temperatures             Ambient temperatures: –40 to +85 °C/–40 to +105 °C/–40 to   +125 °C

                                                   Junction temperature: –40 to + 130 °C

Package                         WLCSP49   LQFP64       UFBGA100       WLCSP49    LQFP64           UFBGA100

                                UFQFPN48               LQFP100        UFQFPN48                     LQFP100

                                          DocID024738 Rev 10                                            11/139

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Description                                                                                                 STM32F401xB STM32F401xC

2.1          Compatibility with STM32F4 Series

             The STM32F401xB/STM32F401xC are fully software and feature compatible with the

             STM32F4 series (STM32F42x, STM32F43x, STM32F41x, STM32F405 and STM32F407)

             The STM32F401xB/STM32F401xC can be used as drop-in replacement of the other

             STM32F4 products but some slight changes have to be done on the PCB board.

             Figure 1. Compatible board design for LQFP100 package

                                                                                                                  670)[[

             670)670)OLQH                                                                             670)[[

             670)670)OLQH                                                                             670)[[

             670)670)OLQH                                                                             670)[[

             670)670)OLQH                                                                             670)[[

                                                                                                                  670)[[

                                                                                                                  670)[[

                                                                        3'                                                            3'

                                                                        3'                                                            3'

                                                                        3'                                                                 3'

                                                                        3'       3% QRW DYDLODEOHDQ\PRUH                                3'

                                                                        3%      5HSODFHG E\ 9 &$3B                                       3%

                                                                        3%                                                                3%

                                                                        3%                                                                3%

                                                                        3%                                                                3%

                                                                                                     

             3(  3(  3(  3(  3(  3(  3%  3%  9&$3B  9''            3(  3(  3(  3(  3(  3(  3%  9&$3B  966  9''

                                                       966 9''                                                                966 9''

                                                                                                                                                          06Y9

12/139                                                 DocID024738 Rev 10
STM32F401xB STM32F401xC                                                                                                   Description

                               Figure 2. Compatible  board design for LQFP64 package

670)670)OLQH                                                             670)[

3&  3&  3&  3$   3$                                                        3&  3&  3&   3$  3$

                                    9''                                        
                                9''
                                                                                                                  9''        9''
                                9&$3
                                                                                                                  966
                               3$
                                                                                                                 3$
                               3$
                                                                                                                 3$
                               3$
                                                                                                                 3$
                               3$
                                                                                                                 3$
                                3$
                                         966                                                                      3$
                                3$                                                                                     966
                                                                                                                  3$
                                3&
                                                                                                                  3&
                                3&
                                                                                                                  3&
                                3&
                                                                                                                  3&
                                3&
                                                                                                                  3&
                                3%               3%QRWDYDLODEOHDQ\PRUH
                                                                                                                  3%
                                3%               5HSODFHGE\9&$3
                                                                                                                  3%
                                3%
                                                                                                                  3%
                                3%
                                                                                                                  3%
                 

                  9&$3                                                                  

3%   3%  3%         9''                                                         3%   3%  9&$3  966   9''

                                                     9&$3LQFUHDVHGWR—I

                                                     (65ŸRUEHORZ

      966                9''

                                                                                           966                9''

                                                                                                                               069

                                                   DocID024738 Rev 10                                                          13/139

                                                                                                                                          53
Description                                                                                                                                                                                                               STM32F401xB STM32F401xC

                                   Figure 3. STM32F401xB/STM32F401xC block diagram

                                          

             1-7567-7',

             -7&.6:&/.            -7$*  6:        038

        -7'26:'-7'2             (70               19,&

             75$&(&/.                                             '%86

             75$&('>@           $50&RUWH[0

                                   0+]                         ,%86                  $+%EXVPDWUL[60

                                          )38                                                                 $&&(/   &$&+(      )ODVK

                                                         6%86                                                                     XSWR

                                                                                                                                   .%

                                                                  

                                                                                                                               65$0.%

                                               

                                                                                                                                                                                                                   0(9    53"              &)&/      $0

                                          '0$       6WUHDPV                                                          $+%0+]                                                                                                                  $-

                                                                     ),)2                                                                                                                                               /4'&3                       )$ 6"53 3/&

                                          '0$       6WUHDPV                                                $+% 0+]                                                                                               3RZHUPDQDJPW

                                                                     ),)2                                                                                                                                          9''

                                                                                                                                                                                                                               9ROWDJH              9''   WR9
                                                                                                                                                                                                                               UHJXODWRU
                                                                                                                                                                                                                           WR 9                   0$2/&&

                                                                                                                                                                                                                                                            TO6

                                                                                                                                                                         #9''$                                            #9''                       966    0$2/.

                                                                                                                                                                         5&+6                                     325        6XSSO\                9&$3

             3$>@              *3,23257$                                                                                                                                                                     UHVHW   VXSHUYLVLRQ

                                                                                                                                                                         5&/6                                     ,QW     3253'5                   9''$966$

             3%>@              *3,23257%                                                                                                                           3//                                                 %25                   1567

             3&>@              *3,23257&                                                                                                                                                                                     39'

                                                                                                                                                                                                                          #9''$ #9''

             3'>@              *3,23257'                                                                                                                                                                                 ;7$/26&              26&B,1

                                                                                                                                                                                                                               0+]              26&B287

             3(>@              *3,23257(                                                                                     5HVHW                                                                                 :'*.

                                                                                                                                   0$FO1RF$N*7
                                                                                                                                   FRQWURO

                                                                                                                                                                                                                          3:5                        9%$7  WR9

             3+>@               *3,23257+                                                                                                                                                                          LQWHUIDFH

                                                                                                                                   +&/.$3%&/.  $3%&/.$+%3&/.$+%3&/.                                                            #9%$7             26&B,1

                                                                                                                                                                                                                   /6      ;7$/N+]              26&B287

                                                                                                                                                                                                                               57&                   $/$50B287

                                                                                                                                                                                                                               $:8

                                                                                                                                                                                                                   /6     %DFNXSUHJLVWHU            67$03

                                                                                                                                                &5&                                                                       7,0                       FKDQQHOV(75DV$)

                                                                                                                                                                                                                                         E

                                                                                                                                                                                                                          7,0           E         FKDQQHOV(75DV$)

                                                                                         '0$                                                   '0$

             XSWR$)          (;7,7:.83                                                                                                                                                                           7,0           E         FKDQQHOV(75DV$)

             $;=                3$)/--#            &)&/                                                 $+%$3%  $+%$3%                                                                                          7,0           E         FKDQQHOV

        #-$ #+AS!&

FRPSOFKDQQHOV7,0B&+>@1

    FKDQQHOV7,0B&+>@(75   7,03:0E

             %.,1DV$)

                                                                                                                                                                                                                                  VPFDUG            5;7;DV$)

        FKDQQHOVDV$)                7,0       E                                                                                                                                                                  86$57        LU'$         &76576DV$)

        FKDQQHODV$)                   7,0      E                                                                                                                                                                  63,6                   026,6'0,626'BH[W6&.&.

                                                                                                                        ::'*                                                                                                                         166:60&.DV$)

        FKDQQHODV$)                   7,0      E                                                                                                                                                                  63,6                   026,6'0,626'BH[W6&.&.

                                                                           $3%0+]                                                                                                                                                               166:60&.DV$)

             5;7;&.           VLUP'$FDUG86$57                                                                                                                                                                     ,&60%86                   6&/6'$60%$DV$)

        &76576DV$)                                                                                                                                                         $3%$3%0+] 0P+D][

                                   VLUP'$FDUG86$57                                                                                                                                                                     ,&60%86                   6&/6'$60%$DV$)

        5;7;&.DV$)

             026,0,62                                                                                                                                                                                                ,&60%86                   6&/6'$60%$DV$)

        6&.166DV$)                    63,                             $3% 0+]

             026,0,62                  63,

        6&.166DV$)

        9''5()B$'&                 87H6P$S5H7UDWX0U%HSVVHQVRU

        DQDORJLQSXWV          $'&              ,)

                                   #9''$

                                                                                                                                                                                                                                                                     069

1.  The timers connected to APB2 are clocked                         from                TIMxCLK              up        to     84  MHz,                                  while                                the  timers  connected             to  APB1   are      clocked
    from TIMxCLK up to 42 MHz.

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STM32F401xB STM32F401xC                                              Functional overview

3      Functional overview

3.1    Arm® Cortex®-M4 with FPU core with embedded Flash and

       SRAM

       The Arm® Cortex®-M4 with FPU processor is the latest generation of Arm processors for

       embedded systems. It was developed to provide a low-cost platform that meets the needs of

       MCU implementation, with a reduced pin count and low-power consumption, while

       delivering outstanding computational performance and an advanced response to interrupts.

       The Arm® Cortex®-M4 with FPU 32-bit RISC processor features exceptional code-

       efficiency, delivering the high-performance expected from an Arm core in the memory size

       usually associated with 8- and 16-bit devices. The processor supports a set of DSP

       instructions which allow efficient signal processing and complex algorithm execution. Its

       single precision FPU (floating point unit) speeds up software development by using

       metalanguage development tools, while avoiding saturation.

       The STM32F401xB/STM32F401xC devices are compatible with all Arm tools and software.

       Figure 3 shows the general block diagram of the STM32F401xB/STM32F401xC.

Note:  Cortex®-M4 with FPU is binary compatible with Cortex®-M3.

3.2    Adaptive real-time memory accelerator (ART Accelerator™)

       The ART Accelerator™ is a memory accelerator which is optimized for STM32 industry-
       standard Arm® Cortex®-M4 with FPU processors. It balances the inherent performance
       advantage of the Arm® Cortex®-M4 with FPU over Flash memory technologies, which

       normally requires the processor to wait for the Flash memory at higher frequencies.

       To release the processor full 105 DMIPS performance at this frequency, the accelerator

       implements an instruction prefetch queue and branch cache, which increases program

       execution speed from the 256-bit Flash memory. Based on CoreMark benchmark, the

       performance achieved thanks to the ART accelerator is equivalent to 0 wait state program

       execution from Flash memory at a CPU frequency up to 84 MHz.

3.3    Memory protection unit

       The memory protection unit (MPU) is used to manage the CPU accesses to memory to

       prevent one task to accidentally corrupt the memory or resources used by any other active

       task. This memory area is organized into up to 8 protected areas that can in turn be divided

       up into 8 subareas. The protection area sizes are between 32 bytes and the whole 4

       gigabytes of addressable memory.

       The MPU is especially helpful for applications where some critical or certified code has to be

       protected against the misbehavior of other tasks. It is usually managed by an RTOS (real-

       time operating system). If a program accesses a memory location that is prohibited by the

       MPU, the RTOS can detect it and take action. In an RTOS environment, the kernel can

       dynamically update the MPU area setting, based on the process to be executed.

       The MPU is optional and can be bypassed for applications that do not need it.

                         DocID024738 Rev 10                                                       15/139

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Functional  overview                                                                               STM32F401xB STM32F401xC

3.4         Embedded Flash memory

            The devices embed up to 256 Kbytes of Flash memory available for storing programs and

            data.

3.5         CRC (cyclic redundancy check) calculation unit

            The CRC (cyclic redundancy check) calculation unit is used to get a CRC code from a 32-bit

            data word and a fixed generator polynomial.

            Among other applications, CRC-based techniques are used to verify data transmission or

            storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of

            verifying the Flash memory integrity. The CRC calculation unit helps compute a software

            signature during runtime, to be compared with a reference signature generated at link-time

            and stored at a given memory location.

3.6         Embedded SRAM

            All devices embed:

            •      Up to 64 Kbytes of system SRAM which can be accessed (read/write) at CPU clock

                   speed with 0 wait states

3.7         Multi-AHB bus matrix

            The 32-bit multi-AHB bus matrix interconnects all the masters (CPU, DMAs) and the slaves

            (Flash memory, RAM, AHB and APB peripherals) and ensures a seamless and efficient

            operation even when several high-speed peripherals work simultaneously.

                                                        Figure 4. Multi-AHB matrix

                             $50                    *3                  *3

                             &RUWH[0       '0$             '0$

                      ,EXV  'EXV  6EXV   '0$B3,  '0$B0(0  '0$B0(0      '0$B3

                      6     6         6              6    6            6

                                                                                        0  ,&2'(  $&&(/

                                                                                                          )ODVK

                                                                                        0  '&2'(

                                                                                        0                65$0

                                                                                        0                $+%      $3%
                                                                                                          SHULSK

                                                                                        0                $+%      $3%
                                                                                                          SHULSK

                                            %XVPDWUL[6

                                                                                                                   069

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STM32F401xB STM32F401xC                                                           Functional overview

3.8   DMA controller (DMA)

      The devices feature two general-purpose dual-port DMAs (DMA1 and DMA2) with 8

      streams each. They are able to manage memory-to-memory, peripheral-to-memory and

      memory-to-peripheral transfers. They feature dedicated FIFOs for APB/AHB peripherals,

      support burst transfer and are designed to provide the maximum peripheral bandwidth

      (AHB/APB).

      The two DMA controllers support circular buffer management, so that no specific code is

      needed when the controller reaches the end of the buffer. The two DMA controllers also

      have a double buffering feature, which automates the use and switching of two memory

      buffers without requiring any special code.

      Each stream is connected to dedicated hardware DMA requests, with support for software

      trigger on each stream. Configuration is made by software and transfer sizes between

      source and destination are independent.

      The DMA can be used with the main peripherals:

      •  SPI and I2S

      •  I2C

      •  USART

      •  General-purpose, basic and advanced-control timers TIMx

      •  SD/SDIO/MMC host interface

      •  ADC

3.9   Nested vectored interrupt controller (NVIC)

      The devices embed a nested vectored interrupt controller able to manage 16 priority levels,
      and handle up to 62 maskable interrupt channels plus the 16 interrupt lines of the Cortex®-

      M4 with FPU.

      •  Closely coupled NVIC gives low-latency interrupt processing

      •  Interrupt entry vector table address passed directly to the core

      •  Allows early processing of interrupts

      •  Processing of late arriving, higher-priority interrupts

      •  Support tail chaining

      •  Processor state automatically saved

      •  Interrupt entry restored on interrupt exit with no instruction overhead

      This hardware block provides flexible interrupt management features with minimum interrupt

      latency.

3.10  External interrupt/event controller (EXTI)

      The external interrupt/event controller consists of 21 edge-detector lines used to generate

      interrupt/event requests. Each line can be independently configured to select the trigger

      event (rising edge, falling edge, both) and can be masked independently. A pending register

      maintains the status of the interrupt requests. The EXTI can detect an external line with a

      pulse width shorter than the Internal APB2 clock period. Up to 81 GPIOs can be connected

      to the 16 external interrupt lines.

                                DocID024738 Rev 10                                                 17/139

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Functional  overview                                                   STM32F401xB STM32F401xC

3.11        Clocks and startup

            On reset the 16 MHz internal RC oscillator is selected as the default CPU clock. The

            16 MHz internal RC oscillator is factory-trimmed to offer 1% accuracy at 25 °C. The

            application can then select as system clock either the RC oscillator or an external 4-26 MHz

            clock source. This clock can be monitored for failure. If a failure is detected, the system

            automatically switches back to the internal RC oscillator and a software interrupt is

            generated (if enabled). This clock source is input to a PLL thus allowing to increase the

            frequency up to 84 MHz. Similarly, full interrupt management of the PLL clock entry is

            available when necessary (for example if an indirectly used external oscillator fails).

            Several prescalers allow the configuration of the two AHB buses, the high-speed APB

            (APB2) and the low-speed APB (APB1) domains. The maximum frequency of the two AHB

            buses is 84 MHz while the maximum frequency of the high-speed APB domains is 84 MHz.

            The maximum allowed frequency of the low-speed APB domain is 42 MHz.

            The devices embed a dedicated PLL (PLLI2S) which allows to achieve audio class
            performance. In this case, the I2S master clock can generate all standard sampling

            frequencies from 8 kHz to 192 kHz.

3.12        Boot modes

            At startup, boot pins are used to select one out of three boot options:

            •  Boot from user Flash

            •  Boot from system memory

            •  Boot from embedded SRAM

            The bootloader is located in system memory. It is used to reprogram the Flash memory by

            using either USART1(PA9/10), USART2(PD5/6), USB OTG FS in device mode (PA11/12)

            through DFU (device firmware upgrade), I2C1(PB6/7), I2C2(PB10/3), I2C3(PA8/PB4),

            SPI1(PA4/5/6/7), SPI2(PB12/13/14/15) or SPI3(PA15, PC10/11/12).

            For more detailed information on the bootloader, refer to Application Note: AN2606, STM32

            microcontroller system memory boot mode.

3.13        Power supply schemes

            •  VDD = 1.7 to 3.6 V: external power supply for I/Os with the internal supervisor

               (POR/PDR) disabled, provided externally through VDD pins. Requires the use of an
               external power supply supervisor connected to the VDD and PDR_ON pins.

            •  VDD = 1.8 to 3.6 V: external power supply for I/Os and the internal regulator (when

               enabled), provided externally through VDD pins.

            •  VSSA, VDDA = 1.7 to 3.6 V: external analog power supplies for ADC, Reset blocks, RCs

               and PLL. VDDA and VSSA must be connected to VDD and VSS, respectively, with
               decoupling technique.

            •  VBAT = 1.65 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and

               backup registers (through power switch) when VDD is not present.

            Refer to Figure 18: Power supply scheme for more details.

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STM32F401xB STM32F401xC                                                              Functional overview

3.14    Power supply supervisor

3.14.1  Internal reset ON

        This feature is available for VDD operating voltage range 1.8 V to 3.6 V.

        The internal power supply supervisor is enabled by holding PDR_ON high.

        The devices have an integrated power-on reset (POR) / power-down reset (PDR) circuitry

        coupled with a Brownout reset (BOR) circuitry. At power-on, POR is always active, and

        ensures proper operation starting from 1.8 V. After the 1.8 V POR threshold level is

        reached, the option byte loading process starts, either to confirm or modify default

        thresholds, or to disable BOR permanently. Three BOR thresholds are available through

        option bytes.

        The devices remain in reset mode when VDD is below a specified threshold, VPOR/PDR or
        VBOR, without the need for an external reset circuit.

        The devices also feature an embedded programmable voltage detector (PVD) that monitors

        the VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
        generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is
        higher than the VPVD threshold. The interrupt service routine can then generate a warning
        message and/or put the MCU into a safe state. The PVD is enabled by software.

3.14.2  Internal reset OFF

        This feature is available only on packages featuring the PDR_ON pin. The internal power-on

        reset (POR) / power-down reset (PDR) circuitry is disabled by setting the PDR_ON pin to

        low.

        An external power supply supervisor should monitor VDD and should maintain the device in
        reset mode as long as VDD is below a specified threshold. PDR_ON should be connected to
        this external power supply supervisor. Refer to Figure 5: Power supply supervisor

        interconnection with internal reset OFF.

              Figure 5. Power supply supervisor interconnection with internal reset OFF(1)

                         9''

                              ([WHUQDO9''SRZHUVXSSO\VXSHUYLVRU

                                                  ([WUHVHWFRQWUROOHUDFWLYHZKHQ

                                                               9''9

                              3'5B21                           $SSOLFDWLRQUHVHW

                                                  1567         VLJQDO RSWLRQDO

                              9''

                                                                                               069

        1.  The PRD_ON pin is only available on the WLCSP49 and UFBGA100 packages.

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Functional  overview                                                 STM32F401xB STM32F401xC

            The VDD specified threshold, below which the device must be maintained under reset, is
            1.7 V (see Figure 6).

            A comprehensive set of power-saving mode allows to design low-power applications.

            When the internal reset is OFF, the following integrated features are no longer supported:

            •  The integrated power-on reset (POR) / power-down reset (PDR) circuitry is disabled.

            •  The brownout reset (BOR) circuitry must be disabled.

            •  The embedded programmable voltage detector (PVD) is disabled.

            •  VBAT functionality is no more available and VBAT pin should be connected to VDD.

                                Figure 6. PDR_ON control with internal reset OFF

                                                                     9 ''

               3'5   9

                                                                                          WLPH

                                                     5HVHWE\RWKHUVRXUFHWKDQ

                                                     SRZHUVXSSO\VXSHUYLVRU

                                                 1567

                                3'5B21                                            3'5B21

                                                                                          WLPH

                                                                                                069

3.15        Voltage regulator

            The regulator has four operating modes:

            •  Regulator ON

               –      Main regulator mode (MR)

               –      Low power regulator (LPR)

               –      Power-down

            •  Regulator OFF

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STM32F401xB STM32F401xC                                                       Functional overview

3.15.1  Regulator ON

        On packages embedding the BYPASS_REG pin, the regulator is enabled by holding

        BYPASS_REG low. On all other packages, the regulator is always enabled.

        There are three power modes configured by software when the regulator is ON:

        •  MR is used in the nominal regulation mode (With different voltage scaling in Run)

           In Main regulator mode (MR mode), different voltage scaling are provided to reach the

           best compromise between maximum frequency and dynamic power consumption.

        •  LPR is used in the Stop modes

           The LP regulator mode is configured by software when entering Stop mode.

        •  Power-down is used in Standby mode.

           The Power-down mode is activated only when entering in Standby mode. The regulator

           output is in high impedance and the kernel circuitry is powered down, inducing zero

           consumption. The contents of the registers and SRAM are lost.

        Depending on the package, one or two external ceramic capacitors should be connected on

        the VCAP_1 and VCAP_2 pins. The VCAP_2 pin is only available for the LQFP100 and
        UFBGA100 packages.

        All packages have the regulator ON feature.

3.15.2  Regulator OFF

        The Regulator OFF is available only on the UFBGA100, which features the BYPASS_REG

        pin. The regulator is disabled by holding BYPASS_REG high. The regulator OFF mode

        allows to supply externally a V12 voltage source through VCAP_1 and VCAP_2 pins.

        Since the internal voltage scaling is not managed internally, the external voltage value must

        be aligned with the targeted maximum frequency. Refer to Table 14: General operating

        conditions.

        The two 2.2 µF VCAP ceramic capacitors should be replaced by two 100 nF decoupling
        capacitors. Refer to Figure 17: Power supply scheme.

        When the regulator is OFF, there is no more internal monitoring on V12. An external power

        supply supervisor should be used to monitor the V12 of the logic power domain. PA0 pin

        should be used for this purpose, and act as power-on reset on V12 power domain.

        In regulator OFF mode, the following features are no more supported:

        •  PA0 cannot be used as a GPIO pin since it allows to reset a part of the V12 logic power

           domain which is not reset by the NRST pin.

        •  As long as PA0 is kept low, the debug mode cannot be used under power-on reset. As

           a consequence, PA0 and NRST pins must be managed separately if the debug

           connection under reset or pre-reset is required.

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Functional  overview                                                    STM32F401xB          STM32F401xC

                                         Figure 7. Regulator OFF

                             9         ([WHUQDO9&$3BSRZHU

                                              VXSSO\VXSHUYLVRU         $SSOLFDWLRQUHVHW

                                         ([WUHVHWFRQWUROOHUDFWLYH  VLJQDO RSWLRQDO 

                                         ZKHQ9&$3B0LQ9

                                         9''                     3$    1567

                                                          9''

                                                          %<3$66B5(*

                                         9

                                                          9&$3B

                                                          9&$3B

                                                                                                    DL9

            The  following conditions must be respected:

            •    VDD should always be higher than VCAP_1 and VCAP_2 to avoid current injection

                 between power domains.

            •    If the time for VCAP_1 and VCAP_2 to reach V12 minimum value is faster than the time for

                 VDD to reach 1.7 V, then PA0 should be kept low to cover both conditions: until VCAP_1
                 and VCAP_2 reach V12 minimum value and until VDD reaches 1.7 V (see Figure 8).

            •    Otherwise, if the time for VCAP_1 and VCAP_2 to reach V12 minimum value is slower

                 than the time for VDD to reach 1.7 V, then PA0 could be asserted low externally (see
                 Figure 9).

            •    If VCAP_1 and VCAP_2 go below V12 minimum value and VDD is higher than 1.7 V, then a

                 reset must be asserted on PA0 pin.

Note:       The  minimum value of V12 depends on the maximum frequency targeted in the application

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STM32F401xB  STM32F401xC                                                               Functional  overview

                             Figure 8. Startup in regulator OFF: slow VDD slope -
                             power-down reset risen after VCAP_1/VCAP_2 stabilization

                                                                                 9''

             3'5  9                        9&$3B9&$3B

                   9
                   0LQ9

                                                                                       WLPH

                                                                                 1567

                                                                                       WLPH

                                                                                                   06Y9

1.           This figure is valid whatever the internal reset mode (ON or OFF).

                            Figure 9. Startup in regulator OFF mode: fast VDD slope -
                   power-down reset risen before VCAP_1/VCAP_2 stabilization

                                                                                 9''

             3'5  9

                   9                           9&$3B9&$3B

                   0LQ9

                                                                                 1567  WLPH

                             3$DVVHUWHGH[WHUQDOO\

                                                                                       WLPH        06Y9

1.           This figure is valid whatever the internal reset mode (ON or OFF).

                             DocID024738 Rev 10                                                    23/139

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Functional overview                                                     STM32F401xB STM32F401xC

3.15.3  Regulator ON/OFF and internal power supply supervisor availability

        Table 3. Regulator ON/OFF and internal power supply supervisor availability

        Package      Regulator ON                   Regulator OFF       Power supply         Power supply

                                                                        supervisor ON        supervisor OFF

    UFQFPN48         Yes                            No                  Yes                  No

                                                                        Yes                  Yes

    WLCSP49          Yes                            No                  PDR_ON set  to  VDD  PDR_ON external
                                                                                             control(1)

        LQFP64       Yes                            No                  Yes                  No

        LQFP100      Yes                            No                  Yes                  No

                     Yes                            Yes                 Yes                  Yes

    UFBGA100         BYPASS_REG set to              BYPASS_REG set to   PDR_ON set  to  VDD  PDR_ON external
                                                                                             control (1)
                     VSS                            VDD

1.  Refer to Section 3.14: Power supply supervisor

3.16    Real-time clock (RTC) and backup registers

        The backup domain includes:

        •        The real-time clock (RTC)

        •        20 backup registers

        The real-time clock (RTC) is an independent BCD timer/counter. Dedicated registers contain

        the second, minute, hour (in 12/24 hour), week day, date, month, year, in BCD (binary-

        coded decimal) format. Correction for 28, 29 (leap year), 30, and 31 day of the month are

        performed automatically. The RTC features a reference clock detection, a more precise

        second source clock (50 or 60 Hz) can be used to enhance the calendar precision. The RTC

        provides a programmable alarm and programmable periodic interrupts with wakeup from

        Stop and Standby modes. The sub-seconds value is also available in binary format.

        It is clocked by a 32.768 kHz external crystal, resonator or oscillator, the internal low-power

        RC oscillator or the high-speed external clock divided by 128. The internal low-speed RC

        has a typical frequency of 32 kHz. The RTC can be calibrated using an external 512 Hz

        output to compensate for any natural quartz deviation.

        Two alarm registers are used to generate an alarm at a specific time and calendar fields can

        be independently masked for alarm comparison. To generate a periodic interrupt, a 16-bit

        programmable binary auto-reload downcounter with programmable resolution is available

        and allows automatic wakeup and periodic alarms from every 120 µs to every 36 hours.

        A 20-bit prescaler is used for the time base clock. It is by default configured to generate a

        time base of 1 second from a clock at 32.768 kHz.

        The backup registers are 32-bit registers used to store 80 bytes of user application data

        when VDD power is not present. Backup registers are not reset by a system, a power reset,
        or when the device wakes up from the Standby mode (see Section 3.17: Low-power

        modes).

        Additional 32-bit registers contain the programmable alarm subseconds, seconds, minutes,

        hours, day, and date.

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STM32F401xB STM32F401xC                                                     Functional overview

       The RTC and backup registers are supplied through a switch that is powered either from the

       VDD supply when present or from the VBAT pin.

3.17   Low-power modes

       The devices support three low-power modes to achieve the best compromise between low

       power consumption, short startup time and available wakeup sources:

       •  Sleep mode

          In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can

          wake up the CPU when an interrupt/event occurs.

       •  Stop mode

          The Stop mode achieves the lowest power consumption while retaining the contents of

          SRAM and registers. All clocks in the 1.2 V domain are stopped, the PLL, the HSI RC

          and the HSE crystal oscillators are disabled. The voltage regulator can also be put

          either in normal or in low-power mode.

          The devices can be woken up from the Stop mode by any of the EXTI line (the EXTI

          line source can be one of the 16 external lines, the PVD output, the RTC alarm/

          wakeup/ tamper/ time stamp events).

       •  Standby mode

          The Standby mode is used to achieve the lowest power consumption. The internal

          voltage regulator is switched off so that the entire 1.2 V domain is powered off. The

          PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering

          Standby mode, the SRAM and register contents are lost except for registers in the

          backup domain when selected.

          The devices exit the Standby mode when an external reset (NRST pin), an IWDG reset,

          a rising edge on the WKUP pin, or an RTC alarm/ wakeup/ tamper/time stamp event

          occurs.

          Standby mode is not supported when the embedded voltage regulator is bypassed and

          the 1.2 V domain is controlled by an external power.

3.18   VBAT operation

       The VBAT pin allows to power the device VBAT domain from an external battery, an external
       super-capacitor, or from VDD when no external battery and an external super-capacitor are
       present.

       VBAT operation is activated when VDD is not present.

       The VBAT pin supplies the RTC and the backup registers.

Note:  When the microcontroller is supplied from VBAT, external interrupts and RTC alarm/events

       do not exit it from VBAT operation. When PDR_ON pin is not connected to VDD (internal
       Reset OFF), the VBAT functionality is no more available and VBAT pin should be connected
       to VDD.

                         DocID024738 Rev 10                                                      25/139

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Functional overview                                                       STM32F401xB STM32F401xC

3.19      Timers and watchdogs

          The devices embed one advanced-control timer, seven general-purpose timers and two

          watchdog timers.

          All timer counters can be frozen in debug mode.

          Table 4 compares the features of the advanced-control and general-purpose timers.

                                 Table   4. Timer feature comparison

                                                    DMA         Capture/                Max.      Max.

Timer     Timer      Counter    Counter  Prescaler  request     compare   Complemen-   interface  timer

type              resolution    type     factor     generation  channels  tary output  clock      clock

                                                                                       (MHz)      (MHz)

                                         Any

Advanced                         Up,     integer

-control  TIM1       16-bit     Down,    between 1  Yes          4        Yes           84        84

                                Up/down  and

                                         65536

                                         Any

          TIM2,                  Up,     integer

          TIM5       32-bit     Down,    between 1  Yes          4        No            42        84

                                Up/down  and

                                         65536

                                         Any

          TIM3,                  Up,     integer

          TIM4       16-bit     Down,    between 1  Yes          4        No            42        84

                                Up/down  and

General                                  65536

purpose                                  Any

                                         integer

          TIM9       16-bit      Up      between 1  No           2        No            84        84

                                         and

                                         65536

                                         Any

          TIM10,                         integer

          TIM11      16-bit      Up      between 1  No           1        No            84        84

                                         and

                                         65536

3.19.1    Advanced-control timers (TIM1)

          The advanced-control timer (TIM1) can be seen as three-phase PWM generators

          multiplexed on 4 independent channels. It has complementary PWM outputs with

          programmable inserted dead times. It can also be considered as a complete general-

          purpose timer. Its 4 independent channels can be used for:

          •      Input capture

          •      Output compare

          •      PWM generation (edge- or center-aligned modes)

          •      One-pulse mode output

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STM32F401xB STM32F401xC                                               Functional overview

        If configured as standard 16-bit timers, it has the same features as the general-purpose

        TIMx timers. If configured as a 16-bit PWM generator, it has full modulation capability (0-

        100%).

        The advanced-control timer can work together with the TIMx timers via the Timer Link

        feature for synchronization or event chaining.

        TIM1 supports independent DMA request generation.

3.19.2  General-purpose timers (TIMx)

        There are seven synchronizable general-purpose timers embedded in the

        STM32F401xB/STM32F401xC (see Table 4 for differences).

        •  TIM2, TIM3, TIM4, TIM5

           The STM32F401xB/STM32F401xC devices are 4 full-featured general-purpose timers:

           TIM2, TIM5, TIM3, and TIM4.The TIM2 and TIM5 timers are based on a 32-bit auto-

           reload up/downcounter and a 16-bit prescaler. The TIM3 and TIM4 timers are based on

           a 16-bit auto-reload up/downcounter and a 16-bit prescaler. They all feature four

           independent channels for input capture/output compare, PWM or one-pulse mode

           output. This gives up to 16 input capture/output compare/PWMs on the largest

           packages.

           The TIM2, TIM3, TIM4, TIM5 general-purpose timers can work together, or with the

           other general-purpose timers and the advanced-control timers TIM1 and TIM8 via the

           Timer Link feature for synchronization or event chaining.

           Any of these general-purpose timers can be used to generate PWM outputs.

           TIM2, TIM3, TIM4, TIM5 all have independent DMA request generation. They are

           capable of handling quadrature (incremental) encoder signals and the digital outputs

           from 1 to 4 hall-effect sensors.

        •  TIM9, TIM10 and TIM11

           These timers are based on a 16-bit auto-reload upcounter and a 16-bit prescaler.

           TIM10 and TIM11 feature one independent channel, whereas TIM9 has two

           independent channels for input capture/output compare, PWM or one-pulse mode

           output. They can be synchronized with the TIM2, TIM3, TIM4, TIM5 full-featured

           general-purpose timers. They can also be used as simple time bases.

3.19.3  Independent watchdog

        The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is

        clocked from an independent 32 kHz internal RC and as it operates independently from the

        main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog

        to reset the device when a problem occurs, or as a free-running timer for application timeout

        management. It is hardware- or software-configurable through the option bytes.

3.19.4  Window watchdog

        The window watchdog is based on a 7-bit downcounter that can be set as free-running. It

        can be used as a watchdog to reset the device when a problem occurs. It is clocked from

        the main clock. It has an early warning interrupt capability and the counter can be frozen in

        debug mode.

                                   DocID024738 Rev 10                                                27/139

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Functional  overview                                         STM32F401xB STM32F401xC

3.19.5      SysTick timer

            This timer is dedicated to real-time operating systems, but could also be used as a standard

            downcounter. It features:

            •  A 24-bit downcounter

            •  Autoreload capability

            •  Maskable system interrupt generation when the counter reaches 0

            •  Programmable clock source.

3.20        Inter-integrated circuit interface (I2C)

            Up to three I2C bus interfaces can operate in multimaster and slave modes. They can

            support the standard (up to 100 kHz) and fast (up to 400 kHz) modes. The I2C bus

            frequency can be increased up to 1 MHz. For more details about the complete solution,

            please contact your local ST sales representative.They also support the 7/10-bit addressing

            mode and the 7-bit dual addressing mode (as slave). A hardware CRC

            generation/verification is embedded.

            They can be served by DMA and they support SMBus 2.0/PMBus.

            The devices also include programmable analog and digital noise filters (see Table 5).

                               Table 5. Comparison of I2C analog and digital filters

                                       Analog filter         Digital filter

            Pulse width of             ≥ 50 ns        Programmable length from 1 to 15 I2C peripheral clocks

            suppressed spikes

3.21        Universal synchronous/asynchronous receiver transmitters

            (USART)

            The devices embed three universal synchronous/asynchronous receiver transmitters

            (USART1, USART2 and USART6).

            These three interfaces provide asynchronous communication, IrDA SIR ENDEC support,

            multiprocessor communication mode, single-wire half-duplex communication mode and

            have LIN Master/Slave capability. The USART1 and USART6 interfaces are able to

            communicate at speeds of up to 10.5 Mbit/s. The USART2 interface communicates at up to

            5.25 bit/s.

            USART1 and USART2 also provide hardware management of the CTS and RTS signals,

            Smart Card mode (ISO 7816 compliant) and SPI-like communication capability. All

            interfaces can be served by the DMA controller.

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STM32F401xB STM32F401xC                                                     Functional overview

                             Table 6. USART feature comparison

                                                            Max. baud       Max. baud

USART   Standard  Modem      LIN  SPI     irDA  Smartcard   rate in Mbit/s  rate in Mbit/s        APB

name    features  (RTS/CTS)       master        (ISO 7816)  (oversampling   (oversampling        mapping

                                                            by 16)          by 8)

                                                                                                  APB2

USART1  X         X          X    X       X            X    5.25            10.5                  (max.

                                                                                                  84 MHz)

                                                                                                  APB1

USART2  X         X          X    X       X            X    2.62            5.25                  (max.

                                                                                                  42 MHz)

                                                                                                  APB2

USART6  X         N.A        X    X       X            X    5.25            10.5                  (max.

                                                                                                  84 MHz)

3.22    Serial peripheral interface (SPI)

        The devices feature up to four SPIs in slave and master modes in full-duplex and simplex

        communication modes. SPI1 and SPI4      can communicate at up to 42 Mbit/s, SPI2 and SPI3

        can communicate at up to 21 Mbit/s. The 3-bit prescaler gives 8 master mode frequencies

        and the frame is configurable to 8 bits or 16 bits. The hardware CRC generation/verification

        supports basic SD Card/MMC modes. All SPIs can be served by the DMA controller.

        The SPI interface can be configured to operate in TI mode for communications in master

        mode and slave mode.

3.23    Inter-integrated sound (I2S)

        Two standard I2S interfaces (multiplexed with SPI2 and SPI3) are available. They can be

        operated in master or slave mode, in full duplex and simplex communication modes           and

        can be configured to operate with a 16-/32-bit resolution as an input or output channel.

        Audio sampling frequencies from 8 kHz up to 192 kHz are supported. When either or both of
        the I2S interfaces is/are configured in master mode, the master clock can be output to the

        external DAC/CODEC at 256 times the sampling frequency.

        All I2Sx can be served by the DMA controller.

3.24    Audio PLL (PLLI2S)

        The devices feature an additional dedicated PLL for audio I2S application. It allows to
        achieve error-free I2S sampling clock accuracy without compromising on the CPU

        performance.

        The PLLI2S configuration can be modified to manage an I2S sample rate change without

        disabling the main PLL (PLL) used for the CPU.

        The audio PLL can be programmed with very low error to obtain sampling rates ranging

        from 8 kHz to 192 kHz.

        In addition to the audio PLL, a master clock input pin can be used to synchronize the I2S

        flow with an external PLL (or Codec output).

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Functional  overview                                                       STM32F401xB STM32F401xC

3.25        Secure digital input/output interface (SDIO)

            An SD/SDIO/MMC host interface is available, that supports MultiMediaCard System

            Specification Version 4.2 in three different databus modes: 1-bit (default), 4-bit and 8-bit.

            The interface allows data transfer at up to 48 MHz, and is compliant with the SD Memory

            Card Specification Version 2.0.

            The SDIO Card Specification Version 2.0 is also supported with two different databus

            modes: 1-bit (default) and 4-bit.

            The current version supports only one SD/SDIO/MMC4.2 card at any one time and a stack

            of MMC4.1 or previous.

            In addition to SD/SDIO/MMC, this interface is fully compliant with the CE-ATA digital

            protocol Rev1.1.

3.26        Universal serial bus on-the-go full-speed (OTG_FS)

            The devices embed an USB OTG full-speed device/host/OTG peripheral with integrated

            transceivers. The USB OTG FS peripheral is compliant with the USB 2.0 specification and

            with the OTG 1.0 specification. It has software-configurable endpoint setting and supports

            suspend/resume. The USB OTG full-speed controller requires a dedicated 48 MHz clock

            that is generated by a PLL connected to the HSE oscillator. The major features are:

            •  Combined Rx and Tx FIFO size of 320 × 35 bits with dynamic FIFO sizing

            •  Supports the session request protocol (SRP) and host negotiation protocol (HNP)

            •  4 bidirectional endpoints

            •  8 host channels with periodic OUT support

            •  HNP/SNP/IP inside (no need for any external resistor)

            •  For OTG/Host modes, a power switch is needed in case bus-powered devices are

               connected

3.27        General-purpose input/outputs (GPIOs)

            Each of the GPIO pins can be configured by software as output (push-pull or open-drain,

            with or without pull-up or pull-down), as input (floating, with or without pull-up or pull-down)

            or as peripheral alternate function. Most of the GPIO pins are shared with digital or analog

            alternate functions. All GPIOs are high-current-capable and have speed selection to better

            manage internal noise, power consumption and electromagnetic emission.

            The I/O configuration can be locked if needed by following a specific sequence in order to

            avoid spurious writing to the I/Os registers.

            Fast I/O handling allowing maximum I/O toggling up to 84 MHz.

3.28        Analog-to-digital converter (ADC)

            One 12-bit analog-to-digital converter is embedded and shares up to 16 external channels,

            performing conversions in the single-shot or scan mode. In scan mode, automatic

            conversion is performed on a selected group of analog inputs.

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STM32F401xB STM32F401xC                                         Functional overview

      The ADC can be served by the DMA controller. An analog watchdog feature allows very

      precise monitoring of the converted voltage of one, some or all selected channels. An

      interrupt is generated when the converted voltage is outside the programmed thresholds.

      To synchronize A/D conversion and timers, the ADCs could be triggered by any of TIM1,

      TIM2, TIM3, TIM4 or TIM5 timer.

3.29  Temperature sensor

      The temperature sensor has to generate a voltage that varies linearly with temperature. The

      conversion range is between 1.7 V and 3.6 V. The temperature sensor is internally

      connected to the ADC_IN18 input channel which is used to convert the sensor output

      voltage into a digital value. Refer to the reference manual for additional information.

      As the offset of the temperature sensor varies from chip to chip due to process variation, the

      internal temperature sensor is mainly suitable for applications that detect temperature

      changes instead of absolute temperatures. If an accurate temperature reading is needed,

      then an external temperature sensor part should be used.

3.30  Serial wire JTAG debug port (SWJ-DP)

      The Arm SWJ-DP interface is embedded, and is a combined JTAG and serial wire debug

      port that enables either a serial wire debug or a JTAG probe to be connected to the target.

      Debug is performed using 2 pins only instead of 5 required by the JTAG (JTAG pins could

      be re-use as GPIO with alternate function): the JTAG TMS and TCK pins are shared with

      SWDIO and SWCLK, respectively, and a specific sequence on the TMS pin is used to

      switch between JTAG-DP and SW-DP.

3.31  Embedded Trace Macrocell™

      The Arm Embedded Trace Macrocell provides a greater visibility of the instruction and data

      flow inside the CPU core by streaming compressed data at a very high rate from the

      STM32F401xB/STM32F401xC through a small number of ETM pins to an external

      hardware trace port analyzer (TPA) device. The TPA is connected to a host computer using

      any high-speed channel available. Real-time instruction and data flow activity can be

      recorded and then formatted for display on the host computer that runs the debugger

      software. TPA hardware is commercially available from common development tool vendors.

      The Embedded Trace Macrocell operates with third party debugger software tools.

                          DocID024738 Rev 10                                                   31/139

                                                                                                       53
Pinouts  and pin description                                           STM32F401xB STM32F401xC

4        Pinouts and pin description

                Figure 10. STM32F401xB/STM32F401xC WLCSP49 pinout

                                                                         

             $                3$  3$   3%             3%  %227  966     9''

             %                966   9''    3$            3%  3%    3'5     9%$7

                                                                       B21

             &                3$  3$   3$            3%  3%    3&  3&

                                                                       26&B287 26&B,1

             '                3$   3$    966             3%  3&   3+   3+

                                                                       26&B287 26&B,1

             (                3%  3%   3%            3$  3$    966$    1567

                                                                       95()

             )                3%  9''    3$             3$  3$    3$     9''$

                                                                               95()

             *                3%  9&$3  3%             3%  3%    3$     3$

                                    B

                                                                                           069

         1.  The above figure shows the package top view.

32/139                                 DocID024738 Rev 10
STM32F401xB  STM32F401xC                                                                                     Pinouts and pin   description

                  Figure 11. STM32F401xB/STM32F401xC UFQFPN48 pinout

                                          9''     966  3%  3%  %227  3%  3%  3%  3%   3%     3$  3$

                                                                                             

                          9%$7                                                                                        9''

                          3&                                                                                        966

                  3&26&B,1                                                                                       3$

                  3&26&B287                                                                                      3$

                  3+26&B,1                                                                                          3$

                  3+26&B287                                                  8)4)31                               3$

                          1567                                                                                        3$

                  966$95()                                                                                          3$

                  9''$95()                                                                                          3%

                          3$                                                                                        3%

                          3$                                                                                        3%

                          3$                                                                                        3%

                                                                                             

                                             3$  3$  3$      3$      3$    3%  3%  3%  3%  9&$3B  966   9''

                                                                                                                               069

1.           The  above figure shows the  package      top      view.

                                               DocID024738 Rev 10                                                              33/139

                                                                                                                                            53
Pinouts  and  pin description                                                                                   STM32F401xB               STM32F401xC

                  Figure            12. STM32F401xB/STM32F401xC LQFP64 pinout

                                       9''  966  3%  3%  %227  3%  3%  3%  3%  3%  3'  3&  3&  3&    3$  3$

                  9%$7                                                                              9''
                                                                                                                              
                                    

                  3&                                                                                                           966

                  3&26&B,1                                                                                                  3$

                  3&26&B287                                                                                                 3$

                  3+26&B,1                                                                                                     3$

                  3+26&B287                                                                                                  3$

                  1567                                                                                                         3$

                               3&                                  /4)3                                                     3$

                               3&                                                                                             3&

                               3&                                                                                              3&

                               3&                                                                                              3&

                  966$95()                                                                                                    3&

                  9''$95()                                                                                                    3%

                               3$                                                                                              3%

                               3$                                                                                              3%

                               3$                                                                                              3%

                                                                                                

                                       3$  966  9''  3$  3$    3$  3$  3&  3&  3%  3%      3%   3%  9&$3B  966   9''

                                                                                                                                          069

              1.  The above figure shows the package top view.

34/139                                      DocID024738 Rev 10
STM32F401xB  STM32F401xC                                                                                                                                              Pinouts and pin                                      description

             Figure                  13.  STM32F401xB/STM32F401xC                                                                                       LQFP100 pinout

                                          6$$  633  0%  0%  0"  0"  "//4  0"  0"  0"  0"  0"  0$  0$  0$  0$  0$  0$  0$  0$  0#  0#  0#  0!  0!

                                                                                                                                                                   

                          0%                                                                                                                                                                                           6$$

                          0%                                                                                                                                                                                           633

                          0%                                                                                                                                                                                           6#!0?

                          0%                                                                                                                                                                                           0!

                          0%                                                                                                                                                                                           0!

             6"!4                                                                                                                                                                                                       0!

             0#                                                                                                                                                                                                       0!

             0#
/3#?).                                                                                                                                                                                              0!

             0#
/3#?/54                                                                                                                                                                                             0!

             633                                                                                                                                                                                                       0#

             6$$                                                                                                                                                                                                       0#

             0(
/3#?).                                                                                                                                                                                                0#

             0(
/3#?/54                                                                                    ,1&0                                                                                                    0#

             .234                                                                                                                                                                                                      0$

             0#                                                                                                                                                                                                       0$

             0#                                                                                                                                                                                                       0$

             0#                                                                                                                                                                                                       0$

             0#                                                                                                                                                                                                       0$

             6$$                                                                                                                                                                                                       0$

             633!62%&
                                                                                                                                                                                                0$

             62%&                                                                                                                                                                                                      0$

             6$$!                                                                                                                                                                                                      0"

                          0!                                                                                                                                                                                          0"

                          0!                                                                                                                                                                                          0"

                          0!                                                                                                                                                                                          0"

                                                                                                                                                                    

                                          0!  633  6$$    0!    0!    0!    0!      0#    0#    0"    0"    0"    0%    0%    0%    0%   0%   0%   0%   0%   0%    0"    6#!0?  633     6$$

                                                                                                                                                                                                                           -36

1.           The above figure shows  the package top view.

                                               DocID024738 Rev 10                                                                                                                                                                   35/139

                                                                                                                                                                                                                                            53
Pinouts  and  pin description                                                      STM32F401xB  STM32F401xC

                        Figure 14. STM32F401xB/STM32F401xC             UFBGA100 pinout

                                                                                   

    $            3(     3(   3%          %227  3'  3'  3%       3%   3$  3$  3$   3$

    %            3(     3(   3%          3%    3%  3'  3'       3'   3'   3&  3&   3$

    &         3&       3(   3(          9''    3%                 3'   3'   3&  9&$3   3$

              $17,B7$03                                                                  B

    '         3&       3(   966                                                 3$   3$    3&

              26&B,1

    (         3&       9%$7  %<3$66B5(*                                          3&   3&    3&

              26&B287

    )         3+        966                                                             966    966

              26&B,1

    *         3+        9''                                                             9''    9''

              26&B287

    +            3&     1567  3'5B21                                              3'  3'   3'

    -         966$       3&   3&                                                 3'  3'   3'

    .            95()   3&   3$          3$    3&                 3'   3%  3%  3%   3%

    /         95()      3$   3$          3$    3&  3%  3(       3(  3(  3%  9&$3  3%

                         :.83                                                            B

    0         9''$       3$   3$          3$    3%  3%  3(       3(   3(  3(  3(   3(

                                                                                                      069

1.  This figure shows the package top view

36/139                                             DocID024738 Rev 10
STM32F401xB              STM32F401xC                                                                         Pinouts and pin description

                                            Table 7. Legend/abbreviations used in the pinout table

        Name                      Abbreviation                                                 Definition

        Pin name                  Unless otherwise specified in brackets below the pin name, the pin function during and after

                                  reset is the same as the actual pin name

                                            S                                                  Supply pin

        Pin type                            I                                                  Input only pin

                                            I/O                                                Input/ output pin

                                            FT                                                 5 V tolerant I/O

   I/O structure                            B                                                  Dedicated BOOT0 pin

                                            NRST                       Bidirectional reset pin with embedded weak pull-up resistor

        Notes                     Unless otherwise specified by a note, all I/Os are set as floating inputs during and after reset

        Alternate                 Functions selected through GPIOx_AFR registers

        functions

        Additional                Functions directly selected/enabled through peripheral registers

        functions

                                            Table 8. STM32F401xB/STM32F401xC pin definitions

        Pin Number                                                     I/O structure

UQFN48  WLCSP49          LQFP100  UFBGA100       Pin name    Pin type                 Notes                          Additional

                 LQFP64                          (function                                     Alternate functions   functions
                                            after reset)(1)

-       -        -       1        B2              PE2        I/O       FT             -        SPI4_SCK, TRACECLK,                  -

                                                                                               EVENTOUT

-       -        -       2        A1              PE3        I/O       FT             -        TRACED0, EVENTOUT                    -

-       -        -       3        B1              PE4        I/O       FT             -        SPI4_NSS, TRACED1,                   -

                                                                                               EVENTOUT

-       -        -       4        C2              PE5        I/O       FT             -        SPI4_MISO, TIM9_CH1,                 -

                                                                                               TRACED2, EVENTOUT

-       -        -       5        D2              PE6        I/O       FT             -        SPI4_MOSI, TIM9_CH2,                 -

                                                                                               TRACED3, EVENTOUT

-       -        -       -        D3              VSS        S         -              -                   -                         -

-       -        -       -        C4              VDD        S         -              -                   -                         -

1       B7       1       6        E2              VBAT       S         -              -                   -                         -

2       D5       2       7        C1              PC13       I/O       FT             (2) (3)  EVENTOUT,             RTC_TAMP1,

                                                                                                                     RTC_OUT, RTC_TS

                                                                       DocID024738 Rev 10                                              37/139

                                                                                                                                               53
Pinouts and pin description                                                                                    STM32F401xB STM32F401xC

                                  Table 8. STM32F401xB/STM32F401xC pin definitions (continued)

        Pin Number                                                     I/O structure

UQFN48  WLCSP49          LQFP100  UFBGA100  Pin name         Pin type                 Notes                            Additional

                 LQFP64                     (function                                          Alternate functions     functions
                                            after reset)(1)

                                            PC14-                                     (2) (3)

3       C7       3       8        D1        OSC32_IN         I/O       FT             (4)      EVENTOUT                OSC32_IN

                                            (PC14)

                                            PC15-                                     (2) (3)

4       C6       4       9        E1        OSC32_OUT        I/O       FT             (4)      EVENTOUT                OSC32_OUT

                                            (PC15)

-       -        -       10       F2        VSS              S         -              -                     -                    -

-       -        -       11       G2        VDD              S         -              -                     -                    -

5       D7       5       12       F1        PH0-OSC_IN       I/O       FT             (4)      EVENTOUT                OSC_IN

                                            (PH0)

                                            PH1-                                      (4)

6       D6       6       13       G1        OSC_OUT          I/O       FT                      EVENTOUT                OSC_OUT

                                            (PH1)

7       E7       7       14       H2        NRST             I/O       FT             -        EVENTOUT                          -

-       -        8       15       H1        PC0              I/O       FT             -        EVENTOUT                ADC1_IN10

-       -        9       16       J2        PC1              I/O       FT             -        EVENTOUT                ADC1_IN11

-       -        10      17       J3        PC2              I/O       FT             -        SPI2_MISO, I2S2ext_SD,  ADC1_IN12

                                                                                               EVENTOUT

-       -        11      18       K2        PC3              I/O       FT             -        SPI2_MOSI/I2S2_SD,      ADC1_IN13

                                                                                               EVENTOUT

-       -        -       19       -         VDD              S         -              -                     -                    -

8       E6       12      20       -         VSSA/VREF-       S         -              -                     -                    -

-       -        -       -        J1        VSSA             S         -              -                     -                    -

-       -        -       -        K1        VREF-            S         -              -                     -                    -

9       -        13      -        -         VDDA/VREF+       S         -              -                     -                    -

-       -        -       21       L1        VREF+            S         -              -                     -                    -

-       F7       -       22       M1        VDDA             S         -              -                     -                    -

                                                                                      (5)      USART2_CTS,

10      F6       14      23       L2        PA0              I/O       FT                      TIM2_CH1/TIM2_ETR,      ADC1_IN0, WKUP

                                                                                               TIM5_CH1, EVENTOUT

11      G7       15      24       M2        PA1              I/O       FT             -        USART2_RTS, TIM2_CH2,   ADC1_IN1

                                                                                               TIM5_CH2, EVENTOUT

                                                                                               USART2_TX, TIM2_CH3,

12      E5       16      25       K3        PA2              I/O       FT             -        TIM5_CH3, TIM9_CH1,     ADC1_IN2

                                                                                               EVENTOUT

38/139                                                                 DocID024738 Rev 10
STM32F401xB STM32F401xC                                                                                         Pinouts and pin description

                                  Table 8. STM32F401xB/STM32F401xC pin definitions (continued)

        Pin Number                                                     I/O structure

UQFN48  WLCSP49          LQFP100  UFBGA100  Pin name         Pin type                 Notes                         Additional

                 LQFP64                     (function                                        Alternate functions    functions
                                            after reset)(1)

                                                                                             USART2_RX, TIM2_CH4,

13      E4       17      26       L3        PA3              I/O       FT             -      TIM5_CH4, TIM9_CH2,    ADC1_IN3

                                                                                             EVENTOUT

-       -        18      27       -         VSS              S         -              -                 -                     -

-       -        19      28       -         VDD              S         -              -                 -                     -

-       -        -       -        E3        BYPASS_          I         FT             -                 -                     -

                                            REG

                                                                                             SPI1_NSS,

14      G6       20      29       M3        PA4              I/O       FT             -      SPI3_NSS/I2S3_WS,      ADC1_IN4

                                                                                             USART2_CK, EVENTOUT

                                                                                             SPI1_SCK,

15      F5       21      30       K4        PA5              I/O       FT             -      TIM2_CH1/TIM2_ETR,     ADC1_IN5

                                                                                             EVENTOUT

16      F4       22      31       L4        PA6              I/O       FT             -      SPI1_MISO, TIM1_BKIN,  ADC1_IN6

                                                                                             TIM3_CH1, EVENTOUT

17      F3       23      32       M4        PA7              I/O       FT             -      SPI1_MOSI, TIM1_CH1N,  ADC1_IN7

                                                                                             TIM3_CH2, EVENTOUT

-       -        24      33       K5        PC4              I/O       FT             -      EVENTOUT               ADC1_IN14

-       -        25      34       L5        PC5              I/O       FT             -      EVENTOUT               ADC1_IN15

18      G5       26      35       M5        PB0              I/O       FT             -      TIM1_CH2N, TIM3_CH3,   ADC1_IN8

                                                                                             EVENTOUT

19      G4       27      36       M6        PB1              I/O       FT             -      TIM1_CH3N, TIM3_CH4,   ADC1_IN9

                                                                                             EVENTOUT

20      G3       28      37       L6        PB2              I/O       FT             -      EVENTOUT               BOOT1

-       -        -       38       M7        PE7              I/O       FT             -      TIM1_ETR, EVENTOUT               -

-       -        -       39       L7        PE8              I/O       FT             -      TIM1_CH1N, EVENTOUT              -

-       -        -       40       M8        PE9              I/O       FT             -      TIM1_CH1, EVENTOUT               -

-       -        -       41       L8        PE10             I/O       FT             -      TIM1_CH2N, EVENTOUT              -

-       -        -       42       M9        PE11             I/O       FT             -      SPI4_NSS, TIM1_CH2,              -

                                                                                             EVENTOUT

-       -        -       43       L9        PE12             I/O       FT             -      SPI4_SCK, TIM1_CH3N,             -

                                                                                             EVENTOUT

-       -        -       44       M10       PE13             I/O       FT             -      SPI4_MISO, TIM1_CH3,             -

                                                                                             EVENTOUT

                                                                       DocID024738 Rev 10                                        39/139

                                                                                                                                             53
Pinouts and pin description                                                                               STM32F401xB STM32F401xC

                                  Table 8. STM32F401xB/STM32F401xC pin definitions (continued)

        Pin Number                                                     I/O structure

UQFN48  WLCSP49          LQFP100  UFBGA100  Pin name         Pin type                 Notes                          Additional

                 LQFP64                     (function                                        Alternate functions     functions
                                            after reset)(1)

-       -        -       45       M11       PE14             I/O       FT             -      SPI4_MOSI, TIM1_CH4,    -

                                                                                             EVENTOUT

-       -        -       46       M12       PE15             I/O       FT             -      TIM1_BKIN, EVENTOUT     -

                                                                                             SPI2_SCK/I2S2_CK,

21      E3       29      47       L10       PB10             I/O       FT             -      I2C2_SCL, TIM2_CH3,     -

                                                                                             EVENTOUT

-       -        -       -        K9        PB11             I/O       FT             -      TIM2_CH4, I2C2_SDA,     -

                                                                                             EVENTOUT

22      G2       30      48       L11       VCAP_1           S         -              -                -             -

23      D3       31      49       F12       VSS              S         -              -                -             -

24      F2       32      50       G12       VDD              S         -              -                -             -

                                                                                             SPI2_NSS/I2S2_WS,

25      E2       33      51       L12       PB12             I/O       FT             -      I2C2_SMBA, TIM1_BKIN,   -

                                                                                             EVENTOUT

26      G1       34      52       K12       PB13             I/O       FT             -      SPI2_SCK/I2S2_CK,       -

                                                                                             TIM1_CH1N, EVENTOUT

27      F1       35      53       K11       PB14             I/O       FT             -      SPI2_MISO, I2S2ext_SD,  -

                                                                                             TIM1_CH2N, EVENTOUT

28      E1       36      54       K10       PB15             I/O       FT             -      SPI2_MOSI/I2S2_SD,      RTC_REFIN

                                                                                             TIM1_CH3N, EVENTOUT

-       -        -       55       -         PD8              I/O       FT             -      EVENTOUT                -

-       -        -       56       K8        PD9              I/O       FT             -      EVENTOUT                -

-       -        -       57       J12       PD10             I/O       FT             -      EVENTOUT                -

-       -        -       58       J11       PD11             I/O       FT             -      EVENTOUT                -

-       -        -       59       J10       PD12             I/O       FT             -      TIM4_CH1, EVENTOUT      -

-       -        -       60       H12       PD13             I/O       FT             -      TIM4_CH2, EVENTOUT      -

-       -        -       61       H11       PD14             I/O       FT             -      TIM4_CH3, EVENTOUT      -

-       -        -       62       H10       PD15             I/O       FT             -      TIM4_CH4, EVENTOUT      -

                                                                                             I2S2_MCK, USART6_TX,

-       -        37      63       E12       PC6              I/O       FT             -      TIM3_CH1, SDIO_D6,      -

                                                                                             EVENTOUT

                                                                                             I2S3_MCK, USART6_RX,

-       -        38      64       E11       PC7              I/O       FT             -      TIM3_CH2, SDIO_D7,      -

                                                                                             EVENTOUT

40/139                                                                 DocID024738 Rev 10
STM32F401xB STM32F401xC                                                                                          Pinouts and pin description

                                  Table 8. STM32F401xB/STM32F401xC pin definitions (continued)

        Pin Number                                                     I/O structure

UQFN48  WLCSP49          LQFP100  UFBGA100  Pin name         Pin type                 Notes                            Additional

                 LQFP64                     (function                                        Alternate functions       functions
                                            after reset)(1)

-       -        39      65       E10       PC8              I/O       FT             -      USART6_CK, TIM3_CH3,      -

                                                                                             SDIO_D0, EVENTOUT

                                                                                             I2S_CKIN, I2C3_SDA,

-       -        40      66       D12       PC9              I/O       FT             -      TIM3_CH4, SDIO_D1,        -

                                                                                             MCO_2, EVENTOUT

                                                                                             I2C3_SCL, USART1_CK,

29      D1       41      67       D11       PA8              I/O       FT             -      TIM1_CH1, OTG_FS_SOF,     -

                                                                                             MCO_1, EVENTOUT

30      D2       42      68       D10       PA9              I/O       FT             -      I2C3_SMBA, USART1_TX,     OTG_FS_VBUS

                                                                                             TIM1_CH2, EVENTOUT

31      C2       43      69       C12       PA10             I/O       FT             -      USART1_RX, TIM1_CH3,      -

                                                                                             OTG_FS_ID, EVENTOUT

                                                                                             USART1_CTS, USART6_TX,

32      C1       44      70       B12       PA11             I/O       FT             -      TIM1_CH4, OTG_FS_DM,      -

                                                                                             EVENTOUT

                                                                                             USART1_RTS, USART6_RX,

33      C3       45      71       A12       PA12             I/O       FT             -      TIM1_ETR, OTG_FS_DP,      -

                                                                                             EVENTOUT

34      B3       46      72       A11       PA13 (JTMS-      I/O       FT             -      JTMS-SWDIO, EVENTOUT      -

                                            SWDIO)

-       -        -       73       C11       VCAP_2           S         -              -                -               -

35      B1       47      74       F11       VSS              S         -              -                -               -

36      -        48      75       G11       VDD              S         -              -                -               -

-       B2       -       -        -         VDD              S         -              -                -               -

37      A1       49      76       A10       PA14 (JTCK-      I/O       FT             -      JTCK-SWCLK, EVENTOUT      -

                                            SWCLK)

                                                                                             JTDI, SPI1_NSS,

38      A2       50      77       A9        PA15 (JTDI)      I/O       FT             -      SPI3_NSS/I2S3_WS,         -

                                                                                             TIM2_CH1/TIM2_ETR, JTDI,

                                                                                             EVENTOUT

-       -        51      78       B11       PC10             I/O       FT             -      SPI3_SCK/I2S3_CK,         -

                                                                                             SDIO_D2, EVENTOUT

-       -        52      79       C10       PC11             I/O       FT             -      I2S3ext_SD, SPI3_MISO,    -

                                                                                             SDIO_D3, EVENTOUT

-       -        53      80       B10       PC12             I/O       FT             -      SPI3_MOSI/I2S3_SD,        -

                                                                                             SDIO_CK, EVENTOUT

-       -        -       81       C9        PD0              I/O       FT             -      EVENTOUT                  -

                                                                       DocID024738 Rev 10                                         41/139

                                                                                                                                              53
Pinouts and pin description                                                                                 STM32F401xB STM32F401xC

                                  Table 8. STM32F401xB/STM32F401xC pin definitions (continued)

        Pin Number                                                     I/O structure

UQFN48  WLCSP49          LQFP100  UFBGA100  Pin name         Pin type                 Notes                          Additional

                 LQFP64                     (function                                        Alternate functions     functions
                                            after reset)(1)

-       -        -       82       B9        PD1              I/O       FT             -      EVENTOUT                -

-       -        54      83       C8        PD2              I/O       FT             -      TIM3_ETR, SDIO_CMD,     -

                                                                                             EVENTOUT

-       -        -       84       B8        PD3              I/O       FT             -      SPI2_SCK/I2S2_CK,       -

                                                                                             USART2_CTS, EVENTOUT

-       -        -       85       B7        PD4              I/O       FT             -      USART2_RTS, EVENTOUT    -

-       -        -       86       A6        PD5              I/O       FT             -      USART2_TX, EVENTOUT     -

-       -        -       87       B6        PD6              I/O       FT             -      SPI3_MOSI/I2S3_SD,      -

                                                                                             USART2_RX, EVENTOUT

-       -        -       88       A5        PD7              I/O       FT             -      USART2_CK, EVENTOUT     -

                                                                                             JTDO-SWO, SPI1_SCK,

39      A3       55      89       A8        PB3              I/O       FT             -      SPI3_SCK/I2S3_CK,       -

                                            (JTDO-SWO)                                       I2C2_SDA, TIM2_CH2,

                                                                                             EVENTOUT

                                                                                             NJTRST, SPI1_MISO,

40      A4       56      90       A7        PB4              I/O       FT             -      SPI3_MISO, I2S3ext_SD,  -

                                            (NJTRST)                                         I2C3_SDA, TIM3_CH1,

                                                                                             EVENTOUT

                                                                                             SPI1_MOSI,

41      B4       57      91       C5        PB5              I/O       FT             -      SPI3_MOSI/I2S3_SD,      -

                                                                                             I2C1_SMBA, TIM3_CH2,

                                                                                             EVENTOUT

42      C4       58      92       B5        PB6              I/O       FT             -      I2C1_SCL, USART1_TX,    -

                                                                                             TIM4_CH1, EVENTOUT

43      D4       59      93       B4        PB7              I/O       FT             -      I2C1_SDA, USART1_RX,    -

                                                                                             TIM4_CH2, EVENTOUT

44      A5       60      94       A4        BOOT0            I         B              -                  -           VPP

                                                                                             I2C1_SCL, TIM4_CH3,

45      B5       61      95       A3        PB8              I/O       FT             -      TIM10_CH1, SDIO_D4,     -

                                                                                             EVENTOUT

                                                                                             SPI2_NSS/I2S2_WS,

46      C5       62      96       B3        PB9              I/O       FT             -      I2C1_SDA, TIM4_CH4,     -

                                                                                             TIM11_CH1, SDIO_D5,

                                                                                             EVENTOUT

-       -        -       97       C3        PE0              I/O       FT             -      TIM4_ETR, EVENTOUT      -

-       -        -       98       A2        PE1              I/O       FT             -      EVENTOUT                -

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STM32F401xB STM32F401xC                                                                         Pinouts and pin description

                                  Table 8. STM32F401xB/STM32F401xC pin definitions (continued)

        Pin Number                                                     I/O structure

UQFN48  WLCSP49          LQFP100  UFBGA100  Pin name         Pin type                 Notes                       Additional

                 LQFP64                     (function                                        Alternate functions  functions
                                            after reset)(1)

47      A6       63      99       -         VSS              S         -              -      -                    -

    -   B6       -       -        H3        PDR_ON           I         FT             -      -                    -

48      A7       64      100      -         VDD              S         -              -      -                    -

1.     Function availability depends on the chosen device.

2.     PC13, PC14 and PC15 are supplied through the power switch. Since the switch only sinks a limited amount of current (3
       mA), the use of GPIOs PC13 to PC15 in output mode is limited:
       - The speed should not exceed 2 MHz with a maximum load of 30 pF.
       - These I/Os must not be used as a current source (e.g. to drive an LED).

3.     Main function after the first backup domain power-up. Later on, it depends on the contents of the RTC registers even after
       reset (because these registers are not reset by the main reset). For details on how to manage these I/Os, refer to the RTC
       register description sections in the STM32F401xx reference manual.

4.     FT = 5 V tolerant except when in analog mode or oscillator mode (for PC14, PC15, PH0 and PH1).

5.     If the device is delivered in an UFBGA100 and the BYPASS_REG pin is set to VDD (Regulator off/internal reset ON mode),
       then PA0 is used as an internal Reset (active low)

                                                                       DocID024738 Rev 10                                          43/139

                                                                                                                                           53
44/139                                                                        Table 9. Alternate function mapping                                                                       Pinouts

                                  AF00    AF01       AF02        AF03      AF04        AF05        AF06        AF07        AF08     AF09   AF10      AF11     AF12  AF13   AF14  AF15

                            Port                     TIM3/       TIM9/     I2C1/I2C2/  SPI1/SPI2/  SPI2/I2S2/  SPI3/I2S3/           I2C2/                                               and

                                  SYS_AF  TIM1/TIM2  TIM4/ TIM5  TIM10/    I2C3        I2S2/SPI3/  SPI3/ I2S3  USART1/     USART6   I2C3   OTG1_FS            SDIO                      pin

                                                                 TIM11                 I2S3/SPI4               USART2

                            PA0   -       TIM2_CH1/  TIM5_CH1    -         -           -           -           USART2_     -        -      -         -        -        -      -  EVENT  description

                                          TIM2_ETR                                                             CTS                                                               OUT

                            PA1   -       TIM2_CH2   TIM5_CH2    -         -           -           -           USART2_     -        -      -         -        -        -      -  EVENT

                                                                                                               RTS                                                               OUT

                            PA2   -       TIM2_CH3   TIM5_CH3    TIM9_CH1  -           -           -           USART2_     -        -      -         -        -        -      -  EVENT

                                                                                                               TX                                                                OUT

                            PA3   -       TIM2_CH4   TIM5_CH4    TIM9_CH2  -                       -           USART2_     -        -      -         -        -        -      -  EVENT

                                                                                                               RX                                                                OUT

                            PA4   -       -          -           -         -           SPI1_NSS    SPI3_NSS/   USART2_     -        -      -         -        -        -      -  EVENT

                                                                                                   I2S3_WS     CK                                                                OUT

DocID024738 Rev 10          PA5   -       TIM2_CH1/  -           -         -           SPI1_SCK    -           -           -        -      -         -        -        -      -  EVENT

                                          TIM2_ETR                                                                                                                               OUT

                            PA6   -       TIM1_BKIN  TIM3_CH1    -         -           SPI1_       -           -           -        -      -         -        -        -      -  EVENT

                                                                                       MISO                                                                                      OUT

                            PA7   -       TIM1_CH1N  TIM3_CH2    -         -           SPI1_       -           -           -        -      -         -     -        -      -     EVENT

                    Port A                                                             MOSI                                                                                      OUT

                            PA8   MCO_1   TIM1_CH1   -           -         I2C3_SCL    -           -           USART1_     -        -      OTG_FS_   -     -        -      -     EVENT

                                                                                                               CK                          SOF                                   OUT

                            PA9   -       TIM1_CH2   -           -         I2C3_       -           -           USART1_     -        -      OTG_FS_   -        -        --     -  EVENT

                                                                           SMBA                                TX                          VBUS                                  OUT

                            PA10  -       TIM1_CH3   -           -         -           -           -           USART1_     -        -      OTG_FS_I  -        -        -      -  EVENT

                                                                                                               RX                          D                                     OUT    STM32F401xB STM32F401xC

                            PA11  -       TIM1_CH4   -           -         -           -           -           USART1_     USART6_  -      OTG_FS_   -        -        -      -  EVENT

                                                                                                               CTS         TX              DM                                    OUT

                            PA12  -       TIM1_ETR   -           -         -           -           -           USART1_     USART6_  -      OTG_FS_   -        -        -      -  EVENT

                                                                                                               RTS         RX              DP                                    OUT

                            PA13  JTMS_   -          -           -         -           -           -           -           -        -      -         -        -        -      -  EVENT

                                  SWDIO                                                                                                                                          OUT

                            PA14  JTCK_   -          -           -         -           -           -           -           -        -      -         -        -        -      -  EVENT

                                  SWCLK                                                                                                                                          OUT

                            PA15  JTDI    TIM2_CH1/  -           -         -           SPI1_NSS    SPI3_NSS/   -           -        -      -         -        -        -      -  EVENT

                                          TIM2_ETR                                                 I2S3_WS                                                                       OUT
                                                                            Table 9. Alternate function mapping (continued)                                                            STM32F401xB STM32F401xC

                                  AF00    AF01       AF02        AF03       AF04        AF05        AF06        AF07        AF08    AF09      AF10     AF11  AF12   AF13  AF14  AF15

                            Port                     TIM3/       TIM9/      I2C1/I2C2/  SPI1/SPI2/  SPI2/I2S2/  SPI3/I2S3/          I2C2/

                                  SYS_AF  TIM1/TIM2  TIM4/ TIM5  TIM10/     I2C3        I2S2/SPI3/  SPI3/ I2S3  USART1/     USART6  I2C3      OTG1_FS        SDIO

                                                                 TIM11                  I2S3/SPI4               USART2

                            PB0   -       TIM1_CH2N  TIM3_CH3    -          -           -           -           -           -       -         -        -     -      -     -     EVENT

                                                                                                                                                                                OUT

                            PB1   -       TIM1_CH3N  TIM3_CH4    -          -           -           -           -           -       -         -        -     -      -     -     EVENT

                                                                                                                                                                                OUT

                            PB2   -       -          -           -          -           -           -           -           -       -         -        -     -      -     -     EVENT

                                                                                                                                                                                OUT

                            PB3   JTDO-   TIM2_CH2   -           -          -           SPI1_SCK    SPI3_SCK/   -           -       I2C2_SDA  -        -     -      -     -     EVENT

                                  SWO                                                               I2S3_CK                                                                     OUT

                            PB4   JTRST   -          TIM3_CH1    -          -           SPI1_       SPI3_MISO   I2S3ext_S   -       I2C3_SDA  -        -     -      -     -     EVENT

                                                                                        MISO                    D                                                               OUT

DocID024738 Rev 10          PB5   -       -          TIM3_CH2    -          I2C1_       SPI1        SPI3_MOSI/  -           -       -         -        -     -      -     -     EVENT

                                                                            SMBA        _MOSI       I2S3_SD                                                                     OUT

                            PB6   -       -          TIM4_CH1    -          I2C1_SCL    -           -           USART1_     -       -         -        -     -      -     -     EVENT

                                                                                                                TX                                                              OUT

                            PB7   -       -          TIM4_CH2    -          I2C1_SDA    -           -           USART1_     -       -         -        -     -      -     -     EVENT

                    Port B                                                                                      RX                                                              OUT

                            PB8   -       -          TIM4_CH3    TIM10_CH1  I2C1_SCL    -           -           -           -       -         -        -     SDIO_  -     -     EVENT

                                                                                                                                                             D4                 OUT

                            PB9   -       -          TIM4_CH4    TIM11_CH1  I2C1_SDA    SPI2_NSS/I  -           -           -       -         -        -     SDIO_  -     -     EVENT

                                                                                        2S2_WS                                                               D5                 OUT

                            PB10  -       TIM2_CH3   -           -          I2C2_SCL    SPI2_SCK/I  -           -           -       -         -        -     -      -     -     EVENT

                                                                                        2S2_CK                                                                                  OUT

                            PB11  -       TIM2_CH4   -           -          I2C2_SDA    -           -           -           -       -         -        -     -      -     -     EVENT

                                                                                                                                                                                OUT    Pinouts

                            PB12  -       TIM1_BKIN  -           -          I2C2_       SPI2_NSS/I  -           -           -       -         -        -     -      -     -     EVENT

                                                                            SMBA        2S2_WS                                                                                  OUT

                            PB13  -       TIM1_CH1N  -           -          -           SPI2_SCK/I  -           -           -       -         -        -     -      -     -     EVENT  and

                                                                                        2S2_CK                                                                                  OUT

                            PB14  -       TIM1_CH2N  -           -          -           SPI2_MISO   I2S2ext_SD  -           -       -         -        -     -      -     -     EVENT  pin

                                                                                                                                                                                OUT

                            PB15  RTC_    TIM1_CH3N  -           -          -           SPI2_MOSI   -           -           -       -         -        -     -      -     -     EVENT  description

                                  REFN                                                  /I2S2_SD                                                                                OUT

45/139
46/139                                                                   Table 9. Alternate function mapping (continued)                                                          Pinouts

                                  AF00    AF01       AF02        AF03    AF04        AF05        AF06        AF07        AF08     AF09   AF10     AF11  AF12   AF13  AF14  AF15

                            Port                     TIM3/       TIM9/   I2C1/I2C2/  SPI1/SPI2/  SPI2/I2S2/  SPI3/I2S3/           I2C2/                                           and

                                  SYS_AF  TIM1/TIM2  TIM4/ TIM5  TIM10/  I2C3        I2S2/SPI3/  SPI3/ I2S3  USART1/     USART6   I2C3   OTG1_FS        SDIO

                                                                 TIM11               I2S3/SPI4               USART2

                            PC0   -       -          -           -       -           -           -           -           -        -      -        -     -      -     -     EVENT  pin

                                                                                                                                                                           OUT    description

                            PC1   -       -          -           -       -           -           -           -           -        -      -        -     -      -     -     EVENT

                                                                                                                                                                           OUT

                            PC2   -       -          -           -       -           SPI2_       I2S2ext_SD  -           -        -      -        -     -      -     -     EVENT

                                                                                     MISO                                                                                  OUT

                            PC3   -       -          -           -       -           SPI2_MOSI   -           -           -        -      -        -     -      -     -     EVENT

                                                                                     /I2S2_SD                                                                              OUT

                            PC4   -       -          -           -       -           -           -           -           -        -      -        -     -      -     -     EVENT

                                                                                                                                                                           OUT

DocID024738 Rev 10          PC5   -       -          -           -       -           -           -           -           -        -      -        -     -      -     -     EVENT

                                                                                                                                                                           OUT

                            PC6   -       --         TIM3_CH1    -       -           I2S2_MCK    -           -           USART6_  -      -        -     SDIO_  -     -     EVENT

                                                                                                                         TX                             D6                 OUT

                            PC7   -                  TIM3_CH2    -       -           -           I2S3_MCK    -           USART6_  -      -        -     SDIO_  -     -     EVENT

                    Port C                                                                                               RX                             D7                 OUT

                            PC8   -       -          TIM3_CH3    -       -           -           -           -           USART6_  -      -        -     SDIO_  -     -     EVENT

                                                                                                                         CK                             D0                 OUT

                            PC9   MCO_2   -          TIM3_CH4    -       I2C3_SDA    I2S_CKIN    -           -           -        -      -        -     SDIO_  -     -     EVENT

                                                                                                                                                        D1                 OUT

                            PC10  -       -          -           -       -           -           SPI3_SCK/   -           -        -      -        -     SDIO_  -     -     EVENT

                                                                                                 I2S3_CK                                                D2                 OUT

                            PC11  -       -          -           -       -           I2S3ext_    SPI3_MISO   -           -        -      -        -     SDIO_  -     -     EVENT  STM32F401xB STM32F401xC

                                                                                     SD                                                                 D3                 OUT

                            PC12  -       -          -           -       -           -           SPI3_MOSI/  -           -        -      -        -     SDIO_  -     -     EVENT

                                                                                                 I2S3_SD                                                CK                 OUT

                            PC13  -       -          -           -       -           -           -           -           -        -      -        -     -      -     -     EVENT

                                                                                                                                                                           OUT

                            PC14  -       -          -           -       -           -           -           -           -        -      -        -     -      -     -     EVENT

                                                                                                                                                                           OUT

                            PC15  -       -          -           -       -           -           -           -           -        -      -        -     -      -     -     EVENT

                                                                                                                                                                           OUT
                                                                         Table 9. Alternate function mapping (continued)                                                         STM32F401xB STM32F401xC

                                  AF00    AF01       AF02        AF03    AF04        AF05        AF06        AF07        AF08    AF09   AF10     AF11  AF12   AF13  AF14  AF15

                            Port                     TIM3/       TIM9/   I2C1/I2C2/  SPI1/SPI2/  SPI2/I2S2/  SPI3/I2S3/          I2C2/

                                  SYS_AF  TIM1/TIM2  TIM4/ TIM5  TIM10/  I2C3        I2S2/SPI3/  SPI3/ I2S3  USART1/     USART6  I2C3   OTG1_FS        SDIO

                                                                 TIM11               I2S3/SPI4               USART2

                            PD0   -       -          -           -       -           -           -           -           -       -      -        -     -      -     -     EVENT

                                                                                                                                                                          OUT

                            PD1   -       -          -           -       -           -           -           -           -       -      -        -     -      -     -     EVENT

                                                                                                                                                                          OUT

                            PD2   -       -          TIM3_ETR    -       -           -           -           -           -       -      -        -     SDIO_  -     -     EVENT

                                                                                                                                                       CMD                OUT

                            PD3   -       -          -           -       -           SPI2_SCK/   -           USART2_     --      -      -        -     -      -     -     EVENT

                                                                                     I2S2_CK                 CTS                                                          OUT

                            PD4   -       -          -           -       -           -           -           USART2_             -      -        -     -      -     -     EVENT

                                                                                                             RTS                                                          OUT

DocID024738 Rev 10          PD5   -       -          -           -       -           -           -           USART2_     -       -      -        -     -      -     -     EVENT

                                                                                                             TX                                                           OUT

                            PD6   -       -          -           -       -           SPI3_MOSI   -           USART2_     -       -      -        -     -      -     -     EVENT

                                                                                     /I2S3_SD                RX                                                           OUT

                            PD7   -       -          -           -       -           -           -           USART2_     -       -      -        -     -      -     -     EVENT

                    Port D                                                                                   CK                                                           OUT

                            PD8   -       -          -           -       -           -           -           -           -       -      -        -     -      -     -     EVENT

                                                                                                                                                                          OUT

                            PD9   -       -          -           -       -           -           -           -           -       -      -        -     -      -     -     EVENT

                                                                                                                                                                          OUT

                            PD10  -       -          -           -       -           -           -           -           -       -      -        -     -      -     -     EVENT

                                                                                                                                                                          OUT

                            PD11  -       -          -           -       -           -           -           -           -       -      -        -     -      -     -     EVENT

                                                                                                                                                                          OUT    Pinouts

                            PD12  -       -          TIM4_CH1    -       -           -           -           -           -       -      -        -     -      -     -     EVENT

                                                                                                                                                                          OUT

                            PD13  -       -          TIM4_CH2    -       -           -           -           -           -       -      -        -     -      -     -     EVENT  and

                                                                                                                                                                          OUT

                            PD14  -       -          TIM4_CH3    -       -           -           -           -           -       -      -        -     -      -     -     EVENT  pin

                                                                                                                                                                          OUT

                            PD15  -       -          TIM4_CH4    -       -           -           -           -           -       -      -        -     -      -     -     EVENT  description

                                                                                                                                                                          OUT

47/139
48/139                                                                      Table 9. Alternate function mapping (continued)                                                        Pinouts

                                  AF00     AF01       AF02        AF03      AF04        AF05        AF06        AF07        AF08    AF09   AF10     AF11  AF12  AF13  AF14  AF15

                            Port                      TIM3/       TIM9/     I2C1/I2C2/  SPI1/SPI2/  SPI2/I2S2/  SPI3/I2S3/          I2C2/                                          and

                                  SYS_AF   TIM1/TIM2  TIM4/ TIM5  TIM10/    I2C3        I2S2/SPI3/  SPI3/ I2S3  USART1/     USART6  I2C3   OTG1_FS        SDIO

                                                                  TIM11                 I2S3/SPI4               USART2

                            PE0   -        -          TIM4_ETR    -         -           -           -           -           -       -      -        -     -     -     -     EVENT  pin

                                                                                                                                                                            OUT    description

                            PE1   -        TIM1_CH2N  -           -         -           -           -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE2   TRACECL  -          -           -         -           SPI4_SCK    -           -           -       -      -        -     -     -     -     EVENT

                                  K                                                                                                                                         OUT

                            PE3   TRACED0  -          -           -         -           -           -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE4   TRACED1  -          -           -         -           SPI4_NSS    -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

DocID024738 Rev 10          PE5   TRACED2  -          -           TIM9_CH1  -           SPI4_MISO   -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE6   TRACED3  -          -           TIM9_CH2  -           SPI4_MOSI   -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE7   -        TIM1_ETR   -           -         -           -           -           -           -       -      -        -     -     -     -     EVENT

                    Port E                                                                                                                                                  OUT

                            PE8   -        TIM1_CH1N  -           -         -           -           -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE9   -        TIM1_CH1   -           -         -           -           -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE10  -        TIM1_CH2N  -           -         -           -           -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE11  -        TIM1_CH2   -           -         -           SPI4_NSS    -           -           -       -      -        -     -     -     -     EVENT  STM32F401xB STM32F401xC

                                                                                                                                                                            OUT

                            PE12  -        TIM1_CH3N  -           -         -           SPI4_SCK    -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE13  -        TIM1_CH3   -           -         -           SPI4_MISO   -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE14  -        TIM1_CH4   -           -         -           SPI4_MOSI   -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT

                            PE15  -        TIM1_BKIN  -           -         -           -           -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                            OUT
                                                                         Table 9. Alternate function mapping (continued)                                                        STM32F401xB STM32F401xC

                                  AF00    AF01       AF02        AF03    AF04        AF05        AF06        AF07        AF08    AF09   AF10     AF11  AF12  AF13  AF14  AF15

                            Port                     TIM3/       TIM9/   I2C1/I2C2/  SPI1/SPI2/  SPI2/I2S2/  SPI3/I2S3/          I2C2/

                                  SYS_AF  TIM1/TIM2  TIM4/ TIM5  TIM10/  I2C3        I2S2/SPI3/  SPI3/ I2S3  USART1/     USART6  I2C3   OTG1_FS        SDIO

                                                                 TIM11               I2S3/SPI4               USART2

                            PH0   -       -          -           -       -           -           -           -           -       -      -        -     -     -     -     EVENT

                    Port H                                                                                                                                               OUT

                            PH1   -       -          -           -       -           -           -           -           -       -      -        -     -     -     -     EVENT

                                                                                                                                                                         OUT

DocID024738 Rev 10

                                                                                                                                                                                Pinouts

                                                                                                                                                                                and

                                                                                                                                                                                pin

49/139                                                                                                                                                                          description
Memory  mapping                                                                         STM32F401xB STM32F401xC

5       Memory mapping

        The memory map is shown in Figure 15.

                                  Figure 15. Memory map

                                                                                        5HVHUYHG             [([))))))))

                                                                                        &RUWH[0LQWHUQDO  [([()))))

                                                                                        SHULSKHUDOV

                                                                                                             [')))))))

                                                                                        5HVHUYHG

                                                                                                             [

                                                                                                             [))))

                                                                                        $+%

                                                                                                             [

                                                                                        5HVHUYHG             [[)))))))

                                                                                                             [))

        [))))))))  0E\WH

                     EORFN

                     &RUWH[0
V

                     LQWHUQDO                                                           $+%

        [(  SHULSKHUDOV

        [')))))))

                     0E\WH

                     EORFN

                     1RWXVHG

        [&                                                                                          [

        [%)))))))                                                                     5HVHUYHG             [&[))))

                                                                                                             [%))

                     5HVHUYHG

        [

        [)))))))

                     0E\WH                                                          $3%

                     EORFN

                     3HULSKHUDOV

        [
        [)))))))

                     0E\WH

                     EORFN

                     65$0         5HVHUYHG                  [[)))))))                        [

        [               65$0 .%DOLDVHG       [[))))   5HVHUYHG             [[))))
                                  E\ELWEDQGLQJ
        [)))))))                                                                                          [))

                     0E\WH    5HVHUYHG                  [)))&[)))))))

                     EORFN     2SWLRQE\WHV              [)))&[)))&

                     &RGH         5HVHUYHG                  [)))$[)))%)))

        [               6\VWHPPHPRU\             [)))[)))$)

                                  5HVHUYHG                  [[))())))

                                  )ODVKPHPRU\              [[))))

                                  5HVHUYHG                  [[))))))   $3%

                                  $OLDVHGWR)ODVKV\VWHP

                                  PHPRU\RU65$0GHSHQGLQJ  [[))))

                                  RQWKH%227SLQV

                                                                                                             [

                                                                                                                           069

50/139                            DocID024738               Rev 10
STM32F401xB  STM32F401xC                                         Memory mapping

                          Table 10. STM32F401xB/STM32F401xC

                          register boundary addresses

             Bus          Boundary address                       Peripheral

                          0xE010 0000 - 0xFFFF FFFF  Reserved

             Cortex®-M4   0xE000 0000 - 0xE00F FFFF  Cortex-M4 internal peripherals

                          0x5004 0000 - 0xDFFF FFFF  Reserved

             AHB2         0x5000 0000 - 0x5003 FFFF  USB OTG FS

                          0x4002 6800 - 0x4FFF FFFF  Reserved

                          0x4002 6400 - 0x4002 67FF  DMA2

                          0x4002 6000 - 0x4002 63FF  DMA1

                          0x4002 5000 - 0x4002 4FFF  Reserved

                          0x4002 3C00 - 0x4002 3FFF  Flash interface register

                          0x4002 3800 - 0x4002 3BFF  RCC

                          0x4002 3400 - 0x4002 37FF  Reserved

             AHB1         0x4002 3000 - 0x4002 33FF  CRC

                          0x4002 2000 - 0x4002 2FFF  Reserved

                          0x4002 1C00 - 0x4002 1FFF  GPIOH

                          0x4002 1400 - 0x4002 1BFF  Reserved

                          0x4002 1000 - 0x4002 13FF  GPIOE

                          0x4002 0C00 - 0x4002 0FFF  GPIOD

                          0x4002 0800 - 0x4002 0BFF  GPIOC

                          0x4002 0400 - 0x4002 07FF  GPIOB

                          0x4002 0000 - 0x4002 03FF  GPIOA

                          DocID024738 Rev 10                                         51/139

                                                                                             53
Memory  mapping                                         STM32F401xB STM32F401xC

                       Table 10. STM32F401xB/STM32F401xC

                       register boundary addresses (continued)

                 Bus   Boundary address                         Peripheral

                       0x4001 4C00- 0x4001 FFFF   Reserved

                       0x4001 4800 - 0x4001 4BFF  TIM11

                       0x4001 4400 - 0x4001 47FF  TIM10

                       0x4001 4000 - 0x4001 43FF  TIM9

                       0x4001 3C00 - 0x4001 3FFF  EXTI

                       0x4001 3800 - 0x4001 3BFF  SYSCFG

                       0x4001 3400 - 0x4001 37FF  SPI4/I2S4

                       0x4001 3000 - 0x4001 33FF  SPI1

                       0x4001 2C00 - 0x4001 2FFF  SDIO

                 APB2  0x4001 2400 - 0x4001 2BFF  Reserved

                       0x4001 2000 - 0x4001 23FF  ADC1

                       0x4001 1800 - 0x4001 1FFF  Reserved

                       0x4001 1400 - 0x4001 17FF  USART6

                       0x4001 1000 - 0x4001 13FF  USART1

                       0x4001 0800 - 0x4001 0FFF  Reserved

                       0x4001 0400 - 0x4001 07FF  TIM8

                       0x4001 0000 - 0x4001 03FF  TIM1

                       0x4000 7400 - 0x4000 FFFF  Reserved

52/139                 DocID024738 Rev 10
STM32F401xB  STM32F401xC                                           Memory      mapping

                          Table 10. STM32F401xB/STM32F401xC

                          register boundary addresses (continued)

             Bus          Boundary address                         Peripheral

                          0x4000 7000 - 0x4000 73FF  PWR

                          0x4000 6000 - 0x4000 6FFF  Reserved

                          0x4000 5C00 - 0x4000 5FFF  I2C3

                          0x4000 5800 - 0x4000 5BFF  I2C2

                          0x4000 5400 - 0x4000 57FF  I2C1

                          0x4000 4800 - 0x4000 53FF  Reserved

                          0x4000 4400 - 0x4000 47FF  USART2

                          0x4000 4000 - 0x4000 43FF  I2S3ext

                          0x4000 3C00 - 0x4000 3FFF  SPI3 / I2S3

             APB1         0x4000 3800 - 0x4000 3BFF  SPI2 / I2S2

                          0x4000 3400 - 0x4000 37FF  I2S2ext

                          0x4000 3000 - 0x4000 33FF  IWDG

                          0x4000 2C00 - 0x4000 2FFF  WWDG

                          0x4000 2800 - 0x4000 2BFF  RTC & BKP Registers

                          0x4000 1000 - 0x4000 27FF  Reserved

                          0x4000 0C00 - 0x4000 0FFF  TIM5

                          0x4000 0800 - 0x4000 0BFF  TIM4

                          0x4000 0400 - 0x4000 07FF  TIM3

                          0x4000 0000 - 0x4000 03FF  TIM2

                          DocID024738 Rev 10                                   53/139

                                                                                        53
Electrical  characteristics                                                  STM32F401xB STM32F401xC

6           Electrical characteristics

6.1         Parameter conditions

            Unless otherwise specified, all voltages are referenced to VSS.

6.1.1       Minimum and maximum values

            Unless otherwise specified the minimum and maximum values are guaranteed in the worst

            conditions of ambient temperature, supply voltage and frequencies by tests in production on

            100% of the devices with an ambient temperature at TA = 25 °C and TA = TAmax (given by
            the selected temperature range).

            Data based on characterization results, design simulation and/or technology characteristics

            are indicated in the table footnotes and are not tested in production. Based on

            characterization, the minimum and maximum values refer to sample tests and represent the

            mean value plus or minus three times the standard deviation (mean ±3 σ).

6.1.2       Typical values

            Unless otherwise specified, typical data are based on TA = 25 °C, VDD = 3.3 V (for the
            1.7 V ≤VDD ≤3.6 V voltage range). They are given only as design guidelines and are not
            tested.

            Typical ADC accuracy values are determined by characterization of a batch of samples from

            a standard diffusion lot over the full temperature range, where 95% of the devices have an

            error less than or equal to the value indicated (mean ±2 σ).

6.1.3       Typical curves

            Unless otherwise specified, all typical curves are given only as design guidelines and are

            not tested.

6.1.4       Loading capacitor

            The loading conditions used for pin parameter measurement are shown in Figure 16.

                               Figure 16. Pin loading conditions

                                              -#5PIN

                               #P&

                                                                             -36

54/139                         DocID024738 Rev 10
STM32F401xB STM32F401xC                                         Electrical characteristics

6.1.5  Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 17.

                          Figure 17. Input voltage measurement

                               -#5PIN

                          6).

                                              -36

                          DocID024738 Rev 10                                            55/139

                                                                                                114
Electrical  characteristics                                                                 STM32F401xB     STM32F401xC

6.1.6       Power supply          scheme

                                                Figure  18. Power   supply scheme

                                        9%$7

                                                                                       %DFNXSFLUFXLWU\

                    9%$7                               3RZHU                            26&.57&

                    WR9                        VZLWFK                            :DNHXSORJLF

                                                                                       %DFNXSUHJLVWHUV

                                                        287         /HYHOVKLIWHU

                                        *3,2V                                      ,2

                                                        ,1                         /RJLF

                                        9&$3B                                              .HUQHOORJLF

                                        9&$3B                                              &38GLJLWDO

        î—) RU î—)        9''                                                 5$0 

                          9''                 9ROWDJH

            îQ)                  966             UHJXODWRU

            î—)            

                                  %<3$66B5(*                                                )ODVKPHPRU\

                                        3'5B21          5HVHW

                                                        FRQWUROOHU

                9''                     9''$

                                  95()  95()

                                                                                   $QDORJ

            Q)        Q)        95()           $'&                        5&V

            —)        —)                                                   3//

                                        966$

                                                                                                            069

            1.  To connect PDR_ON pin, refer to Section 3.14: Power supply supervisor.

            2.  The 4.7 µF ceramic capacitor must be connected to one of the VDD pin.

            3.  VCAP_2 pad is only available on LQFP100 and UFBGA100 packages.

            4.  VDDA=VDD and VSSA=VSS.

Caution:    Each power supply pair (VDD/VSS, VDDA/VSSA ...) must be decoupled with filtering ceramic

            capacitors as shown above. These capacitors must be placed as close as possible to, or

            below, the appropriate pins on the underside of the PCB to ensure good operation of the

            device. It is not recommended to remove filtering capacitors to reduce PCB size or cost.

            This might cause incorrect operation of the device.

56/139                                          DocID024738 Rev 10
STM32F401xB STM32F401xC                                                               Electrical characteristics

6.1.7  Current consumption measurement

                        Figure 19. Current consumption measurement scheme

                                                 ,''B9%$7  9%$7

                                                     ,''

                                                          9''

                                                           9''$

                                                                                                                                          DL

6.2    Absolute maximum ratings

       Stresses above the absolute maximum ratings listed in Table 11: Voltage characteristics,

       Table 12: Current characteristics, and Table 13: Thermal characteristics may cause

       permanent damage to the device. These are stress ratings only and functional operation of

       the device at these conditions is not implied. Exposure to maximum rating conditions for

       extended periods may affect device reliability. Device mission profile (application conditions)

       is compliant with JEDEC JESD47 Qualification Standard. Extended mission profiles are

       available on demand.

                                         Table 11. Voltage characteristics

           Symbol                               Ratings                               Min           Max                                   Unit

           VDD–VSS      External  main  supply  voltage  (including  VDDA,  VDD  and  –0.3          4.0
                        VBAT)(1)

                        Input voltage on FT pins(2)                                   VSS–0.3       VDD+4.0                               V

           VIN          Input voltage on any other pin                                VSS–0.3       4.0

                        Input voltage for BOOT0                                       VSS           9.0

           |ΔVDDx|      Variations between different VDD power pins                   -             50

           |VSSX −VSS|  Variations between all the different ground pins              -             50                                    mV

                        including VREF-

                                                                                      see Section 6.3.14:

           VESD(HBM)    Electrostatic discharge voltage (human body model)            Absolute maximum                                    -

                                                                                      ratings (electrical

                                                                                      sensitivity)

       1.  sAullpmplayi,ninpothweepr e(VrmDiDtt,eVdDrDaAn)gaen. d ground (VSS, VSSA) pins must always be connected to the external power

       2.  VinIjNecmteadxicmuurrmenvt.alue must always be respected. Refer to Table 12 for the values of the maximum allowed

                                         DocID024738 Rev 10                                                                               57/139

                                                                                                                                                   114
Electrical characteristics                                                                        STM32F401xB STM32F401xC

                               Table 12. Current characteristics

    Symbol                                                     Ratings                                               Max.             Unit

    ΣIVDD              Total current into sum of all VDD_x power lines (source)(1)                                   160

    Σ IVSS             Total current out of sum of all VSS_x ground lines (sink)(1)                                  -160

        IVDD           Maximum current into each VDD_x power line (source)(1)                                        100

        IVSS           Maximum current out of each VSS_x ground line (sink)(1)                                       -100

        IIO            Output current sunk by any I/O and control pin                                                     25

                       Output current sourced by any I/O and control pin                                                  -25              mA

        ΣIIO           Total output current sunk by sum of all I/O and control pins (2)                              120

                       Total output current sourced by sum of all I/Os and control pins(2)                           -120

    IINJ(PIN) (3)      Injected current on FT pins (4)                                                               –5/+0

                       Injected current on NRST and B pins (4)

    ΣIINJ(PIN)         Total injected current (sum of all I/O and control pins)(5)                                   ±25

1.  Apellrmmaittinedporawnegre(.VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power supply, in the

2.  This current consumption must be correctly distributed over all I/Os and control pins. The total output current must not be
    sunk/sourced between two consecutive power supply pins referring to high pin count LQFP packages.

3.  Negative injection disturbs the analog performance of the device. See note in Section 6.3.20: 12-bit ADC characteristics.

4.  Positive injection is not possible on these I/Os and does not occur for input voltages lower than the specified maximum
    value.

5.  When several inputs are submitted to a current injection,  the  maximum  ΣIINJ(PIN)  is  the  absolute  sum  of  the  positive    and
    negative injected currents (instantaneous values).

                               Table 13. Thermal characteristics

                       Symbol                                  Ratings                                      Value                     Unit

                       TSTG    Storage temperature range                                                    –65 to +150

                       TJ      Maximum junction temperature                                                 130

                               Maximum lead temperature during                                                                        °C

                       TLEAD   soldering (WLCSP49, LQFP64/100,                                              see note (1)

                               UFQFPN48, UFBGA100)

                   1.  Compliant with JEDEC Std J-STD-020D (for small body, Sn-Pb or Pb assembly), the ST ECOPACK®
                       7191395 specification, and the European directive on Restrictions on Hazardous Substances (ROHS
                       directive 2011/65/EU, July 2011).

58/139                                                    DocID024738 Rev 10
STM32F401xB STM32F401xC                                                                                    Electrical characteristics

6.3         Operating conditions

6.3.1       General operating conditions

                                      Table 14. General operating conditions

Symbol               Parameter                                              Conditions                     Min      Typ   Max      Unit

                                                               Power Scale3: Regulator ON,                 0        -     60

fHCLK       Internal AHB clock frequency                       VOS[1:0] bits in PWR_CR register = 0x01

                                                               Power Scale2: Regulator ON,                 0        -     84       MHz

                                                               VOS[1:0] bits in PWR_CR register = 0x10

fPCLK1      Internal APB1 clock frequency                                           -                      0        -     42

fPCLK2      Internal APB2 clock frequency                                           -                      0        -     84

VDD         Standard operating voltage                                              -                      1.7(1)   -     3.6      V

            Analog operating voltage                                                                       1.7(1)   -     2.4

V(2D)(D3A)  (ADC limited to 1.2 M samples)                     Must be the same potential as VDD(4)                                V

            Analog operating voltage                                                                       2.4      -     3.6

            (ADC limited to 2.4 M samples)

VBAT        Backup operating voltage                                                -                      1.65     -     3.6      V

                                                               VOS[1:0] bits in PWR_CR  register  =  0x01  1.08(5)  1.14  1.20(5)

V12         Regulator ON: 1.2 V internal                       Max frequency 60 MHz                                                V

            voltage on VCAP_1/VCAP_2 pins                      VOS[1:0] bits in PWR_CR  register  =  0x10  1.20(5)  1.26  1.32(5)

                                                               Max frequency 84 MHz

            Regulator OFF: 1.2 V external                      Max. frequency 60 MHz.                      1.1      1.14  1.2

V12         voltage must be supplied on                        Max. frequency 84 MHz.                      1.2      1.26  1.32     V

            VCAP_1/VCAP_2 pins

            Input voltage on RST and FT                        2 V ≤ VDD ≤  3.6  V                         –0.3     -     5.5

VIN         pins(6)                                            VDD ≤ 2 V                                   –0.3     -     5.2      V

            Input voltage on BOOT0 pin                                              -                      0        -     9

                                                               UFQFPN48                                    -        -     625

                                                               WLCSP49                                     -        -     385

            Power    d6i)sosirp1a0ti5on°Cat(TraAn=ge857)°(C7)  LQFP64                                      -        -     313

            (range

                                                               LQFP100                                     -        -     465

PD                                                             UFBGA100                                    -        -     323      mW

                                                               UFQFPN48                                    -        -     156

                                                               WLCSP49                                     -        -     96

            Power dissipation at  TA  =                        LQFP64                                      -        -     100
            125 °C (range 3)(7)

                                                               LQFP100                                     -        -     119

                                                               UFBGA100                                    -        -     81

                                                               DocID024738 Rev 10                                                  59/139

                                                                                                                                           114
Electrical characteristics                                                                   STM32F401xB STM32F401xC

                               Table 14. General operating conditions (continued)

Symbol             Parameter                                       Conditions                Min               Typ  Max                                            Unit

            Ambient temperature                     Maximum power dissipation                -             40  -                                               85

            for range 6                             Low power dissipation(8)                 -             40  -    105

    TA      Ambient temperature                     Maximum power dissipation                -             40  -    105                                               °C

            for range 7                             Low power dissipation(8)                 -             40  -    125

            Ambient temperature                     Maximum power dissipation                -             40  -    110

            for range 3                             Low power dissipation(8)                 -             40  -    130

                                                    Range 6                                  -             40  -    105

    TJ      Junction temperature range              Range 7                                  -             40  -    125                                               °C

                                                    Range 3                                  -             40  -    130

1.  VreDsDe/tVODFDFA)m. inimum value of 1.7 V with the use of an external power supply supervisor (refer to Section 3.14.2: Internal

2.  When the ADC is used, refer to Table 66: ADC characteristics.

3.  If VREF+ pin is present, it must respect the following condition: VDDA-VREF+ < 1.2 V.

4.  VIt DisDAreccaonmbmeetnodleerdatteodpdouwreinrgVpDoDwaenrd-uVpDaDnAdfrpoomwethr-edosawmneopseoruartcioen. .A maximum difference of 300 mV between VDD and

5.  Guaranteed by test in production

6.  To sustain a voltage higher than VDD+0.3, the internal Pull-up and Pull-Down resistors must be disabled

7.  If TA is lower, higher PD values are allowed as long as TJ does not exceed TJmax.

8.  In low power dissipation state, TA can be extended to this range as long as TJ does not exceed TJmax.

                   Table 15.   Features depending on the operating power supply range

                                      Maximum

                                      Flash

Operating                             memory        Maximum Flash                            Clock output                                                      Possible

    power          ADC                access        memory access             I/O operation  frequency on                                                      Flash

    supply         operation          frequency     frequency with                           I/O pins(3)                                                       memory
                                                    wait states (1)(2)
    range                             with no wait                                                                  operations

                                      states

                                      (fFlashmax)

                   Conversion                                                                                       8-bit erase

V2.D1DV=(41).7 to  time up to         20 MHz(5)     84 MHz with 4       – No I/O             up to 30 MHz           and program

                   1.2 Msps                         wait states               compensation                          operations

                                                                                                                    only

VDD = 2.1 to       Conversion                       84 MHz with 3       – No I/O                                    16-bit erase

2.4 V              time up to         22 MHz        wait states               compensation   up to 30 MHz           and program

                   1.2 Msps                                                                                         operations

60/139                                              DocID024738 Rev 10
STM32F401xB STM32F401xC                                                                             Electrical characteristics

            Table 15. Features depending on the operating power supply range (continued)

                                   Maximum

                                   Flash

    Operating                      memory          Maximum Flash                                 Clock output          Possible

    power              ADC         access          memory access                  I/O operation  frequency on                          Flash

    supply             operation   frequency       frequency with                                   I/O pins(3)        memory
                                                   wait states (1)(2)
    range                          with no wait                                                                      operations

                                   states

                                   (fFlashmax)

VDD = 2.4 to           Conversion                  84 MHz with 3                  – I/O                              16-bit erase

2.7 V                  time up to  24 MHz                 wait states             compensation   up to 48 MHz        and program

                       2.4 Msps                                                   works                              operations

                                                                                                 –  up to

                                                                                                    84 MHz

                       Conversion                                                 – I/O             when VDD =       32-bit erase
                                                                                                    3.0 to 3.6 V
V3.D6DV=(62).7 to      time up to  30 MHz          84 MHz with 2                  compensation                       and program

                       2.4 Msps                           wait states             works          –  up to            operations

                                                                                                    48 MHz

                                                                                                    when VDD =
                                                                                                    2.7 to 3.0 V

1.  Applicable only when the code is executed from Flash memory. When the code is executed from RAM, no wait state is
    required.

2.  Thanks to the ART accelerator and the 128-bit Flash memory, the number of wait states given here does not impact the
    execution speed from Flash memory since the ART accelerator allows to achieve a performance equivalent to 0 wait state
    program execution.

3.  Refer to Table 56: I/O AC characteristics for frequencies vs. external load.

4.  VreDsDe/tVODFDFA)m. inimum value of 1.7 V, with the use of an external power supply supervisor (refer to Section 3.14.2: Internal

5.  Prefetch is not available. Refer to AN3430 application note for details on how to adjust performance and power.

6.  The voltage range for the USB full speed embedded PHY can drop down to 2.7 V. However the electrical characteristics of
    D- and D+ pins will be degraded between 2.7 and 3 V.

6.3.2              VCAP_1/VCAP_2 external capacitors

                   Stabilization for the main regulator is achieved by connecting 2 external capacitor CEXT to
                   the VCAP_1 and VCAP_2 pins. For packages supporting only 1 VCAP pin, the 2 CEXT

                   capacitors are replaced by a single capacitor.

                   CEXT is specified in Table 16.

                                                 Figure 20. External capacitor CEXT

                                                                                  &

                                   (65

                                                                                  5/HDN

                                                                                                                                       069

                   1.  Legend: ESR is the equivalent series resistance.

                                                   DocID024738 Rev 10                                                                  61/139

                                                                                                                                                  114
Electrical  characteristics                                                                       STM32F401xB STM32F401xC

                                         Table 16. VCAP_1/VCAP_2 operating conditions(1)

                Symbol                                           Parameter                                             Conditions

                CEXT                     Capacitance of external capacitor with available                                 2.2 µF

                                                    VCAP_1 and VCAP_2 pins

                ESR            ESR of external capacitor with available VCAP_1 and                                         <2Ω

                                                               VCAP_2 pins

            1.  When bypassing the       voltage regulator, the two  2.2   µF  VCAP  capacitors   are  not  required  and  should  be
                replaced by two 100      nF decoupling capacitors.

6.3.3       Operating conditions at power-up/power-down (regulator ON)

            Subject to general operating conditions for TA.

                Table 17. Operating conditions at power-up / power-down (regulator ON)

                Symbol                   Parameter                               Min                        Max                 Unit

                tVDD      VDD rise time rate                                         20                     ∞                   µs/V

                          VDD fall time rate                                         20                     ∞

6.3.4       Operating conditions at power-up / power-down (regulator OFF)

            Subject to general operating conditions for TA.

                Table 18. Operating conditions at power-up / power-down (regulator OFF)(1)

                Symbol                              Parameter                            Conditions               Min         Max      Unit

                tVDD           VDD rise time rate                                Power-up                             20      ∞

                               VDD fall time rate                                Power-down                           20      ∞        µs/V

                tVCAP          VCAP_1 and VCAP_2 rise time rate                  Power-up                             20      ∞

                               VCAP_1 and VCAP_2 fall time rate                  Power-down                           20      ∞

            1.  To reset  the  internal  logic  at  power-down,  a  reset  must  be  applied  on  pin  PA0  when  VDD  reach  below
                1.08 V.

Note:       This feature is only available for UFBGA100 package.

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STM32F401xB STM32F401xC                                                        Electrical characteristics

6.3.5  Embedded reset and power control block characteristics

       The parameters given in Table 19 are derived from tests performed under ambient

       temperature and VDD supply voltage @ 3.3V.

               Table 19. Embedded reset and power control block characteristics

       Symbol            Parameter                 Conditions                  Min      Typ   Max   Unit

                                                  PLS[2:0]=000 (rising edge)   2.09     2.14  2.19

                                                  PLS[2:0]=000 (falling edge)  1.98     2.04  2.08

                                                  PLS[2:0]=001 (rising edge)   2.23     2.30  2.37

                                                  PLS[2:0]=001 (falling edge)  2.13     2.19  2.25

                                                  PLS[2:0]=010 (rising edge)   2.39     2.45  2.51

                                                  PLS[2:0]=010 (falling edge)  2.29     2.35  2.39

                                                  PLS[2:0]=011 (rising edge)   2.54     2.60  2.65

       VPVD             Programmable voltage      PLS[2:0]=011 (falling edge)  2.44     2.51  2.56  V

                        detector level selection  PLS[2:0]=100 (rising edge)   2.70     2.76  2.82

                                                  PLS[2:0]=100 (falling edge)  2.59     2.66  2.71

                                                  PLS[2:0]=101 (rising edge)   2.86     2.93  2.99

                                                  PLS[2:0]=101 (falling edge)  2.65     2.84  2.92

                                                  PLS[2:0]=110 (rising edge)   2.96     3.03  3.10

                                                  PLS[2:0]=110 (falling edge)  2.85     2.93  2.99

                                                  PLS[2:0]=111 (rising edge)   3.07     3.14  3.21

                                                  PLS[2:0]=111 (falling edge)  2.95     3.03  3.09

       VPVDhyst(2)      PVD hysteresis                          -              -        100   -     mV

       VPOR/PDR         Power-on/power-down       Falling edge                 1.60(1)  1.68  1.76  V

                        reset threshold           Rising edge                  1.64     1.72  1.80

       VPDRhyst(2)      PDR hysteresis                          -              -        40    -     mV

       VBOR1            Brownout level 1          Falling edge                 2.13     2.19  2.24

                        threshold                 Rising edge                  2.23     2.29  2.33

       VBOR2            Brownout level 2          Falling edge                 2.44     2.50  2.56  V

                        threshold                 Rising edge                  2.53     2.59  2.63

       VBOR3            Brownout level 3          Falling edge                 2.75     2.83  2.88

                        threshold                 Rising edge                  2.85     2.92  2.97

       VBORhyst(2)      BOR hysteresis                          -              -        100   -     mV

       TRS(T2T)(E3)MPO  POR reset timing                        -              0.5      1.5   3.0   ms

                                          DocID024738 Rev 10                                        63/139

                                                                                                            114
Electrical  characteristics                                                              STM32F401xB STM32F401xC

                Table 19. Embedded reset and power control block characteristics (continued)

                Symbol       Parameter                                Conditions               Min        Typ           Max   Unit

                          InRush current on

                IRUSH(2)  voltage regulator power-                    -                        -          160           200   mA

                          on (POR or wakeup from

                          Standby)

                          InRush energy on

                ERUSH(2)  voltage regulator power-    VDD = 1.7 V, TA = 125 °C,                -               -        5.4   µC

                          on (POR or wakeup from      IRUSH = 171 mA for 31 µs

                          Standby)

            1.  The product behavior is guaranteed by design down to the minimum VPOR/PDR value.

            2.  Guaranteed by design.

            3.  The reset timing is measured from the power-on (POR   reset  or  wakeup  from  VBAT)  to  the  instant  when  first
                instruction is fetched by the user application code.

6.3.6       Supply current characteristics

            The current consumption is a function of several parameters and factors such as the

            operating voltage, ambient temperature, I/O pin loading, device software configuration,

            operating frequencies, I/O pin switching rate, program location in memory and executed

            binary code.

            The current consumption is measured as described in Figure 19: Current consumption

            measurement scheme.

            All the run-mode current consumption measurements given in this section are performed

            with a reduced code that gives a consumption equivalent to CoreMark code.

            Typical and maximum current consumption

            The  MCU is placed under the following conditions:

            •    All I/O pins are in input mode with a static value at VDD or VSS (no load).

            •    All peripherals are disabled except if it is explicitly mentioned.

            •    The Flash memory access time is adjusted to both fHCLK frequency and VDD ranges

                 (refer to Table 15: Features depending on the operating power supply range).

            •    The voltage scaling is adjusted to fHCLK frequency as follows:

                 –        Scale 3 for fHCLK ≤ 60 MHz

                 –        Scale 2 for 60 MHz < fHCLK ≤ 84 MHz

            •    The system clock is HCLK, fPCLK1 = fHCLK/2, and fPCLK2 = fHCLK.

            •    External clock is 4 MHz and PLL is on when fHCLK is higher than 25 MHz.

            •    The maximum values are obtained for VDD = 3.6 V and a maximum ambient

                 temperature (TA), and the typical values for TA= 25 °C and VDD = 3.3 V unless
                 otherwise specified.

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STM32F401xB STM32F401xC                                                                          Electrical characteristics

         Table 20. Typical and maximum current consumption, code with data processing (ART

                              accelerator disabled) running from SRAM - VDD = 1.8 V

                                                                                              Max(1)

Symbol   Parameter            Conditions            fHCLK        Typ         TA =       TA =          TA=     TA=       Unit
                                                    (MHz)

                                                                             25 °C      85 °C    105 °C       125 °C

                                                    84           20.0        21         22            23      24.1(4)

                              External clock,       60           14.5        15         16            17      18.1

                              all peripherals       40           10.4        11         12            13      14.1
                              enabled(2)(3)

         Supply                                     20           5.5         6          7             8       9.2

    IDD  current in                                 84           10.9        11         13            14      15.1(4)   mA

         Run mode

                              External clock,       60           8.0         9          10            11      12.1

                              all peripherals       40           5.8         6          7             8       9.2

                              disabled(3)

                                                    20           3.2         4          5             6       7.2

1.  Guaranteed by characterization, unless otherwise specified.

2.  When analog peripheral blocks such as ADC, HSE, LSE, HSI, or LSI are ON, an additional power consumption has to be
    considered.

3.  When the ADC is ON (ADON bit set in the ADC_CR2 register), add an additional power consumption of 1.6 mA for the
    analog part.

4.  Guaranteed by test in production.

         Table 21. Typical    and maximum current consumption, code with data processing (ART

                                       accelerator disabled) running from SRAM

                                                                                                 Max(1)

Symbol   Parameter            Conditions                   fHCLK       Typ       TA=       TA=        TA=     TA=       Unit
                                                           (MHz)

                                                                                25 °C   85 °C         105 °C  125 °C

                                                           84          20.2         21      22           23   24.1

                              External clock,              60          14.7         15      16           18   19.1

                              all peripherals              40          10.7         11      12           13   14.1
                              enabled(2)(3)

                  Supply                                   20          5.7          6         7           8   9.2

    IDD           current in                               84          11.2         12      13           14   15.1      mA

         Run mode

                              External clock,              60          8.2          9       10           11   12.1

                              all peripherals              40          6.1          7         8           9   10.1
                                       disabled(3)

                                                           20          3.4          4         5           6   7.2

1.  Guaranteed by characterization, unless otherwise specified.

2.  When analog peripheral blocks such as ADC, HSE, LSE, HSI, or LSI are ON, an additional power consumption has to be
    considered.

3.  When the ADC is ON (ADON bit set in the ADC_CR2 register), add an additional power consumption of 1.6 mA for the
    analog part.

                                                        DocID024738 Rev 10                                              65/139

                                                                                                                                114
Electrical characteristics                                                           STM32F401xB STM32F401xC

    Table 22. Typical and maximum current consumption in run mode, code with data processing

         (ART accelerator enabled except prefetch) running from Flash memory- VDD = 1.8 V

                                                                                        Max(1)

Symbol   Parameter          Conditions                fHCLK             Typ   TA =   TA =   TA =      TA =                    Unit
                                                      (MHz)

                                                                              25 °C  85 °C  105 °C    125 °C

                                                                 84     22.2  23     24          25   26.1

                         External clock,                         60     14.5  15     16          17   18.1

                         all peripherals                         40     10.7  11     12          13   14.1
                         enabled(2)(3)
                                                                 30     8.6   9      10          11   12.1

         Supply                                                  20     7.0   8      9           10   11.2

    IDD  current in                                              84     11.5  12     13          14   15.1                    mA

         Run mode

                         External clock,                         60     7.7   8      9           10   11.1

                         all peripherals                         40     5.6   6      7           8    9.2
                         disabled(3)
                                                                 30     4.5   5      6           7    8.2

                                                                 20     3.8   5      6           7    8.2

1.  Guaranteed by characterization, unless otherwise specified.

2.  Add an additional power consumption of 1.6 mA per ADC for the analog part. In applications, this consumption occurs only
    while the ADC is ON (ADON bit is set in the ADC_CR2 register).

3.  When the ADC is ON (ADON bit set in the ADC_CR2), add an additional power consumption of 1.6mA per ADC for the
    analog part.

    Table 23. Typical and maximum current consumption in run mode, code with data processing

         (ART accelerator enabled except prefetch) running from Flash memory - VDD = 3.3 V

                                                                                         Max(1)

Symbol   Parameter          Conditions                           fHCLK  Typ   TA =   TA =       TA =  TA =                    Unit
                                                                 (MHz)

                                                                              25 °C  85 °C  105 °C    125 °C

                                                                 84     22.5  23     24          25   26.1

                         External clock,                         60     14.8  16     17          18   19.1

                         all peripherals                         40     11.0  12     13          14   15.1
                         enabled(2)(3)
                                                                 30     8.9   10     11          12   13.1

    IDD  Supply current                                          20     7.3   8      9           10   11.2                    mA

         in Run mode                                             84     11.8  13     14          15   16.1

                                                                 60     7.9   9      10          11   12.1

                         External clock,                         40     5.8   7      8           9    10.2
                         all peripherals disabled(3)

                                                                 30     4.8   6      7           8    9.2

                                                                 20     4.0   5      6           7    8.2

1.  Guaranteed by characterization, unless otherwise specified.

2.  Add an additional power consumption of 1.6 mA per ADC for the analog part. In applications, this consumption occurs only
    while the ADC is ON (ADON bit is set in the ADC_CR2 register).

66/139                                    DocID024738 Rev 10
STM32F401xB STM32F401xC                                                              Electrical characteristics

3.  When the ADC is ON (ADON bit set in the ADC_CR2), add an additional power consumption of 1.6mA per ADC for the
    analog part.

    Table 24. Ty. pical and maximum current consumption in run mode, code with data processing

                         (ART accelerator disabled) running from Flash memory

                                                                                        Max(1)

Symbol   Parameter       Conditions                              fHCLK  Typ   TA =   TA =   TA =    TA =                      Unit
                                                                 (MHz)

                                                                              25 °C  85 °C  105 °C  125 °C

                                                                 84     30.6  32     34         35  36.6

                         External clock,                         60     21.4  22     24         25  26.1

                         all peripherals                         40     15.6  16     17         18  19.1
                         enabled(2)(3)
                                                                 30     12.7  13     14         15  16.2

    IDD  Supply current                                          20     10.0  11     12         13  14.1                      mA

         in Run mode                                             84     19.9  21     23         25  26.1

                                                                 60     14.6  15     16         17  18.1

                         External clock,                         40     10.4  11     12         13  14.2
                         all peripherals disabled(3)

                                                                 30     8.6   9      10         11  12.2

                                                                 20     6.7   7      8          9   10.2

1.  Guaranteed by characterization, unless otherwise specified.

2.  Add an additional power consumption of 1.6 mA per ADC for the analog part. In applications, this consumption occurs only
    while the ADC is ON (ADON bit is set in the ADC_CR2 register).

3.  When the ADC is ON (ADON bit set in the ADC_CR2), add an additional power consumption of 1.6mA per ADC for the
    analog part.

    Table 25. Typical and maximum current consumption in run mode, code with data processing

                  (ART accelerator enabled with prefetch) running from Flash memory

                                                                                        Max(1)

Symbol   Parameter       Conditions                              fHCLK  Typ   TA =   TA =   TA =    TA =                      Unit
                                                                 (MHz)

                                                                              25 °C  85 °C  105 °C  125 °C

                                                                 84     31.8  33     35         36  37.6

                         External clock,                         60     21.8  22     23         24  25.1

                         all peripherals                         40     16.0  17     18         19  20.1
                         enabled(2)(3)
                                                                 30     12.9  14     15         16  17.1

    IDD  Supply current                                          20     10.4  11     12         13  14.1                      mA

         in Run mode                                             84     21.2  22     23         24  25.1

                                                                 60     15.0  16     17         18  19.1

                         External clock,                         40     10.9  12     13         14  15.1
                         all peripherals disabled(3)

                                                                 30     8.8   10     11         12  13.1

                                                                 20     7.1   8      9          10  11.2

                                          DocID024738 Rev 10                                                                  67/139

                                                                                                                                      114
Electrical characteristics                                                             STM32F401xB STM32F401xC

1.  Guaranteed by characterization, unless otherwise specified.

2.  Add an additional power consumption of 1.6 mA per ADC for the analog part. In applications, this consumption occurs only
    while the ADC is ON (ADON bit is set in the ADC_CR2 register).

3.  When the ADC is ON (ADON bit set in the ADC_CR2), add an additional power consumption of 1.6mA per ADC for the
    analog part.

                  Table 26. Typical and maximum current consumption in Sleep mode

                                                                                                  Max(1)

Symbol    Parameter                    Conditions                fHCLK  Typ      TA =   TA =      TA =        TA =            Unit
                                                                 (MHz)

                                                                                 25 °C  85 °C     105 °C      125 °C

                                                                 84     16.2     17     18                19  20.1

                           External clock,                       60     10.7     11     12                13  14.1

                           all peripherals                       40     8.3      9      10                11  12.2
                           enabled(2)(3)
                                                                 30     6.8      7      8                 9   10.2

    IDD   Supply current                                         20     5.9      6      7                 8           9.2     mA

          in Sleep mode                                          84     5.2      6      7                 8           9.2

                           External clock,                       60     3.6      4      5                 6           7.2

                           all peripherals                       40     2.9      3      4                 5           5.2
                           disabled(3)(4)
                                                                 30     2.6      3      4                 5           5.2

                                                                 20     2.6      3      4                 5           5.2

1.  Guaranteed by characterization, unless otherwise specified.

2.  Add an additional power consumption of 1.6 mA per ADC for the analog part. In applications, this consumption occurs only
    while the ADC is ON (ADON bit is set in the ADC_CR2 register).

3.  When the ADC is ON (ADON bit set in the ADC_CR2 register), add an additional power consumption of 1.6 mA for the
    analog part.

4.  Same current consumption for fHCLK at 30 MHz and 20 MHz due to VCO running slower at 30 MHz.

         Table 27. Typical and maximum current consumptions in                   Stop   mode - VDD =          1.8 V

                                                                        Typ                       Max(1)

Symbol            Parameter                        Conditions           TA =     TA =   TA =      TA =        TA =            Unit

                                                                        25 °C    25 °   85 °C     105 °C      125 °C

                                                                                 C

          Main regulator usage              Flash in Stop mode, all     109      135    440       650         1220

          Low power regulator usage         oscillators OFF, no              41  65     310       530         1080(2)

                                            independent watchdog

IDD_STOP  Main regulator usage              Flash in Deep power              72  95     345       530         1050            µA

          Low power regulator usage         down mode, all                   12  36     260       510         1010(2)

          Low power low voltage             oscillators OFF, no

          regulator usage                   independent watchdog             10  27     230       460         900

1.  Guaranteed by characterization.

2.  Guaranteed by test in production.

68/139                                             DocID024738 Rev 10
STM32F401xB STM32F401xC                                                                         Electrical characteristics

              Table 28. Typical and maximum current consumption in         Stop mode - VDD=3.3 V

                                                                   Typ                                  Max(1)

Symbol              Parameter                   Conditions         TA =    TA =                 TA =     TA =    TA =    Unit

                                                                   25 °C   25 °C                85 °C    105 °C  125 °C

              Main regulator usage       Flash in Stop mode, all   111     140                  450      670     1250

              Low power regulator usage  oscillators OFF, no       42      65                   330      560     1100

                                         independent watchdog

IDD_STOP      Main regulator usage       Flash in Deep power       73      100                  360      560     1100    µA

              Low power regulator usage  down mode, all            12      36                   270      520     1050

              Low power low voltage      oscillators OFF, no

              regulator usage            independent watchdog      10      28                   230      470     930

1.  Guaranteed by characterization.

    Table 29. Typical and maximum current consumption in Standby                                mode - VDD=      1.8 V

                                                                   Typ(1)                               Max(2)

    Symbol    Parameter                  Conditions                TA =    TA =                 TA =     TA =    TA =    Unit

                                                                   25 °C   25 °C                85 °C    105 °C  125 °C

              Supply current   Low-speed oscillator (LSE) and RTC  2.4     4.0                  12.0     24.0    50

IDD_STBY      in Standby       ON                                                                                        µA

              mode             RTC and LSE OFF                     1.8     3.0(3)               11.0     23.0    47(3)

1.  When the PDR is OFF (internal reset is OFF), the typical current consumption is reduced by  1.2 µA.

2.  Guaranteed by characterization, unless otherwise specified.

3.  Guaranteed by test in production.

    Table 30. Typical and maximum current consumption in Standby mode - VDD=3.3 V

                                                                   Typ(1)                               Max(2)

    Symbol    Parameter                  Conditions                TA =    TA =                 TA =     TA =    TA =    Unit

                                                                   25 °C   25 °C                85 °C    105 °C  125 °C

              Supply current   Low-speed oscillator (LSE) and RTC  2.8     5.0                  14.0     28.0    58

    IDD_STBY  in Standby       ON                                                                                        µA

              mode             RTC and LSE OFF                     2.1     4.0(3)               13.0     27.0    55(3)

1.  When the PDR is OFF (internal reset is OFF), the typical current consumption is reduced by 1.2 µA.

2.  Guaranteed by characterization, unless otherwise specified.

3.  Guaranteed by test in production.

                                         DocID024738 Rev 10                                                              69/139

                                                                                                                                 114
Electrical characteristics                                                                       STM32F401xB STM32F401xC

                        Table 31. Typical and maximum current consumptions                       in  VBAT mode

                                                                              Typ                           Max(2)

                                                                             TA = 25 °C              TA =   TA =           TA =
                                                                                                     85 °C  105 °C      125 °C    Uni
Symbol                  Parameter      Conditions(1)
                                                                                                                                  t

                                                                     VBAT     VBAT       VBAT
                                                                     =        =               =             VBAT = 3.6  V

                                                                     1.7 V   2.4 V       3.3 V

          Backup domain            Low-speed oscillator  (LSE)       0.66     0.76       0.97          3.0  5.0            10

IDD_VBAT  supply current           and RTC ON                                                                                     µA

                                   RTC and LSE OFF                   0.1      0.1        0.1           2.0  4.0               8

1.  Crystal used: Abracon ABS07-120-32.768 kHz-T with    a CL of  6  pF for  typical values.

2.  Guaranteed by characterization.

                                   Figure 21. Typical VBAT current consumption (LSE and RTC ON)

                        

                        

          )$$?6"!4—!  

                                                                                                                           6

                                                                                                                        6

                                                                                                                           6

                                                                                                                           6

                                                                                                                          6

                                                                                                                           6

                                                                                                                        6

                                                                                                                           6

                                                                                                                           6

                        

                                   #           #                      #                      #                   #

                                                                  4EMPERATURE

                                                                                                                                 -36

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STM32F401xB STM32F401xC                                                   Electrical characteristics

          I/O system current consumption

          The current consumption of the I/O system has two components: static and dynamic.

          I/O static current consumption

          All the I/Os used as inputs with pull-up generate current consumption when the pin is

          externally held low. The value of this current consumption can be simply computed by using

          the pull-up/pull-down resistors values given in Table 54: I/O static characteristics.

          For the output pins, any external pull-down or external load must also be considered to

          estimate the current consumption.

          Additional I/O current consumption is due to I/Os configured as inputs if an intermediate

          voltage level is externally applied. This current consumption is caused by the input Schmitt

          trigger circuits used to discriminate the input value. Unless this specific configuration is

          required by the application, this supply current consumption can be avoided by configuring

          these I/Os in analog mode. This is notably the case of ADC input pins which should be

          configured as analog inputs.

Caution:  Any floating input pin can also settle to an intermediate voltage level or switch inadvertently,

          as a result of external electromagnetic noise. To avoid current consumption related to

          floating pins, they must either be configured in analog mode, or forced internally to a definite

          digital value. This can be done either by using pull-up/down resistors or by configuring the

          pins in output mode.

          I/O dynamic current consumption

          In addition to the internal peripheral current consumption (see Table 33: Peripheral current

          consumption), the I/Os used by an application also contribute to the current consumption.

          When an I/O pin switches, it uses the current from the MCU supply voltage to supply the I/O

          pin circuitry and to charge/discharge the capacitive load (internal or external) connected to

          the pin:

                                             ISW  =  VDD ×    fSW ×  C

          where

          ISW is the current sunk by a switching I/O to charge/discharge the capacitive load

          VDD is the MCU supply voltage

          fSW is the I/O switching frequency

          C is the total capacitance seen by the I/O pin: C = CINT+ CEXT

          The test pin is configured in push-pull output mode and is toggled by software at a fixed

          frequency.

                                          DocID024738 Rev 10                                            71/139

                                                                                                                114
Electrical  characteristics                                                 STM32F401xB STM32F401xC

                             Table 32. Switching output I/O current consumption

                Symbol       Parameter            Conditions(1)             I/O toggling                Typ    Unit

                                                                            frequency (fSW)

                                                                            2 MHz                       0.05

                                                                            8 MHz                       0.15

                                                  VDD = 3.3 V               25 MHz                      0.45

                                                  C = CINT(2)               50 MHz                      0.85

                                                                            60 MHz                      1.00

                                                                            84 MHz                      1.40

                                                                            2 MHz                       0.10

                                                                            8 MHz                       0.35

                                                  VDD = 3.3 V               25 MHz                      1.05

                                                  CEXT = 0 pF               50 MHz                      2.20

                                            C  =  CINT + CEXT +  CS

                                                                            60 MHz                      2.40

                                                                            84 MHz                      3.55

                                                                            2 MHz                       0.20

                IDDIO        I/O switching                                  8 MHz                       0.65   mA

                             current              VDD = 3.3 V

                                                  CEXT =10 pF               25 MHz                      1.85

                                            C  =  CINT + CEXT +  CS         50 MHz                      2.45

                                                                            60 MHz                      4.70

                                                                            84 MHz                      8.80

                                                                            2 MHz                       0.25

                                                  VDD = 3.3 V               8 MHz                       1.00

                                                  CEXT = 22 pF              25 MHz                      3.45

                                            C = CINT + CEXT + CS            50 MHz                      7.15

                                                                            60 MHz                      11.55

                                                                            2 MHz                       0.32

                                                  VDD = 3.3 V               8 MHz                       1.27

                                                  CEXT = 33 pF              25 MHz                      3.88

                                            C = CINT + CEXT + CS

                                                                            50 MHz                      12.34

            1.  CS is the  PCB board capacitance including the pad pin. CS  = 7 pF (estimated  value).

            2.  This test  is performed by cutting the LQFP100 package pin  (pad removal).

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STM32F401xB STM32F401xC                                                  Electrical characteristics

On-chip peripheral current consumption

The  MCU is placed under the following conditions:

•    At startup, all I/O pins are in analog input configuration.

•    All peripherals are disabled unless otherwise mentioned.

•    The ART accelerator is ON.

•    Voltage Scale 2 mode selected, internal digital voltage V12 = 1.26 V.

•    HCLK is the system clock at 84 MHz. fPCLK1 = fHCLK/2, and fPCLK2 = fHCLK.

     The given value is calculated by measuring the difference of current consumption

     –    with all peripherals clocked off

     –    with only one peripheral clocked on

•    Ambient operating temperature is 25 °C and VDD=3.3 V.

                         Table       33. Peripheral  current  consumption

                         Peripheral                           IDD (typ)         Unit

                                     GPIOA                    1.55

                                     GPIOB                    1.55

                                     GPIOC                    1.55

                                     GPIOD                    1.55

          AHB1                       GPIOE                    1.55              µA/MHz

     (up  to 84MHz)

                                     GPIOH                    1.55

                                     CRC                      0.36

                                     DMA1                     20.24

                                     DMA2                     21.07

                                     TIM2                     11.19

                                     TIM3                     8.57

                                     TIM4                     8.33

                                     TIM5                     11.19

                                     PWR                      0.71

          APB1                       USART2                   3.33              µA/MHz

     (up  to 42MHz)                  I2C1/2/3                 3.10

                                     SPI2(1)                  2.62

                                     SPI3(1)                  2.86

                                     I2S2                     1.90

                                     I2S3                     1.67

                                     WWDG                     0.71

          AHB2                       OTG_FS                   23.93             µA/MHz

     (up  to 84MHz)

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Electrical characteristics                                                       STM32F401xB STM32F401xC

                                     Table 33. Peripheral current consumption (continued)

                                     Peripheral                          IDD (typ)                               Unit

                                                 TIM1                      5.71

                                                 TIM9                      2.86

                                                 TIM10                     1.79

                                                 TIM11                     2.02

                                                 ADC1(2)                   2.98

                    APB2                         SPI1                      1.19                                  µA/MHz

                    (up to 84MHz)

                                                 USART1                    3.10

                                                 USART6                    2.86

                                                 SDIO                      5.95

                                                 SPI4                      1.31

                                                 SYSCFG                    0.71

            1.      I2SMOD bit set in SPI_I2SCFGR register, and then the I2SE bit set to enable I2S peripheral.

            2.      When the ADC is ON (ADON bit set in the ADC_CR2 register), add an additional power consumption of 1.6
                    mA for the analog part.

6.3.7       Wakeup time from low-power modes

            The wakeup times given in Table 34 are measured starting from the wakeup event trigger up

            to the first instruction executed by the CPU:

            •       For Stop or Sleep modes: the wakeup event is WFE.

            •       WKUP (PA0) pin is used to wakeup from Standby, Stop and Sleep modes.

            All timings are derived from tests performed under ambient temperature and VDD=3.3 V.

                                     Table 34. Low-power mode wakeup timings(1)

    Symbol                                      Parameter                        Min(1)  Typ(1)                  Max(1)          Unit

    tWUSLEEP(2)                                                                                                                  CPU

                    Wakeup from Sleep mode                                          -    4                       6               clock

                                                                                                                                 cycle

                    Wakeup from Stop mode, usage of main regulator                  -    13.5                    14.5

                    Wakeup from Stop mode, usage of main regulator, Flash           -    105                     111

    tWUSTOP(2)      memory in Deep power down mode                                                                               µs

                    Wakeup from Stop mode, regulator in low power mode              -    21                      33

                    Wakeup from Stop mode, regulator in low power mode,             -    113                     130

                    Flash memory in Deep power down mode

    tWUSTDBY(2)(3)  Wakeup from Standby mode                                        -    314                     407             µs

1.  Guaranteed by characterization.

2.  The wakeup times are measured from the wakeup event to the point in which the application code reads the first instruction.

3.  tWUSTDBY maximum value is given at –40 °C.

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STM32F401xB STM32F401xC                                                  Electrical characteristics

6.3.8  External clock source characteristics

       High-speed external user clock generated from an external source

       In bypass mode the HSE oscillator is switched off and the input pin is a standard I/O. The

       external clock signal has to respect the Table 54. However, the recommended clock input

       waveform is shown in Figure 22.

       The characteristics given in Table 35 result from tests performed using an high-speed

       external clock source, and under ambient temperature and supply voltage conditions

       summarized in Table 14.

                     Table 35. High-speed external user clock characteristics

           Symbol                  Parameter              Conditions     Min     Typ  Max          Unit

           fHSE_ext  External user clock source                          1       -    50           MHz
                     frequency(1)

           VHSEH     OSC_IN input pin high level voltage                 0.7VDD  -    VDD          V

           VHSEL     OSC_IN input pin low level voltage   -              VSS     -    0.3VDD

           tw(HSE)   OSC_IN high or low time(1)                          5       -           -
           tw(HSE)
                                                                                                   ns
           tr(HSE)
           tf(HSE)   OSC_IN rise or fall time(1)                         -       -    10

           Cin(HSE)  OSC_IN input capacitance(1)          -              -       5           -     pF

       DuCy(HSE)     Duty cycle                           -              45      -    55           %

           IL        OSC_IN Input leakage current         VSS ≤VIN ≤VDD  -       -    ±1           µA

       1.  Guaranteed by design.

       Low-speed external user clock generated from an external source

       In bypass mode the LSE oscillator is switched off and the input pin is a standard I/O. The

       external clock signal has to respect the Table 54. However, the recommended clock input

       waveform is shown in Figure 23.

       The characteristics given in Table 36 result from tests performed using an low-speed

       external clock source, and under ambient temperature and supply voltage conditions

       summarized in Table 14.

                                   DocID024738 Rev 10                                              75/139

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Electrical characteristics                                                            STM32F401xB STM32F401xC

                           Table 36. Low-speed external user clock                characteristics

    Symbol                   Parameter                       Conditions           Min     Typ         Max     Unit

    fLSE_ext   User External clock source                                         -       32.768      1000    kHz
               frequency(1)

    VLSEH      OSC32_IN input pin high level                                      0.7VDD           -  VDD

               voltage                                                                                        V

    VLSEL      OSC32_IN      input pin low level voltage             -            VSS              -  0.3VDD

    tw(LSE)    OSC32_IN      high or low time(1)                                  450              -  -
    tf(LSE)
                                                                                                              ns
    tr(LSE)
    tf(LSE)    OSC32_IN      rise or fall time(1)                                 -                -  50

    Cin(LSE)   OSC32_IN      input capacitance(1)                    -            -                5  -       pF

    DuCy(LSE)  Duty cycle                                            -            30               -  70      %

    IL         OSC32_IN      Input leakage current           VSS  ≤  VIN  ≤  VDD  -                -  ±1      µA

1.  Guaranteed by design.

                             Figure 22. High-speed external clock source AC timing diagram

               6(3%(

                            

                            
               6(3%,

                                 TR(3%                      TF(3%               T7(3%              T7(3%  T

                                                    4(3%

                             %XTERNAL              F(3%?EXT                       ),

                             CLOCKSOURCE                    /3#?).

                                                                                          34-&

                                                                                                              AI

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STM32F401xB STM32F401xC                                                                 Electrical characteristics

                            Figure 23. Low-speed external clock source AC timing diagram

    9/6(+

             

    9/6(/     

                            WU /6(                         WI /6(             W: /6(                           W: /6(             W

                                                     7/6(

                            ([WHUQDO           I/6(BH[W    26&B,1              ,/

                            FORFNVRXUFH

                                                                                        670)

                                                                                                                              DL

High-speed external clock generated from a crystal/ceramic resonator

The high-speed external (HSE) clock can be supplied with a 4 to 26 MHz crystal/ceramic

resonator oscillator. All the information given in this paragraph are based on

characterization results obtained with typical external components specified in Table 37. In

the application, the resonator and the load capacitors have to be placed as close as

possible to the oscillator pins in order to minimize output distortion and startup stabilization

time. Refer to the crystal resonator manufacturer for more details on the resonator

characteristics (frequency, package, accuracy).

                            Table 37. HSE 4-26 MHz oscillator characteristics(1)

    Symbol                                Parameter                  Conditions         Min               Typ  Max            Unit

    fOSC_IN                 Oscillator frequency                     -                  4                 -    26             MHz

    RF                      Feedback resistor                        -                  -                 200  -                  kΩ

                                                                     VDD=3.3 V,
                                                                     ESR= 30 Ω,         -                 450  -

    IDD                     HSE current consumption                 CL=5 pF @25 MHz                                               µA

                                                                     VDD=3.3 V,
                                                                     ESR= 30 Ω,         -                 530  -

                                                                    CL=10 pF @25 MHz

Gm_crit_max                 Maximum critical crystal gm              Startup            -                 -    1              mA/V

tSU(HSE)(2)                 Startup time                             VDD is stabilized  -                 2    -                  ms

1.  Guaranteed by design.

2.  otSsUc(iHllaSEtio) nis  the startup  time  measured from the moment it is enabled (by software) to    a stabilized 8 MHz
                            is reached.  This  value is measured for a standard crystal resonator and it  can vary significantly
    with the crystal manufacturer

For CL1 and CL2, it is recommended to use high-quality external ceramic capacitors in the
5 pF to 25 pF range (typ.), designed for high-frequency applications, and selected to match

the requirements of the crystal or resonator (see Figure 24). CL1 and CL2 are usually the
same size. The crystal manufacturer typically specifies a load capacitance which is the

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                                                                                                                                       114
Electrical  characteristics                                                                                                         STM32F401xB STM32F401xC

            series combination of CL1 and CL2. PCB and MCU pin capacitance must be included (10 pF
            can be used as a rough estimate of the combined pin and board capacitance) when sizing

            CL1 and CL2.

Note:       For information on selecting the crystal, refer to the application note AN2867 “Oscillator

            design guide for ST microcontrollers” available from the ST website www.st.com.

                                Figure 24. Typical application with an 8 MHz crystal

                5HVRQDWRUZLWK
                LQWHJUDWHGFDSDFLWRUV

                                &/                  26&B,1                                                                         I+6 (

                                           0+]                                                                        %LDV

                                       UHVRQDWRU                    5)                                                  FRQWUROOHG

                                                                                                                        JDLQ

                                &/        5(;7    26&B28 7                                                                                    670)

                                                                                                                                                                         DL

            1.  REXT value depends on the crystal characteristics.

            Low-speed external clock generated from a crystal/ceramic resonator

            The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic

            resonator oscillator. All the information given in this paragraph are based on

            characterization results obtained with typical external components specified in Table 38. In

            the application, the resonator and the load capacitors have to be placed as close as

            possible to the oscillator pins in order to minimize output distortion and startup stabilization

            time. Refer to the crystal resonator manufacturer for more details on the resonator

            characteristics (frequency, package, accuracy).

                             Table 38. LSE oscillator characteristics (fLSE = 32.768 kHz) (1)

                Symbol                 Parameter                        Conditions                                                  Min              Typ   Max           Unit

                RF           Feedback resistor                                                                          -           -                18.4          -     MΩ

                IDD          LSE current consumption                                                                    -           -                -             1     µA

            Gm_crit_max      Maximum critical crystal gm                                                                Startup     -                -     0.56          µA/V

                tSU(LSE)(2)  startup time                           VDD is stabilized                                               -                2             -     s

            1.  Guaranteed by design.

            2.  t3S2U.(7L6S8E)kiHs zthoessctilalarttuiopntiims reemacehaesdu.rTedhisfrovmalutheeismgoumareanntteiteisd  enabled (by software)    to  a stabilized
                                                                                                                        by characterization. It  is  measured for     a
                standard crystal resonator and it can vary significantly with the crystal manufacturer.

Note:       For information on selecting the crystal, refer to the application note AN2867 “Oscillator

            design guide for ST microcontrollers” available from the ST website www.st.com.

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STM32F401xB STM32F401xC                                                                 Electrical characteristics

                    Figure 25. Typical application with a 32.768 kHz crystal

                    5HVRQDWRUZLWK
                    LQWHJUDWHGFDSDFLWRUV

                                  &/                    26&B,1                            I/6(

                                            N+ ]                     %LDV

                                            UHVRQDWRU                   5)  FRQWUROOHG

                                                                            JDLQ

                                  &/                    26&B28 7                           670)

                                                                                                            DL

6.3.9  Internal clock source characteristics

       The parameters given in Table 39 and Table 40 are derived from tests performed under

       ambient temperature and VDD supply voltage conditions summarized in Table 14.

       High-speed internal (HSI) RC oscillator

                                  Table 39. HSI oscillator characteristics (1)

           Symbol        Parameter                               Conditions              Min  Typ      Max  Unit

           fHSI     Frequency                                           -                -         16  -    MHz

                    HSI user trimming step(2)                           -                -         -   1    %

                                                    Used-trimmed with the RCC_CR         -         -   1    %
                                                    register(2)

           ACCHSI   Accuracy of the HSI                          TA = - 40 to 125 °C(3)  -8        -   5.5  %

                    oscillator                      Factory      TA = - 40 to 105 °C(3)  -8        -   4.5  %

                                                    Calibrated   TA = - 10 to 85 °C(3)   -4        -   4    %

                                                                 TA = 25 °C(4)           -1        -   1    %

       tsu(HSI)(2)  HSI oscillator startup time                         -                -    2.2      4    µs

       IDD(HSI)(2)  HSI oscillator power                                -                -         60  80   µA

                    consumption

       1.  VDD = 3.3 V, TA = –40 to 125 °C unless otherwise specified.

       2.  Guaranteed by design.

       3.  Guaranteed by characterization.

       4.  Factory calibrated, parts not soldered.

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Electrical  characteristics                                                             STM32F401xB STM32F401xC

                                             Figure  26.  ACCHSI       versus  temperature

                             

                             

                             

                $&&+6,     

                                                                                           7$ ƒ&

                             

                             

                                                                0LQ  0D[     7\SLFDO

                             

                                                                                                                06Y9

            1.  Guaranteed by characterization.

            Low-speed internal (LSI) RC oscillator

                                             Table 40. LSI oscillator characteristics       (1)

                Symbol                              Parameter                      Min           Typ  Max           Unit

                fLSI(2)          Frequency                                              17       32        47       kHz

                tsu(LSI)(3)      LSI oscillator startup time                            -        15        40       µs

                IDD(LSI)(3)      LSI oscillator power consumption                       -        0.4       0.6      µA

            1.  VDD = 3 V, TA = - 40 to 125  °C unless otherwise specified.

            2.  Guaranteed by characterization.

            3.  Guaranteed by design.

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STM32F401xB STM32F401xC                                                                                                  Electrical characteristics

                                                                   Figure 27. ACCLSI versus temperature

                                               

                                                                                                                                             MAX

                                                                                                                                           AVG

                                                                                                                                           MIN

                   .ORMALIZEDDEVIATI ON   

                                               

                                               

                                               


                                               


                                               


                                               


                                                   
  
  
  
   
                                      

                                                                                    4EMPERAT URE #

                                                                                                                                                  -36

6.3.10      PLL characteristics

            The parameters given in Table 41 and Table 42 are derived from tests performed under

            temperature and VDD supply voltage conditions summarized in Table 14.

                                                              Table 41.  Main PLL characteristics

Symbol                                         Parameter                            Conditions                Min            Typ         Max      Unit

fPLL_IN     PLL input clock(1)                                                           -                    0.95(2)        1           2.10     MHz

fPLL_OUT    PLL multiplier output clock                                                  -                    24             -           84       MHz

fPLL48_OUT  48 MHz PLL multiplier output                                                 -                        -          48          75       MHz

            clock

fVCO_OUT    PLL VCO output                                                               -                    192            -           432      MHz

tLOCK       PLL lock time                                                    VCO freq = 192 MHz               75             -           200      µs

                                                                             VCO freq = 432 MHz               100            -           300

                                                                                                      RMS         -          25          -

            Cycle-to-cycle jitter                                                                     peak

                                                                                                      to          -      ±150            -

Jitter(3)                                                                    System clock             peak                                        ps

                                                                             84 MHz                   RMS         -          15          -

            Period Jitter                                                                             peak

                                                                                                      to          -      ±200            -

                                                                                                      peak

                                                                        DocID024738 Rev 10                                                        81/139

                                                                                                                                                             114
Electrical characteristics                                                            STM32F401xB STM32F401xC

                             Table 41. Main PLL characteristics (continued)

    Symbol                   Parameter            Conditions                          Min               Typ            Max   Unit

    IDD(PLL)(4)   PLL power consumption on VDD    VCO freq = 192 MHz                  0.15                    -        0.40

                                                  VCO freq = 432 MHz                  0.45                             0.75              mA

    IDDA(PLL)(4)  PLL power consumption on        VCO freq = 192 MHz                  0.30                    -        0.40

                  VDDA                            VCO freq = 432 MHz                  0.55                             0.85

1.  Take care of using the appropriate division factor M to obtain the specified PLL input clock values. The        M  factor is shared
    between PLL and PLLI2S.

2.  Guaranteed by design.

3.  The use of 2 PLLs in parallel could degraded the Jitter up to +30%.

4.  Guaranteed by characterization.

                                     Table 42. PLLI2S (audio PLL) characteristics

    Symbol                   Parameter            Conditions                          Min                     Typ      Max               Unit

fPLLI2S_IN        PLLI2S input clock(1)                                  -            0.95(2)                    1     2.10

fPLLI2S_OUT       PLLI2S multiplier output clock                         -            -                          -     216   MHz

fVCO_OUT          PLLI2S VCO output                                      -            192                        -     432

tLOCK             PLLI2S lock time                VCO freq = 192 MHz                  75                         -     200               µs

                                                  VCO freq = 432 MHz                  100                        -     300

                                                  Cycle to cycle at             RMS   -                       90       -                 -

                                                  12.288 MHz on                 peak

                                                  48 KHz period,                to    -                       ±280     -

                                                  N=432, R=5                    peak

                  Master I2S clock jitter         Average frequency         of

Jitter(3)                                         12.288 MHz                                                                             ps

                                                  N = 432, R = 5                      -                       90       -

                                                  on 1000 samples

                  WS I2S clock jitter             Cycle to cycle at 48 KHz            -                       400      -

                                                  on 1000 samples

IDD(PLLI2S)(4)    PLLI2S power consumption on     VCO freq = 192 MHz                  0.15                       -     0.40

                  VDD                             VCO freq = 432 MHz                  0.45                             0.75              mA

IDDA(PLLI2S)(4)   PLLI2S power consumption on     VCO freq = 192 MHz                  0.30                       -     0.40

                  VDDA                            VCO freq = 432 MHz                  0.55                             0.85

1.  Take care of using the appropriate division factor M to have the specified PLL input clock values.

2.  Guaranteed by design.

3.  Value given with main PLL running.

4.  Guaranteed by characterization.

82/139                                            DocID024738 Rev 10
STM32F401xB STM32F401xC                                                                         Electrical characteristics

6.3.11  PLL spread spectrum clock generation (SSCG) characteristics

        The spread spectrum clock generation (SSCG) feature allows to reduce electromagnetic

        interferences (see Table 49: EMI characteristics for WLCSP49). It is available only on the

        main PLL.

                              Table 43. SSCG parameters constraint

        Symbol                              Parameter                                   Min        Typ  Max(1)       Unit

        fMod                                Modulation frequency                         -         -    10           KHz

        md                               Peak modulation depth                   0.25              -    2            %

    MODEPER * INCSTEP                               -                                    -         -    215-1        -

1.  Guaranteed by design.

        Equation 1

        The frequency modulation period (MODEPER) is given by the equation below:

                                            MODEPER       =  round[fPLL_IN ⁄    (4 × fMod)]

        fPLL_IN and fMod must be expressed in Hz.

        As an example:

        If fPLL_IN = 1 MHz, and fMOD = 1 kHz, the modulation depth (MODEPER) is given                            by

        equation 1:

                                         MODEPER       =   round[106 ⁄    (4 ×  103 ) ]  =   250

        Equation 2

        Equation 2 allows to calculate the increment step (INCSTEP):

                           INCSTEP  =    round[((215 – 1) ×  md ×   PLLN) ⁄     (100 × 5 × MODEPER)]

        fVCO_OUT must be expressed in MHz.

        With a modulation depth (md) = ±2 % (4 % peak to peak), and PLLN = 240 (in MHz):

                 INCSTEP   =  round[((215 – 1) ×    2×     240) ⁄   (100 × 5 × 250)] = 126md(quantitazed)%

        An amplitude quantization error may be generated because the linear modulation profile is

        obtained by taking the quantized values (rounded to the nearest integer) of MODPER and

        INCSTEP. As a result, the achieved modulation depth is quantized. The percentage

        quantized modulation depth is given by the following formula:

                           mdquantized%  =  (MODEPER ×       INCSTEP ×    100 ×  5) ⁄        ((215 – 1) × PLLN)

        As    a  result:

                           mdquantized%  =  (250 ×  126 ×    100 ×  5) ⁄  ((215 – 1) ×   240 )  =  2.002%(peak)

                                            DocID024738 Rev 10                                                       83/139

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Electrical  characteristics                                                 STM32F401xB STM32F401xC

            Figure 28 and Figure 29 show the main PLL output clock waveforms in center spread and

            down spread modes, where:

            F0 is fPLL_OUT nominal.

            Tmode is the modulation period.

            md is the modulation depth.

                            Figure 28. PLL output clock waveforms in center spread mode

                            &REQUENCY0,,?/54

                                                               MD

                                &

                                                                    MD

                                                        TMODE                  XTMODE           4IME

                                                                                                         AI

                            Figure 29. PLL      output  clock waveforms in  down spread      mode

            )UHTXHQF\ 3//B287

                            )

                                                        [PG

                                                        WPRGH               [WPRGH        7LPH

                                                                                                         DLE

6.3.12      Memory characteristics

            Flash memory

            The characteristics are given at TA = –40 to 125        °C unless otherwise specified.

            The devices are shipped to customers with the Flash memory erased.

                                Table 44. Flash memory characteristics

Symbol      Parameter                           Conditions                  Min         Typ         Max  Unit

                                    Write / Erase 8-bit mode, VDD = 1.7 V   -           5           -

IDD         Supply current          Write / Erase 16-bit mode, VDD = 2.1 V  -           8           -    mA

                                    Write / Erase 32-bit mode, VDD = 3.3 V  -           12          -

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STM32F401xB STM32F401xC                                                    Electrical characteristics

                         Table 45. Flash memory programming

    Symbol               Parameter          Conditions                     Min(1)  Typ     Max(1)  Unit

    tprog       Word programming time       Program/erase parallelism         -    16      100(2)  µs

                                            (PSIZE) = x 8/16/32

                                            Program/erase parallelism         -    400     800

                                            (PSIZE) = x 8

tERASE16KB      Sector (16 KB) erase time   Program/erase parallelism         -    300     600     ms

                                            (PSIZE) = x 16

                                            Program/erase parallelism         -    250     500

                                            (PSIZE) = x 32

                                            Program/erase parallelism         -    1200    2400

                                            (PSIZE) = x 8

tERASE64KB      Sector (64 KB) erase time   Program/erase parallelism         -    700     1400    ms

                                            (PSIZE) = x 16

                                            Program/erase parallelism         -    550     1100

                                            (PSIZE) = x 32

                                            Program/erase parallelism         -    2       4

                                            (PSIZE) = x 8

tERASE128KB     Sector (128 KB) erase time  Program/erase parallelism         -    1.3     2.6     s

                                            (PSIZE) = x 16

                                            Program/erase parallelism         -    1       2

                                            (PSIZE) = x 32

                                            Program/erase parallelism         -    4       8

                                            (PSIZE) = x 8

    tME         Mass erase time             Program/erase parallelism         -    2.75    5.5     s

                                            (PSIZE) = x 16

                                            Program/erase parallelism         -    2       4

                                            (PSIZE) = x 32

                                            32-bit program operation          2.7       -  3.6     V

    Vprog       Programming voltage         16-bit program operation          2.1       -  3.6     V

                                            8-bit program operation           1.7       -  3.6     V

1.  Guaranteed by characterization.

2.  The maximum programming time is measured after 100K erase operations.

                Table 46. Flash memory      programming with               VPP voltage

    Symbol               Parameter          Conditions                     Min(1)  Typ     Max(1)  Unit

    tprog       Double word programming                                    -       16      100(2)  µs

    tERASE16KB  Sector (16 KB) erase time   TA = 0 to +40 °C               -       230     -

    tERASE64KB  Sector (64 KB) erase time   VDD = 3.3 V                    -       490     -       ms

tERASE128KB     Sector (128 KB) erase time  VPP = 8.5 V                    -       875     -

    tME         Mass erase time                                            -       1.750   -       s

                                     DocID024738 Rev 10                                            85/139

                                                                                                           114
Electrical  characteristics                                                       STM32F401xB STM32F401xC

                         Table 46. Flash memory programming with VPP voltage                    (continued)

                Symbol                 Parameter      Conditions                  Min(1)        Typ      Max(1)  Unit

                Vprog        Programming voltage                          -                2.7  -         3.6       V

                VPP          VPP voltage range                            -                7    -         9         V

                IPP          Minimum current sunk on                      -                10   -         -      mA

                             the VPP pin

                tVPP(3)      Cumulative time during                       -                -    -         1      hour

                             which VPP is applied

            1.  Guaranteed by design.

            2.  The maximum programming time is measured after 100K erase     operations.

            3.  VPP should only be connected during programming/erasing.

                             Table 47. Flash memory endurance and data retention

                                                                                                   Value         Unit

                Symbol       Parameter                                Conditions                Max(1)

                                                                                                                 -

                                                   TA = - 40 to +85 °C (temp. range 6)

                NEND         Endurance             TA = - 40 to +105 °C (temp. range 7)              10        Kcycles

                                                   TA = - 40 to +125 °C ((temp. range 3)

                                                   1 kcycle(2) at TA = 85 °C                         30

                tRET         Data retention        1 kcycle(2) at TA = 105 °C                        10          Years

                                                   1 kcycle(2) at TA = 125 °C                        3

                                                   10 kcycles(2) at TA = 55 °C                       20

            1.  Guaranteed by design.

            2.  Cycling performed over the whole  temperature range.

6.3.13      EMC characteristics

            Susceptibility tests are performed on a sample basis during device characterization.

            Functional EMS (electromagnetic susceptibility)

            While a simple application is executed on the device (toggling 2 LEDs through I/O ports).

            the device is stressed by two electromagnetic events until a failure occurs. The failure is

            indicated by the LEDs:

            •   Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

                a functional disturbance occurs. This test is compliant with the IEC 61000-4-2 standard.

            •   FTB: A burst of fast transient voltage (positive and negative) is applied to VDD and VSS

                through a 100 pF capacitor, until a functional disturbance occurs. This test is compliant

                with the IEC 61000-4-4 standard.

            A device reset allows normal operations to be resumed.

            The test results are given in Table 48. They are based on the EMS levels and classes

            defined in application note AN1709.

86/139                                            DocID024738 Rev 10
STM32F401xB STM32F401xC                               Electrical characteristics

                         Table 48. EMS characteristics for LQFP100 package

Symbol                   Parameter                    Conditions                         Level/

                                                                                         Class

         Voltage limits to be applied on any I/O pin  VDD = 3.3 V, LQFP100, WLCSP49,
VFESD                                                 TA = +25 °C, fHCLK = 84 MHz,             2B
         to induce a functional disturbance
                                                      conforms to IEC 61000-4-2

         Fast transient voltage burst limits to be    VDD = 3.3 V, LQFP100, WLCSP49,

VEFTB    applied through 100 pF on VDD and VSS        TA = +25 °C, fHCLK = 84 MHz,             4A

         pins to induce a functional disturbance      conforms to IEC 61000-4-4

When the application is exposed to a noisy environment, it is recommended to avoid pin

exposition to disturbances. The pins showing a middle range robustness are: PA0, PA1,

PA2, on LQFP100 packages and PDR_ON on WLCSP49.

As a consequence, it is recommended to add a serial resistor (1 kΩ maximum) located as

close as possible to the MCU to the pins exposed to noise (connected to tracks longer than

50 mm on PCB).

Designing hardened software to avoid noise problems

EMC characterization and optimization are performed at component level with a typical

application environment and simplified MCU software. It should be noted that good EMC

performance is highly dependent on the user application and the software in particular.

Therefore it is recommended that the user applies EMC software optimization and

prequalification tests in relation with the EMC level requested for his application.

Software recommendations

The software flowchart must include the management of runaway conditions such as:

•  Corrupted program counter

•  Unexpected reset

•  Critical Data corruption (control registers...)

Prequalification trials

Most of the common failures (unexpected reset and program counter corruption) can be

reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1

second.

To complete these trials, ESD stress can be applied directly on the device, over the range of

specification values. When unexpected behavior is detected, the software can be hardened

to prevent unrecoverable errors occurring (see application note AN1015).

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Electrical  characteristics                                               STM32F401xB STM32F401xC

            Electromagnetic Interference (EMI)

            The electromagnetic field emitted by the device are monitored while a simple application,

            executing EEMBC code, is running. This emission test is compliant with SAE IEC61967-2

            standard which specifies the test board and the pin loading.

                             Table 49. EMI characteristics      for WLCSP49

                                                                                  Max vs.

Symbol      Parameter               Conditions                  Monitored         [fHSE/fCPU]          Unit

                                                                frequency band

                                                                                  25/84 MHz

                                                                0.1 to 30 MHz                   -6

SEMI        Peak level  VDD = 3.3 V, TA = 25 °C, conforming to  30 to 130 MHz                   -6     dBµV

                        IEC61967-2                              130 MHz to 1 GHz                -10

                                                                SAE EMI Level                   1.5      -

                             Table 50. EMI characteristics      for LQFP100

                                                                                  Max vs.

Symbol      Parameter               Conditions                  Monitored         [fHSE/fCPU]          Unit

                                                                frequency band

                                                                                  25/84 MHz

                                                                0.1 to 30 MHz                   18

SEMI        Peak level  VDD = 3.3 V, TA = 25 °C, conforming to  30 to 130 MHz                   23     dBµV

                        IEC61967-2                              130 MHz to 1 GHz                12

                                                                SAE EMI Level                   3.5      -

6.3.14      Absolute maximum ratings (electrical sensitivity)

            Based on three different tests (ESD, LU) using specific measurement methods, the device is

            stressed in order to determine its performance in terms of electrical sensitivity.

            Electrostatic discharge (ESD)

            Electrostatic discharges (a positive then a negative pulse separated by 1 second) are

            applied to the pins of each sample according to each pin combination. The sample size

            depends on the number of supply pins in the device (3 parts × (n+1) supply pins). This test

            conforms to the JESD22-A114/C101 standard.

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STM32F401xB STM32F401xC                                                             Electrical characteristics

                                     Table 51. ESD absolute maximum ratings

    Symbol                Ratings                         Conditions                       Class  Maximum          Unit
                                                                                                  value(1)

    VESD(HBM)     Electrostatic discharge     TA = +25 °C conforming to JESD22-            2      2000

                  voltage (human body model)  A114

                  Electrostatic discharge     TA = +25 °C conforming to                                            V

    VESD(CDM)     voltage (charge device      ANSI/ESD STM5.3.1                            II     500

                  model)

1.  Guaranteed by characterization.

               Static latchup

               Two complementary static tests are required on six parts to assess the latchup

               performance:

               •  A supply overvoltage is applied to each power supply pin

               •  A current injection is applied to each input, output and configurable I/O pin

               These tests are compliant with EIA/JESD 78A IC latchup standard.

                                           Table 52. Electrical sensitivities

    Symbol                Parameter                          Conditions                                Class

    LU         Static latch-up class          TA = + 125  °C conforming to JESD78A                     II level A

6.3.15         I/O current injection characteristics

               As a general rule, current injection to the I/O pins, due to external voltage below VSS or
               above VDD (for standard, 3 V-capable I/O pins) should be avoided during normal product
               operation. However, in order to give an indication of the robustness of the microcontroller in

               cases when abnormal injection accidentally happens, susceptibility tests are performed on a

               sample basis during device characterization.

               Functional susceptibilty to I/O current injection

               While a simple application is executed on the device, the device is stressed by injecting

               current into the I/O pins programmed in floating input mode. While current is injected into

               the I/O pin, one at a time, the device is checked for functional failures.

               The failure is indicated by an out of range parameter: ADC error above a certain limit (>5

               LSB TUE), out of conventional limits of induced leakage current on adjacent pins

               (out of –5 µA/+0 µA range), or other functional failure (for example reset, oscillator

               frequency deviation).

               Negative induced leakage current is caused by negative injection and positive induced

               leakage current by positive injection.

               The test results are given in Table 53.

                                              DocID024738 Rev 10                                            89/139

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Electrical characteristics                                                      STM32F401xB STM32F401xC

                                        Table 53. I/O current injection  susceptibility(1)

                                                                            Functional susceptibility

            Symbol                             Description                  Negative        Positive    Unit

                                                                            injection       injection

                            Injected current on BOOT0 pin                       –0          NA

                            Injected current on NRST pin                        –0          NA

                            Injected current on PB3, PB4, PB5, PB6,

                            PB7, PB8, PB9, PC13, PC14, PC15, PH1,

                 IINJ       PDR_ON, PC0, PC1,PC2, PC3, PD1,                     –0          NA          mA

                            PD5, PD6, PD7, PE0, PE2, PE3, PE4,

                            PE5, PE6

                            Injected current on any other FT pin                –5          NA

                            Injected current on any other pins                  –5          +5

        1.       NA = not  applicable.

Note:   It is recommended to add a Schottky diode (pin to ground) to analog pins which may

        potentially inject negative currents.

6.3.16  I/O port characteristics

        General input/output characteristics

        Unless otherwise specified, the parameters given in Table 54 are derived from tests

        performed under the conditions summarized in Table 14. All I/Os are CMOS and TTL

        compliant.

                                        Table  54. I/O static characteristics

Symbol           Parameter                     Conditions                Min           Typ      Max     Unit

        FT, and NRST I/O input low             1.7 V≤VDD≤3.6 V           -             -    0.3VDD(1)

        level voltage

VIL                                            1.75 V≤VDD ≤ 3.6 V,       -             -                      V

        BOOT0 I/O input low level              -40 °C≤TA ≤ 125 °C                           0.1VDD+0.1

        voltage                                1.7 V≤VDD ≤3.6 V,         -             -

                                               0 °C≤TA ≤ 125 °C

        FT and NRST I/O input high             1.7 V≤VDD≤3.6 V       0.7VDD(2)         -        -
        level voltage(5)

VIH                                            1.75 V≤VDD ≤3.6 V,                                             V

        BOOT0 I/O input high level             -40 °C≤TA ≤ 125 °C   0.17VDD+0.7(2)     -        -

        voltage                                1.7 V≤VDD ≤3.6 V,

                                               0 °C≤TA ≤ 125 °C

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STM32F401xB STM32F401xC                                                                           Electrical characteristics

                                      Table 54. I/O static characteristics (continued)

Symbol                   Parameter              Conditions          Min                           Typ     Max                 Unit

            FT and NRST I/O input               1.7 V≤VDD≤3.6 V     -                             10%     -                   V
                                                                                                  VDD(3)
            hysteresis

    VHYS                                        1.75 V≤VDD ≤3.6 V,

            BOOT0 I/O input hysteresis          -40 °C≤TA ≤ 125 °C  -                             100     -                   mV

                                                1.7 V≤VDD ≤3.6 V,
                                                0 °C≤TA ≤ 125 °C

    Ilkg    I/O input leakage current (4)       VSS ≤VIN ≤VDD       -                             -       ±1                  µA

            I/O FT input leakage current (5)    VIN = 5 V           -                             -       3

                               All pins except

            Weak pull-up       for PA10                             30                            40      50

    RPU     equivalent         (OTG_FS_ID)      VIN = VSS

            resistor(6)        PA10                                 7                             10      14

                               (OTG_FS_ID)                                                                                    kΩ

            Weak pull-         All pins except

            down               for PA10                             30                            40      50

    RPD     equivalent         (OTG_FS_ID)      VIN = VDD

            resistor(7)        PA10                                 7                             10      14

                               (OTG_FS_ID)

    CIO(8)  I/O pin capacitance                 -                   -                             5       -                   pF

1.  Guaranteed by test in production.

2.  Guaranteed by design.

3.  With a minimum of 200 mV.

4.  Leakage could be higher than the maximum value, if negative current is injected on adjacent pins, Refer to Table 53: I/O
    current injection susceptibility

5.  To sustain a voltage higher than VDD +0.3 V, the internal pull-up/pull-down resistors must be disabled. Leakage could be
    higher than the maximum value, if negative current is injected on adjacent pins.Refer to Table 53: I/O current injection
    susceptibility

6.  Pull-up resistors are designed with a true resistance in series with a switchable PMOS. This PMOS contribution to the
    series resistance is minimum (~10% order).

7.  Pull-down resistors are designed with a true resistance in series with a switchable NMOS. This NMOS contribution to the
    series resistance is minimum (~10% order).

8.  Hysteresis voltage between Schmitt trigger switching levels. Guaranteed by characterization.

            All I/Os are CMOS and TTL compliant (no software configuration required). Their

            characteristics cover more than the strict CMOS-technology or TTL parameters. The

            coverage of these requirements for FT I/Os is shown in Figure 30.

                                                DocID024738 Rev 10                    &nb