电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

STM32F302VCT7TR

器件型号:STM32F302VCT7TR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
标准:
下载文档

器件描述

IC MCU 32BIT 256KB FLASH 100LQFP

参数

产品属性属性值
核心处理器:ARM® Cortex®-M4
核心尺寸:32-位
速度:72MHz
连接性:CANbus,I²C,IrDA,LIN,SPI,UART/USART,USB
外设:DMA,I²S,POR,PWM,WDT
I/O 数:87
程序存储容量:256KB(256K x 8)
程序存储器类型:闪存
EEPROM 容量:-
RAM 容量:32K x 8
电压 - 电源(Vcc/Vdd):2 V ~ 3.6 V
数据转换器:A/D 17x12b,D/A 1x12b
振荡器类型:内部
工作温度:-40°C ~ 105°C(TA)
封装/外壳:100-LQFP
供应商器件封装:100-LQFP(14x14)

STM32F302VCT7TR器件文档内容

                            STM32F302xB STM32F302xC
                            STM32F303xB STM32F303xC

ARM Cortex-M4 32b MCU+FPU, up to 256KB Flash+48KB SRAM
   4 ADCs, 2 DAC ch., 7 comp, 4 PGA, timers, 2.0-3.6 V operation

                                                                                    Datasheet - production data

Features                                                  LQFP48 (7 7 mm)
                                                        LQFP64 (10 10 mm)
Core: ARM CortexTM-M4 32-bit CPU with
    FPU (72 MHz max), single-cycle multiplication       LQFP100 (14 14 mm)
    and HW division, 90 DMIPS(from CCM)
    /1.25 DMIPS/MHz (Dhrystone 2.1), DSP                Up to 13 timers
    instruction and MPU (memory protection unit)             One 32-bit timer and two 16-bit timers with
                                                                up to 4 IC/OC/PWM or pulse counter and
Operating conditions:                                         quadrature (incremental) encoder input
    VDD, VDDA voltage range: 2.0 V to 3.6 V                Up to two 16-bit 6-channel advanced-control
                                                                timers, with up to 6 PWM channels,
Memories                                                      deadtime generation and emergency stop
    128 to 256 Kbytes of Flash memory                      One 16-bit timer with 2 IC/OCs, 1
    Up to 40 Kbytes of SRAM, with HW parity                   OCN/PWM, deadtime generation and
        check implemented on the first 16 Kbytes.               emergency stop
    Routine booster: 8 Kbytes of SRAM on                   Two 16-bit timers with IC/OC/OCN/PWM,
        instruction and data bus, with HW parity                deadtime generation and emergency stop
        check (CCM)                                          Two watchdog timers (independent, window)
                                                             SysTick timer: 24-bit downcounter
CRC calculation unit                                       Up to two 16-bit basic timers to drive the
Reset and supply management                                   DAC

    Power-on/Power down reset (POR/PDR)                Calendar RTC with Alarm, periodic wakeup
    Programmable voltage detector (PVD)                   from Stop/Standby
    Low power modes: Sleep, Stop and Standby
    VBAT supply for RTC and backup registers          Communication interfaces
Clock management                                           CAN interface (2.0B Active)
    4 to 32 MHz crystal oscillator                         Two I2C Fast mode plus (1 Mbit/s) with 20
    32 kHz oscillator for RTC with calibration                mA current sink, SMBus/PMBus, wakeup
    Internal 8 MHz RC with x 16 PLL option                    from STOP
    Internal 40 kHz oscillator                            Up to five USART/UARTs (ISO 7816
Up to 87 fast I/Os                                            interface, LIN, IrDA, modem control)
    All mappable on external interrupt vectors             Up to three SPIs, two with multiplexed
    Several 5 V-tolerant                                      half/full duplex I2S interface, 4 to 16
12-channel DMA controller                                     programmable bit frame
Up to four ADC 0.20 S (up to 39 channels)                USB 2.0 full speed interface
    with selectable resolution of 12/10/8/6 bits, 0 to       Infrared Transmitter
    3.6 V conversion range, separate analog
    supply from 2 to 3.6 V                               Serial wire debug, Cortex-M4 with FPU ETM,
Up to two 12-bit DAC channels with analog                 JTAG
    supply from 2.4 to 3.6 V
Seven fast rail-to-rail analog comparators with       96-bit unique ID
    analog supply from 2 to 3.6 V
Up to four operational amplifiers that can be                          Table 1. Device summary
    used in PGA mode, all terminal accessible with
    analog supply from 2.4 to 3.6 V                     Reference             Part number
Up to 24 capacitive sensing channels supporting
    touchkey, linear and rotary touch sensors           STM32F302xx      STM32F302CB, STM32F302CC, STM32F302RB,
                                                        STM32F303xx      STM32F302RC, STM32F302VB, STM32F302VC

                                                                         STM32F303CB, STM32F303CC, STM32F303RB,
                                                                         STM32F303RC, STM32F303VB, STM32F303VC

June 2013                                             DocID023353 Rev 6                               1/132

This is information on a product in full production.                                              www.st.com
Contents                             STM32F302xx/STM32F303xx

Contents

1      Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2
3      Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2/132  Functional overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

       3.1 ARM CortexTM-M4 core with FPU with embedded Flash and SRAM . . . 13

       3.2 Memory protection unit (MPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

       3.3 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

       3.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

       3.5 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

       3.6 Cyclic redundancy check (CRC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

       3.7 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          3.7.1 Power supply schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          3.7.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          3.7.3 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          3.7.4 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

       3.8 Clocks and startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

       3.9 General-purpose input/outputs (GPIOs) . . . . . . . . . . . . . . . . . . . . . . . . . . 19

       3.10 Direct memory access (DMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

       3.11 Interrupts and events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          3.11.1 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 19

       3.12 Fast analog-to-digital converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          3.12.1 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          3.12.2  Internal voltage reference (VREFINT) . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
          3.12.3  VBAT battery voltage monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          3.12.4  OPAMP reference voltage (VOPAMP) . . . . . . . . . . . . . . . . . . . . . . . . . . 21

       3.13 Digital-to-analog converter (DAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

       3.14 Operational amplifier (OPAMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

       3.15 Fast comparators (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

       3.16 Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

          3.16.1 Advanced timers (TIM1, TIM8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

          3.16.2 General-purpose timers (TIM2, TIM3, TIM4, TIM15, TIM16, TIM17) . . 23

          3.16.3 Basic timers (TIM6, TIM7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

                  DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Contents

   3.17  3.16.4 Independent watchdog (IWDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
   3.18  3.16.5 Window watchdog (WWDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
   3.19  3.16.6 SysTick timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
   3.20
   3.21  Real-time clock (RTC) and backup registers . . . . . . . . . . . . . . . . . . . . . . 24
   3.22  Inter-integrated circuit interface (I2C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
   3.23  Universal synchronous/asynchronous receiver transmitter (USART) . . . 27
   3.24  Universal asynchronous receiver transmitter (UART) . . . . . . . . . . . . . . . 27
   3.25  Serial peripheral interface (SPI)/Inter-integrated sound interfaces (I2S) . 27
   3.26  Controller area network (CAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
         Universal serial bus (USB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
         Infrared Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
         Touch sensing controller (TSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
         Development support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

         3.26.1 Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . 31
         3.26.2 Embedded trace macrocellTM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

4  Pinouts and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

5  Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

6  Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

   6.1 Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.1 Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.2 Typical values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.3 Typical curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.4 Loading capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.5 Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

         6.1.6 Power supply scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

         6.1.7 Current consumption measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

   6.2 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

   6.3 Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

         6.3.1 General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

         6.3.2 Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . 60

         6.3.3 Embedded reset and power control block characteristics . . . . . . . . . . . 60

         6.3.4 Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

         6.3.5 Supply current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

                         DocID023353 Rev 6  3/132

                                                               4
Contents                             STM32F302xx/STM32F303xx

          6.3.6   Wakeup time from low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
          6.3.7   External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
          6.3.8   Internal clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
          6.3.9   PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
          6.3.10  Memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
          6.3.11  EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
          6.3.12  Electrical sensitivity characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
          6.3.13  I/O current injection characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
          6.3.14  I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
          6.3.15  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
          6.3.16  Timer characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
          6.3.17  Communications interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
          6.3.18  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
          6.3.19  DAC electrical specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
          6.3.20  Comparator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
          6.3.21  Operational amplifier characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 114
          6.3.22  Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
          6.3.23  VBAT monitoring characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

7         Package characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

          7.1 Package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118

          7.2 Thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

          7.2.1 Reference document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

          7.2.2 Selecting the product temperature range . . . . . . . . . . . . . . . . . . . . . . 126

8         Part numbering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

9         Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

4/132             DocID023353 Rev 6
STM32F302xx/STM32F303xx                     List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Table 2.   STM32F302xx/STM32F303xx family device features and peripheral counts. . . . . . . . . . . 10
Table 3.   Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Table 4.   Comparison of I2C analog and digital filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Table 5.   STM32F302xx/STM32F303xx I2C implementation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Table 6.   USART features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 7.   STM32F302xx/STM32F303xx SPI/I2S implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 8.   Capacitive sensing GPIOs available on STM32F302xx/STM32F303xx devices . . . . . . . . 30
Table 9.   No. of capacitive sensing channels available on
           STM32F302xx/STM32F303xx devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 10.  Legend/abbreviations used in the pinout table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Table 11.  STM32F302xx/STM32F303xx pin definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 12.  Alternate functions for port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 13.  Alternate functions for port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 14.  Alternate functions for port C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 15.  Alternate functions for port D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 16.  Alternate functions for port E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 17.  Alternate functions for port F . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 18.  STM32F302xx/STM32F303xx memory map and peripheral register boundary
           addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Table 19.  Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Table 20.  Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 21.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 22.  General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 23.  Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Table 24.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . 60
Table 25.  Programmable voltage detector characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 26.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 27.  Internal reference voltage calibration values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 28.  Typical and maximum current consumption from VDD supply at VDD = 3.6V . . . . . . . . . . . 63
Table 29.  Typical and maximum current consumption from the VDDA supply . . . . . . . . . . . . . . . . . . 64
Table 30.  Typical and maximum VDD consumption in Stop and Standby modes. . . . . . . . . . . . . . . . 65
Table 31.  Typical and maximum VDDA consumption in Stop and Standby modes. . . . . . . . . . . . . . . 65
Table 32.  Typical and maximum current consumption from VBAT supply. . . . . . . . . . . . . . . . . . . . . . 66
Table 33.  Typical current consumption in Run mode, code with data processing running from Flash 67
Table 34.  Typical current consumption in Sleep mode, code running from Flash or RAM . . . . . . . . . 68
Table 35.  Switching output I/O current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 36.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 37.  Low-power mode wakeup timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Table 38.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Table 39.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Table 40.  HSE oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Table 41.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Table 42.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Table 43.  LSI oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Table 44.  PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Table 45.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Table 46.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

                         DocID023353 Rev 6  5/132

                                                               6
List of tables                     STM32F302xx/STM32F303xx

Table 47.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Table 48.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Table 49.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Table 50.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Table 51.  I/O current injection susceptibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Table 52.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Table 53.  Output voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Table 54.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Table 55.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Table 56.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Table 57.  IWDG min/max timeout period at 40 kHz (LSI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Table 58.  WWDG min-max timeout value @72 MHz (PCLK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Table 59.  I2C timings specification (see I2C specification, rev.03, June 2007) . . . . . . . . . . . . . . . . . 95
Table 60.  I2C analog filter characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Table 61.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Table 62.  I2S characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Table 63.  USB startup time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Table 64.  USB DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Table 65.  USB: Full-speed electrical characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Table 66.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Table 67.  Maximum ADC RAIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 68.  ADC accuracy - limited test conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Table 69.  ADC accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Table 70.  DAC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Table 71.  Comparator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Table 72.  Operational amplifier characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 73.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Table 74.  Temperature sensor calibration values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Table 75.  VBAT monitoring characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Table 76.  LQPF100 14 x 14 mm, low-profile quad flat package mechanical data. . . . . . . . . . . . . 119
Table 77.  LQFP64 10 x 10 mm low-profile quad flat package mechanical data . . . . . . . . . . . . . . 121
Table 78.  LQFP48 7 x 7 mm, 48-pin low-profile quad flat package mechanical data . . . . . . . . . . 123
Table 79.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Table 80.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Table 81.  Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

6/132           DocID023353 Rev 6
STM32F302xx/STM32F303xx                     List of figures

List of figures

Figure 1.   STM32F302xB/STM32F302xC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Figure 2.   STM32F303xB/STM32F303xC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Figure 3.   Clock tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 4.   Infrared transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figure 5.   STM32F302xx/STM32F303xx LQFP48 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Figure 6.   STM32F302xx/STM32F303xx LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Figure 7.   STM32F302xx/STM32F303xx LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 8.   STM32F302xx/STM32F303xx memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Figure 9.   Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Figure 10.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Figure 11.  Power supply scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Figure 12.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 13.  Typical VBAT current consumption (LSE and RTC ON/LSEDRV[1:0] = '00') . . . . . . . . . . . 66
Figure 14.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 15.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure 16.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Figure 17.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Figure 18.  HSI oscillator accuracy characterization results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figure 19.  TC and TTa I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Figure 20.  TC and TTa I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Figure 21.  Five volt tolerant (FT and FTf) I/O input characteristics - CMOS port. . . . . . . . . . . . . . . . . 89
Figure 22.  Five volt tolerant (FT and FTf) I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . 89
Figure 23.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Figure 24.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Figure 25.  I2C bus AC waveforms and measurement circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Figure 26.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Figure 27.  SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Figure 28.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Figure 29.  I2S slave timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Figure 30.  I2S master timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Figure 31.  USB timings: definition of data signal rise and fall time . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Figure 32.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Figure 33.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Figure 34.  12-bit buffered /non-buffered DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Figure 35.  OPAMP Voltage Noise versus Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Figure 36.  LQFP100 14 x 14 mm, 100-pin low-profile quad flat package outline . . . . . . . . . . . . . . 119
Figure 37.  Recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Figure 38.  LQFP64 10 x 10 mm, 64 pin low-profile quad flat package outline . . . . . . . . . . . . . . . . 121
Figure 39.  Recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Figure 40.  LQFP48 7 x 7 mm, 48-pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . . 123
Figure 41.  Recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

                         DocID023353 Rev 6  7/132

                                                               7
Introduction                            STM32F302xx/STM32F303xx

1      Introduction

       This datasheet provides the ordering information and mechanical device characteristics of
       the STM32F302xx/STM32F303xx microcontrollers.

       This STM32F302xx/STM32F303xx datasheet should be read in conjunction with the
       STM32F302xx/STM32F303xx reference manual. The reference manual is available from
       the STMicroelectronics website www.st.com.

       For information on the CortexTM-M4 core with FPU please refer to:

       CortexTM-M4 with FPU Technical Reference Manual, available from the
             www.arm.com website at the following address:
             http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.subset.cortexm.m4/
             index.html

       STM32F3xxx and STM32F4xxx Cortex-M4 programming manual (PM0214)
             available from the www.st.com website at the following address:
             http://www.st.com/internet/com/TECHNICAL_RESOURCES/
             TECHNICAL_LITERATURE/PROGRAMMING_MANUAL/DM00046982.pdf

8/132                DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Description

2  Description

   The STM32F302xx/STM32F303xx family is based on the high-performance
   ARM CortexTM-M4 32-bit RISC core with FPU operating at a frequency of up to 72 MHz,
   and embedding a floating point unit (FPU), a memory protection unit (MPU) and an
   embedded trace macrocell (ETM). The family incorporates high-speed embedded
   memories (up to 256 Kbytes of Flash memory, up to 48 Kbytes of SRAM) and an extensive
   range of enhanced I/Os and peripherals connected to two APB buses.

   The devices offer up to four fast 12-bit ADCs (5 Msps), up to seven comparators, up to four
   operational amplifiers, up to two DAC channels, a low-power RTC, up to five general-
   purpose 16-bit timers, one general-purpose 32-bit timer, and two timers dedicated to motor
   control. They also feature standard and advanced communication interfaces: up to two I2Cs,
   up to three SPIs (two SPIs are with multiplexed full-duplex I2Ss on
   STM32F303xB/STM32F303xC devices), three USARTs, up to two UARTs, CAN and USB.
   To achieve audio class accuracy, the I2S peripherals can be clocked via an external PLL.

   The STM32F302xx/STM32F303xx family operates in the -40 to +85 C and -40 to +105 C
   temperature ranges from a 2.0 to 3.6 V power supply. A comprehensive set of power-saving
   mode allows the design of low-power applications.

   The STM32F302xx/STM32F303xx family offers devices in three packages ranging from 48
   pins to 100 pins.

   The set of included peripherals changes with the device chosen.

                         DocID023353 Rev 6  9/132

                                                               53
Description                                                                STM32F302xx/STM32F303xx

        Table 2. STM32F302xx/STM32F303xx family device features and peripheral counts

Peripheral               STM32F      STM32F             STM32F      STM32F  STM32F                  STM32F
                          302Cx       302Rx              302Vx       303Cx   303Rx                   303Vx

Flash (Kbytes)           128 256 128 256 128 256 128 256 128 256 128 256

SRAM (Kbytes) on         24      32  24 32 24 32 32 40 32 40 32 40
data bus

CCM (Core Coupled

Memory) RAM                          n/a                                    8

(Kbytes)

            Advanced                 1 (16-bit)                             2 (16-bit)
            control

Timers      General                                     5 (16-bit)
            purpose                                     1 (32-bit)

            Basic                    1 (16-bit)                             2 (16-bit)
                                          3                                    3(2)
            SPI(I2S)(1)
                                                     2                                    2
            I2C                                             2
                                                            3
Comm.       USART
interfaces                                                              0
                                                            1
            UART             0                              1

            CAN

            USB

            Normal

            I/Os             20      27                 45            20    27                      45

            (TC, TTa)

GPIOs 5 volts

            Tolerant         17      25                 42            17    25                      42
            I/Os

            (FT, FTf)

DMA channels                                                12

Capacitive sensing           17      18                 24            17    18                      24
channels

12-bit ADCs                          2                                      4

12-bit DAC channels                  1                                      2

Analog comparator                    4                                      7

Operational amplifiers               2                                      4
CPU frequency
                                                        72 MHz

Operating voltage                                       2.0 to 3.6 V

Operating                            Ambient operating temperature: - 40 to 85 C / - 40 to 105 C
temperature                                          Junction temperature: - 40 to 125 C

Packages                 LQFP48      LQFP64             LQFP100 LQFP48      LQFP64                  LQFP100

1. In STM32F303xB/STM32F303xC devices the SPI interfaces can work in an exclusive way in either the SPI mode or the I2S
     audio mode.

10/132                               DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                                                                                                      Description

                       Figure 1. STM32F302xB/STM32F302xC block diagram

                       TPIU           ETM                                                                                         VDD18                  Power               VDDIO = 2 to 3.6 V
                                                                                                                                                                             VSS
   TRADECLK            SWJTAG Trace/Trig                                                                                     POR                     Voltage reg.
TRACED[0-3]                                                                                                                  Reset                  3.3 V to 1.8V            NRESET
                       MPU/FPU                            BusMatrix                                                          Int.                  @VDDIO                    VDDA
           as AF                                                            OBL                                                                     Supply                   VSSA
         JTRST                                    Ibus                                           FLASH 256 KB                                    Supervision
                                                  Dbus                           Flash                64 bits                                                                OSC_IN
            JTDI                                                                     interface                                                   POR /PDR                    OSC_OUT
JTCK/SWCLK             Cortex M4 CPU
JTMS/SWDIO              Fmax: 72 MHz                                                                                                                                          VBAT = 1.65V to 3.6V
                                                                                                                                                                             OSC32_IN
           JTDO                                   System                                   SRAM                                                         PVD                  OSC32_OUT
          As AF                                                                            40 KB                                                 @VDDA
                             NVIC                                                                                                                                                  ANTI-TAMP
             VREF+                                                                                                                                              @VDDIO
             VREF-                    GP DMA1                                                                      @VDDA                                                       4 Channels, ETR as AF
                                      7 channels                                                                                                      XTAL OSC                 4 Channels, ETR as AF
                                                                                                                 RC HS 8MHz                            4 -32 MHz               4 Channels, ETR as AF
                                      GP DMA2                                                                        RC LS                                                     MOSI, MISO,
                                      5 channels                                                                       PLL                                                     SCK, NSS as AF
                                                                                                                                                                               MOSI, MISO,
                       Temp. sensor                                                        Reset &     AHBPCLK                                    Ind. WDG32K                  SCK, NSS as AF
                                                                                            clock                                                    Standby                   RX, TX, CTS, RTS, as AF
                        12-bit ADC1                                                        control     APBP1CLK                                      interface                 RX, TX, CTS, RTS, as AF
                                             IF                                                        APBP2CLK                                                                RX, TX as AF
                                                                                                       HCLK                                                @VSW                RX, TX as AF
                        12-bit ADC2                                                                    FCLK                                                                    SCL, SDA, SMBA as AF
                                                                                                                                                      XTAL 32kHz               SCL, SDA, SMBA as AF
                                                                                                       USARTCLK                                            Backup              CAN TX, CAN RX
                                                                                                       I2CCLK                                                                  USB_DP, USB_DM
                                                                                                       ADC SAR                                   RTC Reg
                                                                                                       1/2/3/4 CLK                               AWU (64Byte)                   DAC1_CH1 as AF

                                                                                                                                                          Backup               INxx / OUTxx
                                                                                                                                                         interface             INxx / OUTxx

PA[15:0]               GPIO PORT A                                            AHB decoder         CRC                                                        TIMER2
PB[15:0]               GPIO PORT B                                                                                                                        (32-bit/PWM)
PC[15:0]               GPIO PORT C
PD[15:0]               GPIO PORT D                                                                                                                          TIMER 3
PE[15:0]               GPIO PORT E
PF[7:0]                GPIO PORT F                                                                                                                          TIMER 4

                                                                                                                             APB1 Fmax = 36 MHz                 SPI2
                                                                                                                                                                SPI3
  XX Groups of         Touch Sensing                                                                                                                          USART2
4 channels as AF          Controller                                                                                                                         USART3
                                                                                                                                                              UART4
                                                                              AHB2         AHB2                                                               UART5
                                                                              APB2         APB1                                                                 I2C1
                                                                                                                                                                I2C2
                XX AF        EXT.IT                       APB2 fmax = 72 MHz                        WinWATCHDOG                                  INTERFACE   bx CAN &
                             WKUP                                                                                                                          512B SRAM
2 Channels,1 Comp                                                                                  USB SRAM 512B                                           USB 2.0 FS
Channel, BRK as AF         TIMER 15
                           TIMER 16                                                                        TIMER6                                         IF 12bit DAC1
1 Channel, 1 Comp          TIMER 17                                                                                                                                   @VDDA
Channel, BRK as AF                                                                           SYSCFG CTL
1 Channel, 1 Comp      TIMER 1 / PWM                                                                                                                            OpAmp1
Channel, BRK as AF                                                                                                    @VDDA                                     OpAmp2
                              SPI1                                                                   GP Comparator 6                                         @VDDA
  4 Channels,              USART1                                                                 GP Comparator 4
  4 Comp channels,                                                                            GP Comparator 2
  ETR, BRK as AF                                                                           GP Comparator 1

  MOSI, MISO,
  SCK,NSS as AF
RX, TX, CTS, RTS,
SmartCard as AF

                                                                                           Xx Ins, 4 OUTs as AF                                                              MSv18959V6

1. AF: alternate function on I/O pins.

                                                                                           DocID023353 Rev 6                                                                 11/132

                                                                                                                                                                                                  53
Description                                                                                                                                                      STM32F302xx/STM32F303xx

                       Figure 2. STM32F303xB/STM32F303xC block diagram

                       TPIU           ETM                                                                                          VDD18                  Power                   VDDIO = 2 to 3.6 V
                                                                                                                                                                                  VSS
   TRADECLK            SWJTAG Trace/Trig                                                                                      POR                     Voltage reg.
TRACED[0-3]                                                                                                                   Reset                  3.3 V to 1.8V                NRESET
                       MPU/FPU                                BusMatrix                                                       Int.                  @VDDIO                        VDDA
           as AF                                                                OBL                                                                  Supply                       VSSA
         JTRST                                    Ibus                                                  FLASH 256 KB                              Supervision
                                                  Dbus                               Flash                   64 bits                                                              OSC_IN
            JTDI                                                                         interface                                                POR /PDR                        OSC_OUT
JTCK/SWCLK             Cortex M4 CPU                                                              CCM RAM
JTMS/SWDIO              Fmax: 72 MHz                                                                  8KB                                                                          VBAT = 1.65V to 3.6V
                                                                                                                                                                                  OSC32_IN
           JTDO                                   System                                            SRAM                                                 PVD                      OSC32_OUT
          As AF                                                                                      40 KB                                        @VDDA
                             NVIC                                                                                                                                                       ANTI-TAMP
             VREF+
             VREF-                                                                                                    @VDDA                                                         4 Channels, ETR as AF
                                                                                                                                                                                    4 Channels, ETR as AF
                                      GP DMA1                                                                         RC HS 8MHz                           @VDDIO                   4 Channels, ETR as AF
                                      7 channels                                                                          RC LS                                                     MOSI/SD, MISO/ext_SD,
                                                                                                                            PLL                   XTAL OSC                          SCK/CK, NSS/WS, MCLK as AF
                                      GP DMA2                                                                                                     4 -32 MHz                         MOSI/SD, MISO/ext_SD,
                                      5 channels                                                                                                                                    SCK/CK, NSS/WS, MCLK as AF
                                                                                                        Reset &  AHBPCLK                           Ind. WDG32K                      RX, TX, CTS, RTS, as AF
                       Temp. sensor                                                                      clock                                        Standby                       RX, TX, CTS, RTS, as AF
                                                                                                        control  APBP1CLK                             interface                     RX, TX as AF
                        12-bit ADC1                                                                              APBP2CLK                                                           RX, TX as AF
                                             IF                                                                  HCLK                                       @VSW                    SCL, SDA, SMBA as AF
                                                                                                                 FCLK                                                               SCL, SDA, SMBA as AF
                        12-bit ADC2                                                                                                                    XTAL 32kHz                   CAN TX, CAN RX
                                                                                                                 USARTCLK                                   Backup                  USB_DP, USB_DM
                                                        AHB3                                                     I2CCLK
                                                                                                                 ADC SAR                          RTC Reg                            DAC1_CH1 as AF
                       12-bit ADC3                                                                               1/2/3/4 CLK                      AWU (64Byte)                       DAC1_CH2 as AF
                                           IF
                                                                                                                                                           Backup
                       12-bit ADC4                                                                                                                        interface

        PA[15:0]       GPIO PORT A                                                                               CRC                                              TIMER2
        PB[15:0]       GPIO PORT B                                                                                                                             (32-bit/PWM)
        PC[15:0]       GPIO PORT C
        PD[15:0]       GPIO PORT D                                                                                                                               TIMER 3
        PE[15:0]       GPIO PORT E
        PF[7:0]        GPIO PORT F                            AHB2                                                                                               TIMER 4

  XX Groups of         Touch Sensing                                                                                          APB1 Fmax = 36 MHz                  SPI2/I2S
4 channels as AF          Controller                                                                                                                              SPI3/I2S
                                                                                                                                                                   USART2
                                                              AHB2                                AHB2                                                            USART3
                                                              APB2                                APB1                                                             UART4
                                                                                                                                                                   UART5
                XX AF        EXT.IT                                                               WinWATCHDOG
                             WKUP                                                                 USB SRAM 512B                                                      I2C1
2 Channels,1 Comp          TIMER 15                                                                                                                                  I2C2
Channel, BRK as AF         TIMER 16                                                                      TIMER6                                                   bx CAN &
                           TIMER 17                                                                      TIMER7                                                 512B SRAM
1 Channel, 1 Comp                                             APB2 fmax = 72 MHz                                                                                USB 2.0 FS
Channel, BRK as AF     TIMER 1 / PWM                                                                                                                  INTERFACE
1 Channel, 1 Comp      TIMER 8 / PWM                                                                                                                           IF 12bit DAC1
Channel, BRK as AF                                                                                                                                                         @VDDA
                              SPI1
  4 Channels,              USART1                                    SYSCFG CTL                                                                                   OpAmp1          INxx / OUTxx
  4 Comp channels,                                                                                                                                                OpAmp2          INxx / OUTxx
  ETR, BRK as AF                                                                       @VDDA                                                                      OpAmp3          INxx / OUTxx
  4 Channels,                                                             GP Comparator 7                                                                         OpAmp4          INxx / OUTxx
  4 Comp channels,                                                     GP Comparator...                                                                          @VDDA
  ETR, BRK as AF                                                    GP Comparator 1

  MOSI, MISO,
  SCK,NSS as AF

RX, TX, CTS, RTS,
SmartCard as AF

                                                                    Xx Ins, 7 OUTs as AF                                                                                          MS18960V4

1. AF: alternate function on I/O pins.

12/132                                                              DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Functional overview

3    Functional overview

3.1  ARM CortexTM-M4 core with FPU with embedded Flash and

     SRAM

     The ARM Cortex-M4 processor with FPU is the latest generation of ARM processors for
     embedded systems. It was developed to provide a low-cost platform that meets the needs of
     MCU implementation, with a reduced pin count and low-power consumption, while
     delivering outstanding computational performance and an advanced response to interrupts.

     The ARM Cortex-M4 32-bit RISC processor with FPU features exceptional code-efficiency,
     delivering the high-performance expected from an ARM core in the memory size usually
     associated with 8- and 16-bit devices.

     The processor supports a set of DSP instructions which allow efficient signal processing and
     complex algorithm execution.

     Its single precision FPU speeds up software development by using metalanguage
     development tools, while avoiding saturation.

     With its embedded ARM core, the STM32F302xx/STM32F303xx family is compatible with
     all ARM tools and software.

     Figure 1 and Figure 2 show the general block diagrams of the
     STM32F302xx/STM32F303xx family devices.

3.2  Memory protection unit (MPU)

     The memory protection unit (MPU) is used to separate the processing of tasks from the data
     protection. The MPU can manage up to 8 protection areas that can all be further divided up
     into 8 subareas. The protection area sizes are between 32 bytes and the whole 4 gigabytes
     of addressable memory.

     The memory protection unit is especially helpful for applications where some critical or
     certified code has to be protected against the misbehavior of other tasks. It is usually
     managed by an RTOS (real-time operating system). If a program accesses a memory
     location that is prohibited by the MPU, the RTOS can detect it and take action. In an RTOS
     environment, the kernel can dynamically update the MPU area setting, based on the
     process to be executed.

     The MPU is optional and can be bypassed for applications that do not need it.

3.3  Embedded Flash memory

     All STM32F302xx/STM32F303xx devices feature up to 256 Kbytes of embedded Flash
     memory available for storing programs and data. The Flash memory access time is adjusted
     to the CPU clock frequency (0 wait state from 0 to 24 MHz, 1 wait state from 24 to 48 MHz
     and 2 wait states above).

                         DocID023353 Rev 6  13/132

                                                                 53
Functional overview                       STM32F302xx/STM32F303xx

3.4     Embedded SRAM

        STM32F302xx/STM32F303xx devices feature up to 48 Kbytes of embedded SRAM with
        hardware parity check. The memory can be accessed in read/write at CPU clock speed with
        0 wait states, allowing the CPU to achieve 90 Dhrystone Mips at 72 MHz (when running
        code from the CCM (Core Coupled Memory) RAM).
         8 Kbytes of CCM RAM on STM32F303xx devices mapped on both instruction and data

              bus, used to execute critical routines or to access data (parity check on all of CCM
              RAM).

         40 Kbytes of SRAM mapped on the data bus (parity check on first 16 Kbytes of SRAM).

3.5     Boot modes

        At startup, Boot0 pin and Boot1 option bit are used to select one of three boot options:
         Boot from user Flash
         Boot from system memory
         Boot from embedded SRAM
        The boot loader is located in system memory. It is used to reprogram the Flash memory by
        using USART1 (PA9/PA10), USART2 (PD5/PD6) or USB (PA11/PA12) through DFU
        (device firmware upgrade).

3.6     Cyclic redundancy check (CRC)

        The CRC (cyclic redundancy check) calculation unit is used to get a CRC code using a
        configurable generator polynomial value and size.

        Among other applications, CRC-based techniques are used to verify data transmission or
        storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of
        verifying the Flash memory integrity. The CRC calculation unit helps compute a signature of
        the software during runtime, to be compared with a reference signature generated at
        linktime and stored at a given memory location.

14/132                 DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Functional overview

3.7    Power management

3.7.1  Power supply schemes
3.7.2
       VSS, VDD = 2.0 to 3.6 V: external power supply for I/Os and the internal regulator. It is
3.7.3        provided externally through VDD pins.

       VSSA, VDDA = 2.0 to 3.6 V: external analog power supply for ADC, DACs, comparators
             operational amplifiers, reset blocks, RCs and PLL (minimum voltage to be applied to
             VDDA is 2.4 V when the DACs and operational amplifiers are used). The VDDA voltage
             level must be always greater or equal to the VDD voltage level and must be provided
             first.

       VBAT = 1.65 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and
             backup registers (through power switch) when VDD is not present.

       Power supply supervisor

       The device has an integrated power-on reset (POR) and power-down reset (PDR) circuits.
       They are always active, and ensure proper operation above a threshold of 2 V. The device
       remains in reset mode when the monitored supply voltage is below a specified threshold,
       VPOR/PDR, without the need for an external reset circuit.
       The POR monitors only the VDD supply voltage. During the startup phase it is required

             that VDDA should arrive first and be greater than or equal to VDD.
       The PDR monitors both the VDD and VDDA supply voltages, however the VDDA power

             supply supervisor can be disabled (by programming a dedicated Option bit) to reduce
             the power consumption if the application design ensures that VDDA is higher than or
             equal to VDD.

       The device features an embedded programmable voltage detector (PVD) that monitors the
       VDD power supply and compares it to the VPVD threshold. An interrupt can be generated
       when VDD drops below the VPVD threshold and/or when VDD is higher than the VPVD
       threshold. The interrupt service routine can then generate a warning message and/or put
       the MCU into a safe state. The PVD is enabled by software.

       Voltage regulator

       The regulator has three operation modes: main (MR), low power (LPR), and power-down.
       The MR mode is used in the nominal regulation mode (Run)
       The LPR mode is used in Stop mode.
       The power-down mode is used in Standby mode: the regulator output is in high

             impedance, and the kernel circuitry is powered down thus inducing zero consumption.
       The voltage regulator is always enabled after reset. It is disabled in Standby mode.

                         DocID023353 Rev 6  15/132

                                                                 53
Functional overview                     STM32F302xx/STM32F303xx

3.7.4   Low-power modes

Note:   The STM32F302xx/STM32F303xx supports three low power modes to achieve the best
        compromise between low power consumption, short startup time and available wakeup
        sources:

         Sleep mode

              In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can
              wake up the CPU when an interrupt/event occurs.

         Stop mode

              Stop mode achieves the lowest power consumption while retaining the content of
              SRAM and registers. All clocks in the 1.8 V domain are stopped, the PLL, the HSI RC
              and the HSE crystal oscillators are disabled. The voltage regulator can also be put
              either in normal or in low-power mode.

              The device can be woken up from Stop mode by any of the EXTI line. The EXTI line
              source can be one of the 16 external lines, the PVD output, the USB wakeup on
              STM32F303xB/STM32F303xC devices, the RTC alarm, COMPx, I2Cx or U(S)ARTx.

         Standby mode

              The Standby mode is used to achieve the lowest power consumption. The internal
              voltage regulator is switched off so that the entire 1.8 V domain is powered off. The
              PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering
              Standby mode, SRAM and register contents are lost except for registers in the Backup
              domain and Standby circuitry.

              The device exits Standby mode when an external reset (NRST pin), an IWDG reset, a
              rising edge on the WKUP pin or an RTC alarm occurs.

        The RTC, the IWDG and the corresponding clock sources are not stopped by entering Stop
        or Standby mode.

16/132               DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Functional overview

3.8  Clocks and startup

     System clock selection is performed on startup, however the internal RC 8 MHz oscillator is
     selected as default CPU clock on reset. An external 4-32 MHz clock can be selected, in
     which case it is monitored for failure. If failure is detected, the system automatically switches
     back to the internal RC oscillator. A software interrupt is generated if enabled. Similarly, full
     interrupt management of the PLL clock entry is available when necessary (for example with
     failure of an indirectly used external oscillator).

     Several prescalers allow to configure the AHB frequency, the high speed APB (APB2) and
     the low speed APB (APB1) domains. The maximum frequency of the AHB and the high
     speed APB domains is 72 MHz, while the maximum allowed frequency of the low speed
     APB domain is 36 MHz.

                         DocID023353 Rev 6  17/132

                                                                 53
Functional overview                                                                              STM32F302xx/STM32F303xx

                                                        Figure 3. Clock tree

                                                                          HSI      FLITFCLK
                                                                      SYSCLK       to Flash programming interface

                                                                                                              to I2Cx (x = 1,2)

                                                                      I2SSRC

                                                          SYSCLK              to I2Sx (x = 2,3)
                                                         Ext. clock
        I2S_CKIN

                       8 MHz HSI                                                 USB                   USBCLK
                       HSI RC                                                 prescaler                to USB interface

                                            /2                                  /1,1.5

                                                                      HCLK                             to AHB bus, core,
                                                                                                       memory and DMA
                       PLLSRC                   SW                     /8
                                 PLLMUL                                                                to cortex System timer
                                                                          APB1                         FHCLK Cortex free
                                                HSI          AHABHB   prescaler                        running clock
                                  PLL PLLCLK              prescaler   /1,2,4,8,16                      to APB1 peripherals
                                                          /1,2,..512               PCLK1
                                  x2,x3,..
                                                        SYSCLK
                                  x16           HSE

                       /2,/3,...                CSS                                If (APB1 prescaler  to TIM 2,3,4,6,7
                         /16                                                       =1) x1 else x2

          OSC_OUT                                                                      PCLK1           to U(S)ARTx (x = 2..5)
             OSC_IN                                                                SYSCLK
                       4-32 MHz
          OSC32_IN     HSE OSC                                                            HSI
        OSC32_OUT                                                                        LSE

                  MCO                                                     APB2     PCLK2               to APB2 peripherals
                                                                      prescaler
                                         /32                          /1,2,4,8,16

                       LSE OSC                  RTCCLK to RTC
                       32.768kHz LSE
                                                                                   If (APB2 prescaler  to TIM 15,16,17
                                  RTCSEL[1:0]                                      =1) x1 else x2      to USART1

                       LSI RC     LSI           IWDGCLK                                 PCLK2
                                                to IWDG                             SYSCLK
                       40kHz
                                                                                           HSI
                       Main clock /2            PLLCLK                                    LSE
                       output
                                                HSI                                         x2         TIM1/8
                                   MCO          LSI
                                                HSE
                                                SYSCLK

                                                                              ADC                      to ADCxy
                                                                           Prescaler                   (xy = 12, 34)

                                                                              /1,2,4

                                                                                ADC
                                                                            Prescaler
                                                                      /1,2,4,6,8,10,12,16,
                                                                         32,64,128,256

                                                                                                                                 MS19989V4

18/132                                                  DocID023353 Rev 6
STM32F302xx/STM32F303xx                        Functional overview

3.9     General-purpose input/outputs (GPIOs)

        Each of the GPIO pins can be configured by software as output (push-pull or open-drain), as
        input (with or without pull-up or pull-down) or as peripheral alternate function. Most of the
        GPIO pins are shared with digital or analog alternate functions. All GPIOs are high current
        capable except for analog inputs.

        The I/Os alternate function configuration can be locked if needed following a specific
        sequence in order to avoid spurious writing to the I/Os registers.

        Fast I/O handling allows I/O toggling up to 36 MHz.

3.10    Direct memory access (DMA)

        The flexible general-purpose DMA is able to manage memory-to-memory, peripheral-to-
        memory and memory-to-peripheral transfers. The DMA controller supports circular buffer
        management, avoiding the generation of interrupts when the controller reaches the end of
        the buffer.

        Each of the 12 DMA channels is connected to dedicated hardware DMA requests, with
        software trigger support for each channel. Configuration is done by software and transfer
        sizes between source and destination are independent.

        The DMA can be used with the main peripherals: SPI, I2C, USART, general-purpose timers,
        DAC and ADC.

3.11    Interrupts and events

3.11.1  Nested vectored interrupt controller (NVIC)

        The STM32F302xx/STM32F303xx devices embed a nested vectored interrupt controller
        (NVIC) able to handle up to 66 maskable interrupt channels and 16 priority levels.

        The NVIC benefits are the following:
         Closely coupled NVIC gives low latency interrupt processing
         Interrupt entry vector table address passed directly to the core
         Closely coupled NVIC core interface
         Allows early processing of interrupts
         Processing of late arriving higher priority interrupts
         Support for tail chaining
         Processor state automatically saved
         Interrupt entry restored on interrupt exit with no instruction overhead

        The NVIC hardware block provides flexible interrupt management features with minimal
        interrupt latency.

                         DocID023353 Rev 6     19/132

                                                                    53
Functional overview                     STM32F302xx/STM32F303xx

3.12    Fast analog-to-digital converter (ADC)

3.12.1  Up to four fast analog-to-digital converters 5 MSPS, with selectable resolution between 12
3.12.2  and 6 bit, are embedded in the STM32F302xx/STM32F303xx family devices. The ADCs
        have up to 39 external channels. Some of the external channels are shared between
        ADC1&2 and between ADC3&4, performing conversions in single-shot or scan modes. In
        scan mode, automatic conversion is performed on a selected group of analog inputs.

        The ADCs have also internal channels: Temperature sensor connected to ADC1 channel
        16, VBAT/2 connected to ADC1 channel 17, Voltage reference VREFINT connected to the 4
        ADCs channel 18, VOPAMP1 connected to ADC1 channel 15, VOPAMP2 connected to
        ADC2 channel 17, VOPAMP3 connected to ADC3 channel 17, VOPAMP4 connected to
        ADC4 channel 17.

        Additional logic functions embedded in the ADC interface allow:
         Simultaneous sample and hold
         Interleaved sample and hold
         Single-shunt phase current reading techniques.

        The ADC can be served by the DMA controller.

        An analog watchdog feature allows very precise monitoring of the converted voltage of one,
        some or all selected channels. An interrupt is generated when the converted voltage is
        outside the programmed thresholds.

        The events generated by the general-purpose timers and the advanced-control timers
        (TIM1 on all devices and TIM8 on STM32F303xB/STM32F303xC devices) can be internally
        connected to the ADC start trigger and injection trigger, respectively, to allow the application
        to synchronize A/D conversion and timers.

        Temperature sensor

        The temperature sensor (TS) generates a voltage VSENSE that varies linearly with
        temperature.

        The temperature sensor is internally connected to the ADC_IN16 input channel which is
        used to convert the sensor output voltage into a digital value.

        The sensor provides good linearity but it has to be calibrated to obtain good overall
        accuracy of the temperature measurement. As the offset of the temperature sensor varies
        from chip to chip due to process variation, the uncalibrated internal temperature sensor is
        suitable for applications that detect temperature changes only.

        To improve the accuracy of the temperature sensor measurement, each device is
        individually factory-calibrated by ST. The temperature sensor factory calibration data are
        stored by ST in the system memory area, accessible in read-only mode.

        Internal voltage reference (VREFINT)

        The internal voltage reference (VREFINT) provides a stable (bandgap) voltage output for the
        ADC and Comparators. VREFINT is internally connected to the ADC_IN18 input channel. The
        precise voltage of VREFINT is individually measured for each part by ST during production
        test and stored in the system memory area. It is accessible in read-only mode.

20/132               DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Functional overview

3.12.3  VBAT battery voltage monitoring
3.12.4
        This embedded hardware feature allows the application to measure the VBAT battery voltage
        using the internal ADC channel ADC_IN17. As the VBAT voltage may be higher than VDDA,
        and thus outside the ADC input range, the VBAT pin is internally connected to a bridge
        divider by 2. As a consequence, the converted digital value is half the VBAT voltage.

        OPAMP reference voltage (VOPAMP)

        Every OPAMP reference voltage can be measured using a corresponding ADC internal
        channel: VOPAMP1 connected to ADC1 channel 15, VOPAMP2 connected to ADC2
        channel 17, VOPAMP3 connected to ADC3 channel 17, VOPAMP4 connected to ADC4
        channel 17.

3.13    Digital-to-analog converter (DAC)

        Up to two 12-bit buffered DAC channels can be used to convert digital signals into analog
        voltage signal outputs. The chosen design structure is composed of integrated resistor
        strings and an amplifier in inverting configuration.

        This digital interface supports the following features:
         Up to two DAC output channels on STM32F303xB/STM32F303xC devices
         8-bit or 10-bit monotonic output
         Left or right data alignment in 12-bit mode
         Synchronized update capability on STM32F303xB/STM32F303xC devices
         Noise-wave generation
         Triangular-wave generation
         Dual DAC channel independent or simultaneous conversions on

              STM32F303xB/STM32F303xC devices
         DMA capability (for each channel on STM32F303xB/STM32F303xC devices)
         External triggers for conversion
         Input voltage reference VREF+

3.14    Operational amplifier (OPAMP)

        The STM32F302xx/STM32F303xx embeds up to four operational amplifiers with external or
        internal follower routing and PGA capability (or even amplifier and filter capability with
        external components). When an operational amplifier is selected, an external ADC channel
        is used to enable output measurement.

        The operational amplifier features:
         8.2 MHz bandwidth
         0.5 mA output capability
         Rail-to-rail input/output
         In PGA mode, the gain can be programmed to be 2, 4, 8 or 16.

                         DocID023353 Rev 6  21/132

                                                                 53
Functional overview                                                 STM32F302xx/STM32F303xx

3.15        Fast comparators (COMP)

            The STM32F302xx/STM32F303xx devices embed seven fast rail-to-rail comparators with
            programmable reference voltage (internal or external), hysteresis and speed (low speed for
            low power) and with selectable output polarity.

            The reference voltage can be one of the following:
             External I/O
             DAC output pin
             Internal reference voltage or submultiple (1/4, 1/2, 3/4). Refer to Table 26: Embedded

                  internal reference voltage on page 62 for the value and precision of the internal
                  reference voltage.

            All comparators can wake up from STOP mode, generate interrupts and breaks for the
            timers and can be also combined per pair into a window comparator

3.16        Timers and watchdogs

            The STM32F302xx/STM32F303xx includes up to two advanced control timers, up to 6
            general-purpose timers, two basic timers, two watchdog timers and a SysTick timer. The
            table below compares the features of the advanced control, general purpose and basic
            timers.

                               Table 3. Timer feature comparison

Timer type  Timer               Counter Counter   Prescaler        DMA     Capture/  Complementary
                               resolution type      factor       request   compare        outputs
                                                               generation  Channels

            TIM1,

                     TIM8 (on  16-bit  Up, Down,  Any integer  Yes         4         Yes
Advanced STM32F303xB                   Up/Down    between 1
                                                  and 65536
                 /STM32F303x

            C devices only)

General-    TIM2               32-bit  Up, Down,  Any integer  Yes         4         No
purpose                                Up/Down    between 1
                                                  and 65536

General-    TIM3, TIM4         16-bit  Up, Down,  Any integer  Yes         4         No
purpose                                Up/Down    between 1
                                                  and 65536

General-                                          Any integer
purpose
            TIM15              16-bit  Up         between 1    Yes         2         1

                                                  and 65536

General-                                          Any integer
purpose
            TIM16, TIM17       16-bit  Up         between 1    Yes         1         1

                                                  and 65536

            TIM6,

            TIM7 (on                              Any integer

Basic STM32F303xB 16-bit               Up         between 1    Yes         0         No

            /STM32F303x                           and 65536

            C devices only)

22/132                                 DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Functional overview

3.16.1  Advanced timers (TIM1, TIM8)
3.16.2
        The advanced-control timers (TIM1 on all devices and TIM8 on
        STM32F303xB/STM32F303xC devices) can each be seen as a three-phase PWM
        multiplexed on 6 channels. They have complementary PWM outputs with programmable
        inserted dead-times. They can also be seen as complete general-purpose timers. The 4
        independent channels can be used for:
         Input capture
         Output compare
         PWM generation (edge or center-aligned modes) with full modulation capability (0-

              100%)
         One-pulse mode output

        In debug mode, the advanced-control timer counter can be frozen and the PWM outputs
        disabled to turn off any power switches driven by these outputs.

        Many features are shared with those of the general-purpose TIM timers (described in
        Section 3.16.2 using the same architecture, so the advanced-control timers can work
        together with the TIM timers via the Timer Link feature for synchronization or event chaining.

        General-purpose timers (TIM2, TIM3, TIM4, TIM15, TIM16, TIM17)

        There are up to six synchronizable general-purpose timers embedded in the
        STM32F302xx/STM32F303xx (see Table 3 for differences). Each general-purpose timer
        can be used to generate PWM outputs, or act as a simple time base.
         TIM2, 3, and TIM4

              These are full-featured general-purpose timers:
               TIM2 has a 32-bit auto-reload up/downcounter and 32-bit prescaler
               TIM3 and 4 have 16-bit auto-reload up/downcounters and 16-bit prescalers.
              These timers all feature 4 independent channels for input capture/output compare,
              PWM or one-pulse mode output. They can work together, or with the other general-
              purpose timers via the Timer Link feature for synchronization or event chaining.
              The counters can be frozen in debug mode.
              All have independent DMA request generation and support quadrature encoders.
         TIM15, 16 and 17
              These three timers general-purpose timers with mid-range features:
              They have 16-bit auto-reload upcounters and 16-bit prescalers.
               TIM15 has 2 channels and 1 complementary channel
               TIM16 and TIM17 have 1 channel and 1 complementary channel
              All channels can be used for input capture/output compare, PWM or one-pulse mode
              output.
              The timers can work together via the Timer Link feature for synchronization or event
              chaining. The timers have independent DMA request generation.
              The counters can be frozen in debug mode.

                         DocID023353 Rev 6  23/132

                                                                 53
Functional overview                     STM32F302xx/STM32F303xx

3.16.3  Basic timers (TIM6, TIM7)
3.16.4
        These timers are mainly used for DAC trigger generation. They can also be used as a
3.16.5  generic 16-bit time base.
3.16.6
        Independent watchdog (IWDG)

        The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is
        clocked from an independent 40 kHz internal RC and as it operates independently from the
        main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog
        to reset the device when a problem occurs, or as a free running timer for application timeout
        management. It is hardware or software configurable through the option bytes. The counter
        can be frozen in debug mode.

        Window watchdog (WWDG)

        The window watchdog is based on a 7-bit downcounter that can be set as free running. It
        can be used as a watchdog to reset the device when a problem occurs. It is clocked from
        the main clock. It has an early warning interrupt capability and the counter can be frozen in
        debug mode.

        SysTick timer

        This timer is dedicated to real-time operating systems, but could also be used as a standard
        down counter. It features:
         A 24-bit down counter
         Autoreload capability
         Maskable system interrupt generation when the counter reaches 0.
         Programmable clock source

3.17    Real-time clock (RTC) and backup registers

        The RTC and the 16 backup registers are supplied through a switch that takes power from
        either the VDD supply when present or the VBAT pin. The backup registers are sixteen 32-bit
        registers used to store 64 bytes of user application data when VDD power is not present.

        They are not reset by a system or power reset, or when the device wakes up from Standby
        mode.

24/132               DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Functional overview

The RTC is an independent BCD timer/counter. It supports the following features:
Calendar with subsecond, seconds, minutes, hours (12 or 24 format), week day, date,

      month, year, in BCD (binary-coded decimal) format.
Reference clock detection: a more precise second source clock (50 or 60 Hz) can be

      used to enhance the calendar precision.
Automatic correction for 28, 29 (leap year), 30 and 31 days of the month.
Two programmable alarms with wake up from Stop and Standby mode capability.
On-the-fly correction from 1 to 32767 RTC clock pulses. This can be used to

      synchronize it with a master clock.
Digital calibration circuit with 1 ppm resolution, to compensate for quartz crystal

      inaccuracy.
Three anti-tamper detection pins with programmable filter. The MCU can be woken up

      from Stopand Standby modes on tamper event detection.
Timestamp feature which can be used to save the calendar content. This function can

      be triggered by an event on the timestamp pin, or by a tamper event. The MCU can be
      woken up from Stop and Standby modes on timestamp event detection.
17-bit Auto-reload counter for periodic interrupt with wakeup from STOP/STANDBY
      capability.

The RTC clock sources can be:
A 32.768 kHz external crystal
A resonator or oscillator
The internal low-power RC oscillator (typical frequency of 40 kHz)
The high-speed external clock divided by 32.

                         DocID023353 Rev 6  25/132

                                                                 53
Functional overview                                                   STM32F302xx/STM32F303xx

3.18    Inter-integrated circuit interface (I2C)

        Up to two I2C bus interfaces can operate in multimaster and slave modes. They can support
        standard (up to 100 KHz), fast (up to 400 KHz) and fast mode + (up to 1 MHz) modes.

        Both support 7-bit and 10-bit addressing modes, multiple 7-bit slave addresses
        (2 addresses, 1 with configurable mask). They also include programmable analog and
        digital noise filters.

                           Table 4. Comparison of I2C analog and digital filters

                           Analog filter                              Digital filter

        Pulse width of      50 ns                                     Programmable length from 1 to 15
        suppressed spikes  Available in Stop mode                     I2C peripheral clocks

        Benefits                                                      1. Extra filtering capability vs.
                                                                      standard requirements.
        Drawbacks          Variations depending on                    2. Stable length
                           temperature, voltage, process
                                                                      Wakeup from Stop on address
                                                                      match is not available when digital
                                                                      filter is enabled.

        In addition, they provide hardware support for SMBUS 2.0 and PMBUS 1.1: ARP capability,
        Host notify protocol, hardware CRC (PEC) generation/verification, timeouts verifications and
        ALERT protocol management. They also have a clock domain independent from the CPU
        clock, allowing the I2Cx (x=1,2) to wake up the MCU from Stop mode on address match.

        The I2C interfaces can be served by the DMA controller.

        Refer to Table 5 for the features available in I2C1 and I2C2.

                     Table 5. STM32F302xx/STM32F303xx I2C implementation

                           I2C features(1)                            I2C1            I2C2

         7-bit addressing mode                                        X               X
         10-bit addressing mode
         Standard mode (up to 100 kbit/s)                             X               X
         Fast mode (up to 400 kbit/s)
         Fast Mode Plus with 20mA output drive I/Os (up to 1 Mbit/s)  X               X
         Independent clock
         SMBus                                                        X               X
         Wakeup from STOP
                                                                      X               X
        1. X = supported.
                                                                      X               X

                                                                      X               X

                                                                      X               X

26/132                     DocID023353 Rev 6
STM32F302xx/STM32F303xx                                            Functional overview

3.19      Universal synchronous/asynchronous receiver transmitter
          (USART)

          The STM32F302xx/STM32F303xx devices have three embedded universal
          synchronous/asynchronous receiver transmitters (USART1, USART2 and USART3).

          The USART interfaces are able to communicate at speeds of up to 9 Mbits/s.

          They provide hardware management of the CTS and RTS signals, they support IrDA SIR
          ENDEC, the multiprocessor communication mode, the single-wire half-duplex
          communication mode and have LIN Master/Slave capability. The USART interfaces can be
          served by the DMA controller.

3.20 Universal asynchronous receiver transmitter (UART)

          The STM32F302xx/STM32F303xx devices have 2 embedded universal asynchronous
          receiver transmitters (UART4, and UART5). The UART interfaces support IrDA SIR
          ENDEC, multiprocessor communication mode and single-wire half-duplex communication
          mode. The UART4 interface can be served by the DMA controller.

          Refer to Table 6 for the features available in all U(S)ARTs interfaces.

                                       Table 6. USART features

          USART modes/features(1)            USART1 USART2 USART3  UART4  UART5

Hardware flow control for modem              X            X     X

Continuous communication using DMA           X            X     X  X

Multiprocessor communication                 X            X     X  X      X

Synchronous mode                             X            X     X

Smartcard mode                               X            X     X

Single-wire half-duplex communication        X            X     X  X      X

IrDA SIR ENDEC block                         X            X     X  X      X

LIN mode                                     X            X     X  X      X

Dual clock domain and wakeup from Stop mode  X            X     X  X      X

Receiver timeout interrupt                   X            X     X  X      X

Modbus communication                         X            X     X  X      X

Auto baud rate detection                     X            X     X

Driver Enable                                X            X     X

1. X = supported.

3.21      Serial peripheral interface (SPI)/Inter-integrated sound
          interfaces (I2S)

          Up to three SPIs are able to communicate up to 18 Mbits/s in slave and master modes in
          full-duplex and half-duplex communication modes. The 3-bit prescaler gives 8 master mode
          frequencies and the frame size is configurable from 4 bits to 16 bits.

                                       DocID023353 Rev 6                  27/132

                                                                                               53
Functional overview                                  STM32F302xx/STM32F303xx

        Two standard I2S interfaces (multiplexed with SPI2 and SPI3) supporting four different
        audio standards can operate as master or slave at half-duplex and full duplex
        communication modes. They can be configured to transfer 16 and 24 or 32 bits with 16-bit
        or 32-bit data resolution and synchronized by a specific signal. Audio sampling frequency
        from 8 kHz up to 192 kHz can be set by 8-bit programmable linear prescaler. When
        operating in master mode it can output a clock for an external audio component at 256 times
        the sampling frequency.

        Refer to Table 7 for the features available in SPI1, SPI2 and SPI3.

                     Table 7. STM32F302xx/STM32F303xx SPI/I2S implementation

                           SPI features(1)           SPI1  SPI2               SPI3
                                                                                X
        Hardware CRC calculation                     X     X                    X
                                                                                X
        Rx/Tx FIFO                                   X     X                    X
                                                                                X
        NSS pulse mode                               X     X

        I2S mode                                           X

        TI mode                                      X     X

        1. X = supported.

3.22    Controller area network (CAN)

        The CAN is compliant with specifications 2.0A and B (active) with a bit rate up to 1 Mbit/s. It
        can receive and transmit standard frames with 11-bit identifiers as well as extended frames
        with 29-bit identifiers. It has three transmit mailboxes, two receive FIFOs with 3 stages and
        14 scalable filter banks.

3.23    Universal serial bus (USB)

        The STM32F302xx/STM32F303xx devices embed an USB device peripheral compatible
        with the USB full-speed 12 Mbs. The USB interface implements a full-speed (12 Mbit/s)
        function interface. It has software-configurable endpoint setting and suspend/resume
        support. The dedicated 48 MHz clock is generated from the internal main PLL (the clock
        source must use a HSE crystal oscillator). The USB has a dedicated 512-bytes SRAM
        memory for data transmission and reception.

28/132                            DocID023353 Rev 6
STM32F302xx/STM32F303xx                         Functional overview

3.24  Infrared Transmitter

      The STM32F302xx/STM32F303xx devices provide an infrared transmitter solution. The
      solution is based on internal connections between TIM16 and TIM17 as shown in the figure
      below.

      TIM17 is used to provide the carrier frequency and TIM16 provides the main signal to be
      sent. The infrared output signal is available on PB9 or PA13.

      To generate the infrared remote control signals, TIM16 channel 1 and TIM17 channel 1 must
      be properly configured to generate correct waveforms. All standard IR pulse modulation
      modes can be obtained by programming the two timers output compare channels.

                                              Figure 4. Infrared transmitter

      TIMER 16           OC

      (for envelop)                             PB9/PA13

      TIMER 17           OC

      (for carrier)

                                                MS30365V1

3.25  Touch sensing controller (TSC)

      The STM32F302xx/STM32F303xx devices provide a simple solution for adding capacitive
      sensing functionality to any application. These devices offer up to 24 capacitive sensing
      channels distributed over 8 analog I/O groups.

      Capacitive sensing technology is able to detect the presence of a finger near a sensor which
      is protected from direct touch by a dielectric (glass, plastic, ...). The capacitive variation
      introduced by the finger (or any conductive object) is measured using a proven
      implementation based on a surface charge transfer acquisition principle. It consists of
      charging the sensor capacitance and then transferring a part of the accumulated charges
      into a sampling capacitor until the voltage across this capacitor has reached a specific
      threshold. To limit the CPU bandwidth usage this acquisition is directly managed by the
      hardware touch sensing controller and only requires few external components to operate.

      The touch sensing controller is fully supported by the STMTouch touch sensing firmware
      library which is free to use and allows touch sensing functionality to be implemented reliably
      in the end application.

                             DocID023353 Rev 6            29/132

                                                                               53
Functional overview                                                STM32F302xx/STM32F303xx

        Table 8. Capacitive sensing GPIOs available on STM32F302xx/STM32F303xx devices

        Group            Capacitive sensing       Pin   Group      Capacitive sensing        Pin
                             signal name         name                  signal name          name

                         TSC_G1_IO1              PA0               TSC_G5_IO1               PB3

                         TSC_G1_IO2              PA1               TSC_G5_IO2               PB4

        1                                               5

                         TSC_G1_IO3              PA2               TSC_G5_IO3               PB6

                         TSC_G1_IO4              PA3               TSC_G5_IO4               PB7

                         TSC_G2_IO1              PA4               TSC_G6_IO1               PB11

                         TSC_G2_IO2              PA5               TSC_G6_IO2               PB12

        2                                               6

                         TSC_G2_IO3              PA6               TSC_G6_IO3               PB13

                         TSC_G2_IO4              PA7               TSC_G6_IO4               PB14

                         TSC_G3_IO1              PC5               TSC_G7_IO1               PE2

                         TSC_G3_IO2              PB0               TSC_G7_IO2               PE3

        3                                               7

                         TSC_G3_IO3              PB1               TSC_G7_IO3               PE4

                         TSC_G3_IO4              PB2               TSC_G7_IO4               PE5
                                                                   TSC_G8_IO1               PD12
                         TSC_G4_IO1              PA9

                         TSC_G4_IO2              PA10              TSC_G8_IO2               PD13

        4                                               8

                         TSC_G4_IO3              PA13              TSC_G8_IO3               PD14

                         TSC_G4_IO4              PA14              TSC_G8_IO4               PD15

                         Table 9. No. of capacitive sensing channels available on
                                      STM32F302xx/STM32F303xx devices

                                                 Number of capacitive sensing channels

        Analog I/O group

                              STM32F30xVx               STM32F30xRx  STM32F30xCx

                     G1                      3                 3                        3

                     G2                      3                 3                        3

                     G3                      3                 3                        2

                     G4                      3                 3                        3

                     G5                      3                 3                        3

                     G6                      3                 3                        3

                     G7                      3                 0                        0

                     G8                      3                 0                        0

        Number of capacitive                 24                18                       17
          sensing channels

30/132                               DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Functional overview

3.26    Development support

3.26.1  Serial wire JTAG debug port (SWJ-DP)

3.26.2  The ARM SWJ-DP Interface is embedded, and is a combined JTAG and serial wire debug
        port that enables either a serial wire debug or a JTAG probe to be connected to the target.

        The JTAG TMS and TCK pins are shared respectively with SWDIO and SWCLK and a
        specific sequence on the TMS pin is used to switch between JTAG-DP and SW-DP.

        Embedded trace macrocellTM

        The ARM embedded trace macrocell provides a greater visibility of the instruction and data
        flow inside the CPU core by streaming compressed data at a very high rate from the
        STM32F302xx/STM32F303xx through a small number of ETM pins to an external hardware
        trace port analyzer (TPA) device. The TPA is connected to a host computer using a high-
        speed channel. Real-time instruction and data flow activity can be recorded and then
        formatted for display on the host computer running debugger software. TPA hardware is
        commercially available from common development tool vendors. It operates with third party
        debugger software tools.

                         DocID023353 Rev 6  31/132

                                                                 53
Pinouts and pin description                                                        STM32F302xx/STM32F303xx

4       Pinouts and pin description

        Figure 5. STM32F302xx/STM32F303xx LQFP48 pinout

                                     VDD_1
                                        VSS_1
                                            PB9
                                               PB8
                                                   BOOT0
                                                      PB7
                                                          PB6
                                                             PB5
                                                                 PB4
                                                                    PB3
                                                                        PA15
                                                                           PA14

                                    48 47 46 45 44 43 42 41 40 39 38 37            VDD_3
                                                                                   VSS_3
                          VBAT   1                      36                         PA13
                          PC13                                                     PA12
           PC14/OSC32_IN         2                      35                         PA11
        PC15/OSC32_OUT                                                             PA10
                PF0/OSC_IN       3                      34                         PA9
             PF1/OSC_OUT                                                           PA8
                         NRST    4                      33                         PB15
               VSSA/VREF-                                                          PB14
               VDDA/VREF+        5                      32                         PB13
                                                                                   PB12
                            PA0  6   ,1&0               31
                            PA1  7
                           PA2                          30

                                 8                      29

                                 9                      28

                                 10                     27

                                 11                     26

                                 12                     25

                                    13 14 15 16 17 18 19 20 21 22 23 24

                                     PA3                                                  .47
                                        PA4
                                            PA5
                                               PA6
                                                   PA7
                                                      PB0
                                                          PB1
                                                             PB2
                                                                 PB10
                                                                    PB11
                                                                        VSS_2
                                                                            VDD_2

32/132                               DocID023353 Rev 6
STM32F302xx/STM32F303xx                         Pinouts and pin description

Figure 6. STM32F302xx/STM32F303xx LQFP64 pinout

                            VDD_1
                               VSS_1
                                   PB9
                                       PB8
                                           BOOT0
                                              PB7
                                                  PB6
                                                     PB5
                                                         PB4
                                                            PB3
                                                                PD2
                                                                   PC12
                                                                       PC11
                                                                          PC10
                                                                              PA15
                                                                                 PA14

                   VBAT     64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49             VDD_3
                  PC13                                                                  VSS_3
   PC14/OSC32_IN         1                      48                                      PA13
                                                                                        PA12
PC15/OSC32_OUT           2                      47                                      PA11
        PF0/OSC_IN                                                                      PA10
                         3                      46                                      PA9
     PF1/OSC_OUT                                                                        PA8
                  NRST   4                      45                                      PC9
                    PC0                                                                 PC8
                    PC1  5                      44                                      PC7
                    PC2                                                                 PC6
                    PC3  6                      43                                      PB15
                                                                                        PB14
        VSSA/VREF-       7                      42                                      PB13
                 VDDA                                                                   PB12
                    PA0  8                      41
                    PA1
                    PA2  9   ,1&0               40

                         10                     39

                         11                     38

                         12                     37

                         13                     36

                         14                     35

                         15                     34

                         16                     33

                            17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                            PA3
                               PF4
                                   VDD_4
                                       PA4
                                          PA5
                                              PA6
                                                 PA7
                                                     PC4
                                                        PC5
                                                            PB0
                                                               PB1
                                                                   PB2
                                                                       PB10
                                                                          PB11
                                                                              VSS_2
                                                                                 VDD_2

                                                                                               AI6

                             DocID023353 Rev 6                                                 33/132

                                                                                                                    53
Pinouts and pin description                              STM32F302xx/STM32F303xx

        Figure 7. STM32F302xx/STM32F303xx LQFP100 pinout

                                   6$$?
                                      633?
                                          0%
                                             0%
                                                 0"
                                                    0"
                                                        "//4
                                                           0"
                                                               0"
                                                                  0"
                                                                      0"
                                                                         0"
                                                                             0$
                                                                                0$
                                                                                    0$
                                                                                        0$
                                                                                           0$
                                                                                               0$
                                                                                                  0$
                                                                                                      0$
                                                                                                         0#
                                                                                                             0#
                                                                                                                0#
                                                                                                                    0!
                                                                                                                       0!

                             0%                 ,1&0                  6$$?
                             0%                                       633?
                             0%                                       0&
                             0%                                       0!
                             0%                                       0!
                           6"!4                                       0!  
                          0#                                          0!
           0#/3#?).                                                   0!
        0#/3#?/54                                                     0!
                             0&                                       0#
                           0&                                         0#
                 0&/3#?).                                             0#
             0&/3#?/54                                                0#
                          .234                                        0$
                            0#                                        0$
                            0#                                        0$
                            0#                                        0$
                            0#                                        0$
                            0&                                        0$
                633!62%&
                                             0$
                        62%&                                          0$
                         6$$!                                         0"
                             0!                                       0"
                             0!                                       0"
                             0!                                       0"

                                  0!
                                     0&
                                         6$$?
                                            0!
                                                0!
                                                   0!
                                                       0!
                                                          0#
                                                              0#
                                                                 0"
                                                                     0"
                                                                        0"
                                                                            0%
                                                                               0%
                                                                                   0%
                                                                                       0%
                                                                                          0%
                                                                                              0%
                                                                                                 0%
                                                                                                     0%
                                                                                                        0%
                                                                                                            0"
                                                                                                               0"
                                                                                                                   633?
                                                                                                                      6$$?

                                                                                                                             AI6

              Table 10. Legend/abbreviations used in the pinout table

        Name                      Abbreviation           Definition

         Pin name                 Unless otherwise specified in brackets below the pin name, the pin function
          Pin type                during and after reset is the same as the actual pin name

        I/O structure             S                      Supply pin

                                  I                      Input only pin

                                  I/O                    Input / output pin

                                  FT                     5 V tolerant I/O

                                  FTf                    5 V tolerant I/O, FM+ capable

                                  TTa           3.3 V tolerant I/O directly connected to ADC

                                  TC                     Standard 3.3V I/O

                                  B                      Dedicated BOOT0 pin

                                  RST           Bidirectional reset pin with embedded weak pull-up resistor

34/132                                DocID023353 Rev 6
STM32F302xx/STM32F303xx                     Pinouts and pin description

           Table 10. Legend/abbreviations used in the pinout table (continued)

Name                     Abbreviation       Definition

Notes                    Unless otherwise specified by a note, all I/Os are set as floating inputs during
                                                                  and after reset

   Pin     Alternate              Functions selected through GPIOx_AFR registers
functions  functions     Functions directly selected/enabled through peripheral registers

           Additional
           functions

                         DocID023353 Rev 6                                                 35/132

                                                                                                                53
Pinouts and pin description                                                              STM32F302xx/STM32F303xx

Pin number     Table 11. STM32F302xx/STM32F303xx pin definitions
                                                                                 Pin functions

LQFP100        Pin name                                            Alternate functions   Additional functions
         LQFP64(function
                  LQFP48
                  after
                                           Pin typereset)
                                                   I/O structure

                                                            Notes

1              PE2           I/O FT   (1) TRACECK, TIM3_CH1,
2                                           TSC_G7_IO1, EVENTOUT
3
4              PE3           I/O FT   (1) TRACED0, TIM3_CH2,
5                                           TSC_G7_IO2, EVENTOUT
61
72             PE4           I/O FT   (1) TRACED1, TIM3_CH3,
                                            TSC_G7_IO3, EVENTOUT
83
               PE5           I/O FT   (1) TRACED2, TIM3_CH4,
94                                          TSC_G7_IO4, EVENTOUT

10             PE6 I/O FT (1) TRACED3, EVENTOUT                                          WKUP3, RTC_TAMP3
11
            1  VBAT          S                                                Backup power supply
12 5                                                                                          WKUP2, RTC_TAMP1,
            2  PC13(2) I/O TC                                      TIM1_CH1N                  RTC_TS, RTC_OUT
13 6
14 7                PC14(2)                                                                   OSC32_IN
15 8        3 OSC32_IN I/O TC
16 9
17 10          (PC14)
18 11
19             PC15(2)
20 12
            4  OSC32_        I/O  TC                                                     OSC32_OUT
                 OUT

               (PC15)

               PF9           I/O FT   (1) TIM15_CH1, SPI2_SCK,
                                            EVENTOUT

               PF10          I/O FT   (1) TIM15_CH2, SPI2_SCK,
                                            EVENTOUT

                      PF0-                                         TIM1_CH3N, I2C2_SDA,  OSC_IN
            5 OSC_IN I/O FTf

                      (PF0)

                      PF1-                                         I2C2_SCL              OSC_OUT
            6 OSC_OUT I/O FTf

                      (PF1)

            7  NRST I/O RST                                        Device reset input / internal reset output (active low)

               PC0 I/O TTa (1) EVENTOUT                                                  ADC12_IN6, COMP7_INM(4)

               PC1 I/O TTa (1) EVENTOUT                                                  ADC12_IN7, COMP7_INP(4)

               PC2 I/O TTa (1) COMP7_OUT(4), EVENTOUT ADC12_IN8

               PC3 I/O TTa (1) TIM1_BKIN2, EVENTOUT                                      ADC12_IN9

               PF2 I/O TTa (1) EVENTOUT                                                  ADC12_IN10

            8  VSSA/         S                                     Analog ground/Negative reference voltage
               VREF-

36/132                                DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                        Pinouts and pin description

            Table 11. STM32F302xx/STM32F303xx pin definitions (continued)

Pin number                                                                   Pin functions

LQFP100     Pin name                                               Alternate functions         Additional functions
         LQFP64(function
                  LQFP48
               after
                                           Pin typereset)
                                                   I/O structure

                                                            Notes

21          VREF+(3) S                                                       Positive reference voltage

22          VDDA S                                                           Analog power supply

    13 9    VDDA/        S                                         Analog power supply/Positive reference voltage
            VREF+

23 14 10    PA0 I/O TTa                                            USART2_CTS,                 ADC1_IN1, COMP1_INM,

                                                                   TIM2_CH1_ETR,               RTC_ TAMP2, WKUP1,
                                                                   TIM8_BKIN(4), TIM8_ETR(4),  COMP7_INP(4)

                                                                   TSC_G1_IO1, COMP1_OUT,

                                                                   EVENTOUT

24 15 11    PA1 I/O TTa                                            USART2_RTS, TIM2_CH2,       ADC1_IN2, COMP1_INP,
                                                                   TSC_G1_IO2, TIM15_CH1N,
                                                                   RTC_REFIN, EVENTOUT         OPAMP1_VINP,
                                                                                               OPAMP3_VINP(4)

25 16 12    PA2 I/O TTa                                            USART2_TX, TIM2_CH3,        ADC1_IN3, COMP2_INM,
                                                                   TIM15_CH1, TSC_G1_IO3,      OPAMP1_VOUT
                                                                   COMP2_OUT, EVENTOUT

26 17 13    PA3 I/O TTa                                            USART2_RX, TIM2_CH4,        ADC1_IN4, OPAMP1_VINP,
27 18                                                              TIM15_CH2, TSC_G1_IO4,      COMP2_INP,

                                                                   EVENTOUT                    OPAMP1_VINM

            PF4          I/O TTa (1) COMP1_OUT, EVENTOUT                                       ADC1_IN5

28 19       VDD_4 S

29 20 14    PA4 I/O TTa                                            SPI1_NSS, SPI3_NSS,         ADC2_IN1, DAC1_OUT1,
                                                                   I2S3_WS(4), USART2_CK,      OPAMP4_VINP(4),
30 21 15    PA5 I/O TTa                                            TSC_G2_IO1, TIM3_CH2,
                                                                   EVENTOUT                    COMP1_INM, COMP2_INM,
                                                                                               COMP3_INM(4),
                                                                   SPI1_SCK, TIM2_CH1_ETR,
                                                                   TSC_G2_IO2, EVENTOUT        COMP4_INM,
                                                                                               COMP5_INM(4),
                                                                                               COMP6_INM,COMP7_INM(4)

                                                                                               ADC2_IN2, DAC1_OUT2(4)

                                                                                               OPAMP1_VINP,

                                                                                               OPAMP2_VINM,
                                                                                               OPAMP3_VINP(4),

                                                                                               COMP1_INM, COMP2_INM,
                                                                                               COMP3_INM(4),
                                                                                               COMP4_INM,COMP5_INM(4)

                                                                                               , COMP6_INM,
                                                                                               COMP7_INM(4)

31 22 16    PA6 I/O TTa                                            SPI1_MISO, TIM3_CH1,        ADC2_IN3, OPAMP2_VOUT
                                                                   TIM8_BKIN(4), TIM1_BKIN,

                                                                   TIM16_CH1, COMP1_OUT,

                                                                   TSC_G2_IO3, EVENTOUT

                            DocID023353 Rev 6                                                                      37/132

                                                                                                                                        53
Pinouts and pin description                                                                STM32F302xx/STM32F303xx

            Table 11. STM32F302xx/STM32F303xx pin definitions (continued)

Pin number                                                                   Pin functions

LQFP100     Pin name                                               Alternate functions        Additional functions
         LQFP64(function
                  LQFP48
               after
                                           Pin typereset)
                                                   I/O structure

                                                            Notes

32 23 17      PA7            I/O TTa                               SPI1_MOSI, TIM3_CH2,       ADC2_IN4, COMP2_INP,
                                                                                              OPAMP2_VINP,
33 24        PC4             I/O TTa                               TIM17_CH1, TIM1_CH1N,      OPAMP1_VINP
34 25        PC5             I/O TTa                               TIM8_CH1N(4), TSC_G2_IO4,

35 26 18      PB0            I/O TTa                               COMP2_OUT, EVENTOUT

36 27 19      PB1            I/O TTa  (1) USART1_TX, EVENTOUT                                 ADC2_IN5

37 28 20      PB2            I/O TTa  (1) USART1_RX, TSC_G3_IO1, ADC2_IN11, OPAMP2_VINM,
38            PE7            I/O TTa
39            PE8            I/O TTa                               EVENTOUT                   OPAMP1_VINM
40            PE9            I/O TTa
41           PE10            I/O TTa                               TIM3_CH3, TIM1_CH2N,       ADC3_IN12(4), COMP4_INP,
42           PE11            I/O TTa
43           PE12            I/O TTa                               TIM8_CH2N(4), TSC_G3_IO2, OPAMP3_VINP(4),
44           PE13            I/O TTa
45           PE14            I/O TTa                               EVENTOUT                   OPAMP2_VINP
46           PE15            I/O TTa
                                                                   TIM3_CH4, TIM1_CH3N,       ADC3_IN1(4),
47 29 21     PB10            I/O TTa                               TIM8_CH3N(4), COMP4_OUT,   OPAMP3_VOUT(4)

48 30 22     PB11            I/O TTa                               TSC_G3_IO3, EVENTOUT
49 31 23    VSS_2             S
50 32 24    VDD_2             S             TSC_G3_IO4, EVENTOUT                              ADC2_IN12, COMP4_INM,
                                                                                              OPAMP3_VINM(4)
51 33 25     PB12            I/O TTa  (1) TIM1_ETR, EVENTOUT                                  ADC3_IN13(4), COMP4_INP
                                      (1) TIM1_CH1N, EVENTOUT                                 COMP4_INM, ADC34_IN6(4)
                                      (1) TIM1_CH1, EVENTOUT                                  ADC3_IN2(4)
                                      (1) TIM1_CH2N, EVENTOUT                                 ADC3_IN14(4)
                                      (1) TIM1_CH2, EVENTOUT                                  ADC3_IN15(4)
                                      (1) TIM1_CH3N, EVENTOUT                                 ADC3_IN16(4)
                                      (1) TIM1_CH3, EVENTOUT                                  ADC3_IN3(4)

                                      (1) TIM1_CH4, TIM1_BKIN2,                               ADC4_IN1(4)
                                            EVENTOUT

                                      (1) USART3_RX, TIM1_BKIN,                               ADC4_IN2(4)
                                            EVENTOUT
                                                                                              COMP5_INM(4),
                                            USART3_TX, TIM2_CH3,                              OPAMP4_VINM(4),
                                            TSC_SYNC, EVENTOUT                                OPAMP3_VINM(4)

                                                                   USART3_RX, TIM2_CH4,       COMP6_INP,
                                                                   TSC_G6_IO1, EVENTOUT       OPAMP4_VINP(4)

                                                                             Digital ground

                                                                             Digital power supply

                                                                   SPI2_NSS, I2S2_WS(4),      ADC4_IN3(4),
                                                                   I2C2_SMBA, USART3_CK,      COMP3_INM(4),
                                                                   TIM1_BKIN, TSC_G6_IO2,     OPAMP4_VOUT(4),
                                                                   EVENTOUT

38/132                                DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                 Pinouts and pin description

            Table 11. STM32F302xx/STM32F303xx pin definitions (continued)

Pin number                                                         Pin functions

LQFP100     Pin name                                               Alternate functions  Additional functions
         LQFP64(function
                  LQFP48
               after
                                           Pin typereset)
                                                   I/O structure

                                                            Notes

52 34 26    PB13         I/O TTa        SPI2_SCK, I2S2_CK(4),                           ADC3_IN5(4),
                                        USART3_CTS, TIM1_CH1N,                          COMP5_INP(4),
53 35 27    PB14         I/O TTa        TSC_G6_IO3, EVENTOUT                            OPAMP4_VINP(4),
                                                                                        OPAMP3_VINP(4)
54 36 28    PB15         I/O TTa        SPI2_MISO, I2S2ext_SD(4),
                                        USART3_RTS, TIM1_CH2N,                          COMP3_INP(4),
55          PD8          I/O TTa        TIM15_CH1, TSC_G6_IO4,                          ADC4_IN4(4), OPAMP2_VINP
56          PD9          I/O TTa        EVENTOUT
57          PD10         I/O TTa        SPI2_MOSI, I2S2_SD(4),                          ADC4_IN5(4), COMP6_INM
58          PD11         I/O TTa        TIM1_CH3N, RTC_REFIN,
59          PD12         I/O TTa        TIM15_CH1N, TIM15_CH2,                          ADC4_IN12(4),
60          PD13         I/O TTa        EVENTOUT                                        OPAMP4_VINM(4)
61          PD14         I/O TTa                                                        ADC4_IN13(4)
62          PD15         I/O TTa  (1) USART3_TX, EVENTOUT                               ADC34_IN7(4), COMP6_INM
63 37       PC6          I/O FT                                                         ADC34_IN8(4), COMP6_INP,
                                  (1) USART3_RX, EVENTOUT                               OPAMP4_VINP(4)
64 38       PC7          I/O FT   (1) USART3_CK, EVENTOUT                               ADC34_IN9(4),
65 39       PC8          I/O FT                                                         COMP5_INP(4)
66 40       PC9          I/O FT   (1) USART3_CTS, EVENTOUT                              ADC34_IN10(4),
                                                                                        COMP5_INM(4)
                                  (1) USART3_RTS, TIM4_CH1,                             COMP3_INP(4),
                                        TSC_G8_IO1, EVENTOUT                            ADC34_IN11(4),
                                                                                        OPAMP2_VINP
                                  (1) TIM4_CH2, TSC_G8_IO2,
                                        EVENTOUT

                                  (1) TIM4_CH3, TSC_G8_IO3,
                                        EVENTOUT

                                  (1) SPI2_NSS, TIM4_CH4,                               COMP3_INM(4)
                                        TSC_G8_IO4, EVENTOUT

                                        I2S2_MCK(4), COMP6_OUT,
                                  (1) TIM8_CH1(4), TIM3_CH1,

                                        EVENTOUT

                                        I2S3_MCK(4), TIM8_CH2(4),
                                  (1) TIM3_CH2, COMP5_OUT(4),

                                        EVENTOUT

                                  (1) TIM8_CH3(4), TIM3_CH3,
                                        COMP3_OUT(4), EVENTOUT

                                        TIM8_CH4(4), TIM8_BKIN2(4),
                                  (1) TIM3_CH4, I2S_CKIN(4),

                                        EVENTOUT

                                  DocID023353 Rev 6                                                   39/132

                                                                                                                           53
Pinouts and pin description                                                             STM32F302xx/STM32F303xx

            Table 11. STM32F302xx/STM32F303xx pin definitions (continued)

Pin number                                                         Pin functions

LQFP100     Pin name                                               Alternate functions  Additional functions
         LQFP64(function
                  LQFP48
               after
                                           Pin typereset)
                                                   I/O structure

                                                            Notes

67 41 29      PA8            I/O FT         I2C2_SMBA, I2S2_MCK(4),
                                            USART1_CK, TIM1_CH1,
68 42 30      PA9            I/O FTf        TIM4_ETR, MCO,
                                            COMP3_OUT(4), EVENTOUT
69 43 31     PA10            I/O FTf
                                            I2C2_SCL, I2S3_MCK(4),
70 44 32     PA11            I/O FT         USART1_TX, TIM1_CH2,
                                            TIM2_CH3, TIM15_BKIN,
71 45 33     PA12            I/O FT         TSC_G4_IO1,
                                            COMP5_OUT(4), EVENTOUT
72 46 34     PA13            I/O FT
73            PF6            I/O FTf        I2C2_SDA, USART1_RX,
74 47 35    VSS_3             S             TIM1_CH3, TIM2_CH4,
75 48 36    VDD_3             S             TIM8_BKIN(4), TIM17_BKIN,
76 49 37     PA14            I/O FTf        TSC_G4_IO2, COMP6_OUT,
                                            EVENTOUT
77 50 38     PA15            I/O FTf
                                            USART1_CTS, USB_DM,
                                            CAN_RX, TIM1_CH1N,
                                            TIM1_CH4, TIM1_BKIN2,
                                            TIM4_CH1, COMP1_OUT,
                                            EVENTOUT

                                            USART1_RTS, USB_DP,
                                            CAN_TX, TIM1_CH2N,
                                            TIM1_ETR, TIM4_CH2,
                                            TIM16_CH1, COMP2_OUT,
                                            EVENTOUT

                                            USART3_CTS, TIM4_CH3,
                                            TIM16_CH1N, TSC_G4_IO3,
                                            IR_OUT, SWDIO-JTMS,
                                            EVENTOUT

                                      (1) I2C2_SCL, USART3_RTS,
                                            TIM4_CH4, EVENTOUT

                                                                                 Ground

                                                                         Digital power supply

                                            I2C1_SDA, USART2_TX,
                                            TIM8_CH2(4), TIM1_BKIN,
                                            TSC_G4_IO4, SWCLK-JTCK,
                                            EVENTOUT

                                            I2C1_SCL, SPI1_NSS,
                                            SPI3_NSS, I2S3_WS(4), JTDI,
                                            USART2_RX, TIM1_BKIN,
                                            TIM2_CH1_ETR,
                                            TIM8_CH1(4), EVENTOUT

40/132                                DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                 Pinouts and pin description

            Table 11. STM32F302xx/STM32F303xx pin definitions (continued)

Pin number                                                         Pin functions

LQFP100     Pin name                                               Alternate functions  Additional functions
         LQFP64(function
                  LQFP48
               after
                                           Pin typereset)
                                                   I/O structure

                                                            Notes

78 51       PC10         I/O FT        SPI3_SCK, I2S3_CK(4),
79 52       PC11         I/O FT  (1) USART3_TX, UART4_TX,
80 53       PC12         I/O FT
81          PD0          I/O FT        TIM8_CH1N(4), EVENTOUT
82          PD1          I/O FT
83 54       PD2          I/O FT        SPI3_MISO, I2S3ext_SD(4),
84          PD3          I/O FT  (1) USART3_RX, UART4_RX,
85          PD4          I/O FT
86          PD5          I/O FT        TIM8_CH2N(4), EVENTOUT
87          PD6          I/O FT
88          PD7          I/O FT        SPI3_MOSI, I2S3_SD(4),
                                 (1) USART3_CK, UART5_TX,
89 55 39    PB3          I/O FT
                                       TIM8_CH3N(4), EVENTOUT
90 56 40    PB4          I/O FT
                                 (1) CAN_RX, EVENTOUT
91 57 41    PB5          I/O FT
                                 (1) CAN_TX, TIM8_CH4(4),
                                       TIM8_BKIN2(4), EVENTOUT

                                 (1) UART5_RX, TIM3_ETR,
                                       TIM8_BKIN(4), EVENTOUT

                                 (1) USART2_CTS,
                                       TIM2_CH1_ETR, EVENTOUT

                                 (1) USART2_RTS, TIM2_CH2,
                                       EVENTOUT

                                 (1) USART2_TX, EVENTOUT

                                 (1) USART2_RX, TIM2_CH4,
                                       EVENTOUT

                                 (1) USART2_CK, TIM2_CH3,
                                       EVENTOUT

                                       SPI3_SCK, I2S3_CK(4),
                                       SPI1_SCK, USART2_TX,
                                       TIM2_CH2, TIM3_ETR,
                                       TIM4_ETR, TIM8_CH1N(4),
                                       TSC_G5_IO1, JTDO-
                                       TRACESWO, EVENTOUT

                                       SPI3_MISO, I2S3ext_SD(4),
                                       SPI1_MISO, USART2_RX,
                                       TIM3_CH1, TIM16_CH1,
                                       TIM17_BKIN, TIM8_CH2N(4),
                                       TSC_G5_IO2, NJTRST,
                                       EVENTOUT

                                       SPI3_MOSI, SPI1_MOSI,
                                       I2S3_SD(4), I2C1_SMBA,
                                       USART2_CK, TIM16_BKIN,
                                       TIM3_CH2, TIM8_CH3N(4),
                                       TIM17_CH1, EVENTOUT

                                 DocID023353 Rev 6                                      41/132

                                                                                                             53
Pinouts and pin description                                                                   STM32F302xx/STM32F303xx

            Table 11. STM32F302xx/STM32F303xx pin definitions (continued)

Pin number                                                         Pin functions

LQFP100     Pin name                                               Alternate functions           Additional functions
         LQFP64(function
                  LQFP48
               after
                                           Pin typereset)
                                                   I/O structure

                                                            Notes

92 58 42    PB6 I/O FTf                                            I2C1_SCL, USART1_TX,

                                                                   TIM16_CH1N, TIM4_CH1,
                                                                   TIM8_CH1(4), TSC_G5_IO3,
                                                                   TIM8_ETR(4), TIM8_BKIN2(4),

                                                                   EVENTOUT

93 59 43    PB7 I/O FTf                                            I2C1_SDA, USART1_RX,

                                                                   TIM3_CH4, TIM4_CH2,
                                                                   TIM17_CH1N, TIM8_BKIN(4),

                                                                   TSC_G5_IO4, EVENTOUT

94 60 44 BOOT0 I B                                                 Boot memory selection

95 61 45    PB8 I/O FTf                                            I2C1_SCL, CAN_RX,

                                                                   TIM16_CH1, TIM4_CH3,
                                                                   TIM8_CH2(4), TIM1_BKIN,

                                                                   TSC_SYNC, COMP1_OUT,

                                                                   EVENTOUT

96 62 46    PB9 I/O FTf                                            I2C1_SDA, CAN_TX,

                                                                   TIM17_CH1, TIM4_CH4,
                                                                   TIM8_CH3(4), IR_OUT,

                                                                   COMP2_OUT, EVENTOUT

97          PE0              I/O FT  (1) USART1_TX, TIM4_ETR,
                                           TIM16_CH1, EVENTOUT

98          PE1              I/O FT  (1) USART1_RX, TIM17_CH1,
                                           EVENTOUT

99 63 47 VSS_1 S                                                                         Ground

100 64 48 VDD_1 S                                                  Digital power supply

1. Function availability depends on the chosen device.
     When using the small packages (48 and 64 pin packages), the GPIO pins which are not present on these packages, must
     not be configured in analog mode.

2. PC13, PC14 and PC15 are supplied through the power switch. Since the switch sinks only a limited amount of current
     (3 mA), the use of GPIO PC13 to PC15 in output mode is limited:
     - The speed should not exceed 2 MHz with a maximum load of 30 pF
     - These GPIOs must not be used as current sources (e.g. to drive an LED).

     After the first backup domain power-up, PC13, PC14 and PC15 operate as GPIOs. Their function then depends on the
     content of the Backup registers which is not reset by the main reset. For details on how to manage these GPIOs, refer to
     the Battery backup domain and BKP register description sections in the reference manual.

3. The VREF+ functionality is available only on the 100 pin package. On the 64-pin and 48-pin packages, the VREF+ is
     internally connected to VDDA.

4. On STM32F303xx devices only.

42/132                               DocID023353 Rev 6
                                                           Table 12. Alternate functions for port A                                       STM32F302xx/STM32F303xx

                   Port

                    &    AF0    AF1 AF2  AF3        AF4 AF5       AF6        AF7     AF8    AF9 AF10 AF11 AF12 AF14 AF15
                   Pin

                   Name

                                TIM2_    TSC_                                USART2 COMP1 TIM8_ TIM8_                              EVENT
                                         G1_IO1                              _CTS _OUT BKIN ETR                                    OUT
                   PA0          CH1_
                                         TSC_                                                                                      EVENT
                                ETR      G1_IO2                                                                                    OUT

                   PA1   RTC_   TIM2_                                        USART2         TIM15_
                         REFIN  CH2                                          _RTS           CH1N

                   PA2          TIM2_    TSC_                                USART2 COMP2 TIM15_                                   EVENT
                                CH3      G1_IO3                                                                                    OUT
                                                                             _TX     _OUT CH1

                   PA3          TIM2_    TSC_                                USART2         TIM15_                                 EVENT
                                CH4      G1_IO4                              _RX            CH2                                    OUT
DocID023353 Rev 6
                   PA4                  TIM3_ TSC_         SPI1_ SPI3_NSS, USART2                                                  EVENT
                                        CH2 G2_IO1         NSS I2S3_WS _CK                                                         OUT

                   PA5          TIM2_    TSC_              SPI1_                                                                   EVENT
                                CH1_     G2_IO2            SCK                                                                     OUT
                                ETR

                   PA6          TIM16_ TIM3_ TSC_   TIM8_  SPI1_  TIM1_BKIN          COMP1                                         EVENT
                   PA7          CH1 CH1 G2_IO3      BKIN   MISO                      _OUT                                          OUT
                   PA8 MCO
                                TIM17_ TIM3_ TSC_   TIM8_  SPI1_  TIM1_CH1N          COMP2                                         EVENT
                                CH1 CH2 G2_IO4      CH1N   MOSI                      _OUT                                          OUT

                                                    I2C2_  I2S2_  TIM1_CH1   USART1 COMP3            TIM4_                         EVENT  Pinouts and pin description
                                                    SMBA   MCK                                       ETR                           OUT
                                                                             _CK     _OUT

                   PA9                   TSC_ I2C2_        I2S3_  TIM1_CH2   USART1 COMP5 TIM15_     TIM2_                         EVENT
                                         G4_IO1 SCL        MCK                                       CH3                           OUT
                                                                             _TX     _OUT BKIN

                   PA10         TIM17_   TSC_ I2C2_               TIM1_CH3   USART1 COMP6            TIM2_ TIM8_                   EVENT
                                BKIN     G4_IO2 SDA                                                  CH4 BKIN                      OUT
                                                                             _RX     _OUT

                   PA11                                           TIM1_CH1N  USART1  COMP1  CAN_RX   TIM4_  TIM1_CH4  TIM1_  USB_  EVENT
                                                                             _CTS    _OUT            CH1              BKIN2  DM    OUT

43/132
44/132                                                 Table 12. Alternate functions for port A (continued)                                Pinouts and pin description

                   Port

                    &    AF0    AF1 AF2        AF3     AF4 AF5    AF6        AF7     AF8    AF9 AF10 AF11 AF12 AF14 AF15
                   Pin

                   Name

                   PA12         TIM16_                            TIM1_CH2N  USART1  COMP2  CAN_TX           TIM4_  TIM1_ETR  USB_  EVENT
                                CH1                                          _RTS    _OUT                    CH2              DP    OUT

                   PA13  SWDIO  TIM16_         TSC_        IR_               USART3                          TIM4_                  EVENT
                         -JTMS  CH1N           G4_IO3      OUT               _CTS                            CH3                    OUT

                   PA14  SWCLK                 TSC_ I2C1_  TIM8_  TIM1_BKIN  USART2                                                 EVENT
                         -JTCK                 G4_IO4 SDA  CH2               _TX                                                    OUT

                   PA15 JTDI    TIM2_   TIM8_          I2C1_ SPI1_ SPI3_NSS, USART2         TIM1_                                   EVENT
                                CH1_    CH1            SCL NSS I2S3_WS _RX                  BKIN                                    OUT
                                ETR

DocID023353 Rev 6

                                                                                                                                           STM32F302xx/STM32F303xx
                                                        Table 13. Alternate functions for port B                                             STM32F302xx/STM32F303xx

                   Port

                    &    AF0     AF1 AF2        AF3     AF4       AF5       AF6            AF7    AF8     AF9     AF10     AF12 AF15
                   Pin
                                                                                                                                      EVENT
                   Name                                                                                                               OUT

                   PB0                   TIM3_ TSC_ TIM8_                   TIM1_CH2N                                                 EVENT
                                         CH3 G3_IO2 CH2N                                                                              OUT

                   PB1                   TIM3_ TSC_ TIM8_                   TIM1_CH3N             COMP4_                              EVENT
                                         CH4 G3_IO3 CH3N                                          OUT                                 OUT

                   PB2                          TSC_                                                                                  EVENT
                                                G3_IO4                                                                                OUT

                   PB3   JTDO-   TIM2_   TIM4_  TSC_ TIM8_        SPI1_     SPI3_SCK, USART2_                     TIM3_               EVENT
                         TRACES  CH2     ETR    G5_IO1 CH1N       SCK                                             ETR                 OUT
DocID023353 Rev 6        WO                                                 I2S3_CK    TX
                                                                                                                                      EVENT
                   PB4   NJTRST  TIM16_  TIM3_  TSC_ TIM8_        SPI1_     SPI3_MISO, USART2_                    TIM17_              OUT
                                 CH1     CH1    G5_IO2 CH2N       MISO      I2S3ext_SD RX                         BKIN
                                                                                                                                      EVENT
                   PB5           TIM16_ TIM3_ TIM8_ I2C1_         SPI1_     SPI3_MOSI, USART2_                    TIM17_              OUT
                                 BKIN CH2 CH3N SMBA               MOSI                                            CH1
                                                                            I2S3_SD    CK                                             EVENT
                                                                                                                                      OUT
                   PB6           TIM16_ TIM4_   TSC_    I2C1_SCL  TIM8_CH1  TIM8_      USART1_                    TIM8_
                                 CH1N CH1       G5_IO3                      ETR        TX                         BKIN2   TIM1_ EVENT
                                                                                                                          BKIN OUT
                   PB7           TIM17_ TIM4_ TSC_ I2C1_          TIM8_                USART1_                    TIM3_
                                 CH1N CH2 G5_IO4 SDA              BKIN                 RX                         CH4                 EVENT
                                                                                                                                      OUT
                   PB8           TIM16_ TIM4_ TSC_      I2C1_SCL                                  COMP1_  CAN_RX  TIM8_                      Pinouts and pin description
                                 CH1 CH3 SYNC                                                     OUT             CH2                 EVENT
                                                                                                                                      OUT
                   PB9           TIM17_ TIM4_           I2C1_               IR_OUT                COMP2_  CAN_TX  TIM8_
                                 CH1 CH4                SDA                                       OUT             CH3                 EVENT
                                                                                                                                      OUT
                   PB10          TIM2_          TSC_                                   USART3_
                                 CH3            SYNC                                   TX                                             EVENT
                                                                                                                                      OUT
                   PB11          TIM2_          TSC_                                   USART3_
                   PB12          CH4            G6_IO1                                 RX

45/132                                          TSC_ I2C2_        SPI2_NSS, TIM1_      USART3_
                                                G6_IO2 SMBA       I2S2_WS BKIN         CK
46/132                                                 Table 13. Alternate functions for port B (continued)                       Pinouts and pin description

                   Port

                    &    AF0    AF1 AF2        AF3     AF4    AF5  AF6          AF7      AF8                 AF9  AF10 AF12 AF15
                   Pin

                   Name

                   PB13                        TSC_           SPI2_SCK, TIM1_   USART3_                           EVENT
                                               G6_IO3         I2S2_CK CH1N      CTS                               OUT

                   PB14         TIM15_         TSC_           SPI2_MISO, TIM1_  USART3_                           EVENT
                                CH1            G6_IO4         I2S2ext_SD CH2N   RTS                               OUT

                   PB15  RTC_   TIM15_ TIM15_          TIM1_  SPI2_MOSI,                                          EVENT
                         REFIN  CH2 CH1N               CH3N   I2S2_SD                                             OUT

DocID023353 Rev 6

                                                                                                                                  STM32F302xx/STM32F303xx
                                                 Table 14. Alternate functions for port C                                       STM32F302xx/STM32F303xx

                   Port &

                   Pin     AF1              AF2  AF3         AF4        AF5                            AF6                 AF7

                   Name              TIM3_CH1                                                                     USART1_TX
                                     TIM3_CH2                                                                     USART1_RX
                   PC0     EVENTOUT  TIM3_CH3    COMP7_OUT                                                        COMP6_OUT
                   PC1     EVENTOUT  TIM3_CH4                                                                     COMP5_OUT
                   PC2     EVENTOUT                                                        TIM1_BKIN2             COMP3_OUT
                   PC3     EVENTOUT                                                                               USART3_TX
                   PC4     EVENTOUT              TSC_G3_IO1                                                       USART3_RX
                   PC5     EVENTOUT                                                                               USART3_CK
DocID023353 Rev 6  PC6     EVENTOUT                          TIM8_CH1   I2S_CKIN           I2S2_MCK
                   PC7     EVENTOUT                          TIM8_CH2   UART4_TX           I2S3_MCK
                   PC8     EVENTOUT                          TIM8_CH3   UART4_RX
                   PC9     EVENTOUT                          TIM8_CH4   UART5_TX           TIM8_BKIN2
                   PC10    EVENTOUT                          TIM8_CH1N                     SPI3_SCK, I2S3_CK
                   PC11    EVENTOUT                          TIM8_CH2N                     SPI3_MISO, I2S3ext_SD
                   PC12    EVENTOUT                          TIM8_CH3N                     SPI3_MOSI, I2S3_SD
                   PC13                                      TIM1_CH1N
                   PC14
                   PC15                                                                                                         Pinouts and pin description

47/132
48/132                                                   Table 15. Alternate functions for port D                                   Pinouts and pin description

                     Port &           AF1  AF2           AF3         AF4                           AF5  AF6                    AF7
                   Pin Name
                             EVENTOUT                                TIM8_CH4                           TIM8_BKIN2  CAN_RX
                      PD0    EVENTOUT                                TIM8_BKIN                                      CAN_TX
                      PD1    EVENTOUT      TIM3_ETR                             UART5_RX
                      PD2    EVENTOUT      TIM2_CH1_ETR                                                             USART2_CTS
                      PD3    EVENTOUT      TIM2_CH2                                                                 USART2_RTS
                      PD4    EVENTOUT                                                                               USART2_TX
                      PD5    EVENTOUT      TIM2_CH4                                                                 USART2_RX
                      PD6    EVENTOUT      TIM2_CH3                                                                 USART2_CK
                      PD7    EVENTOUT                                                                               USART3_TX
DocID023353 Rev 6     PD8    EVENTOUT      TIM4_CH1      TSC_G8_IO1                                                 USART3_RX
                      PD9    EVENTOUT      TIM4_CH2      TSC_G8_IO2                                                 USART3_CK
                      PD10   EVENTOUT      TIM4_CH3      TSC_G8_IO3                                                 USART3_CTS
                      PD11   EVENTOUT      TIM4_CH4      TSC_G8_IO4                                                 USART3_RTS
                      PD12   EVENTOUT
                      PD13   EVENTOUT                                                                   SPI2_NSS
                      PD14   EVENTOUT
                      PD15

                                                                                                                                    STM32F302xx/STM32F303xx
                                                         Table 16. Alternate functions for port E                                   STM32F302xx/STM32F303xx

                     Port &          AF0            AF1  AF2        AF3                            AF4           AF6           AF7
                   Pin Name                                                                             TIM1_BKIN2    USART1_TX
                             TRACECK      EVENTOUT       TIM4_ETR               TIM16_CH1                             USART1_RX
                       PE0   TRACED0      EVENTOUT                              TIM17_CH1
                       PE1   TRACED1      EVENTOUT       TIM3_CH1                                                     USART3_RX
                       PE2   TRACED2      EVENTOUT       TIM3_CH2   TSC_G7_IO1
                       PE3   TRACED3      EVENTOUT       TIM3_CH3   TSC_G7_IO2
                       PE4                EVENTOUT       TIM3_CH4   TSC_G7_IO3
                       PE5                EVENTOUT                  TSC_G7_IO4
                       PE6                EVENTOUT
DocID023353 Rev 6      PE7                EVENTOUT       TIM1_ETR
                       PE8                EVENTOUT       TIM1_CH1N
                       PE9                EVENTOUT       TIM1_CH1
                      PE10                EVENTOUT       TIM1_CH2N
                      PE11                EVENTOUT       TIM1_CH2
                      PE12                EVENTOUT       TIM1_CH3N
                      PE13                EVENTOUT       TIM1_CH3
                      PE14                EVENTOUT       TIM1_CH4
                      PE15                               TIM1_BKIN

49/132                                                                                                                              Pinouts and pin description
50/132                                                 Table 17. Alternate functions for port F                                  Pinouts and pin description

                     Port &  AF1                  AF2  AF3        AF4       AF5                            AF6              AF7
                   Pin Name                                                                      TIM1_CH3N      USART3_RTS
                                       COMP1_OUT
                   PF0                 TIM4_CH4                   I2C2_SDA
                   PF1                                            I2C2_SCL
                   PF2
                   PF4       EVENTOUT                             I2C2_SCL
                   PF6       EVENTOUT
                   PF9       EVENTOUT                  TIM15_CH1            SPI2_SCK
                   PF10      EVENTOUT                  TIM15_CH2            SPI2_SCK
                             EVENTOUT

DocID023353 Rev 6

                                                                                                                                 STM32F302xx/STM32F303xx
STM32F302xx/STM32F303xx                                       Memory mapping

5  Memory mapping

                Figure 8. STM32F302xx/STM32F303xx memory map

   0xFFFF FFFF  Cortex-M4    0x5000 07FF          AHB3
                 with FPU    0x5000 0000        Reserved
          7       Internal   0x4800 1800
                Peripherals  0x4800 0000          AHB2
   0xE000 0000

         6                   0x4002 43FF        Reserved
                             0x4002 0000          AHB1
   0xC000 0000               0x4001 6C00
                             0x4001 0000        Reserved
         5                   0x4000 A000          APB2
                             0x4000 0000
   0xA000 0000                                  Reserved
                                                  APB1
         4

   0x8000 0000

         3                   0x1FFF FFFF
                                                     Option bytes
   0x6000 0000
                             0x1FFF F800

                                                System memory

   2                         0x1FFF D800
                              0x1000 2000
   0x4000 0000 Peripherals    0x1000 0000       Reserved
                              0x0804 0000       CCM RAM
         1                                      Reserved

   0x2000 0000  SRAM                            Flash memory

   0                         0x0800 0000

                CODE                            Reserved

   0x0000 0000               0x0004 0000
                                                       Flash, system

                                                memory or SRAM,

                                                depending on BOOT

                Reserved     0x0000 0000        configuration

                                                                      MSv30355V2

                             DocID023353 Rev 6                        51/132

                                                                                           53
Memory mapping                                      STM32F302xx/STM32F303xx

        Table 18. STM32F302xx/STM32F303xx memory map and peripheral register boundary
                                                             addresses

        Bus     Boundary address            Size    Peripheral
                                           (bytes)

        AHB3    0x5000 0400 - 0x5000 07FF    1K     ADC3 - ADC4
        AHB2    0x5000 0000 - 0x5000 03FF    1K     ADC1 - ADC2
        AHB1    0x4800 1800 - 0x4FFF FFFF  ~132 M   Reserved
                0x4800 1400 - 0x4800 17FF    1K     GPIOF
        APB2    0x4800 1000 - 0x4800 13FF    1K     GPIOE
                0x4800 0C00 - 0x4800 0FFF    1K     GPIOD
                0x4800 0800 - 0x4800 0BFF    1K     GPIOC
                0x4800 0400 - 0x4800 07FF    1K     GPIOB
                0x4800 0000 - 0x4800 03FF    1K     GPIOA
                0x4002 4400 - 0x47FF FFFF  ~128 M   Reserved
                0x4002 4000 - 0x4002 43FF    1K     TSC
                0x4002 3400 - 0x4002 3FFF    3K     Reserved
                0x4002 3000 - 0x4002 33FF    1K     CRC
                0x4002 2400 - 0x4002 2FFF    3K     Reserved
                0x4002 2000 - 0x4002 23FF    1K     Flash interface
                0x4002 1400 - 0x4002 1FFF    3K     Reserved
                0x4002 1000 - 0x4002 13FF    1K     RCC
                0x4002 0800 - 0x4002 0FFF    2K     Reserved
                0x4002 0400 - 0x4002 07FF    1K     DMA2
                0x4002 0000 - 0x4002 03FF    1K     DMA1
                0x4001 8000 - 0x4001 FFFF   32 K    Reserved
                0x4001 4C00 - 0x4001 7FFF   13 K    Reserved
                0x4001 4800 - 0x4001 4BFF    1K     TIM17
                0x4001 4400 - 0x4001 47FF    1K     TIM16
                0x4001 4000 - 0x4001 43FF    1K     TIM15
                0x4001 3C00 - 0x4001 3FFF    1K     Reserved
                0x4001 3800 - 0x4001 3BFF    1K     USART1
                0x4001 3400 - 0x4001 37FF    1K     TIM8
                0x4001 3000 - 0x4001 33FF    1K     SPI1
                0x4001 2C00 - 0x4001 2FFF    1K     TIM1
                0x4001 0800 - 0x4001 2BFF    9K     Reserved
                0x4001 0400 - 0x4001 07FF    1K     EXTI
                0x4001 0000 - 0x4001 03FF    1K     SYSCFG + COMP + OPAMP

52/132          DocID023353 Rev 6
STM32F302xx/STM32F303xx                                       Memory mapping

Table 18. STM32F302xx/STM32F303xx memory map and peripheral register boundary
                                             addresses (continued)

Bus                      Boundary address    Size             Peripheral
                                            (bytes)

      0x4000 8000 - 0x4000 FFFF             32 K Reserved

      0x4000 7800 - 0x4000 7FFF             2K       Reserved

      0x4000 7400 - 0x4000 77FF             1K       DAC (dual)

      0x4000 7000 - 0x4000 73FF             1K       PWR
      0x4000 6C00 - 0x4000 6FFF
                                            1K       Reserved

      0x4000 6800 - 0x4000 6BFF             1K       Reserved

      0x4000 6400 - 0x4000 67FF             1K       bxCAN

      0x4000 6000 - 0x4000 63FF             1K       USB SRAM 512 bytes
      0x4000 5C00 - 0x4000 5FFF
                                            1K       USB device FS

      0x4000 5800 - 0x4000 5BFF             1K       I2C2

      0x4000 5400 - 0x4000 57FF             1K       I2C1

      0x4000 5000 - 0x4000 53FF             1K       UART5

      0x4000 4C00 - 0x4000 4FFF             1K       UART4
      0x4000 4800 - 0x4000 4BFF
                                            1K       USART3

      0x4000 4400 - 0x4000 47FF             1K       USART2
      0x4000 4000 - 0x4000 43FF
APB1

                                            1K       I2S3ext

      0x4000 3C00 - 0x4000 3FFF             1K       SPI3/I2S3

      0x4000 3800 - 0x4000 3BFF             1K       SPI2/I2S2
      0x4000 3400 - 0x4000 37FF
                                            1K       I2S2ext

      0x4000 3000 - 0x4000 33FF             1K       IWDG

      0x4000 2C00 - 0x4000 2FFF             1K       WWDG

      0x4000 2800 - 0x4000 2BFF             1K       RTC
      0x4000 1800 - 0x4000 27FF
                                            4K       Reserved

      0x4000 1400 - 0x4000 17FF             1K       TIM7

      0x4000 1000 - 0x4000 13FF             1K       TIM6

      0x4000 0C00 - 0x4000 0FFF             1K       Reserved

      0x4000 0800 - 0x4000 0BFF             1K       TIM4
      0x4000 0400 - 0x4000 07FF
                                            1K       TIM3

      0x4000 0000 - 0x4000 03FF             1K       TIM2

                         DocID023353 Rev 6                                53/132

                                                                                               53
Electrical characteristics                     STM32F302xx/STM32F303xx

6       Electrical characteristics

6.1     Parameter conditions

6.1.1   Unless otherwise specified, all voltages are referenced to VSS.

6.1.2   Minimum and maximum values

6.1.3   Unless otherwise specified, the minimum and maximum values are guaranteed in the worst
6.1.4   conditions of ambient temperature, supply voltage and frequencies by tests in production on
6.1.5   100% of the devices with an ambient temperature at TA = 25 C and TA = TAmax (given by
        the selected temperature range).

        Data based on characterization results, design simulation and/or technology characteristics
        are indicated in the table footnotes and are not tested in production. Based on
        characterization, the minimum and maximum values refer to sample tests and represent the

        mean value plus or minus three times the standard deviation (mean3).

        Typical values

        Unless otherwise specified, typical data are based on TA = 25 C, VDD = VDDA = 3.3 V. They
        are given only as design guidelines and are not tested.

        Typical ADC accuracy values are determined by characterization of a batch of samples from
        a standard diffusion lot over the full temperature range, where 95% of the devices have an

        error less than or equal to the value indicated (mean2).

        Typical curves

        Unless otherwise specified, all typical curves are given only as design guidelines and are
        not tested.

        Loading capacitor

        The loading conditions used for pin parameter measurement are shown in Figure 9.

        Pin input voltage

        The input voltage measurement on a pin of the device is described in Figure 10.

        Figure 9. Pin loading conditions       Figure 10. Pin input voltage

        C = 50 pF           -#5PIN                             -#5PIN

                                         -36   6).

                                                                              -36

54/132                      DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                                        Electrical characteristics

6.1.6     Power supply scheme

                                      Figure 11. Power supply scheme

                                      VBAT

                         1.65 - 3.6V                   Po wer swi tch                        Backup circuitry
                                                                                              (LSE,RTC,
                                                                                              Wake-up logic

                                                                                            Backup registers)

                                      GP I/Os            O UT                Level shifter

                            VDD                                           IO                Kernel logic
                                                                        Logic                   (CPU,
           4 100 nF                                                                           Digital
          + 1 4.7 F                                      IN
                                                                                            & Memories)
                                               Regulator
                                      4 VDD
                                      3 VSS

          VDDA                        VDDA

                         VREF

          10 nF          10 nF                 VREF+   ADC/                                 !NALOG2#S 0,,
          + 1 F          + 1 F                  VREF-  DAC                                  COMPARATORS /0!-0

                                      VSSA                                                                                          MS19875V3

Caution:  1. Dotted lines represent the internal connections on low pin count packages, joining the dedicated supply
               pins.

          Each power supply pair (VDD/VSS, VDDA/VSSA etc..) must be decoupled with filtering
          ceramic capacitors as shown above. These capacitors must be placed as close as possible
          to, or below the appropriate pins on the underside of the PCB to ensure the good
          functionality of the device.

                                      DocID023353 Rev 6                                                                                        55/132

                                                                                                                                                                    117
Electrical characteristics                          STM32F302xx/STM32F303xx

6.1.7   Current consumption measurement

                             Figure 12. Current consumption measurement scheme

                            )$$?6"!4
                                           6"!4

                            )$$
                                   6$$

                            )$$!
                                     6$$!

                                               -36

56/132                      DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                      Electrical characteristics

6.2          Absolute maximum ratings

             Stresses above the absolute maximum ratings listed in Table 19: Voltage characteristics,
             Table 20: Current characteristics, and Table 21: Thermal characteristics may cause
             permanent damage to the device. These are stress ratings only and functional operation of
             the device at these conditions is not implied. Exposure to maximum rating conditions for
             extended periods may affect device reliability.

                         Table 19. Voltage characteristics(1)

     Symbol              Ratings                                  Min        Max                  Unit

     VDDVSS  External main supply voltage (including VDDA, VBAT  -0.3       4.0
              and VDD)

  VDDVDDA Allowed voltage difference for VDD > VDDA              -          0.4
VREF+VDDA(2) Allowed voltage difference for VREF+ > VDDA
                                                                  -          0.4                                         V

     VIN(3)   Input voltage on FT and FTf pins                    VSS - 0.3  VDD + 4.0
              Input voltage on TTa pins                           VSS - 0.3      4.0

              Input voltage on any other pin                      VSS - 0.3  4.0

     |VDDx|   Variations between different VDD power pins         -          50
                                                                                             mV
|VSSX - VSS| Variations between all the different ground pins     -
                                                                             50

VESD(HBM)     Electrostatic discharge voltage (human body         see Section 6.3.12: Electrical
              model)                                              sensitivity characteristics

1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power supply, in the
     permitted range. The following relationship must be respected between VDDA and VDD:
     VDDA must power on before or at the same time as VDD in the power up sequence.
     VDDA must be greater than or equal to VDD.

2. VREF+ must be always lower or equal than VDDA (VREF+  VDDA). If unused then it must be connected to VDDA.
3. VIN maximum must always be respected. Refer to Table 20: Current characteristics for the maximum allowed injected

     current values.

                         DocID023353 Rev 6                                                        57/132

                                                                                                                       117
Electrical characteristics                                                 STM32F302xx/STM32F303xx

                            Table 20. Current characteristics

Symbol                      Ratings                                               Max.                                      Unit

        IVDD  Total current into sum of all VDD_x power lines (source)            160

        IVSS  Total current out of sum of all VSS_x ground lines (sink)           - 160
        IVDD  Maximum current into each VDD_x power line (source)(1)               100
        IVSS  Maximum current out of each VSS _x ground line (sink)(1)            - 100

IIO(PIN)      Output current sunk by any I/O and control pin                       25
IIO(PIN)      Output current source by any I/O and control pin
              Total output current sunk by sum of all IOs and control pins(2)     - 25
              Total output current sourced by sum of all IOs and control pins(2)                   mA

                                                                                   80

                                                                                  - 80

              Injected current on FT, FTf and B pins(3)                           -5/+0

IINJ(PIN)     Injected current on TC and RST pin(4)                               5

              Injected current on TTa pins(5)                                     5

IINJ(PIN)     Total injected current (sum of all I/O and control pins)(6)          25

1. All main power (VDD, VDDA) and ground (VSS and VSSA) pins must always be connected to the external power supply, in the
     permitted range.

2. This current consumption must be correctly distributed over all I/Os and control pins.The total output current must not be
     sunk/sourced between two consecutive power supply pins referring to high pin count LQFP packages.

3. Positive injection is not possible on these I/Os and does not occur for input voltages lower than the specified maximum
     value.

4. A positive injection is induced by VIN > VDD while a negative injection is induced by VIN< VSS. IINJ(PIN) must never be
     exceeded. Refer to Table 19: Voltage characteristics for the maximum allowed input voltage values.

5. A positive injection is induced by VIN > VDDA while a negative injection is induced by VIN< VSS. IINJ(PIN) must never be
     exceeded. Refer also to Table 19: Voltage characteristics for the maximum allowed input voltage values. Negative injection
     disturbs the analog performance of the device. See note (2) below Table 68.

6. When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum of the positive and
     negative injected currents (instantaneous values).

                            Table 21. Thermal characteristics

              Symbol                           Ratings                            Value                                     Unit

              TSTG          Storage temperature range                             65 to +150                               C
               TJ           Maximum junction temperature
                                                                                  150                                       C

58/132                      DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                 Electrical characteristics

6.3    Operating conditions

6.3.1  General operating conditions

                         Table 22. General operating conditions

       Symbol            Parameter                    Conditions        Min Max Unit

       fHCLK   Internal AHB clock frequency                             0     72
       fPCLK1
       fPCLK2  Internal APB1 clock frequency                            0     36      MHz
        VDD
       VDDA    Internal APB2 clock frequency                            0     72
       VBAT
               Standard operating voltage                               2     3.6     V
         VIN
               Analog operating voltage       Must have a potential     2     3.6
         PD    (OPAMP and DAC not used)       equal to or higher than
                                              VDD                                     V
         TA    Analog operating voltage
               (OPAMP and DAC used)                                     2.4   3.6
         TJ
               Backup operating voltage                                 1.65  3.6     V

                                              TC I/O                    0.3 VDD+0.3

               I/O input voltage              TTa I/O                   0.3 VDDA+0.3
                                              FT and FTf I/O(1)                                    V

                                                                        0.3  5.5

                                              BOOT0                     0     5.5

               Power dissipation at TA =      LQFP100                   -     488
               85 C for suffix 6 or TA =     LQFP64
               105 C for suffix 7(2)         LQFP48                    -     444 mW

                                                                        -     364

               Ambient temperature for 6      Maximum power             40   85
               suffix version                 dissipation
                                                                                      C
                                              Low power dissipation(3)
                                                                        40   105

               Ambient temperature for 7      Maximum power             40   105
               suffix version                 dissipation
                                                                                      C
                                              Low power dissipation(3)
                                                                        40   125

                                              6 suffix version          40   105
                                              7 suffix version
               Junction temperature range                                             C

                                                                        40   125

       1. To sustain a voltage higher than VDD+0.3 V, the internal pull-up/pull-down resistors must be disabled.
       2. If TA is lower, higher PD values are allowed as long as TJ does not exceed TJmax (see Table 21: Thermal

            characteristics).
       3. In low power dissipation state, TA can be extended to this range as long as TJ does not exceed TJmax (see

            Table 21: Thermal characteristics).

                                  DocID023353 Rev 6                                   59/132

                                                                                                           117
Electrical characteristics                                     STM32F302xx/STM32F303xx

6.3.2   Operating conditions at power-up / power-down

        The parameters given in Table 23 are derived from tests performed under the ambient
        temperature condition summarized in Table 22.

                            Table 23. Operating conditions at power-up / power-down

        Symbol              Parameter            Conditions    Min     Max               Unit
                                                                                         s/V
                     VDD rise time rate                        0      
                     VDD fall time rate
        tVDD         VDDA rise time rate                       20      
        tVDDA        VDDA fall time rate
                                                               0      

                                                               20      

6.3.3   Embedded reset and power control block characteristics

        The parameters given in Table 24 are derived from tests performed under ambient
        temperature and VDD supply voltage conditions summarized in Table 22.

                Table 24. Embedded reset and power control block characteristics

        Symbol              Parameter            Conditions         Min Typ Max Unit

        VPOR/PDR(1)         Power on/power down  Falling edge      1.8(2) 1.88 1.96 V
                            reset threshold      Rising edge
                                                                    1.84 1.92 2.0 V

        VPDRhyst(1) PDR hysteresis                                  -  40 - mV

        tRSTTEMPO(3)        POR reset                               1.5 2.5 4.5 ms
                            temporization

        1. The PDR detector monitors VDD and also VDDA (if kept enabled in the option bytes). The POR detector
             monitors only VDD.

        2. The product behavior is guaranteed by design down to the minimum VPOR/PDR value.
        3. Guaranteed by design, not tested in production.

60/132                                     DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                    Electrical characteristics

             Table 25. Programmable voltage detector characteristics

Symbol                   Parameter  Conditions                             Min(1) Typ Max(1) Unit

VPVD0        PVD threshold 0        Rising edge                            2.1 2.18 2.26
                                    Falling edge                             2 2.08 2.16
VPVD1        PVD threshold 1        Rising edge                            2.19 2.28 2.37
                                    Falling edge                           2.09 2.18 2.27
VPVD2        PVD threshold 2        Rising edge                            2.28 2.38 2.48
                                    Falling edge                           2.18 2.28 2.38

VPVD3        PVD threshold 3        Rising edge                            2.38 2.48 2.58
                                    Falling edge
VPVD4        PVD threshold 4        Rising edge                            2.28 2.38 2.48
                                    Falling edge                                                               V

                                                                           2.47 2.58 2.69

                                                                           2.37 2.48 2.59

VPVD5        PVD threshold 5        Rising edge                            2.57 2.68 2.79
                                    Falling edge                           2.47 2.58 2.69
VPVD6        PVD threshold 6        Rising edge                            2.66 2.78 2.9
                                    Falling edge                           2.56 2.68 2.8

                                    Rising edge                            2.76 2.88 3
                                    Falling edge
VPVD7        PVD threshold 7

                                                                           2.66 2.78 2.9

VPVDhyst(2)  PVD hysteresis                                                -  100  -       mV
IDD(PVD)
             PVD current                                                   -  0.15 0.26 A
             consumption

1. Data based on characterization results only, not tested in production.
2. Guaranteed by design, not tested in production.

                              DocID023353 Rev 6                                            61/132

                                                                                                                117
Electrical characteristics                                                    STM32F302xx/STM32F303xx

6.3.4   Embedded reference voltage
6.3.5
        The parameters given in Table 26 are derived from tests performed under ambient
        temperature and VDD supply voltage conditions summarized in Table 22.

                            Table 26. Embedded internal reference voltage

        Symbol              Parameter                   Conditions            Min Typ Max Unit

        VREFINT                                                  40 C < TA < +105 C 1.16  1.2 1.25        V
        TS_vrefint          Internal reference voltage
                                                                                             1.2 1.24(1) V
                                                                  40 C < TA < +85 C 1.16

                            ADC sampling time when

                            reading the internal                              2.2            -  -            s

                            reference voltage

                            Internal reference voltage

        VRERINT             spread over the             VDD = 3 V 10 mV      -              -  10(2)        mV
                            temperature range

        TCoeff              Temperature coefficient                           -              - 100(2) ppm/C

        1. Data based on characterization results, not tested in production.
        2. Guaranteed by design, not tested in production.

                            Table 27. Internal reference voltage calibration values

        Calibration value name                          Description                          Memory address

        VREFINT_CAL             Raw data acquired at                          0x1FFF F7BA - 0x1FFF F7BB
                                temperature of 30 C
                                VDDA= 3.3 V

        Supply current characteristics

        The current consumption is a function of several parameters and factors such as the
        operating voltage, ambient temperature, I/O pin loading, device software configuration,
        operating frequencies, I/O pin switching rate, program location in memory and executed
        binary code.
        The current consumption is measured as described in Figure 12: Current consumption
        measurement scheme.
        All Run-mode current consumption measurements given in this section are performed with a
        reduced code that gives a consumption equivalent to CoreMark code.

        Typical and maximum current consumption

        The MCU is placed under the following conditions:
         All I/O pins are in input mode with a static value at VDD or VSS (no load)
         All peripherals are disabled except when explicitly mentioned
         The Flash memory access time is adjusted to the fHCLK frequency (0 wait state from 0

              to 24 MHz,1 wait state from 24 to 48 MHz and 2 wait states from 48 to 72 MHz)
         Prefetch in ON (reminder: this bit must be set before clock setting and bus prescaling)
         When the peripherals are enabled fPCLK2 = fHCLK and fPCLK1 = fHCLK/2
         When fHCLK > 8 MHz, the PLL is ON and the PLL input is equal to HSI/2 (4 MHz) or

              HSE (8 MHz) in bypass mode.

62/132                          DocID023353 Rev 6
STM32F302xx/STM32F303xx                                             Electrical characteristics

     The parameters given in Table 28 to Table 32 are derived from tests performed under
     ambient temperature and supply voltage conditions summarized in Table 22.

     Table 28. Typical and maximum current consumption from VDD supply at VDD = 3.6V

                                     All peripherals enabled   All peripherals disabled

Symbol Parameter Conditions   fHCLK              Max @ TA(1)        Max @ TA(1)           Unit

                                     Typ                       Typ

                                           25 C 85 C 105 C       25 C 85 C 105 C

                              72 MHz 61.2 65.8 67.6 68.5 27.8 30.3 30.7 31.5

                              64 MHz 54.7 59.1 60.2 61.1 24.6 27.2 27.6 28.3

                 External     48 MHz 41.7 45.1 46.2 47.2 19.2 21.1 21.4 21.8

                 clock (HSE 32 MHz 28.1 31.5 32.5 32.7 12.9 14.6 14.8 15.3

                 bypass)      24 MHz 21.4 23.7 24.4 25.2 10.0 11.4 11.4 12.1

     Supply

     current in               8 MHz 7.4 8.4 8.6 9.4 3.6 4.1 4.4 5.0
     Run mode,                1 MHz 1.3 1.6 1.8 2.6 0.8 1.0 1.2 2.1
     executing

     from Flash               64 MHz 49.7 54.4 55.4 56.3 24.5 27.2 27.4 28.1

                              48 MHz 37.9 42.2 43.0 43.5 18.9 21.4 21.5 21.6

                 Internal     32 MHz 25.8  29.2  29.2   30.0 12.7 14.2 14.6  15.2
                 clock (HSI)

                              24 MHz 19.7 22.3 22.6 23.2 6.7 7.7 7.9 8.5

                              8 MHz 6.9 7.8 8.3 8.8 3.5 4.0 4.4 5.0

IDD                                                                                                                             mA
                              72 MHz 60.8 66.2(2) 69.7 70.4(2) 27.4 31.7(2) 32.2 32.5(2)

                              64 MHz 54.3 59.1 62.2 63.3 24.3 28.3 28.7 28.8

                 External     48 MHz 41.0 45.6 47.3 47.9 18.3 21.6 21.9 22.1

                 clock (HSE 32 MHz 27.6 32.4 32.4 32.9 12.3 15.0 15.2 15.4

                 bypass)      24 MHz 20.8 23.9 24.3 25.0 9.3 11.3 11.4 12.0

     Supply

     current in               8 MHz 6.9 7.8 8.7 9.0 3.1 3.7 4.2 4.9
     Run mode,                1 MHz 0.9 1.2 1.5 2.3 0.4 0.6 1.0 1.8
     executing

     from RAM                 64 MHz 49.2 53.9 55.2 57.4 23.9 27.8 28.2 28.4

                              48 MHz 37.3 40.8 41.4 44.1 18.2 21.0 21.6 21.9

                 Internal     32 MHz 25.1  27.6  29.1   30.1 12.0 14.0 14.5  15.1
                 clock (HSI)

                              24 MHz 19.0 21.6 22.1 22.9 6.3 7.2 7.7 8.1

                              8 MHz 6.4 7.3 7.9 8.4 3.0 3.5 4.0 4.7

                                     DocID023353 Rev 6                                    63/132

                                                                                                               117
Electrical characteristics                                          STM32F302xx/STM32F303xx

Table 28. Typical and maximum current consumption from VDD supply at VDD = 3.6V (continued)

                                        All peripherals enabled     All peripherals disabled

Symbol Parameter Conditions      fHCLK              Max @ TA(1)                                   Max @ TA(1)       Unit

                                        Typ                         Typ

                                              25 C 85 C 105 C         25 C 85 C 105 C

                                 72 MHz 44.0 48.4 49.4 50.5 6.6 7.5 7.9 8.7

                                 64 MHz 39.2 43.3 44.0 45.2 6.0 6.8 7.2                                        7.9
                                                                                                               6.3
                    External     48 MHz 29.6 32.7 33.3 34.3 4.5 5.2                               5.6          4.8
                                                                                                               3.9
                    clock (HSE 32 MHz 19.7 23.3 23.3 23.5 3.1 3.5 4.0                                          2.2

        Supply      bypass)      24 MHz 14.9 17.6 17.8 18.3 2.4 2.8 3.3                                                  mA
                                                                                                               1.5
        current in                                                                                             7.5
                                                                                                               5.9
         Sleep                   8 MHz 4.9 5.7 6.1               6.9 0.8 1.0 1.4                               4.5
                                 1 MHz 0.6 0.9 1.2               2.1 0.1 0.3 0.6                               2.9
IDD mode,                                                                                                      2.1
         executing

        from Flash               64 MHz 34.2 38.1 39.2 40.3 5.7 6.3 6.8
        or RAM                   48 MHz 25.8 28.7 29.6 30.3 4.3 4.8 5.2

                    Internal     32 MHz 17.4  19.4  19.9    20.7    2.9  3.2                      3.7
                    clock (HSI)

                                 24 MHz 13.2 15.1 15.6 15.9 1.5 1.8 2.2

                                 8 MHz 4.5 5.0 5.6 6.2 0.7 0.9 1.2

1. Data based on characterization results, not tested in production unless otherwise specified.
2. Data based on characterization results and tested in production with code executing from RAM.

        Table 29. Typical and maximum current consumption from the VDDA supply

                                              VDDA = 2.4 V               VDDA = 3.6 V

Symbol  Parameter   Conditions   fHCLK              Max @ TA(2)                                   Max @ TA(2)       Unit

                            (1)

                                        Typ                         Typ

                                              25 C 85 C 105 C         25 C 85 C 105 C

                                 72 MHz 225 276 289 297 245 302 319 329

                                 64 MHz 198 249 261 268 216 270 284 293

                                 48 MHz 149 195 204 211 159 209 222 230

        Supply       HSE         32 MHz 102   145   152          157 110 154 162                               169
                    bypass

        current in               24 MHz 80 119 124 128 86 126 131 135

IDDA    Run mode,                8 MHz 2      3     4            6  3    4                        5            9           A
            code
                                 1 MHz 2      3     5            7  3    4                        6            9
        executing

        from Flash               64 MHz 270 323 337 344 299 354 371 381
          or RAM                 48 MHz 220 269 280 286 244 293 309 318

                    HSI clock 32 MHz 173 218 228 233 193 239 251 257

                                 24 MHz 151 194 200 204 169 211 219 225

                                 8 MHz 73     97    99 103 88 105 110 116

1. Current consumption from the VDDA supply is independent of whether the peripherals are on or off. Furthermore when the
     PLL is off, IDDA is independent from the frequency.

2. Data based on characterization results, not tested in production.

64/132                                  DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                          Electrical characteristics

      Table 30. Typical and maximum VDD consumption in Stop and Standby modes

                                                                     Typ @VDD (VDD=VDDA)                     Max(1)

Symbol Parameter                       Conditions                                                     TA =   TA =     TA = Unit
                                                                                                      25 C  85 C   105 C
                                                         2.0 V  2.4 V      2.7 V 3.0 V  3.3 V  3.6 V

      Supply      Regulator in run mode,                 20.05 20.33 20.42 20.50 20.67 20.80 44.2(2) 553 1202(2)
                  all oscillators OFF
      current in
      Stop mode Regulator in low-power
                      mode, all oscillators OFF          7.63   7.77       7.90  8.07   8.17   8.33 30.6(2)  529     1156(2)
                                                                                                                                A
IDD

      Supply LSI ON and IWDG ON 0.80 0.96 1.09 1.23 1.37 1.51 -                                              -       -

      current in

      Standby LSI OFF and IWDG OFF 0.60 0.74 0.83 0.93 1.02 1.11 5.0(2) 7.8 13.3(2)
      mode

1. Data based on characterization results, not tested in production unless otherwise specified.
2. Data based on characterization results and tested in production.

      Table 31. Typical and maximum VDDA consumption in Stop and Standby modes

                                                                     Typ @VDD (VDD = VDDA)                   Max(1)

Symbol Parameter                       Conditions                                                     TA =   TA = TA = Unit
                                                                                                      25 C  85 C 105 C
                                                               2.0 V 2.4 V 2.7 V 3.0 V 3.3 V 3.6 V

      Supply      VDDA monitoring ON   Regulator in run mode,  1.81  1.95  2.07  2.20   2.35   2.52   3.7    5.5     8.8
      current in                       all oscillators OFF
      Stop mode
                                       Regulator in low-power
                                       mode, all oscillators 1.81 1.95 2.07 2.20 2.35 2.52 3.7 5.5 8.8
                                       OFF

      Supply                           LSI ON and IWDG ON 2.22 2.42 2.59 2.78 3.0 3.24 -                     -       -
      current in
      Standby                          LSI OFF and IWDG        1.69 1.82 1.94 2.08 2.23 2.40 3.5 5.4 9.2
      mode                             OFF

IDDA                                   Regulator in run mode,                                                             A
                                       all oscillators OFF
      Supply      VDDA monitoring OFF                          1.05  1.08  1.10  1.15   1.22   1.29   -      -       -
      current in
      Stop mode                        Regulator in low-power

                                       mode, all oscillators 1.05 1.08 1.10 1.15 1.22 1.29 -                 -       -

                                       OFF

      Supply                           LSI ON and IWDG ON 1.44 1.52 1.60 1.71 1.84 1.98 -                    -       -
      current in
      Standby                          LSI OFF and IWDG        0.93 0.95 0.98 1.02 1.08 1.15 -               -       -
      mode                             OFF

1. Data based on characterization results, not tested in production.

                                                         DocID023353 Rev 6                                                65/132

                                                                                                                                               117
Electrical characteristics                                                             STM32F302xx/STM32F303xx

        Table 32. Typical and maximum current consumption from VBAT supply

                                            Typ @VBAT                                                Max
                                                                                             @VBAT = 3.6 V(2)
        Para Conditions
Symbol                                                                                                          Unit
        meter   (1)

                            1.65V 1.8V  2V  2.4V 2.7V  3V  3.3V                        3.6V  TA =  TA =   TA =
                                                                                             25C  85C  105C

               LSE & RTC

               ON; "Xtal

               mode"

               lower        0.48 0.50 0.52 0.58 0.65 0.72 0.80 0.90 1.1 1.5 2.0
               driving

               capability;

        Backup LSEDRV[1:

        domain 0] = '00'
IDD_VBAT supply LSE & RTC                                                                                       A

        current ON; "Xtal

               mode"

               higher       0.83 0.86 0.90 0.98 1.03 1.10 1.20 1.30 1.5 2.2 2.9
               driving

               capability;

               LSEDRV[1:

               0] = '11'

1. Crystal used: Abracon ABS07-120-32.768 kHz-T with a CL of 6 pF for typical values.
2. Data based on characterization results, not tested in production.

        Figure 13. Typical VBAT current consumption (LSE and RTC ON/LSEDRV[1:0] = '00')

        )6"!4!                                                                                              6
                                                                                                            6
                                         #              #                               #                   6
                                                                                                            6
                                                                                                            6
                                                                                                            6
                                                                                                            6
                                                                                                            6

                                                                                                         -36
                              #

                                            4!  #

66/132                           DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                     Electrical characteristics

             Typical current consumption

             The MCU is placed under the following conditions:
             VDD = VDDA = 3.3 V
             All I/O pins available on each package are in analog input configuration
             The Flash access time is adjusted to fHCLK frequency (0 wait states from 0 to 24 MHz,

                   1 wait state from 24 to 48 MHz and 2 wait states from 48 MHz to 72 MHz), and Flash
                   prefetch is ON
             When the peripherals are enabled, fAPB1 = fAHB/2, fAPB2 = fAHB
             PLL is used for frequencies greater than 8 MHz
             AHB prescaler of 2, 4, 8,16 and 64 is used for the frequencies 4 MHz, 2 MHz, 1 MHz,
                   500 kHz and 125 kHz respectively.

Table 33. Typical current consumption in Run mode, code with data processing running from
                                                              Flash

                                                                            Typ

Symbol       Parameter          Conditions            fHCLK    Peripherals       Peripherals  Unit
                                                                 enabled
                                                                                 disabled

             Supply current in                        72 MHz   61.3              28.0
                                                      64 MHz   54.8              25.4
IDD          Run mode from                            48 MHz   41.9              19.3
                                                      32 MHz   28.5              13.3
             VDD supply                               24 MHz   21.8              10.4
                                                      16 MHz   14.9               7.2
                                Running from HSE       8 MHz    7.7
                                crystal clock 8 MHz,   4 MHz    4.5                                  mA
                                code executing from    2 MHz    2.8               3.9
                                Flash                  1 MHz    1.9               2.5
                                                      500 kHz   1.4               1.7
IDDA(1) (2)  Supply current in                        125 kHz   1.1               1.3
             Run mode from                            72 MHz   240.3              1.1
             VDDA supply                              64 MHz   210.9              0.9
                                                      48 MHz   155.8             239.5
                                                      32 MHz   105.7             210.3
                                                      24 MHz   82.1              155.6
                                                      16 MHz   58.8              105.6
                                                       8 MHz    2.4              82.0
                                                       4 MHz    2.4              58.8
                                                       2 MHz    2.4
                                                       1 MHz    2.4                                  A
                                                      500 kHz   2.4               2.4
                                                      125 kHz   2.4               2.4
                                                                                  2.4
                                                                                  2.4
                                                                                  2.4
                                                                                  2.4

1. VDDA monitoring is ON.

2. When peripherals are enabled, the power consumption of the analog part of peripherals such as ADC, DAC, Comparators,
     OpAmp etc. is not included. Refer to the tables of characteristics in the subsequent sections.

                                DocID023353 Rev 6                                             67/132

                                                                                                                   117
Electrical characteristics                                            STM32F302xx/STM32F303xx

Table 34. Typical current consumption in Sleep mode, code running from Flash or RAM

                                                                            Typ

Symbol       Parameter          Conditions            fHCLK    Peripherals       Peripherals  Unit
                                                                 enabled
                                                                                 disabled

                                                      72 MHz   44.1              7.0

                                                      64 MHz   39.7              6.3
                                                                                 4.9
                                                      48 MHz   30.3              3.5
                                                                                 2.8
                                                      32 MHz   20.5              2.0

                                                      24 MHz   15.4                                mA
                                                                                 1.1
             Supply current in                        16 MHz   10.6              1.0

IDD          Sleep mode from                          8 MHz    5.4

             VDD supply

                                                      4 MHz    3.2

                                                      2 MHz    2.1               0.9

                                                      1 MHz    1.5               0.8

                                Running from HSE      500 kHz   1.2               0.8
                                crystal clock 8 MHz,  125 kHz   1.0               0.8
                                code executing from   72 MHz   239.7             238.5
                                Flash or RAM          64 MHz   210.5             209.6
                                                      48 MHz   155.0             155.6

IDDA(1) (2)  Supply current in                        32 MHz   105.3             105.2
             Sleep mode from                          24 MHz   81.9              81.8
             VDDA supply                              16 MHz   58.7              58.6
                                                      8 MHz     2.4
                                                      4 MHz     2.4                                  A
                                                                                  2.4
                                                                                  2.4

                                                      2 MHz    2.4               2.4

                                                      1 MHz    2.4               2.4

                                                      500 kHz  2.4               2.4

                                                      125 kHz  2.4               2.4

1. VDDA monitoring is ON.

2. When peripherals are enabled, the power consumption of the analog part of peripherals such as ADC, DAC, Comparators,
     OpAmp etc. is not included. Refer to the tables of characteristics in the subsequent sections.

68/132                          DocID023353 Rev 6
STM32F302xx/STM32F303xx                       Electrical characteristics

          I/O system current consumption

Caution:  The current consumption of the I/O system has two components: static and dynamic.

          I/O static current consumption

          All the I/Os used as inputs with pull-up generate current consumption when the pin is
          externally held low. The value of this current consumption can be simply computed by using
          the pull-up/pull-down resistors values given in Table 52: I/O static characteristics.

          For the output pins, any external pull-down or external load must also be considered to
          estimate the current consumption.

          Additional I/O current consumption is due to I/Os configured as inputs if an intermediate
          voltage level is externally applied. This current consumption is caused by the input Schmitt
          trigger circuits used to discriminate the input value. Unless this specific configuration is
          required by the application, this supply current consumption can be avoided by configuring
          these I/Os in analog mode. This is notably the case of ADC input pins which should be
          configured as analog inputs.

          Any floating input pin can also settle to an intermediate voltage level or switch inadvertently,
          as a result of external electromagnetic noise. To avoid current consumption related to
          floating pins, they must either be configured in analog mode, or forced internally to a definite
          digital value. This can be done either by using pull-up/down resistors or by configuring the
          pins in output mode.

          I/O dynamic current consumption

          In addition to the internal peripheral current consumption (seeTable 36: Peripheral current
          consumption), the I/Os used by an application also contribute to the current consumption.
          When an I/O pin switches, it uses the current from the MCU supply voltage to supply the I/O
          pin circuitry and to charge/discharge the capacitive load (internal or external) connected to
          the pin:

                         ISW = VDD fSW C

          where

                ISW is the current sunk by a switching I/O to charge/discharge the capacitive load
                VDD is the MCU supply voltage
                fSW is the I/O switching frequency
                C is the total capacitance seen by the I/O pin: C = CINT+ CEXT+CS

          The test pin is configured in push-pull output mode and is toggled by software at a fixed
          frequency.

                         DocID023353 Rev 6    69/132

                                                                   117
Electrical characteristics                                     STM32F302xx/STM32F303xx

                            Table 35. Switching output I/O current consumption

        Symbol              Parameter     Conditions(1)          I/O toggling   Typ   Unit
                                                               frequency (fSW)        mA

                                                               2 MHz            0.90

                                                VDD = 3.3 V    4 MHz            0.93
                                                Cext = 0 pF    8 MHz            1.16
                                          C = CINT + CEXT+ CS  18 MHz           1.60
                                                               36 MHz           2.51

                                                               48 MHz           2.97

                                                               2 MHz            0.93

                                                VDD = 3.3 V    4 MHz            1.06
                                               Cext = 10 pF    8 MHz            1.47
                                          C = CINT + CEXT +CS  18 MHz           2.26
                                                               36 MHz           3.39

                                                               48 MHz           5.99

                                                               2 MHz            1.03
                                                                                1.30
        ISW                  I/O current  VDD = 3.3 V          4 MHz            1.79
                            consumption                                         3.01

                                          Cext = 22 pF         8 MHz

                                          C = CINT + CEXT +CS  18 MHz

                                                               36 MHz           5.99

                                                               2 MHz            1.10

                                                VDD = 3.3 V    4 MHz            1.31
                                               Cext = 33 pF    8 MHz            2.06
                                          C = CINT + CEXT+ CS  18 MHz           3.47

                                                               36 MHz           8.35

                                                               2 MHz            1.20

                                                VDD = 3.3 V    4 MHz            1.54
                                               Cext = 47 pF    8 MHz            2.46
                                          C = CINT + CEXT+ CS  18 MHz           4.51

                                                               36 MHz           9.98

        1. CS = 5 pF (estimated value).

70/132                                    DocID023353 Rev 6
STM32F302xx/STM32F303xx                           Electrical characteristics

On-chip peripheral current consumption

The MCU is placed under the following conditions:
all I/O pins are in analog input configuration
all peripherals are disabled unless otherwise mentioned
the given value is calculated by measuring the current consumption

       with all peripherals clocked off
       with only one peripheral clocked on
ambient operating temperature at 25C and VDD = VDDA = 3.3 V.

                         Table 36. Peripheral current consumption

Peripheral               Typical consumption(1)                         Unit
                                         IDD                          A/MHz

BusMatrix (2)                               5.6

DMA1                                        15.3

DMA2                                        12.5

CRC                                         2.1

GPIOA                                       10.0

GPIOB                                       10.3

GPIOC                                       2.2

GPIOD                                       8.8

GPIOE                                       3.3

GPIOF                                       3.0

TSC                                         5.5

ADC1&2                                      17.3

    ADC3&4                                  18.8
APB2-Bridge (3)                             3.6

SYSCFG                                      7.3

TIM1                                        40.0

SPI1                                        8.8

TIM8                                        36.4

USART1                                      23.3

TIM15                                       17.1

TIM16                                       10.1

TIM17                                       11.0

APB1-Bridge (3)                             6.1

TIM2                                        49.1

TIM3                                        38.8

TIM4                                        38.3

                         DocID023353 Rev 6                            71/132

                                                                                           117
Electrical characteristics                           STM32F302xx/STM32F303xx

                            Table 36. Peripheral current consumption (continued)

        Peripheral          Typical consumption(1)
                                                                                        Unit

                                            IDD

        TIM6                                   9.7

        TIM7                                   12.1

        WWDG                                   6.4

        SPI2                                   40.4

        SPI3                                   40.0

        USART2                                 41.9

        USART3                                 40.2

        UART4                                  36.5                               A/MHz

        UART5                                  30.8

        I2C1                                   10.5

        I2C2                                   10.4

        USB                                    26.2

        CAN                                    33.4

        PWR                                    5.7

        DAC                                    15.4

        1. The power consumption of the analog part (IDDA) of peripherals such as ADC, DAC, Comparators, OpAmp
             etc. is not included. Refer to the tables of characteristics in the subsequent sections.

        2. BusMatrix is automatically active when at least one master is ON (CPU, DMA1 or DMA2).
        3. The APBx bridge is automatically active when at least one peripheral is ON on the same bus.

72/132                      DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                  Electrical characteristics

6.3.6     Wakeup time from low-power mode

          The wakeup times given in Table 37 are measured starting from the wakeup event trigger up
          to the first instruction executed by the CPU:
          For Stop or Sleep mode: the wakeup event is WFE.
          WKUP1 (PA0) pin is used to wakeup from Standby, Stop and Sleep modes.

          All timings are derived from tests performed under ambient temperature and VDD supply
          voltage conditions summarized in Table 22.

                             Table 37. Low-power mode wakeup timings

Symbol         Parameter     Conditions                Typ @VDD, VDD = VDDA                      Max Unit
                                                  2.4 V 2.7 V 3 V 3.3 V               3.6 V
                                           2.0 V
                                                                                       3.5 4.5
tWUSTOP        Wakeup from   Regulator in  4.1    3.9                 3.8 3.7 3.6
               Stop mode     run mode      7.9    6.7                 6.1 5.7 5.4      5.2 9 s
                                           69.2   60.3                56.4 53.7 51.7
                             Regulator in                                              50 100
                             low power                                                                     CPU
                             mode
                                                                                                   - clock
tWUSTANDBY(1)  Wakeup from   LSI and                                                                      cycles
               Standby mode  IWDG OFF

tWUSLEEP       Wakeup from                                            6
               Sleep mode

1. Data based on characterization results, not tested in production.

                                           DocID023353 Rev 6                          73/132

                                                                                                           117
Electrical characteristics                                          STM32F302xx/STM32F303xx

6.3.7   External clock source characteristics

        High-speed external user clock generated from an external source

        In bypass mode the HSE oscillator is switched off and the input pin is a standard GPIO. The
        external clock signal has to respect the I/O characteristics in Section 6.3.14. However, the
        recommended clock input waveform is shown in Figure 14.

                            Table 38. High-speed external user clock characteristics

        Symbol                   Parameter                  Conditions Min Typ Max Unit

        fHSE_ext  User external clock source                                1   8     32 MHz
                  frequency(1)

        VHSEH OSC_IN input pin high level voltage                   0.7VDD -          VDD             V

        VHSEL OSC_IN input pin low level voltage                    VSS         - 0.3VDD

        tw(HSEH)  OSC_IN high or low time(1)                                15  -     -
        tw(HSEL)
                                                                                                      ns

        tr(HSE)   OSC_IN rise or fall time(1)                               -   -     20
        tf(HSE)

        1. Guaranteed by design, not tested in production.

                  Figure 14. High-speed external clock source AC timing diagram

                                                            T7(3%(

        6(3%(     
         6(3%,   

                          TR(3%            TF(3%                    T7(3%,                         T
                                 4(3%                                              -36

74/132                           DocID023353 Rev 6
STM32F302xx/STM32F303xx                                               Electrical characteristics

Low-speed external user clock generated from an external source

In bypass mode the LSE oscillator is switched off and the input pin is a standard GPIO. The
external clock signal has to respect the I/O characteristics in Section 6.3.14. However, the
recommended clock input waveform is shown in Figure 15

          Table 39. Low-speed external user clock characteristics

Symbol                   Parameter                   Conditions  Min     Typ  Max Unit

fLSE_ext  User External clock source                             -       32.768 1000 kHz
          frequency(1)

VLSEH     OSC32_IN input pin high level                          0.7VDD  -    VDD
          voltage                                                                          V

VLSEL     OSC32_IN input pin low level                           VSS     -    0.3VDD
          voltage

tw(LSEH)  OSC32_IN high or low time(1)                           450     -     -
tw(LSEL)  OSC32_IN rise or fall time(1)                                                   ns
                                                                 -       -
tr(LSE)                                                                      50
tf(LSE)

1. Guaranteed by design, not tested in production.

          Figure 15. Low-speed external clock source AC timing diagram

                                                     T7,3%(

6,3%(     
6,3%,   

                  TR,3%                       TF,3%              T7,3%,                      T
                                    4,3%                                      -36

                         DocID023353 Rev 6                                            75/132

                                                                                                           117
Electrical characteristics                                      STM32F302xx/STM32F303xx

        High-speed external clock generated from a crystal/ceramic resonator

        The high-speed external (HSE) clock can be supplied with a 4 to 32 MHz crystal/ceramic
        resonator oscillator. All the information given in this paragraph are based on design
        simulation results obtained with typical external components specified in Table 40. In the
        application, the resonator and the load capacitors have to be placed as close as possible to
        the oscillator pins in order to minimize output distortion and startup stabilization time. Refer
        to the crystal resonator manufacturer for more details on the resonator characteristics
        (frequency, package, accuracy).

                            Table 40. HSE oscillator characteristics

        Symbol              Parameter        Conditions(1)       Min(2) Typ Max(2) Unit

        fOSC_IN Oscillator frequency                             4    8    32 MHz
           RF Feedback resistor
                                                                 - 200          k

                                             During startup(3)   -    -    8.5

                                             VDD=3.3 V, Rm= 30,  -    0.4  -
                                               CL=10 pF@8 MHz

                                             VDD=3.3 V, Rm= 45,  -    0.5  -
                                               CL=10 pF@8 MHz

        IDD HSE current consumption          VDD=3.3 V, Rm= 30,                 mA
                                              CL=10 pF@32 MHz
                                                                 -    0.8  -

                                             VDD=3.3 V, Rm= 30,  -    1    -
                                              CL=10 pF@32 MHz

                                             VDD=3.3 V, Rm= 30,  -    1.5  -
                                              CL=10 pF@32 MHz

             gm Oscillator transconductance       Startup        10   -    - mA/V
        tSU(HSE)(4) Startup time             VDD is stabilized
                                                                 -    2    -    ms

        1. Resonator characteristics given by the crystal/ceramic resonator manufacturer.

        2. Guaranteed by design, not tested in production.

        3. This consumption level occurs during the first 2/3 of the tSU(HSE) startup time.
        4. tSU(HSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 8 MHz

             oscillation is reached. This value is measured for a standard crystal resonator and it can vary significantly
             with the crystal manufacturer.

76/132                                DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                          Electrical characteristics

Note:  For CL1 and CL2, it is recommended to use high-quality external ceramic capacitors in the
       5 pF to 25 pF range (typ.), designed for high-frequency applications, and selected to match
       the requirements of the crystal or resonator (see Figure 16). CL1 and CL2 are usually the
       same size. The crystal manufacturer typically specifies a load capacitance which is the
       series combination of CL1 and CL2. PCB and MCU pin capacitance must be included (10 pF
       can be used as a rough estimate of the combined pin and board capacitance) when sizing
       CL1 and CL2.

       For information on selecting the crystal, refer to the application note AN2867 "Oscillator
       design guide for ST microcontrollers" available from the ST website www.st.com.

                         Figure 16. Typical application with an 8 MHz crystal

       2ESONATORWITH                              /3#?).                         F(3 %
       INTEGRATEDCAPACITORS                                     2&
                                                                       "IAS
                         #,                                         CON TROLLED

                                       -( Z                            GAIN
                                       RESONATOR

                         #,  2%84  /3#?/5 4

                                                                                        -36

       1. REXT value depends on the crystal characteristics.

                             DocID023353 Rev 6                                               77/132

                                                                                                                  117
Electrical characteristics                                       STM32F302xx/STM32F303xx

        Low-speed external clock generated from a crystal/ceramic resonator

        The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic
        resonator oscillator. All the information given in this paragraph are based on design
        simulation results obtained with typical external components specified in Table 41. In the
        application, the resonator and the load capacitors have to be placed as close as possible to
        the oscillator pins in order to minimize output distortion and startup stabilization time. Refer
        to the crystal resonator manufacturer for more details on the resonator characteristics
        (frequency, package, accuracy).

        Table 41. LSE oscillator characteristics (fLSE = 32.768 kHz)

Symbol  Parameter                Conditions(1)                   Min(2) Typ Max(2) Unit

                                    LSEDRV[1:0]=00               -    0.5 0.9
                                 lower driving capability

                                         LSEDRV[1:0]=01          -    -  1
                                 medium low driving capability

IDD     LSE current consumption                                                A

                                         LSEDRV[1:0]=10          -    -  1.3
                                 medium high driving capability

                                     LSEDRV[1:0]=11              -    -  1.6
                                 higher driving capability

                                    LSEDRV[1:0]=00               5    -  -
                                 lower driving capability

                                         LSEDRV[1:0]=01          8    -  -
                                 medium low driving capability                   A/V
        Oscillator
gm      transconductance                 LSEDRV[1:0]=10                  -
                                 medium high driving capability
                                                                 15   -

                                     LSEDRV[1:0]=11              25   -  -
                                 higher driving capability
tSU(LSE)(3) Startup time                                         -    2  -     s
                                     VDD is stabilized

1. Refer to the note and caution paragraphs below the table, and to the application note AN2867 "Oscillator design guide for
     ST microcontrollers".

2. Guaranteed by design, not tested in production.

3. tSU(LSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 32.768 kHz oscillation is
     reached. This value is measured for a standard crystal and it can vary significantly with the crystal manufacturer.

Note:   For information on selecting the crystal, refer to the application note AN2867 "Oscillator
        design guide for ST microcontrollers" available from the ST website www.st.com.

78/132                           DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                           Electrical characteristics

       Figure 17. Typical application with a 32.768 kHz crystal

       2ESONATORWITH
       INTEGRATEDCAPACITORS

                      #,

                                        /3#?).                                    F,3%

                             K( Z                                        $RIVE
                             RESONATOR                              PROGRAMMABLE

                                                                       AMPLIFIER

                                                          /3#?/5 4
                         #,

Note:  An external resistor is not required between OSC32_IN and OSC32_OUT and it is forbidden
       to add one.

                             DocID023353 Rev 6                                          79/132

                                                                                                             117
Electrical characteristics                                                      STM32F302xx/STM32F303xx

6.3.8   Internal clock source characteristics

        The parameters given in Table 42 are derived from tests performed under ambient
        temperature and supply voltage conditions summarized in Table 22.

        High-speed internal (HSI) RC oscillator

                                        Table 42. HSI oscillator characteristics(1)

        Symbol                 Parameter              Conditions                Min Typ              Max    Unit
                                                                                                       -    MHz
            fHSI            Frequency                                           -             8
          TRIM                                                                                       1(2)    %
        DuCy(HSI)           HSI user trimming step                              -             -     55(2)    %
                                                                                                    4.6(3)   %
         ACCHSI             Duty cycle                                          45(2)         -     2.9(3)   %
                                                                                                             %
          tsu(HSI)                                  TA = 40 to 105 C        3.8(3)         -        -     %
         IDD(HSI)                                   TA = 10 to 85 C                                  1
                            Accuracy of the HSI     TA = 0 to 70 C           2.9(3)         -              s
                            oscillator (factory     TA = 25 C                                       2(2)
                            calibrated)                                         -             -              A
                                                                                                    100(2)
                            HSI oscillator startup                              1            -
                            time
                                                                                1(2)          -

                            HSI oscillator power                                -             80
                            consumption

        1. VDDA = 3.3 V, TA = 40 to 105 C unless otherwise specified.
        2. Guaranteed by design, not tested in production.
        3. Data based on characterization results, not tested in production.

                       Figure 18. HSI oscillator accuracy characterization results

                    !##(3)

                     

                    

                    

                    

                                                                                                    -!8

                                                                                                    -).

                                                                                                    4!; #=

                           
  
                                                                  

                    

                    

                    

                    

                    

                                                                                                            -36

        1. The above curves are based on characterisation results, not tested in production.

80/132                                  DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                            Electrical characteristics

       Low-speed internal (LSI) RC oscillator

                            Table 43. LSI oscillator characteristics(1)

       Symbol               Parameter                                   Min      Typ   Max     Unit
                                                                                        50     kHz
       fLSI      Frequency                                              30        40    85      s
                                                                                   -   1.2      A
       tsu(LSI)(2) LSI oscillator startup time                             -     0.75

       IDD(LSI)(2) LSI oscillator power consumption                        -

       1. VDDA = 3.3 V, TA = 40 to 105 C unless otherwise specified.
       2. Guaranteed by design, not tested in production.

6.3.9  PLL characteristics

       The parameters given in Table 44 are derived from tests performed under ambient
       temperature and supply voltage conditions summarized in Table 22.

                            Table 44. PLL characteristics

                                                                              Value

       Symbol               Parameter                                                          Unit

                                                     Min                      Typ      Max

                 PLL input clock(1)                  1(2)                     -        24(2)   MHz
                 PLL input clock duty cycle                                            60(2)    %
        fPLL_IN  PLL multiplier output clock         40(2)                    -          72
                 PLL lock time                                                         200(2)  MHz
       fPLL_OUT  Cycle-to-cycle jitter               16(2)                    -        300(2)   s
         tLOCK                                                                                  ps
         Jitter                                                         -     -

                                                                        -     -

       1. Take care of using the appropriate multiplier factors so as to have PLL input clock values compatible with
            the range defined by fPLL_OUT.

       2. Guaranteed by design, not tested in production.

                            DocID023353 Rev 6                                                  81/132

                                                                                                                    117
Electrical characteristics                                                    STM32F302xx/STM32F303xx

6.3.10  Memory characteristics

        Flash memory

        The characteristics are given at TA = 40 to 105 C unless otherwise specified.

                             Table 45. Flash memory characteristics

        Symbol              Parameter                       Conditions        Min  Typ Max(1) Unit

        tprog 16-bit programming time TA = 40 to +105 C                     40   53.5 60    s

        tERASE Page (2 KB) erase time TA = 40 to +105 C                     20   -          40 ms

        tME Mass erase time            TA = 40 to +105 C                    20   -          40 ms

                                       Write mode                               -  -          10 mA

        IDD Supply current             Erase mode                               -  -          12 mA

        1. Guaranteed by design, not tested in production.

                            Table 46. Flash memory endurance and data retention

        Symbol              Parameter                       Conditions                Value     Unit
                                                                                      Min(1)  kcycles
                                                                                               Years
        NEND Endurance                 TA = 40 to +85 C (6 suffix versions)         10
                                       TA = 40 to +105 C (7 suffix versions)

                                       1 kcycle(2) at TA = 85 C                      30

        tRET Data retention            1 kcycle(2) at TA = 105 C                     10

                                       10 kcycles(2) at TA = 55 C                    20

        1. Data based on characterization results, not tested in production.

        2. Cycling performed over the whole temperature range.

82/132                                 DocID023353 Rev 6
STM32F302xx/STM32F303xx                                         Electrical characteristics

6.3.11  EMC characteristics

        Susceptibility tests are performed on a sample basis during device characterization.

        Functional EMS (electromagnetic susceptibility)

        While a simple application is executed on the device (toggling 2 LEDs through I/O ports).
        the device is stressed by two electromagnetic events until a failure occurs. The failure is
        indicated by the LEDs:
         Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

              a functional disturbance occurs. This test is compliant with the IEC 61000-4-2 standard.
         FTB: A Burst of Fast Transient voltage (positive and negative) is applied to VDD and

              VSS through a 100 pF capacitor, until a functional disturbance occurs. This test is
              compliant with the IEC 61000-4-4 standard.

        A device reset allows normal operations to be resumed.

        The test results are given in Table 47. They are based on the EMS levels and classes
        defined in application note AN1709.

                         Table 47. EMS characteristics

        Symbol           Parameter                              Conditions                         Level/
                                                                                                   Class

        VFESD   Voltage limits to be applied on any I/O pin to  VDD = 3.3 V, LQFP100, TA = +25C,  3B
                induce a functional disturbance                 fHCLK = 72 MHz
                                                                conforms to IEC 61000-4-2

                    Fast transient voltage burst limits to be   VDD = 3.3 V, LQFP100, TA = +25C,

        VEFTB applied through 100 pF on VDD and VSS             fHCLK = 72 MHz                     4A
                    pins to induce a functional disturbance
                                                                conforms to IEC 61000-4-4

        Designing hardened software to avoid noise problems

        EMC characterization and optimization are performed at component level with a typical
        application environment and simplified MCU software. It should be noted that good EMC
        performance is highly dependent on the user application and the software in particular.

        Therefore it is recommended that the user applies EMC software optimization and
        prequalification tests in relation with the EMC level requested for his application.

        Software recommendations

        The software flowchart must include the management of runaway conditions such as:
         Corrupted program counter
         Unexpected reset
         Critical Data corruption (control registers...)

                         DocID023353 Rev 6                                                         83/132

                                                                                                                        117
Electrical characteristics                                                    STM32F302xx/STM32F303xx

        Prequalification trials

        Most of the common failures (unexpected reset and program counter corruption) can be
        reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1
        second.

        To complete these trials, ESD stress can be applied directly on the device, over the range of
        specification values. When unexpected behavior is detected, the software can be hardened
        to prevent unrecoverable errors occurring (see application note AN1015).

        Electromagnetic Interference (EMI)

        The electromagnetic field emitted by the device are monitored while a simple application is
        executed (toggling 2 LEDs through the I/O ports). This emission test is compliant with
        IEC 61967-2 standard which specifies the test board and the pin loading.

                                        Table 48. EMI characteristics

        Symbol Parameter       Conditions                   Monitored         Max vs. [fHSE/fHCLK]  Unit
                                                         frequency band              8/72 MHz

                                                         0.1 to 30 MHz               7
                                                         30 to 130 MHz
                               VDD = 3.3 V, TA = 25 C,  130 MHz to 1GHz             20             dBV
                               LQFP100 package           SAE EMI Level
        SEMI       Peak level
                               compliant with IEC
                                                                                     27
                               61967-2

                                                                                     4              -

6.3.12  Electrical sensitivity characteristics

        Based on three different tests (ESD, LU) using specific measurement methods, the device is
        stressed in order to determine its performance in terms of electrical sensitivity.

        Electrostatic discharge (ESD)

        Electrostatic discharges (a positive then a negative pulse separated by 1 second) are
        applied to the pins of each sample according to each pin combination. The sample size
        depends on the number of supply pins in the device (3 parts (n+1) supply pins). This test
        conforms to the JESD22-A114/C101 standard.

                               Table 49. ESD absolute maximum ratings

        Symbol                 Ratings                   Conditions           Class  Maximum        Unit
                                                                                      value(1)       V
        VESD(HBM)  Electrostatic discharge      TA = +25 C, conforming       2         2000
                   voltage (human body model)   to JESD22-A114
                                                                                         500
                       Electrostatic discharge  TA = +25 C, conforming       II
                                                to JESD22-C101
        VESD(CDM) voltage (charge device
                       model)

        1. Data based on characterization results, not tested in production.

84/132                                  DocID023353 Rev 6
STM32F302xx/STM32F303xx                                        Electrical characteristics

        Static latch-up

        Two complementary static tests are required on six parts to assess the latch-up
        performance:
         A supply overvoltage is applied to each power supply pin
         A current injection is applied to each input, output and configurable I/O pin

        These tests are compliant with EIA/JESD 78A IC latch-up standard.

                           Table 50. Electrical sensitivities

        Symbol  Parameter                     Conditions                                  Class
                                                                                         II level A
        LU      Static latch-up class TA = +105 C conforming to JESD78A

6.3.13  I/O current injection characteristics

        As a general rule, current injection to the I/O pins, due to external voltage below VSS or
        above VDD (for standard, 3 V-capable I/O pins) should be avoided during normal product
        operation. However, in order to give an indication of the robustness of the microcontroller in
        cases when abnormal injection accidentally happens, susceptibility tests are performed on a
        sample basis during device characterization.

        Functional susceptibility to I/O current injection

        While a simple application is executed on the device, the device is stressed by injecting
        current into the I/O pins programmed in floating input mode. While current is injected into
        the I/O pin, one at a time, the device is checked for functional failures.

        The failure is indicated by an out of range parameter: ADC error above a certain limit (higher
        than 5 LSB TUE), out of conventional limits of induced leakage current on adjacent pins (out
        of 5 A/+0 A range), or other functional failure (for example reset occurrence or oscillator
        frequency deviation).

        The test results are given in Table 51

                           DocID023353 Rev 6                                             85/132

                                                                                                              117
Electrical characteristics                                                STM32F302xx/STM32F303xx

                            Table 51. I/O current injection susceptibility

                                                                          Functional susceptibility

        Symbol                 Description                                Negative   Positive Unit
                                                                          injection  injection

                Injected current on BOOT0                                 0         NA
                                                                                      -
                Injected current on PC0, PC1, PC2, PC3, PF2, PA0,
                                                                                      -
                PA1, PA2, PA3, PF4, PA4, PA5, PA6, PA7, PC4, PC5,         5                      mA
                PB2 with induced leakage current on other pins from this
                                                                                     +5
                group less than -50 A
                                                                                     NA
                Injected current on PB0, PB1, PE7, PE8, PE9, PE10,                   +5

                PE11, PE12, PE13, PE14, PE15, PB12, PB13, PB14,

                PB15, PD8, PD9, PD10, PD11, PD12, PD13, PD14 with         5

                induced leakage current on other pins from this group

        IINJ less than -50 A

                Injected current on PC0, PC1, PC2, PC3, PF2, PA0,

                PA1, PA2, PA3, PF4, PA4, PA5, PA6, PA7, PC4, PC5,

                PB2, PB0, PB1, PE7, PE8, PE9, PE10, PE11, PE12,

                PE13, PE14, PE15, PB12, PB13, PB14, PB15, PD8,            -

                PD9, PD10, PD11, PD12, PD13, PD14 with induced

                leakage current on other pins from this group less than

                400 A

                Injected current on any other FT and FTf pins             5

                Injected current on any other pins                        5

Note:   It is recommended to add a Schottky diode (pin to ground) to analog pins which may
        potentially inject negative currents.

86/132                                  DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                 Electrical characteristics

6.3.14  I/O port characteristics

        General input/output characteristics

        Unless otherwise specified, the parameters given in Table 52 are derived from tests
        performed under the conditions summarized in Table 22. All I/Os are CMOS and TTL
        compliant.

                                     Table 52. I/O static characteristics

Symbol  Parameter                    Conditions               Min                       Typ      Max                         Unit

                                         TC and TTa I/O       -                         -        0.3 VDD+0.07 (1)
                                          FT and FTf I/O
        Low level input                                       -                         - 0.475 VDD-0.2 (1)
        voltage                                BOOT0
VIL                                  All I/Os except BOOT0    -                         -        0.3 VDD0.3 (1)

                                         TC and TTa I/O       -                         -        0.3 VDD (2)
                                          FT and FTf I/O                                                                V
                                                              0.445 VDD+0.398 (1) -
                                               BOOT0                                                   -
                                     All I/Os except BOOT0
        High level input                                      0.5 VDD+0.2 (1)           -        -
        voltage                          TC and TTa I/O
VIH                                       FT and FTf I/O      0.2 VDD+0.95 (1)          -        -

                                               BOOT0          0.7 VDD (2)               -        -

                                                              -                         200 (1)  -

Vhys    Schmitt trigger                                       -                         100 (1)  -                           mV
        hysteresis

                                                              -                         300 (1)  -

                                     TC, FT and FTf I/O

                                     TTa I/O in digital mode  -                         -        0.1

                                     VSS  VIN  VDD

                                     TTa I/O in digital mode  -                         -        1

Ilkg    Input leakage                VDD  VIN  VDDA                                                                          A
        current (3)

                                     TTa I/O in analog mode                             -        0.2
                                                                                     -

                                         VSS  VIN  VDDA

                                     FT and FTf I/O(4)                                  -        10
                                                                                 -

                                      VDD  VIN  5 V

RPU     Weak pull-up                 VIN = VSS                25                        40       55                          k
        equivalent resistor(5)

RPD     Weak pull-down               VIN = VDD                25                        40       55                          k
        equivalent resistor(5)

CIO I/O pin capacitance                                       -                         5        -                           pF

1. Data based on design simulation.

2. Tested in production.

3. Leakage could be higher than the maximum value. if negative current is injected on adjacent pins. Refer to Table 51: I/O
     current injection susceptibility.

4. To sustain a voltage higher than VDD +0.3 V, the internal pull-up/pull-down resistors must be disabled.

5. Pull-up and pull-down resistors are designed with a true resistance in series with a switchable PMOS/NMOS. This
     PMOS/NMOS contribution to the series resistance is minimum (~10% order).

                                     DocID023353 Rev 6                                                              87/132

                                                                                                                                         117
Electrical characteristics                                                                                 STM32F302xx/STM32F303xx

        All I/Os are CMOS and TTL compliant (no software configuration required). Their
        characteristics cover more than the strict CMOS-technology or TTL parameters. The
        coverage of these requirements is shown in Figure 19 and Figure 20 for standard I/Os.

                     Figure 19. TC and TTa I/O input characteristics - CMOS port

        VIL/VIH (V)

        VIHmin 2.0                                   CMOS standard requirements VIHmin = 0.7 VDD           VBIHmaisne=d0o.4n4d5eVsDigD+n0s.i3m9u8lations
                1.3                                                                                        VBILmaasxe=d0o.n3VdDeDs+ig0n.0s7imulations
                        Tested in production
        VILmax 0.7              Area not determined       CMOS standard requirements VILmax = 0.3VDD
               0.6
                           Tested in production
                                                                                                                VDD (V)
                     2.0
                                                     2.7  3.0           3.3                                3.6

                                                                                                                MS30255V2

                     Figure 20. TC and TTa I/O input characteristics - TTL port

             VIL/VIH (V)                                           TTL standard requirements VIHmin = 2 V  VBIHamsine=d 0o.n44d5eVsiDgDn+0s.im39u8lations
        VIHmin 2.0                   Area not determined                                                   VBILamsaxe=d 0o.n3VdDeDs+ig0n.07simulations

               1.3                                        TTL standard requirements VILmax = 0.8 V
        VILmax 0.8
                                                                                                                VDD (V)
               0.7
                                2.0                  2.7  3.0           3.3                                3.6

                                                                                                                MS30256V2

88/132                                               DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                   Electrical characteristics

Figure 21. Five volt tolerant (FT and FTf) I/O input characteristics - CMOS port

VIL/VIH (V)   Tested in production           CMOS standard requirements VIHmin = 0.7 VDD  VBIHamsine=d 0o.n5VdeDsD+ig0n.2simulations
  2.0        Tested in production   Area not determined                                   VBILamsaex =d o0n.4d7e5sVigDDn-0s.i2mulations

1.0                                     CMOS standard requirements VILmax = 0.3VDD
0.5

                                                                                                    VDD (V)

             2.0                                                                   3.6

                                                                                                    MS30257V2

Figure 22. Five volt tolerant (FT and FTf) I/O input characteristics - TTL port

VIL/VIH (V)                              TTL standard requirements VIHmin = 2 V           VIHmin =  o0n.5dVeDsDi+g0n.2simulations
                                                       Area not determined                Based
  2.0
  1.0                                                                                     VBILamsine=d 0o.n47d5eVsiDgDn-0s.i2mulations
  0.8
  0.5                                    TTL standard requirements VILmax = 0.8 V

                   2.0                                                                              VDD (V)

                                    2.7                                            3.6

                                                                                                    MS30258V2

                                    DocID023353 Rev 6                                                                                    89/132

                                                                                                                                                              117
Electrical characteristics                                                  STM32F302xx/STM32F303xx

           Output driving current

           The GPIOs (general purpose input/outputs) can sink or source up to +/-8 mA, and sink or
           source up to +/- 20 mA (with a relaxed VOL/VOH).

           In the user application, the number of I/O pins which can drive current must be limited to
           respect the absolute maximum rating specified in Section 6.2:

            The sum of the currents sourced by all the I/Os on VDD, plus the maximum Run
                 consumption of the MCU sourced on VDD, cannot exceed the absolute maximum rating
                 IVDD (see Table 20).

            The sum of the currents sunk by all the I/Os on VSS plus the maximum Run
                 consumption of the MCU sunk on VSS cannot exceed the absolute maximum rating
                 IVSS (see Table 20).

           Output voltage levels

           Unless otherwise specified, the parameters given in Table 53 are derived from tests
           performed under ambient temperature and VDD supply voltage conditions summarized in
           Table 22. All I/Os (FT, TTa and TC unless otherwise specified) are CMOS and TTL
           compliant.

                            Table 53. Output voltage characteristics

Symbol                      Parameter                         Conditions           Min      Max Unit

VOL(1)       Output low level voltage for an I/O pin         CMOS port(2)         -        0.4
VOH(3)       Output high level voltage for an I/O pin
VOL (1)      Output low level voltage for an I/O pin              IIO = +8 mA     VDD0.4  -
VOH (3)      Output high level voltage for an I/O pin        2.7 V < VDD < 3.6 V
VOL(1)(4)     Output low level voltage for an I/O pin
VOH(3)(4)     Output high level voltage for an I/O pin        TTL port(2)          -        0.4
VOL(1)(4)     Output low level voltage for an I/O pin
VOH(3)(4)     Output high level voltage for an I/O pin        IIO = +8 mA          2.4      -

                                                              2.7 V < VDD < 3.6 V

                                                              IIO = +20 mA         -        1.3  V

                                                              2.7 V < VDD < 3.6 V VDD1.3   -

                                                              IIO = +6 mA          -        0.4

                                                              2 V < VDD < 2.7 V    VDD0.4  -

VOLFM+(1)(4)  Output low level voltage for an FTf I/O pin in      IIO = +20 mA     -        0.4
              FM+ mode                                        2.7 V < VDD < 3.6 V

1. The IIO current sunk by the device must always respect the absolute maximum rating specified in Table 20 and the sum of
     IIO (I/O ports and control pins) must not exceed IIO(PIN).

2. TTL and CMOS outputs are compatible with JEDEC standards JESD36 and JESD52.

3. The IIO current sourced by the device must always respect the absolute maximum rating specified in Table 20 and the sum
     of IIO (I/O ports and control pins) must not exceed IIO(PIN).

4. Data based on design simulation.

90/132                                 DocID023353 Rev 6
STM32F302xx/STM32F303xx                                              Electrical characteristics

    Input/output AC characteristics

    The definition and values of input/output AC characteristics are given in Figure 23 and
    Table 54, respectively.

    Unless otherwise specified, the parameters given are derived from tests performed under
    ambient temperature and VDD supply voltage conditions summarized in Table 22.

                                Table 54. I/O AC characteristics(1)

OSPEEDRy [1:0]    Symbol       Parameter                 Conditions                              Min Max Unit
      value(1)

                  fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2 V to 3.6 V                -  2(3) MHz

x0                tf(IO)out    Output high to low level                                          - 125(3)
                               fall time
                                                                                                                   ns
                  tr(IO)out                                      CL = 50 pF, VDD = 2 V to 3.6 V  - 125(3)
                               Output low to high level
                               rise time

                  fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2 V to 3.6 V                - 10(3) MHz

01                tf(IO)out    Output high to low level                                          - 25(3)
                               fall time
                                                                                                                   ns
                  tr(IO)out                                      CL = 50 pF, VDD = 2 V to 3.6 V  - 25(3)
                               Output low to high level
                               rise time

                                                         CL = 30 pF, VDD = 2.7 V to 3.6 V        - 50(3) MHz
                                                         CL = 50 pF, VDD = 2.7 V to 3.6 V
                  fmax(IO)out  Maximum frequency(2)      CL = 50 pF, VDD = 2 V to 2.7 V          - 30(3) MHz
                                                         CL = 30 pF, VDD = 2.7 V to 3.6 V
                   tf(IO)out   Output high to low level  CL = 50 pF, VDD = 2.7 V to 3.6 V        - 20(3) MHz
                               fall time                 CL = 50 pF, VDD = 2 V to 2.7 V
                   tr(IO)out                             CL = 30 pF, VDD = 2.7 V to 3.6 V        -  5(3)
                  fmax(IO)out  Output low to high level  CL = 50 pF, VDD = 2.7 V to 3.6 V
        11                     rise time                 CL = 50 pF, VDD = 2 V to 2.7 V          -  8(3)
                   tf(IO)out
       FM+         tr(IO)out   Maximum frequency(2)      CL = 50 pF, VDD = 2 V to 3.6 V          - 12(3)
configuration(4)               Output high to low level
                               fall time                                                            5(3)                ns
                               Output low to high level
                               rise time                                                         -

                                                                                                 -  8(3)

                                                                                                 - 12(3)

                                                                                                 -  2(4) MHz

                                                                                                 - 12(4)

                                                                                                                   ns
                                                                                                 - 34(4)

                               Pulse width of external

-                 tEXTIpw signals detected by the                                                10(3) -                ns

                               EXTI controller

1. The I/O speed is configured using the OSPEEDRx[1:0] bits. Refer to the RM0316 reference manual for a description of
     GPIO Port configuration register.

2. The maximum frequency is defined in Figure 23.

3. Guaranteed by design, not tested in production.

4. The I/O speed configuration is bypassed in FM+ I/O mode. Refer to the STM32F30x and STM32F302xx/STM32F303xx
     reference manual RM0316 for a description of FM+ I/O mode configuration.

                               DocID023353 Rev 6                                                          91/132

                                                                                                                               117
Electrical characteristics                                                     STM32F302xx/STM32F303xx
                            Figure 23. I/O AC characteristics definition

                                        90%         10%
                                 50%
                            10%                          50%
                                                               90%

        NAL  tr(I O)out                                            tr(I O)out
        UT                                          T
         pF

6.3.15  NRST pin characteristics

        The NRST pin input driver uses CMOS technology. It is connected to a permanent pull-up
        resistor, RPU (see Table 52).

        Unless otherwise specified, the parameters given in Table 55 are derived from tests
        performed under ambient temperature and VDD supply voltage conditions summarized in
        Table 22.

                            Table 55. NRST pin characteristics

Symbol                      Parameter               Conditions      Min         Typ  Max Unit

VIL(NRST)(1) NRST Input low level voltage                           -           -    0.3VDD+
VIH(NRST)(1) NRST Input high level voltage                                            0.07(1)

                                                                                                                          V

                                                                    0.445VDD+   -    -
                                                                      0.398(1)

Vhys(NRST) NRST Schmitt trigger voltage hysteresis                     -        200  -                                    mV
                                                                      25
RPU     Weak pull-up equivalent resistor(2)         VIN = VSS          -        40   55                                   k
                                                                    500(1)
VF(NRST)(1) NRST Input filtered pulse                                           -    100(1) ns

VNF(NRST)(1) NRST Input not filtered pulse                                      -    -                                    ns

1. Guaranteed by design, not tested in production.
2. The pull-up is designed with a true resistance in series with a switchable PMOS. This PMOS contribution to the series

   resistance must be minimum (~10% order).

92/132                                      DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                               Electrical characteristics

                         Figure 24. Recommended NRST pin protection

                    %XTERNAL                6$$
                    RESETCIRCUIT
                                            205
                                  .234                                    )NTERNAL2ESET
                                                               &ILTER

                         &

                                                                                                                                                    -36

        1. The reset network protects the device against parasitic resets.
        2. The user must ensure that the level on the NRST pin can go below the VIL(NRST) max level specified in

             Table 55. Otherwise the reset will not be taken into account by the device.

6.3.16  Timer characteristics

        The parameters given in Table 56 are guaranteed by design.
        Refer to Section 6.3.14: I/O port characteristics for details on the input/output alternate
        function characteristics (output compare, input capture, external clock, PWM output).

                                         Table 56. TIMx(1)(2) characteristics

        Symbol           Parameter               Conditions                   Min        Max                                                             Unit

                                                                              1          -        tTIMxCLK

        tres(TIM) Timer resolution time     fTIMxCLK = 72 MHz                 13.9       -                                                               ns
                                            (except TIM1/8)                   6.95
                                                                                            -        ns
                                            fTIMxCLK = 144 MHz,                                     MHz
                                            x= 1.8                                    fTIMxCLK/2    MHz
                                                                                           36        bit
        fEXT        Timer external clock                                      0            16     tTIMxCLK
                    frequency on CH1 to CH4 fTIMxCLK = 72 MHz                 0            32        s

                                            TIMx (except TIM2)                -         65536

        ResTIM Timer resolution             TIM2                              -           910

                                                                              1

        tCOUNTER                                          fTIMxCLK = 72 MHz   0.0139
                    16-bit counter clock period (except TIM1/8)               0.0069
                                                                                         455                                                             s
                                                         fTIMxCLK = 144 MHz,
                                                         x= 1.8

                                                                              -       65536 65536 tTIMxCLK

        tMAX_COUNT  Maximum possible count  fTIMxCLK = 72 MHz                 -          59.65                                                           s
                    with 32-bit counter
                                            fTIMxCLK = 144 MHz,
                                            x= 1.8                            -          29.825                                                          s

        1. TIMx is used as a general term to refer to the TIM1, TIM2, TIM3, TIM4, TIM8, TIM15, TIM16 and TIM17
             timers.

        2. Guaranteed by design, not tested in production.

                                    DocID023353 Rev 6                                                                                                    93/132

                                                                                                                                                                              117
Electrical characteristics                                           STM32F302xx/STM32F303xx

                            Table 57. IWDG min/max timeout period at 40 kHz (LSI) (1)

        Prescaler divider PR[2:0] bits  Min timeout (ms) RL[11:0]=   Max timeout (ms) RL[11:0]=
                                                       0x000                        0xFFF

           /4                  0                            0.1       409.6
                                                                      819.2
           /8                  1                            0.2      1638.4
                                                                     3276.8
        /16                    2                            0.4      6553.6
                                                                     13107.2
        /32                    3                            0.8      26214.4

        /64                    4                            1.6

        /128                   5                            3.2

        /256                   7                            6.4

        1. These timings are given for a 40 kHz clock but the microcontroller's internal RC frequency can vary from 30
             to 60 kHz. Moreover, given an exact RC oscillator frequency, the exact timings still depend on the phasing
             of the APB interface clock versus the LSI clock so that there is always a full RC period of uncertainty.

                   Table 58. WWDG min-max timeout value @72 MHz (PCLK)(1)

        Prescaler           WDGTB       Min timeout value            Max timeout value

        1                   0                               0.05687  3.6409
                                                            0.1137   7.2817
        2                   1                               0.2275   14.564
                                                            0.4551   29.127
        4                   2

        8                   3

        1. Guaranteed by design, not tested in production.

94/132                             DocID023353 Rev 6
STM32F302xx/STM32F303xx                                             Electrical characteristics

6.3.17   Communications interfaces

         I2C interface characteristics

         The I2C interface meets the requirements of the standard I2C communication protocol with
         the following restrictions: the I/O pins SDA and SCL are mapped to are not "true" open-
         drain. When configured as open-drain, the PMOS connected between the I/O pin and VDD is
         disabled, but is still present.

         The I2C characteristics are described in Table 59. Refer also to Section 6.3.14: I/O port
         characteristics for more details on the input/output alternate function characteristics (SDA
         and SCL).

         Table 59. I2C timings specification (see I2C specification, rev.03, June 2007)(1)

Symbol   Parameter                          Standard mode      Fast mode Fast Mode Plus
                                             Min Max                                                          Unit

                                                               Min Max Min Max

fSCL     SCL clock frequency                0    100           0    400     0     1000 KHz
tLOW     Low period of the SCL clock
tHIGH    High Period of the SCL clock       4.7  -             1.3  -       0.5   -                                         s
         Rise time of both SDA and SCL
  tr     signals                            4                  0.6          0.26  -                                         s

                                            -    1000          -    300     -     120 ns

tf       Fall time of both SDA and SCL      -    300           -    300     -     120 ns
         signals

tHD;DAT  Data hold time                     0    -             0    -       0     -                                         s
tVD;DAT  Data valid time
tVD;ACK  Data valid acknowledge time        -    3.45(2)       -    0.9(2)  -     0.45(2) s
tSU;DAT  Data setup time
         Hold time (repeated) START         -    3.45(2)       -    0.9(2)  -     0.45(2) s
tHD:STA  condition
                                            250  -             100  -       50    -                                         ns

                                            4.0  -             0.6  -       0.26  -                                         s

tSU:STA  Set-up time for a repeated START   4.7  -             0.6  -       0.26                                            s
         condition

tSU:STO  Set-up time for STOP condition     4.0  -             0.6  -       0.26  -                                         s
  tBUF
         Bus free time between a            4.7  -             1.3  -       0.5   -                                         s
         STOP and START condition

Cb       Capacitive load for each bus line  -    400           -    400     -     550 pF

1. The I2C characteristics are the requirements from I2C bus specification rev03. They are guaranteed by design when
     I2Cx_TIMING register is correctly programmed (Refer to the reference manual). These characteristics are not tested in
     production.

2. The maximum tHD;DAT could be 3.45 s, 0.9 s and 0.45 s for standard mode, fast mode and fast mode plus, but must
     be less than the maximum of tVD;DAT or tVD;ACK by a transition time.

                                            DocID023353 Rev 6                               95/132

                                                                                                                 117
Electrical characteristics                                        STM32F302xx/STM32F303xx

                            Table 60. I2C analog filter characteristics(1)

        Symbol              Parameter                        Min                             Max  Unit

        tSP                 Pulse width of spikes that are   50                              260  ns
                            suppressed by the analog filter

        1. Guaranteed by design, not tested in production.

                            Figure 25. I2C bus AC waveforms and measurement circuit

                            VDD_I2C    VDD_I2C

                            Rp         Rp                                         MCU

                                                             Rs
                                                                             SDA

             I2C bus                                         Rs
                                                                            SCL

                                                                                                  -36

        1. Rs: Series protection resistors, Rp: Pull-up resistors, VDD_I2C: I2C bus supply.

96/132                      DocID023353 Rev 6
STM32F302xx/STM32F303xx                                          Electrical characteristics

SPI/I2S characteristics

Unless otherwise specified, the parameters given in Table 61 for SPI or in Table 62 for I2S
are derived from tests performed under ambient temperature, fPCLKx frequency and VDD
supply voltage conditions summarized in Table 22.

Refer to Section 6.3.14: I/O port characteristics for more details on the input/output alternate
function characteristics (NSS, SCK, MOSI, MISO for SPI and WS, CK, SD for I2S).

                            Table 61. SPI characteristics(1)

Symbol                   Parameter   Conditions                    Min Max Unit

  fSCK                               Master mode                   -             18
1/tc(SCK)                            Slave mode
            SPI clock frequency                                                          MHz

                                                                   -             18

   tr(SCK)  SPI clock rise and fall  Capacitive load: C = 30 pF    -             8                            ns
   tf(SCK)  time                     Slave mode
                                                                   30            70                           %
DuCy(SCK)   SPI slave input clock
            duty cycle

tsu(NSS)    NSS setup time           Slave mode                    2Tpclk -

th(NSS)    NSS hold time            Slave mode                    4Tpclk -

tw(SCKH)    SCK high and low time    Master mode, fPCLK = 36 MHz,  Tpclk/2 Tpclk/2
tw(SCKL)                             presc = 4
                                                                   -3            +3
tsu(MI)
tsu(SI)                             Master mode                   5.5           -
                                     Slave mode
            Data input setup time

                                                                   6.5           -

th(MI)                               Master mode                   5             -

            Data input hold time                                                                              ns

th(SI)                               Slave mode                    5             -

ta(SO)(2) Data output access time Slave mode, fPCLK = 24 MHz       0             4Tpclk

tdis(SO)(3) Data output disable time Slave mode                    0             24

tv(SO)      Data output valid time Slave mode (after enable edge)  -             39

tv(MO)      Data output valid time Master mode (after enable edge) -             3

th(SO)                                        Slave mode (after enable edge) 15  -
th(MO)      Data output hold time
                                                                                 -
                                              Master mode (after enable edge) 4

1. Data based on characterization results, not tested in production.

2. Min time is for the minimum time to drive the output and the max time is for the maximum time to validate
     the data.

3. Min time is for the minimum time to invalidate the output and the max time is for the maximum time to put
     the data in Hi-Z.

                            DocID023353 Rev 6                                            97/132

                                                                                                              117
Electrical characteristics                                                                       STM32F302xx/STM32F303xx

                              Figure 26. SPI timing diagram - slave mode and CPHA = 0

           NSS input                           tc(SCK)

            CPHA= 0                  tSU(NSS)                                                    th(NSS)
            CPOL=0
SCK Input   CPHA= 0   tw(SCKH)
            CPOL=1    tw(SCKL)

           ta(SO)                       tv(SO)             th(SO)                                tr(SCK)  tdis(SO)
                                       MS B O UT        BI T6 OUT                                tf(SCK)
              MISO
           OUT P UT                       M SB IN        B I T1 IN                               LSB OUT
                                             th(SI)
              MOSI    tsu(SI)
             I NPUT
                                                                                                 LSB IN

                                                                                                                    ai14134c

                      Figure 27. SPI timing diagram - slave mode and CPHA = 1(1)

           NSS input                                                  tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                              tv(SO)
SCK Input  CPHA=1     tw(SCKH)                    MS B O UT
           CPOL=0     tw(SCKL)
                                                                th(SI)
           CPHA=1                              M SB IN
           CPOL=1

                      ta(SO)                                                             th(SO)  tr(SCK)  tdis(SO)
                                                                                   BI T6 OUT     tf(SCK)

              MISO                                                             B I T1 IN                  LSB OUT
           OUT P UT
                              tsu(SI)
              MOSI
             I NPUT                                                                              LSB IN

                                                                                                                    ai14135

1. Measurement points are done at 0.5VDD and with external CL = 30 pF.

98/132                                                  DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                    Electrical characteristics

                           (IGH  Figure 28. SPI timing diagram - master mode(1)
           .33INPUT
                                                       TC3#+
             #0(!
3#+/UTPUT    #0/,
             #0(!
             #0/,

3#+/UTPUT  #0(!
           #0/,
           #0(!     TSU-)          TW3#+(                                                    TR3#+
           #0/,                    TW3#+,                                                    TF3#+
                                                              ") 4).
            -)3/                     -3 ").                                                       ,3").
           ).0 54                          TH-)           " ) 4/54
                                                                TH-/                       ,3"/54
             -/3)                - 3"/54
           /5405 4                     TV-/                                                                                   AI6

1. Measurement points are done at 0.5VDD and with external CL = 30 pF.

                                                         Table 62. I2S characteristics(1)

                    Symbol       Parameter                Conditions                       Min    Max Unit

                         fCK      I2S clock frequency      Master data: 16 bits,           1.496  1.503   MHz
                      1/tc(CK)                               audio freq=48 kHz               0    12.288
                                 I2S clock rise and fall                                      -
                        tr(CK)              time                     Slave                        8
                        tf(CK)                                                              331
                      tw(CKH)     I2S clock high time          Capacitive load              332   -
                      tw(CKL)      I2S clock low time             CL = 30 pF
                       tv(WS)                                                                4    -
                       th(WS)        WS valid time        Master fPCLK= 36 MHz,              4                ns
                      tsu(WS)         WS hold time           audio frequency =               4
                       th(WS)        WS setup time                  48 kHz                   0    -
                                      WS hold time                                           30   -
                    Duty Cycle   I2S slave input clock          Master mode                       -
                                                                                                  -
                                        duty cycle              Master mode
                                                                                                  70                               %
                                                                 Slave mode

                                                                 Slave mode

                                                                 Slave mode

                                                 DocID023353 Rev 6                                        99/132

                                                                                                                               117
Electrical characteristics                                                      STM32F302xx/STM32F303xx

                               Table 62. I2S characteristics(1) (continued)

                   Symbol      Parameter                       Conditions       Min               Max     Unit
                                                                                                           ns
                   tsu(SD_MR)  Data input setup time           Master receiver  9                  29
                                                                                                    3
                   tsu(SD_SR)  Data input setup time           Slave receiver   2

                   th(SD_MR)                                   Master receiver  0

                               Data input hold time

                   th(SD_SR)                                   Slave receiver   0

                   tv(SD_ST)   Data output valid time   Slave transmitter
                                                       (after enable edge)

                   th(SD_ST)   Data output hold time    Slave transmitter       12
                                                       (after enable edge)

                   tv(SD_MT)   Data output valid time  Master transmitter
                                                       (after enable edge)

                   th(SD_MT)   Data output hold time   Master transmitter       2
                                                       (after enable edge)

         1. Data based on characterization results, not tested in production.

                               Figure 29. I2S slave timing diagram (Philips protocol)(1)

                                                       tc(CK)

         CK Input  CPOL = 0

                     CPOL = 1           tw(CKH)                tw(CKL)                            th(WS)
                    WS input
                   SDtransmit  tsu(WS)                                          tv(SD_ST)         th(SD_ST)
                   SDreceive                                                       Bitn transmit  LSB transmit
                                        LSB transmit(2)         MSB transmit
                                            tsu(SD_SR)         MSB receive      th(SD_SR)         LSB receive
                                                                                    Bitn receive
                                        LSB receive(2)

                                                                                                                                                                                                    ai14881b

         1. Measurement points are done at 0.5VDD and with external CL=30 pF.
         2. LSB transmit/receive of the previously transmitted byte. No LSB transmit/receive is sent before the first

              byte.

100/132                                 DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                       Electrical characteristics

                       Figure 30. I2S master timing diagram (Philips protocol)(1)

                                                                      tf(CK)  tr(CK)

                                        tc(CK)

CK output   CPOL = 0           tw(CKH)
            CPOL = 1
            WS output  tv(WS)                            tw(CKL)                             th(WS)
           SDtransmit
           SDreceive                                                          tv(SD_MT)         th(SD_MT)
                                                                                                LSB transmit
                                        LSB transmit(2)  MSB transmit         Bitn transmit
                                                                                             LSB receive
                                    tsu(SD_MR)           MSB receive   th(SD_MR)
                               LSB receive(2)                             Bitn receive

                                                                                                                                                                                          ai14884b

1. Measurement points are done at 0.5VDD and with external CL=30 pF.
2. LSB transmit/receive of the previously transmitted byte. No LSB transmit/receive is sent before the first

     byte.

USB characteristics

                               Table 63. USB startup time

           Symbol                       Parameter                             Max            Unit
                                                                               1             s
tSTARTUP(1)              USB transceiver startup time

1. Guaranteed by design, not tested in production.

                               DocID023353 Rev 6                                                     101/132

                                                                                                                            117
Electrical characteristics                                                  STM32F302xx/STM32F303xx

                                Table 64. USB DC electrical characteristics

         Symbol             Parameter               Conditions               Min.(1)  Max.(1) Unit

         Input levels

         VDD USB operating voltage(2)                                        3.0(3)   3.6                               V

         VDI(4) Differential input sensitivity      I(USB_DP, USB_DM)        0.2      -

         VCM(4) Differential common mode range      Includes VDI range       0.8      2.5                               V

         VSE(4) Single ended receiver threshold                              1.3      2.0

         Output levels

         VOL Static output level low                RL of 1.5 k to 3.6 V(5)  -        0.3
         VOH Static output level high                                                             V
                                                    RL of 15 k to VSS(5)     2.8
                                                                                      3.6

         1. All the voltages are measured from the local ground potential.

         2. To be compliant with the USB 2.0 full-speed electrical specification, the USB_DP (D+) pin should be pulled
              up with a 1.5 k resistor to a 3.0-to-3.6 V voltage range.

         3. The STM32F3xxx USB functionality is ensured down to 2.7 V but not the full USB electrical characteristics
              which are degraded in the 2.7-to-3.0 V VDD voltage range.

         4. Guaranteed by design, not tested in production.

         5. RL is the load connected on the USB drivers.

                 Figure 31. USB timings: definition of data signal rise and fall time

                                Crossover
                                  points

         Differen tial
         Data L ines

         VCR S

                 VS S       tf                  tr

                                                                                         ai14137

102/132                         DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                      Electrical characteristics

                        Table 65. USB: Full-speed electrical characteristics(1)

Symbol                       Parameter          Conditions              Min  Typ     Max    Unit

Driver characteristics

tr             Rise time(2)                     CL = 50 pF              4    -       20     ns
                                                CL = 50 pF
tf             Fall time(2)                                             4    -       20     ns

trfm           Rise/ fall time matching         tr/tf                   90   -       110    %

VCRS           Output signal crossover voltage                          1.3  -       2.0    V

Output driver  ZDRV                             driving high and low 28      40      44     
Impedance(3)

1. Guaranteed by design, not tested in production.

2. Measured from 10% to 90% of the data signal. For more detailed informations, please refer to USB Specification - Chapter
     7 (version 2.0).

3. No external termination series resistors are required on USB_DP (D+) and USB_DM (D-), the matching impedance is
     already included in the embedded driver.

         CAN (controller area network) interface

         Refer to Section 6.3.14: I/O port characteristics for more details on the input/output alternate
         function characteristics (CAN_TX and CAN_RX).

6.3.18   ADC characteristics

         Unless otherwise specified, the parameters given in Table 66 to Table 68 are guaranteed by
         design, with conditions summarized in Table 22.

                                         Table 66. ADC characteristics

Symbol               Parameter                  Conditions              Min      Typ Max    Unit

VDDA     Analog supply voltage for                                 2              -  3.6      V
         ADC                                                       2                          V
VREF+                                                            0.14             -  VDDA   MHz
fADC    Positive reference voltage                              0.01
                                                                                  -  72
         ADC clock frequency                                    0.012

                                         Resolution = 12 bits,  0.014             -  5.14
                                             Fast Channel
                                                                0.0175            -  6
                                         Resolution = 10 bits,
fS(1) Sampling rate                          Fast Channel           -                       MSPS
                                                                    -
                                         Resolution = 8 bits,      0              -  7.2
                                             Fast Channel           -
                                                                                  -  9
                                         Resolution = 6 bits,
fTRIG(1) External trigger frequency          Fast Channel                         -  5.14 MHz

                                             fADC = 72 MHz                        -  14     1/fADC
                                         Resolution = 12 bits

                                         Resolution = 12 bits

VAIN    Conversion voltage range(2)                                              -  VREF+  V
RAIN(1)  External input impedance
                                                                                  -  100    k

                                         DocID023353 Rev 6                                  103/132

                                                                                                                   117
Electrical characteristics                                                       STM32F302xx/STM32F303xx

                             Table 66. ADC characteristics (continued)

Symbol        Parameter                     Conditions                     Min          Typ Max Unit

CADC(1)       Internal sample and hold                                     -            5   -                          pF
              capacitor

tCAL(1) Calibration time                       fADC = 72 MHz                     1.56                      s
                                                                                 112                     1/fADC
tlatr(1)      Trigger conversion latency       CKMODE = 00               1.5                 2.5         1/fADC
              Regular and injected             CKMODE = 01                 -             2    2          1/fADC
              channels without conversion      CKMODE = 10                 -             -  2.25         1/fADC
              abort                            CKMODE = 11                 -             -  2.125        1/fADC
                                               CKMODE = 00                               -   3.5         1/fADC
tlatrinj(1)   Trigger conversion latency       CKMODE = 01               2.5             3    3          1/fADC
              Injected channels aborting a     CKMODE = 10                 -             -  3.25         1/fADC
              regular conversion               CKMODE = 11                 -             -  3.125        1/fADC
                                               fADC = 72 MHz               -             -  8.35
tS(1) Sampling time                                                                      -  601.5          s
                                               fADC = 72 MHz            0.021            -               1/fADC
                                            Resolution = 12 bits         1.5                  10
                                            Resolution = 12 bits                                           s
TADCVREG ADC Voltage Regulator                                             -            -
         (1)
_STUP         Start-up time

              Total conversion time                                        0.19         -   8.52                       s
              (including sampling time)
tCONV(1)                                                          14 to 614 (tS for sampling + 12.5 for
                                                                        successive approximation)
                                                                                                         1/fADC

1. Data guaranteed by design.
2. VREF+ can be internally connected to VDDA and VREF- can be internally connected to VSSA, depending on the package.

     Refer to Section 4: Pinouts and pin description for further details.

                                         Table 67. Maximum ADC RAIN (1)

Resolution    Sampling                       Sampling    Fast channels(2)     RAIN max (k)     Other
   12 bits     cycle @                      time [ns] @                                     channels(3)
               72 MHz                                                               Slow
                                              72 MHz                             channels         NA
                   1.5                                                                          0.022
                   2.5                      20.83        0.018                   NA             0.180
                   4.5                                                                          0.470
                   7.5                      34.72        0.150                    NA             1.50
                  19.5                      62.50        0.470                   0.220           4.70
                  61.5                      104.17       0.820                   0.560           15.0
                 181.5                                                                           47.0
                 601.5                      270.83                2.70           1.80

                                            854.17                8.20           6.80

                                            2520.83               22.0           18.0

                                            8354.17               82.0           68.0

104/132                                     DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                       Electrical characteristics

                  Table 67. Maximum ADC RAIN (1) (continued)

            Sampling      Sampling                                            RAIN max (k)
             cycle @     time [ns] @
Resolution   72 MHz                   Fast channels(2)                           Slow          Other
                           72 MHz                                             channels      channels(3)

            1.5          20.83                                        0.082   NA                  NA
                                                                                                0.100
            2.5          34.72                                        0.270   0.082             0.330
                                                                                                 0.68
            4.5          62.50                                        0.560   0.390              2.20

            7.5          104.17                                       1.20    0.82                6.8
                                                                                                 22.0
10 bits     19.5         270.83                                       3.30    2.70               68.0
                                                                                                0.039
            61.5         854.17                                       10.0    8.2               0.180
                                                                                                0.470
            181.5        2520.83                                      33.0    27.0               1.00
                                                                                                 2.70
            601.5        8354.17                                      100.0   82.0               8.20
                                                                                                27.00
            1.5          20.83                                        0.150   NA                82.00
                                                                                                0.150
            2.5          34.72                                        0.390   0.180             0.330
                                                                                                0.820
            4.5          62.50                                        0.820   0.560              1.50
                                                                                                 3.90
8 bits      7.5          104.17                                       1.50    1.20               12.0
                                                                                                 39.0
            19.5         270.83                                       3.90    3.30              100.0

            61.5         854.17                                       12.00    12.00
            181.5        2520.83                                      39.00    33.00
            601.5        8354.17                                      100.00  100.00

            1.5          20.83                                        0.270   0.100

            2.5          34.72                                        0.560   0.390

            4.5          62.50                                        1.200   0.820

6 bits      7.5          104.17                                       2.20    1.80

            19.5         270.83                                       5.60    4.70

            61.5         854.17                                        18.0   15.0
                                                                       56.0   47.0
            181.5        2520.83                                      100.00  100.0

            601.5        8354.17

1. Data based on characterization results, not tested in production.

2. All fast channels, expect channels on PA2, PA6, PB1, PB12.
3. Channels available on PA2, PA6, PB1 and PB12.

                         DocID023353 Rev 6                                                  105/132

                                                                                                                   117
Electrical characteristics                                  STM32F302xx/STM32F303xx

                       Table 68. ADC accuracy - limited test conditions (1)(2)

Symbol Parameter                              Conditions                               Min   Typ  Max   Unit

                                                                                        (3)        (3)

         Total                                                    Fast channel 5.1 Ms  - 3.5 6
ET unadjusted                                 Single ended                             - 4.5 7
                                                                                       - 3.5 6
         error                                                    Slow channel 4.8 Ms  - 3.5 6

                                                                  Fast channel 5.1 Ms
                                               Differential

                                                                  Slow channel 4.8 Ms

EO Offset error                                                   Fast channel 5.1 Ms - 1 5
                                              Single ended

                                                                  Slow channel 4.8 Ms - 1 5

                                                                  Fast channel 5.1 Ms - 1 3
                                               Differential

                                                                  Slow channel 4.8 Ms - 1 3

EG Gain error                                                     Fast channel 5.1 Ms  - 3 6
                                              Single ended
                                                                                       - 4 6
                                                                  Slow channel 4.8 Ms                        LSB

                                                                  Fast channel 5.1 Ms  - 1 2
                                               Differential
                                                                                       - 1.5 3
                                                                  Slow channel 4.8 Ms

                       ADC clock freq.  72 MHz Single ended Fast channel 5.1 Ms        -     1 1

         Differential Sampling freq.  5 Msps                Slow channel 4.8 Ms - 1 1.5

ED linearity           VDDA = VREF+ = 3.3 V                 Fast channel 5.1 Ms - 1 1

         error              25C              Differential

                                                            Slow channel 4.8 Ms - 1 1

         Integral                                                 Fast channel 5.1 Ms  - 1.5 3
EL linearity                                  Single ended                             - 2 3
                                                                                       - 1 2
         error                                                    Slow channel 4.8 Ms  - 1 2

                                                                  Fast channel 5.1 Ms
                                               Differential

                                                                  Slow channel 4.8 Ms

            Effective                                             Fast channel 5.1 Ms 10.3 10.7 -
ENOB number of                                Single ended

            bits                                                  Slow channel 4.8 Ms 10.4 10.7 -
                                                                                                                           bits

                                                                  Fast channel 5.1 Ms 10.9 11.3 -
                                               Differential

                                                                  Slow channel 4.8 Ms 10.9 11.3 -

SINAD    Signal-to-                                               Fast channel 5.1 Ms 64 66 -
         noise and                            Single ended
         distortion
         ratio                                                    Slow channel 4.8 Ms 65 66 -
                                                                                                                           dB

                                                                  Fast channel 5.1 Ms 67 70 -
                                               Differential

                                                                  Slow channel 4.8 Ms 67 70 -

106/132                           DocID023353 Rev 6
STM32F302xx/STM32F303xx                                  Electrical characteristics

            Table 68. ADC accuracy - limited test conditions (1)(2) (continued)

Symbol Parameter                           Conditions                         Min   Typ  Max   Unit

                                                                               (3)        (3)

                                                         Fast channel 5.1 Ms 64 67 -

                                           Single ended

SNR  Signal-to-                                          Slow channel 4.8 Ms  65    67   -
     noise ratio                                         Fast channel 5.1 Ms  68    70   -

                  ADC clock freq.  72 MHz  Differential

                  Sampling freq  5 Msps                  Slow channel 4.8 Ms 69 70 -
                   VDDA = VREF+ = 3.3 V                                                                           dB

                                                         Fast channel 5.1 Ms - -75 -72

     Total               25C              Single ended
                                                               Slow channel 4.8 Ms - -72 -70

THD harmonic

     distortion                                               Fast channel 5.1 Ms - -80 -74
                                           Differential

                                                         Slow channel 4.8 Ms - -76 -71

1. ADC DC accuracy values are measured after internal calibration.

2. ADC accuracy vs. negative Injection Current: Injecting negative current on any analog input pins should be avoided as this
     significantly reduces the accuracy of the conversion being performed on another analog input. It is recommended to add a
     Schottky diode (pin to ground) to analog pins which may potentially inject negative current.
     Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 6.3.14 does not affect the ADC
     accuracy.

3. Data based on characterization results, not tested in production.

                               DocID023353 Rev 6                                            107/132

                                                                                                                   117
Electrical characteristics                                    STM32F302xx/STM32F303xx

Symbol Parameter            Table 69. ADC accuracy (1)(2)(3)                              Min(4) Max(4) Unit
                                           Conditions

         Total                                                       Fast channel 5.1 Ms -      8
ET unadjusted                                    Single ended                                   8
                                                                                                7
         error                                                       Slow channel 4.8 Ms -      7
                                                                                                7
                                                                     Fast channel 5.1 Ms -      7
                                                  Differential                                  4
                                                                                                4
                                                                     Slow channel 4.8 Ms -      7
                                                                                                7
EO Offset error                                                      Fast channel 5.1 Ms -
                                                 Single ended                                            LSB
                                                                                                3
                                                                     Slow channel 4.8 Ms -      3
                                                                                               1.5
                                                                     Fast channel 5.1 Ms -     1.5
                                                  Differential                                 1.5
                                                                                                1
                                                                     Slow channel 4.8 Ms -      3
                                                                                                3
EG Gain error                                                        Fast channel 5.1 Ms -      2
                                                 Single ended                                   2

                                                                     Slow channel 4.8 Ms -       -
                                                                                                 -
                                                                     Fast channel 5.1 Ms -
                                                  Differential                                           bits
                                                                                                 -
                                                                     Slow channel 4.8 Ms -       -
                                                                                                63
                                                 Fast channel 5.1 Ms -                          63

         Differential  ADC clock freq.  72 MHz,  Single ended                             -               dB
                                                                     Slow channel 4.8 Ms        67
                       Sampling freq.  5 Msps                                                   67
ED linearity

         error         1.8 V  VDDA, VREF+  3.6 V Differential Fast channel 5.1 Ms         -

                                                 Slow channel 4.8 Ms -

         Integral                                                    Fast channel 5.1 Ms -
EL linearity                                     Single ended

         error                                                       Slow channel 4.8 Ms -

                                                                     Fast channel 5.1 Ms -
                                                  Differential

                                                                     Slow channel 4.8 Ms -

           Effective                                                 Fast channel 5.1 Ms 10.2
ENOB number of                                   Single ended

           bits                                                      Slow channel 4.8 Ms 10.2

                                                                     Fast channel 5.1 Ms 10.8
                                                  Differential

                                                                     Slow channel 4.8 Ms 10.8

SINAD    Signal-to-                                                  Fast channel 5.1 Ms -
         noise and                               Single ended
         distortion
         ratio                                                       Slow channel 4.8 Ms -

                                                                     Fast channel 5.1 Ms -
                                                  Differential

                                                                     Slow channel 4.8 Ms -

108/132                     DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                       Electrical characteristics

Symbol Parameter                     Table 69. ADC accuracy (1)(2)(3) (continued)                        Min(4) Max(4) Unit
                                                              Conditions

                                                                                              Fast channel 5.1 Ms 64    -

                                                                 Single ended                                           -

SNR        Signal-to-                                                                         Slow channel 4.8 Ms 64    -
           noise ratio                                                                        Fast channel 5.1 Ms 67
                                                                                                                        -
                        ADC clock freq.  72 MHz,                 Differential                            67                     dB
                                                                                    Slow channel 4.8 Ms
                        Sampling freq  5 Msps,                                                                        -70

                        1.8 V  VDDA, VREF+  3.6 V Single ended Fast channel 5.1 Ms                       -            -69

           Total                                                                              Slow channel 4.8 Ms -   -72

THD harmonic                                                                                                          -70

           distortion                                                               Fast channel 5.1 Ms -
                                                                 Differential

                                                                                              Slow channel 4.8 Ms -

1. ADC DC accuracy values are measured after internal calibration.

2. ADC accuracy vs. negative Injection Current: Injecting negative current on any analog input pins should be avoided as this
     significantly reduces the accuracy of the conversion being performed on another analog input. It is recommended to add a
     Schottky diode (pin to ground) to analog pins which may potentially inject negative current.
     Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 6.3.14 does not affect the ADC
     accuracy.

3. Better performance may be achieved in restricted VDDA, frequency and temperature ranges.

4. Data based on characterization results, not tested in production.

                                     Figure 32. ADC accuracy characteristics

           [1LSBIDEAL   =VREF+  (or  VDDA depending  on          package)]
                          4096        4096

                                                                                EG            (1) Example of an actual transfer curve
                                                                                              (2) The ideal transfer curve
4095                                           (2)               (3)                          (3) End point correlation line
4094                                 ET                                    (1)
4093                                                                                          ET=Total Unadjusted Error: maximum deviation
              EO                     EL                                                       between the actual and the ideal transfer curves.
     7                                                                                        EO=Offset Error: deviation between the first actual
     6                                                       ED                               transition and the first ideal one.
     5                               1 LSBIDEAL                                               EG=Gain Error: deviation between the last ideal
     4                                                                                        transition and the last actual one.
     3                                                                                        ED=Differential Linearity Error: maximum deviation
     2                                                                                        between actual steps and the ideal one.
     1                                                                                        EL=Integral Linearity Error: maximum deviation
                                                                                              between any actual transition and the end point
                                                                                              correlation line.

        0     1234567                                            4093 4094 4095 4096
                                                                                        VDDA
        VSSA                                                                                                          ai14395b

                                                     DocID023353 Rev 6                                                109/132

                                                                                                                                             117
Electrical characteristics                                                         STM32F302xx/STM32F303xx

                            Figure 33. Typical connection diagram using the ADC

                                               VDD                           Sample and hold ADC
                                                       VT                    converter
                                                      0.6 V
                          RAIN(1)      AINx                                  2!$#     12-bit
                                                       VT                           converter
                                                      0.6 V       IL1 A
                                   Cparasitic
         VAIN
                                                                                   C!$#

                                                                                                                                                                                          -36

         1. Refer to Table 66 for the values of RAIN.
         2. Cparasitic represents the capacitance of the PCB (dependent on soldering and PCB layout quality) plus the

              pad capacitance (roughly 7 pF). A high Cparasitic value will downgrade conversion accuracy. To remedy
              this, fADC should be reduced.

         General PCB design guidelines

         Power supply decoupling should be performed as shown in Figure 11. The 10 nF capacitor
         should be ceramic (good quality) and it should be placed as close as possible to the chip.

6.3.19 DAC electrical specifications

                                    Table 70. DAC characteristics

Symbol   Parameter                     Min Typ               Max  Unit                   Comments

VDDA     Analog supply voltage for     2.4     -             3.6          V
         DAC ON

RLOAD(1) Resistive load with buffer ON 5       -             -    k

VREF+ Positive reference voltage       2.4     -             3.6          V  VREF+ must be always equal to or
                                                                             less than VDDA

                                                                             When the buffer is OFF, the Minimum

RO(1)    Impedance output with buffer  -       -             15   k          resistive load between DAC_OUT
         OFF                                                                 and VSS to have a 1% accuracy is

                                                                             1.5 M

                                                                             Maximum capacitive load at

CLOAD(1) Capacitive load               -       -             50   pF DAC_OUT pin (when the buffer is

                                                                             ON).

DAC_OUT Lower DAC_OUT voltage                                                It gives the maximum output
   min(1) with buffer ON
                                       0.2     -             -            V excursion of the DAC.

                                                                             It corresponds to 12-bit input code

DAC_OUT Higher DAC_OUT voltage                                               (0x0E0) to (0xF1C) at VREF+ = 3.6 V
  max(1) with buffer ON
                                       -       -    VDDA 0.2            V and (0x155) and (0xEAB) at VREF+ =
                                                                               2.4 V

DAC_OUT Lower DAC_OUT voltage          -       0.5           -    mV
   min(1) with buffer OFF
                                                                             It gives the maximum output

DAC_OUT Higher DAC_OUT voltage         -                                        excursion of the DAC.
  max(1) with buffer OFF                       - VREF+ 1LSB V

110/132                                        DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                       Electrical characteristics

                                   Table 70. DAC characteristics (continued)

Symbol                 Parameter                Min Typ  Max          Unit    Comments

              DAC DC current                    -  -     380          A    With no load, middle code (0x800) on
                                                                            the input
IDDA(3) consumption in quiescent
              mode (Standby mode)(2)                                        With no load, worst code (0xF1C) on
                                                -  -     480          A    the input

DNL(3)        Differential non linearity        -  -     0.5         LSB Given for a 10-bit input code
              Difference between two
              consecutive code-1LSB)            -  -     2           LSB Given for a 12-bit input code

              Integral non linearity            -  -     1           LSB Given for a 10-bit input code

              (difference between

INL(3)        measured value at Code i
              and the value at Code i on a
                                                -  -     4           LSB Given for a 12-bit input code
              line drawn between Code 0

              and last Code 1023)

              Offset error                      -  -     10          mV

              (difference between               -  -     3           LSB   Given for a 10-bit input code at VREF+
Offset(3) measured value at Code                                            = 3.6 V

              (0x800) and the ideal value =                                 Given for a 12-bit input code at VREF+
                                                                            = 3.6 V
              VDDA/2)                           -  -     12          LSB

Gain         Gain error                        -  -     0.5         % Given for a 12-bit input code
error(3)

              Settling time (full scale: for a

              10-bit input code transition

tSETTLING(3)  between the lowest   and the      -  3     4            s CLOAD  50 pF, RLOAD  5 k
              highest input codes  when

              DAC_OUT reaches final

              value 1LSB

              Max frequency for a correct

Update DAC_OUT change when                      -  -     1            MS/s CLOAD  50 pF, RLOAD  5 k
rate(3) small variation in the input

              code (from code i to i+1LSB)

              Wakeup time from off state                                    CLOAD  50 pF, RLOAD  5 k

tWAKEUP(3) (Setting the ENx bit in the          - 6.5    10           s input code between lowest and

              DAC Control register)                                         highest possible ones.

              Power supply rejection ratio

PSRR+ (1) (to VDDA) (static DC                  - 67    40          dB No RLOAD, CLOAD = 50 pF

              measurement

1. Guaranteed by design, not tested in production.

2. Quiescent mode refers to the state of the DAC a keeping steady value on the output, so no dynamic consumption is
     involved.

3. Data based on characterization results, not tested in production.

                                                   DocID023353 Rev 6                                                 111/132

                                                                                                                                            117
Electrical characteristics                                                        STM32F302xx/STM32F303xx

                            Figure 34. 12-bit buffered /non-buffered DAC

                            Buffered/Non-buffered DAC                         R LOAD

                                                         Buffer(1)  DACx_OUT

                                 12-bit
                                 digital to
                                 analog
                                 converter

                                                                                                                          C LOAD

                                                                                                                                                                                        ai17157

1. The DAC integrates an output buffer that can be used to reduce the output impedance and to drive external loads directly
     without the use of an external operational amplifier. The buffer can be bypassed by configuring the BOFFx bit in the
     DAC_CR register.

6.3.20 Comparator characteristics

                            Table 71. Comparator characteristics(1)

Symbol       Parameter                   Conditions                                   Min Typ Max Unit

VDDA         Analog supply voltage                                                    2  - 3.6
VIN
VBG          Comparator input voltage                                                 0  - VDDA V
VSC          range
tS_SC                                                                                 - 1.2 -
             Scaler input voltage                                                     - 5 10 mV

             Scaler offset voltage                                                    -  - 0.1 ms

             Scaler startup time from
             power down

tSTART       Comparator startup time     Startup time to reach propagation delay      -  - 60 s
                                         specification
                                                                                      -  2 4.5
                                         Ultra-low power mode

             Propagation delay for       Low power mode                               - 0.7 1.5 s

             200 mV step with 100 mV Medium power mode                                - 0.3 0.6

           overdrive                     High speed mode            VDDA  2.7 V       - 50 100
tD                                       Ultra-low power mode       VDDA < 2.7 V                                  ns

                                                                                      - 100 240

                                                                                      -  2   7

             Propagation delay for full  Low power mode                               - 0.7 2.1 s
             range step with 100 mV      Medium power mode
             overdrive                                                                - 0.3 1.2
                                         High speed mode
                                                                    VDDA  2.7 V       - 90 180
                                                                    VDDA < 2.7 V                                  ns

                                                                                      - 110 300

   Voffset   Comparator offset error                                                  - 4 10 mV
dVoffset/dT
             Offset error temperature                                                 -  18  -   V/
             coefficient                                                                          C

112/132                                  DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                   Electrical characteristics

           Table 71. Comparator characteristics(1) (continued)

Symbol     Parameter              Conditions                              Min Typ Max Unit

                                  Ultra-low power mode                    - 1.2 1.5

           COMP current           Low power mode                          -               3   5
           consumption            Medium power mode
IDD(COMP)                                                                                         A

                                                                          - 10 15

                                  High speed mode                         - 75 100

                                  No hysteresis                           -               0   -
                                  (COMPxHYST[1:0]=00)

                                                                      High speed mode 3       13

                                  Low hysteresis                                          8
                                  (COMPxHYST[1:0]=01) All other power
                                                                          5                   10
                                                                   modes

Vhys       Comparator hysteresis                                      High speed mode 7       26 mV

                                  Medium hysteresis                                       15
                                  (COMPxHYST[1:0]=10) All other power
                                                                          9                   19
                                                                   modes

                                                                      High speed mode 18      49

                                  High hysteresis                                         31
                                  (COMPxHYST[1:0]=11) All other power
                                                                          19                  40
                                                                   modes

1. Data based on characterization results, not tested in production.

                                  DocID023353 Rev 6                                               113/132

                                                                                                                         117
Electrical characteristics                                                  STM32F302xx/STM32F303xx

6.3.21 Operational amplifier characteristics

                     Table 72. Operational amplifier characteristics(1)

Symbol                      Parameter            Condition             Min  Typ  Max   Unit
                                                                                  3.6   V
VDDA      Analog supply voltage                                        2.4  -    VDDA   V
CMIR      Common mode input range                                                  4
                                                                       0    -

                                                 25C, No Load         -    -
                                                 on output.
                               Maximum

                               calibration range All                   -    -     6
                                                        voltage/Temp.                        mV

VIOFFSET Input offset voltage                    25C, No Load                   1.6
                                                 on output.
                                                                       -    -

                               After offset

                               calibration       All
                                                 voltage/Temp.
                                                                       -    -    3

VIOFFSET  Input offset voltage drift                                   -    5    -     V/C
   ILOAD  Drive current
                                                                       -    -    500   A

IDDOPAMP Consumption                             No load,              -    690  1450 A
                                                 quiescent mode

CMRR Common mode rejection ratio                                       -    90   -     dB

PSRR      Power supply rejection ratio           DC                    73   117  -     dB

GBW       Bandwidth                                                    -    8.2  -     MHz

SR        Slew rate                                                    -    4.7  -     V/s

RLOAD     Resistive load                                               4    -    -     k
CLOAD     Capacitive load
                                                                       -    -    50    pF

                                                 Rload = min,          -    -    100
                                                 Input at VDDA.
VOHSAT High saturation voltage
                                                 Rload = 20K,
                                                 Input at VDDA.        -    -    20
                                                                                             mV
                                                 Rload = min,          -    -
                                                 input at 0V                     100

VOLSAT Low saturation voltage                    Rload = 20K,
                                                 input at 0V.
                                                                       -    -    20

m         Phase margin                                                 -    62   -     

tOFFTRIM  Offset trim time: during calibration,                        -    -    2     ms
          minimum time needed between two
          steps to have 1 mV accuracy

                                                 CLOAD  50 pf,

tWAKEUP Wake up time from OFF state.             RLOAD  4 k,           -    2.8  5     s
                                                 Follower

                                                 configuration

114/132                                 DocID023353 Rev 6
STM32F302xx/STM32F303xx                                                                Electrical characteristics

          Table 72. Operational amplifier characteristics(1) (continued)

Symbol    Parameter                            Condition                          Min  Typ       Max      Unit

                                                                                  -    2         -         k
                                                                                                           A
                                                                                  -    4         -        MHz

PGA gain Non inverting gain value

                                                                                  -    8         -

                                                                                  -    16        -

                                               Gain=