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STM32F103VET6XXX

器件型号:STM32F103VET6XXX
器件类别:微处理器   
厂商名称:STMICROELECTRONICS [STMicroelectronics]
厂商官网:http://www.st.com/
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器件描述

32-BIT, FLASH, 72 MHz, RISC MICROCONTROLLER, PQFP100

32位, FLASH, 72 MHz, 精简指令集微控制器, PQFP100

参数

STM32F103VET6XXX功能数量 1
STM32F103VET6XXX端子数量 100
STM32F103VET6XXX最大工作温度 85 Cel
STM32F103VET6XXX最小工作温度 -40 Cel
STM32F103VET6XXX最大供电/工作电压 3.6 V
STM32F103VET6XXX最小供电/工作电压 2 V
STM32F103VET6XXX额定供电电压 3.3 V
STM32F103VET6XXX外部数据总线宽度 0.0
STM32F103VET6XXX输入输出总线数量 80
STM32F103VET6XXX线速度 72 MHz
STM32F103VET6XXX加工封装描述 14 × 14 MM, 0.50 MM PITCH, ROHS COMPLIANT, LQFP-100
STM32F103VET6XXX无铅 Yes
STM32F103VET6XXX欧盟RoHS规范 Yes
STM32F103VET6XXX状态 ACTIVE
STM32F103VET6XXX包装形状 SQUARE
STM32F103VET6XXX包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
STM32F103VET6XXX表面贴装 Yes
STM32F103VET6XXX端子形式 GULL WING
STM32F103VET6XXX端子间距 0.5000 mm
STM32F103VET6XXX端子涂层 MATTE 锡
STM32F103VET6XXX端子位置
STM32F103VET6XXX包装材料 塑料/环氧树脂
STM32F103VET6XXX温度等级 INDUSTRIAL
STM32F103VET6XXXADC通道 Yes
STM32F103VET6XXX地址总线宽度 0.0
STM32F103VET6XXX位数 32
STM32F103VET6XXX最大FCLK时钟频率 16 MHz
STM32F103VET6XXXDAC通道 Yes
STM32F103VET6XXXDMA通道 Yes
STM32F103VET6XXX微处理器类型 精简指令集微控制器
STM32F103VET6XXXPWM通道 Yes
STM32F103VET6XXXROM编程 FLASH

STM32F103VET6XXX器件文档内容

                             STM32F103xC STM32F103xD
                                                   STM32F103xE

High-density performance line ARM-based 32-bit MCU with 256 to
512KB Flash, USB, CAN, 11 timers, 3 ADCs, 13 communication interfaces

Features                                                                            FBGA

Core: ARM 32-bit CortexTM-M3 CPU                                      WLCSP64
    72 MHz maximum frequency,
        1.25 DMIPS/MHz (Dhrystone 2.1)            LQFP64 10 10 mm,            LFBGA100 10 10 mm
        performance at 0 wait state memory        LQFP100 14 14 mm,           LFBGA144 10 10 mm
        access                                    LQFP144 20 20 mm
    Single-cycle multiplication and hardware
        division                                   Up to 112 fast I/O ports

Memories                                              51/80/112 I/Os, all mappable on 16
    256 to 512 Kbytes of Flash memory                   external interrupt vectors and almost all
    up to 64 Kbytes of SRAM                             5 V-tolerant
    Flexible static memory controller with 4
        Chip Select. Supports Compact Flash,       Up to 11 timers
        SRAM, PSRAM, NOR and NAND memories
    LCD parallel interface, 8080/6800 modes          Up to four 16-bit timers, each with up to 4
                                                          IC/OC/PWM or pulse counter and
Clock, reset and supply management                       quadrature (incremental) encoder input
    2.0 to 3.6 V application supply and I/Os
    POR, PDR, and programmable voltage               2 16-bit motor control PWM timers with
        detector (PVD)                                    dead-time generation and emergency stop
    4-to-16 MHz crystal oscillator
    Internal 8 MHz factory-trimmed RC                2 watchdog timers (Independent and
    Internal 40 kHz RC with calibration                 Window)
    32 kHz oscillator for RTC with calibration
                                                       SysTick timer: a 24-bit downcounter
Low power                                             2 16-bit basic timers to drive the DAC
    Sleep, Stop and Standby modes
    VBAT supply for RTC and backup registers     Up to 13 communication interfaces
                                                       Up to 2 I2C interfaces (SMBus/PMBus)
3 12-bit, 1 s A/D converters (up to 21             Up to 5 USARTs (ISO 7816 interface, LIN,
    channels)                                             IrDA capability, modem control)
    Conversion range: 0 to 3.6 V                     Up to 3 SPIs (18 Mbit/s), 2 with I2S
    Triple-sample and hold capability                   interface multiplexed
    Temperature sensor                               CAN interface (2.0B Active)
                                                       USB 2.0 full speed interface
2 12-bit D/A converters                            SDIO interface

DMA: 12-channel DMA controller                    CRC calculation unit, 96-bit unique ID
    Supported peripherals: timers, ADCs, DAC,    ECOPACK packages
        SDIO, I2Ss, SPIs, I2Cs and USARTs
                                                  Table 1. Device summary
Debug mode
    Serial wire debug (SWD) & JTAG interfaces   Reference            Part number
    Cortex-M3 Embedded Trace MacrocellTM
                                                  STM32F103xC  STM32F103RC STM32F103VC
                                                               STM32F103ZC

                                                  STM32F103xD  STM32F103RD STM32F103VD
                                                               STM32F103ZD

                                                  STM32F103xE  STM32F103RE STM32F103ZE
                                                               STM32F103VE

September 2009  Doc ID 14611 Rev 7                                                        1/123

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Contents  STM32F103xC, STM32F103xD, STM32F103xE

Contents

1      Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2      Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

       2.1 Device overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

       2.2 Full compatibility throughout the family . . . . . . . . . . . . . . . . . . . . . . . . . . 14

       2.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

                 2.3.1 ARM CortexTM-M3 core with embedded Flash and SRAM . . . . . . . . . 15

          2.3.2 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.3 CRC (cyclic redundancy check) calculation unit . . . . . . . . . . . . . . . . . . 15

          2.3.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.5 FSMC (flexible static memory controller) . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.6 LCD parallel interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.7 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.8 External interrupt/event controller (EXTI) . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.9 Clocks and startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.10 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.11 Power supply schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.12 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.13 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.14 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

          2.3.15 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

          2.3.16 RTC (real-time clock) and backup registers . . . . . . . . . . . . . . . . . . . . . . 18

          2.3.17 Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.18 IC bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.3.19 Universal synchronous/asynchronous receiver transmitters (USARTs) 21

          2.3.20 Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          2.3.21 Inter-integrated sound (I2S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

          2.3.22 SDIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

          2.3.23 Controller area network (CAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

          2.3.24 Universal serial bus (USB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

          2.3.25 GPIOs (general-purpose inputs/outputs) . . . . . . . . . . . . . . . . . . . . . . . . 22

          2.3.26 ADC (analog to digital converter) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

          2.3.27 DAC (digital-to-analog converter) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

          2.3.28 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

2/123     Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE  Contents

   2.3.29 Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . 23
   2.3.30 Embedded Trace MacrocellTM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3  Pinouts and pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

4  Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

5  Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.1 Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.1.1 Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.1.2 Typical values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.1.3 Typical curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.1.4 Loading capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.1.5 Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.1.6 Power supply scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

   5.1.7 Current consumption measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

   5.2 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

   5.3 Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

   5.3.1 General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

   5.3.2 Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . 43

   5.3.3 Embedded reset and power control block characteristics . . . . . . . . . . . 43

   5.3.4 Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

   5.3.5 Supply current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

   5.3.6 External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

   5.3.7 Internal clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

   5.3.8 PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

   5.3.9 Memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

   5.3.10 FSMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

   5.3.11 EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

   5.3.12 Absolute maximum ratings (electrical sensitivity) . . . . . . . . . . . . . . . . . 81

   5.3.13 I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

   5.3.14 NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

   5.3.15 TIM timer characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

   5.3.16 Communications interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

   5.3.17 CAN (controller area network) interface . . . . . . . . . . . . . . . . . . . . . . . . . 97

   5.3.18 12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

   5.3.19 DAC electrical specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

   Doc ID 14611 Rev 7                  3/123
Contents  STM32F103xC, STM32F103xD, STM32F103xE

          5.3.20 Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

6         Package characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

          6.1 Package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

          6.2 Thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

          6.2.1 Reference document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

          6.2.2 Selecting the product temperature range . . . . . . . . . . . . . . . . . . . . . . . 115

7         Part numbering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

8         Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

4/123     Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE  List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Table 2.   STM32F103xC, STM32F103xD and STM32F103xE features and peripheral counts . . . . 11
Table 3.   STM32F103xx family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 4.   High-density timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Table 5.   High-density STM32F103xx pin definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 6.   FSMC pin definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 7.   Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 8.   Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 9.   Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 10.  General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 11.  Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 12.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 13.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 14.  Maximum current consumption in Run mode, code with data processing
           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 15.  Maximum current consumption in Run mode, code with data processing
           running from RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 16.  Maximum current consumption in Sleep mode, code running from Flash or RAM. . . . . . . 47
Table 17.  Typical and maximum current consumptions in Stop and Standby modes . . . . . . . . . . . . 48
Table 18.  Typical current consumption in Run mode, code with data processing
           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 19.  Typical current consumption in Sleep mode, coderunning from Flash or
           RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Table 20.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 21.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 22.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Table 23.  HSE 4-16 MHz oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Table 24.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Table 25.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 26.  LSI oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 27.  Low-power mode wakeup timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 28.  PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Table 29.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Table 30.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 31.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read timings . . . . . . . . . . . . . . . . . . 62
Table 32.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write timings . . . . . . . . . . . . . . . . . . 63
Table 33.  Asynchronous multiplexed PSRAM/NOR read timings. . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 34.  Asynchronous multiplexed PSRAM/NOR write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 35.  Synchronous multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 36.  Synchronous multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 37.  Synchronous non-multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 38.  Synchronous non-multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 39.  Switching characteristics for PC Card/CF read and write cycles . . . . . . . . . . . . . . . . . . . . 76
Table 40.  Switching characteristics for NAND Flash read and write cycles . . . . . . . . . . . . . . . . . . . . 79
Table 41.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Table 42.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Table 43.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Table 44.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

           Doc ID 14611 Rev 7          5/123
List of tables  STM32F103xC, STM32F103xD, STM32F103xE

Table 45.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Table 46.  Output voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Table 47.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Table 48.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Table 49.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Table 50.  I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Table 51.  SCL frequency (fPCLK1= 36 MHz.,VDD = 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Table 52.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Table 53.  I2S characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Table 54.  SD / MMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Table 55.  USB startup time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Table 56.  USB DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Table 57.  USB: full-speed electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Table 58.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Table 59.  RAIN max for fADC = 14 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Table 60.  ADC accuracy - limited test conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Table 61.  ADC accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Table 62.  DAC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Table 63.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Table 64.  LFBGA144 144-ball low profile fine pitch ball grid array, 10 x 10 mm,
           0.8 mm pitch, package data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Table 65.  LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package
           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Table 66.  WLCSP, 64-ball 4.466 4.395 mm, 0.500 mm pitch, wafer-level chip-scale
           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Table 67.  LQFP144, 20 x 20 mm, 144-pin low-profile quad flat package mechanical data . . . . . . . 111
Table 68.  LQPF100 14 x 14 mm 100-pin low-profile quad flat package mechanical data. . . . . . . 112
Table 69.  LQFP64 10 x 10 mm 64 pin low-profile quad flat package mechanical data . . . . . . . . . 113
Table 70.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 71.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

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STM32F103xC, STM32F103xD, STM32F103xE  List of figures

List of figures

Figure 1.   STM32F103xC, STM32F103xD and STM32F103xE performance line block diagram . . . 12
Figure 2.   Clock tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Figure 3.   STM32F103xC and STM32F103xE performance line BGA144 ballout . . . . . . . . . . . . . . . 24
Figure 4.   STM32F103xC and STM32F103xE performance line BGA100 ballout . . . . . . . . . . . . . . . 25
Figure 5.   STM32F103xC and STM32F103xE performance line LQFP144 pinout. . . . . . . . . . . . . . . 26
Figure 6.   STM32F103xC and STM32F103xE performance line LQFP100 pinout. . . . . . . . . . . . . . . 27
Figure 7.   STM32F103xC and STM32F103xE performance line
            LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 8.   STM32F103xC and STM32F103xE performance line
            WLCSP64 ballout, ball side . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figure 9.   Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Figure 10.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 11.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 12.  Power supply scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 13.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 14.  Typical current consumption in Run mode versus frequency (at 3.6 V) -
            code with data processing running from RAM, peripherals enabled. . . . . . . . . . . . . . . . . . 46
Figure 15.  Typical current consumption in Run mode versus frequency (at 3.6 V) -
            code with data processing running from RAM, peripherals disabled . . . . . . . . . . . . . . . . . 46
Figure 16.  Typical current consumption on VBAT with RTC on vs. temperature at different VBAT
            values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Figure 17.  Typical current consumption in Stop mode with regulator in run mode
            versus temperature at different VDD values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Figure 18.  Typical current consumption in Stop mode with regulator in low-power
            mode versus temperature at different VDD values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Figure 19.  Typical current consumption in Standby mode versus temperature at
            different VDD values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Figure 20.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Figure 21.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 22.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Figure 23.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Figure 24.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read waveforms . . . . . . . . . . . . . . . 62
Figure 25.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write waveforms . . . . . . . . . . . . . . . 63
Figure 26.  Asynchronous multiplexed PSRAM/NOR read waveforms. . . . . . . . . . . . . . . . . . . . . . . . . 64
Figure 27.  Asynchronous multiplexed PSRAM/NOR write waveforms . . . . . . . . . . . . . . . . . . . . . . . . 65
Figure 28.  Synchronous multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Figure 29.  Synchronous multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 30.  Synchronous non-multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . . . . . . . . . . 70
Figure 31.  Synchronous non-multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Figure 32.  PC Card/CompactFlash controller waveforms for common memory read access . . . . . . . 72
Figure 33.  PC Card/CompactFlash controller waveforms for common memory write access . . . . . . . 73
Figure 34.  PC Card/CompactFlash controller waveforms for attribute memory read
            access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 35.  PC Card/CompactFlash controller waveforms for attribute memory write
            access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Figure 36.  PC Card/CompactFlash controller waveforms for I/O space read access . . . . . . . . . . . . . 75
Figure 37.  PC Card/CompactFlash controller waveforms for I/O space write access . . . . . . . . . . . . . 76
Figure 38.  NAND controller waveforms for read access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

            Doc ID 14611 Rev 7         7/123
List of figures  STM32F103xC, STM32F103xD, STM32F103xE

Figure 39.  NAND controller waveforms for write access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Figure 40.
Figure 41.  NAND controller waveforms for common memory read access . . . . . . . . . . . . . . . . . . . . . 78
Figure 42.
Figure 43.  NAND controller waveforms for common memory write access. . . . . . . . . . . . . . . . . . . . . 79
Figure 44.
Figure 45.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 46.
Figure 47.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 48.  I2C bus AC waveforms and measurement circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Figure 49.
Figure 50.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Figure 51.  SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Figure 52.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Figure 53.  I2S slave timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Figure 54.  I2S master timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Figure 55.
Figure 56.  SDIO high-speed mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
Figure 57.
Figure 58.  SD default mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
Figure 59.
            USB timings: definition of data signal rise and fall time . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Figure 60.
            ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Figure 61.
            Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Figure 62.
Figure 63.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . . . . . . . . . 101
            Power supply and reference decoupling (VREF+ connected to VDDA). . . . . . . . . . . . . . . . 102
Figure 64.  12-bit buffered /non-buffered DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Figure 65.
Figure 66.  Recommended PCB design rules (0.80/0.75 mm pitch BGA) . . . . . . . . . . . . . . . . . . . . . 106
Figure 67.
Figure 68.  LFBGA144 144-ball low profile fine pitch ball grid array, 10 x 10 mm,
Figure 69.
            0.8 mm pitch, package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

            LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package

            outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

            WLCSP, 64-ball 4.466 4.395 mm, 0.500 mm pitch, wafer-level chip-scale

            package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

            Recommended PCB design rules (0.5 mm pitch BGA) . . . . . . . . . . . . . . . . . . . . . . . . . . 110

            LQFP144, 20 x 20 mm, 144-pin low-profile quad

            flat package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
            Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

            LQFP100, 14 x 14 mm 100-pin low-profile quad flat package outline . . . . . . . . . . . . . . . 112
            Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

            LQFP64 10 x 10 mm 64 pin low-profile quad flat package outline . . . . . . . . . . . . . . . . 113
            Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

            LQFP100 PD max vs. TA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

8/123            Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE  Introduction

1  Introduction

   This datasheet provides the ordering information and mechanical device characteristics of
   the STM32F103xC, STM32F103xD and STM32F103xE high-density performance line
   microcontrollers. For more details on the whole STMicroelectronics STM32F103xx family,
   please refer to Section 2.2: Full compatibility throughout the family.

   The high-density STM32F103xx datasheet should be read in conjunction with the
   STM32F10xxx reference manual.
   For information on programming, erasing and protection of the internal Flash memory
   please refer to the STM32F10xxx Flash programming manual.
   The reference and Flash programming manuals are both available from the
   STMicroelectronics website www.st.com.

   For information on the CortexTM-M3 core please refer to the CortexTM-M3 Technical
   Reference Manual, available from the www.arm.com website at the following address:
   http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0337e/.

                 Doc ID 14611 Rev 7    9/123
Description               STM32F103xC, STM32F103xD, STM32F103xE

2            Description

             The STM32F103xC, STM32F103xD and STM32F103xE performance line family
             incorporates the high-performance ARM CortexTM-M3 32-bit RISC core operating at a
             72 MHz frequency, high-speed embedded memories (Flash memory up to 512 Kbytes and
             SRAM up to 64 Kbytes), and an extensive range of enhanced I/Os and peripherals
             connected to two APB buses. All devices offer three 12-bit ADCs, four general-purpose 16-
             bit timers plus two PWM timers, as well as standard and advanced communication
             interfaces: up to two I2Cs, three SPIs, two I2Ss, one SDIO, five USARTs, an USB and a
             CAN.

             The STM32F103xx high-density performance line family operates in the 40 to +105 C
             temperature range, from a 2.0 to 3.6 V power supply. A comprehensive set of power-saving
             mode allows the design of low-power applications.

             The STM32F103xx high-density performance line family offers devices in six different
             package types: from 64 pins to 144 pins. Depending on the device chosen, different sets of
             peripherals are included, the description below gives an overview of the complete range of
             peripherals proposed in this family.

             These features make the STM32F103xx high-density performance line microcontroller
             family suitable for a wide range of applications:

              Motor drive and application control

              Medical and handheld equipment

              PC peripherals gaming and GPS platforms

              Industrial applications, PLC, inverters, printers, and scanners

              Alarm systems, video intercom, and HVAC

             Figure 1 shows the general block diagram of the device family.

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STM32F103xC, STM32F103xD, STM32F103xE                                   Description

2.1  Device overview

     Table 2.       STM32F103xC, STM32F103xD and STM32F103xE features and peripheral
                    counts

            Peripherals         STM32F103Rx         STM32F103Vx     STM32F103Zx

     Flash memory in Kbytes     256    384 512 256 384 512 256 384 512
     SRAM in Kbytes
     FSMC                       48         64(1)    48          64  48       64

                                       No               Yes(2)          Yes

               General-purpose                          4

     Timers Advanced-control                            2

               Basic                                    2

               SPI(I2S)(3)                              3(2)

               I2C                                      2

               USART                                    5

     Comm

               USB                                      1

               CAN                                      1

               SDIO                                     1

     GPIOs                             51                  80           112

     12-bit ADC                        3                   3            3

     Number of channels                16                  16           21

     12-bit DAC                                         2

     Number of channels                                 2

     CPU frequency                                      72 MHz

     Operating voltage                              2.0 to 3.6 V

     Operating temperatures     Ambient temperatures: 40 to +85 C /40 to +105 C (see Table 10)
                                          Junction temperature: 40 to + 125 C (see Table 10)

     Package                    LQFP64 WLCSP64 LQFP100, BGA100 LQFP144, BGA144

     1. 64 KB RAM for 256 KB Flash are available on devices delivered in CSP packages only.

     2. For the LQFP100 and BGA100 packages, only FSMC Bank1 and Bank2 are available. Bank1 can only
          support a multiplexed NOR/PSRAM memory using the NE1 Chip Select. Bank2 can only support a 16- or
          8-bit NAND Flash memory using the NCE2 Chip Select. The interrupt line cannot be used since Port G is
          not available in this package.

     3. The SPI2 and SPI3 interfaces give the flexibility to work in an exclusive way in either the SPI mode or the
          I2S audio mode.

                                Doc ID 14611 Rev 7                           11/123
Description                                                                                                                 STM32F103xC, STM32F103xD, STM32F103xE

Figure 1. STM32F103xC, STM32F103xD and STM32F103xE performance line block diagram

           TRACECLK           TPIU                      Pbus                            Trace                                                              VDD        @VDD
           TRACED[0:3]                      Trace/trig                                  controller                                                                     Power
           as AS
                              SW/JTAG                                                                 Flash 512 Kbytes                                             Volt. reg.
                 NJTRST                                                                                     64 bit                                                 3.3 V to 1.8 V
                      JTDI                                           Ibus                     Flash obl                                                                                   VSS
                              Cortex-M3 CPU                                                      interface                                                         @VDDA
         JTCK/SWCLK                                                                                                                                               Supply                  NRST
          JTMS/SWDIO          Fmax: 48/72 MHz Dbus                                                                                                                supervision             VDDA
                                                                                                                                                                  POR /PDR                VSSA
                     JTDO                               System  Bus Matrix                                                                                 POR
                     as AF                                                                                                                                             PVD               OSC_IN
                                                                                                               SRAM         @VDDA                          Reset                         OSC_OUT
                 A[25:0]                                                                                       64 KB                                                    @VDD
                 D[15:0]      NVIC                                                                                                                         Int        XTAL OSC           VBAT =1.8 V to 3.6 V
                                                                                                                                                                      4-16 MHz           OSC32_IN
                     CLK                                                                                                    RC 8 MHz                                                     OSC32_OUT
                    NOE                                                                                                                                            IWDG
                    NWE       GP DMA1                                                                                       RC 40 kHz                             Standby                  TAMPER-RTC/
                 NE[4:1]      7 channels                                                                                                                          interface                ALARM/SECOND OUT
               NBL[1:0]                                                                 AHB: Fmax = 48/72 MHz               PLL
                 NWAIT        GP DMA2                                                                                                                                  @VBAT                4 channels, ETR as AF
        NL (or NADV)          5 channels                                                                       Reset &      PCLK1                                  XTAL32 kHz               4 channels, ETR as AF
                   as AF                                                                                       Clock        PCLK2                                                           4 channels, ETR as AF
                                      FSMC                                                                     control      HCLK                                                            4 channels as AF
                  D[7:0]                                                                                                    FCLK                                                            RX, TX, CTS, RTS,
                   CMD                                                                                                                                                                      CK as AF
             CK as AF                 SDIO                                                                                                                        RTC  Backup               RX, TX, CTS, RTS,
                                                                                                                                                                  AWU    reg                CK as AF
                      112AF                                                                                                                                                                 RX,TX as AF
                                                                                                                                                                  Backup interface          RX,TX as AF
                    PA[15:0]                                                                                                                                                                MOSI/SD, MISO
                                                                                        AHB2                   AHB2                                               TIM2                      SCK/CK, MCK, NSS/WS as AF
                   PB[15:0]                                                             APB2                   APB1                                                                         MOSI/SD, MISO
                                                                                                                                                                                            SCK/CK, MCK, NSS/WS as AF
                   PC[15:0]   EXT.IT                                                                                                                              TIM3                      SCL, SDA, SMBA as AF
                              WKUP                                                                                                                                                          SCL, SDA, SMBA as AF
                   PD[15:0]
                              GPIO port A                                                                                          APB1: Fmax = 24/36 MHz         TIM4                     USBDP/CAN_TX
                   PE[15:0]                                                                                                                                                                USBDM/CAN_RX
                              GPIO port B                                                                                                                         TIM5
                   PF[15:0]                                                                                                                                                               DAC_OUT1 as AF
                              GPIO port C                                                                                                                         USART2                  DAC_OUT2 as AF
                   PG[15:0]
      4 channels              GPIO port D                       APB2: Fmax = 48/72 MHz                                                                                  USART3                                        ai14666f
      3 compl. channels       GPIO port E                                                                                                                                UART4
      BKIN, ETR as AF         GPIO port F                                                                                                                                UART5
      4 channels              GPIO port G                                                                                                                         2x(S8PxiI1t2)6/bI2 S2
      3 compl. channels                                                                                                                                           2x(S8Pxi1It3)6b/ I2S3
      BKIN, ETR as AF              TIM1                                                                                                                                   I2C1
       MOSI, MISO,                TIM8
       SCK, NSS as AF
                              SPI1                                                                             SRAM 512 B                                         I2C2
          RX, TX, CTS,
          RTS, CK as AF            USART1                                                                             WWDG                                        bxCAN device
                              Temp. sensor
8 ADC123_INs                                                                                                                                                      USB 2.0 FS
common to the 3 ADCs                                                                                                                                              device
8 ADC12_INs common
to ADC1 & ADC2                12-bit ADC1 IF                                                                          TIM6                                        IF 12bit DAC1
5 ADC3_INs on ADC3            12-bit ADC2 IF                                                                          TIM7                                        IF
                              12-bit ADC3 IF
                      VREF                                                                                                                                            12bit DAC 2
                      VREF+    @ VDDA
                                                                                                                                                                   @VDDA

1. TA = 40 C to +85 C (suffix 6, see Table 71) or 40 C to +105 C (suffix 7, see Table 71), junction temperature up to
     105 C or 125 C, respectively.

2. AF = alternate function on I/O port pin.

12/123                                                                                        Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                                                        Description

Figure 2. Clock tree

                                                                    USB            48 MHz          USBCLK
                                                                 Prescaler                         to USB interface

                                                                   /1, 1.5

                                                                                          I2S3CLK           to I2S3

                                                                 Peripheral clock         I2S2CLK
                                                                 enable                                     to I2S2

                                                                 Peripheral clock                           SDIOCLK to SDIO

              8 MHz                                              enable     Peripheral clock
              HSI RC
                            HSI                                             enable                          FSMCCLK to FSMC
                                    /2                                      Peripheral clock

                                                                            enable                          HCLK
                                                                             72 MHz max                     to AHB bus, core,

                                                                                   Clock                    memory and DMA

                                                   SW                            Enable (4 bits)            to Cortex System timer
                                                                            /8
              PLLSRC PLLMUL
                                                                                                            FCLK Cortex
                             ..., x16
                          x2, x3, x4          HSI  SYSCLK AHB                    APB1                       free running clock
                                         PLLCLK    72 MHz Prescaler           Prescaler
                              PLL                   max /1, 2..512          /1, 2, 4, 8, 16   36 MHz max             PCLK1
                                              HSE
                                                                                                                        to APB1
                                                                                                   Peripheral Clock peripherals

                                                                                                   Enable (20 bits)

                                                   CSS                      TIM2,3,4,5,6,7                           to TIM2,3,4,5,6 and 7
                                                                            If (APB1 prescaler =1) x1                 TIMXCLK

                                                                                                   else x2

                                                                                                   Peripheral Clock

                                                                                                            Enable (6 bits)

                            PLLXTPRE                                             APB2         72 MHz max             PCLK2
                             /2                                               Prescaler
   OSC_OUT    4-16 MHz                                                      /1, 2, 4, 8, 16                            peripherals to APB2
      OSC_IN  HSE OSC                                                                             Peripheral Clock

  OSC32_IN                                                                                         Enable (15 bits)
OSC32_OUT
                                                                            TIM1 & 8 timers                                  to TIM1 and TIM8
                                                                            If (APB2 prescaler =1) x1
                                                                                                                     TIMxCLK
                                                                                              else x2

                                                                                                            Peripheral Clock

              LSE OSC            /128                    to RTC                ADC                         Enable (2 bit)
              32.768 kHz            LSE  RTCCLK                             Prescaler                                       to ADC1, 2 or 3
                                                                            /2, 4, 6, 8
                                                                                                  ADCCLK

                                 RTCSEL[1:0]                                       /2                       HCLK/2

                                                                                                            To SDIO AHB interface

                                         to Independent Watchdog (IWDG)                   Peripheral clock

              LSI RC             LSI                                                      enable
              40 kHz
                                                        IWDGCLK

              Main               /2      PLLCLK                                        Legend:
                                         HSI                                           HSE = High Speed External clock signal
              Clock Output               HSE                                           HSI = High Speed Internal clock signal
                                         SYSCLK                                        LSI = Low Speed Internal clock signal
MCO                                                                                    LSE = Low Speed External clock signal

                            MCO                                                                                                                 ai14752b

1. When the HSI is used as a PLL clock input, the maximum system clock frequency that can be achieved is
     64 MHz.

2. For the USB function to be available, both HSE and PLL must be enabled, with the CPU running at either
     48 MHz or 72 MHz.

3. To have an ADC conversion time of 1 s, APB2 must be at 14 MHz, 28 MHz or 56 MHz.

                                         Doc ID 14611 Rev 7                                                                         13/123
Description                                         STM32F103xC, STM32F103xD, STM32F103xE

2.2          Full compatibility throughout the family

             The STM32F103xx is a complete family whose members are fully pin-to-pin, software and
             feature compatible. In the reference manual, the STM32F103x4 and STM32F103x6 are
             identified as low-density devices, the STM32F103x8 and STM32F103xB are referred to as
             medium-density devices and the STM32F103xC, STM32F103xD and STM32F103xE are
             referred to as high-density devices.

             Low-density and high-density devices are an extension of the STM32F103x8/B medium-
             density devices, they are specified in the STM32F103x4/6 and STM32F103xC/D/E
             datasheets, respectively. Low-density devices feature lower Flash memory and RAM
             capacities, less timers and peripherals. High-density devices have higher Flash memory
             and RAM capacities, and additional peripherals like SDIO, FSMC, I2S and DAC while
             remaining fully compatible with the other members of the family.

             The STM32F103x4, STM32F103x6, STM32F103xC, STM32F103xD and STM32F103xE
             are a drop-in replacement for the STM32F103x8/B devices, allowing the user to try different
             memory densities and providing a greater degree of freedom during the development cycle.

             Moreover, the STM32F103xx performance line family is fully compatible with all existing
             STM32F101xx access line and STM32F102xx USB access line devices.

             Table 3. STM32F103xx family                               High-density devices
                          Low-density devices Medium-density devices

                           16 KB   32 KB     64 KB  128 KB             256 KB    384 KB  512 KB
             Pinout Flash         Flash(1)   Flash   Flash              Flash     Flash   Flash

             6 KB RAM 10 KB RAM 20 KB RAM 20 KB RAM                      48 or   64 KB RAM 64 KB RAM
                                                                       64 KB(2)

                                                                         RAM

             144                             3 USARTs                5 USARTs

             100                             3 16-bit timers         4 16-bit timers, 2 basic timers
                                             2 SPIs, 2 I2Cs, USB,  3 SPIs, 2 I2Ss, 2 I2Cs
             64 2 USARTs
                     2 16-bit timers       CAN, 1 PWM timer        USB, CAN, 2 PWM timers
                     1 SPI, 1 I2C, USB,
                                             2 ADCs                  3 ADCs, 2 DACs, 1 SDIO
             48 CAN, 1 PWM timer                                     FSMC (100- and 144-pin packages(3))
             36 2 ADCs

             1. For orderable part numbers that do not show the A internal code after the temperature range code (6 or 7),
                  the reference datasheet for electrical characteristics is that of the STM32F103x8/B medium-density
                  devices.

             2. 64 KB RAM for 256 KB Flash are available on devices delivered in CSP packages only.

             3. Ports F and G are not available in devices delivered in 100-pin packages.

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STM32F103xC, STM32F103xD, STM32F103xE  Description

2.3    Overview

2.3.1  ARM CortexTM-M3 core with embedded Flash and SRAM

2.3.2  The ARM CortexTM-M3 processor is the latest generation of ARM processors for embedded
2.3.3  systems. It has been developed to provide a low-cost platform that meets the needs of MCU
       implementation, with a reduced pin count and low-power consumption, while delivering
2.3.4  outstanding computational performance and an advanced system response to interrupts.
2.3.5  The ARM CortexTM-M3 32-bit RISC processor features exceptional code-efficiency,
       delivering the high-performance expected from an ARM core in the memory size usually
       associated with 8- and 16-bit devices.
       With its embedded ARM core, STM32F103xC, STM32F103xD and STM32F103xE
       performance line family is compatible with all ARM tools and software.
       Figure 1 shows the general block diagram of the device family.

       Embedded Flash memory

       Up to 512 Kbytes of embedded Flash is available for storing programs and data.

       CRC (cyclic redundancy check) calculation unit

       The CRC (cyclic redundancy check) calculation unit is used to get a CRC code from a 32-bit
       data word and a fixed generator polynomial.
       Among other applications, CRC-based techniques are used to verify data transmission or
       storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of
       verifying the Flash memory integrity. The CRC calculation unit helps compute a signature of
       the software during runtime, to be compared with a reference signature generated at link-
       time and stored at a given memory location.

       Embedded SRAM

       Up to 64 Kbytes of embedded SRAM accessed (read/write) at CPU clock speed with 0 wait
       states.

       FSMC (flexible static memory controller)

       The FSMC is embedded in the STM32F103xC, STM32F103xD and STM32F103xE
       performance line family. It has four Chip Select outputs supporting the following modes: PC
       Card/Compact Flash, SRAM, PSRAM, NOR and NAND.
       Functionality overview:
        The three FSMC interrupt lines are ORed in order to be connected to the NVIC
        Write FIFO
        Code execution from external memory except for NAND Flash and PC Card
        The targeted frequency, fCLK, is HCLK/2, so external access is at 36 MHz when HCLK

             is at 72 MHz and external access is at 24 MHz when HCLK is at 48 MHz

       Doc ID 14611 Rev 7              15/123
Description  STM32F103xC, STM32F103xD, STM32F103xE

2.3.6        LCD parallel interface
2.3.7
             The FSMC can be configured to interface seamlessly with most graphic LCD controllers. It
2.3.8        supports the Intel 8080 and Motorola 6800 modes, and is flexible enough to adapt to
2.3.9        specific LCD interfaces. This LCD parallel interface capability makes it easy to build cost-
             effective graphic applications using LCD modules with embedded controllers or high-
             performance solutions using external controllers with dedicated acceleration.

             Nested vectored interrupt controller (NVIC)

             The STM32F103xC, STM32F103xD and STM32F103xE performance line embeds a nested
             vectored interrupt controller able to handle up to 60 maskable interrupt channels (not
             including the 16 interrupt lines of CortexTM-M3) and 16 priority levels.
              Closely coupled NVIC gives low latency interrupt processing
              Interrupt entry vector table address passed directly to the core
              Closely coupled NVIC core interface
              Allows early processing of interrupts
              Processing of late arriving higher priority interrupts
              Support for tail-chaining
              Processor state automatically saved
              Interrupt entry restored on interrupt exit with no instruction overhead

             This hardware block provides flexible interrupt management features with minimal interrupt
             latency.

             External interrupt/event controller (EXTI)

             The external interrupt/event controller consists of 19 edge detector lines used to generate
             interrupt/event requests. Each line can be independently configured to select the trigger
             event (rising edge, falling edge, both) and can be masked independently. A pending register
             maintains the status of the interrupt requests. The EXTI can detect an external line with a
             pulse width shorter than the Internal APB2 clock period. Up to 112 GPIOs can be connected
             to the 16 external interrupt lines.

             Clocks and startup

             System clock selection is performed on startup, however the internal RC 8 MHz oscillator is
             selected as default CPU clock on reset. An external 4-16 MHz clock can be selected, in
             which case it is monitored for failure. If failure is detected, the system automatically switches
             back to the internal RC oscillator. A software interrupt is generated if enabled. Similarly, full
             interrupt management of the PLL clock entry is available when necessary (for example with
             failure of an indirectly used external oscillator).

             Several prescalers allow the configuration of the AHB frequency, the high speed APB
             (APB2) and the low speed APB (APB1) domains. The maximum frequency of the AHB and
             the high speed APB domains is 72 MHz. The maximum allowed frequency of the low speed
             APB domain is 36 MHz. See Figure 2 for details on the clock tree.

16/123       Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE  Description

2.3.10  Boot modes
2.3.11
2.3.12  At startup, boot pins are used to select one of three boot options:
2.3.13   Boot from User Flash
         Boot from System Memory
         Boot from embedded SRAM

        The boot loader is located in System Memory. It is used to reprogram the Flash memory by
        using USART1.

        Power supply schemes

         VDD = 2.0 to 3.6 V: external power supply for I/Os and the internal regulator.
              Provided externally through VDD pins.

         VSSA, VDDA = 2.0 to 3.6 V: external analog power supplies for ADC, Reset blocks, RCs
              and PLL (minimum voltage to be applied to VDDA is 2.4 V when the ADC is used). VDDA
              and VSSA must be connected to VDD and VSS, respectively.

         VBAT = 1.8 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and backup
              registers (through power switch) when VDD is not present.

        For more details on how to connect power pins, refer to Figure 12: Power supply scheme.

        Power supply supervisor

        The device has an integrated power-on reset (POR)/power-down reset (PDR) circuitry. It is
        always active, and ensures proper operation starting from/down to 2 V. The device remains
        in reset mode when VDD is below a specified threshold, VPOR/PDR, without the need for an
        external reset circuit.

        The device features an embedded programmable voltage detector (PVD) that monitors the
        VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
        generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is higher
        than the VPVD threshold. The interrupt service routine can then generate a warning
        message and/or put the MCU into a safe state. The PVD is enabled by software. Refer to
        Table 12: Embedded reset and power control block characteristics for the values of
        VPOR/PDR and VPVD.

        Voltage regulator

        The regulator has three operation modes: main (MR), low power (LPR) and power down.
         MR is used in the nominal regulation mode (Run)
         LPR is used in the Stop modes.
         Power down is used in Standby mode: the regulator output is in high impedance: the

              kernel circuitry is powered down, inducing zero consumption (but the contents of the
              registers and SRAM are lost)

        This regulator is always enabled after reset. It is disabled in Standby mode.

        Doc ID 14611 Rev 7             17/123
Description  STM32F103xC, STM32F103xD, STM32F103xE

2.3.14       Low-power modes

Note:        The STM32F103xC, STM32F103xD and STM32F103xE performance line supports three
             low-power modes to achieve the best compromise between low power consumption, short
2.3.15       startup time and available wakeup sources:
2.3.16        Sleep mode

                   In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can
                   wake up the CPU when an interrupt/event occurs.
              Stop mode
                   Stop mode achieves the lowest power consumption while retaining the content of
                   SRAM and registers. All clocks in the 1.8 V domain are stopped, the PLL, the HSI RC
                   and the HSE crystal oscillators are disabled. The voltage regulator can also be put
                   either in normal or in low-power mode.
                   The device can be woken up from Stop mode by any of the EXTI line. The EXTI line
                   source can be one of the 16 external lines, the PVD output, the RTC alarm or the USB
                   wakeup.
              Standby mode
                   The Standby mode is used to achieve the lowest power consumption. The internal
                   voltage regulator is switched off so that the entire 1.8 V domain is powered off. The
                   PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering
                   Standby mode, SRAM and register contents are lost except for registers in the Backup
                   domain and Standby circuitry.
                   The device exits Standby mode when an external reset (NRST pin), an IWDG reset, a
                   rising edge on the WKUP pin, or an RTC alarm occurs.

             The RTC, the IWDG, and the corresponding clock sources are not stopped by entering Stop
             or Standby mode.

             DMA

             The flexible 12-channel general-purpose DMAs (7 channels for DMA1 and 5 channels for
             DMA2) are able to manage memory-to-memory, peripheral-to-memory and memory-to-
             peripheral transfers. The two DMA controllers support circular buffer management,
             removing the need for user code intervention when the controller reaches the end of the
             buffer.

             Each channel is connected to dedicated hardware DMA requests, with support for software
             trigger on each channel. Configuration is made by software and transfer sizes between
             source and destination are independent.

             The DMA can be used with the main peripherals: SPI, I2C, USART, general-purpose, basic
             and advanced-control timers TIMx, DAC, I2S, SDIO and ADC.

             RTC (real-time clock) and backup registers

             The RTC and the backup registers are supplied through a switch that takes power either on
             VDD supply when present or through the VBAT pin. The backup registers are forty-two 16-bit
             registers used to store 84 bytes of user application data when VDD power is not present.
             They are not reset by a system or power reset, and they are not reset when the device
             wakes up from the Standby mode.

             The real-time clock provides a set of continuously running counters which can be used with
             suitable software to provide a clock calendar function, and provides an alarm interrupt and a

18/123       Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                  Description

        periodic interrupt. It is clocked by a 32.768 kHz external crystal, resonator or oscillator, the
        internal low power RC oscillator or the high-speed external clock divided by 128. The
        internal low-speed RC has a typical frequency of 40 kHz. The RTC can be calibrated using
        an external 512 Hz output to compensate for any natural quartz deviation. The RTC features
        a 32-bit programmable counter for long term measurement using the Compare register to
        generate an alarm. A 20-bit prescaler is used for the time base clock and is by default
        configured to generate a time base of 1 second from a clock at 32.768 kHz.

2.3.17  Timers and watchdogs

        The high-density STM32F103xx performance line devices include up to two advanced-
        control timers, up to four general-purpose timers, two basic timers, two watchdog timers and
        a SysTick timer.

        Table 4 compares the features of the advanced-control, general-purpose and basic timers.

        Table 4. High-density timer feature comparison

        Timer   Counter    Counter  Prescaler    DMA request Capture/compare Complementary
               resolution    type     factor
                                                 generation  channels  outputs

        TIM1,  16-bit         Up, Any integer    Yes         4         Yes
        TIM8                down, between 1
                           up/down and 65536

        TIM2,  16-bit         Up, Any integer    Yes         4         No
        TIM3,               down, between 1
        TIM4,              up/down and 65536
        TIM5

        TIM6,                       Any integer
        TIM7
               16-bit      Up between 1          Yes         0         No

                                    and 65536

        Advanced-control timers (TIM1 and TIM8)

        The two advanced-control timers (TIM1 and TIM8) can each be seen as a three-phase
        PWM multiplexed on 6 channels. They have complementary PWM outputs with
        programmable inserted dead-times. They can also be seen as a complete general-purpose
        timer. The 4 independent channels can be used for:
         Input capture
         Output compare
         PWM generation (edge or center-aligned modes)
         One-pulse mode output

        If configured as a standard 16-bit timer, it has the same features as the TIMx timer. If
        configured as the 16-bit PWM generator, it has full modulation capability (0-100%).

        In debug mode, the advanced-control timer counter can be frozen and the PWM outputs
        disabled to turn off any power switch driven by these outputs.

        Many features are shared with those of the general-purpose TIM timers which have the
        same architecture. The advanced-control timer can therefore work together with the TIM
        timers via the Timer Link feature for synchronization or event chaining.

                                    Doc ID 14611 Rev 7                      19/123
Description  STM32F103xC, STM32F103xD, STM32F103xE

2.3.18       General-purpose timers (TIMx)

             There are up to 4 synchronizable general-purpose timers (TIM2, TIM3, TIM4 and TIM5)
             embedded in the STM32F103xC, STM32F103xD and STM32F103xE performance line
             devices. These timers are based on a 16-bit auto-reload up/down counter, a 16-bit prescaler
             and feature 4 independent channels each for input capture/output compare, PWM or one-
             pulse mode output. This gives up to 16 input captures / output compares / PWMs on the
             largest packages.
             The general-purpose timers can work together with the advanced-control timer via the Timer
             Link feature for synchronization or event chaining. Their counter can be frozen in debug
             mode. Any of the general-purpose timers can be used to generate PWM outputs. They all
             have independent DMA request generation.

             These timers are capable of handling quadrature (incremental) encoder signals and the
             digital outputs from 1 to 3 hall-effect sensors.

             Basic timers TIM6 and TIM7

             These timers are mainly used for DAC trigger generation. They can also be used as a
             generic 16-bit time base.

             Independent watchdog

             The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is
             clocked from an independent 40 kHz internal RC and as it operates independently from the
             main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog
             to reset the device when a problem occurs, or as a free running timer for application timeout
             management. It is hardware or software configurable through the option bytes. The counter
             can be frozen in debug mode.

             Window watchdog

             The window watchdog is based on a 7-bit downcounter that can be set as free running. It
             can be used as a watchdog to reset the device when a problem occurs. It is clocked from the
             main clock. It has an early warning interrupt capability and the counter can be frozen in
             debug mode.

             SysTick timer

             This timer is dedicated to real-time operating systems, but could also be used as a standard
             down counter. It features:
              A 24-bit down counter
              Autoreload capability
              Maskable system interrupt generation when the counter reaches 0.
              Programmable clock source

             IC bus

             Up to two IC bus interfaces can operate in multimaster and slave modes. They can support
             standard and fast modes.

             They support 7/10-bit addressing mode and 7-bit dual addressing mode (as slave). A
             hardware CRC generation/verification is embedded.

             They can be served by DMA and they support SMBus 2.0/PMBus.

20/123       Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE  Description

2.3.19  Universal synchronous/asynchronous receiver transmitters (USARTs)

2.3.20  The STM32F103xC, STM32F103xD and STM32F103xE performance line embeds three
2.3.21  universal synchronous/asynchronous receiver transmitters (USART1, USART2 and
2.3.22  USART3) and two universal asynchronous receiver transmitters (UART4 and UART5).
2.3.23
        These five interfaces provide asynchronous communication, IrDA SIR ENDEC support,
        multiprocessor communication mode, single-wire half-duplex communication mode and
        have LIN Master/Slave capability.

        The USART1 interface is able to communicate at speeds of up to 4.5 Mbit/s. The other
        available interfaces communicate at up to 2.25 Mbit/s.

        USART1, USART2 and USART3 also provide hardware management of the CTS and RTS
        signals, Smart Card mode (ISO 7816 compliant) and SPI-like communication capability. All
        interfaces can be served by the DMA controller except for UART5.

        Serial peripheral interface (SPI)

        Up to three SPIs are able to communicate up to 18 Mbits/s in slave and master modes in
        full-duplex and simplex communication modes. The 3-bit prescaler gives 8 master mode
        frequencies and the frame is configurable to 8 bits or 16 bits. The hardware CRC
        generation/verification supports basic SD Card/MMC modes.

        All SPIs can be served by the DMA controller.

        Inter-integrated sound (I2S)

        Two standard I2S interfaces (multiplexed with SPI2 and SPI3) are available, that can be
        operated in master or slave mode. These interfaces can be configured to operate with 16/32
        bit resolution, as input or output channels. Audio sampling frequencies from 8 kHz up to
        48 kHz are supported. When either or both of the I2S interfaces is/are configured in master
        mode, the master clock can be output to the external DAC/CODEC at 256 times the
        sampling frequency.

        SDIO

        An SD/SDIO/MMC host interface is available, that supports MultiMediaCard System
        Specification Version 4.2 in three different databus modes: 1-bit (default), 4-bit and 8-bit.
        The interface allows data transfer at up to 48 MHz in 8-bit mode, and is compliant with SD
        Memory Card Specifications Version 2.0.
        The SDIO Card Specification Version 2.0 is also supported with two different databus
        modes: 1-bit (default) and 4-bit.

        The current version supports only one SD/SDIO/MMC4.2 card at any one time and a stack
        of MMC4.1 or previous.

        In addition to SD/SDIO/MMC, this interface is also fully compliant with the CE-ATA digital
        protocol Rev1.1.

        Controller area network (CAN)

        The CAN is compliant with specifications 2.0A and B (active) with a bit rate up to 1 Mbit/s. It
        can receive and transmit standard frames with 11-bit identifiers as well as extended frames
        with 29-bit identifiers. It has three transmit mailboxes, two receive FIFOs with 3 stages and
        14 scalable filter banks.

        Doc ID 14611 Rev 7             21/123
Description  STM32F103xC, STM32F103xD, STM32F103xE

2.3.24       Universal serial bus (USB)
2.3.25
2.3.26       The STM32F103xC, STM32F103xD and STM32F103xE performance line embed a USB
             device peripheral compatible with the USB full-speed 12 Mbs. The USB interface
2.3.27       implements a full-speed (12 Mbit/s) function interface. It has software-configurable endpoint
             setting and suspend/resume support. The dedicated 48 MHz clock is generated from the
             internal main PLL (the clock source must use a HSE crystal oscillator).

             GPIOs (general-purpose inputs/outputs)

             Each of the GPIO pins can be configured by software as output (push-pull or open-drain), as
             input (with or without pull-up or pull-down) or as peripheral alternate function. Most of the
             GPIO pins are shared with digital or analog alternate functions. All GPIOs are high current-
             capable except for analog inputs.

             The I/Os alternate function configuration can be locked if needed following a specific
             sequence in order to avoid spurious writing to the I/Os registers.

             I/Os on APB2 with up to 18 MHz toggling speed

             ADC (analog to digital converter)

             Three 12-bit analog-to-digital converters are embedded into STM32F103xC, STM32F103xD
             and STM32F103xE performance line devices and each ADC shares up to 21 external
             channels, performing conversions in single-shot or scan modes. In scan mode, automatic
             conversion is performed on a selected group of analog inputs.

             Additional logic functions embedded in the ADC interface allow:
              Simultaneous sample and hold
              Interleaved sample and hold
              Single shunt

             The ADC can be served by the DMA controller.

             An analog watchdog feature allows very precise monitoring of the converted voltage of one,
             some or all selected channels. An interrupt is generated when the converted voltage is
             outside the programmed thresholds.

             The events generated by the general-purpose timers (TIMx) and the advanced-control
             timers (TIM1 and TIM8) can be internally connected to the ADC start trigger and injection
             trigger, respectively, to allow the application to synchronize A/D conversion and timers.

             DAC (digital-to-analog converter)

             The two 12-bit buffered DAC channels can be used to convert two digital signals into two
             analog voltage signal outputs. The chosen design structure is composed of integrated
             resistor strings and an amplifier in inverting configuration.

22/123       Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE  Description

2.3.28  This dual digital Interface supports the following features:
2.3.29   two DAC converters: one for each output channel
2.3.30   8-bit or 12-bit monotonic output
         left or right data alignment in 12-bit mode
         synchronized update capability
         noise-wave generation
         triangular-wave generation
         dual DAC channel independent or simultaneous conversions
         DMA capability for each channel
         external triggers for conversion
         input voltage reference VREF+
        Eight DAC trigger inputs are used in the STM32F103xC, STM32F103xD and
        STM32F103xE performance line family. The DAC channels are triggered through the timer
        update outputs that are also connected to different DMA channels.

        Temperature sensor

        The temperature sensor has to generate a voltage that varies linearly with temperature. The
        conversion range is between 2 V < VDDA < 3.6 V. The temperature sensor is internally
        connected to the ADC1_IN16 input channel which is used to convert the sensor output
        voltage into a digital value.

        Serial wire JTAG debug port (SWJ-DP)

        The ARM SWJ-DP Interface is embedded, and is a combined JTAG and serial wire debug
        port that enables either a serial wire debug or a JTAG probe to be connected to the target.
        The JTAG TMS and TCK pins are shared respectively with SWDIO and SWCLK and a
        specific sequence on the TMS pin is used to switch between JTAG-DP and SW-DP.

        Embedded Trace MacrocellTM

        The ARM Embedded Trace Macrocell provides a greater visibility of the instruction and
        data flow inside the CPU core by streaming compressed data at a very high rate from the
        STM32F10xxx through a small number of ETM pins to an external hardware trace port
        analyzer (TPA) device. The TPA is connected to a host computer using USB, Ethernet, or
        any other high-speed channel. Real-time instruction and data flow activity can be recorded
        and then formatted for display on the host computer running debugger software. TPA
        hardware is commercially available from common development tool vendors. It operates
        with third party debugger software tools.

        Doc ID 14611 Rev 7             23/123
Pinouts and pin descriptions                       STM32F103xC, STM32F103xD, STM32F103xE

3             Pinouts and pin descriptions

Figure 3. STM32F103xC and STM32F103xE performance line BGA144 ballout

        1           2    3    4      5      6      7          8      9      10     11    12

   A         PC13-  PE3  PE2  PE1    PE0     PB4    PB3       PD6    PD7    PA15   PA14  PA13
        TAMPER-RTC                          JTRST  JTDO                            JTCK  JTMS
                                                                            JTDI

   B    PC14-       PE4  PE5  PE6    PB9    PB5    PG15       PG12   PD5    PC11   PC10  PA12

        OSC32_IN

        PC15-                               PB6
   C OSC32_OUT VBAT      PF0  PF1    PB8           PG14       PG11   PD4    PC12   NC    PA11

   D    OSC_IN VSS_5 VDD_5    PF2    BOOT0  PB7    PG13       PG10   PD3    PD1    PA10  PA9

   E OSC_OUT PF3         PF4  PF5    VSS_3 VSS_11 VSS_10      PG9    PD2    PD0    PC9   PA8

   F    NRST        PF7  PF6  VDD_4 VDD_3 VDD_11 VDD_10 VDD_8 VDD_2 VDD_9          PC8   PC7

   G    PF10        PF9  PF8  VSS_4  VDD_6  VDD_7  VDD_1      VSS_8  VSS_2  VSS_9  PG8   PC6

   H    PC0         PC1  PC2  PC3    VSS_6  VSS_7  VSS_1      PE11   PD11   PG7    PG6   PG5

   J    VSSA PA0-WKUP PA4     PC4     PB2/  PG1    PE10       PE12   PD10   PG4    PG3   PG2
                                     BOOT1

   K    VREF       PA1  PA5  PC5    PF13   PG0    PE9        PE13   PD9    PD13   PD14  PD15

   L    VREF+       PA2  PA6  PB0    PF12   PF15   PE8        PE14   PD8    PD12   PB14  PB15

   M    VDDA        PA3  PA7  PB1    PF11   PF14   PE7        PE15   PB10   PB11   PB12  PB13

                                                                                         AI14798b

24/123                                    Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                        Pinouts and pin descriptions

Figure 4. STM32F103xC and STM32F103xE performance line BGA100 ballout

   1      2            3    4          5  6            7     8         9  10

A  PC14-  PC13-        PE2  PB9    PB7    PB4          PB3   PA15  PA14   PA13

   OSC32_INTAMPER-RTC

   PC15-                                  PD5
B OSC32_OUT VBAT       PE3  PB8    PB6                 PD2   PC11  PC10   PA12

C  OSC_IN VSS_5        PE4  PE1    PB5    PD6          PD3   PC12  PA9    PA11

D OSC_OUT VDD_5        PE5  PE0    BOOT0  PD7          PD4   PD0   PA8    PA10

E  NRST   PC2          PE6  VSS_4  VSS_3  VSS_2 VSS_1        PD1   PC9    PC7

F  PC0    PC1          PC3  VDD_4 VDD_3 VDD_2 VDD_1          NC    PC8    PC6

G  VSSA PA0-WKUP PA4        PC4    PB2    PE10         PE14  PB15  PD11   PD15

H  VREF  PA1          PA5  PC5    PE7    PE11         PE15  PB14  PD10   PD14

J  VREF+  PA2          PA6  PB0    PE8    PE12         PB10  PB13  PD9    PD13

K  VDDA   PA3          PA7  PB1    PE9    PE13         PB11  PB12  PD8    PD12

                                                                          AI14601c

                                   Doc ID 14611 Rev 7                           25/123
Pinouts and pin descriptions                                                                                                                              STM32F103xC, STM32F103xD, STM32F103xE

Figure 5. STM32F103xC and STM32F103xE performance line LQFP144 pinout

                     144 VDD_3
                        143 VSS_3
                            142 PE1
                               141 PE0
                                   140 PB9
                                      139 PB8
                                          138 BOOT0
                                              137 PB7
                                                 136 PB6
                                                     135 PB5
                                                        134 PB4
                                                            133 PB3
                                                                132 PG15
                                                                   131 VDD_11
                                                                       130 VSS_11
                                                                          129 PG14
                                                                              128 PG13
                                                                                  127 PG12
                                                                                     126 PG11
                                                                                         125 PG10
                                                                                            124 PG9
                                                                                                123 PD7
                                                                                                    122 PD6
                                                                                                       121 VDD_10
                                                                                                           120 VSS_10
                                                                                                              119 PD5
                                                                                                                  118 PD4
                                                                                                                     117 PD3
                                                                                                                         116 PD2
                                                                                                                             115 PD1
                                                                                                                                114 PD0
                                                                                                                                    113 PC12
                                                                                                                                       112 PC11
                                                                                                                                           111 PC10
                                                                                                                                               110 PA15
                                                                                                                                                  109 PA14

        PE2 1                                                                                                                                                                                                                                                                                                       108 VDD_2
                                                                                                                                                                                                                                                                                                                    107 VSS_2
        PE3 2                                                                                                                                                                                                                                                                                                       106 NC
                                                                                                                                                                                                                                                                                                                    105 PA13
        PE4 3                                                                                                                                                                                                                                                                                                       104 PA12
                                                                                                                                                                                                                                                                                                                    103 PA11
        PE5 4                                                                                                                                                                                                                                                                                                       102 PA10
                                                                                                                                                                                                                                                                                                                    101 PA9
        PE6 5                                                                                                                                                                                                                                                                                                       100 PA8

        VBAT 6                                                                                                                                                                                                                                                                                                       99 PC9
                                                                                                                                                                                                                                                                                                                     98 PC8
PC13-TAMPER-RTC 7                                                                                                                                                                                                                                                                                                    97 PC7
                                                                                                                                                                                                                                                                                                                     96 PC6
PC14-OSC32_IN 8                                                                                                                                                                                                                                                                                                      95 VDD_9
                                                                                                                                                                                                                                                                                                                     94 VSS_9
PC15-OSC32_OUT 9                                                                                                                                                                                                                                                                                                     93 PG8
                                                                                                                                                                                                                                                                                                                     92 PG7
        PF0 10                                                                                                                                                                                                                                                                                                       91 PG6
                                                                                                                                                                                                                                                                                                                     90 PG5
        PF1 11                                                                                                                                                                                                                                                                                                       89 PG4
                                                                                                                                                                                                                                                                                                                     88 PG3
        PF2 12                                                                                                                                                                                                                                                                                                       87 PG2
                                                                                                                                                                                                                                                                                                                     86 PD15
        PF3 13                                                                                                                                                                                                                                                                                                       85 PD14
                                                                                                                                                                                                                                                                                                                     84 VDD_8
        PF4 14                                                                                                                                                                                                                                                                                                       83 VSS_8
                                                                                                                                                                                                                                                                                                                     82 PD13
        PF5 15                                                                                                                                                                                                                                                                                                       81 PD12
                                                                                                                                                                                                                                                                                                                     80 PD11
        VSS_5  16                                                                                                                            LQFP144                                                                                                                                                                 79 PD10
                                                                                                                                                                                                                                                                                                                     78 PD9
        VDD_5  17                                                                                                                                                                                                                                                                                                    77 PD8
                                                                                                                                                                                                                                                                                                                     76 PB15
        PF6 18                                                                                                                                                                                                                                                                                                       75 PB14
                                                                                                                                                                                                                                                                                                                     74 PB13
        PF7 19                                                                                                                                                                                                                                                                                                       73 PB12

        PF8 20                                                                                                                                                                                                                                                                                                                      ai14667

        PF9 21

        PF10 22

        OSC_IN 23

        OSC_OUT 24

        NRST 25

        PC0 26

        PC1 27

        PC2 28

        PC3 29

        VSSA   30

        VREF-  31

        VREF+  32

        VDDA   33

        PA0-WKUP 34

        PA1 35

        PA2 36

                     PA3 37  38     39     PA4 40  PA5 41  PA6 42  PA7 43  PC4 44  PC5 45  PB0 46  PB1 47  PB2 48  PF11 49  PF12 50  51  52      PF13 53  PF14 54  PF15 55  PG0 56  PG1 57  PE7 58  PE8 59  PE9 60  61  62      PE10 63  PE11 64  PE12 65  PE13 66  PE14 67  PE15 68  PB10 69  PB11 70  71  72

                             VSS_4  VDD_4                                                                                            VSS_6  VDD_6                                                                   VSS_7  VDD_7                                                                        VSS_1  VDD_1

26/123                                                                                                     Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE             Pinouts and pin descriptions

Figure 6. STM32F103xC and STM32F103xE performance line LQFP100 pinout

                              100 VDD_3
                                 99 VSS_3
                                     98 PE1
                                        97 PE0
                                            96 PB9
                                               95 PB8
                                                   94 BOOT0
                                                      93 PB7
                                                          92 PB6
                                                             91 PB5
                                                                 90 PB4
                                                                    89 PB3
                                                                        88 PD7
                                                                           87 PD6
                                                                               86 PD5
                                                                                   85 PD4
                                                                                      84 PD3
                                                                                          83 PD2
                                                                                             82 PD1
                                                                                                 81 PD0
                                                                                                    80 PC12
                                                                                                        79 PC11
                                                                                                           78 PC10
                                                                                                               77 PA15
                                                                                                                  76 PA14

                      PE2 1            LQFP100    75 VDD_2
                      PE3 2                       74 VSS_2
                      PE4 3                       73 NC
                      PE5 4                       72 PA 13
                      PE6 5                       71 PA 12
                    VBAT 6                        70 PA 11
PC13-TAMPER-RTC 7                                 69 PA 10
    PC14-OSC32_IN 8                               68 PA 9
PC15-OSC32_OUT 9                                 67 PA 8
                  VSS_5 10                        66 PC9
                  VDD_5 11                        65 PC8
                OSC_IN 12                         64 PC7
             OSC_OUT 13                           63 PC6
                   NRST 14                        62 PD15
                      PC0 15                      61 PD14
                      PC1 16                      60 PD13
                      PC2 17                      59 PD12
                      PC3 18                      58 PD11
                    VSSA 19                       57 PD10
                   VREF- 20                       56 PD9
                  VREF+ 21                        55 PD8
                   VDDA 22                        54 PB15
            PA0-WKUP 23                           53 PB14
                      PA1 24                      52 PB13
                      PA2 25                      51 PB12

                              PA3 26
                                 VSS_4 27
                                     VDD_4 28

                                        PA4 29
                                            PA5 30
                                               PA6 31
                                                   PA7 32
                                                      PC4 33
                                                          PC5 34
                                                             PB0 35
                                                                 PB1 36
                                                                    PB2 37
                                                                        PE7 38
                                                                           PE8 39
                                                                               PE9 40
                                                                                   PE10 41
                                                                                      PE11 42
                                                                                          PE12 43
                                                                                             PE13 44
                                                                                                 PE14 45
                                                                                                    PE15 46
                                                                                                        PB10 47
                                                                                                           PB11 48
                                                                                                               VSS_1 49
                                                                                                                  VDD_1 50

                                                                                                                            ai14391

                              Doc ID 14611 Rev 7                                                                            27/123
Pinouts and pin descriptions           STM32F103xC, STM32F103xD, STM32F103xE

        Figure 7. STM32F103xC and STM32F103xE performance line
                         LQFP64 pinout

                                      VDD_ 3
                                         VSS_3
                                             PB9
                                                PB8
                                                    BOOT0
                                                       PB7
                                                           PB6
                                                              PB5
                                                                  PB4
                                                                     PB3
                                                                         PD2
                                                                            PC12
                                                                                PC11
                                                                                   PC10
                                                                                       PA15
                                                                                           PA14

                            VBAT      64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49              VDD_2
        PC13-TAMPER-RTC                                48                                          VSS_2
                                   1                                                               PA13
            PC14-OSC32_IN                                                                          PA12
         PC15-OSC32_OUT            2                   47                                          PA11
                                                                                                   PA10
                  PD0 OSC_IN       3                   46                                          PA9
              PD1 OSC_OUT                                                                          PA8
                                   4                   45                                          PC9
                           NRST                                                                    PC8
                              PC0  5                   44                                          PC7
                              PC1                                                                  PC6
                              PC2  6                   43                                          PB15
                              PC3                                                                  PB14
                                   7                   42                                          PB13
                            VSSA                                                                   PB12
                           VDDA    8                   41
                    PA0-WKUP
                                   9   LQFP64          40
                              PA1
                              PA2  10                  39

                                   11                  38

                                   12                  37

                                   13                  36

                                   14                  35

                                   15                  34

                                   16                  33

                                      17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                       PA3
                                          VSS_4
                                              VDD_4

                                                 PA4
                                                     PA5
                                                        PA6
                                                            PA7
                                                               PC4
                                                                   PC5
                                                                      PB0
                                                                          PB1
                                                                             PB2
                                                                                 PB10
                                                                                    PB11
                                                                                        VSS_1
                                                                                            VDD_1

                                                                                                   ai14392

28/123                             Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                    Pinouts and pin descriptions

Figure 8. STM32F103xC and STM32F103xE performance line
                 WLCSP64 ballout, ball side

   8     7      6                      5      4    3     2     1

A  VDD_3 VSS_3 BOOT0 PB5                      PB3  PD2   PC10 VDD_2

B  PC14 PC15 PB9                       PB6    PB4  PC11  PA14  BYPASS/
                                                               VSS_2

C  PC13 NRST VBAT                      PB7    PC12 PA15 PA12 PA11

D  OSC_IN OSC_OUT PC2 PB8                     PA13 PA10 PA9    PC9

E  PC0   VSSA   PA1                    PA5    PA8 PC8    PC7   PC6

F  PC1   VREF+  PA0-                   VSS_4  PB1  PB11 PB14 PB15
                WKUP

G  VDDA  PA3    VDD_4                  PA6    PA7 PB10 PB12 PB13

H  PA2 PA4      PC4 PC5                       PB0  PB2   VSS_1 VDD_1

                                                                        ai15460b

                Doc ID 14611 Rev 7                                      29/123
Pinouts and pin descriptions                                                     STM32F103xC, STM32F103xD, STM32F103xE

Table 5. High-density STM32F103xx pin definitions

        Pins                                                                                    Alternate functions(4)
LFBGA144
      LFBGA100                                                                       Main
             WLCSP64                                                             function(3)

                   LQFP64                                                        (after reset)
                         LQFP100
                               LQFP144

                                                           Type(1)
                                                                 I / O Level(2)
                    Pin name

                                                                                                Default              Remap

A3 A3 - - 1 1                 PE2  I/O FT                                        PE2            TRACECK/ FSMC_A23

A2 B3 - - 2 2                 PE3  I/O FT                                        PE3            TRACED0/FSMC_A19

B2 C3 - - 3 3                 PE4  I/O FT                                        PE4            TRACED1/FSMC_A20

B3 D3 - - 4 4                 PE5  I/O FT                                        PE5            TRACED2/FSMC_A21

B4 E3 - - 5 5                 PE6  I/O FT                                        PE6            TRACED3/FSMC_A22

C2 B2 C6 1 6 6      VBAT           S                                               VBAT
                                                                                 PC13(6)
A1 A2 C8 2    7  7  PC13-TAMPER-   I/O                                                          TAMPER-RTC
                          RTC(5)

B1 A1 B8 3    8  8      PC14-      I/O                                           PC14(6)        OSC32_IN
                    OSC32_IN(5)

C1 B1 B7 4    9  9        PC15-    I/O                                           PC15(6)        OSC32_OUT
                    OSC32_OUT(5)

C3 - - - - 10                 PF0  I/O FT                                        PF0            FSMC_A0

C4 - - - - 11                 PF1  I/O FT                                        PF1            FSMC_A1

D4 - - - - 12                 PF2  I/O FT                                        PF2            FSMC_A2

E2 - - - - 13                 PF3  I/O FT                                        PF3            FSMC_A3

E3 - - - - 14                 PF4  I/O FT                                        PF4            FSMC_A4

E4 - - - - 15                 PF5  I/O FT                                        PF5            FSMC_A5

D2 C2 - - 10 16     VSS_5          S                                             VSS_5
                                                                                 VDD_5
D3 D2 - - 11 17     VDD_5          S                                              PF6

F3 - - - - 18                 PF6  I/O                                                          ADC3_IN4/FSMC_NIORD

F2 - - - - 19                 PF7  I/O                                           PF7            ADC3_IN5/FSMC_NREG

G3 - - - - 20                 PF8  I/O                                           PF8 ADC3_IN6/FSMC_NIOWR

G2 - - - - 21                 PF9  I/O                                           PF9            ADC3_IN7/FSMC_CD

G1 - - - - 22       PF10           I/O                                           PF10           ADC3_IN8/FSMC_INTR

D1 C1 D8 5 12 23 OSC_IN            I                                             OSC_IN

E1 D1 D7 6 13 24 OSC_OUT O                                                       OSC_OUT

F1 E1 C7 7 14 25    NRST           I/O                                           NRST

H1 F1 E8 8 15 26              PC0  I/O                                           PC0            ADC123_IN10

H2 F2 F8 9 16 27              PC1  I/O                                           PC1            ADC123_IN11

H3 E2 D6 10 17 28             PC2  I/O                                           PC2            ADC123_IN12

H4 F3 - 11 18 29              PC3  I/O                                           PC3            ADC123_IN13

J1 G1 E7 12 19 30   VSSA           S                                             VSSA

30/123                                Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                           Pinouts and pin descriptions

Table 5.       High-density STM32F103xx pin definitions (continued)

          Pins                                                                                  Alternate functions(4)
LFBGA144
      LFBGA100                                                                       Main
             WLCSP64                                                             function(3)

                   LQFP64                                                        (after reset)
                         LQFP100
                               LQFP144

                                                           Type(1)
                                                                 I / O Level(2)
                          Pin name

                                                                                                Default                 Remap

K1 H1 - - 20 31              VREF-  S                                            VREF-
                             VREF+
L1  J1    F7    -  21 32      VDDA  S                                            VREF+

          (7)             PA0-WKUP

M1 K1 G8 13 22 33              PA1  S                                            VDDA

                               PA2                                                              WKUP/USART2_CTS(8)

J2 G2 F6 14 23 34              PA3  I/O                                          PA0              ADC123_IN0
                             VSS_4                                                              TIM2_CH1_ETR
                             VDD_4
                               PA4                                                              TIM5_CH1/TIM8_ETR

                               PA5                                                              USART2_RTS(8)

K2 H2 E6 15 24 35              PA6  I/O                                          PA1            ADC123_IN1/

L2 J2 H8 16 25 36              PA7                                                              TIM5_CH2/TIM2_CH2(8)
                              PC4
M2 K2 G7 17 26 37             PC5                                                               USART2_TX(8)/TIM5_CH3
G4 E4 F5 18 27 38             PB0
F4 F4 G6 19 28 39             PB1   I/O                                          PA2            ADC123_IN2/
J3 G3 H7 20 29 40             PB2                                                               TIM2_CH3 (8)
                              PF11
K3 H3 E5 21 30 41             PF12  I/O                                          PA3            USART2_RX(8)/TIM5_CH4
                                                                                                ADC123_IN3/TIM2_CH4(8)
L3 J3 G5 22 31 42
                                    S                                            VSS_4
M3 K3 G4 23 32 43
J4 G4 H6 24 33 44                   S                                            VDD_4
K4 H4 H5 25 34 45
L4 J4 H4 26 35 46                   I/O                                          PA4             SPI1_NSS(8)/
M4 K4 F4 27 36 47                                                                               USART2_CK(8)
J5 G5 H3 28 37 48
M5 - - - - 49                                                                                   DAC_OUT1/ADC12_IN4
L5 - - - - 50
                                    I/O                                          PA5                   SPI1_SCK(8)
                                                                                                DAC_OUT2 ADC12_IN5

                                                                                                SPI1_MISO(8)

                                    I/O                                          PA6            TIM8_BKIN/ADC12_IN6     TIM1_BKIN
                                                                                                                        TIM1_CH1N
                                                                                                TIM3_CH1(8)
                                                                                                                        TIM1_CH2N
                                                                                                SPI1_MOSI(8)/           TIM1_CH3N

                                    I/O                                          PA7            TIM8_CH1N/ADC12_IN7

                                                                                                TIM3_CH2(8)

                                    I/O                                          PC4            ADC12_IN14

                                    I/O                                          PC5            ADC12_IN15

                                    I/O                                          PB0            ADC12_IN8/TIM3_CH3
                                                                                                       TIM8_CH2N

                                    I/O                                          PB1            ADC12_IN9/TIM3_CH4(8)
                                                                                                        TIM8_CH3N

                                    I/O FT PB2/BOOT1

                                    I/O FT PF11                                                 FSMC_NIOS16

                                    I/O FT PF12                                                 FSMC_A6

                                    Doc ID 14611 Rev 7                                                                  31/123
Pinouts and pin descriptions                                                     STM32F103xC, STM32F103xD, STM32F103xE

Table 5.  High-density STM32F103xx pin definitions (continued)

          Pins                                                                                  Alternate functions(4)
LFBGA144
      LFBGA100                                                                       Main
             WLCSP64                                                             function(3)

                   LQFP64                                                        (after reset)
                         LQFP100
                               LQFP144

                                                           Type(1)
                                                                 I / O Level(2)
                         Pin name

                                                                                                Default                Remap

H5 - - - - 51           VSS_6      S                                            VSS_6          FSMC_A7                 TIM1_ETR
G5 - - - - 52            VDD_6      S                                            VDD_6          FSMC_A8                TIM1_CH1N
K5 - - - - 53           PF13      I/O FT                                        PF13           FSMC_A9                 TIM1_CH1
M6 - - - - 54            PF14      I/O FT                                        PF14           FSMC_A10
L6 - - - - 55           PF15      I/O FT                                        PF15           FSMC_A11
K6 - - - - 56            PG0      I/O FT                                         PG0           FSMC_D4
J6 - - - - 57            PG1      I/O FT                                         PG1           FSMC_D5
M7 H5 - - 38 58           PE7      I/O FT                                         PE7           FSMC_D6
L7 J5 - - 39 59          PE8      I/O FT                                         PE8
K7 K5 - - 40 60          PE9      I/O FT                                         PE9                     FSMC_D7      TIM1_CH2N
H6 - - - - 61           VSS_7      S                                            VSS_7                    FSMC_D8       TIM1_CH2
G6 - - - - 62            VDD_7      S                                            VDD_7                    FSMC_D9      TIM1_CH3N
J7 G6 - - 41 63         PE10      I/O FT                                        PE10                    FSMC_D10       TIM1_CH3
H8 H6 - - 42 64         PE11      I/O FT                                        PE11                    FSMC_D11       TIM1_CH4
J8 J6 - - 43 65         PE12      I/O FT                                        PE12                    FSMC_D12      TIM1_BKIN
K8 K6 - - 44 66         PE13      I/O FT                                        PE13           I2C2_SCL/USART3_TX(8)   TIM2_CH3
L8 G7 - - 45 67         PE14      I/O FT                                        PE14           I2C2_SDA/USART3_RX(8)   TIM2_CH4
M8 H7 - - 46 68          PE15      I/O FT                                        PE15
M9 J7 G3 29 47 69        PB10      I/O FT                                        PB10             SPI2_NSS/I2S2_WS/
M10 K7 F3 30 48 70       PB11      I/O FT                                        PB11                   I2C2_SMBA/
H7 E7 H2 31 49 71       VSS_1      S                                            VSS_1
G7 F7 H1 32 50 72        VDD_1      S                                            VDD_1                USART3_CK(8)/
                                                                                                       TIM1_BKIN(8)
M11 K8 G2 33 51 73       PB12      I/O FT                                        PB12
                                                                                                   SPI2_SCK/I2S2_CK
M12 J8 G1 34 52 74       PB13      I/O FT                                        PB13                USART3_CTS(8)/
                                                                                                        TIM1_CH1N
L11 H8 F2 35 53 75       PB14      I/O FT                                        PB14
                                                                                                SPI2_MISO/TIM1_CH2N
L12 G8 F1 36 54 76       PB15      I/O FT                                        PB15                USART3_RTS(8)/
                                   I/O FT
L9 K9 -         - 55 77   PD8      I/O FT                                         PD8             SPI2_MOSI/I2S2_SD    USART3_TX
K9 J9 -         - 56 78   PD9                                                     PD9                 TIM1_CH3N(8)/    USART3_RX

                                                                                                        FSMC_D13

                                                                                                        FSMC_D14

32/123                             Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                           Pinouts and pin descriptions

Table 5.   High-density STM32F103xx pin definitions (continued)

          Pins                                                                                  Alternate functions(4)
LFBGA144
      LFBGA100                                                                       Main
             WLCSP64                                                             function(3)

                   LQFP64                                                        (after reset)
                         LQFP100
                               LQFP144

                                                           Type(1)
                                                                 I / O Level(2)
                         Pin name

                                                                                                Default                Remap

J9 H9 -         - 57 79  PD10      I/O FT                                        PD10           FSMC_D15               USART3_CK
H9 G9 -         - 58 80  PD11      I/O FT                                        PD11           FSMC_A16               USART3_CTS
                         PD12                                                                   FSMC_A17
L10 K10 - - 59 81        PD13      I/O FT                                        PD12           FSMC_A18                TIM4_CH1 /
                         VSS_8                                                                                         USART3_RTS
K10 J10 -       - 60 82  VDD_8     I/O FT                                        PD13
G8 - -          - - 83   PD14       S                                            VSS_8                                   TIM4_CH2
F8 - -         - - 84   PD15       S                                            VDD_8
K11 H10 -       - 61 85   PG2      I/O FT                                        PD14            FSMC_D0               TIM4_CH3
K12 G10 -       - 62 86   PG3      I/O FT                                        PD15            FSMC_D1               TIM4_CH4
J12 - -         - - 87    PG4      I/O FT                                         PG2           FSMC_A12
J11 - -         - - 88    PG5      I/O FT                                         PG3           FSMC_A13
J10 - -         - - 89    PG6      I/O FT                                         PG4           FSMC_A14
H12 - -         - - 90    PG7      I/O FT                                         PG5           FSMC_A15
H11 - -         - - 91    PG8      I/O FT                                         PG6           FSMC_INT2
H10 - -         - - 92   VSS_9     I/O FT                                         PG7           FSMC_INT3
G11 - -         - - 93   VDD_9     I/O FT                                         PG8
G10 - -         - - 94    PC6       S                                            VSS_9
F10 - -         - - 95              S                                            VDD_9
                          PC7
G12 F10 E1 37 63 96       PC8      I/O FT                                         PC6                    I2S2_MCK/     TIM3_CH1
                          PC9                                                                     TIM8_CH1/SDIO_D6
F12 E10 E2 38 64 97       PA8      I/O FT PC7                                                                          TIM3_CH2
F11 F9 E3 39 65 98                                                                                       I2S3_MCK/     TIM3_CH3
E11 E9 D1 40 66 99        PA9      I/O FT PC8                                                     TIM8_CH2/SDIO_D7     TIM3_CH4
E12 D9 E4 41 67 100                I/O FT PC9
                         PA10                                                                     TIM8_CH3/SDIO_D0
                                   I/O FT                                        PA8
                         PA11                                                                     TIM8_CH4/SDIO_D1
D12 C9 D2 42 68 101                I/O FT                                        PA9
                         PA12                                                                          USART1_CK/
D11 D10 D3 43 69 102               I/O FT PA10                                                      TIM1_CH1(8)/MCO

C12 C10 C1 44 70 103               I/O FT PA11                                                        USART1_TX(8)/
                                                                                                        TIM1_CH2(8)
B12 B10 C2 45 71 104               I/O FT PA12
                                                                                                      USART1_RX(8)/
                                                                                                        TIM1_CH3(8)

                                                                                                 USART1_CTS/USBDM
                                                                                                CAN_RX(8)/TIM1_CH4(8)

                                                                                                 USART1_RTS/USBDP/
                                                                                                CAN_TX(8)/TIM1_ETR(8)

                                   Doc ID 14611 Rev 7                                                                   33/123
Pinouts and pin descriptions                                                     STM32F103xC, STM32F103xD, STM32F103xE

Table 5.  High-density STM32F103xx pin definitions (continued)

          Pins                                                                                  Alternate functions(4)
LFBGA144
      LFBGA100                                                                       Main
             WLCSP64                                                             function(3)

                   LQFP64                                                        (after reset)
                         LQFP100
                               LQFP144

                                                           Type(1)
                                                                 I / O Level(2)
                          Pin name

                                                                                                Default            Remap

A12 A10 D4 46 72 105      PA13      I/O FT                                       JTMS-                             PA13
C11 F8 - - 73 106                                                                SWDIO
G9 E6 B1 47 74 107        VSS_2
F9 F6 A1 48 75 108       VDD_2                                                  Not connected
A11 A9 B2 49 76 109       PA14
                                     S                                            VSS_2                            PA14
                                     S
                                    I/O FT                                        VDD_2

                                                                                  JTCK-
                                                                                 SWCLK

A10 A8 C3 50 77 110        PA15     I/O FT JTDI                                                 SPI3_NSS/          TIM2_CH1_ETR
                                                                                                 I2S3_WS           PA15 / SPI1_NSS
                          PC10
B11 B9 A2 51 78 111       PC11      I/O FT PC10                                                 UART4_TX/SDIO_D2   USART3_TX
B10 B8 B3 52 79 112       PC12
C10 C8 C4 53 80 113        PD0      I/O FT PC11                                                 UART4_RX/SDIO_D3   USART3_RX
E10 D8 D8 5 81 114         PD1
D10 E8 D7 6 82 115                  I/O FT PC12                                                 UART5_TX/SDIO_CK   USART3_CK
                           PD2      I/O FT OSC_IN(9)                                                 FSMC_D2(10)     CAN_RX
                                    I/O FT OSC_OUT(9)                                                FSMC_D3(10)     CAN_TX
                           PD3
E9 B7 A3 54 83 116         PD4      I/O FT PD2                                                  TIM3_ETR/UART5_RX
                           PD5                                                                         SDIO_CMD
                          VSS_10
D9 C7 -         - 84 117  VDD_10    I/O FT PD3                                                  FSMC_CLK           USART2_CTS
C9 D7 -         - 85 118   PD6
B9 B6 -         - 86 119   PD7      I/O FT PD4                                                  FSMC_NOE           USART2_RTS
E7 - -          - - 120    PG9
F7 - -          - - 121             I/O FT PD5                                                  FSMC_NWE           USART2_TX
A8 C6 -         - 87 122  PG10
A9 D6 -         - 88 123             S                                           VSS_10         FSMC_NWAIT         USART2_RX
E8 - -          - - 124   PG11       S                                           VDD_10
                          PG12      I/O FT
                          PG13                                                    PD6
                          PG14
                          VSS_11    I/O FT                                       PD7            FSMC_NE1/FSMC_NCE2 USART2_CK
                          VDD_11
                          PG15      I/O FT PG9 FSMC_NE2/FSMC_NCE3

D8 - - - - 125                      I/O FT PG10                                                 FSMC_NCE4_1/
                                                                                                   FSMC_NE3

C8 - - - - 126                      I/O FT PG11                                                 FSMC_NCE4_2
B8 - - - - 127
D7 - - - - 128                      I/O FT PG12                                                 FSMC_NE4
C7 - - - - 129
E6 - - - - 130                      I/O FT PG13                                                 FSMC_A24
F6 - - - - 131
B7 - - - - 132                      I/O FT PG14                                                 FSMC_A25

                                     S                                           VSS_11
                                     S                                           VDD_11
                                    I/O FT                                       PG15

34/123                              Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                           Pinouts and pin descriptions

Table 5.  High-density STM32F103xx pin definitions (continued)

          Pins                                                                                  Alternate functions(4)
LFBGA144
      LFBGA100                                                                       Main
             WLCSP64                                                             function(3)

                   LQFP64                                                        (after reset)
                         LQFP100
                               LQFP144

                                                           Type(1)
                                                                 I / O Level(2)
                       Pin name

                                                                                                Default               Remap

A7 A7 A4 55 89 133                     PB3/   I/O FT JTDO                                       SPI3_SCK / I2S3_CK/   PB3/TRACESWO
                                                                                                                         TIM2_CH2 /
                                                                                                                          SPI1_SCK

A6 A6 B4 56 90 134                     PB4    I/O FT NJTRST                                     SPI3_MISO             PB4 / TIM3_CH1
                                                                                                                         SPI1_MISO

B6 C5 A5 57 91 135                     PB5    I/O                                PB5            I2C1_SMBA/ SPI3_MOSI  TIM3_CH2 /
                                                                                                           I2S3_SD    SPI1_MOSI

C6 B5 B5 58 92 136                     PB6    I/O FT                             PB6            I2C1_SCL(8)/ TIM4_CH1(8) USART1_TX

D6 A5 C5 59 93 137                     PB7    I/O FT                             PB7            I2C1_SDA(8) /         USART1_RX

                                                                                                FSMC_NADV /
                                                                                                 TIM4_CH2(8)

D5 D5 A6 60 94 138 BOOT0                      I                                  BOOT0

C5 B4 D5 61 95 139                     PB8    I/O FT                             PB8            TIM4_CH3(8)/SDIO_D4   I2C1_SCL/
                                                                                                                       CAN_RX

B5 A4 B6 62 96 140                     PB9    I/O FT                             PB9            TIM4_CH4(8)/SDIO_D5   I2C1_SDA /
                                                                                                                       CAN_TX

A5 D4 - - 97 141                       PE0    I/O FT                             PE0            TIM4_ETR / FSMC_NBL0

A4 C4 - - 98 142                       PE1    I/O FT                             PE1            FSMC_NBL1

E5 E5 A7 63 99 143                     VSS_3  S                                  VSS_3

F5 F5 A8 64 100 144                    VDD_3  S                                  VDD_3

1. I = input, O = output, S = supply.

2. FT = 5 V tolerant.

3. Function availability depends on the chosen device.

4. If several peripherals share the same I/O pin, to avoid conflict between these alternate functions only one peripheral should
     be enabled at a time through the peripheral clock enable bit (in the corresponding RCC peripheral clock enable register).

5. PC13, PC14 and PC15 are supplied through the power switch. Since the switch only sinks a limited amount of current (3
     mA), the use of GPIOs PC13 to PC15 in output mode is limited: the speed should not exceed 2 MHz with a maximum load
     of 30 pF and these IOs must not be used as a current source (e.g. to drive an LED).

6. Main function after the first backup domain power-up. Later on, it depends on the contents of the Backup registers even
     after reset (because these registers are not reset by the main reset). For details on how to manage these IOs, refer to the
     Battery backup domain and BKP register description sections in the STM32F10xxx reference manual, available from the
     STMicroelectronics website: www.st.com.

7. Unlike in the LQFP64 package, there is no PC3 in the WLCSP package. The VREF+ functionality is provided instead.

8. This alternate function can be remapped by software to some other port pins (if available on the used package). For more
     details, refer to the Alternate function I/O and debug configuration section in the STM32F10xxx reference manual,
     available from the STMicroelectronics website: www.st.com.

9. For the LQFP64 package, the pins number 5 and 6 are configured as OSC_IN/OSC_OUT after reset, however the
     functionality of PD0 and PD1 can be remapped by software on these pins. For the LQFP100/BGA100 and
     LQFP144/BGA144 packages, PD0 and PD1 are available by default, so there is no need for remapping. For more details,
     refer to Alternate function I/O and debug configuration section in the STM32F10xxx reference manual.

10. For devices delivered in LQFP64 packages, the FSMC function is not available.

                                              Doc ID 14611 Rev 7                                                        35/123
Pinouts and pin descriptions                STM32F103xC, STM32F103xD, STM32F103xE

        Table 6.  FSMC pin definition

            Pins                            FSMC

            PE2                                                               LQFP100
            PE3
            PE4   CF          CF/IDE  NOR/PSRAM/  NOR/PSRAM Mux  NAND 16 bit  BGA100(1)
            PE5                            SRAM
            PE6
            PF0                        A23                A23                 Yes
            PF1
            PF2                        A19                A19                 Yes
            PF3
            PF4                        A20                A20                 Yes
            PF5
            PF6                        A21                A21                 Yes
            PF7
            PF8                        A22                A22                 Yes
            PF9
            PF10  A0          A0       A0                                     -
            PF11
            PF12  A1          A1       A1                                     -
            PF13
            PF14  A2          A2       A2                                     -
            PF15
            PG0   A3                   A3                                     -
            PG1
            PE7   A4                   A4                                     -
            PE8
            PE9   A5                   A5                                     -
           PE10
           PE11   NIORD NIORD                                                 -
           PE12
           PE13   NREG NREG                                                   -
           PE14
           PE15   NIOWR NIOWR                                                 -
            PD8
                  CD          CD                                              -

                  INTR        INTR                                            -

                  NIOS16 NIOS16                                               -

                  A6                   A6                                     -

                  A7                   A7                                     -

                  A8                   A8                                     -

                  A9                   A9                                     -

                  A10                  A10                                    -

                                       A11                                    -

                  D4          D4       D4                 DA4    D4           Yes

                  D5          D5       D5                 DA5    D5           Yes

                  D6          D6       D6                 DA6    D6           Yes

                  D7          D7       D7                 DA7    D7           Yes

                  D8          D8       D8                 DA8    D8           Yes

                  D9          D9       D9                 DA9    D9           Yes
                                                          DA10
                  D10         D10      D10                DA11   D10          Yes
                                                          DA12
                  D11         D11      D11                DA13   D11          Yes

                  D12         D12      D12                       D12          Yes

                  D13         D13      D13                       D13          Yes

36/123                                Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                Pinouts and pin descriptions

Table 6.  FSMC pin definition (continued)
    Pins
                                       FSMC

                                                                                           LQFP100

          CF     CF/IDE  NOR/PSRAM/           NOR/PSRAM Mux                   NAND 16 bit  BGA100(1)
                              SRAM

PD9       D14    D14                     D14   DA14                           D14          Yes
PD10                                     D15   DA15
PD11      D15    D15                     A16    A16                           D15          Yes
PD12                                     A17    A17
PD13                                     A18    A18                           CLE          Yes
PD14                                     D0    DA0
PD15                                     D1    DA1                            ALE          Yes
PG2                                      A12
PG3                                      A13   DA2                                         Yes
PG4                                      A14   DA3
PG5       D0     D0                      A15   CLK                            D0           Yes
PG6                                            NOE
PG7       D1     D1                      D2    NWE                            D1           Yes
PD0                                      D3   NWAIT
PD1                                     CLK    NE1                                         -
PD3                                     NOE    NE2
PD4                                     NWE    NE3                                         -
PD5                                    NWAIT
PD6                                     NE1    NE4                                         -
PD7                                     NE2     A24
PG9                                     NE3     A25                                        -
PG10                                          NADV
PG11                                    NE4    NBL0                           INT2         -
PG12                                     A24   NBL1
PG13                                     A25                                  INT3         -
PG14                                   NADV
PB7      D2     D2                     NBL0                                  D2           Yes
PE0                                    NBL1
PE1      D3     D3                                                           D3           Yes

                                                                                           Yes

           NOE    NOE                                                         NOE          Yes
           NWE    NWE
          NWAIT  NWAIT                                                        NWE          Yes

                                                                              NWAIT        Yes

                                                                              NCE2         Yes

                                                                              NCE3         -

          NCE4_1 NCE4_1                                                                    -
          NCE4_2 NCE4_2
                                                                                           -

                                                                                           -

                                                                                           -

                                                                                           -

                                                                                           Yes

                                                                                           Yes

                                                                                           Yes

1. Ports F and G are not available in devices delivered in 100-pin packages.

                         Doc ID 14611 Rev 7                                                37/123
Memory mapping                                     STM32F103xC, STM32F103xD, STM32F103xE

4       Memory mapping

        The memory map is shown in Figure 9.

        Figure 9. Memory map

                                                                                                     Reserved   0xA000 1000 - 0xBFFF FFFF
                                                                                                 FSMC register  0xA000 0000 - 0xA000 0FFF
                                                                                            FSMC bank4 PCCARD   0x9000 0000 - 0x9FFF FFFF
                                                                                                                0x8000 0000 - 0x8FFF FFFF
                                                                               FSMC bank3 NAND (NAND2)          0x7000 0000 - 0x7FFF FFFF
                                                                               FSMC bank2 NAND (NAND1)          0x6C00 0000 - 0x6FFF FFFF
                                                                                                                0x6800 0000 - 0x6BFF FFFF
                                                                               FSMC bank1 NOR/PSRAM 4           0x6400 0000 - 0x67FF FFFF
                                                                               FSMC bank1 NOR/PSRAM 3           0x6000 0000 - 0x63FF FFFF
                                                                                                                0x4002 4400 - 0x5FFF FFFF
                                                                               FSMC bank1 NOR/PSRAM 2           0x4002 3000 - 0x4002 33FF
                                                                               FSMC bank1 NOR/PSRAM 1           0x4002 2400 - 0x4002 2FFF
                                                                                                                0x4002 2000 - 0x4002 23FF
                                                                                            Reserved            0x4002 1400 - 0x4002 1FFF
                                                                                               CRC              0x4002 1000 - 0x4002 13FF
                                                                                                                0x4002 0400 - 0x4002 0FFF
                                                                                               Reserved         0x4002 0400 - 0x4002 07FF
                                                                                            Flash interface     0x4002 0000 - 0x4002 03FF
                                                                                                                0x4001 8400 - 0x4001 FFFF
                                                                                               Reserved         0x4001 8000 - 0x4001 83FF
                                                                                                                0x4001 400 - 0x4001 7FFF
                                                                                               RCC              0x4001 3C00 - 0x4001 3FFF
                                                                                            Reserved            0x4001 3800 - 0x4001 3BFF
                                                                                                                0x4001 3400 - 0x4001 37FF
                                                                                              DMA2              0x4001 3000 - 0x4001 33FF
                                                                                                                0x4001 2C00 - 0x4001 2FFF
                                                                                              DMA1              0x4001 2800 - 0x4001 2BFF
                                                                                            Reserved            0x4001 2400 - 0x4001 27FF
                                                                                                                0x4001 2000 - 0x4001 23FF
                                                                                              SDIO              0x4001 1C00 - 0x4001 1FFF
                                                                                                                0x4001 1800 - 0x4001 1BFF
                0xFFFF FFFF    512-Mbyte                                                    Reserved            0x4001 1400 - 0x4001 17FF
                                 block 7                                                      ADC3              0x4001 1000 - 0x4001 13FF
                 0xE000 0000                                                                                    0x4001 0C00 - 0x4001 0FFF
                0xDFFF FFFF   Cortex-M3's                                                   USART1              0x4001 0800 - 0x4001 0BFF
                                 internal                                                      TIM8             0x4001 0400 - 0x4001 07FF
                                                                                               SPI1             0x4001 0000 - 0x4001 03FF
                              peripherals                                                      TIM1             0x4000 7800 - 0x4000 FFFF
                                                                                              ADC2              0x4000 7400 - 0x4000 77FF
                                                                                                                0x4000 7000 - 0x4000 73FF
                              512-Mbyte                                                       ADC1              0x4000 6C00 - 0x4000 6FFF
                                block 6                                                                         0x4000 6800 - 0x4000 6BFF
                                                                                              Port G            0x4000 6400 - 0x4000 67FF
                               Not used                                                                         0x4000 6000 - 0x4000 63FF
                                                                                              Port F            0x4000 5C00 - 0x4000 5FFF
                0xC000 0000                                                                                     0x4000 5800 - 0x4000 5BFF
                0xBFFF FFFF                                                                   Port E            0x4000 5400 - 0x4000 57FF
                                                                                              Port D            0x4000 5000 - 0x4000 53FF
                                       512-Mbyte                                              Port C            0x4000 4C00 - 0x4000 4FFF
                                          block 5                                             Port B            0x4000 4800 - 0x4000 4BFF
                                                                                              Port A            0x4000 4400 - 0x4000 47FF
                                    FSMC register                                              EXTI             0x4000 4000 - 0x4000 43FF
                                                                                               AFIO             0x4000 3C00 - 0x4000 3FFF
                0xA000 0000                                                                 Reserved            0x4000 3800 - 0x4000 3BFF
                0x9FFF FFFF                                                                    DAC              0x4000 3400 - 0x4000 37FF
                                                                                               PWR              0x4000 3000 - 0x4000 33FF
                                       512-Mbyte                                                                0x4000 2C00 - 0x4000 2FFF
                                                                                               BKP              0x4000 2800 - 0x4000 2BFF
                              block 4                                                       Reserved            0x4000 1800 - 0x4000 27FF
                                                                                             BxCAN              0x4000 1400 - 0x4000 17FF
                              FSMC bank 3                                      Shared USB/CAN SRAM 512          0x4000 1000 - 0x4000 13FF
                                                                                                                0x4000 0C00 - 0x4000 0FFF
                 0x8000 0000   & bank4                                                         bytes            0x4000 0800 - 0x4000 0BFF
                0x7FFF FFFF   512-Mbyte                                                 USB registers           0x4000 0400 - 0x4000 07FF
                                                                                                                0x4000 0000 - 0x4000 03FF
                                                                                               I2C2
                                                                                               I2C1

                                                                                            UART5

                              block 3                                                       UART4

                              FSMC bank1                                                    USART3
                                                                                            USART2
                 0x6000 0000  & bank2
                0x5FFF FFFF
                                                                                            Reserved
                              512-Mbyte                                                     SPI3/I2S3
                                                                                            SPI2/I2S2
                              block 2

                              Peripherals                                                   Reserved
                                                                                              IWDG
                 0x4000 0000                                                                 WWDG
                0x3FFF FFFF

                              512-Mbyte                                                        RTC
                                block 1                                                     Reserved
                                SRAM
                                                                                            TIM7

                 0x2000 0000                                                                TIM6
                0x1FFF FFFF
                                                                                            TIM5

                              512-Mbyte                                                     TIM4
                                block 0
                                 Code                                                       TIM3

                                                                                            TIM2

                0x0000 0000                                Reserved            0x3FFF FFFF

                                                   SRAM (64 KB aliased         0x2001 0000
                                                       by bit-banding)         0x2000 FFFF

                                                                               0x2000 0000

                                                           Option Bytes        0x1FFF F800 - 0x1FFF F80F        ai14753d
                                                         System memory         0x1FFF F000- 0x1FFF F7FF
                                                                               0x1FFF EFFF
                                                              Reserved         0x0808 0000
                                                                               0x0807 FFFF
                                                                 Flash         0x0800 0000
                                                                               0x07FF FFFF
                                                              Reserved         0x0008 0000
                                                                               0x0007 FFFF
                                                   Aliased to Flash or system
                                                     memory depending on       0x0000 0000
                                                             BOOT pins

38/123                                             Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE     Electrical characteristics

5      Electrical characteristics

5.1    Parameter conditions

5.1.1  Unless otherwise specified, all voltages are referenced to VSS.

5.1.2  Minimum and maximum values

5.1.3  Unless otherwise specified the minimum and maximum values are guaranteed in the worst
5.1.4  conditions of ambient temperature, supply voltage and frequencies by tests in production on
5.1.5  100% of the devices with an ambient temperature at TA = 25 C and TA = TAmax (given by
       the selected temperature range).

       Data based on characterization results, design simulation and/or technology characteristics
       are indicated in the table footnotes and are not tested in production. Based on
       characterization, the minimum and maximum values refer to sample tests and represent the
       mean value plus or minus three times the standard deviation (mean3).

       Typical values

       Unless otherwise specified, typical data are based on TA = 25 C, VDD = 3.3 V (for the
       2 V  VDD  3.6 V voltage range). They are given only as design guidelines and are not
       tested.

       Typical ADC accuracy values are determined by characterization of a batch of samples from
       a standard diffusion lot over the full temperature range, where 95% of the devices have an
       error less than or equal to the value indicated (mean2).

       Typical curves

       Unless otherwise specified, all typical curves are given only as design guidelines and are
       not tested.

       Loading capacitor

       The loading conditions used for pin parameter measurement are shown in Figure 10.

       Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 11.

       Figure 10. Pin loading conditions  Figure 11. Pin input voltage

       C = 50 pF  STM32F103xx pin                         STM32F103xx pin

                              ai14141     VIN

                                                                               ai14142

                  Doc ID 14611 Rev 7                                                      39/123
Electrical characteristics                                              STM32F103xC, STM32F103xD, STM32F103xE

5.1.6   Power supply scheme

        Figure 12. Power supply scheme                                  Po wer swi tch                                Backup circuitry
                                                                                                                       (OSC32K,RTC,
                                                                  VBAT                                                 Wake-up logic
                                    1.8-3.6V
                                                                                                                     Backup registers)

                                            GP I/Os                               O UT                Level shifter

                            VDD                                                                    IO                           Kernel logic
                                                                                                 Logic                              (CPU,
                            VDD1/2/.../11                                                                                           Digital
                              VSS1/2/.../11                                         IN
                                                                                                                                & Memories)
                                                                        Regulator
                                                                                                                                                            ai15401
        11 100 nF
        + 1 4.7 F

        VDD                                 VDDA

        10 nF                         VREF  VREF+                       ADC                                           Analog:
        + 1 F                              VREF-                                                                    RCs, PLL,
                            10 nF
                            + 1 F                                                                                        ...

                                            VSSA

Caution: In Figure 12, the 4.7 F capacitor must be connected to VDD3.

5.1.7 Current consumption measurement

                 Figure 13. Current consumption measurement scheme

                                                                        IDD_VBAT
                                                                                       VBAT

                                                                        IDD
                                                                               VDD

                                                                        VDDA

                                                                                                                     ai14126

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STM32F103xC, STM32F103xD, STM32F103xE                                 Electrical characteristics

5.2  Absolute maximum ratings

     Stresses above the absolute maximum ratings listed in Table 7: Voltage characteristics,
     Table 8: Current characteristics, and Table 9: Thermal characteristics may cause permanent
     damage to the device. These are stress ratings only and functional operation of the device
     at these conditions is not implied. Exposure to maximum rating conditions for extended
     periods may affect device reliability.

     Table 7. Voltage characteristics

     Symbol     Ratings                                               Min      Max          Unit

     VDDVSS    External main supply voltage (including VDDA          0.3     4.0
                and VDD)(1)

                Input voltage on five volt tolerant pin(2)        VSS  0.3     +5.5                                 V

     VIN        Input voltage on any other pin(2)                 VSS 0.3      VDD+0.3

        |VDDx| Variations between different VDD power pins                     50
     |VSSX VSS| Variations between all the different ground pins                            mV

                                                                               50

     VESD(HBM)  Electrostatic discharge voltage (human body       see Section 5.3.12:
                model)                                            Absolute maximum ratings
                                                                  (electrical sensitivity)

     1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power
          supply, in the permitted range.

     2. IINJ(PIN) must never be exceeded (see Table 8: Current characteristics). This is implicitly insured if VIN
          maximum is respected. If VIN maximum cannot be respected, the injection current must be limited
          externally to the IINJ(PIN) value. A positive injection is induced by VIN > VINmax while a negative injection is
          induced by VIN < VSS.

     Table 8. Current characteristics

     Symbol                            Ratings                                 Max.         Unit

     IVDD       Total current into VDD/VDDA power lines (source)(1)            150

     IVSS       Total current out of VSS ground lines (sink)(1)                150

                   Output current sunk by any I/O and control pin               25
     IIO
                                                                                25
                   Output current source by any I/Os and control pin                          mA

                   Injected current on NRST pin                                5

     IINJ(PIN) (2)(3) Injected current on HSE OSC_IN and LSE OSC_IN pins       5

                Injected current on any other pin(4)                           5

     IINJ(PIN)(2) Total injected current (sum of all I/O and control pins)(4)   25

     1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power
          supply, in the permitted range.

     2. IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected. If VIN maximum
          cannot be respected, the injection current must be limited externally to the IINJ(PIN) value. A positive
          injection is induced by VIN > VDD while a negative injection is induced by VIN < VSS.

     3. Negative injection disturbs the analog performance of the device. See note in Section 5.3.18: 12-bit ADC
          characteristics.

     4. When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum of the
          positive and negative injected currents (instantaneous values). These results are based on
          characterization with IINJ(PIN) maximum current injection on four I/O port pins of the device.

                Doc ID 14611 Rev 7                                                          41/123
Electrical characteristics                    STM32F103xC, STM32F103xD, STM32F103xE

        Table 9. Thermal characteristics

        Symbol                               Ratings                      Value        Unit

        TSTG                Storage temperature range                     65 to +150  C
         TJ                 Maximum junction temperature
                                                                          150          C

5.3     Operating conditions

5.3.1   General operating conditions

        Table 10. General operating conditions

        Symbol              Parameter                     Conditions      Min Max Unit

        fHCLK Internal AHB clock frequency                                0      72

        fPCLK1 Internal APB1 clock frequency                              0      36 MHz

        fPCLK2 Internal APB2 clock frequency                              0      72

        VDD      Standard operating voltage                               2      3.6   V

                 Analog operating voltage                                 2      3.6
                 (ADC not used)
        VDDA(1)                               Must be the same potential               V
                 Analog operating voltage
                 (ADC used)                   as VDD(2)                   2.4 3.6

        VBAT Backup operating voltage                                     1.8 3.6      V

                                              LQFP144                            666

                 Power dissipation at TA =    LQFP100                            434
                                              LQFP64                             444 mW
        PD       85 C for suffix 6 or TA =   LFBGA100                           500
                 105 C for suffix 7(3)

                                              LFBGA144                           500

                 Ambient temperature for 6    Maximum power dissipation 40 85
                 suffix version
                                              Low power dissipation(4)                 C

                                                                          40 105

        TA

                 Ambient temperature for 7    Maximum power dissipation 40 105
                 suffix version
                                              Low power dissipation(4)                 C

                                                                          40 125

                                              6 suffix version            40 105
                                                                                                  C
        TJ       Junction temperature range
                                                                          40 125
                                              7 suffix version

        1. When the ADC is used, refer to Table 58: ADC characteristics.
        2. It is recommended to power VDD and VDDA from the same source. A maximum difference of 300 mV

             between VDD and VDDA can be tolerated during power-up and operation.
        3. If TA is lower, higher PD values are allowed as long as TJ does not exceed TJmax (see Table 6.2: Thermal

             characteristics on page 114).
        4. In low power dissipation state, TA can be extended to this range as long as TJ does not exceed TJmax (see

             Table 6.2: Thermal characteristics on page 114).

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STM32F103xC, STM32F103xD, STM32F103xE                                    Electrical characteristics

5.3.2  Operating conditions at power-up / power-down

       The parameters given in Table 11 are derived from tests performed under the ambient
       temperature condition summarized in Table 10.

       Table 11. Operating conditions at power-up / power-down

       Symbol    Parameter               Conditions                   Min                   Max  Unit

                 VDD rise time rate                                   0                     

       tVDD      VDD fall time rate                                   20                                  s/V

                                                                                            

5.3.3  Embedded reset and power control block characteristics

       The parameters given in Table 12 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 10.

       Table 12. Embedded reset and power control block characteristics

       Symbol    Parameter               Conditions                        Min Typ Max Unit

                                         PLS[2:0]=000 (rising edge) 2.1 2.18 2.26 V

                                         PLS[2:0]=000 (falling edge)       2 2.08 2.16 V

                                         PLS[2:0]=001 (rising edge) 2.19 2.28 2.37 V

                                         PLS[2:0]=001 (falling edge) 2.09 2.18 2.27 V

                                         PLS[2:0]=010 (rising edge) 2.28 2.38 2.48 V

                                         PLS[2:0]=010 (falling edge) 2.18 2.28 2.38 V

                                         PLS[2:0]=011 (rising edge) 2.38 2.48 2.58 V

       VPVD      Programmable voltage PLS[2:0]=011 (falling edge) 2.28 2.38 2.48 V
                 detector level selection PLS[2:0]=100 (rising edge) 2.47 2.58 2.69 V

                                         PLS[2:0]=100 (falling edge) 2.37 2.48 2.59 V

                                         PLS[2:0]=101 (rising edge) 2.57 2.68 2.79 V

                                         PLS[2:0]=101 (falling edge) 2.47 2.58 2.69 V

                                         PLS[2:0]=110 (rising edge) 2.66 2.78 2.9                V

                                         PLS[2:0]=110 (falling edge) 2.56 2.68 2.8               V

                                         PLS[2:0]=111 (rising edge) 2.76 2.88 3                  V

                                         PLS[2:0]=111 (falling edge) 2.66 2.78 2.9               V

       VPVDhyst(2) PVD hysteresis                                                           100  mV

       VPOR/PDR  Power on/power down     Falling edge                     1.8(1) 1.88 1.96 V
                 reset threshold         Rising edge
                                                                           1.84 1.92 2.0         V

        VPDRhyst(2) PDR hysteresis                                                          40   mV
       TRSTTEMPO(2) Reset temporization
                                                                           1 2.5 4.5 mS

       1. The product behavior is guaranteed by design down to the minimum VPOR/PDR value.
       2. Guaranteed by design, not tested in production.

                                     Doc ID 14611 Rev 7                                          43/123
Electrical characteristics                                  STM32F103xC, STM32F103xD, STM32F103xE

5.3.4   Embedded reference voltage
5.3.5
        The parameters given in Table 13 are derived from tests performed under ambient
        temperature and VDD supply voltage conditions summarized in Table 10.

        Table 13. Embedded internal reference voltage

        Symbol              Parameter                       Conditions        Min Typ Max Unit

                                                      40 C < TA < +105 C   1.16 1.20         1.26  V
                                                      40 C < TA < +85 C    1.16 1.20
         VREFINT Internal reference voltage                                                     1.24  V
                                                                                      5.1
                        ADC sampling time when                                                  17.1(2) s
        TS_vrefint(1) reading the internal reference

                        voltage

                        Internal reference voltage          VDD = 3 V 10 mV                    10    mV
        VRERINT(2) spread over the temperature

                        range

        TCoeff(2) Temperature coefficient                                                       100 ppm/C

        1. Shortest sampling time can be determined in the application by multiple iterations.

        2. Guaranteed by design, not tested in production.

        Supply current characteristics

        The current consumption is a function of several parameters and factors such as the
        operating voltage, ambient temperature, I/O pin loading, device software configuration,
        operating frequencies, I/O pin switching rate, program location in memory and executed
        binary code.
        The current consumption is measured as described in Figure 13: Current consumption
        measurement scheme.
        All Run-mode current consumption measurements given in this section are performed with a
        reduced code that gives a consumption equivalent to Dhrystone 2.1 code.

        Maximum current consumption

        The MCU is placed under the following conditions:
         All I/O pins are in input mode with a static value at VDD or VSS (no load)
         All peripherals are disabled except when explicitly mentioned
         The Flash memory access time is adjusted to the fHCLK frequency (0 wait state from 0

              to 24 MHz, 1 wait state from 24 to 48 MHz and 2 wait states above)
         Prefetch in ON (reminder: this bit must be set before clock setting and bus prescaling)
         When the peripherals are enabled fPCLK1 = fHCLK/2, fPCLK2 = fHCLK

        The parameters given in Table 14, Table 15 and Table 16 are derived from tests performed
        under ambient temperature and VDD supply voltage conditions summarized in Table 10.

44/123                                 Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                               Electrical characteristics

Table 14. Maximum current consumption in Run mode, code with data processing
                 running from Flash

Symbol Parameter              Conditions          fHCLK                    Max(1)             Unit
                                                              TA = 85 C TA = 105 C

                                          72 MHz              69                        70

                                          48 MHz              50                        50.5

                              External clock(2), all 36 MHz   39                        39.5

                              peripherals enabled 24 MHz      27                        28

                                          16 MHz              20                        20.5

IDD        Supply current in              8 MHz               11                        11.5
           Run mode                                                                                   mA
                                          72 MHz              37
                                                                                        37.5

                                          48 MHz              28                        28.5

                              External clock(2), all 36 MHz   22                        22.5

                              peripherals disabled 24 MHz     16.5                      17

                                          16 MHz              12.5                      13

                                          8 MHz               8                         8

1. Based on characterization, not tested in production.
2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

Table 15.  Maximum current consumption in Run mode, code with data processing
Symbol    running from RAM

           Parameter          Conditions  fHCLK                            Max(1)             Unit
                                                              TA = 85 C TA = 105 C

                                          72 MHz              66                        67

                                          48 MHz              43.5                      45.5

                           External clock(2), all 36 MHz      33                        35

                           peripherals enabled 24 MHz         23                        24.5

                                          16 MHz              16                        18

IDD        Supply current                 8 MHz               9                         10.5
           in Run mode                                                                                mA
                                          72 MHz              33
                                                                                        33.5

                                          48 MHz              23                        23.5

                           External clock(2), all 36 MHz      18                        18.5

                           peripherals disabled 24 MHz        13                        13.5

                                          16 MHz              10                        10.5

                                          8 MHz               6                         6.5

1. Data based on characterization results, tested in production at VDD max, fHCLK max.
2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                              Doc ID 14611 Rev 7                                              45/123
Electrical characteristics                        STM32F103xC, STM32F103xD, STM32F103xE

        Figure 14. Typical current consumption in Run mode versus frequency (at 3.6 V) -
                         code with data processing running from RAM, peripherals enabled

        Consumption (mA)  70                                                8 MHz
                          60                                                16 MHz
                          50                  25  70                85      24 MHz
                          40                                                36 MHz
                          30                                                48 MHz
                          20                                                72 MHz
                          10
                                                                        105
                           0
                                         -45

                                                  Temperature (C)

        Figure 15. Typical current consumption in Run mode versus frequency (at 3.6 V) -
                         code with data processing running from RAM, peripherals disabled

                          35

                          30                                            8 MHz

                                                                        16 MHz

                                                                        24 MHz

                          25                                            36 MHz

        Consumption (mA)                                                48 MHz

                                                                        72 MHz

                          20

                          15

                          10
                           5

                          0

                              -45             25  70                85  105

                                                  Temperature (C)

46/123                                        Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                     Electrical characteristics

Table 16.  Maximum current consumption in Sleep mode, code running from Flash
Symbol    or RAM

           Parameter       Conditions          fHCLK                  Max(1)                        Unit
                                                          TA = 85 C TA = 105 C

                                       72 MHz             45    46

                                       48 MHz             31    32

                           External clock(2), all 36 MHz  24    25

                           peripherals enabled 24 MHz     17    17.5

                                       16 MHz             12.5  13

           Supply current              8 MHz              8     8
           in Sleep mode                                                   mA
IDD                                    72 MHz             8.5
                                                                9

                                       48 MHz             7     7.5

                           External clock(2), all 36 MHz  6     6.5

                           peripherals disabled 24 MHz    5     5.5

                                       16 MHz             4.5   5

                                       8 MHz              4     4

1. Based on characterization, tested in production at VDD max, fHCLK max with peripherals enabled.
2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                           Doc ID 14611 Rev 7                                                       47/123
Electrical characteristics                                          STM32F103xC, STM32F103xD, STM32F103xE

Table 17. Typical and maximum current consumptions in Stop and Standby modes

                                                                                 Typ(1)              Max

Symbol Parameter                               Conditions               VDD/VBAT VDD/VBAT VDD/VBAT TA = TA = Unit
                                                                         = 2.0 V = 2.4 V = 3.3 V 85 C 105 C

                                 Regulator in run mode, low-speed

                                 and high-speed internal RC                      34.5         35  379 1130
                                 oscillators and high-speed oscillator

          Supply current in OFF (no independent watchdog)

          Stop mode              Regulator in low-power mode, low-

                                 speed and high-speed internal RC                24.5         25  365 1110
                                 oscillators and high-speed oscillator

IDD                              OFF (no independent watchdog)

                                 Low-speed internal RC oscillator                3       3.8      -         - A
                                 and independent watchdog ON

          Supply current in      Low-speed internal RC oscillator                2.8     3.6      -         -
          Standby mode           ON, independent watchdog OFF

                                 Low-speed internal RC oscillator

                                 and independent watchdog OFF,                   1.9     2.1      5(2) 6.5(2)

                                 low-speed oscillator and RTC OFF

IDD_VBAT  Backup domain          Low-speed oscillator and RTC ON           1.05  1.1     1.4      2(2) 2.3(2)
          supply current

1. Typical values are measured at TA = 25 C.
2. Based on characterization, not tested in production.

Figure 16. Typical current consumption on VBAT with RTC on vs. temperature at different VBAT
                 values

                       2.5

                            2

          Consumption (A)                                                                           1.8 V

                            1.5                                                                      2V

                                                                                                     2.4 V

                            1                                                                        3.3 V

                                                                                                     3.6 V

                            0.5

                            0                  25                          85            105
                                          45

                                                         Temperature (C)                            ai17337

48/123                                         Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                 Electrical characteristics

Figure 17. Typical current consumption in Stop mode with regulator in run mode
                 versus temperature at different VDD values

                  700

                  600

                  Consumption (A)  500
                                    400
                                    300                         25              70        85      2.4V
                                    200                                                           2.7V
                                    100                                                           3.0V
                                                                                                  3.3V
                                       0                                                          3.6V
                                                       -45
                                                                                              105

                                                                    Temperature (C)

Figure 18. Typical current consumption in Stop mode with regulator in low-power
                 mode versus temperature at different VDD values

         700

                  600

                  500

Consumption (A)  400

                  300

                  200                                       25      70                85          2.4V
                                                                                                  2.7V
                  100                                                                             3.0V
                                                                                                  3.3V
                     0                                                                            3.6V
                                     -45
                                                                                              105

                                                                    Temperature (C)

                                                            Doc ID 14611 Rev 7                          49/123
Electrical characteristics                         STM32F103xC, STM32F103xD, STM32F103xE

        Figure 19. Typical current consumption in Standby mode versus temperature at
                         different VDD values

        Consumption (A)  4.5                                                 2.4V
                            4                                                 2.7V
                                               25  70                85       3.0V
                          3.5                                                 3.3V
                            3                                                 3.6V

                          2.5                                            105
                            2

                          1.5
                            1

                          0.5
                            0
                                          -45

                                                   Temperature (C)

        Typical current consumption

        The MCU is placed under the following conditions:
         All I/O pins are in input mode with a static value at VDD or VSS (no load).
         All peripherals are disabled except if it is explicitly mentioned.
         The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1

              wait state from 24 to 48 MHZ and 2 wait states above).
         Ambient temperature and VDD supply voltage conditions summarized in Table 10.
         Prefetch is ON (Reminder: this bit must be set before clock setting and bus prescaling)
        When the peripherals are enabled fPCLK1 = fHCLK/4, fPCLK2 = fHCLK/2, fADCCLK = fPCLK2/4

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STM32F103xC, STM32F103xD, STM32F103xE                       Electrical characteristics

Table 18. Typical current consumption in Run mode, code with data processing
                 running from Flash

                                                            Typ(1)

Symbol Parameter  Conditions           fHCLK All peripherals All peripherals Unit

                                                enabled(2)          disabled

                                       72 MHz   51                  30.5

                                       48 MHz   34.6                20.7

                                       36 MHz   26.6                16.2

                                       24 MHz   18.5                11.4

                                       16 MHz   12.8                8.2
                                       8 MHz    7.2
                  External clock(3)                                 5                                mA

                                       4 MHz    4.2                 3.1

                                       2 MHz    2.7                 2.1

                                       1 MHz    2                   1.7

                                       500 kHz  1.6                 1.4

     Supply                            125 kHz  1.3                 1.2

IDD  current in                        64 MHz   45                  27

     Run mode

                                       48 MHz   34                  20.1

                                       36 MHz   26                  15.6

                  Running on high      24 MHz   17.9                10.8

                  speed internal RC 16 MHz      12.2                7.6

                  (HSI), AHB           8 MHz    6.6                 4.4                              mA
                  prescaler used to

                  reduce the           4 MHz    3.6                 2.5

                  frequency            2 MHz    2.1                 1.5

                                       1 MHz    1.4                 1.1

                                       500 kHz  1                   0.8

                                       125 kHz  0.7                 0.6

1. Typical values are measures at TA = 25 C, VDD = 3.3 V.
2. Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this

     consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).
3. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                  Doc ID 14611 Rev 7                                                                 51/123
Electrical characteristics                      STM32F103xC, STM32F103xD, STM32F103xE

        Table 19. Typical current consumption in Sleep mode, coderunning from Flash or
                         RAM

                                                                     Typ(1)

        Symbol Parameter    Conditions          fHCLK All peripherals All peripherals Unit

                                                         enabled(2)          disabled

                                                72 MHz   29.5                6.4
                                                                             4.6
                                                48 MHz   20                  3.6
                                                                             2.6
                                                36 MHz   15.1                  2
                                                                             1.3
                                                24 MHz   10.4                1.2
                                                                             1.15
                                                16 MHz   7.2                 1.1
                                                                             1.05
                            External clock(3)   8 MHz    3.9                 1.05

                                                4 MHz    2.6                                mA
                                                                             5.1
                                                2 MHz    1.85                  4
                                                                               3
                                                1 MHz    1.5                   2
                                                                             1.4
                                                500 kHz  1.3                 0.7
                                                                             0.6
             Supply                             125 kHz  1.2                 0.55
                                                                             0.5
        IDD  current in                                                      0.45
                                                                             0.45
             Sleep mode                         64 MHz   25.6

                                                48 MHz   19.4

                                                36 MHz   14.5

                                                24 MHz   9.8

                            Running on high     16 MHz   6.6
                            speed internal RC

                            (HSI), AHB prescaler 8 MHz   3.3

                            used to reduce the  4 MHz    2

                            frequency

                                                2 MHz    1.25

                                                1 MHz    0.9

                                                500 kHz  0.7

                                                125 kHz  0.6

        1. Typical values are measures at TA = 25 C, VDD = 3.3 V.
        2. Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this

             consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

        3. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

52/123                      Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE              Electrical characteristics

On-chip peripheral current consumption

The current consumption of the on-chip peripherals is given in Table 20. The MCU is placed
under the following conditions:
all I/O pins are in input mode with a static value at VDD or VSS (no load)
all peripherals are disabled unless otherwise mentioned
the given value is calculated by measuring the current consumption

       with all peripherals clocked off
       with only one peripheral clocked on
ambient operating temperature and VDD supply voltage conditions summarized in
      Table 7

Table 20. Peripheral current consumption(1)

      Peripheral                       Typical consumption at 25 C  Unit

      TIM2                                   1.2
      TIM3
      TIM4                                   1.2
      TIM5
      TIM6                                   1.2
      TIM7
      SPI2                                   1.2
      SPI3
      USART2                                 0.4
      USART3
      UART4                                  0.4
      UART5
      I2C1                                   0.2
      I2C2
      USB                                    0.2
      CAN
APB1  DAC                                    0.4                     mA

                                             0.4

                                             0.5

                                             0.6

                                             0.4

                                             0.4

                                             0.65

                                             0.72

                                             0.72

                  Doc ID 14611 Rev 7                                 53/123
Electrical characteristics                                  STM32F103xC, STM32F103xD, STM32F103xE

        Table 20. Peripheral current consumption(1) (continued)

                            Peripheral                      Typical consumption at 25 C       Unit

        APB2                GPIOA                           0.55
                            GPIOB                           0.72
                            GPIOC                           0.72
                            GPIOD                           0.55
                            GPIOE
                            GPIOF                             1
                            GPIOG                           0.72
                            ADC1(2)
                            ADC2                              1
                            TIM1                                                               mA
                            SPI1
                            TIM8                            1.9
                            USART1                          1.7
                            ADC3                            1.8
                                                            0.4
                                                            1.7
                                                            0.9
                                                            1.7

        1. fHCLK = 72 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, default prescaler value for each peripheral.
        2. Specific conditions for ADC: fHCLK = 56 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, fADCCLK = fAPB2/4, ADON bit

             in the ADC_CR2 register is set to 1.

5.3.6   External clock source characteristics

        High-speed external user clock generated from an external source

        The characteristics given in Table 21 result from tests performed using an high-speed
        external clock source, and under ambient temperature and supply voltage conditions
        summarized in Table 10.

        Table 21. High-speed external user clock characteristics

        Symbol                Parameter                     Conditions Min Typ Max Unit

        fHSE_ext  User external clock source                               1       8      25 MHz
                  frequency(1)

        VHSEH     OSC_IN input pin high level voltage                      0.7VDD         VDD        V
        VHSEL     OSC_IN input pin low level voltage                         VSS
                                                                                      0.3VDD

        tw(HSE)   OSC_IN high or low time(1)                               16
        tw(HSE)   OSC_IN rise or fall time(1)                                                              ns
                  OSC_IN input capacitance(1)
         tr(HSE)                                                                                20
         tf(HSE)
                                                                                   5               pF
        Cin(HSE)

        DuCy(HSE) Duty cycle                                               45             55         %

        IL        OSC_IN Input leakage current              VSS  VIN  VDD                 1 A

        1. Guaranteed by design, not tested in production.

54/123                                  Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                         Electrical characteristics

Low-speed external user clock generated from an external source

The characteristics given in Table 22 result from tests performed using an low-speed
external clock source, and under ambient temperature and supply voltage conditions
summarized in Table 10.

Table 22. Low-speed external user clock characteristics

Symbol                     Parameter                     Conditions  Min      Typ  Max Unit

fLSE_ext  User External clock source                                          32.768 1000 kHz
          frequency(1)

VLSEH     OSC32_IN input pin high level                              0.7VDD          VDD
VLSEL     voltage                                                      VSS                        V

          OSC32_IN input pin low level                                             0.3VDD
          voltage

tw(LSE)   OSC32_IN high or low time(1)                               450
tw(LSE)
                                                                                               ns
tr(LSE)   OSC32_IN rise or fall time(1)                                            50
tf(LSE)

Cin(LSE) OSC32_IN input capacitance(1)                                        5        pF

DuCy(LSE) Duty cycle                                                 30            70       %

IL        OSC32_IN Input leakage current VSS  VIN  VD                              1  A

                                                         D

1. Guaranteed by design, not tested in production.

Figure 20. High-speed external clock source AC timing diagram

VHSEH     90%
VHSEL    10%

                  tr(HSE)                       tf(HSE)              tW(HSE)       tW(HSE) t
                                      THSE

          EXTER NAL        fHSE_ext                                  IL
                                                                      STM32F103xx
          CLOCK SOURC E                  OSC _IN

                                                                                   ai14143

                           Doc ID 14611 Rev 7                                          55/123
Electrical characteristics                         STM32F103xC, STM32F103xD, STM32F103xE

        Figure 21. Low-speed external clock source AC timing diagram

        VLSEH   90%
         VLSEL  10%

                        tr(LSE)                       tf(LSE)            tW(LSE)                   tW(LSE) t
                                            TLSE

                EXTER NAL        fLSE_ext    OSC32_IN                      IL
                CLOCK SOURC E                                               STM32F103xx

                                                                                                   ai14144b

        High-speed external clock generated from a crystal/ceramic resonator

        The high-speed external (HSE) clock can be supplied with a 4 to 16 MHz crystal/ceramic
        resonator oscillator. All the information given in this paragraph are based on characterization
        results obtained with typical external components specified in Table 23. In the application,
        the resonator and the load capacitors have to be placed as close as possible to the oscillator
        pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
        resonator manufacturer for more details on the resonator characteristics (frequency,
        package, accuracy).

        Table 23. HSE 4-16 MHz oscillator characteristics(1)(2)

        Symbol                   Parameter                     Conditions         Min Typ Max Unit

        fOSC_IN Oscillator frequency                                                       4  8 16 MHz

        RF Feedback resistor                                                                  200                       k

                Recommended load capacitance

        C       versus equivalent serial                       RS = 30                        30                        pF

                resistance of the crystal (RS)(3)

        i2      HSE driving current                VDD= 3.3 V, VIN = VSS                           1 mA
                                                       with 30 pF load

             gm Oscillator transconductance                         Startup       25               mA/V
        tSU(HSE)(4) Startup time                               VDD is stabilized            2       ms

        1. Resonator characteristics given by the crystal/ceramic resonator manufacturer.

        2. Based on characterization results, not tested in production.

        3. The relatively low value of the RF resistor offers a good protection against issues resulting from use in a
             humid environment, due to the induced leakage and the bias condition change. However, it is
             recommended to take this point into account if the MCU is used in tough humidity conditions.

        4. tSU(HSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 8 MHz
             oscillation is reached. This value is measured for a standard crystal resonator and it can vary significantly
             with the crystal manufacturer

        For CL1 and CL2, it is recommended to use high-quality external ceramic capacitors in the
        5 pF to 25 pF range (typ.), designed for high-frequency applications, and selected to match

        the requirements of the crystal or resonator (see Figure 22). CL1 and CL2 are usually the

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STM32F103xC, STM32F103xD, STM32F103xE                                               Electrical characteristics

       same size. The crystal manufacturer typically specifies a load capacitance which is the

       series combination of CL1 and CL2. PCB and MCU pin capacitance must be included (10 pF
       can be used as a rough estimate of the combined pin and board capacitance) when sizing

       CL1 and CL2. Refer to the application note AN2867 "Oscillator design guide for ST
       microcontrollers" available from the ST website www.st.com.

       Figure 22. Typical application with an 8 MHz crystal

           Resonator with                             OSC_IN               Bias            fHS E
           integrated capacitors                                    RF  controlled  STM32F103xx

                             CL1                                           gain

                                           8 MH z
                                           resonator

                    REXT(1)                           OSC_OU T

               CL2                                                                                ai14145

       1. REXT value depends on the crystal characteristics.

       Low-speed external clock generated from a crystal/ceramic resonator

       The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic
       resonator oscillator. All the information given in this paragraph are based on characterization
       results obtained with typical external components specified in Table 24. In the application,
       the resonator and the load capacitors have to be placed as close as possible to the oscillator
       pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
       resonator manufacturer for more details on the resonator characteristics (frequency,
       package, accuracy).

       Table 24. LSE oscillator characteristics (fLSE = 32.768 kHz)(1)

       Symbol  Parameter                                        Conditions          Min Typ Max Unit

       RF Feedback resistor                                                            5          M

                  Recommended load capacitance                  RS = 30 k                         15 pF
       C(2) versus equivalent serial

                  resistance of the crystal (RS)(3)

       I2      LSE driving current                    VDD = 3.3 V, VIN = VSS                      1.4 A

           gm Oscillator transconductance                                           5             A/V
       tSU(LSE)(4) Startup time                                                                     s
                                                                VDD is stabilized      3

       1. Based on characterization, not tested in production.

       2. Refer to the note and caution paragraphs below the table, and to the application note AN2867 "Oscillator
            design guide for ST microcontrollers".

       3. The oscillator selection can be optimized in terms of supply current using an high quality resonator with
            small RS value for example MSIV-TIN32.768kHz. Refer to crystal manufacturer for more details

       4. tSU(LSE) is the startup time measured from the moment it is enabled (by software) to a stabilized
            32.768 kHz oscillation is reached. This value is measured for a standard crystal resonator and it can vary
            significantly with the crystal manufacturer

Note:  For CL1 and CL2, it is recommended to use high-quality ceramic capacitors in the 5 pF to
       15 pF range selected to match the requirements of the crystal or resonator (see Figure 23).

       CL1 and CL2, are usually the same size. The crystal manufacturer typically specifies a load
       capacitance which is the series combination of CL1 and CL2.
       Load capacitance CL has the following formula: CL = CL1 x CL2 / (CL1 + CL2) + Cstray where

                                    Doc ID 14611 Rev 7                                            57/123
Electrical characteristics                         STM32F103xC, STM32F103xD, STM32F103xE

Caution:  Cstray is the pin capacitance and board or trace PCB-related capacitance. Typically, it is
          between 2 pF and 7 pF.

          To avoid exceeding the maximum value of CL1 and CL2 (15 pF) it is strongly recommended
          to use a resonator with a load capacitance CL  7 pF. Never use a resonator with a load
          capacitance of 12.5 pF.
          Example: if you choose a resonator with a load capacitance of CL = 6 pF, and Cstray = 2 pF,
          then CL1 = CL2 = 8 pF.

          Figure 23. Typical application with a 32.768 kHz crystal

          Resonator with                           OSC32_IN              Bias            fLSE
          integrated capacitors                                   RF  controlled  STM32F103xx

                         CL1                       OSC32_OU T            gain

                                      32.768 kH z
                                      resonator

                         CL2

                                                                                                         ai14146

5.3.7     Internal clock source characteristics

          The parameters given in Table 25 are derived from tests performed under ambient
          temperature and VDD supply voltage conditions summarized in Table 10.

          High-speed internal (HSI) RC oscillator

          Table 25. HSI oscillator characteristics(1)

          Symbol            Parameter              Conditions                             Min Typ Max Unit

          fHSI         Frequency                                                                8                    MHz

                                                   User-trimmed with the RCC_CR                    1(3)              %
                                                   register(2)

                       Accuracy of the HSI                            TA = 40 to 105 C   2      2.5 %
                                                                      TA = 10 to 85 C   1.5
          ACCHSI       oscillator                  Factory-           TA = 0 to 70 C     1.3     2.2 %
          tsu(HSI)(4)                              calibrated(4)      TA = 25 C          1.1
                                                                                                   2                 %
                                                                                            1
                                                                                                   1.8 %

                       HSI oscillator                                                              2 s
                       startup time

          IDD(HSI)(4)  HSI oscillator power                                                     80 100 A
                       consumption

          1. VDD = 3.3 V, TA = 40 to 105 C unless otherwise specified.
          2. Refer to application note AN2868 "STM32F10xxx internal RC oscillator (HSI) calibration" available from

               the ST website www.st.com.

          3. Guaranteed by design, not tested in production.

          4. Based on characterization, not tested in production.

58/123                                       Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                              Electrical characteristics

Low-speed internal (LSI) RC oscillator

Table 26. LSI oscillator characteristics (1)

Symbol                 Parameter                              Min  Typ   Max  Unit
                                                                    40
fLSI(2)     Frequency                                         30         60   kHz
                                                                   0.65
tsu(LSI)(3) LSI oscillator startup time                                  85   s

IDD(LSI)(3) LSI oscillator power consumption                             1.2  A

1. VDD = 3 V, TA = 40 to 105 C unless otherwise specified.
2. Based on characterization, not tested in production.

3. Guaranteed by design, not tested in production.

Wakeup time from low-power mode

The wakeup times given in Table 27 is measured on a wakeup phase with a 8-MHz HSI RC
oscillator. The clock source used to wake up the device depends from the current operating
mode:
Stop or Standby mode: the clock source is the RC oscillator
Sleep mode: the clock source is the clock that was set before entering Sleep mode.

All timings are derived from tests performed under ambient temperature and VDD supply
voltage conditions summarized in Table 10.

Table 27. Low-power mode wakeup timings

Symbol                                   Parameter                       Typ  Unit

tWUSLEEP(1) Wakeup from Sleep mode                                       1.8                            s

tWUSTOP(1)  Wakeup from Stop mode (regulator in run mode)                3.6
            Wakeup from Stop mode (regulator in low power mode)                        s

                                                                         5.4

tWUSTDBY(1) Wakeup from Standby mode                                     50                             s

1. The wakeup times are measured from the wakeup event to the point in which the user application code
     reads the first instruction.

                       Doc ID 14611 Rev 7                                     59/123
Electrical characteristics                                  STM32F103xC, STM32F103xD, STM32F103xE

5.3.8   PLL characteristics
5.3.9
        The parameters given in Table 28 are derived from tests performed under ambient
        temperature and VDD supply voltage conditions summarized in Table 10.

        Table 28. PLL characteristics

                                                                                Value

        Symbol               Parameter                                                  Max(1)       Unit

                                                               Min              Typ

                            PLL input clock(2)                        1         8.0     25           MHz
                            PLL input clock duty cycle
        fPLL_IN                                                40                       60           %

        fPLL_OUT            PLL multiplier output clock        16                       72           MHz

        tLOCK               PLL lock time                                               200          s

        Jitter              Cycle-to-cycle jitter                                       300          ps

        1. Based on characterization, not tested in production.

        2. Take care of using the appropriate multiplier factors so as to have PLL input clock values compatible with
             the range defined by fPLL_OUT.

        Memory characteristics

        Flash memory

        The characteristics are given at TA = 40 to 105 C unless otherwise specified.

        Table 29. Flash memory characteristics

        Symbol              Parameter                       Conditions          Min     Typ Max(1) Unit

        tprog 16-bit programming time TA40 to +105 C                          40      52.5 70      s

        tERASE Page (2 KB) erase time TA 40 to +105 C                         20              40 ms

        tME Mass erase time                        TA 40 to +105 C            20              40 ms

                                                   Read mode                                    28 mA

                                                   fHCLK = 72 MHz with 2 wait
                                                   states, VDD = 3.3 V

                                                   Write mode                                   7    mA
                                                   fHCLK = 72 MHz, VDD = 3.3 V
        IDD Supply current
                                                   Erase mode
                                                   fHCLK = 72 MHz, VDD = 3.3 V                  5    mA

                                                   Power-down mode / Halt,                      50 A
                                                   VDD = 3.0 to 3.6 V

        Vprog Programming voltage                                                    2          3.6  V

        1. Guaranteed by design, not tested in production.

60/123                                     Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                  Electrical characteristics

        Table 30. Flash memory endurance and data retention

        Symbol Parameter               Conditions                            Value  Unit
                                                                   Min(1) Typ Max

        NEND Endurance    TA = 40 to +85 C (6 suffix versions)   10               kcycles
                          TA = 40 to +105 C (7 suffix versions)                   Years

                          1 kcycle(2) at TA = 85 C                30

        tRET Data retention 1 kcycle(2) at TA = 105 C             10

                          10 kcycles(2) at TA = 55 C              20

        1. Based on characterization not tested in production.

        2. Cycling performed over the whole temperature range.

5.3.10  FSMC characteristics

        Asynchronous waveforms and timings

        Figure 24 through Figure 27 represent asynchronous waveforms and Table 31 through
        Table 34 provide the corresponding timings. The results shown in these tables are obtained
        with the following FSMC configuration:
         AddressSetupTime = 0
         AddressHoldTime = 1
         DataSetupTime = 1

                          Doc ID 14611 Rev 7                                        61/123
Electrical characteristics                         STM32F103xC, STM32F103xD, STM32F103xE

        Figure 24. Asynchronous non-multiplexed SRAM/PSRAM/NOR read waveforms

                                                                 tw(NE)

                   FSMC_NE

                                     tv(NOE_NE)                           t w(NOE)                  t h(NE_NOE)

                   FSMC_NOE

                   FSMC_NWE

                  FSMC_A[25:0]       tv(A_NE)                    Address             t h(A_NOE)
                FSMC_NBL[1:0]         tv(BL_NE)                                     t h(BL_NOE)

                                                                          tsu(Data_NOE)                  t h(Data_NE)
                                                                          tsu(Data_NE)                th(Data_NOE)

                  FSMC_D[15:0]                                                      Data

                                     t v(NADV_NE)
                                        tw(NADV)

                  FSMC_NADV(1)

                                                                                                                 ai14991B

        1. Mode 2/B, C and D only. In Mode 1, FSMC_NADV is not used.

        Table 31. Asynchronous non-multiplexed SRAM/PSRAM/NOR read timings(1) (2)

        Symbol                  Parameter                                           Min               Max              Unit

        tw(NE)     FSMC_NE low time                                       5THCLK 1.5 5THCLK + 2 ns

        tv(NOE_NE) FSMC_NEx low to FSMC_NOE low                           0.5                    1.5                   ns

        tw(NOE)    FSMC_NOE low time                                      5THCLK 1.5 5THCLK + 1.5 ns

        th(NE_NOE) FSMC_NOE high to FSMC_NE high hold time 1.5                                                        ns

        tv(A_NE)   FSMC_NEx low to FSMC_A valid                                                  7                     ns

        th(A_NOE) Address hold time after FSMC_NOE high                   0.1                                          ns

        tv(BL_NE)  FSMC_NEx low to FSMC_BL valid                                                 0                     ns

        th(BL_NOE) FSMC_BL hold time after FSMC_NOE high 0                                                             ns

        tsu(Data_NE) Data to FSMC_NEx high setup time                     2THCLK + 25                                  ns

        tsu(Data_NOE) Data to FSMC_NOEx high setup time                   2THCLK + 25                                  ns

        th(Data_NOE) Data hold time after FSMC_NOE high                   0                                            ns

        th(Data_NE) Data hold time after FSMC_NEx high                    0                                            ns

        tv(NADV_NE) FSMC_NEx low to FSMC_NADV low                                                5                     ns

        tw(NADV)   FSMC_NADV low time                                                            THCLK + 1.5 ns

        1. CL = 15 pF.
        2. Based on characterization, not tested in production.

62/123                          Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                               Electrical characteristics

Figure 25. Asynchronous non-multiplexed SRAM/PSRAM/NOR write waveforms

                                                         tw(NE)

           FSMC_NEx

                FSMC_NOE     tv(NWE_NE)                  tw(NWE)                         t h(NE_NWE)
               FSMC_NWE
             FSMC_A[25:0]    tv(A_NE)                                    th(A_NWE)
           FSMC_NBL[1:0]      tv(BL_NE)                  Address
             FSMC_D[15:0]
            FSMC_NADV(1)       tv(Data_NE)                             th(BL_NWE)
                           t v(NADV_NE)                         NBL

                              tw(NADV)                               th(Data_NWE)
                                                                             Data

                                                                                                      ai14990

1. Mode 2/B, C and D only. In Mode 1, FSMC_NADV is not used.

Table 32. Asynchronous non-multiplexed SRAM/PSRAM/NOR write timings(1)(2)

Symbol                     Parameter                                                Min       Max              Unit

tw(NE)     FSMC_NE low time                                       3THCLK 1 3THCLK + 2 ns

tv(NWE_NE) FSMC_NEx low to FSMC_NWE low                           THCLK 0.5 THCLK + 1.5 ns

tw(NWE)    FSMC_NWE low time                                      THCLK 0.5 THCLK + 1.5 ns

th(NE_NWE) FSMC_NWE high to FSMC_NE high hold time THCLK                                                       ns

tv(A_NE)   FSMC_NEx low to FSMC_A valid                                                  7.5                   ns

th(A_NWE) Address hold time after FSMC_NWE high                   THCLK                                        ns

tv(BL_NE)  FSMC_NEx low to FSMC_BL valid                                                 1.5                   ns

th(BL_NWE) FSMC_BL hold time after FSMC_NWE high THCLK 0.5                                                   ns

tv(Data_NE) FSMC_NEx low to Data valid                                                   THCLK + 7             ns

th(Data_NWE) Data hold time after FSMC_NWE high                   THCLK                                        ns

tv(NADV_NE) FSMC_NEx low to FSMC_NADV low                                                5.5                   ns

tw(NADV)   FSMC_NADV low time                                                            THCLK + 1.5 ns

1. CL = 15 pF.
2. Based on characterization, not tested in production.

                           Doc ID 14611 Rev 7                                                                  63/123
Electrical characteristics                      STM32F103xC, STM32F103xD, STM32F103xE

        Figure 26. Asynchronous multiplexed PSRAM/NOR read waveforms

                                                                                                tw(NE)

                     FSMC_NE

                                  tv(NOE_NE)                                     t h(NE_NOE)

                     FSMC_NOE

                                                                             t w(NOE)

                       FSMC_NWE   tv(A_NE)                       Address          th(A_NOE)
                   FSMC_A[25:16]   tv(BL_NE)                            NBL      th(BL_NOE)
                   FSMC_NBL[1:0]
                                  t v(A_NE)                                       tsu(Data_NE)           th(Data_NE)
                   FSMC_AD[15:0]       Address                                  tsu(Data_NOE)           th(Data_NOE)
                      FSMC_NADV
                                  t v(NADV_NE)                                      Data                            ai14892b
                                    tw(NADV)
                                                                 th(AD_NADV)

        Table 33. Asynchronous multiplexed PSRAM/NOR read timings(1)(2)

        Symbol                    Parameter                                      Min                    Max  Unit

        tw(NE)       FSMC_NE low time                                        7THCLK 2 7THCLK + 2 ns
        tv(NOE_NE)   FSMC_NEx low to FSMC_NOE low
        tw(NOE)      FSMC_NOE low time                                       3THCLK 0.5 3THCLK + 1.5 ns
        th(NE_NOE)   FSMC_NOE high to FSMC_NE high hold time
        tv(A_NE)     FSMC_NEx low to FSMC_A valid                            4THCLK 1 4THCLK + 2 ns
        tv(NADV_NE)  FSMC_NEx low to FSMC_NADV low
        tw(NADV)     FSMC_NADV low time                                      1                              ns
                     FSMC_AD (address) valid hold time after
        th(AD_NADV)  FSMC_NADV high                                                             0            ns

                                                                             3                  5            ns

                                                                             THCLK 1.5 THCLK + 1.5 ns

                                                                             THCLK                           ns

        th(A_NOE)    Address hold time after FSMC_NOE high                   THCLK                           ns

        th(BL_NOE) FSMC_BL hold time after FSMC_NOE high                     0                               ns

        tv(BL_NE)    FSMC_NEx low to FSMC_BL valid                                              0            ns

        tsu(Data_NE) Data to FSMC_NEx high setup time                        2THCLK + 24                     ns

        tsu(Data_NOE) Data to FSMC_NOE high setup time                       2THCLK + 25                     ns

        th(Data_NE) Data hold time after FSMC_NEx high                       0                               ns

        th(Data_NOE) Data hold time after FSMC_NOE high                      0                               ns

        1. CL = 15 pF.
        2. Based on characterization, not tested in production.

64/123                            Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                               Electrical characteristics

Figure 27. Asynchronous multiplexed PSRAM/NOR write waveforms

                                                         tw(NE)

             FSMC_NEx

                FSMC_NOE  tv(NWE_NE)                     tw(NWE)                          t h(NE_NWE)
               FSMC_NWE                                                                  th(Data_NWE)
           FSMC_A[25:16]    tv(A_NE)                                     th(A_NWE)
           FSMC_NBL[1:0]                                 Address                                                  ai14891B
           FSMC_AD[15:0]     tv(BL_NE)
                                                                       th(BL_NWE)
              FSMC_NADV    t v(A_NE)                            NBL
                                Address                  t v(Data_NADV)

                          t v(NADV_NE)                                       Data
                             tw(NADV)
                                                          th(AD_NADV)

Table 34. Asynchronous multiplexed PSRAM/NOR write timings(1)(2)

Symbol                    Parameter                                                 Min       Max  Unit

tw(NE)       FSMC_NE low time                                     5THCLK 1 5THCLK + 2 ns
tv(NWE_NE)   FSMC_NEx low to FSMC_NWE low
tw(NWE)      FSMC_NWE low time                                    2THCLK                 2THCLK + 1 ns
th(NE_NWE)   FSMC_NWE high to FSMC_NE high hold time
tv(A_NE)     FSMC_NEx low to FSMC_A valid                         2THCLK 1 2THCLK + 2 ns
tv(NADV_NE)  FSMC_NEx low to FSMC_NADV low
tw(NADV)     FSMC_NADV low time                                   THCLK 1                        ns
             FSMC_AD (address) valid hold time after
th(AD_NADV)  FSMC_NADV high                                                              7         ns

                                                                  3                      5         ns

                                                                  THCLK 1 THCLK + 1 ns

                                                                  THCLK 3                        ns

th(A_NWE) Address hold time after FSMC_NWE high                   4THCLK                           ns

tv(BL_NE)    FSMC_NEx low to FSMC_BL valid                                               1.6       ns

th(BL_NWE) FSMC_BL hold time after FSMC_NWE high                  THCLK 1.5                      ns

tv(Data_NADV) FSMC_NADV high to Data valid                                               THCLK + 1.5 ns

th(Data_NWE) Data hold time after FSMC_NWE high                   THCLK 5                        ns

1. CL = 15 pF.
2. Based on characterization, not tested in production.

                          Doc ID 14611 Rev 7                                                       65/123
Electrical characteristics            STM32F103xC, STM32F103xD, STM32F103xE

        Synchronous waveforms and timings

        Figure 28 through Figure 31 represent synchronous waveforms and Table 36 through
        Table 38 provide the corresponding timings. The results shown in these tables are obtained
        with the following FSMC configuration:
         BurstAccessMode = FSMC_BurstAccessMode_Enable;
         MemoryType = FSMC_MemoryType_CRAM;
         WriteBurst = FSMC_WriteBurst_Enable;
         CLKDivision = 1; (0 is not supported, see the STM32F10xxx reference manual)
         DataLatency = 1 for NOR Flash; DataLatency = 0 for PSRAM

        Figure 28. Synchronous multiplexed NOR/PSRAM read timings

                          tw(CLK)     tw(CLK)                                              BUSTURN = 0
        FSMC_CLK

           FSMC_NEx                                   Data latency = 1      td(CLKH-NExH)
              td(CLKL-NADVL)       td(CLKL-NExL)                               td(CLKH-AIV)

         FSMC_NADV                                td(CLKL-NADVH)

        FSMC_A[25:16]              td(CLKL-AV)

                                      td(CLKL-NOEL)                         td(CLKH-NOEH)

           FSMC_NOE                td(CLKL-ADIV)                             th(CLKH-ADV)      th(CLKH-ADV)
                                                      tsu(ADV-CLKH)     tsu(ADV-CLKH)
                  td(CLKL-ADV)
        FSMC_AD[15:0]                    AD[15:0]                       D1                 D2
                                               tsu(NWAITV-CLKH)
                                                                            th(CLKH-NWAITV)

        FSMC_NWAIT                    tsu(NWAITV-CLKH)                      th(CLKH-NWAITV)
        (WAITCFG = 1b, WAITPOL + 0b)
                                      tsu(NWAITV-CLKH)                      th(CLKH-NWAITV)
        FSMC_NWAIT
        (WAITCFG = 0b, WAITPOL + 0b)

                                                                                                        ai14893e

66/123                                Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                           Electrical characteristics

Table 35. Synchronous multiplexed NOR/PSRAM read timings(1)(2)

Symbol                           Parameter                      Min           Max Unit

tw(CLK)         FSMC_CLK period                              27.7              ns
td(CLKL-NExL)
td(CLKH-NExH)   FSMC_CLK low to FSMC_NEx low (x = 0...2)                  1.5  ns
td(CLKL-NADVL)
td(CLKL-NADVH)  FSMC_CLK high to FSMC_NEx high (x = 0...2) THCLK + 2           ns
td(CLKL-AV)
td(CLKH-AIV)    FSMC_CLK low to FSMC_NADV low                             4    ns
td(CLKL-NOEL)
td(CLKH-NOEH)   FSMC_CLK low to FSMC_NADV high               5                 ns
td(CLKL-ADV)
td(CLKL-ADIV)   FSMC_CLK low to FSMC_Ax valid (x = 16...25)               0    ns

tsu(ADV-CLKH)   FSMC_CLK high to FSMC_Ax invalid (x = 16...25) THCLK + 2       ns

                FSMC_CLK low to FSMC_NOE low                              THCLK +1 ns

                FSMC_CLK high to FSMC_NOE high               THCLK + 0.5       ns

                FSMC_CLK low to FSMC_AD[15:0] valid                       12   ns

                FSMC_CLK low to FSMC_AD[15:0] invalid        0                 ns

                FSMC_A/D[15:0] valid data before FSMC_CLK    6                 ns
                high

th(CLKH-ADV)    FSMC_A/D[15:0] valid data after FSMC_CLK high THCLK 10       ns

tsu(NWAITV-CLKH) FSMC_NWAIT valid before FSMC_CLK high       8                 ns

th(CLKH-NWAITV) FSMC_NWAIT valid after FSMC_CLK high         2                 ns

1. CL = 15 pF.
2. Based on characterization, not tested in production.

                Doc ID 14611 Rev 7                                             67/123
Electrical characteristics                        STM32F103xC, STM32F103xD, STM32F103xE

        Figure 29. Synchronous multiplexed PSRAM write timings

                          tw(CLK)                 tw(CLK)                              BUSTURN = 0
        FSMC_CLK

                                                      Data latency = 1                 td(CLKH-NExH)
                                   td(CLKL-NExL)

              FSMC_NEx                td(CLKL-NADVH)
                td(CLKL-NADVL)
                                   td(CLKL-AV)                                            td(CLKH-AIV)
           FSMC_NADV               td(CLKL-NWEL)                                       td(CLKH-NWEH)

        FSMC_A[25:16]              td(CLKL-ADIV)                        td(CLKL-Data)
                                                     td(CLKL-Data)
            FSMC_NWE
                                      AD[15:0]                          D1             D2
                    td(CLKL-ADV)
        FSMC_AD[15:0]

        FSMC_NWAIT                    tsu(NWAITV-CLKH)                  th(CLKH-NWAITV)
        (WAITCFG = 0b, WAITPOL + 0b)                                                    td(CLKL-NBLH)

        FSMC_NBL                                                                                                              ai14992d

68/123                                Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                       Electrical characteristics

Table 36. Synchronous multiplexed PSRAM write timings(1)(2)

Symbol                                 Parameter               Min     Max Unit

tw(CLK)        FSMC_CLK period                              27.7           ns

td(CLKL-NExL)  FSMC_CLK low to FSMC_Nex low (x = 0...2)                2   ns

td(CLKH-NExH)  FSMC_CLK high to FSMC_NEx high (x = 0...2)   THCLK + 2      ns

td(CLKL-NADVL) FSMC_CLK low to FSMC_NADV low                           4   ns

td(CLKL-NADVH) FSMC_CLK low to FSMC_NADV high               5              ns

td(CLKL-AV)    FSMC_CLK low to FSMC_Ax valid (x = 16...25)             0   ns

td(CLKH-AIV)   FSMC_CLK high to FSMC_Ax invalid (x = 16...25) TCK + 2      ns

td(CLKL-NWEL)  FSMC_CLK low to FSMC_NWE low                            1   ns

td(CLKH-NWEH) FSMC_CLK high to FSMC_NWE high                THCLK +1       ns

td(CLKL-ADV)   FSMC_CLK low to FSMC_AD[15:0] valid                     12  ns

td(CLKL-ADIV)  FSMC_CLK low to FSMC_AD[15:0] invalid        3              ns

td(CLKL-Data)  FSMC_A/D[15:0] valid after FSMC_CLK low                 6   ns

tsu(NWAITV-CLKH) FSMC_NWAIT valid before FSMC_CLK high      7              ns

th(CLKH-NWAITV) FSMC_NWAIT valid after FSMC_CLK high        2              ns

td(CLKL-NBLH)  FSMC_CLK low to FSMC_NBL high                1              ns

1. CL = 15 pF.
2. Based on characterization, not tested in production.

               Doc ID 14611 Rev 7                                          69/123
Electrical characteristics                   STM32F103xC, STM32F103xD, STM32F103xE

        Figure 30. Synchronous non-multiplexed NOR/PSRAM read timings

                       tw(CLK)               tw(CLK)                                  BUSTURN = 0

        FSMC_CLK

         td(CLKL-NExL)                       Data latency = 1           td(CLKH-NExH)
        FSMC_NEx

            td(CLKL-NADVL)                   td(CLKL-NADVH)
        FSMC_NADV

                                td(CLKL-AV)                                td(CLKH-AIV)

        FSMC_A[25:0]

                                             td(CLKL-NOEL)              td(CLKH-NOEH)

             FSMC_NOE                       tsu(DV-CLKH)                 th(CLKH-DV)       th(CLKH-DV)
                                      tsu(NWAITV-CLKH)               tsu(DV-CLKH)
        FSMC_D[15:0]
                                                                 D1                   D2
        FSMC_NWAIT
        (WAITCFG = 1b, WAITPOL + 0b)                                 th(CLKH-NWAITV)
        FSMC_NWAIT
        (WAITCFG = 0b, WAITPOL + 0b)         tsu(NWAITV-CLKH)                         th(CLKH-NWAITV)

                                      tsu(NWAITV-CLKH)               th(CLKH-NWAITV)

                                                                                                        ai14894d

        Table 37. Synchronous non-multiplexed NOR/PSRAM read timings(1)(2)

        Symbol                               Parameter                                Min       Max Unit

        tw(CLK)             FSMC_CLK period                             27.7                            ns

        td(CLKL-NExL)       FSMC_CLK low to FSMC_NEx low (x = 0...2)                       1.5          ns

        td(CLKH-NExH) FSMC_CLK high to FSMC_NEx high (x = 0...2) THCLK + 2                              ns

        td(CLKL-NADVL) FSMC_CLK low to FSMC_NADV low                                       4            ns

        td(CLKL-NADVH) FSMC_CLK low to FSMC_NADV high                   5                               ns

        td(CLKL-AV)         FSMC_CLK low to FSMC_Ax valid (x = 0...25)                     0            ns

        td(CLKH-AIV)        FSMC_CLK high to FSMC_Ax invalid (x = 0...25) THCLK + 4                     ns

        td(CLKL-NOEL) FSMC_CLK low to FSMC_NOE low                                         THCLK + 1.5 ns

        td(CLKH-NOEH) FSMC_CLK high to FSMC_NOE high                    THCLK + 1.5                     ns

        tsu(DV-CLKH)        FSMC_D[15:0] valid data before FSMC_CLK high 6.5                            ns

        th(CLKH-DV)         FSMC_D[15:0] valid data after FSMC_CLK high 7                               ns

        tsu(NWAITV-CLKH) FSMC_NWAIT valid before FSMC_SMCLK high 7                                      ns

        th(CLKH-NWAITV) FSMC_NWAIT valid after FSMC_CLK high            2                               ns

        1. CL = 15 pF.
        2. Based on characterization, not tested in production.

70/123                                Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                        Electrical characteristics

Figure 31. Synchronous non-multiplexed PSRAM write timings

               tw(CLK)                 tw(CLK)                  BUSTURN = 0

FSMC_CLK

td(CLKL-NExL)                         Data latency = 1      td(CLKH-NExH)
FSMC_NEx

    td(CLKL-NADVL)              td(CLKL-NADVH)
FSMC_NADV

FSMC_A[25:0]            td(CLKL-AV)                            td(CLKH-AIV)
    FSMC_NWE            td(CLKL-NWEL)                        td(CLKH-NWEH)

                                td(CLKL-Data)                   td(CLKL-Data)

FSMC_D[15:0]                                             D1     D2

FSMC_NWAIT                    tsu(NWAITV-CLKH)                           td(CLKL-NBLH)
(WAITCFG = 0b, WAITPOL + 0b)                             th(CLKH-NWAITV)

FSMC_NBL

                                                                                        ai14993e

Table 38. Synchronous non-multiplexed PSRAM write timings(1)(2)

Symbol                                 Parameter                Min          Max Unit

tw(CLK)        FSMC_CLK period                               27.7                       ns

td(CLKL-NExL)  FSMC_CLK low to FSMC_NEx low (x = 0...2)                      2          ns

td(CLKH-NExH)  FSMC_CLK high to FSMC_NEx high (x = 0...2)    THCLK + 2                  ns

td(CLKL-NADVL) FSMC_CLK low to FSMC_NADV low                                 4          ns

td(CLKL-NADVH) FSMC_CLK low to FSMC_NADV high                5                          ns

td(CLKL-AV)    FSMC_CLK low to FSMC_Ax valid (x = 16...25)                   0          ns

td(CLKH-AIV)   FSMC_CLK high to FSMC_Ax invalid (x = 16...25) TCK + 2                   ns

td(CLKL-NWEL)  FSMC_CLK low to FSMC_NWE low                                  1          ns

td(CLKH-NWEH) FSMC_CLK high to FSMC_NWE high                 THCLK + 1                  ns

td(CLKL-Data)  FSMC_D[15:0] valid data after FSMC_CLK low                    6          ns

tsu(NWAITV-CLKH) FSMC_NWAIT valid before FSMC_CLK high       7                          ns

th(CLKH-NWAITV) FSMC_NWAIT valid after FSMC_CLK high         2                          ns

td(CLKL-NBLH)  FSMC_CLK low to FSMC_NBL high                 1                          ns

1. CL = 15 pF.
2. Based on characterization, not tested in production.

                              Doc ID 14611 Rev 7                                        71/123
Electrical characteristics            STM32F103xC, STM32F103xD, STM32F103xE

        PC Card/CompactFlash controller waveforms and timings

        Figure 32 through Figure 37 represent synchronous waveforms and Table 39 provides the
        corresponding timings. The results shown in this table are obtained with the following FSMC
        configuration:
         COM.FSMC_SetupTime = 0x04;
         COM.FSMC_WaitSetupTime = 0x07;
         COM.FSMC_HoldSetupTime = 0x04;
         COM.FSMC_HiZSetupTime = 0x00;
         ATT.FSMC_SetupTime = 0x04;
         ATT.FSMC_WaitSetupTime = 0x07;
         ATT.FSMC_HoldSetupTime = 0x04;
         ATT.FSMC_HiZSetupTime = 0x00;
         IO.FSMC_SetupTime = 0x04;
         IO.FSMC_WaitSetupTime = 0x07;
         IO.FSMC_HoldSetupTime = 0x04;
         IO.FSMC_HiZSetupTime = 0x00;
         TCLRSetupTime = 0;
         TARSetupTime = 0;

        Figure 32. PC Card/CompactFlash controller waveforms for common memory read
                         access

        FSMC_NCE4_2(1)                  tv(NCEx-A)                           th(NCEx-AI)
          FSMC_NCE4_1                 td(NREG-NCEx)                 th(NCEx-NREG)
                                      td(NIORD-NCEx)                th(NCEx-NIORD)
            FSMC_A[10:0]                                            th(NCEx-NIOWR)

             FSMC_NREG
           FSMC_NIOWR
            FSMC_NIORD

          FSMC_NWE                    tw(NOE)                       th(NOE-D)
                      td(NCE4_1-NOE)       tsu(D-NOE)                                          ai14895b

           FSMC_NOE

        FSMC_D[15:0]

        1. FSMC_NCE4_2 remains high (inactive during 8-bit access.

72/123                                Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                               Electrical characteristics

Figure 33. PC Card/CompactFlash controller waveforms for common memory write
                 access

       FSMC_NCE4_1

FSMC_NCE4_2 High                 tv(NCE4_1-A)                                th(NCE4_1-AI)
FSMC_A[10:0]                                                        th(NCE4_1-NREG)
                                                                    th(NCE4_1-NIORD)
FSMC_NREG                       td(NREG-NCE4_1)                    th(NCE4_1-NIOWR)
FSMC_NIOWR                       td(NIORD-NCE4_1)
FSMC_NIORD                                                                td(NWE-NCE4_1)
                                                           tw(NWE)
                 td(NCE4_1-NWE)

  FSMC_NWE

   FSMC_NOE                      MEMxHIZ =1       td(D-NWE)
FSMC_D[15:0]                                   tv(NWE-D)
                                                                    th(NWE-D)

                                                                                            ai14896b

                                 Doc ID 14611 Rev 7                                         73/123
Electrical characteristics              STM32F103xC, STM32F103xD, STM32F103xE

        Figure 34. PC Card/CompactFlash controller waveforms for attribute memory read
                         access

        FSMC_NCE4_1                     tv(NCE4_1-A)                     th(NCE4_1-AI)
        FSMC_NCE4_2 High

        FSMC_A[10:0]

        FSMC_NIOWR                      td(NREG-NCE4_1)                  th(NCE4_1-NREG)
        FSMC_NIORD

         FSMC_NREG

             FSMC_NWE                                 tw(NOE)                                 td(NOE-NCE4_1)
                        td(NCE4_1-NOE)                tsu(D-NOE)         th(NOE-D)

              FSMC_NOE                                                                                      ai14897b

        FSMC_D[15:0](1)

        1. Only data bits 0...7 are read (bits 8...15 are disregarded).

74/123                                  Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                            Electrical characteristics

Figure 35. PC Card/CompactFlash controller waveforms for attribute memory write
                 access

    FSMC_NCE4_1

FSMC_NCE4_2 High                tv(NCE4_1-A)                     th(NCE4_1-AI)
FSMC_A[10:0]

FSMC_NIOWR
FSMC_NIORD

                                td(NREG-NCE4_1)                  th(NCE4_1-NREG)

   FSMC_NREG                                      tw(NWE)
                td(NCE4_1-NWE)                   td(NWE-NCE4_1)

    FSMC_NWE                                        tv(NWE-D)

     FSMC_NOE

FSMC_D[7:0](1)

                                                                                                                                                                                      ai14898b

1. Only data bits 0...7 are driven (bits 8...15 remains HiZ).

Figure 36. PC Card/CompactFlash controller waveforms for I/O space read access

FSMC_NCE4_1                     tv(NCEx-A)                       th(NCE4_1-AI)
FSMC_NCE4_2

FSMC_A[10:0]

  FSMC_NREG
    FSMC_NWE
    FSMC_NOE

FSMC_NIOWR                                       tsu(D-NIORD)    tw(NIORD)
           td(NIORD-NCE4_1)                                             td(NIORD-D)

FSMC_NIORD

FSMC_D[15:0]

                                                                                     ai14899B

                                Doc ID 14611 Rev 7                                   75/123
Electrical characteristics                              STM32F103xC, STM32F103xD, STM32F103xE

Figure 37. PC Card/CompactFlash controller waveforms for I/O space write access

              FSMC_NCE4_1                  tv(NCEx-A)          th(NCE4_1-AI)
              FSMC_NCE4_2

                FSMC_A[10:0]

               FSMC_NREG
                FSMC_NWE

                 FSMC_NOE

               FSMC_NIORD                                      tw(NIOWR)
                         td(NCE4_1-NIOWR)

               FSMC_NIOWR

                                           ATTxHIZ =1

                                                       tv(NIOWR-D) th(NIOWR-D)

               FSMC_D[15:0]

                                                                                        ai14900b

Table 39. Switching characteristics for PC Card/CF read and write cycles(1)(2)

Symbol                                     Parameter                         Min        Max       Unit

tv(NCEx-A)       FSMC_NCEx low (x = 4_1/4_2) to FSMC_Ay valid (y =                   0            ns
tv(NCE4_1-A)     0...10) FSMC_NCE4_1 low (x = 4_1/4_2) to FSMC_Ay valid
                 (y = 0...10)

th(NCEx-AI)      FSMC_NCEx high (x = 4_1/4_2) to FSMC_Ax invalid (x =                             ns
th(NCE4_1-AI)    0...10) FSMC_NCE4_1 high (x = 4_1/4_2) to FSMC_Ax 2.5
                 invalid (x = 0...10)

td(NREG-NCEx) FSMC_NCEx low to FSMC_NREG valid FSMC_NCE4_1                           5            ns
td(NREG-NCE4_1) low to FSMC_NREG valid

th(NCEx-NREG)    FSMC_NCEx high to FSMC_NREG invalid FSMC_NCE4_1         THCLK + 3                ns
th(NCE4_1-NREG)  high to FSMC_NREG invalid

td(NCE4_1-NOE) FSMC_NCE4_1 low to FSMC_NOE low                                       5THCLK + 2 ns

tw(NOE)          FSMC_NOE low width                                      8THCLK 1.5 8THCLK + 1 ns

td(NOE-NCE4_1 FSMC_NOE high to FSMC_NCE4_1 high                          5THCLK + 2               ns

tsu(D-NOE)       FSMC_D[15:0] valid data before FSMC_NOE high            25                       ns

th(NOE-D)        FSMC_D[15:0] valid data after FSMC_NOE high             15                       ns

tw(NWE)          FSMC_NWE low width                                      8THCLK 1 8THCLK + 2 ns

td(NWE-NCE4_1) FSMC_NWE high to FSMC_NCE4_1 high                         5THCLK + 2               ns

td(NCE4_1-NWE) FSMC_NCE4_1 low to FSMC_NWE low                                       5THCLK + 1.5 ns

tv(NWE-D)        FSMC_NWE low to FSMC_D[15:0] valid                                  0            ns

th(NWE-D)        FSMC_NWE high to FSMC_D[15:0] invalid                   11THCLK                  ns

td(D-NWE)        FSMC_D[15:0] valid before FSMC_NWE high                 13THCLK                  ns

76/123                                     Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                         Electrical characteristics

Table 39. Switching characteristics for PC Card/CF read and write cycles(1)(2) (continued)

Symbol        Parameter                                       Min         Max               Unit

tw(NIOWR)     FSMC_NIOWR low width                            8THCLK + 3                      ns
                                                              11THCLK     5THCLK +1 ns
tv(NIOWR-D)   FSMC_NIOWR low to FSMC_D[15:0] valid
                                                              5THCLK 5                      ns
th(NIOWR-D)   FSMC_NIOWR high to FSMC_D[15:0] invalid                     5THCLK+3ns ns
                                                              5THCLK 5
td(NCE4_1-NIOWR) FSMC_NCE4_1 low to FSMC_NIOWR valid          4.5                             ns
                                                              9
th(NCEx-NIOWR) FSMC_NCEx high to FSMC_NIOWR invalid           8THCLK + 2  5THCLK + 2.5 ns
th(NCE4_1-NIOWR) FSMC_NCE4_1 high to FSMC_NIOWR invalid
                                                                                              ns
td(NIORD-NCEx) FSMC_NCEx low to FSMC_NIORD valid FSMC_NCE4_1                                  ns
td(NIORD-NCE4_1) low to FSMC_NIORD valid                                                      ns
                                                                                              ns
th(NCEx-NIORD) FSMC_NCEx high to FSMC_NIORD invalid
th(NCE4_1-NIORD) FSMC_NCE4_1 high to FSMC_NIORD invalid

tsu(D-NIORD)  FSMC_D[15:0] valid before FSMC_NIORD high

td(NIORD-D)   FSMC_D[15:0] valid after FSMC_NIORD high

tw(NIORD)     FSMC_NIORD low width

1. CL = 15 pF.
2. Based on characterization, not tested in production.

              NAND controller waveforms and timings

              Figure 38 through Figure 41 represent synchronous waveforms and Table 40 provides the
              corresponding timings. The results shown in this table are obtained with the following FSMC
              configuration:
               COM.FSMC_SetupTime = 0x01;
               COM.FSMC_WaitSetupTime = 0x03;
               COM.FSMC_HoldSetupTime = 0x02;
               COM.FSMC_HiZSetupTime = 0x01;
               ATT.FSMC_SetupTime = 0x01;
               ATT.FSMC_WaitSetupTime = 0x03;
               ATT.FSMC_HoldSetupTime = 0x02;
               ATT.FSMC_HiZSetupTime = 0x01;
               Bank = FSMC_Bank_NAND;
               MemoryDataWidth = FSMC_MemoryDataWidth_16b;
               ECC = FSMC_ECC_Enable;
               ECCPageSize = FSMC_ECCPageSize_512Bytes;
               TCLRSetupTime = 0;
               TARSetupTime = 0;

                                    Doc ID 14611 Rev 7                                      77/123
Electrical characteristics             STM32F103xC, STM32F103xD, STM32F103xE

        Figure 38. NAND controller waveforms for read access
                    FSMC_NCEx Low

                ALE (FSMC_A17)
                CLE (FSMC_A16)

                FSMC_NWE               td(ALE-NOE)  th(NOE-ALE)
        FSMC_NOE (NRE)
                                       tsu(D-NOE)                th(NOE-D)
              FSMC_D[15:0]

                                                                            ai14901b

        Figure 39. NAND controller waveforms for write access
                     FSMC_NCEx Low

        ALE (FSMC_A17)                 td(ALE-NWE)  th(NWE-ALE)
        CLE (FSMC_A16)

               FSMC_NWE

        FSMC_NOE (NRE)      tv(NWE-D)                            th(NWE-D)
              FSMC_D[15:0]

                                                                                                                                                                                                 ai14902b

        Figure 40. NAND controller waveforms for common memory read access
                   FSMC_NCEx Low

        ALE (FSMC_A17)                 td(ALE-NOE)  th(NOE-ALE)
        CLE (FSMC_A16)
                                       tw(NOE)
               FSMC_NWE
               FSMC_NOE                             tsu(D-NOE)   th(NOE-D)

            FSMC_D[15:0]

                                                                            ai14912b

78/123                      Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                      Electrical characteristics

Figure 41. NAND controller waveforms for common memory write access

FSMC_NCEx Low

ALE (FSMC_A17)
CLE (FSMC_A16)

                td(ALE-NOE)                              tw(NWE)                           th(NOE-ALE)

FSMC_NWE

   FSMC_NOE                                                 td(D-NWE)           th(NWE-D)
FSMC_D[15:0]                                             tv(NWE-D)

                                                                                                ai14913b

Table 40. Switching characteristics for NAND Flash read and write cycles(1)

Symbol                       Parameter                                     Min             Max  Unit

td(D-NWE)(2)   FSMC_D[15:0] valid before FSMC_NWE high                 6THCLK + 12              ns
tw(NOE)(2)     FSMC_NOE low width
                                                                       4THCLK 1.5 4THCLK + 1.5 ns

tsu(D-NOE)(2)  FSMC_D[15:0] valid data before FSMC_NOE                 25                       ns
               high

th(NOE-D)(2) FSMC_D[15:0] valid data after FSMC_NOE high 7                                      ns

tw(NWE)(2)     FSMC_NWE low width                                      4THCLK 1 4THCLK + 2.5 ns

tv(NWE-D)(2) FSMC_NWE low to FSMC_D[15:0] valid                                      0          ns

th(NWE-D)(2) FSMC_NWE high to FSMC_D[15:0] invalid                     10THCLK + 4              ns

td(ALE-NWE)(3) FSMC_ALE valid before FSMC_NWE low                                    3THCLK + 1.5 ns

th(NWE-ALE)(3) FSMC_NWE high to FSMC_ALE invalid                       3THCLK + 4.5             ns

td(ALE-NOE)(3) FSMC_ALE valid before FSMC_NOE low                                    3THCLK + 2 ns

th(NOE-ALE)(3) FSMC_NWE high to FSMC_ALE invalid                       3THCLK + 4.5             ns

1. CL = 15 pF.
2. Based on characterization, not tested in production.

3. Guaranteed by design, not tested in production.

                             Doc ID 14611 Rev 7                                                 79/123
Electrical characteristics             STM32F103xC, STM32F103xD, STM32F103xE

5.3.11  EMC characteristics

        Susceptibility tests are performed on a sample basis during device characterization.

        Functional EMS (electromagnetic susceptibility)

        While a simple application is executed on the device (toggling 2 LEDs through I/O ports). the
        device is stressed by two electromagnetic events until a failure occurs. The failure is
        indicated by the LEDs:
         Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

              a functional disturbance occurs. This test is compliant with the IEC 61000-4-2 standard.
         FTB: A Burst of Fast Transient voltage (positive and negative) is applied to VDD and

              VSS through a 100 pF capacitor, until a functional disturbance occurs. This test is
              compliant with the IEC 61000-4-4 standard.

        A device reset allows normal operations to be resumed.

        The test results are given in Table 41. They are based on the EMS levels and classes
        defined in application note AN1709.

        Table 41. EMS characteristics

        Symbol              Parameter                           Conditions                      Level/
                                                                                                Class

        VFESD   Voltage limits to be applied on any I/O pin to  VDD 3.3 V, LQFP144, TA +25 C,  2B
                induce a functional disturbance                 fHCLK 72 MHz
                                                                conforms to IEC 61000-4-2

                Fast transient voltage burst limits to be       VDD3.3 V, LQFP144, TA +25 C,

        VEFTB   applied through 100 pF on VDD and VSS           fHCLK 72 MHz                    4A
                pins to induce a functional disturbance
                                                                conforms to IEC 61000-4-4

        Designing hardened software to avoid noise problems

        EMC characterization and optimization are performed at component level with a typical
        application environment and simplified MCU software. It should be noted that good EMC
        performance is highly dependent on the user application and the software in particular.

        Therefore it is recommended that the user applies EMC software optimization and
        prequalification tests in relation with the EMC level requested for his application.

        Software recommendations

        The software flowchart must include the management of runaway conditions such as:
         Corrupted program counter
         Unexpected reset
         Critical Data corruption (control registers...)

80/123                      Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                          Electrical characteristics

        Prequalification trials

        Most of the common failures (unexpected reset and program counter corruption) can be
        reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1
        second.

        To complete these trials, ESD stress can be applied directly on the device, over the range of
        specification values. When unexpected behavior is detected, the software can be hardened
        to prevent unrecoverable errors occurring (see application note AN1015).

        Electromagnetic Interference (EMI)

        The electromagnetic field emitted by the device are monitored while a simple application is
        executed (toggling 2 LEDs through the I/O ports). This emission test is compliant with
        IEC 61967-2 standard which specifies the test board and the pin loading.

        Table 42. EMI characteristics

        Symbol Parameter       Conditions               Monitored              Max vs. [fHSE/fHCLK]  Unit
                                                     frequency band            8/48 MHz 8/72 MHz

                                                     0.1 to 30 MHz             8   12

                               VDD 3.3 V, TA 25 C,  30 to 130 MHz             31  21 dBV
                               LQFP144 package       130 MHz to 1GHz           28
        SEMI       Peak level
                               compliant with IEC
                                                                                   33
                               61967-2

                                                     SAE EMI Level             4   4                 -

5.3.12  Absolute maximum ratings (electrical sensitivity)

        Based on three different tests (ESD, LU) using specific measurement methods, the device is
        stressed in order to determine its performance in terms of electrical sensitivity.

        Electrostatic discharge (ESD)

        Electrostatic discharges (a positive then a negative pulse separated by 1 second) are
        applied to the pins of each sample according to each pin combination. The sample size
        depends on the number of supply pins in the device (3 parts (n+1) supply pins). This test
        conforms to the JESD22-A114/C101 standard.

        Table 43. ESD absolute maximum ratings

        Symbol                 Ratings               Conditions            Class Maximum value(1) Unit

        VESD(HBM)  Electrostatic discharge          TA +25 C, conforming  2       2000
                   voltage (human body model)       to JESD22-A114                                    V

        VESD(CDM)  Electrostatic discharge  model)  TA +25 C, conforming  II      500
                   voltage (charge device           to JESD22-C101

        1. Based on characterization results, not tested in production.

                                        Doc ID 14611 Rev 7                                           81/123
Electrical characteristics                     STM32F103xC, STM32F103xD, STM32F103xE

        Static latch-up

        Two complementary static tests are required on six parts to assess the latch-up
        performance:
         A supply overvoltage is applied to each power supply pin
         A current injection is applied to each input, output and configurable I/O pin

        These tests are compliant with EIA/JESD 78A IC latch-up standard.

        Table 44. Electrical sensitivities

        Symbol                Parameter                            Conditions                      Class
                                                                                                  II level A
        LU                   Static latch-up class TA +105 C conforming to JESD78A

5.3.13 I/O port characteristics

        General input/output characteristics

        Unless otherwise specified, the parameters given in Table 45 are derived from tests
        performed under the conditions summarized in Table 10. All I/Os are CMOS and TTL
        compliant.

Table 45. I/O static characteristics

Symbol                       Parameter         Conditions          Min                  Typ  Max                      Unit
                                                                                                                       V
VIL Input low level voltage                                        0.5                         0.8
                                                                                             VDD+0.5                   V
        Standard IO input high level voltage   TTL ports           2                                                  mV
                                                                                               5.5V                   mV
VIH IO FT(1) input high level voltage                              2
                                                                                                                       A
VIL Input low level voltage                    CMOS ports             0.5                   0.35 VDD                  k
                                                                   0.65 VDD                  VDD+0.5                   k
VIH Input high level voltage                                                                                           pF
                                                                       200
          Standard IO Schmitt trigger voltage
          hysteresis(2)                                            5% VDD(3)
Vhys
          IO FT Schmitt trigger voltage
          hysteresis(2)

Ilkg Input leakage current (4)                 VSS  VIN  VDD                                 1
                                                Standard I/Os

                                               VIN= 5 V, I/O FT                              3

RPU Weak pull-up equivalent resistor(5)        VIN VSS             30                   40   50

RPD Weak pull-down equivalent resistor(5)      VIN VDD             30                   40   50

CIO I/O pin capacitance                                                                 5

1. FT = Five-volt tolerant.

2. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization, not tested in production.

3. With a minimum of 100 mV.

4. Leakage could be higher than max. if negative current is injected on adjacent pins.

5. Pull-up and pull-down resistors are designed with a true resistance in series with a switchable PMOS/NMOS. This

   MOS/NMOS contribution to the series resistance is minimum (~10% order).

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STM32F103xC, STM32F103xD, STM32F103xE  Electrical characteristics

All I/Os are CMOS and TTL compliant (no software configuration required), their
characteristics consider the most strict CMOS-technology or TTL parameters:

For VIH:
       if VDD is in the [2.00 V - 3.08 V] range: CMOS characteristics but TTL included
       if VDD is in the [3.08 V - 3.60 V] range: TTL characteristics but CMOS included

For VIL:
       if VDD is in the [2.00 V - 2.28 V] range: TTL characteristics but CMOS included
       if VDD is in the [2.28 V - 3.60 V] range: CMOS characteristics but TTL included

Output driving current

The GPIOs (general purpose input/outputs) can sink or source up to +/-8 mA, and sink
+20 mA (with a relaxed VOL).

In the user application, the number of I/O pins which can drive current must be limited to
respect the absolute maximum rating specified in Section 5.2:

The sum of the currents sourced by all the I/Os on VDD, plus the maximum Run
      consumption of the MCU sourced on VDD, cannot exceed the absolute maximum rating
      IVDD (see Table 8).

The sum of the currents sunk by all the I/Os on VSS plus the maximum Run
      consumption of the MCU sunk on VSS cannot exceed the absolute maximum rating
      IVSS (see Table 8).

Output voltage levels

Unless otherwise specified, the parameters given in Table 46 are derived from tests
performed under ambient temperature and VDD supply voltage conditions summarized in
Table 10. All I/Os are CMOS and TTL compliant.

Doc ID 14611 Rev 7                     83/123
Electrical characteristics             STM32F103xC, STM32F103xD, STM32F103xE

        Table 46. Output voltage characteristics

        Symbol              Parameter                        Conditions           Min     Max Unit

        VOL(1)     Output low level voltage for an I/O pin   TTL port                     0.4
                   when 8 pins are sunk at same time

                                                             IIO = +8 mA                                            V

        VOH(2)     Output high level voltage for an I/O pin  2.7 V < VDD < 3.6 V VDD0.4
                   when 8 pins are sourced at same time

        VOL (1)    Output low level voltage for an I/O pin   CMOS port                    0.4
                   when 8 pins are sunk at same time                                                 V

                   Output high level voltage for an I/O pin  IIO =+ 8mA
                   when 8 pins are sourced at same time
        VOH (2)                                              2.7 V < VDD < 3.6 V  2.4

        VOL(1)(3)  Output low level voltage for an I/O pin   IIO = +20 mA                 1.3
                   when 8 pins are sunk at same time                                                 V

        VOH(2)(3)  Output high level voltage for an I/O pin  2.7 V < VDD < 3.6 V VDD1.3
                   when 8 pins are sourced at same time

        VOL(1)(3)  Output low level voltage for an I/O pin   IIO = +6 mA                  0.4
                   when 8 pins are sunk at same time                                                 V

        VOH(2)(3)  Output high level voltage for an I/O pin  2 V < VDD < 2.7 V VDD0.4
                   when 8 pins are sourced at same time

        1. The IIO current sunk by the device must always respect the absolute maximum rating specified in Table 8
             and the sum of IIO (I/O ports and control pins) must not exceed IVSS.

        2. The IIO current sourced by the device must always respect the absolute maximum rating specified in
             Table 8 and the sum of IIO (I/O ports and control pins) must not exceed IVDD.

        3. Based on characterization data, not tested in production.

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STM32F103xC, STM32F103xD, STM32F103xE                      Electrical characteristics

Input/output AC characteristics

The definition and values of input/output AC characteristics are given in Figure 42 and
Table 47, respectively.

Unless otherwise specified, the parameters given in Table 47 are derived from tests
performed under ambient temperature and VDD supply voltage conditions summarized in
Table 10.

Table 47. I/O AC characteristics(1)

MODEx[1:0]    Symbol     Parameter             Conditions                                     Min Max Unit
bit value(1)

              fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2 V to 3.6 V                        2 MHz

10            tf(IO)out  Output high to low                                                       125(3)
                         level fall time                                                                     ns

                         Output low to high    CL = 50 pF, VDD = 2 V to 3.6 V                     125(3)
                         level rise time
              tr(IO)out                                                                             10 MHz

              fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2 V to 3.6 V                     25(3)
                                                                                                             ns
01            tf(IO)out  Output high to low
                         level fall time                                                          25(3)

                         Output low to high    CL = 50 pF, VDD = 2 V to 3.6 V
                         level rise time
              tr(IO)out

                                                            CL = 30 pF, VDD = 2.7 V to 3.6 V      50 MHz
              Fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2.7 V to 3.6 V                   30 MHz

                                               CL = 50 pF, VDD = 2 V to 2.7 V                     20 MHz

                                               CL = 30 pF, VDD = 2.7 V to 3.6 V                   5(3)

11            tf(IO)out  Output high to low    CL = 50 pF, VDD = 2.7 V to 3.6 V                   8(3)
                         level fall time

                                               CL = 50 pF, VDD = 2 V to 2.7 V                     12(3)
                                               CL = 30 pF, VDD = 2.7 V to 3.6 V                             ns

                                                                                                  5(3)

              tr(IO)out  Output low to high    CL = 50 pF, VDD = 2.7 V to 3.6 V                   8(3)
                         level rise time

                                               CL = 50 pF, VDD = 2 V to 2.7 V                     12(3)

                         Pulse width of

-             tEXTIpw    external signals                                                     10         ns
                         detected by the EXTI

                         controller

1. The I/O speed is configured using the MODEx[1:0] bits. Refer to the STM32F10xxx reference manual for a
     description of GPIO Port configuration register.

2. The maximum frequency is defined in Figure 42.

3. Guaranteed by design, not tested in production.

                         Doc ID 14611 Rev 7                                                              85/123
Electrical characteristics                                  STM32F103xC, STM32F103xD, STM32F103xE

        Figure 42. I/O AC characteristics definition

                                                               90%  10%
                                                        50%
                                                   10%                   50%
                                                                               90%

                            EXT ERNAL  tr(I O)out                                  tr(I O)out
                            O UTP UT                                T
                            ON 50pF

                            Maximum fr equency is achieved if (tr + tf) 2/3) T and if the duty cycle is (45-55%)
                                                                    when loaded by 50pF

                                                                                                                  ai14131

5.3.14  NRST pin characteristics

        The NRST pin input driver uses CMOS technology. It is connected to a permanent pull-up
        resistor, RPU (see Table 45).

        Unless otherwise specified, the parameters given in Table 48 are derived from tests
        performed under ambient temperature and VDD supply voltage conditions summarized in
        Table 10.

        Table 48. NRST pin characteristics

        Symbol                         Parameter                    Conditions Min Typ Max Unit

        VIL(NRST)(1) NRST Input low level voltage                                   0.5               0.8
        VIH(NRST)(1) NRST Input high level voltage                                    2                             V

                                                                                                    VDD+0.5

        Vhys(NRST)  NRST Schmitt trigger voltage                                               200                                                          mV
                    hysteresis

        RPU         Weak pull-up equivalent resistor(2)             VIN VSS         30 40                         50                                        k
                                                                                    300
        VF(NRST)(1) NRST Input filtered pulse                                                                     100 ns

        VNF(NRST)(1) NRST Input not filtered pulse                                                                                                          ns

        1. Guaranteed by design, not tested in production.

        2. The pull-up is designed with a true resistance in series with a switchable PMOS. This PMOS contribution

           . to the series resistance must be minimum (~10% order)

        Figure 43. Recommended NRST pin protection

                    External                       VDD
                    reset circuit(1)

                                       NRST(2)     RPU                         Internal Reset
                                                                    Filter

                            0.1 F

                                                                                                          STM32F10xxx

                                                                                                                                                  ai14132c
        2. The reset network protects the device against parasitic resets.
        3. The user must ensure that the level on the NRST pin can go below the VIL(NRST) max level specified in

             Table 48. Otherwise the reset will not be taken into account by the device.

86/123                                 Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                    Electrical characteristics

5.3.15  TIM timer characteristics

        The parameters given in Table 49 are guaranteed by design.

        Refer to Section 5.3.13: I/O port characteristics for details on the input/output alternate
        function characteristics (output compare, input capture, external clock, PWM output).

        Table 49. TIMx(1) characteristics

        Symbol     Parameter                    Conditions                         Min       Max         Unit

        tres(TIM)  Timer resolution time                                             1                   tTIMxCLK
          fEXT                                                                     13.9                     ns
                                                fTIMxCLK = 72 MHz                                          MHz
        ResTIM                                                                       0                     MHz
                   Timer external clock                                              0       fTIMxCLK/2     bit
                   frequency on CH1 to CH4 fTIMxCLK = 72 MHz                                      36
                                                                                                  16     tTIMxCLK
                   Timer resolution                                                                         s

                   16-bit counter clock period                                     1         65536       tTIMxCLK
                                                                                              910            s
        tCOUNTER   when internal clock is

                   selected                     fTIMxCLK = 72 MHz 0.0139

        tMAX_COUNT Maximum possible count                                                65536 65536
                                                                fTIMxCLK = 72 MHz               59.6

        1. TIMx is used as a general term to refer to the TIM1, TIM2, TIM3 and TIM4 timers.

                             Doc ID 14611 Rev 7                                                          87/123
Electrical characteristics                                  STM32F103xC, STM32F103xD, STM32F103xE

5.3.16  Communications interfaces

        I2C interface characteristics

        Unless otherwise specified, the parameters given in Table 50 are derived from tests
        performed under ambient temperature, fPCLK1 frequency and VDD supply voltage conditions
        summarized in Table 10.

        The STM32F103xC, STM32F103xD and STM32F103xE performance line I2C interface
        meets the requirements of the standard I2C communication protocol with the following
        restrictions: the I/O pins SDA and SCL are mapped to are not "true" open-drain. When
        configured as open-drain, the PMOS connected between the I/O pin and VDD is disabled,
        but is still present.

        The I2C characteristics are described in Table 50. Refer also to Section 5.3.13: I/O port
        characteristics for more details on the input/output alternate function characteristics (SDA
        and SCL).

        Table 50. I2C characteristics

                                                    Standard mode I2C(1) Fast mode I2C(1)(2)

            Symbol          Parameter                                                                              Unit

                                                            Min   Max               Min              Max

            tw(SCLL)  SCL clock low time                    4.7                     1.3
            tw(SCLH)  SCL clock high time
            tsu(SDA)  SDA setup time                                                                                   s
            th(SDA)   SDA data hold time
             tr(SDA)                                        4.0                     0.6
             tr(SCL)  SDA and SCL rise time
             tf(SDA)                                        250                     100
             tf(SCL)  SDA and SCL fall time
             th(STA)                                        0(3)                    0(4)             900(3)
                      Start condition hold time
            tsu(STA)  Repeated Start condition                    1000 20 + 0.1Cb 300                                  ns
                      setup time
                                                                  300                                300

                                                            4.0                     0.6

                                                                                                                       s

                                                            4.7                     0.6

            tsu(STO) Stop condition setup time              4.0                     0.6                                s

        tw(STO:STA)   Stop to Start condition time          4.7                     1.3                                s
                      (bus free)

            Cb        Capacitive load for each bus                400                                400               pF
                      line

        1. Guaranteed by design, not tested in production.

        2.  fPCLK1  must be higher than 2 MHz to achieve the maximum standard mode  I2C  frequency.  It  must  be
            higher  than 4 MHz to achieve the maximum fast mode I2C frequency.

        3. The maximum hold time of the Start condition has only to be met if the interface does not stretch the low
             period of SCL signal.

        4. The device must internally provide a hold time of at least 300ns for the SDA signal in order to bridge the
             undefined region of the falling edge of SCL.

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STM32F103xC, STM32F103xD, STM32F103xE                                      Electrical characteristics

Figure 44. I2C bus AC waveforms and measurement circuit

                                 VDD       VDD

                         4 .7 k 4 .7 k          100           STM32F103xx
                                                100           SDA
           I2C bus                                            SCL

                                                                           S TART REPEATED

           S TART

                                                              tsu(STA)                      S TART

  SD A                  tr(SDA)            tsu(SDA)                                tsu(STA:STO)
tf(SDA)

               th(STA)           tw(SCKL)            th(SDA)               S TOP

SCL                      tr(SCK)                     tf(SCK)                      tsu(STO)
     tw(SCKH)

                                                                                            ai14149b

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

Table 51.  SCL frequency (fPCLK1= 36 MHz.,VDD = 3.3 V)(1)(2)

                   fSCL (kHz)                                      I2C_CCR value
                                                                     RP = 4.7 k

                    400                                                    0x801E

                    300                                                    0x8028

                    200                                                    0x803C

                    100                                                    0x00B4

                    50                                                     0x0168

                    20                                                     0x0384

1. RP = External pull-up resistance, fSCL = I2C speed.

2. For speeds around 200 kHz, the tolerance on the achieved speed is of 5%. For other speed ranges, the
     tolerance on the achieved speed 2%. These variations depend on the accuracy of the external
     components used to design the application.

                                 Doc ID 14611 Rev 7                                         89/123
Electrical characteristics                              STM32F103xC, STM32F103xD, STM32F103xE

        I2S - SPI characteristics

        Unless otherwise specified, the parameters given in Table 52 for SPI or in Table 53 for I2S
        are derived from tests performed under ambient temperature, fPCLKx frequency and VDD
        supply voltage conditions summarized in Table 10.

        Refer to Section 5.3.13: I/O port characteristics for more details on the input/output alternate
        function characteristics (NSS, SCK, MOSI, MISO for SPI and WS, CK, SD for I2S).

        Table 52. SPI characteristics(1)

        Symbol              Parameter                   Conditions                       Min Max Unit

          fSCK              SPI clock frequency         Master mode                              18
        1/tc(SCK)                                       Slave mode                                        MHz

                                                                                                 18

        tr(SCK)             SPI clock rise and fall     Capacitive load: C = 30 pF               8                    ns
        tf(SCK)             time

        DuCy(SCK)           SPI slave input clock duty  Slave mode                       30      70                   %
                            cycle

        tsu(NSS)(2) NSS setup time                      Slave mode                       4tPCLK

        th(NSS)(2) NSS hold time                        Slave mode                       2tPCLK

        tw(SCKH)(2)         SCK high and low time       Master mode, fPCLK = 36 MHz,     50      60
        tw(SCKL)(2)                                     presc = 4

        tsu(MI) (2)         Data input setup time       Master mode                      5
        tsu(SI)(2)                                      Slave mode                       5

        th(MI) (2)                                      Master mode                      5

        th(SI)(2)           Data input hold time                                                              ns

                                                        Slave mode                       4       3tPCLK
                                                                                                   10
        ta(SO)(2)(3) Data output access time Slave mode, fPCLK = 20 MHz                  0         25
                                                                                                    5
        tdis(SO)(2)(4) Data output disable time Slave mode                               2

        tv(SO) (2)(1) Data output valid time            Slave mode (after enable edge)

        tv(MO)(2)(1) Data output valid time             Master mode (after enable edge)

        th(SO)(2)           Data output hold time       Slave mode (after enable edge) 15
        th(MO)(2)                                       Master mode (after enable edge) 2

        1. Remapped SPI1 characteristics to be determined.

        2. Based on characterization, not tested in production.

        3. Min time is for the minimum time to drive the output and the max time is for the maximum time to validate
             the data.

        4. Min time is for the minimum time to invalidate the output and the max time is for the maximum time to put
             the data in Hi-Z

90/123                              Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                            Electrical characteristics

Figure 45. SPI timing diagram - slave mode and CPHA = 0

           NSS input                           tc(SCK)

            CPHA= 0                  tSU(NSS)                                                    th(NSS)
            CPOL=0
SCK Input   CPHA= 0   tw(SCKH)
            CPOL=1    tw(SCKL)

           ta(SO)                       tv(SO)             th(SO)                                tr(SCK)  tdis(SO)
                                       MS B O UT        BI T6 OUT                                tf(SCK)
              MISO
           OUT P UT                       M SB IN        B I T1 IN                               LSB OUT
                                             th(SI)
              MOSI    tsu(SI)
             I NPUT
                                                                                                 LSB IN

                                                                                                                    ai14134c

Figure 46. SPI timing diagram - slave mode and CPHA = 1(1)

           NSS input                                                  tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                              tv(SO)
SCK Input  CPHA=1     tw(SCKH)                    MS B O UT
           CPOL=0     tw(SCKL)
                                                                th(SI)
           CPHA=1                              M SB IN
           CPOL=1

                      ta(SO)                                                             th(SO)  tr(SCK)  tdis(SO)
                                                                                   BI T6 OUT     tf(SCK)

              MISO                                                             B I T1 IN                  LSB OUT
           OUT P UT
                              tsu(SI)
              MOSI
             I NPUT                                                                              LSB IN

                                                                                                                    ai14135

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

                                                        Doc ID 14611 Rev 7                                          91/123
Electrical characteristics                                 STM32F103xC, STM32F103xD, STM32F103xE

        Figure 47. SPI timing diagram - master mode(1)

                                   High  tc(SCK)
                   NSS input
        SCK Input
                     CPHA= 0
                     CPOL=0
                     CPHA= 0
                     CPOL=1

        SCK Input  CPHA=1
                   CPOL=0

                   CPHA=1
                   CPOL=1

                            tsu(MI)        tw(SCKH)                          tr(SCK)
                                           tw(SCKL)                          tf(SCK)
                   MISO                                        BI T6 IN
                   INP UT                    MS BIN                               LSB IN
                                                   th(MI)  B I T1 OUT
                   MOSI                                          th(MO)    LSB OUT
                   OUTPU T               M SB OUT
                                               tv(MO)

                                                                                          ai14136

        1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

92/123                                   Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                     Electrical characteristics

Table 53. I2S characteristics

Symbol            Parameter                     Conditions                                Min    Max    Unit
                                                                                           30
DuCy(SCK)         I2S slave input clock duty    Slave mode                                1.522  70     %
                  cycle                                                                     0
                                                Master mode (data: 16 bits,
fCK               I2S clock frequency           Audio frequency = 48 kHz)                   3    1.525  MHz
1/tc(CK)                                        Slave mode                                  2     6.5    ns
                                                                                            0      8
tr(CK)            I2S clock rise and fall time  Capacitive load CL = 50 pF                  4
tf(CK)            WS valid time                                                             0
                                                Master mode                               312.5
tv(WS) (1)                                      Master mode                                345
                                                Slave mode                                  2
th(WS) (1)        WS hold time                  Slave mode          I2S2                   6.5
                                                                    I2S3                   1.5
                                                                                            0
tsu(WS) (1)       WS setup time                 Master fPCLK= 16 MHz, audio                0.5
th(WS) (1)        WS hold time                  frequency = 48 kHz
tw(CKH) (1)                                                                                 11
tw(CKL) (1)       CK high and low time
                                                                                            0
tsu(SD_MR) (1) Data input setup time            Master receiver     I2S2
                                                                    I2S3

tsu(SD_SR) (1)    Data input setup time         Slave receiver
th(SD_MR)(1)(2)   Data input hold time
th(SD_SR) (1)(2)                                Master receiver

                                                Slave receiver

tv(SD_ST) (1)(2) Data output valid time         Slave transmitter (after enable                  18
                                                edge)                                            3

th(SD_ST) (1)     Data output hold time         Slave transmitter (after enable
                                                edge)

tv(SD_MT) (1)(2) Data output valid time         Master transmitter (after enable
                                                edge)

th(SD_MT) (1) Data output hold time             Master transmitter (after enable
                                                edge)

1. Based on design simulation and/or characterization results, not tested in production.
2. Depends on fPCLK. For example, if fPCLK=8 MHz, then TPCLK = 1/fPLCLK =125 ns.

                                                Doc ID 14611 Rev 7                                      93/123
Electrical characteristics                               STM32F103xC, STM32F103xD, STM32F103xE

        Figure 48. I2S slave timing diagram (Philips protocol)(1)

                                                 tc(CK)

        CK Input   CPOL = 0

                     CPOL = 1           tw(CKH)                  tw(CKL)                                th(WS)
                    WS input
                   SDtransmit  tsu(WS)                                                tv(SD_ST)         th(SD_ST)
                   SDreceive                                                             Bitn transmit  LSB transmit
                                                LSB transmit(2)   MSB transmit
                                                    tsu(SD_SR)   MSB receive          th(SD_SR)         LSB receive
                                                                                          Bitn receive
                                                LSB receive(2)

                                                                                                                                                                                                   ai14881b

        1. Measurement points are done at CMOS levels: 0.3 VDD and 0.7 VDD.
        2. LSB transmit/receive of the previously transmitted byte. No LSB transmit/receive is sent before the first

             byte.

        Figure 49. I2S master timing diagram (Philips protocol)(1)

                                                                              tf(CK)  tr(CK)

                                                 tc(CK)

        CK output   CPOL = 0           tw(CKH)
                    CPOL = 1
                    WS output  tv(WS)                            tw(CKL)                                th(WS)
                   SDtransmit
                   SDreceive                    LSB transmit(2)  MSB transmit         tv(SD_MT)            th(SD_MT)
                                                                                         Bitn transmit     LSB transmit

                                             tsu(SD_MR)          MSB receive    th(SD_MR)               LSB receive
                                        LSB receive(2)                             Bitn receive

                                                                                                                                                                                                  ai14884b

        1. Based on characterization, not tested in production.
        2. LSB transmit/receive of the previously transmitted byte. No LSB transmit/receive is sent before the first

             byte.

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STM32F103xC, STM32F103xD, STM32F103xE                       Electrical characteristics

SD/SDIO MMC card host interface (SDIO) characteristics

Unless otherwise specified, the parameters given in Table 54 are derived from tests
performed under ambient temperature, fPCLKx frequency and VDD supply voltage conditions
summarized in Table 10.

Refer to Section 5.3.13: I/O port characteristics for more details on the input/output alternate
function characteristics (D[7:0], CMD, CK).

Figure 50. SDIO high-speed mode

                                                        tf             tr

                 tW(CKH)                      tC            tW(CKL)
  CK                                   tOV                        tOH

D, CMD                                            tISU      tIH
(output)

D, CMD
(input)

                                                                                         ai14887

Figure 51. SD default mode

CK                                    tOVD                 tOHD

D, CMD                                                                          ai14888
(output)

          Doc ID 14611 Rev 7                                                             95/123
Electrical characteristics                                  STM32F103xC, STM32F103xD, STM32F103xE

        Table 54. SD / MMC characteristics

        Symbol              Parameter                       Conditions  Min                    Max Unit

        fPP          Clock frequency in data transfer       CL  30 pF                     0    48  MHz
                     mode

        tW(CKL) Clock low time, fPP = 16 MHz                CL  30 pF                     32

        tW(CKH) Clock high time, fPP = 16 MHz               CL  30 pF                     31

        tr           Clock rise time                        CL  30 pF                                        ns
                                                                                               3.5
        tf           Clock fall time                        CL  30 pF                           5

        CMD, D inputs (referenced to CK)                                                                     ns

        tISU         Input setup time                       CL  30 pF                     2     6
                                                                                                             ns
        tIH          Input hold time                        CL  30 pF                     0
                                                                                                7
        CMD, D outputs (referenced to CK) in MMC and SD HS mode                                              ns

        tOV          Output valid time                      CL  30 pF

        tOH          Output hold time                       CL  30 pF                     0.3

        CMD, D outputs (referenced to CK) in SD default mode(1)

        tOVD Output valid default time                      CL  30 pF

        tOHD Output hold default time                       CL  30 pF                     0.5

        1. Refer to SDIO_CLKCR, the SDI clock control register to control the CK output.

        USB characteristics

        The USB interface is USB-IF certified (Full Speed).

        Table 55. USB startup time

        Symbol                            Parameter                                       Max      Unit
                                                                                           1       s
        tSTARTUP(1)         USB transceiver startup time

        1. Guaranteed by design, not tested in production.

96/123                                  Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                            Electrical characteristics

        Table 56. USB DC electrical characteristics

        Symbol                    Parameter             Conditions                    Min.(1) Max.(1) Unit

        Input levels

         VDD       USB operating voltage(2)                                           3.0(3)       3.6                V
        VDI(4)
        VCM(4)     Differential input sensitivity       I(USBDP, USBDM)               0.2
        VSE(4)
                   Differential common mode range Includes VDI range                  0.8          2.5                V
                   Single ended receiver threshold
                                                                                      1.3          2.0

        Output levels

        VOL Static output level low                     RL of 1.5 k to 3.6 V(5)                    0.3
        VOH Static output level high                                                                           V
                                                        RL of 15 k to VSS(5)          2.8
                                                                                                   3.6

        1. All the voltages are measured from the local ground potential.

        2. To be compliant with the USB 2.0 full-speed electrical specification, the USBDP (D+) pin should be pulled
             up with a 1.5 k resistor to a 3.0-to-3.6 V voltage range.

        3. The STM32F103xx USB functionality is ensured down to 2.7 V but not the full USB electrical
             characteristics which are degraded in the 2.7-to-3.0 V VDD voltage range.

        4. Guaranteed by characterization, not tested in production.

        5. RL is the load connected on the USB drivers

        Figure 52. USB timings: definition of data signal rise and fall time

                                             Crossover
                                               points

                   Differen tial
                   Data L ines

                          VCR S

                       VS S       tf               tr

                                                                                                   ai14137

        Table 57.     USB: full-speed electrical characteristics
                                                     Driver characteristics(1)

        Symbol                    Parameter             Conditions              Min           Max            Unit

        tr         Rise time(2)                         CL = 50 pF               4            20             ns

        tf         Fall Time(2)                         CL = 50 pF               4            20             ns

        trfm Rise/ fall time matching                     tr/tf                  90           110            %

        VCRS Output signal crossover voltage                                     1.3          2.0            V

        1. Guaranteed by design, not tested in production.
        2. Measured from 10% to 90% of the data signal. For more detailed informations, please refer to USB

             Specification - Chapter 7 (version 2.0).

5.3.17  CAN (controller area network) interface

        Refer to Section 5.3.13: I/O port characteristics for more details on the input/output alternate
        function characteristics (CAN_TX and CAN_RX).

                                      Doc ID 14611 Rev 7                                                     97/123
Electrical characteristics                           STM32F103xC, STM32F103xD, STM32F103xE

5.3.18     12-bit ADC characteristics

Note:      Unless otherwise specified, the parameters given in Table 58 are derived from tests
           performed under ambient temperature, fPCLK2 frequency and VDDA supply voltage
           conditions summarized in Table 10.

           It is recommended to perform a calibration after each power-up.

Table 58. ADC characteristics

Symbol     Parameter                     Conditions            Min               Typ Max Unit

VDDA       Power supply                                        2.4                  3.6                                V
VREF+      Positive reference voltage
           Current on the VREF input                           2.4                  VDDA                               V
IVREF      pin
           ADC clock frequency                                                   160(1) 220(1)                         A
fADC
fS(2)     Sampling rate                                                0.6         14               MHz
                                                                       0.05
                                                                                    1                MHz
                                                               0 (VSSA or VREF-
fTRIG(2) External trigger frequency         fADC = 14 MHz       tied to ground)     823                                kHz

                                         See Equation 1 and                         17               1/fADC
                                         Table 59 for details
VAIN Conversion voltage range(3)                                                    VREF+                              V

RAIN(2) External input impedance                                                    50                                 k

RADC(2)    Sampling switch resistance                                               1                                  k
CADC(2)
           Internal sample and hold                                                 8                                  pF
           capacitor

tCAL(2) Calibration time                 fADC = 14 MHz                5.9                              s
                                         fADC = 14 MHz                                               1/fADC
                                         fADC = 14 MHz                83
                                         fADC = 14 MHz                                                 s
tlat(2)    Injection trigger conversion                                             0.214            1/fADC
           latency                       fADC = 14 MHz                               3(4)
                                                                                                       s
tlatr(2)   Regular trigger conversion                                               0.143            1/fADC
           latency                                                                   2(4)
                                                                                                       s
    tS(2)                                                      0.107                17.1             1/fADC
tSTAB(2)
           Sampling time                                       1.5                  239.5              s
           Power-up time                                                                               s
                                                               0                 0  1
                                                                                                     1/fADC
                                                               1                    18

tCONV(2)   Total conversion time                               14 to 252 (tS for sampling +12.5 for
           (including sampling time)                           successive approximation)

1. Based on characterization results, not tested in production.
2. Guaranteed by design, not tested in production.
3. VREF+ can be internally connected to VDDA and VREF- can be internally connected to VSSA, depending on the package.

     Refer to Section 3: Pinouts and pin descriptions for further details.
4. For external triggers, a delay of 1/fPCLK2 must be added to the latency specified in Table 58.

98/123                                   Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                                       Electrical characteristics

Equation 1: RAIN max formula
           ----------------------------T----S-----------------------------
RAIN       fADC  CADC  ln 2N + 2                                              RADC

The formula above (Equation 1) is used to determine the maximum external impedance allowed for an
error below 1/4 of LSB. Here N = 12 (from 12-bit resolution).

Table 59. RAIN max for fADC = 14 MHz(1)

           Ts (cycles)                                                               tS (s)                RAIN max (k)

1.5                     0.11                                                                          0.4
                                                                                                      5.9
7.5                     0.54                                                                          11.4
                                                                                                      25.2
13.5                    0.96                                                                          37.2
                                                                                                      50
28.5                    2.04                                                                          NA
                                                                                                      NA
41.5                    2.96

55.5                    3.96

71.5                    5.11

239.5                   17.1

1. Guaranteed by design, not tested in production.

Table 60.  ADC accuracy - limited test conditions(1)(2)
Symbol
           Parameter                                                                 Test conditions        Typ Max(3) Unit

ET Total unadjusted error                                                      fPCLK2 = 56 MHz,             1.3  2
EO Offset error                                                                fADC = 14 MHz, RAIN < 10 k,   1
EG Gain error                                                                  VDDA = 3 V to 3.6 V          0.5  1.5
ED Differential linearity error                                                TA = 25 C                   0.7
EL Integral linearity error                                                    Measurements made after      0.8  1.5    LSB
                                                                               ADC calibration
                                                                               VREF+ = VDDA                       1

                                                                                                                  1.5

1. ADC DC accuracy values are measured after internal calibration.

2. ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
     robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
     being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
     standard analog pins which may potentially inject negative current.
     Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.13 does not
     affect the ADC accuracy.

3. Based on characterization, not tested in production.

                        Doc ID 14611 Rev 7                                                                                99/123
Electrical characteristics                                               STM32F103xC, STM32F103xD, STM32F103xE

         Table 61.         ADC accuracy(1) (2)(3)                        Test conditions              Typ Max(4) Unit
          Symbol                  Parameter

         ET Total unadjusted error                                                                     2   5
         EO Offset error                                                                              1.5
         EG Gain error                                      fPCLK2 = 56 MHz,                          1.5  2.5
         ED Differential linearity error                    fADC = 14 MHz, RAIN < 10 k,                1
         EL Integral linearity error                                                                  1.5  3    LSB
                                                            VDDA = 2.4 V to 3.6 V
                                                                                                            2
                                                            Measurements made after
                                                            ADC calibration

                                                                                                            3

         1. ADC DC accuracy values are measured after internal calibration.

         2. Better performance could be achieved in restricted VDD, frequency, VREF and temperature ranges.

         3. ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
              robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
              being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
              standard analog pins which may potentially inject negative current.
              Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.13 does not
              affect the ADC accuracy.

         4. Based on characterization, not tested in production.

         Figure 53. ADC accuracy characteristics

                    [1LSBIDEAL  =VREF+  (or  VDDA depending  on          package)]
                                  4096        4096

                                                                                        EG            (1) Example of an actual transfer curve
                                                                                                      (2) The ideal transfer curve
         4095                                          (2)               (3)                          (3) End point correlation line
         4094                                ET                                    (1)
         4093                                                                                         ET=Total Unadjusted Error: maximum deviation
                       EO                    EL                                                       between the actual and the ideal transfer curves.
              7                                                                                       EO=Offset Error: deviation between the first actual
              6                                                      ED                               transition and the first ideal one.
              5                              1 LSBIDEAL                                               EG=Gain Error: deviation between the last ideal
              4                                                                                       transition and the last actual one.
              3                                                                                       ED=Differential Linearity Error: maximum deviation
              2                                                                                       between actual steps and the ideal one.
              1                                                                                       EL=Integral Linearity Error: maximum deviation
                                                                                                      between any actual transition and the end point
                                                                                                      correlation line.

                 0     1234567                                           4093 4094 4095 4096
                                                                                                VDDA
                 VSSA                                                                                             ai14395b

100/123                                      Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                              Electrical characteristics

Figure 54. Typical connection diagram using the ADC

                           VDD                                     STM32F103xx
                                   VT
                                  0.6 V                            Sample and hold ADC
                                                                   converter
                                   VT
      RAIN(1)  AINx               0.6 V            RADC(1)         12-bit

                                          IL1 A                  converter

VAIN           Cparasitic

                                                                   CADC(1)

                                                                                                                                                                                  ai14150c

1. Refer to Table 58 for the values of RAIN, RADC and CADC.
2. Cparasitic represents the capacitance of the PCB (dependent on soldering and PCB layout quality) plus the

     pad capacitance (roughly 7 pF). A high Cparasitic value will downgrade conversion accuracy. To remedy
     this, fADC should be reduced.

General PCB design guidelines

Power supply decoupling should be performed as shown in Figure 55 or Figure 56,
depending on whether VREF+ is connected to VDDA or not. The 10 nF capacitors should be
ceramic (good quality). They should be placed them as close as possible to the chip.

Figure 55. Power supply and reference decoupling (VREF+ not connected to VDDA)

                                                   STM32F103xx

                                                   VREF+
                                                   (see note 1)

      1 F // 10 nF                                VDDA

                           1 F // 10 nF           VSSA /VREF
                                                           (see note 1)

                                                                                             ai14388b

1. VREF+ and VREF inputs are available only on 100-pin packages.

                           Doc ID 14611 Rev 7                                                          101/123
Electrical characteristics  STM32F103xC, STM32F103xD, STM32F103xE

         Figure 56. Power supply and reference decoupling (VREF+ connected to VDDA)

                                                    STM32F103xx

                                                VREF+/VDDA
                                                 (See note 1)

                            1 F // 10 nF

                                                VREF/VSSA
                                                 (See note 1)

                                                                            ai14389

         1. VREF+ and VREF inputs are available only on 100-pin packages.

102/123                     Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                            Electrical characteristics

5.3.19 DAC electrical specifications

Table 62. DAC characteristics

Symbol            Parameter                Min Typ        Max    Unit            Comments

VDDA      Analog supply voltage         2.4         3.6          V

VREF+     Reference supply voltage 2.4              3.6          V VREF+ must always be below VDDA
VSSA
RLOAD(1)  Ground                        0           0            V

          Resistive load with buffer ON 5                        k

                                                                          When the buffer is OFF, the Minimum

RO(1)     Impedance output with buffer              15           k        resistive load between DAC_OUT
          OFF                                                             and VSS to have a 1% accuracy is

                                                                          1.5 M

                                                                          Maximum capacitive load at

CLOAD(1) Capacitive load                            50           pF DAC_OUT pin (when the buffer is

                                                                          ON).

DAC_OUT Lower DAC_OUT voltage           0.2                            V  It gives the maximum output
                                                    VDDA 0.2 V          excursion of the DAC.
min(1)    with buffer ON
                                                                          It corresponds to 12-bit input code
DAC_OUT Higher DAC_OUT voltage                                            (0x0E0) to (0xF1C) at VREF+ = 3.6 V
                                                                          and (0x155) and (0xEAB) at VREF+ =
max(1)    with buffer ON                                                  2.4 V

DAC_OUT Lower DAC_OUT voltage                0.5                 mV

min(1)    with buffer OFF                                                 It gives the maximum output

DAC_OUT Higher DAC_OUT voltage                                            excursion of the DAC.

max(1)    with buffer OFF                           VREF+ 1LSB V

          DAC DC current                                                  With no load, worst code (0xF1C) at
          consumption in quiescent
IDDVREF+  mode (Standby mode)                       220          A VREF+ = 3.6 V in terms of DC

                                                                          consumption on the inputs

                                                    380          A       With no load, middle code (0x800) on
                                                                          the inputs
          DAC DC current

IDDA      consumption in quiescent                                        With no load, worst code (0xF1C) at
          mode (Standby mode)
                                                    480          A VREF+ = 3.6 V in terms of DC

                                                                          consumption on the inputs

          Differential non linearity                0.5         LSB      Given for the DAC in 10-bit
          Difference between two                    2                    configuration
DNL(2)    consecutive code-1LSB)                    1
                                                    4
                                                                 LSB      Given for the DAC in 12-bit
                                                                          configuration

          Integral non linearity                                 LSB      Given for the DAC in 10-bit
          (difference between                                             configuration
          measured value at Code i
INL(2)    and the value at Code i on a
          line drawn between Code 0
          and last Code 1023)                                    LSB      Given for the DAC in 12-bit
                                                                          configuration

                                             Doc ID 14611 Rev 7                                        103/123
Electrical characteristics                                                 STM32F103xC, STM32F103xD, STM32F103xE

Table 62. DAC characteristics (continued)

Symbol                  Parameter               Min Typ                    Max  Unit         Comments

              Offset error                                    10               mV    Given for the DAC in 12-bit
                                                                                      configuration

              (difference between                                                     Given for the DAC in 10-bit at VREF+
Offset(2) measured value at Code                                                      = 3.6 V
                                                              3                LSB

              (0x800) and the ideal value =

              VREF+/2)                                        12               LSB   Given for the DAC in 12-bit at VREF+
                                                                                      = 3.6 V

Gain          Gain error                                      0.5              %     Given for the DAC in 12bit
error(2)                                                                              configuration

              Settling time (full scale: for a

              10-bit input code transition

tSETTLING(2)  between the lowest and the        3             4                 s CLOAD  50 pF, RLOAD  5 k
              highest input codes when

              DAC_OUT reaches final

              value 1LSB

              Max frequency for a correct

Update        DAC_OUT change when                             1                 MS/s CLOAD  50 pF, RLOAD  5 k
rate(2)       small variation in the input
                                                                                        CLOAD  50 pF, RLOAD  5 k
              code (from code i to i+1LSB)                                      s input code between lowest and

                Wakeup time from off state      6.5 10                                  highest possible ones.
tWAKEUP(2) (Setting the ENx bit in the
                                                                                dB No RLOAD, CLOAD = 50 pF
                DAC Control register)

                Power supply rejection ratio    67 40
PSRR+ (1) (to VDDA) (static DC

                measurement

1. Guaranteed by design, not tested in production.
2. Guaranteed by characterization, not tested in production.

Figure 57. 12-bit buffered /non-buffered DAC

                                   Buffered/Non-buffered DAC                         R LOAD

                                                                Buffer(1)  DACx_OUT

                                        12-bit
                                        digital to
                                        analog
                                        converter

                                                                                     C LOAD

                                                                                             ai17157

1. The DAC integrates an output buffer that can be used to reduce the output impedance and to drive external loads directly
     without the use of an external operational amplifier. The buffer can be bypassed by configuring the BOFFx bit in the
     DAC_CR register.

104/123                                         Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                            Electrical characteristics

5.3.20  Temperature sensor characteristics

        Table 63. TS characteristics

        Symbol         Parameter                           Min   Typ                            Max   Unit

        TL(1)          VSENSE linearity with temperature          1                             2     C
        Avg_Slope(1)   Average slope                             4.3
        V25(1)         Voltage at 25 C                    4.0   1.43                           4.6   mV/C
        tSTART(2)      Startup time                        1.34
                       ADC sampling time when reading the                                       1.52  V
        TS_temp(3)(2)  temperature                           4
                                                                                                10    s

                                                                                                17.1  s

        1. Guaranteed by characterization, not tested in production.
        2. Guaranteed by design, not tested in production.
        3. Shortest sampling time can be determined in the application by multiple iterations.

                       Doc ID 14611 Rev 7                                                             105/123
Package characteristics              STM32F103xC, STM32F103xD, STM32F103xE

6        Package characteristics

6.1      Package mechanical data

         In order to meet environmental requirements, ST offers these devices in different grades of
         ECOPACK packages, depending on their level of environmental compliance. ECOPACK

         specifications, grade definitions and product status are available at: www.st.com.
         ECOPACK is an ST trademark.

         Figure 58. Recommended PCB design rules (0.80/0.75 mm pitch BGA)

                               Dpad                0.37 mm

                               Dsm                 0.52 mm typ. (depends on solder mask
                                                   registration tolerance

                                  Solder paste 0.37 mm aperture diameter

                         Dpad      Non solder mask defined pads are recommended
                         Dsm       4 to 6 mils screen print

                                                                                         ai15469

106/123                        Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                                       Package characteristics

Figure 59. LFBGA144 144-ball low profile fine pitch ball grid array, 10 x 10 mm,
                 0.8 mm pitch, package outline

            C Seating plane                                                                                 ddd C

                   A2
                           A4

                               A3                                                                           A
                                                                                                                         A1
                             B
                                                                       D                                            A

                                             D1

                                          e                               F

                                   M
                                                                                                         F

                                                                                 E1 E
                                                                             e

                                   Ball A1                                b (144 balls)
                                                                              eee M C A B
                                                                               fff M C                                      X3_ME

1. Drawing is not to scale.

Table 64.   LFBGA144 144-ball low profile fine pitch ball grid array, 10 x 10 mm,
    Symbol  0.8 mm pitch, package data

                             millimeters                                                                    inches(1)

            Min                    Typ       Max                             Typ                                             Min    Max

A                                            1.70                                                                                   0.0669

A1          0.21                                                             0.0083

A2                                 1.07                                                                     0.0421

A3                                 0.27                                                                     0.0106

A4                                           0.85                                                                                   0.0335

b           0.35                   0.40      0.45                            0.0138                         0.0157                  0.0177

D           9.85                   10.00     10.15                           0.3878                         0.3937                  0.3996

D1                                 8.80                                                                     0.3465

E           9.85                   10.00     10.15                           0.3878                         0.3937                  0.3996

E1                                 8.80                                                                     0.3465

e                                  0.80                                                                     0.0315

F                                  0.60                                                                     0.0236

ddd                                0.10                                                                     0.0039

eee                                0.15                                                                     0.0059

fff                                0.08                                                                     0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                   Doc ID 14611 Rev 7                                                                               107/123
Package characteristics                                   STM32F103xC, STM32F103xD, STM32F103xE

         Figure 60. LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package
                          outline

         1. Drawing is not to scale.

         Table 65. LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package
                          mechanical data

                                             millimeters                             inches(1)

              Symbol

                                      Min    Typ          Max    Min                 Typ        Max

         A                                                1.700                                 0.0669

         A1                           0.270                      0.0106

         A2                                  1.085                                   0.0427

         A3                                  0.30                                    0.0118

         A4                                               0.80                                  0.0315

         b                            0.45   0.50         0.55   0.0177              0.0197     0.0217

         D                            9.85   10.00        10.15  0.3878              0.3937     0.3996

         D1                                  7.20                                    0.2835

         E                            9.85   10.00        10.15  0.3878              0.3937     0.3996

         E1                                  7.20                                    0.2835

         e                                   0.80                                    0.0315

         F                                   1.40                                    0.0551

         ddd                                 0.12                                               0.0047

         eee                                 0.15                                               0.0059

         fff                                 0.08                                               0.0031

         1. Values in inches are converted from mm and rounded to 4 decimal digits.

108/123                                      Doc ID 14611 Rev 7
STM32F103xC, STM32F103xD, STM32F103xE                                                                                                               Package characteristics

Figure 61.                   WLCSP, 64-ball 4.466 4.395 mm, 0.500 mm pitch, wafer-level chip-scale
                             package outline
             A1 ball corner
                                                                                                                                                    e1
      H
                             D                                                                                                                          e                               A1 ball corner

                                                                                                                                                                                        e

                                                                                                               A

                                                                                                           Detail A B

                                                                                                               C

                                                                                                               D

                                                             E                                                                                                                             e1

                                                                                                               E

                                                                                                               F

                                                                                                           Notch G                                                                      F

                                                             L

                                                                                                                                            H

Marking area                                              L     aaa                                                                                                                  G
                             Wafer back side
                                                                                 A2                                                            876 5 4 32 1
                                                                                                                                                                     Ball side
                                                                                                        A
Ball
                                                                                  Side view

eee                                                                 A1

                                       b                        Seating plane (see note 2)
                                Detail A rotated 90
                                                                                                                                                                                           CR_ME

1. Drawing is not to scale.
2. Primary datum Z and seating plane are defined by the spherical crowns of the ball.

Table 66. WLCSP, 64-ball 4.466 4.395 mm, 0.500 mm pitch, wafer-level chip-scale
                 package mechanical data

                                                             millimeters                                                                            inches(1)

Symbol

                                Min                             Typ       Max                                                                  Min      Typ                             Max

A                               0.535                        0.585        0.635                                0.0211                               0.0230                              0.0250
A1                              0.205                        0.230        0.255                                0.0081                               0.0091                              0.0100
A2                              0.330                        0.355        0.380                                0.0130                               0.0140                              0.0150
b(2)                            0.290                        0.320        0.350                                0.0114                               0.0126                              0.0138
e                                                            0.500                                                                                  0.0197
e1                              4.446                        3.500        4.486                                0.1750                               0.1378                              0.1766
F                               4.375                        0.447        4.415                                0.1722                               0.0176                              0.1738
G                                                            0.483                                                                                  0.0190
D                                                            4.466                                                                                  0.1758
E                                                            4.395                                                                                  0.1730
H                                                            0.250                                                                                  0.0098
L                                                            0.200                                                                                  0.0079
eee                                                          0.05                                                                                   0.0020
aaa                                                          0.10                                                                                   0.0039
Number of balls
                                                                                                           64

1. Values in inches are converted from mm and rounded to 4 decimal digits.
2. Dimension is measured at the maximum ball diameter parallel to primary datum Z.

                                            &n