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STM32F103VET6

器件型号:STM32F103VET6
器件类别:半导体    集成电路IC    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

JTAG Debuggers DEBUG ADAPTER ULINK2

参数

产品属性属性值
产品种类:
Product Category:
ARM Microcontrollers - MCU
制造商:
Manufacturer:
STMicroelectronics
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-100
系列:
Series:
STM32F1fwzzwvxsavaeyzxdqzwfswzeefcxd
Core:ARM Cortex M3
Data Bus Width:32 bit
Maximum Clock Frequency:72 MHz
Program Memory Size:512 kB
Data RAM Size:64 kB
ADC Resolution:12 bit
Number of I/Os:80 I/O
工作电源电压:
Operating Supply Voltage:
2 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 85 C
接口类型:
Interface Type:
CAN, I2C, SPI, USART, USB
封装:
Packaging:
Tray
商标:
Brand:
STMicroelectronics
Data RAM Type:SRAM
高度:
Height:
1.4 mm
长度:
Length:
14 mm
最小工作温度:
Minimum Operating Temperature:
- 40 C
Moisture Sensitive:Yes
Number of ADC Channels:16
Number of Timers/Counters:8 Timer
Processor Series:ARM Cortex M
Program Memory Type:Flash
工厂包装数量:
Factory Pack Quantity:
540
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
2 V
商标名:
Tradename:
STM32
宽度:
Width:
14 mm
单位重量:
Unit Weight:
0.046530 oz

STM32F103VET6器件文档内容

                                                      STM32F103xC, STM32F103xD,

                                                                                         STM32F103xE

High-density performance line ARM®-based 32-bit MCU with 256 to 512KB

      Flash, USB, CAN, 11 timers, 3 ADCs, 13 communication interfaces

                                                                                         Datasheet −production data

Features

•  Core: ARM® 32-bit Cortex®-M3 CPU                                                      WLCSP64

   –  72 MHz maximum frequency, 1.25 DMIPS/MHz           LQFP64 10 × 10 mm,

      (Dhrystone 2.1) performance at 0 wait state        LQFP100 14 × 14 mm,                           LFBGA100 10 × 10 mm

      memory access                                      LQFP144 20 × 20 mm                            LFBGA144 10 × 10 mm

   –  Single-cycle multiplication and hardware        •  Up to 11 timers

      division

•  Memories                                              –               Up to four 16-bit timers, each with up to 4

   –  256 to 512 Kbytes of Flash memory                                  IC/OC/PWM or pulse counter and quadrature

   –  up to 64 Kbytes of SRAM                                            (incremental) encoder input

   –  Flexible static memory controller with 4 Chip      –               2 × 16-bit motor control PWM timers with dead-

      Select. Supports Compact Flash, SRAM,                              time generation and emergency stop

      PSRAM, NOR and NAND memories                       –               2 × watchdog timers (Independent and Window)

   –  LCD parallel interface, 8080/6800 modes            –               SysTick timer: a 24-bit downcounter

                                                         –               2 × 16-bit basic timers to drive the DAC

•  Clock, reset and supply management                 •  Up to 13 communication interfaces

   –  2.0 to 3.6 V application supply and I/Os           –               Up to 2 × I2C interfaces (SMBus/PMBus)

   –  POR, PDR, and programmable voltage detector        –               Up to 5 USARTs (ISO 7816 interface, LIN, IrDA

      (PVD)                                                              capability, modem control)

   –  4-to-16 MHz crystal oscillator                     –               Up to 3 SPIs (18 Mbit/s), 2 with I2S interface

   –  Internal 8 MHz factory-trimmed RC                                  multiplexed

   –  Internal 40 kHz RC with calibration                –               CAN interface (2.0B Active)

   –  32 kHz oscillator for RTC with calibration         –               USB 2.0 full speed interface

•  Low power                                             –               SDIO interface

   –  Sleep, Stop and Standby modes                   •  CRC calculation unit, 96-bit unique ID

   –  VBAT supply for RTC and backup registers        •  ECOPACK® packages

•  3 × 12-bit, 1 µs A/D converters (up to 21

   channels)                                                                          Table 1.Device summary

   –  Conversion range: 0 to 3.6 V                       Reference                       Part number

   –  Triple-sample and hold capability

   –  Temperature sensor                              STM32F103xC                     STM32F103RC STM32F103VC

•  2 × 12-bit D/A converters                                                          STM32F103ZC

•  DMA: 12-channel DMA controller                     STM32F103xD                     STM32F103RD STM32F103VD

   –  Supported peripherals: timers, ADCs, DAC,                                       STM32F103ZD

      SDIO, I2Ss, SPIs, I2Cs and USARTs                                               STM32F103RE STM32F103ZE

•  Debug mode                                         STM32F103xE                     STM32F103VE

   –  Serial wire debug (SWD) & JTAG interfaces

   –  Cortex®-M3 Embedded Trace Macrocell™

•  Up to 112 fast I/O ports

   –  51/80/112 I/Os, all mappable on 16 external

      interrupt vectors and almost all 5 V-tolerant

November 2015                                         DocID14611 Rev 12                                                  1/144

This is information on a product in full production.                                                               www.st.com
Contents                                         STM32F103xC, STM32F103xD, STM32F103xE

Contents

1         Introduction  ................................................ 9

2         Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

          2.1  Device overview  ............................................                                                            11

          2.2  Full compatibility throughout the family  ..........................                                                     14

          2.3  Overview  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.1    ARM® Cortex®-M3 core with embedded Flash and SRAM . . . . . . . . . . 15

               2.3.2    Embedded Flash memory    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.3    CRC (cyclic redundancy check) calculation unit  . . . . . . . . . . . . . . . . . . 15

               2.3.4    Embedded SRAM      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.5    FSMC (flexible static memory controller) . . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.6    LCD parallel interface   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

               2.3.7    Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 16

               2.3.8    External interrupt/event controller (EXTI)  . . . . . . . . . . . . . . . . . . . . . . . 16

               2.3.9    Clocks and startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

               2.3.10   Boot modes  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

               2.3.11   Power supply schemes     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

               2.3.12   Power supply supervisor  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

               2.3.13   Voltage regulator  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

               2.3.14   Low-power modes    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

               2.3.15   DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

               2.3.16   RTC (real-time clock) and backup registers . . . . . . . . . . . . . . . . . . . . . . 18

               2.3.17   Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

               2.3.18   I²C bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

               2.3.19   Universal synchronous/asynchronous receiver transmitters (USARTs)                                               21

               2.3.20   Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

               2.3.21   Inter-integrated sound (I2S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

               2.3.22   SDIO  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

               2.3.23   Controller area network (CAN)    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

               2.3.24   Universal serial bus (USB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

               2.3.25   GPIOs (general-purpose inputs/outputs) . . . . . . . . . . . . . . . . . . . . . . . . 22

               2.3.26   ADC (analog to digital converter) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

               2.3.27   DAC (digital-to-analog converter) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

               2.3.28   Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

2/144                               DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                   Contents

        2.3.29  Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . 24

        2.3.30  Embedded Trace Macrocell™        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

3  Pinouts and pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

4  Memory mapping  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

5  Electrical characteristics          . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

   5.1  Parameter conditions    ........................................                                                           41

        5.1.1   Minimum and maximum values       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

        5.1.2   Typical values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

        5.1.3   Typical curves         . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

        5.1.4   Loading capacitor      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

        5.1.5   Pin input voltage      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

        5.1.6   Power supply scheme        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

        5.1.7   Current consumption measurement        . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

   5.2  Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

   5.3  Operating conditions    ........................................                                                           44

        5.3.1   General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

        5.3.2   Operating conditions at power-up / power-down      . . . . . . . . . . . . . . . . . . 45

        5.3.3   Embedded reset and power control block characteristics  . . . . . . . . . . . 45

        5.3.4   Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

        5.3.5   Supply current characteristics   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

        5.3.6   External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

        5.3.7   Internal clock source characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

        5.3.8   PLL characteristics    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

        5.3.9   Memory characteristics     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

        5.3.10  FSMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

        5.3.11  EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

        5.3.12  Absolute maximum ratings (electrical sensitivity)  . . . . . . . . . . . . . . . . . 88

        5.3.13  I/O current injection characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

        5.3.14  I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

        5.3.15  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

        5.3.16  TIM timer characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

        5.3.17  Communications interfaces       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

        5.3.18  CAN (controller area network) interface . . . . . . . . . . . . . . . . . . . . . . . . 107

        5.3.19  12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

                              DocID14611 Rev 12                           3/144

                                                                                                                                       4
Contents                                     STM32F103xC, STM32F103xD, STM32F103xE

               5.3.20  DAC electrical specifications  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

               5.3.21  Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

6         Package information . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .......    .  .  115

          6.1  LFBGA144 package information           .................              .  .  .  ........   .  .  115

          6.2  LFBGA100 package information           .................              .  .  .  ........   .  .  118

          6.3  WLCSP64 package information . . . . . . . . . . . . . . . . . .       .  .  .  ........   .  .  121

          6.4  LQFP144 package information . . . . . . . . . . . . . . . . . . .     .  .  .  ........   .  .  123

          6.5  LQFP100 package information . . . . . . . . . . . . . . . . . . .     .  .  .  ........   .  .  127

          6.6  LQFP64 package information . . . . . . . . . . . . . . . . . . . .    .  .  .  ........   .  .  130

          6.7  Thermal characteristics  ........................                     .  .  .  ........   .  .  133

               6.7.1   Reference document  .......................                   .  .  .  .........  .  .  . 133

               6.7.2   Selecting the product temperature range . . . . . . . .       .  .  .  .........  .  .  . 134

7         Part numbering    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

8         Revision history  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

4/144                       DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                                                               List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....          .  .  .  .  .  .  .1

Table 2.   STM32F103xC, STM32F103xD and STM32F103xE features

           and peripheral counts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  11

Table 3.   STM32F103xx family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .  14

Table 4.   High-density timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  .  .  .  .  .  .  .  .  19

Table 5.   High-density STM32F103xC/D/E pin definitions. . . . . . . . . . . . . . . . . . . . . .                            .  .  .  .  .  .  .  .  .  .  .  31

Table 6.   FSMC pin definition  ...........................................                                                   .  .  .  .  .  .  .  .  .  .  .  38

Table 7.   Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  43

Table 8.   Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  43

Table 9.   Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  .  44

Table 10.  General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  .  .  44

Table 11.  Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . .                            .  .  .  .  .  .  .  .  .  .  .  45

Table 12.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . .                                .  .  .  .  .  .  .  .  .  .  .  45

Table 13.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  .  .  .  .  .  .  .  .  46

Table 14.  Maximum current consumption in Run mode, code with data processing

           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....          .  .  .  .  .  .  47

Table 15.  Maximum current consumption in Run mode, code with data processing

           running from RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .....          .  .  .  .  .  .  47

Table 16.  Maximum current consumption in Sleep mode, code running from Flash or                                              RAM.           .  .  .  .  .  .  49

Table 17.  Typical and maximum current consumptions in Stop and Standby modes .                                               .....          .  .  .  .  .  .  50

Table 18.  Typical current consumption in Run mode, code with data processing

           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....          .  .  .  .  .  .  53

Table 19.  Typical current consumption in Sleep mode, code running from Flash or

           RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .  54

Table 20.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  .  .  55

Table 21.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  .  .  .  .  .  .  .  .  58

Table 22.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  .  .  .  .  .  .  .  .  58

Table 23.  HSE 4-16 MHz oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . .                     .  .  .  .  .  .  .  .  .  .  .  60

Table 24.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . .                         .  .  .  .  .  .  .  .  .  .  .  61

Table 25.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  .  .  62

Table 26.  LSI oscillator characteristics  ....................................                                               .  .  .  .  .  .  .  .  .  .  .  63

Table 27.  Low-power mode wakeup timings   ................................                                                   .  .  .  .  .  .  .  .  .  .  .  63

Table 28.  PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  64

Table 29.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  .  .  64

Table 30.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . .                          .  .  .  .  .  .  .  .  .  .  .  65

Table 31.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read timings . . . . . . .                                             .  .  .  .  .  .  .  .  .  .  .  67

Table 32.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write timings . . . . . . .                                            .  .  .  .  .  .  .  .  .  .  .  68

Table 33.  Asynchronous multiplexed PSRAM/NOR read timings. . . . . . . . . . . . . . . . .                                   .  .  .  .  .  .  .  .  .  .  .  69

Table 34.  Asynchronous multiplexed PSRAM/NOR write timings . . . . . . . . . . . . . . . .                                   .  .  .  .  .  .  .  .  .  .  .  70

Table 35.  Synchronous multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . .                                   .  .  .  .  .  .  .  .  .  .  .  73

Table 36.  Synchronous multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . . .                            .  .  .  .  .  .  .  .  .  .  .  75

Table 37.  Synchronous non-multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . .                                     .  .  .  .  .  .  .  .  .  .  .  76

Table 38.  Synchronous non-multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . .                                .  .  .  .  .  .  .  .  .  .  .  77

Table 39.  Switching characteristics for PC Card/CF read and write cycles . . . . . . . . .                                   .  .  .  .  .  .  .  .  .  .  .  82

Table 40.  Switching characteristics for NAND Flash read and write cycles . . . . . . . . .                                   .  .  .  .  .  .  .  .  .  .  .  86

Table 41.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .  87

Table 42.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  .  88

Table 43.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  .  .  .  .  .  .  .  .  88

                                           DocID14611 Rev 12                                                                                             5/144

                                                                                                                                                                   6
List of tables                                    STM32F103xC, STM32F103xD, STM32F103xE

Table 44.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  . 89

Table 45.  I/O current injection susceptibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  . 89

Table 46.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  . 90

Table 47.  Output voltage characteristics  .....................................                                              .  .  .  .  .  .  .  .  . 92

Table 48.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  . 94

Table 49.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  . 95

Table 50.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  . 96

Table 51.  I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  . 97

Table 52.  SCL frequency (fPCLK1= 36 MHz.,VDD_I2C = 3.3 V) . . . . . . . . . . . . . . . . . . . . .                          .  .  .  .  .  .  .  .  . 98

Table 53.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  . 99

Table 54.  I2S characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  102

Table 55.  SD / MMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  .  104

Table 56.  USB startup time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  105

Table 57.  USB DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  106

Table 58.  USB: full-speed electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  106

Table 59.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  107

Table 60.  RAIN max for fADC = 14 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  108

Table 61.  ADC accuracy - limited test conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  108

Table 62.  ADC accuracy  .................................................                                                    .  .  .  .  .  .  .  .  109

Table 63.  DAC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  .  .  .  .  .  112

Table 64.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  .  114

Table 65.  LFBGA144 – 144-ball low profile fine pitch ball grid array, 10 x 10 mm,

           0.8 mm pitch, package mechanical data  .............................                                               .  .  .  .  .  .  .  .  115

Table 66.  LFBGA144 recommended PCB design rules (0.8 mm pitch BGA). . . . . . . . . .                                        .  .  .  .  .  .  .  .  116

Table 67.  LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package

           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  118

Table 68.  LFBGA100 recommended PCB design rules (0.8 mm pitch BGA). . . . . . . . . .                                        .  .  .  .  .  .  .  .  119

Table 69.  WLCSP, 64-ball 4.466 × 4.395 mm, 0.500 mm pitch, wafer-level chip-scale

           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  121

Table 70.  WLCSP64 recommended PCB design rules (0.5 mm pitch) . . . . . . . . . . . . . .                                    .  .  .  .  .  .  .  .  122

Table 71.  LQFP144 - 144-pin, 20 x 20 mm low-profile quad flat package

           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  124

Table 72.  LQPF100 – 14 x 14 mm 100-pin low-profile quad flat package

           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .    .  .  .  .  .  .  .  .  127

Table 73.  LQFP64 – 10 x 10 mm 64 pin low-profile quad flat package mechanical data .                                         .  .  .  .  .  .  .  .  130

Table 74.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  133

Table 75.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  136

6/144                                      DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                               List of figures

List of figures

Figure  1.   STM32F103xC, STM32F103xD and STM32F103xE performance line block diagram                                                            .  .  .  12

Figure  2.   Clock tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  13

Figure  3.   STM32F103xC/D/E BGA144 ballout    ......................................                                                           .  .  .  25

Figure  4.   STM32F103xC/D/E performance line BGA100 ballout. . . . . . . . . . . . . . . . . . . . . . . . .                                   .  .  .  26

Figure  5.   STM32F103xC/D/E performance line LQFP144 pinout . . . . . . . . . . . . . . . . . . . . . . . .                                    .  .  .  27

Figure  6.   STM32F103xC/D/E performance line LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . . . .                                    .  .  .  28

Figure  7.   STM32F103xC/D/E performance line LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . . .                                   .  .  .  29

Figure  8.   STM32F103xC/D/E performance line

             WLCSP64 ballout, ball side . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  30

Figure  9.   Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  40

Figure  10.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  41

Figure  11.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  41

Figure  12.  Power supply scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  42

Figure  13.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                             .  .  .  42

Figure  14.  Typical current consumption in Run mode versus frequency (at 3.6 V) -

             code with data processing running from RAM, peripherals enabled        ..............                                              .  .  .  48

Figure  15.  Typical current consumption in Run mode versus frequency (at 3.6 V)-

             code with data processing running from RAM, peripherals disabled       .............                                               .  .  .  48

Figure  16.  Typical current consumption on VBAT with RTC on vs. temperature

             at different VBAT values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  50

Figure  17.  Typical current consumption in Stop mode with regulator in run mode

             versus temperature at different VDD values  ................................                                                       .  .  .  51

Figure  18.  Typical current consumption in Stop mode with regulator in low-power

             mode versus temperature at different VDD values  ...........................                                                       .  .  .  51

Figure  19.  Typical current consumption in Standby mode versus temperature at

             different VDD values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  52

Figure  20.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . .                               .  .  .  59

Figure  21.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . .                              .  .  .  59

Figure  22.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  60

Figure  23.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                      .  .  .  62

Figure  24.  Asynchronous non-multiplexed SRAM/PSRAM/NOR read waveforms . . . . . . . . . . . .                                                 .  .  .  66

Figure  25.  Asynchronous non-multiplexed SRAM/PSRAM/NOR write waveforms . . . . . . . . . . . .                                                .  .  .  67

Figure  26.  Asynchronous multiplexed PSRAM/NOR read waveforms. . . . . . . . . . . . . . . . . . . . . .                                       .  .  .  69

Figure  27.  Asynchronous multiplexed PSRAM/NOR write waveforms . . . . . . . . . . . . . . . . . . . . .                                       .  .  .  70

Figure  28.  Synchronous multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . . . . . . . . . .                                   .  .  .  72

Figure  29.  Synchronous multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                            .  .  .  74

Figure  30.  Synchronous non-multiplexed NOR/PSRAM read timings . . . . . . . . . . . . . . . . . . . . . .                                     .  .  .  76

Figure  31.  Synchronous non-multiplexed PSRAM write timings . . . . . . . . . . . . . . . . . . . . . . . . . .                                .  .  .  77

Figure  32.  PC Card/CompactFlash controller waveforms for common memory read access . . . .                                                    .  .  .  78

Figure  33.  PC Card/CompactFlash controller waveforms for common memory write access . . . .                                                   .  .  .  79

Figure  34.  PC Card/CompactFlash controller waveforms for attribute memory read

             access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  80

Figure  35.  PC Card/CompactFlash controller waveforms for attribute memory write

             access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  81

Figure  36.  PC Card/CompactFlash controller waveforms for I/O space read access . . . . . . . . . .                                            .  .  .  81

Figure  37.  PC Card/CompactFlash controller waveforms for I/O space write access . . . . . . . . . .                                           .  .  .  82

Figure  38.  NAND controller waveforms for read access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                          .  .  .  84

Figure  39.  NAND controller waveforms for write access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                         .  .  .  85

                 DocID14611 Rev 12                                                                                                                 7/144

                                                                                                                                                             8
List of figures                             STM32F103xC, STM32F103xD, STM32F103xE

Figure  40.  NAND controller waveforms for common memory read access . . . . . . . . . . . . .                                          .  .  .  .  .  .  .  . 85

Figure  41.  NAND controller waveforms for common memory write access. . . . . . . . . . . . .                                          .  .  .  .  .  .  .  . 86

Figure  42.  Standard I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . .                           .  .  .  .  .  .  .  . 91

Figure  43.  Standard I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  .  .  .  .  . 91

Figure  44.  5 V tolerant I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . .                           .  .  .  .  .  .  .  . 91

Figure  45.  5 V tolerant I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  .  .  .  .  . 92

Figure  46.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  .  .  . 95

Figure  47.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                          .  .  .  .  .  .  .  . 96

Figure  48.  I2C bus AC waveforms and measurement circuit . . . . . . . . . . . . . . . . . . . . . . . .                               .  .  .  .  .  .  .  . 98

Figure  49.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . .                               .  .  .  .  .  .  .  100

Figure  50.  SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . . . . .                                .  .  .  .  .  .  .  100

Figure  51.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                      .  .  .  .  .  .  .  101

Figure  52.  I2S slave timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . . . . . . . . .                       .  .  .  .  .  .  .  103

Figure  53.  I2S master timing diagram (Philips protocol)(1) . . . . . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  .  .  .  .  103

Figure  54.  SDIO high-speed mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  104

Figure  55.  SD default mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  104

Figure  56.  USB timings: definition of data signal rise and fall time . . . . . . . . . . . . . . . . . . .                            .  .  .  .  .  .  .  106

Figure  57.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  109

Figure  58.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . .                           .  .  .  .  .  .  .  110

Figure  59.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . .                                             .  .  .  .  .  .  .  110

Figure  60.  Power supply and reference decoupling (VREF+ connected to VDDA). . . . . . . . .                                           .  .  .  .  .  .  .  111

Figure  61.  12-bit buffered /non-buffered DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  .  .  .  .  113

Figure  62.  LFBGA144 – 144-ball low profile fine pitch ball grid array, 10 x 10 mm,

             0.8 mm pitch, package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  .  .  .  .  115

Figure  63.  LFBGA144 – 144-ball low profile fine pitch ball grid array, 10 x 10 mm,

             0.8 mm pitch, package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . .                              .  .  .  .  .  .  .  116

Figure  64.  LFBGA144 marking example (package top view)  .......................                                                       .  .  .  .  .  .  .  117

Figure  65.  LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package

             outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  118

Figure  66.  LFBGA100 – 100-ball low profile fine pitch ball grid array, 10 x 10 mm,

             0.8 mm pitch, package recommended footprintoutline . . . . . . . . . . . . . . . . . . . .                                 .  .  .  .  .  .  .  119

Figure  67.  LFBGA100 marking example (package top view)  .......................                                                       .  .  .  .  .  .  .  120

Figure  68.  WLCSP, 64-ball 4.466 × 4.395 mm, 0.500 mm pitch, wafer-level chip-scale

             package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  121

Figure  69.  WLCSP64 - 64-ball, 4.4757 x 4.4049 mm, 0.5 mm pitch wafer level chip scale

             package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                      .  .  .  .  .  .  .  122

Figure  70.  LQFP144 - 144-pin, 20 x 20 mm low-profile quad flat package outline . . . . . . .                                          .  .  .  .  .  .  .  123

Figure  71.  LQFP144 - 144-pin,20 x 20 mm low-profile quad flat package

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  .  .  .  .  125

Figure  72.  LQFP144 marking example (package top view)   ........................                                                      .  .  .  .  .  .  .  126

Figure  73.  LQFP100 – 14 x 14 mm 100 pin low-profile quad flat package outline       .......                                           .  .  .  .  .  .  .  127

Figure  74.  LQFP100 recommended footprint  ...................................                                                         .  .  .  .  .  .  .  128

Figure  75.  LQFP100 marking example (package top view)   ........................                                                      .  .  .  .  .  .  .  129

Figure  76.  LQFP64 – 10 x 10 mm 64 pin low-profile quad flat package outline         .........                                         .  .  .  .  .  .  .  130

Figure  77.  LQFP64 - 64-pin, 10 x 10 mm low-profile quad flat recommended footprint . . .                                              .  .  .  .  .  .  .  131

Figure  78.  LQFP64 marking example (package top view)    .........................                                                     .  .  .  .  .  .  .  132

Figure  79.  LQFP100 PD max vs. TA  ..........................................                                                          .  .  .  .  .  .  .  135

8/144                               DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                              Introduction

1  Introduction

   This datasheet provides the ordering information and mechanical device characteristics of

   the STM32F103xC, STM32F103xD and STM32F103xE high-density performance line

   microcontrollers. For more details on the whole STMicroelectronics STM32F103xC/D/E

   family, please refer to Section 2.2: Full compatibility throughout the family.

   The high-density STM32F103xC/D/E datasheet should be read in conjunction with the

   STM32F10xxx reference manual.

   For information on programming, erasing and protection of the internal Flash memory

   please refer to the STM32F10xxx Flash programming manual.

   The reference and Flash programming manuals are both available from the

   STMicroelectronics website www.st.com.

   For information on the Cortex®-M3 core please refer to the Cortex®-M3 Technical Reference

   Manual, available from the www.arm.com website at the following address:

   http://infocenter.arm.com.

                               DocID14611 Rev 12                                              9/144

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Description               STM32F103xC, STM32F103xD, STM32F103xE

2            Description

             The STM32F103xC, STM32F103xD and STM32F103xE performance line family
             incorporates the high-performance ARM® Cortex®-M3 32-bit RISC core operating at a

             72 MHz frequency, high-speed embedded memories (Flash memory up to 512 Kbytes and

             SRAM up to 64 Kbytes), and an extensive range of enhanced I/Os and peripherals

             connected to two APB buses. All devices offer three 12-bit ADCs, four general-purpose 16-

             bit timers plus two PWM timers, as well as standard and advanced communication
             interfaces: up to two I2Cs, three SPIs, two I2Ss, one SDIO, five USARTs, an USB and a

             CAN.

             The STM32F103xC/D/E high-density performance line family operates in the –40 to

             +105 °C temperature range, from a 2.0 to 3.6 V power supply. A comprehensive set of

             power-saving mode allows the design of low-power applications.

             These features make the STM32F103xC/D/E high-density performance line microcontroller

             family suitable for a wide range of applications such as motor drives, application control,

             medical and handheld equipment, PC and gaming peripherals, GPS platforms, industrial

             applications, PLCs, inverters, printers, scanners, alarm systems video intercom, and HVAC.

10/144                    DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                                                           Description

2.1  Device overview

     The STM32F103xC/D/E high-density performance line family offers devices in six different

     package types: from 64 pins to 144 pins. Depending on the device chosen, different sets of

     peripherals are included, the description below gives an overview of the complete range of

     peripherals proposed in this family.

     Figure 1 shows the general block diagram of the device family.

                 Table 2. STM32F103xC, STM32F103xD and STM32F103xE features

                                                           and peripheral counts

             Peripherals                              STM32F103Rx                         STM32F103Vx                      STM32F103Zx

     Flash memory in Kbytes                     256        384                 512        256  384            512     256       384       512

     SRAM in Kbytes                             48                      64(1)             48             64           48              64

     FSMC                                                  No                                  Yes(2)                           Yes

              General-purpose                                                                  4

     Timers   Advanced-control                                                                 2

              Basic                                                                            2

              SPI(I2S)(3)                                                                      3(2)

              I2C                                                                              2

     Comm     USART                                                                            5

              USB                                                                              1

              CAN                                                                              1

              SDIO                                                                             1

     GPIOs                                                 51                                        80                         112

     12-bit ADC                                            3                                         3                          3

     Number of channels                                    16                                        16                         21

     12-bit DAC                                                                                2

     Number of channels                                                                        2

     CPU frequency                                                                            72 MHz

     Operating voltage                                                                    2.0 to 3.6 V

     Operating temperatures                     Ambient temperatures: –40 to +85 °C /–40 to +105 °C (see Table 10)

                                                           Junction temperature: –40 to + 125 °C (see Table 10)

     Package                                    LQFP64, WLCSP64                           LQFP100, BGA100             LQFP144, BGA144

     1.  64 KB RAM for 256 KB Flash are available on devices delivered in CSP packages only.

     2.  For the LQFP100 and BGA100 packages, only FSMC Bank1 and Bank2 are available. Bank1 can only
         support a multiplexed NOR/PSRAM memory using the NE1 Chip Select. Bank2 can only support a 16- or
         8-bit NAND Flash memory using the NCE2 Chip Select. The interrupt line cannot be used since Port G is
         not available in this package.

     3.  IT2hSeaSuPdIio2  and SPI3  interfaces  give  the  flexibility  to  work  in  an  exclusive  way  in  either  the  SPI  mode  or  the
                          mode.

                                                DocID14611 Rev 12                                                                         11/144

                                                                                                                                                  136
Description                                                                                                                               STM32F103xC, STM32F103xD, STM32F103xE

                         Figure 1. STM32F103xC, STM32F103xD and STM32F103xE performance line block

                                                                                                                                      diagram

        42!#%#,+

        42!#%$;=      40)5                                                                                                                                                                      6$$

        AS!3                     4RACETRIG                                         4RACE

        .*4234           37*4!'                         0BUS                        CONTROLLER                                                                                  6$$               0OWER

               *4$)                                                                        &LASH OBL                                                                                          6OLTREG             633

*4#+37#,+                                                   )BUS                                                 INTERFACE  &LASH+BYTES                                                 6TO6

*4-337$)/               #ORTEX
-#05                                                                                       BIT

               *4$/                                  $BUS                                                                                                                                          6$$!

               AS!&     &MAX-(Z                                                                                                                                                      3UPPLY

                                                                                                                                                                                 0/2          SUPERVISION            .234

                                                     3YSTEM    "US -ATRIX                                                                                                       2ESET        0/20 $2             6$$!
                                                                                                                             32!-                                                                                   633!
                               .6)#                                                                                                              6$$!
                                                                                                                             +"                                               )NT               06$

                                                                                                                                               2#-(Z

        !;=                '0$-!                                                                                                         2#K(Z                                              6$$

        $;=                CHANNELS                                                                                                                                                                            /3#?).

               #,+                                                                         !("&MAX-(Z                                0,,                                            84!,/3#              /3#?/54

                               '0$-!                                                                                                                                                         
-(Z

               ./%                                                                                                                                                                            )7$'

               .7%             CHANNELS                                                                                    2ESET      0#,+

        .%;=                                                                                                              #LOCK        0#,+                                               3TANDBY

        .",;=                                                                                                             CONTROL      (#,+                                                INTERFACE             6"!4 6TO6

        .7!)4                                 &3-#                                                                                       &#,+                                                     6"!4

.,OR.!$6                                                                                                                                                                                   84!, K(Z            /3#?).

        AS!&                                                                                                                                                                                                        /3#?/54

                                                                                                                                                                                              24#  "ACKUP            4!-0%2
24#
                                                                                                                                                                                                       REG
        $;=                                3$)/                                                                                                                                        !75                        !,!2-3%#/.$/54

        #-$                                                                                                                                                                             "ACKUPINTERFACE

        #+AS!&                                                                     !("                         !("

                                                                                     !0"                         !0"                                                                        4)-                   CHANNELS %42AS!&

                !&          %84)4                                                                                                                                                         4)-                   CHANNELS %42AS!&
                               7+50

               0!;=  '0)/PORT!                                                                                                                     !0"&MAX-(Z               4)-                   CHANNELS %42AS!&

               0";=  '0)/PORT"                                                                                                                                                          4)-                   CHANNELSAS!&

        0#;=         '0)/PORT#                                                                                                                                                          53!24                 28 48 #43 243

                                                             !0"&MAX-(Z                                                                                                                                  #+AS!&

        0$;=         '0)/PORT$                                                                                                                                                          53!24                 28 48 #43 243

                                                                                                                                                                                                                     #+AS!&

               0%;=  '0)/PORT%                                                                                                                                                          5!24                  28 48AS!&

               0&;=  '0)/PORT&                                                                                                                                                          5!24                  28 48AS!&

        0';=         '0)/PORT'                                                                                                                                                    X30XI)TB) 3       -/3)3$ -)3/

CHANNELS                                                                                                                                                                                                           3#+#+ -#+ .3373AS!&

COMPLCHANNELS              4)-                                                                                                                                                     X30XIT)B)3        -/3)3$ -)3/

"+). %42AS!&                                                                                                                                                                                                      3#+#+ -#+ .3373AS!&

CHANNELS                     4)-

COMPLCHANNELS                                                                                                                                                                             )#                   3#, 3$! 3-"!AS!&

"+). %42AS!&

-/3) -)3/                     30)                                                                                          32!-"                                                       )#                   3#, 3$! 3-"!AS!&

3#+ .33AS!&

28 48 #43              53!24                                                                                                     77$'                                                  BX#!.DEVICE

243 #+AS!&                                                                                                                                                                                                        53"?$0#!.?48

                                                                                                                                                                                          53"&3                 53"?$-#!.?28

                         4EMPSENSOR                                                                                                                                                     DEVICE

!$#?).S                                                                                                                        4)-                                                  )&  BIT $!#            $!#?/54AS!&

COMMONTOTHE!$#S     
BIT!$#          )&                                                                                                                                          )&

!$#?).SCOMMON                                                                                                                  4)-                                                      BIT$!#             $!#?/54AS!&

TO!$#!$#           
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BIT!$#          )&                                                                                                                                              6$$!

               62%&n           6$$!

               62%&                                                                                                                                                                                                                        AIG

                    1.   TteAm=pe–r4a0tu°rCe  to +85 °C  (suffix 6, see Table 75) or –40                                                        °C   to  +105                         °C  (suffix     7,        see  Table 75), junction
                                              up to 105  °C or 125 °C, respectively.

                    2.   AF = alternate function on I/O port pin.9

12/144                                                                               DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                                                           Description

                                               Figure 2. Clock tree

                                                                                   )/,7)&/.

                                                                                   WR)ODVKSURJUDPPLQJLQWHUIDFH

                                                                        86%            0+]       86%&/.

                                                                3UHVFDOHU                           WR86%LQWHUIDFH

                                                                

                                                                                           ,6&/.           WR,6

                                                                3HULSKHUDOFORFN           ,6&/.

                                                                HQDEOH                                       WR,6

                                                                3HULSKHUDOFORFN                             6',2&/.

               0+]                                            HQDEOH         3HULSKHUDOFORFN                                WR6',2

               +6,5&        +6,                                               HQDEOH

                                                                                                             )60&&/.         WR)60&

                                                                             3HULSKHUDOFORFN

                                                                               HQDEOH                        +&/.

                                                                               0+]PD[                    WR$+%EXVFRUH

                                                                                   &ORFN                    PHPRU\DQG'0$

                                                                                 (QDEOH ELWV            WR&RUWH[6\VWHPWLPHU

               3//65&        3//08/                 6:                                                       )&/.&RUWH[

                                               +6,              $+%                $3%                      IUHHUXQQLQJFORFN

                             [                  6<6&/.                                       0+]PD[         3&/.

                             [[[  3//&/.        0+]  3UHVFDOHU      3UHVFDOHU                               WR$3%

                             3//                         PD[              3HULSKHUDO&ORFN SHULSKHUDOV

                                               +6(                                                  (QDEOH ELWV

                                                                               7,0                         WR7,0DQG

                                                                               ,I $3%SUHVFDOHU   [              7,0;&/.

                                                    &66                                           HOVH [

                                                                                                            3HULSKHUDO&ORFN

                                                                                                            (QDEOH ELWV

                             3//;735(                                              $3%           0+]PD[           3&/.

    26&B287                                                                    3UHVFDOHU

               0+]                                                                                 SHULSKHUDOVWR$3%

                                                                                                    3HULSKHUDO&ORFN

    26&B,1    +6(26&                                                                              (QDEOH ELWV

                                                                             7,0   WLPHUV

                                                                               ,I $3%SUHVFDOHU   [                      WR7,0DQG7,0

                                                                                                    HOVH[            7,0[&/.

                                                                                                             3HULSKHUDO&ORFN

                                                                                                         (QDEOH ELW

    26&B,1                                            WR57&                        $'&                                    WR$'&RU

               /6(26&             /6(                                             3UHVFDOHU        $'&&/.

               N+]                      57&&/.                              

    26&B287

                                   57&6(/>@                                                             +&/.

                                                                                                             7R6',2$+%LQWHUIDFH

                                               WR,QGHSHQGHQW:DWFKGRJ ,:'*               3HULSKHUDOFORFN

               /6,5&              /6,                                                     HQDEOH

               N+]                                          ,:'*&/.

               0DLQ                     3//&/.                                         /HJHQG

               &ORFN2XWSXW                                                              +6(    +LJK6SHHG([WHUQDOFORFNVLJQDO

    0&2                                  +6,                                            +6,    +LJK6SHHG,QWHUQDOFORFNVLJQDO

                                          +6(                                            /6,   /RZ6SHHG,QWHUQDOFORFNVLJQDO

                                          6<6&/.                                         /6(    /RZ6SHHG([WHUQDOFORFNVLJQDO

                             0&2

                                                                                                                                        DLE

1.  When the HSI is used as a PLL clock input, the maximum system clock frequency that can be achieved is
    64 MHz.

2.  For the USB function to be available, both HSE and PLL must be enabled, with the USBCLK at 48 MHz.

3.  To have an ADC conversion time of 1 µs, APB2 must be at 14 MHz, 28 MHz or 56 MHz.

                                          DocID14611 Rev 12                                                                                   13/144

                                                                                                                                                      136
Description                                               STM32F103xC, STM32F103xD, STM32F103xE

2.2          Full compatibility throughout the family

             The STM32F103xC/D/E is a complete family whose members are fully pin-to-pin, software

             and feature compatible. In the reference manual, the STM32F103x4 and STM32F103x6 are

             identified as low-density devices, the STM32F103x8 and STM32F103xB are referred to as

             medium-density devices and the STM32F103xC, STM32F103xD and STM32F103xE are

             referred to as high-density devices.

             Low-density and high-density devices are an extension of the STM32F103x8/B medium-

             density devices, they are specified in the STM32F103x4/6 and STM32F103xC/D/E

             datasheets, respectively. Low-density devices feature lower Flash memory and RAM

             capacities, less timers and peripherals. High-density devices have higher Flash memory
             and RAM capacities, and additional peripherals like SDIO, FSMC, I2S and DAC while

             remaining fully compatible with the other members of the family.

             The STM32F103x4, STM32F103x6, STM32F103xC, STM32F103xD and STM32F103xE

             are a drop-in replacement for the STM32F103x8/B devices, allowing the user to try different

             memory densities and providing a greater degree of freedom during the development cycle.

             Moreover, the STM32F103xx performance line family is fully compatible with all existing

             STM32F101xx access line and STM32F102xx USB access line devices.

                                              Table 3. STM32F103xx family

                      Low-density devices     Medium-density devices                        High-density devices

             Pinout        16 KB  32 KB            64 KB         128 KB  256 KB             384 KB                   512 KB
                                  Flash(1)
                           Flash                   Flash         Flash   Flash              Flash                    Flash

                      6 KB RAM    10 KB RAM   20 KB RAM   20 KB RAM      48 RAM             64 KB RAM 64 KB RAM

                 144                                                     5 × USARTs

                 100                                                     4 × 16-bit timers, 2 × basic timers
                                                                         3 × SPIs, 2 × I2Ss, 2 × I2Cs
                                              3 × USARTs

                      2 × USARTs              3 × 16-bit timers          USB, CAN, 2 × PWM timers

                 64   2 × 16-bit timers       2 × SPIs, 2 × I2Cs, USB,   3 × ADCs, 2 × DACs, 1 × SDIO
                                                                         FSMC (100- and 144-pin packages(2))
                      1 × SPI, 1 × I2C, USB,  CAN, 1 × PWM timer

                 48   CAN, 1 × PWM timer      2 × ADCs

                 36   2 × ADCs

             1.  For orderable part numbers that do not show the A internal code after the temperature range code (6 or 7),
                 the reference datasheet for electrical characteristics is that of the STM32F103x8/B medium-density
                 devices.

             2.  Ports F and G are not available in devices delivered in 100-pin packages.

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STM32F103xC, STM32F103xD, STM32F103xE                                                  Description

2.3    Overview

2.3.1  ARM® Cortex®-M3 core with embedded Flash and SRAM

       The ARM Cortex®-M3 processor is the latest generation of ARM processors for embedded

       systems. It has been developed to provide a low-cost platform that meets the needs of MCU

       implementation, with a reduced pin count and low-power consumption, while delivering

       outstanding computational performance and an advanced system response to interrupts.

       The ARM Cortex®-M3 32-bit RISC processor features exceptional code-efficiency,

       delivering the high-performance expected from an ARM core in the memory size usually

       associated with 8- and 16-bit devices.

       With its embedded ARM core, STM32F103xC, STM32F103xD and STM32F103xE

       performance line family is compatible with all ARM tools and software.

       Figure 1 shows the general block diagram of the device family.

2.3.2  Embedded Flash memory

       Up to 512 Kbytes of embedded Flash is available for storing programs and data.

2.3.3  CRC (cyclic redundancy check) calculation unit

       The CRC (cyclic redundancy check) calculation unit is used to get a CRC code from a 32-bit

       data word and a fixed generator polynomial.

       Among other applications, CRC-based techniques are used to verify data transmission or

       storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of

       verifying the Flash memory integrity. The CRC calculation unit helps compute a signature of

       the software during runtime, to be compared with a reference signature generated at link-

       time and stored at a given memory location.

2.3.4  Embedded SRAM

       Up to 64 Kbytes of embedded SRAM accessed (read/write) at CPU clock speed with 0 wait

       states.

2.3.5  FSMC (flexible static memory controller)

       The FSMC is embedded in the STM32F103xC, STM32F103xD and STM32F103xE

       performance line family. It has four Chip Select outputs supporting the following modes: PC

       Card/Compact Flash, SRAM, PSRAM, NOR and NAND.

       Functionality overview:

       •  The three FSMC interrupt lines are ORed in order to be connected to the NVIC

       •  Write FIFO

       •  Code execution from external memory except for NAND Flash and PC Card

       •  The targeted frequency, fCLK, is HCLK/2, so external access is at 36 MHz when HCLK

          is at 72 MHz and external access is at 24 MHz when HCLK is at 48 MHz

                                DocID14611 Rev 12                                                 15/144

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Description                                            STM32F103xC, STM32F103xD, STM32F103xE

2.3.6        LCD parallel interface

             The FSMC can be configured to interface seamlessly with most graphic LCD controllers. It

             supports the Intel 8080 and Motorola 6800 modes, and is flexible enough to adapt to

             specific LCD interfaces. This LCD parallel interface capability makes it easy to build cost-

             effective graphic applications using LCD modules with embedded controllers or high-

             performance solutions using external controllers with dedicated acceleration.

2.3.7        Nested vectored interrupt controller (NVIC)

             The STM32F103xC, STM32F103xD and STM32F103xE performance line embeds a nested

             vectored interrupt controller able to handle up to 60 maskable interrupt channels (not
             including the 16 interrupt lines of Cortex®-M3) and 16 priority levels.

             •  Closely coupled NVIC gives low latency interrupt processing

             •  Interrupt entry vector table address passed directly to the core

             •  Closely coupled NVIC core interface

             •  Allows early processing of interrupts

             •  Processing of late arriving higher priority interrupts

             •  Support for tail-chaining

             •  Processor state automatically saved

             •  Interrupt entry restored on interrupt exit with no instruction overhead

             This hardware block provides flexible interrupt management features with minimal interrupt

             latency.

2.3.8        External interrupt/event controller (EXTI)

             The external interrupt/event controller consists of 19 edge detector lines used to generate

             interrupt/event requests. Each line can be independently configured to select the trigger

             event (rising edge, falling edge, both) and can be masked independently. A pending register

             maintains the status of the interrupt requests. The EXTI can detect an external line with a

             pulse width shorter than the Internal APB2 clock period. Up to 112 GPIOs can be connected

             to the 16 external interrupt lines.

2.3.9        Clocks and startup

             System clock selection is performed on startup, however the internal RC 8 MHz oscillator is

             selected as default CPU clock on reset. An external 4-16 MHz clock can be selected, in

             which case it is monitored for failure. If failure is detected, the system automatically switches

             back to the internal RC oscillator. A software interrupt is generated if enabled. Similarly, full

             interrupt management of the PLL clock entry is available when necessary (for example with

             failure of an indirectly used external oscillator).

             Several prescalers allow the configuration of the AHB frequency, the high speed APB

             (APB2) and the low speed APB (APB1) domains. The maximum frequency of the AHB and

             the high speed APB domains is 72 MHz. The maximum allowed frequency of the low speed

             APB domain is 36 MHz. See Figure 2 for details on the clock tree.

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STM32F103xC, STM32F103xD, STM32F103xE                                                       Description

2.3.10  Boot modes

        At startup, boot pins are used to select one of three boot options:

        •  Boot from user Flash: you have an option to boot from any of two memory banks. By

           default, boot from Flash memory bank 1 is selected. You can choose to boot from Flash

           memory bank 2 by setting a bit in the option bytes.

        •  Boot from system memory

        •  Boot from embedded SRAM

        The boot loader is located in system memory. It is used to reprogram the Flash memory by

        using USART1.

2.3.11  Power supply schemes

        •  VDD = 2.0 to 3.6 V: external power supply for I/Os and the internal regulator.

           Provided externally through VDD pins.

        •  VSSA, VDDA = 2.0 to 3.6 V: external analog power supplies for ADC, DAC, Reset

           blocks, RCs and PLL (minimum voltage to be applied to VDDA is 2.4 V when the ADC

           or DAC is used). VDDA and VSSA must be connected to VDD and VSS, respectively.

        •  VBAT = 1.8 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and backup

           registers (through power switch) when VDD is not present.

        For more details on how to connect power pins, refer to Figure 12: Power supply scheme.

2.3.12  Power supply supervisor

        The device has an integrated power-on reset (POR)/power-down reset (PDR) circuitry. It is

        always active, and ensures proper operation starting from/down to 2 V. The device remains

        in reset mode when VDD is below a specified threshold, VPOR/PDR, without the need for an
        external reset circuit.

        The device features an embedded programmable voltage detector (PVD) that monitors the

        VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
        generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is
        higher than the VPVD threshold. The interrupt service routine can then generate a warning
        message and/or put the MCU into a safe state. The PVD is enabled by software. Refer to

        Table 12: Embedded reset and power control block characteristics for the values of

        VPOR/PDR and VPVD.

2.3.13  Voltage regulator

        The regulator has three operation modes: main (MR), low-power (LPR) and power down.

        •  MR is used in the nominal regulation mode (Run)

        •  LPR is used in the Stop modes.

        •  Power down is used in Standby mode: the regulator output is in high impedance: the

           kernel circuitry is powered down, inducing zero consumption (but the contents of the

           registers and SRAM are lost)

        This regulator is always enabled after reset. It is disabled in Standby mode.

                                    DocID14611 Rev 12                                              17/144

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Description                                              STM32F103xC, STM32F103xD, STM32F103xE

2.3.14       Low-power modes

             The STM32F103xC, STM32F103xD and STM32F103xE performance line supports three

             low-power modes to achieve the best compromise between low-power consumption, short

             startup time and available wakeup sources:

             •  Sleep mode

                In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can

                wake up the CPU when an interrupt/event occurs.

             •  Stop mode

                Stop mode achieves the lowest power consumption while retaining the content of

                SRAM and registers. All clocks in the 1.8 V domain are stopped, the PLL, the HSI RC

                and the HSE crystal oscillators are disabled. The voltage regulator can also be put

                either in normal or in low-power mode.

                The device can be woken up from Stop mode by any of the EXTI line. The EXTI line

                source can be one of the 16 external lines, the PVD output, the RTC alarm or the USB

                wakeup.

             •  Standby mode

                The Standby mode is used to achieve the lowest power consumption. The internal

                voltage regulator is switched off so that the entire 1.8 V domain is powered off. The

                PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering

                Standby mode, SRAM and register contents are lost except for registers in the Backup

                domain and Standby circuitry.

                The device exits Standby mode when an external reset (NRST pin), an IWDG reset, a

                rising edge on the WKUP pin, or an RTC alarm occurs.

Note:        The RTC, the IWDG, and the corresponding clock sources are not stopped by entering Stop

             or Standby mode.

2.3.15       DMA

             The flexible 12-channel general-purpose DMAs (7 channels for DMA1 and 5 channels for

             DMA2) are able to manage memory-to-memory, peripheral-to-memory and memory-to-

             peripheral transfers. The two DMA controllers support circular buffer management,

             removing the need for user code intervention when the controller reaches the end of the

             buffer.

             Each channel is connected to dedicated hardware DMA requests, with support for software

             trigger on each channel. Configuration is made by software and transfer sizes between

             source and destination are independent.

             The DMA can be used with the main peripherals: SPI, I2C, USART, general-purpose, basic
             and advanced-control timers TIMx, DAC, I2S, SDIO and ADC.

2.3.16       RTC (real-time clock) and backup registers

             The RTC and the backup registers are supplied through a switch that takes power either on

             VDD supply when present or through the VBAT pin. The backup registers are forty-two 16-bit
             registers used to store 84 bytes of user application data when VDD power is not present.
             They are not reset by a system or power reset, and they are not reset when the device

             wakes up from the Standby mode.

             The real-time clock provides a set of continuously running counters which can be used with

             suitable software to provide a clock calendar function, and provides an alarm interrupt and a

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STM32F103xC, STM32F103xD, STM32F103xE                                               Description

        periodic interrupt. It is clocked by a 32.768 kHz external crystal, resonator or oscillator, the

        internal low-power RC oscillator or the high-speed external clock divided by 128. The

        internal low-speed RC has a typical frequency of 40 kHz. The RTC can be calibrated using

        an external 512 Hz output to compensate for any natural quartz deviation. The RTC features

        a 32-bit programmable counter for long term measurement using the Compare register to

        generate an alarm. A 20-bit prescaler is used for the time base clock and is by default

        configured to generate a time base of 1 second from a clock at 32.768 kHz.

2.3.17  Timers and watchdogs

        The high-density STM32F103xC/D/E performance line devices include up to two advanced-

        control timers, up to four general-purpose timers, two basic timers, two watchdog timers and

        a SysTick timer.

        Table 4 compares the features of the advanced-control, general-purpose and basic timers.

                           Table 4.  High-density timer feature comparison

        Timer  Counter     Counter   Prescaler    DMA request  Capture/compare      Complementary

               resolution  type      factor       generation   channels             outputs

        TIM1,              Up,       Any integer

        TIM8   16-bit      down,     between 1    Yes          4                                 Yes

                           up/down   and 65536

        TIM2,              Up,       Any integer

        TIM3,  16-bit      down,     between 1    Yes          4                                 No

        TIM4,              up/down   and 65536

        TIM5

        TIM6,                        Any integer

        TIM7   16-bit      Up        between 1    Yes          0                                 No

                                     and 65536

                                     DocID14611 Rev 12                                                19/144

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Description                                                    STM32F103xC, STM32F103xD, STM32F103xE

             Advanced-control timers (TIM1 and TIM8)

             The two advanced-control timers (TIM1 and TIM8) can each be seen as a three-phase

             PWM multiplexed on 6 channels. They have complementary PWM outputs with

             programmable inserted dead-times. They can also be seen as a complete general-purpose

             timer. The 4 independent channels can be used for:

             •  Input capture

             •  Output compare

             •  PWM generation (edge or center-aligned modes)

             •  One-pulse mode output

             If configured as a standard 16-bit timer, it has the same features as the TIMx timer. If

             configured as the 16-bit PWM generator, it has full modulation capability (0-100%).

             In debug mode, the advanced-control timer counter can be frozen and the PWM outputs

             disabled to turn off any power switch driven by these outputs.

             Many features are shared with those of the general-purpose TIM timers which have the

             same architecture. The advanced-control timer can therefore work together with the TIM

             timers via the Timer Link feature for synchronization or event chaining.

             General-purpose timers (TIMx)

             There are up to 4 synchronizable general-purpose timers (TIM2, TIM3, TIM4 and TIM5)

             embedded in the STM32F103xC, STM32F103xD and STM32F103xE performance line

             devices. These timers are based on a 16-bit auto-reload up/down counter, a 16-bit prescaler

             and feature 4 independent channels each for input capture/output compare, PWM or one-

             pulse mode output. This gives up to 16 input captures / output compares / PWMs on the

             largest packages.

             The general-purpose timers can work together with the advanced-control timer via the Timer

             Link feature for synchronization or event chaining. Their counter can be frozen in debug

             mode. Any of the general-purpose timers can be used to generate PWM outputs. They all

             have independent DMA request generation.

             These timers are capable of handling quadrature (incremental) encoder signals and the

             digital outputs from 1 to 3 hall-effect sensors.

             Basic timers TIM6 and TIM7

             These timers are mainly used for DAC trigger generation. They can also be used as a

             generic 16-bit time base.

             Independent watchdog

             The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is

             clocked from an independent 40 kHz internal RC and as it operates independently from the

             main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog

             to reset the device when a problem occurs, or as a free running timer for application timeout

             management. It is hardware or software configurable through the option bytes. The counter

             can be frozen in debug mode.

             Window watchdog

             The window watchdog is based on a 7-bit downcounter that can be set as free running. It

             can be used as a watchdog to reset the device when a problem occurs. It is clocked from

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STM32F103xC, STM32F103xD, STM32F103xE                                                     Description

        the main clock. It has an early warning interrupt capability and the counter can be frozen in

        debug mode.

        SysTick timer

        This timer is dedicated to real-time operating systems, but could also be used as a standard

        down counter. It features:

        •  A 24-bit down counter

        •  Autoreload capability

        •  Maskable system interrupt generation when the counter reaches 0.

        •  Programmable clock source

2.3.18  I²C bus

        Up to two I²C bus interfaces can operate in multimaster and slave modes. They can support

        standard and fast modes.

        They support 7/10-bit addressing mode and 7-bit dual addressing mode (as slave). A

        hardware CRC generation/verification is embedded.

        They can be served by DMA and they support SMBus 2.0/PMBus.

2.3.19  Universal synchronous/asynchronous receiver transmitters (USARTs)

        The STM32F103xC, STM32F103xD and STM32F103xE performance line embeds three

        universal synchronous/asynchronous receiver transmitters (USART1, USART2 and

        USART3) and two universal asynchronous receiver transmitters (UART4 and UART5).

        These five interfaces provide asynchronous communication, IrDA SIR ENDEC support,

        multiprocessor communication mode, single-wire half-duplex communication mode and

        have LIN Master/Slave capability.

        The USART1 interface is able to communicate at speeds of up to 4.5 Mbit/s. The other

        available interfaces communicate at up to 2.25 Mbit/s.

        USART1, USART2 and USART3 also provide hardware management of the CTS and RTS

        signals, Smart Card mode (ISO 7816 compliant) and SPI-like communication capability. All

        interfaces can be served by the DMA controller except for UART5.

2.3.20  Serial peripheral interface (SPI)

        Up to three SPIs are able to communicate up to 18 Mbits/s in slave and master modes in

        full-duplex and simplex communication modes. The 3-bit prescaler gives 8 master mode

        frequencies and the frame is configurable to 8 bits or 16 bits. The hardware CRC

        generation/verification supports basic SD Card/MMC modes.

        All SPIs can be served by the DMA controller.

2.3.21  Inter-integrated sound (I2S)

        Two standard I2S interfaces (multiplexed with SPI2 and SPI3) are available, that can be

        operated in master or slave mode. These interfaces can be configured to operate with 16/32

        bit resolution, as input or output channels. Audio sampling frequencies from 8 kHz up to
        48 kHz are supported. When either or both of the I2S interfaces is/are configured in master

                                    DocID14611 Rev 12                                             21/144

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Description                                           STM32F103xC, STM32F103xD, STM32F103xE

             mode, the master clock can be output to the external DAC/CODEC at 256 times the

             sampling frequency.

2.3.22       SDIO

             An SD/SDIO/MMC host interface is available, that supports MultiMediaCard System

             Specification Version 4.2 in three different databus modes: 1-bit (default), 4-bit and 8-bit.

             The interface allows data transfer at up to 48 MHz in 8-bit mode, and is compliant with SD

             Memory Card Specifications Version 2.0.

             The SDIO Card Specification Version 2.0 is also supported with two different databus

             modes: 1-bit (default) and 4-bit.

             The current version supports only one SD/SDIO/MMC4.2 card at any one time and a stack

             of MMC4.1 or previous.

             In addition to SD/SDIO/MMC, this interface is also fully compliant with the CE-ATA digital

             protocol Rev1.1.

2.3.23       Controller area network (CAN)

             The CAN is compliant with specifications 2.0A and B (active) with a bit rate up to 1 Mbit/s. It

             can receive and transmit standard frames with 11-bit identifiers as well as extended frames

             with 29-bit identifiers. It has three transmit mailboxes, two receive FIFOs with 3 stages and

             14 scalable filter banks.

2.3.24       Universal serial bus (USB)

             The STM32F103xC, STM32F103xD and STM32F103xE performance line embed a USB

             device peripheral compatible with the USB full-speed 12 Mbs. The USB interface

             implements a full-speed (12 Mbit/s) function interface. It has software-configurable endpoint

             setting and suspend/resume support. The dedicated 48 MHz clock is generated from the

             internal main PLL (the clock source must use a HSE crystal oscillator).

2.3.25       GPIOs (general-purpose inputs/outputs)

             Each of the GPIO pins can be configured by software as output (push-pull or open-drain), as

             input (with or without pull-up or pull-down) or as peripheral alternate function. Most of the

             GPIO pins are shared with digital or analog alternate functions. All GPIOs are high current-

             capable.

             The I/Os alternate function configuration can be locked if needed following a specific

             sequence in order to avoid spurious writing to the I/Os registers.

2.3.26       ADC (analog to digital converter)

             Three 12-bit analog-to-digital converters are embedded into STM32F103xC, STM32F103xD

             and STM32F103xE performance line devices and each ADC shares up to 21 external

             channels, performing conversions in single-shot or scan modes. In scan mode, automatic

             conversion is performed on a selected group of analog inputs.

             Additional logic functions embedded in the ADC interface allow:

             •  Simultaneous sample and hold

             •  Interleaved sample and hold

             •  Single shunt

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STM32F103xC, STM32F103xD, STM32F103xE                                                Description

        The ADC can be served by the DMA controller.

        An analog watchdog feature allows very precise monitoring of the converted voltage of one,

        some or all selected channels. An interrupt is generated when the converted voltage is

        outside the programmed thresholds.

        The events generated by the general-purpose timers (TIMx) and the advanced-control

        timers (TIM1 and TIM8) can be internally connected to the ADC start trigger and injection

        trigger, respectively, to allow the application to synchronize A/D conversion and timers.

2.3.27  DAC (digital-to-analog converter)

        The two 12-bit buffered DAC channels can be used to convert two digital signals into two

        analog voltage signal outputs. The chosen design structure is composed of integrated

        resistor strings and an amplifier in inverting configuration.

        This dual digital Interface supports the following features:

        •  two DAC converters: one for each output channel

        •  8-bit or 12-bit monotonic output

        •  left or right data alignment in 12-bit mode

        •  synchronized update capability

        •  noise-wave generation

        •  triangular-wave generation

        •  dual DAC channel independent or simultaneous conversions

        •  DMA capability for each channel

        •  external triggers for conversion

        •  input voltage reference VREF+

        Eight DAC trigger inputs are used in the STM32F103xC, STM32F103xD and

        STM32F103xE performance line family. The DAC channels are triggered through           the  timer

        update outputs that are also connected to different DMA channels.

                                  DocID14611 Rev 12                                                23/144

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Description                                             STM32F103xC, STM32F103xD, STM32F103xE

2.3.28       Temperature sensor

             The temperature sensor has to generate a voltage that varies linearly with temperature. The

             conversion range is between 2 V < VDDA < 3.6 V. The temperature sensor is internally
             connected to the ADC1_IN16 input channel which is used to convert the sensor output

             voltage into a digital value.

2.3.29       Serial wire JTAG debug port (SWJ-DP)

             The ARM SWJ-DP Interface is embedded, and is a combined JTAG and serial wire debug

             port that enables either a serial wire debug or a JTAG probe to be connected to the target.

             The JTAG TMS and TCK pins are shared respectively with SWDIO and SWCLK and a

             specific sequence on the TMS pin is used to switch between JTAG-DP and SW-DP.

2.3.30       Embedded Trace Macrocell™

             The ARM® Embedded Trace Macrocell provides a greater visibility of the instruction and

             data flow inside the CPU core by streaming compressed data at a very high rate from the

             STM32F10xxx through a small number of ETM pins to an external hardware trace port

             analyzer (TPA) device. The TPA is connected to a host computer using USB, Ethernet, or

             any other high-speed channel. Real-time instruction and data flow activity can be recorded

             and then formatted for display on the host computer running debugger software. TPA

             hardware is commercially available from common development tool vendors. It operates

             with third party debugger software tools.

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STM32F103xC, STM32F103xD, STM32F103xE                                                Pinouts and pin  descriptions

3         Pinouts and pin descriptions

                                       Figure 3.         STM32F103xC/D/E BGA144        ballout

       1           2         3      4             5      6       7       8      9      10       11    12

    A  PC13-       PE3       PE2    PE1           PE0    PB4     PB3     PD6    PD7    PA15     PA14  PA13

       TAMPER-RTC                                        JTRST   JTDO                  JTDI     JTCK  JTMS

    B  PC14-       PE4       PE5    PE6           PB9    PB5     PG15    PG12   PD5    PC11     PC10  PA12

       OSC32_IN

    C  PC15-       VBAT      PF0    PF1           PB8    PB6     PG14    PG11   PD4    PC12     NC    PA11

       OSC32_OUT

    D  OSC_IN      VSS_5     VDD_5  PF2           BOOT0  PB7     PG13    PG10   PD3    PD1      PA10  PA9

    E  OSC_OUT     PF3       PF4    PF5           VSS_3  VSS_11  VSS_10  PG9    PD2    PD0      PC9   PA8

    F  NRST        PF7       PF6    VDD_4         VDD_3  VDD_11  VDD_10  VDD_8  VDD_2  VDD_9    PC8   PC7

    G  PF10        PF9       PF8    VSS_4         VDD_6  VDD_7   VDD_1   VSS_8  VSS_2  VSS_9    PG8   PC6

    H  PC0         PC1       PC2    PC3           VSS_6  VSS_7   VSS_1   PE11   PD11   PG7      PG6   PG5

    J  VSSA        PA0-WKUP  PA4    PC4           PB2/   PG1     PE10    PE12   PD10   PG4      PG3   PG2

                                                  BOOT1

    K  VREF–       PA1       PA5    PC5           PF13   PG0     PE9     PE13   PD9    PD13     PD14  PD15

    L  VREF+       PA2       PA6    PB0           PF12   PF15    PE8     PE14   PD8    PD12     PB14  PB15

    M  VDDA        PA3       PA7    PB1           PF11   PF14    PE7     PE15   PB10   PB11     PB12  PB13

                                                                                                      AI14798b

1.  The above figure shows the package top view.

                                                     DocID14611 Rev 12                                      25/144

                                                                                                                    136
Pinouts and pin    descriptions                                  STM32F103xC, STM32F103xD, STM32F103xE

                             Figure  4.  STM32F103xC/D/E         performance line BGA100 ballout

        1          2         3                       4    5      6           7      8     9       10

        PC14-      PC13-

    A   OSC32_IN   TAMPER-   PE2                     PB9  PB7    PB4         PB3    PA15  PA14    PA13

                   RTC

        PC15-      VBAT

    B   OSC32_OUT            PE3                     PB8  PB6    PD5         PD2    PC11  PC10    PA12

    C   OSC_IN     VSS_5     PE4                     PE1  PB5    PD6         PD3    PC12  PA9     PA11

    D   OSC_OUT    VDD_5     PE5                     PE0  BOOT0  PD7         PD4    PD0   PA8     PA10

    E   NRST       PC2       PE6         VSS_4            VSS_3  VSS_2       VSS_1  PD1   PC9     PC7

    F   PC0        PC1       PC3         VDD_4            VDD_3  VDD_2       VDD_1  NC    PC8     PC6

    G   VSSA       PA0-WKUP  PA4                     PC4  PB2    PE10        PE14   PB15  PD11    PD15

    H   VREF–      PA1       PA5                     PC5  PE7    PE11        PE15   PB14  PD10    PD14

    J   VREF+      PA2       PA6                     PB0  PE8    PE12        PB10   PB13  PD9     PD13

    K   VDDA       PA3       PA7                     PB1  PE9    PE13        PB11   PB12  PD8     PD12

                                                                                                        AI14601c

1.     The above figure shows the package top view.

26/144                                                    DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                                                                                                            Pinouts and                             pin          descriptions

                    Figure 5. STM32F103xC/D/E                                                             performance                             line      LQFP144 pinout

                        6$$? 633?0%   0%    0"   0"   "//4  0"  0"  0"  0"  0"  0'  6$$?633?0'  0'   0'  0'  0'  0'  0$  0$  6$$?633? 0$   0$  0$   0$   0$   0$   0#  0#  0#  0!   0! 

                                                                                                                             

    0%                                                                                                                                                                                                                                      6$$?

    0%                                                                                                                                                                                                                                      633?

    0%                                                                                                                                                                                                                                      .#

    0%                                                                                                                                                                                                                                      0! 

    0%                                                                                                                                                                                                                                      0! 

    6"!4                                                                                                                                                                                                                                     0! 

0#
4!-0%2
24#                                                                                                                                                                                                                              0! 

    0#
/3#?).                                                                                                                                                                                                                            0! 

    0#
/3#?/54                                                                                                                                                                                                                           0! 

    0&                                                                                                                                                                                                                                      0#

    0&                                                                                                                                                                                                                                      0#

    0&                                                                                                                                                                                                                                      0#

    0&                                                                                                                                                                                                                                      0#

    0&                                                                                                                                                                                                                                      6$$?

    0&                                                                                                                                                                                                                                      633?

    633?                                                                                                         ,1&0                                                                                                                    0'

    6$$?                                                                                                                                                                                                                                    0'

    0&                                                                                                                                                                                                                                      0'

    0&                                                                                                                                                                                                                                      0'

    0&                                                                                                                                                                                                                                      0'

    0&                                                                                                                                                                                                                                      0'

    0&                                                                                                                                                                                                                                     0'

    /3#?).                                                                                                                                                                                                                                   0$

    /3#?/54                                                                                                                                                                                                                                  0$

    .234                                                                                                                                                                                                                                     6$$?

    0#                                                                                                                                                                                                                                      633?

    0#                                                                                                                                                                                                                                      0$

    0#                                                                                                                                                                                                                                      0$

    0#                                                                                                                                                                                                                                      0$

    633!                                                                                                                                                                                                                                     0$

    62%&
                                                                                                                                                                                                                                    0$

    62%&                                                                                                                                                                                                                                     0$

    6$$!                                                                                                                                                                                                                                     0"

    0! 
7+50                                                                                                                                                                                                                                0"

    0!                                                                                                                                                                                                                                      0"

    0!                                                                                                                                                                                                                                      0"

                                                                                                                                                               

                        0!   633?6$$?  0!   0!   0!   0!    0#  0#  0"  0"  0"  0&  0&    633? 6$$?0&  0&  0&  0'   0'  0%  0%  0%     633? 6$$?0%  0%  0%  0%  0%  0%  0"  0"  633? 6$$?

                                                                                                                                                                                                                                                 AI

1.  The above figure shows the package top view.

                                                                                       DocID14611 Rev 12                                                                                                                                         27/144

                                                                                                                                                                                                                                                          136
Pinouts  and  pin  descriptions                                                                              STM32F103xC, STM32F103xD, STM32F103xE

                   Figure 6.        STM32F103xC/D/E                                                       performance line LQFP100 pinout

                                        6$$?  633?  0%  0%  0"  0"  "//4  0"  0"  0"  0"  0"  0$  0$  0$  0$  0$  0$  0$  0$  0#  0#  0#  0!  0!

                                                                                                                                                                         

                   0%                                                                                                                                                                                                        6$$?

                   0%                                                                                                                                                                                                        633?

                   0%                                                                                                                                                                                                        .#

                   0%                                                                                                                                                                                                        0!

                   0%                                                                                                                                                                                                        0!

                   6"!4                                                                                                                                                                                                       0!

                   0#
4!-0%2
24#                                                                                                                                                                                            0!

                   0#
/3#?).                                                                                                                                                                                              0!

                   0#
/3#?/54                                                                                                                                                                                             0!

                   633?                                                                                                                                                                                                     0#

                   6$$?                                                                                                                                                                                                     0#

                   /3#?).                                                                                         ,1&0                                                                                                    0#

                   /3#?/54                                                                                                                                                                                                   0#

                   .234                                                                                                                                                                                                      0$

                   0#                                                                                                                                                                                                       0$

                   0#                                                                                                                                                                                                       0$

                   0#                                                                                                                                                                                                       0$

                   0#                                                                                                                                                                                                       0$

                   633!                                                                                                                                                                                                      0$

                   62%&
                                                                                                                                                                                                     0$

                   62%&                                                                                                                                                                                                      0$

                   6$$!                                                                                                                                                                                                      0"

                   0!
7+50                                                                                                                                                                                                  0"

                   0!                                                                                                                                                                                                       0"

                   0!                                                                                                                                                                                                       0"

                                                                                                                                                                          

                                        0!      633?    6$$?  0!    0!    0!    0!      0#    0#    0"    0"    0"    0%    0%    0%    0%   0%   0%   0%   0%   0%    0"    0"    633?   6$$?

                                                                                                                                                                                                                                          AI

              1.  The above figure shows the package top view.

28/144                                                    DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                                                                                              Pinouts and pin descriptions

                Figure 7. STM32F103xC/D/E performance line LQFP64 pinout

                                             sͺϯ  s^^ͺϯ    W ϵ  W ϴ  KK d Ϭ  W ϳ  W ϲ  W ϱ  W ϰ  W ϯ  WϮ  WϭϮ  Wϭϭ   WϭϬ   W ϭϱ   W ϭϰ

                sd                         ϲϰ     ϲϯ ϲϮ ϲϭ           ϲϬ        ϱϵ                     ϱϴ ϱϳ ϱϲ ϱϱ                             ϱϰ       ϱϯ    ϱϮ     ϱϭ     ϱϬ      ϰϵ     sͺϮ

                                          ϭ                                                                                                                                          ϰϴ

                WϭϯͲdDWZͲZd           Ϯ                                                                                                                                          ϰϳ     s ^^ͺϮ

                W ϭϰͲK ^ ϯϮͺ/E          ϯ                                                                                                                                          ϰϲ     W ϭϯ

                W ϭϱͲK ^ ϯϮͺKh d        ϰ                                                                                                                                          ϰϱ     W ϭϮ

                W  ϬͲK^ ͺ/E             ϱ                                                                                                                                          ϰϰ     W ϭϭ

                W  ϭͲK^ ͺKhd            ϲ                                                                                                                                        ϰϯ     W ϭϬ

                EZ^d                      ϳ                                                                                                                                        ϰϮ     W ϵ

                WϬ                       ϴ                                                                                                                                        ϰϭ     W ϴ

                Wϭ                       ϵ                                                           >Y&Wϲϰ                                                                       ϰϬ     Wϵ

                WϮ                       ϭϬ                                                                                                                                         ϯϵ     Wϴ

                Wϯ                       ϭϭ                                                                                                                                         ϯϴ     Wϳ

                s^^                      ϭϮ                                                                                                                                         ϯϳ     Wϲ

                s                      ϭϯ                                                                                                                                         ϯϲ     W ϭϱ

                W ϬͲt< hW                ϭϰ                                                                                                                                         ϯϱ     W ϭϰ

                                 W ϭ     ϭϱ                                                                                                                                         ϯϰ     W ϭϯ

                                 W Ϯ     ϭϲ                                                                                                                                         ϯϯ     W ϭϮ

                                             ϭϳ     ϭϴ ϭϵ ϮϬ           Ϯϭ        ϮϮ           Ϯϯ Ϯϰ Ϯϱ Ϯϲ                                       Ϯϳ       Ϯϴ    Ϯϵ     ϯϬ     ϯϭ      ϯϮ

                                               W ϯ  s ^^ͺϰsͺϰ       W ϰ      W ϱ         W ϲ      W ϳ      Wϰ       Wϱ       W Ϭ      W ϭ     W Ϯ  Wϭ Ϭ  Wϭ ϭ  s ^^ͺϭ sͺϭ

                                                                                                                                                                                                    DL

1.  The  above  figure shows the package  top       view.

                                    DocID14611 Rev 12                                                                                                                                               29/144

                                                                                                                                                                                                             136
Pinouts  and  pin  descriptions                              STM32F103xC, STM32F103xD,        STM32F103xE

                                      Figure 8.  STM32F103xC/D/E performance line

                                                 WLCSP64 ballout, ball side

                                 8    7          6      5         4     3     2      1

                   A  VDD_3           VSS_3      BOOT0  PB5       PB3   PD2   PC10   VDD_2

                   B  PC14            PC15       PB9    PB6       PB4   PC11  PA14   BYPASS/

                                                                                     VSS_2

                   C  PC13            NRST       VBAT   PB7       PC12  PA15  PA12   PA11

                   D  OSC_IN          OSC_OUT    PC2    PB8       PA13  PA10  PA9    PC9

                   E  PC0             VSSA       PA1    PA5       PA8   PC8   PC7    PC6

                   F             PC1  VREF+      PA0-   VSS_4     PB1   PB11  PB14   PB15

                                                 WKUP

                   G  VDDA            PA3        VDD_4  PA6       PA7   PB10  PB12   PB13

                   H             PA2  PA4        PC4    PC5       PB0   PB2   VSS_1  VDD_1

                                                                                              ai15460b

30/144                                         DocID14611 Rev 12
STM32F103xC,                         STM32F103xD, STM32F103xE                                                     Pinouts      and pin descriptions

                                              Table 5. High-density STM32F103xC/D/E                          pin  definitions

                    Pins                                                                                          Alternate    functions(4)

LFBGA144  LFBGA100  WLCSP64          LQFP100  LQFP144                Type(1)  I / O Level(2)  Main
                                                                                              function(3)
                             LQFP64                    Pin name

                                                                                              (after reset)       Default         Remap

A3        A3        -        -       1        1        PE2           I/O      FT              PE2            TRACECK/ FSMC_A23               -

A2        B3        -        -       2        2        PE3           I/O      FT              PE3            TRACED0/FSMC_A19                -

B2        C3        -        -       3        3        PE4           I/O      FT              PE4            TRACED1/FSMC_A20                -

B3        D3        -        -       4        4        PE5           I/O      FT              PE5            TRACED2/FSMC_A21                -

B4        E3        -        -       5        5        PE6           I/O      FT              PE6            TRACED3/FSMC_A22                -

C2        B2        C6       1       6        6        VBAT          S        -               VBAT                -                          -

A1        A2        C8       2       7        7        PC13-TAMPER-  I/O      -               PC13(6)        TAMPER-RTC                      -
                                                       RTC(5)

B1        A1        B8       3       8        8        PC14-         I/O      -               PC14(6)             OSC32_IN                   -
                                                       OSC32_IN(5)

C1        B1        B7       4       9        9        PC15-         I/O      -               PC15(6)        OSC32_OUT                       -
                                                       OSC32_OUT(5)

C3        -         -        -       -        10       PF0           I/O      FT              PF0                 FSMC_A0                    -

C4        -         -        -       -        11       PF1           I/O      FT              PF1                 FSMC_A1                    -

D4        -         -        -       -        12       PF2           I/O      FT              PF2                 FSMC_A2                    -

E2        -         -        -       -        13       PF3           I/O      FT              PF3                 FSMC_A3                    -

E3        -         -        -       -        14       PF4           I/O      FT              PF4                 FSMC_A4                    -

E4        -         -        -       -        15       PF5           I/O      FT              PF5                 FSMC_A5                    -

D2        C2        -        -       10       16       VSS_5         S        -               VSS_5               -                          -

D3        D2        -        -       11       17       VDD_5         S        -               VDD_5               -                          -

F3        -         -        -       -        18       PF6           I/O      -               PF6            ADC3_IN4/FSMC_NIORD             -

F2        -         -        -       -        19       PF7           I/O      -               PF7            ADC3_IN5/FSMC_NREG              -

G3        -         -        -       -        20       PF8           I/O      -               PF8            ADC3_IN6/FSMC_NIOWR             -

G2        -         -        -       -        21       PF9           I/O      -               PF9            ADC3_IN7/FSMC_CD                -

G1        -         -        -       -        22       PF10          I/O      -               PF10           ADC3_IN8/FSMC_INTR              -

D1        C1        D8       5       12       23       OSC_IN        I        -               OSC_IN              -                          -

E1        D1        D7       6       13       24       OSC_OUT       O        -               OSC_OUT             -                          -

F1        E1        C7       7       14       25       NRST          I/O      -               NRST                -                          -

H1        F1        E8       8       15       26       PC0           I/O      -               PC0            ADC123_IN10                     -

H2        F2        F8       9       16       27       PC1           I/O      -               PC1            ADC123_IN11                     -

                                                                     DocID14611 Rev 12                                                          31/144

                                                                                                                                                        136
Pinouts             and pin descriptions                                                  STM32F103xC, STM32F103xD, STM32F103xE

                                Table 5. High-density            STM32F103xC/D/E pin definitions (continued)

                    Pins                                                                                 Alternate functions(4)

LFBGA144  LFBGA100  WLCSP64          LQFP100  LQFP144            Type(1)  I / O Level(2)  Main
                                                                                          function(3)
                             LQFP64                    Pin name

                                                                                          (after reset)  Default                 Remap

H3        E2        D6       10      17       28       PC2       I/O      -               PC2            ADC123_IN12             -

H4        F3        -        11      18       29       PC3(7)    I/O      -               PC3            ADC123_IN13             -

J1        G1        E7       12      19       30       VSSA      S        -               VSSA           -                       -

K1        H1        -        -       20       31       VREF-     S        -               VREF-          -                       -

L1        J1        F7       -       21       32       VREF+     S        -               VREF+          -                       -
                    (8)

M1        K1        G8       13      22       33       VDDA      S        -               VDDA           -                       -

                                                                                                         WKUP/USART2_CTS(9)

J2        G2        F6       14      23       34       PA0-WKUP  I/O      -               PA0            ADC123_IN0              -

                                                                                                         TIM2_CH1_ETR

                                                                                                         TIM5_CH1/TIM8_ETR

                                                                                                         USART2_RTS(9)

K2        H2        E6       15      24       35       PA1       I/O      -               PA1            ADC123_IN1/             -
                                                                                                         TIM5_CH2/TIM2_CH2(9)

                                                                                                         USART2_TX(9)/TIM5_CH3

L2        J2        H8       16      25       36       PA2       I/O      -               PA2            ADC123_IN2/             -
                                                                                                         TIM2_CH3 (9)

M2        K2        G7       17      26       37       PA3       I/O      -               PA3            USART2_RX(9)/TIM5_CH4   -
                                                                                                         ADC123_IN3/TIM2_CH4(9)

G4        E4        F5       18      27       38       VSS_4     S        -               VSS_4          -                       -

F4        F4        G6       19      28       39       VDD_4     S        -               VDD_4          -                       -

                                                                                                         SPI1_NSS(9)/
                                                                                                         USART2_CK(9)
J3        G3        H7       20      29       40       PA4       I/O      -               PA4                                    -

                                                                                                         DAC_OUT1/ADC12_IN4

K3        H3        E5       21      30       41       PA5       I/O      -               PA5            SPI1_SCK(9)             -

                                                                                                         DAC_OUT2 ADC12_IN5

                                                                                                         SPI1_MISO(9)

L3        J3        G5       22      31       42       PA6       I/O      -               PA6            TIM8_BKIN/ADC12_IN6     TIM1_BKIN
                                                                                                         TIM3_CH1(9)

                                                                                                         SPI1_MOSI(9)/

M3        K3        G4       23      32       43       PA7       I/O      -               PA7            TIM8_CH1N/ADC12_IN7     TIM1_CH1N
                                                                                                         TIM3_CH2(9)

J4        G4        H6       24      33       44       PC4       I/O      -               PC4            ADC12_IN14              -

K4        H4        H5       25      34       45       PC5       I/O      -               PC5            ADC12_IN15              -

32/144                                                           DocID14611 Rev                  12
STM32F103xC, STM32F103xD, STM32F103xE                                                                    Pinouts and pin descriptions

                                Table 5. High-density STM32F103xC/D/E pin                                definitions (continued)

                    Pins                                                                                 Alternate functions(4)

LFBGA144  LFBGA100  WLCSP64          LQFP100  LQFP144            Type(1)  I / O Level(2)  Main
                                                                                          function(3)
                             LQFP64                    Pin name

                                                                                          (after reset)  Default                  Remap

L4        J4        H4       26      35       46       PB0       I/O      -               PB0            ADC12_IN8/TIM3_CH3       TIM1_CH2N

                                                                                                         TIM8_CH2N

M4        K4        F4       27      36       47       PB1       I/O      -               PB1            ADC12_IN9/TIM3_CH4(9)    TIM1_CH3N

                                                                                                         TIM8_CH3N

J5        G5        H3       28      37       48       PB2       I/O      FT              PB2/BOOT1      -                        -

M5        -         -        -       -        49       PF11      I/O      FT              PF11           FSMC_NIOS16              -

L5        -         -        -       -        50       PF12      I/O      FT              PF12           FSMC_A6                  -

H5        -         -        -       -        51       VSS_6     S        -               VSS_6          -                        -

G5        -         -        -       -        52       VDD_6     S        -               VDD_6          -                        -

K5        -         -        -       -        53       PF13      I/O      FT              PF13           FSMC_A7                  -

M6        -         -        -       -        54       PF14      I/O      FT              PF14           FSMC_A8                  -

L6        -         -        -       -        55       PF15      I/O      FT              PF15           FSMC_A9                  -

K6        -         -        -       -        56       PG0       I/O      FT              PG0            FSMC_A10                 -

J6        -         -        -       -        57       PG1       I/O      FT              PG1            FSMC_A11                 -

M7        H5        -        -       38       58       PE7       I/O      FT              PE7            FSMC_D4                  TIM1_ETR

L7        J5        -        -       39       59       PE8       I/O      FT              PE8            FSMC_D5                  TIM1_CH1N

K7        K5        -        -       40       60       PE9       I/O      FT              PE9            FSMC_D6                  TIM1_CH1

H6        -         -        -       -        61       VSS_7     S        -               VSS_7          -                        -

G6        -         -        -       -        62       VDD_7     S        -               VDD_7          -                        -

J7        G6        -        -       41       63       PE10      I/O      FT              PE10           FSMC_D7                  TIM1_CH2N

H8        H6        -        -       42       64       PE11      I/O      FT              PE11           FSMC_D8                  TIM1_CH2

J8        J6        -        -       43       65       PE12      I/O      FT              PE12           FSMC_D9                  TIM1_CH3N

K8        K6        -        -       44       66       PE13      I/O      FT              PE13           FSMC_D10                 TIM1_CH3

L8        G7        -        -       45       67       PE14      I/O      FT              PE14           FSMC_D11                 TIM1_CH4

M8        H7        -        -       46       68       PE15      I/O      FT              PE15           FSMC_D12                 TIM1_BKIN

M9        J7        G3       29      47       69       PB10      I/O      FT              PB10           I2C2_SCL/USART3_TX(9)    TIM2_CH3

M10       K7        F3       30      48       70       PB11      I/O      FT              PB11           I2C2_SDA/USART3_RX(9)    TIM2_CH4

H7        E7        H2       31      49       71       VSS_1     S        -               VSS_1          -                        -

G7        F7        H1       32      50       72       VDD_1     S        -               VDD_1          -                        -

                                                                 DocID14611 Rev 12                                                   33/144

                                                                                                                                             136
Pinouts             and pin descriptions                                                  STM32F103xC, STM32F103xD, STM32F103xE

                                Table 5. High-density            STM32F103xC/D/E pin definitions (continued)

                    Pins                                                                                 Alternate functions(4)

LFBGA144  LFBGA100  WLCSP64          LQFP100  LQFP144            Type(1)  I / O Level(2)  Main
                                                                                          function(3)
                             LQFP64                    Pin name

                                                                                          (after reset)  Default              Remap

                                                                                                         SPI2_NSS/I2S2_WS/

M11       K8        G2       33      51       73       PB12      I/O      FT              PB12           I2C2_SMBA/              -
                                                                                                         USART3_CK(9)/
                                                                                                         TIM1_BKIN(9)

                                                                                                         SPI2_SCK/I2S2_CK
                                                                                                         USART3_CTS(9)/
M12       J8        G1       34      52       74       PB13      I/O      FT              PB13                                   -

                                                                                                         TIM1_CH1N

L11       H8        F2       35      53       75       PB14      I/O      FT              PB14           SPI2_MISO/TIM1_CH2N     -
                                                                                                         USART3_RTS(9)/

L12       G8        F1       36      54       76       PB15      I/O      FT              PB15           SPI2_MOSI/I2S2_SD       -
                                                                                                         TIM1_CH3N(9)/

L9        K9        -        -       55       77       PD8       I/O      FT              PD8            FSMC_D13             USART3_TX

K9        J9        -        -       56       78       PD9       I/O      FT              PD9            FSMC_D14             USART3_RX

J9        H9        -        -       57       79       PD10      I/O      FT              PD10           FSMC_D15             USART3_CK

H9        G9        -        -       58       80       PD11      I/O      FT              PD11           FSMC_A16             USART3_CTS

L10       K10       -        -       59       81       PD12      I/O      FT              PD12           FSMC_A17             TIM4_CH1 /

                                                                                                                              USART3_RTS

K10       J10       -        -       60       82       PD13      I/O      FT              PD13           FSMC_A18             TIM4_CH2

G8        -         -        -       -        83       VSS_8     S        -               VSS_8          -                       -

F8        -         -        -       -        84       VDD_8     S        -               VDD_8          -                       -

K11       H10       -        -       61       85       PD14      I/O      FT              PD14           FSMC_D0              TIM4_CH3

K12       G10       -        -       62       86       PD15      I/O      FT              PD15           FSMC_D1              TIM4_CH4

J12       -         -        -       -        87       PG2       I/O      FT              PG2            FSMC_A12                -

J11       -         -        -       -        88       PG3       I/O      FT              PG3            FSMC_A13                -

J10       -         -        -       -        89       PG4       I/O      FT              PG4            FSMC_A14                -

H12       -         -        -       -        90       PG5       I/O      FT              PG5            FSMC_A15                -

H11       -         -        -       -        91       PG6       I/O      FT              PG6            FSMC_INT2               -

H10       -         -        -       -        92       PG7       I/O      FT              PG7            FSMC_INT3               -

G11       -         -        -       -        93       PG8       I/O      FT              PG8            -                       -

G10       -         -        -       -        94       VSS_9     S        -               VSS_9          -                       -

F10       -         -        -       -        95       VDD_9     S        -               VDD_9          -                       -

34/144                                                           DocID14611 Rev                  12
STM32F103xC, STM32F103xD, STM32F103xE                                                                    Pinouts and pin descriptions

                                Table 5. High-density STM32F103xC/D/E pin                                definitions (continued)

                    Pins                                                                                 Alternate functions(4)

LFBGA144  LFBGA100  WLCSP64          LQFP100  LQFP144            Type(1)  I / O Level(2)  Main
                                                                                          function(3)
                             LQFP64                    Pin name

                                                                                          (after reset)  Default                  Remap

G12       F10       E1       37      63       96       PC6       I/O      FT              PC6            I2S2_MCK/                TIM3_CH1

                                                                                                         TIM8_CH1/SDIO_D6

F12       E10       E2       38      64       97       PC7       I/O      FT              PC7            I2S3_MCK/                TIM3_CH2

                                                                                                         TIM8_CH2/SDIO_D7

F11       F9        E3       39      65       98       PC8       I/O      FT              PC8            TIM8_CH3/SDIO_D0         TIM3_CH3

E11       E9        D1       40      66       99       PC9       I/O      FT              PC9            TIM8_CH4/SDIO_D1         TIM3_CH4

E12       D9        E4       41      67       100      PA8       I/O      FT              PA8            USART1_CK/               -
                                                                                                         TIM1_CH1(9)/MCO

D12       C9        D2       42      68       101      PA9       I/O      FT              PA9            USART1_TX(9)/            -
                                                                                                         TIM1_CH2(9)

D11       D10       D3       43      69       102      PA10      I/O      FT              PA10           USART1_RX(9)/            -
                                                                                                         TIM1_CH3(9)

C12       C10       C1       44      70       103      PA11      I/O      FT              PA11           USART1_CTS/USBDM         -
                                                                                                         CAN_RX(9)/TIM1_CH4(9)

B12       B10       C2       45      71       104      PA12      I/O      FT              PA12           USART1_RTS/USBDP/        -
                                                                                                         CAN_TX(9)/TIM1_ETR(9)

A12       A10       D4       46      72       105      PA13      I/O      FT              JTMS-          -                        PA13

                                                                                          SWDIO

C11       F8        -        -       73       106                                         Not connected                           -

G9        E6        B1       47      74       107      VSS_2     S        -               VSS_2          -                        -

F9        F6        A1       48      75       108      VDD_2     S        -               VDD_2          -                        -

A11       A9        B2       49      76       109      PA14      I/O      FT              JTCK-          -                        PA14

                                                                                          SWCLK

A10       A8        C3       50      77       110      PA15      I/O      FT              JTDI           SPI3_NSS/                TIM2_CH1_ETR

                                                                                                         I2S3_WS                  PA15 / SPI1_NSS

B11       B9        A2       51      78       111      PC10      I/O      FT              PC10           UART4_TX/SDIO_D2         USART3_TX

B10       B8        B3       52      79       112      PC11      I/O      FT              PC11           UART4_RX/SDIO_D3         USART3_RX

C10       C8        C4       53      80       113      PC12      I/O      FT              PC12           UART5_TX/SDIO_CK         USART3_CK

E10       D8        D8       5       81       114      PD0       I/O      FT              OSC_IN(10)     FSMC_D2(11)              CAN_RX

D10       E8        D7       6       82       115      PD1       I/O      FT              OSC_OUT(10)    FSMC_D3(11)              CAN_TX

E9        B7        A3       54      83       116      PD2       I/O      FT              PD2            TIM3_ETR/UART5_RX        -

                                                                                                         SDIO_CMD

D9        C7        -        -       84       117      PD3       I/O      FT              PD3            FSMC_CLK                 USART2_CTS

                                                                 DocID14611 Rev 12                                                      35/144

                                                                                                                                                   136
Pinouts             and pin descriptions                                                  STM32F103xC, STM32F103xD, STM32F103xE

                                Table 5. High-density            STM32F103xC/D/E pin definitions (continued)

                    Pins                                                                                 Alternate functions(4)

LFBGA144  LFBGA100  WLCSP64          LQFP100  LQFP144            Type(1)  I / O Level(2)  Main
                                                                                          function(3)
                             LQFP64                    Pin name

                                                                                          (after reset)  Default                   Remap

C9        D7        -        -       85       118      PD4       I/O      FT              PD4            FSMC_NOE                  USART2_RTS

B9        B6        -        -       86       119      PD5       I/O      FT              PD5            FSMC_NWE                  USART2_TX

E7        -         -        -       -        120      VSS_10    S        -               VSS_10         -                         -

F7        -         -        -       -        121      VDD_10    S        -               VDD_10         -                         -

A8        C6        -        -       87       122      PD6       I/O      FT              PD6            FSMC_NWAIT                USART2_RX

A9        D6        -        -       88       123      PD7       I/O      FT              PD7            FSMC_NE1/FSMC_NCE2        USART2_CK

E8        -         -        -       -        124      PG9       I/O      FT              PG9            FSMC_NE2/FSMC_NCE3        -

D8        -         -        -       -        125      PG10      I/O      FT              PG10           FSMC_NCE4_1/              -

                                                                                                         FSMC_NE3

C8        -         -        -       -        126      PG11      I/O      FT              PG11           FSMC_NCE4_2               -

B8        -         -        -       -        127      PG12      I/O      FT              PG12           FSMC_NE4                  -

D7        -         -        -       -        128      PG13      I/O      FT              PG13           FSMC_A24                  -

C7        -         -        -       -        129      PG14      I/O      FT              PG14           FSMC_A25                  -

E6        -         -        -       -        130      VSS_11    S        -               VSS_11         -                         -

F6        -         -        -       -        131      VDD_11    S        -               VDD_11         -                         -

B7        -         -        -       -        132      PG15      I/O      FT              PG15           -                         -

                                                                                                                                   PB3/TRACESWO

A7        A7        A4       55      89       133      PB3       I/O      FT              JTDO           SPI3_SCK / I2S3_CK/       TIM2_CH2 /

                                                                                                                                   SPI1_SCK

A6        A6        B4       56      90       134      PB4       I/O      FT              NJTRST         SPI3_MISO                 PB4 / TIM3_CH1

                                                                                                                                   SPI1_MISO

B6        C5        A5       57      91       135      PB5       I/O      -               PB5            I2C1_SMBA/ SPI3_MOSI      TIM3_CH2 /

                                                                                                         I2S3_SD                   SPI1_MOSI

C6        B5        B5       58      92       136      PB6       I/O      FT              PB6            I2C1_SCL(9)/ TIM4_CH1(9)  USART1_TX

                                                                                                         I2C1_SDA(9) /

D6        A5        C5       59      93       137      PB7       I/O      FT              PB7            FSMC_NADV /               USART1_RX
                                                                                                         TIM4_CH2(9)

D5        D5        A6       60      94       138      BOOT0     I        -               BOOT0          -                         -

C5        B4        D5       61      95       139      PB8       I/O      FT              PB8            TIM4_CH3(9)/SDIO_D4       I2C1_SCL/

                                                                                                                                   CAN_RX

B5        A4        B6       62      96       140      PB9       I/O      FT              PB9            TIM4_CH4(9)/SDIO_D5       I2C1_SDA /

                                                                                                                                   CAN_TX

36/144                                                           DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                                    Pinouts and pin descriptions

                                Table 5. High-density STM32F103xC/D/E pin                                definitions (continued)

                    Pins                                                                                 Alternate functions(4)

LFBGA144  LFBGA100  WLCSP64          LQFP100  LQFP144            Type(1)  I / O Level(2)  Main
                                                                                          function(3)
                             LQFP64                    Pin name

                                                                                          (after reset)  Default                  Remap

A5        D4        -        -       97       141      PE0       I/O      FT              PE0            TIM4_ETR / FSMC_NBL0     -

A4        C4        -        -       98       142      PE1       I/O      FT              PE1            FSMC_NBL1                -

E5        E5        A7       63      99       143      VSS_3     S        -               VSS_3          -                        -

F5        F5        A8       64      100 144           VDD_3     S        -               VDD_3          -                        -

1.  I = input, O = output, S = supply.

2.  FT = 5 V tolerant.

3.  Function availability depends on the chosen device.

4.  If several peripherals share the same I/O pin, to avoid conflict between these alternate functions only one peripheral should
    be enabled at a time through the peripheral clock enable bit (in the corresponding RCC peripheral clock enable register).

5.  PC13, PC14 and PC15 are supplied through the power switch. Since the switch only sinks a limited amount of current (3
    mA), the use of GPIOs PC13 to PC15 in output mode is limited: the speed should not exceed 2 MHz with a maximum load
    of 30 pF and these IOs must not be used as a current source (e.g. to drive an LED).

6.  Main function after the first backup domain power-up. Later on, it depends on the contents of the Backup registers even
    after reset (because these registers are not reset by the main reset). For details on how to manage these IOs, refer to the
    Battery backup domain and BKP register description sections in the STM32F10xxx reference manual, available from the
    STMicroelectronics website: www.st.com.

7.  In the WCLSP64 package, the PC3 I/O pin is not bonded and it must be configured by software to output mode (Push-pull)
    and writing 0 to the data register in order to avoid an extra consumption during low-power modes.

8.  Unlike in the LQFP64 package, there is no PC3 in the WLCSP package. The VREF+ functionality is provided instead.

9.  This alternate function can be remapped by software to some other port pins (if available on the used package). For more
    details, refer to the Alternate function I/O and debug configuration section in the STM32F10xxx reference manual,
    available from the STMicroelectronics website: www.st.com.

10. For the WCLSP64/LQFP64 package, the pins number 5 and 6 are configured as OSC_IN/OSC_OUT after reset, however
    the functionality of PD0 and PD1 can be remapped by software on these pins. For the LQFP100/BGA100 and
    LQFP144/BGA144 packages, PD0 and PD1 are available by default, so there is no need for remapping. For more details,
    refer to Alternate function I/O and debug configuration section in the STM32F10xxx reference manual.

11. For devices delivered in LQFP64 packages, the FSMC function is not available.

                                                                 DocID14611 Rev 12                                                   37/144

                                                                                                                                             136
Pinouts  and  pin descriptions                STM32F103xC, STM32F103xD, STM32F103xE

                                        Table 6. FSMC pin definition

                                              FSMC

              Pins                                                                  LQFP100
                                                                                    BGA100(1)
                    CF          CF/IDE  NOR/PSRAM/  NOR/PSRAM Mux     NAND 16  bit

                                        SRAM

              PE2   -           -       A23                A23        -             Yes

              PE3   -           -       A19                A19        -             Yes

              PE4   -           -       A20                A20        -             Yes

              PE5   -           -       A21                A21        -             Yes

              PE6   -           -       A22                A22        -             Yes

              PF0   A0          A0      A0                 -          -             -

              PF1   A1          A1      A1                 -          -             -

              PF2   A2          A2      A2                 -          -             -

              PF3   A3          -       A3                 -          -             -

              PF4   A4          -       A4                 -          -             -

              PF5   A5          -       A5                 -          -             -

              PF6   NIORD       NIORD   -                  -          -             -

              PF7   NREG        NREG    -                  -          -             -

              PF8   NIOWR       NIOWR   -                  -          -             -

              PF9   CD          CD      -                  -          -             -

              PF10  INTR        INTR    -                  -          -             -

              PF11  NIOS16      NIOS16  -                  -          -             -

              PF12  A6          -       A6                 -          -             -

              PF13  A7          -       A7                 -          -             -

              PF14  A8          -       A8                 -          -             -

              PF15  A9          -       A9                 -          -             -

              PG0   A10         -       A10                -          -             -

              PG1   -           -       A11                -          -             -

              PE7   D4          D4      D4                 DA4        D4            Yes

              PE8   D5          D5      D5                 DA5        D5            Yes

              PE9   D6          D6      D6                 DA6        D6            Yes

              PE10  D7          D7      D7                 DA7        D7            Yes

              PE11  D8          D8      D8                 DA8        D8            Yes

              PE12  D9          D9      D9                 DA9        D9            Yes

              PE13  D10         D10     D10                DA10       D10           Yes

              PE14  D11         D11     D11                DA11       D11           Yes

              PE15  D12         D12     D12                DA12       D12           Yes

              PD8   D13         D13     D13                DA13       D13           Yes

38/144                                  DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                   Pinouts and pin descriptions

                             Table         6. FSMC pin definition (continued)

                                                 FSMC

    Pins                                                                                         LQFP100
                                                                                                 BGA100(1)
              CF             CF/IDE        NOR/PSRAM/            NOR/PSRAM Mux      NAND 16 bit

                                           SRAM

    PD9       D14            D14           D14                   DA14               D14          Yes

    PD10      D15            D15           D15                   DA15               D15          Yes

    PD11      -              -             A16                   A16                CLE          Yes

    PD12      -              -             A17                   A17                ALE          Yes

    PD13      -              -             A18                   A18                -            Yes

    PD14      D0             D0            D0                    DA0                D0           Yes

    PD15      D1             D1            D1                    DA1                D1           Yes

    PG2       -              -             A12                   -                  -            -

    PG3       -              -             A13                   -                  -            -

    PG4       -              -             A14                   -                  -            -

    PG5       -              -             A15                   -                  -            -

    PG6       -              -             -                     -                  INT2         -

    PG7       -              -             -                     -                  INT3         -

    PD0       D2             D2            D2                    DA2                D2           Yes

    PD1       D3             D3            D3                    DA3                D3           Yes

    PD3       -              -             CLK                   CLK                -            Yes

    PD4       NOE            NOE           NOE                   NOE                NOE          Yes

    PD5       NWE            NWE           NWE                   NWE                NWE          Yes

    PD6       NWAIT          NWAIT         NWAIT                 NWAIT              NWAIT        Yes

    PD7       -              -             NE1                   NE1                NCE2         Yes

    PG9       -              -             NE2                   NE2                NCE3         -

    PG10      NCE4_1         NCE4_1        NE3                   NE3                -            -

    PG11      NCE4_2         NCE4_2        -                     -                  -            -

    PG12      -              -             NE4                   NE4                -            -

    PG13      -              -             A24                   A24                -            -

    PG14      -              -             A25                   A25                -            -

    PB7       -              -             NADV                  NADV               -            Yes

    PE0       -              -             NBL0                  NBL0               -            Yes

    PE1       -              -             NBL1                  NBL1               -            Yes

1.  Ports  F  and G are not  available in  devices delivered in  100-pin packages.

                                           DocID14611 Rev 12                                     39/144

                                                                                                            136
Memory  mapping                                          STM32F103xC, STM32F103xD, STM32F103xE

4       Memory mapping

        The  memory map is    shown in Figure 9.

                                         Figure 9. Memory map

                                                                                       Reserved                0xA000 1000 - 0xBFFF FFFF

                                                                                       FSMC register           0xA000 0000 - 0xA000 0FFF

                                                                                       FSMC bank4 PCCARD       0x9000 0000 - 0x9FFF FFFF

                                                                                 FSMC bank3 NAND (NAND2)       0x8000 0000 - 0x8FFF FFFF

                                                                                 FSMC bank2 NAND (NAND1)       0x7000 0000 - 0x7FFF FFFF

                                                                                 FSMC bank1 NOR/PSRAM 4        0x6C00 0000 - 0x6FFF FFFF

                                                                                 FSMC bank1 NOR/PSRAM 3        0x6800 0000 - 0x6BFF FFFF

                                                                                 FSMC bank1 NOR/PSRAM 2        0x6400 0000 - 0x67FF FFFF

                                                                                 FSMC bank1 NOR/PSRAM 1        0x6000 0000 - 0x63FF FFFF

                                                                                       Reserved                0x4002 4400 - 0x5FFF FFFF

                                                                                       CRC                     0x4002 3000 - 0x4002 33FF

                                                                                       Reserved                0x4002 2400 - 0x4002 2FFF

                                                                                       Flash interface         0x4002 2000 - 0x4002 23FF

                                                                                       Reserved                0x4002 1400 - 0x4002 1FFF

                                                                                       RCC                     0x4002 1000 - 0x4002 13FF

                                                                                       Reserved                0x4002 0400 - 0x4002 0FFF

                                                                                       DMA2                    0x4002 0400 - 0x4002 07FF

                                                                                       DMA1                    0x4002 0000 - 0x4002 03FF

                                                                                       Reserved                0x4001 8400 - 0x4001 FFFF

                                                                                       SDIO                    0x4001 8000 - 0x4001 83FF

                                                                                       Reserved                0x4001 400 - 0x4001 7FFF

                                                                                       ADC3                    0x4001 3C00 - 0x4001 3FFF

                                                                                       USART1                  0x4001 3800 - 0x4001 3BFF

                                                                                       TIM8                    0x4001 3400 - 0x4001 37FF

                 0xFFFF FFFF                                                           SPI1                    0x4001 3000 - 0x4001 33FF

                              512-Mbyte                                                TIM1                    0x4001 2C00 - 0x4001 2FFF

                              block 7                                                  ADC2                    0x4001 2800 - 0x4001 2BFF

                              Cortex-M3's                                              ADC1                    0x4001  2400  -  0x4001  27FF

                              internal                                                 Port G                  0x4001  2000  -  0x4001  23FF

                 0xE000 0000  peripherals                                              Port F                  0x4001  1C00  -  0x4001  1FFF

                 0xDFFF FFFF                                                           Port E                  0x4001  1800  -  0x4001  1BFF

                              512-Mbyte                                                Port D                  0x4001  1400  -  0x4001  17FF

                              block 6                                                  Port C                  0x4001  1000  -  0x4001  13FF

                              Not used                                                 Port B                  0x4001  0C00  -  0x4001  0FFF

                                                                                       Port A                  0x4001  0800  -  0x4001  0BFF

                 0xC000 0000                                                           EXTI                    0x4001  0400  -  0x4001  07FF

                 0xBFFF FFFF                                                           AFIO                    0x4001  0000  -  0x4001  03FF

                              512-Mbyte                                                Reserved                0x4000  7800  -  0x4000  FFFF

                              block 5                                                  DAC                     0x4000 7400 - 0x4000 77FF

                              FSMC register                                            PWR                     0x4000 7000 - 0x4000 73FF

                 0xA000 0000                                                           BKP                     0x4000 6C00 - 0x4000 6FFF

                 0x9FFF FFFF                                                           Reserved                0x4000 6800 - 0x4000 6BFF

                              512-Mbyte                                                BxCAN                   0x4000 6400 - 0x4000 67FF

                              block 4                                            Shared USB/CAN SRAM      512  0x4000 6000 - 0x4000 63FF

                              FSMC bank 3                                              bytes

                                                                                       USB registers           0x4000 5C00 - 0x4000 5FFF

                              & bank4                                                  I2C2                    0x4000 5800 - 0x4000 5BFF

                 0x8000 0000                                                           I2C1                    0x4000 5400 - 0x4000 57FF
                 0x7FFF FFFF
                                                                                       UART5
                              512-Mbyte                                                                        0x4000 5000 - 0x4000 53FF

                              block 3                                                  UART4                   0x4000 4C00 - 0x4000 4FFF

                              FSMC bank1                                               USART3                  0x4000 4800 - 0x4000 4BFF

                 0x6000 0000  & bank2                                                  USART2                  0x4000 4400 - 0x4000 47FF

                 0x5FFF FFFF                                                           Reserved                0x4000 4000 - 0x4000 43FF

                              512-Mbyte                                                SPI3/I2S3               0x4000 3C00 - 0x4000 3FFF

                              block 2                                                  SPI2/I2S2               0x4000 3800 - 0x4000 3BFF

                              Peripherals                                              Reserved                0x4000 3400 - 0x4000 37FF

                 0x4000 0000                                                           IWDG                    0x4000 3000 - 0x4000 33FF

                 0x3FFF FFFF                                                           WWDG                    0x4000 2C00 - 0x4000 2FFF

                              512-Mbyte                                                RTC                     0x4000 2800 - 0x4000 2BFF

                              block 1                                                  Reserved                0x4000 1800 - 0x4000 27FF

                              SRAM                                                     TIM7                    0x4000 1400 - 0x4000 17FF

                 0x2000 0000                                                           TIM6                    0x4000 1000 - 0x4000 13FF

                 0x1FFF FFFF                                                           TIM5                    0x4000 0C00 - 0x4000 0FFF

                              512-Mbyte                                                TIM4                    0x4000 0800 - 0x4000 0BFF

                              block 0                                                  TIM3                    0x4000 0400 - 0x4000 07FF

                              Code                                                     TIM2                    0x4000 0000 - 0x4000 03FF

                 0x0000 0000                      Reserved               0x3FFF  FFFF

                                                                         0x2001  0000

                                             SRAM (64 KB aliased         0x2000  FFFF

                                             by bit-banding)             0x2000  0000

                                             Option Bytes                0x1FFF  F800 - 0x1FFF F80F

                                             System memory               0x1FFF  F000- 0x1FFF F7FF

                                                  Reserved               0x1FFF  EFFF

                                                                         0x0808  0000

                                                  Flash                  0x0807  FFFF

                                                                         0x0800  0000

                                                  Reserved               0x07FF  FFFF

                                             Aliased to Flash or system  0x0008  0000

                                                                         0x0007  FFFF

                                             memory depending on                                                                ai14753d

                                                  BOOT pins              0x0000  0000

40/144                                       DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                   Electrical characteristics

5      Electrical characteristics

5.1    Parameter conditions

       Unless otherwise specified, all voltages are referenced to VSS.

5.1.1  Minimum and maximum values

       Unless otherwise specified the minimum and maximum values are guaranteed in the worst

       conditions of ambient temperature, supply voltage and frequencies by tests in production on

       100% of the devices with an ambient temperature at TA = 25 °C and TA = TAmax (given by
       the selected temperature range).

       Data based on characterization results, design simulation and/or technology characteristics

       are indicated in the table footnotes and are not tested in production. Based on

       characterization, the minimum and maximum values refer to sample tests and represent the

       mean value plus or minus three times the standard deviation (mean±3Σ).

5.1.2  Typical values

       Unless otherwise specified, typical data are based on TA = 25 °C, VDD = 3.3 V (for the
       2 V ≤ VDD ≤ 3.6 V voltage range). They are given only as design guidelines and are not
       tested.

       Typical ADC accuracy values are determined by characterization of a batch of samples from

       a standard diffusion lot over the full temperature range, where 95% of the devices have an

       error less than or equal to the value indicated (mean±2Σ).

5.1.3  Typical curves

       Unless otherwise specified, all typical curves are given only as design guidelines and are

       not tested.

5.1.4  Loading capacitor

       The loading conditions used for pin parameter measurement are shown in Figure 10.

5.1.5  Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 11.

       Figure 10. Pin loading conditions              Figure 11. Pin input voltage

                          -#5PIN                                       -#5PIN

       #P&                                                   6).

                                         -36                                             -36

                                   DocID14611 Rev 12                                               41/144

                                                                                                           136
Electrical  characteristics                                      STM32F103xC, STM32F103xD,                                             STM32F103xE

5.1.6       Power supply scheme

                                             Figure         12.  Power supply                    scheme

                                             sd

                                                                                                          ĂĐŬƵƉĐŝƌĐƵŝƚƌLJ

                             ϭ͘ϴͲϯ͘ϲs                            WŽ ǁĞƌƐǁŝ ƚĐŚ                          ;K^ϯϮ<͕Zd͕

                                                                                                          tĂŬĞͲƵƉůŽŐŝĐ

                                                                                                        ĂĐŬƵƉƌĞŐŝƐƚĞƌƐͿ

                                                                      K hd        >ĞǀĞůƐŚŝĨƚĞƌ

                                                                                                 /K

                                             ' W /ͬK Ɛ                                           >ŽŐŝĐ

                                                                      /E                                       <ĞƌŶĞůůŽŐŝĐ

                                                                                                                            ;Wh͕

                                      s                                                                                   ŝŐŝƚĂů

                                                                                                               ΘDĞŵŽƌŝĞƐͿ

                                       s ϭͬϮͬͬ͘͘͘ϭϭ            Z ĞŐ ƵůĂƚŽƌ

            ϭϭп ϭ ϬϬŶ&

            нϭп ϰ͘ϳђ&

                                            s ^^ϭͬϮͬͬ͘͘͘ϭϭ

            s                              s 

                                      s Z&  s Z&н

            ϭϬŶ&            ϭϬŶ&                               ͬ                            Ŷ Ă ůŽ Ő͗

            нϭђ&          нϭђ&         s Z&Ͳ                                           ZƐ͕W>>͕

                                                                                                     ͘͘͘

                                             s ^^

                                                                                                                                       ĂŝϭϱϰϬϭ

Caution:    In Figure 12, the 4.7 µF capacitor must be connected to VDD3.

5.1.7       Current consumption measurement

                             Figure 13. Current consumption measurement scheme

                                                            )$$?6"!4   6"!4

                                                                 )$$

                                                                      6$$

                                                                       6$$!

                                                                                                                                       AI

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STM32F103xC, STM32F103xD, STM32F103xE                                                        Electrical characteristics

5.2  Absolute maximum ratings

     Stresses above the absolute maximum ratings listed in Table 7: Voltage characteristics,

     Table 8: Current characteristics, and Table 9: Thermal characteristics may cause permanent

     damage to the device. These are stress ratings only and functional operation of the device

     at these conditions is not implied. Exposure to maximum rating conditions for extended

     periods may affect device reliability.

                                      Table 7. Voltage characteristics

         Symbol                                   Ratings                         Min                    Max                                                                                 Unit

         VDD–VSS       External main  supply      voltage  (including  VDDA       –0.3                   4.0
                       and VDD)(1)

                       Input voltage on five volt tolerant pin                    VSS −0.3               VDD + 4.0                                                                           V

         VIN(2)        Input voltage on any other pin                             VSS −0.3               4.0

         |ΔVDDx|       Variations between different VDD power pins                           -              50

         |VSSX −VSS|   Variations between all the different ground                           -              50                                                                               mV

                       pins(3)

                       Electrostatic discharge voltage (human body                see Section 5.3.12:

         VESD(HBM)     model)                                                     Absolute maximum ratings                                                                                        -

                                                                                  (electrical sensitivity)

     1.  sAullpmplayi,ninpothweepr e(VrmDiDtt,eVdDrDaAn)gaen. d ground (VSS, VSSA) pins must always be connected to the external power

     2.  ValIlNowmeadxiimnjeucmtemducsutrraelwntavyaslubeesr.espected. Refer to Table 8: Current characteristics for the maximum

     3.  Include VREF- pin.

                                      Table 8. Current characteristics

         Symbol                                            Ratings                                       Max.                                                                                Unit

         IVDD          Total current into VDD/VDDA power lines (source)(1)                               150

         IVSS          Total current out of VSS ground lines (sink)(1)                                   150

         IIO           Output current sunk by any I/O and control pin                                    25

                       Output current source by any I/Os and control pin                                 −25                                                                                 mA

         IINJ(PIN)(2)  Injected current on five volt tolerant pins(3)                                    -5/+0

                       Injected current on any other pin(4)                                              ±5

         ΣIINJ(PIN)    Total injected current (sum of all I/O and control pins)(5)                       ± 25

     1.  sAullpmplayi,ninpothweepr e(VrmDiDtt,eVdDrDaAn)gaen. d ground (VSS, VSSA) pins must always be connected to the external power

     2.  Negative injection disturbs the analog performance of the device. See note 3 below Table 62 on page 109.

     3.  Positive injection is not possible on  these I/Os. A negative injection is induced     baylloVwINe          never be exceeded. Refer to Table      7: Voltage characteristics for the maximum
         values.

     4.  nAevpeorsbitieveexincjeeecdtieodn.isReinfdeur ctoedTabbyleVI7N:>VVoDltDagwehiclehaarancetgearitsivtiecsinfjoerctthioenmisaixnidmuucmedablloywVeINd
         values.

     5.  When several inputs are submitted to a   current injection, the maximum  ΣIINJ(PIN)    is  the  absolute                 sum  of                                                    the
         positive and negative injected currents  (instantaneous values).

                                                DocID14611 Rev 12                                                                                                                            43/144

                                                                                                                                                                                                     136
Electrical  characteristics                                                                          STM32F103xC, STM32F103xD, STM32F103xE

                                                                    Table 9. Thermal characteristics

                Symbol                                                                  Ratings                                                Value                 Unit

                TSTG         Storage temperature range                                                                                   –65 to +150                 °C

                      TJ     Maximum junction temperature                                                                                      150                   °C

5.3         Operating conditions

5.3.1       General operating conditions

                                                            Table 10. General operating conditions

                Symbol                                      Parameter                                          Conditions                      Min         Max       Unit

                fHCLK        Internal AHB clock frequency                                                             -                        0           72

                fPCLK1       Internal APB1 clock frequency                                                            -                        0           36        MHz

                fPCLK2       Internal APB2 clock frequency                                                            -                        0           72

                VDD          Standard operating voltage                                                               -                        2           3.6       V

                             Analog operating voltage                                                                                          2           3.6

                VDDA(1)      (ADC not used)                                                         Must be the same potential                                       V

                             Analog operating voltage                                               as VDD(2)                                  2.4         3.6

                             (ADC used)

                VBAT         Backup operating voltage                                                                 -                        1.8         3.6       V

                                                                                                    LQFP144                                    -           666

                                                                                                    LQFP100                                    -           434

                PD           Power dissipation at TA =                                              LQFP64                                     -           444
                             81505°C°Cfofrorsusfufifxfix67o(3r )TA =                                                                                                 mW
                                                                                                    LFBGA100                                   -           500

                                                                                                    LFBGA144                                   -           500

                                                                                                    WLCSP64                                    -           400

                             Ambient temperature for 6                                              Maximum power dissipation                  –40         85        °C

                             suffix version                                                         Low-power dissipation(4)                   –40         105

                TA                                                                                  Maximum power dissipation                  –40         105

                             Ambient temperature for 7                                                                                                               °C

                             suffix version                                                         Low-power dissipation(4)                   –40         125

                TJ           Junction temperature range                                             6 suffix version                           –40         105       °C

                                                                                                    7 suffix version                           –40         125

            1.  When the ADC is used, refer to Table 59: ADC characteristics.

            2.  It is recommended to power                  VbeDDtoalenrdatVeDdDdAufrrinogmptohwe esra-umpeasnodurocpee.rAatimona.ximum  difference   of   300   mV
                between VDD and VDDA can

            3.  cIfhTaAraisctleorwisetirc, shiognhepraPgeD  values  are  allowed        as  long     as  TJ    does   not  exceed    TJmax  (see    Table  6.7:  Thermal
                                                            133).

            4.  TInablolew-6p.o7w: Tehr edrismsaipl acthioanrascttaetreis, tTicAscoann  be extended  to  this  range  as   long  as  TJ  does  not  exceed  TJmax    (see
                                                                                        page 133).

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STM32F103xC, STM32F103xD, STM32F103xE                                             Electrical characteristics

5.3.2  Operating conditions at power-up / power-down

       The parameters given in Table 11 are derived from tests performed under the ambient

       temperature condition summarized in Table 10.

                        Table 11. Operating conditions at power-up / power-down

           Symbol       Parameter                    Conditions                Min           Max            Unit

           tVDD         VDD rise time rate            -                        0                 ∞          µs/V

                        VDD fall time rate                                     20                ∞

5.3.3  Embedded reset and power control block characteristics

       The parameters given in Table 12 are derived from tests performed under ambient

       temperature and VDD supply voltage conditions summarized in Table 10.

                   Table 12. Embedded reset and power control block characteristics

           Symbol       Parameter                     Conditions                    Min      Typ       Max  Unit

                                                  PLS[2:0]=000 (rising edge)        2.1      2.18   2.26

                                                  PLS[2:0]=000 (falling edge)       2        2.08   2.16

                                                  PLS[2:0]=001 (rising edge)        2.19     2.28   2.37

                                                  PLS[2:0]=001 (falling edge)       2.09     2.18   2.27

                                                  PLS[2:0]=010 (rising edge)        2.28     2.38   2.48

                                                  PLS[2:0]=010 (falling edge)       2.18     2.28   2.38

                                                  PLS[2:0]=011 (rising edge)        2.38     2.48   2.58

           VPVD         Programmable voltage      PLS[2:0]=011 (falling edge)       2.28     2.38   2.48    V

                        detector level selection  PLS[2:0]=100 (rising edge)        2.47     2.58   2.69

                                                  PLS[2:0]=100 (falling edge)       2.37     2.48   2.59

                                                  PLS[2:0]=101 (rising edge)        2.57     2.68   2.79

                                                  PLS[2:0]=101 (falling edge)       2.47     2.58   2.69

                                                  PLS[2:0]=110 (rising edge)        2.66     2.78   2.9

                                                  PLS[2:0]=110 (falling edge)       2.56     2.68   2.8

                                                  PLS[2:0]=111 (rising edge)        2.76     2.88   3

                                                  PLS[2:0]=111 (falling edge)       2.66     2.78   2.9

           VPVDhyst(2)  PVD hysteresis            -                                 -        100    -       mV

           VPOR/PDR     Power on/power down       Falling edge                      1.8(1)   1.88   1.96    V

                        reset threshold           Rising edge                       1.84     1.92   2.0

           VPDRhyst(2)  PDR hysteresis            -                                 -        40     -       mV

       TRSTTEMPO(2)     Reset temporization       -                                 1        2.5    4.5     ms

       1.  The product behavior is guaranteed by design down to the minimum VPOR/PDR value.

       2.  Guaranteed by design.

                                            DocID14611 Rev 12                                               45/144

                                                                                                                    136
Electrical  characteristics                                  STM32F103xC, STM32F103xD, STM32F103xE

5.3.4       Embedded reference voltage

            The parameters given in Table 13 are derived from tests performed under ambient

            temperature and VDD supply voltage conditions summarized in Table 10.

                                       Table 13. Embedded internal reference voltage

                Symbol              Parameter                Conditions             Min                  Typ  Max      Unit

                VREFINT    Internal reference voltage        –40 °C < TA < +105 °C  1.16              1.20    1.26     V

                                                             –40 °C < TA < +85 °C   1.16              1.20    1.24

            TS_vrefint(1)  ADC sampling time when                                                             17.1(2)

                           reading the internal reference         -                 -                 5.1              µs

                           voltage

            VRERINT(2)     Internal reference voltage

                           spread over the temperature       VDD = 3 V ±10 mV       -                 -       10       mV

                           range

                TCoeff(2)  Temperature coefficient                -                 -                 -       100      ppm/°C

            1.  Shortest sampling time can be determined in  the application by multiple iterations.

            2.  Guaranteed by design.

5.3.5       Supply current characteristics

            The current consumption is a function of several parameters and factors such as the

            operating voltage, ambient temperature, I/O pin loading, device software configuration,

            operating frequencies, I/O pin switching rate, program location in memory and executed

            binary code.

            The current consumption is measured as described in Figure 13: Current consumption

            measurement scheme.

            All Run-mode current consumption measurements given in this section are performed with a

            reduced code that gives a consumption equivalent to Dhrystone 2.1 code.

            Maximum current consumption

            The MCU is placed under the following conditions:

            •   All I/O pins are in input mode with a static value at VDD or VSS (no load)

            •   All peripherals are disabled except when explicitly mentioned

            •   The Flash memory access time is adjusted to the fHCLK frequency (0 wait state from 0

                to 24 MHz, 1 wait state from 24 to 48 MHz and 2 wait states above)

            •   Prefetch in ON (reminder: this bit must be set before clock setting and bus prescaling)

            •   When the peripherals are enabled fPCLK1 = fHCLK/2, fPCLK2 = fHCLK

            The parameters given in Table 14, Table 15 and Table 16 are derived from tests performed

            under ambient temperature and VDD supply voltage conditions summarized in Table 10.

46/144                                         DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                           Electrical characteristics

    Table 14. Maximum current consumption in Run mode,                    code with data processing

                                             running from Flash

                                                                                Max(1)

Symbol          Parameter          Conditions                  fHCLK                               Unit

                                                                      TA  = 85  °C  TA  = 105  °C

                                                           72 MHz         69            70

                                                           48 MHz         50            50.5

                                   External clock(2), all  36 MHz         39            39.5

                                   peripherals enabled     24 MHz         27            28

                                                           16 MHz         20            20.5

IDD             Supply current in                          8 MHz          11            11.5       mA

                Run mode                                   72 MHz         37            37.5

                                                           48 MHz         28            28.5

                                   External clock(2), all  36 MHz         22            22.5

                                   peripherals disabled    24 MHz         16.5          17

                                                           16 MHz         12.5          13

                                                           8 MHz          8             8

1.  Guaranteed by characterization results.

2.  External clock is 8 MHz and PLL is on when fHCLK > 8   MHz.

Table CIAO 15.  Maximum    current consumption in Run mode,               code with data processing

                                             running from RAM

                                                                                Max(1)

Symbol          Parameter          Conditions              fHCLK                                   Unit

                                                                      TA  = 85 °C   TA = 105 °C

                                                           72 MHz         66            67

                                                           48 MHz         43.5          45.5

                                   External clock(2), all  36 MHz         33            35

                                   peripherals enabled     24 MHz         23            24.5

                                                           16 MHz         16            18

IDD     Supply current                                     8 MHz          9             10.5       mA

        in Run mode                                        72 MHz         33            33.5

                                                           48 MHz         23            23.5

                                   External clock(2), all  36 MHz         18            18.5

                                   peripherals disabled    24 MHz         13            13.5

                                                           16 MHz         10            10.5

                                                           8 MHz          6             6.5

1.  Guaranteed by characterization results at VDD max, fHCLK max.

2.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                                   DocID14611 Rev 12                                               47/144

                                                                                                            136
Electrical  characteristics                                             STM32F103xC, STM32F103xD, STM32F103xE

            Figure 14. Typical current consumption in Run mode versus frequency (at 3.6 V) -

                    code with data processing running from RAM, peripherals enabled

                                                      

                                                      

                                                      

                                     #ONSUMPTIONM!                                                            -(Z

                                                                                                                  -(Z

                                                                                                                  -(Z

                                                                                                                -(Z

                                                                                                                  -(Z

                                                                                                                -(Z

                                                      

                                                      

                                                               
                            

                                                                        4EMPERATURE #

                                                                                                         AI

            Figure  15. Typical current consumption in                                   Run mode   versus frequency (at   3.6  V)-

                    code with data processing running                                  from RAM,    peripherals disabled

                                     

                                     

                                     

                                                                                                                  -(Z

                    #ONSUMPTIONM!                                                                             -(Z

                                                                                                                  -(Z

                                                                                                                -(Z

                                                                                                                  -(Z

                                                                                                                -(Z

                                     

                                     

                                     

                                                         
                                      

                                                                        4EMPERATURE    #

                                                                                                                  AI

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STM32F103xC, STM32F103xD, STM32F103xE                                 Electrical characteristics

Table 16. Maximum current consumption in Sleep mode, code running from Flash or

                                                RAM

                                                                            Max(1)

Symbol  Parameter       Conditions                             fHCLK                                     Unit

                                                                      TA = 85 °C            TA = 105 °C

                                                72 MHz                45                    46

                                                48 MHz                31                    32

                        External clock(2), all  36 MHz                24                    25

                        peripherals enabled     24 MHz                17                    17.5

                                                16 MHz                12.5                  13

IDD     Supply current                          8 MHz                 8                     8            mA

        in Sleep mode                           72 MHz                8.5                   9

                                                48 MHz                7                     7.5

                        External clock(2), all  36 MHz                6                     6.5

                        peripherals disabled    24 MHz                5                     5.5

                                                16 MHz                4.5                   5

                                                8 MHz                 4                     4

1.  Guaranteed by characterization results at VDD max, fHCLK max with peripherals enabled.

2.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                        DocID14611 Rev 12                                                                49/144

                                                                                                                 136
Electrical characteristics                                              STM32F103xC, STM32F103xD, STM32F103xE

         Table 17. Typical and maximum current consumptions in Stop and Standby modes

                                                                                 Typ(1)                   Max

Symbol    Parameter                          Conditions                 VDD/VBAT VDD/VBAT VDD/VBAT  TA =   TA =     Unit

                                                                        = 2.0 V  = 2.4 V  = 3.3 V   85 °C  105 °C

                                 Regulator in run mode, low-speed

                                 and high-speed internal RC                -     34.5     35        379    1130

                                 oscillators and high-speed oscillator

          Supply current         OFF (no independent watchdog)

          in Stop mode           Regulator in low-power mode, low-

                                 speed and high-speed internal RC          -     24.5     25        365    1110

                                 oscillators and high-speed oscillator

    IDD                          OFF (no independent watchdog)

                                 Low-speed internal RC oscillator          -     3        3.8       -           -   µA

                                 and independent watchdog ON

          Supply current         Low-speed internal RC oscillator          -     2.8      3.6       -           -

          in Standby             ON, independent watchdog OFF

          mode                   Low-speed internal RC oscillator

                                 and independent watchdog OFF,             -     1.9      2.1       5(2)   6.5(2)

                                 low-speed oscillator and RTC OFF

IDD_VBAT  Backup domain          Low-speed oscillator and RTC ON           1.05  1.1      1.4       2(2)   2.3(2)

          supply current

1.  Typical values are measured at TA = 25 °C.

2.  Guaranteed by characterization results.

                                 Figure 16. Typical current consumption on VBAT with RTC on vs. temperature
                                                         at different VBAT values

                            

                            

          &RQVXPSWLRQ —$                                                                                  9

                                                                                                        9

                                                                                                           9

                                                                                                          9

                                                                                                           9

                            

                            

                                 ±                                                  

                                                         7HPSHUDWXUH ƒ&                                   DL

50/144                                          DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                             Electrical characteristics

Figure 17. Typical                         current  consumption in Stop mode with regulator          in run   mode

                                           versus   temperature at different VDD values

                 

                                     

                 

                                     

                 

#ONSUMPTIONȝ!                      

                    #ONSUMPTIONȝ!                                                                  6

                                                                                      6        6

                                                                                      6        6

                                                                                         6

                                                                                      6        6

                                                                                      6        6

                                  

                                        

                                          
#     #                 #       #

                                          
#     4#EMPERATURE #       #               #

                                                         4EMPERATURE #                    AI

                                                                                                     AI

Figure 18. Typical current consumption in Stop mode with regulator in low-power

                                           mode versus temperature at different VDD values

                                  

                                  

                                  

                 #ONSUMPTION ȝ!                                                         6

                                                                                      6

                                                                                         6

                                                                                      6

                                                                                         6

                                  

                                     

                                          
#     #                #        #

                                                    4EMPERATURE #                      AI

                                                    DocID14611 Rev 12                                         51/144

                                                                                                                      136
Electrical  characteristics                             STM32F103xC, STM32F103xD, STM32F103xE

            Figure 19.            Typical current  consumption in Standby mode versus temperature at

                                                   different VDD values

                             

                             

                             

            #ONSUMPTIONȝ!  

                                                                                 6

                                                                                    6

                                                                                   6

                                                                                 6

                                                                                   6

                             

                             

                                 
#             #                    #  #

                                                        4EMPERATURE  #            AI

52/144                                             DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                      Electrical characteristics

Typical current consumption

The MCU is placed under the following conditions:

•    All I/O pins are in input mode with a static value at VDD or VSS (no load).

•    All peripherals are disabled except if it is explicitly mentioned.

•    The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1

     wait state from 24 to 48 MHZ and 2 wait states above).

•    Ambient temperature and VDD supply voltage conditions summarized in Table 10.

•    Prefetch is ON (Reminder: this bit must be set before clock setting and bus prescaling)

When the peripherals are enabled fPCLK1 = fHCLK/4, fPCLK2 = fHCLK/2, fADCCLK = fPCLK2/4

    Table 18. Typical current consumption in Run mode, code with data processing

                                       running from Flash

                                                                           Typ(1)

   Symbol  Parameter   Conditions         fHCLK                All peripherals  All peripherals       Unit

                                                               enabled(2)                   disabled

                                          72 MHz               51                           30.5

                                          48 MHz               34.6                         20.7

                                          36 MHz               26.6                         16.2

                                          24 MHz               18.5                         11.4

                                          16 MHz               12.8                         8.2

                       External clock(3)  8 MHz                7.2                          5         mA

                                          4 MHz                4.2                          3.1

                                          2 MHz                2.7                          2.1

                                          1 MHz                2                            1.7

                                          500 kHz              1.6                          1.4

           Supply                         125 kHz              1.3                          1.2

IDD        current in                     64 MHz               45                           27

           Run mode

                                          48 MHz               34                           20.1

                                          36 MHz               26                           15.6

                       Running on high    24 MHz               17.9                         10.8

                       speed internal RC  16 MHz               12.2                         7.6

                       (HSI), AHB         8 MHz                6.6                          4.4       mA

                       prescaler used to

                       reduce the         4 MHz                3.6                          2.5

                       frequency          2 MHz                2.1                          1.5

                                          1 MHz                1.4                          1.1

                                          500 kHz              1                            0.8

                                          125 kHz              0.7                          0.6

1.  Typical values are measures at TA = 25 °C, VDD = 3.3 V.

2.  Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this
    consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

3.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                       DocID14611 Rev 12                                                              53/144

                                                                                                              136
Electrical  characteristics                           STM32F103xC, STM32F103xD, STM32F103xE

                Table 19. Typical current consumption in Sleep mode, code running from Flash or

                                                      RAM

                                                                                       Typ(1)

            Symbol  Parameter   Conditions            fHCLK                All peripherals  All peripherals       Unit

                                                                           enabled(2)                   disabled

                                                      72 MHz               29.5                         6.4

                                                      48 MHz               20                           4.6

                                                      36 MHz               15.1                         3.6

                                                      24 MHz               10.4                         2.6

                                                      16 MHz               7.2                          2

                                External clock(3)     8 MHz                3.9                          1.3

                                                      4 MHz                2.6                          1.2

                                                      2 MHz                1.85                         1.15

                                                      1 MHz                1.5                          1.1

                                                      500 kHz              1.3                          1.05

                    Supply                            125 kHz              1.2                          1.05

            IDD     current in                        64 MHz               25.6                         5.1       mA

                    Sleep mode

                                                      48 MHz               19.4                         4

                                                      36 MHz               14.5                         3

                                                      24 MHz               9.8                          2

                                Running on high       16 MHz               6.6                          1.4

                                speed internal RC

                                (HSI), AHB prescaler  8 MHz                3.3                          0.7

                                used to reduce the    4 MHz                2                            0.6

                                frequency

                                                      2 MHz                1.25                         0.55

                                                      1 MHz                0.9                          0.5

                                                      500 kHz              0.7                          0.45

                                                      125 kHz              0.6                          0.45

            1.  Typical values are measures at TA = 25 °C, VDD = 3.3 V.

            2.  Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this
                consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

            3.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

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STM32F103xC, STM32F103xD, STM32F103xE                            Electrical characteristics

On-chip peripheral current consumption

The current consumption of the on-chip peripherals is given in Table 20. The MCU is placed

under the following conditions:

•  all I/O pins are in input mode with a static value at VDD or VSS (no load)

•  all peripherals are disabled unless otherwise mentioned

•  the given value is calculated by measuring the current consumption

   –         with all peripherals clocked off

   –         with only one peripheral clocked on

•  ambient operating temperature and VDD supply voltage conditions summarized in

   Table 7

                           Table 20. Peripheral   current consumption

                     Peripheral                     Current                    Unit

                                                    consumption

                                 DMA1               20,42

                                 DMA2               19,03

   AHB  (up  to  72  MHz)        FSMC               52,36

                                 CRC                2,36                       µA/MHz

                                 SDIO               33,33

                                 BusMatrix(1)       9,72

                                 DocID14611 Rev 12                                     55/144

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Electrical  characteristics                            STM32F103xC, STM32F103xD, STM32F103xE

                             Table 20. Peripheral current  consumption (continued)

                             Peripheral                     Current                 Unit

                                                            consumption

                                         APB1-Bridge        7,78

                                         TIM2               33,06

                                         TIM3               31,94

                                         TIM4               31,67

                                         TIM5               31,94

                                         TIM6               8,06

                                         TIM7               8,06

                                         SPI2/I2S2(2)       8,33

                                         SPI3/I2S3(2)       8,33

                                         USART2             12,22

            APB1 (up to 36   MHz)        USART3             12,22

                                         UART4              12,22                   µA/MHz

                                         UART5              12,22

                                         I2C1               10,28

                                         I2C2               10,00

                                         USB                18,06

                                         CAN1               18,33

                                         DAC(3)             8,06

                                         WWDG               3,89

                                         PWR                1,11

                                         BKP                1,11

                                         IWDG               5,28

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STM32F103xC, STM32F103xD, STM32F103xE                                                                        Electrical characteristics

    Table 20. Peripheral current consumption (continued)

    Peripheral                                                                    Current                    Unit

                                                                                  consumption

                                                 APB2-Bridge                      4,17

                                                 GPIOA                            8,47

                                                 GPIOB                            8,47

                                                 GPIOC                            6,53

                                                 GPIOD                            8,47

                                                 GPIOE                            6,53

                                                 GPIOF                            6,53

    APB2 (up to 72 MHz)                          GPIOG                            6,11                       µA/MHz

                                                 SPI1                             4,72

                                                 USART1                           12,50

                                                 TIM1                             22,92

                                                 TIM8                             22,92

                                                 ADC1(4)                          17,32

                                                 ADC2(4)                          15,18

                                                 ADC3(4)                          14,82

1.  The BusMatrix is automatically active when at least one master is ON. (CPU, DMA1 or DMA2).

2.  When the I2S is enabled, a current consumption equal to 0.02 mA must be added.

3.  When DAC_OU1 or DAC_OUT2 is enabled, a current consumption equal to 0.36 mA must be added.

4.  Specific conditions for measuring ADC current consumption:                    rfHeCgiLsKte=r  56 MHz,    1fA, PaBc1u=rrefHnCtLcKo/2n,sufAmPBp2tio=n
    afHnCaLlKo,gfApDaCrtCeLqKu=alfAtoPB02.5/44.  When ADON bit in the  ADCx_CR2                   is set to                                              of
                                                 mA must be added for  each ADC.

                                                 DocID14611 Rev 12                                                                                       57/144

                                                                                                                                                                 136
Electrical  characteristics                                    STM32F103xC, STM32F103xD, STM32F103xE

5.3.6       External clock source characteristics

            High-speed external user clock generated from an external source

            The characteristics given in Table 21 result from tests performed using an high-speed

            external clock source, and under ambient temperature and supply voltage conditions

            summarized in Table 10.

                             Table 21. High-speed external user clock characteristics

                Symbol                  Parameter                   Conditions          Min      Typ  Max     Unit

                fHSE_ext  User external clock source                                    1          8  25      MHz
                          frequency(1)

                VHSEH     OSC_IN input pin high level voltage                         0.7VDD       -  VDD     V

                VHSEL     OSC_IN input pin low level voltage              -             VSS        -  0.3VDD

                tw(HSE)   OSC_IN high or low time(1)                                    5          -  -
                tw(HSE)
                                                                                                              ns
                tr(HSE)
                tf(HSE)   OSC_IN rise or fall time(1)                                   -          -  20

                Cin(HSE)  OSC_IN input capacitance(1)                     -             -          5  -       pF

            DuCy(HSE)     Duty cycle                                      -             45         -  55      %

                IL        OSC_IN Input leakage current              VSS ≤VIN ≤VDD       -          -  ±1      µA

            1.  Guaranteed by design.

            Low-speed external user clock generated from an external source

            The characteristics given in Table 22 result from tests performed using an low-speed

            external clock source, and under ambient temperature and supply voltage conditions

            summarized in Table 10.

                             Table 22. Low-speed external user clock characteristics

                Symbol                 Parameter               Conditions          Min        Typ     Max     Unit

                fLSE_ext  User External clock source                               -         32.768   1000    kHz
                          frequency(1)

                VLSEH     OSC32_IN input pin high level                         0.7VDD        -       VDD

                          voltage                                                                             V

                VLSEL     OSC32_IN input pin low level              -              VSS        -       0.3VDD

                          voltage

                tw(LSE)   OSC32_IN high or low time(1)                             450        -       -
                tw(LSE)
                                                                                                              ns
                tr(LSE)
                tf(LSE)   OSC32_IN rise or fall time(1)                            -          -       50

                Cin(LSE)  OSC32_IN input capacitance(1)             -              -          5       -       pF

            DuCy(LSE)     Duty cycle                                -              30         -       70      %

                IL        OSC32_IN Input leakage current       VSS  ≤VIN  ≤VDD     -          -       ±1      µA

            1.  Guaranteed by design.

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STM32F103xC, STM32F103xD, STM32F103xE                            Electrical characteristics

       Figure 20. High-speed external clock source AC timing diagram

6(3%(

        

        
6(3%,

             TR(3%                    TF(3%           T7(3%                    T7(3%   T

                      4(3%

       %XTERNAL       F(3%?EXT                          ),

       CLOCKSOURCE                    /3#?).

                                                                 34-&

                                                                                           AI

       Figure 21.     Low-speed external         clock  source AC timing diagram

9/6(+

       

9/6(/   

             WU /6(                    WI /6(           W: /6(                    W: /6(   W

                      7/6(

       ([WHUQDO       I/6(BH[W         26&B,1         ,/

       FORFNVRXUFH

                                                                 670)

                                                                                           DL

                      DocID14611 Rev 12                                                   59/144

                                                                                                    136
Electrical  characteristics                                                         STM32F103xC, STM32F103xD, STM32F103xE

            High-speed external clock generated from a crystal/ceramic resonator

            The high-speed external (HSE) clock can be supplied with a 4 to 16 MHz crystal/ceramic

            resonator oscillator. All the information given in this paragraph are based on

            characterization results obtained with typical external components specified in Table 23. In

            the application, the resonator and the load capacitors have to be placed as close as

            possible to the oscillator pins in order to minimize output distortion and startup stabilization

            time. Refer to the crystal resonator manufacturer for more details on the resonator

            characteristics (frequency, package, accuracy).

                                        Table 23. HSE 4-16 MHz oscillator characteristics(1)(2)

                Symbol                               Parameter                          Conditions         Min         Typ  Max            Unit

                fOSC_IN                 Oscillator frequency                            -                  4           8    16             MHz

                RF                      Feedback resistor                               -                  -           200  -                  kΩ

                                        Recommended load capacitance

                C                       versus equivalent serial                        RS = 30 Ω          -           30   -                  pF
                                        resistance of the crystal (RS)(3)

                i2                      HSE driving current                         VDD= 3.3 V, VIN = VSS  -           -    1              mA
                                                                                    with 30 pF load

                gm                      Oscillator transconductance                     Startup            25          -    -              mA/V

            tSU(HSE)(4)                 Startup time                                VDD is stabilized      -           2    -              ms

            1.  Resonator characteristics given by the crystal/ceramic resonator manufacturer.

            2.  Guaranteed by characterization results.

            3.  The relatively low value of the RF resistor offers a good protection against issues resulting from use in a
                humid environment, due to the induced leakage and the bias condition change. However, it is
                recommended to take this point into account if the MCU is used in tough humidity conditions.

            4.  toSsUc(iHllaSEtio) nis  the startup  time  measured from the moment it is enabled    (by software) to  a stabilized 8 MHz
                                        is reached.  This  value is measured for a standard crystal  resonator and it  can vary significantly
                with the crystal manufacturer

            For CL1 and CL2, it is recommended to use high-quality external ceramic capacitors in the
            5 pF to 25 pF range (typ.), designed for high-frequency applications, and selected to match

            the requirements of the crystal or resonator (see Figure 22). CL1 and CL2 are usually the
            same size. The crystal manufacturer typically specifies a load capacitance which is the

            series combination of CL1 and CL2. PCB and MCU pin capacitance must be included (10 pF
            can be used as a rough estimate of the combined pin and board capacitance) when sizing

            CL1 and CL2. Refer to the application note AN2867 “Oscillator design guide for ST
            microcontrollers” available from the ST website www.st.com.

                                        Figure 22. Typical application with an 8 MHz crystal

                5HVRQDWRUZLWK
                LQWHJUDWHGFDSDFLWRUV

                                        &/                           26&B,1                               I+6 (

                                                           0+]                        %LDV

                                                           UHVRQDWRU                5)  FRQWUROOHG

                                                                                        JDLQ

                                        &/                5(;7     26&B28 7                                670)

                                                                                                                                           DL

            1.  REXT value depends on                 the crystal characteristics.

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STM32F103xC, STM32F103xD, STM32F103xE                                                                            Electrical characteristics

             Low-speed external clock generated from a crystal/ceramic resonator

             The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic

             resonator oscillator. All the information given in this paragraph are based on

             characterization results obtained with typical external components specified in Table 24. In

             the application, the resonator and the load capacitors have to be placed as close as

             possible to the oscillator pins in order to minimize output distortion and startup stabilization

             time. Refer to the crystal resonator manufacturer for more details on the resonator

             characteristics (frequency, package, accuracy).

                               Table 24. LSE oscillator characteristics (fLSE = 32.768 kHz)(1)(2)

    Symbol                               Parameter                                Conditions                     Min  Typ  Max                      Unit

    RF       Feedback resistor                                                    -                              -    5    -                        MΩ

    C(2)     Recommended load capacitance

             versus equivalent serial                                             RS = 30 kΩ                     -    -    15                       pF

             resistance of the crystal (RS)

    I2       LSE driving current                                          VDD = 3.3 V, VIN = VSS                 -    -    1.4                      µA

    gm       Oscillator transconductance                                          -                              5    -    -                        µA/V

                                                                                     TA = 50 °C                  -    1.5  -

                                                                                     TA = 25 °C                  -    2.5  -

                                                                                     TA = 10 °C                  -    4    -

tSU(LSE)(3)  Startup time                                                 VDD is     TA = 0 °C                   -    6    -                        s

                                                    stabilized                       TA = -10 °C                 -    10   -

                                                                                     TA = -20 °C                 -    17   -

                                                                                     TA = -30 °C                 -    32   -

                                                                                     TA = -40 °C                 -    60   -

1.  Guaranteed by characterization results.

2.  Refer to the note and caution paragraphs below the table, and to the application note AN2867 “Oscillator design guide for
    ST microcontrollers”.

3.  rteSaUc(LhSeEd).isThthise  startup   time measured from the moment    it is  enabled (by software) until a   stabilized 32.768 kHz oscillation  is
                               value is  measured for a standard crystal  and    it can vary significantly with  the crystal manufacturer, PCB
    layout and humidity.

Note:        For CL1 and CL2, it is recommended to use high-quality ceramic capacitors in the 5 pF to

             15 pF range selected to match the requirements of the crystal or resonator (see Figure 23).

             CL1 and CL2, are usually the same size. The crystal manufacturer typically specifies a load
             capacitance which is the series combination of CL1 and CL2.
             Load capacitance CL has the following formula: CL = CL1 x CL2 / (CL1 + CL2) + Cstray where
             Cstray is the pin capacitance and board or trace PCB-related capacitance. Typically, it is
             between 2 pF and 7 pF.

Caution:     To avoid exceeding the maximum value of CL1 and CL2 (15 pF) it is strongly recommended

             to use a resonator with a load capacitance CL ≤ 7 pF. Never use a resonator with a load
             capacitance of 12.5 pF.

             Example: if you choose a resonator with a load capacitance of CL = 6 pF, and Cstray = 2 pF,
             then CL1 = CL2 = 8 pF.

                                                    DocID14611 Rev 12                                                                               61/144

                                                                                                                                                            136
Electrical  characteristics                                        STM32F103xC, STM32F103xD, STM32F103xE

                             Figure 23. Typical application with a 32.768 kHz crystal

                             5HVRQDWRUZLWK
                             LQWHJUDWHGFDSDFLWRUV

                                         &/                     26&B,1                          I/6(

                                                    N+ ]                  %LDV

                                                    UHVRQDWRU                5)  FRQWUROOHG

                                                                                 JDLQ

                                         &/                     26&B28 7                        670)

                                                                                                                        DL

5.3.7       Internal clock source characteristics

            The parameters given in Table 25 are derived from tests performed under ambient

            temperature and VDD supply voltage conditions summarized in Table 10.

            High-speed internal (HSI) RC oscillator

                                             Table 25. HSI oscillator characteristics(1)

                Symbol       Parameter                           Conditions                  Min   Typ   Max            Unit

                fHSI         Frequency              -                                        -     8       -            MHz

            DuCy(HSI)        Duty cycle             -                                        45    -       55           %

                                                    User-trimmed   with the RCC_CR           -     -       1(3)         %
                                                    register(2)

                             Accuracy of the HSI                   TA = –40 to 105 °C        –2    -       2.5          %

                ACCHSI       oscillator             Factory-       TA = –10 to 85 °C         –1.5  -       2.2          %

                                                    calibrated(4)  TA = 0 to 70 °C           –1.3  -       2            %

                                                                   TA = 25 °C                –1.1  -       1.8          %

                tsu(HSI)(4)  HSI oscillator         -                                        1     -       2            µs

                             startup time

                IDD(HSI)(4)  HSI oscillator power   -                                        -     80    100            µA

                             consumption

            1.  VDD = 3.3 V, TA = –40 to 105 °C unless otherwise specified.

            2.  Refer to application note AN2868 “STM32F10xxx internal RC oscillator (HSI) calibration” available from
                the ST website www.st.com.

            3.  Guaranteed by design.

            4.  Guaranteed by characterization results.

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STM32F103xC, STM32F103xD, STM32F103xE                                 Electrical characteristics

Low-speed internal (LSI) RC oscillator

                                  Table 26. LSI oscillator characteristics (1)

    Symbol                        Parameter                    Min  Typ         Max                 Unit

    fLSI(2)      Frequency                                     30   40          60                  kHz

    tsu(LSI)(3)  LSI oscillator startup time                   -      -         85                  µs

    IDD(LSI)(3)  LSI oscillator power consumption              -    0.65        1.2                 µA

1.  VDD = 3 V, TA = –40 to 105 °C unless otherwise specified.

2.  Guaranteed by characterization results.

3.  Guaranteed by design.

Wakeup time from low-power mode

The wakeup times given in Table 27 is measured on a wakeup phase with a 8-MHz HSI RC

oscillator. The clock source used to wake up the device depends from the current operating

mode:

•   Stop or Standby mode: the clock source is the RC oscillator

•   Sleep mode: the clock source is the clock that was set before entering Sleep mode.

All timings are derived from tests performed under ambient temperature and VDD supply
voltage conditions summarized in Table 10.

                            Table 27. Low-power mode wakeup timings

    Symbol                                    Parameter                         Typ                 Unit

    tWUSLEEP(1)  Wakeup from Sleep mode                                         1.8                       µs

    tWUSTOP(1)   Wakeup from Stop mode (regulator in run mode)                  3.6                       µs

                 Wakeup from Stop mode (regulator in low-power mode)            5.4

    tWUSTDBY(1)  Wakeup from Standby mode                                       50                        µs

1.  The wakeup times are measured from the wakeup event to the point in which the user application  code
    reads the first instruction.

                                  DocID14611 Rev 12                                                 63/144

                                                                                                              136
Electrical  characteristics                                            STM32F103xC, STM32F103xD, STM32F103xE

5.3.8       PLL characteristics

            The parameters given in Table 28 are derived from tests performed under ambient

            temperature and VDD supply voltage conditions summarized in Table 10.

                                                Table 28. PLL          characteristics

                                                                                        Value

                Symbol                   Parameter                                                    Max(1)             Unit

                                                                              Min       Typ

            fPLL_IN          PLL input clock(2)                               1         8.0              25              MHz

                             PLL input clock duty cycle                       40        -                60              %

            fPLL_OUT         PLL multiplier output clock                      16        -                72              MHz

            tLOCK            PLL lock time                                    -         -                200             µs

            Jitter           Cycle-to-cycle jitter                            -         -                300             ps

            1.  Guaranteed by characterization results.

            2.  Take care of using the appropriate multiplier factors  so as to have PLL input clock  values compatible  with
                the range defined by fPLL_OUT.

5.3.9       Memory characteristics

            Flash memory

            The characteristics are given at TA = –40 to 105 °C unless otherwise                      specified.

                                         Table 29. Flash memory characteristics

            Symbol           Parameter                      Conditions                     Min        Typ     Max(1)     Unit

                tprog   16-bit programming time          TA = –40 to +105 °C               40         52.5        70     µs

                tERASE  Page (2 KB) erase time           TA = –40 to +105 °C               20         -           40     ms

                tME     Mass erase time                  TA = –40 to +105 °C               20         -           40     ms

                                                         Read mode

                                                         fHCLK = 72 MHz with 2 wait          -        -           28     mA

                                                         states, VDD = 3.3 V

                                                         Write mode                          -        -           7      mA

                IDD     Supply current                   fHCLK = 72 MHz, VDD = 3.3   V

                                                         Erase mode                          -        -           5      mA

                                                         fHCLK = 72 MHz, VDD = 3.3   V

                                                         Power-down mode / Halt,             -        -           50     µA

                                                         VDD = 3.0 to 3.6 V

                Vprog   Programming voltage              -                                   2        -           3.6          V

            1.  Guaranteed by design.

64/144                                           DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                Electrical characteristics

            Table 30. Flash memory endurance and data                retention

                                                                     Value

    Symbol  Parameter                                    Conditions  Min(1)         Unit

    NEND    Endurance       TA = –40 to +85 °C (6 suffix versions)              10  kcycles

                            TA = –40 to +105 °C (7 suffix versions)

                            1 kcycle(2) at TA = 85 °C                           30

    tRET    Data retention  1 kcycle(2) at TA = 105 °C                          10  Years

                            10 kcycles(2) at TA = 55 °C                         20

1.  Guaranteed by characterization results.

2.  Cycling performed over the whole temperature range.

                            DocID14611 Rev 12                                       65/144

                                                                                                 136
Electrical  characteristics                                       STM32F103xC, STM32F103xD, STM32F103xE

5.3.10      FSMC characteristics

            Asynchronous waveforms and timings

            Figure 24 through Figure 27 represent asynchronous waveforms and Table 31 through

            Table 34 provide the corresponding timings. The results shown in these tables are obtained

            with the following FSMC configuration:

            •   AddressSetupTime = 0

            •   AddressHoldTime = 1

            •   DataSetupTime = 1

                Figure 24. Asynchronous non-multiplexed SRAM/PSRAM/NOR read waveforms

                                                                       WZ 1(

                )60&B1(

                                              W Y 12(B1(

                                                                       W Z 12(                  W K 1(B12(

                )60&B12(

                )60&B1:(

                                                    WY $B1(                      W K $B12(

                )60&B$>@                                           $GGUHVV

                                                    WY %/B1(                     W K %/B12(

                )60&B1%/>@

                                                                                                W K 'DWDB1(

                                                                                 WVX 'DWDB12(   WK 'DWDB12(

                                                                                 WVX 'DWDB1(

                )60&B'>@                                                     'DWD

                                                    W Y 1$'9B1(

                                                    WZ 1$'9

                )60&B1$'9 

                                                                                                069

            1.  Mode 2/B, C and D  only.  In  Mode  1, FSMC_NADV  is  not used.

66/144                                              DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                          Electrical characteristics

    Table 31. Asynchronous non-multiplexed SRAM/PSRAM/NOR                       read timings(1)

    Symbol                       Parameter                               Min    Max              Unit

tw(NE)           FSMC_NE low time                                 5tHCLK – 1.5  5tHCLK + 2    ns

tv(NOE_NE)       FSMC_NEx low to FSMC_NOE low                            0.5    1.5           ns

tw(NOE)          FSMC_NOE low time                                5tHCLK – 1.5  5tHCLK + 1.5  ns

th(NE_NOE)       FSMC_NOE high to FSMC_NE high hold time                 –1.5   -             ns

tv(A_NE)         FSMC_NEx low to FSMC_A valid                            -      0             ns

th(A_NOE)        Address hold time after FSMC_NOE high                   0.1    -             ns

tv(BL_NE)        FSMC_NEx low to FSMC_BL valid                           -      0             ns

th(BL_NOE)       FSMC_BL hold time after FSMC_NOE high                   0      -             ns

tsu(Data_NE)     Data to FSMC_NEx high setup time                 2tHCLK + 25   -             ns

tsu(Data_NOE)    Data to FSMC_NOEx high setup time                2tHCLK + 25   -             ns

th(Data_NOE)     Data hold time after FSMC_NOE high                      0      -             ns

th(Data_NE)      Data hold time after FSMC_NEx high                      0      -             ns

tv(NADV_NE)      FSMC_NEx low to FSMC_NADV low                           -      5             ns

tw(NADV)         FSMC_NADV low time                                      -      tHCLK + 1.5   ns

1.  CL = 15 pF.

    Figure 25. Asynchronous non-multiplexed SRAM/PSRAM/NOR                      write waveforms

                                                     WZ 1(

              )60&B1([

             )60&B12(

                                   WY 1:(B1(            WZ 1:(                  W K 1(B1:(

             )60&B1:(

                                   WY $B1(                    WK $B1:(

           )60&B$>@                              $GGUHVV

                                    WY %/B1(            WK %/B1:(

          )60&B1%/>@                                 1%/

                                    WY 'DWDB1(          WK 'DWDB1:(

           )60&B'>@                                           'DWD

                                 W Y 1$'9B1(

           )60&B1$'9               WZ 1$'9

                                                                                                 DL

1.  Mode 2/B, C and D only.  In  Mode 1, FSMC_NADV  is not used.

                                 DocID14611 Rev 12                                            67/144

                                                                                                           136
Electrical  characteristics                                STM32F103xC, STM32F103xD, STM32F103xE

                Table 32. Asynchronous non-multiplexed SRAM/PSRAM/NOR write timings(1)(2)

                Symbol       Parameter                                Min          Max          Unit

            tw(NE)           FSMC_NE low time                         3tHCLK – 1   3tHCLK + 2   ns

            tv(NWE_NE)       FSMC_NEx low to FSMC_NWE low             tHCLK – 0.5  tHCLK + 1.5  ns

            tw(NWE)          FSMC_NWE low time                        tHCLK – 0.5  tHCLK + 1.5  ns

            th(NE_NWE)       FSMC_NWE high to FSMC_NE high hold time  tHCLK        -            ns

            tv(A_NE)         FSMC_NEx low to FSMC_A valid             -            7.5          ns

            th(A_NWE)        Address hold time after FSMC_NWE high    tHCLK        -            ns

            tv(BL_NE)        FSMC_NEx low to FSMC_BL valid            -            0            ns

            th(BL_NWE)       FSMC_BL hold time after FSMC_NWE high    tHCLK – 0.5  -            ns

            tv(Data_NE)      FSMC_NEx low to Data valid               -            tHCLK + 7    ns

            th(Data_NWE)     Data hold time after FSMC_NWE high       tHCLK        -            ns

            tv(NADV_NE)      FSMC_NEx low to FSMC_NADV low            -            5.5          ns

            tw(NADV)         FSMC_NADV low time                       -            tHCLK + 1.5  ns

            1.  CL = 15 pF.

            2.  Guaranteed   by characterization results.

68/144                       DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                      Electrical characteristics

           Figure 26. Asynchronous multiplexed PSRAM/NOR read waveforms

                                                 TW.%

          &3-#?.%

                               TV./%?.%                     T H.%?./%

        &3-#?./%

                                                             T W./%

        &3-#?.7%

                   TV!?.%                                            TH!?./%

&3-#?!;=                                    !DDRESS

                               TV",?.%                               TH",?./%

&3-#?.",;=                                           .",

                                                                                    TH$ATA?.%

                                                             TSU$ATA?.%

                   T V!?.%                                  TSU$ATA?./%        TH$ATA?./%

&3-#?!$;=                    !DDRESS                     $ATA

                   T V.!$6?.%                   TH!$?.!$6

                               TW.!$6

&3-#?.!$6

                                                                                               AIB

           Table 33. Asynchronous multiplexed PSRAM/NOR read timings(1)(2)

Symbol                         Parameter                              Min        Max           Unit

tw(NE)         FSMC_NE low time                              7tHCLK – 2          7tHCLK + 2    ns

tv(NOE_NE)     FSMC_NEx low to FSMC_NOE low                  3tHCLK – 0.5        3tHCLK + 1.5  ns

tw(NOE)        FSMC_NOE low time                             4tHCLK – 1          4tHCLK + 2    ns

th(NE_NOE)     FSMC_NOE high to FSMC_NE high hold time                –1         -             ns

tv(A_NE)       FSMC_NEx low to FSMC_A valid                           -          0             ns

tv(NADV_NE)    FSMC_NEx low to FSMC_NADV low                          3          5             ns

tw(NADV)       FSMC_NADV low time                            tHCLK –1.5          tHCLK + 1.5   ns

th(AD_NADV)    FSMC_AD (address) valid hold time after                tHCLK      -             ns

               FSMC_NADV high

th(A_NOE)      Address hold time after FSMC_NOE high         tHCLK -2            -             ns

th(BL_NOE)     FSMC_BL hold time after FSMC_NOE high                  0          -             ns

tv(BL_NE)      FSMC_NEx low to FSMC_BL valid                          -          0             ns

tsu(Data_NE)   Data to FSMC_NEx high setup time              2tHCLK + 24         -             ns

tsu(Data_NOE)  Data to FSMC_NOE high setup time              2tHCLK + 25         -             ns

                               DocID14611 Rev 12                                               69/144

                                                                                                         136
Electrical  characteristics                                STM32F103xC, STM32F103xD, STM32F103xE

                Table 33. Asynchronous multiplexed PSRAM/NOR read timings(1)(2) (continued)

                Symbol         Parameter                                            Min         Max         Unit

            th(Data_NE)      Data hold time after FSMC_NEx high                     0           -           ns

            th(Data_NOE)     Data hold time after FSMC_NOE high                     0           -           ns

            1.  CL = 15 pF.

            2.  Guaranteed by characterization results.

                      Figure 27. Asynchronous multiplexed PSRAM/NOR write waveforms

                                                                 WZ 1(

                    )60&B1([

                    )60&B12(

                               WY 1:(B1(                         WZ 1:(                      W K 1(B1:(

                    )60&B1:(

                               WY $B1(                                   WK $B1:(

                )60&B$>@                              $GGUHVV

                               WY %/B1(                          WK %/B1:(

                )60&B1%/>@                                    1%/

                               W Y $B1(                     W Y 'DWDB1$'9                    WK 'DWDB1:(

                )60&B$'>@                  $GGUHVV                        'DWD

                               W Y 1$'9B1(                       WK $'B1$'9

                               WZ 1$'9

                )60&B1$'9

                                                                                                            DL%

                      Table 34. Asynchronous multiplexed PSRAM/NOR write timings(1)(2)

                Symbol                         Parameter                            Min         Max         Unit

            tw(NE)           FSMC_NE low time                                    5tHCLK – 1     5tHCLK + 2  ns

            tv(NWE_NE)       FSMC_NEx low to FSMC_NWE low                     2tHCLK         2tHCLK + 1     ns

            tw(NWE)          FSMC_NWE low time                                2tHCLK – 1     2tHCLK + 2     ns

            th(NE_NWE)       FSMC_NWE high to FSMC_NE high hold time             tHCLK – 1         -        ns

            tv(A_NE)         FSMC_NEx low to FSMC_A valid                              -           7        ns

            tv(NADV_NE)      FSMC_NEx low to FSMC_NADV low                    3              5              ns

            tw(NADV)         FSMC_NADV low time                               tHCLK – 1      tHCLK + 1      ns

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STM32F103xC, STM32F103xD, STM32F103xE                     Electrical characteristics

           Table 34. Asynchronous multiplexed PSRAM/NOR write timings(1)(2)

    Symbol                       Parameter                Min          Max          Unit

th(AD_NADV)      FSMC_AD (address) valid hold time after  tHCLK – 3          -      ns

                 FSMC_NADV high

th(A_NWE)        Address hold time after FSMC_NWE high    4tHCLK             -      ns

tv(BL_NE)        FSMC_NEx low to FSMC_BL valid            -            1.6          ns

th(BL_NWE)       FSMC_BL hold time after FSMC_NWE high    tHCLK – 1.5        -      ns

tv(Data_NADV)    FSMC_NADV high to Data valid             -            tHCLK + 1.5  ns

th(Data_NWE)     Data hold time after FSMC_NWE high       tHCLK – 5          -      ns

1.  CL = 15 pF.

2.  BGuaranteed by characterization results.

                                 DocID14611 Rev 12                                  71/144

                                                                                            136
Electrical  characteristics                               STM32F103xC, STM32F103xD, STM32F103xE

            Synchronous waveforms and timings

            Figure 28 through Figure 31 represent synchronous waveforms and Table 36 through

            Table 38 provide the corresponding timings. The results shown in these tables are obtained

            with the following FSMC configuration:

            •  BurstAccessMode = FSMC_BurstAccessMode_Enable;

            •  MemoryType = FSMC_MemoryType_CRAM;

            •  WriteBurst = FSMC_WriteBurst_Enable;

            •  CLKDivision = 1; (0 is not supported, see the STM32F10xxx reference manual)

            •  DataLatency = 1 for NOR Flash; DataLatency = 0 for PSRAM

               Figure 28. Synchronous multiplexed NOR/PSRAM read timings

                              TW#,+                      TW#,+                             "53452.

               &3-#?#,+

                                                          $ATALATENCY

                                            TD#,+,
.%X,                                     T D#,+,
.%X(

               &3-#?.%X

               TD#,+,
.!$6,                            TD#,+,
.!$6(

               &3-#?.!$6

                                            TD#,+,
!6                                           TD#,+,
!)6

               &3-#?!;=

                                                                       TD#,+(
./%,          TD#,+,
./%(

               &3-#?./%

                                      TD#,+,
!$)6                              TH#,+(
!$6

               TD#,+,
!$6                              TSU!$6
#,+(        TSU!$6
#,+(         TH#,+(
!$6

               &3-#?!$;=                !$;=                        $               $  $

                                            TSU.7!)46
#,+(                     TH#,+(
.7!)46

               &3-#?.7!)4

               7!)4#&'B 7!)40/, B                TSU.7!)46
#,+(                    TH#,+(
.7!)46

               &3-#?.7!)4

               7!)4#&'B 7!)40/, B  TSU.7!)46
#,+(                     TH#,+(
.7!)46

                                                                                                              AII

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STM32F103xC, STM32F103xD, STM32F103xE                             Electrical characteristics

              Table 35. Synchronous multiplexed NOR/PSRAM         read timings(1)(2)

    Symbol                                    Parameter           Min   Max           Unit

tw(CLK)            FSMC_CLK period                                27.7  -             ns

td(CLKL-NExL)      FSMC_CLK low to FSMC_NEx low (x = 0...2)       -     1.5           ns

td(CLKL-NExH)      FSMC_CLK low to FSMC_NEx high (x = 0...2)      2     -             ns

td(CLKL-NADVL)     FSMC_CLK low to FSMC_NADV low                  -     4             ns

td(CLKL-NADVH)     FSMC_CLK low to FSMC_NADV high                 5     -             ns

td(CLKL-AV)        FSMC_CLK low to FSMC_Ax valid (x = 16...25)    -     0             ns

td(CLKL-AIV)       FSMC_CLK low to FSMC_Ax invalid (x = 16...25)  2     -             ns

td(CLKL-NOEL)      FSMC_CLK low to FSMC_NOE low                   -     1             ns

td(CLKL-NOEH)      FSMC_CLK low to FSMC_NOE high                  1.5   -             ns

td(CLKL-ADV)       FSMC_CLK low to FSMC_AD[15:0] valid            -     12            ns

td(CLKL-ADIV)      FSMC_CLK low to FSMC_AD[15:0] invalid          0     -             ns

tsu(ADV-CLKH)      FSMC_A/D[15:0] valid data before FSMC_CLK      6     -             ns

                   high

th(CLKH-ADV)       FSMC_A/D[15:0] valid data after FSMC_CLK high  0     -             ns

tsu(NWAITV-CLKH)   FSMC_NWAIT valid before FSMC_CLK high          8     -             ns

th(CLKH-NWAITV)    FSMC_NWAIT valid after FSMC_CLK high           2     -             ns

1.  CL = 15 pF.

2.  Guaranteed by  characterization results.

                         DocID14611 Rev 12                                            73/144

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Electrical  characteristics                            STM32F103xC, STM32F103xD, STM32F103xE

                             Figure 29.  Synchronous multiplexed PSRAM write timings

                             TW#,+                    TW#,+                          "53452.

            &3-#?#,+

                                                       $ATALATENCY

                                         TD#,+,
.%X,                                  TD#,+,
.%X(

            &3-#?.%X

            TD#,+,
.!$6,                            TD#,+,
.!$6(

            &3-#?.!$6

                                         TD#,+,
!6                                    TD#,+,
!)6

            &3-#?!;=

                                         TD#,+,
.7%,                                  TD#,+,
.7%(

            &3-#?.7%

                                         TD#,+,
!$)6                    TD#,+,
$ATA

            TD#,+,
!$6                                TD#,+,
$ATA

            &3-#?!$;=                !$;=                        $            $

            &3-#?.7!)4

            7!)4#&'B 7!)40/, B  TSU.7!)46
#,+(                 TH#,+(
.7!)46

                                                                                       TD#,+,
.",(

            &3-#?.",

                                                                                                     AIG

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STM32F103xC, STM32F103xD, STM32F103xE                             Electrical characteristics

                 Table 36. Synchronous multiplexed PSRAM write    timings(1)(2)

    Symbol                                    Parameter              Min         Max  Unit

tw(CLK)            FSMC_CLK period                                   27.7        -    ns

td(CLKL-NExL)      FSMC_CLK low to FSMC_Nex low (x = 0...2)          -           2    ns

td(CLKL-NExH)      FSMC_CLK low to FSMC_NEx high (x = 0...2)         2           -    ns

td(CLKL-NADVL)     FSMC_CLK low to FSMC_NADV low                     -           4    ns

td(CLKL-NADVH)     FSMC_CLK low to FSMC_NADV high                    5           -    ns

td(CLKL-AV)        FSMC_CLK low to FSMC_Ax valid (x = 16...25)       -           0    ns

td(CLKL-AIV)       FSMC_CLK low to FSMC_Ax invalid (x = 16...25)     2           -    ns

td(CLKL-NWEL)      FSMC_CLK low to FSMC_NWE low                      -           1    ns

td(CLKL-NWEH)      FSMC_CLK low to FSMC_NWE high                     1           -    ns

td(CLKL-ADV)       FSMC_CLK low to FSMC_AD[15:0] valid               -     12         ns

td(CLKL-ADIV)      FSMC_CLK low to FSMC_AD[15:0] invalid          3              -    ns

td(CLKL-Data)      FSMC_A/D[15:0] valid after FSMC_CLK low           -     6          ns

td(CLKL-NBLH)      FSMC_CLK low to FSMC_NBL high                     1           -    ns

tsu(NWAITV-CLKH)   FSMC_NWAIT valid before FSMC_CLK high             7           -    ns

th(CLKH-NWAITV)    FSMC_NWAIT valid after FSMC_CLK high              2           -    ns

1.  CL = 15 pF.

2.  Guaranteed by  characterization results.

                   DocID14611 Rev 12                                                  75/144

                                                                                              136
Electrical  characteristics                                     STM32F103xC, STM32F103xD, STM32F103xE

                         Figure 30.  Synchronous non-multiplexed                NOR/PSRAM read timings

                             TW#,+                       TW#,+                             "53452.

                &3-#?#,+

                TD#,+,
.%X,                              $ATALATENCY                   TD#,+,
.%X(

                &3-#?.%X

                TD#,+,
.!$6,                        TD#,+,
.!$6(

                &3-#?.!$6

                                         TD#,+,
!6                                          TD#,+,
!)6

            &3-#?!;=

                                                                       TD#,+(
./%,          TD#,+,
./%(

                &3-#?./%

                                                          TSU$6
#,+(           TH#,+(
$6

                                                                                TSU$6
#,+(        TH#,+(
$6

            &3-#?$;=                                                    $               $    $

                                         TSU.7!)46
#,+(                        TH#,+(
.7!)46

            &3-#?.7!)4

            7!)4#&'B 7!)40/, B                   TSU.7!)46
#,+(                    T H#,+(
.7!)46

            &3-#?.7!)4

            7!)4#&'B 7!)40/, B  TSU.7!)46
#,+(                        TH#,+(
.7!)46

                                                                                                                  AIH

                     Table 37. Synchronous non-multiplexed NOR/PSRAM                         read  timings(1)(2)

                Symbol                               Parameter                               Min           Max    Unit

            tw(CLK)            FSMC_CLK period                                               27.7             -   ns

            td(CLKL-NExL)      FSMC_CLK low to FSMC_NEx low (x = 0...2)                      -             1.5    ns

            td(CLKL-NExH)      FSMC_CLK low to FSMC_NEx high (x = 0...2)                     2                -   ns

            td(CLKL-NADVL)     FSMC_CLK low to FSMC_NADV low                                 -                4   ns

            td(CLKL-NADVH)     FSMC_CLK low to FSMC_NADV high                                5                -   ns

            td(CLKL-AV)        FSMC_CLK low to FSMC_Ax valid (x = 0...25)                    -                0   ns

            td(CLKL-AIV)       FSMC_CLK low to FSMC_Ax invalid (x = 0...25)                  4                -   ns

            td(CLKL-NOEL)      FSMC_CLK low to FSMC_NOE low                                  -             1.5    ns

            td(CLKL-NOEH)      FSMC_CLK low to FSMC_NOE high                                 1.5              -   ns

            tsu(DV-CLKH)       FSMC_D[15:0] valid data before FSMC_CLK high                  6.5              -   ns

            th(CLKH-DV)        FSMC_D[15:0] valid data after FSMC_CLK high                   7                -   ns

            tsu(NWAITV-CLKH)   FSMC_NWAIT valid before FSMC_SMCLK high                       7                -   ns

            th(CLKH-NWAITV)    FSMC_NWAIT valid after FSMC_CLK high                          2                -   ns

            1.  CL = 15 pF.

            2.  Guaranteed by  characterization results.

76/144                                   DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                   Electrical characteristics

                 Figure 31. Synchronous non-multiplexed PSRAM write timings

                     WZ &/.                       WZ &/.                                %867851  

         )60&B&/.

                                                  'DWDODWHQF\   

                              WG &/./1([/                                              W G &/./1([+

         )60&B1([

         WG &/./1$'9/                            WG &/./1$'9+

         )60&B1$'9

                              WG &/./$9                                                    WG &/./$,9

    )60&B$>@

                                                                      WG &/.+12(/      WG &/./12(+

         )60&B12(

                              WG &/./$',9                                WK &/.+$'9

               WG &/./$'9                        WVX $'9&/.+        WVX $'9&/.+          WK &/.+$'9

    )60&B$'>@                       $'>@                      '                '

                                        WVX 1:$,79&/.+                   WK &/.+1:$,79

    )60&B1:$,7

    :$,7&)*       E:$,732/E             WVX 1:$,79&/.+                    WK &/.+1:$,79

         )60&B1:$,7

          :$,7&)*  E:$,732/E   WVX 1:$,79&/.+                   WK &/.+1:$,79

                                                                                                               DLK

              Table 38. Synchronous non-multiplexed PSRAM                            write  timings(1)(2)

    Symbol                                        Parameter                                 Min           Max  Unit

tw(CLK)              FSMC_CLK period                                                        27.7           -   ns

td(CLKL-NExL)        FSMC_CLK low to FSMC_NEx low (x = 0...2)                               -              2   ns

td(CLKL-NExH)        FSMC_CLK low to FSMC_NEx high (x = 0...2)                              2              -   ns

td(CLKL-NADVL)       FSMC_CLK low to FSMC_NADV low                                          -              4   ns

td(CLKL-NADVH)       FSMC_CLK low to FSMC_NADV high                                         5              -   ns

td(CLKL-AV)          FSMC_CLK low to FSMC_Ax valid (x = 16...25)                            -              0   ns

td(CLKL-AIV)         FSMC_CLK low to FSMC_Ax invalid (x = 16...25)                          2              -   ns

td(CLKL-NWEL)        FSMC_CLK low to FSMC_NWE low                                           -              1   ns

td(CLKL-NWEH)        FSMC_CLK low to FSMC_NWE high                                          1              -   ns

td(CLKL-Data)        FSMC_D[15:0] valid data after FSMC_CLK low                             -              6   ns

td(CLKL-NBLH)        FSMC_CLK low to FSMC_NBL high                                          1              -   ns

tsu(NWAITV-CLKH)     FSMC_NWAIT valid before FSMC_CLK high                                  7              -   ns

th(CLKH-NWAITV)      FSMC_NWAIT valid after FSMC_CLK high                                   2              -   ns

1.  CL = 15 pF.

2.  Guaranteed by   characterization results.

                                        DocID14611 Rev 12                                                      77/144

                                                                                                                         136
Electrical  characteristics                                 STM32F103xC, STM32F103xD, STM32F103xE

            PC Card/CompactFlash controller waveforms and timings

            Figure 32 through Figure 37 represent synchronous waveforms and Table 39 provides the

            corresponding timings. The results shown in this table are obtained with the following FSMC

            configuration:

            •   COM.FSMC_SetupTime = 0x04;

            •   COM.FSMC_WaitSetupTime = 0x07;

            •   COM.FSMC_HoldSetupTime = 0x04;

            •   COM.FSMC_HiZSetupTime = 0x00;

            •   ATT.FSMC_SetupTime = 0x04;

            •   ATT.FSMC_WaitSetupTime = 0x07;

            •   ATT.FSMC_HoldSetupTime = 0x04;

            •   ATT.FSMC_HiZSetupTime = 0x00;

            •   IO.FSMC_SetupTime = 0x04;

            •   IO.FSMC_WaitSetupTime = 0x07;

            •   IO.FSMC_HoldSetupTime = 0x04;

            •   IO.FSMC_HiZSetupTime = 0x00;

            •   TCLRSetupTime = 0;

            •   TARSetupTime = 0;

                Figure 32. PC Card/CompactFlash controller waveforms for common memory read

                                                            access

                )60&B1&(B 

                )60&B1&(B

                                                    WY 1&([$                   WK 1&([$,

                )60&B$>@

                                                    WG 15(*1&([                WK 1&([15(* 
                                                                                WK 1&([1,25'
                                                    WG 1,25'1&([               WK 1&([1,2:5

                )60&B15(*
                )60&B1,2:5
                )60&B1,25'

                )60&B1:(

                             WG 1&(B12(                         WZ 12(

                )60&B12(

                                                                    WVX '12(   WK 12('

                )60&B'>@

                                                                                                DLE

            1.  FSMC_NCE4_2 remains high (inactive  during  8-bit  access.

78/144                                       DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                Electrical        characteristics

Figure 33. PC Card/CompactFlash controller waveforms for common        memory write

                                          access

)60&B1&(B

)60&B1&(B   +LJK

                    WY 1&(B$                      WK 1&(B$,

)60&B$>@

                    WG 15(*1&(B                   WK 1&(B15(*
                                                     WK 1&(B1,25'
                    WG 1,25'1&(B                  WK 1&(B1,2:5

)60&B15(*
)60&B1,2:5
)60&B1,25'

WG 1&(B1:(                             WZ 1:(     WG 1:(1&(B

)60&B1:(

)60&B12(

                    0(0[+,=             WG '1:(

                                          WY 1:('   WK 1:('

)60&B'>@

                                                                       DLE

                    DocID14611 Rev 12                                  79/144

                                                                                        136
Electrical  characteristics                                         STM32F103xC, STM32F103xD, STM32F103xE

                Figure 34. PC    Card/CompactFlash controller waveforms for attribute memory read

                                                                    access

                )60&B1&(B

                                                      WY 1&(B$                 WK 1&(B$,

                )60&B1&(B      +LJK

                )60&B$>@

                )60&B1,2:5

                )60&B1,25'

                                               WG 15(*1&(B                     WK 1&(B15(*

                )60&B15(*

                )60&B1:(

                WG 1&(B12(                                       WZ 12(                         WG 12(1&(B

                )60&B12(

                                                                    WVX '12(     WK 12('

                )60&B'>@ 

                                                                                                   DLE

            1.  Only data bits 0...7 are read  (bits  8...15  are  disregarded).

80/144                                                DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                      Electrical characteristics

    Figure 35. PC Card/CompactFlash controller waveforms for attribute memory write

                                        access

    )60&B1&(B

    )60&B1&(B     +LJK

                          WY 1&(B$                                      WK 1&(B$,

    )60&B$>@

    )60&B1,2:5

    )60&B1,25'            WG 15(*1&(B

                                                                           WK 1&(B15(*

    )60&B15(*

    WG 1&(B1:(                          WZ 1:(

    )60&B1:(

                                           WG 1:(1&(B

    )60&B12(

                                                                WY 1:('

    )60&B'>@ 

                                                                                                  DLE

1.  Only data bits 0...7 are driven (bits 8...15 remains HiZ).

    Figure 36. PC Card/CompactFlash controller                  waveforms  for I/O space    read  access

    )60&B1&(B

    )60&B1&(B

                          WY 1&([$                                        WK 1&(B$,

    )60&B$>@

    )60&B15(*

    )60&B1:(

    )60&B12(

    )60&B1,2:5

    WG 1,25'1&(B                                                        WZ 1,25'

    )60&B1,25'

                                           WVX '1,25'                     WG 1,25''

    )60&B'>@

                                                                                                  DL%

                          DocID14611 Rev 12                                                       81/144

                                                                                                            136
Electrical characteristics                                  STM32F103xC, STM32F103xD, STM32F103xE

                 Figure 37. PC Card/CompactFlash controller waveforms for I/O space write access

             )60&B1&(B

             )60&B1&(B

                                           WY 1&([$                       WK 1&(B$,

               )60&B$>@

               )60&B15(*

               )60&B1:(

                )60&B12(

               )60&B1,25'

                     WG 1&(B1,2:5                                       WZ 1,2:5

              )60&B1,2:5

                                           $77[+,=  

                                                            WY 1,2:5'     WK 1,2:5'

              )60&B'>@

                                                                                             DLF

              Table  39. Switching characteristics for PC Card/CF read     and write cycles(1)(2)

Symbol                                     Parameter                            Min          Max         Unit

tv(NCEx-A)           FSMC_NCEx low (x = 4_1/4_2) to FSMC_Ay valid (y =

tv(NCE4_1-A)         0...10) FSMC_NCE4_1 low (x = 4_1/4_2) to FSMC_Ay                 -   0              ns

                     valid (y = 0...10)

th(NCEx-AI)          FSMC_NCEx high (x = 4_1/4_2) to FSMC_Ax invalid (x =

th(NCE4_1-AI)        0...10) FSMC_NCE4_1 high (x = 4_1/4_2) to FSMC_Ax     2.5               -           ns

                     invalid (x = 0...10)

td(NREG-NCEx)        FSMC_NCEx low to FSMC_NREG valid FSMC_NCE4_1                     -   5              ns

td(NREG-NCE4_1)      low to FSMC_NREG valid

th(NCEx-NREG)        FSMC_NCEx high to FSMC_NREG invalid FSMC_NCE4_1       tHCLK + 3         -           ns

th(NCE4_1-NREG)      high to FSMC_NREG invalid

td(NCE4_1-NOE)       FSMC_NCE4_1 low to FSMC_NOE low                                  -   5tHCLK +  2    ns

tw(NOE)              FSMC_NOE low width                                    8tHCLK –1.5    8tHCLK +  1    ns

td(NOE-NCE4_1        FSMC_NOE high to FSMC_NCE4_1 high                     5tHCLK + 2        -           ns

tsu(D-NOE)           FSMC_D[15:0] valid data before FSMC_NOE high          25                -           ns

th(NOE-D)            FSMC_D[15:0] valid data after FSMC_NOE high           15                -           ns

tw(NWE)              FSMC_NWE low width                                    8tHCLK – 1     8tHCLK +  2    ns

td(NWE-NCE4_1)       FSMC_NWE high to FSMC_NCE4_1 high                     5tHCLK + 2        -           ns

td(NCE4_1-NWE)       FSMC_NCE4_1 low to FSMC_NWE low                                  -   5tHCLK +  1.5  ns

tv(NWE-D)            FSMC_NWE low to FSMC_D[15:0] valid                               -   0              ns

th(NWE-D)            FSMC_NWE high to FSMC_D[15:0] invalid                 11tHCLK           -           ns

td(D-NWE)            FSMC_D[15:0] valid before FSMC_NWE high               13tHCLK           -           ns

82/144                                          DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                 Electrical characteristics

    Table 39. Switching characteristics for PC Card/CF read and write cycles(1)(2) (continued)

    Symbol                                   Parameter                Min     Max               Unit

tw(NIOWR)         FSMC_NIOWR low width                           8tHCLK +  3  -                 ns

tv(NIOWR-D)       FSMC_NIOWR low to FSMC_D[15:0] valid                -       5tHCLK +1         ns

th(NIOWR-D)       FSMC_NIOWR high to FSMC_D[15:0]       invalid  11tHCLK      -                 ns

td(NCE4_1-NIOWR)  FSMC_NCE4_1 low to FSMC_NIOWR valid                 -       5tHCLK+3ns        ns

th(NCEx-NIOWR)    FSMC_NCEx high to FSMC_NIOWR invalid           5tHCLK –  5  -                 ns

th(NCE4_1-NIOWR)  FSMC_NCE4_1 high to FSMC_NIOWR invalid

td(NIORD-NCEx)    FSMC_NCEx low to FSMC_NIORD valid FSMC_NCE4_1       -       5tHCLK + 2.5      ns

td(NIORD-NCE4_1)  low to FSMC_NIORD valid

th(NCEx-NIORD)    FSMC_NCEx high to FSMC_NIORD invalid           5tHCLK –  5  -                 ns

th(NCE4_1-NIORD)  FSMC_NCE4_1 high to FSMC_NIORD invalid

tsu(D-NIORD)      FSMC_D[15:0] valid before FSMC_NIORD high      4.5          -                 ns

td(NIORD-D)       FSMC_D[15:0] valid after FSMC_NIORD high       9            -                 ns

tw(NIORD)         FSMC_NIORD low width                           8tHCLK +  2  -                 ns

1.  CL = 15 pF.

2.  Guaranteed by characterization results.

                                             DocID14611 Rev 12                                  83/144

                                                                                                        136
Electrical  characteristics                    STM32F103xC, STM32F103xD, STM32F103xE

            NAND controller waveforms and timings

            Figure 38 through Figure 41 represent synchronous waveforms and Table 39 provides the

            corresponding timings. The results shown in this table are obtained with the following FSMC

            configuration:

            •  COM.FSMC_SetupTime = 0x01;

            •  COM.FSMC_WaitSetupTime = 0x03;

            •  COM.FSMC_HoldSetupTime = 0x02;

            •  COM.FSMC_HiZSetupTime = 0x01;

            •  ATT.FSMC_SetupTime = 0x01;

            •  ATT.FSMC_WaitSetupTime = 0x03;

            •  ATT.FSMC_HoldSetupTime = 0x02;

            •  ATT.FSMC_HiZSetupTime = 0x01;

            •  Bank = FSMC_Bank_NAND;

            •  MemoryDataWidth = FSMC_MemoryDataWidth_16b;

            •  ECC = FSMC_ECC_Enable;

            •  ECCPageSize = FSMC_ECCPageSize_512Bytes;

            •  TCLRSetupTime = 0;

            •  TARSetupTime = 0;

                             Figure 38. NAND controller waveforms for read access

               )60&B1&([       /RZ

               $/( )60&B$

               &/( )60&B$

               )60&B1:(

                                              WG $/(12(                           WK 12($/(

               )60&B12( 15(

                                               WVX '12(    WK 12('

               )60&B'>@

                                                                                   DLE

84/144                              DocID14611 Rev 12
STM32F103xC,  STM32F103xD, STM32F103xE                              Electrical characteristics

              Figure 39. NAND controller waveforms         for      write access

              )60&B1&([

              $/( )60&B$

              &/( )60&B$

                                              WG $/(1:(                          WK 1:($/(

              )60&B1:(

              )60&B12( 15(

                                   WY 1:('                         WK 1:('

              )60&B'>@

                                                                                          AIC

              Figure 40. NAND      controller waveforms for common  memory read   access

              )60&B1&([       /RZ

              $/( )60&B$

              &/( )60&B$

                                              WG $/(12(                          WK 12($/(

              )60&B1:(

                                              WZ 12(

              )60&B12(

                                              WVX '12(             WK 12('

              )60&B'>@

                                                                                          DLE

                                   DocID14611 Rev 12                                      85/144

                                                                                                    136
Electrical  characteristics                                STM32F103xC, STM32F103xD, STM32F103xE

                Figure 41. NAND controller waveforms for common memory write access

                )60&B1&([          /RZ

                $/( )60&B$

                &/( )60&B$

                             WG $/(1:(                      WZ 1:(                          WK 1:($/(

                )60&B1:(

                )60&B12(

                                                                 WG '1:(

                                                             WY 1:('       WK 1:('

                )60&B'>@

                                                                                                      DLE

                Table 40. Switching characteristics for NAND Flash read and write cycles(1)

                Symbol                    Parameter                         Min           Max           Unit

            td(D-NWE)(2)     FSMC_D[15:0] valid before FSMC_NWE high        5tHCLK + 12   -             ns

            tw(NOE)(2)       FSMC_NWE low width                             4tHCLK-1.5    4tHCLK+1.5    ns

                             FSMC_D[15:0] valid data before

            tsu(D-NOE)(2)    FSMC_NOE                                       25            -             ns

                             high

            th(NOE-D)(2)     FSMC_D[15:0] valid data after FSMC_NOE high    7             -             -

            tw(NWE)(2)       FSMC_NWE low width                             4tHCLK-1      4tHCLK+1      ns

            tv(NWE-D)(2)     FSMC_NWE low to FSMC_D[15:0] valid             -             0             ns

            th(NWE-D)(2)     FSMC_NWE high to FSMC_D[15:0] invalid          2tHCLK + 4    -             ns

            td(ALE-NWE)(3)   FSMC_ALE valid before FSMC_NWE low             -             3tHCLK + 1.5  ns

            th(NWE-ALE)(3)   FSMC_NWE high to FSMC_ALE invalid              3tHCLK + 4.5  -             ns

            td(ALE-NOE)(3)   FSMC_ALE valid before FSMC_NOE low             -             3tHCLK+ 2     ns

            th(NOE-ALE)(3)   FSMC_NWE high to FSMC_ALE invalid              3tHCLK+ 4.5   -             ns

            1.  CL = 15 pF.

            2.  Guaranteed   by characterization results.

            3.  Guaranteed   by design.

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STM32F103xC, STM32F103xD, STM32F103xE                                              Electrical characteristics

5.3.11  EMC characteristics

        Susceptibility tests are performed on a sample basis during device characterization.

        Functional EMS (electromagnetic susceptibility)

        While a simple application is executed on the device (toggling 2 LEDs through I/O ports).

        the device is stressed by two electromagnetic events until a failure occurs. The failure is

        indicated by the LEDs:

        •  Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

           a functional disturbance occurs. This test is compliant with the IEC 61000-4-2 standard.

        •  FTB: A Burst of Fast Transient voltage (positive and negative) is applied to VDD and

           VSS through a 100 pF capacitor, until a functional disturbance occurs. This test is
           compliant with the IEC 61000-4-4 standard.

        A device reset allows normal operations to be resumed.

        The test results are given in Table 41. They are based on the EMS levels and classes

        defined in application note AN1709.

                                  Table 41. EMS characteristics

           Symbol                Parameter                              Conditions                     Level/

                                                                                                       Class

        VFESD      Voltage limits to be applied on any I/O pin to  VDD = 3.3 V, LQFP144, TA = +25 °C,
                                                                   fHCLK = 72 MHz                      2B
                   induce a functional disturbance
                                                                   conforms to IEC 61000-4-2

                   Fast transient voltage burst limits to be       VDD = 3.3 V, LQFP144, TA = +25
                                                                   °C,
        VEFTB      applied through 100 pF on VDD and VSS                                               4A
                                                                   fHCLK = 72 MHz
                   pins to induce a functional disturbance         conforms to IEC 61000-4-4

        Designing hardened software to avoid noise problems

        EMC characterization and optimization are performed at component level with a typical

        application environment and simplified MCU software. It should be noted that good EMC

        performance is highly dependent on the user application and the software in particular.

        Therefore it is recommended that the user applies EMC software optimization and

        prequalification tests in relation with the EMC level requested for his application.

        Software recommendations

        The software flowchart must include the management of runaway conditions such as:

        •  Corrupted program counter

        •  Unexpected reset

        •  Critical Data corruption (control registers...)

        Prequalification trials

        Most of the common failures (unexpected reset and program counter corruption) can be

        reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1

        second.

                                  DocID14611 Rev 12                                                    87/144

                                                                                                               136
Electrical  characteristics                                   STM32F103xC, STM32F103xD, STM32F103xE

            To complete these trials, ESD stress can be applied directly on the device, over the range of

            specification values. When unexpected behavior is detected, the software can be hardened

            to prevent unrecoverable errors occurring (see application note AN1015).

            Electromagnetic Interference (EMI)

            The electromagnetic field emitted by the device are monitored while a simple application is

            executed (toggling 2 LEDs through the I/O ports). This emission test is compliant with

            IEC 61967-2 standard which specifies the test board and the pin loading.

                                                 Table 42. EMI  characteristics

               Symbol   Parameter            Conditions             Monitored     Max vs. [fHSE/fHCLK]    Unit

                                                                frequency band    8/48 MHz      8/72 MHz

                                    VDD = 3.3 V, TA = 25 °C,    0.1 to 30 MHz            8      12

                SEMI    Peak level  LQFP144 package             30 to 130 MHz            31     21        dBµV

                                    compliant with IEC          130 MHz to 1GHz          28     33

                                    61967-2                     SAE EMI Level            4      4          -

5.3.12      Absolute maximum ratings (electrical sensitivity)

            Based on three different tests (ESD, LU) using specific measurement methods, the device is

            stressed in order to determine its performance in terms of electrical sensitivity.

            Electrostatic discharge (ESD)

            Electrostatic discharges (a positive then a negative pulse separated by 1 second) are

            applied to the pins of each sample according to each pin combination. The sample size

            depends on the number of supply pins in the device (3 parts × (n+1) supply pins). This test

            conforms to the JESD22-A114/C101 standard.

                                    Table 43. ESD absolute maximum ratings

                Symbol              Ratings                     Conditions        Class      Maximum       Unit
                                                                                             value(1)

            VESD(HBM)   Electrostatic discharge          TA = +25 °C, conforming  2             2000

                        voltage (human body model)       to JESD22-A114

                        Electrostatic discharge          TA = +25 °C, conforming                           V

            VESD(CDM) voltage (charge device             to JESD22-C101           III           500

                        model)

            1.  Guaranteed by characterization results.

            Static latch-up

            Two complementary static tests are required on six parts to assess the latch-up

            performance:

            •   A supply overvoltage is applied to each power supply pin

            •   A current injection is applied to each input, output and configurable I/O pin

            These tests are compliant with EIA/JESD 78A IC latch-up standard.

88/144                                           DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                          Electrical characteristics

                             Table 44. Electrical sensitivities

        Symbol    Parameter                                 Conditions                         Class

              LU  Static latch-up class  TA = +105 °C conforming to JESD78A                    II level A

5.3.13  I/O current injection characteristics

        As a general rule, current injection to the I/O pins, due to external voltage below VSS or
        above VDD (for standard, 3 V-capable I/O pins) should be avoided during normal product
        operation. However, in order to give an indication of the robustness of the microcontroller in

        cases when abnormal injection accidentally happens, susceptibility tests are performed on a

        sample basis during device characterization.

        Functional susceptibilty to I/O current injection

        While a simple application is executed on the device,       the device is stressed by injecting

        current into the I/O pins programmed in floating input mode. While current is injected into

        the I/O pin, one at a time, the device is checked for functional failures.

        The failure is indicated by an out of range parameter: ADC error above a certain limit (>5

        LSB TUE), out of spec current injection on adjacent pins or other functional failure (for

        example reset, oscillator frequency deviation).

        The test results are given in Table 45

                  Table 45. I/O current                  injection  susceptibility

                                                                    Functional susceptibility

        Symbol               Description                            Negative        Positive        Unit

                                                                    injection       injection

                  Injected current on OSC_IN32,                     -0              +0

                  OSC_OUT32, PA4, PA5, PC13

        IINJ      Injected current on all FT pins                   -5              +0               mA

                  Injected current on any other pin                 -5              +5

                                         DocID14611 Rev 12                                           89/144

                                                                                                             136
Electrical characteristics                                                       STM32F103xC, STM32F103xD, STM32F103xE

5.3.14         I/O port characteristics

               General input/output characteristics

               Unless otherwise specified, the parameters given in Table 46 are derived from tests

               performed under the conditions summarized in Table 10. All I/Os are CMOS and TTL

               compliant.

                                              Table 46. I/O static characteristics

Symbol              Parameter                 Conditions                         Min                     Typ                Max                                                    Unit

          Standard IO input low                                                  –0.3                    -    0.28*(VDD-2 V)+0.8 V                                                 V

    VIL   level voltage                                   -

          IO FT(1) input low level                                               –0.3                    -    0.32*(VDD-2 V)+0.75 V                                                V

          voltage

          Standard IO input high                          -        0.41*(VDD-2 V)+1.3                    -                  VDD+0.3                                                V

          level voltage                                                          V

    VIH   IO FT(1) input high level           VDD > 2 V                                                                     5.5

          voltage                             VDD ≤2 V             0.42*(VDD-2 V)+1 V                    -                  5.2                                                    V

          Standard IO Schmitt

          trigger voltage                                                        200                     -                  -                                                      mV
          hysteresis(2)
    Vhys                                                  -

          IO FT Schmitt trigger                                            5% VDD(3)                     -                  -                                                      mV
          voltage hysteresis(2)

                                              VSS ≤VIN ≤VDD                      -                       -                  ±1
                                              Standard I/Os
    Ilkg  Input leakage current (4)                                                                                                                                                µA
                                              VIN= 5 V,
                                                       I/O FT                    -                       -                  3

    RPU   Weak pull-up equivalent             VIN = VSS                          30                      40                 50                                                     kΩ
          resistor(5)

    RPD   Weak pull-down                      VIN = VDD                          30                      40                 50                                                     kΩ
          equivalent resistor(5)

    CIO   I/O pin capacitance                             -                      -                       5                  -                                                      pF

1.  FT = Five-volt  tolerant.  In  order  to  sustain  a  voltage  higher  than  VDD+0.3  the  internal  pull-up/pull-down  resistors                                    must  be
    disabled.

2.  Hysteresis voltage between Schmitt trigger switching levels. Guaranteed by characterization results.

3.  With a minimum of 100 mV.

4.  Leakage could be higher than max. if negative current is injected on adjacent pins.

5.  MPuOllS-u/Np ManOdSpcuolln-dtroibwuntiroensitsottohressaerreiesderessiigsntaendcewisithmainitmruuemr(e~s1is0t%anocerdienr)s.eries with a switchable PMOS/NMOS. This

               All I/Os are CMOS and TTL compliant (no software configuration required). Their

               characteristics cover more than the strict CMOS-technology or TTL parameters. The

               coverage of these requirements is shown in Figure 42 and Figure 43 for standard I/Os, and

               in Figure 44 and Figure 45 for 5 V tolerant I/Os.

90/144                                                         DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                                       Electrical characteristics

                               Figure 42. Standard I/O input characteristics - CMOS port

6)(6),6

                                                   )(6$$            6)(6$$
                 

                      #-/3STANDARDREQUIREMENT6                                            

7)(MIN                                                                                                               )NPUTRANGE

                                                                                                         NOTGUARANTEED

                                                   

7),MAX             #-/3STANDARDREQUIREMENT6 ),6$$              6),6$$
 

        

                                                                                                                   6$$6

                                                                                                                              AIB

                               Figure 43. Standard              I/O       input characteristics - TTL               port

        6)(6),6

7)(MIN                         44,REQUIREMENTS   6)( 6

                                                                                                                      )NPUTRANGE

                                                        6)(6$$
                                                   NOTGUARANTEED

                                                                                                               

                                                                      6),6$$
   

7),MAX  

                               44,REQUIREMENTS                6),6

                                                                                                                      6$$6

                                                                                                                              AI

                               Figure 44. 5 V tolerant I/O input characteristics                       -    CMOS        port

6)(6),6

                      #-/3STANDARDREQUIREMENTS6 )(6$$             6)(6$$
              

                                                                                                                    )NPUTRANGE

                                                                                                                 NOTGUARANTEED

                              

               #-/3STANDARDREQUIRMENT6),6$$                6),6$$
 

                                                                                                                   6$$6

                                                                                                                        6$$

                                                                                                                              AIB

                                                   DocID14611 Rev 12                                                                       91/144

                                                                                                                                                   136
Electrical characteristics                                         STM32F103xC, STM32F103xD, STM32F103xE

                                Figure 45. 5 V tolerant I/O input characteristics - TTL port

        6)(6),6

                                44,REQUIREMENT6)(6

        

                                                            6)(
6$$
                         

                                                                                                              )NPUTRANGE
                                                                                                               NOTGUARANTEED
7)(MIN
                                                            6),
6$$
 
7),MAX
        

                            44,REQUIREMENTS6),6

                                                                                                          6$$6

                                                                                                                  AI

              Output driving current

              The GPIOs (general purpose input/outputs) can sink or source up to ±8 mA, and sink or

              source up to ± 20 mA (with a relaxed VOL/VOH) except PC13, PC14 and PC15 which can
              sink or source up to ±3 mA. When using the GPIOs PC13 to PC15 in output mode, the

              speed should not exceed 2 MHz with a maximum load of 30 pF.

              In the user application, the number of I/O pins which can drive current must be limited to

              respect the absolute maximum rating specified in Section 5.2:

              •     The sum of the currents sourced by all the I/Os on VDD, plus the maximum Run

                    consumption of the MCU sourced on VDD, cannot exceed the absolute maximum rating
                    IVDD (see Table 8).

              •     The sum of the currents sunk by all the I/Os on VSS plus the maximum Run

                    consumption of the MCU sunk on VSS cannot exceed the absolute maximum rating
                    IVSS (see Table 8).

              Output voltage levels

              Unless otherwise specified, the parameters given in Table 47 are derived from tests

              performed under ambient temperature and VDD supply voltage conditions summarized in
              Table 10. All I/Os are CMOS and TTL compliant.

                                         Table 47. Output voltage characteristics

                 Symbol                  Parameter                              Conditions               Min   Max              Unit

                 VOL(1)   Output low level voltage for an I/O pin               TTL port(3)                 -  0.4

                          when 8 pins are sunk at same time                     IIO = +8 mA                                     V

                 VOH(2)   Output high level voltage for an I/O pin          2.7 V < VDD < 3.6 V  VDD–0.4       -

                          when 8 pins are sourced at same time

                 VOL (1)  Output low level voltage for an I/O pin               CMOS port(3)                -  0.4

                          when 8 pins are sunk at same time                     IIO =+ 8mA                                      V

                 VOH (2)  Output high level voltage for an I/O pin          2.7 V < VDD < 3.6 V          2.4   -

                          when 8 pins are sourced at same time

92/144                                                   DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                       Electrical characteristics

                             Table 47. Output voltage characteristics (continued)

Symbol                       Parameter                                   Conditions             Min                Max        Unit

VOL(1)(4)         Output low level voltage for an I/O pin                                               -          1.3

                  when 8 pins are sunk at same time                      IIO = +20 mA                                            V

VOH(2)(4)         Output high level voltage for an I/O pin               2.7 V < VDD < 3.6 V    VDD–1.3            -

                  when 8 pins are sourced at same time

VOL(1)(4)         Output low level voltage for an I/O pin                                               -          0.4

                  when 8 pins are sunk at same time                      IIO = +6 mA                                             V

VOH(2)(4)         Output high level voltage for an I/O pin               2 V < VDD < 2.7 V      VDD–0.4            -

                  when 8 pins are sourced at same time

1.  The  tIhIOecsuurmrenotf  sunk by the device must     always respect  the absolute  maximum  rating  specified  in  Table  8
    and                      IIO (I/O ports and control  pins) must not  exceed IVSS.

2.  TTahbeleIIO8  current sourced by  the   device must always respect the absolute maximum     rating     specified   in
                  and the sum of IIO  (I/O  ports and control pins) must not exceed IVDD.

3.  TTL and CMOS outputs are compatible with JEDEC standards JESD36 and JESD52.

4.  Guaranteed by characterization results.

                                            DocID14611 Rev 12                                                              93/144

                                                                                                                                    136
Electrical  characteristics                                        STM32F103xC, STM32F103xD, STM32F103xE

            Input/output AC characteristics

            The definition and values of input/output AC characteristics are given in Figure 46 and

            Table 48, respectively.

            Unless otherwise specified, the parameters given in Table 48 are derived from tests

            performed under ambient temperature and VDD supply voltage conditions summarized in
            Table 10.

                                          Table 48. I/O AC characteristics(1)

            MODEx[1:0]       Symbol       Parameter                           Conditions                       Min  Max     Unit
            bit value(1)

                             fmax(IO)out  Maximum frequency(2)     CL =   50  pF,  VDD =   2  V to  3.6  V     -    2       MHz

                             tf(IO)out    Output high to low                                                   -    125(3)

                10                        level fall time          CL =   50  pF,  VDD =   2  V to  3.6  V                  ns

                             tr(IO)out    Output low to high                                                   -    125(3)

                                          level rise time

                             fmax(IO)out  Maximum frequency(2)     CL =   50  pF,  VDD =   2  V to  3.6  V     -    10      MHz

                             tf(IO)out    Output high to low                                                   -    25(3)

                01                        level fall time          CL =   50  pF,  VDD =   2  V to  3.6  V                  ns

                             tr(IO)out    Output low to high                                                   -    25(3)

                                          level rise time

                                                                   CL  =  30  pF,  VDD  =  2.7  V to 3.6    V  -    50      MHz

                             Fmax(IO)out  Maximum frequency(2)     CL  =  50  pF,  VDD  =  2.7  V to 3.6    V  -    30      MHz

                                                                   CL  =  50  pF,  VDD  =  2V   to 2.7 V       -    20      MHz

                                                                   CL  =  30  pF,  VDD  =  2.7  V to 3.6    V  -    5(3)

                11           tf(IO)out    Output high to low       CL  =  50  pF,  VDD  =  2.7  V to 3.6    V  -    8(3)

                                          level fall time                                                           12(3)

                                                                   CL  =  50  pF,  VDD  =  2V   to 2.7 V       -            ns

                                                                   CL  =  30  pF,  VDD  =  2.7  V to 3.6    V  -    5(3)

                             tr(IO)out    Output low to high       CL  =  50  pF,  VDD  =  2.7  V to 3.6    V  -    8(3)

                                          level rise time                                                           12(3)

                                                                   CL  =  50  pF,  VDD  =  2V   to 2.7 V       -

                                          Pulse width of external

                -            tEXTIpw      signals detected by      -                                           10   -       ns

                                          the EXTI controller

            1.  The I/O speed is configured using the MODEx[1:0] bits. Refer to the STM32F10xxx reference manual for a
                description of GPIO Port configuration register.

            2.  The maximum frequency is defined in Figure 46.

            3.  Guaranteed by design.

94/144                                    DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                                                          Electrical characteristics

                                     Figure 46. I/O AC characteristics definition

                                                                                           

                                                                                                 

                                                                                                       

            (;7(51$/     WU ,2 RXW                                                                          WI ,2 RXW

            287387

            21&/                                                                             7

                         0D[LPXPIUHTXHQF\LVDFKLHYHGLI WUWI ”  7DQGLIWKHGXW\F\FOHLV  
                                     ZKHQORDGHGE\&/VSHFLILHGLQWKHWDEOH³,2$&FKDUDFWHULVWLFV´

                                                                                                                                DLG

5.3.15  NRST pin characteristics

        The NRST pin input driver uses CMOS technology. It is connected to a permanent pull-up

        resistor, RPU (see Table 46).

        Unless otherwise specified, the parameters given in Table 49 are derived from tests

        performed under ambient temperature and VDD supply voltage conditions summarized in
        Table 10.

                                              Table 49. NRST pin                           characteristics

            Symbol                            Parameter                                       Conditions    Min        Typ  Max             Unit

        VIL(NRST)(1)     NRST Input low level voltage                                            -          –0.5       -    0.8             V

        VIH(NRST)(1)     NRST Input high level voltage                                           -             2       -    VDD+0.5

            Vhys(NRST)   NRST Schmitt trigger voltage                                            -             -       200  -               mV

                         hysteresis

            RPU          Weak pull-up equivalent resistor(2)                                  VIN = VSS     30         40   50              kΩ

            VF(NRST)(1)  NRST Input filtered pulse                                               -             -       -    100             ns

        VNF(NRST)(1)     NRST Input not filtered pulse                                           -          300        -    -               ns

        1.  Guaranteed by design.

        2.  The pull-up is designed with      ma intriumeumre(s~is1t0a%nceoridnesre).ries  with a switchable PMOS.  This PMOS contribution

            to the series resistance must be

                                              DocID14611 Rev 12                                                                      95/144

                                                                                                                                                  136
Electrical  characteristics                                    STM32F103xC, STM32F103xD,                                                   STM32F103xE

                                    Figure 47.      Recommended NRST pin protection

                ([WHUQDO                             9''

                UHVHWFLUFXLW   

                                       1567             538                               ,QWHUQDO5HVHW

                                                                                 )LOWHU

                               —)

                                                                                                                               670)

                                                                                                                                                      DLF

            1.  The reset network protects the device against parasitic resets.

            2.  The user must ensure that the  wleilvl enlootnbethteakNeRnSinTtopiancccaonungtobbyetlhoewdtheevicVeIL. (NRST)  max  level  specified  in
                Table 49. Otherwise the reset

5.3.16      TIM timer characteristics

            The parameters given in Table 50 are guaranteed by design.

            Refer to Section 5.3.14: I/O port characteristics for details on the input/output alternate

            function characteristics (output compare, input capture, external clock, PWM output).

                                               Table 50. TIMx(1) characteristics

                Symbol              Parameter                  Conditions        Min                                           Max                    Unit

                tres(TIM)    Timer resolution time        -                      1                                                  -         tTIMxCLK

                                                          fTIMxCLK = 72 MHz      13.9                                               -                     ns

                fEXT         Timer external clock         -                      0                                             fTIMxCLK/2             MHz

                             frequency on CH1 to CH4      fTIMxCLK = 72 MHz      0                                                  36                MHz

                ResTIM       Timer resolution             -                              -                                          16                    bit

                             16-bit counter clock period  -                      1                                             65536          tTIMxCLK

                tCOUNTER     when internal clock is       fTIMxCLK = 72 MHz      0.0139                                             910                   µs

                             selected

            tMAX_COUNT       Maximum possible count       -                              -                                     65536 × 65536  tTIMxCLK

                                                          fTIMxCLK = 72 MHz              -                                     59.6                       s

            1.  TIMx is used as a general term to refer to the TIM1, TIM2, TIM3 and TIM4 timers.

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STM32F103xC, STM32F103xD, STM32F103xE                                                                                    Electrical characteristics

5.3.17  Communications interfaces

        I2C interface characteristics

        The STM32F103xC, STM32F103xD and STM32F103xESTM32F103xF and STM32F103xG
        performance line I2C interface meets the requirements of the standard I2C communication

        protocol with the following restrictions: the I/O pins SDA and SCL are mapped to are not

        “true” open-drain. When configured as open-drain, the PMOS connected between the I/O

        pin and VDD is disabled, but is still present.

        The I2C characteristics are described in Table 51. Refer also to Section 5.3.14: I/O port

        characteristics for more details on the input/output alternate function characteristics (SDA

        and SCL).

                                                       Table 51. I2C characteristics

                                                                                                  Standard mode          Fast mode I2C(1)(2)
                                                                                                       I2C(1)(2)
            Symbol                      Parameter                                                                                                        Unit

                                                                                                  Min             Max    Min  Max

            tw(SCLL)              SCL clock low time                                              4.7             -      1.3  -                            µs

            tw(SCLH)              SCL clock high time                                             4.0             -      0.6  -

            tsu(SDA)              SDA setup time                                                  250             -      100  -

            th(SDA)               SDA data hold time                                              -    3450(3)           -    900(3)

            tr(SDA)               SDA and SCL rise time                                           -               1000   -    300                          ns
            tr(SCL)

            tf(SDA)               SDA and SCL fall time                                           -               300    -    300
            tf(SCL)

            th(STA)               Start condition hold time                                       4.0             -      0.6  -

            tsu(STA)              Repeated Start condition                                        4.7             -      0.6  -                            µs

                                  setup time

            tsu(STO)              Stop condition setup time                                       4.0             -      0.6  -                            μs

        tw(STO:STA)               Stop to Start condition time                                    4.7             -      1.3  -                            μs

                                  (bus free)

            Cb                    Capacitive load for each bus                                    -               400    -    400                          pF

                                  line

                                  Pulse width of the spikes

            tSP                   that are suppressed by the                                      0               50(4)  0    50(4)                        μs

                                  analog filter for standard and

                                  fast mode

        1.  Guaranteed by design.

        2.  faPcChLieK1vemtuhset  fbaestamt loedaestI22CMfrHezqutoenacciheisevaendstiatnmduasrdt  mode I2C frequencies. It must be at least 4 MHz    to
                                                                                                  be a multiple of 10 MHz in order to reach the I2C  fast
            mode maximum clock speed of 400 kHz.

        3.  The device must internally provide a hold time of at least 300ns for the SDA signal in order to bridge the
            undefined region on the falling edge of SCL.

        4.  The minimum width of the spikes filtered by the analog filter is above tSP(max).

                                                       DocID14611 Rev 12                                                                                 97/144

                                                                                                                                                                 136
Electrical  characteristics                                              STM32F103xC, STM32F103xD, STM32F103xE

                               Figure   48.  I2C bus           AC waveforms and measurement circuit

                                             s ͺ/Ϯ          s ͺ/Ϯ

                                                 ZW            ZW        Z^                ^dDϯϮ

                                                                                      ^

                               /ϸďƵƐ                                   Z^

                                                                                      ^>

                                                                                                     ^ d Z dZWd

                     ^ dZ d

                                                                                           ƚƐƵ;^dͿ                     ^ dZ d

                ^

            ƚĨ;^Ϳ                     ƚƌ;^Ϳ                ƚƐƵ;^Ϳ                                                 ƚǁ;^dK͗^dͿ

                               ƚŚ;^dͿ               ƚǁ;^>>Ϳ                ƚŚ;^Ϳ                 ^ dKW

                ^>

                     ƚǁ;^>,Ϳ                ƚƌ;^>Ϳ                     ƚĨ;^>Ϳ                            ƚƐƵ;^dKͿ

                                                                                                                        ĂŝϭϰϵϳϵĚ

            1.  Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

            2.  Rs: Series protection resistors.

            3.  Rp: Pull-up resistors.

            4.  VDD_I2C : I2C bus supply

                               Table 52. SCL frequency (fPCLK1= 36 MHz.,VDD_I2C = 3.3 V)(1)(2)

                                                                                                     I2C_CCR value

                                        fSCL (kHz)                                                   RP = 4.7 kΩ

                                        400                                                          0x801E

                                        300                                                          0x8028

                                        200                                                          0x803C

                                        100                                                          0x00B4

                                        50                                                           0x0168

                                        20                                                           0x0384

            1.  RP = External pull-up resistance, fSCL = I2C speed.

            2.  For speeds around 200 kHz, the tolerance on the achieved speed is of ±5%. For other speed ranges,                the
                tolerance on the achieved speed ±2%. These variations depend on the accuracy of the external
                components used to design the application.

98/144                                                DocID14611 Rev 12
STM32F103xC, STM32F103xD, STM32F103xE                                             Electrical characteristics

I2S - SPI characteristics

Unless otherwise specified, the parameters given in Table 53 for SPI or in Table 54 for I2S

are derived from tests performed under ambient temperature, fPCLKx frequency and VDD
supply voltage conditions summarized in Table 10.

Refer to Section 5.3.14: I/O port characteristics for more details on the input/output alternate
function characteristics (NSS, SCK, MOSI, MISO for SPI and WS, CK, SD for I2S).

                                             Table 53. SPI characteristics

    Symbol                        Parameter                      Conditions            Min     Max             Unit

    fSCK                    SPI clock frequency       Master mode                      -       18

    1/tc(SCK)                                         Slave mode                       -       18              MHz

    tr(SCK)                 SPI clock rise and fall   Capacitive load: C = 30 pF       -       8               ns

    tf(SCK)                 time

    DuCy(SCK)               SPI slave input clock     Slave mode                       30      70              %

                            duty cycle

    tsu(NSS)(1)             NSS setup time            Slave mode                       4tPCLK  -

    th(NSS)(1)              NSS hold time             Slave mode                       2tPCLK  -

    ttww((SSCCKKHL))((11))  SCK high and low time     Master mode, fPCLK = 36 MHz,     50      60
                                                      presc = 4

    ttssuu((MSII))((11))    Data input setup time     Master mode                      5       -

                                                      Slave mode                       5       -

    th(MI) (1)              Data input hold time      Master mode                      5       -

    th(SI)(1)                                         Slave mode                       4       -               ns

    ta(SO)(1)(2)            Data output access time   Slave mode, fPCLK = 20 MHz       0       3tPCLK

    tdis(SO)(1)(3)          Data output disable time  Slave mode                       2       10

    tv(SO) (1)              Data output valid time    Slave mode (after enable edge)   -       25

    tv(MO)(1)               Data output valid time    Master mode (after enable edge)  -       5

    th(SO)(1)               D