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STM32F103VBT6

器件型号:STM32F103VBT6
器件类别:微处理器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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STM32F103VBT6在线购买

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器件描述

32-BIT, FLASH, 72 MHz, RISC MICROCONTROLLER, PQFP100

32位, FLASH, 72 MHz, 精简指令集微控制器, PQFP100

参数

STM32F103VBT6功能数量 1
STM32F103VBT6端子数量 100
STM32F103VBT6最大工作温度 105 Cel
STM32F103VBT6最小工作温度 -40 Cel
STM32F103VBT6最大供电/工作电压 3.6 V
STM32F103VBT6最小供电/工作电压 2 V
STM32F103VBT6额定供电电压 3.3 V
STM32F103VBT6外部数据总线宽度 0.0
STM32F103VBT6输入输出总线数量 80
STM32F103VBT6线速度 72 MHz
STM32F103VBT6加工封装描述 14 × 14 MM, 0.50 MM PITCH, LQFP-100
STM32F103VBT6无铅 Yes
STM32F103VBT6欧盟RoHS规范 Yes
STM32F103VBT6状态 ACTIVE
STM32F103VBT6工艺 CMOS
STM32F103VBT6包装形状 SQUARE
STM32F103VBT6包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
STM32F103VBT6表面贴装 Yes
STM32F103VBT6端子形式 GULL WING
STM32F103VBT6端子间距 0.5000 mm
STM32F103VBT6端子涂层 镍 钯 金
STM32F103VBT6端子位置
STM32F103VBT6包装材料 塑料/环氧树脂
STM32F103VBT6温度等级 INDUSTRIAL
STM32F103VBT6ADC通道 Yes
STM32F103VBT6地址总线宽度 0.0
STM32F103VBT6位数 32
STM32F103VBT6最大FCLK时钟频率 16 MHz
STM32F103VBT6DMA通道 Yes
STM32F103VBT6微处理器类型 精简指令集微控制器
STM32F103VBT6PWM通道 Yes
STM32F103VBT6ROM编程 FLASH

文档预览

STM32F103VBT6器件文档内容

                                                  STM32F103x6
                             STM32F103x8 STM32F103xB

Performance line, ARM-based 32-bit MCU with Flash, USB, CAN,
seven 16-bit timers, two ADCs and nine communication interfaces

                                                                                                                                                    Preliminary Data

Features                                                 LQFP48      LQFP100                                            LQFP64      BGA100
                                                         7 x 7 mm   14 x 14 mm                                        10 x 10 mm  10 x 10 mm
Core: ARM 32-bit CortexTM-M3 CPU
                                                   Debug mode
    72 MHz, 90 DMIPS with 1.25 DMIPS/MHz
    Single-cycle multiplication and hardware         Serial wire debug (SWD) & JTAG interfaces

        division                                   Up to 80 fast I/O ports
    Nested interrupt controller with 43
                                                       32/49/80 5 V-tolerant I/Os
        maskable interrupt channels                   All mappable on 16 external interrupt
    Interrupt processing (down to 6 CPU
                                                          vectors
        cycles) with tail chaining                     Atomic read/modify/write operations

Memories                                          Up to 7 timers

    32-to-128 Kbytes of Flash memory                Up to three 16-bit timers, each with up to 4
    6-to-20 Kbytes of SRAM                              IC/OC/PWM or pulse counter

Clock, reset and supply management                   16-bit, 6-channel advanced control timer:
                                                              up to 6 channels for PWM output
    2.0 to 3.6 V application supply and I/Os                Dead time generation and emergency
    POR, PDR, and programmable voltage                      stop

        detector (PVD)                                 2 x 16-bit watchdog timers (Independent
    4-to-16 MHz quartz oscillator                       and Window)
    Internal 8 MHz factory-trimmed RC
    Internal 32 kHz RC                               SysTick timer: a 24-bit downcounter
    PLL for CPU clock
    Dedicated 32 kHz oscillator for RTC with     Up to 9 communication interfaces
                                                       Up to 2 x I2C interfaces (SMBus/PMBus)
        calibration                                    Up to 3 USARTs (ISO 7816 interface, LIN,
                                                          IrDA capability, modem control)
Low power                                             Up to 2 SPIs (18 Mbit/s)
                                                       CAN interface (2.0B Active)
    Sleep, Stop and Standby modes                   USB 2.0 full speed interface
    VBAT supply for RTC and backup registers
2 x 12-bit, 1 s A/D converters (16-channel)     Table 1. Device summary

    Conversion range: 0 to 3.6 V                       Reference              Root part number
    Dual-sample and hold capability
    Synchronizable with advanced control timer  STM32F103x6 STM32F103C6, STM32F103R6
    Temperature sensor
                                                  STM32F103x8       STM32F103C8, STM32F103R8
DMA                                                                STM32F103V8

    7-channel DMA controller
    Peripherals supported: timers, ADC, SPIs,

        I2Cs and USARTs

                                                  STM32F103xB STM32F103RB STM32F103VB

July 2007                                         Rev 2                                                                           1/67

This is preliminary information on a new product now in development or undergoing evaluation. Details are subject to              www.st.com                          1
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Contents  STM32F103xx

Contents

1     Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2     Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

      2.1 Device overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

      2.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

3     Pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

4     Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

5     Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

      5.1 Test conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

          5.1.1 Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

          5.1.2 Typical values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

          5.1.3 Typical curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

          5.1.4 Loading capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

          5.1.5 Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

          5.1.6 Power supply scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

          5.1.7 Current consumption measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

      5.2 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

      5.3 Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

          5.3.1 General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

          5.3.2 Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . 27

          5.3.3 Embedded reset and power control block characteristics . . . . . . . . . . . 28

          5.3.4 Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

          5.3.5 Supply current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

          5.3.6 External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

          5.3.7 Internal clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

          5.3.8 PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

          5.3.9 Memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

          5.3.10 EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

          5.3.11 Absolute maximum ratings (electrical sensitivity) . . . . . . . . . . . . . . . . . 42

          5.3.12 I/O port pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

          5.3.13 NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

2/67
STM32F103xx          Contents

             5.3.14  TIM timer characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
             5.3.15  Communications interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
             5.3.16  CAN (controller area network) interface . . . . . . . . . . . . . . . . . . . . . . . . . 54
             5.3.17  12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
             5.3.18  Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

6  Package characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

   6.1 Thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

7  Order codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

   7.1 Future family enhancements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

8  Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

                     3/67
List of tables  STM32F103xx

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Table 2.   Device features and peripheral counts (STM32F103xx performance line). . . . . . . . . . . . . . 7
Table 3.   Pin definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Table 4.   Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Table 5.   Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Table 6.   Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 7.   General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 8.   Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 9.   Embedded reset and power control block characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 10.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 11.  Maximum current consumption in Run and Sleep modes . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 12.  Maximum current consumption in Stop and Standby modes . . . . . . . . . . . . . . . . . . . . . . . 30
Table 13.  Typical current consumption in Run and Sleep modes . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Table 14.  Typical current consumption in Stop and Standby modes . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 15.  High-speed external (HSE) user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Table 16.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Table 17.  HSE 4-16 MHz oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 18.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 19.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Table 20.  LSI oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Table 21.  Low-power mode wakeup timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Table 22.  PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Table 23.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Table 24.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Table 25.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Table 26.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 27.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 28.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 29.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 30.  Output voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 31.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 32.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 33.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 34.  I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 35.  SCL frequency (fPCLK1= 36 MHz.,VDD = 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 36.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 37.  USB DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 38.  USB: Full speed electrical characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 39.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 40.  ADC accuracy (fPCLK2 = 14 MHz, fADC = 14 MHz, RAIN <10 k, VDDA = 3.3 V). . . . . . . . . 55
Table 41.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 42.  LFBGA100 - low profile fine pitch ball grid array package mechanical data. . . . . . . . . . . . 59
Table 43.  LQFP100 100-pin low-profile quad flat package mechanical data . . . . . . . . . . . . . . . . . 61
Table 44.  LQFP64 64 pin low-profile quad flat package mechanical data. . . . . . . . . . . . . . . . . . . . 62
Table 45.  LQFP48 48 pin low-profile quad flat package mechanical data. . . . . . . . . . . . . . . . . . . . 63
Table 46.  Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 47.  Order codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

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STM32F103xx      List of figures

List of figures

Figure 1.   STM32F103xx performance line block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Figure 2.   STM32F103xx performance line LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Figure 3.   STM32F103xx performance line LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 4.   STM32F103xx performance line LQFP48 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 5.   STM32F103xx performance line BGA100 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 6.   Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 7.   Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 8.   Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 9.   Power supply scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 10.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 11.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 12.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 13.  Typical application with a 8-MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 14.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Figure 15.  Unused I/O pin connection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figure 16.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Figure 17.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Figure 18.  I2C bus AC waveforms and measurement circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Figure 19.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Figure 20.  SPI timing diagram - slave mode and CPHA = 11). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Figure 21.  SPI timing diagram - master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Figure 22.  USB timings: definition of data signal rise and fall time . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Figure 23.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 24.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Figure 25.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . . . . . . . . . . 57
Figure 26.  Power supply and reference decoupling (VREF+ connected to VDDA). . . . . . . . . . . . . . . . . 57
Figure 27.  LFBGA100 - low profile fine pitch ball grid array package outline . . . . . . . . . . . . . . . . . . . 59
Figure 28.  Recommended PCB design rules (0.80/0.75 mm pitch BGA) . . . . . . . . . . . . . . . . . . . . . . 60
Figure 29.  LQFP100 100-pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . . . . . . . . . 61
Figure 30.  LQFP64 64 pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Figure 31.  LQFP48 48 pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

                 5/67
Introduction        STM32F103xx

1     Introduction

      This datasheet provides the STM32F103xx performance line ordering information and
      mechanical device characteristics.

      For information on programming, erasing and protection of the internal Flash memory
      please refer to the STM32F10xxx Flash programming reference manual, pm0042, available
      from www.st.com.

      For information on the Cortex-M3 core please refer to the Cortex-M3 Technical Reference
      Manual.

2     Description

      The STM32F103xx performance line family incorporates the high-performance ARM
      Cortex-M3 32-bit RISC core operating at a 72 MHz frequency, high-speed embedded
      memories (Flash memory up to 128Kbytes and SRAM up to 20 Kbytes), and an extensive
      range of enhanced I/Os and peripherals connected to two APB buses. All devices offer two
      12-bit ADCs, three general purpose 16-bit timers plus one PWM timer, as well as standard
      and advanced communication interfaces: up to two I2Cs and SPIs, three USARTs, an USB
      and a CAN.

      The STM32F103xx performance line family operates in the -40 to +105 C temperature
      range, from a 2.0 to 3.6 V power supply. A comprehensive set of power-saving mode allows
      to design low-power applications.

      The complete STM32F103xx performance line family includes devices in 4 different
      package types: from 48 pins to 100 pins. Depending on the device chosen, different sets of
      peripherals are included, the description below gives an overview of the complete range of
      peripherals proposed in this family.

      These features make the STM32F103xx performance line microcontroller family suitable for
      a wide range of applications:

       Motor drive and application control

       Medical and handheld equipment

       PC peripherals gaming and GPS platforms

       Industrial applications: PLC, inverters, printers, and scanners

       Alarm systems, Video intercom, and HVAC

      Figure 1 shows the general block diagram of the device family.

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STM32F103xx                                                                                        Description

2.1  Device overview

     Table 2. Device features and peripheral counts (STM32F103xx performance line)

                                   Peripheral        STM32F103Cx       STM32F103Rx                 STM32F103Vx

     Flash - Kbytes                                  32      64    32  64            128           64      128

     SRAM - Kbytes                                   10      20    10          20                      20

             Communication Timers  General purpose   2          3  2           3                       3

                                   Advanced Control      1             1                               1

                                   SPI               1          2  1           2                       2

                                   I2C               1          2  1           2                       2

                                   USART             2          3  2           3                       3

                                   USB               1          1  1           1                       1

                                   CAN               1          1  1           1                       1

     GPIOs                                               32            49                              80

     12-bit synchronized ADC                                2                         2
     Number of channels                              10 channels               16 channels

     CPU frequency                                                     72 MHz

     Operating voltage                                                 2.0 to 3.6 V

     Operating temperature                              LQFP48     -40 to +85 C / -40 to +105 C  LQFP100,
     Packages                                                                     LQFP64            BGA100

                                                                                                           7/67
Description            STM32F103xx

2.2          Overview

             ARM CortexTM-M3 core with embedded Flash and SRAM

             The ARM Cortex-M3 processor is the latest generation of ARM processors for embedded
             systems. It has been developed to provide a low-cost platform that meets the needs of MCU
             implementation, with a reduced pin count and low-power consumption, while delivering
             outstanding computational performance and an advanced system response to interrupts.

             The ARM Cortex-M3 32-bit RISC processor features exceptional code-efficiency, delivering
             the high-performance expected from an ARM core in the memory size usually associated
             with 8- and 16-bit devices.

             The STM32F103xx performance line family having an embedded ARM core, is therefore
             compatible with all ARM tools and software.

             Figure 1 shows the general block diagram of the device family.

             Embedded Flash memory

              Up to 128 Kbytes of embedded Flash is available for storing programs and data.

             Embedded SRAM

             Up to 20 Kbytes of embedded SRAM accessed (read/write) at CPU clock speed with 0 wait
             states.

             Nested vectored interrupt controller (NVIC)

             The STM32F103xx performance line embeds a Nested Vectored Interrupt Controller able to
             handle up to 43 maskable interrupt channels (not including the 16 interrupt lines of Cortex-
             M3) and 16 priority levels.
              Closely coupled NVIC gives low latency interrupt processing
              Interrupt entry vector table address passed directly to the core
              Closely coupled NVIC core interface
              Allows early processing of interrupts
              Processing of late arriving higher priority interrupts
              Support for tail-chaining
              Processor state automatically saved
              Interrupt entry restored on interrupt exit with no instruction overhead

             This hardware block provides flexible interrupt management features with minimal interrupt
             latency.

             External interrupt/event controller (EXTI)

             The external interrupt/event controller consists of 19 edge detectors lines used to generate
             interrupt/event requests. Each line can be independently configured to select the trigger
             event (rising edge, falling edge, both) and can be masked independently. A pending register
             maintains the status of the interrupt requests. The EXTI can detect external line with pulse
             width lower than the Internal APB2 clock period. Up to 80 GPIOs are connected to the 16
             external interrupt lines.

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STM32F103xx  Description

Clocks and startup

System clock selection is performed on startup, however the internal RC 8 MHz oscillator is
selected as default CPU clock on reset. An external 4-16 MHz clock can be selected and is
monitored for failure. During such a scenario, it is disabled and software interrupt
management follows. Similarly, full interrupt management of the PLL clock entry is available
when necessary (for example with failure of an indirectly used external oscillator).

Several prescalers allow the configuration of the AHB frequency, the High Speed APB
(APB2) and the low Speed APB (APB1) domains. The maximum frequency of the AHB and
the High Speed APB domains is 72 MHz. The maximum allowed frequency of the Low
Speed APB domain is 36 MHz.

Boot modes

At startup, boot pins are used to select one of three boot options:
Boot from User Flash
Boot from System Memory
Boot from SRAM

The boot loader is located in System Memory. It is used to reprogram the Flash memory by
using the USART.

Power supply schemes

VDD = 2.0 to 3.6 V: external power supply for I/Os and the internal regulator.
      Provided externally through VDD pins.

VSSA, VDDA = 2.0 to 3.6 V: external analog power supplies for ADC, Reset blocks, RCs
      and PLL. In VDD range (ADC is limited at 2.4 V).

VBAT = 1.8 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and backup
      registers (through power switch) when VDD is not present.

Power supply supervisor

The device has an integrated Power On Reset (POR)/Power Down Reset (PDR) circuitry. It
is always active, and ensures proper operation starting from/down to 2 V. The device
remains in reset mode when VDD is below a specified threshold, VPOR/PDR, without the need
for an external reset circuit.

The device features an embedded programmable voltage detector (PVD) that monitors the
VDD power supply and compares it to the VPVD threshold. An interrupt can be generated
when VDD drops below the VPVD and/or when VDD is higher than the VPVD threshold. The
interrupt service routine can then generate a warning message and/or put the MCU into a
safe state. The PVD is enabled by software.

Refer to Table 9: Embedded reset and power control block characteristics for the values of
VPOR/PDR and VPVD.

             9/67
Description  STM32F103xx

Note:        Voltage regulator

             The regulator has three operation modes: main (MR), low power (LPR) and power down.
              MR is used in the nominal regulation mode (Run)
              LPR is used in the Stop modes.
              Power down is used in Standby Mode: the regulator output is in high impedance: the

                   kernel circuitry is powered-down, inducing zero consumption (but the contents of the
                   registers and SRAM are lost)

             This regulator is always enabled after reset. It is disabled in Standby Mode, providing high
             impedance output.

             Low-power modes

             The STM32F103xx performance line supports three low-power modes to achieve the best
             compromise between low power consumption, short startup time and available wakeup
             sources:
              Sleep mode

                   In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can
                   wake up the CPU when an interrupt/event occurs.
              Stop mode
                   Stop mode allows to achieve the lowest power consumption while retaining the content
                   of SRAM and registers. All clocks in the 1.8 V domain are stopped, the PLL, the HSI
                   and the HSE RC oscillators are disabled. The voltage regulator can also be put either in
                   normal or in low power mode.
                   The device can be woken up from Stop mode by any of the EXTI line. The EXTI line
                   source can be one of the 16 external lines, the PVD output, the RTC alarm or the USB
                   wakeup.
              Standby mode
                   The Standby mode allows to achieve the lowest power consumption. The internal
                   voltage regulator is switched off so that the entire 1.8 V domain is powered off. The
                   PLL, the HSI and the HSE RC oscillators are also switched off. After entering Standby
                   mode, SRAM and registers content are lost except for registers in the Backup domain
                   and Standby circuitry.
                   The device exits Standby mode when an external reset (NRST pin), a IWDG reset, a
                   rising edge on the WKUP pin, or an RTC alarm occurs.

             The RTC, the IWDG, and the corresponding clock sources are not stopped by entering Stop
             or Standby mode.

             DMA

             The flexible 7-channel general-purpose DMA is able to manage memory-to-memory,
             peripheral-to-memory and memory-to-peripheral transfers. The DMA controller supports
             circular buffer management avoiding the generation of interrupts when the controller
             reaches the end of the buffer.

             Each channel is connected to dedicated hardware DMA requests, with support for software
             trigger on each channel. Configuration is made by software and transfer sizes between
             source and destination are independent.

             The DMA can be used with the main peripherals: SPI, I2C, USART, general purpose and
             advanced control timers TIMx and ADC.

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STM32F103xx  Description

RTC (real-time clock) and backup registers

The RTC and the backup registers are supplied through a switch that takes power either on
VDD supply when present or through the VBAT pin. The backup registers (ten 16-bit
registers) can be used to store data when VDD power is not present.

The real-time clock provides a set of continuously running counters which can be used with
suitable software to provide a clock calendar function, and provides an alarm interrupt and a
periodic interrupt. It is clocked by an external 32.768 kHz oscillator, the internal low power
RC oscillator or the High Speed External clock divided by 128. The internal low power RC
has a typical frequency of 32 kHz. The RTC can be calibrated using an external 512 Hz
output to compensate for any natural quartz deviation. The RTC features a 32-bit
programmable counter for long term measurement using the Compare register to generate
an alarm. A 20-bit prescaler is used for the time base clock and is by default configured to
generate a time base of 1 second from a clock at 32.768 kHz.

Independent watchdog

The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is
clocked from an independent 32 kHz internal RC and as it operates independently from the
main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog
to reset the device when a problem occurs, or as a free running timer for application time out
management. It is hardware or software configurable through the option bytes. The counter
can be frozen in debug mode.

Window watchdog

The window watchdog is based on a 7-bit downcounter that can be set as free running. It
can be used as a watchdog to reset the device when a problem occurs. It is clocked from the
main clock. It has an early warning interrupt capability and the counter can be frozen in
debug mode.

SysTick timer

This timer is dedicated for OS, but could also be used as a standard down counter. It
features:
A 24-bit down counter
Autoreload capability
Maskable system interrupt generation when the counter reaches 0.
Programmable clock source

General purpose timers (TIMx)

There are up to 3 synchronizable standard timers embedded in the STM32F103xx
performance line devices. These timers are based on a 16-bit auto-reload up/down counter,
a 16-bit prescaler and feature 4 independent channels each for input capture/output
compare, PWM or one pulse mode output. This gives up to 12 input captures / output
compares / PWMs on the largest packages. They can work together with the Advanced
Control Timer via the Timer Link feature for synchronization or event chaining.

The counter can be frozen in debug mode.

Any of the standard timers can be used to generate PWM outputs. Each of the timers has
independent DMA request generations.

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Description  STM32F103xx

             Advanced control timer (TIM1)

             The advanced control timer (TIM1) can be seen as a three-phase PWM multiplexed on 6
             channels. It can also be seen as a complete general-purpose timer. The 4 independent
             channels can be used for
              Input Capture
              Output Compare
              PWM generation (edge or center-aligned modes)
              One Pulse Mode output
              Complementary PWM outputs with programmable inserted dead-times.

             If configured as a standard 16-bit timer, it has the same features as the TIMx timer. If
             configured as the 16-bit PWM generator, it has full modulation capability (0-100%).

             The counter can be frozen in debug mode.

             Many features are shared with those of the standard TIM timers which have the same
             architecture. The advanced control timer can therefore work together with the TIM timers via
             the Timer Link feature for synchronization or event chaining.

             IC bus

             Up to two IC bus interfaces can operate in multi-master and slave modes. They can support
             standard and fast modes.

             They support dual slave addressing (7-bit only) and both 7/10-bit addressing in master
             mode. A hardware CRC generation/verification is embedded.

             They can be served by DMA and they support SM Bus 2.0/PM Bus.

             Universal synchronous/asynchronous receiver transmitter (USART)

             One of the USART interfaces is able to communicate at speeds of up to 4.5 Mbit/s. The
             other available interfaces communicate at up to 2.25 Mbit/s. They provide hardware
             management of the CTS and RTS signals, IrDA SIR ENDEC support, are ISO 7816
             compliant and have LIN Master/Slave capability.

             All USART interfaces can be served by the DMA controller.

             Serial peripheral interface (SPI)

             Up to two SPIs are able to communicate up to 18 Mbits/s in slave and master modes in full-
             duplex and simplex communication modes. The 3-bit prescaler gives 8 master mode
             frequencies and the frame is configurable from 8-bit to 16-bit. The hardware CRC
             generation/verification supports basic SD Card/MMC modes.

             Both SPIs can be served by the DMA controller.

             Controller area network (CAN)

             The CAN is compliant with specifications 2.0A and B (active) with a bit rate up to 1 Mbit/s. It
             can receive and transmit standard frames with 11-bit identifiers as well as extended frames
             with 29-bit identifiers. It has three transmit mailboxes, two receive FIFOs with 3 stages and
             14 scalable filter banks.

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STM32F103xx  Description

Universal serial bus (USB)

The STM32F103xx performance line embeds a USB device peripheral compatible with the
USB Full-speed 12 Mbs. The USB interface implements a full speed (12 Mbit/s) function
interface. It has software configurable endpoint setting and suspend/resume support. The
dedicated 48 MHz clock source is generated from the internal main PLL.

GPIOs (general-purpose inputs/outputs)

Each of the GPIO pins can be configured by software as output (push-pull or open-drain), as
input (with or without pull-up or pull-down) or as peripheral alternate function. Most of the
GPIO pins are shared with digital or analog alternate functions. All GPIOs are high current-
capable.

The I/Os alternate function configuration can be locked if needed following a specific
sequence in order to avoid spurious writing to the I/Os registers.

I/Os on APB2 with up to 18 MHz toggling speed

ADC (analog to digital converter)

Two 12-bit Analog to Digital Converters are embedded into STM32F103xx performance line
devices and each ADC shares up to 16 external channels, performing conversions in single-
shot or scan modes. In scan mode, automatic conversion is performed on a selected group
of analog inputs.

Additional logic functions embedded in the ADC interface allow:
Simultaneous sample and hold
Interleaved sample and hold
Single shunt

The ADC can be served by the DMA controller.

An analog watchdog feature allows very precise monitoring of the converted voltage of one,
some or all selected channels. An interrupt is generated when the converted voltage is
outside the programmed thresholds.

The events generated by the standard timers (TIMx) and the Advanced Control timer (TIM1)
can be internally connected to the ADC start trigger, injection trigger, and DMA trigger
respectively, to allow the application to synchronize A/D conversion and timers.

Temperature sensor

The temperature sensor has to generate a linear voltage with any variation in temperature.
The conversion range is between 2 V < VDDA < 3.6 V. The temperature sensor is internally
connected to the ADC_IN16 input channel which is used to convert the sensor output
voltage into a digital value.

Serial wire JTAG debug port (SWJ-DP)

The ARM SWJ-DP Interface is embedded. and is a combined JTAG and serial wire debug
port that enables either a serial wire debug or a JTAG probe to be connected to the target.
The JTAG TMS and TCK pins are shared respectively with SWDIO and SWCLK and a
specific sequence on the TMS pin is used to switch between JTAG-DP and SW-DP.

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Description                                                                                                                                                 STM32F103xx

             Figure 1. STM32F103xx performance line block diagram

                                       JTAG & SWD                pbus                Trace                                                       POWER
                                                                                  Controller                                                   VOLT. REG.
                                                                                                                                             3.3V TO 1.8V    VDD = 2 to 3.6V
                      JNTRST           CORTEX M3 CPU                Ibus                              flash obl      FLASH 128 KB                            VSS
                          JTDI                                                                            Interface        64 bit                @VDD
                                                                                                                                                            OSC_IN
             JTCK/SWCLK                Fmax: 72 MHz         Dbus                                                                                            OSC_OUT
              JTMS/SWDIO
                                       NVIC                 System     BusMatrix                      SRAM                                                   VBAT
                         JTDO                                                                         20 KB                                                 OSC32_IN
                         as AF                                                                                                                    @VDD      OSC32_OUT
                                                                                                                                                            ANTI_TAMP
                                 NRST  GP DMA                                                         PCLK1           PLL &                       XTAL OSC
                                 VDDA  7 channels                                                     PCLK2          CLOCK                        4-16 MHz    4 Channels
                                 VSSA                                                                                                                         4 Channels
                                                                                  AHB:Fmax=48/72 MHz   HCLK          MANAGT                                   8 Channels
                                80AF                                                                   FCLK                                                   RX,TX, CTS, RTS,
                            PA[15:0]                                                                                                                          SmartCard as AF
                            PB[15:0]   @VDDA                                                           RC 8 MHz                               IWDG             RX,TX, CTS, RTS,
                            PC[15:0]                                                                  RC 32 kHz                                                SmartCard as AF
                            PD[15:0]      SUPPLY                                                      @VDDA                                  Standby         MOSI,MISO,SCK,NSS
                            PE[15:0]   SUPERVISION                                                                                           interface       as AF
                                                                                                                                                             SCL,SDA,SMBAL
             4 Channels                                                                                                               @VBAT                  as AF
             3 compl. Channels                                                                                                                                SCL,SDA
             Brk input                 POR / PDR            Rst                                                                                               as AF
                                                                                                                                                             USBDP/CANTX
                    MOSI,MISO,                                                                                                               XTAL 32 kHz     USBDM/CANRX
                SCK,NSS as AF
              RX,TX, CTS, RTS,         PVD                  Int                   AHB2                AHB2                                        Backup                     ai14390
              SmartCard as AF                                                     APB2                APB1                                           reg
                                                                                                                                             RTC
                           16AF           EXTI                                                                                               AWU
                          VREF+        WAKEUP
                          VREF-                                                                                                       Backup interface

                                       GPIOA                                                                                                 TIM2

                                       GPIOB                                                                                                 TIM3

                                       GPIOC

                                                                    APB2 : Fmax=48 / 72 MHz                                                  TIM 4
                                                                                                             APB1 : Fmax=24 / 36 MHz
                                       GPIOD

                                       GPIOE                                                                                                 USART2
                                                                                                                                             USART3

                                                   TIM1                                                                               2x(8x16bit)SPI2
                                                   SPI1                                                                                         I2C1
                                                USART1                                                                                          I2C2
                                       @VDDA
                                             12bit ADC1 IF                                                                                   bxCAN
                                             12bit ADC2 IF                                                                                USB 2.0 FS
                                                                                                                                         SRAM 512B
                                           Temp sensor
                                                                                                                                              WWDG

             1. TA = 40 C to +105 C (junction temperature up to 125 C).
             2. AF = alternate function on I/O port pin.

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STM32F103xx                                               Pin descriptions

3  Pin descriptions

   Figure 2. STM32F103xx performance line LQFP100 pinout

                                          100 VDD_3
                                             99 VSS_3
                                                 98 PE1
                                                    97 PE0
                                                        96 PB9
                                                           95 PB8
                                                               94 BOOT0
                                                                  93 PB7
                                                                      92 PB6
                                                                         91 PB5
                                                                             90 PB4
                                                                                89 PB3
                                                                                    88 PD7
                                                                                       87 PD6
                                                                                           86 PD5
                                                                                               85 PD4
                                                                                                  84 PD3
                                                                                                      83 PD2
                                                                                                         82 PD1
                                                                                                             81 PD0
                                                                                                                80 PC12
                                                                                                                    79 PC11
                                                                                                                       78 PC10
                                                                                                                           77 PA15
                                                                                                                              76 PA14

                                 PE2 1    LQFP100         75 VDD_2
                                 PE3 2                    74 VSS_2
                                 PE4 3                    73 NC
                                 PE5 4                    72 PA 13
                                 PE6 5                    71 PA 12
                                VBAT 6                    70 PA 11
              PC13-ANTI_TAMP 7                            69 PA 10
                PC14-OSC32_IN 8                           68 PA 9
             PC15-OSC32_OUT 9                             67 PA 8
                              VSS_5 10                    66 PC9
                             VDD_5 11                     65 PC8
                            OSC_IN 12                     64 PC7
                        OSC_OUT 13                        63 PC6
                               NRST 14                    62 PD15
                                 PC0 15                   61 PD14
                                 PC1 16                   60 PD13
                                 PC2 17                   59 PD12
                                 PC3 18                   58 PD11
                               VSSA 19                    57 PD10
                              VREF- 20                    56 PD9
                             VREF+ 21                     55 PD8
                               VDDA 22                    54 PB15
                        PA0-WKUP 23                       53 PB14
                                  PA1 24                  52 PB13
                                  PA2 25                  51 PB12

                                          PA3 26
                                             VSS_4 27
                                                 VDD_4 28

                                                    PA4 29
                                                        PA5 30
                                                           PA6 31
                                                               PA7 32
                                                                  PC4 33
                                                                      PC5 34
                                                                         PB0 35
                                                                             PB1 36
                                                                                PB2 37
                                                                                    PE7 38
                                                                                       PE8 39
                                                                                           PE9 40
                                                                                               PE10 41
                                                                                                  PE11 42
                                                                                                      PE12 43
                                                                                                         PE13 44
                                                                                                             PE14 45
                                                                                                                PE15 46
                                                                                                                    PB10 47
                                                                                                                       PB11 48
                                                                                                                           VSS_1 49
                                                                                                                              VDD_1 50

                                                                                                                                        ai14391

                                                                                                                                                 15/67
Pin descriptions                                                                                        STM32F103xx
                 Figure 3. STM32F103xx performance line LQFP64 pinout

                                    VDD_ 3
                                       VSS_3
                                           PB9
                                              PB8
                                                  BOOT0
                                                     PB7
                                                         PB6
                                                            PB5
                                                                PB4
                                                                   PB3
                                                                       PD2
                                                                          PC12
                                                                              PC11
                                                                                 PC10
                                                                                     PA15
                                                                                         PA14

                          VBAT      64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49              VDD_2
        PC13-ANTI_TAMP                                                                           VSS_2
                                 1                                                       48      PA13
          PC14-OSC32_IN                                                                          PA12
       PC15-OSC32_OUT            2                                                       47      PA11
                                                                                                 PA10
               PD0 OSC_IN        3                                                       46      PA9
            PD1 OSC_OUT                                                                          PA8
                                 4                                                       45      PC9
                         NRST                                                                    PC8
                           PC0   5                                                       44      PC7
                           PC1                                                                   PC6
                           PC2   6                                                       43      PB15
                           PC3                                                                   PB14
                                 7                                                       42      PB13
                         VSSA                                                                    PB12
                         VDDA    8                                                       41
                  PA0-WKUP
                                 9       LQFP64                                          40
                            PA1
                            PA2  10                                                      39

                                 11                                                      38

                                 12                                                      37

                                 13                                                      36

                                 14                                                      35

                                 15                                                      34

                                 16                                                      33

                                    17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                     PA3
                                        VSS_4
                                            VDD_4

                                               PA4
                                                   PA5
                                                      PA6
                                                          PA7
                                                             PC4
                                                                 PC5
                                                                    PB0
                                                                        PB1
                                                                           PB2
                                                                               PB10
                                                                                  PB11
                                                                                      VSS_1
                                                                                          VDD_1

                                                                                                  ai14392

       Figure 4. STM32F103xx performance line LQFP48 pinout

                                         VDD_ 3
                                            VSS_3
                                                PB9
                                                   PB8
                                                       BOOT0
                                                          PB7
                                                              PB6
                                                                 PB5
                                                                     PB4
                                                                        PB3
                                                                            PA1 5
                                                                               PA1 4

                                        48 47 46 45 44 43 42 41 40 39 38 37              VDD_2
                                                                                         VSS_2
                          VBAT       1                                               36  PA13
        PC13-ANTI_TAMP                                                                   PA12
                                     2                                               35  PA11
          PC14-OSC32_IN                                                                  PA10
       PC15-OSC32_OUT                3                                               34  PA9
                                                                                         PA8
               PD0 OSC_IN            4                                               33  PB15
            PD1 OSC_OUT                                                                  PB14
                                     5                                               32  PB13
                         NRST                                                            PB12
                         VSSA        6   LQFP48                                      31
                         VDDA
                  PA0-WKUP           7                                               30

                            PA1      8                                               29
                            PA2
                                     9                                               28

                                     10                                              27

                                     11                                              26

                                     12                                              25

                                     13 14 15 16 17 18 19 20 21 22 23 24

                                        PA3
                                           PA4
                                               PA5
                                                  PA6
                                                      PA7
                                                         PB0
                                                             PB1
                                                                PB2
                                                                    PB10
                                                                       PB11
                                                                           VSS_1
                                                                              VDD_1

                                                                                         ai14393

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STM32F103xx                                                        Pin descriptions

Figure 5. STM32F103xx performance line BGA100 ballout

   1         2      3     4      5      6              7     8     9     10

   PC14-     PC13-
A OSC32_IN ANTI_TAMP PE2  PB9    PB7    PB4            PB3   PA15  PA14  APA13

   PC15-                                PD5
B OSC32_OUT VBAT    PE3   PB8    PB6                   PD2   PC11  PC10  PA12

C  OSC_IN VSS_5     PE4   PE1    PB5    PD6            PD3   PC12  PA9   PA11

D OSC_OUT VDD_5     PE5   PE0    BOOT0  PD7            PD4   PD0   PA8   PA10

E  NRST      PCD    PE6   VSS_4  VSS_3  VSS_2 VSS_1          PD1   PC9   PC7

F  PC0       PC1    PC3   VDD_4 VDD_3 VDD_2 VDD_1            NC    PC8   PC6

G  VSSA PA0-WKUP PA4      PC4    PB2    PE10           PE14  PB15  PD11  PD15

H  VREF     PA1    PA5   PC5    PE7    PE11           PE15  PB14  PD10  PD14

J  VREF+     PA2    PA6   PB0    PE8    PE12           PB10  PB13  PD9   PD13

K  VDDA      PA3    PA7   PB1    PE9    PE13           PB11  PB12  PD8   PD12

                                                                         AI16001

                                                                                17/67
Pin descriptions                                                                                               STM32F103xx

Table 3. Pin definitions
           Pins
                                          Pin name
BGA100                                                                                       Main function(3)  Default alternate functions
       LQFP48                                                                                  (after reset)
              LQFP64
                      LQFP100

                                                                    Type(1)
                                                                             I / O Level(2)

A3 - - 1          PE2/TRACECK                       I/O  FT                                  PE2               TRACECK

B3 - - 2          PE3/TRACED0                       I/O  FT                                  PE3               TRACED0

C3 - - 3          PE4/TRACED1                       I/O  FT                                  PE4               TRACED1

D3 - - 4          PE5/TRACED2                       I/O  FT                                  PE5               TRACED2

E3 - - 5          PE6/TRACED3                       I/O  FT                                  PE6               TRACED3

B2 1 1 6          VBAT                              S                                        VBAT
A2 2 2 7                                                                                     PC13
A1 3 3 8          PC13-ANTI_TAMP(4)                 I/O                                                        ANTI_TAMP
B1 4 4 9
                  PC14-OSC32_IN(4)                  I/O                                      PC14-OSC32_IN

                  PC15-OSC32_OUT(4) I/O                                                      PC15-OSC32_OUT

C2 - - 10         VSS_5                             S                                         VSS_5
                                                                                              VDD_5
D2 - - 11         VDD_5                             S                                        OSC_IN

C1 5 5 12         OSC_IN                            I

D1 6 6 13         OSC_OUT                           O                                        OSC_OUT

E1 7 7 14         NRST                              I/O                                      NRST

F1 - 8 15         PC0/ADC_IN10                      I/O                                      PC0               ADC_IN10

F2 - 9 16         PC1/ADC_IN11                      I/O                                      PC1               ADC_IN11

E2 - 10 17        PC2/ADC_IN12                      I/O                                      PC2               ADC_IN12

F3 - 11 18        PC3/ADC_IN13                      I/O                                      PC3               ADC_IN13

G1 8 12 19        VSSA                              S                                        VSSA
                                                                                             VREF-
H1 - - 20         VREF-                             S                                        VREF+
                                                                                             VDDA
J1 - - 21         VREF+                             S                                         PA0

K1 9 13 22        VDDA                              S                                         PA1

                  PA0-WKUP/                                                                   PA2              WKUP/USART2_CTS(6)/AD
                                                                                              PA3                            C_IN0/
G2 10 14 23       USART2_CTS/                       I/O
                                                                                                                     TIM2_CH1_ETR(6)
                  ADC_IN0/TIM2_CH1_ETR
                                                                                                                      USART2_RTS(6)/
H2 11 15 24       PA1/USART2_RTS/                   I/O                                                                   ADC_IN1/
                  ADC_IN1/TIM2_CH2
                                                                                                                        TIM2_CH2(6)
J2 12 16 25         PA2/USART2_TX/                  I/O
                  ADC_IN2/ TIM2_CH3                                                                                    USART2_TX(6)/
                                                                                                                 ADC_IN2/ TIM2_CH3(6)
K2 13 17 26        PA3/USART2_RX/                   I/O
                  ADC_IN3/TIM2_CH4                                                                                    USART2_RX(6)/
                                                                                                                  ADC_IN3/TIM2_CH4(6)

E4 - 18 27        VSS_4                             S                                        VSS_4
                                                                                             VDD_4
F4 - 19 28        VDD_4                             S

18/67
STM32F103xx                                                                                                    Pin descriptions

Table 3. Pin definitions (continued)
           Pins
                                          Pin name
BGA100                                                                                       Main function(3)  Default alternate functions
       LQFP48                                                                                  (after reset)
              LQFP64
                      LQFP100

                                                                    Type(1)
                                                                             I / O Level(2)

G3 14 20 29      PA4/SPI1_NSS/                      I/O                                           PA4                    SPI1_NSS(6)/
             USART2_CK/ADC_IN4                                                                    PA5           USART2_CK(6)/ ADC_IN4
                                                                                                  PA6
H3 15 21 30 PA5/SPI1_SCK/ ADC_IN5 I/O                                                                             SPI1_SCK(6)/ ADC_IN5
                                                                                                  PA7                   SPI1_MISO(6)/
J3 16 22 31    PA6/SPI1_MISO/                       I/O                                           PC4
             ADC_IN6/TIM3_CH1                                                                     PC5             ADC_IN6/TIM3_CH1(6)
                                                                                                  PB0                   SPI1_MOSI(6)/
K3 17 23 32    PA7/SPI1_MOSI/                       I/O                                           PB1
             ADC_IN7/TIM3_CH2                                                                PB2/BOOT1            ADC_IN7/TIM3_CH2(6)
                                                                                                  PE7                     ADC_IN14
G4 - 24 33   PC4/ADC_IN14                           I/O                                           PE8                     ADC_IN15
                                                                                                  PE9
H4 - 25 34   PC5/ADC_IN15                           I/O                                          PE10             ADC_IN8/TIM3_CH3(6)
                                                                                                 PE11             ADC_IN9/TIM3_CH4(6)
J4 18 26 35 PB0/ADC_IN8/ TIM3_CH3 I/O                                                            PE12
                                                                                                 PE13          I2C2_SCL/USART3_TX(5)(6)
K4 19 27 36 PB1/ADC_IN9/ TIM3_CH4 I/O                                                            PE14                     I2C2_SDA/
                                                                                                 PE15
G5 20 28 37  PB2 / BOOT1                            I/O FT                                       PB10                 USART3_RX(5)(6)

H5 - - 38    PE7                                    I/O FT                                       PB11                    SPI2_NSS(5)
                                                                                                 VSS_1                 /I2C2_SMBAl(5)/
J5 - - 39    PE8                                    I/O FT                                       VDD_1               USART3_CK(5)(6)/

K5 - - 40    PE9                                    I/O FT                                       PB12                   TIM1_BKIN(6)
                                                                                                                         SPI2_SCK(5)/
G6 - - 41    PE10                                   I/O FT                                       PB13                USART3_CTS(5)(6)/
                                                                                                                       TIM1_CH1N (6)
H6 - - 42    PE11                                   I/O FT                                       PB14                   SPI2_MISO(5)
                                                                                                                     /USART3_RTS(5)(6)
J6 - - 43    PE12                                   I/O FT                                                             TIM1_CH2N (6)

K6 - - 44    PE13                                   I/O FT

G7 - - 45    PE14                                   I/O FT

H7 - - 46    PE15                                   I/O FT

J7 21 29 47  PB10/I2C2_SCL/                         I/O FT
               USART3_TX

K7 22 30 48  PB11/I2C2_SDA /                        I/O FT
                USART3_RX

E7 23 31 49  VSS_1                                  S

F7 24 32 50  VDD_1                                  S

                                   PB12/SPI2_NSS /
K8 25 33 51 I2C2_SMBAl/ USART3_CK / I/O FT

                                       TIM1_BKIN

J8 26 34 52  PB13/SPI2_SCK /                        I/O FT
H8 27 35 53    USART3_CTS /                         I/O FT
                 TIM1_CH1N

             PB14/SPI2_MISO /
               USART3_RTS /
                 TIM1_CH2N

                                                                                                               19/67
Pin descriptions                                                                                               STM32F103xx

Table 3. Pin definitions (continued)
           Pins
                                          Pin name
BGA100                                                                                       Main function(3)  Default alternate functions
       LQFP48                                                                                  (after reset)
              LQFP64
                      LQFP100

                                                                    Type(1)
                                                                             I / O Level(2)

G8 28 36 54         PB15/SPI2_MOSI                  I/O FT                                   PB15                   SPI2_MOSI(5)/
                        TIM1_CH3N                   I/O FT                                   PD8                    TIM1_CH3N(6)
K9 -   - 55                  PD8                   I/O FT                                   PD9
J9 -   - 56                  PD9                   I/O FT                                   PD10                    USART1_CK/
H9 -    - 57                 PD10                   I/O FT                                   PD11                TIM1_CH1(6)/MCO
G9 -    - 58                 PD11                   I/O FT                                   PD12
K10 -   - 59                 PD12                   I/O FT                                   PD13                  USART1_TX(6)/
J10 -   - 60                 PD13                   I/O FT                                   PD14                    TIM1_CH2(6)
H10 -   - 61                 PD14                   I/O FT                                   PD15
G10 -   - 62                 PD15                   I/O FT                                   PC6                   USART1_RX(6)/
F10 -  37 63                  PC6                   I/O FT                                   PC7                     TIM1_CH3(6)
E10    38 64                  PC7                   I/O FT                                   PC8                    USART1_CTS/
F9    39 65                  PC8                   I/O FT                                   PC9                      CANRX(6)/
E9 -  40 66                  PC9                   I/O FT                                    PA8
                                                                                                               TIM1_CH4(6) / USBDM
D9 29 41 67         PA8/USART1_CK/                  I/O FT                                    PA9                   USART1_RTS/
                     TIM1_CH1/MCO                                                                                      CANTX(6) /
C9 30 42 68         PA9/USART1_TX/                  I/O FT                                   PA10
                                                                                                               TIM1_ETR(6) / USBDP
D10 31 43 69             TIM1_CH2                   I/O FT                                   PA11                          PA13
                   PA10/USART1_RX/
C10 32 44 70                                                                                                              PA14
                         TIM1_CH3                                                                                         PA15
B10 33 45 71      PA11 / USART1_CTS/                I/O FT                                   PA12

A10 34 46 72        CANRX / USBDM/                  I/O FT                                   JTMS/SWDIO
F8 - - 73                TIM1_CH4
E6 35 47 74                                         Not connected
F6 36 48 75       PA12 / USART1_RTS/
A9 37 49 76         CANTX / USBDP/                   S                                            VSS_2
A8 38 50 77              TIM1_ETR                    S                                            VDD_2
B9 - 51 78         PA13/JTMS/SWDIO                  I/O FT                                   JTCK/SWCLK
B8 - 52 79
C8 - 53 80                   VSS_2                  I/O FT                                   JTDI
                            VDD_2
                   PA14/JTCK/SWCLK                  I/O FT                                   PC10
                         PA15/JTDI
                             PC10                   I/O FT                                   PC11
                             PC11
                             PC12                   I/O FT                                   PC12

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STM32F103xx                                                                                                    Pin descriptions

Table 3. Pin definitions (continued)
           Pins
                                          Pin name
BGA100                                                                                       Main function(3)  Default alternate functions
       LQFP48                                                                                  (after reset)
              LQFP64
                      LQFP100

                                                                    Type(1)
                                                                             I / O Level(2)

D8 5  5 81            PD0                           I/O FT                                    OSC_IN(7)
E8 6  6 82            PD1                           I/O FT                                   OSC_OUT(7)

B7    54 83           PD2/TIM3_ETR                  I/O FT                                   PD2               TIM3_ETR

C7 - - 84             PD3                           I/O FT                                   PD3

D7 - - 85             PD4                           I/O FT                                   PD4

B6 - - 86             PD5                           I/O FT                                   PD5

C6 - - 87             PD6                           I/O FT                                   PD6

D6 - - 88             PD7                           I/O FT                                   PD7

A7 39 55 89 PB3/JTDO/TRACESWO I/O FT                                                         JTDO              PB3/TRACESWO

A6 40 56 90           PB4/JNTRST                    I/O FT                                   JNTRST            PB4

C5 41 57 91           PB5/I2C1_SMBAl                I/O                                      PB5                 I2C1_SMBAl

B5 42 58 92 PB6/I2C1_SCL/ TIM4_CH1 I/O FT                                                    PB6                I2C1_SCL(6)/
                                                                                                               TIM4_CH1(5)(6)
A5 43 59 93 PB7/I2C1_SDA/ TIM4_CH2 I/O FT                                                    PB7
                                                                                                                I2C1_SDA(6)/
                                                                                                               TIM4_CH2(5) (6)

D5 44 60 94                BOOT0                     I                                       BOOT0             TIM4_CH3(5) (6)
B4 45 61 95           PB8/TIM4_CH3                  I/O FT                                     PB8             TIM4_CH4(5) (6)
A4 46 62 96           PB9/TIM4_CH4                  I/O FT                                     PB9
D4 - - 97             PE0/TIM4_ETR                  I/O FT                                     PE0              TIM4_ETR(5)

C4 - - 98             PE1                           I/O FT                                   PE1

E5 47 63 99           VSS_3                                  S                               VSS_3

F5 48 64 100          VDD_3                                  S                               VDD_3

1. I = input, O = output, S = supply, HiZ = high impedance.

2. FT= 5 V tolerant.

3. Function availability depends on the chosen device. Refer to Table 2 on page 7.

4. PC13, PC14 and PC15 are supplied through the power switch, and so their use in ouptut mode is limited: they can be used
     only in output 2 MHz mode with a maximum load of 30 pF and only one pin can be put in output mode at a time.

5. Available only on devices with a Flash memory density equal or higher than 64 Kbytes.

6. This alternate function can be remapped by software to some other port pins (if available on the used package). For more
     details, refer to the Alternate function I/O and debug configuration section in the STM32F10xxx reference manual,
     UM0306, available from the STMicroelectronics website: www.st.com.

7. For the LQFP48 and LQFP64 packages, the pins number 5 and 6 are configured as OSC_IN/OSC_OUT after reset,
     however the functionality of PD0 and PD1 can be remapped by software on these pins.

                                                                                                                                21/67
Memory mapping                                                                                           STM32F103xx

4      Memory mapping

       The memory map is shown in Figure 6.

       Figure 6. Memory map

                                                                                            APB memory space

                                                                                            0xFFFF FFFF

                                                                                                         reserved

                                                                                            0xE010 0000  reserved         4 Kbits
                                                                                            0x6000 0000  reserved         1 Kbit
                                                                                            0x4002 3400  reserved         3 Kbits
                                                                                            0x4002 3000  reserved

                0xFFFF FFFF                                                                 0x4002 2400  Flash Interface 1 Kbit
                0xFFFF F000                                                                 0x4002 2000

                7                                                                                        reserved         3 Kbits

                                                                                            0x4002 1400

                0xE010 0000 Cortex-M3 Internal                                              0x4002 1000    RCC            1 Kbit
                                                                                            0x4002 0400  reserved         3 Kbits
                0xE000 0000  Peripherals                                                                                  1 Kbit
                                                                                                           DMA

                                                                                            0x4002 0000

                     6                                                                                   reserved         1 Kbit

                0xC000 0000                                                                 0x4001 3C00  USART1           1 Kbit
                                                                                            0x4001 3800  reserved         1 Kbit
                     5                                                                      0x4001 3400                   1 Kbit
                                                                                            0x4001 3000    SPI1           1 Kbit
                0xA000 0000                                                                 0x4001 2C00    TIM1           1 Kbit
                                                                                            0x4001 2800   ADC2            1 Kbit
                                                                                            0x4001 2400    ADC1

            4                                   0x1FFF FFFF     reserved                    0x4001 1C00  reserved         2 Kbits
                                                0x1FFF F9FF  OPTION BYTES                   0x4001 1800
       0x8000 0000                                                                          0x4001 1400    Port E         1 Kbit
                                                0x1FFF F800                                 0x4001 1000    Port D         1 Kbit
            3                                                                               0x4001 0C00    Port C         1 Kbit
                                                                             SYSTEM MEMORY  0x4001 0800    Port B         1 Kbit
       0x6000 0000                              0x1FFF F000                                 0x4001 0400    Port A         1 Kbit
                                                                                            0x4001 0000     EXTI          1 Kbit
            2                                                                                              AFIO           1 Kbit

       0x4000 0000 PERIPHERALS                                                                           reserved         35 Kbits

                                                             reserved                       0x4000 7400          PWR      1 Kbit
                                                                                            0x4000 7000          BKP      1 Kbit
                     1                                                                      0x4000 6C00                   1 Kbit
                                                                                            0x4000 6800       reserved    1 Kbit
                0x2000 0000                                                                 0x4000 6400         bxCAN     1 Kbit
                                                                                            0x4000 6000  shared 512 byte  1 Kbit
                                                                                            0x4000 5C00  USB/CAN SRAM     1 Kbit
                                                                                            0x4000 5800    USB Registers  1 Kbit
                                                                                            0x4000 5400
                                                                                                                 I2C2
                                                                                                                 I2C1

                             SRAM

                     0                          0x0801 FFFF  FLASH                          0x4000 4C00  reserved         2 Kbits
                                                0x0800 0000                                 0x4000 4800  USART3
                0x0000 0000                                                                 0x4000 4400  USART2           1 Kbit
                                                                                                                          1 Kbit

                             CODE                                                                        reserved         2 Kbits

                                   Reserved                                                 0x4000 3C00    SPI2           1 Kbit
                                                                                            0x4000 3800  reserved         1 Kbit
                                                                                            0x4000 3400                   1 Kbit
                                                                                            0x4000 3000    IWDG           1 Kbit
                                                                                            0x4000 2C00   WWDG            1 Kbit
                                                                                            0x4000 2800
                                                                                                            RTC

                                                                                            0x4000 0C00  reserved         7 Kbits
                                                                                            0x4000 0800
                                                                                            0x4000 0400    TIM4           1 Kbit
                                                                                            0x4000 0000    TIM3           1 Kbit
                                                                                                           TIM2           1 Kbit

                                                                                                                   ai14394

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STM32F103xx                        Electrical characteristics

5      Electrical characteristics

5.1    Test conditions

5.1.1  Unless otherwise specified, all voltages are referred to VSS.

5.1.2  Minimum and maximum values

5.1.3  Unless otherwise specified the minimum and maximum values are guaranteed in the worst
5.1.4  conditions of ambient temperature, supply voltage and frequencies by tests in production on
5.1.5  100% of the devices with an ambient temperature at TA=25C and TA=TAmax (given by the
       selected temperature range).
       Data based on characterization results, design simulation and/or technology characteristics
       are indicated in the table footnotes and are not tested in production. Based on
       characterization, the minimum and maximum values refer to sample tests and represent the
       mean value plus or minus three times the standard deviation (mean3).

       Typical values

       Unless otherwise specified, typical data are based on TA = 25 C, VDD = 3.3 V (for the
       2 V VDD 3.6 V voltage range). They are given only as design guidelines and are not
       tested.
       Typical ADC accuracy values are determined by characterization of a batch of samples from
       a standard diffusion lot over the full temperature range, where 95% of the devices have an
       error less than or equal to the value indicated (mean2).

       Typical curves

       Unless otherwise specified, all typical curves are given only as design guidelines and are
       not tested.

       Loading capacitor

       The loading conditions used for pin parameter measurement are shown in Figure 7.

       Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 8.

                                   23/67
Electrical characteristics                                                                     STM32F103xx
                  Figure 7. Pin loading conditions     Figure 8. Pin input voltage

       C = 50 pF                  STM32F103xx pin                                                                             STM32F103xx pin

                                              ai14141                                                         VIN

                                                                                                                                                   ai14142

5.1.6  Power supply scheme

       Figure 9. Power supply scheme

                  1.8-3.6 V       VBAT 3.3 V                                                            Backup circuitry
                                                                                                         (OSC32K,RTC,
                                                                        Po wer swi tch                   Wake-up logic

                                                                                                       Backup registers)

                                  GP I/Os              O UT                             Level shifter    IO
                                                        IN                                             Logic

                               VDD                                                                                Kernel logic
                                          VDD                                                                         (CPU,
                                                                                                                      Digital
                                     1/2/3/4/5
                                                                                                                  & Memories)

                  5 100 nF           VSS             Regulator
                  + 1 10 F     1/2/3/4/5     3.3V

       VDD                         VDDA                    ADC
                                  VREF+
       10 nF                VREF  VREF-                                                                 Analog:
       + 1 F                                                                                          RCs, PLL,
                  10 nF            VSSA
                  + 1 F                                                                                    ...

                                                                                                                                ai14125

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STM32F103xx                                               Electrical characteristics

5.1.7  Current consumption measurement

       Figure 10. Current consumption measurement scheme

             IDD_VBAT
                            VBAT

             IDD
                    VDD

             VDDA

                                  ai14126

                                                          25/67
Electrical characteristics                                                               STM32F103xx

5.2    Absolute maximum ratings

       Stresses above the absolute maximum ratings listed in Table 4: Voltage characteristics,
       Table 5: Current characteristics, and Table 6: Thermal characteristics may cause permanent
       damage to the device. These are stress ratings only and functional operation of the device
       at these conditions is not implied. Exposure to maximum rating conditions for extended
       periods may affect device reliability.

       Table 4. Voltage characteristics

       Symbol               Ratings                                        Min           Max            Unit

       VDDVSS              External 3.3 V supply voltage (including VDDA  0.3          4.0
                            and VDD)(1)

                            Input voltage on five volt tolerant pin(2)     VSS -0.3      +5.5           V

       VIN                  Input voltage on any other pin(2)              VSS -0.3      VDD+0.3

       |VDDx| Variations between different power pins                      50            50
                                                                                                      mV
       |VSSX -VSS| Variations between all the different ground pins        50
                                                                                         50

       VESD(HBM)            Electrostatic discharge voltage (human body        see Section 5.3.11:
                            model)                                         Absolute maximum ratings

                                                                              (electrical sensitivity)

       1. All 3.3 V power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external 3.3 V
            supply.

       2. IINJ(PIN) must never be exceeded (see Table 5: Current characteristics). This is implicitly insured if VIN
            maximum is respected. If VIN maximum cannot be respected, the injection current must be limited
            externally to the IINJ(PIN) value. A positive injection is induced by VIN>VDD while a negative injection is
            induced by VIN < VSS.

       Table 5. Current characteristics

       Symbol                            Ratings                                         Max.           Unit

            IVDD            Total current into VDD power lines (source)(1)               150
            IVSS            Total current out of VSS ground lines (sink)(1)              150
             IIO            Output current sunk by any I/O and control pin                25
                            Output current source by any I/Os and control pin            -25
       IINJ(PIN) (2)(3)     Injected current on NRST pin
       IINJ(PIN)(2)         Injected current on HSE OSC_IN and LSE OSC_IN pins                          mA
                            Injected current on any other pin(4)                         5
                            Total injected current (sum of all I/O and control pins)(4)  5
                                                                                         5
                                                                                          25

       1. All 3.3 V power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external 3.3 V
            supply.

       2. IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected. If VIN maximum
            cannot be respected, the injection current must be limited externally to the IINJ(PIN) value. A positive
            injection is induced by VIN > VDD while a negative injection is induced by VIN < VSS.

       3. Negative injection disturbs the analog performance of the device. See note in Section 5.3.17: 12-bit ADC
            characteristics.

       4. When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum of the
            positive and negative injected currents (instantaneous values). These results are based on
            characterization with IINJ(PIN) maximum current injection on four I/O port pins of the device.

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STM32F103xx                                                        Electrical characteristics

       Table 6. Thermal characteristics

             Symbol                           Ratings              Value                   Unit

             TSTG               Storage temperature range          65 to +150             C
              TJ
                     Maximum junction temperature (see Thermal characteristics)

5.3    Operating conditions

5.3.1  General operating conditions

5.3.2  Table 7. General operating conditions

             Symbol  Parameter                         Conditions  Min Max Unit

             fHCLK   Internal AHB clock frequency                  0      72
             fPCLK1  Internal APB1 clock frequency
             fPCLK2  Internal APB2 clock frequency                 0      36 MHz
              VDD
              VBAT     Standard operating voltage                  0      72
                        Backup operating voltage
               TA     Ambient temperature range                    2      3.6              V

                                                                   1.8 3.6                 V

                                                                   -40 105                 C

       Operating conditions at power-up / power-down

       The parameters given in Table 8 are derived from tests performed under the ambient
       temperature condition summarized in Table 7.

       Table 8. Operating conditions at power-up / power-down

       Symbol        Parameter                         Conditions  Min Typ Max Unit

                                                                   20                      s/V

             tVDD    VDD rise/fall time rate                                    20 ms/V

                                                                                           27/67
Electrical characteristics                                               STM32F103xx

5.3.3  Embedded reset and power control block characteristics
5.3.4
       The parameters given in Table 9 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 7.

       Table 9. Embedded reset and power control block characteristics

       Symbol               Parameter       Conditions                   Min Typ Max Unit

                                            PLS[2:0]=000 (rising edge)   2.1 2.18 2.26 V

                                            PLS[2:0]=000 (falling edge)  2 2.08 2.16 V

                                            PLS[2:0]=001 (rising edge)   2.19 2.28 2.37 V

                                            PLS[2:0]=001 (falling edge)  2.09 2.18 2.27 V

                                            PLS[2:0]=010 (rising edge)   2.28 2.38 2.48 V

                                            PLS[2:0]=010 (falling edge)  2.18 2.28 2.38 V

                                            PLS[2:0]=011 (rising edge)   2.38 2.48 2.58 V

                 Programmable voltage       PLS[2:0]=011 (falling edge)  2.28 2.38 2.48 V
                 detector level selection   PLS[2:0]=100 (rising edge)
       VPVD                                                              2.47 2.58 2.69 V

                                            PLS[2:0]=100 (falling edge)  2.37 2.48 2.59 V

                                            PLS[2:0]=101 (rising edge)   2.57 2.68 2.79 V

                                            PLS[2:0]=101 (falling edge)  2.47 2.58 2.69 V

                                            PLS[2:0]=110 (rising edge)   2.66 2.78 2.9 V

                                            PLS[2:0]=110 (falling edge)  2.56 2.68 2.8 V

                                            PLS[2:0]=111 (rising edge)   2.76 2.88 3 V

                                            PLS[2:0]=111 (falling edge)  2.66 2.78 2.9 V

       VPVDhyst  PVD hysteresis                                          100            mV
       VPOR/PDR
                 Power on/power down reset  Falling edge                 1.8 1.88 1.96 V
                 threshold                  Rising edge
                                                                         1.84 1.92 2.0 V

        VPDRhyst PDR hysteresis                                          40             mV
       TRSTTEMPO Reset temporization
                                                                         1 2.5 4.5 mS

       Embedded reference voltage

       The parameters given in Table 10 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 7.

       Table 10. Embedded internal reference voltage

       Symbol               Parameter       Conditions                   Min Typ Max Unit
                                                                         1.16 1.20 1.26 V
       VREFINT Internal reference voltage   -45C < TA < +105C          1.16 1.20 1.24 V
                                            -45C < TA < +85C

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STM32F103xx                                                              Electrical characteristics

5.3.5  Supply current characteristics

       The current consumption is measured as described in Figure 10: Current consumption
       measurement scheme.

       Maximum current consumption

       The MCU is placed under the following conditions:

        All I/O pins are in input mode with a static value at VDD or VSS (no load)
        All peripherals are disabled except if it is explicitly mentioned

        The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1
             wait state from 24 to 48 MHz and 2 wait states above)

       The parameters given in Table 11 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 7.

Table 11. Maximum current consumption in Run and Sleep modes(1)

                                                                                  Max(3)

Symbol Parameter    Conditions                                    FHCLK Typ(2) TA =  TA= Unit

                                                                              85 C 105 C

                    External clock with PLL, code running from    72 MHz 36   TBD    TBD
                    Flash, all peripherals enabled (see RCC       48 MHz 30   TBD    TBD
                    register description):                        36 MHz 22   TBD    TBD
                    fPCLK1= fHCLK/2, fPCLK2 = fHCLK               24 MHz 21   TBD    TBD

                    External clock, PLL stopped, code running

                    from Flash, all peripherals enabled (see RCC  8 MHz  10   TBD    TBD
                    register description):
        Supply                                                                 45               mA
       current in   fPCLK1= fHCLK/2, fPCLK2 = fHCLK                            31     47
                                                                                      33
       Run mode External clock with PLL, code running from        72 MHz 32

                    RAM, all peripherals enabled (see RCC         48 MHz 22

                    register description):                        36 MHz 13   18     20

IDD                 fPCLK1= fHCLK/2, fPCLK2 = fHCLK               24 MHz 11   15     17

                    External clock, PLL stopped, code running

                    from RAM, all peripherals enabled (see RCC    8 MHz  4.5  TBD    TBD
                    register description):

                    fPCLK1= fHCLK/2, fPCLK2 = fHCLK

                    External clock with PLL, code running from    72 MHz 22   35     37
                    RAM or Flash, all peripherals enabled (see                       25
                    RCC register description):                    48 MHz 14   23     24
                    fPCLK1= fHCLK/2, fPCLK2 = fHCLK                                  19 mA
          Supply                                                  36 MHz 13   22
        current in  External clock, PLL stopped, code running
       Sleep mode   from RAM or Flash, all peripherals enabled    24 MHz 10   17
                    (see RCC register description):
                    fPCLK1= fHCLK/2, fPCLK2 = fHCLK               8 MHz 3.5 TBD TBD

1. TBD stands for to be determined.
2. Typical values are measured at TA = 25 C, and VDD = 3.3 V
3. Data based on characterization results, tested in production at VDmax, fHCLK max. TAmax, and code executed from RAM.

                                                                                                                         29/67
Electrical characteristics                                                     STM32F103xx

Table 12.  Maximum current consumption in Stop and Standby modes(1)
Symbol
                                                                Typ(2)         Max(3)

           Parameter                  Conditions                VDD/ VBAT VDD/VBAT TA = TA = Unit
                                                                  = 2.4 V = 3.3 V 85 C 105 C

                           Regulator in Run mode,

                           Low-speed and high-speed internal

                           RC oscillators and high-speed         TBD    24     TBD TBD

                           oscillator OFF (no independent       TBD(4)
                                                                TBD(4)
           Supply current watchdog)
                                                                  1(4)
           in Stop mode Regulator in Low Power mode,

IDD                        Low-speed and high-speed internal

                           RC oscillators and high-speed                14(4)  TBD(4) TBD(4) A

                           oscillator OFF (no independent

                           watchdog)

           Supply current Low-speed internal RC oscillator and

           in Standby independent watchdog OFF, low-                    2(4)   TBD(4) TBD(4)

           mode(5)         speed oscillator and RTC OFF

IDD_VBAT   Backup domain   Low-speed oscillator and RTC ON              1.4(4) TBD(4) TBD(4)
           supply current

1. TBD stands for to be determined.
2. Typical values are measured at TA = 25 C, VDD = 3.3 V, unless otherwise specified.
3. Data based on characterization results, tested in production at VDD max, fHCLK max. and TA max (for other temperature.
4. Values expected for next silicon revision.
5. To have the Standby consumption with RTC ON, add IDD_VBAT (Low-speed oscillator and RTC ON) to IDD Standby (when

     VDD is present the Backup Domain is powered by VDD supply).

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STM32F103xx                                                                 Electrical characteristics

Typical current consumption

The MCU is placed under the following conditions:

All I/O pins are in input mode with a static value at VDD or VSS (no load).
All peripherals are disabled except if it is explicitly mentioned.

The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1
      wait state from 24 to 48 MHZ and 2 wait states above).

Ambient temperature and VDD supply voltage conditions summarized in Table 7.

Table 13. Typical current consumption in Run and Sleep modes(1)

Symbol Parameter               Conditions                                   fHCLK   Typ(2) Unit

                                                                            72 MHz  21

                               Oscillator running at 8 MHz with PLL, code 48 MHz    18

                               running from Flash, all peripheral disabled  36 MHz  TBD   mA
                                (see RCC register description): fPCLK1=

                               fHCLK/2, fPCLK2=fHCLK                        24 MHz  13

                                                                            16 MHz TBD

                                                                            8 MHz   7.8

                               Running on HSI clock, code running from 4 MHz        7

                   Supply      Flash, all peripheral disabled (see RCC      2 MHz   6.3
                  current in                                                1 MHz              mA
                                register description): fPCLK1= fHCLK/2,
                                fPCLK2=fHCLK. AHB pre-scaler used to                6.2

                  Run mode     reduce the frequency                         500 kHz 6.1

                                                                            125 kHz 5.95

                                                                            8 MHz   2.3

                               Running on HSI clock, code running from 4 MHz        1.6

             IDD               RAM, all peripheral disabled (see RCC        2 MHz   1.2

                               register description): fPCLK1= fHCLK/2,      1 MHz             mA
                               fPCLK2=fHCLK. AHB pre-scaler used to                 1

                               reduce the frequency                         500 kHz 0.88

                                                                            125 kHz 0.82

                                                                            72 MHz  6

                                                                                          mA

                               Oscillator running at 8MHz with PLL, code 48 MHz TBD

                               running from Flash, all peripheral disabled  36 MHz  TBD
                                                                            24 MHz  TBD
                                (see RCC register description): fPCLK1=
                                            fHCLK/2, fPCLK2=fHCLK

                     Supply                                                 16 MHz    1
                   current in                                               8 MHz   TBD
                  Sleep mode                                                4 MHz   TBD

                               Running on HSI clock, code running from
                                Flash, all peripheral disabled (see RCC

                               register description): fPCLK1= fHCLK/2,      2 MHz   TBD mA
                               fPCLK2=fHCLK. AHB pre-scaler used to         1 MHz   TBD

                                         reduce the frequency

                                                                            500 kHz TBD

1. TBD stands for to be determined.
2. Typical values are measures at TA = 25 C, VDD = 3.3 V.

                                                                                          31/67
Electrical characteristics                                                          STM32F103xx

       Table 14. Typical current consumption in Stop and Standby modes(1)

       Symbol               Parameter  Conditions                            VDD Typ(2) Unit

                                       Regulator in Run mode,                3.3 V 24

                                       Low-speed and high-speed internal RC

                                       oscillators OFF

                                       High-speed oscillator OFF (no         2.4 V TBD
                                                                                                      A
                 Supply current in independent watchdog)
                                                                             3.3 V 14(3)
                            Stop mode  Regulator in Low Power mode,

                                       Low-speed and high-speed internal RC

                                       oscillators OFF,                      2.4 V TBD(3)

                                       High-speed oscillator OFF (no

       IDD                             independent watchdog)

                                       Low-speed internal RC oscillator and  3.3 V  2(3)
                                       independent watchdog OFF
                                                                             2.4 V TBD(3)

                 Supply current in Low-speed internal RC oscillator and      3.3 V 3.1(3)
                 Standby mode(4) independent watchdog ON                                              A

                                                                             2.4 V TBD(3)

                                       Low-speed internal RC oscillator ON,  3.3 V 2.9(3)
                                       independent watchdog OFF
                                                                             2.4 V TBD(3)

                                                                             3.3 V 1.4(3)

                 Backup domain         Low-speed oscillator and RTC ON       2.4 V  1(3)
                 supply current        Low-speed oscillator OFF, RTC ON
       IDD_VBAT                                                                                       A
                                                                             3.3 V 0.5(3)

                                                                             2.4 V TBD(3)

       1. TBD stands for to be determined.
       2. Typical values are measures at TA = 25 C, VDD = 3.3 V.
       3. Values expected for next silicon revision.
       4. To obtain Standby consumption with RTC ON, add IDD_VBAT (Low-speed oscillator and RTC ON) to IDD

            Standby.

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STM32F103xx                                                               Electrical characteristics

5.3.6  External clock source characteristics

       High-speed external user clock

       The characteristics given in Table 15 result from tests performed using an high-speed
       external clock source, and under ambient temperature and supply voltage conditions
       summarized in Table 7.

       Table 15. High-speed external (HSE) user clock characteristics

       Symbol         Parameter                      Conditions   Min     Typ     Max Unit

       fHSE_ext       User external clock source                          8       25                           MHz
                      frequency(1)

             VHSEH    OSC_IN input pin high level                 0.7VDD            VDD
                      voltage                                       VSS                            V

             VHSEL    OSC_IN input pin low level                                  0.3VDD
                      voltage

             tw(HSE)  OSC_IN high or low time(1)                  16
             tw(HSE)
                                                                                              ns
             tr(HSE)  OSC_IN rise or fall time(1)                                 5
             tf(HSE)

             IL       OSC_IN Input leakage           VSS VIN VDD                  1                           A
                      current

       1. Value based on design simulation and/or technology characteristics. It is not tested in production.

       Low-speed external user clock

       The characteristics given in Table 16 result from tests performed using an low-speed
       external clock source, and under ambient temperature and supply voltage conditions
       summarized in Table 7.

       Table 16. Low-speed external user clock characteristics

       Symbol         Parameter                      Conditions   Min     Typ     Max                          Unit
                                                                                                               kHz
       fLSE_ext       User External clock source                          32.768   1000
                      frequency(1)                                                  VDD                         V
                                                                                  0.3VDD
             VLSEH    OSC32_IN input pin high level               0.7VDD                                        ns
                      voltage                                       VSS               5                         A
                                                                    450              1
             VLSEL    OSC32_IN input pin low level
                      voltage

             tw(LSE)  OSC32_IN high or low time(1)   VSS VIN VDD
             tw(LSE)
                      OSC32_IN rise or fall time(1)
             tr(LSE)  OSC32_IN Input leakage
             tf(LSE)  current

                IL

       1. Value based on design simulation and/or technology characteristics. It is not tested in production.

                                                                                                               33/67
Electrical characteristics                                                      STM32F103xx
                 Figure 11. High-speed external clock source AC timing diagram

       VHSEH   90%
        VHSEL  10%

                       tr(HSE)            tf(HSE)   tW(HSE)                     tW(HSE) t
                                THSE                                              ai14143
                                                       IL
               EXTER NAL        fHSE_ext                 STM32F103xx

               CLOCK SOURC E              OSC _IN

       Figure 12. Low-speed external clock source AC timing diagram

       VLSEH   90%
        VLSEL  10%

                       tr(LSE)            tf(LSE)   tW(LSE)                     tW(LSE) t
                                TLSE

               EXTER NAL        fLSE_ext  OSC32_IN  IL
               CLOCK SOURC E                         STM32F103xx

                                                                                ai14144b

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STM32F103xx                                                                           Electrical characteristics

High-speed external clock

The high-speed external (HSE) clock can be supplied with a 4 to 16 MHz crystal/ceramic
resonator oscillator. All the information given in this paragraph are based on characterization
results obtained with typical external components specified in Table 17. In the application,
the resonator and the load capacitors have to be placed as close as possible to the oscillator
pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
resonator manufacturer for more details on the resonator characteristics (frequency,
package, accuracy).

Table 17.            HSE 4-16 MHz oscillator characteristics(1)
  Symbol
                     Parameter                          Conditions                    Min Typ Max Unit

             fOSC_IN Oscillator frequency                                             4   8         16 MHz

             RF      Feedback resistor                                                    200                   k

              CL1    Recommended load capacitance       RS = 30                           30                    pF
             CL2(2)
                     versus equivalent serial
                     resistance of the crystal (RS)(3)

             i2      HSE driving current                     VDD= 3.3 V                             1 mA
                                                        VIN=VSS with 30 pF

                                                                  load

             gm      Oscillator Transconductance                          Startup     25                     mA/V
                                                                                                              ms
tSU(HSE)(4) startup time                                VSS is stabilized                 2

1. Resonator characteristics given by the crystal/ceramic resonator manufacturer.

2. For CL1 and CL2 it is recommended to use high-quality ceramic capacitors in the 5 pF to 25pF range (typ.),
     designed for high-frequency applications, and selected to match the requirements of the crystal or
     resonator. CL1 and CL2, are usually the same size. The crystal manufacturer typically specifies a load
     capacitance which is the series combination of CL1 and CL2. PCB and MCU pin capacitance must be
     included when sizing CL1 and CL2 (10 pF can be used as a rough estimate of the combined pin and board
     capacitance).

3. The relatively low value of the RF resistor offers a good protection against issues resulting from use in a
     humid environment, due to the induced leakage and the bias condition change. However, it is
     recommended to take this point into account if the MCU is used in tough humidity conditions.

4. tSU(HSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 8 MHz
     oscillation is reached. This value is measured for a standard crystal resonator and it can vary significantly
     with the crystal manufacturer

Figure 13. Typical application with a 8-MHz crystal

                     Resonator with
                     integrated capacitors

                                       CL1

                                            8 MH z     OSC_IN                Bias            fHS E
                                            resonator                 RF  controlled  STM32F103xx

                                                       OSC_OU T              gain

                     CL2                    REXT(1)

                                                                                                    ai14145

1. REXT value depends on the crystal characteristics. Typical value is in the range of 5 to 6RS.

                                                                                                                35/67
Electrical characteristics                                                                       STM32F103xx

       Low-speed external clock

       The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic
       resonator oscillator. All the information given in this paragraph are based on characterization
       results obtained with typical external components specified in Table 18. In the application,
       the resonator and the load capacitors have to be placed as close as possible to the oscillator
       pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
       resonator manufacturer for more details on the resonator characteristics (frequency,
       package, accuracy).

       Table 18. LSE oscillator characteristics (fLSE = 32.768 kHz)

       Symbol               Parameter                               Conditions         Min Typ Max Unit

       RF      Feedback resistor                                                              5                      M

       CL1     Recommended load capacitance                         RS = 30 k                    15 pF
       CL2
               versus equivalent serial
               resistance of the crystal (RS)(1)

       I2      LSE driving current                                  VDD = 3.3 V                  1.4 A
                                                                     VIN = VSS

       gm      Oscillator Transconductance                                             5         A/V
                                                                                                   s
       tSU(LSE)(2) startup time                                     VSS is stabilized         3

       1. The oscillator selection can be optimized in terms of supply current using an high quality resonator with
            small RS value for example MSIV-TIN32.768kHz. Refer to crystal manufacturer for more details

       2. tSU(LSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 32.768
            kHz oscillation is reached. This value is measured for a standard crystal resonator and it can vary
            significantly with the crystal manufacturer

       Figure 14. Typical application with a 32.768 kHz crystal

       Resonator with                            OSC32_IN              Bias             fLSE
       integrated capacitors                                    RF  controlled   STM32F103xx

                      CL1                        OSC32_OU T            gain

                                    32.768 kH z
                                    resonator

                      CL2

                                                                                                 ai14146

36/67
STM32F103xx                                                                        Electrical characteristics

5.3.7  Internal clock source characteristics

       The parameters given in Table 19 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 7.

       High-speed internal (HSI) RC oscillator

       Table 19. HSI oscillator characteristics(1)(2)

       Symbol    Parameter                     Conditions                     Min  Typ Max(3) Unit

             fHSI Frequency                                                   TBD  8         MHz
                                                                              TBD
                                               TA = 40 to 105 C                  3  TBD   %
                                               at TA = 25C                     1
       ACCHSI Accuracy of HSI oscillator                                           1  TBD   %

       tsu(HSI) HSI oscillator start up time                                           2     s

       IDD(HSI)  HSI oscillator power                                              80  100 A
                 consumption

       1. VDD = 3.3 V, TA = -40 to 105 C unless otherwise specified.
       2. TBD stands for to be determined.
       3. Values based on device characterization, not tested in production.

       LSI Low Speed Internal RC Oscillator

       Table 20. LSI oscillator characteristics (1)

       Symbol    Parameter                     Conditions                     Min  Typ Max(2) Unit

         fLSI    Frequency                                                    30       60 kHz
       tsu(LSI)
                 LSI oscillator start up time                                          85    s
       IDD(LSI)
                 LSI oscillator power                                              0.65 1.2  A
                 consumption

       1. VDD = 3 V, TA = -40 to 105 C unless otherwise specified.
       2. Value based on device characterization, not tested in production.

                                                                                             37/67
Electrical characteristics                                                                  STM32F103xx

       Wakeup time from low power mode

       The wakeup times given in Table 21 is measured on a wakeup phase with a 8-MHz HSI RC
       oscillator. The clock source used to wake up the device depends from the current operating
       mode:
        Stop or Standby mode: the clock source is the RC oscillator
        Sleep mode: the clock source is the clock that was set before entering Sleep mode.

       All timings are derived from tests performed under ambient temperature and VDD supply
       voltage conditions summarized in Table 7.

       Table 21. Low-power mode wakeup timings(1)

       Symbol               Parameter                          Conditions                   Typ Max Unit

       tWUSLEEP(2) Wakeup from Sleep mode         Wakeup on HSI RC clock                    0.75 TBD s

       tWUSTOP(2)  Wakeup from Stop mode          HSI RC wakeup time = 2 s                 4 TBD
                   (regulator in run mode)
                                                  HSI RC wakeup time = 2 s,                                  s
                   Wakeup from Stop mode          Regulator wakeup from LP                  7 TBD
                   (regulator in low power mode)  mode time = 5 s

       tWUSTDBY(3) Wakeup from Standby mode       HSI RC wakeup time = 2 s,                40 TBD s
                                                  Regulator wakeup from power
                                                  down time = 38 s

       1. TBD stands for to be determined.

       2. The wakeup time from Sleep and Stop mode are measured from the wakeup event to the point in which the
            user application code reads the first instruction.

       3. The wakeup time from Standby mode is measured from the wakeup event to the point in which the device
            exits from reset.

5.3.8  PLL characteristics

       The parameters given in Table 22 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 7.

       Table 22. PLL characteristics(1)

       Symbol               Parameter                                                      Value  Unit
                                                  Test Conditions
                                                                                                  MHz
                                                                               Min Typ Max(2)      %

       fPLL_IN     PLL input clock                                                     8.0   60   MHz
                   PLL input clock duty cycle                               40               72   MHz
                                                                                            144
       fPLL_OUT PLL multiplier output clock                                 16              200    s
                                                                                            TBD    %
       fVCO VCO frequency range                 When PLL operates           32
                                                (locked)

       tLOCK       PLL lock time                VDD is stable               TBD
       tJITTER
                   Cycle to cycle jitter (+/-3
                   peak to peak)

       1. TBD stands for to be determined.
       2. Data based on device characterization, not tested in production.

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STM32F103xx                                                                   Electrical characteristics

5.3.9  Memory characteristics

       Flash memory

       The characteristics are given at TA = -40 to 105 C unless otherwise specified.

       Table 23. Flash memory characteristics

       Symbol                Parameter         Conditions                 Min Typ Max(1) Unit

             tprog  Word programming time  TA = -40 to +105 C 20                       40  s

       tERASE       Page (1kB) erase time  TA = -40 to +105 C 20                       40 ms

             tME    Mass erase time        TA = -40 to +105 C 20                       40 ms

                                                Read mode                               20 mA

                                           fHCLK = 72 MHz with
                                               2 wait states,

                                                VDD = 3.3 V

             IDD    Supply current         Write / Erase modes                          5   mA
                                             fHCLK = 72 MHz,

                                               VDD = 3.3 V

                                           Power-down mode /                            50 A
                                                    HALT,

                                            VDD = 3.0 to 3.6 V

       1. Values based on characterization and not tested in production.

       Table 24. Flash memory endurance and data retention

       Symbol       Parameter              Conditions                                Value  Unit
                                                                          Min(1) Typ Max

             NEND Endurance                                               1   10            kcycles
                                                                                             Years
             tRET Data retention           TA = 85 C                     30

       1. Values based on characterization not tested in production.

                                                                                            39/67
Electrical characteristics                                                                 STM32F103xx

5.3.10  EMC characteristics

        Susceptibility tests are performed on a sample basis during device characterization.

        Functional EMS (electromagnetic susceptibility)

        While a simple application is executed on the device (toggling 2 LEDs through I/O ports). the
        device is stressed by two electromagnetic events until a failure occurs. The failure is
        indicated by the LEDs:
         Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

              a functional disturbance occurs. This test is compliant with the IEC 1000-4-2 standard.
         FTB: A Burst of Fast Transient voltage (positive and negative) is applied to VDD and

              VSS through a 100 pF capacitor, until a functional disturbance occurs. This test is
              compliant with the IEC 1000-4-4 standard.

        A device reset allows normal operations to be resumed.

        The test results are given in Table 25. They are based on the EMS levels and classes
        defined in application note AN1709.

        Table 25. EMS characteristics(1)

        Symbol              Parameter                           Conditions                    Level/
                                                                                              Class

        VFESD   Voltage limits to be applied on any I/O pin to  VDD = 3.3 V, TA = +25 C,     TBD
        VEFTB   induce a functional disturbance                 fHCLK=48 MHz                   4A
                                                                conforms to IEC 1000-4-2

                Fast transient voltage burst limits to be       VDD = 3.3 V, TA = +25 C,

                applied through 100pF on VDD and VSS pins fHCLK = 48 MHz

                to induce a functional disturbance              conforms to IEC 1000-4-4

        1. TBD stands for to be determined.

        Designing hardened software to avoid noise problems

        EMC characterization and optimization are performed at component level with a typical
        application environment and simplified MCU software. It should be noted that good EMC
        performance is highly dependent on the user application and the software in particular.

        Therefore it is recommended that the user applies EMC software optimization and
        prequalification tests in relation with the EMC level requested for his application.

        Software recommendations

        The software flowchart must include the management of runaway conditions such as:
         Corrupted program counter
         Unexpected reset
         Critical Data corruption (control registers...)

40/67
STM32F103xx                                                                Electrical characteristics

Prequalification trials

Most of the common failures (unexpected reset and program counter corruption) can be
reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1
second.

To complete these trials, ESD stress can be applied directly on the device, over the range of
specification values. When unexpected behavior is detected, the software can be hardened
to prevent unrecoverable errors occurring (see application note AN1015).

Electromagnetic Interference (EMI)

The electromagnetic field emitted by the device are monitored while a simple application is
executed (toggling 2 LEDs through the I/O ports). This emission test is compliant with SAE J
1752/3 standard which specifies the test board and the pin loading.

Table 26. EMI characteristics

Symbol Parameter               Conditions                     Monitored    Max vs. [fHSE/fHCLK]  Unit
                                                          Frequency Band   8/48 MHz 8/72 MHz

                                                          0.1 to 30 MHz    12  12

                               VDD = 3.3 V, TA = 2 5 C,    30 to 130 MHz  22  19 dBV
                               LQFP100 package            130 MHz to 1GHz  23
             SEMI  Peak level
                               compliant with SAE J
                                                                               29
                               1752/3

                                                          SAE EMI Level    4   4                 -

                                                                                                 41/67
Electrical characteristics                                                      STM32F103xx

5.3.11  Absolute maximum ratings (electrical sensitivity)

        Based on three different tests (ESD, LU) using specific measurement methods, the device is
        stressed in order to determine its performance in terms of electrical sensitivity.

        Electrostatic discharge (ESD)

        Electrostatic discharges (a positive then a negative pulse separated by 1 second) are
        applied to the pins of each sample according to each pin combination. The sample size is
        either 3 parts (cumulative mode) or 3 parts (n + 1) supply pins (non-cumulative mode).
        The human body model (HBM) can be simulated. The tests are compliant with JESD22-
        A114A standard.
        For more details, refer to the application note AN1181.

        Table 27.  ESD absolute maximum ratings(1)
           Symbol
                            Ratings                    Conditions               Maximum value(2) Unit

        VESD(HBM)  Electrostatic discharge voltage                              2000
                   (human body model)                                                                V
                                                       TA = +25 C
                   Electrostatic discharge voltage                              TBD
        VESD(CDM)  (charge device model)

        1. TBD stands for to be determined.
        2. Values based on characterization results, not tested in production.

        Static latch-up

        Two complementary static tests are required on six parts to assess the latch-up
        performance:
         A supply overvoltage is applied to each power supply pin
         A current injection is applied to each input, output and configurable I/O pin

        These tests are compliant with EIA/JESD 78A IC latch-up standard.

        Table 28. Electrical sensitivities

        Symbol              Parameter                  Conditions                         Class
                                                                                         II level A
        LU         Static latch-up class TA = +105 C

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STM32F103xx                                                                         Electrical characteristics

5.3.12  I/O port pin characteristics

        General input/output characteristics

        Unless otherwise specified, the parameters given in Table 29 are derived from tests
        performed under ambient temperature and VDD supply voltage conditions summarized in
        Table 7.

        All unused pins must be held at a fixed voltage, by using the I/O output mode, an external
        pull-up or pull-down resistor (see Figure 15).

        Table 29. I/O static characteristics(1)

        Symbol    Parameter                           Conditions         Min        Typ         Max Unit

             VIL Input low level voltage(2)                              0.5                      0.8

                       IO TC input high level         TTL ports          2                                      V
             VIH voltage(2)                                                                     VDD+0.5

                       IO FT high level voltage(2)    CMOS ports              2                    5.5V
                                                                            0.5
             VIL Input low level voltage(2)                              0.65 VDD               0.35 VDD
                                                                                                                 V
             VIH Input high level voltage(2)
                                                                                                VDD+0.5
                       IO TC Schmitt trigger voltage
                       hysteresis(3)                                                200                         mV
             Vhys
                       IO TC Schmitt trigger voltage                                5% VDD(4)                   mV
                       hysteresis(3)

             Ilkg Input leakage current (5)            VSS VIN VDD                                          1
                                                       Standard I/Os                                                   A

                                                           VIN= 5 V                                         3
                                                      5 V tolerant I/Os

             RPU  Weak pull-up equivalent             VIN = VSS          30         40                      50  k
                  resistor(6)

             RPD  Weak pull-down equivalent           VIN = VDD          30         40                      50  k
                  resistor(6)

             CIO I/O pin capacitance                                                5                           pF

        1. VDD = 3.3 V, TA = -40 to 105 C unless otherwise specified.
        2. Values based on characterization results, and not tested in production.

        3. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization results, not tested.

        4. With a minimum of 100 mV.

        5. Leakage could be higher than max. if negative current is injected on adjacent pins.

        6. Pull-up and pull-down resistors are designed with a true resistance in series with a switchable

           PMOS/NMOS. This MOS/NMOS contribution to the series resistance is minimum (~10% order).

                                                                                                                43/67
Electrical characteristics                                      STM32F103xx

       Figure 15. Unused I/O pin connection

                                   VDD

                            1 0 k                  STM32F103xx
                                             UNU SED I/O PORT

                                                   STM32F103xx
                                             UNU SED I/O PORT

                            1 0 k

                                                                ai14147b

       Output driving current

       The GPIOs (general purpose input/outputs) can sink or source up to +/-8 mA, and sink
       +20 mA (with a relaxed VOL).

       In the user application, the number of I/O pins which can drive current must be limited to
       respect the absolute maximum rating specified in Section 5.2:

        The sum of the currents sourced by all the I/Os on VDD, plus the maximum Run
             consumption of the MCU sourced on VDD, cannot exceed the absolute maximum rating
             IVDD (see Table 5).

        The sum of the currents sunk by all the I/Os on VSS plus the maximum Run
             consumption of the MCU sunk on VSS cannot exceed the absolute maximum rating
             IVSS (see Table 5).

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STM32F103xx                                                          Electrical characteristics

Output voltage levels

Unless otherwise specified, the parameters given in Table 30 are derived from tests
performed under ambient temperature and VDD supply voltage conditions summarized in
Table 7.

Table 30. Output voltage characteristics

Symbol       Parameter                                 Conditions           Min     Max Unit

VOL(1)       Output low level voltage for an I/O pin   TTL port                     0.4
             when 8 pins are sunk at same time

                                                       IIO = +8 mA                       V

VOH(2)       Output high level voltage for an I/O pin  2.7 V < VDD < 3.6 V VDD0.4
             when 4 pins are sourced at same time

VOL (1)      Output low level voltage for an I/O pin   CMOS port                    0.4
             when 8 pins are sunk at same time                                                 V

             Output high level voltage for an I/O pin  IIO =+ 8mA
             when 4 pins are sourced at same time
VOH (2)                                                2.7 V < VDD < 3.6 V  2.4

VOL(1)       Output low level voltage for an I/O pin   IIO = +20 mA                 1.3
             when 8 pins are sunk at same time                                                 V

VOH(2)       Output high level voltage for an I/O pin  2.7 V < VDD < 3.6 V VDD1.3
             when 4 pins are sourced at same time

VOL (1)      Output low level voltage for an I/O pin   IIO = +6 mA                  0.4
             when 8 pins are sunk at same time                                                 V

VOH (2)      Output high level voltage for an I/O pin  2 V < VDD < 2.7 V VDD0.4
             when 4 pins are sourced at same time

1. The IIO current sunk by the device must always respect the absolute maximum rating specified in Table 5
     and the sum of IIO (I/O ports and control pins) must not exceed IVSS.

2. The IIO current sourced by the device must always respect the absolute maximum rating specified in
     Table 5 and the sum of IIO (I/O ports and control pins) must not exceed IVDD.

                                                                                         45/67
Electrical characteristics                                                                   STM32F103xx

       Input/output AC characteristics

       The definition and values of input/output AC characteristics are given in Figure 16 and
       Table 31, respectively.

       Unless otherwise specified, the parameters given in Table 31 are derived from tests
       performed under ambient temperature and VDD supply voltage conditions summarized in
       Table 7.

       Table 31. I/O AC characteristics(1)

          I/O   Symbol      Parameter                      Conditions                        Min Max Unit
       mode(1)

                fmax(IO)out Maximum frequency(2)           CL = 50 pF, VDD = 2 V to 3.6 V         2 MHz

       10       tf(IO)out   Output high to low level fall                                        125
                            time(3)                                                                       ns

                            Output low to high level       CL = 50 pF, VDD = 2 V to 3.6 V        125
                            rise time(3)
                tr(IO)out                                                                        10 MHz

                fmax(IO)out Maximum frequency(2)           CL = 50 pF, VDD = 2 V to 3.6 V        25
                                                                                                          ns
       01       tf(IO)out   Output high to low level fall
                            time(3)                                                              25

                            Output low to high level       CL = 50 pF, VDD = 2 V to 3.6 V
                            rise time(3)
                tr(IO)out

                Fmax(IO)out Maximum frequency(2)           CL = 30 pF, VDD = 2.7 V to 3.6 V                 50 MHz
                                                           CL = 50 pF, VDD = 2.7 V to 3.6 V                 30 MHz

                                                           CL = 50 pF, VDD = 2 V to 2.7 V                   20 MHz

                                                           CL = 30 pF, VDD = 2.7 V to 3.6 V                 5

       11       tf(IO)out   Output high to low level fall  CL = 50 pF, VDD = 2.7 V to 3.6 V                 8
                            time(3)
                                                                                                            12
                                                           CL = 50 pF, VDD = 2 V to 2.7 V                           ns

                tr(IO)out   Output low to high level       CL = 30 pF, VDD = 2.7 V to 3.6 V                 5
                            rise time(3)                   CL = 50 pF, VDD = 2.7 V to 3.6 V
                                                           CL = 50 pF, VDD = 2 V to 2.7 V                   8

                                                                                                            12

                            Pulse width of external

       -        tEXTIpw signals detected by the                                              10             ns

                            EXTI controller

       1. Refer to the Reference user manual UM0306 for a description of GPIO Port configuration register.
       2. The maximum frequency is defined in Figure 16.
       3. Values based on design simulation and validated on silicon, not tested in production.

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STM32F103xx                                                                        Electrical characteristics
                 Figure 16. I/O AC characteristics definition

                                                         90%       10%
                                                  50%
                                             10%                        50%
                                                                              90%

                    EXT ERNAL  tr(I O)out                                         tr(I O)out
                    O UTP UT                                       T
                    ON 50pF

                    Maximum fr equency is achieved if (tr + tf) 2/3) T and if the duty cycle is (45-55%)
                                                            when loaded by 50pF

                                                                                                            ai14131

5.3.13  NRST pin characteristics

        The NRST pin input driver uses CMOS technology. It is connected to a permanent pull-up
        resistor, RPU (see Table 29).

        Unless otherwise specified, the parameters given in Table 32 are derived from tests
        performed under ambient temperature and VDD supply voltage conditions summarized in
        Table 7.

        Table 32. NRST pin characteristics(1)

        Symbol                 Parameter                           Conditions Min Typ Max Unit

        VIL(NRST) NRST Input low level voltage                                     0.5               0.8
        VIH(NRST) NRST Input high level voltage                                      2                             V

                                                                                                   VDD+0.5

        Vhys(NRST)  NRST Schmitt trigger voltage                                              200
                    hysteresis

           RPU      Weak pull-up equivalent resistor(2)            VIN = VSS       30 40                    50       k
        VF(NRST)    NRST Input filtered pulse(3)                                   300
        VNF(NRST)   NRST Input not filtered pulse(3)                                                        100 ns

                                                                                                                     s

        1. TBD stands for to be determined.

        2. The pull-up is designed with a true resistance in series with a switchable PMOS. This PMOS contribution

           . to the series resistance must be minimum (~10% order)

        3. Values guaranteed by design, not tested in production.

                                                                                                                     47/67
Electrical characteristics                                                                            STM32F103xx
                 Figure 17. Recommended NRST pin protection

                    External                     VDD
                    reset circuit
                                                      RPU
                                           NRST                  FILTER               Internal Reset

                                   0.1 F

                                                                                                          STM32F101xx

                                                                                                                                                  ai14132b
        2. The reset network protects the device against parasitic resets.
        3. The user must ensure that the level on the NRST pin can go below the VIL(NRST) max level specified in

             Table 32. Otherwise the reset will not be taken into account by the device.

5.3.14  TIM timer characteristics

        Unless otherwise specified, the parameters given in Table 33 are derived from tests
        performed under ambient temperature, fPCLKx frequency and VDD supply voltage conditions
        summarized in Table 7.

        Refer to Section 5.3.12: I/O port pin characteristics for details on the input/output alternate
        function characteristics (output compare, input capture, external clock, PWM output).

        Table 33. TIMx(1) characteristics

        Symbol                     Parameter     Conditions                        Min       Max         Unit

         tres(TIM)  Timer resolution time                                            1                   tTIMxCLK
                                                                                   13.9                     ns
           fEXT                                  fTIMxCLK = 72 MHz
         ResTIM                                                                                            MHz
        tCOUNTER    Timer external clock                                           0         fTIMxCLK/2    MHz
                                                                                                  36        bit
                    frequency on CH1 to CH4 fTIMxCLK = 72 MHz                      0              16     tTIMxCLK
                                                                                                            s
                    Timer resolution                                                           65536     tTIMxCLK
                                                                                                 910
                    16-bit counter clock period                                    1                         s

                    when internal clock is       fTIMxCLK = 72 MHz 0.0139
                    selected

        tMAX_COUNT Maximum possible count                                                65536 65536
                                                                fTIMxCLK = 72 MHz               59.6

        1. TIMx is used as a general term to refer to the TIM1, TIM2, TIM3 and TIM4 timers.

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STM32F103xx                                                                              Electrical characteristics

5.3.15  Communications interfaces

        I2C interface characteristics

        Unless otherwise specified, the parameters given in Table 34 are derived from tests
        performed under ambient temperature, fPCLK1 frequency and VDD supply voltage conditions
        summarized in Table 7.

        The STM32F103xx performance line I2C interface meets the requirements of the standard
        I2C communication protocol with the following restrictions: the I/O pins SDA and SCL are
        mapped to are not "true" open-drain. When configured as open-drain, the PMOS connected
        between the I/O pin and VDD is disabled, but is still present. In addition, there is a protection
        cdoiondneecbteetdwetoenthteheI2CI/Obupsin, itainsdnVotDpD.oAsssibalecotonpseoqwueernocffet,hwehSeTnMm3u2ltFip1l0e3mxxaswtehriledeavniocethsear rIe2C
        master node remains powered on. Otherwise, the STM32F103xx would be powered by the
        protection diode.

        The I2C characteristics are described in Table 34. Refer also to Section 5.3.12: I/O port pin
        characteristics for more details on the input/output alternate function characteristics (SDA
        and SCL).

        Table 34. I2C characteristics

                                                     Standard mode I2C(1) Fast mode I2C(1)(2)

             Symbol    Parameter                                                                                    Unit

                                                     Min   Max                           Min          Max

             tw(SCLL)  SCL clock low time            4.7                                 1.3
             tw(SCLH)  SCL clock high time
             tsu(SDA)  SDA setup time                                                                                  s
             th(SDA)   SDA data hold time
              tr(SDA)                                4.0                                 0.6
              tr(SCL)  SDA and SCL rise time
              tf(SDA)                                250                                 100
              tf(SCL)  SDA and SCL fall time
              th(STA)                                0(3)                                0(4)         900(3)
                       Start condition hold time
             tsu(STA)  Repeated Start condition            1000 20 + 0.1Cb 300                                         ns
                       setup time
                                                           300 20 + 0.1Cb 300

                                                     4.0                                 0.6

                                                                                                                       s

                                                     4.7                                 0.6

             tsu(STO) Stop condition setup time      4.0                                 0.6                           s

        tw(STO:STA)    Stop to Start condition time  4.7                                 1.3                           s
                       (bus free)

             Cb        Capacitive load for each bus        400                                        400              pF
                       line

        1. Values based on standard I2C protocol requirement, not tested in production.

        2.   fPCLK1  must be higher than 2 MHz to achieve the maximum standard mode  I2C  frequency.  It  must  be
             higher  than 4 MHz to achieve the maximum fast mode I2C frequency.

        3. The maximum hold time of the Start condition has only to be met if the interface does not stretch the low
             period of SCL signal.

        4. The device must internally provide a hold time of at least 300ns for the SDA signal in order to bridge the
             undefined region of the falling edge of SCL.

                                                                                                                       49/67
Electrical characteristics                                                                     STM32F103xx

       Figure 18. I2C bus AC waveforms and measurement circuit

                                              VDD       VDD

                                     4 .7 k 4 .7 k           100           STM32F103xx
                                                             100           SDA
                  I2C bus                                                  SCL

                                                                                        S TART REPEATED

                  S TART

                                                                           tsu(STA)                      S TART

         SD A                        tr(SDA)            tsu(SDA)                               tsu(STA:STO)
       tf(SDA)

                            th(STA)           tw(SCKL)            th(SDA)               S TOP

       SCL                           tr(SCK)                      tf(SCK)                      tsu(STO)
            tw(SCKH)

                                                                                                         ai14149b

       1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

       Table 35.  SCL frequency (fPCLK1= 36 MHz.,VDD = 3.3 V)(1)(2)(3)

                            fSCL (kHz)                                     I2C_CCR value
                                                                             RP = 4.7 k

                            400                                                         TBD

                            300                                                         TBD

                            200                                                         TBD

                            100                                                         TBD

                            50                                                          TBD

                            20                                                          TBD

       1. TBD = to be determined.
       2. RP = External pull-up resistance, fSCL = I2C speed,
       3. For speeds around 200 kHz, the tolerance on the achieved speed is of 5%. For other speed ranges, the

            tolerance on the achieved speed 2%. These variations depend on the accuracy of the external
            components used to design the application.

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STM32F103xx                                                                       Electrical characteristics

SPI interface characteristics

Unless otherwise specified, the parameters given in Table 36 are derived from tests
performed under ambient temperature, fPCLKx frequency and VDD supply voltage conditions
summarized in Table 7.

Refer to Section 5.3.12: I/O port pin characteristics for more details on the input/output
alternate function characteristics (NSS, SCK, MOSI, MISO).

Table 36. SPI characteristics(1)

             Symbol      Parameter                Conditions                      Min     Max  Unit

  fSCK                   SPI clock frequency               Master mode            TBD     TBD  MHz
1/tc(SCK)                                                  Slave mode               0     TBD
                                                                                          TBD
  tr(SCK)                SPI clock rise and fall  Capacitive load: C=50 pF          0
  tf(SCK)                time                                                       0
                                                           Slave mode             TBD
tsu(NSS)(2)              NSS setup time                    Slave mode             TBD
th(NSS)(2)                                       Master mode, fPCLK= TBD,        TBD
                         NSS hold time                     presc = TBD            TBD
tw(SCKH)(2)                                                Master mode
tw(SCKL)(2)              SCK high and low                  Slave mode
                         time                              Master mode

tsu(MI) (2)              Data input setup time
tsu(SI)(2)

             th(MI) (2)  Data input hold time              Slave mode              TBD
             th(SI)(2)                            Master mode, fPCLK= TBD         TBD(3)

                                                  Slave mode, fPCLK= TBD          TBD(3)       ns

ta(SO)(2)(4)             Data output access               Slave mode              TBD     TBD
                         time                     Slave mode, fPCLK= TBD          TBD     TBD

tdis(SO)(2)(5)           Data output disable      Slave mode                      TBD     TBD
                         time

                                                Slave mode (after enable edge)            TBD
tv(SO) (2)(1) Data output valid time                                                      TBD
                                                                                          TBD
                                                             fPCLK= TBD                   TBD

tv(MO)(2)(1)             Data output valid time      Master mode (after enable    TBD
                         Data output hold time                     edge)          TBD
th(SO)(2)                                                                        TBD
th(MO)(2)                                                     fPCLK= TBD
                                                  Slave mode (after enable edge)

                                                     Master mode (after enable
                                                                   edge)

1. TBD = to be determined.

2. Values based on design simulation and/or characterization results, and not tested in production.

3. Depends on fPCLK. For example, if fPCLK= 8MHz, then tPCLK = 1/fPLCLK =125 ns and tv(MO) = 255 ns.
4. Min time is for the minimum time to drive the output and the max time is for the maximum time to validate

     the data.

5. Min time is for the minimum time to invalidate the output and the max time is for the maximum time to put
     the data in Hi-Z

                                                                                               51/67
Electrical characteristics                                                                                   STM32F103xx
Figure 19. SPI timing diagram - slave mode and CPHA = 0

           NSS input                             tc(SCK)                                   th(NSS)
                  tSU(NSS)
                                          tv(SO)
SCK Input  CPHA= 0          tw(SCKH)     MS B O UT
           CPOL=0           tw(SCKL)
                                            M SB IN
           CPHA= 0                             th(SI)
           CPOL=1

                     ta(SO)                                                 th(SO)         tr(SCK)  tdis(SO)
              MISO                                                       BI T6 OUT         tf(SCK)
           OUT P UT
                                                                          B I T1 IN        LSB OUT
                                tsu(SI)
                                                                                           LSB IN
              MOSI
             I NPUT

                                                                                                              ai14134

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

Figure 20. SPI timing diagram - slave mode and CPHA = 11)

           NSS input                                            tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                        tv(SO)
SCK Input  CPHA=1    tw(SCKH)               MS B O UT
           CPOL=0    tw(SCKL)
                                                           th(SI)
           CPHA=1                        M SB IN
           CPOL=1

                     ta(SO)                                                        th(SO)  tr(SCK)  tdis(SO)
                                                                             BI T6 OUT     tf(SCK)

              MISO                                                       B I T1 IN                  LSB OUT
           OUT P UT
                             tsu(SI)
              MOSI
             I NPUT                                                                        LSB IN

                                                                                                              ai14135

52/67
STM32F103xx                                                                     Electrical characteristics

Figure 21. SPI timing diagram - master mode

                             High             tc(SCK)
             NSS input
SCK Input
               CPHA= 0
               CPOL=0
               CPHA= 0
               CPOL=1

SCK Input    CPHA=1
             CPOL=0
             CPHA=1  tsu(MI)         tw(SCKH)                                     tr(SCK)
             CPOL=1                  tw(SCKL)                                     tf(SCK)
                                                           BI T6 IN
              MISO                     MS BIN                                          LSB IN
             INP UT                          th(MI)    B I T1 OUT
                                                             th(MO)             LSB OUT
              MOSI                 M SB OUT
             OUTU T                      tv(MO)

                                                                                                    ai14136

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

USB characteristics

The USB interface is USB-IF certified (Full Speed).

Table 37. USB DC electrical characteristics

Symbol                             Parameter           Conditions               Min.(1) Max.(1) Unit

Input levels

             VDI Differential input sensitivity        I(USBDP, USBDM)          0.2
                                                       Includes VDI range
             VCM     Differential common mode                                   0.8            2.5  V
                     range

             VSE     Single ended receiver                                      1.3            2.0
                     threshold

Output levels

             VOL Static output level low               RL of 1.5 k to 3.6 V(2)                 0.3
             VOH Static output level high               RL of 15 k to VSS(2)
                                                                                                    V

                                                                                2.8            3.6

1. All the voltages are measured from the local ground potential.
2. RL is the load connected on the USB drivers

                                                                                                    53/67
Electrical characteristics                                                           STM32F103xx

        Figure 22. USB timings: definition of data signal rise and fall time

                   Differen tial                Crossover
                   Data L ines                    points

                          VCR S                         tr

                            VS S  tf

                                                                                      ai14137

        Table 38. USB: Full speed electrical characteristics

        Symbol                    Parameter                 Conditions     Min   Max                         Unit

        Driver characteristics

        tr                        Rise time(1)              CL = 50 pF     4     20                          ns

        tf                        Fall Time(1)              CL = 50 pF     4     20                          ns

        trfm                Rise/ fall time matching        tr/tf          90    110                         %

        VCRS Output signal crossover voltage                               1.3   2.0                         V

        1. Measured from 10% to 90% of the data signal. For more detailed informations, please refer to USB
             Specification - Chapter 7 (version 2.0).

5.3.16  CAN (controller area network) interface
5.3.17
        Refer to I/O port characteristics for more details on the input/output alternate function char-
Note:   acteristics (CANTX and CANRX).

        12-bit ADC characteristics

        Unless otherwise specified, the parameters given in Table 39 are derived from tests
        performed under ambient temperature, fPCLK2 frequency and VDDA supply voltage
        conditions summarized in Table 7.

        It is recommended to perform a calibration after each power-up.

        Table 39.  ADC characteristics(1)                   Conditions     Min Typ Max Unit
         Symbol            Parameter

        VDDA ADC power supply                                              2.4V       3.6V V
        VREF+ Positive reference voltage                                    2.0
                                                                                      VDDA                      V

        fADC       ADC clock frequency                                      0.6       14 MHz
         fS        Sampling rate                                           0.05
                                                                  TBD                 1 MHz
                                                            fADC = 14 MHz  VSSA
        fTRIG External trigger frequency                                              823 kHz
        VAIN Conversion voltage range(2)
                                                                                      17 1/fADC

                                                                                      VDDA                      V

54/67
STM32F103xx                                                                     Electrical characteristics

Table 39. ADC characteristics(1) (continued)

Symbol              Parameter                         Conditions                Min Typ Max Unit

             RAIN   External input impedance                                                                    k
             CAIN
                    External capacitor on analog                                       TBD(2)(3)
                    input                                                                                       pF

             Ilkg   Negative input leakage current VIN < VSS, | IIN | < 400 A          5      6      A

                    on analog pins                    on adjacent analog pin

RADC                Sampling switch resistance                                                 1      k
CADC
                    Internal sample and hold                                                   5      pF
                    capacitor

             tCAL Calibration time                    fADC = 14MHz                      5.9             s
                                                      fADC = 14 MHz                     83            1/fADC
             tlat Injection conversion latency        fADC = 14 MHz
                                                                                               0.214    s
               tS   Sampling time                     fADC = 14 MHz             0.107          3      1/fADC
             tSTAB  Power-up time                                                              17.1
                                                                                                        s

                                                                                00 1                  s

                                                                                1          18           s
                                                                                                      1/fADC
tCONV               Total conversion time (including                            14 (1.5 for sampling
                    sampling time)                                              +12.5 for successive
                                                                                approximation)

1. TBD = to be determined.

2. Depending on the input signal variation (fAIN), CAIN can be increased for stabilization time and reduced to
     allow the use of a larger serial resistor (RAIN). It is valid for all fADC frequencies 14 MHz.

3. During the sample time the input capacitance CAIN (5 max) can be charged/discharged by the external
     source. The internal resistance of the analog source must allow the capacitance to reach its final voltage
     level within tS. After the end of the sample time tS, changes of the analog input voltage have no effect on
     the conversion result. Values for the sample clock tS depend on programming.

Table 40. ADC accuracy (fPCLK2 = 14 MHz, fADC = 14 MHz, RAIN <10 k, VDDA =
                 3.3 V)(1)

Symbol              Parameter                         Conditions                   Typ     Max Unit

             |ET| Total unadjusted error(2)                                        3       TBD
             |EO| Offset error(2)
             |EG| Gain Error(2)                                                    1       TBD
             |ED| Differential linearity error(2)
             |EL| Integral linearity error(2)                                      2       TBD LSB

                                                                                   3       TBD

                                                                                   2       TBD

1. TBD = to be determined.

2. ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
     robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
     being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
     standard analog pins which may potentially inject negative current.
     Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.12 does not
     affect the ADC accuracy.

                                                                                                      55/67
Electrical characteristics                                                                                                               STM32F103xx

       Figure 23. ADC accuracy characteristics

       1023          1LSBIDEAL  =  -V----D-----D----A----------V-----S----S-----A--                                  EG    (1) Example of an actual transfer curve
       1022                                                                                                                 (2) The ideal transfer curve
       1021                             1024                                                           (3)                  (3) End point correlation line
                                                                                                                 (1)
            7                                                                             (2)                               ET=Total Unadjusted Error: maximum deviation
            6                                                                                                               between the actual and the ideal transfer curves.
            5                               ET                                                                              EO=Offset Error: deviation between the first actual
            4                                                                                                               transition and the first ideal one.
            3        EO                                                               EL                                    EG=Gain Error: deviation between the last ideal
            2                                                                                                               transition and the last actual one.
            1                                              ED                                                               ED=Differential Linearity Error: maximum deviation
                                   1 LSBIDEAL                                                                               between actual steps and the ideal one.
                                                                                                                            EL=Integral Linearity Error: maximum deviation
                                                                                                                            between any actual transition and the end point
                                                                                                                            correlation line.

               0     1234567                                                                   1021 1022 1023 1024
                                                                                                                      VDDA
               VSSA                                                                                                                      ai14395

       Figure 24. Typical connection diagram using the ADC

                                                                                          VDD                               STM32F103xx
                                                                                                  VT
                            RAIN   AINx                                                          0.6V   RADC 12-bit A/D
                                                                                                                    conversion
                  VAIN             CAIN(1)                                                        VT                            CADC
                                                                                                 0.6V  IL1mA

                                                                                                                                                                                            ai14150

       1. Refer to Table 39 for the values of RADC and CADC.
       2. CPARASITIC must be added to CAIN. It represents the capacitance of the PCB (dependent on soldering and

            PCB layout quality) plus the pad capacitance (3 pF). A high CPARASITIC value will downgrade conversion
            accuracy. To remedy this, fADC should be reduced.

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STM32F103xx                                                        Electrical characteristics

General PCB design guidelines

Power supply decoupling should be performed as shown in Figure 25 or Figure 26,
depending on whether VREF+ is connected to VDDA or not. The 10 nF capacitors should be
ceramic (good quality). They should be placed them as close as possible to the chip.

Figure 25. Power supply and reference decoupling (VREF+ not connected to VDDA)

                                           STM32F103xx

                                           VREF+
                                           (see note 1)

             1 F // 10 nF                 VDDA

                            1 F // 10 nF  VSSA /VREF+
                                                   (see note 1)

                                                                                ai14388

1. VREF+ and VREF inputs are available only on 100-pin packages.

Figure 26. Power supply and reference decoupling (VREF+ connected to VDDA)

                                                                   STM32F103xx

                                           VREF+/VDDA
                                            (See note 1)

                            1 F // 10 nF

                                           VREF/VSSA
                                            (See note 1)

                                                                                ai14389

1. VREF+ and VREF inputs are available only on 100-pin packages.

                                                                                         57/67
Electrical characteristics                                                     STM32F103xx

5.3.18  Temperature sensor characteristics

        Table 41. TS characteristics

        Symbol              Parameter                          Conditions Min   Typ Max          Unit
                                                                                                  C
        TL                  VSENSE linearity with temperature                  1.5             mV/C
                                                                                                   V
        Avg_Slope Average slope                                                4.478              s
                                                                                1.4
        V25                 Voltage at 25 C                                                10

        tSTART              Startup time                       4

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STM32F103xx                                                                                    Package characteristics

6  Package characteristics

   Figure 27. LFBGA100 - low profile fine pitch ball grid array package outline

                            Seating plane                                                      ddd C
                        C

                        A2 A4 A3                     D                     A1 A
                                       B             D1                                     A

                                                  e                     F

                                          K                                F
                                          J                                     E1 E
                                          H
                                          G                                e
                                          F
                                          E
                                          D
                                          C
                                          B
                                          A

                                                    1 2 3 4 5 6 7 8 9 10

                               A1 corner index area                     b(100 balls)
                                     (see note 5)                        eee M C A B
                                                                          fff M C
                                                           Bottom view
                                                                                               ai14396

   Table 42. LFBGA100 - low profile fine pitch ball grid array package mechanical data

                                           mm                                                           inches

             Dim.

                        Min                Typ           Max               Min                          Typ     Max

   A                                                     1.700                                                  0.067

   A1                   0.270                                              0.011

   A2                                      1.085                                                        0.043

   A3                                      0.30                                                         0.012

   A4                                                    0.80                                                   0.031

   b                    0.45               0.50          0.55              0.018                        0.020   0.022

   D                    9.85               10.00         10.15             0.388                        0.394   0.40

   D1                                      7.20                                                         0.283

   E                    9.85               10.00         10.15             0.388                        0.394   0.40

   E1                                      7.20                                                         0.283

   e                                       0.80                                                         0.031

   F                                       1.40                                                         0.055

   ddd                                                   0.12                                                   0.005

   eee                                                   0.15                                                   0.006

   fff                                                   0.08                                                   0.003
   N (number of balls)                                            100

                                                                                                                59/67
Package characteristics                                                  STM32F103xx

       Figure 28. Recommended PCB design rules (0.80/0.75 mm pitch BGA)

                               Dpad  0.37 mm

                               Dsm   0.52 mm typ. (depends on solder
                                     mask registration tolerance

                               Solder paste 0.37 mm aperture diameter

                               Non solder mask defined pads are recommended

                               4 to 6 mils screen print

                         Dpad
                         Dsm

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STM32F103xx                                 Package characteristics

Figure 29. LQFP100 100-pin low-profile quad flat package outline

                   D                                                         A

                   D1                                                        A2

                                                                    A1

                                                                          b

                                                                         e
                                     E1 E

                                            L1                                      c
                                                  L
                                                                                h
                                                                             ai14397

Table 43.    LQFP100 100-pin low-profile quad flat package mechanical data

      Dim.         mm                       inches

        A    Min   Typ    Max        Min    Typ                                  Max
       A1
       A2                 1.60                                                   0.063
        b
        C    0.05         0.15       0.002                                       0.006
        D
       D1    1.35  1.40   1.45       0.053  0.055                                0.057
        E
       E1    0.17  0.22   0.27       0.007  0.009                                0.011
        e
             0.09         0.20       0.004                                       0.008
        L
       L1          16.00                    0.630

        N          14.00                    0.551

                   16.00                    0.630

                   14.00                    0.551

                   0.50                     0.020

             0    3.5   7         0     3.5                                       7

             0.45  0.60   0.75       0.018  0.024                                0.030

                   1.00                     0.039

                          Number of pins

                                100

                                                                                           61/67
Package characteristics                                                             STM32F103xx

       Figure 30. LQFP64 64 pin low-profile quad flat package outline

                               D                                                    A

                               D1                                                   A2

                                                                                A1

                                                                             b

                                                E1 E
                                                                             e

                                                       L1                                 c
                                                              L
                                                                                    ai14398

       Table 44.   LQFP64 64 pin low-profile quad flat package mechanical data

             Dim.              mm                      inches

               A         Min   Typ    Max       Min    Typ                                   Max
              A1
              A2                      1.60                                                   0.063
               b
               c         0.05         0.15      0.002                                        0.006
               D
              D1         1.35  1.40   1.45      0.053  0.055                                 0.057
               E
              E1         0.17  0.22   0.27      0.007  0.009                                 0.011
               e
                         0.09         0.20      0.004                                        0.008
               L
               L1              12.00                   0.472

               N               10.00                   0.394

                               12.00                   0.472

                               10.00                   0.394

                               0.50                    0.020

                         0    3.5   7        0     3.5                                  7

                         0.45  0.60   0.75      0.018  0.024                                 0.030

                               1.00                    0.039

                                      Number of pins

                                            64

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STM32F103xx                                                                     Package characteristics

Figure 31. LQFP48 48 pin low-profile quad flat package outline

                       D                                                                 A

                       D1                                                                A2

                                                                                A1

                                                                                b

                                     E1 E                                       e

                                                                            L1               c

                                                                                L

                                                                                            ai14399

Table 45.        LQFP48 48 pin low-profile quad flat package mechanical data
      Dim.
                           mm                                                   inches(1)

                 Min       Typ   Max       Min                                     Typ               Max

             A                   1.60                                                                0.063

             A1  0.05            0.15      0.002                                                     0.006

             A2  1.35      1.40  1.45      0.053                                   0.055             0.057

             b   0.17      0.22  0.27      0.007                                   0.009             0.011

             C   0.09            0.20      0.004                                                     0.008

             D             9.00                                                    0.354

             D1            7.00                                                    0.276

             E             9.00                                                    0.354

             E1            7.00                                                    0.276

             e             0.50                                                    0.020

                 0        3.5  7        0                                      3.5              7

             L   0.45      0.60  0.75      0.018                                   0.024             0.030

             L1            1.00                                                    0.039

                                 Number of pins

             N                         48

1. Values in inches are converted from mm and rounded to 3 decimal digits.

                                                                                                         63/67
Package characteristics                                                      STM32F103xx

6.1    Thermal characteristics

       The average chip-junction temperature, TJ, in degrees Celsius, may be calculated using the
       following equation:

                         TJ = TA + (PD x JA)               (1)

       Where:

        TA is the Ambient Temperature in C,
        JA is the Package Junction-to-Ambient Thermal Resistance, in C/W,
        PD is the sum of PINT and PI/O (PD = PINT + PI/O),
        PINT is the product of IDD and VDD, expressed in Watts. This is the Chip Internal Power.

       PI/O represents the Power Dissipation on Input and Output Pins;

       Most of the time for the application PI/O< PINT and can be neglected. On the other hand, PI/O
       may be significant if the device is configured to drive continuously external modules and/or

       memories.

       An approximate relationship between PD and TJ (if PI/O is neglected) is given by:

                         PD = K / (TJ + 273 C)            (2)

       Therefore (solving equations 1 and 2):

                         K = PD x (TA + 273C) + JA x PD2               (3)

       where:

       K is a constant for the particular part, which may be determined from equation (3) by

       measuring PD (at equilibrium) for a known TA. Using this value of K, the values of PD and TJ
       may be obtained by solving equations (1) and (2) iteratively for any value of TA.

       Table 46. Thermal characteristics

       Symbol            Parameter                                           Value        Unit
                                                                               41         C/W
               Thermal resistance junction-ambient                             46
               LFBGA100 - 10 x 10 mm / 0.5 mm pitch                            45
                                                                               55
                 Thermal resistance junction-ambient
                 LQFP100 - 14 x 14 mm / 0.5 mm pitch
       JA
                 Thermal Resistance Junction-Ambient
                 LQFP64 - 10 x 10 mm / 0.5 mm pitch

               Thermal resistance junction-ambient
               LQFP48 - 7 x 7 mm / 0.5 mm pitch

64/67
STM32F103xx                                             Order codes

7    Order codes

     Table 47. Order codes       Flash program   SRAM    Package
                                     memory     memory   LQFP48
                    Part number       Kbytes    Kbytes   LQFP64
                                                         LQFP100
                STM32F103C6T6            32         10  LFBGA100
                STM32F103C8T6            64         20
                STM32F103R6T6            32         10
                STM32F103R8T6            64         20
                STM32F103RBT6           128         20
                STM32F103V8T6            64         20
                STM32F103VBT6           128         20
                STM32F103V8H6            64         20
                STM32F103VBH6           128         20

7.1  Future family enhancements

     Further developments of the STM32F103xx performance line will see an expansion of the
     current options. Larger packages will soon be available with up to 512KB Flash, 64KB
     SRAM and with extended features such as EMI support, SDIO, I2S, DAC and additional
     timers and USARTS.

                                                                  65/67
Revision history                                                                      STM32F103xx

8      Revision history

       Table 48. Document revision history

       Date         Revision                    Changes

       01-jun-2007  1         Initial release.

                              Flash memory size modified in Note 5, Note 4, Note 6, Note 7 and
                              BGA100 pins added to Table 3: Pin definitions. Figure 5: STM32F103xx
                              performance line BGA100 ballout added.

                              THSE changed to TLSE in Figure 12: Low-speed external clock source AC
                              timing diagram. VBAT ranged modified in Power supply schemes.

                              tSU(LSE) changed to tSU(HSE) in Table 17: HSE 4-16 MHz oscillator
                              characteristics. IDD(HSI) max value added to Table 19: HSI oscillator
                              characteristics.

                              Sample size modified and machine model removed in Electrostatic
                              discharge (ESD).

                              Number of parts modified and standard reference updated in Static

                              latch-up. 25 C and 85 C conditions removed and class name modified

                              in Table 28: Electrical sensitivities. RPU and RPD min and max values

                              added to Table 29: I/O static characteristics. RPU min and max values

       20-Jul-2007  2         added to Table 32: NRST pin characteristics.

                              Figure 18: I2C bus AC waveforms and measurement circuit and

                              Figure 17: Recommended NRST pin protection corrected.

                              Notes removed below Table 7, Table 32, Table 37.

                              IDD typical values changed in Table 11: Maximum current consumption in
                              Run and Sleep modes. Table 33: TIMx characteristics modified.

                              tSTAB, VREF+ value, tlat and fTRIG added to Table 39: ADC characteristics.

                              In Table 24: Flash memory endurance and data retention, typical

                              endurance and data retention for TA = 85 C added, data retention for TA
                              = 25 C removed.

                              VBG changed to VREFINT in Table 10: Embedded internal reference
                              voltage. Document title changed. Controller area network (CAN) section

                              modified.

                              Figure 9: Power supply scheme modified.

                              Features on page 1 list optimized. Small text changes.

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STM32F103xx

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