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STM32F103R4H6ATR

器件型号:STM32F103R4H6ATR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

32-BIT, FLASH, 72 MHz, RISC MICROCONTROLLER, PQFP48

32位, FLASH, 72 MHz, 精简指令集微控制器, PQFP48

参数

STM32F103R4H6ATR功能数量 1
STM32F103R4H6ATR端子数量 48
STM32F103R4H6ATR最大工作温度 85 Cel
STM32F103R4H6ATR最小工作温度 -40 Cel
STM32F103R4H6ATR最大供电/工作电压 3.6 V
STM32F103R4H6ATR最小供电/工作电压 2 V
STM32F103R4H6ATR额定供电电压 3.3 V
STM32F103R4H6ATR外部数据总线宽度 0.0
STM32F103R4H6ATR输入输出总线数量 37
STM32F103R4H6ATR线速度 72 MHz
STM32F103R4H6ATR加工封装描述 7 X 7 MM, ROHS COMPLIANT, LQFP-48
STM32F103R4H6ATR无铅 Yes
STM32F103R4H6ATR欧盟RoHS规范 Yes
STM32F103R4H6ATR状态 ACTIVE
STM32F103R4H6ATR工艺 CMOS
STM32F103R4H6ATR包装形状 SQUARE
STM32F103R4H6ATR包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
STM32F103R4H6ATR表面贴装 Yes
STM32F103R4H6ATR端子形式 GULL WING
STM32F103R4H6ATR端子间距 0.5000 mm
STM32F103R4H6ATR端子涂层 NOT SPECIFIED
STM32F103R4H6ATR端子位置 QUAD
STM32F103R4H6ATR包装材料 PLASTIC/EPOXY
STM32F103R4H6ATR温度等级 INDUSTRIAL
STM32F103R4H6ATRADC通道 Yes
STM32F103R4H6ATR地址总线宽度 0.0
STM32F103R4H6ATR位数 32
STM32F103R4H6ATR最大FCLK时钟频率 16 MHz
STM32F103R4H6ATRDMA通道 Yes
STM32F103R4H6ATR微处理器类型 RISC MICROCONTROLLER
STM32F103R4H6ATRPWM通道 Yes
STM32F103R4H6ATRROM编程 FLASH

STM32F103R4H6ATR器件文档内容

                                                 STM32F103x4
                                                 STM32F103x6

Low-density performance line, ARM-based 32-bit MCU with 16 or
     32 KB Flash, USB, CAN, 6 timers, 2 ADCs, 6 com. interfaces

                                                                                  Datasheet - production data

Features                                               TFBGA64 (5 5 mm)   LQFP64 (10 10 mm)
                                                                             LQFP48 (7 7 mm)
ARM 32-bit CortexTM-M3 CPU Core
    72 MHz maximum frequency,                        UFQFPN48 (7 7 mm)  VFQFPN36 (6 6 mm)
        1.25 DMIPS/MHz (Dhrystone 2.1)
        performance at 0 wait state memory              Debug mode
        access                                              Serial wire debug (SWD) & JTAG interfaces
    Single-cycle multiplication and hardware
        division                                        6 timers
                                                            Two 16-bit timers, each with up to 4
Memories                                                      IC/OC/PWM or pulse counter and
    16 or 32 Kbytes of Flash memory                          quadrature (incremental) encoder input
    6 or 10 Kbytes of SRAM                               16-bit, motor control PWM timer with dead-
                                                               time generation and emergency stop
Clock, reset and supply management                         2 watchdog timers (Independent and
    2.0 to 3.6 V application supply and I/Os                 Window)
    POR, PDR, and programmable voltage                   SysTick timer 24-bit downcounter
        detector (PVD)
    4-to-16 MHz crystal oscillator                    6 communication interfaces
    Internal 8 MHz factory-trimmed RC                     1 x I2C interface (SMBus/PMBus)
    Internal 40 kHz RC                                    2 USARTs (ISO 7816 interface, LIN, IrDA
    PLL for CPU clock                                        capability, modem control)
    32 kHz oscillator for RTC with calibration            1 SPI (18 Mbit/s)
                                                            CAN interface (2.0B Active)
Low power                                                 USB 2.0 full-speed interface
    Sleep, Stop and Standby modes
    VBAT supply for RTC and backup registers          CRC calculation unit, 96-bit unique ID
                                                        Packages are ECOPACK
2 x 12-bit, 1 s A/D converters (up to 16
    channels)                                          Table 1. Device summary
    Conversion range: 0 to 3.6 V
    Dual-sample and hold capability                  Reference            Part number
    Temperature sensor
                                                       STM32F103x4        STM32F103C4, STM32F103R4,
DMA                                                                      STM32F103T4
    7-channel DMA controller
    Peripherals supported: timers, ADC, SPIs,
        I2Cs and USARTs

Up to 51 fast I/O ports
    26/37/51 I/Os, all mappable on 16 external
        interrupt vectors and almost all 5 V-tolerant

                                                       STM32F103x6        STM32F103C6, STM32F103R6,
                                                                          STM32F103T6

May 2013                                              Doc ID 15060 Rev 6                             1/90

This is information on a product in full production.                                     www.st.com            1
Contents                      STM32F103x4, STM32F103x6

Contents

1     Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2     Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      2.1 Device overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

      2.2 Full compatibility throughout the family . . . . . . . . . . . . . . . . . . . . . . . . . . 13

      2.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

                2.3.1 ARM CortexTM-M3 core with embedded Flash and SRAM . . . . . . . . . 14

          2.3.2 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

          2.3.3 CRC (cyclic redundancy check) calculation unit . . . . . . . . . . . . . . . . . . 14

          2.3.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

          2.3.5 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 14

          2.3.6 External interrupt/event controller (EXTI) . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.7 Clocks and startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.8 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.9 Power supply schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.10 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.11 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.12 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.13 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.14 RTC (real-time clock) and backup registers . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.15 Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.16 IC bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.17 Universal synchronous/asynchronous receiver transmitter (USART) . . 19

          2.3.18 Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.19 Controller area network (CAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.20 Universal serial bus (USB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.21 GPIOs (general-purpose inputs/outputs) . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.3.22 ADC (analog-to-digital converter) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.3.23 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.3.24 Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . 20

3     Pinouts and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

4     Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

2/90      Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      Contents

5  Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1 Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.1 Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.2 Typical values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.3 Typical curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.4 Loading capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.5 Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.6 Power supply scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

   5.1.7 Current consumption measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

   5.2 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

   5.3 Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

   5.3.1 General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

   5.3.2 Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . 33

   5.3.3 Embedded reset and power control block characteristics . . . . . . . . . . . 33

   5.3.4 Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.3.5 Supply current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.3.6 External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

   5.3.7 Internal clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

   5.3.8 PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

   5.3.9 Memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

   5.3.10 EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

   5.3.11 Absolute maximum ratings (electrical sensitivity) . . . . . . . . . . . . . . . . . 54

   5.3.12 I/O current injection characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

   5.3.13 I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

   5.3.14 NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

   5.3.15 TIM timer characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

   5.3.16 Communications interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

   5.3.17 CAN (controller area network) interface . . . . . . . . . . . . . . . . . . . . . . . . . 69

   5.3.18 12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

   5.3.19 Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

6  Package characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

   6.1 Package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

   6.2 Thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

   6.2.1 Reference document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

   6.2.2 Selecting the product temperature range . . . . . . . . . . . . . . . . . . . . . . . . 84

                          Doc ID 15060 Rev 6  3/90
Contents                      STM32F103x4, STM32F103x6

7         Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

8         Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

4/90      Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Table 2.   STM32F103xx low-density device features and peripheral counts. . . . . . . . . . . . . . . . . . . 10
Table 3.   STM32F103xx family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Table 4.   Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Table 5.   Low-density STM32F103xx pin definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Table 6.   Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Table 7.   Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 8.   Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 9.   General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 10.  Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Table 11.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . 34
Table 12.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 13.  Maximum current consumption in Run mode, code with data processing
           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 14.  Maximum current consumption in Run mode, code with data processing
           running from RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 15.  Maximum current consumption in Sleep mode, code running from Flash or RAM. . . . . . . 38
Table 16.  Typical and maximum current consumptions in Stop and Standby modes . . . . . . . . . . . . 39
Table 17.  Typical current consumption in Run mode, code with data processing
           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Table 18.  Typical current consumption in Sleep mode, code running from Flash or
           RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 19.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 20.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 21.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 22.  HSE 4-16 MHz oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 23.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 24.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 25.  LSI oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 26.  Low-power mode wakeup timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 27.  PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 28.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 29.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Table 30.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 31.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 32.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 33.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 34.  I/O current injection susceptibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Table 35.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Table 36.  Output voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Table 37.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 38.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 39.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 40.  I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 41.  SCL frequency (fPCLK1= 36 MHz.,VDD_I2C = 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 42.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 43.  USB startup time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Table 44.  USB DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

                          Doc ID 15060 Rev 6  5/90
List of tables                      STM32F103x4, STM32F103x6

Table 45.  USB: Full-speed electrical characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 46.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 47.  RAIN max for fADC = 14 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 48.  ADC accuracy - limited test conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 49.  ADC accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Table 50.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Table 51.  VFQFPN36 6 x 6 mm, 0.5 mm pitch, package mechanical data . . . . . . . . . . . . . . . . . . . . 76
Table 52.  UFQFPN48 7 x 7 mm, 0.5 mm pitch, package mechanical data . . . . . . . . . . . . . . . . . . . . 77
Table 53.  LQFP64, 10 x 10 mm, 64-pin low-profile quad flat package mechanical data . . . . . . . . . . 79
Table 54.  TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm pitch, package mechanical data. . . 80
Table 55.  LQFP48, 7 x 7 mm, 48-pin low-profile quad flat package mechanical data . . . . . . . . . . . . 82
Table 56.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Table 57.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

6/90            Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      List of figures

List of figures

Figure 1.   STM32F103xx performance line block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Figure 2.   Clock tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Figure 3.   STM32F103xx performance line LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 4.   STM32F103xx performance line TFBGA64 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 5.   STM32F103xx performance line LQFP48 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 6.   STM32F103xx performance line UFQFPN48 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 7.   STM32F103xx performance line VFQFPN36 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 8.   Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 9.   Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Figure 10.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Figure 11.  Power supply scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Figure 12.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Figure 13.  Typical current consumption in Run mode versus frequency (at 3.6 V) -
            code with data processing running from RAM, peripherals enabled. . . . . . . . . . . . . . . . . . 37
Figure 14.  Typical current consumption in Run mode versus frequency (at 3.6 V) -
            code with data processing running from RAM, peripherals disabled . . . . . . . . . . . . . . . . . 37
Figure 15.  Typical current consumption on VBAT with RTC on versus temperature at different
            VBAT values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 16.  Typical current consumption in Stop mode with regulator in Run mode versus
            temperature at VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 17.  Typical current consumption in Stop mode with regulator in Low-power mode versus
            temperature at VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 18.  Typical current consumption in Standby mode versus temperature at
            VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 19.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Figure 20.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Figure 21.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Figure 22.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Figure 23.  Standard I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Figure 24.  Standard I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Figure 25.  5 V tolerant I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Figure 26.  5 V tolerant I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Figure 27.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Figure 28.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Figure 29.  I2C bus AC waveforms and measurement circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Figure 30.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Figure 31.  SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Figure 32.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 33.  USB timings: definition of data signal rise and fall time . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Figure 34.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 35.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 36.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . . . . . . . . . . 73
Figure 37.  Power supply and reference decoupling(VREF+ connected to VDDA) . . . . . . . . . . . . . . . . . 74
Figure 38.  VFQFPN36 6 x 6 mm, 0.5 mm pitch, package outline(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Figure 39.  Recommended footprint (dimensions in mm)(1)(2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Figure 40.  UFQFPN48 7 x 7 mm, 0.5 mm pitch, package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Figure 41.  Recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Figure 42.  LQFP64, 10 x 10 mm, 64-pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . . 79

                          Doc ID 15060 Rev 6  7/90
List of figures                      STM32F103x4, STM32F103x6

Figure 43.  Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Figure 44.  TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm pitch, package outline . . . . . . . . . . 80
Figure 45.  Recommended PCB design rules for pads (0.5 mm pitch BGA) . . . . . . . . . . . . . . . . . . . . 81
Figure 46.  LQFP48, 7 x 7 mm, 48-pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . . . . 82
Figure 47.  Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Figure 48.  LQFP64 PD max vs. TA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

8/90             Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      Introduction

1  Introduction

   This datasheet provides the ordering information and mechanical device characteristics of
   the STM32F103x4 and STM32F103x6 low-density performance line microcontrollers. For
   more details on the whole STMicroelectronics STM32F103xx family, please refer to
   Section 2.2: Full compatibility throughout the family.

   The low-density STM32F103xx datasheet should be read in conjunction with the low-,
   medium- and high-density STM32F10xxx reference manual.
   The reference and Flash programming manuals are both available from the
   STMicroelectronics website www.st.com.

   For information on the CortexTM-M3 core please refer to the CortexTM-M3 Technical
   Reference Manual, available from the www.arm.com website at the following address:
   http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0337e/.

2  Description

   The STM32F103x4 and STM32F103x6 performance line family incorporates the high-
   performance ARM CortexTM-M3 32-bit RISC core operating at a 72 MHz frequency, high-
   speed embedded memories (Flash memory up to 32 Kbytes and SRAM up to 6 Kbytes),
   and an extensive range of enhanced I/Os and peripherals connected to two APB buses. All
   devices offer two 12-bit ADCs, three general purpose 16-bit timers plus one PWM timer, as
   well as standard and advanced communication interfaces: up to two I2Cs and SPIs, three
   USARTs, an USB and a CAN.

   The STM32F103xx low-density performance line family operates from a 2.0 to 3.6 V power
   supply. It is available in both the 40 to +85 C temperature range and the 40 to +105 C
   extended temperature range. A comprehensive set of power-saving mode allows the design
   of low-power applications.

   The STM32F103xx low-density performance line family includes devices in four different
   package types: from 36 pins to 64 pins. Depending on the device chosen, different sets of
   peripherals are included, the description below gives an overview of the complete range of
   peripherals proposed in this family.

   These features make the STM32F103xx low-density performance line microcontroller family
   suitable for a wide range of applications such as motor drives, application control, medical
   and handheld equipment, PC and gaming peripherals, GPS platforms, industrial
   applications, PLCs, inverters, printers, scanners, alarm systems, video intercoms, and
   HVACs.

                          Doc ID 15060 Rev 6  9/90
Description                                                                      STM32F103x4, STM32F103x6

2.1          Device overview

             Table 2. STM32F103xx low-density device features and peripheral counts

                                   Peripheral        STM32F103Tx         STM32F103Cx     STM32F103Rx

             Flash - Kbytes                          16      32          16          32  16      32

             SRAM - Kbytes                           6       10          6           10  6       10

             Communication Timers  General-purpose   2       2           2           2   2                        2

                                   Advanced-control      1                   1               1

                                   SPI               1       1           1           1   1                        1

                                   I2C               1       1           1           1   1                        1

                                   USART             2       2           2           2   2                        2

                                   USB               1       1           1           1   1                        1

                                   CAN               1       1           1           1   1                        1

             GPIOs                                       26                  37              51

             12-bit synchronized ADC                        2                   2                2
             Number of channels                      10 channels         10 channels     16 channels(1)

             CPU frequency                                                   72 MHz

             Operating voltage                                           2.0 to 3.6 V
             Operating temperatures
             Packages                                Ambient temperatures: 40 to +85 C /40 to +105 C (see Table 9)
                                                               Junction temperature: 40 to + 125 C (see Table 9)

                                                     VFQFPN36            LQFP48, UFQFPN48 LQFP64, TFBGA64

             1. On the TFBGA64 package only 15 channels are available (one analog input pin has been replaced by
                  `Vref+').

10/90                                                Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                                                                                                Description

Figure 1. STM32F103xx performance line block diagram

        TRACECLK             TPIU                           pbu s                 Trace                                                      POWER
        TRACED[0:3]                        Trace/trig                          Controlle r                                                 VOLT. REG.
        as AS                                                                                                                            3.3V TO 1.8V    VDD = 2 to 3.6V
                          SW/JTAG                                Ibu s                              Flash obl     Flash 32 KB                            VSS
              NJTRST                                   Dbus                                            interface     64 bit                  @VDD
                   JTDI      Cortex-M3 CPU                                                                                                              OSC_IN
                                                                                                                                                        OSC_OUT
     JTCK/SWCLK                  Fmax : 7 2M Hz
      JTMS/SWDIO                                                                                                                                        VBAT
                          NVIC                         Syst em     BusM atrix                       SRAM                                                OSC32_IN
                 JTDO                                                                               10 KB                                               OSC32_OUT
                 as AF                                                                                                                        @VDD
                                                                                                                                                         TAMPER-RTC
                    NRST  GP DMA                                                                    PCLK1          PLL &                      XTAL OSC
                    VDDA  7 ch annels                                                               PCLK2         CLOCK                       4-16 MHz    4 Chann els
                    VSSA                                                                                                                                  4 Chann els
                                                                               AHB:F max=48/72 MHz   HCLK         MANAGT                                  RX,TX, CTS, RTS,
                   51AF                                                                              FCLK                                                 CK, SmartCard as AF
                                                                                                                                                         SCL,SDA,SMBA
               PA[ 15:0]  @VDDA                                                                      RC 8 MHz                             IWDG           as AF
               PB[ 15:0]                                                                            RC 40 kHz                                            USBDP/CAN_TX
               PC[15:0]      SUPPLY                                                                 @VDDA                                Stand by        USBDM/CAN_RX
                          SUPERVISION                                                                                                    in terface
                 PD[2:0]
4 Chann els                                                                                                                       @VBAT
3 co mpl. channels
ETR and BKIN              POR / PDR                    Rst

       MOSI,MISO,                                                                                                                        XTAL 32 kHz
   SCK,NSS as AF
RX,TX, CTS, RTS,               PVD                    Int                     AHB2                 AHB2                                      Back up
Smart Card as AF                                                              APB2                 APB 1                                        reg
                                                                                                                                         RTC
              16 AF          EXTI                                                                                                        AWU
              VREF+       WAKEUP
                                                                                                                                  Backu p i nterf ace

                          GPIOA                                                                                                            TIM2
                                                                                                                                           TIM3
                          GPIOB                                                                                                          USART2

                          GPIOC

                          GPIOD                                 APB2 : Fmax=48 / 72 MHz
                                                                                                         APB1 : Fmax=24 / 36 MHz
                                                                                                                                         I2C

                          TIM1

                          SPI                                                                                                              bx CAN
                                                                                                                                         USB 2.0 FS

                                   USART1                                                                                                SRAM 512B
                          @VDDA
                                                                                                                                         WWDG
                                12bit ADC1 IF
                                12bi t ADC2 IF

                          Temp sensor

                                                                                                                                                        ai15175c

1. TA = 40 C to +105 C (junction temperature up to 125 C).
2. AF = alternate function on I/O port pin.

                                                       Doc ID 15060 Rev 6                                                                               11/90
Description                                                                                  STM32F103x4, STM32F103x6

             Figure 2. Clock tree

                           8 MHz         HSI                                     USB           48 MHz           USBCLK
                           HSI RC                /2                           Prescaler                         to USB interface

                                                                              /1, 1.5

                                                                                         72 MHz max               HCLK
                                                                                                                  to AHB bus, core,

                                                                                               Clock              memory and DMA

                                                                                         /8    Enable (3 bits)    to Cortex System timer

                           PLLSRC PLLMUL                        SW                                                FCLK Cortex

                                          ..., x16         HSI  SYSCLK AHB                    APB1                free running clock
                                       x2, x3, x4     PLLCLK    72 MHz Prescaler           Prescaler
                                                                 max /1, 2..512          /1, 2, 4, 8, 16    36 MHz max            PCLK1
                                           PLL             HSE
                                                                                                                                     to APB1
                                                                                                                Peripheral Clock peripherals

                                                                                                                Enable (13 bits)

                                                                                         TIM2, TIM3                               to TIM2, TIM3

                                                                CSS                      If (APB1 prescaler =1) x1                TIMXCLK

                                                                                         else                   x2 Peripheral Clock
                                                                                                                      Enable (3 bits)

                                         PLLXTPRE                                             APB2          72 MHz max            PCLK2
                                          /2                                               Prescaler
                OSC_OUT                                                                  /1, 2, 4, 8, 16                          to APB2
                   OSC_IN                                                                                       Peripheral Clock peripherals
                           4-16 MHz
               OSC32_IN    HSE OSC                                                                              Enable (11 bits)
             OSC32_OUT
                                                                                       TIM1 timer                                 to TIM1
                      MCO
                                                                                       If (APB2 prescaler =1) x1        TIM1CLK

                                                                                       else                     x2 Peripheral Clock

                           LSE OSC            /128                    to RTC                      ADC                    Enable (1 bit)
                           32.768 kHz            LSE  RTCCLK                                   Prescaler                                  to ADC
                                                                                               /2, 4, 6, 8
                                                                                                                ADCCLK

                                              RTCSEL[1:0]

                           LSI RC             LSI     to Independent Watchdog (IWDG)
                           40 kHz
                                                                     IWDGCLK                          Legend:
                                                                                                      HSE = high-speed external clock signal
                           Main               /2      PLLCLK                                          HSI = high-speed internal clock signal
                                                      HSI                                             LSI = low-speed internal clock signal
                           Clock Output               HSE                                             LSE = low-speed external clock signal
                                                      SYSCLK
                                                                                                                                                        ai15176
                                         MCO

             1. When the HSI is used as a PLL clock input, the maximum system clock frequency that can be achieved is
                  64 MHz.

             2. For the USB function to be available, both HSE and PLL must be enabled, with USBCLK running at 48
                  MHz.

             3. To have an ADC conversion time of 1 s, APB2 must be at 14 MHz, 28 MHz or 56 MHz.

12/90                                         Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                           Description

2.2  Full compatibility throughout the family

     The STM32F103xx is a complete family whose members are fully pin-to-pin, software and
     feature compatible. In the reference manual, the STM32F103x4 and STM32F103x6 are
     identified as low-density devices, the STM32F103x8 and STM32F103xB are referred to as
     medium-density devices, and the STM32F103xC, STM32F103xD and STM32F103xE are
     referred to as high-density devices.

     Low- and high-density devices are an extension of the STM32F103x8/B devices, they are
     specified in the STM32F103x4/6 and STM32F103xC/D/E datasheets, respectively. Low-
     density devices feature lower Flash memory and RAM capacities, less timers and
     peripherals. High-density devices have higher Flash memory and RAM capacities, and
     additional peripherals like SDIO, FSMC, I2S and DAC, while remaining fully compatible with
     the other members of the STM32F103xx family.

     The STM32F103x4, STM32F103x6, STM32F103xC, STM32F103xD and STM32F103xE
     are a drop-in replacement for STM32F103x8/B medium-density devices, allowing the user
     to try different memory densities and providing a greater degree of freedom during the
     development cycle.

     Moreover, the STM32F103xx performance line family is fully compatible with all existing
     STM32F101xx access line and STM32F102xx USB access line devices.

     Table 3. STM32F103xx family                               High-density devices
                   Low-density devices Medium-density devices

     Pinout  16 KB         32 KB     64 KB       128 KB        256 KB      384 KB        512 KB
             Flash        Flash(1)   Flash        Flash         Flash       Flash         Flash

             6 KB RAM 10 KB RAM 20 KB RAM 20 KB RAM 48 KB RAM 64 KB RAM 64 KB RAM

     144                                                       5 USARTs

     100                                                       4 16-bit timers, 2 basic timers
                                                               3 SPIs, 2 I2Ss, 2 I2Cs

                                     3 USARTs                USB, CAN, 2 PWM timers

     64      2 USARTs              3 16-bit timers         3 ADCs, 2 DACs, 1 SDIO

             2 16-bit timers       2 SPIs, 2 I2Cs, USB, FSMC (100 and 144 pins)
             1 SPI, 1 I2C, USB,
                                     CAN, 1 PWM timer
     48 CAN, 1 PWM timer 2 ADCs

     36 2 ADCs

     1. For orderable part numbers that do not show the A internal code after the temperature range code (6 or 7),
          the reference datasheet for electrical characteristics is that of the STM32F103x8/B medium-density
          devices.

                                     Doc ID 15060 Rev 6                                             13/90
Description                      STM32F103x4, STM32F103x6

2.3          Overview

2.3.1        ARM CortexTM-M3 core with embedded Flash and SRAM

2.3.2        The ARM CortexTM-M3 processor is the latest generation of ARM processors for embedded
2.3.3        systems. It has been developed to provide a low-cost platform that meets the needs of MCU
             implementation, with a reduced pin count and low-power consumption, while delivering
2.3.4        outstanding computational performance and an advanced system response to interrupts.
2.3.5        The ARM CortexTM-M3 32-bit RISC processor features exceptional code-efficiency,
             delivering the high-performance expected from an ARM core in the memory size usually
             associated with 8- and 16-bit devices.
             The STM32F103xx performance line family having an embedded ARM core, is therefore
             compatible with all ARM tools and software.
             Figure 1 shows the general block diagram of the device family.

             Embedded Flash memory

             16 or 32 Kbytes of embedded Flash is available for storing programs and data.

             CRC (cyclic redundancy check) calculation unit

             The CRC (cyclic redundancy check) calculation unit is used to get a CRC code from a 32-bit
             data word and a fixed generator polynomial.
             Among other applications, CRC-based techniques are used to verify data transmission or
             storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of
             verifying the Flash memory integrity. The CRC calculation unit helps compute a signature of
             the software during runtime, to be compared with a reference signature generated at link-
             time and stored at a given memory location.

             Embedded SRAM

             Six or ten Kbytes of embedded SRAM accessed (read/write) at CPU clock speed with 0 wait
             states.

             Nested vectored interrupt controller (NVIC)

             The STM32F103xx performance line embeds a nested vectored interrupt controller able to
             handle up to 43 maskable interrupt channels (not including the 16 interrupt lines of
             CortexTM-M3) and 16 priority levels.
              Closely coupled NVIC gives low-latency interrupt processing
              Interrupt entry vector table address passed directly to the core
              Closely coupled NVIC core interface
              Allows early processing of interrupts
              Processing of late arriving higher priority interrupts
              Support for tail-chaining
              Processor state automatically saved
              Interrupt entry restored on interrupt exit with no instruction overhead

14/90        Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      Description

2.3.6   This hardware block provides flexible interrupt management features with minimal interrupt
2.3.7   latency.
2.3.8
2.3.9   External interrupt/event controller (EXTI)
2.3.10
        The external interrupt/event controller consists of 19 edge detector lines used to generate
        interrupt/event requests. Each line can be independently configured to select the trigger
        event (rising edge, falling edge, both) and can be masked independently. A pending register
        maintains the status of the interrupt requests. The EXTI can detect an external line with a
        pulse width shorter than the Internal APB2 clock period. Up to 51 GPIOs can be connected
        to the 16 external interrupt lines.

        Clocks and startup

        System clock selection is performed on startup, however the internal RC 8 MHz oscillator is
        selected as default CPU clock on reset. An external 4-16 MHz clock can be selected, in
        which case it is monitored for failure. If failure is detected, the system automatically switches
        back to the internal RC oscillator. A software interrupt is generated if enabled. Similarly, full
        interrupt management of the PLL clock entry is available when necessary (for example on
        failure of an indirectly used external crystal, resonator or oscillator).

        Several prescalers allow the configuration of the AHB frequency, the high-speed APB
        (APB2) and the low-speed APB (APB1) domains. The maximum frequency of the AHB and
        the high-speed APB domains is 72 MHz. The maximum allowed frequency of the low-speed
        APB domain is 36 MHz. See Figure 2 for details on the clock tree.

        Boot modes

        At startup, boot pins are used to select one of three boot options:
         Boot from User Flash
         Boot from System Memory
         Boot from embedded SRAM

        The boot loader is located in System Memory. It is used to reprogram the Flash memory by
        using USART1. For further details please refer to AN2606.

        Power supply schemes

         VDD = 2.0 to 3.6 V: external power supply for I/Os and the internal regulator.
              Provided externally through VDD pins.

         VSSA, VDDA = 2.0 to 3.6 V: external analog power supplies for ADC, reset blocks, RCs
              and PLL (minimum voltage to be applied to VDDA is 2.4 V when the ADC is used).
              VDDA and VSSA must be connected to VDD and VSS, respectively.

         VBAT = 1.8 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and backup
              registers (through power switch) when VDD is not present.

        For more details on how to connect power pins, refer to Figure 11: Power supply scheme.

        Power supply supervisor

        The device has an integrated power-on reset (POR)/power-down reset (PDR) circuitry. It is
        always active, and ensures proper operation starting from/down to 2 V. The device remains

                          Doc ID 15060 Rev 6  15/90
Description                      STM32F103x4, STM32F103x6

2.3.11       in reset mode when VDD is below a specified threshold, VPOR/PDR, without the need for an
2.3.12       external reset circuit.

Note:        The device features an embedded programmable voltage detector (PVD) that monitors the
             VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
             generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is higher
             than the VPVD threshold. The interrupt service routine can then generate a warning
             message and/or put the MCU into a safe state. The PVD is enabled by software.

             Refer to Table 11: Embedded reset and power control block characteristics for the values of
             VPOR/PDR and VPVD.

             Voltage regulator

             The regulator has three operation modes: main (MR), low power (LPR) and power down.
              MR is used in the nominal regulation mode (Run)
              LPR is used in the Stop mode
              Power down is used in Standby mode: the regulator output is in high impedance: the

                   kernel circuitry is powered down, inducing zero consumption (but the contents of the
                   registers and SRAM are lost)

             This regulator is always enabled after reset. It is disabled in Standby mode, providing high
             impedance output.

             Low-power modes

             The STM32F103xx performance line supports three low-power modes to achieve the best
             compromise between low power consumption, short startup time and available wakeup
             sources:
              Sleep mode

                   In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can
                   wake up the CPU when an interrupt/event occurs.
              Stop mode
                   The Stop mode achieves the lowest power consumption while retaining the content of
                   SRAM and registers. All clocks in the 1.8 V domain are stopped, the PLL, the HSI RC
                   and the HSE crystal oscillators are disabled. The voltage regulator can also be put
                   either in normal or in low power mode.
                   The device can be woken up from Stop mode by any of the EXTI line. The EXTI line
                   source can be one of the 16 external lines, the PVD output, the RTC alarm or the USB
                   wakeup.
              Standby mode
                   The Standby mode is used to achieve the lowest power consumption. The internal
                   voltage regulator is switched off so that the entire 1.8 V domain is powered off. The
                   PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering
                   Standby mode, SRAM and register contents are lost except for registers in the Backup
                   domain and Standby circuitry.
                   The device exits Standby mode when an external reset (NRST pin), an IWDG reset, a
                   rising edge on the WKUP pin, or an RTC alarm occurs.

             The RTC, the IWDG, and the corresponding clock sources are not stopped by entering Stop
             or Standby mode.

16/90        Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                             Description

2.3.13  DMA
2.3.14
2.3.15  The flexible 7-channel general-purpose DMA is able to manage memory-to-memory,
        peripheral-to-memory and memory-to-peripheral transfers. The DMA controller supports
        circular buffer management avoiding the generation of interrupts when the controller
        reaches the end of the buffer.

        Each channel is connected to dedicated hardware DMA requests, with support for software
        trigger on each channel. Configuration is made by software and transfer sizes between
        source and destination are independent.

        The DMA can be used with the main peripherals: SPI, I2C, USART, general-purpose and
        advanced-control timers TIMx and ADC.

        RTC (real-time clock) and backup registers

        The RTC and the backup registers are supplied through a switch that takes power either on
        VDD supply when present or through the VBAT pin. The backup registers are ten 16-bit
        registers used to store 20 bytes of user application data when VDD power is not present.

        The real-time clock provides a set of continuously running counters which can be used with
        suitable software to provide a clock calendar function, and provides an alarm interrupt and a
        periodic interrupt. It is clocked by a 32.768 kHz external crystal, resonator or oscillator, the
        internal low-power RC oscillator or the high-speed external clock divided by 128. The
        internal low-power RC has a typical frequency of 40 kHz. The RTC can be calibrated using
        an external 512 Hz output to compensate for any natural crystal deviation. The RTC features
        a 32-bit programmable counter for long-term measurement using the Compare register to
        generate an alarm. A 20-bit prescaler is used for the time base clock and is by default
        configured to generate a time base of 1 second from a clock at 32.768 kHz.

        Timers and watchdogs

        The low-density STM32F103xx performance line devices include an advanced-control timer,
        two general-purpose timers, two watchdog timers and a SysTick timer.
        Table 4 compares the features of the advanced-control and general-purpose timers.

        Table 4. Timer feature comparison

        Timer   Counter    Counter  Prescaler  DMA request Capture/compare Complementary
               resolution    type     factor
                                               generation  channels  outputs

                           Up, Any integer

        TIM1 16-bit        down, between 1     Yes         4         Yes

                           up/down and 65536

        TIM2,  16-bit         Up, Any integer  Yes         4         No
        TIM3                down, between 1
                           up/down and 65536

                                    Doc ID 15060 Rev 6                    17/90
Description                      STM32F103x4, STM32F103x6

             Advanced-control timer (TIM1)

             The advanced-control timer (TIM1) can be seen as a three-phase PWM multiplexed on 6
             channels. It has complementary PWM outputs with programmable inserted dead-times. It
             can also be seen as a complete general-purpose timer. The 4 independent channels can be
             used for
              Input capture
              Output compare
              PWM generation (edge- or center-aligned modes)
              One-pulse mode output

             If configured as a general-purpose 16-bit timer, it has the same features as the TIMx timer. If
             configured as the 16-bit PWM generator, it has full modulation capability (0-100%).

             In debug mode, the advanced-control timer counter can be frozen and the PWM outputs
             disabled to turn off any power switch driven by these outputs.

             Many features are shared with those of the general-purpose TIM timers which have the
             same architecture. The advanced-control timer can therefore work together with the TIM
             timers via the Timer Link feature for synchronization or event chaining.

             General-purpose timers (TIMx)

             There are up to two synchronizable general-purpose timers embedded in the STM32F103xx
             performance line devices. These timers are based on a 16-bit auto-reload up/down counter,
             a 16-bit prescaler and feature 4 independent channels each for input capture/output
             compare, PWM or one-pulse mode output. This gives up to 12 input captures/output
             compares/PWMs on the largest packages.
             The general-purpose timers can work together with the advanced-control timer via the Timer
             Link feature for synchronization or event chaining. Their counter can be frozen in debug
             mode. Any of the general-purpose timers can be used to generate PWM outputs. They all
             have independent DMA request generation.

             These timers are capable of handling quadrature (incremental) encoder signals and the
             digital outputs from 1 to 3 hall-effect sensors.

             Independent watchdog

             The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is
             clocked from an independent 40 kHz internal RC and as it operates independently of the
             main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog
             to reset the device when a problem occurs, or as a free-running timer for application timeout
             management. It is hardware- or software-configurable through the option bytes. The counter
             can be frozen in debug mode.

             Window watchdog

             The window watchdog is based on a 7-bit downcounter that can be set as free-running. It
             can be used as a watchdog to reset the device when a problem occurs. It is clocked from the
             main clock. It has an early warning interrupt capability and the counter can be frozen in
             debug mode.

18/90        Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      Description

2.3.16  SysTick timer
2.3.17
2.3.18  This timer is dedicated for OS, but could also be used as a standard downcounter. It
2.3.19  features:
2.3.20   A 24-bit downcounter
         Autoreload capability
         Maskable system interrupt generation when the counter reaches 0
         Programmable clock source

        IC bus

        The IC bus interface can operate in multimaster and slave modes. It can support standard
        and fast modes.
        It supports dual slave addressing (7-bit only) and both 7/10-bit addressing in master mode.
        A hardware CRC generation/verification is embedded.
        It can be served by DMA and they support SM Bus 2.0/PM Bus.

        Universal synchronous/asynchronous receiver transmitter (USART)

        One of the USART interfaces is able to communicate at speeds of up to 4.5 Mbit/s. The
        other available interface communicates at up to 2.25 Mbit/s. They provide hardware
        management of the CTS and RTS signals, IrDA SIR ENDEC support, are ISO 7816
        compliant and have LIN Master/Slave capability.
        All USART interfaces can be served by the DMA controller.

        Serial peripheral interface (SPI)

        The SPI interface is able to communicate up to 18 Mbits/s in slave and master modes in full-
        duplex and simplex communication modes. The 3-bit prescaler gives 8 master mode
        frequencies and the frame is configurable to 8 bits or 16 bits. The hardware CRC
        generation/verification supports basic SD Card/MMC modes.
        The SPI interface can be served by the DMA controller.

        Controller area network (CAN)

        The CAN is compliant with specifications 2.0A and B (active) with a bit rate up to 1 Mbit/s. It
        can receive and transmit standard frames with 11-bit identifiers as well as extended frames
        with 29-bit identifiers. It has three transmit mailboxes, two receive FIFOs with 3 stages and
        14 scalable filter banks.

        Universal serial bus (USB)

        The STM32F103xx performance line embeds a USB device peripheral compatible with the
        USB full-speed 12 Mbs. The USB interface implements a full-speed (12 Mbit/s) function
        interface. It has software-configurable endpoint setting and suspend/resume support. The
        dedicated 48 MHz clock is generated from the internal main PLL (the clock source must use
        a HSE crystal oscillator).

                          Doc ID 15060 Rev 6  19/90
Description                      STM32F103x4, STM32F103x6

2.3.21       GPIOs (general-purpose inputs/outputs)
2.3.22
             Each of the GPIO pins can be configured by software as output (push-pull or open-drain), as
2.3.23       input (with or without pull-up or pull-down) or as peripheral alternate function. Most of the
2.3.24       GPIO pins are shared with digital or analog alternate functions. All GPIOs are high current-
             capable.

             The I/Os alternate function configuration can be locked if needed following a specific
             sequence in order to avoid spurious writing to the I/Os registers.

             I/Os on APB2 with up to 18 MHz toggling speed.

             ADC (analog-to-digital converter)

             Two 12-bit analog-to-digital converters are embedded into STM32F103xx performance line
             devices and each ADC shares up to 16 external channels, performing conversions in single-
             shot or scan modes. In scan mode, automatic conversion is performed on a selected group
             of analog inputs.

             Additional logic functions embedded in the ADC interface allow:
              Simultaneous sample and hold
              Interleaved sample and hold
              Single shunt

             The ADC can be served by the DMA controller.

             An analog watchdog feature allows very precise monitoring of the converted voltage of one,
             some or all selected channels. An interrupt is generated when the converted voltage is
             outside the programmed thresholds.

             The events generated by the general-purpose timers (TIMx) and the advanced-control timer
             (TIM1) can be internally connected to the ADC start trigger, injection trigger, and DMA
             trigger respectively, to allow the application to synchronize A/D conversion and timers.

             Temperature sensor

             The temperature sensor has to generate a voltage that varies linearly with temperature. The
             conversion range is between 2 V < VDDA < 3.6 V. The temperature sensor is internally
             connected to the ADC12_IN16 input channel which is used to convert the sensor output
             voltage into a digital value.

             Serial wire JTAG debug port (SWJ-DP)

             The ARM SWJ-DP Interface is embedded. and is a combined JTAG and serial wire debug
             port that enables either a serial wire debug or a JTAG probe to be connected to the target.
             The JTAG TMS and TCK pins are shared with SWDIO and SWCLK, respectively, and a
             specific sequence on the TMS pin is used to switch between JTAG-DP and SW-DP.

20/90        Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                          Pinouts and pin description

3  Pinouts and pin description

   Figure 3. STM32F103xx performance line LQFP64 pinout

                                 VDD_ 3
                                    VSS_3
                                        PB9
                                           PB8
                                               BOOT0
                                                  PB7
                                                      PB6
                                                         PB5
                                                             PB4
                                                                PB3
                                                                    PD2
                                                                       PC12
                                                                           PC11
                                                                              PC10
                                                                                  PA15
                                                                                      PA14

                       VBAT      64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49              VDD_2
   PC13-TAMPER-RTC                                       48                                   VSS_2
                              1                                                               PA13
       PC14-OSC32_IN                                                                          PA12
    PC15-OSC32_OUT            2                          47                                   PA11
                                                                                              PA10
             PD0 OSC_IN       3                          46                                   PA9
         PD1 OSC_OUT                                                                          PA8
                              4                          45                                   PC9
                      NRST                                                                    PC8
                         PC0  5                          44                                   PC7
                         PC1                                                                  PC6
                         PC2  6                          43                                   PB15
                         PC3                                                                  PB14
                              7                          42                                   PB13
                       VSSA                                                                   PB12
                      VDDA    8                          41
               PA0-WKUP
                              9   LQFP64                 40
                         PA1
                         PA2  10                         39

                              11                         38

                              12                         37

                              13                         36

                              14                         35

                              15                         34

                              16                         33

                                 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                  PA3
                                     VSS_4
                                         VDD_4

                                            PA4
                                                PA5
                                                   PA6
                                                       PA7
                                                          PC4
                                                              PC5
                                                                 PB0
                                                                     PB1
                                                                        PB2
                                                                            PB10
                                                                               PB11
                                                                                   VSS_1
                                                                                       VDD_1

                                                                                              ai14392

                              Doc ID 15060 Rev 6                                                       21/90
Pinouts and pin description                                   STM32F103x4, STM32F103x6

       Figure 4. STM32F103xx performance line TFBGA64 ballout

          1                  2      3    4              5     6     7     8

       A  PC14-              PC13-  PB9  PB4            PB3   PA15  PA14  PA13

          OSC32_INTAMPER-RTC

                   PC15-            PB8  BOOT0          PD2   PC11  PC10  PA12
       B OSC32_OUT VBAT

       C  OSC_IN VSS_4              PB7  PB5            PC12  PA10  PA9   PA11

       D OSC_OUT VDD_4              PB6  VSS_3 VSS_2 VSS_1          PA8   PC9

       E  NRST               PC1    PC0  VDD_3 VDD_2 VDD_1          PC7   PC8

       F  VSSA               PC2    PA2  PA5            PB0   PC6   PB15  PB14

       G  VREF+ PA0-WKUP PA3             PA6            PB1   PB2   PB10  PB13

       H  VDDA               PA1    PA4  PA7            PC4   PC5   PB11  PB12

                                                                                AI15494

22/90                               Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                   Pinouts and pin description

Figure 5. STM32F103xx performance line LQFP48 pinout

                                VDD_ 3
                                   VSS_3
                                       PB9
                                          PB8
                                              BOOT0
                                                 PB7
                                                     PB6
                                                        PB5
                                                            PB4
                                                               PB3
                                                                   PA1 5
                                                                      PA1 4

                              48 47 46 45 44 43 42 41 40 39 38 37              VDD_2
                                                                               VSS_2
                    VBAT   1                                               36  PA13
PC13-TAMPER-RTC                                                                PA12
                           2                                               35  PA11
     PC14-OSC32_IN                                                             PA10
PC15-OSC32_OUT            3                                               34  PA9
                                                                               PA8
          PD0-OSC_IN       4                                               33  PB15
      PD1-OSC_OUT                                                              PB14
                           5                                               32  PB13
                   NRST                                                        PB12
                    VSSA   6    LQFP48                                     31
                   VDDA
            PA0-WKUP       7                                               30

                      PA1  8                                               29
                      PA2
                           9                                               28

                           10                                              27

                           11                                              26

                           12                                              25

                           13 14 15 16 17 18 19 20 21 22 23 24

                              PA3
                                 PA4
                                     PA5
                                        PA6
                                            PA7
                                               PB0
                                                   PB1
                                                      PB2
                                                          PB10
                                                             PB11
                                                                 VSS_1
                                                                    VDD_1

                                                                                                            ai14393b

Figure 6. STM32F103xx performance line UFQFPN48 pinout

                              6$$?
                                 633?
                                     0"
                                        0"
                                            "//4
                                                0"
                                                   0"
                                                       0"
                                                           0"
                                                              0"
                                                                  0!
                                                                     0!

                    6"!4                                                       6$$?
0#
4!-0%2
24#                                                                  633?
                                                                               0!
     0#
/3#?).                                                                 0!
0#
/3#?/54                                                                    0!
                                                                               0!
          0$
/3#?).                                                            0!
      0$
/3#?/54                                                               0!
                                                                               0"
                    .234                                                       0"
                    633!                                                       0"
                    6$$!                                                       0"
            0!
7+50             1&0.         
                                             
                      0!      
                      0!
                                             

                                             

                                             

                                             

                                             

                                         

                               0!
                                  0!
                                      0!
                                         0!
                                             0!
                                                 0"
                                                    0"
                                                        0"
                                                            0"
                                                               0"
                                                                   633?
                                                                       6$$?

                                                                                                                      -36

                          Doc ID 15060 Rev 6                                                                          23/90
Pinouts and pin description                         STM32F103x4, STM32F103x6

       Figure 7. STM32F103xx performance line VFQFPN36 pinout

                                VSS_3
                                       BOOT0
                                               PB7
                                                      PB6
                                                              PB5
                                                                     PB4
                                                                             PB3
                                                                                    PA15
                                                                                            PA14

                             36 35 34 33 32 31 30 29 28

                    VDD_3    1                      27                                             VDD_2
          OSC_IN/PD0                                                                               VSS_2
       OSC_OUT/PD1           2                      26                                             PA13
                                                                                                   PA12
                    NRST     3                      25                                             PA11
                     VSSA                                                                          PA10
                     VDDA    4                      24                                             PA9
            PA0-WKUP                                                                               PA8
                       PA1   5  QFN36               23                                             VDD_1
                       PA2
                             6                      22

                             7                      21

                             8                      20

                             9                      19

                             10 11 12 13 14 15 16 17 18

                                PA3
                                       PA4
                                               PA5
                                                      PA6
                                                              PA7
                                                                     PB0
                                                                             PB1
                                                                                     PB2
                                                                                            VSS_1

                                                                                                          ai14654

24/90                           Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                                       Pinouts and pin description

Table 5. Low-density STM32F103xx pin definitions

Pins                                                                                           Alternate functions(4)
LQFP48/
   UFQFPN48                                                                         Main
                                                                                function(3)
        LQFP64
                TFBGA64                                                         (after reset)
                       VFQFPN36

                                                           Type(1)
                                                                I / O Level(2)
             Pin name

                                                                                               Default                 Remap

1 1 B2 -     VBAT          S                                                      VBAT
                                                                                PC13(6)
2 2 A2 -     PC13-TAMPER-  I/O                                                  PC14(6)        TAMPER-RTC
                   RTC(5)                                                       PC15(6)          OSC32_IN

3 3 A1 - PC14-OSC32_IN(5) I/O                                                                  OSC32_OUT

4 4 B1 -           PC15-   I/O
             OSC32_OUT(5)

5 5 C1 2     OSC_IN        I                                                     OSC_IN                                   PD0(7)
                                                                                OSC_OUT                                   PD1(7)
6 6 D1 3     OSC_OUT       O
                                                                                   NRST                                TIM1_BKIN
7 7 E1 4     NRST          I/O                                                      PC0                                TIM1_CH1N
                                                                                    PC1
- 8 E3 -     PC0           I/O                                                      PC2                ADC12_IN10
                                                                                    PC3                ADC12_IN11
- 9 E2 -     PC1           I/O                                                     VREF+               ADC12_IN12
                                                                                   VSSA                ADC12_IN13
- 10 F2 -    PC2           I/O                                                     VDDA
                                                                                                 WKUP/USART2_CTS/
- 11 - -     PC3           I/O                                                      PA0                 ADC12_IN0/
- - G1 -
8 12 F1 5    VREF+(8)      S                                                        PA1             TIM2_CH1_ETR(9)
9 13 H1 6                                                                                             USART2_RTS/
             VSSA          S                                                        PA2
                                                                                               ADC12_IN1/ TIM2_CH2(9)
             VDDA          S                                                        PA3                USART2_TX/
                                                                                   VSS_4
10 14 G2 7   PA0-WKUP      I/O                                                     VDD_4       ADC12_IN2/ TIM2_CH3(9)
                                                                                    PA4                USART2_RX/
11 15 H2 8   PA1           I/O                                                      PA5
                                                                                    PA6        ADC12_IN3/TIM2_CH4(9)
12 16 F3 9   PA2           I/O
                                                                                    PA7                SPI1_NSS(9)/
13 17 G3 10  PA3           I/O                                                      PC4        USART2_CK/ADC12_IN4
- 18 C2 -                                                                                     SPI1_SCK(9)/ ADC12_IN5
- 19 D2 -   VSS_4         S
14 20 H3 11                                                                                           SPI1_MISO(9)/
15 21 F4 12  VDD_4         S                                                                   ADC12_IN6/TIM3_CH1(9)
16 22 G4 13
             PA4           I/O                                                                        SPI1_MOSI(9)/
17 23 H4 14                                                                                    ADC12_IN7/TIM3_CH2(9)
- 24 H5     PA5           I/O
                                                                                                       ADC12_IN14
             PA6           I/O

             PA7           I/O

             PC4           I/O

                              Doc ID 15060 Rev 6                                                                       25/90
Pinouts and pin description                                                                    STM32F103x4, STM32F103x6

Table 5. Low-density STM32F103xx pin definitions (continued)

       Pins                                                                                    Alternate functions(4)
LQFP48/
   UFQFPN48                                                                         Main
                                                                                function(3)
        LQFP64
                TFBGA64                                                         (after reset)
                       VFQFPN36

                                                           Type(1)
                                                                I / O Level(2)
                 Pin name

                                                                                               Default                  Remap

- 25 H6          PC5        I/O                                                PC5            ADC12_IN15
18 26 F5 15       PB0
19 27 G5 16       PB1        I/O                                                PB0            ADC12_IN8/TIM3_CH3(9) TIM1_CH2N
20 28 G6 17       PB2
21 29 G7 -       PB10        I/O                                                PB1            ADC12_IN9/TIM3_CH4(9) TIM1_CH3N
22 30 H7 -       PB11
23 31 D6 18      VSS_1       I/O FT PB2/BOOT1
24 32 E6 19      VDD_1
25 33 H8 -       PB12        I/O FT PB10                                                                                TIM2_CH3
26 34 G8 -       PB13
27 35 F8 -       PB14        I/O FT PB11                                                                                TIM2_CH4
28 36 F7 -       PB15
- 37 F6 -        PC6         S                                                 VSS_1           TIM1_BKIN(9)
                  PC7         S                                                 VDD_1          TIM1_CH1N (9)
        38 E7 -   PC8        I/O FT                                             PB12           TIM1_CH2N (9)
        39 E8 -   PC9        I/O FT                                             PB13           TIM1_CH3N(9)
- 40 D8 -                   I/O FT                                             PB14
                  PA8        I/O FT                                             PB15
29 41 D7 20
                  PA9        I/O FT                                             PC6                                     TIM3_CH1
30 42 C7 21
                 PA10        I/O FT                                             PC7                                     TIM3_CH2
31 43 C6 22
                 PA11        I/O FT                                             PC8                                     TIM3_CH3
32 44 C8 23
                 PA12        I/O FT                                             PC9                                     TIM3_CH4
33 45 B8 24
                 PA13        I/O FT                                             PA8                     USART1_CK/
34 46 A8 25      VSS_2       I/O FT                                             PA9                   TIM1_CH1/MCO
35 47 D5 26      VDD_2       I/O FT                                             PA10
36 48 E5 27      PA14        I/O FT                                             PA11                   USART1_TX(9)/
37 49 A7 28                  I/O FT                                             PA12                     TIM1_CH2(9)
                 PA15
38 50 A6 29                                                                                    USART1_RX(9)/ TIM1_CH3
                 PC10
- 51 B7         PC11                                                                          USART1_CTS/ CAN_RX(9)/
- 52 B6         PC12                                                                              TIM1_CH4 / USBDM
- 53 C5
                                                                                               USART1_RTS/ CAN_TX(9) /
                                                                                                    TIM1_ETR / USBDP

                             I/O FT JTMS/SWDIO                                                                          PA13

                             S                                                  VSS_2

                             S                                                  VDD_2

                             I/O FT JTCK/SWCLK                                                                          PA14

                             I/O FT JTDI                                                                                TIM2_CH1_ETR/
                                                                                                                        PA15 / SPI1_NSS

                             I/O FT PC10

                             I/O FT PC11

                             I/O FT PC12

26/90                           Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                                       Pinouts and pin description

Table 5. Low-density STM32F103xx pin definitions (continued)

Pins                                                                                           Alternate functions(4)
LQFP48/
   UFQFPN48                                                                         Main
                                                                                function(3)
        LQFP64
                TFBGA64                                                         (after reset)
                       VFQFPN36

                                                           Type(1)
                                                                I / O Level(2)
                       Pin name

                                                                                               Default       Remap

- - C1 2               PD0             I/O FT                                   PD0

- - D1 3               PD1             I/O FT                                   PD1

54 B5 -                PD2             I/O FT                                   PD2            TIM3_ETR

39 55 A5 30            PB3             I/O FT JTDO                                                           TIM2_CH2 / PB3/
                                                                                                                TRACESWO
                                                                                                                 SPI1_SCK

40 56 A4 31            PB4             I/O FT NJTRST                                                         TIM3_CH1 /PB4
                                                                                                                SPI1_MISO

41 57 C4 32            PB5             I/O                                      PB5            I2C1_SMBA     TIM3_CH2 /
42 58 D3 33                                                                                                  SPI1_MOSI
43 59 C3 34            PB6             I/O FT                                   PB6            I2C1_SCL(9)/
                                                                                               I2C1_SDA(9)   USART1_TX
                       PB7             I/O FT                                   PB7
                                                                                                             USART1_RX

44 60 B4 35            BOOT0           I                                        BOOT0

45 61 B3 -             PB8             I/O FT                                   PB8                          I2C1_SCL
                                                                                                             /CAN_RX

46 62 A3 -             PB9             I/O FT                                   PB9                          I2C1_SDA /
                                                                                                              CAN_TX

47 63 D4 36            VSS_3           S                                        VSS_3

48 64 E4 1             VDD_3           S                                        VDD_3

1. I = input, O = output, S = supply.

2. FT = 5 V tolerant.

3. Function availability depends on the chosen device. For devices having reduced peripheral counts, it is always the lower
     number of peripheral that is included. For example, if a device has only one SPI and two USARTs, they will be called SPI1
     and USART1 & USART2, respectively. Refer to Table 2 on page 10.

4. If several peripherals share the same I/O pin, to avoid conflict between these alternate functions only one peripheral should
     be enabled at a time through the peripheral clock enable bit (in the corresponding RCC peripheral clock enable register).

5. PC13, PC14 and PC15 are supplied through the power switch. Since the switch only sinks a limited amount of current
     (3 mA), the use of GPIOs PC13 to PC15 in output mode is limited: the speed should not exceed 2 MHz with a maximum
     load of 30 pF and these IOs must not be used as a current source (e.g. to drive an LED).

6. Main function after the first backup domain power-up. Later on, it depends on the contents of the Backup registers even
     after reset (because these registers are not reset by the main reset). For details on how to manage these IOs, refer to the
     Battery backup domain and BKP register description sections in the STM32F10xxx reference manual, available from the
     STMicroelectronics website: www.st.com.

7. The pins number 2 and 3 in the VFQFPN36 package, 5 and 6 in the LQFP48, UFQFPN48 and LQFP64 packages and C1
     and C2 in the TFBGA64 package are configured as OSC_IN/OSC_OUT after reset, however the functionality of PD0 and
     PD1 can be remapped by software on these pins. For more details, refer to the Alternate function I/O and debug
     configuration section in the STM32F10xxx reference manual.

8. Unlike in the LQFP64 package, there is no PC3 in the TFBGA64 package. The VREF+ functionality is provided instead.

9. This alternate function can be remapped by software to some other port pins (if available on the used package). For more
     details, refer to the Alternate function I/O and debug configuration section in the STM32F10xxx reference manual, available
     from the STMicroelectronics website: www.st.com.

                                          Doc ID 15060 Rev 6                                                            27/90
Memory mapping                                                                          STM32F103x4, STM32F103x6

4      Memory mapping

       The memory map is shown in Figure 8.

       Figure 8. Memory map

       0xFFFF FFFF                                                                      APB memory space

                                                                                        0xFFFF FFFF  reserved

                                                                                        0x4002 3400

                7                                                                                    CRC

       0xE010 0000 Cortex-M3 Internal                                                   0x4002 3000      reserved
                                                                                        0x4002 2400  Flash Interface
       0xE000 0000  Peripherals                                                         0x4002 2000
                                                                                        0x4002 1400      reserved
            6                                                                           0x4002 1000        RCC
                                                                                        0x4002 0400
       0xC000 0000                                                                      0x4002 0000      reserved
                                                                                        0x4001 3C00        DMA
                                                                                        0x4001 3800
                                                                                        0x4001 3400      reserved
                                                                                                         USART1
                                                                                                         reserved

            5                                                                           0x4001 3000   SPI
                                                                                        0x4001 2C00   TIM1
       0xA000 0000                                                                      0x4001 2800  ADC2
                                                                                                     ADC1

            4                          0x1FFF FFFF     reserved                         0x4001 2400  reserved
                                       0x1FFF F80F  Option Bytes                        0x4001 1800    Port D
       0x8000 0000                                                                      0x4001 1400    Port C
                                       0x1FFF F800                                      0x4001 1000

            3                                                       System memory       0x4001 0C00   Port B
                                       0x1FFF F000                                      0x4001 0800   Port A
       0x6000 0000                                                                      0x4001 0400    EXTI
                                                                                        0x4001 0000    AFIO
                2                                                                       0x4000 7400  reserved
                                                                                        0x4000 7000    PWR
                                                                                        0x4000 6C00    BKP
                                                                                                     reserved

                                                    reserved                            0x4000 6800         bxCAN
                                                                                        0x4000 6400  shared 512 byte
       0x4000 0000  Peripherals                                                         0x4000 6000  USB/CAN SRAM
                                                                                        0x4000 5C00
            1                                                                           0x4000 5800    USB Registers
                                                                                        0x4000 5400
       0x2000 0000                                                                      0x4000 4800       reserved

                                                                                                             I2C
                                                                                                          reserved

                    SRAM

                                                                                        0x4000 4400  USART2

            0                          0x0801 FFFF                                      0x4000 3400  reserved
                                                                                        0x4000 3000    IWDG
       0x0000 0000                                                      Flash memory    0x4000 2C00   WWDG
                                                                                        0x4000 2800     RTC
                                       0x0800 0000                                      0x4000 0800
                                                            Aliased to Flash or system               reserved
                                                            memory depending on
                                                                                        0x4000 0400  TIM3
                                       0x0000 0000 BOOT pins

                          Reserved                                                      0x4000 0000  TIM2

                                                                                                            ai15177c

28/90                                  Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      Electrical characteristics

5      Electrical characteristics

5.1    Parameter conditions

5.1.1  Unless otherwise specified, all voltages are referenced to VSS.

5.1.2  Minimum and maximum values

5.1.3  Unless otherwise specified the minimum and maximum values are guaranteed in the worst
5.1.4  conditions of ambient temperature, supply voltage and frequencies by tests in production on
5.1.5  100% of the devices with an ambient temperature at TA = 25 C and TA = TAmax (given by
       the selected temperature range).
       Data based on characterization results, design simulation and/or technology characteristics
       are indicated in the table footnotes and are not tested in production. Based on
       characterization, the minimum and maximum values refer to sample tests and represent the

       mean value plus or minus three times the standard deviation (mean3).

       Typical values

       Unless otherwise specified, typical data are based on TA = 25 C, VDD = 3.3 V (for the
       2 V  VDD  3.6 V voltage range). They are given only as design guidelines and are not
       tested.
       Typical ADC accuracy values are determined by characterization of a batch of samples from
       a standard diffusion lot over the full temperature range, where 95% of the devices have an

       error less than or equal to the value indicated (mean2).

       Typical curves

       Unless otherwise specified, all typical curves are given only as design guidelines and are
       not tested.

       Loading capacitor

       The loading conditions used for pin parameter measurement are shown in Figure 9.

       Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 10.

                          Doc ID 15060 Rev 6  29/90
Electrical characteristics                                               STM32F103x4, STM32F103x6
                  Figure 9. Pin loading conditions     Figure 10. Pin input voltage

       C = 50 pF                  STM32F103xx pin                                                                   STM32F103xx pin

                                              ai14141                                               VIN

                                                                                                                                         ai14142

5.1.6  Power supply scheme

       Figure 11. Power supply scheme

                                  VBAT

                  1.8-3.6V                             Po wer swi tch                                Backup circuitry
                                                                                                      (OSC32K,RTC,
                                                                                                      Wakeup logic

                                                                                                    Backup registers)

                                  GP I/Os                        O UT                Level shifter

                                VDD                                               IO                           Kernel logic
                                           VDD                                  Logic                              (CPU,
                                                                                                                   Digital
                                      1/2/3/4/5                    IN
                                                                                                               & Memories)
                                                       Regulator

                  5 100 nF           VSS
                  + 1 4.7 F    1/2/3/4/5

       VDD                        VDDA
                                  VREF+
       10 nF                VREF                           ADC                                       Analog:
       + 1 F                     VSSA                 VREF-                                        RCs, PLL,
                  10 nF
                  + 1 F                                                                                 ...

                                                                                                                             ai15496

Caution: In Figure 11, the 4.7 F capacitor must be connected to VDD3.

30/90                             Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                  Electrical characteristics

5.1.7  Current consumption measurement

       Figure 12. Current consumption measurement scheme

                          IDD_VBAT
                                         VBAT

                                         IDD
                                                VDD

                                         VDDA

                                                                 ai14126

5.2    Absolute maximum ratings

       Stresses above the absolute maximum ratings listed in Table 6: Voltage characteristics,
       Table 7: Current characteristics, and Table 8: Thermal characteristics may cause permanent
       damage to the device. These are stress ratings only and functional operation of the device
       at these conditions is not implied. Exposure to maximum rating conditions for extended
       periods may affect device reliability.

       Table 6. Voltage characteristics

       Symbol             Ratings                                Min       Max                 Unit

       VDD -VSS     External main supply voltage (including      0.3      4.0
         VIN(2)     VDDA and VDD)(1)
                                                                 VSS -0.3  VDD +4.0            V
                    Input voltage on five volt tolerant pin
                                                                 VSS -0.3  4.0
                    Input voltage on any other pin

       |VDDx| Variations between different VDD power pins                  50

       |VSSX -VSS|  Variations between all the different ground                            mV
                    pins                                                   50

       VESD(HBM)    Electrostatic discharge voltage (human body  see Section 5.3.11: Absolute
                    model)                                       maximum ratings (electrical

                                                                             sensitivity)

       1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power
            supply, in the permitted range.

       2. VIN maximum must always be respected. Refer to Table 7: Current characteristics for the maximum
            allowed injected current values.

                          Doc ID 15060 Rev 6                                                   31/90
Electrical characteristics                                                   STM32F103x4, STM32F103x6

       Table 7. Current characteristics

       Symbol                                    Ratings                                             Max.  Unit

       IVDD                 Total current into VDD/VDDA power lines (source)(1)                      150

       IVSS                 Total current out of VSS ground lines (sink)(1)                          150

                     Output current sunk by any I/O and control pin                                  25
       IIO
                                                                                                     -25   mA
                     Output current source by any I/Os and control pin

       IINJ(PIN)(2)         Injected current on five volt tolerant pins(3)                      -5/+0
                            Injected current on any other pin(4)                                 5

       IINJ(PIN)            Total injected current (sum of all I/O and control pins)(5)               25

       1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power
            supply, in the permitted range.

       2. Negative injection disturbs the analog performance of the device. See note 2. on page 71.

       3. Positive injection is not possible on these I/Os. A negative injection is induced by VIN             never be exceeded. Refer to Table 6: Voltage characteristics for the maximum allowed input voltage
            values.

       4. A positive injection is induced by VIN>VDD while a negative injection is induced by VIN             never be exceeded. Refer to Table 6: Voltage characteristics for the maximum allowed input voltage
            values.

       5. When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum of the
            positive and negative injected currents (instantaneous values).

       Table 8. Thermal characteristics

       Symbol                                  Ratings                                   Value             Unit

       TSTG                 Storage temperature range                                    65 to +150       C
        TJ                  Maximum junction temperature
                                                                                         150               C

5.3    Operating conditions

5.3.1  General operating conditions

       Table 9. General operating conditions

       Symbol               Parameter                     Conditions                     Min Max Unit

       fHCLK Internal AHB clock frequency                                                0               72
                                                                                                         36 MHz
       fPCLK1 Internal APB1 clock frequency                                              0               72
                                                                                                         3.6
       fPCLK2 Internal APB2 clock frequency                                              0
                                                                                                         3.6
       VDD           Standard operating voltage                                          2                           V

       VDDA(1)       Analog operating voltage                                               2            3.6
                     (ADC not used)              Must be the same potential
                                                                                                         3.6
                     Analog operating voltage    as VDD(2)
                     (ADC used)                                                            2.4

       VBAT Backup operating voltage                                                     1.8

32/90                       Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                         Electrical characteristics

       Table 9. General operating conditions (continued)

       Symbol               Parameter                             Conditions       Min Max Unit

                                           Standard IO                             0.3    VDD+
                                                                                            0.3

       VIN     I/O input voltage           FT IO(3) 2 V < VDD  3.6 V 0.3                  5.5   V

                                                                  VDD = 2 V        0.3 5.2

                                           BOOT0                                   0       5.5

                                           TFBGA64                                         308

                                                          LQFP64                           444
               Power dissipation at TA = 85 C                                             363 mW
                                                                                           624
       PD      for suffix 6 or TA = 105 C for LQFP48
               suffix 7(4)
                                           UFQFPN48

                                           VFQFPN36                                        1000

               Ambient temperature for 6   Maximum power dissipation 40 85

               suffix version              Low power dissipation(5)                40 105

       TA

               Ambient temperature for 7   Maximum power dissipation 40 105
               suffix version
                                           Low power dissipation(5)                                       C
                                                                                   40 125

                                           6 suffix version                        40 105
                                                                                   40 125
       TJ      Junction temperature range

                                           7 suffix version

       1. When the ADC is used, refer to Table 46: ADC characteristics.
       2. It is recommended to power VDD and VDDA from the same source. A maximum difference of 300 mV

            between VDD and VDDA can be tolerated during power-up and operation.
       3. To sustain a voltage higher than VDD+0.3 V, the internal pull-up/pull-down resistors must be disabled.
       4. If TA is lower, higher PD values are allowed as long as TJ does not exceed TJmax (see Table 6.2: Thermal

            characteristics on page 83).
       5. In low power dissipation state, TA can be extended to this range as long as TJ does not exceed TJmax (see

            Table 6.2: Thermal characteristics on page 83).

5.3.2  Operating conditions at power-up / power-down
5.3.3
       Subject to general operating conditions for TA.

       Table 10. Operating conditions at power-up / power-down

       Symbol  Parameter                   Conditions                         Min     Max        Unit

               VDD rise time rate                                             0         

       tVDD                                                                                      s/V

               VDD fall time rate                                             20

       Embedded reset and power control block characteristics

       The parameters given in Table 11 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 9.

                                   Doc ID 15060 Rev 6                                            33/90
Electrical characteristics                                   STM32F103x4, STM32F103x6

       Table 11. Embedded reset and power control block characteristics

       Symbol               Parameter            Conditions                   Min Typ Max Unit

                                                 PLS[2:0]=000 (rising edge) 2.1 2.18 2.26 V

                                                 PLS[2:0]=000 (falling edge)  2 2.08 2.16 V

                                                 PLS[2:0]=001 (rising edge) 2.19 2.28 2.37 V

                                                 PLS[2:0]=001 (falling edge) 2.09 2.18 2.27 V
                                                 PLS[2:0]=010 (rising edge) 2.28 2.38 2.48 V

                                                 PLS[2:0]=010 (falling edge) 2.18 2.28 2.38 V
                                                 PLS[2:0]=011 (rising edge) 2.38 2.48 2.58 V

       VPVD                 Programmable voltage PLS[2:0]=011 (falling edge) 2.28 2.38 2.48 V
                            detector level selection PLS[2:0]=100 (rising edge) 2.47 2.58 2.69 V

                                                 PLS[2:0]=100 (falling edge) 2.37 2.48 2.59 V
                                                 PLS[2:0]=101 (rising edge) 2.57 2.68 2.79 V

                                                 PLS[2:0]=101 (falling edge) 2.47 2.58 2.69 V
                                                 PLS[2:0]=110 (rising edge) 2.66 2.78 2.9 V
                                                 PLS[2:0]=110 (falling edge) 2.56 2.68 2.8 V

                                                 PLS[2:0]=111 (rising edge) 2.76 2.88 3          V

                                                 PLS[2:0]=111 (falling edge)  2.66 2.78 2.9 V

       VPVDhyst(2) PVD hysteresis                Falling edge                               100  mV
                                                 Rising edge
       VPOR/PDR             Power on/power down                               1.8(1) 1.88 1.96 V
                            reset threshold
                                                                              1.84 1.92 2.0 V

        VPDRhyst(2) PDR hysteresis                                                          40   mV
       TRSTTEMPO(2) Reset temporization
                                                                              1 2.5 4.5 ms

       1. The product behavior is guaranteed by design down to the minimum VPOR/PDR value.
       2. Guaranteed by design, not tested in production.

34/90                                  Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                     Electrical characteristics

5.3.4  Embedded reference voltage
5.3.5
       The parameters given in Table 12 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 9.

       Table 12. Embedded internal reference voltage

       Symbol             Parameter                        Conditions        Min Typ Max Unit

                                                     40 C < TA < +105 C 1.16 1.20 1.26          V

       VREFINT Internal reference voltage            40 C < TA < +85 C 1.16 1.20 1.24           V

                       ADC sampling time when                                                  5.1 17.1(2) s
       TS_vrefint(1) reading the internal reference

                       voltage

                       Internal reference voltage          VDD = 3 V 10 mV                    10  mV
       VRERINT(2) spread over the temperature

                       range

       TCoeff(2) Temperature coefficient                                                       100 ppm/C

       1. Shortest sampling time can be determined in the application by multiple iterations.

       2. Guaranteed by design, not tested in production.

       Supply current characteristics

       The current consumption is a function of several parameters and factors such as the
       operating voltage, ambient temperature, I/O pin loading, device software configuration,
       operating frequencies, I/O pin switching rate, program location in memory and executed
       binary code.
       The current consumption is measured as described in Figure 12: Current consumption
       measurement scheme.
       All Run-mode current consumption measurements given in this section are performed with a
       reduced code that gives a consumption equivalent to Dhrystone 2.1 code.

       Maximum current consumption

       The MCU is placed under the following conditions:
        All I/O pins are in input mode with a static value at VDD or VSS (no load)
        All peripherals are disabled except when explicitly mentioned
        The Flash memory access time is adjusted to the fHCLK frequency (0 wait state from 0

             to 24 MHz, 1 wait state from 24 to 48 MHz and 2 wait states above)
        Prefetch in ON (reminder: this bit must be set before clock setting and bus prescaling)
        When the peripherals are enabled fPCLK1 = fHCLK/2, fPCLK2 = fHCLK

       The parameters given in Table 13, Table 14 and Table 15 are derived from tests performed
       under ambient temperature and VDD supply voltage conditions summarized in Table 9.

                          Doc ID 15060 Rev 6                                                       35/90
Electrical characteristics                                           STM32F103x4, STM32F103x6

       Table 13.  Maximum current consumption in Run mode, code with data processing
         Symbol   running from Flash

                  Parameter          Conditions          fHCLK                    Max(1)     Unit
                                                                     TA = 85 C TA = 105 C

                                                 72 MHz                           45  46

                                                 48 MHz                           32  33

                                     External clock(2), all 36 MHz                26  27

                                     peripherals enabled 24 MHz                   18  19

                                                 16 MHz                           13  14

                  Supply current in              8 MHz                            7   8
                  Run mode                                                                         mA
       IDD                                       72 MHz                           30
                                                                                      31

                                                 48 MHz                           23  24

                                     External clock(2), all 36 MHz                19  20

                                     peripherals disabled 24 MHz                  13  14

                                                 16 MHz                           10  11

                                                 8 MHz                            6   7

       1. Based on characterization, not tested in production.
       2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

       Table 14. Maximum current consumption in Run mode, code with data processing
                        running from RAM

       Symbol Parameter              Conditions  fHCLK                            Max(1)     Unit
                                                                     TA = 85 C TA = 105 C

                                                 72 MHz                           41  42

                                                 48 MHz                           27  28

                              External clock(2), all 36 MHz                       20  21

                              peripherals enabled 24 MHz                          14  15

                                                 16 MHz                           10  11

                  Supply                         8 MHz                            6   7

       IDD        current in                     72 MHz                           27  28     mA

                  Run mode

                                                 48 MHz                           19  20

                              External clock(2), all 36 MHz                       15  16

                              peripherals disabled 24 MHz                         10  11

                                                 16 MHz                           7   8

                                                 8 MHz                            5   6

       1. Based on characterization, tested in production at VDD max, fHCLK max.
       2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

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STM32F103x4, STM32F103x6                                            Electrical characteristics

Figure 13. Typical current consumption in Run mode versus frequency (at 3.6 V) -
                 code with data processing running from RAM, peripherals enabled

                  45

                  40

                  35

Consumption (mA)  30

                                                                            72 MHz

                  25                                                        36 MHz

                  20                                                        16 MHz

                                                                            8 MHz

                  15

                  10

                  5

                  0                 25 C         70 C      85 C  105 C
                            45C         Temperature (C)

Figure 14. Typical current consumption in Run mode versus frequency (at 3.6 V) -
                 code with data processing running from RAM, peripherals disabled

           30

                  25

Consumption (mA)  20
                                                                                                                                           72 MHz
                                                                                                                                           36 MHz

                  15
                                                                                                                                           16 MHz
                                                                                                                                           8 MHz

                  10

                  5

                  0                 25 C         70 C      85 C  105 C
                            45C         Temperature (C)

                                    Doc ID 15060 Rev 6                      37/90
Electrical characteristics                                    STM32F103x4, STM32F103x6

       Table 15. Maximum current consumption in Sleep mode, code running from Flash
                        or RAM

       Symbol Parameter        Conditions          fHCLK                  Max(1)                           Unit
                                                              TA = 85 C TA = 105 C

                                           72 MHz             26   27

                                           48 MHz             17   18

                               External clock(2), all 36 MHz  14   15

                               peripherals enabled 24 MHz     10   11

                                           16 MHz             7    8

       IDD  Supply current in              8 MHz              4    5
            Sleep mode                                                          mA
                                           72 MHz             7.5
                                                                   8

                                           48 MHz             6    6.5

                               External clock(2), all 36 MHz  5    5.5

                               peripherals disabled 24 MHz    4.5  5

                                           16 MHz             4    4.5

                                           8 MHz              3    4

       1. based on characterization, tested in production at VDD max, fHCLK max with peripherals enabled.
       2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

38/90                          Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                                        Electrical characteristics

Table 16. Typical and maximum current consumptions in Stop and Standby modes

                                                                                        Typ(1)          Max

Symbol Parameter                           Conditions                 VDD/VBAT VDD/VBAT VDD/VBAT TA = TA = Unit
                                                                       = 2.0 V = 2.4 V = 3.3 V 85 C 105 C

                  Regulator in Run mode, low-speed

                  and high-speed internal RC                                     -      21.3    21.7 160 200
                  oscillators and high-speed oscillator

     Supply current OFF (no independent watchdog)

     in Stop mode Regulator in Low Power mode, low-

                  speed and high-speed internal RC                               -      11.3    11.7 145 185
                  oscillators and high-speed oscillator

IDD               OFF (no independent watchdog)

                  Low-speed internal RC oscillator and                           -      2.75    3.4  -                       - A
                  independent watchdog ON

     Supply current Low-speed internal RC oscillator                             -      2.55    3.2  -                       -
     in Standby ON, independent watchdog OFF

     mode         Low-speed internal RC oscillator and

                  independent watchdog OFF, low-                                 -      1.55    1.9  3.2 4.5

                  speed oscillator and RTC OFF

     Backup

IDD_VBAT domain supply Low-speed oscillator and RTC ON                           0.9    1.1     1.4 1.9(2) 2.2

     current

1. Typical values are measured at TA = 25 C.
2. Based on characterization, not tested in production.

Figure 15. Typical current consumption on VBAT with RTC on versus temperature at different
                 VBAT values

                                      2.5

                  Consumption ( A )    2                                                       2V
                                      1.5                                                       2.4 V
                                                        25 C  70 C             85 C  105 C  3V
                                        1                                                       3.6 V
                                      0.5
                                                                                                                    ai17351
                                        0
                                                40 C

                                                               Temperature (C)

                                                        Doc ID 15060 Rev 6                                                      39/90
Electrical characteristics                                                           STM32F103x4, STM32F103x6

Figure 16. Typical current consumption in Stop mode with regulator in Run mode versus
                 temperature at VDD = 3.3 V and 3.6 V

           120

                  100

Consumption (A)  80
                                                                                                                                                       3.3 V

                  60
                                                                                                                                                       3.6 V

                  40

                  20

                                    0                       25 C             85 C  105 C
                                                  45 C

                                                            Temperature (C)

Figure 17. Typical current consumption in Stop mode with regulator in Low-power mode versus
                 temperature at VDD = 3.3 V and 3.6 V

                  Consumption (A)  90                                                                             3.3 V
                                    80                                                                             3.6 V
                                    70                      25 C  85 C
                                    60                                               105 C
                                    50
                                    40
                                    30
                                    20
                                    10

                                     0
                                                    45 C

                                                            Temperature (C)

40/90                                                       Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                     Electrical characteristics

Figure 18. Typical current consumption in Standby mode versus temperature at
                 VDD = 3.3 V and 3.6 V

Consumption (A)  4.5                                                         3.3 V
                    4                                                         3.6 V

                  3.5                    25 C  85 C        105 C
                    3

                  2.5
                    2

                  1.5
                    1

                  0.5
                    0
                                 45 C

                                         Temperature (C)

Typical current consumption

The MCU is placed under the following conditions:
All I/O pins are in input mode with a static value at VDD or VSS (no load).
All peripherals are disabled except if it is explicitly mentioned.
The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1

      wait state from 24 to 48 MHz and 2 wait states above).
Ambient temperature and VDD supply voltage conditions summarized in Table 9.
Prefetch is ON (Reminder: this bit must be set before clock setting and bus prescaling)
When the peripherals are enabled fPCLK1 = fHCLK/4, fPCLK2 = fHCLK/2, fADCCLK =

      fPCLK2/4

                                         Doc ID 15060 Rev 6                          41/90
Electrical characteristics                              STM32F103x4, STM32F103x6

       Table 17. Typical current consumption in Run mode, code with data processing
                        running from Flash

                                                                    Typ(1)

       Symbol Parameter     Conditions         fHCLK All peripherals All peripherals Unit

                                                        enabled(2)          disabled

                                               72 MHz   31.3                24.5

                                               48 MHz   21.9                17.4

                                               36 MHz   17.2                13.8

                                               24 MHz   11.2                8.9

                                               16 MHz   8.1                 6.6

                            External clock(3)  8 MHz    5                   4.2                             mA

                                               4 MHz    3                   2.6

                                               2 MHz    2                   1.8

                                               1 MHz    1.5                 1.4

                                               500 kHz  1.2                 1.2

            Supply                             125 kHz  1.05                1

       IDD  current in                         64 MHz   27.6                21.6

            Run mode

                                               48 MHz   21.2                16.7

                                               36 MHz   16.5                13.1

                            Running on high    24 MHz   10.5                8.2

                            speed internal RC 16 MHz    7.4                 5.9

                            (HSI), AHB         8 MHz    4.3                 3.6                             mA
                            prescaler used to

                            reduce the         4 MHz    2.4                 2

                            frequency          2 MHz    1.5                 1.3

                                               1 MHz    1                   0.9

                                               500 kHz  0.7                 0.65

                                               125 kHz  0.5                 0.45

       1. Typical values are measures at TA = 25 C, VDD = 3.3 V.
       2. Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this

            consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

       3. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

42/90                       Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                           Electrical characteristics

Table 18. Typical current consumption in Sleep mode, code running from Flash or
                 RAM

                                                                   Typ(1)

Symbol Parameter          Conditions          fHCLK All peripherals All peripherals Unit

                                                       enabled(2)          disabled

                                              72 MHz   12.6                5.3
                                                                           3.8
                                              48 MHz   8.7                 3.1
                                                                           2.3
                                              36 MHz   6.7                 1.8
                                                                           1.2
                                              24 MHz   4.8                 1.1
                                                                             1
                                              16 MHz   3.4                 0.98
                                                                           0.96
                          External clock(3)   8 MHz    2                   0.95

                                              4 MHz    1.5                                mA
                                                                           4.2
                                              2 MHz    1.25                3.2
                                                                           2.5
                                              1 MHz    1.1                 1.7
                                                                           1.2
                                              500 kHz  1.05                0.55
                                                                           0.5
     Supply                                   125 kHz  1                   0.45
                                                                           0.42
IDD  current in                                                            0.4
                                                                           0.38
     Sleep mode                               64 MHz   10.6

                                              48 MHz   8.1

                                              36 MHz   6.1

                                              24 MHz   4.2

                          Running on high     16 MHz   2.8
                          speed internal RC

                          (HSI), AHB prescaler 8 MHz   1.4

                          used to reduce the  4 MHz    0.9

                          frequency

                                              2 MHz    0.7

                                              1 MHz    0.55

                                              500 kHz  0.48

                                              125 kHz  0.4

1. Typical values are measures at TA = 25 C, VDD = 3.3 V.
2. Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this

     consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

3. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                          Doc ID 15060 Rev 6                                                         43/90
Electrical characteristics                                  STM32F103x4, STM32F103x6

       On-chip peripheral current consumption

       The current consumption of the on-chip peripherals is given in Table 19. The MCU is placed
       under the following conditions:
        all I/O pins are in input mode with a static value at VDD or VSS (no load)
        all peripherals are disabled unless otherwise mentioned
        the given value is calculated by measuring the current consumption

             with all peripherals clocked off
             with only one peripheral clocked on
        ambient operating temperature and VDD supply voltage conditions summarized in
             Table 6

       Table 19. Peripheral current consumption(1)

                            Peripheral  Typical consumption at 25 C  Unit

                            TIM2                            1.2
                            TIM3
                            USART2                          1.2
                            I2C
       APB1                 USB                             0.35
       APB2                 CAN                                                                mA
                            GPIO A
                            GPIO B                          0.39
                            GPIO C
                            GPIO D                          0.65
                            ADC1(2)
                            ADC2                            0.72
                            TIM1
                            SPI                             0.47
                            USART1
                                                            0.47

                                                            0.47

                                                            0.47

                                                            1.81      mA

                                                            1.78

                                                            1.6

                                                            0.43

                                                            0.85

       1. fHCLK = 72 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, default prescaler value for each peripheral.
       2. Specific conditions for ADC: fHCLK = 56 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, fADCCLK = fAPB2/4, ADON bit

            in the ADC_CR2 register is set to 1.

5.3.6  External clock source characteristics

       High-speed external user clock generated from an external source

       The characteristics given in Table 20 result from tests performed using an high-speed
       external clock source, and under ambient temperature and supply voltage conditions
       summarized in Table 9.

44/90                                   Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                              Electrical characteristics

Table 20. High-speed external user clock characteristics

Symbol                    Parameter                 Conditions Min Typ Max Unit

fHSE_ext  User external clock source                                  1      8  25 MHz
          frequency(1)

VHSEH     OSC_IN input pin high level voltage                    0.7VDD           VDD
VHSEL     OSC_IN input pin low level voltage                       VSS                         V

                                                                                0.3VDD

tw(HSE)   OSC_IN high or low time(1)                                  5
tw(HSE)   OSC_IN rise or fall time(1)                                                                  ns
          OSC_IN input capacitance(1)
tr(HSE)                                                                                    20
tf(HSE)
                                                                             5        pF
Cin(HSE)

DuCy(HSE) Duty cycle                                                  45        55    %

IL        OSC_IN Input leakage current              VSS VIN VDD                 1 A

1. Guaranteed by design, not tested in production.

Low-speed external user clock generated from an external source

The characteristics given in Table 21 result from tests performed using an low-speed
external clock source, and under ambient temperature and supply voltage conditions
summarized in Table 9.

Table 21. Low-speed external user clock characteristics

Symbol                    Parameter                 Conditions   Min      Typ   Max Unit

fLSE_ext  User External clock source                                      32.768 1000 kHz
          frequency(1)

VLSEH     OSC32_IN input pin high level                          0.7VDD           VDD
VLSEL     voltage                                                  VSS                         V

          OSC32_IN input pin low level                                          0.3VDD
          voltage

tw(LSE)   OSC32_IN high or low time(1)                           450
tw(LSE)
                                                                                           ns
tr(LSE)   OSC32_IN rise or fall time(1)                                         50
tf(LSE)

Cin(LSE) OSC32_IN input capacitance(1)                                    5           pF

DuCy(LSE) Duty cycle                                             30             70    %

IL        OSC32_IN Input leakage                    VSS VIN VDD                 1    A
          current

1. Guaranteed by design, not tested in production.

                          Doc ID 15060 Rev 6                                          45/90
Electrical characteristics                          STM32F103x4, STM32F103x6

       Figure 19. High-speed external clock source AC timing diagram

       VHSEH   90%
        VHSEL  10%

                       tr(HSE)            tf(HSE)   tW(HSE)           tW(HSE) t
                                THSE                                    ai14143
                                                       IL
               EXTER NAL        fHSE_ext                 STM32F103xx

               CLOCK SOURC E              OSC _IN

       Figure 20. Low-speed external clock source AC timing diagram

       VLSEH   90%
        VLSEL  10%

                       tr(LSE)            tf(LSE)   tW(LSE)           tW(LSE) t
                                TLSE

               EXTER NAL        fLSE_ext  OSC32_IN  IL
               CLOCK SOURC E                         STM32F103xx

                                                                      ai14144b

       High-speed external clock generated from a crystal/ceramic resonator

       The high-speed external (HSE) clock can be supplied with a 4 to 16 MHz crystal/ceramic
       resonator oscillator. All the information given in this paragraph are based on characterization
       results obtained with typical external components specified in Table 22. In the application,
       the resonator and the load capacitors have to be placed as close as possible to the oscillator
       pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
       resonator manufacturer for more details on the resonator characteristics (frequency,
       package, accuracy).

46/90                           Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                  Electrical characteristics

Table 22. HSE 4-16 MHz oscillator characteristics(1) (2)

Symbol                    Parameter                    Conditions         Min Typ Max Unit

fOSC_IN Oscillator frequency                                              4   8 16 MHz

RF Feedback resistor                                                          200                k

        Recommended load capacitance

C       versus equivalent serial                       RS = 30                30                 pF

        resistance of the crystal (RS)(3)

i2      HSE driving current                VDD = 3.3 V, VIN = VSS                       1 mA
                                               with 30 pF load

    gm Oscillator transconductance                           Startup      25                     mA/V
tSU(HSE(4) startup time                                                                           ms
                                                       VDD is stabilized      2

1. Resonator characteristics given by the crystal/ceramic resonator manufacturer.

2. Based on characterization, not tested in production.

3. The relatively low value of the RF resistor offers a good protection against issues resulting from use in a
     humid environment, due to the induced leakage and the bias condition change. However, it is
     recommended to take this point into account if the MCU is used in tough humidity conditions.

4. tSU(HSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 8 MHz
     oscillation is reached. This value is measured for a standard crystal resonator and it can vary significantly
     with the crystal manufacturer

For CL1 and CL2, it is recommended to use high-quality external ceramic capacitors in the
5 pF to 25 pF range (typ.), designed for high-frequency applications, and selected to match

the requirements of the crystal or resonator (see Figure 21). CL1 and CL2 are usually the
same size. The crystal manufacturer typically specifies a load capacitance which is the

series combination of CL1 and CL2. PCB and MCU pin capacitance must be included (10 pF
can be used as a rough estimate of the combined pin and board capacitance) when sizing

CL1 and CL2. Refer to the application note AN2867 "Oscillator design guide for ST
microcontrollers" available from the ST website www.st.com.

Figure 21. Typical application with an 8 MHz crystal

        Resonator with
        integrated capacitors

                          CL1

                               8 MH z     OSC_IN                Bias             fHS E
                               resonator                 RF  controlled   STM32F103xx

                                          OSC_OU T              gain

                          CL2  REXT(1)

                                                                                        ai14145

1. REXT value depends on the crystal characteristics.

Low-speed external clock generated from a crystal/ceramic resonator

The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic
resonator oscillator. All the information given in this paragraph are based on characterization
results obtained with typical external components specified in Table 23. In the application,
the resonator and the load capacitors have to be placed as close as possible to the oscillator
pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
resonator manufacturer for more details on the resonator characteristics (frequency,
package, accuracy).

                               Doc ID 15060 Rev 6                                                47/90
Electrical characteristics                                                         STM32F103x4, STM32F103x6

Table 23. LSE oscillator characteristics (fLSE = 32.768 kHz)(1) (2)

Symbol     Parameter                                     Conditions                Min Typ Max Unit

       RF  Feedback resistor                                                          5    M

           Recommended load capacitance

       C   versus equivalent serial                      RS = 30 K                         15 pF

           resistance of the crystal (RS)

       I2  LSE driving current                           VDD = 3.3 V                       1.4 A
                                                          VIN = VSS

       gm  Oscillator transconductance                                             5       A/V

                                                                      TA = 50 C      1.5

                                                                      TA = 25 C      2.5

                                                                      TA = 10 C      4

tSU(LSE)(3) Startup time                                   VDD is      TA = 0 C      6
                                                         stabilized   TA = -10 C                          s

                                                                                      10

                                                                      TA = -20 C     17

                                                                      TA = -30 C     32

                                                                      TA = -40 C     60

1. Based on characterization, not tested in production.

2. Refer to the note and caution paragraphs below the table, and to the application note AN2867 "Oscillator design guide for
     ST microcontrollers".

3. tSU(LSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 32.768 kHz oscillation is
     reached. This value is measured for a standard crystal and it can vary significantly with the crystal manufacturer

Note:      For CL1 and CL2 it is recommended to use high-quality ceramic capacitors in the 5 pF to
Caution:   15 pF range selected to match the requirements of the crystal or resonator. CL1 and CL2, are
           usually the same size. The crystal manufacturer typically specifies a load capacitance which

           is the series combination of CL1 and CL2.
           Load capacitance CL has the following formula: CL = CL1 x CL2 / (CL1 + CL2) + Cstray where
           Cstray is the pin capacitance and board or trace PCB-related capacitance. Typically, it is
           between 2 pF and 7 pF.

           To avoid exceeding the maximum value of CL1 and CL2 (15 pF) it is strongly recommended
           to use a resonator with a load capacitance CL  7 pF. Never use a resonator with a load
           capacitance of 12.5 pF.

           Example: if you choose a resonator with a load capacitance of CL = 6 pF, and Cstray = 2 pF,
           then CL1 = CL2 = 8 pF.

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STM32F103x4, STM32F103x6                                                            Electrical characteristics

       Figure 22. Typical application with a 32.768 kHz crystal

       Resonator with                           OSC32_IN              Bias                 fLSE
       integrated capacitors                                   RF  controlled       STM32F103xx

                      CL1                       OSC32_OU T            gain

                                   32.768 kH z
                                   resonator

                      CL2

                                                                                                          ai14146

5.3.7  Internal clock source characteristics

       The parameters given in Table 24 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 9.

       High-speed internal (HSI) RC oscillator

       Table 24. HSI oscillator characteristics(1)

       Symbol       Parameter                               Conditions              Min Typ Max Unit

       fHSI         Frequency                                                                    8        MHz

       DuCy(HSI) Duty cycle                                                         45              55 %

                                                User-trimmed with the RCC_CR                        1(3)  %
                                                register(2)

                    Accuracy of the HSI                            TA = 40 to 105 C 2            2.5 %

       ACCHSI       oscillator                  Factory-           TA = 10 to 85 C 1.5           2.2 %

                                                calibrated

                                                (4)(5)             TA = 0 to 70 C  1.3            2     %

                                                                   TA = 25 C       1.1            1.8 %

       tsu(HSI)(4)  HSI oscillator                                                  1               2 s
                    startup time

       IDD(HSI)(4)  HSI oscillator power                                                         80 100 A
                    consumption

       1. VDD = 3.3 V, TA = 40 to 105 C unless otherwise specified.
       2. Refer to application note AN2868 "STM32F10xxx internal RC oscillator (HSI) calibration" available from

            the ST website www.st.com.

       3. Guaranteed by design, not tested in production.

       4. Based on characterization, not tested in production.

       5. The actual frequency of HSI oscillator may be impacted by a reflow, but does not drift out of the specified
            range.

                                    Doc ID 15060 Rev 6                                                    49/90
Electrical characteristics                                           STM32F103x4, STM32F103x6

       Low-speed internal (LSI) RC oscillator

       Table 25. LSI oscillator characteristics (1)

       Symbol               Parameter                                Min  Typ   Max Unit

         fLSI(2)            Frequency                                30   40    60   kHz
       tsu(LSI)(3)          LSI oscillator startup time
       IDD(LSI)(3)          LSI oscillator power consumption                    85   s

                                                                          0.65  1.2  A

       1. VDD = 3 V, TA = 40 to 105 C unless otherwise specified.
       2. Based on characterization, not tested in production.

       3. Guaranteed by design, not tested in production.

       Wakeup time from low-power mode

       The wakeup times given in Table 26 is measured on a wakeup phase with a 8-MHz HSI RC
       oscillator. The clock source used to wake up the device depends from the current operating
       mode:

        Stop or Standby mode: the clock source is the RC oscillator

        Sleep mode: the clock source is the clock that was set before entering Sleep mode.

       All timings are derived from tests performed under ambient temperature and VDD supply
       voltage conditions summarized in Table 9.

50/90                       Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                Electrical characteristics

       Table 26. Low-power mode wakeup timings

               Symbol                               Parameter              Typ          Unit

       tWUSLEEP(1)         Wakeup from Sleep mode                          1.8          s

               tWUSTOP(1)  Wakeup from Stop mode (regulator in run mode)   3.6

                           Wakeup from Stop mode (regulator in low power                   s
                           mode)                                           5.4

       tWUSTDBY(1)         Wakeup from Standby mode                        50           s

       1. The wakeup times are measured from the wakeup event to the point in which the user application code
            reads the first instruction.

5.3.8  PLL characteristics
5.3.9
       The parameters given in Table 27 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 9.

       Table 27. PLL characteristics

       Symbol              Parameter                      Min(1)    Value  Max(1)       Unit
                                                                   Typ

                       PLL input clock(2)                      1   8.0     25           MHz
                       PLL input clock duty cycle
       fPLL_IN                                                 40          60           %

       fPLL_OUT        PLL multiplier output clock             16          72           MHz

       tLOCK           PLL lock time                                       200          s

       Jitter          Cycle-to-cycle jitter                               300          ps

       1. Based on characterization, not tested in production.

       2. Take care of using the appropriate multiplier factors so as to have PLL input clock values compatible with
            the range defined by fPLL_OUT.

       Memory characteristics

       Flash memory

       The characteristics are given at TA = 40 to 105 C unless otherwise specified.

       Table 28. Flash memory characteristics

       Symbol              Parameter                Conditions     Min(1) Typ Max(1) Unit

        tprog    16-bit programming time      TA = 40 to +105 C  40 52.5 70                                  s
       tERASE    Page (1 KB) erase time       TA = 40 to +105 C
                 Mass erase time              TA = 40 to +105 C  20                   40 ms
         tME
                                                                   20                   40 ms

                                      Doc ID 15060 Rev 6                                                       51/90
Electrical characteristics                                              STM32F103x4, STM32F103x6

        Table 28. Flash memory characteristics (continued)

        Symbol              Parameter                       Conditions  Min(1) Typ Max(1) Unit

                                       Read mode                            20 mA

                                       fHCLK = 72 MHz with 2 wait
                                       states, VDD = 3.3 V

        IDD Supply current             Write / Erase modes                  5            mA
                                       fHCLK = 72 MHz, VDD = 3.3 V

                                       Power-down mode / Halt,              50 A
                                       VDD = 3.0 to 3.6 V

        Vprog Programming voltage                                       2   3.6          V

        1. Guaranteed by design, not tested in production.

        Table 29. Flash memory endurance and data retention

        Symbol Parameter               Conditions                                 Value  Unit
                                                                        Min(1) Typ Max

        NEND Endurance      TA = 40 to +85 C (6 suffix versions)      10               kcycles
                            TA = 40 to +105 C (7 suffix versions)                       Years

                            1 kcycle(2) at TA = 85 C                   30

        tRET Data retention 1 kcycle(2) at TA = 105 C                  10

                            10 kcycles(2) at TA = 55 C                 20

        1. Based on characterization, not tested in production.

        2. Cycling performed over the whole temperature range.

5.3.10  EMC characteristics

        Susceptibility tests are performed on a sample basis during device characterization.

        Functional EMS (electromagnetic susceptibility)

        While a simple application is executed on the device (toggling 2 LEDs through I/O ports). the
        device is stressed by two electromagnetic events until a failure occurs. The failure is
        indicated by the LEDs:
         Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

              a functional disturbance occurs. This test is compliant with the IEC 61000-4-2 standard.
         FTB: A Burst of Fast Transient voltage (positive and negative) is applied to VDD and

              VSS through a 100 pF capacitor, until a functional disturbance occurs. This test is
              compliant with the IEC 61000-4-4 standard.

        A device reset allows normal operations to be resumed.

        The test results are given in Table 30. They are based on the EMS levels and classes
        defined in application note AN1709.

52/90                                  Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                            Electrical characteristics

Table 30. EMS characteristics

Symbol                    Parameter                                Conditions             Level/
                                                                                          Class

VFESD   Voltage limits to be applied on any I/O pin to  VDD = 3.3 V, TA = +25 C,         2B
        induce a functional disturbance                 fHCLK = 72 MHz

                                                        conforms to IEC 61000-4-2

        Fast transient voltage burst limits to be       VDD = 3.3 V, TA = +25 C,

VEFTB applied through 100 pF on VDD and VSS             fHCLK = 72 MHz                    4A

        pins to induce a functional disturbance         conforms to IEC 61000-4-4

Designing hardened software to avoid noise problems

EMC characterization and optimization are performed at component level with a typical
application environment and simplified MCU software. It should be noted that good EMC
performance is highly dependent on the user application and the software in particular.

Therefore it is recommended that the user applies EMC software optimization and
prequalification tests in relation with the EMC level requested for his application.

Software recommendations

The software flowchart must include the management of runaway conditions such as:
Corrupted program counter
Unexpected reset
Critical Data corruption (control registers...)

Prequalification trials

Most of the common failures (unexpected reset and program counter corruption) can be
reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1
second.

To complete these trials, ESD stress can be applied directly on the device, over the range of
specification values. When unexpected behavior is detected, the software can be hardened
to prevent unrecoverable errors occurring (see application note AN1015).

Electromagnetic Interference (EMI)

The electromagnetic field emitted by the device are monitored while a simple application is
executed (toggling 2 LEDs through the I/O ports). This emission test is compliant with
IEC 61967-2 standard which specifies the test board and the pin loading.

Table 31. EMI characteristics

Symbol Parameter          Conditions                  Monitored     Max vs. [fHSE/fHCLK]  Unit
                                                   frequency band   8/48 MHz 8/72 MHz

                                                   0.1 to 30 MHz        12         12

SEMI Peak level VDD = 3.3 V, TA = 25 C            30 to 130 MHz        22         19 dBV

                                                   130 MHz to 1GHz      23         29

                                                   SAE EMI Level        4          4      -

                          Doc ID 15060 Rev 6                                              53/90
Electrical characteristics                                                  STM32F103x4, STM32F103x6

5.3.11  Absolute maximum ratings (electrical sensitivity)

        Based on three different tests (ESD, LU) using specific measurement methods, the device is
        stressed in order to determine its performance in terms of electrical sensitivity.

        Electrostatic discharge (ESD)

        Electrostatic discharges (a positive then a negative pulse separated by 1 second) are
        applied to the pins of each sample according to each pin combination. The sample size
        depends on the number of supply pins in the device (3 parts (n+1) supply pins). This test
        conforms to the JESD22-A114/C101 standard.

        Table 32. ESD absolute maximum ratings

        Symbol              Ratings              Conditions              Class Maximum value(1) Unit

        VESD(HBM)  Electrostatic discharge       TA = +25 C             2   2000
                   voltage (human body model)    conforming to                                    V

                                                 JESD22-A114                 500

                        Electrostatic discharge  TA = +25 C
                                                 conforming to II
        VESD(CDM) voltage (charge device
                        model)                   JESD22-C101

        1. Based on characterization results, not tested in production.

        Static latch-up

        Two complementary static tests are required on six parts to assess the latch-up
        performance:
         A supply overvoltage is applied to each power supply pin
         A current injection is applied to each input, output and configurable I/O pin

        These tests are compliant with EIA/JESD 78A IC latch-up standard.

        Table 33. Electrical sensitivities

        Symbol              Parameter                      Conditions                     Class
                                                                                         II level A
        LU         Static latch-up class TA = +105 C conforming to JESD78A

54/90                                  Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                           Electrical characteristics

5.3.12  I/O current injection characteristics

        As a general rule, current injection to the I/O pins, due to external voltage below VSS or
        above VDD (for standard, 3 V-capable I/O pins) should be avoided during normal product
        operation. However, in order to give an indication of the robustness of the microcontroller in
        cases when abnormal injection accidentally happens, susceptibility tests are performed on a
        sample basis during device characterization.

        Functional susceptibilty to I/O current injection

        While a simple application is executed on the device, the device is stressed by injecting
        current into the I/O pins programmed in floating input mode. While current is injected into the
        I/O pin, one at a time, the device is checked for functional failures.

        The failure is indicated by an out of range parameter: ADC error above a certain limit (>5
        LSB TUE), out of spec current injection on adjacent pins or other functional failure (for
        example reset, oscillator frequency deviation).

        The test results are given in Table 34

        Table 34. I/O current injection susceptibility

                                                        Functional susceptibility

        Symbol            Description                   Negative   Positive        Unit

                                                        injection  injection

                Injected current on OSC_IN32,           -0         +0

                OSC_OUT32, PA4, PA5, PC13

        IINJ    Injected current on all FT pins         -5         +0              mA

                Injected current on any other pin       -5         +5

                          Doc ID 15060 Rev 6                                       55/90
Electrical characteristics                                               STM32F103x4, STM32F103x6

5.3.13 I/O port characteristics

        General input/output characteristics

        Unless otherwise specified, the parameters given in Table 35 are derived from tests
        performed under the conditions summarized in Table 9. All I/Os are CMOS and TTL
        compliant.

Table 35. I/O static characteristics

Symbol  Parameter                 Conditions                 Min         Typ          Max                                       Unit

                                  Standard IO

                                  input low level            -           - 0.28*(VDD-2 V)+0.8 V(1)
                                                                         - 0.32*(VDD-2V)+0.75 V(1)
                                  voltage

VIL Low level input voltage IO FT(3) input                   -
                                          low level voltage

                                  All I/Os except            -           -            0.35VDD(2)
                                  BOOT0

                                  Standard IO                                                                                   V

                                  input high level 0.41*(VDD-2 V)+1.3 V(1) -          -

                                  voltage

VIH     High level input voltage  IO FT(3) input             0.42*(VDD-2 V)+1 V(1) -  -
                                  high level

                                  voltage

                                  All I/Os except            0.65VDD(2)  -            -
                                  BOOT0

          Standard IO Schmitt                                200         -            -
                                                                                                         mV
          trigger voltage                                    5% VDD(5)   -
Vhys hysteresis(4)                                                                    -

          IO FT Schmitt trigger
          voltage hysteresis(4)

                                  VSS  VIN  VDD              -           -            1
                                                                                                           A
        Input leakage current     Standard I/Os

Ilkg    (6)                       VIN = 5 V
                                   I/O FT
                                                             -           -            3

RPU     Weak pull-up              VIN = VSS                  30          40           50
        equivalent resistor(7)    VIN = VDD
                                                                                                                                k
        Weak pull-down
RPD     equivalent resistor(7)                               30          40           50

CIO I/O pin capacitance                                      -           5            -                                         pF

1. Data based on design simulation.
2. Tested in production.
3. FT = Five-volt tolerant. In order to sustain a voltage higher than VDD+0.3 the internal pull-up/pull-down resistors must be

     disabled.
4. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization, not tested in production.
5. With a minimum of 100 mV.
6. Leakage could be higher than max. if negative current is injected on adjacent pins.

56/90                                          Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      Electrical characteristics

7. Pull-up and pull-down resistors are designed with a true resistance in series with a switchable PMOS/NMOS. This

   PMOS/NMOS contribution to the series resistance is minimum (~10% order).

                          Doc ID 15060 Rev 6                                                                        57/90
Electrical characteristics                                         STM32F103x4, STM32F103x6

                 All I/Os are CMOS and TTL compliant (no software configuration required). Their
                 characteristics cover more than the strict CMOS-technology or TTL parameters. The
                 coverage of these requirements is shown in Figure 23 and Figure 24 for standard I/Os, and
                 in Figure 25 and Figure 26 for 5 V tolerant I/Os.

Figure 23. Standard I/O input characteristics - CMOS port

       6)(6),6                                                                       !REANOT

                                                                                     DETERMINED

                                                   #-/3STANDARDREQUIREMENT6 )(6$$  6"A)(SEDON6DE$S$IG
NSIMULATIONS
                                                                                   6")A,SEDON6D$E$SI
GNSIMULATIONS
                                                                     

                 4ESTEDINPRODUCTION                          
                 4ESTEDINPRODUCTION
7)(MIN                                                            
                                      
7),MAX                                             #-/3STANDARDREQUIREMENT6 ),6$$

            

                                                                                                 6$$6

                                                                                                         AIC

Figure 24. Standard I/O input characteristics - TTL port

       6)(6),6                                                                      !REANOT
                                                                                   DETERMINED
7)(MIN                      44,REQUIREMENTS 6)( 6
                                                                      "6A)S(EDOND6E$SI$GN
SIMULATIONS
                                                                      "6A),SEDOND6E$S$IG
NSIMULATIONS

7),MAX

                                     44,REQUIREMENTS 6),6

                                                                                     6$$6

                                                                                                 AIB

58/90                                Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                               Electrical characteristics

Figure 25. 5 V tolerant I/O input characteristics - CMOS port

6)(6),6                                                                          !REANOT

                                                                                 DETERMINED

                                          #-/3STANDARDREQUIREMENTS6 )(6 $$  "6"6A)A)(,SSEEDDOONND66DEE$$SS$$IIGG

NNSSIIMMUULLAATTIIOONNSS

              4ESTEDINPRODUCTION                                       

                                                                       
            
                                                                   ),  6$$
                                          #-/3STANDARDREQUIRMENT6

  
        4ESTEDINPRODUCTION

                                                                                             6$$6

                                                                                 6$$

                                                                                             AIC

Figure 26. 5 V tolerant I/O input characteristics - TTL port

6)(6),6                                                                           !REANOT
                                                                                 DETERMINED
   
                     44,REQUIREMENT6)(6                                          ""66AA))(SS,EEDDOONN

DD6EE6SS$$IIGG$$NN

SSIIMMUULLAATTIIOONNSS

                                                                           
                                                                              

7)(MIN               44,REQUIREMENTS6),6
7),MAX

            

                                                                                             6$$6

                                                                                             AIB

                                         Doc ID 15060 Rev 6                                                                                        59/90
Electrical characteristics                                  STM32F103x4, STM32F103x6

       Output driving current

       The GPIOs (general-purpose inputs/outputs) can sink or source up to 8 mA, and sink or
       source up to 20 mA (with a relaxed VOL/VOH) except PC13, PC14 and PC15 which can
       sink or source up to +/-3mA. When using the GPIOs PC13 to PC15 in output mode, the
       speed should not exceed 2 MHz with a maximum load of 30 pF.

       In the user application, the number of I/O pins which can drive current must be limited to
       respect the absolute maximum rating specified in Section 5.2:

        The sum of the currents sourced by all the I/Os on VDD, plus the maximum Run
             consumption of the MCU sourced on VDD, cannot exceed the absolute maximum rating
             IVDD (see Table 7).

        The sum of the currents sunk by all the I/Os on VSS plus the maximum Run
             consumption of the MCU sunk on VSS cannot exceed the absolute maximum rating
             IVSS (see Table 7).

       Output voltage levels

       Unless otherwise specified, the parameters given in Table 36 are derived from tests
       performed under ambient temperature and VDD supply voltage conditions summarized in
       Table 9. All I/Os are CMOS and TTL compliant.

       Table 36. Output voltage characteristics

       Symbol               Parameter                       Conditions           Min     Max Unit

       VOL(1)     Output low level voltage for an I/O pin   CMOS port(2),                0.4
                  when 8 pins are sunk at same time

                                                            IIO = +8 mA                                            V

       VOH(3)     Output high level voltage for an I/O pin  2.7 V < VDD < 3.6 V VDD0.4
                  when 8 pins are sourced at same time

       VOL (1)    Output low level voltage for an I/O pin   TTL port(2)                  0.4
                  when 8 pins are sunk at same time                                                 V

                  Output high level voltage for an I/O pin  IIO =+ 8mA
                  when 8 pins are sourced at same time
       VOH (3)                                              2.7 V < VDD < 3.6 V  2.4

       VOL(1)(4)  Output low level voltage for an I/O pin   IIO = +20 mA                 1.3
                  when 8 pins are sunk at same time                                                 V

       VOH(3)(4)  Output high level voltage for an I/O pin  2.7 V < VDD < 3.6 V VDD1.3
                  when 8 pins are sourced at same time

       VOL(1)(4)  Output low level voltage for an I/O pin   IIO = +6 mA                  0.4
                  when 8 pins are sunk at same time                                                 V

       VOH(3)(4)  Output high level voltage for an I/O pin  2 V < VDD < 2.7 V VDD0.4
                  when 8 pins are sourced at same time

       1. The IIO current sunk by the device must always respect the absolute maximum rating specified in Table 7
            and the sum of IIO (I/O ports and control pins) must not exceed IVSS.

       2. TTL and CMOS outputs are compatible with JEDEC standards JESD36 and JESD52.
       3. The IIO current sourced by the device must always respect the absolute maximum rating specified in

            Table 7 and the sum of IIO (I/O ports and control pins) must not exceed IVDD.
       4. Based on characterization data, not tested in production.

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STM32F103x4, STM32F103x6                                    Electrical characteristics

Input/output AC characteristics

The definition and values of input/output AC characteristics are given in Figure 27 and
Table 37, respectively.

Unless otherwise specified, the parameters given in Table 37 are derived from tests
performed under the ambient temperature and VDD supply voltage conditions summarized
in Table 9.

Table 37. I/O AC characteristics(1)

MODEx[1:0]    Symbol      Parameter             Conditions                                    Min Max Unit
bit value(1)

              fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2 V to 3.6 V                        2 MHz

10            tf(IO)out   Output high to low                                                      125(3)
                          level fall time                                                                    ns

                          Output low to high    CL = 50 pF, VDD = 2 V to 3.6 V                    125(3)
                          level rise time
              tr(IO)out                                                                             10 MHz

              fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2 V to 3.6 V                     25(3)
                                                                                                             ns
01            tf(IO)out   Output high to low
                          level fall time                                                         25(3)

                          Output low to high    CL = 50 pF, VDD = 2 V to 3.6 V
                          level rise time
              tr(IO)out

                                                            CL = 30 pF, VDD = 2.7 V to 3.6 V      50 MHz
              Fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2.7 V to 3.6 V                   30 MHz

                                                CL = 50 pF, VDD = 2 V to 2.7 V                    20 MHz

                                                CL = 30 pF, VDD = 2.7 V to 3.6 V                  5(3)

11            tf(IO)out   Output high to low    CL = 50 pF, VDD = 2.7 V to 3.6 V                  8(3)
                          level fall time

                                                CL = 50 pF, VDD = 2 V to 2.7 V                    12(3)
                                                CL = 30 pF, VDD = 2.7 V to 3.6 V                            ns

                                                                                                  5(3)

              tr(IO)out   Output low to high    CL = 50 pF, VDD = 2.7 V to 3.6 V                  8(3)
                          level rise time

                                                CL = 50 pF, VDD = 2 V to 2.7 V                    12(3)

                          Pulse width of

-             tEXTIpw     external signals                                                    10         ns
                          detected by the EXTI

                          controller

1. The I/O speed is configured using the MODEx[1:0] bits. Refer to the STM32F10xxx reference manual for a
     description of GPIO Port configuration register.

2. The maximum frequency is defined in Figure 27.

3. Guaranteed by design, not tested in production.

                          Doc ID 15060 Rev 6                                                             61/90
Electrical characteristics                                         STM32F103x4, STM32F103x6
                 Figure 27. I/O AC characteristics definition

                    External                          90%      10%
                      Output                    50%                  50%
                                          10%                              90%
                    on 50pF
                              tr(I O)out                                      tr(I O)out
                                                               T

                    Maximum frequency is achieved if (tr + tf) 2/3)T and if the duty cycle is (45-55%)
                                                            when loaded by 50 pF

                                                                                                        ai14131

5.3.14  NRST pin characteristics

        The NRST pin input driver uses CMOS technology. It is connected to a permanent pull-up
        resistor, RPU (see Table 35).

        Unless otherwise specified, the parameters given in Table 38 are derived from tests
        performed under the ambient temperature and VDD supply voltage conditions summarized
        in Table 9.

        Table 38. NRST pin characteristics

        Symbol                Parameter                        Conditions Min Typ Max Unit

        VIL(NRST)(1) NRST Input low level voltage                  0.5                           0.8
        VIH(NRST)(1) NRST Input high level voltage                   2                                         V

                                                                                               VDD+0.5

        Vhys(NRST)  NRST Schmitt trigger voltage                                          200                    mV
                    hysteresis

        RPU         Weak pull-up equivalent resistor(2) VIN = VSS  30                     40            50       k

        VF(NRST)(1) NRST Input filtered pulse                                                           100 ns

        VNF(NRST)(1) NRST Input not filtered pulse                 300                                           ns

        1. Guaranteed by design, not tested in production.

        2. The pull-up is designed with a true resistance in series with a switchable PMOS. This PMOS contribution

           . to the series resistance must be minimum (~10% order)

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STM32F103x4, STM32F103x6                                                                 Electrical characteristics
                 Figure 28. Recommended NRST pin protection

        External                          VDD
        reset circuit(1)

                            NRST(2)            RPU                                            Internal reset
                                                                                   Filter

                  0.1 F

                                                                                      STM32F10x

                                                                                                              ai14132d

        2. The reset network protects the device against parasitic resets.
        3. The user must ensure that the level on the NRST pin can go below the VIL(NRST) max level specified in

             Table 38. Otherwise the reset will not be taken into account by the device.

5.3.15  TIM timer characteristics

        The parameters given in Table 39 are guaranteed by design.

        Refer to Section 5.3.12: I/O current injection characteristics for details on the input/output
        alternate function characteristics (output compare, input capture, external clock, PWM
        output).

        Table 39. TIMx(1) characteristics

        Symbol            Parameter                 Conditions                     Min       Max              Unit

        tres(TIM) Timer resolution time        fTIMxCLK = 72 MHz                     1                        tTIMxCLK
                                                                                   13.9                          ns

        fEXT      Timer external clock                                             0         fTIMxCLK/2         MHz
                  frequency on CH1 to CH4 fTIMxCLK = 72 MHz                        0              36            MHz
                                                                                                                 bit
        ResTIM Timer resolution                                                              16               tTIMxCLK
                                                                                                                 s
                  16-bit counter clock period                                      1         65536            tTIMxCLK
                                                                                              910
        tCOUNTER  when internal clock is                                                                          s

                  selected                     fTIMxCLK = 72 MHz 0.0139

        tMAX_COUNT Maximum possible count                                                65536 65536
                                                                fTIMxCLK = 72 MHz               59.6

        1. TIMx is used as a general term to refer to the TIM1, TIM2, TIM3 and TIM4 timers.

                                 Doc ID 15060 Rev 6                                                               63/90
Electrical characteristics                                            STM32F103x4, STM32F103x6

5.3.16  Communications interfaces

        I2C interface characteristics

        The STM32F103xx performance line I2C interface meets the requirements of the standard
        I2C communication protocol with the following restrictions: the I/O pins SDA and SCL are
        mapped to are not "true" open-drain. When configured as open-drain, the PMOS connected
        between the I/O pin and VDD is disabled, but is still present.
        The I2C characteristics are described in Table 40. Refer also to Section 5.3.12: I/O current
        injection characteristics for more details on the input/output alternate function characteristics
        (SDA and SCL).

        Table 40. I2C characteristics

                                                    Standard mode I2C(1) Fast mode I2C(1)(2)

            Symbol            Parameter                                                                            Unit

                                                            Min  Max                      Min      Max

            tw(SCLL)  SCL clock low time                    4.7                           1.3
            tw(SCLH)  SCL clock high time
            tsu(SDA)  SDA setup time                                                                                    s
            th(SDA)   SDA data hold time
             tr(SDA)                                        4.0                           0.6
             tr(SCL)  SDA and SCL rise time
             tf(SDA)                                        250                           100
             tf(SCL)  SDA and SCL fall time
             th(STA)                                        0                             0        900(3)
                      Start condition hold time
            tsu(STA)  Repeated Start condition                   1000 20 + 0.1Cb 300                                    ns
                      setup time
                                                                 300                               300

                                                            4.0                           0.6

                                                                                                                        s

                                                            4.7                           0.6

            tsu(STO) Stop condition setup time              4.0                           0.6                           s

        tw(STO:STA)   Stop to Start condition time          4.7                           1.3                           s
                      (bus free)

            Cb        Capacitive load for each bus               400                               400                  pF
                      line

        1. Guaranteed by design, not tested in production.

        2.  fPCLK1 must   be at least 2 MHz to achieve standard mode I2C frequencies. It  must be  at least 4 MHz  to
            achieve fast  mode I2C frequencies. It must be a multiple of 10 MHz to reach  the 400  kHz maximum     I2C

            fast mode clock.

        3. The maximum Data hold time has only to be met if the interface does not stretch the low period of SCL
             signal.

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STM32F103x4, STM32F103x6                                               Electrical characteristics

Figure 29. I2C bus AC waveforms and measurement circuit

                                              6$$?)# 6$$?)#

                               Rp     Rp                  34-&X

                                                   Rs

                                                          3$!

           )#BUS                                  Rs

                                                          3#,

                                                                       3TARTREPEATED

           3TART

                                                               TSU34!                           3TART

  3$ !                    TR3$!            TSU3$!                                               TSU34/34!
TF3$!

                  TH34!            TW3#,,              TH3$!           3TOP

3#,                            TR3#,               TF3#,                                TSU34/
     TW3#,(

                                                                                                AIE

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.
2. Rs = Series protection resistors, Rp = Pull-up resistors, VDD_I2C = I2C bus supply.

Table 41.  SCL frequency (fPCLK1= 36 MHz.,VDD_I2C = 3.3 V)(1)(2)

                  fSCL (kHz)                                   I2C_CCR value
                                                                 RP = 4.7 k

                          400                                          0x801E

                          300                                          0x8028

                          200                                          0x803C

                          100                                          0x00B4

                          50                                           0x0168

                          20                                           0x0384

1. RP = External pull-up resistance, fSCL = I2C speed,

2. For speeds around 200 kHz, the tolerance on the achieved speed is of 5%. For other speed ranges, the
     tolerance on the achieved speed 2%. These variations depend on the accuracy of the external
     components used to design the application.

                                   Doc ID 15060 Rev 6                                                  65/90
Electrical characteristics                                                  STM32F103x4, STM32F103x6

       SPI interface characteristics

       Unless otherwise specified, the parameters given in Table 42 are derived from tests
       performed under the ambient temperature, fPCLKx frequency and VDD supply voltage
       conditions summarized in Table 9.

       Refer to Section 5.3.12: I/O current injection characteristics for more details on the
       input/output alternate function characteristics (NSS, SCK, MOSI, MISO).

       Table 42. SPI characteristics

       Symbol               Parameter                       Conditions           Min Max Unit

         fSCK          SPI clock frequency      Master mode                              18
       1/tc(SCK)                                Slave mode                                         MHz

                                                                                         18

       tr(SCK)         SPI clock rise and fall  Capacitive load: C = 30 pF               8       ns
       tf(SCK)         time

       DuCy(SCK)       SPI slave input  clock   Slave mode                       30      70      %
                       duty cycle

       tsu(NSS)(1) NSS setup time               Slave mode                       4tPCLK
                                                                                 2tPCLK
       th(NSS)(1) NSS hold time                 Slave mode

       tw(SCKH)(1)     SCK high and low time    Master mode, fPCLK = 36 MHz,     50      60
       tw(SCKL)(1)                              presc = 4

       tsu(MI) (1)                              Master mode                      5
       tsu(SI)(1)                               Slave mode
                       Data input setup time

                                                                                 5

       th(MI) (1)                               Master mode                      5
       th(SI)(1)                                Slave mode
                       Data input hold time

                                                                                 4               ns

       ta(SO)(1)(2)    Data output access       Slave mode, fPCLK = 20 MHz       0       3tPCLK
                       time

       tdis(SO)(1)(3)  Data output disable      Slave mode                       2       10
                       time

       tv(SO) (1) Data output valid time Slave mode (after enable edge)                  25

       tv(MO)(1) Data output valid time Master mode (after enable edge)                  5

       th(SO)(1)                                Slave mode (after enable edge)   15

       th(MO)(1)       Data output hold time

                                                Master mode (after enable edge)  2

       1. Based on characterization, not tested in production.

       2. Min time is for the minimum time to drive the output and the max time is for the maximum time to validate
            the data.

       3. Min time is for the minimum time to invalidate the output and the max time is for the maximum time to put
            the data in Hi-Z

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STM32F103x4, STM32F103x6                                                                         Electrical characteristics
Figure 30. SPI timing diagram - slave mode and CPHA = 0

           NSS input                           tc(SCK)

            CPHA= 0                  tSU(NSS)                                                    th(NSS)
            CPOL=0
SCK Input   CPHA= 0   tw(SCKH)
            CPOL=1    tw(SCKL)

           ta(SO)                       tv(SO)             th(SO)                                tr(SCK)  tdis(SO)
                                       MS B O UT        BI T6 OUT                                tf(SCK)
              MISO
           OUT P UT                       M SB IN        B I T1 IN                               LSB OUT
                                             th(SI)
              MOSI    tsu(SI)
             I NPUT
                                                                                                 LSB IN

                                                                                                                    ai14134c

Figure 31. SPI timing diagram - slave mode and CPHA = 1(1)

           NSS input                                                  tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                              tv(SO)
SCK Input  CPHA=1     tw(SCKH)                    MS B O UT
           CPOL=0     tw(SCKL)
                                                                th(SI)
           CPHA=1                              M SB IN
           CPOL=1

                      ta(SO)                                                             th(SO)  tr(SCK)  tdis(SO)
                                                                                   BI T6 OUT     tf(SCK)

              MISO                                                             B I T1 IN                  LSB OUT
           OUT P UT
                              tsu(SI)
              MOSI
             I NPUT                                                                              LSB IN

                                                                                                                    ai14135

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

                                                        Doc ID 15060 Rev 6                                          67/90
Electrical characteristics                                                          STM32F103x4, STM32F103x6

       Figure 32. SPI timing diagram - master mode(1)

                                  High  tc(SCK)
                  NSS input
       SCK Input
                    CPHA= 0
                    CPOL=0
                    CPHA= 0
                    CPOL=1

       SCK Input  CPHA=1
                  CPOL=0
                  CPHA=1    tsu(MI)       tw(SCKH)                                       tr(SCK)
                  CPOL=1                  tw(SCKL)                                       tf(SCK)
                                                                          BI T6 IN
                   MISO                     MS BIN                                            LSB IN
                  INP UT                          th(MI)              B I T1 OUT
                                                                            th(MO)     LSB OUT
                   MOSI                 M SB OUT
                  OUTU T                      tv(MO)

                                                                                                            ai14136

       1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

       USB characteristics

       The USB interface is USB-IF certified (Full Speed).

       Table 43. USB startup time

                  Symbol                Parameter                                   Max               Unit

       tSTARTUP(1)                      USB transceiver startup time                1                 s

       1. Guaranteed by design, not tested in production.

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STM32F103x4, STM32F103x6                                                         Electrical characteristics

        Table 44. USB DC electrical characteristics

        Symbol                 Parameter                Conditions                  Min.(1) Max.(1) Unit

        Input levels

         VDD    USB operating voltage(2)                                            3.0(3)             3.6            V
        VDI(4)  Differential input sensitivity                                       0.2
        VCM(4)  Differential common mode range          I(USBDP, USBDM)              0.8               2.5            V
        VSE(4)  Single ended receiver threshold         Includes VDI range           1.3

                                                                                                       2.0

        Output levels

        VOL Static output level low                     RL of 1.5 k to 3.6 V(5)                        0.3
        VOH Static output level high                                                                               V
                                                        RL of 15 k to VSS(5)        2.8
                                                                                                       3.6

        1. All the voltages are measured from the local ground potential.

        2. To be compliant with the USB 2.0 full-speed electrical specification, the USBDP (D+) pin should be pulled
             up with a 1.5 k resistor to a 3.0-to-3.6 V voltage range.

        3. The STM32F103xx USB functionality is ensured down to 2.7 V but not the full USB electrical
             characteristics which are degraded in the 2.7-to-3.0 V VDD voltage range.

        4. Guaranteed by design, not tested in production.

        5. RL is the load connected on the USB drivers

        Figure 33. USB timings: definition of data signal rise and fall time

                                           Crossover
                                             points

                Differen tial
                data lines

                       VCR S

                       VS S     tf         tr

                                                                                                       ai14137

        Table 45. USB: Full-speed electrical characteristics(1)

        Symbol                  Parameter               Conditions            Min           Max                 Unit

        Driver characteristics

        tr      Rise time(2)                            CL = 50 pF               4          20                  ns

        tf      Fall time(2)                            CL = 50 pF               4          20                  ns

        trfm Rise/ fall time matching                   tr/tf                 90            110                 %

        VCRS Output signal crossover voltage                                  1.3           2.0                 V

        1. Guaranteed by design, not tested in production.
        2. Measured from 10% to 90% of the data signal. For more detailed informations, please refer to USB

             Specification - Chapter 7 (version 2.0).

5.3.17  CAN (controller area network) interface

        Refer to Section 5.3.12: I/O current injection characteristics for more details on the
        input/output alternate function characteristics (CAN_TX and CAN_RX).

                                    Doc ID 15060 Rev 6                                                          69/90
Electrical characteristics                                             STM32F103x4, STM32F103x6

5.3.18     12-bit ADC characteristics

Note:      Unless otherwise specified, the parameters given in Table 46 are derived from tests
           performed under the ambient temperature, fPCLK2 frequency and VDDA supply voltage
           conditions summarized in Table 9.

           It is recommended to perform a calibration after each power-up.

Table 46. ADC characteristics

Symbol     Parameter                      Conditions            Min                   Typ  Max        Unit

  VDDA     Power supply                                         2.4              160(1)     3.6          V
VREF+(3)   Positive reference voltage                           2.4                        VDDA          V
IVREF(3)   Current on the VREF input pin                                                   220(1)       A
           ADC clock frequency                                  0.6                                    MHz
  fADC     Sampling rate                                        0.05                         14        MHz
  fS(2)                                                                                                kHz
                                                                                              1       1/fADC
                                                                                                         V
fTRIG(2) External trigger frequency       fADC = 14 MHz                                    823
                                                                                           17           k

VAIN(3) Conversion voltage range                                0 (VSSA tied to            VREF+        k
                                                                    ground)
                                                                                                        pF
RAIN(2) External input impedance          See Equation 1 and                               50
                                          Table 47 for details                                          s
                                                                                                      1/fADC
RADC(2) Sampling switch resistance                                                         1
                                                                                                        s
CADC(2)    Internal sample and hold                                                        8          1/fADC
           capacitor
                                                                                                        s
tCAL(2) Calibration time                  fADC = 14 MHz                          5.9                  1/fADC
                                                                                 83
                                                                                                        s
tlat(2)    Injection trigger conversion   fADC = 14 MHz                                    0.214      1/fADC
           latency                                                                          3(4)
                                                                                                        s
tlatr(2)   Regular trigger conversion     fADC = 14 MHz                                    0.143        s
           latency                                                                          2(4)
                                                                                                      1/fADC
    tS(2)                                 fADC = 14 MHz         0.107                      17.1
tSTAB(2)                                  fADC = 14 MHz
           Sampling time                                        1.5                        239.5
           Power-up time
                                                                0                     0    1

                                                                1                          18

tCONV(2)   Total conversion time                                14 to 252 (tS for sampling +12.5 for
           (including sampling time)                            successive approximation)

1. Based on characterization, not tested in production.
2. Guaranteed by design, not tested in production.
3. In devices delivered in VFQFPN and LQFP packages, VREF+ is internally connected to VDDA and VREF- is internally

     connected to VSSA. Devices that come in the TFBGA64 package have a VREF+ pin but no VREF- pin (VREF- is internally
     connected to VSSA), see Table 5 and Figure 4.
4. For external triggers, a delay of 1/fPCLK2 must be added to the latency specified in Table 46.

70/90                                     Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                                                     Electrical characteristics

Equation 1: RAIN max formula:
          -----------------------------T----S------------------------------
RAIN   <  fADC CADC ln (2N + 2)                                            RADC

The formula above (Equation 1) is used to determine the maximum external impedance allowed for an
error below 1/4 of LSB. Here N = 12 (from 12-bit resolution).

Table 47. RAIN max for fADC = 14 MHz(1)

          Ts (cycles)                                                                 tS (s)                  RAIN max (k)

1.5                               0.11                                                                   0.4
                                                                                                         5.9
7.5                               0.54                                                                   11.4
                                                                                                         25.2
13.5                              0.96                                                                   37.2
                                                                                                         50
28.5                              2.04                                                                   NA
                                                                                                         NA
41.5                              2.96

55.5                              3.96

71.5                              5.11

239.5                             17.1

1. Based on characterization, not tested in production.

Table 48. ADC accuracy - limited test conditions(1) (2)

Symbol    Parameter                                                                   Test conditions          Typ   Max(3) Unit

ET Total unadjusted error                                                       fPCLK2 = 56 MHz,               1.3   2
EO Offset error                                                                 fADC = 14 MHz, RAIN < 10 k,     1   1.5

EG Gain error                                                                   VDDA = 3 V to 3.6 V            0.5  1.5 LSB
ED Differential linearity error                                                 TA = 25 C
                                                                                Measurements made after        0.7  1

     EL Integral linearity error                                                ADC calibration                0.8  1.5

1. ADC DC accuracy values are measured after internal calibration.

2. ADC Accuracy vs. Negative Injection Current: Injecting a negative current on any analog input pins should
     be avoided as this significantly reduces the accuracy of the conversion being performed on another analog
     input. It is recommended to add a Schottky diode (pin to ground) to analog pins which may potentially inject
     negative currents.
     Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.12 does not
     affect the ADC accuracy.

3. Based on characterization, not tested in production.

                                  Doc ID 15060 Rev 6                                                                         71/90
Electrical characteristics                                                                          STM32F103x4, STM32F103x6

       Table 49.         ADC accuracy(1) (2) (3)                       Test conditions              Typ Max(4) Unit
        Symbol                  Parameter

       ET Total unadjusted error                                                                     2   5
       EO Offset error                                                                              1.5
       EG Gain error                                       fPCLK2 = 56 MHz,                         1.5  2.5
       ED Differential linearity error                     fADC = 14 MHz, RAIN < 10 k,               1
       EL Integral linearity error                                                                  1.5  3    LSB
                                                           VDDA = 2.4 V to 3.6 V
                                                                                                          2
                                                           Measurements made after
                                                           ADC calibration

                                                                                                          3

       1. ADC DC accuracy values are measured after internal calibration.

       2. Better performance could be achieved in restricted VDD, frequency and temperature ranges.

       3. ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
            robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
            being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
            standard analog pins which may potentially inject negative current.
            Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.12 does not
            affect the ADC accuracy.

       4. Based on characterization, not tested in production.

       Figure 34. ADC accuracy characteristics

                  [1LSBIDEAL  =VREF+  (or  VDDA depending  on          package)]
                                4096        4096

                                                                                      EG            (1) Example of an actual transfer curve
                                                                                                    (2) The ideal transfer curve
       4095                                          (2)               (3)                          (3) End point correlation line
       4094                                ET                                    (1)
       4093                                                                                         ET=Total Unadjusted Error: maximum deviation
                     EO                    EL                                                       between the actual and the ideal transfer curves.
            7                                                                                       EO=Offset Error: deviation between the first actual
            6                                                      ED                               transition and the first ideal one.
            5                              1 LSBIDEAL                                               EG=Gain Error: deviation between the last ideal
            4                                                                                       transition and the last actual one.
            3                                                                                       ED=Differential Linearity Error: maximum deviation
            2                                                                                       between actual steps and the ideal one.
            1                                                                                       EL=Integral Linearity Error: maximum deviation
                                                                                                    between any actual transition and the end point
                                                                                                    correlation line.

               0     1234567                                           4093 4094 4095 4096
                                                                                              VDDA
               VSSA                                                                                             ai14395b

72/90                                      Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                               Electrical characteristics

Figure 35. Typical connection diagram using the ADC

                                      VDD                              STM32F103xx
                                              VT
                                             0.6 V            Sample and hold ADC
                                                              converter
                                              VT
      RAIN(1)             AINx               0.6 V            RADC(1)  12-bit

                                                    IL1 A            converter

VAIN                      Cparasitic

                                                                       CADC(1)

                                                                                                                                                                                  ai14150c

1. Refer to Table 46 for the values of RAIN, RADC and CADC.
2. Cparasitic represents the capacitance of the PCB (dependent on soldering and PCB layout quality) plus the

     pad capacitance (roughly 7 pF). A high Cparasitic value will downgrade conversion accuracy. To remedy
     this, fADC should be reduced.

General PCB design guidelines

Power supply decoupling should be performed as shown inFigure 36 or Figure 37,
depending on whether VREF+ is connected to VDDA or not. The 10 nF capacitors should be
ceramic (good quality). They should be placed them as close as possible to the chip.

Figure 36. Power supply and reference decoupling (VREF+ not connected to VDDA)

                                                                                            34-&XX

                                                              62%&
                                                              SEENOTE

      &N&                                                     6$$!
                                                              633!
                                      &N&

                                                                                    AI

1. The VREF+ input is available only on the TFBGA64 package.

                                      Doc ID 15060 Rev 6                                73/90
Electrical characteristics                                                  STM32F103x4, STM32F103x6

        Figure 37. Power supply and reference decoupling(VREF+ connected to VDDA)

                                                                      34-&X

                                                                      6$$!62%&SEENOTE

                                      &N&

                                                                      633!

                                                                                                AI

5.3.19  1. The VREF+ input is available only on the TFBGA64 package.

        Temperature sensor characteristics

        Table 50. TS characteristics

        Symbol              Parameter                                 Min Typ                   Max   Unit

             TL(1)          VSENSE linearity with temperature               1                  2    C
        Avg_Slope(1)        Average slope
                            Voltage at 25 C                          4.0   4.3                 4.6   mV/C
            V25(1)
           tSTART(2)        Startup time                              1.34 1.43                 1.52  V
                            ADC sampling time when reading the
        TS_temp(3)(2)       temperature                               4                         10    s

                                                                                                17.1  s

        1. Based on characterization, not tested in production.
        2. Guaranteed by design, not tested in production.
        3. Shortest sampling time can be determined in the application by multiple iterations.

74/90                       Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                      Package characteristics

6    Package characteristics

6.1  Package mechanical data

     In order to meet environmental requirements, ST offers these devices in different grades of
     ECOPACK packages, depending on their level of environmental compliance. ECOPACK

     specifications, grade definitions and product status are available at: www.st.com.
     ECOPACK is an ST trademark.

                          Doc ID 15060 Rev 6  75/90
Package characteristics                                                                                  STM32F103x4, STM32F103x6

Figure 38. VFQFPN36 6 x 6 mm, 0.5 mm pitch,                                        Figure 39. Recommended footprint
                 package outline(1)                                                                 (dimensions in mm)(1)(2)

   Seating plane                                                     ddd C
           C

                                                               A2 A                                               4.30                              1.00
                                                                                                               4.10                        19
               A3                    E2                    A1                                        27
                           27     b            19                                        28                                                            18
                                                                                                                                                                  0.50

                 28                                 18                             4.30

                                                                                                         4.80             4.10

                                                                                                               4.80

              e                                     D2
       D
                                                                                         36                                                   10

                                                                                                                                           9      0.75

                                                                                              1

                  36                                10                                                                               0.30
                                                                                                               6.30

                                                                                                                                                  ai14870b

   Pin # 1 ID                  1            9

   R = 0.20                              E                     L

                                                                            ZR_ME

1. Drawing is not to scale.
2. All leads/pads should also be soldered to the PCB to improve the lead solder joint life.

Table 51. VFQFPN36 6 x 6 mm, 0.5 mm pitch, package mechanical data

                                            millimeters                                                        inches(1)

    Symbol

                                  Min          Typ                   Max                 Min                   Typ                             Max
                                                                                                                                              0.0394
A                                 0.800     0.900                    1.000         0.0315                      0.0354                         0.0020
                                                                                                                                              0.0394
A1                                          0.020                    0.050                                     0.0008
                                                                                                                                              0.0118
A2                                          0.650                    1.000                                     0.0256                         0.2411
                                                                                                                                              0.1673
A3                                          0.250                                                              0.0098                         0.2411
                                                                                                                                              0.1673
b                                 0.180     0.230                    0.300         0.0071                      0.0091                         0.0217
                                                                                                                                              0.0295
D                                 5.875     6.000                    6.125         0.2313                      0.2362

D2                                1.750     3.700                    4.250         0.0689                      0.1457

E                                 5.875     6.000                    6.125         0.2313                      0.2362

E2                                1.750     3.700                    4.250         0.0689                      0.1457

e                                 0.450     0.500                    0.550         0.0177                      0.0197

L                                 0.350     0.550                    0.750         0.0138                      0.0217

ddd                                         0.080                                                              0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

76/90                                                          Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                              Package characteristics

        Figure 40. UFQFPN48 7 x 7 mm, 0.5 mm pitch, package outline

            0ININDENTIFIER
          LASERMARKINGAREA

                                       $

                                                                                                            !

                                               %%                                              DDD                   3EATING
                                                                   4
                                                                                                            ! PLANE
                          $
                                               9                           E          B

                                                                                      $ETAIL9

        %XPOSEDPAD        $
              AREA
                                                                                    
                                                                                                         ,
                                                                      #X              $ETAIL:
                                                                      PINCORNER                  2TYP

                                       %

           

        :   

                                                                                                            !"?-%?6

        1. Drawing is not to scale.

        2. There is an exposed die pad on the underside of the QFPN package, this pad is not internally connected to
             the VSS or VDD power pads. It is recommended to connect it to VSS.

        3. All leads/pads should also be soldered to the PCB to improve the lead solder joint life.

Table 52. UFQFPN48 7 x 7 mm, 0.5 mm pitch, package mechanical data

                          millimeters                                                 inches(1)

Symbol

           Min               Typ          Max                         Min                Typ                 Max
                                                                                                            0.0236
A          0.500             0.550        0.600                       0.0197          0.0217                0.0020
                                                                                                            0.2795
A1         0.000             0.020        0.050                       0.0000          0.0008                0.2795
                                                                                                            0.0197
D          6.900             7.000        7.100                       0.2717          0.2756
                                                                                                            0.0118
E          6.900             7.000        7.100                       0.2717          0.2756

L          0.300             0.400        0.500                       0.0118          0.0157

T                            0.152                                                    0.0060

b          0.200             0.250        0.300                       0.0079          0.0098

e                            0.500                                                    0.0197
                                                                                      0.0031
ddd                          0.080

                                       Doc ID 15060 Rev 6                                                      77/90
Package characteristics                                                            STM32F103x4, STM32F103x6

1. Values in inches are converted from mm and rounded to 4 decimal digits.

       Figure 41. Recommended footprint

                                                                  
                                                                  

                                                                                   
                                                                                          

                                                                                 
                                                                                                               

                                                                                          
                                                                                   
                                         
                                                                                            
                                                         
                                                                 

                                         

                                                                                                                  !"?&0?6

78/90                    Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                                                                  Package characteristics

Figure 42. LQFP64, 10 x 10 mm, 64-pin low-profile quad Figure 43. Recommended

                     flat package outline(1)                                                                              footprint(1)(2)

                     $                            CCC $                                                                   48              33
                                                              "
                     $                                       "                                                                                        0.3
                     $
                                                                                             49                                     0.5       32
                                             
     B
                                                
         
0IN                                                                                                            12.7 10.3
IDENTIFICATION                                                            ,

                                                  % % %                                                                             10.3

                                                                                             64                                                   17

                                                                 !        ,  +                                                                        1.2
                                                                                                                                                       ai14909
                                                                                                                          1               16

                                                                                                                                    7.8

                                                

                                                         D                                                                          12.7

                                                                             7?-%

1. Drawing is not to scale.
2. Dimensions are in millimeters.

Table 53. LQFP64, 10 x 10 mm, 64-pin low-profile quad flat package mechanical data

                                                  millimeters                                                             inches(1)

Symbol

                     Min                          Typ               Max              Min                                      Typ                 Max

A                                                                   1.60                                                                          0.0630

A1                   0.05                                           0.15             0.0020                                                       0.0059

A2                   1.35                         1.40              1.45             0.0531                               0.0551                  0.0571

b                    0.17                         0.22              0.27             0.0067                               0.0087                  0.0106

c                    0.09                                           0.20             0.0035                                                       0.0079

D                                                 12.00                                                                   0.4724

D1                                                10.00                                                                   0.3937

E                                                 12.00                                                                   0.4724

E1                                                10.00                                                                   0.3937

e                                                 0.50                                                                    0.0197

                     0                           3.5              7               0                                       3.5                7

L                    0.45                         0.60              0.75             0.0177                               0.0236                  0.0295

L1                                                1.00                                                                    0.0394

                                                                             Number of pins
         N

                                                                                      64

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                                 Doc ID 15060 Rev 6                                                                        79/90
Package characteristics                                                              STM32F103x4, STM32F103x6

       Figure 44. TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm pitch, package outline

          Z Seating plane

                                                                                  ddd Z

       A4 A2                                         A1 A

                                       E1            A1 ball A1 ball                     X

                                    e      F         identifier index area                          E

                   A
                                                                        F

                                                                           D1     D

                                                     e

                   H                                                           Y

                         8                        1  b (64 balls)

                            BOTTOM VIEW                eee M Z Y X                        TOP VIEW
                                                       fff M Z
                                                                                                                      R8_ME_V3

       1. Drawing is not to scale.

       Table 54.   TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm pitch, package
           Symbol  mechanical data

                                       millimeters                                       inches(1)

                         Min               Typ       Max                          Min       Typ        Max

       A                                             1.200                                             0.0472

       A1                0.150                                                 0.0059                  0.0236
                                                                                                       0.0138
       A2                                  0.200                                            0.0079     0.2028
                                                                                                       0.2028
       A4                                            0.600                                  0.0118
                                                                                            0.1969     0.0031
       b                 0.250             0.300     0.350                     0.0098       0.1378     0.0059
                                                                                            0.1969     0.0020
       D                 4.850             5.000     5.150                     0.1909       0.1378
                                                                                            0.0197
       D1                                  3.500                                            0.0295

       E                 4.850             5.000     5.150                     0.1909

       E1                                  3.500

       e                                   0.500

       F                                   0.750

       ddd                                           0.080

       eee                                           0.150

       fff                                           0.050

       1. Values in inches are converted from mm and rounded to 4 decimal digits.

80/90                                      Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                        Package characteristics

Figure 45. Recommended PCB design rules for pads (0.5 mm pitch BGA)

                          Pitch                         0.5 mm

                          D pad                         0.27 mm

                          Dsm                           0.35 mm typ (depends on
                                                        the soldermask registration
                                                        tolerance)

                          Solder paste 0.27 mm aperture diameter

Dpad
Dsm

                                                                                     ai15495

1. Non solder mask defined (NSMD) pads are recommended
2. 4 to 6 mils solder paste screen printing process

                          Doc ID 15060 Rev 6                                         81/90
Package characteristics                                                                                             STM32F103x4, STM32F103x6

Figure 46. LQFP48, 7 x 7 mm, 48-pin low-profile quad flat                                                        Figure 47. Recommended
                 package outline(1)                                                                                               footprint(1)(2)

                    Seating plane
                       C

                 A A2

                          A1          b                            c                                                            
                                                                                                                                    
                                   ccc C                                                          0.25 mm
                                                 D                                              Gage plane
                                                 D1
                                                 D3                                                                                                
                                                                                                                       
                              36                                                                                                
                                                                                                                           
                                                                                          k

                                                                   A1           L                                                

                                                     25                                                              

                                                                            L1

                                                            24                                                                 

                 37                                                                                                              

                                                                                                                                 

                                                                   E3 E1 E                                                                        
                                                                                                                              

                                                                                                                              

                 48                                            13
                                                     12
          Pin 1               1

          identification

                                                                                   5B_ME

1. Drawing is not to scale.
2. Dimensions are in millimeters.

Table 55. LQFP48, 7 x 7 mm, 48-pin low-profile quad flat package mechanical data

                                                     millimeters                                                    inches(1)

Symbol

                                 Min                 Typ                    Max                             Min        Typ        Max
                                                                                                                                 0.0630
       A                                                                    1.600                                                0.0059
                                                                                                                                 0.0571
       A1                     0.050                                         0.150                           0.0020               0.0106
                                                                                                                                 0.0079
       A2                     1.350                  1.400                  1.450                           0.0531     0.0551    0.3622
                                                                                                                                 0.2835
       b                      0.170                  0.220                  0.270                           0.0067     0.0087
                                                                                                                                 0.3622
       c                      0.090                                         0.200                           0.0035               0.2835

       D                      8.800                  9.000                  9.200                           0.3465     0.3543    0.0295

       D1                     6.800                  7.000                  7.200                           0.2677     0.2756       7

       D3                                            5.500                                                             0.2165

       E                      8.800                  9.000                  9.200                           0.3465     0.3543

       E1                     6.800                  7.000                  7.200                           0.2677     0.2756

       E3                                            5.500                                                             0.2165

       e                                             0.500                                                             0.0197

       L                      0.450                  0.600                  0.750                           0.0177     0.0236

       L1                                            1.000                                                             0.0394

       k                         0                  3.5                   7                              0         3.5

       ccc                                           0.080                                                             0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

82/90                                                              Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                            Package characteristics

6.2    Thermal characteristics

6.2.1  The maximum chip junction temperature (TJmax) must never exceed the values given in
       Table 9: General operating conditions on page 32.

       The maximum chip-junction temperature, TJ max, in degrees Celsius, may be calculated
       using the following equation:

                                             TJ max = TA max + (PD max JA)

       Where:
        TA max is the maximum ambient temperature in C,
        JA is the package junction-to-ambient thermal resistance, in C/W,
        PD max is the sum of PINT max and PI/O max (PD max = PINT max + PI/Omax),
        PINT max is the product of IDD and VDD, expressed in Watts. This is the maximum chip

             internal power.

       PI/O max represents the maximum power dissipation on output pins where:
             PI/O max =  (VOL IOL) + ((VDD VOH) IOH),

       taking into account the actual VOL / IOL and VOH / IOH of the I/Os at low and high level in the
       application.

       Table 56. Package thermal characteristics

       Symbol             Parameter                 Value  Unit
                                                      65   C/W
               Thermal resistance junction-ambient    45
               TFBGA64 - 5 5 mm / 0.5 mm pitch      55
                                                      32
               Thermal resistance junction-ambient    18
               LQFP64 - 10 10 mm / 0.5 mm pitch

       JA      Thermal resistance junction-ambient
               LQFP48 - 7 7 mm / 0.5 mm pitch

               Thermal resistance junction-ambient
               UFQFPN 48 -7 7 mm / 0.5 mm pitch

               Thermal resistance junction-ambient
               VFQFPN 36 - 6 6 mm / 0.5 mm pitch

       Reference document

       JESD51-2 Integrated Circuits Thermal Test Method Environment Conditions - Natural
       Convection (Still Air). Available from www.jedec.org.

                          Doc ID 15060 Rev 6                                              83/90
Package characteristics                      STM32F103x4, STM32F103x6

6.2.2  Selecting the product temperature range

       When ordering the microcontroller, the temperature range is specified in the ordering
       information scheme shown in Table 57: Ordering information scheme.

       Each temperature range suffix corresponds to a specific guaranteed ambient temperature at
       maximum dissipation and, to a specific maximum junction temperature.

       As applications do not commonly use the STM32F103xx at maximum dissipation, it is useful
       to calculate the exact power consumption and junction temperature to determine which
       temperature range will be best suited to the application.

       The following examples show how to calculate the temperature range needed for a given
       application.

       Example 1: High-performance application

       Assuming the following application conditions:
             Maximum ambient temperature TAmax = 82 C (measured according to JESD51-2),
             IDDmax = 50 mA, VDD = 3.5 V, maximum 20 I/Os used at the same time in output at low
             level with IOL = 8 mA, VOL= 0.4 V and maximum 8 I/Os used at the same time in output
             at low level with IOL = 20 mA, VOL= 1.3 V
             PINTmax = 50 mA 3.5 V= 175 mW
             PIOmax = 20 8 mA 0.4 V + 8 20 mA 1.3 V = 272 mW
             This gives: PINTmax = 175 mW and PIOmax = 272 mW:
             PDmax = 175 + 272 = 447 mW

       Thus: PDmax = 447 mW

       Using the values obtained in Table 56 TJmax is calculated as follows:
             For LQFP64, 45 C/W
             TJmax = 82 C + (45 C/W 447 mW) = 82 C + 20.115 C = 102.115 C

       This is within the range of the suffix 6 version parts (40 < TJ < 105 C).

       In this case, parts must be ordered at least with the temperature range suffix 6 (see
       Table 57: Ordering information scheme).

       Example 2: High-temperature application

       Using the same rules, it is possible to address applications that run at high ambient
       temperatures with a low dissipation, as long as junction temperature TJ remains within the
       specified range.

       Assuming the following application conditions:
             Maximum ambient temperature TAmax = 115 C (measured according to JESD51-2),
             IDDmax = 20 mA, VDD = 3.5 V, maximum 20 I/Os used at the same time in output at low
             level with IOL = 8 mA, VOL= 0.4 V
             PINTmax = 20 mA 3.5 V= 70 mW
             PIOmax = 20 8 mA 0.4 V = 64 mW
             This gives: PINTmax = 70 mW and PIOmax = 64 mW:
             PDmax = 70 + 64 = 134 mW

       Thus: PDmax = 134 mW

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STM32F103x4, STM32F103x6                      Package characteristics

Using the values obtained in Table 56 TJmax is calculated as follows:
       For LQFP64, 45 C/W
      TJmax = 115 C + (45 C/W 134 mW) = 115 C + 6.03 C = 121.03 C

This is within the range of the suffix 7 version parts (40 < TJ < 125 C).

In this case, parts must be ordered at least with the temperature range suffix 7 (see
Table 57: Ordering information scheme).

Figure 48. LQFP64 PD max vs. TA

PD (mW)  700                                  Suffix 6
         600                                  Suffix 7
         500
         400
         300
         200
         100

            0
              65 75 85 95 105 115 125 135

                                 TA (C)

                          Doc ID 15060 Rev 6                                           85/90
Ordering information scheme                               STM32F103x4, STM32F103x6

7      Ordering information scheme

       Table 57. Ordering information scheme

       Example:                                          STM32 F 103 C 4  T 7 A xxx

       Device family
       STM32 = ARM-based 32-bit microcontroller

       Product type
       F = general-purpose

       Device subfamily
       103 = performance line

       Pin count
       T = 36 pins
       C = 48 pins
       R = 64 pins

       Flash memory size
       4 = 16 Kbytes of Flash memory
       6 = 32 Kbytes of Flash memory

       Package
       H = BGA
       T = LQFP
       U = VFQFPN or UFQFPN

       Temperature range
       6 = Industrial temperature range, 40 to 85 C.
       7 = Industrial temperature range, 40 to 105 C.

       Internal code
       "A" or blank(1)

        Options
        xxx = programmed parts
        TR = tape and real

       1. For STM32F103x6 devices with a blank Internal code, please refer to the STM32F103x8/B datasheet
            available from the ST website: www.st.com.

       For a list of available options (speed, package, etc.) or for further information on any aspect
       of this device, please contact your nearest ST sales office.

86/90                                 Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                         Revision history

8  Revision history

   Table 58. Document revision history

   Date         Revision                          Changes

   22-Sep-2008            1  Initial release.

                             "96-bit unique ID" feature added and I/O information clarified on page 1.

                             Timers specified on page 1 (Motor control capability mentioned).

                             Table 4: Timer feature comparison added.
                             PB4, PB13, PB14, PB15, PB3/TRACESWO moved from Default column
                             to Remap column, plus small additional changes in Table 5: Low-density
                             STM32F103xx pin definitions.

                             Figure 8: Memory map modified.

                             References to VREF- removed:
                              Figure 1: STM32F103xx performance line block diagram modified,

                              Figure 11: Power supply scheme modified

   30-Mar-2009            2   Figure 34: ADC accuracy characteristics modified

                              Note modified in Table 49: ADC accuracy.

                             Table 20: High-speed external user clock characteristics and Table 21:
                             Low-speed external user clock characteristics modified.

                             Note modified in Table 13: Maximum current consumption in Run mode,
                             code with data processing running from Flash and Table 15: Maximum
                             current consumption in Sleep mode, code running from Flash or RAM.

                             Figure 17 shows a typical curve (title modified). ACCHSI max values
                             modified in Table 24: HSI oscillator characteristics.

                             TFBGA64 package added (see Table 54 and Table 44).

                             Small text changes.

                             Doc ID 15060 Rev 6                                                   87/90
Revision history                                              STM32F103x4, STM32F103x6

       Table 58. Document revision history (continued)

       Date         Revision                              Changes

                              Note 5 updated and Note 4 added in Table 5: Low-density
                              STM32F103xx pin definitions.

                              VRERINT and TCoeff added to Table 12: Embedded internal reference
                              voltage. Typical IDD_VBAT value added in Table 16: Typical and maximum
                              current consumptions in Stop and Standby modes. Figure 15: Typical

                              current consumption on VBAT with RTC on versus temperature at

                              different VBAT values added.

                              fHSE_ext min modified in Table 20: High-speed external user clock
                              characteristics.

                              CL1 and CL2 replaced by C in Table 22: HSE 4-16 MHz oscillator
                              characteristics and Table 23: LSE oscillator characteristics (fLSE =

       24-Sep-2009  3         32.768 kHz), notes modified and moved below the tables. Table 24: HSI

                              oscillator characteristics modified. Conditions removed from Table 26:

                              Low-power mode wakeup timings.

                              Note 1 modified below Figure 21: Typical application with an 8 MHz
                              crystal.

                              Figure 28: Recommended NRST pin protection modified.

                              Jitter added to Table 27: PLL characteristics on page 51.

                              IEC 1000 standard updated to IEC 61000 and SAE J1752/3 updated to
                              IEC 61967-2 in Section 5.3.10: EMC characteristics on page 52.

                              CADC and RAIN parameters modified in Table 46: ADC characteristics.
                              RAIN max values modified in Table 47: RAIN max for fADC = 14 MHz.

                              Small text changes.

                              Added VFQFPN48 package.

                              Updated note 2 below Table 40: I2C characteristics

       20-May-2010  4         Updated Figure 29: I2C bus AC waveforms and measurement circuit

                              Updated Figure 28: Recommended NRST pin protection

                              Updated Section 5.3.12: I/O current injection characteristics

                              Updated footnotes below Table 6: Voltage characteristics on page 31
                              and Table 7: Current characteristics on page 32

                              Updated tw min in Table 20: High-speed external user clock

       19-Apr-2011  5         characteristics on page 45

                              Updated startup time in Table 23: LSE oscillator characteristics (fLSE =

                              32.768 kHz) on page 48

                              Added Section 5.3.12: I/O current injection characteristics

                              Updated Section 5.3.13: I/O port characteristics

88/90                         Doc ID 15060 Rev 6
STM32F103x4, STM32F103x6                                                           Revision history

Table 58. Document revision history (continued)

Date         Revision                            Changes

                             Replaced VQFN48 package with UQFN48 in cover page packages,
                             Table 2: STM32F103xx low-density device features and peripheral
                             counts, Figure 6: STM32F103xx performance line UFQFPN48 pinout,
                             Table 5: Low-density STM32F103xx pin definitions, Table 57: Ordering
                             information scheme, updated Table 9: General operating conditions,
                             updated Table 56: Package thermal characteristics, added Figure 40:
                             UFQFPN48 7 x 7 mm, 0.5 mm pitch, package outline and Table 52:
                             UFQFPN48 7 x 7 mm, 0.5 mm pitch, package mechanical data

                             Added footnote for TFBGA ADC channels in Table 2: STM32F103xx
                             low-density device features and peripheral counts

                             Updated `All GPIOs are high current...' in Section 2.3.21: GPIOs
                             (general-purpose inputs/outputs)

                             Updated Table 5: Low-density STM32F103xx pin definitions

                             Corrected Sigma letter in Section 5.1.1: Minimum and maximum values

                             Updated Table 7: Current characteristics

                             Added `VIN' in Table 9: General operating conditions

14-May-2013               6  Removed the first sentence in Section 5.3.16: Communications

                             interfaces

                             Updated first sentence in Output driving current

                             Added note 5. in Table 24: HSI oscillator characteristics

                             Updated `VIL' and `VIH' in Table 35: I/O static characteristics
                             Added notes to Figure 23: Standard I/O input characteristics - CMOS
                             port, Figure 24: Standard I/O input characteristics - TTL port, Figure 25:
                             5 V tolerant I/O input characteristics - CMOS port and Figure 26: 5 V
                             tolerant I/O input characteristics - TTL port

                             Updated Figure 29: I2C bus AC waveforms and measurement circuit

                             Updated note 2. and 3.,removed note "the device must internally..." in
                             Table 40: I2C characteristics

                             Updated title of Table 41: SCL frequency (fPCLK1= 36 MHz.,VDD_I2C =
                             3.3 V)

                             Updated note 2. in Table 49: ADC accuracy

                             Updated Figure 44: TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm
                             pitch, package outline and Table 54: TFBGA64 - 8 x 8 active ball array, 5
                             x 5 mm, 0.5 mm pitch, package mechanical data

                             Doc ID 15060 Rev 6                                                89/90
                           STM32F103x4, STM32F103x6

                                                                            Please Read Carefully:

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