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STM32F103C8U7TR

器件型号:STM32F103C8U7TR
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

32-BIT, FLASH, 1.25 MHz, RISC MICROCONTROLLER, PQFP48

32位, FLASH, 1.25 MHz, 精简指令集微控制器, PQFP48

参数

STM32F103C8U7TR功能数量 1
STM32F103C8U7TR端子数量 48
STM32F103C8U7TR最大工作温度 105 Cel
STM32F103C8U7TR最小工作温度 -40 Cel
STM32F103C8U7TR最大供电/工作电压 3.6 V
STM32F103C8U7TR最小供电/工作电压 2 V
STM32F103C8U7TR额定供电电压 3.3 V
STM32F103C8U7TR外部数据总线宽度 32
STM32F103C8U7TR输入输出总线数量 37
STM32F103C8U7TR线速度 1.25 MHz
STM32F103C8U7TR加工封装描述 7 × 7 MM, ROHS COMPLIANT, LQFP-48
STM32F103C8U7TR无铅 Yes
STM32F103C8U7TR欧盟RoHS规范 Yes
STM32F103C8U7TR状态 ACTIVE
STM32F103C8U7TR工艺 CMOS
STM32F103C8U7TR包装形状 SQUARE
STM32F103C8U7TR包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
STM32F103C8U7TR表面贴装 Yes
STM32F103C8U7TR端子形式 GULL WING
STM32F103C8U7TR端子间距 0.5000 mm
STM32F103C8U7TR端子涂层 镍 钯 金
STM32F103C8U7TR端子位置
STM32F103C8U7TR包装材料 塑料/环氧树脂
STM32F103C8U7TR温度等级 INDUSTRIAL
STM32F103C8U7TRADC通道 Yes
STM32F103C8U7TR地址总线宽度 32
STM32F103C8U7TR位数 32
STM32F103C8U7TR最大FCLK时钟频率 72 MHz
STM32F103C8U7TRDMA通道 Yes
STM32F103C8U7TR微处理器类型 精简指令集微控制器
STM32F103C8U7TRPWM通道 Yes
STM32F103C8U7TRROM编程 FLASH

文档预览

STM32F103C8U7TR器件文档内容

                                                   STM32F103x8
                                                   STM32F103xB

  Medium-density performance line ARM-based 32-bit MCU with 64 or
128 KB Flash, USB, CAN, 7 timers, 2 ADCs, 9 communication interfaces

Features                                           VFQFPN48 7 7 mm               LQFP100 14 14 m
                                                   VFQFPN36 6 6 mm               LQFP64 10 10 m
Core: ARM 32-bit CortexTM-M3 CPU
    72 MHz maximum frequency,                                                      LQFP48 7 7 m
        1.25 DMIPS/MHz (Dhrystone 2.1)
        performance at 0 wait state memory                      BGA100 10 10 mm
        access                                                    BGA64 5 5 mm
    Single-cycle multiplication and hardware
        division                                    Debug mode
                                                       Serial wire debug (SWD) & JTAG interfaces
Memories
    64 or 128 Kbytes of Flash memory              7 timers
    20 Kbytes of SRAM                                 Three 16-bit timers, each with up to 4
                                                           IC/OC/PWM or pulse counter and
Clock, reset and supply management                        quadrature (incremental) encoder input
    2.0 to 3.6 V application supply and I/Os          16-bit, motor control PWM timer with dead-
    POR, PDR, and programmable voltage                   time generation and emergency stop
        detector (PVD)                                  2 watchdog timers (Independent and
    4-to-16 MHz crystal oscillator                       Window)
    Internal 8 MHz factory-trimmed RC                SysTick timer: a 24-bit downcounter
    Internal 40 kHz RC
    PLL for CPU clock                             Up to 9 communication interfaces
    32 kHz oscillator for RTC with calibration       Up to 2 x I2C interfaces (SMBus/PMBus)
                                                       Up to 3 USARTs (ISO 7816 interface, LIN,
Low power                                                 IrDA capability, modem control)
    Sleep, Stop and Standby modes                     Up to 2 SPIs (18 Mbit/s)
    VBAT supply for RTC and backup registers          CAN interface (2.0B Active)
                                                       USB 2.0 full-speed interface
2 x 12-bit, 1 s A/D converters (up to 16
    channels)                                       CRC calculation unit, 96-bit unique ID
    Conversion range: 0 to 3.6 V                  Packages are ECOPACK
    Dual-sample and hold capability
    Temperature sensor                           Table 1. Device summary

DMA                                               Reference          Part number
    7-channel DMA controller
    Peripherals supported: timers, ADC, SPIs,    STM32F103x8  STM32F103C8, STM32F103R8
        I2Cs and USARTs                                         STM32F103V8, STM32F103T8

Up to 80 fast I/O ports                           STM32F103xB  STM32F103RB STM32F103VB,
    26/37/51/80 I/Os, all mappable on 16                      STM32F103CB, STM32F103TB
        external interrupt vectors and almost all
        5 V-tolerant

June 2010  Doc ID 13587 Rev 12                                                            1/96

                                                                                   www.st.com         1
Contents                       STM32F103x8, STM32F103xB

Contents

1     Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2     Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      2.1 Device overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

      2.2 Full compatibility throughout the family . . . . . . . . . . . . . . . . . . . . . . . . . . 13

      2.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

                2.3.1 ARM CortexTM-M3 core with embedded Flash and SRAM . . . . . . . . . 14

          2.3.2 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

          2.3.3 CRC (cyclic redundancy check) calculation unit . . . . . . . . . . . . . . . . . . 14

          2.3.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

          2.3.5 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 14

          2.3.6 External interrupt/event controller (EXTI) . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.7 Clocks and startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.8 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.9 Power supply schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.10 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.11 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.12 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.13 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.14 RTC (real-time clock) and backup registers . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.15 Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.16 IC bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.17 Universal synchronous/asynchronous receiver transmitter (USART) . . 19

          2.3.18 Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.19 Controller area network (CAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.20 Universal serial bus (USB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.21 GPIOs (general-purpose inputs/outputs) . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.3.22 ADC (analog-to-digital converter) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.3.23 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.3.24 Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . 20

3     Pinouts and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

4     Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

2/96      Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                       Contents

5  Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

   5.1 Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

   5.1.1 Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

   5.1.2 Typical values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

   5.1.3 Typical curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

   5.1.4 Loading capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

   5.1.5 Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

   5.1.6 Power supply scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

   5.1.7 Current consumption measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.2 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.3 Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

   5.3.1 General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

   5.3.2 Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . 37

   5.3.3 Embedded reset and power control block characteristics . . . . . . . . . . . 37

   5.3.4 Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.3.5 Supply current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

   5.3.6 External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

   5.3.7 Internal clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

   5.3.8 PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

   5.3.9 Memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

   5.3.10 EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

   5.3.11 Absolute maximum ratings (electrical sensitivity) . . . . . . . . . . . . . . . . . 57

   5.3.12 I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

   5.3.13 NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

   5.3.14 TIM timer characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

   5.3.15 Communications interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

   5.3.16 CAN (controller area network) interface . . . . . . . . . . . . . . . . . . . . . . . . . 70

   5.3.17 12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

   5.3.18 Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

6  Package characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

   6.1 Package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

   6.2 Thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

   6.2.1 Reference document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

   6.2.2 Selecting the product temperature range . . . . . . . . . . . . . . . . . . . . . . . . 87

7  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

                          Doc ID 13587 Rev 12  3/96
Contents                       STM32F103x8, STM32F103xB

8         Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

4/96      Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                       List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Table 2.   STM32F103xx medium-density device features and peripheral counts . . . . . . . . . . . . . . . 10
Table 3.   STM32F103xx family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Table 4.   Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Table 5.   Medium-density STM32F103xx pin definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 6.   Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 7.   Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 8.   Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 9.   General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 10.  Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Table 11.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . 38
Table 12.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Table 13.  Maximum current consumption in Run mode, code with data processing
           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Table 14.  Maximum current consumption in Run mode, code with data processing
           running from RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Table 15.  Maximum current consumption in Sleep mode, code running from Flash or RAM. . . . . . . 42
Table 16.  Typical and maximum current consumptions in Stop and Standby modes . . . . . . . . . . . . 43
Table 17.  Typical current consumption in Run mode, code with data processing
           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 18.  Typical current consumption in Sleep mode, code running from Flash or
           RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 19.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 20.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 21.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 22.  HSE 4-16 MHz oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 23.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Table 24.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 25.  LSI oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 26.  Low-power mode wakeup timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 27.  PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 28.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 29.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Table 30.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Table 31.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Table 32.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Table 33.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Table 34.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 35.  Output voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 36.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 37.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 38.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 39.  I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 40.  SCL frequency (fPCLK1= 36 MHz.,VDD = 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 41.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 42.  USB startup time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 43.  USB DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 44.  USB: Full-speed electrical characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

                          Doc ID 13587 Rev 12  5/96
List of tables                       STM32F103x8, STM32F103xB

Table 45.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 46.  RAIN max for fADC = 14 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Table 47.  ADC accuracy - limited test conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Table 48.  ADC accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Table 49.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Table 50.  VFQFPN36 6 x 6 mm, 0.5 mm pitch, package mechanical data . . . . . . . . . . . . . . . . . . . . 77
Table 51.  VFQFPN48 7 x 7 mm, 0.5 mm pitch, package mechanical data . . . . . . . . . . . . . . . . . . . . 78
Table 52.  LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package
           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Table 53.  LQPF100, 14 x 14 mm 100-pin low-profile quad flat package mechanical data. . . . . . . . . 81
Table 54.  LQFP64, 10 x 10 mm, 64-pin low-profile quad flat package mechanical data . . . . . . . . . . 82
Table 55.  TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm pitch, package mechanical data. . . 83
Table 56.  LQFP48, 7 x 7 mm, 48-pin low-profile quad flat package mechanical data . . . . . . . . . . . . 85
Table 57.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Table 58.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

6/96            Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                       List of figures

List of figures

Figure 1.   STM32F103xx performance line block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Figure 2.   Clock tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Figure 3.   STM32F103xx performance line LFBGA100 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 4.   STM32F103xx performance line LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 5.   STM32F103xx performance line LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 6.   STM32F103xx performance line TFBGA64 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 7.   STM32F103xx performance line LQFP48 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 8.   STM32F103xx performance line VFQFPN48 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 9.   STM32F103xx performance line VFQFPN36 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 10.  Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Figure 11.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 12.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 13.  Power supply scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 14.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 15.  Typical current consumption in Run mode versus frequency (at 3.6 V) -
            code with data processing running from RAM, peripherals enabled. . . . . . . . . . . . . . . . . . 41
Figure 16.  Typical current consumption in Run mode versus frequency (at 3.6 V) -
            code with data processing running from RAM, peripherals disabled . . . . . . . . . . . . . . . . . 41
Figure 17.  Typical current consumption on VBAT with RTC on versus temperature at different
            VBAT values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Figure 18.  Typical current consumption in Stop mode with regulator in Run mode versus
            temperature at VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figure 19.  Typical current consumption in Stop mode with regulator in Low-power mode versus
            temperature at VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figure 20.  Typical current consumption in Standby mode versus temperature at
            VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Figure 21.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Figure 22.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Figure 23.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Figure 24.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Figure 25.  Standard I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Figure 26.  Standard I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Figure 27.  5 V tolerant I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Figure 28.  5 V tolerant I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Figure 29.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Figure 30.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Figure 31.  I2C bus AC waveforms and measurement circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Figure 32.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 33.  SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 34.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Figure 35.  USB timings: definition of data signal rise and fall time . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Figure 36.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 37.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 38.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . . . . . . . . . . 74
Figure 39.  Power supply and reference decoupling (VREF+ connected to VDDA). . . . . . . . . . . . . . . . . 75
Figure 40.  VFQFPN36 6 x 6 mm, 0.5 mm pitch, package outline(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Figure 41.  Recommended footprint (dimensions in mm)(1)(2)(3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Figure 42.  VFQFPN48 7 x 7 mm, 0.5 mm pitch, package outline(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

                          Doc ID 13587 Rev 12  7/96
List of figures                       STM32F103x8, STM32F103xB

Figure 43.  Recommended footprint (dimensions in mm)(1)(2)(3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Figure 44.
            LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package
Figure 45.
Figure 46.  outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Figure 47.
Figure 48.  Recommended PCB design rules (0.80/0.75 mm pitch BGA) . . . . . . . . . . . . . . . . . . . . . . 80
Figure 49.
Figure 50.  LQFP100, 14 x 14 mm 100-pin low-profile quad flat package outline . . . . . . . . . . . . . . . . 81
Figure 51.  Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 52.
Figure 53.  LQFP64, 10 x 10 mm, 64-pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . . 82
Figure 54.  Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

            TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm pitch, package outline . . . . . . . . . . 83

            Recommended PCB design rules for pads (0.5 mm pitch BGA) . . . . . . . . . . . . . . . . . . . . 84

            LQFP48, 7 x 7 mm, 48-pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . . . . 85
            Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

            LQFP100 PD max vs. TA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

8/96             Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                       Introduction

1  Introduction

   This datasheet provides the ordering information and mechanical device characteristics of
   the STM32F103x8 and STM32F103xB medium-density performance line microcontrollers.
   For more details on the whole STMicroelectronics STM32F103xx family, please refer to
   Section 2.2: Full compatibility throughout the family.

   The medium-density STM32F103xx datasheet should be read in conjunction with the low-,
   medium- and high-density STM32F10xxx reference manual.
   The reference and Flash programming manuals are both available from the
   STMicroelectronics website www.st.com.

   For information on the CortexTM-M3 core please refer to the CortexTM-M3 Technical
   Reference Manual, available from the www.arm.com website at the following address:
   http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0337e/.

2  Description

   The STM32F103xx medium-density performance line family incorporates the high-
   performance ARM CortexTM-M3 32-bit RISC core operating at a 72 MHz frequency, high-
   speed embedded memories (Flash memory up to 128 Kbytes and SRAM up to 20 Kbytes),
   and an extensive range of enhanced I/Os and peripherals connected to two APB buses. All
   devices offer two 12-bit ADCs, three general purpose 16-bit timers plus one PWM timer, as
   well as standard and advanced communication interfaces: up to two I2Cs and SPIs, three
   USARTs, an USB and a CAN.

   The devices operate from a 2.0 to 3.6 V power supply. They are available in both the 40 to
   +85 C temperature range and the 40 to +105 C extended temperature range. A
   comprehensive set of power-saving mode allows the design of low-power applications.

   The STM32F103xx medium-density performance line family includes devices in six different
   package types: from 36 pins to 100 pins. Depending on the device chosen, different sets of
   peripherals are included, the description below gives an overview of the complete range of
   peripherals proposed in this family.

   These features make the STM32F103xx medium-density performance line microcontroller
   family suitable for a wide range of applications such as motor drives, application control,
   medical and handheld equipment, PC and gaming peripherals, GPS platforms, industrial
   applications, PLCs, inverters, printers, scanners, alarm systems, video intercoms, and
   HVACs.

                          Doc ID 13587 Rev 12  9/96
Description                                                                    STM32F103x8, STM32F103xB

2.1          Device overview

             Table 2. STM32F103xx medium-density device features and peripheral counts

                                   Peripheral        STM32F103Tx STM32F103Cx STM32F103Rx STM32F103Vx

             Flash - Kbytes                          64 128 64 128             64              128  64      128

             SRAM - Kbytes                           20           20                       20           20

             Communication Timers  General-purpose   3                    3                3            3

                                   Advanced-control  1                    1                1            1

                                   SPI               1                    2                2            2

                                   I2C               1                    2                2            2

                                   USART             2                    3                3            3

                                   USB               1                    1                1            1

                                   CAN               1                    1                1            1

             GPIOs                                   26           37                       51           80

             12-bit synchronized ADC                 2                   2            2                    2
                                                                  10 channels  16 channels          16 channels
             Number of channels                      10 channels

             CPU frequency                                                   72 MHz

             Operating voltage                                               2.0 to 3.6 V
             Operating temperatures
             Packages                                Ambient temperatures: 40 to +85 C /40 to +105 C (see Table 9)
                                                     Junction temperature: 40 to + 125 C (see Table 9)

                                                     VFQFPN36      LQFP48,           LQFP64,        LQFP100,
                                                                  VFQFPN48           TFBGA64        LFBGA100

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STM32F103x8, STM32F103xB                                                                                                                                 Description

Figure 1. STM32F103xx performance line block diagram

         TRACECLK             TPIU                           pbu s                 Trace                                                      POWER
         TRACED[0:3]                        Trace/trig                          Controlle r                                                 VOLT. REG.
         as AS                                                                                                                            3.3V TO 1.8V    VDD = 2 to 3.6V
                           SW/JTAG                                Ibu s                              flash obl        Flash 128 KB                        VSS
              NJTRST                                    Dbus                                             Inte rfac e     64 bit               @VDD
                   JTDI       Cortex-M3 CPU                                                                                                              OSC_IN
                                                                                                                                                         OSC_OUT
      JTCK/SWCLK                  Fmax : 7 2M Hz
      JTMS/SWDIO                                                                                                                                         VBAT
                           NVIC                         Syst em     BusM atrix                       SRAM                                                OSC32_IN
                 JTDO                                                                                20 KB                                               OSC32_OUT
                 as AF                                                                                                                         @VDD
                                                                                                                                                          TAMPER-RTC
                     NRST  GP DMA                                                                    PCLK1             PLL &                   XTAL OSC
                    VDDA   7 ch annels                                                               PCLK2            CLOCK                    4-16 MHz    4 Chann els
                     VSSA                                                                                                                                  4 Chann els
                                                                                AHB:F max=48/72 MHz   HCLK            MANAGT                               4 Chann els
                   80AF                                                                               FCLK                                                 RX,TX, CTS, RTS,
               PA[ 15:0]                                                                                                                                   CK, SmartCard as AF
               PB[ 15:0]   @VDDA                                                                      RC 8 MHz                             IWDG             RX,TX, CTS, RTS,
               PC[15:0]                                                                              RC 40 kHz                                             CK, SmartCard as AF
               PD[15:0]       SUPPLY                                                                 @VDDA                                Stand by        MOSI,MISO,SCK,NSS
               PE[15:0]    SUPERVISION                                                                                                    in terface      as AF
                                                                                                                                                          SCL,SDA,SMBA
4 Chann els                                                                                                                        @VBAT                  as AF
3 co mpl. Chann els                                                                                                                                       SCL,SDA
ETR and BKIN               POR / PDR                    Rst                                                                                               as AF
                                                                                                                                                          USBDP/CAN_TX
       MOSI,MISO,                                                                                                                         XTAL 32 kHz     USBDM/CAN_RX
    SCK,NSS as AF
RX,TX, CTS, RTS,          PVD                          Int                     AHB2                 AHB2                                      Back up                    ai14390d
Smart Card as AF                                                               APB2                 APB 1                                        reg
                                                                                                                                          RTC
               16AF           EXTI                                                                                                        AWU
             VREF+         WAKEUP
              VREF-                                                                                                                 Backu p i nterf ace

                           GPIOA                                                                                                          TIM2

                           GPIOB                                                                                                          TIM3

                           GPIOC

                                                                 APB2 : Fmax=48 / 72 MHz                                                  TIM 4
                                                                                                          APB1 : Fmax=24 / 36 MHz
                           GPIOD

                           GPIOE                                                                                                          USART2
                                                                                                                                          USART3

                                       TIM1                                                                                         2x(8x16bit)SPI2
                                       SPI1                                                                                                   I2C1
                                    USART1                                                                                                    I2C2
                           @VDDA
                                 12bit ADC1 IF                                                                                             bx CAN
                                 12bi t ADC2 IF                                                                                         USB 2.0 FS
                                                                                                                                       SRAM 512B
                               Temp sensor
                                                                                                                                            WWDG

1. TA = 40 C to +105 C (junction temperature up to 125 C).
2. AF = alternate function on I/O port pin.

                                                 Doc ID 13587 Rev 12                                                                                     11/96
Description                                                                                  STM32F103x8, STM32F103xB

             Figure 2. Clock tree

                           8 MHz         HSI                                     USB           48 MHz           USBCLK
                           HSI RC                /2                           Prescaler                         to USB interface

                                                                              /1, 1.5

                                                                                         72 MHz max               HCLK
                                                                                                                  to AHB bus, core,

                                                                                               Clock              memory and DMA

                                                                                         /8    Enable (3 bits)    to Cortex System timer

                           PLLSRC PLLMUL                        SW                                                FCLK Cortex

                                          ..., x16         HSI  SYSCLK AHB                    APB1                free running clock
                                       x2, x3, x4     PLLCLK    72 MHz Prescaler           Prescaler
                                                                 max /1, 2..512          /1, 2, 4, 8, 16    36 MHz max            PCLK1
                                           PLL             HSE
                                                                                                                                     to APB1
                                                                                                                Peripheral Clock peripherals

                                                                                                                Enable (13 bits)

                                                                                         TIM2,3, 4                                to TIM2, 3
                                                                                                                                  and 4

                                                                CSS                      If (APB1 prescaler =1) x1                TIMXCLK

                                                                                         else                   x2 Peripheral Clock

                                                                                                                    Enable (3 bits)

                                         PLLXTPRE                                             APB2          72 MHz max            PCLK2
                                          /2                                               Prescaler
                OSC_OUT                                                                  /1, 2, 4, 8, 16                          to APB2
                   OSC_IN                                                                                       Peripheral Clock peripherals
                           4-16 MHz
               OSC32_IN    HSE OSC                                                                              Enable (11 bits)
             OSC32_OUT
                                                                                       TIM1 timer                                 to TIM1
                      MCO
                                                                                       If (APB2 prescaler =1) x1        TIM1CLK

                                                                                       else                     x2 Peripheral Clock

                           LSE OSC            /128                    to RTC                      ADC                    Enable (1 bit)
                           32.768 kHz            LSE  RTCCLK                                   Prescaler                                  to ADC
                                                                                               /2, 4, 6, 8
                                                                                                                ADCCLK

                                              RTCSEL[1:0]

                           LSI RC             LSI     to Independent Watchdog (IWDG)
                           40 kHz
                                                                     IWDGCLK                          Legend:
                                                                                                      HSE = high-speed external clock signal
                           Main               /2      PLLCLK                                          HSI = high-speed internal clock signal
                                                      HSI                                             LSI = low-speed internal clock signal
                           Clock Output               HSE                                             LSE = low-speed external clock signal
                                                      SYSCLK
                                                                                                                                                       ai14903
                                         MCO

             1. When the HSI is used as a PLL clock input, the maximum system clock frequency that can be achieved is
                  64 MHz.

             2. For the USB function to be available, both HSE and PLL must be enabled, with USBCLK running at 48
                  MHz.

             3. To have an ADC conversion time of 1 s, APB2 must be at 14 MHz, 28 MHz or 56 MHz.

12/96                                         Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                           Description

2.2  Full compatibility throughout the family

     The STM32F103xx is a complete family whose members are fully pin-to-pin, software and
     feature compatible. In the reference manual, the STM32F103x4 and STM32F103x6 are
     identified as low-density devices, the STM32F103x8 and STM32F103xB are referred to as
     medium-density devices, and the STM32F103xC, STM32F103xD and STM32F103xE are
     referred to as high-density devices.

     Low- and high-density devices are an extension of the STM32F103x8/B devices, they are
     specified in the STM32F103x4/6 and STM32F103xC/D/E datasheets, respectively. Low-
     density devices feature lower Flash memory and RAM capacities, less timers and
     peripherals. High-density devices have higher Flash memory and RAM capacities, and
     additional peripherals like SDIO, FSMC, I2S and DAC, while remaining fully compatible with
     the other members of the STM32F103xx family.

     The STM32F103x4, STM32F103x6, STM32F103xC, STM32F103xD and STM32F103xE
     are a drop-in replacement for STM32F103x8/B medium-density devices, allowing the user
     to try different memory densities and providing a greater degree of freedom during the
     development cycle.

     Moreover, the STM32F103xx performance line family is fully compatible with all existing
     STM32F101xx access line and STM32F102xx USB access line devices.

     Table 3. STM32F103xx family                               High-density devices
                   Low-density devices Medium-density devices

     Pinout  16 KB         32 KB     64 KB       128 KB        256 KB      384 KB        512 KB
             Flash        Flash(1)   Flash        Flash         Flash       Flash         Flash

             6 KB RAM 10 KB RAM 20 KB RAM 20 KB RAM 48 KB RAM 64 KB RAM 64 KB RAM

     144                                                       5 USARTs

     100                                                       4 16-bit timers, 2 basic timers
                                                               3 SPIs, 2 I2Ss, 2 I2Cs

                                     3 USARTs                USB, CAN, 2 PWM timers

     64      2 USARTs              3 16-bit timers         3 ADCs, 2 DACs, 1 SDIO

             2 16-bit timers       2 SPIs, 2 I2Cs, USB, FSMC (100 and 144 pins)
             1 SPI, 1 I2C, USB,
                                     CAN, 1 PWM timer
     48 CAN, 1 PWM timer 2 ADCs

     36 2 ADCs

     1. For orderable part numbers that do not show the A internal code after the temperature range code (6 or 7),
          the reference datasheet for electrical characteristics is that of the STM32F103x8/B medium-density
          devices.

                                     Doc ID 13587 Rev 12                                            13/96
Description                       STM32F103x8, STM32F103xB

2.3          Overview

2.3.1        ARM CortexTM-M3 core with embedded Flash and SRAM

2.3.2        The ARM CortexTM-M3 processor is the latest generation of ARM processors for embedded
2.3.3        systems. It has been developed to provide a low-cost platform that meets the needs of MCU
             implementation, with a reduced pin count and low-power consumption, while delivering
2.3.4        outstanding computational performance and an advanced system response to interrupts.
2.3.5        The ARM CortexTM-M3 32-bit RISC processor features exceptional code-efficiency,
             delivering the high-performance expected from an ARM core in the memory size usually
             associated with 8- and 16-bit devices.
             The STM32F103xx performance line family having an embedded ARM core, is therefore
             compatible with all ARM tools and software.
             Figure 1 shows the general block diagram of the device family.

             Embedded Flash memory

             64 or 128 Kbytes of embedded Flash is available for storing programs and data.

             CRC (cyclic redundancy check) calculation unit

             The CRC (cyclic redundancy check) calculation unit is used to get a CRC code from a 32-bit
             data word and a fixed generator polynomial.
             Among other applications, CRC-based techniques are used to verify data transmission or
             storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of
             verifying the Flash memory integrity. The CRC calculation unit helps compute a signature of
             the software during runtime, to be compared with a reference signature generated at link-
             time and stored at a given memory location.

             Embedded SRAM

             Twenty Kbytes of embedded SRAM accessed (read/write) at CPU clock speed with 0 wait
             states.

             Nested vectored interrupt controller (NVIC)

             The STM32F103xx performance line embeds a nested vectored interrupt controller able to
             handle up to 43 maskable interrupt channels (not including the 16 interrupt lines of
             CortexTM-M3) and 16 priority levels.
              Closely coupled NVIC gives low-latency interrupt processing
              Interrupt entry vector table address passed directly to the core
              Closely coupled NVIC core interface
              Allows early processing of interrupts
              Processing of late arriving higher priority interrupts
              Support for tail-chaining
              Processor state automatically saved
              Interrupt entry restored on interrupt exit with no instruction overhead

14/96        Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                       Description

2.3.6   This hardware block provides flexible interrupt management features with minimal interrupt
2.3.7   latency.
2.3.8
2.3.9   External interrupt/event controller (EXTI)
2.3.10
        The external interrupt/event controller consists of 19 edge detector lines used to generate
        interrupt/event requests. Each line can be independently configured to select the trigger
        event (rising edge, falling edge, both) and can be masked independently. A pending register
        maintains the status of the interrupt requests. The EXTI can detect an external line with a
        pulse width shorter than the Internal APB2 clock period. Up to 80 GPIOs can be connected
        to the 16 external interrupt lines.

        Clocks and startup

        System clock selection is performed on startup, however the internal RC 8 MHz oscillator is
        selected as default CPU clock on reset. An external 4-16 MHz clock can be selected, in
        which case it is monitored for failure. If failure is detected, the system automatically switches
        back to the internal RC oscillator. A software interrupt is generated if enabled. Similarly, full
        interrupt management of the PLL clock entry is available when necessary (for example on
        failure of an indirectly used external crystal, resonator or oscillator).

        Several prescalers allow the configuration of the AHB frequency, the high-speed APB
        (APB2) and the low-speed APB (APB1) domains. The maximum frequency of the AHB and
        the high-speed APB domains is 72 MHz. The maximum allowed frequency of the low-speed
        APB domain is 36 MHz. See Figure 2 for details on the clock tree.

        Boot modes

        At startup, boot pins are used to select one of three boot options:
         Boot from User Flash
         Boot from System Memory
         Boot from embedded SRAM

        The boot loader is located in System Memory. It is used to reprogram the Flash memory by
        using USART1. For further details please refer to AN2606.

        Power supply schemes

         VDD = 2.0 to 3.6 V: external power supply for I/Os and the internal regulator.
              Provided externally through VDD pins.

         VSSA, VDDA = 2.0 to 3.6 V: external analog power supplies for ADC, reset blocks, RCs
              and PLL (minimum voltage to be applied to VDDA is 2.4 V when the ADC is used).
              VDDA and VSSA must be connected to VDD and VSS, respectively.

         VBAT = 1.8 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and backup
              registers (through power switch) when VDD is not present.

        For more details on how to connect power pins, refer to Figure 13: Power supply scheme.

        Power supply supervisor

        The device has an integrated power-on reset (POR)/power-down reset (PDR) circuitry. It is
        always active, and ensures proper operation starting from/down to 2 V. The device remains

                          Doc ID 13587 Rev 12  15/96
Description                       STM32F103x8, STM32F103xB

2.3.11       in reset mode when VDD is below a specified threshold, VPOR/PDR, without the need for an
2.3.12       external reset circuit.

Note:        The device features an embedded programmable voltage detector (PVD) that monitors the
             VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
             generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is higher
             than the VPVD threshold. The interrupt service routine can then generate a warning
             message and/or put the MCU into a safe state. The PVD is enabled by software.

             Refer to Table 11: Embedded reset and power control block characteristics for the values of
             VPOR/PDR and VPVD.

             Voltage regulator

             The regulator has three operation modes: main (MR), low power (LPR) and power down.
              MR is used in the nominal regulation mode (Run)
              LPR is used in the Stop mode
              Power down is used in Standby mode: the regulator output is in high impedance: the

                   kernel circuitry is powered down, inducing zero consumption (but the contents of the
                   registers and SRAM are lost)

             This regulator is always enabled after reset. It is disabled in Standby mode, providing high
             impedance output.

             Low-power modes

             The STM32F103xx performance line supports three low-power modes to achieve the best
             compromise between low power consumption, short startup time and available wakeup
             sources:
              Sleep mode

                   In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can
                   wake up the CPU when an interrupt/event occurs.
              Stop mode
                   The Stop mode achieves the lowest power consumption while retaining the content of
                   SRAM and registers. All clocks in the 1.8 V domain are stopped, the PLL, the HSI RC
                   and the HSE crystal oscillators are disabled. The voltage regulator can also be put
                   either in normal or in low power mode.
                   The device can be woken up from Stop mode by any of the EXTI line. The EXTI line
                   source can be one of the 16 external lines, the PVD output, the RTC alarm or the USB
                   wakeup.
              Standby mode
                   The Standby mode is used to achieve the lowest power consumption. The internal
                   voltage regulator is switched off so that the entire 1.8 V domain is powered off. The
                   PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering
                   Standby mode, SRAM and register contents are lost except for registers in the Backup
                   domain and Standby circuitry.
                   The device exits Standby mode when an external reset (NRST pin), an IWDG reset, a
                   rising edge on the WKUP pin, or an RTC alarm occurs.

             The RTC, the IWDG, and the corresponding clock sources are not stopped by entering Stop
             or Standby mode.

16/96        Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                             Description

2.3.13  DMA
2.3.14
2.3.15  The flexible 7-channel general-purpose DMA is able to manage memory-to-memory,
        peripheral-to-memory and memory-to-peripheral transfers. The DMA controller supports
        circular buffer management avoiding the generation of interrupts when the controller
        reaches the end of the buffer.

        Each channel is connected to dedicated hardware DMA requests, with support for software
        trigger on each channel. Configuration is made by software and transfer sizes between
        source and destination are independent.

        The DMA can be used with the main peripherals: SPI, I2C, USART, general-purpose and
        advanced-control timers TIMx and ADC.

        RTC (real-time clock) and backup registers

        The RTC and the backup registers are supplied through a switch that takes power either on
        VDD supply when present or through the VBAT pin. The backup registers are ten 16-bit
        registers used to store 20 bytes of user application data when VDD power is not present.

        The real-time clock provides a set of continuously running counters which can be used with
        suitable software to provide a clock calendar function, and provides an alarm interrupt and a
        periodic interrupt. It is clocked by a 32.768 kHz external crystal, resonator or oscillator, the
        internal low-power RC oscillator or the high-speed external clock divided by 128. The
        internal low-power RC has a typical frequency of 40 kHz. The RTC can be calibrated using
        an external 512 Hz output to compensate for any natural crystal deviation. The RTC features
        a 32-bit programmable counter for long-term measurement using the Compare register to
        generate an alarm. A 20-bit prescaler is used for the time base clock and is by default
        configured to generate a time base of 1 second from a clock at 32.768 kHz.

        Timers and watchdogs

        The medium-density STM32F103xx performance line devices include an advanced-control
        timer, three general-purpose timers, two watchdog timers and a SysTick timer.
        Table 4 compares the features of the advanced-control and general-purpose timers.

        Table 4. Timer feature comparison

        Timer   Counter    Counter  Prescaler  DMA request Capture/compare Complementary
               resolution    type     factor
                                               generation  channels  outputs

                           Up, Any integer

        TIM1 16-bit        down, between 1     Yes         4         Yes

                           up/down and 65536

        TIM2,              Up, Any integer

        TIM3, 16-bit       down, between 1     Yes         4         No

        TIM4               up/down and 65536

                                    Doc ID 13587 Rev 12                   17/96
Description                       STM32F103x8, STM32F103xB

             Advanced-control timer (TIM1)

             The advanced-control timer (TIM1) can be seen as a three-phase PWM multiplexed on 6
             channels. It has complementary PWM outputs with programmable inserted dead-times. It
             can also be seen as a complete general-purpose timer. The 4 independent channels can be
             used for
              Input capture
              Output compare
              PWM generation (edge- or center-aligned modes)
              One-pulse mode output

             If configured as a general-purpose 16-bit timer, it has the same features as the TIMx timer. If
             configured as the 16-bit PWM generator, it has full modulation capability (0-100%).

             In debug mode, the advanced-control timer counter can be frozen and the PWM outputs
             disabled to turn off any power switch driven by these outputs.

             Many features are shared with those of the general-purpose TIM timers which have the
             same architecture. The advanced-control timer can therefore work together with the TIM
             timers via the Timer Link feature for synchronization or event chaining.

             General-purpose timers (TIMx)

             There are up to three synchronizable general-purpose timers embedded in the
             STM32F103xx performance line devices. These timers are based on a 16-bit auto-reload
             up/down counter, a 16-bit prescaler and feature 4 independent channels each for input
             capture/output compare, PWM or one-pulse mode output. This gives up to 12 input
             captures/output compares/PWMs on the largest packages.
             The general-purpose timers can work together with the advanced-control timer via the Timer
             Link feature for synchronization or event chaining. Their counter can be frozen in debug
             mode. Any of the general-purpose timers can be used to generate PWM outputs. They all
             have independent DMA request generation.

             These timers are capable of handling quadrature (incremental) encoder signals and the
             digital outputs from 1 to 3 hall-effect sensors.

             Independent watchdog

             The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is
             clocked from an independent 40 kHz internal RC and as it operates independently of the
             main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog
             to reset the device when a problem occurs, or as a free-running timer for application timeout
             management. It is hardware- or software-configurable through the option bytes. The counter
             can be frozen in debug mode.

             Window watchdog

             The window watchdog is based on a 7-bit downcounter that can be set as free-running. It
             can be used as a watchdog to reset the device when a problem occurs. It is clocked from the
             main clock. It has an early warning interrupt capability and the counter can be frozen in
             debug mode.

18/96        Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                       Description

2.3.16  SysTick timer
2.3.17
2.3.18  This timer is dedicated for OS, but could also be used as a standard downcounter. It
2.3.19  features:
2.3.20   A 24-bit downcounter
         Autoreload capability
         Maskable system interrupt generation when the counter reaches 0
         Programmable clock source

        IC bus

        Up to two IC bus interfaces can operate in multimaster and slave modes. They can support
        standard and fast modes.
        They support dual slave addressing (7-bit only) and both 7/10-bit addressing in master
        mode. A hardware CRC generation/verification is embedded.
        They can be served by DMA and they support SM Bus 2.0/PM Bus.

        Universal synchronous/asynchronous receiver transmitter (USART)

        One of the USART interfaces is able to communicate at speeds of up to 4.5 Mbit/s. The
        other available interfaces communicate at up to 2.25 Mbit/s. They provide hardware
        management of the CTS and RTS signals, IrDA SIR ENDEC support, are ISO 7816
        compliant and have LIN Master/Slave capability.
        All USART interfaces can be served by the DMA controller.

        Serial peripheral interface (SPI)

        Up to two SPIs are able to communicate up to 18 Mbits/s in slave and master modes in full-
        duplex and simplex communication modes. The 3-bit prescaler gives 8 master mode
        frequencies and the frame is configurable to 8 bits or 16 bits. The hardware CRC
        generation/verification supports basic SD Card/MMC modes.
        Both SPIs can be served by the DMA controller.

        Controller area network (CAN)

        The CAN is compliant with specifications 2.0A and B (active) with a bit rate up to 1 Mbit/s. It
        can receive and transmit standard frames with 11-bit identifiers as well as extended frames
        with 29-bit identifiers. It has three transmit mailboxes, two receive FIFOs with 3 stages and
        14 scalable filter banks.

        Universal serial bus (USB)

        The STM32F103xx performance line embeds a USB device peripheral compatible with the
        USB full-speed 12 Mbs. The USB interface implements a full-speed (12 Mbit/s) function
        interface. It has software-configurable endpoint setting and suspend/resume support. The
        dedicated 48 MHz clock is generated from the internal main PLL (the clock source must use
        a HSE crystal oscillator).

                          Doc ID 13587 Rev 12  19/96
Description                       STM32F103x8, STM32F103xB

2.3.21       GPIOs (general-purpose inputs/outputs)
2.3.22
             Each of the GPIO pins can be configured by software as output (push-pull or open-drain), as
2.3.23       input (with or without pull-up or pull-down) or as peripheral alternate function. Most of the
2.3.24       GPIO pins are shared with digital or analog alternate functions. All GPIOs are high-current-
             capable except for analog inputs.

             The I/Os alternate function configuration can be locked if needed following a specific
             sequence in order to avoid spurious writing to the I/Os registers.

             I/Os on APB2 with up to 18 MHz toggling speed

             ADC (analog-to-digital converter)

             Two 12-bit analog-to-digital converters are embedded into STM32F103xx performance line
             devices and each ADC shares up to 16 external channels, performing conversions in single-
             shot or scan modes. In scan mode, automatic conversion is performed on a selected group
             of analog inputs.

             Additional logic functions embedded in the ADC interface allow:
              Simultaneous sample and hold
              Interleaved sample and hold
              Single shunt

             The ADC can be served by the DMA controller.

             An analog watchdog feature allows very precise monitoring of the converted voltage of one,
             some or all selected channels. An interrupt is generated when the converted voltage is
             outside the programmed thresholds.

             The events generated by the general-purpose timers (TIMx) and the advanced-control timer
             (TIM1) can be internally connected to the ADC start trigger, injection trigger, and DMA
             trigger respectively, to allow the application to synchronize A/D conversion and timers.

             Temperature sensor

             The temperature sensor has to generate a voltage that varies linearly with temperature. The
             conversion range is between 2 V < VDDA < 3.6 V. The temperature sensor is internally
             connected to the ADC12_IN16 input channel which is used to convert the sensor output
             voltage into a digital value.

             Serial wire JTAG debug port (SWJ-DP)

             The ARM SWJ-DP Interface is embedded. and is a combined JTAG and serial wire debug
             port that enables either a serial wire debug or a JTAG probe to be connected to the target.
             The JTAG TMS and TCK pins are shared with SWDIO and SWCLK, respectively, and a
             specific sequence on the TMS pin is used to switch between JTAG-DP and SW-DP.

20/96        Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                         Pinouts and pin description

3        Pinouts and pin description

Figure 3. STM32F103xx performance line LFBGA100 ballout

      1      2            3    4      5      6             7     8     9     10

   A  PC14-  PC13-        PE2  PB9    PB7    PB4           PB3   PA15  PA14  PA13

      OSC32_INTAMPER-RTC

      PC15-                                  PD5
   B OSC32_OUT VBAT       PE3  PB8    PB6                  PD2   PC11  PC10  PA12

   C  OSC_IN VSS_5        PE4  PE1    PB5    PD6           PD3   PC12  PA9   PA11

   D OSC_OUT VDD_5        PE5  PE0    BOOT0  PD7           PD4   PD0   PA8   PA10

   E  NRST   PC2          PE6  VSS_4  VSS_3  VSS_2 VSS_1         PD1   PC9   PC7

   F  PC0    PC1          PC3  VDD_4 VDD_3 VDD_2 VDD_1           NC    PC8   PC6

   G  VSSA PA0-WKUP PA4        PC4    PB2    PE10          PE14  PB15  PD11  PD15

   H  VREF  PA1          PA5  PC5    PE7    PE11          PE15  PB14  PD10  PD14

   J  VREF+  PA2          PA6  PB0    PE8    PE12          PB10  PB13  PD9   PD13

   K  VDDA   PA3          PA7  PB1    PE9    PE13          PB11  PB12  PD8   PD12

                                                                             AI16001c

                                      Doc ID 13587 Rev 12                          21/96
Pinouts and pin description                               STM32F103x8, STM32F103xB

       Figure 4. STM32F103xx performance line LQFP100 pinout

                                     100 VDD_3
                                        99 VSS_3
                                            98 PE1
                                               97 PE0
                                                   96 PB9
                                                      95 PB8
                                                          94 BOOT0
                                                             93 PB7
                                                                 92 PB6
                                                                    91 PB5
                                                                        90 PB4
                                                                           89 PB3
                                                                               88 PD7
                                                                                  87 PD6
                                                                                      86 PD5
                                                                                          85 PD4
                                                                                             84 PD3
                                                                                                 83 PD2
                                                                                                    82 PD1
                                                                                                        81 PD0
                                                                                                           80 PC12
                                                                                                               79 PC11
                                                                                                                  78 PC10
                                                                                                                      77 PA15
                                                                                                                         76 PA14

                             PE2 1   LQFP100                  75 VDD_2
                             PE3 2                            74 VSS_2
                             PE4 3                            73 NC
                             PE5 4                            72 PA 13
                             PE6 5                            71 PA 12
                           VBAT 6                             70 PA 11
       PC13-TAMPER-RTC 7                                      69 PA 10
           PC14-OSC32_IN 8                                    68 PA 9
        PC15-OSC32_OUT 9                                      67 PA 8
                         VSS_5 10                             66 PC9
                         VDD_5 11                             65 PC8
                       OSC_IN 12                              64 PC7
                    OSC_OUT 13                                63 PC6
                          NRST 14                             62 PD15
                             PC0 15                           61 PD14
                             PC1 16                           60 PD13
                             PC2 17                           59 PD12
                             PC3 18                           58 PD11
                           VSSA 19                            57 PD10
                          VREF- 20                            56 PD9
                         VREF+ 21                             55 PD8
                          VDDA 22                             54 PB15
                   PA0-WKUP 23                                53 PB14
                             PA1 24                           52 PB13
                             PA2 25                           51 PB12

                                     PA3 26
                                        VSS_4 27
                                            VDD_4 28

                                               PA4 29
                                                   PA5 30
                                                      PA6 31
                                                          PA7 32
                                                             PC4 33
                                                                 PC5 34
                                                                    PB0 35
                                                                        PB1 36
                                                                           PB2 37
                                                                               PE7 38
                                                                                  PE8 39
                                                                                      PE9 40
                                                                                          PE10 41
                                                                                             PE11 42
                                                                                                 PE12 43
                                                                                                    PE13 44
                                                                                                        PE14 45
                                                                                                           PE15 46
                                                                                                               PB10 47
                                                                                                                  PB11 48
                                                                                                                      VSS_1 49
                                                                                                                         VDD_1 50

                                                                                                                                   ai14391

22/96                                Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                        Pinouts and pin description

Figure 5. STM32F103xx performance line LQFP64 pinout

                              VDD_ 3
                                 VSS_3
                                     PB9
                                        PB8
                                            BOOT0
                                               PB7
                                                   PB6
                                                      PB5
                                                          PB4
                                                             PB3
                                                                 PD2
                                                                    PC12
                                                                        PC11
                                                                           PC10
                                                                               PA15
                                                                                   PA14

                    VBAT      64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49              VDD_2
PC13-TAMPER-RTC                                       48                                   VSS_2
                           1                                                               PA13
    PC14-OSC32_IN                                                                          PA12
PC15-OSC32_OUT            2                          47                                   PA11
                                                                                           PA10
          PD0 OSC_IN       3                          46                                   PA9
      PD1 OSC_OUT                                                                          PA8
                           4                          45                                   PC9
                   NRST                                                                    PC8
                      PC0  5                          44                                   PC7
                      PC1                                                                  PC6
                      PC2  6                          43                                   PB15
                      PC3                                                                  PB14
                           7                          42                                   PB13
                    VSSA                                                                   PB12
                   VDDA    8                          41
            PA0-WKUP
                           9   LQFP64                 40
                      PA1
                      PA2  10                         39

                           11                         38

                           12                         37

                           13                         36

                           14                         35

                           15                         34

                           16                         33

                              17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                               PA3
                                  VSS_4
                                      VDD_4

                                         PA4
                                             PA5
                                                PA6
                                                    PA7
                                                       PC4
                                                           PC5
                                                              PB0
                                                                  PB1
                                                                     PB2
                                                                         PB10
                                                                            PB11
                                                                                VSS_1
                                                                                    VDD_1

                                                                                           ai14392

                           Doc ID 13587 Rev 12                                                      23/96
Pinouts and pin description                                   STM32F103x8, STM32F103xB

       Figure 6. STM32F103xx performance line TFBGA64 ballout

          1                  2      3    4               5    6     7     8

       A  PC14-              PC13-  PB9  PB4             PB3  PA15  PA14  PA13

          OSC32_INTAMPER-RTC

                   PC15-            PB8  BOOT0           PD2  PC11  PC10  PA12
       B OSC32_OUT VBAT

       C  OSC_IN VSS_4              PB7  PB5    PC12          PA10  PA9   PA11

       D OSC_OUT VDD_4              PB6  VSS_3 VSS_2 VSS_1          PA8   PC9

       E  NRST               PC1    PC0  VDD_3 VDD_2 VDD_1          PC7   PC8

       F  VSSA               PC2    PA2  PA5             PB0  PC6   PB15  PB14

       G  VREF+ PA0-WKUP PA3             PA6             PB1  PB2   PB10  PB13

       H  VDDA               PA1    PA4  PA7             PC4  PC5   PB11  PB12

                                                                                AI15494

24/96                               Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                       Pinouts and pin description

Figure 7. STM32F103xx performance line LQFP48 pinout

                                   VDD_ 3
                                      VSS_3
                                          PB9
                                             PB8
                                                 BOOT0
                                                    PB7
                                                        PB6
                                                           PB5
                                                               PB4
                                                                  PB3
                                                                      PA1 5
                                                                         PA1 4

                                  48 47 46 45 44 43 42 41 40 39 38 37              VDD_2
                                                                                   VSS_2
                    VBAT       1                                               36  PA13
PC13-TAMPER-RTC                                                                    PA12
                               2                                               35  PA11
     PC14-OSC32_IN                                                                 PA10
PC15-OSC32_OUT                3                                               34  PA9
                                                                                   PA8
          PD0-OSC_IN           4                                               33  PB15
      PD1-OSC_OUT                                                                  PB14
                               5                                               32  PB13
                   NRST                                                            PB12
                    VSSA       6   LQFP48                                      31
                   VDDA
            PA0-WKUP           7                                               30

                      PA1      8                                               29
                      PA2
                               9                                               28

                               10                                              27

                               11                                              26

                               12                                              25

                               13 14 15 16 17 18 19 20 21 22 23 24

                                  PA3
                                     PA4
                                         PA5
                                            PA6
                                                PA7
                                                   PB0
                                                       PB1
                                                          PB2
                                                              PB10
                                                                 PB11
                                                                     VSS_1
                                                                        VDD_1

                                                                                                            ai14393b

Figure 8. STM32F103xx performance line VFQFPN48 pinout

                           VDD_3
                              VSS_3
                                  PB9
                                     PB8
                                         BOOT0
                                             PB7
                                                PB6
                                                    PB5
                                                        PB4
                                                           PB3
                                                               PA15
                                                                  PA14

                    VBAT   48 47 46 45 44 43 42 41 40 39 38 37                  VDD_2
PC13-TAMPER-RTC                                                                 VSS_2
                           1                    36                              PA13
    PC14-OSC32_IN                                                               PA12
PC15-OSC32_OUT            2                    35                              PA11
                                                                                PA10
         PD0-OSC_IN        3                    34                              PA9
      PD1-OSC_OUT                                                               PA8
                           4                    33                              PB15
                   NRST                                                         PB14
                   VSSA    5                    32                              PB13
                   VDDA                                                         PB12
            PA0-WKUP       6       VFQFPN48     31

                      PA1  7                    30
                      PA2
                           8                    29

                           9                    28

                           10                   27

                           11                   26

                           12                   25

                           13 14 15 16 17 18 19 20 21 22 23 24

                              PA3
                                 PA4
                                     PA5
                                        PA6
                                            PA7
                                                PB0
                                                   PB1
                                                       PB2
                                                           PB10
                                                              PB11
                                                                  VSS_1
                                                                     VDD_1

                                                                            ai18300

                           Doc ID 13587 Rev 12                                                                        25/96
Pinouts and pin description                          STM32F103x8, STM32F103xB

       Figure 9. STM32F103xx performance line VFQFPN36 pinout

                                VSS_3
                                       BOOT0
                                               PB7
                                                      PB6
                                                              PB5
                                                                     PB4
                                                                             PB3
                                                                                    PA15
                                                                                            PA14

                             36 35 34 33 32 31 30 29 28

                    VDD_3    1                       27                                            VDD_2
          OSC_IN/PD0                                                                               VSS_2
       OSC_OUT/PD1           2                       26                                            PA13
                                                                                                   PA12
                    NRST     3                       25                                            PA11
                     VSSA                                                                          PA10
                     VDDA    4                       24                                            PA9
            PA0-WKUP                                                                               PA8
                       PA1   5  QFN36                23                                            VDD_1
                       PA2
                             6                       22

                             7                       21

                             8                       20

                             9                       19

                             10 11 12 13 14 15 16 17 18

                                PA3
                                       PA4
                                               PA5
                                                      PA6
                                                              PA7
                                                                     PB0
                                                                             PB1
                                                                                     PB2
                                                                                            VSS_1

                                                                                                          ai14654

26/96                           Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                                   Pinouts and pin description
                                                                                                             Alternate functions(4)
Table 5.  Medium-density STM32F103xx pin definitions
          Pins

LFBGA100                  Pin name                                                              Main
       LQFP48/VFQFPN48                                                                      function(3)
                                                                                                           Default          Remap
              TFBGA64                                                                       (after reset)
                      LQFP64
                             LQFP100
                                    VFQFPN36

                                                                      Type(1)
                                                                            I / O Level(2)

A3 -      - 1-            PE2       I/O FT                                                  PE2            TRACECK

B3 -      - 2-            PE3       I/O FT                                                  PE3            TRACED0

C3 -      - 3-            PE4       I/O FT                                                  PE4            TRACED1

D3 -      - 4-            PE5       I/O FT                                                  PE5            TRACED2

E3 -      - 5-            PE6       I/O FT                                                  PE6            TRACED3

B2 1 B2 1 6 -             VBAT      S                                                         VBAT
                                                                                            PC13(6)
A2 2 A2 2  7-      PC13-TAMPER-     I/O                                                     PC14(6)        TAMPER-RTC
                         RTC(5)                                                                              OSC32_IN

A1 3 A1 3 8 - PC14-OSC32_IN(5) I/O

B1 4 B1 4 9 -            PC15-      I/O                                                     PC15(6)        OSC32_OUT
                   OSC32_OUT(5)

C2 - - - 10 -             VSS_5     S                                                        VSS_5
                                                                                             VDD_5
D2 - - - 11 -             VDD_5     S                                                       OSC_IN

C1 5 C1 5 12 2            OSC_IN    I

D1 6 D1 6 13 3            OSC_OUT   O                                                       OSC_OUT

E1 7 E1 7 14 4            NRST      I/O                                                     NRST

F1 - E3 8 15 -            PC0       I/O                                                     PC0            ADC12_IN10

F2 - E2 9 16 -            PC1       I/O                                                     PC1            ADC12_IN11

E2 - F2 10 17 -           PC2       I/O                                                     PC2            ADC12_IN12
F3 - -(7) 11 18 -
                          PC3       I/O                                                     PC3            ADC12_IN13

G1 8 F1 12 19 5           VSSA      S                                                       VSSA
H1 - - - 20 -                                                                               VREF-
J1 - G1(7) - 21 -         VREF-     S                                                       VREF+
K1 9 H1 13 22 6                                                                             VDDA
                          VREF+     S
G2 10 G2 14 23 7                                                                             PA0
                          VDDA      S
                                                                                             PA1
                          PA0-WKUP I/O                                                                            WKUP/
                                                                                                           USART2_CTS(8)/
H2 11 H2 15 24 8          PA1       I/O
                                                                                                               ADC12_IN0/
                                                                                                           TIM2_CH1_ETR(8)

                                                                                                            USART2_RTS(8)/
                                                                                                               ADC12_IN1/
                                                                                                              TIM2_CH2(8)

                                  Doc ID 13587 Rev 12                                                                       27/96
Pinouts and pin description                                                                                STM32F103x8, STM32F103xB

Table 5.  Medium-density STM32F103xx pin definitions (continued)

          Pins                                                                                             Alternate functions(4)

LFBGA100                     Pin name                                                           Main
       LQFP48/VFQFPN48                                                                      function(3)
                                                                                                           Default        Remap
              TFBGA64                                                                       (after reset)
                      LQFP64
                             LQFP100
                                    VFQFPN36

                                                                      Type(1)
                                                                            I / O Level(2)

J2 12 F3 16 25 9              PA2      I/O                                                  PA2            USART2_TX(8)/
                                                                                                             ADC12_IN2/
K2 13 G3 17 26 10             PA3      I/O                                                  PA3             TIM2_CH3(8)

E4 - C2 18 27 -              VSS_4     S                                                    VSS_4          USART2_RX(8)/
F4 - D2 19 28 -              VDD_4                                                                           ADC12_IN3/
                              PA4      S                                                    VDD_4           TIM2_CH4(8)
G3 14 H3 20 29 11
                              PA5      I/O                                                  PA4             SPI1_NSS(8)/
H3 15 F4 21 30 12                                                                                          USART2_CK(8)/
                              PA6      I/O                                                  PA5
J3 16 G4 22 31 13                                                                                            ADC12_IN4
                              PA7      I/O                                                  PA6             SPI1_SCK(8)/  TIM1_BKIN
K3 17 H4 23 32 14                                                                                            ADC12_IN5
                              PC4      I/O                                                  PA7            SPI1_MISO(8)/  TIM1_CH1N
G4 - H5 24 33                 PC5                                                                            ADC12_IN6/
H4 - H6 25 34                 PB0      I/O                                                  PC4             TIM3_CH1(8)   TIM1_CH2N
J4 18 F5 26 35 15                                                                                          SPI1_MOSI(8)/  TIM1_CH3N
                              PB1      I/O                                                  PC5              ADC12_IN7/
K4 19 G5 27 36 16             PB2                                                                           TIM3_CH2(8)    TIM1_ETR
G5 20 G6 28 37 17             PE7      I/O                                                  PB0                           TIM1_CH1N
H5 - - - 38 -                 PE8                                                                           ADC12_IN14     TIM1_CH1
J5 - - - 39 -                 PE9      I/O                                                  PB1                           TIM1_CH2N
K5 - - - 40 -                PE10                                                                           ADC12_IN15     TIM1_CH2
G6 - - - 41 -                PE11                                                                                         TIM1_CH3N
H6 - - - 42 -                PE12                                                                            ADC12_IN8/    TIM1_CH3
J6 - - - 43 -                PE13                                                                           TIM3_CH3(8)    TIM1_CH4
K6 - - - 44 -                PE14
G7 - - - 45 -                                                                                                ADC12_IN9/
                                                                                                            TIM3_CH4(8)

                                       I/O FT PB2/BOOT1

                                       I/O FT                                               PE7

                                       I/O FT                                               PE8

                                       I/O FT                                               PE9

                                       I/O FT PE10

                                       I/O FT PE11

                                       I/O FT PE12

                                       I/O FT PE13

                                       I/O FT PE14

28/96                               Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                                   Pinouts and pin description

Table 5.  Medium-density STM32F103xx pin definitions (continued)

          Pins                                                                                             Alternate functions(4)

LFBGA100                  Pin name                                                              Main
       LQFP48/VFQFPN48                                                                      function(3)
                                                                                                           Default       Remap
              TFBGA64                                                                       (after reset)
                      LQFP64
                             LQFP100
                                    VFQFPN36

                                                                      Type(1)
                                                                            I / O Level(2)

H7 - - - 46 -             PE15      I/O FT                                                  PE15             I2C2_SCL/   TIM1_BKIN
J7 21 G7 29 47 -          PB10      I/O FT                                                  PB10           USART3_TX(8)  TIM2_CH3
K7 22 H7 30 48 -                                                                                                         TIM2_CH4
E7 23 D6 31 49 18         PB11      I/O FT                                                  PB11             I2C2_SDA/
F7 24 E6 32 50 19         VSS_1      S                                                      VSS_1          USART3_RX(8)
                          VDD_1      S                                                      VDD_1
K8 25 H8 33 51 -                                                                                                SPI2_NSS/
                          PB12      I/O FT                                                  PB12              I2C2_SMBAl/
J8 26 G8 34 52 -                                                                                            USART3_CK(8)/
                          PB13      I/O FT                                                  PB13              TIM1_BKIN(8)
H8 27 F8 35 53 -
                          PB14      I/O FT                                                  PB14                SPI2_SCK/
G8 28 F7 36 54 -                                                                                            USART3_CTS(8)/
                          PB15      I/O FT                                                  PB15             TIM1_CH1N (8)
K9 - - - 55 -              PD8      I/O FT                                                   PD8
J9 - - - 56 -              PD9      I/O FT                                                   PD9               SPI2_MISO/
H9 - - - 57 -             PD10      I/O FT                                                  PD10            USART3_RTS(8)
G9 - - - 58 -             PD11      I/O FT                                                  PD11             TIM1_CH2N (8)
                          PD12      I/O FT                                                  PD12
K10 - - - 59 -            PD13      I/O FT                                                  PD13               SPI2_MOSI/
                          PD14      I/O FT                                                  PD14             TIM1_CH3N(8)
J10 -      - - 60 -       PD15      I/O FT                                                  PD15
H10 -      - - 61 -        PC6      I/O FT                                                   PC6                                         USART3_TX
G10 -      - - 62 -        PC7      I/O FT                                                   PC7
F10 -     F6 37 63 -       PC8      I/O FT                                                   PC8                                        USART3_RX
E10       E7 38 64 -       PC9      I/O FT                                                   PC9
F9       E8 39 65 -       PA8      I/O FT                                                   PA8                                        USART3_CK
E9 -     D8 40 66 -
                                                                                                                                       USART3_CTS
D9 29 D7 41 67 20
                                                                                                                                         TIM4_CH1 /
                                                                                                                                        USART3_RTS

                                                                                                                                          TIM4_CH2

                                                                                                                                          TIM4_CH3

                                                                                                                                          TIM4_CH4

                                                                                                                                          TIM3_CH1

                                                                                                                                          TIM3_CH2

                                                                                                                                          TIM3_CH3

                                                                                                                                          TIM3_CH4

                                                                                                              USART1_CK/
                                                                                                           TIM1_CH1(8)/MCO

                                 Doc ID 13587 Rev 12                                                                               29/96
Pinouts and pin description                                                                                STM32F103x8, STM32F103xB

Table 5.  Medium-density STM32F103xx pin definitions (continued)

          Pins                                                                                             Alternate functions(4)

LFBGA100                     Pin name                                                           Main
       LQFP48/VFQFPN48                                                                      function(3)
                                                                                                           Default           Remap
              TFBGA64                                                                       (after reset)
                      LQFP64
                             LQFP100
                                    VFQFPN36

                                                                      Type(1)
                                                                            I / O Level(2)

C9 30 C7 42 68 21             PA9      I/O FT                                               PA9            USART1_TX(8)/
D10 31 C6 43 69 22                                                                                          TIM1_CH2(8)
C10 32 C8 44 70 23           PA10      I/O FT PA10
                                                                                                           USART1_RX(8)/
                             PA11                                                                           TIM1_CH3(8)

                             PA12      I/O FT                                               PA11             USART1_CTS/
                                                                                                           CANRX(8)/ USBDM
                             PA13
                                                                                                               TIM1_CH4(8)
                             VSS_2
B10 33 B8 45 71 24           VDD_2     I/O FT                                               PA12             USART1_RTS/
                             PA14                                                                          CANTX(8) //USBDP
                             PA15
                             PC10                                                                              TIM1_ETR(8)
                             PC11
A10 34 A8 46 72 25           PC12      I/O FT JTMS/SWDIO                                                                     PA13
F8 - - - 73 -                 PD0
E6 35 D5 47 74 26             PD1         Not connected
F6 36 E5 48 75 27             PD2
A9 37 A7 49 76 28             PD3      S                                                    VSS_2
                              PD4
                              PD5      S                                                    VDD_2
                              PD6
                              PD7      I/O FT JTCK/SWCLK                                                                     PA14

A8 38 A6 50 77 29             PB3      I/O FT JTDI                                                                           TIM2_CH1_ETR/
                                                                                                                             PA15 /SPI1_NSS
                              PB4
B9 - B7 51 78                          I/O FT PC10                                                                           USART3_TX

B8 - B6 52 79                          I/O FT PC11                                                                           USART3_RX

C8 - C5 53 80                          I/O FT PC12                                                                           USART3_CK
                                       I/O FT OSC_IN(9)                                                                         CANRX
D8 5 C1 5 81 2                         I/O FT OSC_OUT(9)                                                                        CANTX

E8 6 D1 6 82 3

B7        B5 54 83 -                   I/O FT                                               PD2            TIM3_ETR

C7 - - - 84 -                          I/O FT                                               PD3                              USART2_CTS

D7 - - - 85 -                          I/O FT                                               PD4                              USART2_RTS

B6 - - - 86 -                          I/O FT                                               PD5                              USART2_TX

C6 - - - 87 -                          I/O FT                                               PD6                              USART2_RX

D6 - - - 88 -                          I/O FT                                               PD7                              USART2_CK

A7 39 A5 55 89 30                      I/O FT JTDO                                                                           TIM2_CH2 / PB3
                                                                                                                               TRACESWO
                                                                                                                                 SPI1_SCK

A6 40 A4 56 90 31                      I/O FT JNTRST                                                                         TIM3_CH1/ PB4/
                                                                                                                                SPI1_MISO

30/96                               Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                                   Pinouts and pin description

Table 5.  Medium-density STM32F103xx pin definitions (continued)

          Pins                                                                                             Alternate functions(4)

LFBGA100                  Pin name                                                              Main
       LQFP48/VFQFPN48                                                                      function(3)
                                                                                                           Default       Remap
              TFBGA64                                                                       (after reset)
                      LQFP64
                             LQFP100
                                    VFQFPN36

                                                                      Type(1)
                                                                            I / O Level(2)

C5 41 C4 57 91 32         PB5       I/O                                                     PB5            I2C1_SMBAl    TIM3_CH2 /
                                                                                                                         SPI1_MOSI

B5 42 D3 58 92 33         PB6       I/O FT                                                  PB6            I2C1_SCL(8)/  USART1_TX
                                                                                                           TIM4_CH1(8)

A5 43 C3 59 93 34         PB7       I/O FT                                                  PB7            I2C1_SDA(8)/  USART1_RX
                                                                                                           TIM4_CH2(8)

D5 44 B4 60 94 35         BOOT0     I                                                       BOOT0

B4 45 B3 61 95 -          PB8       I/O FT                                                  PB8            TIM4_CH3(8)   I2C1_SCL /
                                                                                                                           CANRX

A4 46 A3 62 96 -          PB9       I/O FT                                                  PB9            TIM4_CH4(8)   I2C1_SDA/
                                                                                                                           CANTX

D4 - - - 97 -             PE0       I/O FT                                                  PE0            TIM4_ETR

C4 - - - 98 -             PE1       I/O FT                                                  PE1

E5 47 D4 63 99 36         VSS_3     S                                                       VSS_3
                                                                                            VDD_3
F5 48 E4 64 100 1         VDD_3     S

1. I = input, O = output, S = supply.

2. FT = 5 V tolerant.

3. Function availability depends on the chosen device. For devices having reduced peripheral counts, it is always the lower
     number of peripheral that is included. For example, if a device has only one SPI and two USARTs, they will be called SPI1
     and USART1 & USART2, respectively. Refer to Table 2 on page 10.

4. If several peripherals share the same I/O pin, to avoid conflict between these alternate functions only one peripheral should
     be enabled at a time through the peripheral clock enable bit (in the corresponding RCC peripheral clock enable register).

5. PC13, PC14 and PC15 are supplied through the power switch. Since the switch only sinks a limited amount of current
     (3 mA), the use of GPIOs PC13 to PC15 in output mode is limited: the speed should not exceed 2 MHz with a maximum
     load of 30 pF and these IOs must not be used as a current source (e.g. to drive an LED).

6. Main function after the first backup domain power-up. Later on, it depends on the contents of the Backup registers even
     after reset (because these registers are not reset by the main reset). For details on how to manage these IOs, refer to the
     Battery backup domain and BKP register description sections in the STM32F10xxx reference manual, available from the
     STMicroelectronics website: www.st.com.

7. Unlike in the LQFP64 package, there is no PC3 in the TFBGA64 package. The VREF+ functionality is provided instead.

8. This alternate function can be remapped by software to some other port pins (if available on the used package). For more
     details, refer to the Alternate function I/O and debug configuration section in the STM32F10xxx reference manual, available
     from the STMicroelectronics website: www.st.com.

9. The pins number 2 and 3 in the VFQFPN36 package, 5 and 6 in the LQFP48 and LQFP64 packages, and C1 and C2 in the
     TFBGA64 package are configured as OSC_IN/OSC_OUT after reset, however the functionality of PD0 and PD1 can be
     remapped by software on these pins. For the LQFP100 package, PD0 and PD1 are available by default, so there is no
     need for remapping. For more details, refer to the Alternate function I/O and debug configuration section in the
     STM32F10xxx reference manual.
     The use of PD0 and PD1 in output mode is limited as they can only be used at 50 MHz in output mode.

                                 Doc ID 13587 Rev 12                                                                               31/96
Memory mapping                                                                             STM32F103x8, STM32F103xB

4      Memory mapping

       The memory map is shown in Figure 10.

       Figure 10. Memory map

                                                                                           APB memory space

                                                                                           0xFFFF FFFF

                                                                                                        reserved

       0xFFFF FFFF                                                                         0xE010 0000  reserved
                                                                                           0x6000 0000  reserved

                                                                                           0x4002 3400

                7                                                                                       CRC

                                                                                           0x4002 3000

                                                                                                        reserved

       0xE010 0000 Cortex- M3 Internal                                                     0x4002 2400  Flash Interface
                                                                                           0x4002 2000      reserved
       0xE000 0000  Peripherals                                                            0x4002 1400        RCC
                                                                                           0x4002 1000      reserved
            6                                                                              0x4002 0400        DMA
                                                                                           0x4002 0000      reserved
       0xC000 0000                                                                         0x4001 3C00      USART1
                                                                                           0x4001 3800      reserved
                                                                                           0x4001 3400

            5                                                                              0x4001 3000   SPI1
                                                                                           0x4001 2C00   TIM1
       0xA000 0000                                                                         0x4001 2800  ADC2
                                                                                                        ADC1

                                                                                           0x4001 2400

            4                              0x1FFF FFFF     rese rved                       0x4001 1C00  rese rve d
                                           0x1FFF F80F  Option Bytes                       0x4001 1800    Port E
       0x8000 0000                                                                         0x4001 1400    Port D
                                           0x1FFF F800                                     0x4001 1000    Port C

            3                                                           System memory      0x4001 0C00   Port B
                                           0x1FFF F000                                     0x4001 0800   Port A
       0x6000 0000                                                                         0x4001 0400    EXTI
                                                                                           0x4001 0000    AFIO
                                                                                                        reserved

                                                                                           0x4000 7400  PWR

                2                                                                          0x4000 7000

                                                                                                        BKP

                                                                                           0x4000 6C00

                                                        rese rved                                       reserved

                    Peripherals                                                            0x4000 6800  bxCAN

       0x4000 0000

            1       SRAM                                                                   0x4000 6400   shared 512 byte
                                                                                           0x4000 6000  USB/CAN SRAM
       0x2000 0000                                                                         0x4000 5C00
                                                                                           0x4000 5800   USB Reg isters
            0                              0x0801 FFFF                                     0x4000 5400          I2C2
                                                                                           0x4000 4C00          I2C1
       0x0000 0000                                                          Flash memory   0x4000 4800
                                                                                           0x4000 4400       reserved
                                           0x0800 0000                                     0x4000 3C00       USART3
                                                               Aliased to Flash or system                    USART2
                                                               memory depending on
                                                                                                             reserved
                                           0x0000 0000 BOOT pins                                                SPI2

                                                                                           0x4000 3800

                                                                                                        reserved

                                                                                           0x4000 3400  IWDG
                                                                                           0x4000 3000  WWDG

                                 Reserved                                                  0x4000 2C00     RTC
                                                                                           0x4000 2800  reserved
                                                                                           0x4000 0C00
                                                                                           0x4000 0800    TIM4
                                                                                           0x4000 0400    TIM3
                                                                                           0x4000 0000    TIM2

                                                                                                                    ai14394f

32/96                                      Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                       Electrical characteristics

5      Electrical characteristics

5.1    Parameter conditions

5.1.1  Unless otherwise specified, all voltages are referenced to VSS.

5.1.2  Minimum and maximum values

5.1.3  Unless otherwise specified the minimum and maximum values are guaranteed in the worst
5.1.4  conditions of ambient temperature, supply voltage and frequencies by tests in production on
5.1.5  100% of the devices with an ambient temperature at TA = 25 C and TA = TAmax (given by
       the selected temperature range).
       Data based on characterization results, design simulation and/or technology characteristics
       are indicated in the table footnotes and are not tested in production. Based on
       characterization, the minimum and maximum values refer to sample tests and represent the
       mean value plus or minus three times the standard deviation (mean3).

       Typical values

       Unless otherwise specified, typical data are based on TA = 25 C, VDD = 3.3 V (for the
       2 V  VDD  3.6 V voltage range). They are given only as design guidelines and are not
       tested.
       Typical ADC accuracy values are determined by characterization of a batch of samples from
       a standard diffusion lot over the full temperature range, where 95% of the devices have an
       error less than or equal to the value indicated (mean2).

       Typical curves

       Unless otherwise specified, all typical curves are given only as design guidelines and are
       not tested.

       Loading capacitor

       The loading conditions used for pin parameter measurement are shown in Figure 11.

       Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 12.

                          Doc ID 13587 Rev 12  33/96
Electrical characteristics                                             STM32F103x8, STM32F103xB
                  Figure 11. Pin loading conditions  Figure 12. Pin input voltage

       C = 50 pF                STM32F103xx pin                                                                   STM32F103xx pin

                                            ai14141                                               VIN

                                                                                                                                       ai14142

5.1.6  Power supply scheme

       Figure 13. Power supply scheme

                                  VBAT

                  1.8-3.6V                           Po wer swi tch                                Backup circuitry
                                                                                                    (OSC32K,RTC,
                                                                                                    Wake-up logic

                                                                                                  Backup registers)

                                  GP I/Os                      O UT                Level shifter

                                VDD                                             IO                           Kernel logic
                                           VDD                                Logic                              (CPU,
                                                                                                                 Digital
                                      1/2/3/4/5                  IN
                                                                                                             & Memories)
                                                     Regulator

                  5 100 nF           VSS
                  + 1 4.7 F    1/2/3/4/5

       VDD                         VDDA
                                  VREF+
       10 nF                VREF  VREF-              ADC                                           Analog:
       + 1 F                                                                                     RCs, PLL,
                  10 nF            VSSA
                  + 1 F                                                                               ...

                                                                                                                           ai14125d

Caution: In Figure 13, the 4.7 F capacitor must be connected to VDD3.

34/96                             Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                 Electrical characteristics

5.1.7  Current consumption measurement

       Figure 14. Current consumption measurement scheme

                          IDD_VBAT
                                         VBAT

                                         IDD
                                                VDD

                                                     VDDA

                                                                ai14126

5.2    Absolute maximum ratings

       Stresses above the absolute maximum ratings listed in Table 6: Voltage characteristics,
       Table 7: Current characteristics, and Table 8: Thermal characteristics may cause permanent
       damage to the device. These are stress ratings only and functional operation of the device
       at these conditions is not implied. Exposure to maximum rating conditions for extended
       periods may affect device reliability.

       Table 6. Voltage characteristics

       Symbol             Ratings                                        Min   Max            Unit

       VDDVSS    External main supply voltage (including VDDA           0.3  4.0
                  and VDD)(1)

                  Input voltage on five volt tolerant pin(2)        VSS  0.3   +5.5           V

       VIN        Input voltage on any other pin(2)                 VSS 0.3    VDD+0.3

          |VDDx| Variations between different VDD power pins                   50
       |VSSX VSS| Variations between all the different ground pins                          mV

                                                                               50

       VESD(HBM)  Electrostatic discharge voltage (human body       see Section 5.3.11:
                  model)                                            Absolute maximum ratings
                                                                    (electrical sensitivity)

       1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power
            supply, in the permitted range.

       2. IINJ(PIN) must never be exceeded (see Table 7: Current characteristics). This is implicitly insured if VIN
            maximum is respected. If VIN maximum cannot be respected, the injection current must be limited
            externally to the IINJ(PIN) value. A positive injection is induced by VIN> VINmax while a negative injection is
            induced by VIN < VSS.

                          Doc ID 13587 Rev 12                                                 35/96
Electrical characteristics                                STM32F103x8, STM32F103xB

       Table 7. Current characteristics

       Symbol                               Ratings                                             Max.  Unit

            IVDD            Total current into VDD/VDDA power lines (source)(1)                 150
            IVSS            Total current out of VSS ground lines (sink)(1)
             IIO            Output current sunk by any I/O and control pin                      150
                            Output current source by any I/Os and control pin
       IINJ(PIN) (2)(3)     Injected current on NRST pin                                         25
       IINJ(PIN)(2)         Injected current on HSE OSC_IN and LSE OSC_IN pins
                            Injected current on any other pin(4)                                 25
                            Total injected current (sum of all I/O and control pins)(4)                        mA

                                                                                                5

                                                                                                5

                                                                                                5

                                                                                                 25

       1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power
            supply, in the permitted range.

       2. IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected. If VIN maximum
            cannot be respected, the injection current must be limited externally to the IINJ(PIN) value. A positive
            injection is induced by VIN > VDD while a negative injection is induced by VIN < VSS.

       3. Negative injection disturbs the analog performance of the device. See note in Section 5.3.17: 12-bit ADC
            characteristics.

       4. When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum of the
            positive and negative injected currents (instantaneous values). These results are based on
            characterization with IINJ(PIN) maximum current injection on four I/O port pins of the device.

       Table 8. Thermal characteristics

       Symbol                             Ratings                                        Value        Unit

       TSTG                 Storage temperature range                 65 to +150                     C
        TJ                  Maximum junction temperature
                                                                                         150          C

5.3    Operating conditions

5.3.1  General operating conditions

       Table 9. General operating conditions

       Symbol               Parameter                     Conditions                     Min Max Unit

       fHCLK Internal AHB clock frequency                                                0      72

       fPCLK1 Internal APB1 clock frequency                                              0      36 MHz

       fPCLK2 Internal APB2 clock frequency                                              0      72

       VDD      Standard operating voltage                                               2      3.6   V

       VDDA(1)  Analog operating voltage                                                2       3.6
                (ADC not used)               Must be the same potential                                     V

                Analog operating voltage     as VDD(2)                                          3.6
                (ADC used)                                                             2.4

       VBAT Backup operating voltage                                                     1.8    3.6   V

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STM32F103x8, STM32F103xB                                                  Electrical characteristics

       Table 9. General operating conditions (continued)

       Symbol             Parameter                     Conditions        Min Max Unit

                                                LFBGA100                       454

                                                LQFP100                        434

               Power dissipation at TA = 85 C TFBGA64                         308
                                                                                          mW
       PD      for suffix 6 or TA = 105 C for  LQFP64
               suffix 7(3)                                                     444

                                                LQFP48                         363

                                                VFQFPN36                       1110

               Ambient temperature for 6        Maximum power dissipation 40 85
               suffix version
                                                Low power dissipation(4)                         C
                                                                          40 105

       TA

               Ambient temperature for 7        Maximum power dissipation 40 105
               suffix version
                                                Low power dissipation(4)                         C
                                                                          40 125

                                                6 suffix version          40 105
                                                                                                 C
       TJ      Junction temperature range
                                                                          40 125
                                                7 suffix version

       1. When the ADC is used, refer to Table 45: ADC characteristics.
       2. It is recommended to power VDD and VDDA from the same source. A maximum difference of 300 mV

            between VDD and VDDA can be tolerated during power-up and operation.
       3. If TA is lower, higher PD values are allowed as long as TJ does not exceed TJmax (see Table 6.2: Thermal

            characteristics on page 86).
       4. In low power dissipation state, TA can be extended to this range as long as TJ does not exceed TJmax (see

            Table 6.2: Thermal characteristics on page 86).

5.3.2  Operating conditions at power-up / power-down
5.3.3
       Subject to general operating conditions for TA.

       Table 10. Operating conditions at power-up / power-down

       Symbol  Parameter                        Conditions          Min   Max           Unit

               VDD rise time rate                                   0     

       tVDD                                                                             s/V

               VDD fall time rate                                   20

       Embedded reset and power control block characteristics

       The parameters given in Table 11 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 9.

                                   Doc ID 13587 Rev 12                                  37/96
Electrical characteristics                                   STM32F103x8, STM32F103xB

       Table 11. Embedded reset and power control block characteristics

       Symbol               Parameter            Conditions                   Min Typ Max Unit

                                                 PLS[2:0]=000 (rising edge) 2.1 2.18 2.26 V

                                                 PLS[2:0]=000 (falling edge)  2 2.08 2.16 V

                                                 PLS[2:0]=001 (rising edge) 2.19 2.28 2.37 V

                                                 PLS[2:0]=001 (falling edge) 2.09 2.18 2.27 V
                                                 PLS[2:0]=010 (rising edge) 2.28 2.38 2.48 V

                                                 PLS[2:0]=010 (falling edge) 2.18 2.28 2.38 V
                                                 PLS[2:0]=011 (rising edge) 2.38 2.48 2.58 V

       VPVD                 Programmable voltage PLS[2:0]=011 (falling edge) 2.28 2.38 2.48 V
                            detector level selection PLS[2:0]=100 (rising edge) 2.47 2.58 2.69 V

                                                 PLS[2:0]=100 (falling edge) 2.37 2.48 2.59 V
                                                 PLS[2:0]=101 (rising edge) 2.57 2.68 2.79 V

                                                 PLS[2:0]=101 (falling edge) 2.47 2.58 2.69 V
                                                 PLS[2:0]=110 (rising edge) 2.66 2.78 2.9 V
                                                 PLS[2:0]=110 (falling edge) 2.56 2.68 2.8 V

                                                 PLS[2:0]=111 (rising edge) 2.76 2.88 3          V

                                                 PLS[2:0]=111 (falling edge)  2.66 2.78 2.9 V

       VPVDhyst(2) PVD hysteresis                Falling edge                               100  mV
                                                 Rising edge
       VPOR/PDR             Power on/power down                               1.8(1) 1.88 1.96 V
                            reset threshold
                                                                              1.84 1.92 2.0 V

        VPDRhyst(2) PDR hysteresis                                                          40   mV
       TRSTTEMPO(2) Reset temporization
                                                                              1 2.5 4.5 ms

       1. The product behavior is guaranteed by design down to the minimum VPOR/PDR value.
       2. Guaranteed by design, not tested in production.

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STM32F103x8, STM32F103xB                                                     Electrical characteristics

5.3.4  Embedded reference voltage
5.3.5
       The parameters given in Table 12 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 9.

       Table 12. Embedded internal reference voltage

       Symbol             Parameter                        Conditions        Min Typ Max Unit

                                                     40 C < TA < +105 C 1.16 1.20 1.26          V

       VREFINT Internal reference voltage            40 C < TA < +85 C 1.16 1.20 1.24           V

                       ADC sampling time when                                                  5.1 17.1(2) s
       TS_vrefint(1) reading the internal reference

                       voltage

                       Internal reference voltage          VDD = 3 V 10 mV                    10  mV
       VRERINT(2) spread over the temperature

                       range

       TCoeff(2) Temperature coefficient                                                       100 ppm/C

       1. Shortest sampling time can be determined in the application by multiple iterations.

       2. Guaranteed by design, not tested in production.

       Supply current characteristics

       The current consumption is a function of several parameters and factors such as the
       operating voltage, ambient temperature, I/O pin loading, device software configuration,
       operating frequencies, I/O pin switching rate, program location in memory and executed
       binary code.
       The current consumption is measured as described in Figure 14: Current consumption
       measurement scheme.
       All Run-mode current consumption measurements given in this section are performed with a
       reduced code that gives a consumption equivalent to Dhrystone 2.1 code.

       Maximum current consumption

       The MCU is placed under the following conditions:
        All I/O pins are in input mode with a static value at VDD or VSS (no load)
        All peripherals are disabled except when explicitly mentioned
        The Flash memory access time is adjusted to the fHCLK frequency (0 wait state from 0

             to 24 MHz, 1 wait state from 24 to 48 MHz and 2 wait states above)
        Prefetch in ON (reminder: this bit must be set before clock setting and bus prescaling)
        When the peripherals are enabled fPCLK1 = fHCLK/2, fPCLK2 = fHCLK

       The parameters given in Table 13, Table 14 and Table 15 are derived from tests performed
       under ambient temperature and VDD supply voltage conditions summarized in Table 9.

                          Doc ID 13587 Rev 12                                                      39/96
Electrical characteristics                                           STM32F103x8, STM32F103xB

       Table 13.  Maximum current consumption in Run mode, code with data processing
         Symbol   running from Flash

                  Parameter          Conditions           fHCLK                   Max(1)      Unit
                                                                     TA = 85 C TA = 105 C

                                                 72 MHz                           50    50.3

                                                 48 MHz                           36.1  36.2

                                     External clock(2), all 36 MHz                28.6  28.7

                                     peripherals enabled 24 MHz                   19.9  20.1

                                                 16 MHz                           14.7  14.9

                  Supply current in              8 MHz                            8.6   8.9
                  Run mode                                                                            mA
       IDD                                       72 MHz                           32.8
                                                                                        32.9

                                                 48 MHz                           24.4  24.5

                                     External clock(2), all 36 MHz                19.8  19.9

                                     peripherals disabled 24 MHz                  13.9  14.2

                                                 16 MHz                           10.7  11

                                                 8 MHz                            6.8   7.1

       1. Based on characterization, not tested in production.
       2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

       Table 14. Maximum current consumption in Run mode, code with data processing
                        running from RAM

       Symbol Parameter              Conditions  fHCLK                            Max(1)      Unit
                                                                     TA = 85 C TA = 105 C

                                                 72 MHz                           48    50

                                                 48 MHz                           31.5  32

                              External clock(2), all 36 MHz                       24    25.5
                              peripherals enabled 24 MHz
                                                                                  17.5  18

                                                 16 MHz                           12.5  13
                                                 8 MHz
                  Supply                         72 MHz                           7.5   8
                                                 48 MHz
       IDD        current in                                                      29    29.5  mA

                  Run mode

                                                                                  20.5  21

                              External clock(2), all 36 MHz                       16    16.5
                              peripherals disabled 24 MHz
                                                                                  11.5  12

                                                 16 MHz                           8.5   9

                                                 8 MHz                            5.5   6

       1. Based on characterization, tested in production at VDD max, fHCLK max.
       2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

40/96                                Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                     Electrical characteristics

Figure 15. Typical current consumption in Run mode versus frequency (at 3.6 V) -
                 code with data processing running from RAM, peripherals enabled

Consumption (mA)  45                                              72 MHz
                  40                                              36 MHz
                  35                                              16 MHz
                  30                                              8 MHz
                  25
                  20             0  25  70               85  105
                  15
                  10

                   5
                   0

                            -40

                                    Temperature (C)

Figure 16. Typical current consumption in Run mode versus frequency (at 3.6 V) -
                 code with data processing running from RAM, peripherals disabled

                  30

                  25

Consumption (mA)  20

                                                                  72 MHz

                  15                                              36 MHz

                                                                  16 MHz

                                                                  8 MHz

                  10

                  5

                  0              0  25  70               85  105
                           -40

                                    Temperature (C)

                                    Doc ID 13587 Rev 12                   41/96
Electrical characteristics                                    STM32F103x8, STM32F103xB

       Table 15. Maximum current consumption in Sleep mode, code running from Flash
                        or RAM

       Symbol Parameter        Conditions  fHCLK                          Max(1)                           Unit
                                                              TA = 85 C TA = 105 C

                                           72 MHz             30    32

                                           48 MHz             20    20.5

                               External clock(2), all 36 MHz  15.5  16

                               peripherals enabled 24 MHz     11.5  12

                                           16 MHz             8.5   9

       IDD  Supply current in              8 MHz              5.5   6
            Sleep mode                                                           mA
                                           72 MHz             7.5
                                                                    8

                                           48 MHz             6     6.5

                               External clock(2), all 36 MHz  5     5.5

                               peripherals disabled 24 MHz    4.5   5

                                           16 MHz             4     4.5

                                           8 MHz              3     4

       1. based on characterization, tested in production at VDD max, fHCLK max with peripherals enabled.
       2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

42/96                          Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                        Electrical characteristics

Table 16. Typical and maximum current consumptions in Stop and Standby modes

                                                                                        Typ(1)          Max

Symbol Parameter                           Conditions                 VDD/VBAT VDD/VBAT VDD/VBAT TA = TA = Unit
                                                                       = 2.0 V = 2.4 V = 3.3 V 85 C 105 C

                  Regulator in Run mode, low-speed

                  and high-speed internal RC                                     -      23.5    24   200 370
                  oscillators and high-speed oscillator
                                                                                        13.5
     Supply current OFF (no independent watchdog)                                       2.6
                                                                                        2.4
     in Stop mode Regulator in Low Power mode, low-                                     1.7
                                                                                        1.1
                  speed and high-speed internal RC                               -              14   180 340
                  oscillators and high-speed oscillator

IDD               OFF (no independent watchdog)

                  Low-speed internal RC oscillator and                           -              3.4  -                       - A
                  independent watchdog ON

     Supply current Low-speed internal RC oscillator                             -              3.2  -                       -
     in Standby ON, independent watchdog OFF

     mode         Low-speed internal RC oscillator and

                  independent watchdog OFF, low-                                 -              2    4                       5

                  speed oscillator and RTC OFF

     Backup

IDD_VBAT domain supply Low-speed oscillator and RTC ON                           0.9            1.4 1.9(2) 2.2

     current

1. Typical values are measured at TA = 25 C.
2. Based on characterization, not tested in production.

Figure 17. Typical current consumption on VBAT with RTC on versus temperature at different
                 VBAT values

                                      2.5

                  Consumption ( A )    2                                                       2V
                                      1.5                                                       2.4 V
                                                        25 C  70 C             85 C  105 C  3V
                                        1                                                       3.6 V
                                      0.5
                                                                                                                    ai17351
                                        0
                                                40 C

                                                               Temperature (C)

                                                        Doc ID 13587 Rev 12                                                     43/96
Electrical characteristics                                                                  STM32F103x8, STM32F103xB

Figure 18. Typical current consumption in Stop mode with regulator in Run mode versus
                 temperature at VDD = 3.3 V and 3.6 V

                         300

                         250

       Consumption (A)  200
                                                                                                                                                          3.3 V

                         150
                                                                                                                                                          3.6 V

                         100

                         50

                                           0

                                                  -45          25      70               90  110

                                                                   Temperature (C)

Figure 19. Typical current consumption in Stop mode with regulator in Low-power mode versus
                 temperature at VDD = 3.3 V and 3.6 V

                300

                                           250

                         Consumption (A)  200
                                                                                                                                                         3.3 V

                                           150
                                                                                                                                                         3.6 V

                                           100

                                              50

                                              0             0      25      70           85  105
                                                       -40

                                                                   Temperature (C)

44/96                                                              Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                   Electrical characteristics

Figure 20. Typical current consumption in Standby mode versus temperature at
                 VDD = 3.3 V and 3.6 V

                  4.5

                  4

                  3.5

Consumption (A)  3

                  2.5                                                         3.3 V
                                                                              3.6 V
                  2

                  1.5

                  1

                  0.5

                  0                   25 C  85 C         105 C
                              45 C

                                      Temperature (C)

                  Typical current consumption

                  The MCU is placed under the following conditions:
                   All I/O pins are in input mode with a static value at VDD or VSS (no load).
                   All peripherals are disabled except if it is explicitly mentioned.
                   The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1

                        wait state from 24 to 48 MHz and 2 wait states above).
                   Ambient temperature and VDD supply voltage conditions summarized in Table 9.
                   Prefetch is ON (Reminder: this bit must be set before clock setting and bus prescaling)
                   When the peripherals are enabled fPCLK1 = fHCLK/4, fPCLK2 = fHCLK/2, fADCCLK =

                        fPCLK2/4

                                      Doc ID 13587 Rev 12                            45/96
Electrical characteristics                              STM32F103x8, STM32F103xB

       Table 17. Typical current consumption in Run mode, code with data processing
                        running from Flash

                                                                    Typ(1)

       Symbol Parameter     Conditions         fHCLK All peripherals All peripherals Unit

                                                        enabled(2)          disabled

                                               72 MHz   36                  27

                                               48 MHz   24.2                18.6

                                               36 MHz   19                  14.8

                                               24 MHz   12.9                10.1

                                               16 MHz   9.3                 7.4

                            External clock(3)  8 MHz    5.5                 4.6                             mA

                                               4 MHz    3.3                 2.8

                                               2 MHz    2.2                 1.9

                                               1 MHz    1.6                 1.45

                                               500 kHz  1.3                 1.25

            Supply                             125 kHz  1.08                1.06

       IDD  current in                         64 MHz   31.4                23.9

            Run mode

                                               48 MHz   23.5                17.9

                                               36 MHz   18.3                14.1

                            Running on high    24 MHz   12.2                9.5

                            speed internal RC 16 MHz    8.5                 6.8

                            (HSI), AHB         8 MHz    4.9                 4                               mA
                            prescaler used to

                            reduce the         4 MHz    2.7                 2.2

                            frequency          2 MHz    1.6                 1.4

                                               1 MHz    1.02                0.9

                                               500 kHz  0.73                0.67

                                               125 kHz  0.5                 0.48

       1. Typical values are measures at TA = 25 C, VDD = 3.3 V.
       2. Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this

            consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

       3. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

46/96                       Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                           Electrical characteristics

Table 18. Typical current consumption in Sleep mode, code running from Flash or
                 RAM

                                                                   Typ(1)

Symbol Parameter          Conditions          fHCLK All peripherals All peripherals Unit

                                                       enabled(2)          disabled

                                              72 MHz   14.4                5.5
                                                                           3.9
                                              48 MHz   9.9                 3.1
                                                                           2.3
                                              36 MHz   7.6                 1.8
                                                                           1.2
                                              24 MHz   5.3                 1.1
                                                                             1
                                              16 MHz   3.8                 0.98
                                                                           0.96
                          External clock(3)   8 MHz    2.1                 0.95

                                              4 MHz    1.6                                mA
                                                                           4.4
                                              2 MHz    1.3                 3.3
                                                                           2.5
                                              1 MHz    1.11                1.8
                                                                           1.2
                                              500 kHz  1.04                0.6
                                                                           0.5
     Supply                                   125 kHz  0.98                0.47
                                                                           0.44
IDD  current in                                                            0.42
                                                                           0.41
     Sleep mode                               64 MHz   12.3

                                              48 MHz   9.3

                                              36 MHz   7

                                              24 MHz   4.8

                          Running on high     16 MHz   3.2
                          speed internal RC

                          (HSI), AHB prescaler 8 MHz   1.6

                          used to reduce the  4 MHz    1

                          frequency

                                              2 MHz    0.72

                                              1 MHz    0.56

                                              500 kHz  0.49

                                              125 kHz  0.43

1. Typical values are measures at TA = 25 C, VDD = 3.3 V.
2. Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this

     consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

3. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                          Doc ID 13587 Rev 12                                                        47/96
Electrical characteristics                                   STM32F103x8, STM32F103xB

       On-chip peripheral current consumption

       The current consumption of the on-chip peripherals is given in Table 19. The MCU is placed
       under the following conditions:
        all I/O pins are in input mode with a static value at VDD or VSS (no load)
        all peripherals are disabled unless otherwise mentioned
        the given value is calculated by measuring the current consumption

             with all peripherals clocked off
             with only one peripheral clocked on
        ambient operating temperature and VDD supply voltage conditions summarized in
             Table 6

       Table 19. Peripheral current consumption(1)

                            Peripheral  Typical consumption at 25 C  Unit

       APB1                 TIM2                             1.2
       APB2                 TIM3                             1.2
                            TIM4                             0.9
                            SPI2                             0.2
                            USART2                           0.35
                            USART3
                            I2C1                                                                mA
                            I2C2                             0.35
                            USB                              0.39
                            CAN                              0.39
                            GPIO A                           0.65
                            GPIO B                           0.72
                            GPIO C                           0.47
                            GPIO D                           0.47
                            GPIO E                           0.47
                            ADC1(2)                          0.47
                            ADC2                             0.47
                            TIM1
                            SPI1                                                                mA
                            USART1                           1.81
                                                             1.78
                                                             1.6
                                                             0.43
                                                             0.85

       1. fHCLK = 72 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, default prescaler value for each peripheral.
       2. Specific conditions for ADC: fHCLK = 56 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, fADCCLK = fAPB2/4, ADON bit

            in the ADC_CR2 register is set to 1.

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STM32F103x8, STM32F103xB                                                       Electrical characteristics

5.3.6  External clock source characteristics

       High-speed external user clock generated from an external source

       The characteristics given in Table 20 result from tests performed using an high-speed
       external clock source, and under ambient temperature and supply voltage conditions
       summarized in Table 9.

       Table 20. High-speed external user clock characteristics

       Symbol                Parameter                     Conditions Min Typ Max Unit

       fHSE_ext  User external clock source                                    1      8  25 MHz
                 frequency(1)

       VHSEH     OSC_IN input pin high level voltage                      0.7VDD           VDD
       VHSEL     OSC_IN input pin low level voltage                         VSS                         V

                                                                                         0.3VDD

       tw(HSE)   OSC_IN high or low time(1)                                    16
       tw(HSE)   OSC_IN rise or fall time(1)                                                                     ns
                 OSC_IN input capacitance(1)
        tr(HSE)                                                                                      20
        tf(HSE)
                                                                                      5       pF
       Cin(HSE)

       DuCy(HSE) Duty cycle                                                    45        55   %

       IL        OSC_IN Input leakage current              VSS  VIN  VDD                 1 A

       1. Guaranteed by design, not tested in production.

       Low-speed external user clock generated from an external source

       The characteristics given in Table 21 result from tests performed using an low-speed
       external clock source, and under ambient temperature and supply voltage conditions
       summarized in Table 9.

       Table 21. Low-speed external user clock characteristics

       Symbol             Parameter                        Conditions     Min      Typ   Max Unit

       fLSE_ext  User External clock source                                        32.768 1000 kHz
                 frequency(1)

       VLSEH     OSC32_IN input pin high level                            0.7VDD           VDD
       VLSEL     voltage                                                    VSS                         V

                 OSC32_IN input pin low level                                            0.3VDD
                 voltage

       tw(LSE)   OSC32_IN high or low time(1)                             450
       tw(LSE)
                                                                                                    ns
       tr(LSE)   OSC32_IN rise or fall time(1)                                           50
       tf(LSE)

       Cin(LSE) OSC32_IN input capacitance(1)                                      5          pF

       DuCy(LSE) Duty cycle                                               30             70   %

       IL        OSC32_IN Input leakage                    VSS  VIN  VDD                 1   A
                 current

       1. Guaranteed by design, not tested in production.

                             Doc ID 13587 Rev 12                                              49/96
Electrical characteristics                           STM32F103x8, STM32F103xB

       Figure 21. High-speed external clock source AC timing diagram

       VHSEH   90%
        VHSEL  10%

                       tr(HSE)            tf(HSE)    tW(HSE)           tW(HSE) t
                                THSE                                     ai14143
                                                        IL
               EXTER NAL        fHSE_ext                  STM32F103xx

               CLOCK SOURC E              OSC _IN

       Figure 22. Low-speed external clock source AC timing diagram

       VLSEH   90%
        VLSEL  10%

                       tr(LSE)            tf(LSE)    tW(LSE)           tW(LSE) t
                                TLSE

               EXTER NAL        fLSE_ext  OSC32_IN   IL
               CLOCK SOURC E                          STM32F103xx

                                                                       ai14144b

       High-speed external clock generated from a crystal/ceramic resonator

       The high-speed external (HSE) clock can be supplied with a 4 to 16 MHz crystal/ceramic
       resonator oscillator. All the information given in this paragraph are based on characterization
       results obtained with typical external components specified in Table 22. In the application,
       the resonator and the load capacitors have to be placed as close as possible to the oscillator
       pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
       resonator manufacturer for more details on the resonator characteristics (frequency,
       package, accuracy).

50/96                           Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                  Electrical characteristics

Table 22. HSE 4-16 MHz oscillator characteristics(1) (2)

Symbol                    Parameter                    Conditions         Min Typ Max Unit

fOSC_IN Oscillator frequency                                              4   8 16 MHz

RF Feedback resistor                                                          200                k

        Recommended load capacitance

C       versus equivalent serial                       RS = 30                30                 pF

        resistance of the crystal (RS)(3)

i2      HSE driving current                VDD = 3.3 V, VIN = VSS                       1 mA
                                               with 30 pF load

    gm Oscillator transconductance                           Startup      25                     mA/V
tSU(HSE(4) startup time                                                                           ms
                                                       VDD is stabilized      2

1. Resonator characteristics given by the crystal/ceramic resonator manufacturer.

2. Based on characterization, not tested in production.

3. The relatively low value of the RF resistor offers a good protection against issues resulting from use in a
     humid environment, due to the induced leakage and the bias condition change. However, it is
     recommended to take this point into account if the MCU is used in tough humidity conditions.

4. tSU(HSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 8 MHz
     oscillation is reached. This value is measured for a standard crystal resonator and it can vary significantly
     with the crystal manufacturer

For CL1 and CL2, it is recommended to use high-quality external ceramic capacitors in the
5 pF to 25 pF range (typ.), designed for high-frequency applications, and selected to match

the requirements of the crystal or resonator (see Figure 23). CL1 and CL2 are usually the
same size. The crystal manufacturer typically specifies a load capacitance which is the

series combination of CL1 and CL2. PCB and MCU pin capacitance must be included (10 pF
can be used as a rough estimate of the combined pin and board capacitance) when sizing

CL1 and CL2. Refer to the application note AN2867 "Oscillator design guide for ST
microcontrollers" available from the ST website www.st.com.

Figure 23. Typical application with an 8 MHz crystal

        Resonator with
        integrated capacitors

                          CL1

                               8 MH z     OSC_IN                Bias             fHS E
                               resonator                 RF  controlled   STM32F103xx

                                          OSC_OU T              gain

                          CL2  REXT(1)

                                                                                        ai14145

1. REXT value depends on the crystal characteristics.

Low-speed external clock generated from a crystal/ceramic resonator

The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic
resonator oscillator. All the information given in this paragraph are based on characterization
results obtained with typical external components specified in Table 23. In the application,
the resonator and the load capacitors have to be placed as close as possible to the oscillator
pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
resonator manufacturer for more details on the resonator characteristics (frequency,
package, accuracy).

                               Doc ID 13587 Rev 12                                               51/96
Electrical characteristics                                                            STM32F103x8, STM32F103xB

          Table 23. LSE oscillator characteristics (fLSE = 32.768 kHz) (1)

          Symbol            Parameter                                     Conditions         Min Typ Max Unit

          RF Feedback resistor                                                                            5  M

                     Recommended load capacitance                         RS = 30 k                          15 pF
          C(2) versus equivalent serial

                     resistance of the crystal (RS)(3)

          I2      LSE driving current                   VDD = 3.3 V, VIN = VSS                               1.4 A

              gm Oscillator Transconductance                                                 5               A/V
          tSU(LSE)(4) startup time                                                                             s
                                                                          VDD is stabilized               3

          1. Based on characterization, not tested in production.

          2. Refer to the note and caution paragraphs below the table, and to the application note AN2867 "Oscillator
               design guide for ST microcontrollers.

          3. The oscillator selection can be optimized in terms of supply current using an high quality resonator with
               small RS value for example MSIV-TIN32.768kHz. Refer to crystal manufacturer for more details

          4. tSU(LSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 32.768
               kHz oscillation is reached. This value is measured for a standard crystal resonator and it can vary
               significantly with the crystal manufacturer

Note:     For CL1 and CL2 it is recommended to use high-quality ceramic capacitors in the 5 pF to
Caution:  15 pF range selected to match the requirements of the crystal or resonator. CL1 and CL2, are
          usually the same size. The crystal manufacturer typically specifies a load capacitance which

          is the series combination of CL1 and CL2.
          Load capacitance CL has the following formula: CL = CL1 x CL2 / (CL1 + CL2) + Cstray where
          Cstray is the pin capacitance and board or trace PCB-related capacitance. Typically, it is
          between 2 pF and 7 pF.

          To avoid exceeding the maximum value of CL1 and CL2 (15 pF) it is strongly recommended
          to use a resonator with a load capacitance CL  7 pF. Never use a resonator with a load
          capacitance of 12.5 pF.

          Example: if you choose a resonator with a load capacitance of CL = 6 pF, and Cstray = 2 pF,
          then CL1 = CL2 = 8 pF.

          Figure 24. Typical application with a 32.768 kHz crystal

              Resonator with                           OSC32_IN              Bias                   fLSE
              integrated capacitors                                   RF  controlled         STM32F103xx

                             CL1                       OSC32_OU T            gain

                                          32.768 kH z
                                          resonator

                             CL2

                                                                                                             ai14146

5.3.7     Internal clock source characteristics

          The parameters given in Table 24 are derived from tests performed under ambient
          temperature and VDD supply voltage conditions summarized in Table 9.

52/96                                  Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                Electrical characteristics

High-speed internal (HSI) RC oscillator

Table 24. HSI oscillator characteristics(1)

Symbol       Parameter                              Conditions          Min Typ Max Unit

fHSI         Frequency                                                        8                            MHz

                                   User-trimmed with the RCC_CR                      1(3)                  %
                                   register(2)

             Accuracy of the HSI                    TA = 40 to 105 C   2           2.5 %
                                                    TA = 10 to 85 C   1.5
ACCHSI       oscillator            Factory-         TA = 0 to 70 C     1.3          2.2 %
tsu(HSI)(4)                        calibrated(4)    TA = 25 C          1.1
                                                                                      2                    %
                                                                          1
                                                                                      1.8 %

             HSI oscillator                                                           2 s
             startup time

IDD(HSI)(4)  HSI oscillator power                                             80 100 A
             consumption

1. VDD = 3.3 V, TA = 40 to 105 C unless otherwise specified.
2. Refer to application note AN2868 "STM32F10xxx internal RC oscillator (HSI) calibration" available from

     the ST website www.st.com.

3. Guaranteed by design, not tested in production.

4. Based on characterization, not tested in production.

Low-speed internal (LSI) RC oscillator

Table 25. LSI oscillator characteristics (1)

Symbol                       Parameter                          Min     Typ      Max Unit

  fLSI(2)    Frequency                                          30      40       60        kHz
tsu(LSI)(3)  LSI oscillator startup time
IDD(LSI)(3)  LSI oscillator power consumption                                    85                        s

                                                                        0.65     1.2       A

1. VDD = 3 V, TA = 40 to 105 C unless otherwise specified.
2. Based on characterization, not tested in production.

3. Guaranteed by design, not tested in production.

Wakeup time from low-power mode

The wakeup times given in Table 26 is measured on a wakeup phase with a 8-MHz HSI RC
oscillator. The clock source used to wake up the device depends from the current operating
mode:

Stop or Standby mode: the clock source is the RC oscillator

Sleep mode: the clock source is the clock that was set before entering Sleep mode.

All timings are derived from tests performed under ambient temperature and VDD supply
voltage conditions summarized in Table 9.

                             Doc ID 13587 Rev 12                                                           53/96
Electrical characteristics                                               STM32F103x8, STM32F103xB

       Table 26. Low-power mode wakeup timings

               Symbol                                    Parameter               Typ     Unit

       tWUSLEEP(1)          Wakeup from Sleep mode                               1.8     s

               tWUSTOP(1)   Wakeup from Stop mode (regulator in run mode)        3.6

                            Wakeup from Stop mode (regulator in low power                        s
                            mode)                                                5.4

       tWUSTDBY(1)          Wakeup from Standby mode                             50      s

       1. The wakeup times are measured from the wakeup event to the point in which the user application code
            reads the first instruction.

5.3.8  PLL characteristics
5.3.9
       The parameters given in Table 27 are derived from tests performed under ambient
       temperature and VDD supply voltage conditions summarized in Table 9.

       Table 27. PLL characteristics

       Symbol               Parameter                           Min(1)    Value  Max(1)  Unit
                                                                         Typ

                            PLL input clock(2)                        1  8.0     25      MHz
                            PLL input clock duty cycle
       fPLL_IN                                                      40           60      %

       fPLL_OUT             PLL multiplier output clock             16           72      MHz

       tLOCK                PLL lock time                                        200     s

       Jitter               Cycle-to-cycle jitter                                300     ps

       1. Based on characterization, not tested in production.

       2. Take care of using the appropriate multiplier factors so as to have PLL input clock values compatible with
            the range defined by fPLL_OUT.

       Memory characteristics

       Flash memory

       The characteristics are given at TA = 40 to 105 C unless otherwise specified.

       Table 28. Flash memory characteristics

       Symbol               Parameter                    Conditions      Min(1) Typ Max(1) Unit

        tprog    16-bit programming time           TA40 to +105 C      40 52.5 70                            s
       tERASE    Page (1 KB) erase time            TA 40 to +105 C
                 Mass erase time                   TA 40 to +105 C     20              40 ms
         tME
                                                                         20              40 ms

54/96                                      Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                Electrical characteristics

        Table 28. Flash memory characteristics (continued)

        Symbol  Parameter                                   Conditions  Min(1) Typ Max(1) Unit

                                   Read mode                                20 mA

                                   fHCLK = 72 MHz with 2 wait
                                   states, VDD = 3.3 V

        IDD Supply current         Write / Erase modes                      5            mA
                                   fHCLK = 72 MHz, VDD = 3.3 V

                                   Power-down mode / Halt,                  50 A
                                   VDD = 3.0 to 3.6 V

        Vprog Programming voltage                                       2   3.6          V

        1. Guaranteed by design, not tested in production.

        Table 29. Flash memory endurance and data retention

        Symbol Parameter           Conditions                                     Value  Unit
                                                                        Min(1) Typ Max

        NEND Endurance      TA = 40 to +85 C (6 suffix versions)      10               kcycles
                            TA = 40 to +105 C (7 suffix versions)                       Years

                            1 kcycle(2) at TA = 85 C                   30

        tRET Data retention 1 kcycle(2) at TA = 105 C                  10

                            10 kcycles(2) at TA = 55 C                 20

        1. Based on characterization, not tested in production.

        2. Cycling performed over the whole temperature range.

5.3.10  EMC characteristics

        Susceptibility tests are performed on a sample basis during device characterization.

        Functional EMS (electromagnetic susceptibility)

        While a simple application is executed on the device (toggling 2 LEDs through I/O ports). the
        device is stressed by two electromagnetic events until a failure occurs. The failure is
        indicated by the LEDs:
         Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

              a functional disturbance occurs. This test is compliant with the IEC 61000-4-2 standard.
         FTB: A Burst of Fast Transient voltage (positive and negative) is applied to VDD and

              VSS through a 100 pF capacitor, until a functional disturbance occurs. This test is
              compliant with the IEC 61000-4-4 standard.

        A device reset allows normal operations to be resumed.

        The test results are given in Table 30. They are based on the EMS levels and classes
        defined in application note AN1709.

                                   Doc ID 13587 Rev 12                                   55/96
Electrical characteristics                                     STM32F103x8, STM32F103xB

       Table 30. EMS characteristics

       Symbol               Parameter                                     Conditions             Level/
                                                                                                 Class

       VFESD   Voltage limits to be applied on any I/O pin to  VDD 3.3 V, TA +25 C,             2B
               induce a functional disturbance                 fHCLK 72 MHz

                                                               conforms to IEC 61000-4-2

               Fast transient voltage burst limits to be       VDD3.3 V, TA +25 C,

       VEFTB applied through 100 pF on VDD and VSS             fHCLK 72 MHz                      4A

               pins to induce a functional disturbance         conforms to IEC 61000-4-4

       Designing hardened software to avoid noise problems

       EMC characterization and optimization are performed at component level with a typical
       application environment and simplified MCU software. It should be noted that good EMC
       performance is highly dependent on the user application and the software in particular.

       Therefore it is recommended that the user applies EMC software optimization and
       prequalification tests in relation with the EMC level requested for his application.

       Software recommendations

       The software flowchart must include the management of runaway conditions such as:
        Corrupted program counter
        Unexpected reset
        Critical Data corruption (control registers...)

       Prequalification trials

       Most of the common failures (unexpected reset and program counter corruption) can be
       reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1
       second.

       To complete these trials, ESD stress can be applied directly on the device, over the range of
       specification values. When unexpected behavior is detected, the software can be hardened
       to prevent unrecoverable errors occurring (see application note AN1015).

       Electromagnetic Interference (EMI)

       The electromagnetic field emitted by the device are monitored while a simple application is
       executed (toggling 2 LEDs through the I/O ports). This emission test is compliant with
       IEC 61967-2 standard which specifies the test board and the pin loading.

       Table 31. EMI characteristics

       Symbol Parameter     Conditions                       Monitored     Max vs. [fHSE/fHCLK]  Unit
                                                          frequency band   8/48 MHz 8/72 MHz

                                                          0.1 to 30 MHz      12           12

                            VDD 3.3 V, TA 25 C,            30 to 130 MHz    22           19 dBV
                                                          130 MHz to 1GHz    23
       SEMI    Peak level   LQFP100 package
                            compliant with
                                                                                          29
                            IEC 61967-2

                                                          SAE EMI Level      4            4      -

56/96                       Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                    Electrical characteristics

5.3.11  Absolute maximum ratings (electrical sensitivity)

        Based on three different tests (ESD, LU) using specific measurement methods, the device is
        stressed in order to determine its performance in terms of electrical sensitivity.

        Electrostatic discharge (ESD)

        Electrostatic discharges (a positive then a negative pulse separated by 1 second) are
        applied to the pins of each sample according to each pin combination. The sample size
        depends on the number of supply pins in the device (3 parts (n+1) supply pins). This test
        conforms to the JESD22-A114/C101 standard.

        Table 32. ESD absolute maximum ratings

        Symbol            Ratings                Conditions              Class Maximum value(1) Unit

        VESD(HBM)  Electrostatic discharge       TA +25 C               2  2000
                   voltage (human body model)    conforming to                                   V

                                                 JESD22-A114                500

                        Electrostatic discharge  TA +25 C
                                                 conforming to II
        VESD(CDM) voltage (charge device
                        model)                   JESD22-C101

        1. Based on characterization results, not tested in production.

        Static latch-up

        Two complementary static tests are required on six parts to assess the latch-up
        performance:
         A supply overvoltage is applied to each power supply pin
         A current injection is applied to each input, output and configurable I/O pin

        These tests are compliant with EIA/JESD 78A IC latch-up standard.

        Table 33. Electrical sensitivities

        Symbol     Parameter                            Conditions                        Class
                                                                                         II level A
        LU         Static latch-up class TA +105 C conforming to JESD78A

                                   Doc ID 13587 Rev 12                                   57/96
Electrical characteristics                                                              STM32F103x8, STM32F103xB

5.3.12 I/O port characteristics

        General input/output characteristics

        Unless otherwise specified, the parameters given in Table 34 are derived from tests
        performed under the conditions summarized in Table 9. All I/Os are CMOS and TTL
        compliant.

Table 34. I/O static characteristics

Symbol  Parameter                             Conditions           Min                  Typ  Max                          Unit

          Standard I/O input low level                                0.5                   0.28 (VDD2)+0.8
VIL voltage                                                           0.5                   0.32 (VDD2)+0.75
                                                              0.41 (VDD2)+1.3
          I/O FT(1) input low level voltage                    0.42 (VDD2)+1                                              V
                                                                       200                         VDD+0.5
          Standard I/O input high level                           5% VDD(3)
VIH voltage                                                                                            5.5
                                                                                                                          mV
          I/O FT(1) input high level voltage
                                                                                                                          mV
          Standard IO Schmitt trigger
          voltage hysteresis(2)
Vhys
          IO FT Schmitt trigger voltage
          hysteresis(2)

Ilkg Input leakage current (4)                VSS  VIN  VDD                                  1
                                               Standard I/Os                                                   A

                                                   VIN= 5 V                                  3
                                                    I/O FT

RPU     Weak pull-up equivalent               VIN VSS              30                   40   50                           k
        resistor(5)

RPD     Weak pull-down equivalent             VIN VDD              30                   40   50                           k
        resistor(5)

CIO I/O pin capacitance                                                                 5                                 pF

1. FT = 5V tolerant. To sustain a voltage higher than VDD+0.5 the internal pull-up/pull-down resistors must be disabled.
2. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization, not tested in production.

3. With a minimum of 100 mV.

4. Leakage could be higher than max. if negative current is injected on adjacent pins.

5. Pull-up and pull-down resistors are designed with a true resistance in series with a switchable PMOS/NMOS. This

   MOS/NMOS contribution to the series resistance is minimum (~10% order).

        All I/Os are CMOS and TTL compliant (no software configuration required). Their
        characteristics cover more than the strict CMOS-technology or TTL parameters. The
        coverage of these requirements is shown in Figure 25 and Figure 26 for standard I/Os, and
        in Figure 27 and Figure 28 for 5 V tolerant I/Os.

58/96                                         Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                               Electrical characteristics
Figure 25. Standard I/O input characteristics - CMOS port

6)(6),6

                 #-/3STANDARDREQUIREMENT6  )(6$$       6)(6$$
           
                                                                  
                                                         
                                                                               )NPUTRANGE
7)(MIN                                                                       NOTGUARANTEED

7),MAX                                                                               6$$6

                 #-/3STANDARDREQUIREMENT6 ),6$$        6),6$$
                                AIB

                                                                       

Figure 26. Standard I/O input characteristics - TTL port

6)(6),6

7)(MIN               44,REQUIREMENTS 6)( 6                                   )NPUTRANGE
                                                     6)(6$$

                                                                             NOTGUARANTEED

7),MAX                                                                     

                                                         6),6$$

                     44,REQUIREMENTS 6),6

                                                                             6$$6

                                                                             AI

                                           Doc ID 13587 Rev 12                           59/96
Electrical characteristics                                                                                          STM32F103x8, STM32F103xB
Figure 27. 5 V tolerant I/O input characteristics - CMOS port

       6)(6),6

                       #-/3STANDARDREQUIREMENTS6 )(6$$                                         6)(6$$
              
                                                                                                                  
                                                                                                                          )NPUTRANGE

                                                                                                                          NOTGUARANTEED
                  
                                                                                               6),6$$

                       #-/3STANDARDREQUIRMENT6),6$$

                                                                                                                                                6$$6

                                                                                                                    
                                                                                                                                       6$$

                                                                                                                                                           AIB

Figure 28. 5 V tolerant I/O input characteristics - TTL port

       6)(6),6

                           44,REQUIREMENT6)(6

                                                      6)(
6$$
                                                         
                                                           6),
6$$

7)(MIN                                                                                                                    )NPUTRANGE
7),MAX                                                                                                                    NOTGUARANTEED

                           44,REQUIREMENTS6),6

                                                                                                                          6$$6

                                                                                                                          AI

                 Output driving current

                 The GPIOs (general-purpose inputs/outputs) can sink or source up to 8 mA, and sink or
                 source up to 20 mA (with a relaxed VOL/VOH).

                 In the user application, the number of I/O pins which can drive current must be limited to
                 respect the absolute maximum rating specified in Section 5.2:

                  The sum of the currents sourced by all the I/Os on VDD, plus the maximum Run
                       consumption of the MCU sourced on VDD, cannot exceed the absolute maximum rating
                       IVDD (see Table 7).

                  The sum of the currents sunk by all the I/Os on VSS plus the maximum Run
                       consumption of the MCU sunk on VSS cannot exceed the absolute maximum rating
                       IVSS (see Table 7).

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STM32F103x8, STM32F103xB                                           Electrical characteristics

Output voltage levels

Unless otherwise specified, the parameters given in Table 35 are derived from tests
performed under ambient temperature and VDD supply voltage conditions summarized in
Table 9. All I/Os are CMOS and TTL compliant.

Table 35. Output voltage characteristics

Symbol                    Parameter                  Conditions           Min     Max Unit

VOL(1)     Output low level voltage for an I/O pin   TTL port                     0.4
           when 8 pins are sunk at same time

                                                          IIO = +8 mA                                       V
                                                     2.7 V < VDD < 3.6 V VDD0.4
VOH(2)     Output high level voltage for an I/O pin
           when 8 pins are sourced at same time

VOL (1)    Output low level voltage for an I/O pin   CMOS port                    0.4
           when 8 pins are sunk at same time                                                 V

           Output high level voltage for an I/O pin  IIO =+ 8mA
           when 8 pins are sourced at same time
VOH (2)                                              2.7 V < VDD < 3.6 V  2.4

VOL(1)(3)  Output low level voltage for an I/O pin   IIO = +20 mA                 1.3
           when 8 pins are sunk at same time                                                 V

VOH(2)(3)  Output high level voltage for an I/O pin  2.7 V < VDD < 3.6 V VDD1.3
           when 8 pins are sourced at same time

VOL(1)(3)  Output low level voltage for an I/O pin   IIO = +6 mA                  0.4
           when 8 pins are sunk at same time                                                 V

VOH(2)(3)  Output high level voltage for an I/O pin  2 V < VDD < 2.7 V VDD0.4
           when 8 pins are sourced at same time

1. The IIO current sunk by the device must always respect the absolute maximum rating specified in Table 7
     and the sum of IIO (I/O ports and control pins) must not exceed IVSS.

2. The IIO current sourced by the device must always respect the absolute maximum rating specified in
     Table 7 and the sum of IIO (I/O ports and control pins) must not exceed IVDD.

3. Based on characterization data, not tested in production.

                          Doc ID 13587 Rev 12                                          61/96
Electrical characteristics                                   STM32F103x8, STM32F103xB

       Input/output AC characteristics

       The definition and values of input/output AC characteristics are given in Figure 29 and
       Table 36, respectively.

       Unless otherwise specified, the parameters given in Table 36 are derived from tests
       performed under the ambient temperature and VDD supply voltage conditions summarized
       in Table 9.

       Table 36. I/O AC characteristics(1)

       MODEx[1:0]           Symbol     Parameter             Conditions                              Min Max Unit
       bit value(1)

                     fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2 V to 3.6 V                        2 MHz

       10                   tf(IO)out  Output high to low                                                125(3)
                                       level fall time                                                              ns

                                       Output low to high    CL = 50 pF, VDD = 2 V to 3.6 V              125(3)
                                       level rise time
                            tr(IO)out                                                                      10 MHz

                     fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2 V to 3.6 V                     25(3)
                                                                                                                    ns
       01                   tf(IO)out  Output high to low
                                       level fall time                                                   25(3)

                                       Output low to high    CL = 50 pF, VDD = 2 V to 3.6 V
                                       level rise time
                            tr(IO)out

                                                                   CL = 30 pF, VDD = 2.7 V to 3.6 V      50 MHz
                     Fmax(IO)out Maximum frequency(2) CL = 50 pF, VDD = 2.7 V to 3.6 V                   30 MHz

                                                             CL = 50 pF, VDD = 2 V to 2.7 V              20 MHz

                                                             CL = 30 pF, VDD = 2.7 V to 3.6 V            5(3)

       11                   tf(IO)out  Output high to low    CL = 50 pF, VDD = 2.7 V to 3.6 V            8(3)
                                       level fall time

                                                             CL = 50 pF, VDD = 2 V to 2.7 V              12(3)
                                                             CL = 30 pF, VDD = 2.7 V to 3.6 V                      ns

                                                                                                         5(3)

                            tr(IO)out  Output low to high    CL = 50 pF, VDD = 2.7 V to 3.6 V            8(3)
                                       level rise time

                                                             CL = 50 pF, VDD = 2 V to 2.7 V              12(3)

                                       Pulse width of

       -                    tEXTIpw    external signals                                              10         ns
                                       detected by the EXTI

                                       controller

       1. The I/O speed is configured using the MODEx[1:0] bits. Refer to the STM32F10xxx reference manual for a
            description of GPIO Port configuration register.

       2. The maximum frequency is defined in Figure 29.

       3. Guaranteed by design, not tested in production.

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STM32F103x8, STM32F103xB                                                       Electrical characteristics
                 Figure 29. I/O AC characteristics definition

                                                       90%     10%
                                                50%
                                           10%                      50%
                                                                          90%

                    EXT ERNAL  tr(I O)out                                     tr(I O)out
                    O UTP UT                                   T
                    ON 50pF

                    Maximum fr equency is achieved if (tr + tf) 2/3) T and if the duty cycle is (45-55%)
                                                            when loaded by 50pF

                                                                                                          ai14131

5.3.13  NRST pin characteristics

        The NRST pin input driver uses CMOS technology. It is connected to a permanent pull-up
        resistor, RPU (see Table 34).

        Unless otherwise specified, the parameters given in Table 37 are derived from tests
        performed under the ambient temperature and VDD supply voltage conditions summarized
        in Table 9.

        Table 37. NRST pin characteristics

        Symbol                 Parameter                       Conditions Min Typ Max Unit

        VIL(NRST)(1) NRST Input low level voltage                              0.5               0.8
        VIH(NRST)(1) NRST Input high level voltage                               2                             V

                                                                                               VDD+0.5

        Vhys(NRST)  NRST Schmitt trigger voltage                                          200                      mV
                    hysteresis

        RPU         Weak pull-up equivalent resistor(2) VIN VSS                30         40              50       k

        VF(NRST)(1) NRST Input filtered pulse                                                             100 ns

        VNF(NRST)(1) NRST Input not filtered pulse                             300                                 ns

        1. Guaranteed by design, not tested in production.

        2. The pull-up is designed with a true resistance in series with a switchable PMOS. This PMOS contribution

           . to the series resistance must be minimum (~10% order)

                               Doc ID 13587 Rev 12                                                                 63/96
Electrical characteristics                                                         STM32F103x8, STM32F103xB
                 Figure 30. Recommended NRST pin protection

        External                            VDD
        reset circuit(1)

                            NRST(2)              RPU                                          Internal reset
                                                                                   Filter

                    0.1 F

                                                                                      STM32F10x

                                                                                                              ai14132d

        2. The reset network protects the device against parasitic resets.
        3. The user must ensure that the level on the NRST pin can go below the VIL(NRST) max level specified in

             Table 37. Otherwise the reset will not be taken into account by the device.

5.3.14  TIM timer characteristics

        The parameters given in Table 38 are guaranteed by design.
        Refer to Section 5.3.12: I/O port characteristics for details on the input/output alternate
        function characteristics (output compare, input capture, external clock, PWM output).

        Table 38. TIMx(1) characteristics

        Symbol            Parameter                   Conditions                   Min       Max              Unit

         tres(TIM)  Timer resolution time                                            1                        tTIMxCLK
                                                                                   13.9                          ns
           fEXT                                  fTIMxCLK = 72 MHz
         ResTIM                                                                                                 MHz
        tCOUNTER    Timer external clock                                           0         fTIMxCLK/2         MHz
                                                                                                  36             bit
                    frequency on CH1 to CH4 fTIMxCLK = 72 MHz                      0              16          tTIMxCLK
                                                                                                                 s
                    Timer resolution                                                           65536          tTIMxCLK
                                                                                                 910
                    16-bit counter clock period                                    1                              s

                    when internal clock is       fTIMxCLK = 72 MHz 0.0139
                    selected

        tMAX_COUNT Maximum possible count                                                65536 65536
                                                                fTIMxCLK = 72 MHz               59.6

        1. TIMx is used as a general term to refer to the TIM1, TIM2, TIM3 and TIM4 timers.

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STM32F103x8, STM32F103xB                                               Electrical characteristics

5.3.15  Communications interfaces

        I2C interface characteristics

        Unless otherwise specified, the parameters given in Table 39 are derived from tests
        performed under the ambient temperature, fPCLK1 frequency and VDD supply voltage
        conditions summarized in Table 9.

        The STM32F103xx performance line I2C interface meets the requirements of the standard
        I2C communication protocol with the following restrictions: the I/O pins SDA and SCL are
        mapped to are not "true" open-drain. When configured as open-drain, the PMOS connected
        between the I/O pin and VDD is disabled, but is still present.
        The I2C characteristics are described in Table 39. Refer also to Section 5.3.12: I/O port
        characteristics for more details on the input/output alternate function characteristics (SDA
        and SCL).

        Table 39. I2C characteristics

                                                            Standard mode I2C(1) Fast mode I2C(1)(2)

            Symbol        Parameter                                                                                    Unit

                                                            Min   Max  Min                             Max

            tw(SCLL)  SCL clock low time                    4.7        1.3
            tw(SCLH)  SCL clock high time
            tsu(SDA)  SDA setup time                                                                                   s
            th(SDA)   SDA data hold time
             tr(SDA)                                        4.0        0.6
             tr(SCL)  SDA and SCL rise time
             tf(SDA)                                        250        100
             tf(SCL)  SDA and SCL fall time
             th(STA)                                        0(3)       0(4)                            900(3)
                      Start condition hold time
            tsu(STA)  Repeated Start condition                    1000 20 + 0.1Cb 300                                  ns
                      setup time
                                                                  300                                  300

                                                            4.0        0.6

                                                                                                                       s

                                                            4.7        0.6

            tsu(STO) Stop condition setup time              4.0        0.6                                             s

        tw(STO:STA)   Stop to Start condition time          4.7        1.3                                             s
                      (bus free)

            Cb        Capacitive load for each bus                400                                  400             pF
                      line

        1. Guaranteed by design, not tested in production.

        2.  fPCLK1  must be higher   than 2 MHz to achieve  standard mode I2C frequencies. It   must   be higher than
            4 MHz   to achieve fast  mode I2C frequencies.  It must be a multiple of 10 MHz to  reach  the 400 kHz

            maximum I2C fast mode clock.

        3. The maximum hold time of the Start condition has only to be met if the interface does not stretch the low
             period of SCL signal.

        4. The device must internally provide a hold time of at least 300ns for the SDA signal in order to bridge the
             undefined region of the falling edge of SCL.

                                          Doc ID 13587 Rev 12                                                          65/96
Electrical characteristics                                                 STM32F103x8, STM32F103xB

       Figure 31. I2C bus AC waveforms and measurement circuit

                                              VDD       VDD

                                     4 .7 k 4 .7 k           100           STM32F10x
                                                             100           SDA
                  IC bus                                                  SCL

                                                                                      Start repeated

                  Start

                                                                           tsu(STA)                     Start

         SD A                        tr(SDA)            tsu(SDA)                                      tsu(STO:STA)
       tf(SDA)

                            th(STA)           tw(SCLL)            th(SDA)             Stop

       SCL                           tr(SCL)                      tf(SCL)                     tsu(STO)
            tw(SCLH)

                                                                                                        ai14133d

       1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

       Table 40.  SCL frequency (fPCLK1= 36 MHz.,VDD = 3.3 V)(1)(2)

                            fSCL (kHz)                                     I2C_CCR value
                                                                             RP = 4.7 k

                            400                                                       0x801E

                            300                                                       0x8028

                            200                                                       0x803C

                            100                                                       0x00B4

                            50                                                        0x0168

                            20                                                        0x0384

       1. RP = External pull-up resistance, fSCL = I2C speed,

       2. For speeds around 200 kHz, the tolerance on the achieved speed is of 5%. For other speed ranges, the
            tolerance on the achieved speed 2%. These variations depend on the accuracy of the external
            components used to design the application.

66/96                                         Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                  Electrical characteristics

SPI interface characteristics

Unless otherwise specified, the parameters given in Table 41 are derived from tests
performed under the ambient temperature, fPCLKx frequency and VDD supply voltage
conditions summarized in Table 9.

Refer to Section 5.3.12: I/O port characteristics for more details on the input/output alternate
function characteristics (NSS, SCK, MOSI, MISO).

Table 41.       SPI characteristics(1)               Conditions           Min Max Unit
   Symbol             Parameter

  fSCK          SPI clock frequency      Master mode                              18
1/tc(SCK)                                Slave mode                                         MHz

                                                                                  18

tr(SCK)         SPI clock rise and fall  Capacitive load: C = 30 pF               8       ns
tf(SCK)         time

DuCy(SCK)       SPI slave input  clock   Slave mode                       30      70      %
                duty cycle

tsu(NSS)(2) NSS setup time               Slave mode                       4tPCLK
                                                                          2tPCLK
th(NSS)(2) NSS hold time                 Slave mode

tw(SCKH)(2)     SCK high and low time    Master mode, fPCLK = 36 MHz,     50      60
tw(SCKL)(2)                              presc = 4

tsu(MI) (2)                              Master mode                      5
tsu(SI)(2)                               Slave mode
                Data input setup time

                                                                          5

th(MI) (2)                               Master mode                      5
th(SI)(2)                                Slave mode
                Data input hold time

                                                                          4               ns

ta(SO)(2)(3)    Data output access       Slave mode, fPCLK = 20 MHz       0       3tPCLK
                time

tdis(SO)(2)(4)  Data output disable      Slave mode                       2       10
                time

tv(SO) (2)(1) Data output valid time Slave mode (after enable edge)               25

tv(MO)(2)(1) Data output valid time Master mode (after enable edge)               5

th(SO)(2)                                Slave mode (after enable edge)   15

th(MO)(2)       Data output hold time

                                         Master mode (after enable edge)  2

1. Remapped SPI1 characteristics to be determined.

2. Based on characterization, not tested in production.

3. Min time is for the minimum time to drive the output and the max time is for the maximum time to validate
     the data.

4. Min time is for the minimum time to invalidate the output and the max time is for the maximum time to put
     the data in Hi-Z

                                     Doc ID 13587 Rev 12                                  67/96
Electrical characteristics                                                                       STM32F103x8, STM32F103xB
Figure 32. SPI timing diagram - slave mode and CPHA = 0

           NSS input                           tc(SCK)

            CPHA= 0                  tSU(NSS)                                                    th(NSS)
            CPOL=0
SCK Input   CPHA= 0   tw(SCKH)
            CPOL=1    tw(SCKL)

           ta(SO)                       tv(SO)             th(SO)                                tr(SCK)  tdis(SO)
                                       MS B O UT        BI T6 OUT                                tf(SCK)
              MISO
           OUT P UT                       M SB IN        B I T1 IN                               LSB OUT
                                             th(SI)
              MOSI    tsu(SI)
             I NPUT
                                                                                                 LSB IN

                                                                                                                    ai14134c

Figure 33. SPI timing diagram - slave mode and CPHA = 1(1)

           NSS input                                                  tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                              tv(SO)
SCK Input  CPHA=1     tw(SCKH)                    MS B O UT
           CPOL=0     tw(SCKL)
                                                                th(SI)
           CPHA=1                              M SB IN
           CPOL=1

                      ta(SO)                                                             th(SO)  tr(SCK)  tdis(SO)
                                                                                   BI T6 OUT     tf(SCK)

              MISO                                                             B I T1 IN                  LSB OUT
           OUT P UT
                              tsu(SI)
              MOSI
             I NPUT                                                                              LSB IN

                                                                                                                    ai14135

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

68/96                                                   Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                     Electrical characteristics

Figure 34. SPI timing diagram - master mode(1)

                           High  tc(SCK)
           NSS input
SCK Input
             CPHA= 0
             CPOL=0
             CPHA= 0
             CPOL=1

SCK Input  CPHA=1
           CPOL=0
           CPHA=1  tsu(MI)         tw(SCKH)                                       tr(SCK)
           CPOL=1                  tw(SCKL)                                       tf(SCK)
                                                                   BI T6 IN
            MISO                     MS BIN                                            LSB IN
           INP UT                          th(MI)              B I T1 OUT
                                                                     th(MO)     LSB OUT
            MOSI                 M SB OUT
           OUTU T                      tv(MO)

                                                                                                     ai14136

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

USB characteristics

The USB interface is USB-IF certified (Full Speed).

Table 42. USB startup time

           Symbol                Parameter                                   Max               Unit

tSTARTUP(1)                      USB transceiver startup time                1                 s

1. Guaranteed by design, not tested in production.

                                 Doc ID 13587 Rev 12                                                 69/96
Electrical characteristics                                                 STM32F103x8, STM32F103xB

        Table 43. USB DC electrical characteristics

        Symbol                    Parameter             Conditions                  Min.(1) Max.(1) Unit

        Input levels

         VDD    USB operating voltage(2)                                            3.0(3)             3.6            V
        VDI(4)  Differential input sensitivity                                       0.2
        VCM(4)  Differential common mode range          I(USBDP, USBDM)              0.8               2.5            V
        VSE(4)  Single ended receiver threshold         Includes VDI range           1.3

                                                                                                       2.0

        Output levels

        VOL Static output level low                     RL of 1.5 k to 3.6 V(5)                        0.3
        VOH Static output level high                                                                               V
                                                        RL of 15 k to VSS(5)        2.8
                                                                                                       3.6

        1. All the voltages are measured from the local ground potential.

        2. To be compliant with the USB 2.0 full-speed electrical specification, the USBDP (D+) pin should be pulled
             up with a 1.5 k resistor to a 3.0-to-3.6 V voltage range.

        3. The STM32F103xx USB functionality is ensured down to 2.7 V but not the full USB electrical
             characteristics which are degraded in the 2.7-to-3.0 V VDD voltage range.

        4. Guaranteed by design, not tested in production.

        5. RL is the load connected on the USB drivers

        Figure 35. USB timings: definition of data signal rise and fall time

                                             Crossover
                                               points

                Differen tial
                data lines

                       VCR S

                            VS S  tf         tr

                                                                                                       ai14137

        Table 44. USB: Full-speed electrical characteristics(1)

        Symbol                    Parameter             Conditions          Min             Max                 Unit

        Driver characteristics

        tr      Rise time(2)                            CL = 50 pF               4          20                  ns

        tf      Fall time(2)                            CL = 50 pF               4          20                  ns

        trfm Rise/ fall time matching                      tr/tf              90            110                 %

        VCRS Output signal crossover voltage                                  1.3           2.0                 V

        1. Guaranteed by design, not tested in production.
        2. Measured from 10% to 90% of the data signal. For more detailed informations, please refer to USB

             Specification - Chapter 7 (version 2.0).

5.3.16  CAN (controller area network) interface

        Refer to Section 5.3.12: I/O port characteristics for more details on the input/output alternate
        function characteristics (CAN_TX and CAN_RX).

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STM32F103x8, STM32F103xB                                                          Electrical characteristics

5.3.17     12-bit ADC characteristics

Note:      Unless otherwise specified, the parameters given in Table 45 are derived from tests
           performed under the ambient temperature, fPCLK2 frequency and VDDA supply voltage
           conditions summarized in Table 9.

           It is recommended to perform a calibration after each power-up.

Table 45. ADC characteristics

Symbol     Parameter                      Conditions            Min                    Typ  Max       Unit

VDDA       Power supply                                         2.4               160(1)     3.6         V
VREF+      Positive reference voltage                           2.4                         VDDA         V
IVREF      Current on the VREF input pin                                                    220(1)      A
fADC      ADC clock frequency                                  0.6                                    MHz
fS(2)     Sampling rate                                        0.05                          14       MHz
                                                                                                       kHz
                                                                                               1      1/fADC
                                                                                                         V
fTRIG(2) External trigger frequency       fADC = 14 MHz                                     823
                                                                                            17          k

VAIN(3) Conversion voltage range                                0 (VSSA or VREF-            VREF+       k
                                                                 tied to ground)
                                                                                                        pF
RAIN(2) External input impedance          See Equation 1 and                                50
                                          Table 46 for details                                          s
                                                                                                      1/fADC
RADC(2) Sampling switch resistance                                                          1
                                                                                                        s
CADC(2)    Internal sample and hold                                                         8         1/fADC
           capacitor
                                                                                                        s
tCAL(2) Calibration time                  fADC = 14 MHz                           5.9                 1/fADC
                                                                                  83
                                                                                                        s
tlat(2)    Injection trigger conversion   fADC = 14 MHz                                     0.214     1/fADC
           latency                                                                           3(4)
                                                                                                        s
tlatr(2)   Regular trigger conversion     fADC = 14 MHz                                     0.143       s
           latency                                                                           2(4)
                                                                                                      1/fADC
    tS(2)                                 fADC = 14 MHz         0.107                       17.1
tSTAB(2)                                  fADC = 14 MHz
           Sampling time                                        1.5                         239.5
           Power-up time
                                                                0                      0    1

                                                                1                           18

tCONV(2)   Total conversion time                                14 to 252 (tS for sampling +12.5 for
           (including sampling time)                            successive approximation)

1. Based on characterization, not tested in production.
2. Guaranteed by design, not tested in production.
3. In devices delivered in VFQFPN and LQFP packages, VREF+ is internally connected to VDDA and VREF- is internally

     connected to VSSA. Devices that come in the TFBGA64 package have a VREF+ pin but no VREF- pin (VREF- is internally
     connected to VSSA), see Table 5 and Figure 6.
4. For external triggers, a delay of 1/fPCLK2 must be added to the latency specified in Table 45.

                                          Doc ID 13587 Rev 12                                                            71/96
Electrical characteristics                                                                                 STM32F103x8, STM32F103xB

       Equation 1: RAIN max formula:
                ----------------------------T----S-----------------------------
       RAIN     fADC  CADC  ln 2N + 2                                              RADC

       The formula above (Equation 1) is used to determine the maximum external impedance allowed for an
       error below 1/4 of LSB. Here N = 12 (from 12-bit resolution).

       Table 46. RAIN max for fADC = 14 MHz(1)

                Ts (cycles)                                                               tS (s)                RAIN max (k)

       1.5                             0.11                                                                0.4
                                                                                                           5.9
       7.5                             0.54                                                                11.4
                                                                                                           25.2
       13.5                            0.96                                                                37.2
                                                                                                           50
       28.5                            2.04                                                                NA
                                                                                                           NA
       41.5                            2.96

       55.5                            3.96

       71.5                            5.11

       239.5                           17.1

       1. Based on characterization, not tested in production.

       Table 47. ADC accuracy - limited test conditions(1) (2)

       Symbol               Parameter                                                     Test conditions        Typ Max(3) Unit

       ET Total unadjusted error                                                    fPCLK2 = 56 MHz,             1.3   2
       EO Offset error                                                              fADC = 14 MHz, RAIN < 10 k,   1   1.5
       EG Gain error                                                                VDDA = 3 V to 3.6 V          0.5  1.5 LSB
       ED Differential linearity error                                              TA = 25 C                   0.7   1
       EL Integral linearity error                                                  Measurements made after      0.8  1.5
                                                                                    ADC calibration

       1. ADC DC accuracy values are measured after internal calibration.

       2. ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
            robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
            being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
            standard analog pins which may potentially inject negative current.
            Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.12 does not
            affect the ADC accuracy.

       3. Based on characterization, not tested in production.

72/96                                  Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                     Electrical characteristics

Table 48.         ADC accuracy(1) (2) (3)                       Test conditions              Typ Max(4) Unit
Symbol                  Parameter

ET Total unadjusted error                                                                     2   5
EO Offset error                                                                              1.5
EG Gain error                                       fPCLK2 = 56 MHz,                         1.5  2.5
ED Differential linearity error                     fADC = 14 MHz, RAIN < 10 k,               1
EL Integral linearity error                                                                  1.5  3    LSB
                                                    VDDA = 2.4 V to 3.6 V
                                                                                                   2
                                                    Measurements made after
                                                    ADC calibration

                                                                                                   3

1. ADC DC accuracy values are measured after internal calibration.

2. Better performance could be achieved in restricted VDD, frequency and temperature ranges.

3. ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
     robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
     being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
     standard analog pins which may potentially inject negative current.
     Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.12 does not
     affect the ADC accuracy.

4. Based on characterization, not tested in production.

Figure 36. ADC accuracy characteristics

           [1LSBIDEAL  =VREF+  (or  VDDA depending  on          package)]
                         4096        4096

                                                                               EG            (1) Example of an actual transfer curve
                                                                                             (2) The ideal transfer curve
4095                                          (2)               (3)                          (3) End point correlation line
4094                                ET                                    (1)
4093                                                                                         ET=Total Unadjusted Error: maximum deviation
              EO                    EL                                                       between the actual and the ideal transfer curves.
     7                                                                                       EO=Offset Error: deviation between the first actual
     6                                                      ED                               transition and the first ideal one.
     5                              1 LSBIDEAL                                               EG=Gain Error: deviation between the last ideal
     4                                                                                       transition and the last actual one.
     3                                                                                       ED=Differential Linearity Error: maximum deviation
     2                                                                                       between actual steps and the ideal one.
     1                                                                                       EL=Integral Linearity Error: maximum deviation
                                                                                             between any actual transition and the end point
                                                                                             correlation line.

        0     1234567                                           4093 4094 4095 4096
                                                                                       VDDA
        VSSA                                                                                             ai14395b

                                    Doc ID 13587 Rev 12                                                  73/96
Electrical characteristics                                                STM32F103x8, STM32F103xB

       Figure 37. Typical connection diagram using the ADC

                                           VDD                              STM32F103xx
                                                   VT
                                                  0.6 V            Sample and hold ADC
                                                                   converter
                                                   VT
             RAIN(1)        AINx                  0.6 V            RADC(1)       12-bit

                                                          IL1 A                converter

       VAIN                 Cparasitic

                                                                            CADC(1)

                                                                                                                                                                                         ai14150c

       1. Refer to Table 45 for the values of RAIN, RADC and CADC.
       2. Cparasitic represents the capacitance of the PCB (dependent on soldering and PCB layout quality) plus the

            pad capacitance (roughly 7 pF). A high Cparasitic value will downgrade conversion accuracy. To remedy
            this, fADC should be reduced.

       General PCB design guidelines

       Power supply decoupling should be performed as shown in Figure 38 or Figure 39,
       depending on whether VREF+ is connected to VDDA or not. The 10 nF capacitors should be
       ceramic (good quality). They should be placed them as close as possible to the chip.

       Figure 38. Power supply and reference decoupling (VREF+ not connected to VDDA)

                                                                                                      STM32F103xx

                                                                   VREF+
                                                                   (see note 1)

                            1 F // 10 nF                          VDDA

                                           1 F // 10 nF           VSSA /VREF
                                                                           (see note 1)

                                                                                            ai14388b

       1. VREF+ and VREF inputs are available only on 100-pin packages.

74/96                                      Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                        Electrical characteristics

        Figure 39. Power supply and reference decoupling (VREF+ connected to VDDA)

                                                               STM32F103xx

                                                           VREF+/VDDA
                                                            (See note 1)

                                      1 F // 10 nF

                                                           VREF/VSSA
                                                            (See note 1)

                                                                                                ai14389

5.3.18  1. VREF+ and VREF inputs are available only on 100-pin packages.

        Temperature sensor characteristics

        Table 49. TS characteristics

        Symbol            Parameter                                        Min Typ              Max       Unit
                                                                                                2          C
             TL(1)     VSENSE linearity with temperature                        1               4.6      mV/C
        Avg_Slope(1)   Average slope                                                            1.52        V
                       Voltage at 25 C                                    4.0  4.3              10        s
            V25(1)
           tSTART(2)   Startup time                                        1.34 1.43            17.1       s
                       ADC sampling time when reading the
        TS_temp(3)(2)  temperature                                         4

        1. Based on characterization, not tested in production.
        2. Guaranteed by design, not tested in production.
        3. Shortest sampling time can be determined in the application by multiple iterations.

                          Doc ID 13587 Rev 12                                                            75/96
Package characteristics                       STM32F103x8, STM32F103xB

6      Package characteristics

6.1    Package mechanical data

       In order to meet environmental requirements, ST offers these devices in different grades of
       ECOPACK packages, depending on their level of environmental compliance. ECOPACK

       specifications, grade definitions and product status are available at: www.st.com.
       ECOPACK is an ST trademark.

76/96                    Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                                        Package characteristics

Figure 40. VFQFPN36 6 x 6 mm, 0.5 mm pitch,                                        Figure 41. Recommended footprint
                 package outline(1)                                                                 (dimensions in mm)(1)(2)(3)

   Seating plane                                                     ddd C
           C

                                                               A2 A                                                4.30                              1.00
                                                                                                                4.10                        19
               A3                    E2                    A1                                         27
                           27     b            19                                         28                                                            18
                                                                                                                                                                   0.50

               28                                   18                              4.30

                                                                                                          4.80             4.10

                                                                                                                4.80

            e                                       D2
     D
                                                                                          36                                                   10

                                                                                                                                            9      0.75

                                                                                               1

                  36                                10                                                                                0.30
                                                                                                                6.30

                                                                                                                                                    ai14870b

   Pin # 1 ID                  1            9

   R = 0.20                              E                     L

                                                                            ZR_ME

1. Drawing is not to scale.

2. The back-side pad is not internally connected to the VSS or VDD power pads.
3. There is an exposed die pad on the underside of the VFQFPN package. It should be soldered to the PCB. All leads should

     also be soldered to the PCB. It is recommended to connect it to VSS.

Table 50. VFQFPN36 6 x 6 mm, 0.5 mm pitch, package mechanical data

                                            millimeters                                                         inches(1)

    Symbol

                                  Min          Typ                   Max                  Min                   Typ                            Max

A                                 0.800     0.900                    1.000          0.0315                      0.0354                         0.0394
                                                                                                                0.0008                         0.0020
A1                                          0.020                    0.050                                      0.0256                         0.0394
                                                                                                                0.0098
A2                                          0.650                    1.000                                      0.0091                         0.0118
                                                                                                                0.2362                         0.2411
A3                                          0.250                                                               0.1457                         0.1673
                                                                                                                0.2362                         0.2411
b                                 0.180     0.230                    0.300          0.0071                      0.1457                         0.1673
                                                                                                                0.0197                         0.0217
D                                 5.875     6.000                    6.125          0.2313                      0.0217                         0.0295
                                                                                                                0.0031
D2                                1.750     3.700                    4.250          0.0689

E                                 5.875     6.000                    6.125          0.2313

E2                                1.750     3.700                    4.250          0.0689

e                                 0.450     0.500                    0.550          0.0177

L                                 0.350     0.550                    0.750          0.0138

ddd                                         0.080

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                               Doc ID 13587 Rev 12                                                                  77/96
Package characteristics                                                                                                                               STM32F103x8, STM32F103xB

Figure 42. VFQFPN48 7 x 7 mm, 0.5 mm pitch, package Figure 43. Recommended footprint

                outline(1)                                                                                                                            (dimensions in mm)(1)(2)(3)

       Seating                                                                         A1
        Plane                                                                               A2
                                                                                                  A
           C                                                                                                ddd C

                                                                                                                                                                                              0.75
                                                                                                                                                      5.80

       E2                                                     D                           Pin no. 1 ID                                           48                                                   37
           b                           e                                                   R = 0.20                                       1                                                              36
                A3
                                37                                      48                                                          0.20                             5.60          5.60
                    36                                                              1                                       5.80
                                                                                                                                                      6.20
                                                                                       e                                            0.30                               6.20

                                                                                          E                                               12                                               25
                                                                                                                                                  13                               24
                                                                                                                                                                                                                  0.55

                                                                                                                                                                             0.50

                                                                                       L                                                              7.30

                    25                                                        12                                                                                                   ai15799

                                     24       b                         13
       Bottom View                                D2                                   L

                                                                                                                     V0_ME

1. Drawing is not to scale.

2. The back-side pad is not internally connected to the VSS or VDD power pads.
3. There is an exposed die pad on the underside of the VFQFPN package. It should be soldered to the PCB. All leads should

     also be soldered to the PCB. It is recommended to connect it to VSS.

Table 51. VFQFPN48 7 x 7 mm, 0.5 mm pitch, package mechanical data

                                                                 millimeters                                                                          inches(1)

    Symbol

                                         Min                     Typ                      Max                               Min                       Typ                                                    Max

A                       0.800                                    0.900                    1.000                             0.0315                    0.0354                       0.0394

A1                                                               0.020                    0.050                                                       0.0008                       0.0020

A2                                                               0.650                    1.000                                                       0.0256                       0.0394

A3                                                               0.250                                                                                0.0098

b                       0.180                                    0.230                    0.300                             0.0071                    0.0091                       0.0118

D                       6.850                                    7.000                    7.150                             0.2697                    0.2756                       0.2815

D2                      2.250                                    4.700                    5.250                             0.0886                    0.1850                       0.2067

E                       6.850                                    7.000                    7.150                             0.2697                    0.2756                       0.2815

E2                      2.250                                    4.700                    5.250                             0.0886                    0.1850                       0.2067

e                       0.450                                    0.500                    0.550                             0.0177                    0.0197                       0.0217

L                       0.300                                    0.400                    0.500                             0.0118                    0.0157                       0.0197

ddd                                                              0.080                                                                                0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

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STM32F103x8, STM32F103xB                                                    Package characteristics

Figure 44. LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package
                 outline

1. Drawing is not to scale.

Table 52. LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array package
                 mechanical data

                                    millimeters                             inches(1)

     Symbol

                             Min    Typ          Max          Min           Typ        Max

A                                                1.700                                 0.0669

A1                           0.270                            0.0106

A2                                  1.085                                   0.0427

A3                                  0.30                                    0.0118

A4                                               0.80                                  0.0315

b                            0.45   0.50         0.55         0.0177        0.0197     0.0217

D                            9.85   10.00        10.15        0.3878        0.3937     0.3996

D1                                  7.20                                    0.2835

E                            9.85   10.00        10.15        0.3878        0.3937     0.3996

E1                                  7.20                                    0.2835

e                                   0.80                                    0.0315

F                                   1.40                                    0.0551

ddd                                              0.12                                  0.0047

eee                                              0.15                                  0.0059

fff                                              0.08                                  0.0031

N (number of balls)                                      100

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                    Doc ID 13587 Rev 12                                79/96
Package characteristics                             STM32F103x8, STM32F103xB

       Figure 45. Recommended PCB design rules (0.80/0.75 mm pitch BGA)

                               Dpad                 0.37 mm

                               Dsm                  0.52 mm typ. (depends on solder
                                                    mask registration tolerance

                               Solder paste 0.37 mm aperture diameter

                               Non solder mask defined pads are recommended

                               4 to 6 mils screen print

                         Dpad
                         Dsm

80/96                          Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                                                                                     Package characteristics

Figure 46. LQFP100, 14 x 14 mm 100-pin low-profile                                                                          Figure 47. Recommended footprint(1)(2)
                 quad flat package outline(1)

                    D                                                                                         0.25 mm                                    75                               51
                    D1                                                                                        0.10 inch                               76                                              50
                   D3                                                                                     GAGE PLANE
                                                                                                                            16.7 14.3                                0.5
             75                    51                                                                                   k                                                             0.3
       76                                     50
                                                                                                   L
                                                                                                L1
                                                                                                C

b
                                                                                       E3 E1 E

                                                                                                                                    100                                     26

                                                                                                                                                                                                          1.2

                                                                                                                                    1                                   25

       100                                           26                                                                                                      12.3
                                                25
Pin 1           1                                                                                         ccc C
                        e
identification                                                                                  A1
                                                                                                A2
                                                                                                A                                                            16.7

                                                                                                                     1L_ME                                                                                ai14906

                                   SEATING PLANE C

1. Drawing is not to scale.
2. Dimensions are in millimeters.

Table 53.          LQPF100, 14 x 14 mm 100-pin low-profile quad flat package mechanical data
    Symbol
                                                         millimeters                                                                                         inches(1)

                        Min                              Typ                                    Max                         Min                              Typ        Max

       A                                                                                        1.6                                                                     0.063

       A1               0.05                                                                    0.15                        0.002                                       0.0059

       A2               1.35                             1.4                                    1.45                        0.0531                           0.0551     0.0571

       b                0.17                             0.22                                   0.27                        0.0067                           0.0087     0.0106

       c                0.09                                                                    0.2                         0.0035                                      0.0079

       D                15.8                             16                                     16.2                        0.622                            0.6299     0.6378

       D1               13.8                             14                                     14.2                        0.5433                           0.5512     0.5591

       D3                                                12                                                                                                  0.4724

       E                15.8                             16                                     16.2                        0.622                            0.6299     0.6378

       E1               13.8                             14                                     14.2                        0.5433                           0.5512     0.5591

       E3                                                12                                                                                                  0.4724

       e                                                 0.5                                                                                                 0.0197

       L                0.45                             0.6                                    0.75                        0.0177                           0.0236     0.0295

       L1                                                1                                                                                                   0.0394

       k                0.0                             3.5                                   7.0                        0.0                             3.5           7.0

       ccc                                               0.08                                                                                                0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                                                                Doc ID 13587 Rev 12                                                               81/96
Package characteristics                                                                                           STM32F103x8, STM32F103xB

Figure 48. LQFP64, 10 x 10 mm, 64-pin low-profile quad Figure 49. Recommended

           flat package outline(1)                                                                                       footprint(1)(2)

                                                                                       A                                 48              33
                                                                                      A2
                                                                              A1                                                                     0.3

                                                                            b                                     49               0.5       32

E E1                                                                                                          12.7 10.3

                                                                                  e                                                10.3

                                                                                                     c            64                             17
                                                                            L1
                                                                                                                                                     1.2
                                                                                   L
                                                                                                ai14398b                 1               16

                                                                                                                                   7.8

                                                           D1                                                                      12.7
                                                            D                                                                                                           ai14909

1. Drawing is not to scale.
2. Dimensions are in millimeters.

Table 54. LQFP64, 10 x 10 mm, 64-pin low-profile quad flat package mechanical data

                                                               millimeters                                               inches(1)

Symbol

           Min                                                 Typ          Max                           Min                Typ                 Max

       A                                                                    1.60                                                                 0.0630

       A1  0.05                                                             0.15                          0.0020                                 0.0059

       A2  1.35                                                1.40         1.45                          0.0531         0.0551                  0.0571

       b   0.17                                                0.22         0.27                          0.0067         0.0087                  0.0106

       c   0.09                                                             0.20                          0.0035                                 0.0079

       D                                                       12.00                                                     0.4724

       D1                                                      10.00                                                     0.3937

       E                                                       12.00                                                     0.4724

       E1                                                      10.00                                                     0.3937

       e                                                       0.50                                                      0.0197

           0                                                  3.5         7                            0                 3.5                7

       L   0.45                                                0.60         0.75                          0.0177         0.0236                  0.0295

       L1                                                      1.00                                                      0.0394

                                                                             Number of pins
         N

                                                                                      64

1. Values in inches are converted from mm and rounded to 4 decimal digits.

82/96                                                                       Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                                       Package characteristics

Figure 50. TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm pitch, package outline

                                                                   B                         D

                          A                                                                  D1
                                                                                                                                               A

                          A1                                             e                                F

                                                                      H

                                                                      G                                        F

                                                                      F

                                                                      E
                                                                                                                                                E1 E

                                                                      D

                                                                      C

                                                                      B

                                                                      A

                                                                                                               e

                                                                            12345678

                          A3                                             A1 ball pad corner     b (64 balls)

                          A4

                                                        A2                                   Bottom view
                        Seating
                        plane C                                                                                           ME_R8

1. Drawing is not to scale.

Table 55.   TFBGA64 - 8 x 8 active ball array, 5 x 5 mm, 0.5 mm pitch, package
    Symbol  mechanical data

                          millimeters                                                                          inches(1)

            Min                                             Typ             Max                 Min            Typ                                    Max

A                                                                           1.200                                                                     0.0472

A1          0.150                                                                               0.0059                                                0.0236
                                                                                                                                                      0.0138
A2                                                          0.785                                              0.0309                                 0.2028
                                                                                                               0.0079                                 0.2028
A3                                                          0.200
                                                                                                               0.0118
A4                                                                          0.600                              0.1969
                                                                                                               0.1378
b           0.250                                           0.300           0.350               0.0098         0.1969
                                                                                                               0.1378
D           4.850                                           5.000           5.150               0.1909         0.0197
                                                                                                               0.0295
D1                                                          3.500                                              0.0031
                                                                                                               0.0059
E           4.850                                           5.000           5.150               0.1909         0.0020

E1                                                          3.500

e                                                           0.500

F                                                           0.750

ddd                                                         0.080

eee                                                         0.150

fff                                                         0.050

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                            Doc ID 13587 Rev 12                                                                       83/96
Package characteristics                                        STM32F103x8, STM32F103xB

       Figure 51. Recommended PCB design rules for pads (0.5 mm pitch BGA)

                               Pitch                           0.5 mm

                               D pad                           0.27 mm

                               Dsm                             0.35 mm typ (depends on
                                                               the soldermask registration
                                                               tolerance)

                               Solder paste 0.27 mm aperture diameter

                         Dpad
                          Dsm

                                                                                            ai15495

       1. Non solder mask defined (NSMD) pads are recommended
       2. 4 to 6 mils solder paste screen printing process

84/96                          Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                                                                  Package characteristics

Figure 52. LQFP48, 7 x 7 mm, 48-pin low-profile quad flat                                                      Figure 53. Recommended
                 package outline(1)                                                                                             footprint(1)(2)

                    Seating plane
                       C

            A A2

                     A1         b                             c

                              ccc C                                                          0.25 mm                                               0.50
                                            D                                              Gage plane                                                     1.20
                                            D1
                                            D3                                                                               36              25                 0.30
                                                                                                                          37
                         36                                                                                                                        24
                                                                                                                                 7.30
                                                                                     k

                                                              A1           L                                                                 0.20

                                                25                                                             9.70 5.80

                                                                       L1

                                                                                                                                       7.30

            37                                         24                                                                 48                   13
                                                                                                                              1              12

                                                              E3 E1 E                                                                  5.80          1.20
                                                                                                                                       9.70
                                                                                                                                                              ai14911b

            48                                            13
                                                12
     Pin 1               1

     identification

                                                                              5B_ME

1. Drawing is not to scale.
2. Dimensions are in millimeters.

Table 56. LQFP48, 7 x 7 mm, 48-pin low-profile quad flat package mechanical data

                                                millimeters                                                    inches(1)

Symbol

                         Min                    Typ                    Max                             Min                Typ                 Max
                                                                                                                                             0.0630
A                                                                      1.600                                                                 0.0059
                                                                                                                                             0.0571
A1                       0.050                                         0.150                           0.0020                                0.0106
                                                                                                                                             0.0079
A2                       1.350                  1.400                  1.450                           0.0531             0.0551             0.3622
                                                                                                                                             0.2835
b                        0.170                  0.220                  0.270                           0.0067             0.0087
                                                                                                                                             0.3622
c                        0.090                                         0.200                           0.0035                                0.2835

D                        8.800                  9.000                  9.200                           0.3465             0.3543             0.0295

D1                       6.800                  7.000                  7.200                           0.2677             0.2756                7

D3                                              5.500                                                                     0.2165

E                        8.800                  9.000                  9.200                           0.3465             0.3543

E1                       6.800                  7.000                  7.200                           0.2677             0.2756

E3                                              5.500                                                                     0.2165

e                                               0.500                                                                     0.0197

L                        0.450                  0.600                  0.750                           0.0177             0.0236

L1                                              1.000                                                                     0.0394

k                           0                  3.5                   7                              0                 3.5

ccc                                             0.080                                                                     0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                              Doc ID 13587 Rev 12                                                                               85/96
Package characteristics                              STM32F103x8, STM32F103xB

6.2    Thermal characteristics

6.2.1  The maximum chip junction temperature (TJmax) must never exceed the values given in
       Table 9: General operating conditions on page 36.

       The maximum chip-junction temperature, TJ max, in degrees Celsius, may be calculated
       using the following equation:

                                            TJ max = TA max + (PD max JA)

       Where:
        TA max is the maximum ambient temperature in C,
        JA is the package junction-to-ambient thermal resistance, in C/W,
        PD max is the sum of PINT max and PI/O max (PD max = PINT max + PI/Omax),
        PINT max is the product of IDD and VDD, expressed in Watts. This is the maximum chip

             internal power.

       PI/O max represents the maximum power dissipation on output pins where:
             PI/O max = (VOL IOL) + ((VDD VOH) IOH),

       taking into account the actual VOL / IOL and VOH / IOH of the I/Os at low and high level in the
       application.

       Table 57. Package thermal characteristics

       Symbol            Parameter                   Value  Unit
                                                       44   C/W
               Thermal resistance junction-ambient     46
               LFBGA100 - 10 10 mm / 0.8 mm pitch    45
                                                       65
               Thermal resistance junction-ambient     55
               LQFP100 - 14 14 mm / 0.5 mm pitch     16
                                                       18
               Thermal resistance junction-ambient
               LQFP64 - 10 10 mm / 0.5 mm pitch

       JA      Thermal resistance junction-ambient
               TFBGA64 - 5 5 mm / 0.5 mm pitch

               Thermal resistance junction-ambient
               LQFP48 - 7 x 7 mm / 0.5 mm pitch

               Thermal resistance junction-ambient
               VFQFPN 48 -7 7 mm / 0.5 mm pitch

               Thermal resistance junction-ambient
               VFQFPN 36 - 6 6 mm / 0.5 mm pitch

       Reference document

       JESD51-2 Integrated Circuits Thermal Test Method Environment Conditions - Natural
       Convection (Still Air). Available from www.jedec.org.

86/96                    Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                       Package characteristics

6.2.2  Selecting the product temperature range

       When ordering the microcontroller, the temperature range is specified in the ordering
       information scheme shown in Table 58: Ordering information scheme.

       Each temperature range suffix corresponds to a specific guaranteed ambient temperature at
       maximum dissipation and, to a specific maximum junction temperature.

       As applications do not commonly use the STM32F103xx at maximum dissipation, it is useful
       to calculate the exact power consumption and junction temperature to determine which
       temperature range will be best suited to the application.

       The following examples show how to calculate the temperature range needed for a given
       application.

       Example 1: High-performance application

       Assuming the following application conditions:
             Maximum ambient temperature TAmax = 82 C (measured according to JESD51-2),
             IDDmax = 50 mA, VDD = 3.5 V, maximum 20 I/Os used at the same time in output at low
             level with IOL = 8 mA, VOL= 0.4 V and maximum 8 I/Os used at the same time in output
             at low level with IOL = 20 mA, VOL= 1.3 V
             PINTmax = 50 mA 3.5 V= 175 mW
             PIOmax = 20 8 mA 0.4 V + 8 20 mA 1.3 V = 272 mW
             This gives: PINTmax = 175 mW and PIOmax = 272 mW:
             PDmax = 175 + 272 = 447 mW

       Thus: PDmax = 447 mW

       Using the values obtained in Table 57 TJmax is calculated as follows:
             For LQFP100, 46 C/W
             TJmax = 82 C + (46 C/W 447 mW) = 82 C + 20.6 C = 102.6 C

       This is within the range of the suffix 6 version parts (40 < TJ < 105 C).

       In this case, parts must be ordered at least with the temperature range suffix 6 (see
       Table 58: Ordering information scheme).

       Example 2: High-temperature application

       Using the same rules, it is possible to address applications that run at high ambient
       temperatures with a low dissipation, as long as junction temperature TJ remains within the
       specified range.

       Assuming the following application conditions:
             Maximum ambient temperature TAmax = 115 C (measured according to JESD51-2),
             IDDmax = 20 mA, VDD = 3.5 V, maximum 20 I/Os used at the same time in output at low
             level with IOL = 8 mA, VOL= 0.4 V
             PINTmax = 20 mA 3.5 V= 70 mW
             PIOmax = 20 8 mA 0.4 V = 64 mW
             This gives: PINTmax = 70 mW and PIOmax = 64 mW:
             PDmax = 70 + 64 = 134 mW

       Thus: PDmax = 134 mW

                          Doc ID 13587 Rev 12  87/96
Package characteristics                       STM32F103x8, STM32F103xB

       Using the values obtained in Table 57 TJmax is calculated as follows:
             For LQFP100, 46 C/W
             TJmax = 115 C + (46 C/W 134 mW) = 115 C + 6.2 C = 121.2 C

       This is within the range of the suffix 7 version parts (40 < TJ < 125 C).

       In this case, parts must be ordered at least with the temperature range suffix 7 (see
       Table 58: Ordering information scheme).

       Figure 54. LQFP100 PD max vs. TA

       PD (mW)           700                               Suffix 6
                         600                               Suffix 7
                         500
                         400
                         300
                         200
                         100

                            0
                              65 75 85 95 105 115 125 135

                                                 TA (C)

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STM32F103x8, STM32F103xB                             Ordering information scheme

7  Ordering information scheme

   Table 58. Ordering information scheme

   Example:                                          STM32 F 103 C 8  T 7 xxx

   Device family
   STM32 = ARM-based 32-bit microcontroller

   Product type
   F = general-purpose

   Device subfamily
   103 = performance line

   Pin count
   T = 36 pins
   C = 48 pins
   R = 64 pins
   V = 100 pins

   Flash memory size(1)
   8 = 64 Kbytes of Flash memory
   B = 128 Kbytes of Flash memory

   Package
   H = BGA
   T = LQFP
   U = VFQFPN

   Temperature range
   6 = Industrial temperature range, 40 to 85 C.
   7 = Industrial temperature range, 40 to 105 C.

    Options
    xxx = programmed parts
    TR = tape and real

   1. Although STM32F103x6 devices are not described in this datasheet, orderable part numbers that do not
        show the A internal code after temperature range code 6 or 7 should be referred to this datasheet for the
        electrical characteristics. The low-density datasheet only covers STM32F103x6 devices that feature the
        A code.

   For a list of available options (speed, package, etc.) or for further information on any aspect
   of this device, please contact your nearest ST sales office.

                           Doc ID 13587 Rev 12                                 89/96
Revision history                                   STM32F103x8, STM32F103xB

8      Revision history

       Table 59. Document revision history

       Date         Revision                       Changes

       01-jun-2007  1         Initial release.

                              Flash memory size modified in Note 8, Note 5, Note 7, Note 9 and
                              BGA100 pins added to Table 5: Medium-density STM32F103xx pin
                              definitions. Figure 3: STM32F103xx performance line LFBGA100
                              ballout added.

                              THSE changed to TLSE in Figure 22: Low-speed external clock source
                              AC timing diagram. VBAT ranged modified in Power supply schemes.

                              tSU(LSE) changed to tSU(HSE) in Table 22: HSE 4-16 MHz oscillator
                              characteristics. IDD(HSI) max value added to Table 24: HSI oscillator
                              characteristics.

                              Sample size modified and machine model removed in Electrostatic
                              discharge (ESD).

                              Number of parts modified and standard reference updated in Static

                              latch-up. 25 C and 85 C conditions removed and class name modified

                              in Table 33: Electrical sensitivities. RPU and RPD min and max values

                              added to Table 34: I/O static characteristics. RPU min and max values

       20-Jul-2007  2         added to Table 37: NRST pin characteristics.

                              Figure 31: I2C bus AC waveforms and measurement circuit and

                              Figure 30: Recommended NRST pin protection corrected.

                              Notes removed below Table 9, Table 37, Table 43.

                              IDD typical values changed in Table 11: Maximum current consumption
                              in Run and Sleep modes. Table 38: TIMx characteristics modified.

                              tSTAB, VREF+ value, tlat and fTRIG added to Table 45: ADC
                              characteristics.

                              In Table 29: Flash memory endurance and data retention, typical

                              endurance and data retention for TA = 85 C added, data retention for
                              TA = 25 C removed.

                              VBG changed to VREFINT in Table 12: Embedded internal reference
                              voltage. Document title changed. Controller area network (CAN)

                              section modified.

                              Figure 13: Power supply scheme modified.

                              Features on page 1 list optimized. Small text changes.

90/96                         Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                         Revision history

Table 59. Document revision history (continued)

Date         Revision                              Changes

                             STM32F103CBT6, STM32F103T6 and STM32F103T8 root part
                             numbers added (see Table 2: STM32F103xx medium-density device
                             features and peripheral counts)

                             VFQFPN36 package added (see Section 6: Package characteristics).
                             All packages are ECOPACK compliant. Package mechanical data
                             inch values are calculated from mm and rounded to 4 decimal digits
                             (see Section 6: Package characteristics).
                             Table 5: Medium-density STM32F103xx pin definitions updated and
                             clarified.

                             Table 26: Low-power mode wakeup timings updated.

                             TA min corrected in Table 12: Embedded internal reference voltage.
                             Note 2 added below Table 22: HSE 4-16 MHz oscillator characteristics.

                             VESD(CDM) value added to Table 32: ESD absolute maximum ratings.

                             Note 3 added and VOH parameter description modified in Table 35:
                             Output voltage characteristics.

                             Note 1 modified under Table 36: I/O AC characteristics.

                             Equation 1 and Table 46: RAIN max for fADC = 14 MHz added to
                             Section 5.3.17: 12-bit ADC characteristics.

                             VAIN, tS max, tCONV, VREF+ min and tlat max modified, notes modified
                             and tlatr added in Table 45: ADC characteristics.
                             Figure 36: ADC accuracy characteristics updated. Note 1 modified

                             below Figure 37: Typical connection diagram using the ADC.

                             Electrostatic discharge (ESD) on page 57 modified.

                             Number of TIM4 channels modified in Figure 1: STM32F103xx

                             performance line block diagram.

18-Oct-2007               3  Maximum current consumption Table 13, Table 14 and Table 15

                             updated. Vhysmodified in Table 34: I/O static characteristics.

                             Table 48: ADC accuracy updated. tVDD modified in Table 10: Operating

                             conditions at power-up / power-down. VFESD value added in Table 30:

                             EMS characteristics.

                             Values corrected, note 2 modified and note 3 removed in Table 26:

                             Low-power mode wakeup timings.

                             Table 16: Typical and maximum current consumptions in Stop and

                             Standby modes: Typical values added for VDD/VBAT = 2.4 V, Note 2
                             modified, Note 2 added.

                             Table 21: Typical current consumption in Standby mode added. On-chip

                             peripheral current consumption on page 48 added.

                             ACCHSI values updated in Table 24: HSI oscillator characteristics.
                             Vprog added to Table 28: Flash memory characteristics.
                             Upper option byte address modified in Figure 10: Memory map.

                             Typical fLSI value added in Table 25: LSI oscillator characteristics and
                             internal RC value corrected from 32 to 40 kHz in entire document.

                             TS_temp added to Table 49: TS characteristics. NEND modified in
                             Table 29: Flash memory endurance and data retention.

                             TS_vrefint added to Table 12: Embedded internal reference voltage.
                             Handling of unused pins specified in General input/output

                             characteristics on page 58. All I/Os are CMOS and TTL compliant.

                             Figure 38: Power supply and reference decoupling (VREF+ not
                             connected to VDDA) modified.
                             tJITTER and fVCO removed from Table 27: PLL characteristics.

                             Appendix A: Important notes on page 81 added.

                             Added Figure 15, Figure 16, Figure 18 and Figure 20.

                             Doc ID 13587 Rev 12                                             91/96
Revision history                                              STM32F103x8, STM32F103xB

       Table 59. Document revision history (continued)

       Date         Revision                                  Changes

                              Document status promoted from preliminary data to datasheet.

                              The STM32F103xx is USB certified. Small text changes.

                              Power supply schemes on page 15 modified. Number of

                              communication peripherals corrected for STM32F103Tx and number of

                              GPIOs corrected for LQFP package in Table 2: STM32F103xx medium-

                              density device features and peripheral counts.

                              Main function and default alternate function modified for PC14 and

                              PC15 in, Note 6 added and Remap column added in Table 5: Medium-

                              density STM32F103xx pin definitions.

                              VDDVSS ratings and Note 1 modified in Table 6: Voltage
                              characteristics, Note 1 modified in Table 7: Current characteristics.

                              Note 1 and Note 2 added in Table 11: Embedded reset and power

                              control block characteristics.

                              IDD value at 72 MHz with peripherals enabled modified in Table 14:
                              Maximum current consumption in Run mode, code with data

                              processing running from RAM.

                              IDD value at 72 MHz with peripherals enabled modified in Table 15:
                              Maximum current consumption in Sleep mode, code running from

                              Flash or RAM on page 42.

                              IDD_VBAT typical value at 2.4 V modified and IDD_VBAT maximum values
                              added in Table 16: Typical and maximum current consumptions in Stop

                              and Standby modes. Note added in Table 17 on page 46 and Table 18

                              on page 47. ADC1 and ADC2 consumption and notes modified in

                              Table 19: Peripheral current consumption.

                              tSU(HSE) and tSU(LSE) conditions modified in Table 22 and Table 23,
                              respectively.

       22-Nov-2007  4         Maximum values removed from Table 26: Low-power mode wakeup

                              timings. tRET conditions modified in Table 29: Flash memory endurance
                              and data retention. Figure 13: Power supply scheme corrected.

                              Figure 19: Typical current consumption in Stop mode with regulator in

                              Low-power mode versus temperature at VDD = 3.3 V and 3.6 V added.
                              Note removed below Figure 32: SPI timing diagram - slave mode and

                              CPHA = 0. Note added below Figure 33: SPI timing diagram - slave
                              mode and CPHA = 1(1).

                              Details on unused pins removed from General input/output

                              characteristics on page 58.

                              Table 41: SPI characteristics updated. Table 42: USB startup time

                              added. VAIN, tlat and tlatr modified, note added and Ilkg removed in
                              Table 45: ADC characteristics. Test conditions modified and note added

                              in Table 48: ADC accuracy. Note added below Table 46 and Table 49.

                              Inch values corrected in Table 53: LQPF100, 14 x 14 mm 100-pin low-

                              profile quad flat package mechanical data, Table 54: LQFP64, 10 x 10

                              mm, 64-pin low-profile quad flat package mechanical data and

                              Table 56: LQFP48, 7 x 7 mm, 48-pin low-profile quad flat package

                              mechanical data.

                              JAvalue for VFQFPN36 package added in Table 57: Package thermal
                              characteristics

                              Order codes replaced by Section 7: Ordering information scheme.

                              MCU `s operating conditions modified in Typical current consumption

                              on page 45. Avg_Slope and V25 modified in Table 49: TS
                              characteristics. I2C interface characteristics on page 65 modified.

                              Impedance size specified in A.4: Voltage glitch on ADC input 0 on

                              page 81.

92/96                         Doc ID 13587 Rev 12
STM32F103x8, STM32F103xB                                                         Revision history

Table 59. Document revision history (continued)

Date         Revision                              Changes

                             Figure 2: Clock tree on page 12 added.

                             Maximum TJ value given in Table 8: Thermal characteristics on
                             page 36.

                             CRC feature added (see CRC (cyclic redundancy check) calculation
                             unit on page 9 and Figure 10: Memory map on page 32 for address).

                             IDD modified in Table 16: Typical and maximum current consumptions in
                             Stop and Standby modes.

                             ACCHSI modified in Table 24: HSI oscillator characteristics on page 53,
                             note 2 removed.

                             PD, TA and TJ added, tprog values modified and tprog description clarified
                             in Table 28: Flash memory characteristics on page 54.

                             tRET modified in Table 29: Flash memory endurance and data retention.

14-Mar-2008               5  VNF(NRST) unit corrected in Table 37: NRST pin characteristics on

                             page 63.

                             Table 41: SPI characteristics on page 67 modified.

                             IVREF added to Table 45: ADC characteristics on page 71.
                             Table 47: ADC accuracy - limited test conditions added. Table 48: ADC
                             accuracy modified.

                             LQFP100 package specifications updated (see Section 6: Package
                             characteristics on page 76).

                             Recommended LQFP100, LQFP 64, LQFP48 and VFQFPN36
                             footprints added (see Figure 47, Figure 49, Figure 53 and Figure 41).

                             Section 6.2: Thermal characteristics on page 86 modified,
                             Section 6.2.1 and Section 6.2.2 added.

                             Appendix A: Important notes on page 81 removed.

                             Small text changes. Figure 10: Memory map clarified.

                             In Table 29: Flash memory endurance and data retention:

                              NEND tested over the whole temperature range

21-Mar-2008               6   cycling conditions specified for tRET

                              tRET min modified at TA = 55 C

                             V25, Avg_Slope and TL modified in Table 49: TS characteristics.

                             CRC feature removed.

                             CRC feature added back. Small text changes. Section 1: Introduction
                             modified. Section 2.2: Full compatibility throughout the family added.

                             IDD at TA max = 105 C added to Table 16: Typical and maximum
                             current consumptions in Stop and Standby modes on page 43.

                             IDD_VBAT removed from Table 21: Typical current consumption in
                             Standby mode on page 47.

                             Values added to Table 40: SCL frequency (fPCLK1= 36 MHz.,VDD = 3.3

22-May-2008               7  V) on page 66.

                             Figure 32: SPI timing diagram - slave mode and CPHA = 0 on page 68

                             modified. Equation 1 corrected.

                             tRET at TA = 105 C modified in Table 29: Flash memory endurance and
                             data retention on page 55.

                             VUSB added to Table 43: USB DC electrical characteristics on page 70.
                             Figure 54: LQFP100 PD max vs. TA on page 88 modified.

                             Axx option added to Table 58: Ordering information scheme on

                             page 89.

                             Doc ID 13587 Rev 12                                                93/96
Revision history                                           STM32F103x8, STM32F103xB

       Table 59. Document revision history (continued)

       Date         Revision                               Changes

                              Power supply supervisor updated and VDDA added to Table 9: General
                              operating conditions.

                              Capacitance modified in Figure 13: Power supply scheme on page 34.

                              Table notes revised in Section 5: Electrical characteristics.

                              Table 16: Typical and maximum current consumptions in Stop and
                              Standby modes modified.

                              Data added to Table 16: Typical and maximum current consumptions in
                              Stop and Standby modes and Table 21: Typical current consumption in
                              Standby mode removed.

                              fHSE_ext modified in Table 20: High-speed external user clock
                              characteristics on page 49. fPLL_IN modified in Table 27: PLL
                              characteristics on page 54.

       21-Jul-2008  8         Minimum SDA and SCL fall time value for Fast mode removed from

                              Table 39: I2C characteristics on page 65, note 1 modified.

                              th(NSS) modified in Table 41: SPI characteristics on page 67 and
                              Figure 32: SPI timing diagram - slave mode and CPHA = 0 on page 68.

                              CADC modified in Table 45: ADC characteristics on page 71 and
                              Figure 37: Typical connection diagram using the ADC modified.

                              Typical TS_temp value removed from Table 49: TS characteristics on
                              page 75.

                              LQFP48 package specifications updated (see Table 56 and Table 53),
                              Section 6: Package characteristics revised.

                              Axx option removed from Table 58: Ordering information scheme on
                              page 89.

                              Small text changes.

                              STM32F103x6 part numbers removed (see Table 58: Ordering
                              information scheme). Small text changes.

                              General-purpose timers (TIMx) and Advanced-control timer (TIM1) on
                              page 18 updated.

                              Notes updated in Table 5: Medium-density STM32F103xx pin
                              definitions on page 27.

                              Note 2 modified below Table 6: Voltage characteristics on page 35,

                              |VDDx| min and |VDDx| min removed.

       22-Sep-2008  9         Measurement conditions specified in Section 5.3.5: Supply current

                              characteristics on page 39.

                              IDD in standby mode at 85 C modified in Table 16: Typical and
                              maximum current consumptions in Stop and Standby modes on

                              page 43.

                              General input/output characteristics on page 58 modified.

                              fHCLK conditions modified in Table 30: EMS characteristics on page 56.

                              JA and pitch value modified for LFBGA100 package in Table 57:
                              Package thermal characteristics. Small text changes.

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STM32F103x8, STM32F103xB                                                          Revision history

Table 59. Document revision history (continued)

Date         Revision                                  Changes

                              I/O information clarified on page 1.
                              Figure 3: STM32F103xx performance line LFBGA100 ballout modified.
                              Figure 10: Memory map modified. Table 4: Timer feature comparison
                              added.
                              PB4, PB13, PB14, PB15, PB3/TRACESWO moved from Default
                              column to Remap column in Table 5: Medium-density STM32F103xx
                              pin definitions.

                              PD for LFBGA100 corrected in Table 9: General operating conditions.

23-Apr-2009               10  Note modified in Table 13: Maximum current consumption in Run
22-Sep-2009
03-Jun-2010                   mode, code with data processing running from Flash and Table 15:

                              Maximum current consumption in Sleep mode, code running from

                              Flash or RAM.

                              Table 20: High-speed external user clock characteristics and Table 21:
                              Low-speed external user clock characteristics modified.

                              Figure 19 shows a typical curve (title modified). ACCHSI max values
                              modified in Table 24: HSI oscillator characteristics.

                              TFBGA64 package added (see Table 55 and Table 50). Small text
                              changes.

                              Note 5 updated and Note 4 added in Table 5: Medium-density
                              STM32F103xx pin definitions.

                              VRERINT and TCoeff added to Table 12: Embedded internal reference
                              voltage. IDD_VBAT value added to Table 16: Typical and maximum
                              current consumptions in Stop and Standby modes. Figure 17: Typical

                              current consumption on VBAT with RTC on versus temperature at
                              different VBAT values added.

                              fHSE_ext min modified in Table 20: High-speed external user clock
                              characteristics.

                              CL1 and CL2 replaced by C in Table 22: HSE 4-16 MHz oscillator

                              characteristics and Table 23: LSE oscillator characteristics (fLSE =

                              32.768 kHz), notes modified and moved below the tables. Table 24: HSI

                          11  oscillator characteristics modified. Conditions removed from Table 26:

                              Low-power mode wakeup timings.

                              Note 1 modified below Figure 23: Typical application with an 8 MHz
                              crystal.

                              IEC 1000 standard updated to IEC 61000 and SAE J1752/3 updated to
                              IEC 61967-2 in Section 5.3.10: EMC characteristics on page 55.

                              Jitter added to Table 27: PLL characteristics.

                              Table 41: SPI characteristics modified.

                              CADC and RAIN parameters modified in Table 45: ADC characteristics.
                              RAIN max values modified in Table 46: RAIN max for fADC = 14 MHz.

                              Figure 44: LFBGA100 - 10 x 10 mm low profile fine pitch ball grid array

                              package outline updated.

                              Added STM32F103TB devices.

                              Added VFQFPN48 package.

                          12  Updated note 2 below Table 39: I2C characteristics

                              Updated Figure 31: I2C bus AC waveforms and measurement circuit

                              Updated Figure 30: Recommended NRST pin protection

                              Updated Section 5.3.12: I/O port characteristics

                              Doc ID 13587 Rev 12                                                   95/96
                            STM32F103x8, STM32F103xB

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