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STM32F103C8T6

器件型号:STM32F103C8T6
器件类别:半导体    集成电路IC    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

JTAG Debuggers DEBUG ADAPTER ULINK2

参数

产品属性属性值
产品种类:
Product Category:
ARM Microcontrollers - MCU
制造商:
Manufacturer:
STMicroelectronics
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-48
系列:
Series:
STM32F1fvfcfrqrvreexytcxtxdrrs
Core:ARM Cortex M3
Data Bus Width:32 bit
Maximum Clock Frequency:72 MHz
Program Memory Size:64 kB
Data RAM Size:20 kB
ADC Resolution:12 bit
Number of I/Os:48 I/O
工作电源电压:
Operating Supply Voltage:
2 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 85 C
接口类型:
Interface Type:
CAN, I2C, SPI, USART, USB
封装:
Packaging:
Tray
商标:
Brand:
STMicroelectronics
Data RAM Type:SRAM
高度:
Height:
1.4 mm
长度:
Length:
7 mm
最小工作温度:
Minimum Operating Temperature:
- 40 C
Moisture Sensitive:Yes
Number of ADC Channels:10
Number of Timers/Counters:3 Timer
Processor Series:ARM Cortex M
产品:
Product:
MCU
Program Memory Type:Flash
工厂包装数量:
Factory Pack Quantity:
1500
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
2 V
商标名:
Tradename:
STM32
宽度:
Width:
7 mm
单位重量:
Unit Weight:
0.006409 oz

STM32F103C8T6器件文档内容

                                                                                     STM32F103x8

                                                                                     STM32F103xB

Medium-density performance line ARM®-based 32-bit MCU with 64

   or 128 KB Flash, USB, CAN, 7 timers, 2 ADCs, 9 com. interfaces

                                                                                            Datasheet - production data

Features

•  ARM® 32-bit Cortex®-M3 CPU Core

   –  72 MHz maximum frequency,                                          VFQFPN36 6 × 6 mm  UFQFPN48 7 × 7 mm

      1.25 DMIPS/MHz (Dhrystone 2.1)

      performance at 0 wait state memory

      access

   –  Single-cycle multiplication and hardware           BGA100 10 × 10 mm

      division                                                                                     LQFP100 14 × 14 mm

                                                         UFBGA100 7 x 7 mm                         LQFP64 10 × 10 mm

•  Memories                                                 BGA64 5 × 5 mm                         LQFP48 7 × 7 mm

   –  64 or 128 Kbytes of Flash memory                •  Debug mode

   –  20 Kbytes of SRAM                                  –               Serial wire debug (SWD) & JTAG

•  Clock, reset and supply management                                    interfaces

   –  2.0 to 3.6 V application supply and I/Os        •  7 timers

   –  POR, PDR, and programmable voltage                 –               Three 16-bit timers, each with up to 4

      detector (PVD)                                                     IC/OC/PWM or pulse counter and

   –  4-to-16 MHz crystal oscillator                                     quadrature (incremental) encoder input

   –  Internal 8 MHz factory-trimmed RC                  –               16-bit, motor control PWM timer with dead-

   –  Internal 40 kHz RC                                                 time generation and emergency stop

   –  PLL for CPU clock                                  –               2 watchdog timers (Independent and

   –  32 kHz oscillator for RTC with calibration                         Window)

                                                         –               SysTick timer 24-bit downcounter

•  Low-power                                          •  Up to 9 communication interfaces

   –  Sleep, Stop and Standby modes                      –               Up to 2 x I2C interfaces (SMBus/PMBus)

   –  VBAT supply for RTC and backup registers           –               Up to 3 USARTs (ISO 7816 interface, LIN,

•  2 x 12-bit, 1 µs A/D converters (up to 16                             IrDA capability, modem control)

   channels)                                             –               Up to 2 SPIs (18 Mbit/s)

   –  Conversion range: 0 to 3.6 V                       –               CAN interface (2.0B Active)

   –  Dual-sample and hold capability                    –               USB 2.0 full-speed interface

   –  Temperature sensor                              •  CRC calculation unit, 96-bit unique ID

•  DMA                                                •  Packages are ECOPACK®

   –  7-channel DMA controller

   –  Peripherals supported: timers, ADC, SPIs,                          Table 1. Device summary
      I2Cs and USARTs
                                                         Reference                          Part number

•  Up to 80 fast I/O ports                            STM32F103x8                 STM32F103C8, STM32F103R8

   –  26/37/51/80 I/Os, all mappable on 16                                        STM32F103V8, STM32F103T8

      external interrupt vectors and almost all       STM32F103xB                 STM32F103RB STM32F103VB,

      5 V-tolerant                                                                STM32F103CB, STM32F103TB

August 2015                                           DocID13587 Rev 17                                               1/117

This is information on a product in full production.                                                           www.st.com
Contents                                                           STM32F103x8, STM32F103xB

Contents

1         Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2         Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

          2.1  Device overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

          2.2  Full compatibility throughout the family   . . . . . . . . . . . . . . . . . . . . . . . . . . 13

          2.3  Overview  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

               2.3.1   ARM® Cortex®-M3 core with embedded Flash and SRAM . . . . . . . . . . 14

               2.3.2   Embedded Flash memory    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

               2.3.3   CRC (cyclic redundancy check) calculation unit  . . . . . . . . . . . . . . . . . . 14

               2.3.4   Embedded SRAM      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

               2.3.5   Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 14

               2.3.6   External interrupt/event controller (EXTI)  . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.7   Clocks and startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.8   Boot modes  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.9   Power supply schemes     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.10  Power supply supervisor  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

               2.3.11  Voltage regulator  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

               2.3.12  Low-power modes    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

               2.3.13  DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

               2.3.14  RTC (real-time clock) and backup registers . . . . . . . . . . . . . . . . . . . . . . 17

               2.3.15  Timers and watchdogs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

               2.3.16  I²C bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

               2.3.17  Universal synchronous/asynchronous receiver transmitter (USART)  . . 19

               2.3.18  Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

               2.3.19  Controller area network (CAN)      . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

               2.3.20  Universal serial bus (USB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

               2.3.21  GPIOs (general-purpose inputs/outputs) . . . . . . . . . . . . . . . . . . . . . . . . 20

               2.3.22  ADC (analog-to-digital converter)  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

               2.3.23  Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

               2.3.24  Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . 20

3         Pinouts and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

4         Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

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STM32F103x8, STM32F103xB                                                          Contents

5  Electrical characteristics                . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.1  Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

        5.1.1             Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

        5.1.2             Typical values     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

        5.1.3             Typical curves     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

        5.1.4             Loading capacitor    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

        5.1.5             Pin input voltage    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

        5.1.6             Power supply scheme        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

        5.1.7             Current consumption measurement        . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

   5.2  Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

   5.3  Operating conditions              . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

        5.3.1             General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

        5.3.2             Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . 39

        5.3.3             Embedded reset and power control block characteristics  . . . . . . . . . . . 40

        5.3.4             Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

        5.3.5             Supply current characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

        5.3.6             External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

        5.3.7             Internal clock source characteristics    . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

        5.3.8             PLL characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

        5.3.9             Memory characteristics     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

        5.3.10            EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

        5.3.11            Absolute maximum ratings (electrical sensitivity)  . . . . . . . . . . . . . . . . . 60

        5.3.12            I/O current injection characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

        5.3.13            I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

        5.3.14            NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

        5.3.15            TIM timer characteristics  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

        5.3.16            Communications interfaces       . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

        5.3.17            CAN (controller area network) interface  . . . . . . . . . . . . . . . . . . . . . . . . 74

        5.3.18            12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

        5.3.19            Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

6  Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

   6.1  VFQFPN36 6 x 6 mm, 0.5 mm pitch, package information                      ...........                                            80

   6.2  UFQFPN48 7 x 7 mm, 0.5 mm pitch, package information                      ...........                                            84

   6.3  LFBGA100 10 x 10 mm, low-profile fine pitch ball grid array

        package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

                              DocID13587 Rev 17                                   3/117

                                                                                                                                             4
Contents                                                       STM32F103x8, STM32F103xB

          6.4  LQFP100 14 x 14 mm, 100-pin low-profile quad flat package information                                      90

          6.5  UFBGA100 7x 7 mm, ultra fine pitch ball grid array package information                                     93

          6.6  LQFP64 10 x 10 mm, 64-pin low-profile quad flat package information . . 96

          6.7  TFBGA64 5 x 5 mm, thin profile fine pitch package information  . . . . . . . 99

          6.8  LQFP48 7 x 7 mm, 48-pin low-profile quad flat package information . . .     102

          6.9  Thermal characteristics  .....................................              105

               6.9.1  Reference document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

               6.9.2  Selecting the product temperature range  . . . . . . . . . . . . . . . . . . . . . . 106

7         Ordering information scheme   . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

8         Revision history  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

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STM32F103x8, STM32F103xB                                                                                                      List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....  .  .  .  .  .  .  .1

Table 2.   STM32F103xx medium-density device features and peripheral counts . . . .                                           .....  .  .  .  .  .  .  10

Table 3.   STM32F103xx family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .....  .  .  .  .  .  .  13

Table 4.   Timer feature comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .....  .  .  .  .  .  .  17

Table 5.   Medium-density STM32F103xx pin definitions . . . . . . . . . . . . . . . . . . . . . . .                           .....  .  .  .  .  .  .  28

Table 6.   Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .....  .  .  .  .  .  .  37

Table 7.   Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .....  .  .  .  .  .  .  37

Table 8.   Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .....  .  .  .  .  .  .  38

Table 9.   General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .....  .  .  .  .  .  .  38

Table 10.  Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . .                            .....  .  .  .  .  .  .  39

Table 11.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . .                                .....  .  .  .  .  .  .  40

Table 12.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .....  .  .  .  .  .  .  41

Table 13.  Maximum current consumption in Run mode, code with data processing

           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....  .  .  .  .  .  .  42

Table 14.  Maximum current consumption in Run mode, code with data processing

           running from RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .....  .  .  .  .  .  .  42

Table 15.  Maximum current consumption in Sleep mode, code running from Flash or                                              RAM.   .  .  .  .  .  .  44

Table 16.  Typical and maximum current consumptions in Stop and Standby modes .                                               .....  .  .  .  .  .  .  45

Table 17.  Typical current consumption in Run mode, code with data processing

           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....  .  .  .  .  .  .  48

Table 18.  Typical current consumption in Sleep mode, code running from Flash or

           RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .....  .  .  .  .  .  .  49

Table 19.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .....  .  .  .  .  .  .  50

Table 20.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . .                        .....  .  .  .  .  .  .  51

Table 21.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . .                        .....  .  .  .  .  .  .  52

Table 22.  HSE 4-16 MHz oscillator characteristics  ...........................                                               .....  .  .  .  .  .  .  53

Table 23.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . .                         .....  .  .  .  .  .  .  54

Table 24.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .....  .  .  .  .  .  .  56

Table 25.  LSI oscillator characteristics  ....................................                                               .....  .  .  .  .  .  .  56

Table 26.  Low-power mode wakeup timings   ................................                                                   .....  .  .  .  .  .  .  57

Table 27.  PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .....  .  .  .  .  .  .  57

Table 28.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .....  .  .  .  .  .  .  57

Table 29.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . .                          .....  .  .  .  .  .  .  58

Table 30.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .....  .  .  .  .  .  .  59

Table 31.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .....  .  .  .  .  .  .  59

Table 32.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .....  .  .  .  .  .  .  60

Table 33.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .....  .  .  .  .  .  .  60

Table 34.  I/O current injection susceptibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .....  .  .  .  .  .  .  61

Table 35.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....  .  .  .  .  .  .  62

Table 36.  Output voltage characteristics  ...................................                                                .....  .  .  .  .  .  .  65

Table 37.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....  .  .  .  .  .  .  66

Table 38.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .....  .  .  .  .  .  .  67

Table 39.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .....  .  .  .  .  .  .  68
           I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Table 40.                                                                                                                     .....  .  .  .  .  .  .  69

Table 41.  SCL frequency (fPCLK1= 36 MHz.,VDD_I2C = 3.3 V) . . . . . . . . . . . . . . . . . . .                              .....  .  .  .  .  .  .  70

Table 42.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .....  .  .  .  .  .  .  71

Table 43.  USB startup time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .....  .  .  .  .  .  .  73

Table 44.  USB DC electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .....  .  .  .  .  .  .  74

                                           DocID13587 Rev 17                                                                                     5/117

                                                                                                                                                           6
List of tables                                                        STM32F103x8, STM32F103xB

Table 45.  USB: Full-speed electrical characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  . 74

Table 46.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  . 75

Table 47.  RAIN max for fADC = 14 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  . 76

Table 48.  ADC accuracy - limited test conditions  ...............................                                             .  .  .  .  .  .  .  . 76

Table 49.  ADC accuracy  ..................................................                                                    .  .  .  .  .  .  .  . 77

Table 50.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  . 79

Table 51.  VFQFPN36 - 36-pin, 6x6 mm, 0.5 mm pitch very thin profile fine pitch quad

                flat package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  . 81

Table 52.  UFQFPN48 - 48-lead, 7x7 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  . 84

Table 53.  LFBGA100 – 100-ball low-profile fine pitch ball grid array, 10 x 10 mm,

           0.8 mm pitch, package mechanical data   ..............................                                              .  .  .  .  .  .  .  . 87

Table 54.  LFBGA100 recommended PCB design rules (0.8 mm pitch BGA). . . . . . . . . . .                                       .  .  .  .  .  .  .  . 88

Table 55.  LQPF100, 14 x 14 mm 100-pin low-profile quad flat package mechanical data.                                          .  .  .  .  .  .  .  . 90

Table 56.  UFBGA100 - 100-ball, 7 x 7 mm, 0.50 mm pitch, ultra fine pitch ball grid array

           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .         .  .  .  .  .  .  .  . 93

Table 57.  UFBGA100 recommended PCB design rules (0.5 mm pitch BGA) . . . . . . . . . .                                        .  .  .  .  .  .  .  . 94

Table 58.  LQFP64 - 64-pin, 10 x 10 mm low-profile quad flat package

           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  . 96

Table 59.  TFBGA64 – 64-ball, 5 x 5 mm, 0.5 mm pitch, thin profile fine pitch ball grid

           array package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  . 99

Table 60.  TFBGA64 recommended PCB design rules (0.5 mm pitch BGA). . . . . . . . . . . .                                      .  .  .  .  .  .  .  100

Table 61.  LQFP48 - 48-pin, 7 x 7 mm low-profile quad flat package

           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .   .  .  .  .  .  .  .  102

Table 62.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  105

Table 63.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  108

Table 64.  Document revision history  .........................................                                                .  .  .  .  .  .  .  109

6/117                                 DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                 List of figures

List of figures

Figure  1.   STM32F103xx performance line block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                            .  .  .  11

Figure  2.   Clock tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  12

Figure  3.   STM32F103xx performance line LFBGA100 ballout . . . . . . . . . . . . . . . . . . . . . . . . . .                                 .  .  .  21

Figure  4.   STM32F103xx performance line LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . .                               .  .  .  22

Figure  5.   STM32F103xx performance line UFBGA100 pinout  ..........................                                                          .  .  .  23

Figure  6.   STM32F103xx performance line LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                              .  .  .  24

Figure  7.   STM32F103xx performance line TFBGA64 ballout . . . . . . . . . . . . . . . . . . . . . . . . . . .                                .  .  .  25

Figure  8.   STM32F103xx performance line LQFP48 pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                              .  .  .  26

Figure  9.   STM32F103xx performance line UFQFPN48 pinout . . . . . . . . . . . . . . . . . . . . . . . . . .                                  .  .  .  26

Figure  10.  STM32F103xx performance line VFQFPN36 pinout . . . . . . . . . . . . . . . . . . . . . . . . . .                                  .  .  .  27

Figure  11.  Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  34

Figure  12.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .        .  .  .  35

Figure  13.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  35

Figure  14.  Power supply scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .            .  .  .  36

Figure  15.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                            .  .  .  36

Figure  16.  Typical current consumption in Run mode versus frequency (at 3.6 V) -

             code with data processing running from RAM, peripherals enabled. . . . . . . . . . . . . . .                                      .  .  .  43

Figure  17.  Typical current consumption in Run mode versus frequency (at 3.6 V) -

             code with data processing running from RAM, peripherals disabled . . . . . . . . . . . . . .                                      .  .  .  43

Figure  18.  Typical current consumption on VBAT with RTC on versus temperature at different

             VBAT values  .........................................................                                                            .  .  .  45

Figure  19.  Typical current consumption in Stop mode with regulator in Run mode versus

             temperature at VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  46

Figure  20.  Typical current consumption in Stop mode with regulator in Low-power mode versus

             temperature at VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  46

Figure  21.  Typical current consumption in Standby mode versus temperature at

             VDD = 3.3 V and 3.6 V  .................................................                                                          .  .  .  47

Figure  22.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . .                              .  .  .  52

Figure  23.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . .                             .  .  .  53

Figure  24.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  54

Figure  25.  Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                     .  .  .  55

Figure  26.  Standard I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  63

Figure  27.  Standard I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                     .  .  .  63

Figure  28.  5 V tolerant I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  64

Figure  29.  5 V tolerant I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                     .  .  .  64

Figure  30.  I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .             .  .  .  67

Figure  31.  Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                       .  .  .  68
             I2C bus AC waveforms and measurement circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure  32.                                                                                                                                    .  .  .  70

Figure  33.  SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                            .  .  .  72
             SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure  34.  SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                   .  .  .  72

Figure  35.                                                                                                                                    .  .  .  73

Figure  36.  USB timings: definition of data signal rise and fall time . . . . . . . . . . . . . . . . . . . . . . . .                         .  .  .  74

Figure  37.  ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .              .  .  .  77

Figure  38.  Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                        .  .  .  78

Figure  39.  Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . . . . . . .                                          .  .  .  78

Figure  40.  Power supply and reference decoupling (VREF+ connected to VDDA). . . . . . . . . . . . . .                                        .  .  .  79

Figure  41.  VFQFPN36 - 36-pin, 6x6 mm, 0.5 mm pitch very thin profile fine pitch quad

             flat package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .      .  .  .  80

                                    DocID13587 Rev 17                                                                                             7/117

                                                                                                                                                            8
List of figures                                                         STM32F103x8, STM32F103xB

Figure  42.  VFQFPN36 - 36-pin, 6x6 mm, 0.5 mm pitch very thin profile fine pitch quad

             flat package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                .  .  .  .  .  .  .  .  .  . 82

Figure  43.  VFPFPN36 package top view example . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                     .  .  .  .  .  .  .  .  .  . 83

Figure  44.  UFQFPN48 - 48-lead, 7x7 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

             package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  . 84

Figure  45.  UFQFPN48 - 48-lead, 7x7 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

             package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  . 85

Figure  46.  UFQFPN48 7 x 7 mm, 0.5 mm pitch, package top view example . . . . . . . . .                                     .  .  .  .  .  .  .  .  .  . 86

Figure  47.  LFBGA100 - 100-ball low-profile fine pitch ball grid array, 10 x10 mm,

             0.8 mm pitch, package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  . 87

Figure  48.  LFBGA100 – 100-ball low-profile fine pitch ball grid array, 10 x 10 mm,

             0.8 mm pitch, package recommended footprint . . . . . . . . . . . . . . . . . . . . . . .                       .  .  .  .  .  .  .  .  .  . 88

Figure  49.  LFBGA100 package top view example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                    .  .  .  .  .  .  .  .  .  . 89

Figure  50.  LQFP100, 14 x 14 mm 100-pin low-profile quad flat package outline . . . . . .                                   .  .  .  .  .  .  .  .  .  . 90

Figure  51.  LQFP100 - 100-pin, 14 x 14 mm low-profile quad flat

             package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .               .  .  .  .  .  .  .  .  .  . 91

Figure  52.  LQFP100 package top view example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                  .  .  .  .  .  .  .  .  .  . 92

Figure  53.  UFBGA100 - 100-ball, 7 x 7 mm, 0.50 mm pitch, ultra fine pitch ball grid

             array package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  . 93

Figure  54.  UFBGA100 - 100-ball, 7 x 7 mm, 0.50 mm pitch, ultra fine pitch ball grid

             array package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  . 94

Figure  55.  UFBGA100 package top view example . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                     .  .  .  .  .  .  .  .  .  . 95

Figure  56.  LQFP64 - 64-pin, 10 x 10 mm low-profile quad flat package outline . . . . . . .                                 .  .  .  .  .  .  .  .  .  . 96

Figure  57.  LQFP64 - 64-pin, 10 x 10 mm low-profile quad flat package

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  . 97

Figure  58.  LQFP64 package top view example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  . 98

Figure  59.  TFBGA64 – 64-ball, 5 x 5 mm, 0.5 mm pitch thin profile fine pitch ball grid

             array package outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  . 99

Figure  60.  TFBGA64 – 64-ball, 5 x 5 mm, 0.5 mm pitch, thin profile fine pitch ball grid

             array package recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  100

Figure  61.  TFBGA64 package top view example  ..............................                                                .  .  .  .  .  .  .  .  .  101

Figure  62.  LQFP48 - 48-pin, 7 x 7 mm low-profile quad flat package outline . . . . . . . . .                               .  .  .  .  .  .  .  .  .  102

Figure  63.  LQFP48 - 48-pin, 7 x 7 mm low-profile quad flat package

             recommended footprint . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .       .  .  .  .  .  .  .  .  .  103

Figure  64.  LQFP48 package top view example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .                 .  .  .  .  .  .  .  .  .  104

Figure  65.  LQFP100 PD max vs. TA  ........................................                                                 .  .  .  .  .  .  .  .  .  107

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STM32F103x8, STM32F103xB                                                          Introduction

1  Introduction

   This datasheet provides the ordering information and mechanical device characteristics of

   the STM32F103x8 and STM32F103xB medium-density performance line microcontrollers.

   For more details on the whole STMicroelectronics STM32F103xx family, please refer to

   Section 2.2: Full compatibility throughout the family.

   The medium-density STM32F103xx datasheet should be read in conjunction with the low-,

   medium- and high-density STM32F10xxx reference manual.

   The reference and Flash programming manuals are both available from the

   STMicroelectronics website www.st.com.

   For information on the Cortex®-M3 core please refer to the Cortex®-M3 Technical Reference

   Manual, available from the www.arm.com website.

2  Description

   The STM32F103xx medium-density performance line family incorporates the high-
   performance ARM® Cortex®-M3 32-bit RISC core operating at a 72 MHz frequency, high-

   speed embedded memories (Flash memory up to 128 Kbytes and SRAM up to 20 Kbytes),

   and an extensive range of enhanced I/Os and peripherals connected to two APB buses. All

   devices offer two 12-bit ADCs, three general purpose 16-bit timers plus one PWM timer, as
   well as standard and advanced communication interfaces: up to two I2Cs and SPIs, three

   USARTs, an USB and a CAN.

   The devices operate from a 2.0 to 3.6 V power supply. They are available in both the –40 to

   +85 °C temperature range and the –40 to +105 °C extended temperature range. A

   comprehensive set of power-saving mode allows the design of low-power applications.

   The STM32F103xx medium-density performance line family includes devices in six different

   package types: from 36 pins to 100 pins. Depending on the device chosen, different sets of

   peripherals are included, the description below gives an overview of the complete range of

   peripherals proposed in this family.

   These features make the STM32F103xx medium-density performance line microcontroller

   family suitable for a wide range of applications such as motor drives, application control,

   medical and handheld equipment, PC and gaming peripherals, GPS platforms, industrial

   applications, PLCs, inverters, printers, scanners, alarm systems, video intercoms, and

   HVACs.

                              DocID13587 Rev 17                                                 9/117

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Description                                                                   STM32F103x8, STM32F103xB

2.1          Device overview

                                       Table 2. STM32F103xx medium-density device features and peripheral

                                                                     counts

                                Peripheral        STM32F103Tx  STM32F103Cx    STM32F103Rx                        STM32F103Vx

             Flash - Kbytes                       64      128  64        128  64           128                   64           128

             SRAM - Kbytes                            20             20                20                            20

                 Timers         General-purpose       3              3                 3                             3

                                Advanced-control      1              1                 1                             1

                                SPI                   1              2                 2                             2

                 Communication  I2C                   1              2                 2                             2

                                USART                 2              3                 3                             3

                                USB                   1              1                 1                             1

                                CAN                   1              1                 1                             1

             GPIOs                                    26             37                51                            80

             12-bit synchronized ADC                  2              2                 2                             2

             Number of channels                   10 channels  10 channels    16 channels(1)                     16  channels

             CPU frequency                                                   72 MHz

             Operating voltage                                           2.0 to 3.6 V

             Operating temperatures               Ambient temperatures: -40 to +85 °C / -40 to +105 °C           (see Table 9)

                                                  Junction temperature: -40 to + 125 °C (see Table 9)

                                                               LQFP48,               LQFP64,                     LQFP100,

             Packages                             VFQFPN36     UFQFPN48              TFBGA64                     LFBGA100,

                                                                                                                 UFBGA100

             1.  On the TFBGA64 package           only 15 channels are available (one analog input pin has been  replaced by
                 ‘Vref+’).

10/117                                            DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                                                                                       Description

                         Figure 1. STM32F103xx performance line block diagram

    42!#%#,+

    42!#%$;=           40)5                                                       4RA CE

    AS!3                          4RACETRIG        PBU S                           #ONTROLLE R                                                                   0/7%2

    .*4234                37*4!'                                                                                                                            6/,4 2%'      6$$TO6

              *4$)                                       )BU S                                            OBL    )NTERFAC E                                  64/6      633

    *4#+37#,+            #ORTEX
-#05                                                                                      &LASH +"

    *4-337$)/                                                                                            FLASH              BIT                                     6$$

              *4$/        &MAX -(Z         $BUS

              AS!&

                                                3YST EM     "US- ATRIX                                           32!-

                                   .6)#                                                                          +"                                                  6$$

                                                                                                                 0#,+                                                         /3#?).

                                   '0$-!                                                                        0#,+       0,,                                84!, /3#  /3#?/54

                                                                                                                 (#,+        #,/#+                                
-(Z

                                   CH ANNELS                                       !("& MAX-(Z         &#,+        -!.!'4

                                                                                                                 2#-(Z

                                                                                                                 2#K(Z                                   )7$'

                                      6$$!                                                                                                                   3TAND BY

                                   3500,9                                                                       6$$!                                        IN TERFACE       6"!4

              .234              350%26)3)/.                                                                                                            6"!4

              6$$!                 0/20$2    2ST                                                                                                                            /3#?).

              633!                                                                                                                                           84!, K (Z     /3#?/54

                                      06$       )NT                                  !("                        !("

                                                                                     !0"                        !0"                                        24#   "ACK UP

                                %84)                                                                                                                         !7 5       REG    4!-0%2
24#

              !&        7! +%50                                                                                                                      "ACKU PI NTERFACE

              0!; =         '0)/!                                                                                                                        4)-              #HANN EL S

              0"; =         '0)/"                                                                                                                        4)-              #HANN EL S

              0#;=          '0)/#

                                                                                                                             !0" &MAX-(Z        4)-             #HANN EL S

              0$;=          '0)/$                                                                                                                                          28 48 #43 243

                                                         !0" & MAX -(Z                                                                          53!24            #+ 3MART#ARDAS!&

              0%;=          '0)/%                                                                                                                                          28 48 #43 243

                                                                                                                                                             53!24            #+ 3MART#ARDAS!&

#HANN EL S                                                                                                                                           XXBIT 30)         -/3) -)3/ 3#+ .33

CO MPL #HANN EL S                                                                                                                                                          AS!&

%42AND"+).                    4)-

                                                                                                                                                             )#              3#, 3$! 3-"!

    -/3) -)3/                                                                                                                                                                  AS!&

    3#+ .33AS!&               30)                                                                                                                         )#              3#, 3$!

28 48 #43 243                                                                                                                                                                AS!&

3MART #ARD AS!&         53!24                                                                                                                             BX #! .

                          6$$!                                                                                                                                                 53"$0#!.?48

                                                                                                                                                             53"&3       53"$-#!.?28

    !&                  BIT !$#     )&

    62%&                                                                                                                                                     32!-"

    62%&
                 BIT !$#     )&

                                                                                                                                                             77 $'

                          4EM PSENS OR

                                                                                                                                                                                         AID

1.  TA = –40 °C to +105 °C (junction temperature up to 125 °C).

2.  AF = alternate function on I/O port pin.

                                                DocID13587 Rev 17                                                                                                                            11/117

                                                                                                                                                                                                     116
Description                                                                                        STM32F103x8, STM32F103xB

                                                            Figure 2. Clock tree

                                                                                     )/,7)&/.

                                                                                     WR)ODVKSURJUDPPLQJLQWHUIDFH

                            0+]         +6,

                            +6,5&                                                   86%           0+]            86%&/.

                                                                             3UHVFDOHU                               WR86%LQWHUIDFH

                                                                           

                                                                                               0+]PD[                  +&/.

                                                                                                                           WR$+%EXVFRUH

                                                                                                   &ORFN                  PHPRU\DQG'0$

                                                                                                 (QDEOH ELWV          WR&RUWH[6\VWHPWLPHU

                            3//65&        3//08/                 6:                                                        )&/.&RUWH[

                                                            +6,              $+%                   $3%                    IUHHUXQQLQJFORFN

                                          [                  6<6&/.                                          0+]PD[         3&/.

                                          [[[  3//&/.        0+]  3UHVFDOHU         3UHVFDOHU                               WR$3%

                                          3//                         PD[                 3HULSKHUDO&ORFN SHULSKHUDOV

                                                            +6(                                                     (QDEOH ELWV

                                                                                            7,0                                  WR7,0
                                                                                                                                       DQG

                                                                 &66                        ,I $3%SUHVFDOHU      [              7,0;&/.

                                                                                            HOVH                    [    3HULSKHUDO&ORFN

                                                                                                                           (QDEOH ELWV

                                          3//;735(                                                 $3%          0+]PD[            3&/.

                 26&B287                                                                       3UHVFDOHU                               WR$3%

                            0+]                                                                 3HULSKHUDO&ORFN  SHULSKHUDOV

                 26&B,1    +6(26&                                                                                 (QDEOH ELWV

                                                                                          7,0WLPHU

                                                                                            ,I $3%SUHVFDOHU      [                  WR7,0

                                                                                            HOVH                    [                7,0&/.

                                                                                                                           3HULSKHUDO&ORFN

                                                                                                                       (QDEOH ELW

                 26&B,1                                            WR57&                        $'&                                 WR$'&

                            /6(26&             /6(                                                3UHVFDOHU        $'&&/.

                            N+]                      57&&/.                                 

                 26&B287

                                                57&6(/>@

                            /6,5&              /6,         WR,QGHSHQGHQW:DWFKGRJ ,:'*

                            N+]                                          ,:'*&/.                      /HJHQG

                                                                                                           +6(  KLJKVSHHGH[WHUQDOFORFNVLJQDO

                            0DLQ                                                                           +6,  KLJKVSHHGLQWHUQDOFORFNVLJQDO

                                                     3//&/.                                              /6,  ORZVSHHGLQWHUQDOFORFNVLJQDO

                            &ORFN2XWSXW                                                                   /6(  ORZVSHHGH[WHUQDOFORFNVLJQDO

                 0&2                                  +6,

                                                       +6(

                                                       6<6&/.

                                          0&2                                                                                                DL

             1.  When the HSI is used as a PLL clock input, the maximum system clock frequency that can be achieved is
                 64 MHz.

             2.  For the USB function to be available, both HSE and PLL must be enabled, with USBCLK running at 48
                 MHz.

             3.  To have an ADC conversion time of 1 µs, APB2 must be at 14 MHz, 28 MHz or 56 MHz.

12/117                                               DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                 Description

2.2  Full compatibility throughout the family

     The STM32F103xx is a complete family whose members are fully pin-to-pin, software and

     feature compatible. In the reference manual, the STM32F103x4 and STM32F103x6 are

     identified as low-density devices, the STM32F103x8 and STM32F103xB are referred to as

     medium-density devices, and the STM32F103xC, STM32F103xD and STM32F103xE are

     referred to as high-density devices.

     Low- and high-density devices are an extension of the STM32F103x8/B devices, they are

     specified in the STM32F103x4/6 and STM32F103xC/D/E datasheets, respectively. Low-

     density devices feature lower Flash memory and RAM capacities, less timers and

     peripherals. High-density devices have higher Flash memory and RAM capacities, and
     additional peripherals like SDIO, FSMC, I2S and DAC, while remaining fully compatible with

     the other members of the STM32F103xx family.

     The STM32F103x4, STM32F103x6, STM32F103xC, STM32F103xD and STM32F103xE

     are a drop-in replacement for STM32F103x8/B medium-density devices, allowing the user

     to try different memory densities and providing a greater degree of freedom during the

     development cycle.

     Moreover, the STM32F103xx performance line family is fully compatible with all existing

     STM32F101xx access line and STM32F102xx USB access line devices.

                                     Table 3. STM32F103xx family

             Low-density devices     Medium-density devices          High-density devices

     Pinout  16 KB        32 KB            64 KB        128 KB  256 KB      384 KB            512 KB

             Flash        Flash            Flash        Flash   Flash       Flash             Flash

             6 KB RAM     10 KB RAM  20 KB RAM    20 KB RAM     48 KB RAM 64 KB RAM 64 KB RAM

     144     -                  -          -            -       5 × USARTs

     100     -                  -                               4 × 16-bit timers, 2 × basic timers
                                                                3 × SPIs, 2 × I2Ss, 2 × I2Cs
                                     3 × USARTs
             2 × USARTs                                         USB, CAN, 2 × PWM timers
                                     3 × 16-bit timers
     64      2 × 16-bit timers       2 × SPIs, 2 × I2Cs, USB,   3 × ADCs, 2 × DACs, 1 × SDIO

             1 × SPI, 1 × I2C, USB,  CAN, 1 × PWM timer         FSMC (100 and 144 pins)

     48      CAN, 1 × PWM timer      2 × ADCs                     -         -                        -

     36      2 × ADCs                                             -         -                        -

                                     DocID13587 Rev 17                                               13/117

                                                                                                             116
Description                                                                  STM32F103x8, STM32F103xB

2.3          Overview

2.3.1        ARM® Cortex®-M3 core with embedded Flash and SRAM

             The ARM® Cortex®-M3 processor is the latest generation of ARM processors for embedded

             systems. It has been developed to provide a low-cost platform that meets the needs of MCU

             implementation, with a reduced pin count and low-power consumption, while delivering

             outstanding computational performance and an advanced system response to interrupts.

             The ARM® Cortex®-M3 32-bit RISC processor features exceptional code-efficiency,

             delivering the high-performance expected from an ARM core in the memory size usually

             associated with 8- and 16-bit devices.

             The STM32F103xx performance line family having an embedded ARM core, is therefore

             compatible with all ARM tools and software.

             Figure 1 shows the general block diagram of the device family.

2.3.2        Embedded Flash memory

             64 or 128 Kbytes of embedded Flash is available for storing programs and data.

2.3.3        CRC (cyclic redundancy check) calculation unit

             The CRC (cyclic redundancy check) calculation unit is used to get a CRC code from a 32-bit

             data word and a fixed generator polynomial.

             Among other applications, CRC-based techniques are used to verify data transmission or

             storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of

             verifying the Flash memory integrity. The CRC calculation unit helps compute a signature of

             the software during runtime, to be compared with a reference signature generated at link-

             time and stored at a given memory location.

2.3.4        Embedded SRAM

             Twenty Kbytes of embedded SRAM accessed (read/write) at CPU clock speed with 0 wait

             states.

2.3.5        Nested vectored interrupt controller (NVIC)

             The STM32F103xx performance line embeds a nested vectored interrupt controller able to
             handle up to 43 maskable interrupt channels (not including the 16 interrupt lines of Cortex®-

             M3) and 16 priority levels.

             •  Closely coupled NVIC gives low-latency interrupt processing

             •  Interrupt entry vector table address passed directly to the core

             •  Closely coupled NVIC core interface

             •  Allows early processing of interrupts

             •  Processing of late arriving higher priority interrupts

             •  Support for tail-chaining

             •  Processor state automatically saved

             •  Interrupt entry restored on interrupt exit with no instruction overhead

14/117                                     DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                   Description

        This hardware block provides flexible interrupt management features with minimal interrupt

        latency.

2.3.6   External interrupt/event controller (EXTI)

        The external interrupt/event controller consists of 19 edge detector lines used to generate

        interrupt/event requests. Each line can be independently configured to select the trigger

        event (rising edge, falling edge, both) and can be masked independently. A pending register

        maintains the status of the interrupt requests. The EXTI can detect an external line with a

        pulse width shorter than the Internal APB2 clock period. Up to 80 GPIOs can be connected

        to the 16 external interrupt lines.

2.3.7   Clocks and startup

        System clock selection is performed on startup, however the internal RC 8 MHz oscillator is

        selected as default CPU clock on reset. An external 4-16 MHz clock can be selected, in

        which case it is monitored for failure. If failure is detected, the system automatically switches

        back to the internal RC oscillator. A software interrupt is generated if enabled. Similarly, full

        interrupt management of the PLL clock entry is available when necessary (for example on

        failure of an indirectly used external crystal, resonator or oscillator).

        Several prescalers allow the configuration of the AHB frequency, the high-speed APB

        (APB2) and the low-speed APB (APB1) domains. The maximum frequency of the AHB and

        the high-speed APB domains is 72 MHz. The maximum allowed frequency of the low-speed

        APB domain is 36 MHz. See Figure 2 for details on the clock tree.

2.3.8   Boot modes

        At startup, boot pins are used to select one of three boot options:

        •  Boot from User Flash

        •  Boot from System Memory

        •  Boot from embedded SRAM

        The boot loader is located in System Memory. It is used to reprogram the Flash memory by

        using USART1. For further details please refer to AN2606.

2.3.9   Power supply schemes

        •  VDD = 2.0 to 3.6 V: external power supply for I/Os and the internal regulator.

           Provided externally through VDD pins.

        •  VSSA, VDDA = 2.0 to 3.6 V: external analog power supplies for ADC, reset blocks, RCs

           and PLL (minimum voltage to be applied to VDDA is 2.4 V when the ADC is used).
           VDDA and VSSA must be connected to VDD and VSS, respectively.

        •  VBAT = 1.8 to 3.6 V: power supply for RTC, external clock 32 kHz oscillator and backup

           registers (through power switch) when VDD is not present.

        For more details on how to connect power pins, refer to Figure 14: Power supply scheme.

2.3.10  Power supply supervisor

        The device has an integrated power-on reset (POR)/power-down reset (PDR) circuitry. It is

        always active, and ensures proper operation starting from/down to 2 V. The device remains

                                 DocID13587 Rev 17                                                   15/117

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Description                                                           STM32F103x8, STM32F103xB

             in reset mode when VDD is below a specified threshold, VPOR/PDR, without the need for an
             external reset circuit.

             The device features an embedded programmable voltage detector (PVD) that monitors the

             VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
             generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is
             higher than the VPVD threshold. The interrupt service routine can then generate a warning
             message and/or put the MCU into a safe state. The PVD is enabled by software.

             Refer to Table 11: Embedded reset and power control block characteristics for the values of

             VPOR/PDR and VPVD.

2.3.11       Voltage regulator

             The regulator has three operation modes: main (MR), low-power (LPR) and power down.

             •  MR is used in the nominal regulation mode (Run)

             •  LPR is used in the Stop mode

             •  Power down is used in Standby mode: the regulator output is in high impedance: the

                kernel circuitry is powered down, inducing zero consumption (but the contents of the

                registers and SRAM are lost)

             This regulator is always enabled after reset. It is disabled in Standby mode, providing high

             impedance output.

2.3.12       Low-power modes

             The STM32F103xx performance line supports three low-power modes to achieve the best

             compromise between low-power consumption, short startup time and available wakeup

             sources:

             •  Sleep mode

                In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can

                wake up the CPU when an interrupt/event occurs.

             •  Stop mode

                The Stop mode achieves the lowest power consumption while retaining the content of

                SRAM and registers. All clocks in the 1.8 V domain are stopped, the PLL, the HSI RC

                and the HSE crystal oscillators are disabled. The voltage regulator can also be put

                either in normal or in low-power mode.

                The device can be woken up from Stop mode by any of the EXTI line. The EXTI line

                source can be one of the 16 external lines, the PVD output, the RTC alarm or the USB

                wakeup.

             •  Standby mode

                The Standby mode is used to achieve the lowest power consumption. The internal

                voltage regulator is switched off so that the entire 1.8 V domain is powered off. The

                PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering

                Standby mode, SRAM and register contents are lost except for registers in the Backup

                domain and Standby circuitry.

                The device exits Standby mode when an external reset (NRST pin), an IWDG reset, a

                rising edge on the WKUP pin, or an RTC alarm occurs.

Note:        The RTC, the IWDG, and the corresponding clock sources are not stopped by entering Stop

             or Standby mode.

16/117                                DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                    Description

2.3.13  DMA

        The flexible 7-channel general-purpose DMA is able to manage memory-to-memory,

        peripheral-to-memory and memory-to-peripheral transfers. The DMA controller supports

        circular buffer management avoiding the generation of interrupts when the controller

        reaches the end of the buffer.

        Each channel is connected to dedicated hardware DMA requests, with support for software

        trigger on each channel. Configuration is made by software and transfer sizes between

        source and destination are independent.

        The DMA can be used with the main peripherals: SPI, I2C, USART, general-purpose and

        advanced-control timers TIMx and ADC.

2.3.14  RTC (real-time clock) and backup registers

        The RTC and the backup registers are supplied through a switch that takes power either on

        VDD supply when present or through the VBAT pin. The backup registers are ten 16-bit
        registers used to store 20 bytes of user application data when VDD power is not present.

        The real-time clock provides a set of continuously running counters which can be used with

        suitable software to provide a clock calendar function, and provides an alarm interrupt and a

        periodic interrupt. It is clocked by a 32.768 kHz external crystal, resonator or oscillator, the

        internal low-power RC oscillator or the high-speed external clock divided by 128. The

        internal low-power RC has a typical frequency of 40 kHz. The RTC can be calibrated using

        an external 512 Hz output to compensate for any natural crystal deviation. The RTC

        features a 32-bit programmable counter for long-term measurement using the Compare

        register to generate an alarm. A 20-bit prescaler is used for the time base clock and is by

        default configured to generate a time base of 1 second from a clock at 32.768 kHz.

2.3.15  Timers and watchdogs

        The medium-density STM32F103xx performance line devices include an advanced-control

        timer, three general-purpose timers, two watchdog timers and a SysTick timer.

        Table 4 compares the features of the advanced-control and general-purpose timers.

                                        Table 4.     Timer feature  comparison

        Timer  Counter     Counter      Prescaler    DMA request    Capture/compare    Complementary

               resolution  type         factor       generation     channels                outputs

                           Up,          Any integer

        TIM1   16-bit      down,        between 1    Yes            4                          Yes

                           up/down      and 65536

        TIM2,              Up,          Any integer

        TIM3,  16-bit      down,        between 1    Yes            4                          No

        TIM4               up/down      and 65536

                                        DocID13587 Rev 17                                            17/117

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Description                                                                  STM32F103x8, STM32F103xB

             Advanced-control timer (TIM1)

             The advanced-control timer (TIM1) can be seen as a three-phase PWM multiplexed on 6

             channels. It has complementary PWM outputs with programmable inserted dead-times. It

             can also be seen as a complete general-purpose timer. The 4 independent channels can be

             used for

             •  Input capture

             •  Output compare

             •  PWM generation (edge- or center-aligned modes)

             •  One-pulse mode output

             If configured as a general-purpose 16-bit timer, it has the same features as the TIMx timer. If

             configured as the 16-bit PWM generator, it has full modulation capability (0-100%).

             In debug mode, the advanced-control timer counter can be frozen and the PWM outputs

             disabled to turn off any power switch driven by these outputs.

             Many features are shared with those of the general-purpose TIM timers which have the

             same architecture. The advanced-control timer can therefore work together with the TIM

             timers via the Timer Link feature for synchronization or event chaining.

             General-purpose timers (TIMx)

             There are up to three synchronizable general-purpose timers embedded in the

             STM32F103xx performance line devices. These timers are based on a 16-bit auto-reload

             up/down counter, a 16-bit prescaler and feature 4 independent channels each for input

             capture/output compare, PWM or one-pulse mode output. This gives up to 12 input

             captures/output compares/PWMs on the largest packages.

             The general-purpose timers can work together with the advanced-control timer via the Timer

             Link feature for synchronization or event chaining. Their counter can be frozen in debug

             mode. Any of the general-purpose timers can be used to generate PWM outputs. They all

             have independent DMA request generation.

             These timers are capable of handling quadrature (incremental) encoder signals and the

             digital outputs from 1 to 3 hall-effect sensors.

             Independent watchdog

             The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is

             clocked from an independent 40 kHz internal RC and as it operates independently of the

             main clock, it can operate in Stop and Standby modes. It can be used either as a watchdog

             to reset the device when a problem occurs, or as a free-running timer for application timeout

             management. It is hardware- or software-configurable through the option bytes. The counter

             can be frozen in debug mode.

             Window watchdog

             The window watchdog is based on a 7-bit downcounter that can be set as free-running. It

             can be used as a watchdog to reset the device when a problem occurs. It is clocked from

             the main clock. It has an early warning interrupt capability and the counter can be frozen in

             debug mode.

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STM32F103x8, STM32F103xB                                                                  Description

        SysTick timer

        This timer is dedicated for OS, but could also be used as a standard downcounter. It

        features:

        •  A 24-bit downcounter

        •  Autoreload capability

        •  Maskable system interrupt generation when the counter reaches 0

        •  Programmable clock source

2.3.16  I²C bus

        Up to two I²C bus interfaces can operate in multimaster and slave modes. They can support

        standard and fast modes.

        They support dual slave addressing (7-bit only) and both 7/10-bit addressing in master

        mode. A hardware CRC generation/verification is embedded.

        They can be served by DMA and they support SM Bus 2.0/PM Bus.

2.3.17  Universal synchronous/asynchronous receiver transmitter (USART)

        One of the USART interfaces is able to communicate at speeds of up to 4.5 Mbit/s. The

        other available interfaces communicate at up to 2.25 Mbit/s. They provide hardware

        management of the CTS and RTS signals, IrDA SIR ENDEC support, are ISO 7816

        compliant and have LIN Master/Slave capability.

        All USART interfaces can be served by the DMA controller.

2.3.18  Serial peripheral interface (SPI)

        Up to two SPIs are able to communicate up to 18 Mbits/s in slave and master modes in full-

        duplex and simplex communication modes. The 3-bit prescaler gives 8 master mode

        frequencies and the frame is configurable to 8 bits or 16 bits. The hardware CRC

        generation/verification supports basic SD Card/MMC modes.

        Both SPIs can be served by the DMA controller.

2.3.19  Controller area network (CAN)

        The CAN is compliant with specifications 2.0A and B (active) with a bit rate up to 1 Mbit/s. It

        can receive and transmit standard frames with 11-bit identifiers as well as extended frames

        with 29-bit identifiers. It has three transmit mailboxes, two receive FIFOs with 3 stages and

        14 scalable filter banks.

2.3.20  Universal serial bus (USB)

        The STM32F103xx performance line embeds a USB device peripheral compatible with the

        USB full-speed 12 Mbs. The USB interface implements a full-speed (12 Mbit/s) function

        interface. It has software-configurable endpoint setting and suspend/resume support. The

        dedicated 48 MHz clock is generated from the internal main PLL (the clock source must use

        a HSE crystal oscillator).

                                    DocID13587 Rev 17                                             19/117

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Description                                                    STM32F103x8, STM32F103xB

2.3.21       GPIOs (general-purpose inputs/outputs)

             Each of the GPIO pins can be configured by software as output (push-pull or open-drain), as

             input (with or without pull-up or pull-down) or as peripheral alternate function. Most of the

             GPIO pins are shared with digital or analog alternate functions. All GPIOs are high current-

             capable.

             The I/Os alternate function configuration can be locked if needed following a specific

             sequence in order to avoid spurious writing to the I/Os registers.

             I/Os on APB2 with up to 18 MHz toggling speed.

2.3.22       ADC (analog-to-digital converter)

             Two 12-bit analog-to-digital converters are embedded into STM32F103xx performance line

             devices and each ADC shares up to 16 external channels, performing conversions in single-

             shot or scan modes. In scan mode, automatic conversion is performed on a selected group

             of analog inputs.

             Additional logic functions embedded in the ADC interface allow:

             •  Simultaneous sample and hold

             •  Interleaved sample and hold

             •  Single shunt

             The ADC can be served by the DMA controller.

             An analog watchdog feature allows very precise monitoring of the converted voltage of one,

             some or all selected channels. An interrupt is generated when the converted voltage is

             outside the programmed thresholds.

             The events generated by the general-purpose timers (TIMx) and the advanced-control timer

             (TIM1) can be internally connected to the ADC start trigger, injection trigger, and DMA

             trigger respectively, to allow the application to synchronize A/D conversion and timers.

2.3.23       Temperature sensor

             The temperature sensor has to generate a voltage that varies linearly with temperature. The

             conversion range is between 2 V < VDDA < 3.6 V. The temperature sensor is internally
             connected to the ADC12_IN16 input channel which is used to convert the sensor output

             voltage into a digital value.

2.3.24       Serial wire JTAG debug port (SWJ-DP)

             The ARM SWJ-DP Interface is embedded. and is a combined JTAG and serial wire debug

             port that enables either a serial wire debug or a JTAG probe to be connected to the target.

             The JTAG TMS and TCK pins are shared with SWDIO and SWCLK, respectively, and a

             specific sequence on the TMS pin is used to switch between JTAG-DP and SW-DP.

20/117                                      DocID13587 Rev 17
STM32F103x8, STM32F103xB                                         Pinouts and pin  description

3            Pinouts and pin description

                 Figure 3. STM32F103xx performance line   LFBGA100 ballout

                                                                         

      3&      3&

   $  26&B,1   7$03(5   3(  3%    3%       3%      3%    3$       3$  3$

                 57&

      3&      9%$7

   %  26&B287            3(  3%    3%       3'      3'    3&       3&  3$

   &  26&B,1     966B     3(  3(    3%       3'      3'    3&       3$   3$

   '  26&B287    9''B     3(  3(    %227     3'      3'    3'        3$   3$

   (  1567       3&       3(  966B  966B  9  66B     966B  3'        3&   3&

   )  3&        3&       3&  9''B  9''B  9''B       9''B  1&         3&   3&

   *  966$       3$:.83  3$  3&    3%       3(     3(   3%       3'  3'

   +  95()±      3$       3$  3&    3(       3(     3(   3%       3'  3'

   -  95()      3$       3$  3%    3(       3(     3%   3%       3'   3'

   .  9''$       3$       3$  3%    3(       3(     3%   3%       3'   3'

                                                                                        $,F

                                       DocID13587 Rev 17                                21/117

                                                                                                  116
Pinouts  and  pin description                                                                                                                                          STM32F103x8, STM32F103xB

              Figure 4.            STM32F103xx                                                   performance                                      line              LQFP100 pinout

                                   6$$?  633?  0%  0%  0"  0"  "//4  0"  0"  0"  0"  0"  0$  0$  0$  0$  0$  0$  0$  0$  0#  0#  0#  0!  0!

                                                                                                                                                                    

              0%                                                                                                                                                                                                        6$$?

              0%                                                                                                                                                                                                        633?

              0%                                                                                                                                                                                                        .#

              0%                                                                                                                                                                                                        0!

              0%                                                                                                                                                                                                        0!

              6"!4                                                                                                                                                                                                       0!

              0#
4!-0%2
24#                                                                                                                                                                                            0!

              0#
/3#?).                                                                                                                                                                                              0!

              0#
/3#?/54                                                                                                                                                                                             0!

              633?                                                                                                                                                                                                     0#

              6$$?                                                                                                                                                                                                     0#

              /3#?).                                                                                         ,1&0                                                                                                    0#

              /3#?/54                                                                                                                                                                                                   0#

              .234                                                                                                                                                                                                      0$

              0#                                                                                                                                                                                                       0$

              0#                                                                                                                                                                                                       0$

              0#                                                                                                                                                                                                       0$

              0#                                                                                                                                                                                                       0$

              633!                                                                                                                                                                                                      0$

              62%&
                                                                                                                                                                                                     0$

              62%&                                                                                                                                                                                                      0$

              6$$!                                                                                                                                                                                                      0"

              0!
7+50                                                                                                                                                                                                  0"

              0!                                                                                                                                                                                                       0"

              0!                                                                                                                                                                                                       0"

                                                                                                                                                                     

                                   0!      633?    6$$?  0!    0!    0!    0!      0#    0#    0"    0"    0"    0%    0%    0%    0%   0%   0%   0%   0%   0%    0"    0"    633?   6$$?

                                                                                                                                                                                                                                     AI

22/117                                                      DocID13587 Rev 17
STM32F103x8, STM32F103xB                                               Pinouts and  pin description

           Figure 5. STM32F103xx performance line UFBGA100 pinout

                                                                       

$  3(         3(        3%    %227  3'  3'  3%      3%   3$  3$  3$   3$

%  3(         3(        3%    3%    3%  3'  3'      3'   3'   3&  3&   3$

&  3&        3(        3(    9''B  3%                3'   3'   3&  1&     3$

   57&B7$03(5

'  3&       3(     966B                                            3$   3$    3&

   26&B,1

(  3&       9%$7    966B                                            3&   3&    3&

   26&B287

)  26&B,1     966B                                                          966B  966B

*  26&B287    9''B                                                          9''B  9''B

+     3&      1567       9''B                                        3'  3'   3'

-  966$        3&        3&                                          3'  3'   3'

.  95()       3&        3$    3$    3&                3'   3'   3%  3%   3%

/  95()       3$        3$    3$    3&  3%  3(      3(  3(  3%  3%   3%

               :.83

0  9''$        3$        3$    3$    3%  3%  3(      3(   3(  3(  3(   3(

                                                                                           069

                                        DocID13587 Rev 17                                  23/117

                                                                                                      116
Pinouts  and  pin  description                                                                                                                                      STM32F103x8, STM32F103xB

                   Figure 6. STM32F103xx performance line LQFP64 pinout

                                                  sͺϯ  s^^ͺϯ    W ϵ  W ϴ  KK d Ϭ  W ϳ  W ϲ  W ϱ  W ϰ  W ϯ  WϮ  WϭϮ  Wϭϭ   WϭϬ   W ϭϱ   W ϭϰ

                                sd              ϲϰ     ϲϯ     ϲϮ     ϲϭ   ϲϬ        ϱϵ                     ϱϴ ϱϳ ϱϲ ϱϱ                             ϱϰ       ϱϯ    ϱϮ     ϱϭ     ϱϬ      ϰϵ     sͺϮ

                                               ϭ                                                                                                                                          ϰϴ

                   WϭϯͲdDWZͲZd             Ϯ                                                                                                                                          ϰϳ     s ^^ͺϮ

                   W ϭϰͲK ^ ϯϮͺ/E            ϯ                                                                                                                                          ϰϲ     W ϭϯ

                   W ϭϱͲK ^ ϯϮͺKh d          ϰ                                                                                                                                          ϰϱ     W ϭϮ

                                W  ϬͲK^ ͺ/E  ϱ                                                                                                                                          ϰϰ     W ϭϭ

                   W  ϭͲK^ ͺKhd              ϲ                                                                                                                                        ϰϯ     W ϭϬ

                                EZ^d           ϳ                                                                                                                                        ϰϮ     W ϵ

                                WϬ            ϴ                                                                                                                                        ϰϭ     W ϴ

                                Wϭ            ϵ                                                           >Y&Wϲϰ                                                                       ϰϬ     Wϵ

                                WϮ            ϭϬ                                                                                                                                         ϯϵ     Wϴ

                                Wϯ            ϭϭ                                                                                                                                         ϯϴ     Wϳ

                                s^^           ϭϮ                                                                                                                                         ϯϳ     Wϲ

                                s           ϭϯ                                                                                                                                         ϯϲ     W ϭϱ

                                W ϬͲt< hW     ϭϰ                                                                                                                                         ϯϱ     W ϭϰ

                                    W ϭ       ϭϱ                                                                                                                                         ϯϰ     W ϭϯ

                                    W Ϯ       ϭϲ                                                                                                                                         ϯϯ     W ϭϮ

                                                  ϭϳ     ϭϴ     ϭϵ     ϮϬ   Ϯϭ        ϮϮ           Ϯϯ Ϯϰ Ϯϱ Ϯϲ                                       Ϯϳ       Ϯϴ    Ϯϵ     ϯϬ     ϯϭ      ϯϮ

                                                    W ϯ  s ^^ͺϰsͺϰ       W ϰ      W ϱ         W ϲ      W ϳ      Wϰ       Wϱ       W Ϭ      W ϭ     W Ϯ  Wϭ Ϭ  Wϭ ϭ  s ^^ͺϭ sͺϭ

                                                                                                                                                                                                         DL

24/117                                         DocID13587 Rev 17
STM32F103x8,     STM32F103xB                                          Pinouts and pin description

                         Figure 7. STM32F103xx performance         line TFBGA64 ballout

                 ϭ            Ϯ         ϯ    ϰ             ϱ       ϲ       ϳ             ϴ

                WϭϰͲ        WϭϯͲ     Wϵ

                 K^ϯϮͺ/E   dDWZͲZd       Wϰ           Wϯ     Wϭϱ    Wϭϰ          Wϭϯ

                WϭϱͲ        s d     Wϴ  KKdϬ         WϮ     Wϭϭ    WϭϬ          WϭϮ

                 K^ϯϮͺKhd

                K^ͺ/E       s ^^ͺϰ    Wϳ  Wϱ           WϭϮ    WϭϬ    Wϵ           Wϭϭ

                K^ͺKhd      s ͺϰ    Wϲ  s ^^ͺϯ        s ^^ͺϮ  s ^^ͺϭ  Wϴ           Wϵ

                EZ^d         Wϭ       WϬ  s ͺϯ        s ͺϮ  s ͺϭ  Wϳ           Wϴ

              &  s ^^        WϮ       WϮ  Wϱ           WϬ     Wϲ     Wϭϱ          Wϭϰ

'                s Z&н     WϬͲt
,                s         Wϭ       Wϰ  Wϳ           Wϰ     Wϱ     Wϭϭ          WϭϮ

                                                                                               /ϭϱϰϵϰ

                                        DocID13587 Rev 17                                      25/117

                                                                                                        116
Pinouts  and  pin  description                                                                                                           STM32F103x8, STM32F103xB

                      Figure 8. STM32F103xx performance line LQFP48 pinout

                                                    6$$?  633?                "//4

                                                                       0"  0"           0"  0"  0"  0"  0"  0!  0!

                                                                                                                        6$$?

                                6"!4                                                                                                       

                      0#
4!-0%2
24 #                                                                                                       633?

                                0#
/3#?).                                                                                                0!

                      0#
/3#?/54                                                                                                         0!

                                0$
/3#?).                                                                                                   0!

                                0$
/3#?/54                                        ,1&0                                                   0!

                                .234                                                                                                        0!

                                633!                                                                                                        0!

                                6$$!                                                                                                        0"

                                0!
7+50                                                                                                    0"

                                0!                                                                                                         0"

                                0!                                                                                                         0"

                                                             

                                                   0!    0!    0!    0!      0!      0"     0"    0"     0"   0"  633?  6$$?

                                                                                                                                                AIB

                   Figure 9. STM32F103xx performance line UFQFPN48 pinout

                                                   6$$?  633?    0"      0"    "//4  0"      0"      0"    0"    0"    0!    0!

                                6"!4                                                                                    6$$?
                                                                                                                                         
                                                  
                                                                                                                                                633?
                   0#
4!-0%2
24#                                                                                                      

                                0#
/3#?).                                                                                                0!

                      0#
/3#?/54                                                                                                         0!

                                0$
/3#?).                                                                                                   0!

                                0$
/3#?/54                                    1&0.                                                        0!

                                .234                                                                                                         0!

                                633!                                                                                                         0!

                                6$$!                                                                                                         0"

                                0!
7+50                                                                                                    0"

                                0!                                                                                                         0"

                                0!                                                                                                         0"

                                                                                                                   

                                                     0!      0!      0!    0!    0!      0"    0"    0"    0"   0"   633?   6$$?

                                                                                                                                                          -36

26/117                          DocID13587 Rev 17
STM32F103x8,  STM32F103xB                                                    Pinouts and pin description

                 Figure 10.     STM32F103xx performance                line  VFQFPN36 pinout

              

                                   633?  "//4  0"  0"  0"    0"  0"   0!  0!

                                                                   

                 6$$?                                                                 6$$?

                 /3#?).0$                                                            633?

                 /3#?/540$                                                           0!

                 .234                                                                  0!

                 633!                                     1&.                        0!

                 6$$!                                                                  0!

                 0!
7+50                                                              0!

                           0!                                                         0!

                           0!                                                         6$$?

                                                                   

                                   0!    0!    0!  0!  0!    0"  0"   0"   633?

                                                                                                 AI

                                   DocID13587 Rev 17                                                      27/117

                                                                                                                  116
Pinouts            and              pin description                                                                               STM32F103x8, STM32F103xB

                                                Table 5.      Medium-density          STM32F103xx pin definitions

                                    Pins                                                                                          Alternate functions(4)

LFBGA100  UFBG100  LQFP48/UFQFPN48  TFBGA64          LQFP100  VFQFPN36                    Type(1)  I / O Level(2)  Main
                                                                                                                   function(3)
                                             LQFP64                     Pin name

                                                                                                                   (after reset)  Default     Remap

A3        B2       -                -        -       1        -         PE2               I/O      FT              PE2            TRACECK     -

B3        A1       -                -        -       2        -         PE3               I/O      FT              PE3            TRACED0     -

C3        B1       -                -        -       3        -         PE4               I/O      FT              PE4            TRACED1     -

D3        C2       -                -        -       4        -         PE5               I/O      FT              PE5            TRACED2     -

E3        D2       -                -        -       5        -         PE6               I/O      FT              PE6            TRACED3     -

B2        E2       1                B2       1       6        -         VBAT              S        -               VBAT           -           -

A2        C1       2                A2       2       7        -         PC13-TAMPER-      I/O      -               PC13(6)        TAMPER-RTC  -
                                                                        RTC(5)

A1        D1       3                A1       3       8        -         PC14-OSC32_IN(5)  I/O      -               PC14(6)        OSC32_IN    -

B1        E1       4                B1       4       9        -         PC15-             I/O      -               PC15(6)        OSC32_OUT   -
                                                                        OSC32_OUT(5)

C2        F2       -                -        -       10       -         VSS_5             S        -               VSS_5          -           -

D2        G2       -                -        -       11       -         VDD_5             S        -               VDD_5          -

C1        F1       5                C1       5       12       2         OSC_IN            I        -               OSC_IN         -           PD0(7)

D1        G1       6                D1       6       13       3         OSC_OUT           O        -               OSC_OUT                    PD1(7)

E1        H2       7                E1       7       14       4         NRST              I/O      -               NRST           -           -

F1        H1       -                E3       8       15       -         PC0               I/O      -               PC0            ADC12_IN10  -

F2        J2       -                E2       9       16       -         PC1               I/O      -               PC1            ADC12_IN11  -

E2        J3       -                F2       10      17       -         PC2               I/O      -               PC2            ADC12_IN12  -

F3        K2       -                -(8)     11      18       -         PC3               I/O      -               PC3            ADC12_IN13  -

G1        J1       8                F1       12      19       5         VSSA              S        -               VSSA           -           -

H1        K1       -                -        -       20       -         VREF-             S        -               VREF-          -           -

J1        L1       -                G1(8)    -       21       -         VREF+             S        -               VREF+          -           -

K1        M1       9                H1       13      22       6         VDDA              S        -               VDDA           -           -

28/117                                                                  DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                                  Pinouts and pin description

                                    Table 5. Medium-density STM32F103xx                       pin definitions (continued)

                                    Pins                                                                                  Alternate functions(4)

LFBGA100  UFBG100  LQFP48/UFQFPN48  TFBGA64          LQFP100  VFQFPN36            Type(1)  I / O Level(2)  Main
                                                                                                           function(3)
                                             LQFP64                     Pin name

                                                                                                           (after reset)  Default         Remap

                                                                                                                          WKUP/
                                                                                                                          USART2_CTS(9)/

G2        L2       10               G2       14      23       7         PA0-WKUP  I/O      -               PA0            ADC12_IN0/      -

                                                                                                                          TIM2_CH1_
                                                                                                                          ETR(9)

                                                                                                                          USART2_RTS(9)/

H2        M2       11               H2       15      24       8         PA1       I/O      -               PA1            ADC12_IN1/      -
                                                                                                                          TIM2_CH2(9)

                                                                                                                          USART2_TX(9)/

J2        K3       12               F3       16      25       9         PA2       I/O      -               PA2            ADC12_IN2/      -
                                                                                                                          TIM2_CH3(9)

                                                                                                                          USART2_RX(9)/

K2        L3       13               G3       17      26       10        PA3       I/O      -               PA3            ADC12_IN3/      -
                                                                                                                          TIM2_CH4(9)

E4        E3       -                C2       18      27       -         VSS_4     S        -               VSS_4          -               -

F4        H3       -                D2       19      28       -         VDD_4     S        -               VDD_4          -               -

                                                                                                                          SPI1_NSS(9)/
                                                                                                                          USART2_CK(9)/
G3        M3       14               H3       20      29       11        PA4       I/O      -               PA4                            -

                                                                                                                          ADC12_IN4

H3        K4       15               F4       21      30       12        PA5       I/O      -               PA5            SPI1_SCK(9)/    -

                                                                                                                          ADC12_IN5

                                                                                                                          SPI1_MISO(9)/

J3        L4       16               G4       22      31       13        PA6       I/O      -               PA6            ADC12_IN6/      TIM1_BKIN
                                                                                                                          TIM3_CH1(9)

                                                                                                                          SPI1_MOSI(9)/

K3        M4       17               H4       23      32       14        PA7       I/O      -               PA7            ADC12_IN7/      TIM1_CH1N
                                                                                                                          TIM3_CH2(9)

G4        K5       -                H5       24      33                 PC4       I/O      -               PC4            ADC12_IN14      -

H4        L5       -                H6       25      34                 PC5       I/O      -               PC5            ADC12_IN15      -

J4        M5       18               F5       26      35       15        PB0       I/O      -               PB0            ADC12_IN8/      TIM1_CH2N
                                                                                                                          TIM3_CH3(9)

K4        M6       19               G5       27      36       16        PB1       I/O      -               PB1            ADC12_IN9/      TIM1_CH3N
                                                                                                                          TIM3_CH4(9)

                                                                        DocID13587 Rev        17                                                  29/117

                                                                                                                                                          116
Pinouts            and              pin description                                                                       STM32F103x8, STM32F103xB

                                    Table 5. Medium-density STM32F103xx                        pin definitions (continued)

                                    Pins                                                                                  Alternate functions(4)

LFBGA100  UFBG100  LQFP48/UFQFPN48  TFBGA64          LQFP100  VFQFPN36            Type(1)  I / O Level(2)  Main
                                                                                                           function(3)
                                             LQFP64                     Pin name

                                                                                                           (after reset)  Default         Remap

G5        L6       20               G6       28      37       17        PB2       I/O      FT              PB2/BOOT1      -               -

H5        M7       -                -        -       38       -         PE7       I/O      FT              PE7            -               TIM1_ETR

J5        L7       -                -        -       39       -         PE8       I/O      FT              PE8            -               TIM1_CH1N

K5        M8       -                -        -       40       -         PE9       I/O      FT              PE9            -               TIM1_CH1

G6        L8       -                -        -       41       -         PE10      I/O      FT              PE10           -               TIM1_CH2N

H6        M9       -                -        -       42       -         PE11      I/O      FT              PE11           -               TIM1_CH2

J6        L9       -                -        -       43       -         PE12      I/O      FT              PE12           -               TIM1_CH3N

K6        M10      -                -        -       44       -         PE13      I/O      FT              PE13           -               TIM1_CH3

G7        M11      -                -        -       45       -         PE14      I/O      FT              PE14           -               TIM1_CH4

H7        M12      -                -        -       46       -         PE15      I/O      FT              PE15           -               TIM1_BKIN

J7        L10      21               G7       29      47       -         PB10      I/O      FT              PB10           I2C2_SCL/       TIM2_CH3
                                                                                                                          USART3_TX(9)

K7        L11      22               H7       30      48       -         PB11      I/O      FT              PB11           I2C2_SDA/       TIM2_CH4
                                                                                                                          USART3_RX(9)

E7        F12      23               D6       31      49       18        VSS_1     S        -               VSS_1          -               -

F7        G12      24               E6       32      50       19        VDD_1     S        -               VDD_1          -               -

                                                                                                                          SPI2_NSS/

K8        L12      25               H8       33      51       -         PB12      I/O      FT              PB12           I2C2_SMBAl/     -
                                                                                                                          USART3_CK(9)/
                                                                                                                          TIM1_BKIN(9)

                                                                                                                          SPI2_SCK/
                                                                                                                          USART3_CTS(9)/
J8        K12      26               G8       34      52       -         PB13      I/O      FT              PB13           TIM1_CH1N (9)   -

                                                                                                                          SPI2_MISO/
                                                                                                                          USART3_RTS(9)
H8        K11      27               F8       35      53       -         PB14      I/O      FT              PB14           TIM1_CH2N (9)   -

G8        K10      28               F7       36      54       -         PB15      I/O      FT              PB15           SPI2_MOSI/      -
                                                                                                                          TIM1_CH3N(9)

K9        K9       -                -        -       55       -         PD8       I/O      FT              PD8            -               USART3_TX

J9        K8       -                -        -       56       -         PD9       I/O      FT              PD9            -               USART3_RX

30/117                                                                  DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                                  Pinouts and   pin description

                                    Table 5. Medium-density STM32F103xx                        pin definitions (continued)

                                    Pins                                                                                  Alternate     functions(4)

LFBGA100  UFBG100  LQFP48/UFQFPN48  TFBGA64          LQFP100  VFQFPN36            Type(1)  I / O Level(2)  Main
                                                                                                           function(3)
                                             LQFP64                     Pin name

                                                                                                           (after reset)  Default        Remap

H9        J12      -                -        -       57       -         PD10      I/O      FT              PD10           -              USART3_CK

G9        J11      -                -        -       58       -         PD11      I/O      FT              PD11           -              USART3_CTS

K10       J10      -                -        -       59       -         PD12      I/O      FT              PD12           -              TIM4_CH1 /

                                                                                                                                         USART3_RTS

J10       H12      -                -        -       60       -         PD13      I/O      FT              PD13           -              TIM4_CH2

H10       H11      -                -        -       61       -         PD14      I/O      FT              PD14           -              TIM4_CH3

G10       H10      -                -        -       62       -         PD15      I/O      FT              PD15           -              TIM4_CH4

F10       E12      -                F6       37      63       -         PC6       I/O      FT              PC6            -              TIM3_CH1

E10       E11                       E7       38      64       -         PC7       I/O      FT              PC7            -              TIM3_CH2

F9        E10                       E8       39      65       -         PC8       I/O      FT              PC8            -              TIM3_CH3

E9        D12      -                D8       40      66       -         PC9       I/O      FT              PC9            -              TIM3_CH4

                                                                                                                          USART1_CK/
                                                                                                                          TIM1_CH1(9)/
D9        D11      29               D7       41      67       20        PA8       I/O      FT              PA8                           -

                                                                                                                          MCO

C9        D10      30               C7       42      68       21        PA9       I/O      FT              PA9            USART1_TX(9)/  -
                                                                                                                          TIM1_CH2(9)

D10       C12      31               C6       43      69       22        PA10      I/O      FT              PA10           USART1_RX(9)/  -
                                                                                                                          TIM1_CH3(9)

                                                                                                                          USART1_CTS/
                                                                                                                          CANRX(9)/
C10       B12      32               C8       44      70       23        PA11      I/O      FT              PA11                          -
                                                                                                                          USBDM/
                                                                                                                          TIM1_CH4(9)

                                                                                                                          USART1_RTS/
                                                                                                                          CANTX(9)
B10       A12      33               B8       45      71       24        PA12      I/O      FT              PA12                          -
                                                                                                                          /USBDP
                                                                                                                          TIM1_ETR(9)

A10       A11      34               A8       46      72       25        PA13      I/O      FT              JTMS/SWDIO     -              PA13

F8        C11      -                -        -       73       -                      Not connected                                       -

E6        F11      35               D5       47      74       26        VSS_2     S        -               VSS_2          -              -

F6        G11      36               E5       48      75       27        VDD_2     S        -               VDD_2          -              -

                                                                        DocID13587 Rev 17                                                   31/117

                                                                                                                                                         116
Pinouts            and              pin description                                                                       STM32F103x8, STM32F103xB

                                    Table 5. Medium-density STM32F103xx                        pin definitions (continued)

                                    Pins                                                                                  Alternate functions(4)

LFBGA100  UFBG100  LQFP48/UFQFPN48  TFBGA64          LQFP100  VFQFPN36            Type(1)  I / O Level(2)  Main
                                                                                                           function(3)
                                             LQFP64                     Pin name

                                                                                                           (after reset)  Default       Remap

A9        A10      37               A7       49      76       28        PA14      I/O      FT              JTCK/SWCLK     -             PA14

                                                                                                                                        TIM2_CH1_

A8        A9       38               A6       50      77       29        PA15      I/O      FT              JTDI           -             ETR/ PA15

                                                                                                                                        /SPI1_NSS

B9        B11      -                B7       51      78                 PC10      I/O      FT              PC10           -             USART3_TX

B8        C10      -                B6       52      79                 PC11      I/O      FT              PC11           -             USART3_RX

C8        B10      -                C5       53      80                 PC12      I/O      FT              PC12           -             USART3_CK

-         C9       -                C1       -       81       2         PD0       I/O      FT              PD0            -             CANRX

-         B9       -                D1       -       82       3         PD1       I/O      FT              PD1            -             CANTX

B7        C8                        B5       54      83       -         PD2       I/O      FT              PD2            TIM3_ETR      -

C7        B8       -                -        -       84       -         PD3       I/O      FT              PD3            -             USART2_CTS

D7        B7       -                -        -       85       -         PD4       I/O      FT              PD4            -             USART2_RTS

B6        A6       -                -        -       86       -         PD5       I/O      FT              PD5            -             USART2_TX

C6        B6       -                -        -       87       -         PD6       I/O      FT              PD6            -             USART2_RX

D6        A5       -                -        -       88       -         PD7       I/O      FT              PD7            -             USART2_CK

                                                                                                                                        TIM2_CH2 /

A7        A8       39               A5       55      89       30        PB3       I/O      FT              JTDO           -             PB3

                                                                                                                                        TRACESWO

                                                                                                                                        SPI1_SCK

                                                                                                                                        TIM3_CH1/

A6        A7       40               A4       56      90       31        PB4       I/O      FT              JNTRST         -             PB4/

                                                                                                                                        SPI1_MISO

C5        C5       41               C4       57      91       32        PB5       I/O                      PB5            I2C1_SMBAl    TIM3_CH2 /

                                                                                                                                        SPI1_MOSI

B5        B5       42               D3       58      92       33        PB6       I/O      FT              PB6            I2C1_SCL(9)/  USART1_TX
                                                                                                                          TIM4_CH1(9)

A5        B4       43               C3       59      93       34        PB7       I/O      FT              PB7            I2C1_SDA(9)/  USART1_RX
                                                                                                                          TIM4_CH2(9)

D5        A4       44               B4       60      94       35        BOOT0     I                        BOOT0          -             -

32/117                                                                  DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                                  Pinouts and  pin description

                                    Table 5. Medium-density STM32F103xx                        pin definitions (continued)

                                    Pins                                                                                  Alternate    functions(4)

LFBGA100  UFBG100  LQFP48/UFQFPN48  TFBGA64          LQFP100  VFQFPN36            Type(1)  I / O Level(2)  Main
                                                                                                           function(3)
                                             LQFP64                     Pin name

                                                                                                           (after reset)  Default      Remap

B4        A3       45               B3       61      95       -         PB8       I/O      FT              PB8            TIM4_CH3(9)  I2C1_SCL /

                                                                                                                                       CANRX

A4        B3       46               A3       62      96       -         PB9       I/O      FT              PB9            TIM4_CH4(9)  I2C1_SDA/

                                                                                                                                       CANTX

D4        C3       -                -        -       97       -         PE0       I/O      FT              PE0            TIM4_ETR     -

C4        A2       -                -        -       98       -         PE1       I/O      FT              PE1            -            -

E5        D3       47               D4       63      99       36        VSS_3     S        -               VSS_3          -            -

F5        C4       48               E4       64      100      1         VDD_3     S        -               VDD_3          -            -

1.  I = input, O = output, S = supply.

2.  FT = 5 V tolerant.

3.  Function availability depends on the chosen device. For devices having reduced peripheral counts, it is always the lower
    number of peripheral that is included. For example, if a device has only one SPI and two USARTs, they will be called SPI1
    and USART1 & USART2, respectively. Refer to Table 2 on page 10.

4.  If several peripherals share the same I/O pin, to avoid conflict between these alternate functions only one peripheral should
    be enabled at a time through the peripheral clock enable bit (in the corresponding RCC peripheral clock enable register).

5.  PC13, PC14 and PC15 are supplied through the power switch. Since the switch only sinks a limited amount of current
    (3 mA), the use of GPIOs PC13 to PC15 in output mode is limited: the speed should not exceed 2 MHz with a maximum
    load of 30 pF and these IOs must not be used as a current source (e.g. to drive an LED).

6.  Main function after the first backup domain power-up. Later on, it depends on the contents of the Backup registers even
    after reset (because these registers are not reset by the main reset). For details on how to manage these IOs, refer to the
    Battery backup domain and BKP register description sections in the STM32F10xxx reference manual, available from the
    STMicroelectronics website: www.st.com.

7.  The pins number 2 and 3 in the VFQFPN36 package, 5 and 6 in the LQFP48, UFQFP48 and LQFP64 packages, and C1
    and C2 in the TFBGA64 package are configured as OSC_IN/OSC_OUT after reset, however the functionality of PD0 and
    PD1 can be remapped by software on these pins. For the LQFP100 package, PD0 and PD1 are available by default, so
    there is no need for remapping. For more details, refer to the Alternate function I/O and debug configuration section in the
    STM32F10xxx reference manual.
    The use of PD0 and PD1 in output mode is limited as they can only be used at 50 MHz in output mode.

8.  Unlike in the LQFP64 package, there is no PC3 in the TFBGA64 package. The VREF+ functionality is provided instead.

9.  This alternate function can be remapped by software to some other port pins (if available on the used package). For more
    details, refer to the Alternate function I/O and debug configuration section in the STM32F10xxx reference manual, available
    from the STMicroelectronics website: www.st.com.

                                                                        DocID13587 Rev 17                                                 33/117

                                                                                                                                                        116
Memory  mapping                                                                      STM32F103x8, STM32F103xB

4       Memory mapping

        The memory map is shown in Figure 11.

                                            Figure 11. Memory map

                                                                                     $3%PHPRU\VSDFH

                                                                                     X&&&&&&&&  UHVHUYHG

                                                                                     X%

        X&&&&&&&&                                                                               UHVHUYHG

                                                                                     X

                                                                                                  UHVHUYHG

                                                                                     X  &5&

                                                                                    X

                                                                                                  UHVHUYHG

        X%  &RUWH[ 0,QWHUQDO                                            X

                     3HULSKHUDOV                                                                  )ODV K,Q W HUI DF H

        X%                                                                  X

                                                                                     X  UHVHUYHG

                                                                                     X  5&&

                                                                                                 UHVHUYHG

                                                                                     X

                                                                                                  '0$

                                                                                     X

        X#                                                                               UHVHUYHG

                                                                                     X#

                                                                                     X  86$57

                                                                                     X  UHVHUYHG

                                                                                    X  63,

                                                                                     X#  7,0

        X!                                                                               $'&

                                                                                     X  $'&

                                                                                     X              

                                                                                    X#  UHVH UYH G

                                            X&&&&&&&                                           3RU W(

                                                         UHVH UYHG                   X

                                            X&&&&&

                                                                                                  3RUW'

        X                                      2SWLRQ%\WHV                X

                                                                                                  3RUW&

                                            X&&&&                              X

                                                                                     X#  3RUW%

                                                        6\VWHPPHPRU\               X  3RUW$

                                                                                                  (;7,

                                                                                     X

        X                         X&&&&                                           $),2

                                                                                     X

                                                                                                  UHVHUYHG

                                                                                     X  3:5

                                                                                    X  %.3

                                                                                     X#

                                                         UHVH UYHG                                UHVHUYHG

                     3HULSKHUDOV                                                     X  E[&$1

        X

                                                                                     X  VKDUHGE\WH

                                                                                     X  86%&$165$0

                                                                                                  86%5HJ LVWHUV

                                                                                    X#

                                                                                                  ,&

                                                                                     X

                                                                                                  ,&

        X  65$0                                                            X

                                                                                     X#  UHVHUYHG

                                            X&&&&                                           86$57

                                                                                     X

                                                                                                  86$57

                                                        )ODVKPHPRU\                X

                                                                                     X#  UHVHUYHG

                                                                                                  63,

        X                         X                              X

                                                         $OLDVHGWR)ODVKRUV\VWHP               UHVHUYHG

                                                         PHPRU\GHSHQGLQJRQ         X  ,:'*

                                            X  %227SLQV                   X

                                                                                                  ::'*

                                                                                     X#

                                                                                                  57&

                                                                                     X

                                  5HVHUYHG                                           X#  UHVHUYHG

                                                                                                  7,0

                                                                                     X

                                                                                     X  7,0

                                                                                     X  7,0

                                                                                                              DLI

34/117                                      DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                Electrical characteristics

5      Electrical characteristics

5.1    Parameter conditions

       Unless otherwise specified, all voltages are referenced to VSS.

5.1.1  Minimum and maximum values

       Unless otherwise specified the minimum and maximum values are guaranteed in the worst

       conditions of ambient temperature, supply voltage and frequencies by tests in production on

       100% of the devices with an ambient temperature at TA = 25 °C and TA = TAmax (given by
       the selected temperature range).

       Data based on characterization results, design simulation and/or technology characteristics

       are indicated in the table footnotes and are not tested in production. Based on

       characterization, the minimum and maximum values refer to sample tests and represent the

       mean value plus or minus three times the standard deviation (mean±3σ).

5.1.2  Typical values

       Unless otherwise specified, typical data are based on TA = 25 °C, VDD = 3.3 V (for the
       2 V ≤ VDD ≤ 3.6 V voltage range). They are given only as design guidelines and are not
       tested.

       Typical ADC accuracy values are determined by characterization of a batch of samples from

       a standard diffusion lot over the full temperature range, where 95% of the devices have an

       error less than or equal to the value indicated (mean±2σ).

5.1.3  Typical curves

       Unless otherwise specified, all typical curves are given only as design guidelines and are

       not tested.

5.1.4  Loading capacitor

       The loading conditions used for pin parameter measurement are shown in Figure 12.

5.1.5  Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 13.

       Figure 12. Pin loading conditions                       Figure 13. Pin input voltage

                          34-&XXPIN                               34-&XXPIN

       #P&                                                   6).

                          AI                                                       AI

                                          DocID13587  Rev  17                                      35/117

                                                                                                           116
Electrical  characteristics                                                                    STM32F103x8,         STM32F103xB

5.1.6       Power supply scheme

                                       Figure     14.  Power supply         scheme

                                       6"!4

                                                                                                  "ACKUPCIRCUITRY

                    
6                                0O WERSWI TCH                        /3#+ 24#

                                                                                                  7AKE
UPLOGIC

                                                                                               "ACKUPREGISTERS

                                                            / 54            ,EVELSHIFTER

                                                                                           )/

                                       '0 )/ S                                           ,OGIC

                                                            ).                                        +ERNELLOGIC

                                                                                                      #05

                                  6$$                                                                 $IGITAL

                                       6$$                                                            -EMORIES

                                              2EGULATOR

                    §N&         633

                     §—&       

            6$$                        6$$!

                             62%&      62%&

            N&   N&                                                                  !NALOG

             —&   —&             62%&
                !$#                           2#S 0,,

                                                            $!#                            

                                       633!

                                                                                                                     AID

Caution:    In Figure 14, the 4.7 µF capacitor must be connected to VDD3.

5.1.7       Current consumption measurement

                             Figure 15. Current consumption measurement                               scheme

                                                  )$$?6"!4  6"!4

                                                       )$$

                                                            6$$

                                                            6$$!

                                                                                                                     AI

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STM32F103x8, STM32F103xB                                                                     Electrical characteristics

5.2  Absolute maximum ratings

     Stresses above the absolute maximum ratings listed in Table 6: Voltage characteristics,

     Table 7: Current characteristics, and Table 8: Thermal characteristics may cause permanent

     damage to the device. These are stress ratings only and functional operation of the device

     at these conditions is not implied. Exposure to maximum rating conditions for extended

     periods may affect device reliability.

                                         Table 6. Voltage characteristics

         Symbol                                 Ratings                           Min                  Max                                                                                   Unit

         VDD −VSS      External main supply voltage (including                    –0.3                 4.0
                       VDDA and VDD)(1)

                       Input voltage on five volt tolerant pin             VSS −0.3               VDD +4.0                                                                                   V

         VIN(2)        Input voltage on any other pin                      VSS −0.3                    4.0

         |ΔVDDx|       Variations between different VDD power pins                -                    50

     |VSSX −VSS|       Variations between all the different ground                -                    50                                                                                    mV

                       pins

                       Electrostatic discharge voltage (human body         see Section 5.3.11: Absolute

         VESD(HBM)     model)                                              maximum ratings (electrical

                                                                                        sensitivity)

     1.  sAullpmplayi,ninpothweepr e(VrmDDitt,eVdDrDaAn)gaen. d ground (VSS, VSSA) pins must always be connected to the external power

     2.  ValIlNowmeadxiimnjeucmtemducsutrraelwntavyaslubeesr.espected. Refer to Table 7: Current characteristics for the maximum

                                         Table 7. Current characteristics

         Symbol                                          Ratings                                       Max.                                                                                  Unit

         IVDD          Total current into VDD/VDDA power lines (source)(1)                             150

         IVSS          Total current out of VSS ground lines (sink)(1)                                 150

         IIO           Output current sunk by any I/O and control pin                                  25

                       Output current source by any I/Os and control pin                               −25                                                                                   mA

         IINJ(PIN)(2)  Injected current on five volt tolerant pins(3)                                  -5/+0

                       Injected current on any other pin(4)                                            ±5

         ΣIINJ(PIN)    Total injected current (sum of all I/O and control pins)(5)                     ± 25

     1.  sAullpmplayi,ninpothweepr e(VrmDDitt,eVdDrDaAn)gaen. d ground (VSS, VSSA) pins must always be connected to the external power

     2.  Negative injection disturbs the analog performance of the device. See note 2. on page 76.

     3.  Positive injection is not possible on  these I/Os. A negative injection is induced  baylloVwINe          never be exceeded. Refer to Table      6: Voltage characteristics for the maximum
         values.

     4.  nAevpeorsbitieveexincjeeecdtieodn.isReinfdeur ctoedTabbyleVI6N:>VVoDltDagwehcilehaarancetgearitsivtiecsinfjoerctthioenmisaixnidmuucmedablloywVeINd
         values.

     5.  When several inputs are submitted to a   current injection, the maximum  ΣIINJ(PIN)  is  the  absolute                   sum  of                                                    the
         positive and negative injected currents  (instantaneous values).

                                                DocID13587 Rev 17                                                                                                                            37/117

                                                                                                                                                                                                     116
Electrical  characteristics                                                           STM32F103x8, STM32F103xB

                                                Table 8. Thermal characteristics

            Symbol                                                    Ratings                          Value           Unit

            TSTG             Storage temperature range                                              –65 to +150        °C

                   TJ        Maximum junction temperature                                              150             °C

5.3         Operating conditions

5.3.1       General    operating conditions

                                         Table 9. General operating conditions

            Symbol           Parameter                                          Conditions             Min       Max   Unit

            fHCLK            Internal AHB clock frequency                          -                   0         72

            fPCLK1           Internal APB1 clock frequency                         -                   0         36    MHz

            fPCLK2           Internal APB2 clock frequency                         -                   0         72

            VDD              Standard operating voltage                            -                   2         3.6

                             Analog operating voltage                                                  2         3.6

            VDDA(1)          (ADC not used)                           Must be the same potential                       V

                             Analog operating voltage                 as VDD(2)                        2.4       3.6

                             (ADC used)

            VBAT             Backup operating voltage                              -                   1.8       3.6

                                                                      Standard IO                      –0.3      VDD+
                                                                                                                 0.3

            VIN              I/O input voltage                        FT IO(3)   2 V < VDD  ≤  3.6  V  –0.3      5.5   V

                                                                                 VDD = 2 V             –0.3      5.2

                                                                      BOOT0                            0         5.5

                                                                      LFBGA100                         -         454

                                                                      LQFP100                          -         434

                                                                      UFBGA100                         -         339

                             Power dissipation at TA =                TFBGA64                          -         308   mW
            PD               18505°C°Cfofor rsusfufifxfix67o(4r)TA =
                                                                      LQFP64                           -         444

                                                                      LQFP48                           -         363

                                                                      UFQFPN48                         -         624

                                                                      VFQFPN36                         -         1000

38/117                                          DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                                             Electrical characteristics

                          Table 9. General operating conditions (continued)

           Symbol                                      Parameter                                           Conditions                      Min          Max      Unit

                   Ambient temperature for 6                                                    Maximum power dissipation                  –40          85

                   suffix version                                                               Low-power dissipation(5)                   –40          105

           TA                                                                                   Maximum power dissipation                  –40          105

                   Ambient temperature for 7                                                                                                                     °C

                   suffix version                                                               Low-power dissipation(5)                   –40          125

           TJ      Junction temperature range                                                   6 suffix version                           –40          105

                                                                                                7 suffix version                           –40          125

       1.  When the ADC is used, refer to Table 46: ADC characteristics.

       2.  It is recommended to power                  VbeDDtoalenrdatVeDdDdAurfrinogmptohwe esra-umpeasnodurocpee.rAatmiona.ximum    difference  of   300   mV
           between VDD and VDDA can

       3.  To sustain a voltage higher than VDD+0.3 V, the internal pull-up/pull-down resistors must be disabled.

       4.  cIfhTaAraisctleorwisetirc, shiognhepraPgeD  values  are  allowed         as  long     as  TJ    does   not  exceed    TJmax  (see    Table  6.9:  Thermal
                                                       105).

       5.  ITnalbolwe -6p.o9w: Tehr edrismsaipl acthioanrascttaetreis, tTicAscoann  be extended  to  this  range  as   long  as  TJ  does  not  exceed  TJmax    (see
                                                                                    page 105).

5.3.2  Operating conditions at power-up / power-down

       Subject to general operating conditions for TA.

                   Table 10. Operating conditions at power-up / power-down

           Symbol         Parameter                                                     Conditions                               Min            Max              Unit

                   VDD rise time rate                                                                                            0              ∞

           tVDD                                                                                      -                                                           µs/V

                   VDD fall time rate                                                                                            20             ∞

                                                               DocID13587 Rev 17                                                                                 39/117

                                                                                                                                                                         116
Electrical  characteristics                                             STM32F103x8, STM32F103xB

5.3.3       Embedded reset and power control block characteristics

            The parameters given in Table 11 are derived from tests performed under ambient

            temperature and VDD supply voltage conditions summarized in Table 9.

                      Table 11. Embedded reset and power control block characteristics

                Symbol       Parameter                 Conditions                   Min           Typ   Max   Unit

                                                       PLS[2:0]=000 (rising edge)   2.1           2.18  2.26

                                                       PLS[2:0]=000 (falling edge)  2             2.08  2.16

                                                       PLS[2:0]=001 (rising edge)   2.19          2.28  2.37

                                                       PLS[2:0]=001 (falling edge)  2.09          2.18  2.27

                                                       PLS[2:0]=010 (rising edge)   2.28          2.38  2.48

                                                       PLS[2:0]=010 (falling edge)  2.18          2.28  2.38

                                                       PLS[2:0]=011 (rising edge)   2.38          2.48  2.58

                VPVD         Programmable voltage      PLS[2:0]=011 (falling edge)  2.28          2.38  2.48  V

                             detector level selection  PLS[2:0]=100 (rising edge)   2.47          2.58  2.69

                                                       PLS[2:0]=100 (falling edge)  2.37          2.48  2.59

                                                       PLS[2:0]=101 (rising edge)   2.57          2.68  2.79

                                                       PLS[2:0]=101 (falling edge)  2.47          2.58  2.69

                                                       PLS[2:0]=110 (rising edge)   2.66          2.78  2.9

                                                       PLS[2:0]=110 (falling edge)  2.56          2.68  2.8

                                                       PLS[2:0]=111 (rising edge)   2.76          2.88  3

                                                       PLS[2:0]=111 (falling edge)  2.66          2.78  2.9

                VPVDhyst(2)  PVD hysteresis                          -              -             100   -     mV

                VPOR/PDR     Power on/power down       Falling edge                 1.8(1)        1.88  1.96  V

                             reset threshold           Rising edge                  1.84          1.92  2.0

                VPDRhyst(2)  PDR hysteresis                          -              -             40    -     mV

            TRSTTEMPO(2)     Reset temporization                     -              1             2.5   4.5   ms

            1.  The product behavior is guaranteed by design down to the minimum VPOR/PDR value.

            2.  Guaranteed by design.

40/117                                        DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                       Electrical characteristics

5.3.4  Embedded reference voltage

       The parameters given in Table 12 are derived from tests performed under ambient

       temperature and VDD supply voltage conditions summarized in Table 9.

                                  Table 12. Embedded internal reference voltage

           Symbol                 Parameter             Conditions             Min               Typ   Max      Unit

           VREFINT    Internal reference voltage        –40 °C < TA < +105 °C  1.16              1.20  1.26     V

                                                        –40 °C < TA < +85 °C   1.16              1.20  1.24

       TS_vrefint(1)  ADC sampling time when

                      reading the internal reference            -              -                 5.1   17.1(2)  µs

                      voltage

       VRERINT(2)     Internal reference voltage

                      spread over the temperature       VDD = 3 V ±10 mV       -                 -     10       mV

                      range

           TCoeff(2)  Temperature coefficient                   -              -                 -     100      ppm/°C

       1.  Shortest sampling time can be determined in  the application by multiple iterations.

       2.  Guaranteed by design.

5.3.5  Supply current characteristics

       The current consumption is a function of several parameters and factors such as the

       operating voltage, ambient temperature, I/O pin loading, device software configuration,

       operating frequencies, I/O pin switching rate, program location in memory and executed

       binary code.

       The current consumption is measured as described in Figure 15: Current consumption

       measurement scheme.

       All Run-mode current consumption measurements given in this section are performed with a

       reduced code that gives a consumption equivalent to Dhrystone 2.1 code.

       Maximum current consumption

       The MCU is placed under the following conditions:

       •   All I/O pins are in input mode with a static value at VDD or VSS (no load)

       •   All peripherals are disabled except when explicitly mentioned

       •   The Flash memory access time is adjusted to the fHCLK frequency (0 wait state from 0

           to 24 MHz, 1 wait state from 24 to 48 MHz and 2 wait states above)

       •   Prefetch in ON (reminder: this bit must be set before clock setting and bus prescaling)

       •   When the peripherals are enabled fPCLK1 = fHCLK/2, fPCLK2 = fHCLK

       The parameters given in Table 13, Table 14 and Table 15 are derived from tests performed

       under ambient temperature and VDD supply voltage conditions summarized in Table 9.

                                             DocID13587 Rev 17                                                  41/117

                                                                                                                        116
Electrical  characteristics                                                             STM32F103x8, STM32F103xB

                Table 13. Maximum current consumption in Run mode, code with data processing

                                        running from Flash

                                                                                                    Max(1)

            Symbol           Parameter  Conditions                         fHCLK                                  Unit

                                                                                        TA = 85 °C  TA = 105 °C

                                                                   72 MHz               50                  50.3

                                                                   48 MHz               36.1                36.2

                                        External clock(2), all     36 MHz               28.6                28.7

                                        peripherals enabled        24 MHz               19.9                20.1

                                                                   16 MHz               14.7                14.9

            IDD     Supply current in                              8 MHz                8.6                 8.9   mA

                    Run mode                                       72 MHz               32.8                32.9

                                                                   48 MHz               24.4                24.5

                                        External clock(2), all     36 MHz               19.8                19.9

                                        peripherals disabled       24 MHz               13.9                14.2

                                                                   16 MHz               10.7                11

                                                                   8 MHz                6.8                 7.1

            1.  Guaranteed based on test during characterization.

            2.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                Table 14. Maximum current consumption in Run mode, code with data processing

                                        running from RAM

                                                                                              Max(1)

            Symbol  Parameter           Conditions                 fHCLK                                          Unit

                                                                                        TA = 85 °C  TA = 105 °C

                                                                   72 MHz               48                  50

                                                                   48 MHz               31.5                32

                                External clock(2), all             36 MHz               24                  25.5

                                peripherals enabled                24 MHz               17.5                18

                                                                   16 MHz               12.5                13

                    Supply                                         8 MHz                7.5                 8

            IDD     current in                                     72 MHz               29                  29.5  mA

                    Run mode

                                                                   48 MHz               20.5                21

                                External clock(2), all             36 MHz               16                  16.5

                                peripherals disabled               24 MHz               11.5                12

                                                                   16 MHz               8.5                 9

                                                                   8 MHz                5.5                 6

            1.  Based on characterization, tested in production at VDD max, fHCLK max.

            2.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

42/117                                  DocID13587 Rev 17
STM32F103x8, STM32F103xB                                     Electrical characteristics

Figure  16. Typical current consumption in Run mode versus frequency (at 3.6  V)  -

        code with data processing running from RAM, peripherals enabled

                          45

                          40

                          35

        Consumption (mA)  30

                          25                                      72 MHz

                                                                  36 MHz

                          20                                      16 MHz

                                                                  8 MHz

                          15

                          10

                          5

                          0

                              -40  0  25  70             85  105

                                      Temperature (°C)

Figure  17. Typical current consumption in Run mode versus frequency (at 3.6  V)  -

        code with data processing running from RAM, peripherals disabled

                          30

                          25

Consumption (mA)          20

                                                                  72 MHz

                          15                                      36 MHz

                                                                  16 MHz

                                                                  8 MHz

                          10

                          5

                          0

                              -40  0  25  70             85  105

                                      Temperature (°C)

                                      DocID13587 Rev 17                       43/117

                                                                                         116
Electrical  characteristics                                                       STM32F103x8, STM32F103xB

            Table 15. Maximum current consumption in Sleep mode, code running from Flash or

                                                    RAM

                                                                                        Max(1)

            Symbol   Parameter          Conditions                         fHCLK                                      Unit

                                                                                  TA = 85 °C  TA = 105 °C

                                                                72 MHz            30                             32

                                                                48 MHz            20            20.5

                                        External clock(2), all  36 MHz            15.5                           16

                                        peripherals enabled     24 MHz            11.5                           12

                                                                16 MHz            8.5                            9

                IDD  Supply current in                          8 MHz             5.5                            6    mA

                     Sleep mode                                 72 MHz            7.5                            8

                                                                48 MHz            6                              6.5

                                        External clock(2), all  36 MHz            5                              5.5

                                        peripherals disabled    24 MHz            4.5                            5

                                                                16 MHz            4                              4.5

                                                                8 MHz             3                              4

            1.  Based on characterization, tested in production at VDD max, fHCLK max with peripherals enabled.

            2.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

44/117                                  DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                              Electrical characteristics

         Table 16. Typical and maximum current consumptions in Stop and Standby modes

                                                                                             Typ(1)               Max

Symbol    Parameter                                Conditions            VDD/VBAT VDD/VBAT VDD/VBAT            TA =     TA =   Unit

                                                                                    = 2.0 V  = 2.4 V  = 3.3 V  85 °C   105 °C

                          Regulator in Run mode, low-speed

                          and high-speed internal RC                                -        23.5     24       200      370

                          oscillators and high-speed oscillator

          Supply current  OFF (no independent watchdog)

          in Stop mode    Regulator in Low-power mode, low-

                          speed and high-speed internal RC                          -        13.5     14       180      340

                          oscillators and high-speed oscillator

    IDD                   OFF (no independent watchdog)

                          Low-speed internal RC oscillator and                      -        2.6      3.4      -        -      µA

                          independent watchdog ON

          Supply current  Low-speed internal RC oscillator                          -        2.4      3.2      -        -

          in Standby      ON, independent watchdog OFF

          mode            Low-speed internal RC oscillator and

                          independent watchdog OFF, low-                            -        1.7      2        4        5

                          speed oscillator and RTC OFF

          Backup                                                                                               1.9(2)

IDD_VBAT  domain supply   Low-speed oscillator and RTC ON                           0.9      1.1      1.4               2.2

          current

1.  Typical values are measured at TA = 25 °C.

2.  Guaranteed based on test during characterization.

    Figure 18. Typical current consumption on VBAT with RTC on versus temperature at different
                                                                  VBAT values

                                              2.5

                          Consumption ( µA )  2

                                              1.5                                                     2V

                                                                                                      2.4 V

                                              1                                                       3V

                                              0.5                                                     3.6 V

                                              0

                                                   –40 °C  25 °C  70 °C             85 °C    105 °C

                                                                  Temperature (°C)

                                                                                                               ai17351

                                                           DocID13587 Rev 17                                                   45/117

                                                                                                                                       116
Electrical characteristics                                                                        STM32F103x8, STM32F103xB

Figure 19. Typical current                               consumption in Stop mode with regulator in Run mode versus

                                                         temperature at VDD = 3.3 V and 3.6 V

                  300

                  250

Consumption (µA)  200

                  150                                                                                            3.3 V

                                                                                                                 3.6 V

                  100

                  50

                                    0

                                                -45         25      70             90                 110

                                                                Temperature (°C)

Figure            20.                  Typical  current  consumption in Stop mode with regulator  in  Low-power  mode versus

                                                         temperature at VDD = 3.3 V and 3.6 V

                                       300

                                       250

                  Consumption (µA)     200

                                       150                                                                       3.3 V

                                                                                                                 3.6 V

                                       100

                                       50

                                       0

                                                -40      0      25      70         85                 105

                                                                Temperature (°C)

46/117                                                          DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                   Electrical characteristics

Figure                 21.  Typical  current  consumption in Standby  mode     versus temperature   at

                                              VDD = 3.3 V and 3.6 V

                  4.5

                  4

                  3.5

Consumption (µA)  3

                  2.5                                                                               3.3  V

                  2                                                                                 3.6  V

                  1.5

                  1

                  0.5

                  0

                            –45 °C            25 °C  85 °C                     105 °C

                                              Temperature (°C)

                  Typical current consumption

                  The  MCU is placed under the following conditions:

                  •    All I/O pins are in input mode with a static value at VDD or VSS (no load).

                  •    All peripherals are disabled except if it is explicitly mentioned.

                  •    The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1

                       wait state from 24 to 48 MHz and 2 wait states above).

                  •    Ambient temperature and VDD supply voltage conditions summarized in Table 9.

                  •    Prefetch is ON (Reminder: this bit must be set before clock setting and bus prescaling)

                  •    When the peripherals are enabled fPCLK1 = fHCLK/4, fPCLK2 = fHCLK/2, fADCCLK =

                       fPCLK2/4

                                              DocID13587 Rev 17                                             47/117

                                                                                                                       116
Electrical  characteristics                                                STM32F103x8, STM32F103xB

                Table 17. Typical current consumption in Run mode, code with data processing

                                            running from Flash

                                                                                       Typ(1)

            Symbol  Parameter   Conditions         fHCLK                   All peripherals  All peripherals       Unit

                                                                           enabled(2)                   disabled

                                                   72 MHz                  36                           27

                                                   48 MHz                  24.2                         18.6

                                                   36 MHz                  19                           14.8

                                                   24 MHz                  12.9                         10.1

                                                   16 MHz                  9.3                          7.4

                                External clock(3)  8 MHz                   5.5                          4.6       mA

                                                   4 MHz                   3.3                          2.8

                                                   2 MHz                   2.2                          1.9

                                                   1 MHz                   1.6                          1.45

                                                   500 kHz                 1.3                          1.25

                    Supply                         125 kHz                 1.08                         1.06

            IDD     current in                     64 MHz                  31.4                         23.9

                    Run mode

                                                   48 MHz                  23.5                         17.9

                                                   36 MHz                  18.3                         14.1

                                Running on high    24 MHz                  12.2                         9.5

                                speed internal RC  16 MHz                  8.5                          6.8

                                (HSI), AHB         8 MHz                   4.9                          4         mA

                                prescaler used to

                                reduce the         4 MHz                   2.7                          2.2

                                frequency          2 MHz                   1.6                          1.4

                                                   1 MHz                   1.02                         0.9

                                                   500 kHz                 0.73                         0.67

                                                   125 kHz                 0.5                          0.48

            1.  Typical values are measures at TA = 25 °C, VDD = 3.3 V.

            2.  Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this
                consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

            3.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

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STM32F103x8, STM32F103xB                                                   Electrical characteristics

    Table 18. Typical current consumption in Sleep mode, code running from Flash or

                                                RAM

                                                                           Typ(1)

Symbol  Parameter         Conditions            fHCLK          All peripherals  All peripherals       Unit

                                                               enabled(2)                   disabled

                                                72 MHz         14.4                         5.5

                                                48 MHz         9.9                          3.9

                                                36 MHz         7.6                          3.1

                                                24 MHz         5.3                          2.3

                                                16 MHz         3.8                          1.8

                          External clock(3)     8 MHz          2.1                          1.2

                                                4 MHz          1.6                          1.1

                                                2 MHz          1.3                          1

                                                1 MHz          1.11                         0.98

                                                500 kHz        1.04                         0.96

        Supply                                  125 kHz        0.98                         0.95

IDD     current in                              64 MHz         12.3                         4.4       mA

        Sleep mode

                                                48 MHz         9.3                          3.3

                                                36 MHz         7                            2.5

                                                24 MHz         4.8                          1.8

                          Running on high       16 MHz         3.2                          1.2

                          speed internal RC

                          (HSI), AHB prescaler  8 MHz          1.6                          0.6

                          used to reduce the    4 MHz          1                            0.5

                          frequency

                                                2 MHz          0.72                         0.47

                                                1 MHz          0.56                         0.44

                                                500 kHz        0.49                         0.42

                                                125 kHz        0.43                         0.41

1.  Typical values are measures at TA = 25 °C, VDD = 3.3 V.

2.  Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this
    consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

3.  External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                          DocID13587 Rev 17                                                           49/117

                                                                                                              116
Electrical  characteristics                                             STM32F103x8, STM32F103xB

            On-chip peripheral current consumption

            The current consumption of the on-chip peripherals is given in Table 19. The MCU is placed

            under the following conditions:

            •  all I/O pins are in input mode with a static value at VDD or VSS (no load)

            •  all peripherals are disabled unless otherwise mentioned

            •  the given value is calculated by measuring the current consumption

               –  with all peripherals clocked off

               –  with only one peripheral clocked on

            •  ambient operating temperature and VDD supply voltage conditions summarized in

               Table 6

                             Table 19. Peripheral current consumption

                                      Peripherals                                          µA/MHz

                  AHB (up to 72 MHz)                   DMA1                                16.53

                                                       BusMatrix(1)                        8.33

                                                       APB1-Bridge                         10.28

                                                       TIM2                                32.50

                                                       TIM3                                31.39

                                                       TIM4                                31.94

                                                       SPI2                                4.17

                                                       USART2                              12.22

                                                       USART3                              12.22

               APB1 (up to 36 MHz)                     I2C1                                10.00

                                                       I2C2                                10.00

                                                       USB                                 17.78

                                                       CAN1                                18.06

                                                       WWDG                                2.50

                                                       PWR                                 1.67

                                                       BKP                                 2.50

                                                       IWDG                                11.67

50/117                                       DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                 Electrical characteristics

                     Table 19. Peripheral current consumption                                            (continued)

                                                        Peripherals                                                   µA/MHz

                                                                              APB2-Bridge                             3.75

                                                                              GPIOA                                   6.67

                                                                              GPIOB                                   6.53

                                                                              GPIOC                                   6.53

                                                                              GPIOD                                   6.53

           APB2 (up to 72 MHz)                                                GPIOE                                   6.39

                                                                              SPI1                                    4.72

                                                                              USART1                                  11.94

                                                                              TIM1                                    23.33

                                                                              ADC1(2)                                 17.50

                                                                              ADC2(2)                                 16.07

       1.  The BusMatrix is automatically active when at least one master peripheral is ON (CPU or DMA).

       2.  Specific conditions for measuring ADC current consumption:                    rfeHgCiLsKte=r  i5s6seMtHtoz,1f,AaPBc1u=rrefHnCt LcKo/n2s,ufAmPpBt2io=n
           afHnCaLlKo,gfApDaCrtCeLqKu=alfAtoPB02.6/45,  When ADON bit in the  ADCx_CR2                                                                            of
                                                        mA must be added for  each ADC.

5.3.6  External clock source characteristics

       High-speed external user clock generated from an external source

       The characteristics given in Table 20 result from tests performed using an high-speed

       external clock source, and under ambient temperature and supply voltage conditions

       summarized in Table 9.

                     Table 20. High-speed external user clock characteristics

           Symbol                                       Parameter             Conditions                 Min     Typ  Max                                         Unit

           fHSE_ext  User external clock source                                                          1       8    25                                          MHz
                     frequency(1)

           VHSEH     OSC_IN input pin high level voltage                                                 0.7VDD  -    VDD                                             V

           VHSEL     OSC_IN input pin low level voltage                                  -               VSS     -    0.3VDD

           tw(HSE)   OSC_IN high or low time(1)                                                          5       -    -
           tw(HSE)
                                                                                                                                                                      ns
           tr(HSE)
           tf(HSE)   OSC_IN rise or fall time(1)                                                         -       -    20

           Cin(HSE)  OSC_IN input capacitance(1)                                         -               -       5    -                                           pF

       DuCy(HSE)     Duty cycle                                                          -               45      -    55                                              %

           IL        OSC_IN Input leakage current                             VSS ≤VIN ≤VDD              -       -    ±1                                          µA

       1.  Guaranteed by design.

                                                        DocID13587 Rev 17                                                                                         51/117

                                                                                                                                                                          116
Electrical  characteristics                                                   STM32F103x8, STM32F103xB

            Low-speed external user clock generated from an external source

            The characteristics given in Table 21 result from tests performed using an low-speed

            external clock source, and under ambient temperature and supply voltage conditions

            summarized in Table 9.

                               Table 21. Low-speed external user clock characteristics

                Symbol                  Parameter                 Conditions  Min      Typ     Max     Unit

                fLSE_ext  User External clock source                                   32.768  1000    kHz
                          frequency(1)

                VLSEH     OSC32_IN input pin high level                       0.7VDD   -       VDD

                          voltage                                                                      V

                VLSEL     OSC32_IN input pin low level            -           VSS      -       0.3VDD

                          voltage

                tw(LSE)   OSC32_IN high or low time(1)                        450      -       -
                tw(LSE)
                                                                                                       ns
                tr(LSE)
                tf(LSE)   OSC32_IN rise or fall time(1)                       -        -       50

                Cin(LSE)  OSC32_IN input capacitance(1)           -           -        5       -       pF

            DuCy(LSE)     Duty cycle                              -           30       -       70      %

                IL        OSC32_IN Input leakage         VSS ≤VIN ≤VDD        -        -       ±1      µA

                          current

            1.  Guaranteed by design.

                          Figure 22. High-speed external clock source AC timing diagram

            9+6(+

                          

            9+6(/         

                               WU +6(                    WI +6(               W: +6(               W: +6(     W

                                                   7+6(

                          (;7(5 1$/      I+6(BH[W                             ,/

                          &/2&. 6285& (                  26& B,1

                                                                              670)[[

                                                                                                     DL

52/117                                   DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                        Electrical characteristics

                            Figure 23. Low-speed external clock source AC timing diagram

    9/6(+

                            

    9/6(/                   

                                 WU /6(                        WI /6(                W: /6(                       W: /6(              W

                                                      7/6(

                            (;7(5 1$/             I/6(BH[W     26&B,1                     ,/

                            &/2&. 6285& (

                                                                                            670)[[

                                                                                                                    DLE

High-speed external clock generated from a crystal/ceramic resonator

The high-speed external (HSE) clock can be supplied with a 4 to 16 MHz crystal/ceramic

resonator oscillator. All the information given in this paragraph are based on

characterization results obtained with typical external components specified in Table 22. In

the application, the resonator and the load capacitors have to be placed as close as

possible to the oscillator pins in order to minimize output distortion and startup stabilization

time. Refer to the crystal resonator manufacturer for more details on the resonator

characteristics (frequency, package, accuracy).

                                 Table 22. HSE 4-16 MHz oscillator characteristics(1) (2)

    Symbol                                Parameter                      Conditions             Min       Typ  Max            Unit

    fOSC_IN                 Oscillator frequency                         -                      4         8    16             MHz

    RF                      Feedback resistor                            -                      -         200  -                  kΩ

                            Recommended load capacitance

    C                       versus equivalent serial                     RS = 30 Ω              -         30   -                  pF
                            resistance of the crystal (RS)(3)

    i2                      HSE driving current                VDD = 3.3 V, VIN = VSS           -         -    1              mA
                                                                         with 30 pF load

    gm                      Oscillator transconductance                  Startup                25        -    -              mA/V

tSU(HSE(4)                  startup time                                 VDD is stabilized      -         2    -              ms

1.  Resonator characteristics given by the crystal/ceramic resonator manufacturer.

2.  Guaranteed based on test during characterization.

3.  The relatively low value of the RF resistor offers a good protection against issues resulting from use in a
    humid environment, due to the induced leakage and the bias condition change. However, it is
    recommended to take this point into account if the MCU is used in tough humidity conditions.

4.  otSsUc(iHllaSEtio) nis  the startup  time  measured from the moment it is enabled (by software) to    a stabilized 8 MHz
                            is reached.  This  value is measured for a standard crystal resonator and it  can vary significantly
    with the crystal manufacturer

                                                  DocID13587 Rev 17                                                           53/117

                                                                                                                                         116
Electrical  characteristics                                                         STM32F103x8, STM32F103xB

            For CL1 and CL2, it is recommended to use high-quality external ceramic capacitors in the
            5 pF to 25 pF range (typ.), designed for high-frequency applications, and selected to match

            the requirements of the crystal or resonator (see Figure 24). CL1 and CL2 are usually the
            same size. The crystal manufacturer typically specifies a load capacitance which is the

            series combination of CL1 and CL2. PCB and MCU pin capacitance must be included (10 pF
            can be used as a rough estimate of the combined pin and board capacitance) when sizing

            CL1 and CL2. Refer to the application note AN2867 “Oscillator design guide for ST
            microcontrollers” available from the ST website www.st.com.

                                 Figure 24. Typical application with an 8 MHz crystal

                5HVRQDWRUZLWK

                LQWHJUDWHGFDSDFLWRUV

                                 &/

                                                          26&B,1                           I+6 (

                                            0+ ]                         %LDV

                                            UHVRQDWRU               5)  FRQWUROOHG

                                                                           JDLQ

                                            5(;7     26&B28 7                       670)[[

                                 &/

                                                                                                       DL

            1.  REXT value depends on the crystal characteristics.

            Low-speed external clock generated from a                   crystal/ceramic resonator

            The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic

            resonator oscillator. All the information given in this paragraph are based on

            characterization results obtained with typical external components specified in Table 23. In

            the application, the resonator and the load capacitors have to be placed as close as

            possible to the oscillator pins in order to minimize output distortion and startup stabilization

            time. Refer to the crystal resonator manufacturer for more details on the resonator

            characteristics (frequency, package, accuracy).

                Table 23. LSE oscillator    characteristics         (fLSE  =  32.768  kHz)(1)  (2)

Symbol          Parameter                           Conditions             -          Min      Typ     Max      Unit

RF          Feedback resistor                          -                   -          -             5  -        MΩ

            Recommended load capacitance

C           versus equivalent serial                RS = 30 KΩ             -          -             -  15       pF

            resistance of the crystal (RS)

I2          LSE driving current                     VDD = 3.3 V            -          -             -  1.4      µA
                                                    VIN = VSS

gm          Oscillator transconductance                -                   -          5             -  -        µA/V

54/117                                      DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                              Electrical characteristics

                      Table 23. LSE oscillator characteristics (fLSE = 32.768 kHz)(1) (2) (continued)

    Symbol                            Parameter                    Conditions                      -  Min          Typ               Max      Unit

                                                                                   TA = 50 °C         -            1.5               -

                                                                                   TA = 25 °C         -            2.5               -

                                                                                   TA = 10 °C         -            4                 -

    tSU(LSE)(3)       Startup time                                 VDD is          TA = 0 °C          -            6                 -            s

                                                                   stabilized      TA = -10 °C        -            10                -

                                                                                   TA = -20 °C        -            17                -

                                                                                   TA = -30 °C        -            32                -

                                                                                   TA = -40 °C        -            60                -

1.  Guaranteed based on test during characterization.

2.  Refer to the note and caution paragraphs below the table, and to the application note AN2867 “Oscillator design guide for
    ST microcontrollers”.

3.  rteSaUc(LhSeEd).  is the startup  time measured   from the moment it is enabled (by software)     to a stabilized 32.768 kHz oscillation  is
                      This value is   measured for a  standard crystal and it can vary significantly  with the crystal manufacturer

Note:                 For CL1 and CL2 it is recommended to use high-quality ceramic capacitors in the 5 pF to

                      15 pF range selected to match the requirements of the crystal or resonator. CL1 and CL2, are
                      usually the same size. The crystal manufacturer typically specifies a load capacitance which

                      is the series combination of CL1 and CL2.
                      Load capacitance CL has the following formula: CL = CL1 x CL2 / (CL1 + CL2) + Cstray where
                      Cstray is the pin capacitance and board or trace PCB-related capacitance. Typically, it is
                      between 2 pF and 7 pF.

Caution:              To avoid exceeding the maximum value of CL1 and CL2 (15 pF) it is strongly recommended

                      to use a resonator with a load capacitance CL ≤ 7 pF. Never use a resonator with a load
                      capacitance of 12.5 pF.

                      Example: if you choose a resonator with a load capacitance of CL = 6 pF, and Cstray = 2 pF,
                      then CL1 = CL2 = 8 pF.

                                      Figure 25. Typical application with a 32.768 kHz crystal

                           5HVRQDWRUZLWK

                           LQWHJUDWHGFDSDFLWRUV

                                      &/

                                                                   26&B,1                           I/6(

                                                      N+ ]                  %LDV

                                                      UHVRQDWRU                5)  FRQWUROOHG

                                                                                   JDLQ

                                                                   26&B28 7                         670)[[

                                      &/

                                                                                                                                              DL

5.3.7                 Internal clock source characteristics

                      The parameters given in Table 24 are derived from tests performed under                      ambient

                      temperature and VDD supply voltage conditions summarized in Table 9.

                                                       DocID13587 Rev 17                                                                      55/117

                                                                                                                                                       116
Electrical  characteristics                                                         STM32F103x8, STM32F103xB

            High-speed internal (HSI) RC oscillator

                                           Table 24. HSI oscillator characteristics(1)

                Symbol       Parameter                             Conditions            Min    Typ  Max                     Unit

                fHSI         Frequency                                     -             -      8         -                  MHz

               DuCy(HSI)     Duty cycle                                    -             45     -         55

                                                   User-trimmed    with the RCC_CR       -      -         1(3)
                                                   register(2)

                             Accuracy of the HSI                   TA = –40 to 105 °C    –2     -         2.5                %

                ACCHSI       oscillator            Factory-        TA = –10 to 85 °C     –1.5   -         2.2

                                                   calibrated      TA = 0 to 70 °C       –1.3   -         2
                                                   (4)(5)

                                                                   TA = 25 °C            –1.1   -         1.8

                tsu(HSI)(4)  HSI oscillator                                -             1      -         2                  µs

                             startup time

                IDD(HSI)(4)  HSI oscillator power                          -             -      80       100                 µA

                             consumption

            1.  VDD = 3.3 V, TA = –40 to 105 °C unless otherwise specified.

            2.  Refer to application note AN2868 “STM32F10xxx internal RC oscillator (HSI) calibration” available from
                the ST website www.st.com.

            3.  Guaranteed by design.

            4.  Guaranteed based on test during characterization.

            5.  The actual frequency of HSI oscillator may be impacted by a reflow, but does not drift out of the specified
                range.

            Low-speed internal (LSI) RC oscillator

                                           Table 25. LSI oscillator characteristics (1)

                Symbol                             Parameter                   Min       Typ         Max                     Unit

                fLSI(2)      Frequency                                              30      40       60                      kHz

                tsu(LSI)(3)  LSI oscillator startup time                            -        -       85                      µs

                IDD(LSI)(3)  LSI oscillator power consumption                       -    0.65        1.2                     µA

            1.  VDD = 3 V, TA = –40 to 105 °C unless otherwise specified.

            2.  Guaranteed based on test during characterization.

            3.  Guaranteed by design.

            Wakeup time from low-power mode

            The wakeup times given in Table 26 is measured on a wakeup phase with a 8-MHz HSI RC

            oscillator. The clock source used to wake up the device depends from the current operating

            mode:

            •   Stop or Standby mode: the clock source is the RC oscillator

            •   Sleep mode: the clock source is the clock that was set before entering Sleep mode.

            All timings are derived from tests performed under ambient temperature and VDD supply
            voltage conditions summarized in Table 9.

56/117                                             DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                Electrical characteristics

                            Table 26. Low-power mode wakeup timings

                  Symbol                                Parameter                                   Typ             Unit

               tWUSLEEP(1)  Wakeup from Sleep mode                                                    1.8

                            Wakeup from Stop mode (regulator in run mode)                             3.6

               tWUSTOP(1)   Wakeup from Stop mode (regulator in low-power                             5.4           µs

                            mode)

               tWUSTDBY(1)  Wakeup from Standby mode                                                   50

       1.  The wakeup times are measured from the wakeup event to the point in which the user    application   code
           reads the first instruction.

5.3.8  PLL characteristics

       The parameters given in Table 27 are derived from tests performed under ambient

       temperature and VDD supply voltage conditions summarized in Table 9.

                                           Table 27. PLL          characteristics

                                                                                   Value

           Symbol                        Parameter                 Min(1)                        Max(1)             Unit

                                                                                   Typ

       fPLL_IN             PLL input clock(2)                          1           8.0              25              MHz

                           PLL input clock duty cycle                  40          -                60              %

       fPLL_OUT            PLL multiplier output clock                 16          -                72              MHz

       tLOCK               PLL lock time                                  -        -                200             µs

       Jitter              Cycle-to-cycle jitter                          -        -             300                ps

       1.  Guaranteed based on test during characterization.

       2.  Take care of using the appropriate multiplier factors  so as to have PLL input clock  values compatible  with
           the range defined by fPLL_OUT.

5.3.9  Memory characteristics

       Flash memory

       The characteristics are given at TA = –40 to 105 °C unless otherwise specified.

                                         Table 28. Flash memory characteristics

       Symbol               Parameter                         Conditions           Min(1)        Typ       Max(1)    Unit

           tprog   16-bit programming time        TA = –40 to +105 °C                 40         52.5      70        µs

           tERASE  Page (1 KB) erase time         TA = –40 to +105 °C                 20         -         40        ms

           tME     Mass erase time                TA = –40 to +105 °C                 20         -         40

                                               DocID13587 Rev 17                                                     57/117

                                                                                                                             116
Electrical  characteristics                                                      STM32F103x8, STM32F103xB

                             Table 28. Flash memory characteristics (continued)

            Symbol           Parameter                             Conditions    Min(1)  Typ    Max(1)   Unit

                                            Read mode

                                            fHCLK = 72 MHz with 2 wait           -       -      20

                                            states, VDD = 3.3 V                                          mA

                IDD    Supply current       Write / Erase modes                  -       -        5

                                            fHCLK = 72 MHz, VDD = 3.3 V

                                            Power-down mode / Halt,              -       -      50       µA

                                            VDD = 3.0 to 3.6 V

                Vprog  Programming voltage                           -           2       -      3.6        V

            1.  Guaranteed by design.

                             Table 29. Flash memory endurance and data retention

                                                                                         Value

            Symbol     Parameter                 Conditions                      Min(1)                  Unit

                                                                                         Typ    Max

                NEND   Endurance        TA = –40 to +85 °C (6 suffix versions)   10      -      -        kcycles

                                        TA = –40 to +105 °C (7 suffix versions)

                                        1 kcycle(2) at TA = 85 °C                30      -      -

                tRET   Data retention   1 kcycle(2) at TA = 105 °C               10      -      -        Years

                                        10 kcycles(2) at TA = 55 °C              20      -      -

            1.  Guaranteed based on test during characterization.

            2.  Cycling performed over the whole temperature range.

5.3.10      EMC characteristics

            Susceptibility tests are performed on a sample basis during device characterization.

            Functional EMS (electromagnetic susceptibility)

            While a simple application is executed on the device (toggling 2 LEDs through I/O ports).

            the device is stressed by two electromagnetic events until a failure occurs. The failure is

            indicated by the LEDs:

            •   Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

                a functional disturbance occurs. This test is compliant with the IEC 61000-4-2 standard.

            •   FTB: A Burst of Fast Transient voltage (positive and negative) is applied to VDD and

                VSS through a 100 pF capacitor, until a functional disturbance occurs. This test is
                compliant with the IEC 61000-4-4 standard.

            A device reset allows normal operations to be resumed.

            The test results are given in Table 30. They are based on the EMS levels and classes

            defined in application note AN1709.

58/117                                      DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                   Electrical characteristics

                          Table 30. EMS characteristics

Symbol                    Parameter                                       Conditions            Level/

                                                                                                Class

           Voltage limits to be applied on any I/O pin to  VDD = 3.3 V, TA = +25 °C,
VFESD                                                      fHCLK = 72 MHz                       2B
           induce a functional disturbance
                                                           conforms to IEC 61000-4-2

           Fast transient voltage burst limits to be       VDD = 3.3 V, TA = +25 °C,

VEFTB      applied through 100 pF on VDD and VSS           fHCLK = 72 MHz                       4A

           pins to induce a functional disturbance         conforms to IEC 61000-4-4

Designing hardened software to avoid noise problems

EMC characterization and optimization are performed at component level with a typical

application environment and simplified MCU software. It should be noted that good EMC

performance is highly dependent on the user application and the software in particular.

Therefore it is recommended that the user applies EMC software optimization and

prequalification tests in relation with the EMC level requested for his application.

Software recommendations

The software flowchart must include the management of runaway conditions such as:

•  Corrupted program counter

•  Unexpected reset

•  Critical Data corruption (control registers...)

Prequalification trials

Most of the common failures (unexpected reset and program counter corruption) can be

reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1

second.

To complete these trials, ESD stress can be applied directly on the device, over the range of

specification values. When unexpected behavior is detected, the software can be hardened

to prevent unrecoverable errors occurring (see application note AN1015).

Electromagnetic Interference (EMI)

The electromagnetic field emitted by the device are monitored while a simple application is

executed (toggling 2 LEDs through the I/O ports). This emission test is compliant with

IEC 61967-2 standard which specifies the test board and the pin loading.

                          Table 31. EMI               characteristics

   Symbol  Parameter      Conditions                       Monitored      Max vs. [fHSE/fHCLK]  Unit

                                                      frequency band      8/48 MHz    8/72 MHz

                          VDD = 3.3 V, TA = 25 °C,         0.1 to 30 MHz   12         12

   SEMI    Peak level     LQFP100 package                  30 to 130 MHz   22         19        dBµV

                          compliant with              130 MHz to 1GHz      23         29

                          IEC 61967-2                 SAE EMI Level        4          4         -

                          DocID13587 Rev 17                                                     59/117

                                                                                                        116
Electrical  characteristics                                                     STM32F103x8, STM32F103xB

5.3.11      Absolute maximum ratings (electrical sensitivity)

            Based on three different tests (ESD, LU) using specific measurement methods, the device is

            stressed in order to determine its performance in terms of electrical sensitivity.

            Electrostatic discharge (ESD)

            Electrostatic discharges (a positive then a negative pulse separated by 1 second) are

            applied to the pins of each sample according to each pin combination. The sample size

            depends on the number of supply pins in the device (3 parts × (n+1) supply pins). This test

            conforms to the JESD22-A114/C101 standard.

                                  Table 32. ESD absolute maximum ratings

                Symbol            Ratings                         Conditions    Class  Maximum value(1)      Unit

               VESD(HBM)  Electrostatic discharge     TA = +25 °C
                                                      conforming to             2               2000
                          voltage (human body model)
                                                      JESD22-A114
                                                                                                                  V
                          Electrostatic discharge     TA = +25 °C

               VESD(CDM)  voltage (charge device      conforming to             II              500

                          model)                      ANSI/ESD STM5.3.1

            1.  Guaranteed based on test during characterization

            Static latch-up

            Two complementary static tests are required on six parts to assess the latch-up

            performance:

            •   A supply overvoltage is applied to each power supply pin

            •   A current injection is applied to each input, output and configurable I/O pin

            These tests are compliant with EIA/JESD 78A IC latch-up standard.

                                        Table 33. Electrical sensitivities

                Symbol       Parameter                              Conditions                        Class

                LU        Static latch-up class    TA = +105 °C conforming to JESD78A                 II level A

60/117                                           DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                       Electrical characteristics

5.3.12  I/O current injection characteristics

        As a general rule, current injection to the I/O pins, due to external voltage below VSS or
        above VDD (for standard, 3 V-capable I/O pins) should be avoided during normal product
        operation. However, in order to give an indication of the robustness of the microcontroller in

        cases when abnormal injection accidentally happens, susceptibility tests are performed on a

        sample basis during device characterization.

        Functional susceptibilty to I/O current injection

        While a simple application is executed on the device,       the device is stressed by injecting

        current into the I/O pins programmed in floating input mode. While current is injected into

        the I/O pin, one at a time, the device is checked for functional failures.

        The failure is indicated by an out of range parameter: ADC error above a certain limit (>5

        LSB TUE), out of spec current injection on adjacent pins or other functional failure (for

        example reset, oscillator frequency deviation).

        The test results are given in Table 34

                          Table 34. I/O current          injection  susceptibility

                                                                    Functional susceptibility

        Symbol            Description                               Negative        Positive        Unit

                                                                    injection       injection

                Injected current on OSC_IN32,                       -0              +0

                OSC_OUT32, PA4, PA5, PC13

        IINJ    Injected current on all FT pins                     -5              +0               mA

                Injected current on any other pin                   -5              +5

                          DocID13587 Rev 17                                                          61/117

                                                                                                             116
Electrical characteristics                                                                               STM32F103x8, STM32F103xB

5.3.13         I/O port characteristics

               General input/output characteristics

               Unless otherwise specified, the parameters given in Table 35 are derived from tests

               performed under the conditions summarized in Table 9. All I/Os are CMOS and TTL

               compliant.

                                              Table 35. I/O static characteristics

Symbol              Parameter                 Conditions                         Min                     Typ                Max                  Unit

                                              Standard IO                                                     0.28*(VDD-2 V)+0.8 V(1)

                                              input low level                    -                       -

                                              voltage

    VIL   Low level input voltage             IO FT(3) input                     -                       -    0.32*(VDD-2V)+0.75 V(1)

                                              low level voltage

                                              All I/Os except                    -                       -    0.35VDD(2)

                                              BOOT0

                                              Standard IO                                                                                        V

                                              input high level     0.41*(VDD-2 V)+1.3 V(1)               -                  -

                                              voltage

    VIH   High level input                    IO FT(3) input       0.42*(VDD-2 V)+1 V(1)

          voltage                             high level                                                 -                  -

                                              voltage

                                              All I/Os except                    0.65VDD(2)              -                  -

                                              BOOT0

          Standard IO Schmitt

          trigger voltage                                 -                      200                     -                  -
          hysteresis(4)
    Vhys                                                                                                                                         mV

          IO FT Schmitt trigger                           -                      5% VDD(5)               -                  -
          voltage hysteresis(4)

                                              VSS ≤ VIN ≤ VDD                    -                       -                  ±1
                                              Standard I/Os
    Ilkg  Input leakage current                                                                                                                  µA
          (6)
                                              VIN = 5 V
                                                       I/O FT                    -                       -                  3

    RPU   Weak pull-up                        VIN = VSS                          30                      40                 50
          equivalent resistor(7)
                                                                                                                                                 kΩ
          Weak pull-down
    RPD   equivalent resistor(7)              VIN = VDD                          30                      40                 50

    CIO   I/O pin capacitance                                                    -                       5                  -                    pF

1.  Data based on design simulation.

2.  Tested in production.

3.  FT = Five-volt  tolerant.  In  order  to  sustain  a  voltage  higher  than  VDD+0.3  the  internal  pull-up/pull-down  resistors  must  be
    disabled.

4.  Hysteresis voltage between Schmitt trigger switching levels. Guaranteed based on test during characterization.

5.  With a minimum of 100 mV.

6.  Leakage could be higher than max. if negative current is injected on adjacent pins.

62/117                                                         DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                                  Electrical characteristics

7.  Pull-up and pull-down resistors are designed with   ma itnriumeumres(~is1ta0n%ceoridnesre).ries  with  a  switchable       PMOS/NMOS.  This
    PMOS/NMOS contribution to the series resistance is

                 All I/Os are CMOS and TTL compliant (no software configuration required). Their

                 characteristics cover more than the strict CMOS-technology or TTL parameters. The

                 coverage of these requirements is shown in Figure 26 and Figure 27 for standard I/Os, and

                 in Figure 28 and Figure 29 for 5 V tolerant I/Os.

                           Figure 26. Standard I/O input characteristics - CMOS port

    6)(6),6                                                                                                                      !REANOT

                                                                                                                                   DETERMINED

                                                                 #-/3STANDARDREQUIREMENT6 )(6$$                        6"A)(SEDON6DE$S$IG
NS IMULATIONS

                                                                                                                     

                        4ESTEDINPRODUCTION                                                                               6")A,SEDON6D$E$SI
GN SIMULATIONS

                                                                                                                     

    7)(MIN                                                                                              

    7),MAX                                                    #-/3STANDARDREQUIREMENT6 ),6$$

                     4ESTEDINPRODUCTION

                                                                                                                                     6$$6

                                                                                                                                                   AIC

                           Figure 27.         Standard I/O       input characteristics - TTL port

            6)(6),6                                                                                                              !REANOT

                                                                                                                                    DETERMINED

    7)(MIN                       44,REQUIREMENTS  6)( 6                                                                         "6A)S(EDOND6E$SI$GN
S IMULATIONS

            

                                                                                                                         

                                                                                                                        "6A),SEDOND6E$S$IG
NS IMULATIONS

    7),MAX  

                                              44,REQUIREMENTS  6),6

                                                                                                                                   6$$6

                                                                                                                                                   AIB

                                                        DocID13587 Rev 17                                                                                                          63/117

                                                                                                                                                                                           116
Electrical characteristics                                                                 STM32F103x8, STM32F103xB

                       Figure 28. 5 V tolerant I/O input characteristics - CMOS port

6)(6),6                                                                                                     !REANOT

                                                                                                               DETERMINED

                                                           #-/3STANDARDREQUIREMENTS6 )(6 $$       "6"6A)A)(,SSEEDDOONND66DEE$$SS$$IIGG

NNSS IIMMUULLAATTIIOONNSS

                 4ESTEDINPRODUCTION                                                 

                                                                                             

                                                   

                                                     #-/3STANDARDREQUIRMENT6  ),  6$$

          4ESTEDINPRODUCTION

                                                                                                                6$$6

                                                                                                               6$$

                                                                                                                           AIC

                       Figure           29. 5 V  tolerant  I/O input characteristics - TTL port

        6)(6),6                                                                                             !REANOT

                                                                                                               DETERMINED

                             44,REQUIREMENT6)(6

                                                                                                            ""66AA))(SS,EEDDOONN

DD6EE6SS$$IIGG$$NN

SSII MMUULLAATTIIOONNSS

                                                                                                     

                                                                                                          

7)(MIN

7),MAX  

                         44,REQUIREMENTS6),6

                                                                                                                   6$$6

                                                                                                                           AIB

64/117                                                   DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                      Electrical characteristics

Output driving current

The GPIOs (general-purpose inputs/outputs) can sink or source up to ±8 mA, and sink or

source up to ±20 mA (with a relaxed VOL/VOH) except PC13, PC14 and PC15 which can
sink or source up to +/-3mA. When using the GPIOs PC13 to PC15 in output mode, the

speed should not exceed 2 MHz with a maximum load of 30 pF.

In the user application, the number of I/O pins which can drive current must be limited to

respect the absolute maximum rating specified in Section 5.2:

•   The sum of the currents sourced by all the I/Os on VDD, plus the maximum Run

    consumption of the MCU sourced on VDD, cannot exceed the absolute maximum rating
    IVDD (see Table 7).

•   The sum of the currents sunk by all the I/Os on VSS plus the maximum Run

    consumption of the MCU sunk on VSS cannot exceed the absolute maximum rating
    IVSS (see Table 7).

Output voltage levels

Unless otherwise specified, the parameters given in Table 36 are derived from tests

performed under ambient temperature and VDD supply voltage conditions summarized in
Table 9. All I/Os are CMOS and TTL compliant.

                                      Table 36. Output voltage characteristics

   Symbol                  Parameter                           Conditions                        Min                Max        Unit

    VOL(1)        Output low level voltage for an I/O pin      CMOS                 port(2),             -          0.4

                  when 8 pins are sunk at same time            IIO = +8 mA

    VOH(3)        Output high level voltage for an I/O pin     2.7 V < VDD < 3.6              V  VDD–0.4            -

                  when 8 pins are sourced at same time

    VOL (1)       Output low level voltage for an I/O pin      TTL port(2)                               -          0.4

                  when 8 pins are sunk at same time            IIO =+ 8mA

    VOH (3)       Output high level voltage for an I/O pin     2.7 V < VDD < 3.6              V  2.4                -

                  when 8 pins are sourced at same time                                                                            V

   VOL(1)(4)      Output low level voltage for an I/O pin                                                -          1.3

                  when 8 pins are sunk at same time            IIO = +20 mA

VOH(3)(4)         Output high level voltage for an I/O pin     2.7 V < VDD < 3.6              V  VDD–1.3            -

                  when 8 pins are sourced at same time

   VOL(1)(4)      Output low level voltage for an I/O pin                                                -          0.4

                  when 8 pins are sunk at same time            IIO = +6 mA

VOH(3)(4)         Output high level voltage for an I/O pin     2 V < VDD < 2.7 V                 VDD–0.4            -

                  when 8 pins are sourced at same time

1.  The  tIhIOe   current  sunk by the device must     always respect the absolute  maximum      rating  specified  in  Table  7
    and           sum of   IIO (I/O ports and control  pins) must not exceed IVSS.

2.  TTL and CMOS outputs are compatible with JEDEC standards JESD36 and JESD52.

3.  TTahbeleIIO7  current sourced by  the   device must always respect the absolute maximum      rating     specified   in
                  and the sum of IIO  (I/O  ports and control pins) must not exceed IVDD.

4.  Guaranteed based on test during characterization.

                                            DocID13587 Rev 17                                                                  65/117

                                                                                                                                       116
Electrical  characteristics                                                           STM32F103x8, STM32F103xB

            Input/output AC characteristics

            The definition and values of input/output AC characteristics are given in Figure 30 and

            Table 37, respectively.

            Unless otherwise specified, the parameters given in Table 37 are derived from tests

            performed under the ambient temperature and VDD supply voltage conditions summarized
            in Table 9.

                                          Table 37. I/O AC characteristics(1)

            MODEx[1:0]       Symbol       Parameter                           Conditions                       Min  Max     Unit
            bit value(1)

                             fmax(IO)out  Maximum frequency(2)     CL  =  50  pF,  VDD =  2  V  to  3.6  V     -    2       MHz

                             tf(IO)out    Output high to low                                                   -    125(3)

                10                        level fall time          CL  =  50  pF,  VDD =  2  V  to  3.6  V                  ns

                             tr(IO)out    Output low to high                                                   -    125(3)

                                          level rise time

                             fmax(IO)out  Maximum frequency(2)     CL  =  50  pF,  VDD =  2  V  to  3.6  V     -    10      MHz

                             tf(IO)out    Output high to low                                                   -    25(3)

                01                        level fall time          CL  =  50  pF,  VDD =  2  V  to  3.6  V                  ns

                             tr(IO)out    Output low to high                                                   -    25(3)

                                          level rise time

                                                                   CL  =  30  pF,  VDD =  2.7   V to 3.6    V  -    50

                             Fmax(IO)out  Maximum frequency(2)     CL  =  50  pF,  VDD =  2.7   V to 3.6    V  -    30      MHz

                                                                   CL  =  50  pF,  VDD =  2V    to 2.7 V       -    20

                                                                   CL  =  30  pF,  VDD =  2.7   V to 3.6    V  -    5(3)

                11           tf(IO)out    Output high to low       CL  =  50  pF,  VDD =  2.7   V to 3.6    V  -    8(3)

                                          level fall time                                                           12(3)

                                                                   CL  =  50  pF,  VDD =  2V    to 2.7 V       -            ns

                                                                   CL  =  30  pF,  VDD =  2.7   V to 3.6    V  -    5(3)

                             tr(IO)out    Output low to high       CL  =  50  pF,  VDD =  2.7   V to 3.6    V  -    8(3)

                                          level rise time                                                           12(3)

                                                                   CL  =  50  pF,  VDD =  2V    to 2.7 V       -

                                          Pulse width of external

                -            tEXTIpw      signals detected by                      -                           10   -       ns

                                          the EXTI controller

            1.  The I/O speed is configured using the MODEx[1:0] bits. Refer to the STM32F10xxx reference manual for a
                description of GPIO Port configuration register.

            2.  The maximum frequency is defined in Figure 30.

            3.  Guaranteed by design.

66/117                                    DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                           Electrical characteristics

                                     Figure 30. I/O AC characteristics definition

                                                                                           

                                                                                                      

                                                                                                           

            %84%2.!,      TR)/ OUT                                                                           TF)/ OUT

            /54054

            /.P&                                                                           4

            -AXIMUMFREQUENCYISACHIEVEDIFTR TF ” 4ANDIFTHEDUTYCYCLEIS


                                                         WHENLOADEDBYP&

                                                                                                                                  AIC

5.3.14  NRST pin characteristics

        The NRST pin input driver uses CMOS technology. It is connected to a permanent pull-up

        resistor, RPU (see Table 35).

        Unless otherwise specified, the parameters given in Table 38 are derived from tests

        performed under the ambient temperature and VDD supply voltage conditions summarized
        in Table 9.

                                              Table 38. NRST pin                           characteristics

            Symbol                            Parameter                                    Conditions         Min        Typ  Max      Unit

        VIL(NRST)(1)     NRST Input low level voltage                                         -               –0.5       -    0.8           V

        VIH(NRST)(1)     NRST Input high level voltage                                        -               2          -    VDD+0.5

            Vhys(NRST)   NRST Schmitt trigger voltage                                         -               -          200  -             mV

                         hysteresis

            RPU          Weak pull-up equivalent resistor(2)                                  VIN = VSS       30         40   50            kΩ

            VF(NRST)(1)  NRST Input filtered pulse                                            -               -          -    100           ns

        VNF(NRST)(1)     NRST Input not filtered pulse                                        -               300        -    -             ns

        1.  Guaranteed by design.

        2.  The pull-up is designed with      ma intriumeumre(s~is1t0a%nceoridnesre).ries  with a switchable PMOS.  This PMOS contribution

            to the series resistance must be

                                              DocID13587 Rev 17                                                                        67/117

                                                                                                                                                116
Electrical  characteristics                                                      STM32F103x8, STM32F103xB

                                       Figure 31. Recommended NRST pin protection

                      %XTERNAL                         6$$

                      RESETCIRCUIT

                                               .234     205                            )NTERNALRESET

                                                                                 &ILTER

                                       —&

                                                                                         34-&X

                                                                                                                                              AID

            2.  The reset network protects the device against parasitic resets.

            3.  The user must ensure that the  wleilvl enlootnbethteakNeRnSinTtopiancccaonungtobbyetlhoewdtheevicVeIL. (NRST)  max  level  specified  in
                Table 38. Otherwise the reset

5.3.15      TIM timer characteristics

            The parameters given in Table 39 are guaranteed by design.

            Refer to Section 5.3.12: I/O current injection characteristics for details on the input/output

            alternate function characteristics (output compare, input capture, external clock, PWM

            output).

                                                       Table 39. TIMx(1) characteristics

                Symbol                 Parameter               Conditions        Min                                           Max                    Unit

                tres(TIM)    Timer resolution time             -                 1                                                  -         tTIMxCLK

                                                            fTIMxCLK = 72 MHz    13.9                                               -                 ns

                fEXT         Timer external clock              -                 0                                             fTIMxCLK/2             MHz

                             frequency on CH1 to CH4        fTIMxCLK = 72 MHz    0                                                  36                MHz

                ResTIM       Timer resolution                  -                 -                                                  16                bit

                             16-bit counter clock period       -                 1                                             65536          tTIMxCLK

                tCOUNTER     when internal clock is         fTIMxCLK = 72 MHz    0.0139                                        910                    µs

                             selected

            tMAX_COUNT       Maximum possible count            -                 -                                             65536 × 65536  tTIMxCLK

                                                            fTIMxCLK = 72 MHz    -                                             59.6                       s

            1.  TIMx is used as a general term to refer to the TIM1, TIM2, TIM3 and TIM4 timers.

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STM32F103x8, STM32F103xB                                                                           Electrical characteristics

5.3.16  Communications interfaces

        I2C interface characteristics

        The STM32F103xx performance line I2C interface meets the requirements of the standard
        I2C communication protocol with the following restrictions: the I/O pins SDA and SCL are

        mapped to are not “true” open-drain. When configured as open-drain, the PMOS connected

        between the I/O pin and VDD is disabled, but is still present.

        The I2C characteristics are described in Table 40. Refer also to Section 5.3.12: I/O current

        injection characteristics for more details on the input/output alternate function characteristics

        (SDA and SCL).

                                                        Table 40. I2C characteristics

                                                                 Standard mode                     Fast mode I2C(1)(2)
                                                                      I2C(1)(2)
            Symbol                       Parameter                                                                             Unit

                                                                 Min             Max               Min      Max

            tw(SCLL)               SCL clock low time            4.7             -                 1.3      -                  µs

            tw(SCLH)               SCL clock high time           4.0             -                 0.6

            tsu(SDA)               SDA setup time                250             -                 100      -

            th(SDA)                SDA data hold time            -         3450(3)                 -        900(3)

            tr(SDA)                SDA and SCL rise time         -               1000              -        300                ns
            tr(SCL)

            tf(SDA)                SDA and SCL fall time         -               300               -        300
            tf(SCL)

            th(STA)                Start condition hold time     4.0             -                 0.6      -

            tsu(STA)               Repeated Start condition      4.7             -                 0.6      -                  µs

                                   setup time

            tsu(STO)               Stop condition setup time     4.0             -                 0.6      -                  μs

        tw(STO:STA)                Stop to Start condition time  4.7             -                 1.3      -                  μs

                                   (bus free)

            Cb                     Capacitive load for each bus  -               400               -        400                pF

                                   line

                                   Pulse width of spikes that                    50(4)                      50(4)

            tSP                    are suppressed by the         0                                 0                           ns

                                   analog filter

        1.  Guaranteed by design.

        2.  afPcChLiKe1vemfuasstt  be at least 2 MHz to achieve standard mode I2C frequencies. It  must be  at least 4 MHz to
                                   mode I2C frequencies. It must be a multiple of 10 MHz to reach  the 400  kHz maximum I2C
            fast mode clock.

        3.  The maximum Data hold time has only to be met if the interface does not stretch the             low period of SCL
            signal.

        4.  The minimum width of the spikes filtered by the analog filter is above tSP(max).

                                                        DocID13587 Rev 17                                                      69/117

                                                                                                                                       116
Electrical  characteristics                                                         STM32F103x8, STM32F103xB

                               Figure  32.  I2C bus AC waveforms               and measurement circuit

                                            9''B,&         9''B,&

                                            5S              5S                 670)[

                                                                      5V

                                                                               6'$

                             ,ð&EXV                                  5V

                                                                               6&/

                                                                                              6WDUWUHSHDWHG

                         6WDUW

                                                                                    WVX 67$                        6WDUW

                6' $

                WI 6'$                   WU 6'$             WVX 6'$                                             WVX 67267$

                                WK 67$            WZ 6&/+                 WK 6'$              6WRS

                6&/

                     WZ 6&//                WU 6&/                    WI 6&/                          WVX 672

                                                                                                                   DLJ

            1.  Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

            2.  Rs = Series protection resistors, Rp = Pull-up resistors, VDD_I2C = I2C bus supply.

                             Table 41. SCL frequency (fPCLK1= 36 MHz.,VDD_I2C = 3.3 V)(1)(2)

                                                                                    I2C_CCR value

                                fSCL (kHz)                                                    RP = 4.7 kΩ

                                       400                                                    0x801E

                                       300                                                    0x8028

                                       200                                                    0x803C

                                       100                                                    0x00B4

                                       50                                                     0x0168

                                       20                                                     0x0384

            1.  RP = External pull-up resistance, fSCL = I2C speed,

            2.  For speeds around 200 kHz, the tolerance on the achieved speed is of ±5%. For other speed ranges,         the
                tolerance on the achieved speed ±2%. These variations depend on the accuracy of the external
                components used to design the application.

70/117                                            DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                             Electrical characteristics

SPI interface characteristics

Unless otherwise specified, the parameters given in Table 42 are derived from tests

performed under the ambient temperature, fPCLKx frequency and VDD supply voltage
conditions summarized in Table 9.

Refer to Section 5.3.12: I/O current injection characteristics for more details on the

input/output alternate function characteristics (NSS, SCK, MOSI, MISO).

                                                 Table 42. SPI characteristics

    Symbol                      Parameter                      Conditions            Min     Max               Unit

    fSCK                  SPI clock frequency      Master mode                       -       18                MHz

    1/tc(SCK)                                      Slave mode                        -       18

    tr(SCK)               SPI clock rise and fall  Capacitive load: C = 30 pF        -       8                 ns

    tf(SCK)               time

DuCy(SCK)                 SPI slave input clock    Slave mode                        30      70                %

                          duty cycle

tsu(NSS)(1)               NSS setup time           Slave mode                        4tPCLK  -

    th(NSS)(1)            NSS hold time            Slave mode                        2tPCLK  -

ttww((SSCCKKHL))((11))    SCK high and low time    Master mode,  fPCLK  =  36  MHz,  50      60

                                                   presc = 4

    ttssuu((MSII))((11))  Data input setup time    Master mode                       5       -

                                                   Slave mode                        5       -

    th(MI) (1)            Data input hold time     Master mode                       5       -

    th(SI)(1)                                      Slave mode                        4       -                 ns

ta(SO)(1)(2)              Data output access       Slave mode, fPCLK = 20 MHz        0       3tPCLK

                          time

tdis(SO)(1)(3)            Data output disable      Slave mode                        2       10

                          time

    tv(SO) (1)            Data output valid time   Slave mode (after enable edge)    -       25

    tv(MO)(1)             Data output valid time   Master mode (after enable edge)   -       5

    th(SO)(1)             Data output hold time    Slave mode (after enable edge)    15      -

    th(MO)(1)                                      Master mode (after enable edge)   2       -

1.  Guaranteed based on test during characterization.

2.  Min time is for the minimum time to drive the output and the max time is for the maximum time to validate
    the data.

3.  Min time is for the minimum time to invalidate the output and the max time is for the maximum time to put
    the data in Hi-Z.

                                                 DocID13587 Rev 17                                             71/117

                                                                                                                       116
Electrical characteristics                                                                                    STM32F103x8, STM32F103xB

                                         Figure 33. SPI timing diagram - slave mode and CPHA = 0

                      166LQSXW

                            W68 166                   WF 6&.                                                  WK 166

           6&.,QSXW  &3+$  

                      &32/            WZ 6&.+

                      &3+$            WZ 6&./

                      &32/  

                                                      W9 62                        WK 62                      WU 6&.            WGLV 62
                                                                                                              WI 6&.
                               WD 62

                      0,62                            06%287                      %,7287                            /6%287

                      287387

                                       WVX 6,

                      026,                            06%,1                       %,7,1                    /6%,1

                      ,1387

                                                      WK 6,

                                                                                                                                          DLF

                                       Figure     34. SPI timing  diagram          - slave mode       and     CPHA = 1(1)

           166LQSXW

                               W68 166                                    WF 6&.                              WK 166

6&.LQSXW  &3+$       

           &32/               WZ 6&.+

           &3+$               WZ 6&./

           &32/       

                                                                  WY 62                               WK 62   WU 6&.       WGLV 62

                               WD 62                                                                          WI 6&.

                      0,62                            06%287                               %,7287                       /6%287

           287387

                                         WVX 6,                   WK 6,

                      026,                            06%,1                                %,7,1          /6%,1

           ,1387

                                                                                                                                          DLE

1.         Measurement         points are done    at  CMOS levels: 0.3VDD  and     0.7VDD.

72/117                                                            DocID13587 Rev 17
STM32F103x8,  STM32F103xB                                                               Electrical characteristics

                                              Figure 35. SPI timing diagram - master    mode(1)

                                        +LJK

                          166LQSXW

                                                          WF 6&.

              6&.2XWSXW  &3+$       

                          &32/    

                          &3+$       

                          &32/    

              6&.2XWSXW  &3+$ 

                          &32/    

                          &3+$ 

                          &32/    

                                        WVX 0,   WZ 6&.+                                         WU 6&.
                                                 WZ 6&./
                          0,62                                                                   WI 6&.

                          ,13 87                 06%,1                     %,7,1              /6%,1

                                                 WK 0,

                          026,                   06%287                    % , 7287     /6%287

                          28738 7

                                                 WY 02                      WK 02

                                                                                                          DLF

1.            Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

USB characteristics

The USB interface is USB-IF certified (Full Speed).

                                                 Table 43. USB startup time

                          Symbol                          Parameter                     Max               Unit

tSTARTUP(1)                                   USB transceiver startup time              1                 µs

1.            Guaranteed by design.

                                                 DocID13587 Rev 17                                            73/117

                                                                                                                      116
Electrical  characteristics                                                                STM32F103x8, STM32F103xB

                                        Table 44. USB DC electrical characteristics

            Symbol                    Parameter                              Conditions                 Min.(1)       Max.(1)         Unit

            Input levels

                VDD     USB operating voltage(2)                                                        3.0(3)            3.6            V

                VDI(4)  Differential input sensitivity                 I(USBDP, USBDM)                  0.2               -

                VCM(4)  Differential common mode range                 Includes VDI range               0.8               2.5            V

                VSE(4)  Single ended receiver threshold                                                 1.3               2.0

            Output levels

                VOL     Static output level low                      RL of 1.5 kΩ to 3.6 V(5)           -                 0.3            V

                VOH     Static output level high                       RL of 15 kΩ to VSS(5)            2.8               3.6

            1.  All the voltages are measured from the local ground potential.

            2.  To be compliant with the USB 2.0 full-speed electrical specification, the USBDP (D+) pin should be pulled
                up with a 1.5 kΩ resistor to a 3.0-to-3.6 V voltage range.

            3.  The STM32F103xx USB functionality is ensured down to 2.7 V but not the full USB electrical
                characteristics which are degraded in the 2.7-to-3.0 V VDD voltage range.

            4.  Guaranteed by design.

            5.  RL is the load connected on the USB drivers

                        Figure 36. USB timings: definition of data signal rise and fall time

                                                          &URVVRYHU

                        'LIIHUHQWLDO                      SRLQWV

                        GDWDOLQHV

                          9&56

                          966

                                        WI                   WU

                                                                                                                          DL

                                      Table 45. USB: Full-speed electrical characteristics(1)

                Symbol                  Parameter                      Conditions              Min              Max                Unit

            Driver characteristics

                tr        Rise time(2)                                      CL  = 50 pF        4                 20                ns

                tf        Fall time(2)                                      CL  = 50 pF        4                 20                ns

                trfm      Rise/ fall time matching                              tr/tf          90                110               %

                VCRS      Output signal crossover voltage                       -              1.3               2.0               V

            1.  Guaranteed by design.

            2.  Measured from 10% to 90% of the data signal.      For  more     detailed informations,  please  refer to  USB
                Specification - Section 7 (version 2.0).

5.3.17      CAN (controller area network) interface

            Refer to Section 5.3.12: I/O current injection characteristics for more details on the

            input/output alternate function characteristics (CAN_TX and CAN_RX).

74/117                                            DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                                                              Electrical characteristics

5.3.18          12-bit ADC characteristics

                Unless otherwise specified, the parameters given in Table 46 are derived from tests

                performed under the ambient temperature, fPCLK2 frequency and VDDA supply voltage
                conditions summarized in Table 9.

Note:           It is recommended to perform a calibration after each power-up.

                                                     Table 46. ADC characteristics

    Symbol                 Parameter                   Conditions                   Min                                                                    Typ    Max                                        Unit

    VDDA        Power supply                                    -                   2.4                                                                    -      3.6                                        V

    VREF+       Positive reference voltage                      -                   2.4                                                                    -      VDDA                                       V

    IVREF       Current on the VREF input pin                   -                   -                                                                     160(1)  220(1)                                     µA

    fADC        ADC clock frequency                             -                   0.6                                                                    -      14                                         MHz

    fS(2)       Sampling rate                                   -                   0.05                                                                   -      1                                          MHz

    fTRIG(2)    External trigger frequency             fADC = 14 MHz                -                                                                      -      823                                        kHz

                                                                                    -                                                                      -      17                                         1/fADC

    VAIN(3)     Conversion voltage range                                   0 (VSSA or VREF-                                                                -      VREF+                                      V
                                                                           tied to ground)

    RAIN(2)     External input impedance             See Equation 1 and             -                                                                      -      50                                         kΩ

                                                     Table 47 for details

    RADC(2)     Sampling switch resistance                      -                   -                                                                      -      1                                          kΩ

    CADC(2)     Internal sample and hold                        -                   -                                                                      -      8                                          pF

                capacitor

    tCAL(2)     Calibration time                       fADC  =  14  MHz                                                                               5.9                                                    µs

                                                                -                                                                                     83                                                     1/fADC

    tlat(2)     Injection trigger conversion           fADC  =  14  MHz             -                                                                      -      0.214                                      µs

                latency                                         -                   -                                                                      -      3(4)                                       1/fADC

    tlatr(2)    Regular trigger conversion             fADC  =  14  MHz             -                                                                      -      0.143                                      µs

                latency                                         -                   -                                                                      -      2(4)                                       1/fADC

    tS(2)       Sampling time                          fADC  =  14  MHz    0.107                                                                           -      17.1                                       µs

                                                                -                   1.5                                                                    -      239.5                                      1/fADC

tSTAB(2)        Power-up time                                   -                   0                                                                      0      1                                          µs

                Total conversion time                  fADC  =  14  MHz             1                                                                      -      18                                         µs

    tCONV(2)    (including sampling time)                       -          14 to 252 (tS for sampling +12.5 for                                                                                              1/fADC

                                                                           successive approximation)

1.  Guaranteed based on test during characterization.

2.  Guaranteed by design.

3.  In devices  delivered in VFQFPN                  aacnondmd LeFQiignFuPtrheep7aT.cFkBaGgeAs6,4VpRaEcFk+aisgeinhtearvnealalyVcRoEnFn+epcitnedbutot  nVoDDVAREaFn-dpVinR(EVFR- EisF-inisteirnntaelrlnyally
    connected   to  VVSSSSAA.),DseeveicTeasbtleha5t
    connected   to

4.  For external triggers, a delay of 1/fPCLK2 must be added to the latency specified in Table 46.

                                                       DocID13587 Rev 17                                                                                                                                     75/117

                                                                                                                                                                                                                     116
Electrical  characteristics                                                                                                                                           STM32F103x8, STM32F103xB

            EqRuAaItNio
            The formula above (Equation 1) is used to determine the maximum external impedance allowed for an

            error below 1/4 of LSB. Here N = 12 (from 12-bit resolution).

                                          Table         47. RAIN                                                                      max  for fADC   =          14   MHz(1)

                     Ts (cycles)                                                                                                      tS   (µs)                                       RAIN max (kΩ)

            1.5                                         0.11                                                                                                          0.4

            7.5                                         0.54                                                                                                          5.9

            13.5                                        0.96                                                                                                          11.4

            28.5                                        2.04                                                                                                          25.2

            41.5                                        2.96                                                                                                          37.2

            55.5                                        3.96                                                                                                          50

            71.5                                        5.11                                                                                                          NA

            239.5                                       17.1                                                                                                          NA

            1.  Guaranteed based on test during characterization.

                                    Table 48. ADC accuracy - limited test conditions(1) (2)

            Symbol                  Parameter                                                                                         Test conditions                             Typ          Max(3)        Unit

                 ET  Total unadjusted error                   fPCLK2 = 56 MHz,                                                                                                    ±1.3         ±2

                EO   Offset error                             fADC = 14 MHz, RAIN < 10 kΩ,                                                                                            ±1       ±1.5

                EG   Gain error                               VDDA = 3 V to 3.6 V                                                                                                 ±0.5         ±1.5          LSB

                 ED  Differential linearity error             TA = 25 °C                                                                                                          ±0.7         ±1

                                                              Measurements made after

                 EL  Integral linearity error                 ADC calibration                                                                                                     ±0.8         ±1.5

            1.  ADC DC accuracy values are measured after internal calibration.

            2.  ADC Accuracy vs. Negative Injection Current: Injecting a negative current on any analog input pins should
                be avoided as this significantly reduces the accuracy of the conversion being performed on another analog
                input. It is recommended to add a Schottky diode (pin to ground) to analog pins which may potentially inject
                negative currents.
                Any positive injection current  within  the  limits                                                                   specified  for  IINJ(PIN)  and  ΣIINJ(PIN)  in  Section  5.3.12  does  not
                affect the ADC accuracy.

            3.  Guaranteed based on test during characterization.

76/117                                           DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                                       Electrical characteristics

                                           Table 49. ADC accuracy(1) (2) (3)

Symbol                        Parameter                                Test conditions                                 Typ             Max(4)        Unit

    ET          Total unadjusted error                                                                                     ±2          ±5

    EO          Offset error                              fPCLK2 = 56 MHz,                                             ±1.5            ±2.5
                                                          fADC = 14 MHz, RAIN < 10 kΩ,

    EG          Gain error                                VDDA = 2.4 V to 3.6 V                                        ±1.5            ±3            LSB

    ED          Differential linearity error              Measurements made after                                          ±1          ±2

                                                          ADC calibration

    EL          Integral linearity error                                                                               ±1.5            ±3

1.  ADC DC accuracy values are measured after internal calibration.

2.  Better performance could be achieved in restricted VDD, frequency and temperature ranges.

3.  ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
    robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
    being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
    standard analog pins which may potentially inject negative current.
    Any positive injection current      within       the  limits  specified           for  IINJ(PIN)  and  ΣIINJ(PIN)  in  Section  5.3.12   does   not
    affect the ADC accuracy.

4.  Guaranteed based on test during characterization.

                                        Figure 37. ADC accuracy characteristics

             >/6%,'($/     95()   RU9''$GHSHQGLQJRQSDFNDJH
                            

                                                                             (*              ([DPSOHRIDQDFWX DOWUDQVIH UFXUYH

                                                                                          7KHLGHDOWUDQVIHUFX UYH

                                                                                          (QGSRLQWFRUUHODWLRQOLQH

    

                                                                                           (7       7RWDOXQDGMXVWHG(UURUPD[LPXPGHYLDWLRQ

                                           (7                                               EHWZHHQWKHDFWXDODQGWKHLGHDOWUDQVIHUFXUYHV

                                                                                         (2       2IIVHW(UURUGHYLDWLRQEHWZHHQWKHILUVWDFWXDO

                                                                                          WUDQVLWLRQDQGWKHODVWDFWXDORQH

                                                                                            (*       *DLQ(UURUGHYLDWLRQEHWZHHQWKHODVWLGHDO

               (2                             (/                                           WUDQVLWLRQDQGWKHODVWDFWXDORQH

                                                                                           ('       'LIIHUHQWLDO/LQHDULW\(UURUPD[LPXPGHYLDWLRQ

                                                                                           EHWZHHQDFWXDOVWHSVDQGWKHLGHDORQH

                                                          ('                                (/       ,QWHJUDO/LQHDULW\(UURUPD[LPXPGHYLDWLRQ

                                                                                           EHWZHHQDQ\DFWXDOWUDQVLWLRQDQGWKHHQGSRLQW

                                    /6%,'($/                                            FRUUHODWLRQOLQH

                                                             

          966$                                                                        9''$

                                                                                                                                                   DLH

                                               DocID13587 Rev 17                                                                                     77/117

                                                                                                                                                             116
Electrical  characteristics                                                                                               STM32F103x8,      STM32F103xB

                               Figure 38.      Typical                                 connection diagram using the ADC

                                               6$$                                                                            34-&XX

                                                                                       64                          3AMPLEANDHOLD!$#

                                                                                       6                       CONVERTER

                       2!).  !).X                                                                                2!$#        
BIT

                                                                                                        ),›—!                  CONVERTER

                6!).           #PARASITIC                                              64

                                                                                       6                                  #!$#

                                                                                                                                                        AIC

            1.  Refer to Table 46 for the values of RAIN, RADC and CADC.

            2.  Cpapdaracsaitpicarceitparnecseen(rtsouthgehlcya7papcFi)ta. nAcheigohf  the PCB     (dependent on soldering and PCB layout quality) plus the
                                                                                       Cparasitic  value will downgrade conversion accuracy. To remedy
                this, fADC should be reduced.

            General PCB design guidelines

            Power supply decoupling should be performed as shown in Figure 39 or Figure 40,

            depending on whether VREF+ is connected to VDDA or not. The 10 nF capacitors should be
            ceramic (good quality). They should be placed them as close as possible to the chip.

                Figure 39. Power supply and reference decoupling (VREF+ not connected to VDDA)

                                                                                                                   670)[[

                                                                                                                   95()

                                                                                                                   VHHQRWH

                             —)Q)                                                                       9''$

                                                                                       —)Q)

                                                                                                                 966$  95()±

                                                                                                                        VHHQRWH

                                                                                                                                            DLE

            1.  VREF+  and  VREF– inputs are   available                               only on 100-pin  packages.

78/117                                         DocID13587 Rev 17
STM32F103x8,  STM32F103xB                                                                 Electrical characteristics

              Figure 40. Power       supply  and  reference      decoupling (VREF+ connected to VDDA)

                                                                              670)[[

                                                                              95()9''$

                                                                               6HHQRWH

                                                  —)Q)

                                                                              95()±966$

                                                                               6HHQRWH

                                                                                                         DL

        1.    VREF+ and VREF– inputs are available only on 100-pin packages.

5.3.19  Temperature sensor characteristics

                                            Table 50. TS characteristics

              Symbol                         Parameter                        Min                  Typ   Max      Unit

              TL(1)          VSENSE linearity with temperature                -                    ±1    ±2       °C

              Avg_Slope(1)   Average slope                                    4.0                  4.3   4.6      mV/°C

              V25(1)         Voltage at 25 °C                                 1.34                 1.43  1.52     V

              tSTART(2)      Startup time                                     4                    -     10       µs

              TS_temp(3)(2)  ADC sampling time when reading the               -                    -     17.1     µs

                             temperature

        1.    Guaranteed based on test during characterization.

        2.    Guaranteed by design.

        3.    Shortest sampling time can be determined in the application by multiple iterations.

                                            DocID13587 Rev 17                                                     79/117

                                                                                                                          116
Package  information                                                       STM32F103x8, STM32F103xB

6        Package information

         In order to meet environmental requirements, ST offers these devices in different grades of
         ECOPACK® packages, depending on their level of environmental compliance. ECOPACK®

         specifications, grade definitions and product status are available at: www.st.com.
         ECOPACK® is an ST trademark.

6.1      VFQFPN36 6 x 6 mm, 0.5 mm pitch, package information

         Figure 41. VFQFPN36 - 36-pin, 6x6 mm, 0.5 mm pitch very thin profile fine pitch quad

                                              flat package outline

             6HDWLQJSODQH

                      &                                                                      GGG      &

                                                                                   $     $

                         $                                                $

                                                 (

                                            E                        

                                                                         

                            H

                      '                                                        '

                                                                                   .

                                                                         

             3LQ,'                                                      /

             5                                                                   /

                                                 (

                                                                                             :2?-%?6

         1.  Drawing is not to scale.

80/117                                        DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                           Package       information

Table 51. VFQFPN36 - 36-pin, 6x6 mm, 0.5 mm pitch very                       thin  profile fine  pitch quad

                               flat package mechanical data

                               millimeters                                         inches(1)

    Symbol

                          Min  Typ          Max    Min                             Typ           Max

    A       0.800              0.900        1.000  0.0315                          0.0354        0.0394

    A1                    -    0.020        0.050  -                               0.0008        0.0020

    A2                    -    0.650        1.000  -                               0.0256        0.0394

    A3                    -    0.250        -      -                               0.0098        -

    b       0.180              0.230        0.300  0.0071                          0.0091        0.0118

    D       5.875              6.000        6.125  0.2313                          0.2362        0.2411

    D2      1.750              3.700        4.250  0.0689                          0.1457        0.1673

    E       5.875              6.000        6.125  0.2313                          0.2362        0.2411

    E2      1.750              3.700        4.250  0.0689                          0.1457        0.1673

    e       0.450              0.500        0.550  0.0177                          0.0197        0.0217

    L       0.350              0.550        0.750  0.0138                          0.0217        0.0295

    K       0.250              -            -      0.0098                          -             -

    ddd                   -    -            0.080  -                               -             0.0031

1.  Values in inches are converted from mm and rounded to 4 decimal digits.

                               DocID13587 Rev 17                                                    81/117

                                                                                                              116
Package  information                                            STM32F103x8, STM32F103xB

         Figure 42.   VFQFPN36  -  36-pin, 6x6 mm, 0.5 mm pitch very thin profile fine pitch quad

                                   flat package recommended footprint

                                                                       

                                                                     

                                                                         

                                                                             

                      

                                                      

                                             

                                                                         

                                                                               

                                                          

                                             

                                                                                       :2?&0?6

82/117                                 DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                Package information

Marking of engineering samples

The following figure gives an example of topside marking orientation versus pin 1 identifier

location.

                          Figure 43. VFPFPN36 package top view example

    3URGXFWLGHQWLILFDWLRQ 

                                            670

                                            )78

                                                     'DWHFRGH

                                                     <  ::

                                                                        5HYLVLRQFRGH

                          3LQ

           LQGHQWLILHU                                          5

                                                                                                          06Y9

1.  Parts marked as “ES”, “E” or accompanied by an Engineering Sample notification letter, are not yet
    qualified and therefore not yet ready to be used in production and any consequences deriving from such
    usage will not be at ST charge. In no event, ST will be liable for any customer usage of these engineering
    samples in production. ST Quality has to be contacted prior to any decision to use these Engineering
    samples to run qualification activity.

                                  DocID13587 Rev 17                                                             83/117

                                                                                                                        116
Package  information                                                                STM32F103x8, STM32F103xB

6.2      UFQFPN48 7 x 7 mm, 0.5 mm pitch, package information

         Figure 44. UFQFPN48 - 48-lead, 7x7 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

                                                     package outline

             3LQLGHQWLILHU

             ODVHUPDUNLQJDUHD

                                    '

                                                                                                                              $

                                             (       (

                                                        7                                                                     6HDWLQJ

                                                                                                            GGG           $  SODQH

                                                                                 H      E

                                                                                    'HWDLO<

                                    '        <

             ([SRVHGSDG           '

                   DUHD                                                          

                                                                                                                 /

                                                                                    

                                                               &[ƒ                                  5W\S

                                                               SLQFRUQHU

                                               (                                   'HWDLO=

                      

             =           

                                                                                                                          $%B0(B9

         1.  Drawing is not to scale.

         2.  There is an exposed die pad on the underside of the QFPN package, this pad is not internally connected to
             the VSS or VDD power pads. It is recommended to connect it to VSS.

         3.  All leads/pads should also be soldered to the PCB to improve the lead solder joint life.

             Table 52. UFQFPN48 - 48-lead, 7x7 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

                                        package mechanical data

                                        millimeters                                     inches(1)

         Symbol

                               Min      Typ             Max                 Min                        Typ                Max

                A            0.500      0.550           0.600         0.0197               0.0217                         0.0236

             A1              0.000      0.020           0.050         0.0000               0.0008                         0.0020

                D            6.900      7.000           7.100         0.2717               0.2756                         0.2795

                E            6.900      7.000           7.100         0.2717               0.2756                         0.2795

             D2              5.500      5.600           5.700         0.2165               0.2205                         0.2244

84/117                                  DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                   Package information

    Table 52. UFQFPN48 - 48-lead, 7x7 mm, 0.5 mm pitch, ultra thin fine pitch                         quad flat

                                      package mechanical data (continued)

                                millimeters                                                inches(1)

Symbol

                Min                         Typ            Max            Min              Typ        Max

    E2          5.500                       5.600          5.700    0.2165                 0.2205     0.2244

    L           0.300                       0.400          0.500    0.0118                 0.0157     0.0197

    T                -                      0.152          -              -                0.0060     -

    b           0.200                       0.250          0.300    0.0079                 0.0098     0.0118

    e                -                      0.500          -              -                0.0197     -

    ddd              -                      -              0.080          -                      -    0.0031

1.  Values in inches are converted from mm and rounded to 4 decimal digits.

Figure 45. UFQFPN48 - 48-lead, 7x7 mm, 0.5 mm pitch, ultra thin fine pitch quad flat

                                            package recommended footprint

                                                           

                                                              

                                                                           

                                                                                

                                                                

                          

                                                                                       

                                                 

                                                                               

                                                                           

                                                                             

                                                                                                  !"?&0?6

1.  Dimensions  are  expressed in millimeters.

                                            DocID13587 Rev 17                                            85/117

                                                                                                                  116
Package  information                                             STM32F103x8, STM32F103xB

         Marking of engineering samples

         The following figure gives an example of topside marking orientation versus pin 1 identifier

         location.

             Figure 46. UFQFPN48 7 x 7 mm, 0.5 mm pitch, package top view example

             3URGXFW

             LGHQWLILFDWLRQ                        45.'

                                                     $#6

                                                              'DWHFRGH

                                                              :  88

                      3LQ                                             5HYLVLRQFRGH

                      LGHQWLILHU

                                                                     3

                                                                                                                         069

         1.  Parts marked as “ES”, “E” or accompanied by an Engineering Sample notification letter, are not yet
             qualified and therefore not yet ready to be used in production and any consequences deriving from such
             usage will not be at ST charge. In no event, ST will be liable for any customer usage of these engineering
             samples in production. ST Quality has to be contacted prior to any decision to use these Engineering
             samples to run qualification activity.

86/117                            DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                                          Package information

6.3  LFBGA100 10 x 10 mm, low-profile fine pitch ball grid array

     package information

         Figure 47. LFBGA100 - 100-ball low-profile fine pitch ball grid array, 10 x10 mm,

                                             0.8 mm pitch, package outline

         = 6HDWLQJSODQH

                                                                                  GGG    =

         $   $                                          $     $

                                         (                   $EDOO         $EDOO        ;

                                   H            )             LGHQWLILHU    LQGH[DUHD               (

              $

                                                              )

                                                                     '           '

                                                              H

              .                                                                <

                                                       ‘E EDOOV

                                   %277209,(:                                                    7239,(:

                                                              ‘ HHH 0       =  <  ;

                                                              ‘ III  0      =                                   +B0(B9

     1.  Drawing is not to scale.

         Table 53. LFBGA100 – 100-ball low-profile fine pitch ball grid                           array, 10  x  10 mm,

                                      0.8 mm pitch, package mechanical data

                                             millimeters                                          inches(1)

         Symbol

                                      Min          Typ               Max                 Min      Typ           Max

         A                            -            -                 1.700                  -     -             0.0669

         A1                        0.270           -                 -               0.0106       -             -

         A2                           -            0.300             -                      -     0.0118        -

         A4                           -            -                 0.800                  -     -             0.0315

         b                         0.450           0.500             0.550           0.0177       0.0197        0.0217

         D                         9.850        10.000           10.150              0.3878       0.3937        0.3996

         D1                           -            7.200                 -                  -     0.2835        -

         E                         9.850        10.000           10.150              0.3878       0.3937        0.3996

         E1                           -            7.200             -                      -     0.2835        -

         e                            -            0.800             -                      -     0.0315        -

         F                            -            1.400                 -                  -     0.0551        -

         ddd                          -               -              0.120                  -     -             0.0047

                                             DocID13587 Rev 17                                                  87/117

                                                                                                                          116
Package  information                                                                  STM32F103x8, STM32F103xB

             Table 53. LFBGA100 – 100-ball low-profile fine pitch ball grid array, 10                 x  10 mm,

                            0.8 mm pitch, package mechanical data (continued)

                                       millimeters                                         inches(1)

                Symbol

                            Min        Typ                Max                         Min  Typ           Max

                eee         -          -            0.150                             -    -             0.0059

                      fff   -          -            0.080                             -    -             0.0031

         1.  Values in inches are converted from mm and rounded to 4 decimal digits.

             Figure 48. LFBGA100 – 100-ball low-profile fine pitch ball grid array, 10 x 10 mm,

                            0.8 mm pitch, package recommended footprint

                                                               'SDG

                                                               'VP

                                                                                                         +B)3B9

                Table 54.   LFBGA100   recommended  PCB design rules (0.8 mm pitch BGA)

                            Dimension                          Recommended values

         Pitch                                      0.8

         Dpad                                       0.500 mm

         Dsm                                        0.570 mm typ. (depends on the soldermask reg-

                                                    istration tolerance)

         Stencil opening                            0.500 mm

         Stencil thickness                          Between 0.100 mm and 0.125 mm

         Pad trace width                            0.120 mm

88/117                                 DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                   Package information

Marking of engineering samples

The following figure gives an example of topside marking orientation versus ball A1 identifier

location.

                          Figure 49. LFBGA100 package top view example

    3URGXFWLGHQWLILFDWLRQ                                 5HYLVLRQFRGH

                                                         5

                                            670)

                                            9+

                                                         'DWHFRGH  \HDUZHHN

                                                            <        ::

                                            %DOO$

                                            LQGHQWLILHU

                                                                                                            06Y9

1.  Parts marked as “ES”, “E” or accompanied by an Engineering Sample notification letter, are not yet
    qualified and therefore not yet ready to be used in production and any consequences deriving from such
    usage will not be at ST charge. In no event, ST will be liable for any customer usage of these engineering
    samples in production. ST Quality has to be contacted prior to any decision to use these Engineering
    samples to run qualification activity.

                               DocID13587 Rev 17                                                                89/117

                                                                                                                        116
Package  information                                                           STM32F103x8, STM32F103xB

6.4      LQFP100 14 x 14 mm, 100-pin low-profile quad flat package

         information

         Figure 50. LQFP100, 14 x 14 mm 100-pin low-profile quad flat package outline

            3%!4).'0,!.%

                      #

                         !  !     !                                                                MM

                                                                        C                         '!5'%0,!.%

                                           CCC  #

                                                        $                                      ,     !  +

                                                        $                                 ,

                                                        $

                                                                  

                                                                      

                                   B

                                                                               %   %  %

                                                                     

                         0).                                     

                         )$%.4)&)#!4)/.                        E

                                                                                                      ,?-%?6

         Table 55.    LQPF100,         14  x 14 mm 100-pin low-profile quad         flat   package mechanical

                                                            data

                                           millimeters                                     inches(1)

         Symbol

                            Min                 Typ         Max             Min                Typ              Max

         A                      -                  -        1.600           -                     -            0.0630

         A1              0.050                     -        0.150           0.0020                -            0.0059

         A2              1.350                  1.400       1.450           0.0531         0.0551              0.0571

         b               0.170                  0.220       0.270           0.0067         0.0087              0.0106

         c               0.090                     -        0.2             0.0035                -            0.0079

         D               15.800                 16.000      16.200          0.6220         0.6299              0.6378

         D1              13.800                 14.000      14.200          0.5433         0.5512              0.5591

         D3                     -               12.000      -               -              0.4724               -

         E               15.800                 16.00       16.200          0.6220         0.6299              0.6378

         E1              13.800                 14.000      14.200          0.5433         0.5512              0.5591

         E3                     -               12.000      -               -              0.4724               -

90/117                                          DocID13587 Rev 17
STM32F103x8, STM32F103xB                                                          Package information

Table 55. LQPF100, 14 x 14 mm 100-pin low-profile quad flat                       package mechanical data

                                                 (continued)

                                    millimeters                                   inches(1)

    Symbol

            Min                     Typ          Max           Min                    Typ    Max

    e                     -         0.500        -             -                  0.0197     -

    L       0.450                   0.600        0.750         0.0177             0.0236     0.0295

    L1                    -         1.000        -             -                  0.0394     -

    k       0.0°                    3.5°         7.0°          0.0°                   3.5°   7.0°

    ccc                   -8        -            0.080         -                      -      0.0031

1.  Values in inches are converted from mm and rounded to 4 decimal digits..

            Figure 51. LQFP100 - 100-pin, 14 x 14 mm low-profile quad flat

                                    package recommended footprint

                                                                            

                                                                             

                                                               

                          

                                                                               

                                                                                      

                                                                             

                                                    

                                                    

                                                                                             AIC

1.  Dimensions are expressed in millimeters.

                                    DocID13587 Rev 17                                           91/117

                                                                                                           116
Package  information                                                     STM32F103x8, STM32F103xB

         Marking of engineering samples

         The following figure gives an example of topside marking orientation versus pin 1 identifier

         location.

                                        Figure 52. LQFP100 package top view example

             3URGXFWLGHQWLILFDWLRQ 

                                        670)

                                        975                                     5HYLVLRQFRGH

                                                                     'DWHFRGH

                                                                  <  ::

                                                     3LQ

                                                     LQGHQWLILHU

                                                                                                                   06Y9

         1.  Parts marked as “ES”, “E” or accompanied by an Engineering Sample notification letter, are not yet
             qualified and therefore not yet ready to be used in production and any consequences deriving from such
             usage will not be at ST charge. In no event, ST will be liable for any customer usage of these engineering
             samples in production. ST Quality has to be contacted prior to any decision to use these Engineering
             samples to run qualification activity.

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