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STM32F101C8T6XXX

器件型号:STM32F101C8T6XXX
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

32-BIT, FLASH, 36 MHz, RISC MICROCONTROLLER, PQFP48

32位, FLASH, 36 MHz, 精简指令集微控制器, PQFP48

参数
STM32F101C8T6XXX功能数量 1
STM32F101C8T6XXX端子数量 48
STM32F101C8T6XXX最大工作温度 85 Cel
STM32F101C8T6XXX最小工作温度 -40 Cel
STM32F101C8T6XXX最大供电/工作电压 3.6 V
STM32F101C8T6XXX最小供电/工作电压 2 V
STM32F101C8T6XXX额定供电电压 3.3 V
STM32F101C8T6XXX外部数据总线宽度 0.0
STM32F101C8T6XXX输入输出总线数量 37
STM32F101C8T6XXX线速度 36 MHz
STM32F101C8T6XXX加工封装描述 7 × 7 MM, ROHS COMPLIANT, LQFP-48
STM32F101C8T6XXX无铅 Yes
STM32F101C8T6XXX欧盟RoHS规范 Yes
STM32F101C8T6XXX状态 ACTIVE
STM32F101C8T6XXX工艺 CMOS
STM32F101C8T6XXX包装形状 SQUARE
STM32F101C8T6XXX包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
STM32F101C8T6XXX表面贴装 Yes
STM32F101C8T6XXX端子形式 GULL WING
STM32F101C8T6XXX端子间距 0.5000 mm
STM32F101C8T6XXX端子涂层 NOT SPECIFIED
STM32F101C8T6XXX端子位置
STM32F101C8T6XXX包装材料 塑料/环氧树脂
STM32F101C8T6XXX温度等级 INDUSTRIAL
STM32F101C8T6XXXADC通道 Yes
STM32F101C8T6XXX地址总线宽度 0.0
STM32F101C8T6XXX位数 32
STM32F101C8T6XXX最大FCLK时钟频率 16 MHz
STM32F101C8T6XXXDMA通道 Yes
STM32F101C8T6XXX微处理器类型 精简指令集微控制器
STM32F101C8T6XXXPWM通道 Yes
STM32F101C8T6XXXROM编程 FLASH

文档预览

STM32F101C8T6XXX器件文档内容

                                              STM32F101x8
                                              STM32F101xB

Medium-density access line, ARM-based 32-bit MCU with 64 or
  128 KB Flash, 6 timers, ADC and 7 communication interfaces

Features                                            LQFP100                 LQFP64
                                                   14 x 14 mm               10 x 10 mm
Core: ARM 32-bit CortexTM-M3 CPU
    36 MHz maximum frequency,                    LQFP48       VFQFPN48      VFQFPN36
        1.25 DMIPS/MHz (Dhrystone 2.1)             7 x 7 mm      7 7 mm      6 6 mm
        performance at 0 wait state memory
        access                                      Six timers
    Single-cycle multiplication and hardware          Three 16-bit timers, each with up to 4
        division                                           IC/OC/PWM or pulse counter
                                                       2 watchdog timers (Independent and
Memories                                                  Window)
    64 to 128 Kbytes of Flash memory                  SysTick timer: 24-bit downcounter
    10 to 16 Kbytes of SRAM
                                                    Up to 7 communication interfaces
Clock, reset and supply management                     Up to 2 x I2C interfaces (SMBus/PMBus)
    2.0 to 3.6 V application supply and I/Os          Up to 3 USARTs (ISO 7816 interface, LIN,
    POR, PDR and programmable voltage                    IrDA capability, modem control)
        detector (PVD)                                  Up to 2 SPIs (18 Mbit/s)
    4-to-16 MHz crystal oscillator
    Internal 8 MHz factory-trimmed RC             CRC calculation unit, 96-bit unique ID
    Internal 40 kHz RC                            ECOPACK packages
    PLL for CPU clock
    32 kHz oscillator for RTC with calibration   Table 1. Device summary

Low power                                         Reference               Part number
    Sleep, Stop and Standby modes
    VBAT supply for RTC and backup registers     STM32F101x8  STM32F101C8,
                                                   STM32F101xB  STM32F101R8
Debug mode                                                     STM32F101V8,
    Serial wire debug (SWD) and JTAG                          STM32F101T8
        interfaces
                                                                STM32F101RB,
DMA                                                            STM32F101VB,
    7-channel DMA controller                                  STM32F101CB
    Peripherals supported: timers, ADC, SPIs,                 STM32F101TB
        I2Cs and USARTs

1 12-bit, 1 s A/D converter (up to 16
    channels)
    Conversion range: 0 to 3.6 V
    Temperature sensor

Up to 80 fast I/O ports
    26/37/51/80 I/Os, all mappable on 16
        external interrupt vectors and almost all
        5 V-tolerant

May 2010  Doc ID 13586 Rev 13                                                            1/85

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Contents                       STM32F101x8, STM32F101xB

Contents

1     Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2     Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

      2.1 Device overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

      2.2 Full compatibility throughout the family . . . . . . . . . . . . . . . . . . . . . . . . . . 14

      2.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

                2.3.1 ARM CortexTM-M3 core with embedded Flash and SRAM . . . . . . . . . 15

          2.3.2 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.3 CRC (cyclic redundancy check) calculation unit . . . . . . . . . . . . . . . . . . 15

          2.3.4 Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.5 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 15

          2.3.6 External interrupt/event controller (EXTI) . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.7 Clocks and startup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.8 Boot modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.9 Power supply schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.10 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          2.3.11 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.12 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.13 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

          2.3.14 RTC (real-time clock) and backup registers . . . . . . . . . . . . . . . . . . . . . . 18

          2.3.15 Independent watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

          2.3.16 Window watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

          2.3.17 SysTick timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

          2.3.18 General-purpose timers (TIMx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
          2.3.19 IC bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.20 Universal synchronous/asynchronous receiver transmitter (USART) . . 19

          2.3.21 Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.22 GPIOs (general-purpose inputs/outputs) . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.23 ADC (analog to digital converter) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          2.3.24 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

          2.3.25 Serial wire JTAG debug port (SWJ-DP) . . . . . . . . . . . . . . . . . . . . . . . . . 20

3     Pinouts and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

2/85      Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                       Contents

4  Memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

5  Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1 Parameter conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.1 Minimum and maximum values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.2 Typical values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.3 Typical curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.4 Loading capacitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.5 Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

   5.1.6 Power supply scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

   5.1.7 Current consumption measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

   5.2 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

   5.3 Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

   5.3.1 General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

   5.3.2 Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . 33

   5.3.3 Embedded reset and power control block characteristics . . . . . . . . . . . 33

   5.3.4 Embedded reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.3.5 Supply current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

   5.3.6 External clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

   5.3.7 Internal clock source characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

   5.3.8 PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

   5.3.9 Memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

   5.3.10 EMC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

   5.3.11 Absolute maximum ratings (electrical sensitivity) . . . . . . . . . . . . . . . . . 52

   5.3.12 I/O port characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

   5.3.13 NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

   5.3.14 TIM timer characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

   5.3.15 Communications interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

   5.3.16 12-bit ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

   5.3.17 Temperature sensor characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

6  Package characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

   6.1 Package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

   6.2 Thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

   6.2.1 Reference document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

   6.2.2 Evaluating the maximum junction temperature for an application . . . . . 77

                          Doc ID 13586 Rev 13  3/85
Contents                       STM32F101x8, STM32F101xB

7         Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

8         Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

4/85      Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                       List of tables

List of tables

Table 1.   Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Table 2.   Device features and peripheral counts (STM32F101xx medium-density
           access line) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Table 3.   STM32F101xx family . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 4.   Medium-density STM32F101xx pin definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Table 5.   Voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Table 6.   Current characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 7.   Thermal characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 8.   General operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 9.   Operating conditions at power-up / power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Table 10.  Embedded reset and power control block characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . 34
Table 11.  Embedded internal reference voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 12.  Maximum current consumption in Run mode, code with data processing
           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 13.  Maximum current consumption in Run mode, code with data processing
           running from RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 14.  Maximum current consumption in Sleep mode, code running from Flash
           or RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Table 15.  Typical and maximum current consumptions in Stop and Standby modes . . . . . . . . . . . . 38
Table 16.  Typical current consumption in Run mode, code with data processing
           running from Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 17.  Typical current consumption in Sleep mode, code running from Flash or RAM . . . . . . . . . 42
Table 18.  Peripheral current consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 19.  High-speed external user clock characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 20.  Low-speed external user clock characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 21.  HSE 4-16 MHz oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 22.  LSE oscillator characteristics (fLSE = 32.768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 23.  HSI oscillator characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 24.  LSI oscillator characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 25.  Low-power mode wakeup timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 26.  PLL characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 27.  Flash memory characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 28.  Flash memory endurance and data retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 29.  EMS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 30.  EMI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 31.  ESD absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Table 32.  Electrical sensitivities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Table 33.  I/O static characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 34.  Output voltage characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Table 35.  I/O AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Table 36.  NRST pin characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 37.  TIMx characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 38.  I2C characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Table 39.  SCL frequency (fPCLK1= 36 MHz, VDD = 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 40.  SPI characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 41.  ADC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 42.  RAIN max for fADC = 14 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 43.  ADC accuracy - limited test conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

                          Doc ID 13586 Rev 13  5/85
List of tables                       STM32F101x8, STM32F101xB

Table 44.  ADC accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 45.  TS characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 46.  VFQFPN48 7 x 7 mm, 0.5 mm pitch, package mechanical data . . . . . . . . . . . . . . . . . . . . 71
Table 47.  VFQFPN36 6 x 6 mm, 0.5 mm pitch, package mechanical data . . . . . . . . . . . . . . . . . . . . 72
Table 48.  LQPF100 14 x14 mm, 100-pin low-profile quad flat package mechanical data. . . . . . . . 73
Table 49.  LQFP64 10 x 10 mm, 64-pin low-profile quad flat package mechanical data . . . . . . . . . 74
Table 50.  LQFP48 7 x 7mm, 48-pin low-profile quad flat package mechanical data. . . . . . . . . . . . 75
Table 51.  Package thermal characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Table 52.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Table 53.  Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

6/85            Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                                                                        List of figures

List of figures

Figure 1.   STM32F101xx medium-density access line block diagram . . . . . . . . . . . . . . . . . . . . . . . . 12
Figure 2.
Figure 3.   Clock tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Figure 4.
Figure 5.   STM32F101xx medium-density access line LQFP100 pinout . . . . . . . . . . . . . . . . . . . . . . 21
Figure 6.
Figure 7.   STM32F101xx medium-density access line LQFP64 pinout . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 8.
Figure 9.   STM32F101xx medium-density access line LQFP48 pinout . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 10.
Figure 11.  STM32F101xx medium-density access line VFQPFN48 pinout . . . . . . . . . . . . . . . . . . . . . 23
Figure 12.
Figure 13.  STM32F101xx medium-density access line VFQPFN36 pinout . . . . . . . . . . . . . . . . . . . . . 23

Figure 14.  Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

Figure 15.  Pin loading conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Figure 16.  Pin input voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Figure 17.  Power supply scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Figure 18.  Current consumption measurement scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

Figure 19.  Typical current consumption in Run mode versus frequency (at 3.6 V) -
Figure 20.
Figure 21.  code with data processing running from RAM, peripherals enabled. . . . . . . . . . . . . . . . . . 37
Figure 22.
Figure 23.  Typical current consumption in Run mode versus frequency (at 3.6 V) -
Figure 24.
Figure 25.  code with data processing running from RAM, peripherals disabled . . . . . . . . . . . . . . . . . 37
Figure 26.
Figure 27.  Typical current consumption on VBAT with RTC on versus temperature at different
Figure 28.  VBAT values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 29.  Typical current consumption in Stop mode with regulator in Run mode versus
Figure 30.
Figure 31.  temperature at VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Figure 32.  Typical current consumption in Stop mode with regulator in Low-power mode versus
Figure 33.
Figure 34.  temperature at VDD = 3.3 V and 3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 35.  Typical current consumption in Standby mode versus temperature at VDD = 3.3 V and
Figure 36.  3.6 V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 37.
Figure 38.  High-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Figure 39.
Figure 40.  Low-speed external clock source AC timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Figure 41.
Figure 42.  Typical application with an 8 MHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

            Typical application with a 32.768 kHz crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

            Standard I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

            Standard I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

            5 V tolerant I/O input characteristics - CMOS port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

            5 V tolerant I/O input characteristics - TTL port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

            I/O AC characteristics definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

            Recommended NRST pin protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
            I2C bus AC waveforms and measurement circuit(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

            SPI timing diagram - slave mode and CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
            SPI timing diagram - slave mode and CPHA = 1(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
            SPI timing diagram - master mode(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

            ADC accuracy characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

            Typical connection diagram using the ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

            Power supply and reference decoupling (VREF+ not connected to VDDA). . . . . . . . . . . . . . 68

            Power supply  xan7dmremfe, r0e.n5cme mdepciotcuhp,lipnagc(kVaRgEeF+ouctolinnnee(1c)t.e.d.  to   V. .D. D. .A.)..  ..   .  .  .  .   .  .  .  .   .  .  ..   .  .  69
            VFQFPN48 7
                                                                                                       ...                    ...  .  .  .  ..  .  .  .  ..  .  .  ...  .  .  . 71

            Recommended footprint (dimensions in mm)(1)(2)(3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

            VFQFPN36 6 x 6 mm, 0.5 mm pitch, package outline(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

            Recommended footprint (dimensions in mm)(1)(2)(3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

            LQFP100, 14 x 14 mm, 100-pin low-profile quad flat package outline . . . . . . . . . . . . . . . . 73
            Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

                          Doc ID 13586 Rev 13                                                                                                                              7/85
List of figures                       STM32F101x8, STM32F101xB

Figure 43.  LQFP64 10 x 10 mm, 64 pin low-profile quad flat package outline . . . . . . . . . . . . . . . . . 74
Figure 44.  Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Figure 45.
            LQFP48 7 x 7mm, 48-pin low-profile quad flat
Figure 46.
Figure 47.  package outline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
            Recommended footprint(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

            LQFP64 PD max vs. TA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

8/85             Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                       Introduction

1  Introduction

   This datasheet provides the ordering information and mechanical device characteristics of
   the STM32F101x8 and STM32F101xB medium-density access line microcontrollers. For
   more details on the whole STMicroelectronics STM32F101xx family, please refer to
   Section 2.2: Full compatibility throughout the family.

   The medium-density STM32F101xx datasheet should be read in conjunction with the low-,
   medium- and high-density STM32F10xxx reference manual.
   For information on programming, erasing and protection of the internal Flash memory
   please refer to the STM32F10xxx Flash programming manual.
   The reference and Flash programming manuals are both available from the
   STMicroelectronics website www.st.com.

   For information on the CortexTM-M3 core please refer to the CortexTM-M3 Technical
   Reference Manual, available from the www.arm.com website at the following address:
   http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0337e/.

                          Doc ID 13586 Rev 13  9/85
Description                                    STM32F101x8, STM32F101xB

2            Description

             The STM32F101xB and STM32F101x8 medium-density access line family incorporates the
             high-performance ARM CortexTM-M3 32-bit RISC core operating at a 36 MHz frequency,
             high-speed embedded memories (Flash memory up to 128 Kbytes and SRAM up to 16
             Kbytes), and an extensive range of enhanced peripherals and I/Os connected to two APB
             buses. All devices offer standard communication interfaces (two I2Cs, two SPIs, and up to
             three USARTs), one 12-bit ADC and three general-purpose 16-bit timers.

             The STM32F101xx medium-density access line family operates in the 40 to +85 C
             temperature range, from a 2.0 to 3.6 V power supply. A comprehensive set of power-saving
             mode allows the design of low-power applications.

             The STM32F101xx medium-density access line family includes devices in four different
             packages ranging from 36 pins to 100 pins. Depending on the device chosen, different sets
             of peripherals are included, the description below gives an overview of the complete range
             of peripherals proposed in this family.

             These features make the STM32F101xx medium-density access line microcontroller family
             suitable for a wide range of applications:

              Application control and user interface

              Medical and handheld equipment

              PC peripherals, gaming and GPS platforms

              Industrial applications: PLC, inverters, printers, and scanners

              Alarm systems, Video intercom, and HVAC

             Figure 1 shows the general block diagram of the device family.

10/85                     Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                    Description

2.1  Device overview

     Table 2. Device features and peripheral counts (STM32F101xx medium-density
                     access line)

                           Peripheral        STM32F101Tx STM32F101Cx STM32F101Rx STM32F101Vx

     Flash - Kbytes                          64 128 64 128 64 128 64 128

     SRAM - Kbytes                           10      16   10          16  10            16  10          16

     Communication Timers  General -purpose      3                3                 3           3

                           SPI                   1                2                 2           2

                           I2C                   1                2                 2           2

                           USART                 2                3                 3           3

     12-bit synchronized ADC                        1            1               1                 1
     number of channels                      10 channels  10 channels     16 channels       16 channels
     GPIOs
     CPU frequency                               26               37                51          80
     Operating voltage
     Operating temperatures                                           36 MHz

     Packages                                                         2.0 to 3.6 V

                                                    Ambient temperature: 40 to +85 C (see Table 8)
                                                    Junction temperature: 40 to +105 C (see Table 8)

                                             VFQFPN36      LQFP48,            LQFP64        LQFP100
                                                          VFQFPN48

                                             Doc ID 13586 Rev 13                                        11/85
Description                                                                                                                                      STM32F101x8, STM32F101xB

             Figure 1. STM32F101xx medium-density access line block diagram

                      TRACECLK         TPIU                               pbus          Trace                                                                 POWER     VDD = 2 to 3.6V
                      TRACED[0:3]                     TSrWacDe/trig            Ibus  Cont rol ler                                                          VOLT. REG.   VSS
                      as AS                                                                                                                              3.3V TO 1.8V
                                       SW/JTAG                                                         Flash 128 KB                                                    OSC_IN
                             JNTRST                                                                           64 bit                                    @VDD           OSC_OUT
                                 JTDI  Cortex M3 CPU                               BusM atrix
                                                                                                     Flash obl                                                         VBAT
                    JTCK/SWCLK         Fmax : 36 MHz                 Dbus                                 Interfac e                                                   OSC32_IN
                     JTMS/SWDIO            NVIC                                                                                                                        OSC32_OUT
                                                                                                                                                                       TAMPER-RTC
                                JTDO   NVIC                          Syst em                                        SRAM
                                as AF                                                                               16 KB                                                4 Chann els
                                                                                                                                                             @VDD        4 Chann els
                                NRST                                                                                                                                      4 Channels
                                VDDA    GP DMA                                                         PCLK1                PLL &                           XTAL OSC     RX,TX, CTS, RTS,
                                VSSA   7 channels                                                      PCLK 2              CLOCK                             4-16 MHz    CK, SmartCard as AF
                                                                                                                                                                          RX,TX, CTS, RTS,
                               80AF                                                                     HCLK               MANAGT                        IWDG             CK, SmartCard as AF
                           PA[ 15:0]                                                                    FCLK                                            Stand by        MOSI,MISO,SCK,NSS
                           PB[ 15:0]                                                 AHB: Fmax=36 MHz                                                   in terface      as AF
                           PC[15:0]                                                                    RC 8 MHz                                                         SCL,SDA,SMBA L
                           PD[15:0]                                                                                                                                     as AF
                           PE[15:0]    @VDDA                                                           RC 42 kHz                                                        SCL,SDA
                                                                                                                                                                        as AF
                   MOSI,MISO,             SUPPLY                                                       @VDDA
               SCK,NSS as AF           SUPERVISION
             RX,TX, CTS, RTS,                                                                                                                    @VBAT
             Smart Card as AF
                                       POR / PDR                     Rst
                          16AF
                         VREF+                                                                                                                          XTAL 32 kHz
                         VREF-
                                       PVD                           Int                                                                                     Back up
                                                                                                                                                                reg
                                                                                     AHB2              AHB2                                             RTC
                                                                                     APB2              APB 1                                            AWU

                                          EXTI                                                                                                   Backu p i nterf ace
                                       WAKEUP
                                                                                                                                                        TIM2
                                        GPIOA
                                        GPIOB                                                                                                           TIM3
                                        GPIOC
                                        GPIOD                                 APB2 : Fmax= 36 MHz                                                          TIM4
                                        GPIOE                                                                          APB 1 : Fmax=24 / 36 MHz         USART2
                                                                                                                                                        USART3

                                                                                                                                                 2x(8x16bit)SPI2

                                                    SPI1                                                                                                I2C1
                                                                                                                                                        I2C2
                                                USART1
                                       @VDDA

                                       12bit ADC1 IF                                                                                                    WWDG

                                       Temp sen so r

                                                                                                                                                                       ai14385B

             1. AF = alternate function on I/O port pin.
             2. TA = 40 C to +85 C (junction temperature up to 105 C).

12/85                                                     Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                                                   Description

Figure 2. Clock tree

                          8 MHz

              HSI RC              HSI

                                       /2

                                                             SW                        36 MHz max             HCLK
                                                                                                              to AHB bus, core,
                                                                                            Clock             memory and DMA
                                                                                             Enable (3 bits)
                                                                                       /8                     to Cortex System timer

                          PLLSRC PLLMUL                 HSI  SYSCLK AHB                     APB1              FCLK Cortex
                                                   PLLCLK                                Prescaler            free running clock
                                         ..., x16                                      /1, 2, 4, 8, 16
                                      x2, x3, x4        HSE                Prescaler                    36 MHz max              PCLK1
                                                                           /1, 2..512
                                          PLL                36 MHz                                                                to APB1
                                                             max                                              Peripheral Clock peripherals

                                                                                                              Enable (13 bits)

                                                                                       TIM2,3, 4                                to TIM2, 3
                                                                                                                                and 4

                                                             CSS                       If (APB1 prescaler =1) x1                TIMXCLK

                                                                                       else                   x2 Peripheral Clock

                                                                                                                  Enable (3 bits)

                                  PLLXTPRE                                                  APB2        36 MHz max              PCLK2
                                   /2                                                    Prescaler
   OSC_OUT    4-16 MHz                                                                 /1, 2, 4, 8, 16                              to APB2
      OSC_IN  HSE OSC                                                                                         Peripheral Clock peripherals

  OSC32_IN                                                                                                    Enable (11 bits)
OSC32_OUT
                                       /128                                                                      ADC                  to ADC
         MCO                              LSE                                                                 Prescaler    ADCCLK
                                                                                                              /2, 4, 6, 8

              LSE OSC                                              to RTC
              32.768 kHz                           RTCCLK

                                       RTCSEL[1:0]

                          LSI RC       LSI         to Independent Watchdog (IWDG)
                          40 kHz
                                                                  IWDGCLK                         Legend:
                                                                                                  HSE = high-speed external clock signal
              Main                     /2          PLLCLK                                         HSI = high-speed internal clock signal
                                                   HSI                                            LSI = low-speed internal clock signal
              Clock Output                         HSE                                            LSE = low-speed external clock signal
                                                   SYSCLK
                                                                                                                                                   ai15104
                                  MCO

1. When the HSI is used as a PLL clock input, the maximum system clock frequency that can be achieved is
     36 MHz.

2. To have an ADC conversion time of 1 s, APB2 must be at 14 MHz or 28 MHz.

                                       Doc ID 13586 Rev 13                                                                             13/85
Description                                                       STM32F101x8, STM32F101xB

2.2          Full compatibility throughout the family

             The STM32F101xx is a complete family whose members are fully pin-to-pin, software and
             feature compatible. In the reference manual, the STM32F101x4 and STM32F101x6 are
             referred to as low-density devices, the STM32F101x8 and STM32F101xB are referred to as
             medium-density devices, and the STM32F101xC, STM32F101xD and STM32F101xE are
             referred to as high-density devices.

             Low- and high-density devices are an extension of the STM32F101x8/B devices, they are
             specified in the STM32F101x4/6 and STM32F101xC/D/E datasheets, respectively. Low-
             density devices feature lower Flash memory and RAM capacities and a timer less. High-
             density devices have higher Flash memory and RAM capacities, and additional peripherals
             like FSMC and DAC, while remaining fully compatible with the other members of the
             STM32F101xx family.
             The STM32F101x4, STM32F101x6, STM32F101xC, STM32F101xD and STM32F101xE
             are a drop-in replacement for the STM32F101x8/B medium-density devices, allowing the
             user to try different memory densities and providing a greater degree of freedom during the
             development cycle.

             Moreover, the STM32F101xx performance line family is fully compatible with all existing
             STM32F101xx access line and STM32F102xx USB access line devices.

             Table 3. STM32F101xx family

                                                    Memory size

                  Low-density devices Medium-density devices      High-density devices

             Pinout 16 KB           32 KB    64 KB  128 KB        256 KB  384 KB  512 KB
                            Flash  Flash(1)  Flash   Flash         Flash   Flash   Flash

                  4 KB RAM 6 KB RAM 10 KB RAM 16 KB RAM           32 KB   48 KB   48 KB
                                                                  RAM     RAM     RAM

             144                                                  5 USARTs

             100                                                  4 16-bit timers, 2 basic timers
                                                                  3 SPIs, 2 I2Cs, 1 ADC,
             64 2 USARTs                   3 USARTs
                                             3 16-bit timers    2 DACs, FSMC (100 and 144 pins)
                                             2 SPIs, 2 I2Cs,
             48   2 16-bit timers          1 ADC
                  1 SPI, 1 I2C

             36 1 ADC

             1. For orderable part numbers that do not show the A internal code after the temperature range code (6), the
                  reference datasheet for electrical characteristics is that of the STM32F101x8/B medium-density devices.

14/85                                        Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                       Description

2.3    Overview

2.3.1  ARM CortexTM-M3 core with embedded Flash and SRAM

2.3.2  The ARM CortexTM-M3 processor is the latest generation of ARM processors for embedded
2.3.3  systems. It has been developed to provide a low-cost platform that meets the needs of MCU
       implementation, with a reduced pin count and low-power consumption, while delivering
2.3.4  outstanding computational performance and an advanced system response to interrupts.
2.3.5
       The ARM CortexTM-M3 32-bit RISC processor features exceptional code-efficiency,
       delivering the high-performance expected from an ARM core in the memory size usually
       associated with 8- and 16-bit devices.

       The STM32F101xx medium-density access line family having an embedded ARM core, is
       therefore compatible with all ARM tools and software.

       Embedded Flash memory

       64 or 128 Kbytes of embedded Flash is available for storing programs and data.

       CRC (cyclic redundancy check) calculation unit

       The CRC (cyclic redundancy check) calculation unit is used to get a CRC code from a 32-bit
       data word and a fixed generator polynomial.

       Among other applications, CRC-based techniques are used to verify data transmission or
       storage integrity. In the scope of the EN/IEC 60335-1 standard, they offer a means of
       verifying the Flash memory integrity. The CRC calculation unit helps compute a signature of
       the software during runtime, to be compared with a reference signature generated at link-
       time and stored at a given memory location.

       Embedded SRAM

       Up to 16 Kbytes of embedded SRAM accessed (read/write) at CPU clock speed with 0 wait
       states.

       Nested vectored interrupt controller (NVIC)

       The STM32F101xx medium-density access line embeds a nested vectored interrupt
       controller able to handle up to 43 maskable interrupt channels (not including the 16 interrupt
       lines of CortexTM-M3) and 16 priority levels.
        Closely coupled NVIC gives low latency interrupt processing
        Interrupt entry vector table address passed directly to the core
        Closely coupled NVIC core interface
        Allows early processing of interrupts
        Processing of late arriving higher priority interrupts
        Support for tail-chaining
        Processor state automatically saved
        Interrupt entry restored on interrupt exit with no instruction overhead

       This hardware block provides flexible interrupt management features with minimal interrupt
       latency.

                          Doc ID 13586 Rev 13  15/85
Description                       STM32F101x8, STM32F101xB

2.3.6        External interrupt/event controller (EXTI)
2.3.7
2.3.8        The external interrupt/event controller consists of 19 edge detector lines used to generate
2.3.9        interrupt/event requests. Each line can be independently configured to select the trigger
2.3.10       event (rising edge, falling edge, both) and can be masked independently. A pending register
             maintains the status of the interrupt requests. The EXTI can detect an external line with a
             pulse width shorter than the Internal APB2 clock period. Up to 80 GPIOs can be connected
             to the 16 external interrupt lines.

             Clocks and startup

             System clock selection is performed on startup, however the internal RC 8 MHz oscillator is
             selected as default CPU clock on reset. An external 4-16 MHz clock can be selected, in
             which case it is monitored for failure. If failure is detected, the system automatically switches
             back to the internal RC oscillator. A software interrupt is generated if enabled. Similarly, full
             interrupt management of the PLL clock entry is available when necessary (for example on
             failure of an indirectly used external crystal, resonator or oscillator).

             Several prescalers allow the configuration of the AHB frequency, the high-speed APB
             (APB2) and the low-speed APB (APB1) domains. The maximum frequency of the AHB and
             the APB domains is 36 MHz. See Figure 2 for details on the clock tree.

             Boot modes

             At startup, boot pins are used to select one of three boot options:
              Boot from User Flash
              Boot from System Memory
              Boot from embedded SRAM

             The boot loader is located in System Memory. It is used to reprogram the Flash memory by
             using USART1. For further details please refer to AN2606.

             Power supply schemes

              VDD = 2.0 to 3.6 V: External power supply for I/Os and the internal regulator.
                   Provided externally through VDD pins.

              VSSA, VDDA = 2.0 to 3.6 V: External analog power supplies for ADC, Reset blocks, RCs
                   and PLL (minimum voltage to be applied to VDDA is 2.4 V when the ADC is used).
                   VDDA and VSSA must be connected to VDD and VSS, respectively.

              VBAT = 1.8 to 3.6 V: Power supply for RTC, external clock 32 kHz oscillator and backup
                   registers (through power switch) when VDD is not present.

             For more details on how to connect power pins, refer to Figure 11: Power supply scheme.

             Power supply supervisor

             The device has an integrated power on reset (POR)/power down reset (PDR) circuitry. It is
             always active, and ensures proper operation starting from/down to 2 V. The device remains
             in reset mode when VDD is below a specified threshold, VPOR/PDR, without the need for an
             external reset circuit.

             The device features an embedded programmable voltage detector (PVD) that monitors the
             VDD/VDDA power supply and compares it to the VPVD threshold. An interrupt can be
             generated when VDD/VDDA drops below the VPVD threshold and/or when VDD/VDDA is higher

16/85        Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                       Description

2.3.11  than the VPVD threshold. The interrupt service routine can then generate a warning
2.3.12  message and/or put the MCU into a safe state. The PVD is enabled by software.

Note:   Refer to Table 10: Embedded reset and power control block characteristics for the values of
        VPOR/PDR and VPVD.
2.3.13
        Voltage regulator

        The regulator has three operation modes: main (MR), low power (LPR) and power down.
         MR is used in the nominal regulation mode (Run)
         LPR is used in the Stop mode
         Power down is used in Standby mode: the regulator output is in high impedance: the

              kernel circuitry is powered down, inducing zero consumption (but the contents of the
              registers and SRAM are lost)

        This regulator is always enabled after reset. It is disabled in Standby mode, providing high
        impedance output.

        Low-power modes

        The STM32F101xx medium-density access line supports three low-power modes to achieve
        the best compromise between low power consumption, short startup time and available
        wakeup sources:
         Sleep mode

              In Sleep mode, only the CPU is stopped. All peripherals continue to operate and can
              wake up the CPU when an interrupt/event occurs.
         Stop mode
              Stop mode achieves the lowest power consumption while retaining the content of
              SRAM and registers. All clocks in the 1.8 V domain are stopped, the PLL, the HSI RC
              and the HSE crystal oscillators are disabled. The voltage regulator can also be put
              either in normal or in low power mode.
              The device can be woken up from Stop mode by any of the EXTI line. The EXTI line
              source can be one of the 16 external lines, the PVD output or the RTC alarm.
         Standby mode
              The Standby mode is used to achieve the lowest power consumption. The internal
              voltage regulator is switched off so that the entire 1.8 V domain is powered off. The
              PLL, the HSI RC and the HSE crystal oscillators are also switched off. After entering
              Standby mode, SRAM and register contents are lost except for registers in the Backup
              domain and Standby circuitry.
              The device exits Standby mode when an external reset (NRST pin), a IWDG reset, a
              rising edge on the WKUP pin, or an RTC alarm occurs.

        The RTC, the IWDG, and the corresponding clock sources are not stopped by entering Stop
        or Standby mode.

        DMA

        The flexible 7-channel general-purpose DMA is able to manage memory-to-memory,
        peripheral-to-memory and memory-to-peripheral transfers. The DMA controller supports
        circular buffer management avoiding the generation of interrupts when the controller
        reaches the end of the buffer.

                          Doc ID 13586 Rev 13  17/85
Description                       STM32F101x8, STM32F101xB

2.3.14       Each channel is connected to dedicated hardware DMA requests, with support for software
             trigger on each channel. Configuration is made by software and transfer sizes between
2.3.15       source and destination are independent.
2.3.16       The DMA can be used with the main peripherals: SPI, I2C, USART, general purpose timers
2.3.17       TIMx and ADC.
2.3.18
             RTC (real-time clock) and backup registers

             The RTC and the backup registers are supplied through a switch that takes power either on
             VDD supply when present or through the VBAT pin. The backup registers are ten 16-bit
             registers used to store 20 bytes of user application data when VDD power is not present.
             The real-time clock provides a set of continuously running counters which can be used with
             suitable software to provide a clock calendar function, and provides an alarm interrupt and a
             periodic interrupt. It is clocked by a 32.768 kHz external crystal, resonator or oscillator, the
             internal low power RC oscillator or the high-speed external clock divided by 128. The
             internal low power RC has a typical frequency of 40 kHz. The RTC can be calibrated using
             an external 512 Hz output to compensate for any natural crystal deviation. The RTC
             features a 32-bit programmable counter for long term measurement using the Compare
             register to generate an alarm. A 20-bit prescaler is used for the time base clock and is by
             default configured to generate a time base of 1 second from a clock at 32.768 kHz.

             Independent watchdog

             The independent watchdog is based on a 12-bit downcounter and 8-bit prescaler. It is
             clocked from an independent 40 kHz internal RC and as it operates independently from the
             main clock, it can operate in Stop and Standby modes. It can be used as a watchdog to
             reset the device when a problem occurs, or as a free running timer for application timeout
             management. It is hardware or software configurable through the option bytes. The counter
             can be frozen in debug mode.

             Window watchdog

             The window watchdog is based on a 7-bit downcounter that can be set as free running. It
             can be used as a watchdog to reset the device when a problem occurs. It is clocked from the
             main clock. It has an early warning interrupt capability and the counter can be frozen in
             debug mode.

             SysTick timer

             This timer is dedicated for OS, but could also be used as a standard down counter. It
             features:
              A 24-bit down counter
              Autoreload capability
              Maskable system interrupt generation when the counter reaches 0.
              Programmable clock source

             General-purpose timers (TIMx)

             There are three synchronizable general-purpose timers embedded in the STM32F101xx
             medium-density access line devices. These timers are based on a 16-bit auto-reload
             up/down counter, a 16-bit prescaler and feature 4 independent channels each for input

18/85        Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                       Description

2.3.19  capture, output compare, PWM or one pulse mode output. This gives up to 12 input
2.3.20  captures / output compares / PWMs on the largest packages.
2.3.21  The general-purpose timers can work together via the Timer Link feature for synchronization
2.3.22  or event chaining. Their counter can be frozen in debug mode. Any of the general-purpose
2.3.23  timers can be used to generate PWM outputs. They all have independent DMA request
        generation.

        These timers are capable of handling quadrature (incremental) encoder signals and the
        digital outputs from 1 to 3 hall-effect sensors.

        IC bus

        Up to two IC bus interfaces can operate in multimaster and slave modes. They can support
        standard and fast modes.

        They support dual slave addressing (7-bit only) and both 7/10-bit addressing in master
        mode. A hardware CRC generation/verification is embedded.
        They can be served by DMA and they support SM Bus 2.0/PM Bus.

        Universal synchronous/asynchronous receiver transmitter (USART)

        The available USART interfaces communicate at up to 2.25 Mbit/s. They provide hardware
        management of the CTS and RTS signals, support IrDA SIR ENDEC, are ISO 7816
        compliant and have LIN Master/Slave capability.

        The USART interfaces can be served by the DMA controller.

        Serial peripheral interface (SPI)

        Up to two SPIs are able to communicate up to 18 Mbit/s in slave and master modes in full-
        duplex and simplex communication modes. The 3-bit prescaler gives 8 master mode
        frequencies and the frame is configurable to 8 bits or 16 bits. The hardware CRC
        generation/verification supports basic SD Card/MMC modes.

        Both SPIs can be served by the DMA controller.

        GPIOs (general-purpose inputs/outputs)

        Each of the GPIO pins can be configured by software as output (push-pull or open-drain), as
        input (with or without pull-up or pull-down) or as peripheral alternate function. Most of the
        GPIO pins are shared with digital or analog alternate functions. All GPIOs are high current-
        capable except for analog inputs.

        The I/Os alternate function configuration can be locked if needed following a specific
        sequence in order to avoid spurious writing to the I/Os registers.

        ADC (analog to digital converter)

        The 12-bit analog to digital converter has up to 16 external channels and performs
        conversions in single-shot or scan modes. In scan mode, automatic conversion is performed
        on a selected group of analog inputs.

        The ADC can be served by the DMA controller.

                          Doc ID 13586 Rev 13  19/85
Description                       STM32F101x8, STM32F101xB

2.3.24       An analog watchdog feature allows very precise monitoring of the converted voltage of one,
2.3.25       some or all selected channels. An interrupt is generated when the converted voltage is
             outside the programmed thresholds.

             Temperature sensor

             The temperature sensor has to generate a voltage that varies linearly with temperature. The
             conversion range is between 2 V < VDDA < 3.6 V. The temperature sensor is internally
             connected to the ADC_IN16 input channel which is used to convert the sensor output
             voltage into a digital value.

             Serial wire JTAG debug port (SWJ-DP)

             The ARM SWJ-DP Interface is embedded, and is a combined JTAG and serial wire debug
             port that enables either a serial wire debug or a JTAG probe to be connected to the target.
             The JTAG TMS and TCK pins are shared respectively with SWDIO and SWCLK and a
             specific sequence on the TMS pin is used to switch between JTAG-DP and SW-DP.

20/85        Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                               Pinouts and pin description

3  Pinouts and pin description

   Figure 3. STM32F101xx medium-density access line LQFP100 pinout

                                  100 VDD_3
                                     99 VSS_3
                                         98 PE1
                                            97 PE0
                                                96 PB9
                                                   95 PB8
                                                       94 BOOT0
                                                          93 PB7
                                                              92 PB6
                                                                 91 PB5
                                                                     90 PB4
                                                                        89 PB3
                                                                            88 PD7
                                                                               87 PD6
                                                                                   86 PD5
                                                                                       85 PD4
                                                                                          84 PD3
                                                                                              83 PD2
                                                                                                 82 PD1
                                                                                                     81 PD0
                                                                                                        80 PC12
                                                                                                            79 PC11
                                                                                                               78 PC10
                                                                                                                   77 PA15
                                                                                                                      76 PA14

                         PE2 1    LQFP100              75 VDD_2
                         PE3 2                         74 VSS_2
                         PE4 3                         73 NC
                         PE5 4                         72 PA 13
                         PE6 5                         71 PA 12
                        VBAT 6                         70 PA 11
   PC13-TAMPER-RTC 7                                   69 PA 10
        PC14-OSC32_IN 8                                68 PA 9
     PC15-OSC32_OUT 9                                  67 PA 8
                      VSS_5 10                         66 PC9
                     VDD_5 11                          65 PC8
                    OSC_IN 12                          64 PC7
                OSC_OUT 13                             63 PC6
                       NRST 14                         62 PD15
                         PC0 15                        61 PD14
                         PC1 16                        60 PD13
                         PC2 17                        59 PD12
                         PC3 18                        58 PD11
                       VSSA 19                         57 PD10
                      VREF- 20                         56 PD9
                     VREF+ 21                          55 PD8
                       VDDA 22                         54 PB15
                PA0-WKUP 23                            53 PB14
                          PA1 24                       52 PB13
                          PA2 25                       51 PB12

                                  PA3 26
                                     VSS_4 27
                                         VDD_4 28

                                            PA4 29
                                                PA5 30
                                                   PA6 31
                                                       PA7 32
                                                          PC4 33
                                                              PC5 34
                                                                 PB0 35
                                                                     PB1 36
                                                                        PB2 37
                                                                            PE7 38
                                                                               PE8 39
                                                                                   PE9 40
                                                                                       PE10 41
                                                                                          PE11 42
                                                                                              PE12 43
                                                                                                 PE13 44
                                                                                                     PE14 45
                                                                                                        PE15 46
                                                                                                            PB10 47
                                                                                                               PB11 48
                                                                                                                   VSS_1 49
                                                                                                                      VDD_1 50

                                                                                                                                ai14386b

                                  Doc ID 13586 Rev 13                                                                                     21/85
Pinouts and pin description                                                        STM32F101x8, STM32F101xB

       Figure 4. STM32F101xx medium-density access line LQFP64 pinout

                                     VDD_ 3
                                        VSS_3
                                            PB9
                                               PB8
                                                   BOOT0
                                                      PB7
                                                          PB6
                                                             PB5
                                                                 PB4
                                                                    PB3
                                                                        PD2
                                                                           PC12
                                                                               PC11
                                                                                  PC10
                                                                                      PA15
                                                                                          PA14

                           VBAT      64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49              VDD_2
       PC13-TAMPER-RTC                                                                 48         VSS_2
                                  1                                                               PA13
           PC14-OSC32_IN                                                                          PA12
        PC15-OSC32_OUT            2                                                    47         PA11
                                                                                                  PA10
                 PD0 OSC_IN       3                                                    46         PA9
             PD1 OSC_OUT                                                                          PA8
                                  4                                                    45         PC9
                          NRST                                                                    PC8
                             PC0  5                                                    44         PC7
                             PC1                                                                  PC6
                             PC2  6                                                    43         PB15
                             PC3                                                                  PB14
                                  7                                                    42         PB13
                           VSSA                                                                   PB12
                          VDDA    8   LQFP64                                           41
                   PA0-WKUP       9                                                    40

                             PA1  10                                                   39
                             PA2
                                  11                                                   38

                                  12                                                   37

                                  13                                                   36

                                  14                                                   35

                                  15                                                   34

                                  16                                                   33

                                     17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                      PA3
                                         VSS_4
                                             VDD_4

                                                PA4
                                                    PA5
                                                       PA6
                                                           PA7
                                                              PC4
                                                                  PC5
                                                                     PB0
                                                                         PB1
                                                                            PB2
                                                                                PB10
                                                                                   PB11
                                                                                       VSS_1
                                                                                           VDD_1

                                                                                                                                                                       ai14387b

       Figure 5. STM32F101xx medium-density access line LQFP48 pinout

                                      VDD_ 3
                                         VSS_3
                                             PB9
                                                PB8
                                                    BOOT0
                                                       PB7
                                                           PB6
                                                              PB5
                                                                  PB4
                                                                     PB3
                                                                         PA15
                                                                            PA14

                                      48 47 46 45 44 43 42 41 40 39 38 37              VDD_2
                                                                                       VSS_2
                           VBAT   1                                                36  PA13
                                                                                       PA12
       PC13-TAMPER-RTC            2                                                35  PA11
           PC14-OSC32_IN                                                               PA10
                                  3                                                34  PA9
        PC15-OSC32_OUT                                                                 PA8
                PD0-OSC_IN        4                                                33  PB15
                                                                                       PB14
             PD1-OSC_OUT          5                                                32  PB13
                          NRST                                                         PB12
                          VSSA    6   LQFP48                                       31
                          VDDA    7                                                30

                   PA0-WKUP       8                                                29
                             PA1
                             PA2  9                                                28

                                  10                                               27

                                  11                                               26

                                  12                                               25

                                     13 14 15 16 17 18 19 20 21 22 23 24

                                      PA3                                                         ai14378d
                                         PA4
                                             PA5
                                                PA6
                                                    PA7
                                                       PB0
                                                           PB1
                                                              PB2
                                                                  PB10
                                                                     PB11
                                                                         VSS_1
                                                                            VDD_1

22/85                        Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                         Pinouts and pin description

Figure 6. STM32F101xx medium-density access line VFQPFN48 pinout

                               VDD_3
                                  VSS_3
                                      PB9
                                         PB8
                                             BOOT0
                                                 PB7
                                                    PB6
                                                        PB5
                                                            PB4
                                                               PB3
                                                                   PA15
                                                                      PA14

                    VBAT       48 47 46 45 44 43 42 41 40 39 38 37               VDD_2
PC13-TAMPER-RTC                                                                  VSS_2
                               1                    36                           PA13
    PC14-OSC32_IN                                                                PA12
PC15-OSC32_OUT                2                    35                           PA11
                                                                                 PA10
         PD0-OSC_IN            3                    34                           PA9
      PD1-OSC_OUT                                                                PA8
                               4                    33                           PB15
                    NRST                                                         PB14
                    VSSA       5                    32                           PB13
                    VDDA                                                         PB12
            PA0-WKUP           6   VFQFPN48         31

                       PA1     7                    30
                       PA2
                               8                    29

                               9                    28

                               10                   27

                               11                   26

                               12                   25

                               13 14 15 16 17 18 19 20 21 22 23 24

                                  PA3
                                     PA4
                                         PA5
                                            PA6
                                                PA7
                                                    PB0
                                                       PB1
                                                           PB2
                                                               PB10
                                                                  PB11
                                                                      VSS_1
                                                                          VDD_1

                                                                                                        ai18300

Figure 7. STM32F101xx medium-density access line VFQPFN36 pinout

                               VSS_3
                                      BOOT0
                                              PB7
                                                     PB6
                                                             PB5
                                                                    PB4
                                                                            PB3
                                                                                   PA15
                                                                                           PA14

                            36 35 34 33 32 31 30 29 28

             VDD_3          1                                                    27               VDD_2
   OSC_IN/PD0                                                                                     VSS_2
OSC_OUT/PD1                 2                                                    26               PA13
                                                                                                  PA12
             NRST           3                                                    25               PA11
              VSSA                                                                                PA10
              VDDA          4                                                    24               PA9
     PA0-WKUP                                                                                     PA8
               PA1          5      QFN36                                         23               VDD_1
               PA2
                            6                                                    22

                            7                                                    21

                            8                                                    20

                            9                                                    19

                            10 11 12 13 14 15 16 17 18

                               PA3
                                      PA4
                                              PA5
                                                     PA6
                                                             PA7
                                                                    PB0
                                                                            PB1
                                                                                    PB2
                                                                                           VSS_1

                                                                                                         ai14654

                               Doc ID 13586 Rev 13                                                                23/85
Pinouts and pin description                                                                    STM32F101x8, STM32F101xB

Table 4. Medium-density STM32F101xx pin definitions

       Pins                                                                                    Alternate functions(3)(4)
LQFP48/
   VFQFPN48                                                                         Main
                                                                                function(3)
        LQFP64
                LQFP100                                                         (after reset)
                       VFQFPN36

                                                       Type(1)
                                                                I / O level(2)
                   Pin name

                                                                                               Default               Remap

- - 1-             PE2           I/O FT                                           PE2           TRACECLK
                                                                                  PE3             TRACED0
- - 2-             PE3           I/O FT                                           PE4            TRACED1
                                                                                  PE5            TRACED2
- - 3-             PE4           I/O FT                                           PE6            TRACED3
                                                                                  VBAT
- - 4-             PE5           I/O FT                                         PC13(6)        TAMPER-RTC

- - 5-             PE6           I/O FT

1 16-              VBAT          S

2      2     7  -  PC13-TAMPER-  I/O
                         RTC(5)

3 38-                  PC14-     I/O                                            PC14(6)        OSC32_IN
                   OSC32_IN(5)

4      4     9  -        PC15-   I/O                                            PC15(6)        OSC32_OUT
                   OSC32_OUT(5)

- - 10 -           VSS_5         S                                                 VSS_5
                                                                                   VDD_5
- - 11 -           VDD_5         S                                               OSC_IN
                                                                                OSC_OUT
5 5 12 2           OSC_IN        I                                                 NRST
                                                                                    PC0
6 6 13 3           OSC_OUT       O                                                  PC1
                                                                                    PC2
7 7 14 4           NRST          I/O                                                PC3
                                                                                   VSSA
- 8 15 -           PC0           I/O                                               VREF-                ADC_IN10
                                                                                   VREF+                ADC_IN11
- 9 16 -           PC1           I/O                                               VDDA                 ADC_IN12
                                                                                                        ADC_IN13
- 10 17 -          PC2           I/O                                                PA0
                                                                                               WKUP/USART2_CTS(8)/
- 11 18 -          PC3           I/O                                                PA1                 ADC_IN0/

8 12 19 5          VSSA          S                                                  PA2            TIM2_CH1_ETR(8)
                                                                                                    USART2_RTS(8)/
- - 20 -           VREF-         S                                                  PA3         ADC_IN1/TIM2_CH2(8)
                                                                                                     USART2_TX(8)/
- - 21 -           VREF+         S                                                 VSS_4        ADC_IN2/TIM2_CH3(8)
                                                                                                    USART2_RX(8)/
9 13 22 6          VDDA          S                                                              ADC_IN3/TIM2_CH4(8)

10 14 23 7         PA0-WKUP      I/O

11 15 24 8         PA1           I/O

12 16 25 9         PA2           I/O

13 17 26 10        PA3           I/O

- 18 27 -          VSS_4         S

24/85                                 Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                       Pinouts and pin description

Table 4. Medium-density STM32F101xx pin definitions (continued)

Pins                                                                                           Alternate functions(3)(4)
LQFP48/
   VFQFPN48                                                                         Main
                                                                                function(3)
        LQFP64
                LQFP100                                                         (after reset)
                       VFQFPN36

                                                       Type(1)
                                                                I / O level(2)
             Pin name

                                                                                               Default                 Remap

- 19 28 -   VDD_4        S                                                     VDD_4
14 20 29 11   PA4
15 21 30 12   PA5         I/O                                                   PA4            SPI1_NSS(8)/ADC_IN4
16 22 31 13   PA6                                                                                  USART2_CK(8)/

17 23 32 14   PA7         I/O                                                   PA5            SPI1_SCK(8)/ADC_IN5
- 24 33      PC4
- 25 34      PC5         I/O                                                   PA6            SPI1_MISO(8)/ADC_IN6
18 26 35 15   PB0                                                                                     TIM3_CH1(8)
19 27 36 16   PB1
20 28 37 17   PB2         I/O                                                   PA7            SPI1_MOSI(8)/ADC_IN7
- - 38 -     PE7                                                                                     TIM3_CH2(8)
- - 39 -     PE8
- - 40 -     PE9         I/O                                                   PC4            ADC_IN14
- - 41 -    PE10
- - 42 -    PE11         I/O                                                   PC5            ADC_IN15
- - 43 -    PE12
- - 44 -    PE13         I/O                                                   PB0            ADC_IN8/TIM3_CH3(8)
- - 45 -    PE14
- - 46 -    PE15         I/O                                                   PB1            ADC_IN9/TIM3_CH4(8)
21 29 47 -   PB10
                          I/O FT PB2/BOOT1
22 30 48 -   PB11
23 31 49 18  VSS_1        I/O FT                                                PE7
24 32 50 19  VDD_1
25 33 51 -   PB12         I/O FT                                                PE8

26 34 52 -   PB13         I/O FT                                                PE9

27 35 53 -   PB14         I/O FT                                                PE10
28 36 54 -   PB15
                          I/O FT                                                PE11

                          I/O FT                                                PE12

                          I/O FT                                                PE13

                          I/O FT                                                PE14

                          I/O FT                                                PE15

                          I/O FT                                                PB10              I2C2_SCL/            TIM2_CH3
                                                                                               USART3_TX (8)           TIM2_CH4

                          I/O FT                                                PB11              I2C2_SDA/
                                                                                               USART3_RX (8)

                           S                                                    VSS_1          SPI2_NSS / I2C2_SMBA /
                           S                                                    VDD_1                USART3_CK (8)
                          I/O FT
                                                                                PB12

                          I/O FT                                                PB13              SPI2_SCK/
                                                                                               USART3_CTS(8)

                          I/O FT                                                PB14             SPI2_MISO/
                                                                                               USART3_RTS(8)

                          I/O FT                                                PB15           SPI2_MOSI

                               Doc ID 13586 Rev 13                                                                        25/85
Pinouts and pin description                                                                    STM32F101x8, STM32F101xB

Table 4. Medium-density STM32F101xx pin definitions (continued)

       Pins                                                                                    Alternate functions(3)(4)
LQFP48/
   VFQFPN48                                                                         Main
                                                                                function(3)
        LQFP64
                LQFP100                                                         (after reset)
                       VFQFPN36

                                                       Type(1)
                                                                I / O level(2)
                Pin name

                                                                                               Default         Remap

- - 55 -        PD8         I/O FT                                             PD8                              USART3_TX
- - 56 -        PD9         I/O FT                                             PD9                              USART3_RX
- - 57 -       PD10         I/O FT                                             PD10                             USART3_CK
- - 58 -       PD11         I/O FT                                             PD11                            USART3_CTS
                                                                                                                  TIM4_CH1 /
- - 59 -       PD12         I/O FT                                             PD12                            USART3_RTS

- - 60 -       PD13         I/O FT                                             PD13                               TIM4_CH2
- - 61 -       PD14                                                                                               TIM4_CH3
- - 62 -       PD15         I/O FT                                             PD14                               TIM4_CH4
- 37 63 -       PC6                                                                                               TIM3_CH1
                 PC7         I/O FT                                             PD15                               TIM3_CH2
       38 64 -   PC8                                                                                               TIM3_CH3
       39 65 -   PC9         I/O FT                                             PC6                                TIM3_CH4
- 40 66 -       PA8
29 41 67 20      PA9         I/O FT                                             PC7                                    PA13
30 42 68 21     PA10
31 43 69 22     PA11         I/O FT                                             PC8                                    PA14
32 44 70 23     PA12                                                                                           TIM2_CH1_ETR/
33 45 71 24     PA13         I/O FT                                             PC9                            PA15/ SPI1_NSS
34 46 72 25
- - 73 -       VSS_2        I/O FT                                             PA8            USART1_CK/MCO     USART3_TX
35 47 74 26     VDD_2                                                                            USART1_TX(8)    USART3_RX
36 48 75 27     PA14         I/O FT                                             PA9              USART1_RX(8)    USART3_CK
37 49 76 28                                                                                       USART1_CTS
                PA15         I/O FT                                             PA10              USART1_RTS    USART2_CTS
38 50 77 29                                                                                                     USART2_RTS
                PC10         I/O FT                                             PA11                TIM3_ETR
- 51 78        PC11
- 52 79        PC12         I/O FT                                             PA12
- 53 80         PD0
5 5 81 2         PD1         I/O FT JTMS-SWDIO
6 6 82 3         PD2
                 PD3                                                            Not connected
       54 83 -   PD4
- - 84 -                    S                                                  VSS_2
- - 85 -
                             S                                                  VDD_2

                             I/O FT JTCK/SWCLK

                             I/O FT                                             JTDI

                             I/O FT                                             PC10

                             I/O FT                                             PC11

                             I/O FT                                             PC12

                             I/O FT OSC_IN(7)

                             I/O FT OSC_OUT(7)

                             I/O FT                                             PD2

                             I/O FT                                             PD3

                             I/O FT                                             PD4

26/85                           Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                       Pinouts and pin description

Table 4. Medium-density STM32F101xx pin definitions (continued)

Pins                                                                                           Alternate functions(3)(4)
LQFP48/
   VFQFPN48                                                                         Main
                                                                                function(3)
        LQFP64
                LQFP100                                                         (after reset)
                       VFQFPN36

                                                       Type(1)
                                                                I / O level(2)
             Pin name

                                                                                               Default       Remap

- - 86 -     PD5          I/O FT                                                PD5                          USART2_TX

- - 87 -     PD6          I/O FT                                                PD6                          USART2_RX

- - 88 -     PD7          I/O FT                                                PD7                          USART2_CK

39 55 89 30  PB3          I/O FT                                                JTDO                         TIM2_CH2 / PB3
                                                                                                               TRACESWO
                                                                                                                 SPI1_SCK

40 56 90 31  PB4          I/O FT JNTRST                                                                      PB4 / TIM3_CH1
                                                                                                                SPI1_MISO

41 57 91 32  PB5          I/O                                                   PB5            I2C1_SMBAl    TIM3_CH2 /
                                                                                                             SPI1_MOSI
42 58 92 33  PB6          I/O FT                                                PB6            I2C1_SCL(8)/  USART1_TX
                                                                                               TIM4_CH1 (8)
43 59 93 34  PB7          I/O FT                                                PB7                          USART1_RX
                                                                                               I2C1_SDA(8)/
                                                                                               TIM4_CH2 (8)

44 60 94 35  BOOT0         I                                                    BOOT0          TIM4_CH3 (8)  I2C1_SCL
45 61 95 -     PB8        I/O FT                                                  PB8          TIM4_CH4 (8)  I2C1_SDA
46 62 96 -     PB9        I/O FT                                                  PB9

- - 97 -     PE0          I/O FT                                                PE0            TIM4_ETR

- - 98 -     PE1          I/O FT                                                PE1

47 63 99 36  VSS_3        S                                                     VSS_3
                                                                                VDD_3
48 64 100 1  VDD_3        S

1. I = input, O = output, S = supply, HiZ= high impedance.

2. FT= 5 V tolerant.

3. Function availability depends on the chosen device. For devices having reduced peripheral counts, it is always the lower
     number of peripherals that is included. For example, if a device has only one SPI, two USARTs and two timers, they will be
     called SPI1, USART1 & USART2 and TIM2 & TIM 3, respectively. Refer to Table 2 on page 11.

4. If several peripherals share the same I/O pin, to avoid conflict between these alternate functions only one peripheral should
     be enabled at a time through the peripheral clock enable bit (in the corresponding RCC peripheral clock enable register).

5. PC13, PC14 and PC15 are supplied through the power switch. Since the switch only sinks a limited amount of current (3
     mA), the use of GPIOs PC13 to PC15 in output mode is limited: the speed should not exceed 2 MHz with a maximum load
     of 30 pF and these IOs must not be used as a current source (e.g. to drive an LED).

6. Main function after the first backup domain power-up. Later on, it depends on the contents of the Backup registers even
     after reset (because these registers are not reset by the main reset). For details on how to manage these IOs, refer to the
     Battery backup domain and BKP register description sections in the STM32F10xxx reference manual, available from the
     STMicroelectronics website: www.st.com.

7. The pins number 2 and 3 in the VFQFPN36 package, and 5 and 6 in the LQFP48 and LQFP64 packages are configured as
     OSC_IN/OSC_OUT after reset, however the functionality of PD0 and PD1 can be remapped by software on these pins. For
     the LQFP100 package, PD0 and PD1 are available by default, so there is no need for remapping. For more details, refer to
     the Alternate function I/O and debug configuration section in the STM32F10xxx reference manual.
     The use of PD0 and PD1 in output mode is limited as they can only be used at 50 MHz in output mode.

8. This alternate function can be remapped by software to some other port pins (if available on the used package). For more
     details, refer to the Alternate function I/O and debug configuration section in the STM32F10xxx reference manual, available
     from the STMicroelectronics website: www.st.com.

                               Doc ID 13586 Rev 13                                                                        27/85
Memory mapping                                                                          STM32F101x8, STM32F101xB

4      Memory mapping

       The memory map is shown in Figure 8.
       Figure 8. Memory map

                                                                                        APB memory space
                                                                                        0xFFFF FFFF
                                                                                        0xE010 0000  reserved

                                                                                        0x6000 0000  reserved

                                                                                        0x4002 3400  reserved  4K

                                                                                        0x4002 3000  CRC       1K

                0xFFFF FFFF                                                             0x4002 2400  reserved  3K

                      7                                                                 0x4002 2000 Flash interface 1K

                0xE010 0000                                                             0x4002 1400  reserved  3K
                                  Cortex-M3 internal
                                                                                        0x4002 1000  RCC       1K
                0xE000 0000 peripherals
                                                                                        0x4002 0400  reserved  3K
                      6                                                                 0x4002 0000
                                                                                                     DMA       1K
                0xC000 0000
                                                                                                     reserved  1K
                      5
                                                                                        0x4001 3C00
                0xA000 0000
                                                                                        0x4001 3800  USART1    1K

                                                                                        0x4001 3400  reserved  1K

                                                                                        0x4001 3000  SPI1      1K

                                                                                        0x4001 2C00  reserved  1K

                                                                                        0x4001 2800  reserved  1K

                                                                                        0x4001 2400  ADC1      1K

                                                                                                     reserved  2K

                                                                                        0x4001 1C00

                      4                               0x1FFF FFFF                       0x4001 1800  Port E    1K
                                                      0x1FFF F80F
                0x8000 0000                                            reserved         0x4001 1400  Port D    1K
                                                      0x1FFF F800  Option Bytes
                                                                                        0x4001 1000  Port C    1K

                                                                                        0x4001 0C00  Port B    1K

                                                                                        0x4001 0800  Port A    1K

                      3                                            System memory        0x4001 0400  EXTI      1K

                0x6000 0000                                                             0x4001 0000  AFIO      1K

                      2                               0x1FFF F000

                                     Peripherals                                                     reserved  35K
                0x4000 0000
                                                                                        0x4000 7400

                                                                                        0x4000 7000  PWR       1K

                                                                                        0x4000 6C00  BKP       1K

                                                                   reserved             0x4000 6800  reserved  1K

                                                                                        0x4000 6400  reserved  1K

                                                                                        0x4000 6000  reserved  1K

                                                                                        0x4000 5C00  reserved  1K

                      1                                                                 0x4000 5800  I2C2      1K

                0x2000 0000  SRAM                                                       0x4000 5400  I2C1      1K

                                                      0x0801 FFFF                                    reserved  2K

                                                                                        0x4000 4C00

                      0                                            Flash memory         0x4000 4800  USART3    1K

                0x0000 0000                                                             0x4000 4400  USART2    1K

                                                      0x0800 0000                                    reserved  2K

                                                                   Aliased to Flash or  0x4000 3C00  SPI2
                                                                   system memory
                                                                   depending on         0x4000 3800            1K
                                                                   BOOT pins
                                                      0x0000 0000                                    reserved  1K

                             Reserved                                                   0x4000 3400

                                                                                        0x4000 3000  IWDG      1K

                                                                                        0x4000 2C00  WWDG      1K

                                                                                        0x4000 2800  RTC       1K

                                                                                                     reserved  7K

                                                                                        0x4000 0C00

                                                                                        0x4000 0800  TIM4      1K

                                                                                        0x4000 0400  TIM3      1K

                                                                                        0x4000 0000  TIM2      1K

                                                                                                     ai14379d

28/85                                                 Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                       Electrical characteristics

5      Electrical characteristics

5.1    Parameter conditions

5.1.1  Unless otherwise specified, all voltages are referenced to VSS.

5.1.2  Minimum and maximum values

5.1.3  Unless otherwise specified the minimum and maximum values are guaranteed in the worst
5.1.4  conditions of ambient temperature, supply voltage and frequencies by tests in production on
5.1.5  100% of the devices with an ambient temperature at TA = 25 C and TA = TAmax (given by
       the selected temperature range).
       Data based on characterization results, design simulation and/or technology characteristics
       are indicated in the table footnotes and are not tested in production. Based on
       characterization, the minimum and maximum values refer to sample tests and represent the
       mean value plus or minus three times the standard deviation (mean3).

       Typical values

       Unless otherwise specified, typical data are based on TA = 25 C, VDD = 3.3 V (for the
       2 V  VDD  3.6 V voltage range). They are given only as design guidelines and are not
       tested.
       Typical ADC accuracy values are determined by characterization of a batch of samples from
       a standard diffusion lot over the full temperature range, where 95% of the devices have an
       error less than or equal to the value indicated (mean2).

       Typical curves

       Unless otherwise specified, all typical curves are given only as design guidelines and are
       not tested.

       Loading capacitor

       The loading conditions used for pin parameter measurement are shown in Figure 9.

       Pin input voltage

       The input voltage measurement on a pin of the device is described in Figure 10.

                          Doc ID 13586 Rev 13  29/85
Electrical characteristics                                                      STM32F101x8, STM32F101xB
                  Figure 9. Pin loading conditions            Figure 10. Pin input voltage

       C = 50 pF                  STM32F10xxx pin                                                                          STM32F10xxx pin

                                                    ai14123b                                               VIN

                                                                                                                                              ai14124b

5.1.6  Power supply scheme

       Figure 11. Power supply scheme

                                  VBAT

                  1.8-3.6V                                    Po wer swi tch                                Backup circuitry
                                                                                                             (OSC32K,RTC,
                                                                                                             Wake-up logic

                                                                                                           Backup registers)

                                  GP I/Os                               O UT                Level shifter

                                VDD                                                      IO                           Kernel logic
                                           VDD                                         Logic                              (CPU,
                                                                                                                          Digital
                                      1/2/3/4/5                           IN
                                                                                                                      & Memories)
                                                              Regulator

                  5 100 nF           VSS
                  + 1 4.7 F    1/2/3/4/5

       VDD                         VDDA
                                  VREF+
       10 nF                VREF  VREF-                       ADC                                           Analog:
       + 1 F                                                                                              RCs, PLL,
                  10 nF            VSSA
                  + 1 F                                                                                        ...

                                                                                                                                    ai14125d

Caution: In Figure 11, the 4.7 F capacitor must be connected to VDD3.

30/85                             Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                 Electrical characteristics

5.1.7  Current consumption measurement

       Figure 12. Current consumption measurement scheme

                          IDD_VBAT
                                         VBAT

                                         IDD
                                                VDD

                                         VDDA

                                                                ai14126

5.2    Absolute maximum ratings

       Stresses above the absolute maximum ratings listed in Table 5: Voltage characteristics,
       Table 6: Current characteristics, and Table 7: Thermal characteristics may cause permanent
       damage to the device. These are stress ratings only and functional operation of the device
       at these conditions is not implied. Exposure to maximum rating conditions for extended
       periods may affect device reliability.

       Table 5. Voltage characteristics

       Symbol             Ratings                               Min       Max                 Unit

       VDD VSS     External main supply voltage (including      0.3      4.0
           VIN     VDDA and VDD)(1)
                   Input voltage on five volt tolerant pin(2)   VSS  0.3  +5.5                V

                   Input voltage on any other pin(2)            VSS 0.3   VDD+0.3

       |VDDx| Variations between different VDD power pins                 50

       |VSSX VSS|  Variations between all the different ground                            mV
                   pins                                                   50

       VESD(HBM)   Electrostatic discharge voltage (human body  see Section 5.3.11: Absolute
                   model)                                       maximum ratings (electrical

                                                                            sensitivity)

       1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power
            supply, in the permitted range.

       2. IINJ(PIN) must never be exceeded (see Table 6: Current characteristics). This is implicitly insured if VIN
            maximum is respected. If VIN maximum cannot be respected, the injection current must be limited
            externally to the IINJ(PIN) value. A positive injection is induced by VIN> VINmax while a negative injection is
            induced by VIN
                          Doc ID 13586 Rev 13                                                 31/85
Electrical characteristics                                                    STM32F101x8, STM32F101xB

       Table 6. Current characteristics

       Symbol                               Ratings                                         Max.  Unit

       IVDD                 Total current into VDD/VDDA power lines (source)(1)             150
       IVSS                 Total current out of VSS ground lines (sink)(1)
                            Output current sunk by any I/O and control pin                  150
        IIO                 Output current source by any I/Os and control pin
                            Injected current on NRST pin                                    25

                                                                                             25

                                                                                            5    mA

       IINJ(PIN) (2)(3)     Injected current on High-speed external OSC_IN and Low-         5
                            speed external OSC_IN pins

                            Injected current on any other pin(4)                            5

       IINJ(PIN)(2) Total injected current (sum of all I/O and control pins)(4)             25

       1. All main power (VDD, VDDA) and ground (VSS, VSSA) pins must always be connected to the external power
            supply, in the permitted range.

       2. IINJ(PIN) must never be exceeded. This is implicitly insured if VIN maximum is respected. If VIN maximum
            cannot be respected, the injection current must be limited externally to the IINJ(PIN) value. A positive
            injection is induced by VIN>VDD while a negative injection is induced by VIN
       3. Negative injection disturbs the analog performance of the device. See note in Section 5.3.16: 12-bit ADC
            characteristics.

       4. When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum of the
            positive and negative injected currents (instantaneous values). These results are based on
            characterization with IINJ(PIN) maximum current injection on four I/O port pins of the device.

       Table 7. Thermal characteristics

       Symbol                             Ratings                                    Value        Unit

       TSTG                 Storage temperature range                            65 to +150      C
        TJ                  Maximum junction temperature
                                                                                     150          C

5.3    Operating conditions

5.3.1  General operating conditions

       Table 8. General operating conditions

       Symbol               Parameter                             Conditions     Min        Max   Unit
                                                                                             36   MHz
       fHCLK Internal AHB clock frequency                                            0       36
                                                                                             36     V
       fPCLK1 Internal APB1 clock frequency                                          0      3.6     V
                                                                                            3.6     V
       fPCLK2 Internal APB2 clock frequency                                          0
                                                                                            3.6
       VDD      Standard operating voltage                                           2      3.6

                Analog operating voltage                                             2
                (ADC not used)
       VDDA(1)                               Must be the same potential
                Analog operating voltage
                (ADC used)                   as VDD(2)                               2.4

       VBAT Backup operating voltage                                                 1.8

32/85                       Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                             Electrical characteristics

       Table 8. General operating conditions (continued)

       Symbol             Parameter                     Conditions   Min Max Unit

                                           LQFP100                        434

       PD      Power dissipation at TA =   LQFP64                         444
               85 C(3)                    LQFP48                                     mW

                                                                          363

                                           VFQFPN36                       1110

                                           Maximum power dissipation 40 85                 C

       TA      Ambient temperature         Low power dissipation(4)

                                                                     40 105                C

       TJ      Junction temperature range                            40 105                C

       1. When the ADC is used, refer to Table 41: ADC characteristics.
       2. It is recommended to power VDD and VDDA from the same source. A maximum difference of 300 mV

            between VDD and VDDA can be tolerated during power-up and operation.
       3. If TA is lower, higher PD values are allowed as long as TJ does not exceed TJmax (see Table 6.2: Thermal

            characteristics on page 76).
       4. In low power dissipation state, TA can be extended to this range as long as TJ does not exceed TJmax (see

            Table 6.2: Thermal characteristics on page 76).

5.3.2  Operating conditions at power-up / power-down

       Subject to general operating conditions for TA.

       Table 9. Operating conditions at power-up / power-down

       Symbol  Parameter                   Conditions                Min  Max Unit

               VDD rise time rate                                    0     

       tVDD    VDD fall time rate                                    20              s/V

                                                                           

5.3.3  Embedded reset and power control block characteristics

       The parameters given in Table 10 are derived from tests performed under the ambient
       temperature and VDD supply voltage conditions summarized in Table 8.

                                   Doc ID 13586 Rev 13                                      33/85
Electrical characteristics                                   STM32F101x8, STM32F101xB

         .

       Table 10. Embedded reset and power control block characteristics

       Symbol               Parameter            Conditions                      Min Typ Max Unit

                                                 PLS[2:0]=000 (rising edge)      2.1 2.18 2.26 V

                                                 PLS[2:0]=000 (falling edge)       2 2.08 2.16 V
                                                 PLS[2:0]=001 (rising edge)      2.19 2.28 2.37 V

                                                 PLS[2:0]=001 (falling edge)     2.09 2.18 2.27 V
                                                 PLS[2:0]=010 (rising edge)      2.28 2.38 2.48 V

                                                 PLS[2:0]=010 (falling edge)     2.18 2.28 2.38 V
                                                 PLS[2:0]=011 (rising edge)      2.38 2.48 2.58 V

       VPVD                 Programmable voltage PLS[2:0]=011 (falling edge)     2.28 2.38 2.48 V
                            detector level selection PLS[2:0]=100 (rising edge)  2.47 2.58 2.69 V

                                                 PLS[2:0]=100 (falling edge)     2.37 2.48 2.59 V
                                                 PLS[2:0]=101 (rising edge)      2.57 2.68 2.79 V

                                                 PLS[2:0]=101 (falling edge)     2.47 2.58 2.69 V
                                                 PLS[2:0]=110 (rising edge)      2.66 2.78 2.9 V
                                                 PLS[2:0]=110 (falling edge)     2.56 2.68 2.8 V

                                                 PLS[2:0]=111 (rising edge)      2.76 2.88 3     V

                                                 PLS[2:0]=111 (falling edge)     2.66 2.78 2.9 V

       VPVDhyst(2) PVD hysteresis                Falling edge                               100  mV
                                                 Rising edge
       VPOR/PDR             Power on/power down                                  1.8(1) 1.88 1.96 V
                            reset threshold
                                                                                 1.84 1.92 2.0 V

        VPDRhyst(2) PDR hysteresis                                                          40   mV
       tRSTTEMPO(2) Reset temporization
                                                                                 1.5 2.5 4.5 ms

       1. The product behavior is guaranteed by design down to the minimum VPOR/PDR value.
       2. Guaranteed by design, not tested in production.

34/85                                  Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                   Electrical characteristics

5.3.4  Embedded reference voltage
5.3.5
       The parameters given in Table 11 are derived from tests performed under the ambient
       temperature and VDD supply voltage conditions summarized in Table 8.

       Table 11. Embedded internal reference voltage

       Symbol             Parameter                      Conditions        Min Typ Max Unit

       VREFINT Internal reference voltage                40 C < TA < +85 C 1.16 1.20 1.24 V

       TS_vrefint(1)  ADC sampling time when reading                                           5.1 17.1(2) s
                      the internal reference voltage

       VRERINT(2)     Internal reference voltage spread  VDD = 3 V 10 mV                      10 mV
                      over the temperature range

       TCoeff(2) Temperature coefficient                                                       100  ppm/
                                                                                                     C

       1. Shortest sampling time can be determined in the application by multiple iterations.
       2. Guaranteed by design, not tested in production.

       Supply current characteristics

       The current consumption is a function of several parameters and factors such as the
       operating voltage, ambient temperature, I/O pin loading, device software configuration,
       operating frequencies, I/O pin switching rate, program location in memory and executed
       binary code.
       The current consumption is measured as described in Figure 12: Current consumption
       measurement scheme.
       All Run-mode current consumption measurements given in this section are performed with a
       reduced code that gives a consumption equivalent to Dhrystone 2.1 code.

       Maximum current consumption

       The MCU is placed under the following conditions:
        All I/O pins are in input mode with a static value at VDD or VSS (no load)
        All peripherals are disabled except if it is explicitly mentioned
        The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1

             wait state from 24 to 36 MHz)
        Prefetch in on (reminder: this bit must be set before clock setting and bus prescaling)
        When the peripherals are enabled fPCLK1 = fHCLK/2, fPCLK2 = fHCLK

       The parameters given in Table 12 are derived from tests performed under the ambient
       temperature and VDD supply voltage conditions summarized in Table 8.

                          Doc ID 13586 Rev 13                                                       35/85
Electrical characteristics                                                  STM32F101x8, STM32F101xB

       Table 12.  Maximum current consumption in Run mode, code with data processing
          Symbol  running from Flash

                            Parameter  Conditions                    fHCLK                 Max(1)    Unit
                                                                                         TA = 85 C

                                                                     36 MHz              28.6

                                       External clock (2), all       24 MHz              19.9

                                       peripherals enabled           16 MHz              14.7

       IDD        Supply current                                     8 MHz               8.6
                  in Run mode                                        36 MHz                            mA

                                                                                         19.8

                                       External clock (4), all       24 MHz              13.9

                                       peripherals Disabled          16 MHz              10.7

                                                                     8 MHz               6.8

       1. Based on characterization, not tested in production.
       2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

       Table 13.  Maximum current consumption in Run mode, code with data processing
         Symbol   running from RAM

                            Parameter  Conditions                                 fHCLK    Max(1)    Unit
                                                                                         TA = 85 C

                                                                     36 MHz              24          mA

                                       External clock (2), all       24 MHz              17.5
                                       peripherals enabled
                                                                     16 MHz              12.5

                  Supply current in                                  8 MHz               7.5
                  Run mode
       IDD                                                           36 MHz              16

                                       External clock(2) all         24 MHz              11.5
                                       peripherals disabled
                                                                     16 MHz              8.5

                                                                     8 MHz               5.5

       1. Based on characterization, tested in production at VDD max, fHCLK max.
       2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

36/85                                  Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                Electrical characteristics

Figure 13. Typical current consumption in Run mode versus frequency (at 3.6 V) -
                 code with data processing running from RAM, peripherals enabled

                   25

                  20

Consumption (mA)  15
                                                                                                                             36MHz
                                                                                                                             16MHz
                                                                                                                             8MHz

                  10

                  5

                  0

                          -40  0  25                70  85

                                  Temperature (C)

Figure 14. Typical current consumption in Run mode versus frequency (at 3.6 V) -
                 code with data processing running from RAM, peripherals disabled

                  16

                  14

                  12

Consumption (mA)  10

                  8                                         36MHz
                                                            16MHz
                                                            8MHz

                  6

                  4

                  2

                  0

                          -40  0  25                70  85

                                  Temperature (C)

                               Doc ID 13586 Rev 13                                                                                  37/85
Electrical characteristics                                                   STM32F101x8, STM32F101xB

          Table 14.       Maximum current consumption in Sleep mode, code running from Flash
            Symbol        or RAM

                          Parameter                      Conditions  fHCLK             Max(1)                    Unit
                                                                                     TA = 85 C

                                                                     36 MHz          15.5

                                             External clock(2) all   24 MHz          11.5
                                             peripherals enabled     16 MHz          8.5

          IDD             Supply current in                          8 MHz           5.5
                          Sleep mode                                 36 MHz                              mA

                                                                                      5

                                             External clock(2), all 24 MHz           4.5

                                             peripherals disabled 16 MHz             4

                                                                     8 MHz           3

          1. Based on characterization, tested in production at VDD max and fHCLK max with peripherals enabled.
          2. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

Table 15. Typical and maximum current consumptions in Stop and Standby modes

                                                                             Typ(1)              Max

Symbol Parameter                     Conditions                      VDD/VBAT VDD/ VBAT VDD/VBAT TA = Unit
                                                                      = 2.0 V = 2.4 V = 3.3 V 85 C(2)

                          Regulator in Run mode,

                          Low-speed and high-speed internal RC       -       23.5    24          200
                          oscillators and high-speed oscillator OFF

          Supply current (no independent watchdog)

          in Stop mode Regulator in Low-Power mode,

                          Low-speed and high-speed internal RC       -       13.5    14          180
                          oscillators and high-speed oscillator OFF

IDD                       (no independent watchdog)

                          Low-speed internal RC oscillator and       -       2.6     3.4         -               A
                          independent watchdog ON

          Supply current Low-speed internal RC oscillator ON,        -       2.4     3.2         -

          in Standby      independent watchdog OFF

          mode            Low-speed internal RC oscillator and

                          independent watchdog OFF, low-speed        -       1.7     2           4

                          oscillator and RTC OFF

IDD_VBAT  Backup domain   Low-speed oscillator and RTC ON            0.9     1.1     1.4         1.9
          supply current

1. Typical values are measured at TA = 25 C.
2. Based on characterization, not rested in production.

38/85                                        Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                             Electrical characteristics

Figure 15. Typical current consumption on VBAT with RTC on versus temperature at different
                 VBAT values

                                           2.5

                       Consumption ( A )    2                                                       2V
                                           1.5                                                       2.4 V
                                                             25 C  70 C             85 C  105 C  3V
                                             1                                                       3.6 V
                                           0.5
                                                                                                                         ai17351
                                             0
                                                     40 C

                                                                    Temperature (C)

Figure 16. Typical current consumption in Stop mode with regulator in Run mode versus
                 temperature at VDD = 3.3 V and 3.6 V

                  140

                  120

Consumption (A)  100

                  80                                                                                                              3.3 V

                  60                                                                                                              3.6 V

                  40

                  20

                  0

                       -45                                   25                       70             90

                                                             Temperature (C)

                                                                 Doc ID 13586 Rev 13                                              39/85
Electrical characteristics                                                    STM32F101x8, STM32F101xB

Figure 17. Typical current consumption in Stop mode with regulator in Low-power mode versus
                 temperature at VDD = 3.3 V and 3.6 V

       Consumption (A)  100                                                         3.3 V
                          90                                                         3.6 V
                          80
                          70                                    25 C         85 C
                          60                             Temperature (C)
                          50
                          40
                          30
                          20
                          10
                            0
                                             45 C

Figure 18. Typical current consumption in Standby mode versus temperature at VDD = 3.3 V and
                 3.6 V

                         3

                         2.5

Consumption (A)           2
                                                                                                                                                  3.3 V

                         1.5
                                                                                                                                                  3.6 V

                           1

                         0.5

                         0

                              -45                    25  70                   90

                                                     Temperature (C)

40/85                                                    Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                        Electrical characteristics

Typical current consumption

The MCU is placed under the following conditions:

All I/O pins are in input mode with a static value at VDD or VSS (no load)
All peripherals are disabled except if it is explicitly mentioned

The Flash access time is adjusted to fHCLK frequency (0 wait state from 0 to 24 MHz, 1
      wait state from 24 to 36 MHz)

Prefetch is on (reminder: this bit must be set before clock setting and bus prescaling)

When the peripherals are enabled fPCLK1 = fHCLK/4, fPCLK2 = fHCLK/2, fADCCLK =
      fPCLK2/4

The parameters given in Table 16 are derived from tests performed under the ambient
temperature and VDD supply voltage conditions summarized in Table 8.

Table 16. Typical current consumption in Run mode, code with data processing
                 running from Flash

                                                     Typ(1)           Typ(1)

Symbol Parameter Conditions           fHCLK    All peripherals All peripherals Unit

                                                    enabled(2)       disabled

                                      36 MHz 19                 14.8

                                      24 MHz 12.9               10.1

                                      16 MHz 9.3                7.4

                                      8 MHz    5.5              4.6

                          External    4 MHz    3.3              2.8
                          clock(3)

                                      2 MHz    2.2              1.9

                                      1 MHz    1.6              1.45

                                      500 kHz 1.3               1.25

     Supply                           125 kHz 1.08              1.06

IDD  current in                                                                                      mA

     Run mode                         36 MHz 18.3               14.1

                                      24 MHz 12.2               9.5

                          Running on 16 MHz    8.5              6.8
                          high speed

                          internal RC 8 MHz    4.9              4

                          (HSI), AHB  4 MHz    2.7              2.2
                          prescaler

                          used to     2 MHz    1.6              1.4

                          reduce the  1 MHz    1.02             0.9

                          frequency

                                      500 kHz 0.73              0.67

                                      125 kHz 0.5               0.48

1. Typical values are measures at TA = 25 C, VDD = 3.3 V.
2. Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this

     consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

3. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

                          Doc ID 13586 Rev 13                                                        41/85
Electrical characteristics                                          STM32F101x8, STM32F101xB

       Table 17. Typical current consumption in Sleep mode, code running from Flash or
                        RAM

                                                                    Typ(1)  Typ(1)

       Symbol Parameter     Conditions         fHCLK  All peripherals All peripherals Unit

                                                         enabled(2)         disabled

                                               36 MHz 7.6                   3.1
                                                                            2.3
                                               24 MHz 5.3                   1.8
                                                                            1.2
                                               16 MHz 3.8                   1.1
                                                                            1
                                               8 MHz  2.1                   0.98
                                                                            0.96
                            External clock(3) 4 MHz   1.6                   0.95

                                               2 MHz  1.3                                          mA
                                                                            2.5
                                               1 MHz  1.11                  1.8
                                                                            1.2
            Supply                             500 kHz 1.04                 0.6
                                               125 kHz 0.98                 0.5
       IDD  current in                         36 MHz 7                     0.47
                                               24 MHz 4.8                   0.44
            Sleep mode                                                      0.42
                                                                            0.41
                                                        16 MHz 3.2
                            Running on High

                            Speed Internal RC 8 MHz   1.6

                            (HSI), AHB         4 MHz  1
                            prescaler used to

                            reduce the         2 MHz  0.72

                            frequency          1 MHz  0.56

                                               500 kHz 0.49

                                               125 kHz 0.43

       1. Typical values are measures at TA = 25 C, VDD = 3.3 V.
       2. Add an additional power consumption of 0.8 mA per ADC for the analog part. In applications, this

            consumption occurs only while the ADC is on (ADON bit is set in the ADC_CR2 register).

       3. External clock is 8 MHz and PLL is on when fHCLK > 8 MHz.

42/85                       Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                         Electrical characteristics

       On-chip peripheral current consumption

       The current consumption of the on-chip peripherals is given in Table 18. The MCU is placed
       under the following conditions:
        all I/O pins are in input mode with a static value at VDD or VSS (no load)
        all peripherals are disabled unless otherwise mentioned
        the given value is calculated by measuring the current consumption

             with all peripherals clocked off
             with only one peripheral clocked on
        ambient operating temperature and VDD supply voltage conditions summarized in
             Table 5.

       Table 18. Peripheral current consumption

             Peripheral   Typical consumption at 25 C(1)  Unit

             TIM2         0.6

             TIM3         0.6

             TIM4         0.6

             SPI2         0.08

       APB1

             USART2       0.21

             USART3       0.21

             I2C1         0.18

             I2C2         0.18

                                                           mA

             GPIO A       0.21

             GPIO B       0.21

             GPIO C       0.21

             GPIO D       0.21

       APB2

             GPIO E       0.21

             ADC1(2)      1.4

             SPI1         0.24

             USART1       0.35

       1. fHCLK = 36 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, default prescaler value for each peripheral.
       2. Specific conditions for ADC: fHCLK = 28 MHz, fAPB1 = fHCLK/2, fAPB2 = fHCLK, fADCCLK = fAPB2/2, ADON bit

            in the ADC_CR2 register is set to 1.

5.3.6  External clock source characteristics

       High-speed external user clock generated from an external source

       The characteristics given in Table 19 result from tests performed using an high-speed
       external clock source, and under the ambient temperature and supply voltage conditions
       summarized in Table 8.

                          Doc ID 13586 Rev 13                    43/85
Electrical characteristics                                             STM32F101x8, STM32F101xB

       Table 19. High-speed external user clock characteristics

       Symbol                Parameter                     Conditions     Min Typ Max Unit

       fHSE_ext  User external clock source                                    1      8  25 MHz
                 frequency(1)

       VHSEH     OSC_IN input pin high level voltage                      0.7VDD           VDD
       VHSEL     OSC_IN input pin low level voltage                         VSS                        V

                                                                                         0.3VDD

       tw(HSE)   OSC_IN high or low time(1)                                   16
       tw(HSE)   OSC_IN rise or fall time(1)                                                                   ns
                 OSC_IN input capacitance(1)
        tr(HSE)                                                                                     20
        tf(HSE)
                                                                                      5      pF
       Cin(HSE)

       DuCy(HSE) Duty cycle                                                    45        55 %

       IL        OSC_IN Input leakage current              VSS  VIN  VDD                 1 A

       1. Guaranteed by design, not tested in production.

       Low-speed external user clock generated from an external source

       The characteristics given in Table 20 result from tests performed using an low-speed
       external clock source, and under the ambient temperature and supply voltage conditions
       summarized in Table 8.

       Table 20. Low-speed external user clock characteristics

       Symbol                Parameter                     Conditions     Min Typ Max Unit

       fLSE_ext  User external clock source                                        32.768 1000 kHz
                 frequency(1)

       VLSEH     OSC32_IN input pin high level                         0.7VDD              VDD
       VLSEL     voltage                                                 VSS                            V

                 OSC32_IN input pin low level                                            0.3VDD
                 voltage

       tw(LSE)   OSC32_IN high or low time(1)                             450
       tw(LSE)
                                                                                                    ns
       tr(LSE)   OSC32_IN rise or fall time(1)                                           50
       tf(LSE)

       Cin(LSE) OSC32_IN input capacitance(1)                                      5         pF

       DuCy(LSE) Duty cycle                                               30             70  %

       IL        OSC32_IN Input leakage current VSS  VIN  VDD                            1 A

       1. Guaranteed by design, not tested in production.

44/85                        Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                         Electrical characteristics

Figure 19. High-speed external clock source AC timing diagram

VHSEH                                   tf(HSE)         tW(HSE)          tW(HSE) t
             90%              THSE                                             ai14127b
             10%                                           IL
                                                            STM32F10xxx
VHSEL

                     tr(HSE)

        External              fHSE_ext
        clock source                          OSC _IN

Figure 20. Low-speed external clock source AC timing diagram

VLSEH   90%
VLSEL  10%

                tr(LSE)                 tf(LSE)         tW(LSE)          tW(LSE) t
                              TLSE

        External              fLSE_ext                  IL
        clock source                          OSC32_IN   STM32F10xxx

                                                                         ai14140c

High-speed external clock generated from a crystal/ceramic resonator

The high-speed external (HSE) clock can be supplied with a 4 to 16 MHz crystal/ceramic
resonator oscillator. All the information given in this paragraph are based on characterization
results obtained with typical external components specified in Table 21. In the application,
the resonator and the load capacitors have to be placed as close as possible to the oscillator
pins in order to minimize output distortion and startup stabilization time. Refer to the crystal
resonator manufacturer for more details on the resonator characteristics (frequency,
package, accuracy).

                              Doc ID 13586 Rev 13                        45/85
Electrical characteristics                                                  STM32F101x8, STM32F101xB

       Table 21. HSE 4-16 MHz oscillator characteristics(1)(2)

       Symbol                     Parameter                     Conditions  Min Typ Max Unit

       fOSC_IN Oscillator frequency                                         4             8 16 MHz

       RF Feedback resistor                                                    200            k

               Recommended load capacitance

       C       versus equivalent serial           RS = 30                                 30  pF

               resistance of the crystal (RS)(3)

       i2      HSE driving current                VDD = 3.3 V, VIN = VSS                      1 mA
                                                  with 30 pF load

            gm Oscillator transconductance        Startup                   25                mA/V
       tSU(HSE)(4) Startup time                   VDD is stabilized                    2       ms

       1. Resonator characteristics given by the crystal/ceramic resonator manufacturer.

       2. Based on characterization, not tested in production.

       3. The relatively low value of the RF resistor offers a good protection against issues resulting from use in a
            humid environment, due to the induced leakage and the bias condition change. However, it is
            recommended to take this point into account if the MCU is used in tough humidity conditions.

       4. tSU(HSE) is the startup time measured from the moment it is enabled (by software) to a stabilized 8 MHz
            oscillation is reached. This value is measured for a standard crystal resonator and it can vary significantly
            with the crystal manufacturer

       For CL1 and CL2, it is recommended to use high-quality external ceramic capacitors in the
       5 pF to 25 pF range (typ.), designed for high-frequency applications, and selected to match
       the requirements of the crystal or resonator (see Figure 21). CL1 and CL2 are usually the
       same size. The crystal manufacturer typically specifies a load capacitance which is the
       series combination of CL1 and CL2. PCB and MCU pin capacitance must be included (10 pF
       can be used as a rough estimate of the combined pin and board capacitance) when sizing
       CL1 and CL2. Refer to the application note AN2867 "Oscillator design guide for ST
       microcontrollers" available from the ST website www.st.com.

       Figure 21. Typical application with an 8 MHz crystal

       Resonator with             8 MH z     OSC_IN                Bias            fHS E
       integrated capacitors      resonator                 RF  controlled  STM32F10xxx

                             CL1   REXT(1)   OSC_OU T              gain

                             CL2

                                                                                              ai14128b

       1. REXT value depends on the crystal characteristics.

       Low-speed external clock generated from a crystal/ceramic resonator

       The low-speed external (LSE) clock can be supplied with a 32.768 kHz crystal/ceramic
       resonator oscillator. All the information given in this paragraph are based on characterization
       results obtained with typical external components specified in Table 22. In the application,
       the resonator and the load capacitors have to be placed as close as possible to the oscillator
       pins in order to minimize output distortion and startup stabilization time. Refer to the crystal

46/85                                Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                              Electrical characteristics

          resonator manufacturer for more details on the resonator characteristics (frequency,
          package, accuracy).

          Table 22. LSE oscillator characteristics (fLSE = 32.768 kHz)(1)

          Symbol                 Parameter                         Conditions         Min Typ Max Unit

          RF      Feedback resistor                                                          5  M

                  Recommended load capacitance

          C(2)    versus equivalent serial                         RS = 30 K                    15 pF

                  resistance of the crystal (RS)(3)

          I2      LSE driving current                              VDD = 3.3 V                  1.4 A
                                                                    VIN = VSS

          gm      Oscillator transconductance                                         5         A/V
                                                                                                  s
          tSU(LSE)(4) Startup time                                 VDD is stabilized         3

          1. Based on characterization, not tested in production.

          2. Refer to the note and caution paragraphs below the table, and to the application note AN2867 "Oscillator
               design guide for ST microcontrollers".

          3. The oscillator selection can be optimized in terms of supply current using an high quality resonator with
               small RS value for example MSIV-TIN32.768 kHz. Refer to crystal manufacturer for more details

          4. tSU(LSE) is the startup time measured from the moment it is enabled (by software) to a stabilized
               32.768 kHz oscillation is reached. This value is measured for a standard crystal resonator and it can vary
               significantly with the crystal manufacturer

Note:     For CL1 and CL2 it is recommended to use high-quality ceramic capacitors in the 5 pF to
Caution:  15 pF range selected to match the requirements of the crystal or resonator. CL1 and CL2, are
          usually the same size. The crystal manufacturer typically specifies a load capacitance which
          is the series combination of CL1 and CL2.
          Load capacitance CL has the following formula: CL = CL1 x CL2 / (CL1 + CL2) + Cstray where
          Cstray is the pin capacitance and board or trace PCB-related capacitance. Typically, it is
          between 2 pF and 7 pF.

          To avoid exceeding the maximum value of CL1 and CL2 (15 pF) it is strongly recommended
          to use a resonator with a load capacitance CL  7 pF. Never use a resonator with a load
          capacitance of 12.5 pF.
          Example: if you choose a resonator with a load capacitance of CL = 6 pF, and Cstray = 2 pF,
          then CL1 = CL2 = 8 pF.

          Figure 22. Typical application with a 32.768 kHz crystal

          Resonator with                                                               fLSE
          integrated capacitors                                                 STM32F10xxx

                          CL1

                                              OSC32_IN

                                 32.768 KH z            RF            Bias
                                 resonator                         controlled

                                                                      gain

                                                   OSC32_OU T
                  CL2

                                                                                                ai14129b

                                     Doc ID 13586 Rev 13                                        47/85
Electrical characteristics                                               STM32F101x8, STM32F101xB

5.3.7  Internal clock source characteristics

       The parameters given in Table 23 are derived from tests performed under the ambient
       temperature and VDD supply voltage conditions summarized in Table 8.

       High-speed internal (HSI) RC oscillator

       Table 23. HSI oscillator characteristics(1)

       Symbol               Parameter                      Conditions          Min Typ Max Unit

       fHSI         Frequency                                                        8                            MHz

                                          User-trimmed with the RCC_CR                    1(3)                    %
                                          register(2)

                    Accuracy of the HSI                    TA = 40 to 105 C   2        2.5 %
                                                           TA = 10 to 85 C   1.5
       ACCHSI       oscillator            Factory-         TA = 0 to 70 C     1.3       2.2 %
       tsu(HSI)(4)                        calibrated(4)    TA = 25 C          1.1
                                                                                          2                       %
                                                                                 1
                                                                                          1.8 %

                    HSI oscillator                                                        2 s
                    startup time

       IDD(HSI)(4)  HSI oscillator power                                             80 100 A
                    consumption

       1. VDD = 3.3 V, TA = 40 to 105 C unless otherwise specified.
       2. Refer to application note AN2868 "STM32F10xxx internal RC oscillator (HSI) calibration" available from

            the ST website www.st.com.

       3. Guaranteed by design, not tested in production.

       4. Based on characterization, not tested in production.

       Low-speed internal (LSI) RC oscillator

       Table 24. LSI oscillator characteristics (1)

       Symbol                       Parameter                       Min        Typ   Max        Unit
                                                                                40
       fLSI(2)      Frequency                                       30               60         kHz
                                                                               0.65
       tsu(LSI)(3) LSI oscillator startup time                                       85         s

       IDD(LSI)(3) LSI oscillator power consumption                                  1.2        A

       1. VDD = 3 V, TA = 40 to 85 C unless otherwise specified.
       2. Based on characterization, not tested in production.

       3. Guaranteed by design, not tested in production.

       Wakeup time from low-power mode

       The wakeup times given in Table 25 are measured on a wakeup phase with an 8-MHz HSI
       RC oscillator. The clock source used to wake up the device depends from the current
       operating mode:
        Stop or Standby mode: the clock source is the RC oscillator
        Sleep mode: the clock source is the clock that was set before entering Sleep mode.

48/85                                  Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                 Electrical characteristics

       All timings are derived from tests performed under the ambient temperature and VDD supply
       voltage conditions summarized in Table 8.

       Table 25. Low-power mode wakeup timings

       Symbol                             Parameter                             Typ     Unit

       tWUSLEEP(1)        Wakeup from Sleep mode                                1.8     s

       tWUSTOP(1)         Wakeup from Stop mode (regulator in run mode)         3.6

                                                                                        s

                          Wakeup from Stop mode (regulator in low-power mode)   5.4

       tWUSTDBY(1)        Wakeup from Standby mode                              50      s

       1. The wakeup times are measured from the wakeup event to the point at which the user application code
            reads the first instruction.

5.3.8  PLL characteristics
5.3.9
       The parameters given in Table 26 are derived from tests performed under the ambient
       temperature and VDD supply voltage conditions summarized in Table 8.

       Table 26. PLL characteristics

       Symbol                  Parameter                      Min(1)     Value  Max(1)  Unit
                                                                          Typ

                    PLL input clock(2)                            1      8.0    25      MHz
                    PLL input clock duty cycle
       fPLL_IN                                                    40            60                             %

       fPLL_OUT     PLL multiplier output clock                   16            36      MHz
       tLOCK        PLL lock time
       Jitter       Cycle-to-cycle jitter                                       200     s

                                                                                300     ps

       1. Based on device characterization, not tested in production.

       2. Take care of using the appropriate multiplier factors so as to have PLL input clock values compatible with
            the range defined by fPLL_OUT.

       Memory characteristics

       Flash memory

       The characteristics are given at TA = 40 to 85 C unless otherwise specified.

       Table 27. Flash memory characteristics

       Symbol       Parameter                     Conditions          Min(1) Typ Max(1) Unit

        tprog    16-bit programming time        TA40 to +85 C          40 52.5 70 s
       tERASE    Page (1 KB) erase time         TA 40 to +85 C
                 Mass erase time                TA 40 to +85 C         20            40 ms
         tME
                                                                         20            40 ms

                               Doc ID 13586 Rev 13                                                             49/85
Electrical characteristics                                              STM32F101x8, STM32F101xB

        Table 27. Flash memory characteristics (continued)

        Symbol              Parameter                       Conditions  Min(1) Typ Max(1) Unit

                                       Read mode                                       20 mA

                                       fHCLK = 36 MHz with 1 wait
                                       state, VDD = 3.3 V

        IDD Supply current             Write / Erase modes                             5 mA
                                       fHCLK = 36 MHz, VDD = 3.3 V

                                       Power-down mode / Halt,                         50 A
                                       VDD = 3.0 to 3.6 V

        Vprog Programming voltage                                           2          3.6  V

        1. Guaranteed by design, not tested in production.

        Table 28.  Flash memory endurance and data retention
         Symbol
                            Parameter                       Conditions  Min(1)  Value         Unit
                                                                                 Typ        kcycles
                                                                                       Max   Years

        NEND Endurance                 TA = 40 C to 85 C             10
        tRET Data retention
                                       TA = 85 C, 1 kcycle(2)          30

                                       TA = 55 C, 10 kcycle(2)         20

        1. Based on characterization not tested in production.

        2. Cycling performed over the whole temperature range.

5.3.10  EMC characteristics

        Susceptibility tests are performed on a sample basis during device characterization.

        Functional EMS (Electromagnetic susceptibility)

        While a simple application is executed on the device (toggling 2 LEDs through I/O ports). the
        device is stressed by two electromagnetic events until a failure occurs. The failure is
        indicated by the LEDs:
         Electrostatic discharge (ESD) (positive and negative) is applied to all device pins until

              a functional disturbance occurs. This test is compliant with the IEC 61000-4-2 standard.
         FTB: A Burst of Fast Transient voltage (positive and negative) is applied to VDD and

              VSS through a 100 pF capacitor, until a functional disturbance occurs. This test is
              compliant with the IEC 61000-4-4 standard.

        A device reset allows normal operations to be resumed.

        The test results are given in Table 29. They are based on the EMS levels and classes
        defined in application note AN1709.

50/85                                  Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                           Electrical characteristics

Table 29. EMS characteristics

Symbol                    Parameter                            Conditions          Level/Class

VFESD   Voltage limits to be applied on any I/O pin to  VDD 3.3 V, TA +25 C,            2B
        induce a functional disturbance                 fHCLK 36 MHz
                                                        conforms to IEC 61000-4-2

        Fast transient voltage burst limits to be       VDD3.3 V, TA +25 C,

VEFTB applied through 100 pF on VDD and VSS pins fHCLK 36 MHz                            4A

        to induce a functional disturbance              conforms to IEC 61000-4-4

Designing hardened software to avoid noise problems

EMC characterization and optimization are performed at component level with a typical
application environment and simplified MCU software. It should be noted that good EMC
performance is highly dependent on the user application and the software in particular.

Therefore it is recommended that the user applies EMC software optimization and pre
qualification tests in relation with the EMC level requested for his application.

Software recommendations

The software flowchart must include the management of runaway conditions such as:
Corrupted program counter
Unexpected reset
Critical Data corruption (control registers...)

Prequalification trials

Most of the common failures (unexpected reset and program counter corruption) can be
reproduced by manually forcing a low state on the NRST pin or the Oscillator pins for 1
second. To complete these trials, ESD stress can be applied directly on the device, over the
range of specification values. When unexpected behavior is detected, the software can be
hardened to prevent unrecoverable errors occurring (see application note AN1015).

Electromagnetic Interference (EMI)

The electromagnetic field emitted by the device is monitored while a simple application is
executed (toggling 2 LEDs through the I/O ports). This emission test is compliant with
IEC61967-2 standard which specifies the test board and the pin loading.

Table 30. EMI characteristics

Symbol Parameter          Conditions                  Monitored    Max vs. [fHSE/fHCLK]  Unit
                                                   frequency band         8/36 MHz

                                                0.1 MHz to 30 MHz          7

                          VDD 3.3 V, TA 25 C,  30 MHz to 130 MHz          8             dBV
                          LQFP100 package       130 MHz to 1GHz            13
SEMI    Peak level
                          compliant with

                          IEC 61967-2

                                                SAE EMI Level              3.5               -

                          Doc ID 13586 Rev 13                                                51/85
Electrical characteristics                                               STM32F101x8, STM32F101xB

5.3.11  Absolute maximum ratings (electrical sensitivity)

        Based on three different tests (ESD, LU) using specific measurement methods, the device is
        stressed in order to determine its performance in terms of electrical sensitivity.

        Electrostatic discharge (ESD)

        Electrostatic discharges (a positive then a negative pulse separated by 1 second) are
        applied to the pins of each sample according to each pin combination. The sample size
        depends on the number of supply pins in the device (3 parts (n+1) supply pins). This test
        conforms to the JESD22-A114/C101 standard.

        Table 31. ESD absolute maximum ratings

        Symbol              Ratings             Conditions                  Class  Maximum    Unit
                                                                                    value(1)

        VESD(HBM)  Electrostatic discharge     TA +25 C                    2      2000
                   voltage (human body model)  conforming to JESD22-A114                         V

        VESD(CDM)  Electrostatic discharge     TA +25 C                    II     500

                   voltage (charge device model) conforming to JESD22-C101

        1. Based on characterization results, not tested in production.

        Static latch-up

        Two complementary static tests are required on six parts to assess the latch-up
        performance:
         A supply overvoltage is applied to each power supply pin
         A current injection is applied to each input, output and configurable I/O pin

        These tests are compliant with EIA/JESD 78 IC latch-up standard.

        Table 32. Electrical sensitivities

        Symbol              Parameter                       Conditions                    Class
                                                                                         II level A
        LU         Static latch-up class TA +85 C conforming to JESD78A

5.3.12  I/O port characteristics

        General input/output characteristics

        Unless otherwise specified, the parameters given in Table 33 are derived from tests
        performed under the conditions summarized in Table 8. All I/Os are CMOS and TTL
        compliant.

52/85                                  Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                         Electrical characteristics

Table 33. I/O static characteristics

Symbol  Parameter                           Conditions           Min          Typ  Max                                    Unit

         Standard I/O input low level                               0.5           0.28 (VDD2)+0.8
VIL voltage                                                         0.5
                                                            0.41 (VDD2)+1.3       0.32 (VDD2)+0.75
         I/O FT(1) input low level voltage                   0.42 (VDD2)+1                                     V

         Standard I/O input high level                                                   VDD+0.5
         voltage
VIH I/O FT(1) input high level                                                               5.5
         voltage

        Standard IO Schmitt trigger                              200                                                      mV
        voltage hysteresis(2)

Vhys    IO FT Schmitt trigger voltage
        hysteresis(2)
                                                            5% VDD(3)                                                     mV

Ilkg Input leakage current (4)              VSS  VIN  VDD                          1
                                             Standard I/Os                                          A

                                                VIN = 5 V                          3
                                                  I/O FT

RPU     Weak pull-up equivalent             VIN VSS              30           40   50                                     k
        resistor(5)

RPD     Weak pull-down equivalent           VIN VDD              30           40   50                                     k
        resistor(5)

CIO I/O pin capacitance                                                       5                                           pF

1. FT = 5V tolerant. To sustain a voltage higher than VDD+0.5 the internal pull-up/pull-down resistors must be disabled.
2. Hysteresis voltage between Schmitt trigger switching levels. Based on characterization, not tested in production.
3. With a minimum of 100 mV.
4. Leakage could be higher than max. if negative current is injected on adjacent pins.
5. Pull-up and pull-down resistors are designed with a true resistance in series with a switchable PMOS/NMOS. This

   PMOS/NMOS contribution to the series resistance is minimum (~10% order).

        All I/Os are CMOS and TTL compliant (no software configuration required). Their
        characteristics cover more than the strict CMOS-technology or TTL parameters. The
        coverage of these requirements is shown in Figure 23 and Figure 24 for standard I/Os, and
        in Figure 25 and Figure 26 for 5 V tolerant I/Os.

                                            Doc ID 13586 Rev 13                                                           53/85
Electrical characteristics                                                                                STM32F101x8, STM32F101xB
Figure 23. Standard I/O input characteristics - CMOS port

              VIH/VIL (V)

                                     requirement  V  IH=0.65VDD          VIH=0.41(VDD-2)+11.7.13               1.96
                                                              11.5.59 9
                     CMOS  standard                                         1.71                                         Input range
                                                                                                                       not guaranteed
VIHmin 1.3                                                                  1.08                    1.08       1.25
                                                                                                                               VDD (V)
VILmax 0.8                                           11
                                                                                                                                       ai17277b
             0.7     CMOS standard requirement VIL=0.35VDD               VIL = 0.28(VDD2)+0.8

                  2                                  2.7                 3                     3.3        3.6

Figure 24. Standard I/O input characteristics - TTL port

              6)(6),6

7)(MIN                               44,REQUIREMENTS 6)( 6                                                             )NPUTRANGE
                                                                     6)(6$$

                                                                                                                       NOTGUARANTEED
                                                                                     6),6$$

7),MAX                                          44,REQUIREMENTS 6),6                                                

                                                                                                                       6$$6

                                                                                                                       AI

54/85                                                Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                                        Electrical characteristics
Figure 25. 5 V tolerant I/O input characteristics - CMOS port

     6)(6),6

                   #-/3STANDARDREQUIREMENTS6 )(6$$                                         6)(6$$
              
                                                                                                              
                                                                                                                    )NPUTRANGE

                                                                                                                    NOTGUARANTEED
            
                                                                                           6),6$$

                   #-/3STANDARDREQUIRMENT6),6$$

                                                                                                                                            6$$6

                                                                                                               
                                                                                                                                   6$$

                                                                                                                                                       AIB

Figure 26. 5 V tolerant I/O input characteristics - TTL port

6)(6),6

                       44,REQUIREMENT6)(6         6)(
6$$
                                                        
                       44,REQUIREMENTS6),6             6),
6$$

7)(MIN                                                                                                              )NPUTRANGE
7),MAX                                                                                                              NOTGUARANTEED

            

                                                                                                                    6$$6

                                                                                                                    AI

                 Output driving current

                 The GPIOs (general-purpose inputs/outputs) can sink or source up to 8 mA, and sink or
                 source up to 20 mA (with a relaxed VOL/VOH).

                 In the user application, the number of I/O pins which can drive current must be limited to
                 respect the absolute maximum rating specified in Section 5.2:

                  The sum of the currents sourced by all the I/Os on VDD, plus the maximum Run
                       consumption of the MCU sourced on VDD, cannot exceed the absolute maximum rating
                       IVDD (see Table 6).

                  The sum of the currents sunk by all the I/Os on VSS plus the maximum Run
                       consumption of the MCU sunk on VSS cannot exceed the absolute maximum rating
                       IVSS (see Table 6).

                         Doc ID 13586 Rev 13                                                                                       55/85
Electrical characteristics                                STM32F101x8, STM32F101xB

       Output voltage levels

       Unless otherwise specified, the parameters given in Table 34 are derived from tests
       performed under the ambient temperature and VDD supply voltage conditions summarized
       in Table 8. All I/Os are CMOS and TTL compliant.

       Table 34. Output voltage characteristics

       Symbol               Parameter                     Conditions           Min Max Unit

       VOL(1)   Output Low level voltage for an I/O pin   TTL port,                     0.4
                when 8 pins are sunk at the same time

                                                               IIO = +8 mA,                                        V
                                                          2.7 V < VDD < 3.6 V
       VOH(2)   Output High level voltage for an I/O pin                       VDD0.4

                when 8 pins are sourced at the same time

       VOL(1)   Output low level voltage for an I/O pin   CMOS port                     0.4
                when 8 pins are sunk at the same time                                              V

                Output high level voltage for an I/O pin  IIO = +8 mA
                when 8 pins are sourced at the same time
       VOH(2)                                             2.7 V < VDD < 3.6 V  2.4

       VOL(1)   Output low level voltage for an I/O pin   IIO = +20 mA(3)               1.3
                when 8 pins are sunk at the same time                                              V

       VOH (2)  Output high level voltage for an I/O pin  2.7 V < VDD < 3.6 V  VDD1.3
                when 8 pins are sourced at the same time

       VOL(1)   Output low level voltage for an I/O pin   IIO = +6 mA(3)                0.4
                when 8 pins are sunk at the same time                                              V

       VOH(2)   Output high level voltage for an I/O pin  2 V < VDD < 2.7 V    VDD0.4
                when 8 pins are sourced at the same time

       1. The IIO current sunk by the device must always respect the absolute maximum rating specified in Table 6
            and the sum of IIO (I/O ports and control pins) must not exceed IVSS.

       2. The IIO current sourced by the device must always respect the absolute maximum rating specified in
            Table 6 and the sum of IIO (I/O ports and control pins) must not exceed IVDD.

       3. Based on characterization data, not tested in production.

56/85                       Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                 Electrical characteristics

Input/output AC characteristics

The definition and values of input/output AC characteristics are given in Figure 27 and
Table 35, respectively.

Unless otherwise specified, the parameters given in Table 35 are derived from tests
performed under the ambient temperature and VDD supply voltage conditions summarized
in Table 8.

Table 35. I/O AC characteristics(1)

MODEx      Symbol         Parameter                      Conditions                              Max Unit

[1:0] bit
value(1)

           fmax(IO)out Maximum frequency(2)              CL = 50 pF, VDD = 2 V to 3.6 V          2 MHz

10         tf(IO)out      Output high to low level fall                                          125(3)
                          time

                                                         CL = 50 pF, VDD = 2 V to 3.6 V                  ns

           tr(IO)out      Output low to high level rise                                          125(3)
                          time

           fmax(IO)out Maximum frequency(2)              CL= 50 pF, VDD = 2 V to 3.6 V           10 MHz

01         tf(IO)out      Output high to low level fall                                          25(3)
                          time

           tr(IO)out                                              CL= 50 pF, VDD = 2 V to 3.6 V             ns
                          Output low to high level rise                                          25(3)
                          time

           Fmax(IO)out Maximum Frequency(2)              CL= 30 pF, VDD = 2.7 V to 3.6 V 50 MHz
                                                         CL = 50 pF, VDD = 2.7 V to 3.6 V 30 MHz

                                                         CL = 50 pF, VDD = 2 V to 2.7 V 20 MHz

                                                         CL = 30 pF, VDD = 2.7 V to 3.6 V 5(3)

11         tf(IO)out      Output high to low level fall  CL = 50 pF, VDD = 2.7 V to 3.6 V        8(3)
                          time

                                                         CL = 50 pF, VDD = 2 V to 2.7 V 12(3) ns
                                                         CL = 30 pF, VDD = 2.7 V to 3.6 V 5(3)

           tr(IO)out      Output low to high level rise  CL = 50 pF, VDD = 2.7 V to 3.6 V        8(3)
                          time

                                                         CL = 50 pF, VDD = 2 V to 2.7 V 12(3)

                          Pulse width of external

-          tEXTIpw signals detected by the                                                       10 ns

                          EXTI controller

1. The I/O speed is configured using the MODEx[1:0] bits. Refer to the STM32F10xxx reference manual for a
     description of GPIO Port configuration register.

2. The maximum frequency is defined in Figure 27.

3. Guaranteed by design, not tested in production.

                          Doc ID 13586 Rev 13                                                            57/85
Electrical characteristics                                               STM32F101x8, STM32F101xB

        Figure 27. I/O AC characteristics definition

                                                               90%  10%
                                                        50%
                                                   10%                   50%
                                                                               90%

                            EXT ERNAL  tr(I O)out                                  tr(I O)out
                            O UTP UT                                T
                            ON 50pF

                            Maximum fr equency is achieved if (tr + tf) 2/3) T and if the duty cycle is (45-55%)
                                                                    when loaded by 50pF

                                                                                                                  ai14131

5.3.13  NRST pin characteristics

        The NRST pin input driver uses CMOS technology. It is connected to a permanent pull-up
        resistor, RPU (see Table 33).

        Unless otherwise specified, the parameters given in Table 36 are derived from tests
        performed under the ambient temperature and VDD supply voltage conditions summarized
        in Table 8.

        Table 36. NRST pin characteristics

        Symbol                         Parameter                    Conditions Min Typ                            Max Unit

        VIL(NRST)(1) NRST Input low level voltage                        0.5                          0.8
        VIH(NRST)(1) NRST Input high level voltage                         2                                        V

                                                                                                    VDD+0.5

        Vhys(NRST)          NRST Schmitt trigger voltage                                       200                         mV
                            hysteresis

        RPU                 Weak pull-up equivalent resistor(2) VIN VSS  30                    40                 50       k

        VF(NRST)(1) NRST Input filtered pulse                                                                     100      ns

        VNF(NRST)(1) NRST Input not filtered pulse                       300                                               ns

        1. Guaranteed by design, not tested in production.

        2. The pull-up is designed with a true resistance in series with a switchable PMOS. This PMOS contribution to

           . the series resistance must be minimum (~10% order)

        Figure 28. Recommended NRST pin protection

                    External                       VDD
                    reset circuit(1)

                                       NRST(2)     RPU                         Internal reset
                                                                    Filter

                            0.1 F

                                                                         STM32F10x

                                                                                                    ai14132d

        1. The reset network protects the device against parasitic resets.
        2. The user must ensure that the level on the NRST pin can go below the VIL(NRST) max level specified in

             Table 36. Otherwise the reset will not be taken into account by the device.

58/85                                  Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                               Electrical characteristics

5.3.14  TIM timer characteristics
5.3.15
        The parameters given in Table 37 are guaranteed by design.

        Refer to Section 5.3.12: I/O port characteristics for details on the input/output alternate
        function characteristics (output compare, input capture, external clock, PWM output).

        Table 37. TIMx(1) characteristics

        Symbol            Parameter                  Conditions         Min                  Max         Unit

        tres(TIM) Timer resolution time              fTIMxCLK = 36 MHz    1                              tTIMxCLK
                                                                        27.8                                ns

        fEXT    Timer external clock                                    0                    fTIMxCLK/2    MHz
                frequency on CH1 to CH4 fTIMxCLK = 36 MHz               0                         18       MHz
                                                                                                  16
        ResTIM Timer resolution                                                                             bit
                                                                                               65536     tTIMxCLK
                        16-bit counter clock period                                 1           1820
        tCOUNTER when internal clock is              fTIMxCLK = 36 MHz 0.0278                               s
                                                                                                         tTIMxCLK
                        selected
                                                                                                             s
        tMAX_COUNT Maximum possible count            fTIMxCLK = 36 MHz                 65536 65536
                                                                                             119.2

        1. TIMx is used as a general term to refer to the TIM1, TIM2, TIM3 and TIM4 timers.

        Communications interfaces

        I2C interface characteristics

        Unless otherwise specified, the parameters given in Table 38 are derived from tests
        performed under the ambient temperature, fPCLK1 frequency and VDD supply voltage
        conditions summarized in Table 8.

        The STM32F101xx medium-density access line I2C interface meets the requirements of the
        standard I2C communication protocol with the following restrictions: the I/O pins SDA and
        SCL are mapped to are not "true" open-drain. When configured as open-drain, the PMOS
        connected between the I/O pin and VDD is disabled, but is still present.
        The I2C characteristics are described in Table 38. Refer also to Section 5.3.12: I/O port
        characteristics for more details on the input/output alternate function characteristics (SDA
        and SCL).

                                 Doc ID 13586 Rev 13                                                     59/85
Electrical characteristics                                       STM32F101x8, STM32F101xB

       Table 38. I2C characteristics

                                                           Standard mode I2C(1) Fast mode I2C(1)(2)

           Symbol                   Parameter                                                                         Unit

                                                           Min   Max                           Min    Max

           tw(SCLL)  SCL clock low time                    4.7                                 1.3
           tw(SCLH)  SCL clock high time
           tsu(SDA)  SDA setup time                                                                                    s
           th(SDA)   SDA data hold time
            tr(SDA)                                        4.0                                 0.6
            tr(SCL)  SDA and SCL rise time
            tf(SDA)                                        250                                 100
            tf(SCL)  SDA and SCL fall time
            th(STA)                                        0(3)                                0(4)   900(3)
                     Start condition hold time
           tsu(STA)  Repeated Start condition setup              1000 20+0.1Cb 300                                     ns
                     time
                                                                 300                                  300

                                                           4.0                                 0.6

                                                                                                                       s

                                                           4.7                                 0.6

           tsu(STO) Stop condition setup time              4.0                                 0.6                     s

       tw(STO:STA)   Stop to Start condition time (bus     4.7                                 1.3                     s
                     free)

           Cb        Capacitive load for each bus line           400                                  400 pF

       1. Guaranteed by design, not tested in production.

       2.  fPCLK1  must be higher   than 2 MHz to achieve  standard mode I2C frequencies. It   must   be higher than
           4 MHz   to achieve fast  mode I2C frequencies.  It must be a multiple of 10 MHz to  reach  the 400 kHz

           maximum I2C fast mode clock.

       3. The maximum hold time of the Start condition has only to be met if the interface does not stretch the low
            period of SCL signal.

       4. The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge the
            undefined region of the falling edge of SCL.

60/85                                    Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                    Electrical characteristics

Figure 29. I2C bus AC waveforms and measurement circuit(1)

                                    VDD       VDD

                               4 .7 k 4 .7 k       100           STM32F10x
                                                   100           SDA
           IC bus                                               SCL

                                                                            Start repeated

           Start

                                                                 tsu(STA)                     Start

  SD A                     tr(SDA)            tsu(SDA)                                      tsu(STO:STA)
tf(SDA)

                  th(STA)           tw(SCLL)            th(SDA)             Stop

SCL                            tr(SCL)                  tf(SCL)                     tsu(STO)
     tw(SCLH)

                                                                                              ai14133d

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

Table 39.  SCL frequency (fPCLK1= 36 MHz, VDD = 3.3 V)(1)(2)

                  fSCL (kHz)                                       I2C_CCR value
                                                                     RP = 4.7 k

                          400                                               0x801E

                          300                                               0x8028

                          200                                               0x803C

                          100                                               0x00B4

                          50                                                0x0168

                          20                                                0x0384

1. RP = External pull-up resistance, fSCL = I2C speed,

2. For speeds around 200 kHz, the tolerance on the achieved speed is of 5%. For other speed ranges, the
     tolerance on the achieved speed 2%. These variations depend on the accuracy of the external
     components used to design the application.

                                    Doc ID 13586 Rev 13                                              61/85
Electrical characteristics                                         STM32F101x8, STM32F101xB

       SPI interface characteristics

       Unless otherwise specified, the parameters given in Table 40 are derived from tests
       performed under the ambient temperature, fPCLKx frequency and VDD supply voltage
       conditions summarized in Table 8.

       Refer to Section 5.3.12: I/O port characteristics for more details on the input/output alternate
       function characteristics (NSS, SCK, MOSI, MISO).

       Table 40. SPI characteristics(1)

       Symbol               Parameter                  Conditions                Min      Max Unit

         fSCK          SPI clock frequency       Master mode                         0      18
       1/tc(SCK)                                 Slave mode                          0                 MHz

         tr(SCK)       SPI clock rise and fall   Capacitive load: C = 30 pF      4 tPCLK     18
         tf(SCK)       time                                                         73        8
                       NSS setup time            Slave mode                         50
       tsu(NSS)(2)     NSS hold time             Slave mode                          1      60
        th(NSS)(2)                               Master mode, fPCLK = 36 MHz,        5
                       SCK high and low time     presc = 4                           1                  ns
       tw(SCKH)(2)                               SPI1                                1      55
       tw(SCKL)(2)                               SPI2                                5    4 tPCLK
                                                                                     3      25
       tsu(MI) (2)     Data input setup time                                         0        3
                       Master mode                                                   0
                                                                                    10
       tsu(SI)(2)      Data input setup time
                       Slave mode                                                   25
                                                                                     4
       th(MI) (2)      Data input hold time      SPI1
                       Master mode               SPI2

       th(SI)(2)       Data input hold time
                       Slave mode

       ta(SO)(2)(3)    Data output access time   Slave mode, fPCLK = 36 MHz,
                                                 presc = 4
       tdis(SO)(2)(4)  Data output disable time
       tv(SO) (2)(1)   Data output valid time    Slave mode, fPCLK = 24 MHz
                                                 Slave mode

                                                 Slave mode (after enable edge)

       tv(MO)(2)(1) Data output valid time       Master mode (after enable
                                                 edge)

       th(SO)(2)       Data output hold time     Slave mode (after enable edge)
       th(MO)(2)
                                                 Master mode (after enable
                                                 edge)

       1. Remapped SPI1 characteristics to be determined.

       2. Based on characterization, not tested in production.

       3. Min time is for the minimum time to drive the output and the max time is for the maximum time to validate
            the data.

       4. Min time is for the minimum time to invalidate the output and the max time is for the maximum time to put
            the data in Hi-Z

62/85                                  Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                         Electrical characteristics

Figure 30. SPI timing diagram - slave mode and CPHA = 0

           NSS input                           tc(SCK)

            CPHA= 0                  tSU(NSS)                                                    th(NSS)
            CPOL=0
SCK Input   CPHA= 0   tw(SCKH)
            CPOL=1    tw(SCKL)

           ta(SO)                       tv(SO)             th(SO)                                tr(SCK)  tdis(SO)
                                       MS B O UT        BI T6 OUT                                tf(SCK)
              MISO
           OUT P UT                       M SB IN        B I T1 IN                               LSB OUT
                                             th(SI)
              MOSI    tsu(SI)
             I NPUT
                                                                                                 LSB IN

                                                                                                                    ai14134c

Figure 31. SPI timing diagram - slave mode and CPHA = 1(1)

           NSS input                                                  tc(SCK)                    th(NSS)
                           tSU(NSS)
                                                              tv(SO)
SCK Input  CPHA=1     tw(SCKH)                    MS B O UT
           CPOL=0     tw(SCKL)
                                                                th(SI)
           CPHA=1                              M SB IN
           CPOL=1

                      ta(SO)                                                             th(SO)  tr(SCK)  tdis(SO)
                                                                                   BI T6 OUT     tf(SCK)

              MISO                                                             B I T1 IN                  LSB OUT
           OUT P UT
                              tsu(SI)
              MOSI
             I NPUT                                                                              LSB IN

                                                                                                                    ai14135

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

                                                        Doc ID 13586 Rev 13                                         63/85
Electrical characteristics                                               STM32F101x8, STM32F101xB

Figure 32. SPI timing diagram - master mode(1)

                            High  tc(SCK)

SCK Input  NSS input

             CPHA= 0
             CPOL=0
             CPHA= 0
             CPOL=1

SCK Input  CPHA=1
           CPOL=0
           CPHA=1  tsu(MI)          tw(SCKH)                               tr(SCK)
           CPOL=1                   tw(SCKL)                               tf(SCK)
                                                        BI T6 IN
            MISO                      MS BIN                                    LSB IN
           INP UT                           th(MI)  B I T1 OUT
                                                          th(MO)         LSB OUT
            MOSI                  M SB OUT
           OUTU T                       tv(MO)

                                                                                        ai14136

1. Measurement points are done at CMOS levels: 0.3VDD and 0.7VDD.

64/85                                               Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                             Electrical characteristics

5.3.16    12-bit ADC characteristics

Note:     Unless otherwise specified, the parameters given in Table 41 are derived from tests
          performed under the ambient temperature, fPCLK2 frequency and VDDA supply voltage
          conditions summarized in Table 8.

          It is recommended to perform a calibration after each power-up.

Table 41. ADC characteristics

Symbol    Parameter                     Conditions            Min               Typ Max Unit

VDDA      Power supply                                        2.4                  3.6                                 V
VREF+     Positive reference voltage
          Current on the VREF input                           2.4                  VDDA                                V
IVREF     pin
          ADC clock frequency                                                   160(1) 220(1)                          A
fADC
fS(2)    Sampling rate                                                0.6           14              MHz
                                                                      0.05            1              MHz
fTRIG(2) External trigger frequency        fADC = 14 MHz                            823              kHz
                                                              0 (VSSA or VREF-       17             1/fADC
VAIN Conversion voltage range(3)        See Equation 1 and     tied to ground)
                                        Table 42 for details                       VREF+               V

RAIN(2) External input impedance           fADC = 14 MHz                           50                                  k
                                           fADC = 14 MHz
RADC(2) Sampling switch resistance         fADC = 14 MHz                           1                                   k
                                           fADC = 14 MHz
CADC(2)   Internal sample and hold         fADC = 14 MHz                           8                                   pF
          capacitor

tCAL(2) Calibration time                                             5.9                              s
                                                                                                    1/fADC
                                                                     83
                                                                                                      s
tlat(2)   Injection trigger conversion                                             0.214            1/fADC
          latency                                                                   3(4)
                                                                                                      s
tlatr(2)  Regular trigger conversion                                               0.143            1/fADC
          latency                                                                   2(4)
                                                                                                      s
   tS(2) Sampling time                                        0.107                17.1             1/fADC
tSTAB(2) Power-up time
                                                              1.5                  239.5              s
                                                                                                      s
                                                              0                 0  1
                                                                                                    1/fADC
                                                              1                    18

tCONV(2)  Total conversion time                               14 to 252 (tS for sampling +12.5 for
          (including sampling time)                           successive approximation)

1. Based on characterization results, not tested in production.
2. Guaranteed by design, not tested in production.
3. VREF+ can be internally connected to VDDA and VREF- can be internally connected to VSSA, depending on the package.

     Refer to Section 3: Pinouts and pin description for further details.
4. For external triggers, a delay of 1/fPCLK2 must be added to the latency specified in Table 41.

                                        Doc ID 13586 Rev 13                                                            65/85
Electrical characteristics                                                                                   STM32F101x8, STM32F101xB

       Equation 1: RAIN max formula:
                  ----------------------------T----S-----------------------------
       RAIN       fADC  CADC  ln 2N + 2                                              RADC

       The formula above (Equation 1) is used to determine the maximum external impedance allowed for an
       error below 1/4 of LSB. Here N = 12 (from 12-bit resolution).

       Table 42. RAIN max for fADC = 14 MHz(1)

                  Ts (cycles)                                                               tS (s)                RAIN max (k)

       1.5                             0.11                                                                  0.4
                                                                                                             5.9
       7.5                             0.54                                                                  11.4
                                                                                                             25.2
       13.5                            0.96                                                                  37.2
                                                                                                             50
       28.5                            2.04                                                                  NA
                                                                                                             NA
       41.5                            2.96

       55.5                            3.96

       71.5                            5.11

       239.5                           17.1

       1. Guaranteed by design, not tested in production.

       Table 43.  ADC accuracy - limited test conditions(1) (2)
        Symbol
                            Parameter                                                       Test conditions        Typ Max(3) Unit

       ET Total unadjusted error                                                      fPCLK2 = 28 MHz,             1.3   2
       EO Offset error                                                                fADC = 14 MHz, RAIN < 10 k,   1   1.5
       EG Gain error                                                                  VDDA = 3 V to 3.6 V          0.5  1.5 LSB
       ED Differential linearity error                                                TA = 25 C                   0.7   1
       EL Integral linearity error                                                    Measurements made after      0.8  1.5
                                                                                      ADC calibration

       1. ADC DC accuracy values are measured after internal calibration.

       2. ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
            robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
            being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
            standard analog pins which may potentially inject negative current.
            Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.12 does not
            affect the ADC accuracy.

       3. Based on characterization, not tested in production.

66/85                                  Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                     Electrical characteristics

Table 44.         ADC accuracy(1) (2) (3)                       Test conditions              Typ Max(4) Unit
Symbol                  Parameter

ET Total unadjusted error                                                                     2   5
EO Offset error                                                                              1.5
EG Gain error                                      fPCLK2 = 28 MHz,                          1.5  2.5
ED Differential linearity error                    fADC = 14 MHz, RAIN < 10 k,                1
EL Integral linearity error                                                                  1.5  3    LSB
                                                   VDDA = 2.4 V to 3.6 V
                                                                                                   2
                                                   Measurements made after
                                                   ADC calibration

                                                                                                   3

1. ADC DC accuracy values are measured after internal calibration.

2. Better performance could be achieved in restricted VDD, frequency, VREF and temperature ranges.

3. ADC Accuracy vs. Negative Injection Current: Injecting negative current on any of the standard (non-
     robust) analog input pins should be avoided as this significantly reduces the accuracy of the conversion
     being performed on another analog input. It is recommended to add a Schottky diode (pin to ground) to
     standard analog pins which may potentially inject negative current.
     Any positive injection current within the limits specified for IINJ(PIN) and IINJ(PIN) in Section 5.3.12 does not
     affect the ADC accuracy.

4. Based on characterization, not tested in production.

Figure 33. ADC accuracy characteristics

           [1LSBIDEAL  =VREF+  (or  VDDA depending  on          package)]
                         4096        4096

                                                                               EG            (1) Example of an actual transfer curve
                                                                                             (2) The ideal transfer curve
4095                                          (2)               (3)                          (3) End point correlation line
4094                                ET                                    (1)
4093                                                                                         ET=Total Unadjusted Error: maximum deviation
              EO                    EL                                                       between the actual and the ideal transfer curves.
     7                                                                                       EO=Offset Error: deviation between the first actual
     6                                                      ED                               transition and the first ideal one.
     5                              1 LSBIDEAL                                               EG=Gain Error: deviation between the last ideal
     4                                                                                       transition and the last actual one.
     3                                                                                       ED=Differential Linearity Error: maximum deviation
     2                                                                                       between actual steps and the ideal one.
     1                                                                                       EL=Integral Linearity Error: maximum deviation
                                                                                             between any actual transition and the end point
                                                                                             correlation line.

        0     1234567                                           4093 4094 4095 4096
                                                                                       VDDA
        VSSA                                                                                             ai14395b

                                    Doc ID 13586 Rev 13                                                  67/85
Electrical characteristics                                                STM32F101x8, STM32F101xB

       Figure 34. Typical connection diagram using the ADC

                            RAIN(1) AINx   VDD                                              STM32F10xxx
                                                   VT
                                                  0.6 V                   Sample and hold ADC
                                                                          converter
                                                   VT
                                                  0.6 V                   RADC(1) 12-bit
                                                                                         converter

       VAIN                                                               CADC(1)

                            Cparasitic                    IL1 A

                                                                                                                                                    ai14139d

       1. Refer to Table 41 for the values of RAIN, RADC and CADC.
       2. Cparasitic represents the capacitance of the PCB (dependent on soldering and PCB layout quality) plus the

            pad capacitance (roughly 7 pF). A high Cparasitic value will downgrade conversion accuracy. To remedy
            this, fADC should be reduced.

       General PCB design guidelines

       Power supply decoupling should be performed as shown in Figure 35 or Figure 36,
       depending on whether VREF+ is connected to VDDA or not. The 10 nF capacitors should be
       ceramic (good quality). They should be placed them as close as possible to the chip.

       Figure 35. Power supply and reference decoupling (VREF+ not connected to VDDA)

                                                                   STM32F10xxx

                                                                V REF+

                            1 F // 10 nF                       V DDA
                                                                V SSA/V REF-
                                           1 F // 10 nF

                                                                                   ai14380b

       1. VREF+ and VREF- inputs are available only on 100-pin packages.

68/85                                      Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                        Electrical characteristics

        Figure 36. Power supply and reference decoupling (VREF+ connected to VDDA)

                                                               STM32F10xxx
                                                           VREF+/VDDA

                                      1 F // 10 nF

                                                           VREF/VSSA

                                                                                                ai14381b

5.3.17  1. VREF+ and VREF- inputs are available only on 100-pin packages.

        Temperature sensor characteristics

        Table 45. TS characteristics

        Symbol            Parameter                                        Min Typ              Max Unit

            TL(1)      VSENSE linearity with temperature                        1               2         C
        Avg_Slope(1)   Average slope
                       Voltage at 25C                                     4.0  4.3             4.6 mV/C
            V25(1)
           tSTART(2)   Startup time                                        1.34 1.43            1.52      V
                       ADC sampling time when reading the
        TS_temp(3)(2)  temperature                                         4                    10        s

                                                                                                17.1      s

        1. Guaranteed by characterization, not tested in production.
        2. Guaranteed by design, not tested in production.
        3. Shortest sampling time can be determined in the application by multiple iterations.

                          Doc ID 13586 Rev 13                                                             69/85
Package characteristics                       STM32F101x8, STM32F101xB

6      Package characteristics

6.1    Package mechanical data

       In order to meet environmental requirements, ST offers these devices in different grades of
       ECOPACK packages, depending on their level of environmental compliance. ECOPACK

       specifications, grade definitions and product status are available at: www.st.com.
       ECOPACK is an ST trademark.

70/85                    Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                                                                   Package characteristics

Figure 37. VFQFPN48 7 x 7 mm, 0.5 mm pitch, package Figure 38. Recommended footprint

              outline(1)                                                                                                                   (dimensions in mm)(1)(2)(3)

     Seating                                                                         A1
      Plane                                                                               A2
                                                                                                A
         C                                                                                                ddd C

                                                                                                                                                                                   0.75
                                                                                                                                           5.80

     E2                                                     D                                                                         48                                             37
         b                           e                                                                                         1                                                        36
              A3
                              37                                                        Pin no. 1 ID                                                              5.60
                  36                                                                     R = 0.20

                                                                      48                                                 0.20                             5.60
                                                                                  1                              5.80
                                                                                                                                           6.20
                                                                                     L                                   0.30                               6.20
                                                                                       e
                                                                                                                               12                                         25                0.55
                                                                                                 E                                     13                         24

                      25                                                          12                                                               0.50
                                   24                                 13                                                                   7.30

     Bottom View                                                                     L                                                                            ai15799

                                              b                                         V0_ME
                                                  D2

1. Drawing is not to scale.

2. The back-side pad is not internally connected to the VSS or VDD power pads.
3. There is an exposed die pad on the underside of the VFQFPN package. It should be soldered to the PCB. All leads should

     also be soldered to the PCB. It is recommended to connect it to VSS.

Table 46. VFQFPN48 7 x 7 mm, 0.5 mm pitch, package mechanical data

                                                               millimeters                                                                 inches(1)

    Symbol

                                       Min                     Typ                      Max                      Min                       Typ                    Max

A                                      0.800                   0.900                    1.000                    0.0315                    0.0354                 0.0394

A1                                                             0.020                    0.050                                              0.0008                 0.0020

A2                                                             0.650                    1.000                                              0.0256                 0.0394

A3                                                             0.250                                                                       0.0098

b                                      0.180                   0.230                    0.300                    0.0071                    0.0091                 0.0118

D                                      6.850                   7.000                    7.150                    0.2697                    0.2756                 0.2815

D2                                     2.250                   4.700                    5.250                    0.0886                    0.1850                 0.2067

E                                      6.850                   7.000                    7.150                    0.2697                    0.2756                 0.2815

E2                                     2.250                   4.700                    5.250                    0.0886                    0.1850                 0.2067

e                                      0.450                   0.500                    0.550                    0.0177                    0.0197                 0.0217

L                                      0.300                   0.400                    0.500                    0.0118                    0.0157                 0.0197

ddd                                                            0.080                                                                       0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                                      Doc ID 13586 Rev 13                                                                                                   71/85
Package characteristics                                                                          STM32F101x8, STM32F101xB

Figure 39. VFQFPN36 6 x 6 mm, 0.5 mm pitch, package Figure 40. Recommended footprint

                    outline(1)                                                                      (dimensions in mm)(1)(2)(3)

     Seating plane                                                        ddd C
             C

                                                                    A2 A

                                                                                                    4.30                                                1.00

                A3                           E2                 A1                                                  27                                             19
                            27            b         19                                                 28                                                                      18
                                                                                                                                                                                          0.50
                 28                                           18                                                                               4.10
                                                                                                                                                     4.10
                                                                                        4.30
                                                                                                                                 4.80

              e                                                                                     4.80
       D
                                                        D2

                                                                                             36                                                         10

                                                                                                                                                     9        0.75

                                                                                                 1

                    36                                  10                                                                0.30
                                                                                                    6.30

                                                                                                                                                              ai14870b

    Pin # 1 ID                  1                9

    R = 0.20                              E                         L

                                                                                 ZR_ME

1. Drawing is not to scale.

2. The back-side pad is not internally connected to the VSS or VDD power pads.
3. There is an exposed die pad on the underside of the VFQFPN package. It should be soldered to the PCB. All leads should

     also be soldered to the PCB.

Table 47. VFQFPN36 6 x 6 mm, 0.5 mm pitch, package mechanical data

                                                 millimeters                                        inches(1)

    Symbol

                                   Min           Typ                      Max           Min         Typ                                                  Max
                                                                                                                                                        0.0394
A                                  0.800         0.900                    1.000         0.0315      0.0354                                              0.0020
                                                                                                                                                        0.0394
A1                                               0.020                    0.050                     0.0008
                                                                                                                                                        0.0118
A2                                               0.650                    1.000                     0.0256                                              0.2411
                                                                                                                                                        0.1673
A3                                               0.250                                              0.0098                                              0.2411
                                                                                                                                                        0.1673
b                                  0.180         0.230                    0.300         0.0071      0.0091                                              0.0217
                                                                                                                                                        0.0295
D                                  5.875         6.000                    6.125         0.2313      0.2362

D2                                 1.750         3.700                    4.250         0.0689      0.1457

E                                  5.875         6.000                    6.125         0.2313      0.2362

E2                                 1.750         3.700                    4.250         0.0689      0.1457

e                                  0.450         0.500                    0.550         0.0177      0.0197

L                                  0.350         0.550                    0.750         0.0138      0.0217

ddd                                              0.080                                              0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

72/85                                                         Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                                                                                     Package characteristics

Figure 41. LQFP100, 14 x 14 mm, 100-pin low-profile                                                                         Figure 42. Recommended footprint(1)(2)
                 quad flat package outline(1)

                    D                                                                                         0.25 mm                                    75                             51
                    D1                                                                                        0.10 inch                               76                                            50
                   D3                                                                                     GAGE PLANE
                                                                                                                            16.7 14.3                              0.5
             75                    51                                                                                   k                                                           0.3
       76                                     50
                                                                                                   L
                                                                                                L1
                                                                                                C

b
                                                                                       E3 E1 E

                                                                                                                                    100                                     26

                                                                                                                                                                                                        1.2

                                                                                                                                    1                                   25

       100                                           26                                                                                                      12.3
                                                25
Pin 1           1                                                                                         ccc C
                        e
identification                                                                                  A1
                                                                                                A2
                                                                                                A                                                            16.7

                                                                                                                     1L_ME                                                                              ai14906

                                   SEATING PLANE C

1. Drawing is not to scale.
2. Dimensions are in millimeters.

Table 48.          LQPF100 14 x14 mm, 100-pin low-profile quad flat package mechanical data
     Symbol
                                                         millimeters                                                                                         inches(1)

                        Min                              Typ                                    Max                         Min                              Typ            Max

       A                                                                                        1.60                                                                    0.063

       A1               0.05                                                                    0.15                        0.002                                       0.0059

       A2               1.35                             1.40                                   1.45                        0.0531                           0.0551     0.0571

       b                0.17                             0.22                                   0.27                        0.0067                           0.0087     0.0106

       c                0.09                                                                    0.2                         0.0035                                      0.0079

       D           15.80                                 16.00                                  16.2                        0.622                            0.6299     0.6378

       D1          13.80                                 14.00                                  14.2                        0.5433                           0.5512     0.5591

       D3                                                12.00                                                                                               0.4724

       E           15.80                                 16.00                                  16.2                        0.622                            0.6299     0.6378

       E1          13.80                                 14.00                                  14.2                        0.5433                           0.5512     0.5591

       E3                                                12.00                                                                                               0.4724

       e                                                 0.50                                                                                                0.0197

       L                0.45                             0.60                                   0.75                        0.0177                           0.0236     0.0295

       L1                                                1.00                                                                                                0.0394

       k                0                               3.5                                   7                          0.0                             3.5           7.0

       ccc                                               0.08                                                                                                0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                                                                Doc ID 13586 Rev 13                                                                                     73/85
Package characteristics                                                                                           STM32F101x8, STM32F101xB

Figure 43. LQFP64 10 x 10 mm, 64 pin low-profile                                                     Figure 44. Recommended
                 quad flat package outline(1)                                                                           footprint(1)(2)

                                                                                     A                            48             33
                                                                                    A2
                                                                                                                                                 0.3
                                                                            A1

                                                                                                            49        0.5                32

E E1                                                                     b                             12.7 10.3

                                                                               e                                      10.3

                                                                                                  c         64                               17
                                                                         L1
                                                                                                                                                 1.2
                                                                                L
                                                                                             ai14398b             1              16

                                                        D1                                                            7.8
                                                         D
                                                                                                                      12.7
1. Drawing is not to scale.                                                                                                                                ai14909
2. Dimensions are in millimeters.

Table 49. LQFP64 10 x 10 mm, 64-pin low-profile quad flat package mechanical data

                                                            millimeters                                               inches(1)

Symbol

           Min                                              Typ          Max                           Min            Typ                    Max

       A                                                                 1.60                                                                0.0630

       A1  0.05                                                          0.15                          0.0020                                0.0059

       A2  1.35                                             1.40         1.45                          0.0531         0.0551                 0.0571

       b   0.17                                             0.22         0.27                          0.0067         0.0087                 0.0106

       c   0.09                                                          0.20                          0.0035                                0.0079

       D                                                    12.00                                                     0.4724

       D1                                                   10.00                                                     0.3937

       E                                                    12.00                                                     0.4724

       E1                                                   10.00                                                     0.3937

       e                                                    0.50                                                      0.0197

           0                                               3.5         7                            0             3.5                   7

       L   0.45                                             0.60         0.75                          0.0177         0.0236                 0.0295

       L1                                                   1.00                                                      0.0394

                                                                         Number of pins

       N                                                                                64

1. Values in inches are converted from mm and rounded to 4 decimal digits.

74/85                                                                    Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                                                                Package characteristics

Figure 45. LQFP48 7 x 7mm, 48-pin low-profile quad flat                                                 Figure 46. Recommended
                 package outline(1)                                                                                        footprint(1)(2)

              Seating plane
                 C

          A A2

                   A1         b                             c                                                                                         0.50
                                                                                                                                                             1.20
                                                                                           0.25 mm
                            ccc C                                                        Gage plane
                                          D
                                          D1                                                                               36                   25                 0.30
                                          D3                                                                            37
                                                                                                                                                      24
                       36                                                                                                      7.30
                                                                                   k                                                            0.20
                                                                                                                                          7.30
                                                            A1           L                                   9.70 5.80  48

                                              25                                                                            1

                                                                     L1

          37                                         24                                                                                           13
                                                                                                                                                12

                                                            E3 E1 E                                                                5.80                   1.20
                                                                                                                                   9.70                            ai14911b

          48                                            13
                                              12
   Pin 1               1

   identification

                                                                            5B_ME

1. Drawing is not to scale.
2. Dimensions are in millimeters.

Table 50. LQFP48 7 x 7mm, 48-pin low-profile quad flat package mechanical data

                                              millimeters                                                               inches(1)

Symbol

                       Min                    Typ                    Max                             Min                Typ                           Max

A                                                                    1.600                                                                            0.0630

A1                 0.050                                             0.150                           0.0020                                           0.0059

A2                 1.350                      1.400                  1.450                           0.0531             0.0551                        0.0571

b                  0.170                      0.220                  0.270                           0.0067             0.0087                        0.0106

c                  0.090                                             0.200                           0.0035                                           0.0079

D                  8.800                      9.000                  9.200                           0.3465             0.3543                        0.3622

D1                 6.800                      7.000                  7.200                           0.2677             0.2756                        0.2835

D3                                            5.500                                                                     0.2165

E                  8.800                      9.000                  9.200                           0.3465             0.3543                        0.3622

E1                 6.800                      7.000                  7.200                           0.2677             0.2756                        0.2835

E3                                            5.500                                                                     0.2165

e                                             0.500                                                                     0.0197

L                  0.450                      0.600                  0.750                           0.0177             0.0236                        0.0295

L1                                            1.000                                                                     0.0394

k                         0                  3.5                   7                              0                 3.5                              7

ccc                                           0.080                                                                     0.0031

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                            Doc ID 13586 Rev 13                                                                                    75/85
Package characteristics                              STM32F101x8, STM32F101xB

6.2    Thermal characteristics

       The maximum chip junction temperature (TJmax) must never exceed the values given in
       Table 8: General operating conditions on page 32.

       The maximum chip-junction temperature, TJ max, in degrees Celsius, may be calculated
       using the following equation:

                                            TJ max = TA max + (PD max x JA)

       Where:
        TA max is the maximum ambient temperature in C,
        JA is the package junction-to-ambient thermal resistance, in C/W,
        PD max is the sum of PINT max and PI/O max (PD max = PINT max + PI/Omax),
        PINT max is the product of IDD and VDD, expressed in Watts. This is the maximum chip

             internal power.

       PI/O max represents the maximum power dissipation on output pins where:
             PI/O max = (VOL IOL) + ((VDD VOH) IOH),

       taking into account the actual VOL / IOL and VOH / IOH of the I/Os at low and high level in the
       application.

       Table 51. Package thermal characteristics

       Symbol            Parameter                   Value  Unit
                                                       46   C/W
               Thermal resistance junction-ambient     45
               LQFP 100 - 14 x 14 mm / 0.5 mm pitch    55
                                                       16
               Thermal resistance junction-ambient     18
               LQFP 64 - 10 x 10 mm / 0.5 mm pitch

       JA      Thermal resistance junction-ambient
               LQFP 48 - 7 x 7 mm / 0.5 mm pitch

               Thermal resistance junction-ambient
               VFQFPN 48 - 6 x 6 mm / 0.5 mm pitch

               Thermal resistance junction-ambient
               VFQFPN 36 - 6 x 6 mm / 0.5 mm pitch

6.2.1  Reference document

       JESD51-2 Integrated Circuits Thermal Test Method Environment Conditions - Natural
       Convection (Still Air). Available from www.jedec.org.

76/85                    Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                         Package characteristics

6.2.2  Evaluating the maximum junction temperature for an application

       When ordering the microcontroller, the temperature range is specified in the ordering
       information scheme shown in Table 52: Ordering information scheme.

       Each temperature range suffix corresponds to a specific guaranteed ambient temperature at
       maximum dissipation and, to a specific maximum junction temperature. Here, only
       temperature range 6 is available (40 to 85 C).

       The following example shows how to calculate the temperature range needed for a given
       application, making it possible to check whether the required temperature range is
       compatible with the STM32F101xx junction temperature range.

       Example: high-performance application

       Assuming the following application conditions:
             Maximum ambient temperature TAmax = 82 C (measured according to JESD51-2),
             IDDmax = 50 mA, VDD = 3.5 V, maximum 20 I/Os used at the same time in output at low
             level with IOL = 8 mA, VOL= 0.4 V and maximum 8 I/Os used at the same time in output
             mode at low level with IOL = 20 mA, VOL= 1.3 V
             PINTmax = 50 mA 3.5 V= 175 mW
             PIOmax = 20 8 mA 0.4 V + 8 20 mA 1.3 V = 272 mW
             This gives: PINTmax = 175 mW and PIOmax = 272 mW
             PDmax = 175 + 272 = 447 mW

       Thus: PDmax = 447 mW
       Using the values obtained in Table 51 TJmax is calculated as follows:

             For LQFP64, 45 C/W
             TJmax = 82 C + (45 C/W 447 mW) = 82 C + 20.1 C = 102.1 C
       This is within the junction temperature range of the STM32F101xx (40 < TJ < 105 C).

       Figure 47. LQFP64 PD max vs. TA

       PD (mW)  700                              Suffix 6
                600
                500
                400
                300
                200
                100

                   0
                     65 75 85 95 105 115

                                        TA (C)

                          Doc ID 13586 Rev 13              77/85
Ordering information scheme                             STM32F101x8, STM32F101xB

7      Ordering information scheme

       Table 52. Ordering information scheme

       Example:                                         STM32 F 101 C 8  T 6 xxx

       Device family
       STM32 = ARM-based 32-bit microcontroller

       Product type
       F = general-purpose

       Device subfamily
       101 = access line

       Pin count
       T = 36 pins
       C = 48 pins
       R = 64 pins
       V = 100 pins

       Flash memory size(1)
       8 = 64 Kbytes of Flash memory
       B = 128 Kbytes of Flash memory

       Package
       T = LQFP
       U = VFQFPN

       Temperature range
       6 = Industrial temperature range, 40 to 85 C.

        Options

        xxx = programmed parts

        TR = tape and real

       1. Although STM32F101x6 devices are not described in this datasheet, orderable part numbers that do not
            show the A internal code after temperature range code 6 should be referred to this datasheet for the
            electrical characteristics. The low-density datasheet only covers STM32F101x6 devices that feature the A
            code.

       For a list of available options (speed, package, etc.) or for further information on any aspect
       of this device, please contact your nearest ST sales office.

78/85                        Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                          Revision history

8  Revision history

   Table 53. Document revision history

   Date         Revision                        Changes

   06-Jun-2007  1         First draft.

                          IDD values modified in Table 11: Maximum current consumption in Run
                          and Sleep modes (TA = 85 C).

                          VBAT range modified in Power supply schemes.

                          VREF+ min value, tSTAB, tlat and fTRIG added to Table 41: ADC
                          characteristics. Table 37: TIMx characteristics modified.

                          Note 6 modified and Note 8, Note 5 and Note 7 added below Table 4:
                          Medium-density STM32F101xx pin definitions.

                          Figure 20: Low-speed external clock source AC timing diagram,

                          Figure 11: Power supply scheme, Figure 28: Recommended NRST pin

                          protection and Figure 29: I2C bus AC waveforms and measurement

                          circuit(1) modified.

                          Sample size modified and machine model removed in Electrostatic

                          discharge (ESD).

                          Number of parts modified and standard reference updated in Static

                          latch-up. 25 C and 85 C conditions removed and class name modified

   20-Jul-07    2         in Table 32: Electrical sensitivities.

                          tSU(LSE) changed to tSU(LSE) in Table 21: HSE 4-16 MHz oscillator
                          characteristics.

                          In Table 28: Flash memory endurance and data retention, typical

                          endurance added, data retention for TA = 25 C removed and data
                          retention for TA = 85 C added. Note removed below Table 8: General
                          operating conditions.

                          VBG changed to VREFINT in Table 11: Embedded internal reference
                          voltage. IDD max values added to Table 11: Maximum current
                          consumption in Run and Sleep modes (TA = 85 C).

                          IDD(HSI) max value added to Table 23: HSI oscillator characteristics.
                          RPU and RPD min and max values added to Table 33: I/O static
                          characteristics. RPU min and max values added to Table 36: NRST pin
                          characteristics (two notes removed).

                          Datasheet title corrected. USB characteristics section removed.
                          Features on page 1 list optimized. Small text changes.

                          Doc ID 13586 Rev 13                                                79/85
Revision history                                                STM32F101x8, STM32F101xB

       Table 53. Document revision history (continued)

       Date         Revision                       Changes

                              VESD(CDM) value added to Table 31: ESD absolute maximum ratings.
                              Note added below Table 10: Embedded reset and power control block
                              characteristics. and below Table 21: HSE 4-16 MHz oscillator
                              characteristics.

                              Note added below Table 34: Output voltage characteristics and VOH
                              parameter description modified.

                              Table 41: ADC characteristics and Table 43: ADC accuracy - limited test
                              conditions modified.

                              Figure 33: ADC accuracy characteristics modified.

                              Packages are ECOPACK compliant.

                              Tables modified in Section 5.3.5: Supply current characteristics.

                              ADC and ANTI_TAMPER signal names modified (see Table 4: Medium-
                              density STM32F101xx pin definitions). Table 4: Medium-density
                              STM32F101xx pin definitions modified. Note 4 removed and values
                              updated in Table 21: Typical current consumption in Standby mode.

                              Vhys modified in Table 33: I/O static characteristics.
                              Updated: Table 29: EMS characteristics and Table 30: EMI

                              characteristics.

                              tVDD modified in Table 9: Operating conditions at power-up / power-
                              down.

                              Typical values modified, note 2 modified and note 3 removed in Table 25:

                              Low-power mode wakeup timings.

       18-Oct-2007  3         Maximum current consumption Table 12, Table 13 and Table 14 updated.

                              Values added and notes added in Table 15: Typical and maximum
                              current consumptions in Stop and Standby modes.

                              On-chip peripheral current consumption on page 43 added.

                              Package mechanical data inch values are calculated from mm and
                              rounded to 4 decimal digits (see Section 6: Package characteristics).

                              Vprog added to Table 27: Flash memory characteristics.
                              TS_temp added to Table 45: TS characteristics.
                              TS_vrefint added to Table 11: Embedded internal reference voltage.
                              Handling of unused pins specified in General input/output characteristics
                              on page 52. All I/Os are CMOS and TTL compliant.

                              Table 4: Medium-density STM32F101xx pin definitions: table clarified
                              and Note 7 modified.

                              Internal LSI RC frequency changed from 32 to 40 kHz (see Table 24: LSI

                              oscillator characteristics). Values added to Table 25: Low-power mode

                              wakeup timings. NEND modified in Table 28: Flash memory endurance
                              and data retention.

                              Option byte addresses corrected in Figure 8: Memory map.

                              ACCHSI modified in Table 23: HSI oscillator characteristics.
                              tJITTER removed from Table 26: PLL characteristics.
                              Appendix A: Important notes on page 71 added.

                              Added: Figure 13, Figure 14, Figure 16 and Figure 18.

80/85                         Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                             Revision history

Table 53. Document revision history (continued)

Date         Revision                          Changes

                          Document status promoted from preliminary data to datasheet. Small
                          text changes.

                          STM32F101CB part number corrected in Table 1: Device summary.

                          Number of communication peripherals corrected for STM32F101Tx in
                          Table 2: Device features and peripheral counts (STM32F101xx medium-
                          density access line) and Number of GPIOs corrected for LQFP package.

                          Power supply schemes on page 16 modified.

                          Main function and default alternate function modified for PC14 and PC15
                          in Table 4: Medium-density STM32F101xx pin definitions, Note 6 added,
                          Remap column added.

                          Figure 11: Power supply scheme modified. VDD VSS ratings modified
                          and Note 1 modified in Table 5: Voltage characteristics. Note 1 modified

                          in Table 6: Current characteristics.

                          Note 2 added in Table 10: Embedded reset and power control block
                          characteristics.

                          48 and 72 MHz frequencies removed from Table 12, Table 13 and
                          Table 14. MCU `s operating conditions modified in Typical current
                          consumption on page 41.
                          IDD_VBAT typical value at 2.4 V modified and IDD_VBAT maximum value
                          added in Table 15: Typical and maximum current consumptions in Stop
                          and Standby modes. Note added in Table 16 on page 41 and Table 17
                          on page 42. Table 18: Peripheral current consumption modified.

22-Nov-2007  4            Figure 17: Typical current consumption in Stop mode with regulator in

                          Low-power mode versus temperature at VDD = 3.3 V and 3.6 V added.

                          Note removed below Figure 30: SPI timing diagram - slave mode and
                          CPHA = 0. Note added below Figure 31: SPI timing diagram - slave
                          mode and CPHA = 1(1).

                          Figure 34: Typical connection diagram using the ADC modified.

                          tSU(HSE) and tSU(LSE) conditions modified in Table 21 and Table 22,
                          respectively. Maximum values removed from Table 25: Low-power mode

                          wakeup timings. tRET conditions modified in Table 28: Flash memory
                          endurance and data retention. Conditions modified in Table 29: EMS

                          characteristics.

                          Impedance size specified in A.4: Voltage glitch on ADC input 0 on
                          page 71. Small text changes in Table 34: Output voltage characteristics.

                          Section 5.3.11: Absolute maximum ratings (electrical sensitivity)
                          updated.

                          Details on unused pins removed from General input/output
                          characteristics on page 52.

                          Table 40: SPI characteristics updated. Notes added and Ilkg removed in
                          Table 41: ADC characteristics. Note added in Table 42 and Table 45.

                          Note 3 and Note 2 added below Table 43: ADC accuracy - limited test

                          conditions. Avg_Slope and V25 modified in Table 45: TS characteristics.
                          JAvalue for VFQFPN36 package added in Table 51: Package thermal
                          characteristicsI2C interface characteristics on page 59 modified.

                          Order codes replaced by Section 7: Ordering information scheme.

                          Doc ID 13586 Rev 13                                                81/85
Revision history                                                       STM32F101x8, STM32F101xB

       Table 53. Document revision history (continued)

       Date         Revision                                   Changes

                              Figure 2: Clock tree on page 13 added.

                              CRC added (see CRC (cyclic redundancy check) calculation unit on
                              page 9 and Figure 8: Memory map on page 28 for address).

                              Maximum TJ value given in Table 7: Thermal characteristics on page 32.

                              PD, TA and TJ added, tprog values modified and tprog description clarified
                              in Table 27: Flash memory characteristics on page 49.

                              IDD modified in Table 15: Typical and maximum current consumptions in
                              Stop and Standby modes on page 38.

                              ACCHSI modified in Table 23: HSI oscillator characteristics on page 48,
                              note 2 removed.

                              tRET modified in Table 28: Flash memory endurance and data retention.

       14-Mar-2008  5         VNF(NRST) unit corrected in Table 36: NRST pin characteristics on

                              page 58.

                              Table 40: SPI characteristics on page 62 modified.

                              IVREF added in Table 41: ADC characteristics on page 65.
                              Table 43: ADC accuracy - limited test conditions added. Table 44: ADC
                              accuracy modified.

                              LQFP100 package specifications updated (see Section 6: Package
                              characteristics on page 70).

                              Recommended LQFP100, LQFP64, LQFP48 and VFQFPN36 footprints
                              added (see Figure 42, Figure 44, Figure 46 and Figure 40).

                              Section 6.2: Thermal characteristics on page 76 modified.

                              Appendix A: Important notes removed.

                              Small text changes.

                              In Table 28: Flash memory endurance and data retention:

                               NEND tested over the whole temperature range

       21-Mar-2008  6          cycling conditions specified for tRET

                               tRET min modified at TA = 55 C

                              Figure 2: Clock tree corrected. Figure 8: Memory map clarified.

                              V25, Avg_Slope and TL modified in Table 45: TS characteristics.
                              CRC feature removed.

                              Section 1: Introduction modified, Section 2.2: Full compatibility
                              throughout the family added. CRC feature added.

                              IDD_VBAT removed from Table 21: Typical current consumption in Standby
                              mode on page 42.

                              Values added to Table 39: SCL frequency (fPCLK1= 36 MHz, VDD = 3.3

       22-May-2008  7         V) on page 61.

                              Figure 30: SPI timing diagram - slave mode and CPHA = 0 on page 63

                              modified. Equation 1 corrected.

                              Section 6.2.2: Evaluating the maximum junction temperature for an
                              application on page 77 added.

                              Axx option added to Table 52: Ordering information scheme on page 78.

82/85                         Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB                                                     Revision history

Table 53. Document revision history (continued)

Date         Revision                          Changes

                          Small text changes.

                          Power supply supervisor on page 16 modified and VDDA added to
                          Table 8: General operating conditions on page 32.

                          Capacitance modified in Figure 11: Power supply scheme on page 30.

                          Table notes revised in Section 5: Electrical characteristics.

                          Maximum value of tRSTTEMPO modified in Table 10: Embedded reset and
                          power control block characteristics on page 34.

                          Values added to Table 15: Typical and maximum current consumptions
                          in Stop and Standby modes and Table 21: Typical current consumption in
                          Standby mode removed.

                          fHSE_ext modified in Table 19: High-speed external user clock
                          characteristics on page 44. fPLL_IN modified in Table 26: PLL
                          characteristics on page 49.

21-Jul-2008  8            fHCLK corrected in Table 29: EMS characteristics.

                          Minimum SDA and SCL fall time value for Fast mode removed from

                          Table 38: I2C characteristics on page 60, note 1 modified.

                          th(NSS) modified in Table 40: SPI characteristics on page 62 and
                          Figure 30: SPI timing diagram - slave mode and CPHA = 0 on page 63.

                          CADC modified in Table 41: ADC characteristics on page 65 and
                          Figure 34: Typical connection diagram using the ADC modified.

                          fPCLK2 corrected in Table 43: ADC accuracy - limited test conditions and
                          Table 44: ADC accuracy.

                          Typical TS_temp value removed from Table 45: TS characteristics on
                          page 69.

                          LQFP48 package specifications updated (see Table 50, Table 45 and
                          Table 46).

                          Axx option removed from Table 52: Ordering information scheme on
                          page 78.

24-Jul-2008  9            First page modified: "Up to 2 x IC interfaces" instead of "1 x IC
                          interface"

                          STM32F101xx devices with 32 Kbyte Flash memory capacity removed,
                          document updated accordingly.

                          Section 2.2: Full compatibility throughout the family on page 14 updated.

                          Notes modified in Table 4: Medium-density STM32F101xx pin definitions
                          on page 24.

                          Note 2 modified below Table 5: Voltage characteristics on page 31,

                          |VDDx| min and |VDDx| min removed.

23-Sep-2008  10 Note 2 added to Table 8: General operating conditions on page 32.

                          Measurement conditions specified in Section 5.3.5: Supply current
                          characteristics on page 35.

                          IDD in standby mode at 85 C modified in Table 15: Typical and maximum
                          current consumptions in Stop and Standby modes on page 38.

                          General input/output characteristics on page 52 modified.

                          Note added below Table 52: Ordering information scheme.

                          Section 7.1: Future family enhancements removed. Small text changes.

                          Doc ID 13586 Rev 13                                                  83/85
Revision history                                          STM32F101x8, STM32F101xB

       Table 53. Document revision history (continued)

       Date         Revision                              Changes

                              I/O information clarified on page 1. Figure 8: Memory map modified.

                              In Table 4: Medium-density STM32F101xx pin definitions: PB4, PB13,
                              PB14, PB15, PB3/TRACESWO moved from Default column to Remap
                              column.

                              Note modified in Table 12: Maximum current consumption in Run mode,

       21-Apr-2009  11        code with data processing running from Flash and Table 14: Maximum
                              current consumption in Sleep mode, code running from Flash or RAM.

                              Figure 16, Figure 17 and Figure 18 show typical curves.
                              Table 19: High-speed external user clock characteristics and Table 20:
                              Low-speed external user clock characteristics modified.

                              ACCHSI max values modified in Table 23: HSI oscillator characteristics.
                              Small text changes.

                              Note 5 updated and Note 4 added in Table 4: Medium-density
                              STM32F101xx pin definitions.

                              VRERINT and TCoeff added to Table 11: Embedded internal reference
                              voltage. Typical IDD_VBAT value added in Table 15: Typical and maximum
                              current consumptions in Stop and Standby modes. Figure 15: Typical

                              current consumption on VBAT with RTC on versus temperature at

                              different VBAT values added.

                              fHSE_ext min modified in Table 19: High-speed external user clock
                              characteristics.

                              CL1 and CL2 replaced by C in Table 21: HSE 4-16 MHz oscillator
                              characteristics and Table 22: LSE oscillator characteristics (fLSE =

                              32.768 kHz), notes modified and moved below the tables.

       22-Sep-2009  12        Table 23: HSI oscillator characteristics modified. Conditions removed

                              from Table 25: Low-power mode wakeup timings.

                              Figure 28: Recommended NRST pin protection modified.

                              Note 1 modified below Figure 21: Typical application with an 8 MHz
                              crystal.

                              Figure 28: Recommended NRST pin protection modified.

                              IEC 1000 standard updated to IEC 61000 and SAE J1752/3 updated to
                              IEC 61967-2 in Section 5.3.10: EMC characteristics on page 50.

                              Jitter added to Table 26: PLL characteristics. CADC and RAIN parameters
                              modified in Table 41: ADC characteristics. RAIN max values modified in
                              Table 42: RAIN max for fADC = 14 MHz.

                              Small text changes.

                              Added STM32F101TB devices.

                              Added VFQFPN48 package.

       20-May-2010  13        Updated note 2 below Table 38: I2C characteristics

                              Updated Figure 29: I2C bus AC waveforms and measurement circuit(1)

                              Updated Figure 28: Recommended NRST pin protection

                              Updated Section 5.3.12: I/O port characteristics

84/85                         Doc ID 13586 Rev 13
STM32F101x8, STM32F101xB

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