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STK17T88

器件型号:STK17T88
厂商名称:ETC
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器件描述

nvTime Event Data Recorder 32K x 8 AutoStore nvSRAM With Real-Time Clock

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STK17T88器件文档内容

                                                                        STK17T88

                                                        nvTimeTM Event Data Recorder
                                                         32K x 8 AutoStoreTM nvSRAM

                                                                     With Real-Time Clock

FEATURES                                                                    DESCRIPTION

Data Integrity of Simtek nvSRAM Combined                                  The Simtek STK17T88 combines a 256 Kbit
   with Full-Featured Real-Time Clock                                       nonvolatile static RAM with a full-featured real-time
      o Low Power, 300 nA Max, RTC current                                  clock in a reliable, monolithic integrated circuit. The
      o Capacitor or battery backup for RTC                                 embedded nonvolatile elements incorporate
                                                                            Simtek's QuantumTrapTM technology producing the
Watchdog Timer                                                            world's most reliable nonvolatile memory. The
Clock Alarm with programmable Interrupts                                  SRAM can be read and written an unlimited number
25ns, 35ns and 45ns Access Times                                          of times, while independent, nonvolatile data resides
"Hands-off" Automatic STORE on Power Down                                 in the nonvolatile elements.

   with only a small capacitor                                              The Real-Time Clock function provides an accurate
STORE to QuantumTrapTM Initiated by                                       clock with leap year tracking and a programmable,
                                                                            high accuracy oscillator. The Alarm function is pro-
   Software , device pin, or on Power Down                                  grammable for one-time alarms or periodic seconds,
RECALL to SRAM Initiated by Software or                                   minutes, hours, or days. There is also a programma-
                                                                            ble Watchdog Timer for process control.
   Power Up
Unlimited READ, WRITE and RECALL Cycles
High-reliability

      o Endurance to 1 Million Cycles
      o Retention to 100 years at 125 C
5mA Typical ICC at 200ns Cycle Time
Single 3V +20%, -10% Operation
SSOP and DIP Packages, (ROHS compliant)

BLOCK DIAGRAM                                                                       VCC  VCAP

                                    A5                  Quantum Trap                 POWER     VRTCbat
                                    A6                    512 X 512                 CONTROL    VRTCcap
                                    A7
                                    A8   ROW DECODER    STATIC RAM          STORE    STORE/          HSB
                                    A9                     ARRAY            RECALL   RECALL
                                    A11                                             CONTROL
                                    A12                   512 X 512
                                    A13
                                    A14                                                  SOFTWARE         A13 A0
                                                                                           DETECT
                                  DQ0
                                  DQ1    INPUT BUFFERS    COLUMN I/O                     RTC                  X1
                                  DQ2                    COLUMN DEC                      MUX                  X2
                                  DQ3                                                                         INT
                                  DQ4                   A0 A1 A2 A3 A4 A10
                                  DQ5                                                                     A14 A0
                                  DQ6
                                  DQ7

                                                                                                          G

                                                                                                                                                          E
                                                                                                                                                          W

                                                        Figure 1. Block Diagram

April 2005                                                                  1       Document Control #ML0024 rev 1.2
STK17T88

                                           PACKAGES

     VCAP   1                 48  VCC

      A14   2                 47  HSB                  VCAP   1   40       VCC
      A12                         W
       A7   3                 46  A13                    A14  2   39       HSB
       A6                         A8                                       W
       A5   448 Pin SSOP45        A9                     A12  3   38       A13
      INT                                                 A7               A8
       A4   5                 44  A11                     A6  4   37       A9
                                                          A5
     VSS    6                 43  VSS                         5   36       A11
                                                        INT                VSS
   VRTCbat  7                 42  VRTCcap                 A4  6   35        G
     DQ0                          DQ6                    VSS               A10
       A3   8                 41  G                  VRTCbat  7   34        E
       A2                         A10                                      DQ7
       A1   9                 40  E                     DQ0   8   33       DQ6
       A0                         DQ7                     A3               VRTCcap
     DQ1    10                39  DQ5                     A2  9   32       DQ5
     DQ2                          DQ4                     A1               DQ4
       X1   11                38  DQ3                     A0  10  31       DQ3
       X2                         VCC                                      VCC
            12                37                        DQ1   11  30
                                                        DQ2
            13                36                              12  29
                                                          X1
            14                35                          X2  13  28

            15                34                              14  27

            16                33                              15  26

            17                32                              16  25

            18                31                              17  24

            19                30                              18  23

            20                29                              19  22

            21                28                              20  21

            22                27                              40 Pin PDIP

            23                26

            24                25

            48 Pin SSOP

PIN DESCRIPTIONS                           Relative PCB area usage.
                                           See website for detailed
Pin Name               I/O                 package size specifications.

A14 A0        Input             Description
DQ7 DQ0        I/O
                                  Address: The 15 address inputs select one of 32,752 bytes in the nvSRAM array or one of 16 bytes in the clock
E               Input             register map.
                                  Data: Bi-directional 8-bit data bus for accessing the nvSRAM array and RTC.
W               Input
                                  Chip Enable: The active low E input selects the device.
G              Input
                                  Write Enable: The active low W enables data on the DQ pins to be written to the address location latched by the
X1              Output
X2              Input             falling edge of E .
VRTCcap         Power Supply
VRTCbat         Power Supply      Output Enable: The active low G input enables the data output buffers during read cycles. De-asserting G high
VCC             Power Supply
                                  causes the DQ pins to tri-state.
HSB            I/O               Crystal Connection, drives crystal on startup.
                                  Crystal Connection for 32.768 kHz crystal.
INT             Output            Capacitor supplied backup RTC supply voltage. (Left unconnected if VRTCbat is used.)
                                  Battery supplied backup RTC supply voltage. (Left unconnected if VRTCcap is used.)
VCAP            Power Supply      Power 3.0V +20%, -10%
VSS             Power Supply      Hardware Store Busy: When low this output indicates a Hardware Store is in progress. When pulled low external
(Blank)         No Connect        to the chip it will initiate a nonvolatile STORE operation. A weak internal pull up resistor keeps this pin high if not
                                  connected. (Connection Optional)
                                  Interrupt Output: Can be programmed to respond to the clock alarm, the watchdog timer and the power monitor.
                                  Programmable to either active high (push/pull) or active low (open-drain).
                                  Autostore Capacitor: Supplies power to nvSRAM during power loss to store data from SRAM to nonvolatile
                                  elements.
                                  Ground
                                  Unlabeled pins have no internal connection.

April 2005                                 2         Document Control #ML0024 rev 1.2
                                                                                                               STK17T88

ABSOLUTE MAXIMUM RATINGSa

Power Supply Voltage                                            -0.5V to +4.1V             Notes
                                                                                           a: Stresses greater than those listed under "Absolute Maximum
Voltage on Input Relative to VSS                     -0.5V to (VCC + 0.5V)                 Ratings" may cause permanent damage to the device. This is a
                                                                                           stress rating only, and functional operation of the device at con-
Voltage on Outputs                                   -0.5V to (VCC + 0.5V)                 ditions above those indicated in the operational sections of this
                                                                                           specification is not implied. Exposure to absolute maximum rat-
Temperature under Bias                                          55C to 125C             ing conditions for extended periods may affect reliability.

Junction Temperature                                            55C to 140C

Storage Temperature                                             65C to 150C

Power Dissipation                                                               1W

DC Output Current (1 output at a time, 1s duration) 15mA

Package Thermal Characteristics see website: http://www.simtek.com/

DC CHARACTERISTICS

Symbol      Parameter                                Commercial                   Industrial            Units                  Notes

ICC1    Average VCC Current                          MIN MAX                    MIN MAX                    mA  tAVAV = 25ns
                                                                                                           mA  tAVAV = 35ns
                                                                         65                         70     mA  tAVAV = 45ns
                                                                         55                         60         Dependent on output loading and cycle
                                                                         50                         55     mA  rate. Values obtained without output loads.
                                                                                                               All Inputs Don't Care, VCC = max
ICC2    Average VCC Current during STORE                                                                   mA  Average current for duration of STORE
                                                                                                               cycle (tSTORE).
                                                                3                          3               mA
                                                                                                                W  (VCC 0.2V)
               Average VCC Current at tAVAV = 200ns                                                        mA  All Others Inputs Cycling, at CMOS Levels.
                                                                                                               Dependent on output loading and cycle
ICC3                                                                                                       A  rate. Values obtained without output loads.
                                                                                                               All Inputs Don't Care
               3V, 25C, Typical                                                                           A  Average current for duration of STORE
                                                                                                            V  cycle (tSTORE).
ICC4    Average VCAP Current during                             5                          5                V
        AutoStoreTM Cycle                                       3                          3                V   E  (VCC 0.2V)
                                                                                                            V  All Others VIN  0.2V or  (VCC 0.2V)
              VCC Standby Current                                                                          oC  Standby current level after nonvolatile
                                                                                                            V  cycle is complete.
ISB                                                                                                        F
                                                                                                               VCC = max
              (Standby, Stable CMOS Input Levels)
                                                                                                               VIN = VSS to VCC
                                                                2                          2                   VCC = max

IILK    Input Leakage Current                                                                                  VIN = VSS to VCC, E or G  VIH

                                                                1                         1                  All Inputs

IOLK    Off-State Output Leakage Current                 2.0        1              2.0        1              All Inputs
                                                     VSS 0.5  VCC + 0.3       VSS 0.5  VCC + 0.3
VIH     Input Logic "1" Voltage                                                                                IOUT = 2mA
VIL    Input Logic "0" Voltage                          2.4        0.8             2.4        0.8
VOH     Output Logic "1" Voltage                                                                               IOUT = 4mA
VOL     Output Logic "0" Voltage                          0         0.4            40         0.4
TA     Operating Temperature                            2.7        70              2.7        85              3.0V +20%, -10%
VCC     Operating Voltage                                17         3.6             17         3.6
VCAP    Storage Capacitor                                           57                         57              Between Vcap pin and Vss, 6.3V rated.

April 2005                                                                   3             Document Control #ML0024 rev 1.2
STK17T88

AC TEST CONDITIONS

Input Pulse Levels                                 0V to 3V

Input Rise and Fall Times                           5ns

Input and Output Timing Reference Levels               1.5V

Output Load                See Figure 2 and Figure 3

CAPACITANCEb                        (TA = 25C, f = 1.0MHz)

SYMBOL              PARAMETER    MAX UNITS                   CONDITIONS

       CIN   Input Capacitance   7                 pF        V = 0 to 3V

       COUT  Output Capacitance  7                 pF        V = 0 to 3V

Notes

b: These parameters are guaranteed but not tested

OUTPUT                     3.0V                                 OUTPUT              3.0V

             789 Ohms           577 Ohms                                  789 Ohms       577 Ohms

                                   30 pF                                                   530pFpF
                                   INCLUDING                                                INCLUDING
                                   SCOPE AND                                                SCOPE AND
                                   FIXTURE                                                  FIXTURE

Figure 2. AC Output Loading                                     Figure 3. AC Output Loading,
                                                                             for tristate specs (
                                                                             tHZ, tLZ, tWLQZ, tWHQZ,
                                                                             tGLQX, tGHQZ )

April 2005                                                   4            Document Control #ML0024 rev 1.2
                                                                                                        STK17T88

RTC DC CHARACTERISTICS

Symbol             Parameter                     Commercial        Industrial  Units                    Notes

                                                 MIN MAX           MIN MAX

            IBAK   RTC Backup Current            -         300     -    350    nA            From either VRTCcap or VRTCbat

                   RTC Battery Pin Voltage                                                   Typical = 3.0 Volts during normal

VRTCbat                                          1.8       3.3     1.8  3.3    V             operation

                   RTC Capacitor Pin Voltage                                                 Typical = 2.4 Volts during normal

VRTCcap                                          1.2       2.7     1.2  2.7    V             operation

                                                 -                 -                         @ MIN Temperature from Power up

            tOSCS  RTC Oscillator time to start            1            1      min           or Enable

                                                 -         10      -    10     sec           @25C from Power up or Enable

RTC RECOMMENDED COMPONENT CONFIGURATION

                                            C1

                                                 RF
                                                       Y1

                                            C2

                                                                                         X1
                                                                                         X2

                                                      Recommended Values
                                                      Y1 = 32.768 KHz
                                                      RF = 10M Ohm
                                                      C1 = 2.2 pF
                                                      C2 = 47 pF

                                       Figure 4. RTC COMPONENT CONFIGURATION

April 2005                                                      5       Document Control #ML0024 rev 1.2
STK17T88

SRAM READ CYCLES #1 & #2

                         SYMBOLS                                                          STK17T88-25       STK17T88-35                         STK17T88-45
NO.
                                                           PARAMETER                                                                                              UNITS

    #1                  #2             Alt.                                               MIN      MAX      MIN  MAX                            MIN  MAX            ns
                                                                                                                                                                    ns
1                       tELQV     tACS       Chip Enable Access Time                                    25                35                                  45    ns
                                             Read Cycle Time                              25                35                                  45                  ns
2   tAVAVc              tAVAVc    tRC        Address Access Time                                                                                                    ns
                                             Output Enable to Data Valid                                25                35                                  45    ns
3   tAVQVd                        tAA        Output Hold after Address Change                           12                15                                  20    ns
                                             Chip Enable to Output Active                 3                 3                                   3                   ns
4                       tGLQV     tOE        Chip Disable to Output Inactive              3                 3                                   3                   ns
                                             Output Enable to Output Active                             10                13                                  15    ns
5   tAXQXd                        tOH        Output Disable to Output Inactive            0                 0                                   0                   ns
                                             Chip Enable to Power Active                                10                13                                  15
6                       tELQX     tLZ        Chip Disable to Power Standby                0                 0                                   0
                                                                                                        25                35                                  45
7                       tEHQZe    tHZ

8                       tGLQX     tOLZ

9                       tGHQZe    tOHZ

10                      tELICCb   tPA

11                      tEHICCb   tPS

Notes
       c: W must be high during SRAM READ cycles
       d: Device is continuously selected with E and G both low
       e: Measured 200mV from steady state output voltage
       f: HSB must remain high during READ and WRITE cycles.

SRAM READ CYCLE #1: Address Controlledc,d,f

                                                                          2
                                                                        tAVAV

    ADDRESS

                                               5                   3
                                             tAXQX               tAVQV

DQ (DATA OUT)                                                                          DATA VALID

SRAM READ CYCLE #2: E Controlledc,f

    ADDRESS                                           6            2                                                                     11
                                                    tELQX        tAVAV                                                                 tEHICCL
              E
                                                                                 1                                                  7
                                                                               tELQV                                              tEHQZ

                 G                                          8      4                                                           9
                                                          tGLQX  tGLQV                                                       tGHQZ
DQ (DATA OUT)
                   ICC                                 10                                                   DATA VALID
                                                     tELICCH
                                                                               ACTIVE
                                             STANDBY

April 2005                                                                             6           Document Control #ML0024 rev 1.2
                                                                                                                                                       STK17T88

SRAM WRITE CYCLES #1 & #2

NO.         SYMBOLS                           PARAMETER                                                  STK17T88-25             STK17T88-35           STK17T88-45       UNITS
                                                                                                         MIN MAX                 MIN MAX               MIN MAX
     #1           #2     Alt.                                                                                                     35                    45                 ns
                                                                                                                                  25                    30                 ns
12   tAVAV        tAVAV  tWC                  Write Cycle Time                                           25                       25                    30                 ns
                                                                                                                                  12                    15                 ns
13   tWLWH        tWLEH  tWP                  Write Pulse Width                                          20                                                                ns
                                                                                                                                   0                     0                 ns
14   tELWH        tELEH  tCW                  Chip Enable to End of Write                                20                       25                    30                 ns
                                                                                                                                   0                     0                 ns
15   tDVWH        tDVEH  tDW                  Data Set-up to End of Write                                10                        0                     0                 ns
                                                                                                                                                                           ns
16   tWHDX        tEHDX  tDH                  Data Hold after End of Write                               0                                     13                    15
                                                                                                                                   3                     3
17   tAVWH        tAVEH  tAW                  Address Set-up to End of Write                             20
                                                                                                                                                  19
18   tAVWL        tAVEL  tAS                  Address Set-up to Start of Write                           0                                      tWHAX

19   tWHAX        tEHAX  tWR                  Address Hold after End of Write                            0

20   t e,g               tWZ                  Write Enable to Output Disable                                        10

      WLQZ

21   tWHQX               tOW                  Output Active after End of Write                           3

Notes
     g: If W is low when E goes low, the outputs remain in the high-impedance state.
     h: E or W must be  VIH during address transitions.

SRAM WRITE CYCLE #1: W Controlledh,f

                                                                                                   12
                                                                                                  tAVAV

     ADDRESS

                                                                                            14
                                                                                           tELWH

            E

                                         18                       17
                                       tAVWL                     tAVWH

            W                                                                13
                                                                            tWLWH

         DATA IN                                                 20                                                 15            16
     DATA OUT                                                   tWLQZ                                             tDVWH          tWHDX

                                                                                                                     DATA VALID            21
                                                                                                                                          tWHQX
                                                                                                            HIGH IMPEDANCE
                         PREVIOUS DATA

SRAM WRITE CYCLE #2: E Controlledh,f

                                                                                                   12
                                                                                                  tAVAV

     ADDRESS

                                        18                                   14                                                   19
                                       tAVEL                                tELEH                                                tEHAX

            E

                                               17                       13
                                              tAVEH                    tWLEH

               W                                                                                              15                  16
                                                                                                             tDVEH               tEHDX
       DATA IN
     DATA OUT                                                                                                       DATA VALID

                                                                                                  HIGH IMPEDANCE

April 2005                                                                                        7               Document Control #ML0024 rev 1.2
STK17T88

MODE SELECTION

E           W  G   A13 - A0  MODE                   I/O            POWER    NOTES

H           X  X   X         Not Selected           Output High Z  Standby

L           H   L  X         Read SRAM              Output Data    Active

L           L  X   X         Write SRAM             Input Data     Active

                   0x0E38    Read SRAM              Output Data

                   0x31C7    Read SRAM              Output Data

L           H   L  0x03E0    Read SRAM              Output Data    Active                                                                           i, j, k
                   0x3C1F    Read SRAM              Output Data                                                                                     i, j, k

                   0x303F    Read SRAM              Output Data

                   0x03F8    Autostore Disable      Output Data

                   0x0E38    Read SRAM              Output Data

                   0x31C7    Read SRAM              Output Data

L           H   L  0x03E0    Read SRAM              Output Data    Active
                   0x3C1F    Read SRAM              Output Data

                   0x303F    Read SRAM              Output Data

                   0x07F0    Autostore Enable       Output Data

                   0x0E38    Read SRAM              Output Data

                   0x31C7    Read SRAM              Output Data    Active

L           H   L  0x03E0    Read SRAM              Output Data                                                                                     i, j, k
                   0x3C1F    Read SRAM              Output Data                                                                                     i, j, k

                   0x303F    Read SRAM              Output Data    ICC2

                   0x0FC0    Nonvolatile Store      Output High Z

                   0x0E38    Read SRAM              Output Data

                   0x31C7    Read SRAM              Output Data

L           H   L  0x03E0    Read SRAM              Output Data    Active
                   0x3C1F    Read SRAM              Output Data

                   0x303F    Read SRAM              Output Data

                   0x0C63    Nonvolatile Recall     Output High Z

Notes
     i: The six consecutive addresses must be in the order listed. W must be high during all six consecutive cycles to enable a nonvolatile cycle.
     j: While there are 15 addresses on the STK17T88, only the lower 14 are used to control software modes
     k: I/O state depends on the state of G . The I/O table shown assumes G low.

April 2005                                       8       Document Control #ML0024 rev 1.2
                                                                                                                           STK17T88

AutoStoreTM /POWER-UP RECALL

                     SYMBOLS                            PARAMETER                                        STK17T88

NO.                                                                                                                    UNITS NOTES

            Standard          Alternate                                                             MIN   MAX

       22  tHRECALL                      Power-up RECALL Duration                                                  20  ms  l

       23  tSTORE       tHLHZ            STORE Cycle Duration                                             12.5         ms  m

       24  VSWITCH                       Low Voltage Trigger Level                                  2.55  2.65         V

       25  tVCCRISE                      VCC Rise Time                                              150                s

Notes

l: tHRECALL starts from the time VCC rises above VSWITCH
m: If an SRAM WRITE has not taken place since the last nonvolatile cycle, no STORE will take place

AutoStoreTM/POWER-UP RECALL                                               STORE occurs only if a                       No STORE occurs
                                                                              SRAM write has                           without at least one
                                VCC                                               happened.
                        24                                                                                                 SRAM write.
                     VSWITCH

                           25
                        tVCCRISE

           AutoStoreTM

                                                                 23                                         23
                                                               tSTORE                                     tSTORE

POWER-UP RECALL                   22                                         22
Read & Write Inhibited         tHRECALL                                   tHRECALL

                        POWER-UP                        BROWN OUT         POWER-UP                        POWER DOWN
                          RECALL                         AutoStoreTM        RECALL                          AutoStoreTM

                     Note: Read and Write cycles will be ignored during STORE, RECALL and while VCC is below VSWITCH.

April 2005                                                             9  Document Control #ML0024 rev 1.2
STK17T88

SOFTWARE-CONTROLLED STORE/RECALL CYCLEn,o

                SYMBOLS                                                  STK17T88-25              STK17T88-35         STK17T88-45

NO.    E           G                             PARAMETER                                                                         UNITS           NOTES
                                                                                                                                                       o
                         Alt.                                            MIN        MAX           MIN  MAX            MIN  MAX

       cont cont

26 tAVAV        tAVAV    tRC         STORE/RECALL Initiation Cycle Time  25                       35                  45           ns

27 tAVEL        tAVGL    tAS         Address Set-up Time                 0                        0                   0            ns

28 tELEH        tGLGH    tCW         Clock Pulse Width                   20                       25                  30           ns

29 tELAX        tGLAX                Address Hold Time                   20                       20                  20           ns

30     tRECALL  tRECALL              RECALL Duration                                40                       40            40      s

Notes

n: The software sequence is clocked with E controlled READs or G controlled READs.

o: The six consecutive addresses must be read in the order listed in the Mode Selection Table. W  must be high during all six consecutive cycles.

SOFTWARE STORE/RECALL CYCLE: E Controlledo

       ADDRESS                             26                                     26
                                          tAVAV                                 tAVAV
                E
                                     ADDRESS #1                             ADDRESS #6

                               27     28
                              tAVEL  tELEH

                G                       29                                                             / 23      30
                                       tELAX
       DQ (DATA)                                                                                      tSTORE tRECALL
                                     DATA VALID
                                                                                                       HIGH IMPEDENCE

                                                                                    DATA VALID

SOFTWARE STORE/RECALL CYCLE: G Controlledo

       ADDRESS                             26                                      26
                                          tAVAV                                  tAVAV

                                     ADDRESS #1                              ADDRESS #6

                E              27     28
                G             tAVGL  tGLGH

       DQ (DATA)                       29                                                          23 / 30
                                     tGLAX
                                                                                                     tSTORE tRECALL
                                     DATA VALID                                     DATA VALID HIGH IMPEDENCE

April 2005                                                               10                       Document Control #ML0024 rev 1.2
                                                                                                                             STK17T88

HARDWARE STORE CYCLE

                        SYMBOLS                                                                             STK17T88
NO.
                                                          PARAMETER                                                   UNITS  NOTES
               Standard Alternate                                                                                                p
                                                                                                        MIN  MAX        s
                                                                                                                        ns
31     tDELAY         tHLQZ         Time Allowed to Complete SRAM Cycle                                 1               ns

32     tHLHX                        Hardware STORE Pulse Width                                          15

33     tHLBL                        Hardware STORE Low to STORE Busy                                         300

Notes

p: Read and Write cycles in progress before HSB is asserted are given this amount of time to complete.

HARDWARE STORE CYCLE

                              32
                             tHLHX

       HSB (IN)

                                                    33      23
                                                   tHLBL  tSTORE

       HSB (OUT)             HIGH IMPEDENCE                                                                           HIGH IMPEDENCE
                                                                                                                               DATA VALID
       DQ (DATA OUT)                                31
                                                  tDELAY

                                    DATA VALID

April 2005                                                               11  Document Control #ML0024 rev 1.2
                            DEVICE OPERATION

nvSRAM

The STK17T88 nvSRAM is made up of two functional                 SRAM WRITE
components paired in the same physical cell. These
are a SRAM memory cell and a nonvolatile                         A WRITE cycle is performed whenever E and W
QuantumTrapTM cell. The SRAM memory cell                         are low and HSB is high. The address inputs must be
operates as a standard fast static RAM. Data in the              stable prior to entering the WRITE cycle and must
SRAM can be transferred to the nonvolatile cell (the             remain stable until either E or W goes high at the
STORE operation), or from the nonvolatile cell to                end of the cycle. The data on the common I/O pins
SRAM (the RECALL operation). This unique                         DQ0-7 will be written into the memory if it is valid tDVWH
architecture allows all cells to be stored and recalled          before the end of a W controlled WRITE or tDVEH
in parallel. During the STORE and RECALL                         before the end of an E controlled WRITE.
operations SRAM READ and WRITE operations are
inhibited. The STK17T88 supports unlimited reads                 It is recommended that G be kept high during the
and writes just like a typical SRAM. In addition, it             entire WRITE cycle to avoid data bus contention on
provides unlimited RECALL operations from the                    common I/O lines. If G is left low, internal circuitry will
nonvolatile cells and up to 1 million STORE                      turn off the output buffers tWLQZ after W goes low.
operations.
                                                                 AutoStoreTM OPERATION
SRAM READ
                                                                 The STK17T88 stores data to nvSRAM using one of
The STK17T88 performs a READ cycle whenever                      three storage operations. These three operations are
E and G are low while W and HSB are high.                       Hardware Store, activated by HSB , Software Store,
The address specified on pins A14-0 determines which             actived by an address sequence, and AutoStoreTM, on
of the 32,752 data bytes will be accessed. When the              device power down.
READ is initiated by an address transition, the
outputs will be valid after a delay of tAVQV (READ               AutoStoreTM operation is a unique feature of Simtek
cycle #1). If the READ is initiated by E or G , the              QuantumTrapTM technology and is enabled by default
outputs will be valid at tELQV or at tGLQV, whichever is         on the STK17T88.
later (READ cycle #2). The data outputs will
repeatedly respond to address changes within the                 During normal operation, the device will draw current
tAVQV access time without the need for transitions on            from Vcc to charge a capacitor connected to the Vcap
any control input pins, and will remain valid until              pin. This stored charge will be used by the chip to
another address change or until E or G is brought                perform a single STORE operation. If the voltage on
high, or W or HSB is brought low.                                the Vcc pin drops below Vswitch, the part will
                                                                 automatically disconnect the Vcap pin from Vcc. A
                            VCC                                  STORE operation will be initiated with power provided
                                                                 by the Vcap capacitor.
           VCAP  VCC
VCAP                                                             Figure 5 shows the proper connection of the storage
                                                                 capacitor (Vcap) for automatic store operation. Refer
                                           10k Ohm               to the DC CHARACTERISTICS table for the size of
                                                          0.1F  Vcap. The voltage on the Vcap pin is driven to 5V by a
                 W                                               charge pump internal to the chip. A pull up should be
                                                                 placed on W to hold it inactive during power up.

                                                                 To reduce unneeded nonvolatile stores, AutoStoreTM
                                                                 and Hardware Store operations will be ignored unless
                                                                 at least one WRITE operation has taken place since
                                                                 the most recent STORE or RECALL cycle. Software
                                                                 initiated STORE cycles are performed regardless of
                                                                 whether a WRITE operation has taken place. The
                                                                  HSB signal can be monitored by the system to detect
                                                                 an AutoStoreTM cycle is in progress.

Figure 5: AutoStoreTM Mode

April 2005                                                       12  Document Control #ML0000 1.2
                                                                                   STK17T88

HARDWARE STORE ( HSB ) OPERATION                          SOFTWARE STORE

The STK17T88 provides the HSB pin for controlling         Data can be transferred from the SRAM to the
and acknowledging the STORE operations. The HSB           nonvolatile memory by a software address sequence.
pin can be used to request a hardware STORE cycle.        The STK17T88 software STORE cycle is initiated by
When the HSB pin is driven low, the STK17T88 will         executing sequential E controlled READ cycles from
conditionally initiate a STORE operation after tDELAY.    six specific address locations in exact order. During
An actual STORE cycle will only begin if a WRITE to       the STORE cycle an erase of the previous nonvolatile
the SRAM took place since the last STORE or               data is first performed, followed by a program of the
RECALL cycle. The HSB pin also acts as an open            nonvolatile elements. Once a STORE cycle is
drain driver that is internally driven low to indicate a  initiated, further input and output are disabled until the
busy condition while the STORE (initiated by any          cycle is completed.
means) is in progress.
                                                          Because a sequence of READs from specific
SRAM READ and WRITE operations that are in                addresses is used for STORE initiation, it is important
progress when HSB is driven low by any means are          that no other READ or WRITE accesses intervene in
given time to complete before the STORE operation         the sequence, or the sequence will be aborted and no
is initiated. After HSB goes low, the STK17T88 will       STORE or RECALL will take place.
continue SRAM operations for tDELAY. During tDELAY,
multiple SRAM READ operations may take place. If          To initiate the software STORE cycle, the following
a WRITE is in progress when HSB is pulled low it          READ sequence must be performed:
will be allowed a time, tDELAY, to complete. However,
any SRAM WRITE cycles requested after HSB goes            1. Read address  0x0E38  Valid READ
low will be inhibited until HSB returns high.             2. Read address  0x31C7  Valid READ
                                                          3. Read address  0x03E0  Valid READ
During any STORE operation, regardless of how it          4. Read address  0x3C1F  Valid READ
was initiated, the STK17T88 will continue to drive        5. Read address  0x303F  Valid READ
the HSB pin low, releasing it only when the STORE         6. Read address  0x0FC0  Initiate STORE cycle
is complete. Upon completion of the STORE
operation the STK17T88 will remain disabled until         The software sequence may be clocked with E
the HSB pin returns high.                                 controlled READs or G controlled READs.

If HSB is not used, it should be left unconnected.        Once the sixth address in the sequence has been
                                                          entered, the STORE cycle will commence and the
HARDWARE RECALL (POWER-UP)                                chip will be disabled. It is important that READ cycles
                                                          and not WRITE cycles be used in the sequence,
During power up, or after any low-power condition         although it is not necessary that G be low for the
(VCC < VSWITCH), an internal RECALL request will be       sequence to be valid. After the tSTORE cycle time has
latched. When VCC once again exceeds the sense            been fulfilled, the SRAM will again be activated for
voltage of VSWITCH, a RECALL cycle will                   READ and WRITE operation.
automatically be initiated and will take tHRECALL to
complete.                                                 SOFTWARE RECALL

                                                          Data can be transferred from the nonvolatile memory
                                                          to the SRAM by a software address sequence. A
                                                          software RECALL cycle is initiated with a sequence of
                                                          READ operations in a manner similar to the software
                                                          STORE initiation. To initiate the RECALL cycle, the
                                                          following sequence of E controlled READ operations
                                                          must be performed:

                                                          1. Read address  0x0E38  Valid READ
                                                          2. Read address  0x31C7  Valid READ
                                                          3. Read address  0x03E0  Valid READ
                                                          4. Read address  0x3C1F  Valid READ
                                                          5. Read address  0x303F  Valid READ
                                                          6. Read address  0x0C63  Initiate RECALL cycle

April 2005  13                                            Document Control #ML0024 rev 1.2
STK17T88

Internally, RECALL is a two-step procedure. First,      NOISE CONSIDERATIONS
the SRAM data is cleared, and second, the
nonvolatile information is transferred into the SRAM    The STK17T88 is a high-speed memory and so must
cells. After the tRECALL cycle time the SRAM will once  have a high-frequency bypass capacitor of
again be ready for READ and WRITE operations.           approximately 0.1F connected between VCC and VSS,
The RECALL operation in no way alters the data in       using leads and traces that are as short as possible.
the nonvolatile elements.                               As with all high-speed CMOS ICs, careful routing of
                                                        power, ground and signals will reduce circuit noise.
PREVENTING AUTOSTORETM
                                                        LOW AVERAGE ACTIVE POWER
The AutoStoreTM function can be disabled by initiat-
ing an AutoStore Disable sequence. A sequence of        CMOS technology provides the STK17T88 this the
read operations is performed in a manner similar to     benefit of drawing significantly less current when it is
the software STORE initiation. To initiate the          cycled at times longer than 50ns. Figure 6 shows the
AutoStore Disable sequence, the following sequence      relationship between ICC and READ/WRITE cycle
of E controlled read operations must be performed:      time. Worst-case current consumption is shown for
                                                        commercial temperature range, VCC = 3.6V, and chip
1. Read address  0x0E38  Valid READ                     enable at maximum frequency. Only standby current
2. Read address  0x31C7  Valid READ                     is drawn when the chip is disabled. The overall
3. Read address  0x03E0  Valid READ                     average current drawn by the STK17T88 depends on
4. Read address  0x3C1F  Valid READ                     the following items:
5. Read address  0x303F  Valid READ
6. Read address  0x03F8  AutoStore Disable                   1. The duty cycle of chip enable.
                                                             2. The overall cycle rate for accesses.
The AutoStoreTM can be re-enabled by initiating an           3. The ratio of READs to WRITEs.
AutoStore Enable sequence. A sequence of read                4. The operating temperature.
operations is performed in a manner similar to the           5. The VCC level.
software RECALL initiation. To initiate the AutoStore        6. I/O loading.
Enable sequence, the following sequence of E
controlled read operations must be performed:

1. Read address  0x0E38  Valid READ                     Average Active Current (mA)  50
2. Read address  0x31C7  Valid READ
3. Read address  0x03E0  Valid READ                                                  40
4. Read address  0x3C1F  Valid READ
5. Read address  0x303F  Valid READ
6. Read address  0x07F0  AutoStore Enable

If the AutoStoreTM function is disabled or re-enabled                                30
a manual STORE operation (Hardware or Software)
needs to be issued to save the AutoStore state                                       20  Writes
through subsequent power down cycles. The part
comes from the factory with AutoStoreTM enabled.

DATA PROTECTION                                                                      10

The STK17T88 protects data from corruption during                                        Reads
low-voltage conditions by inhibiting all externally
initiated STORE and WRITE operations. The low-                                       0
voltage condition is detected when VCC < VSWITCH .
                                                                                         50 100 150 200 300
If the STK17T88 is in a WRITE mode (both E and                                              Cycle Time (ns)
W low ) at power-up, after a RECALL, or after a
STORE, the WRITE will be inhibited until a negative                                      Figure 6 Current vs. Cycle time
transition on E or W is detected. This protects
against inadvertent writes during power up or brown
out conditions.

April 2005                                  14                                           Document Control #ML0024 rev 1.2
                                                                                               STK17T88

            REAL TIME CLOCK OPERATION

nvTIME OPERATION                                              SETTING THE CLOCK

The STK17T88 offers internal registers that contain           Setting the write bit "W" (in the flags register at
Clock, Alarm, Watchdog, Interrupt, and Control                0x7FF0) to a "1" halts updates to the STK17T88
functions. Internal double buffering of the clock and         registers. The correct day, date and time can then be
the clock/timer information registers prevents                written into the registers in 24-hour BCD format. The
accessing transitional internal clock data during a           time written is referred to as the "Base Time." This
read or write operation. Double buffering also cir-           value is stored in nonvolatile registers and used in
cumvents disrupting normal timing counts or clock             calculation of the current time. Resetting the write bit
accuracy of the internal clock while accessing clock          to "0" transfers those values to the actual clock
data. Clock and Alarm Registers store data in BCD             counters, after which the clock resumes normal
format.                                                       operation.

CLOCK OPERATIONS                                              BACKUP POWER

The clock registers maintain time up to 9,999 years in        The RTC in the STK17T88 is intended for
one second increments. The user can set the time to           permanently powered operation. Either the VRTCcap or
any calendar time and the clock automatically keeps           VRTCbat pin is connected depending on whether a
track of days of the week and month, leap years and           capacitor or battery is chosen for the application.
century transitions. There are eight registers                When primary power, Vcc, fails and drops below Vswitch
dedicated to the clock functions which are used to set        the device will switch to the backup power supply.
time with a write cycle and to read time during a read
cycle. These registers contain the Time of Day in             The clock oscillator uses very little current, which
BCD format. Bits defined as "X" are currently not used        maximizes the backup time available from the backup
and are reserved for future use by Simtek.                    source. Regardless of clock operation with the
                                                              primary source removed, the data stored in nvSRAM
READING THE CLOCK                                             is secure, having been stored in the nonvolatile
                                                              elements as power was lost. Factors to be considered
While the double-buffered RTC register structure              when choosing a backup power source include: the
reduces the chance of reading incorrect data from the         expected duration of power outages and the cost
clock, the user should halt internal updates to the           trade-off of using a battery versus a capacitor.
STK17T88 clock registers before reading clock data
to prevent the reading of data in transition. Stopping        During backup operation the STK17T88 consumes a
the internal register updates does not affect clock           maximum of 300 nanoamps at 2 volts. Capacitor or
accuracy.                                                     battery values should be chosen according to the
                                                              application. Backup time values based on maximum
The updating process is stopped by writing a "1" to           current specs are shown below. Nominal times are
the read bit "R" (in the flags register at 0x7FF0), and       approximately 3 times longer.
will not restart until a "0" is written to the read bit. The
RTC registers can then be read while the internal                   Capacitor Value            Backup Time
clock continues to run.                                       0.1 F
                                                                                     72 hours
Within 20ms after a "0" is written to the read bit, all
STK17T88 registers are simultaneously updated.                0.47 F                 14 days

                                                              1.0 F                  30 days

                                                              Using a capacitor has the obvious advantage of
                                                              recharging the backup source each time the system is
                                                              powered up.

April 2005  15                                                        Document Control #ML0024 rev 1.2
STK17T88

If a battery is used, a 3V lithium is recommended and       calibration circuit adds or subtracts counts from the
the STK17T88 will only source current from the bat-         oscillator divider circuit.
tery when the primary power is removed. The battery
will not, however, be recharged at any time by the          The number of times pulses are suppressed (sub-
STK17T88. The battery capacity should be chosen             tracted, negative calibration) or split (added, positive
for total anticipated cumulative down-time required         calibration) depends upon the value loaded into the
over the life of the system.                                five calibration bits found in calibration register at
                                                            0x7FF8. Adding counts speeds the clock up;
STOPPING AND STARTING THE OSCIL-                            subtracting counts slows the clock down. The
LATOR                                                       Calibration bits occupy the five lower order bits in the
                                                            control register 8. These bits can be set to represent
The OSCEN bit in calibration register at 0x7FF8             any value between 0 and 31 in binary form. Bit D5 is a
controls the starting and stopping of the oscillator.       Sign bit, where a "1" indicates positive calibration and
This bit is nonvolatile and shipped to customers in the     a "0" indicates negative calibration. Calibration occurs
"enabled" (set to 0) state. To preserve battery life        within a 64 minute cycle. The first 62 minutes in the
while system is in storage OSCEN should be set to a         cycle may, once per minute, have one second either
1. This will turn off the oscillator circuit extending the  shortened by 128 or lengthened by 256 oscillator
battery life. If the OSCEN bit goes from disabled to        cycles.
enabled, it will take approximately 5 seconds (10
seconds max) for the oscillator to start.                   If a binary "1" is loaded into the register, only the first
                                                            2 minutes of the 64 minute cycle will be modified; if a
The STK17T88 has the ability to detect oscillator           binary 6 is loaded, the first 12 will be affected, and so
failure. This is recorded in the OSCF (Oscillator           on. Therefore each calibration step has the effect of
Failed bit) of the flags register at address 0x7FF0.        adding 512 or subtracting 256 oscillator cycles for
When the device is powered on (VCC goes above               every 125,829,120 actual oscillator cycles. That is
Vswitch) the OSCEN bit is checked for "enabled" status.     +4.068 or -2.034 ppm of adjustment per calibration
If the OSCEN bit is enabled and the oscillator is not       step in the calibration register.
active, the OSCF bit is set. The user should check for
this condition and then write a 0 to clear the flag. It     In order to determine how to set the calibration one
should be noted that in addition to setting the OSCF        may set the CAL bit in the flags register at 0x7FF0 to
flag bit, the time registers are reset to the "Base Time"   1, which causes the INT pin to toggle at a nominal
(see the section "Setting the Clock"), which is the         512 Hz. Any deviation measured from the 512 Hz will
value last written to the timekeeping registers. The        indicate the degree and direction of the required
Control/Calibration register and the OSCEN bit are not      correction. For example, a reading of 512.010124 Hz
affected by the oscillator failed condition.                would indicate a +20 ppm error, requiring a -10
                                                            (001010) to be loaded into the Calibration register.
If the voltage on the backup supply (either VRTCcap or      Note that setting or changing the calibration register
VRTCbat) falls below their respective minimum level the     does not affect the frequency test output frequency.
oscillator may fail, leading to the oscillator failed
condition which can be detected when system power           ALARM
is restored.
                                                            The alarm function compares user-programmed val-
The value of OSCF should be reset to 0 when the             ues to the corresponding time-of-day values. When a
time registers are written for the first time. This will    match occurs, the alarm event occurs. The alarm
initialize the state of this bit which may have become      drives an internal flag, AF, and may drive the INT pin
set when the system was first powered on.                   if desired.

CALIBRATING THE CLOCK                                       There are four alarm match fields. They are date,
                                                            hours, minutes and seconds. Each of these fields also
The RTC is driven by a quartz controlled oscillator         has a Match bit that is used to determine if the field is
with a nominal frequency of 32.768 KHz. Clock               used in the alarm match logic. Setting the Match bit to
accuracy will depend on the quality of the crystal,         "0" indicates that the corresponding field will be used
usually specified to 35 ppm limits at 25C. This error      in the match process.
could equate to + 1.53 minutes per month. The
STK17T88 employs a calibration circuit that can             Depending on the Match bits, the alarm can occur as
improve the accuracy to +1/-2 ppm at 25C. The              specifically as one particular second on one day of
                                                            the month, or as frequently as once per second

April 2005  16                                              Document Control #ML0024 rev 1.2
                                                                                                     STK17T88

continuously. The MSB of each alarm register is a          set the WDS bit without concern that the watchdog
Match bit. Selecting none of the Match bits (all 1's)      timer value will be modified. A logical diagram of the
indicates that no match is required. The alarm occurs      watchdog timer is shown below. Note that setting the
every second. Setting the match select bit for seconds     watchdog time-out value to 0 would be otherwise
to "0" causes the logic to match the seconds alarm         meaningless and therefore disables the watchdog
value to the current time of day. Since a match will       function.
occur for only one value per minute, the alarm occurs
once per minute. Likewise, setting the seconds and         Oscillator      Clock          1 Hz
minutes Match bits causes an exact match of these          32.768KH2       Divider
values. Thus, an alarm will occur once per hour.                                               Zero
Setting seconds, minutes and hours causes a match                                  32 Hz    Compare  WDF
once per day. Lastly, selecting all match values
causes an exact time and date match. Selecting other                        Counter
bit combinations will not produce meaningful results;
however the alarm circuit should follow the functions      WDS               Load
described.                                                                 Register

There are two ways a user can detect an alarm event,                   DQ
by reading the AF flag or monitoring the INT pin. The
AF flag in the flags register at 0x7FF0 will indicate      WDW
that a date/time match has occurred. The AF bit will
be set to 1 when a match occurs. Reading the                           Q
Flags/Control register clears the alarm flag bit (and all
others). A hardware interrupt pin may also be used to                           Watchdog
detect an alarm event.
                                                           write to        Register
WATCHDOG TIMER
                                                           Watchdog
The watchdog timer is a free running down counter
that uses the 32 Hz clock (31.25 ms) derived from the      Register
crystal oscillator. The oscillator must be running for
the watchdog to function. It begins counting down                      Figure 7. Watchdog Timer Block Diagram
from the value loaded in the Watchdog Timer register.
                                                           The output of the watchdog timer is a flag bit WDF
The counter consists of a loadable register and a free     that is set if the watchdog is allowed to time-out. The
running counter. On power up, the watchdog time-out        flag is set upon a watchdog time-out and cleared
value in register 0x7FF7 is loaded into the counter        when the Flags/Control register is read by the user.
load register. Counting begins on power up and             The user can also enable an optional interrupt source
restarts from the loadable value any time the              to drive the INT pin if the watchdog time-out occurs.
Watchdog Strobe (WDS) bit is set to 1. The counter is
compared to the terminal value of 0. If the counter        POWER MONITOR
reaches this value, it causes an internal flag and an
optional interrupt output. The user can prevent the        The STK17T88 provides a power management
time-out interrupt by setting WDS bit to 1 prior to the    scheme with power-fail interrupt capability. It also
counter reaching 0. This causes the counter to be          controls the internal switch to backup power for the
reloaded with the watchdog time-out value and to be        clock and protects the memory from low-VCC access.
restarted. As long as the user sets the WDS bit prior      The power monitor is based on an internal band-gap
to the counter reaching the terminal value, the inter-     reference circuit that compares the VCC voltage to
rupt and flag never occurs.                                various thresholds.

New time-out values can be written by setting the          As described in the AutoStoreTM section previously,
watchdog write bit to 0. When the WDW is 0 (from the       when Vswitch is reached as VCC decays from power
previous operation), new writes to the watchdog time-      loss, a data store operation is initiated from SRAM to
out value bits D5-D0 allow the time-out value to be        the nonvolatile elements, securing the last SRAM
modified. When WDW is a 1, then writes to bits D5-D0       data state. Power is also switched from VCC to the
will be ignored. The WDW function allows a user to         backup supply (battery or capacitor) to operate the
                                                           RTC oscillator.

                                                           When operating from the backup source no data may
                                                           be read or written and the clock functions are not
                                                           available to the user. The clock continues to operate
                                                           in the background. Updated clock data is available to

April 2005  17                                                         Document Control #ML0024 rev 1.2
STK17T88

the user after tHRECALL delay (See AutoStoreTM           According to the programming selections, the pin can
                                                         be driven in the backup mode for an alarm interrupt.
/POWER-UP RECALL) after VCC has been restored            In addition, the pin can be an active low (open-drain)
                                                         or an active high (push-pull) driver. If programmed for
to the device.                                           operation during backup mode, it can only be active
                                                         low. Lastly, the pin can provide a one-shot function so
INTERRUPTS                                               that the active condition is a pulse or a level condition.
                                                         In one-shot mode, the pulse width is internally fixed at
The STK17T88 provides three potential interrupt          approximately 200 ms. This mode is intended to reset
sources. They include the watchdog timer, the power      a host microcontroller. In level mode, the pin goes to
monitor, and the clock/calendar alarm. Each can be       its active polarity until the Flags/Control register is
individually enabled and assigned to drive the INT pin.  read by the user. This mode is intended to be used as
In addition, each has an associated flag bit that the    an interrupt to a host microcontroller. The control bits
host processor can use to determine the cause of the     are summarized as follows:
interrupt.
                                                         Watchdog Interrupt Enable - WIE. When set to 1, the
Some of the sources have additional control bits that    watchdog timer drives the INT pin as well as an
determine functional behavior. In addition, the pin      internal flag when a watchdog time-out occurs. When
driver has three bits that specify its behavior when an  WIE is set to 0, the watchdog timer affects only the
interrupt occurs. A functional diagram of the interrupt  internal flag.
logic is shown below.
                                                         Alarm Interrupt Enable - AIE. When set to 1, the alarm
Watchdog  WDF      P/L    VCC                            match drives the INT pin as well as an internal flag.
  Timer   WIE                         INT                When set to 0, the alarm match only affects to internal
           PF      Pin                                   flag.
  Power   PFE     Driver  VSS
Monitor  AF                                             Power Fail Interrupt Enable - PFE. When set to 1, the
                   H/L                                   power fail monitor drives the pin as well as an internal
   VINT      AIE                                         flag. When set to 0, the power fail monitor affects only
                                                         the internal flag.
  Clock
  Alarm                                                  High/Low - H/L. When set to a 1, the INT pin is active
                                                         high and the driver mode is push-pull. The INT pin
               Figure 8. Interrupt Block Diagram         can drive high only when VCC>Vswitch. When set to a 0,
                                                         the INT pin is active low and the drive mode is open-
The three interrupts each have a source and an           drain. Active low (open drain) is operational even in
enable. Both the source and the enable must be           battery backup mode.
active (true high) in order to generate an interrupt
output. Only one source is necessary to drive the pin.   Pulse/Level - P/L. When set to a 1 and an interrupt
The user can identify the source by reading the          occurs, the INT pin is driven for approximately 200
Flags/Control register, which contains the flags         ms. When P/L is set to a 0, the INT pin is driven high
associated with each source. All flags are cleared to 0  or low (determined by H/L) until the Flags/Control
when the register is read. The cycle must be a           register is read.
complete read cycle ( WE high); otherwise the flags
will not be cleared. The power monitor has two pro-      When an enabled interrupt source activates the INT
grammable settings that are explained in the power       pin, an external host can read the Flags/Control reg-
monitor section.                                         ister to determine the cause. Remember that all flags
                                                         will be cleared when the register is read. If the INT pin
Once an interrupt source is active, the pin driver       is programmed for Level mode, then the condition will
determines the behavior of the output. It has two        clear and the INT pin will return to its inactive state. If
programmable settings as shown below. Pin driver         the pin is programmed for Pulse mode, then reading
control bits are located in the Interrupts register.     the flag also will clear the flag and the pin. The pulse
                                                         will not complete its specified duration if the
                                                         Flags/Control register is read. If the INT pin is used as
                                                         a host reset, then the Flags/Control register should
                                                         not be read during a reset.

April 2005                18                             Document Control #ML0024 rev 1.2
                                                                                     STK17T88

During a power-on reset with no battery, the interrupt
register is automatically loaded with the value 24h.
This causes power-fail interrupt to be enabled with an
active-low pulse.

RTC Register Map

Register                                BCD Format Data                                  Function / Range
                     D7
                         D6   D5               D4       D3      D2 D1 D0             Years: 00-99
0x7FFF
                         10s Years                              Years                Months: 01-12

0x7FFE      0            0          0            10s            Months               Day of Month: 01-31
                                               Months                                Day of week: 01-07
                                                                                     Hours: 00-23
0x7FFD          0        0          10s Day of               Day of Month            Minutes: 00-59
                0                      Month                                         Seconds: 00-59
0x7FFC          0                                                                    Calibration values*
0x7FFB          0        0          0          0        0            Day of Week
0x7FFA                                                                               Watchdog*
0x7FF9      OSCEN        0          10s Hours                   Hours
                                                                                     Interrupts*
0x7FF8        WDS            10s Minutes                        Minutes              Alarm, Day of Month:
                                                                                     01-31
0x7FF7                       10s Seconds                        Seconds              Alarm, hours: 00-23

                         0    Cal                            Calibration             Alarm, minutes: 00-59
                              Sign
                                                                                     Alarm, seconds: 00-59
                         WDW                               WDT                       Centuries: 00-99
                                                                                     Flags*
0x7FF6      WIE          AIE PFE ABE                    H/L     P/L       0       0

0x7FF5      M            0          10s Alarm                    Alarm Day
                                       Date                     Alarm Hours

0x7FF4      M            0          10s Alarm
                                      Hours

0x7FF3      M            10 Alarm Minutes                    Alarm Minutes

0x7FF2      M            10 Alarm Seconds                    Alarm Seconds

0x7FF1                   10s Centuries                          Centuries
0x7FF0
            WDF          AF   PF               OSCF     0       CAL W             R

* - Is a binary value, not a BCD value.
0 - Not implemented, reserved for future use.

April 2005                                             19                 Document Control #ML0024 rev 1.2
STK17T88

Register Map Detail

0x7FFF                                       Timekeeping Years

            D7        D6       D5            D4             D3                D2  D1            D0

                               10s Years                                          Years

            Contains the lower two BCD digits of the year. Lower nibble contains the value for years; upper

            nibble contains the value for 10s of years. Each nibble operates from 0 to 9. The range for the

            register is 0-99.

0x7FFE                                       Timekeeping Months

            D7        D6       D5            D4             D3           D2       D1            D0

            0         0        0             10s Month                            Months

            Contains the BCD digits of the month. Lower nibble contains the lower digit and operates from 0 to

            9; upper nibble (one bit) contains the upper digit and operates from 0 to 1. The range for the

            register is 1-12.

0x7FFD                                               Timekeeping Date

            D7        D6       D5            D4             D3           D2       D1            D0

            0         0        10s Day of month                                   Day of month

            Contains the BCD digits for the date of the month. Lower nibble contains the lower digit and

            operates from 0 to 9; upper nibble contains the upper digit and operates from 0 to 3. The range for

            the register is 1-31. Leap years are automatically adjusted for.

0x7FFC                                               Timekeeping Day

            D7        D6       D5            D4             D3                D2  D1            D0

            0         0        0                     0      0                     Day of week

            Lower nibble contains a value that correlates to day of the week. Day of the week is a ring counter
            that counts from 1 to 7 then returns to 1. The user must assign meaning to the day value, as the
            day is not integrated with the date.

0x7FFB                                       Timekeeping Hours

            D7        D6       D5            D4             D3           D2       D1            D0

            12/24     0                   10s Hours                               Hours

            Contains the BCD value of hours in 24 hour format. Lower nibble contains the lower digit and

            operates from 0 to 9; upper nibble (two bits) contains the upper digit and operates from 0 to 2. The

            range for the register is 0-23.

0x7FFA                                       Timekeeping Minutes

            D7        D6       D5            D4             D3           D2       D1            D0

            0                  10s Minutes                                        Minutes

            Contains the BCD value of minutes. Lower nibble contains the lower digit and operates from 0 to 9;

            upper nibble contains the upper minutes digit and operates from 0 to 5. The range for the register

            is 0-59.

0x7FF9                                       Timekeeping Seconds

            D7        D6       D5            D4             D3           D2       D1            D0

            0                  10s Seconds                                        Seconds

            Contains the BCD value of seconds. Lower nibble contains the lower digit and operates from 0 to
            9; upper nibble contains the upper digit and operates from 0 to 5. The range for the register is 0-
            59.

April 2005                                              20      Document Control #ML0024 rev 1.2
                                                                                               STK17T88

0x7FF8                                 Calibration / Control

   OSCEN      D7     D6   D5           D4                            D3   D2           D1  D0
Calibration
              OSCEN  0    Calibration                                     Calibration
     Sign                     Sign
Calibration
              Oscillator Enable. When set to 1, the oscillator is halted. When set to 0, the oscillator runs.
              Disabling the oscillator saves battery/capacitor power during storage. On a no-battery power-up,
              this bit is set to 0.
              Determines if the calibration adjustment is applied as an addition to or as a subtraction from the
              time-base.

              These five bits control the calibration of the clock.

0x7FF7                                 Watchdog Timer
     WDS
    WDW       D7     D6   D5           D4                            D3   D2           D1  D0
     WDT
              WDS WDW                                                     WDT

              Watchdog Strobe. Setting this bit to 1 reloads and restarts the watchdog timer. Setting the bit to 0
              has no affect. The bit is cleared automatically once the watchdog timer is reset. The WDS bit is
              write only. Reading it always will return a 0.

              Watchdog Write Enable. Setting this bit to 1 masks the watchdog time-out value (WDT5-WDT0) so
              it cannot be written. This allows the user to strobe the watchdog without disturbing the time-out
              value. Setting this bit to 0 allows bits 5-0 to be written on the next write to the Watchdog register.
              The new value will be loaded on the next internal watchdog clock after the write cycle is complete.
              This function is explained in more detail in the watchdog timer section.

              Watchdog time-out selection. The watchdog timer interval is selected by the 6-bit value in this
              register. It represents a multiplier of the 32 Hz count (31.25 ms). The minimum range or time-out
              value is 31.25 ms (a setting of 1) and the maximum time-out is 2 seconds (setting of 3Fh). Setting
              the watchdog timer register to 0 disables the timer. These bits can be written only if the WDW bit
              was cleared to 0 on a previous cycle.

0x7FF6                                 Interrupt Status / Control

      WIE     D7     D6   D5           D4                            D3   D2   D1          D0
      AIE
     PFIE     WIE    AIE  PFIE         ABE                           H/L  P/L          0   0
     ABE
      H/L     Watchdog Interrupt Enable. When set to 1 and a watchdog time-out occurs, the watchdog timer
      P/L     drives the INT pin as well as the WDF flag. When set to 0, the watchdog time-out affects only the
              WDF flag.
              Alarm Interrupt Enable. When set to 1, the alarm match drives the INT pin as well as the AF flag.
              When set to 0, the alarm match only affects the AF flag.
              Power-Fail Enable. When set to 1, the alarm match drives the INT pin as well as the AF flag. When
              set to 0, the power-fail monitor affects only the PF flag.
              Alarm Battery-backup Enable. When set to 1, the alarm interrupt (as controlled by AIE) will function
              even in battery backup mode. When set to 0, the alarm will occur only when Vcc>Vswitch.
              High/Low. When set to a 1, the INT pin is driven active high. When set to 0, the INT pin is open
              drain, active low.

              Pulse/Level. When set to a 1, the INT pin is driven active (determined by H/L ) by an interrupt

              source for approximately 200 ms. When set to a 0, the INT pin is driven to an active level (as set

              by H/L ) until the Flags/Control register is read.

April 2005                             21                                 Document Control #ML0024 rev 1.2
STK17T88

0x7FF5                                     Alarm Day

       M    D7  D6  D5                 D4      D3         D2  D1             D0
0x7FF4
            M   0   10s Alarm Date                            Alarm Date
       M
0x7FF3      Contains the alarm value for the date of the month and the mask bit to select or deselect the date
            value.
       M    Match. Setting this bit to 0 causes the date value to be used in the alarm match. Setting this bit to 1
0x7FF2      causes the match circuit to ignore the date value.

       M                                   Alarm Hours
0x7FF1
            D7  D6  D5                 D4      D3         D2  D1             D0

            M   0   10s Alarm Hours                           Alarm Hours

            Contains the alarm value for the hours and the mask bit to select or deselect the hours value.
            Match. Setting this bit to 0 causes the hours value to be used in the alarm match. Setting this bit to
            1 causes the match circuit to ignore the hours value.

                                       Alarm Minutes

            D7  D6  D5                 D4      D3         D2  D1             D0

            M       10s Alarm Minutes                         Alarm Minutes

            Contains the alarm value for the minutes and the mask bit to select or deselect the minutes value.
            Match. Setting this bit to 0 causes the minutes value to be used in the alarm match. Setting this bit
            to 1 causes the match circuit to ignore the minutes value.

                                       Alarm Seconds

            D7  D6  D5                 D4      D3         D2  D1             D0

            M       10s Alarm Seconds                         Alarm Seconds

            Contains the alarm value for the seconds and the mask bit to select or deselect the seconds'
            value.
            Match. Setting this bit to 0 causes the seconds' value to be used in the alarm match. Setting this
            bit to 1 causes the match circuit to ignore the seconds value.

                        Timekeeping Centuries

            D7  D6  D5                 D4      D3         D2  D1             D0

            0   0   10s Centuries                             Centuries

April 2005                                 22      Document Control #ML0024 rev 1.2
                                                                                                                  STK17T88

0x7FF0                                                    Flags

     WDF    D7   D6  D5  D4                               D3     D2               D1                      D0
      AF
      PF    WDF  AF  PF  OSCF                             0      CAL              W                       R

    OSCF    Watchdog Timer Flag. This read-only bit is set to 1 when the watchdog timer is allowed to reach 0
     CAL
       W    without being reset by the user. It is cleared to 0 when the Flags/Control register is read.

       R    Alarm Flag. This read-only bit is set to 1 when the time and date match the values stored in the

            alarm registers with the match bits = 0. It is cleared when the Flags/Control register is read.

            Power-fail Flag. This read-only bit is set to 1 when power falls below the power-fail threshold

            Vswitch. It is cleared to 0 when the Flags/Control register is read.

            Oscillator Fail Flag. Set to 1 on power-up only if the oscillator is not running in the first 5ms of

            power-on operation. This indicates that time counts are no longer valid. The user must reset this

            bit to 0 to clear this condition. The chip will not clear this flag. This bit survives power cycles.

            Calibration Mode. When set to 1, a 512Hz square wave is output on the INT pin. When set to 0,

            the INT pin resumes normal operation. This bit defaults to 0 (disabled) on power up.

            Write Time. Setting the W bit to 1 freeze updates of the timekeeping registers. The user can then

            write them with updated values. Setting the W bit to 0 causes the contents of the time registers to

            be transferred to the timekeeping counters.

            Read Time. Setting the R bit to 1 copies a static image of the timekeeping registers and places

            them in a holding register. The user can then read them without concerns over changing values

            causing system errors. The R bit going from 0 to 1 causes the timekeeping capture, so the bit must

            be returned to 0 prior to reading again.

April 2005                                            23         Document Control #ML0024 rev 1.2
STK17T88
                                  ORDERING INFORMATION

STK17T88 R F 45 I

                         Temperature Range

                                Blank = Commercial (0 to 70 C)
                                I = Industrial (-40 to 85C)

                         Access Time

                                25 = 25ns
                                35 = 35ns
                                45 = 45ns

                         Lead Finish

                                Blank = 85% Sn / 15% Pb
                                F = 100% Sn (Matte Tin) ROHS Compliant

                         Package

                                R = Plastic 48-pin 300 mil SSOP (25 mil pitch)
                                W = Plastic 40-pin 600 mil DIP (100 mil pitch)

April 2005           24  Document Control #ML0024 rev 1.2
                                                                                 STK17T88

Document Revision History

Revision    Date           Summary
    0.0
            February 2003 Publish new datasheet

0.1                        Remove 525 mil SOIC, Add 48 Pin SSOP and 40 Pin DIP packages; Modified Block
            March 2003 Diagram in AutoStore description section

                           Parameter                 Old Value   New Value       Notes

                           Vcap Min                  10F               17 F

                           tVCCRISE                  NA                 150 s      New Spec
                                                                         50 mA   @ 45ns access
                           ICC1 Max Com.             35 mA               55 mA   @ 35ns access
                                                                         65 mA   @ 25ns access
                           ICC1 Max Com.             40 mA               55 mA   @ 45ns access
                                                                         60 mA   @ 35ns access
                           ICC1 Max Com.             50 mA               70 mA   @ 25ns access
                                                                        3.0 mA
                           ICC1 Max Ind.             35 mA               3 mA      Com. & Ind.
                                                                         20 ms     Com & Ind.
1.0         December 2004  ICC1 Max Ind.             45 mA              12.5 ms
                           ICC1 Max Ind.             55 mA               40 s   @ 25ns access
                                                                         12 ns
                           ICC2 Max                  1.5 mA

                           ICC4 Max                  0.5 mA

                           tHRECALL                  5 ms

                           tSTORE                    10 ms

                           tRECALL                   20 s

                           tGLQV                     10 ns

1.1         January 2005 Changed "N" package reference to "R" package.

1.2         April 2005     Changed RTC register unused bits "X" to require zero "0" value when writing values.

SIMTEK STK17T88 Data Sheet, April 2005

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or means without express written permission from Simtek Corporation. The information contained in this publication is believed to be accurate,
but changes may be made without notice. Simtek does not assume responsibility for, or grant or imply any warranty, including
MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE regarding this information, the product or its use. Nothing herein
constitutes a license, grant or transfer of any rights to any Simtek patent, copyright, trademark or other proprietary right.

April 2005                                       25             Document Control #ML0024 rev 1.2
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