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STK11C88-3SF25

器件型号:STK11C88-3SF25
厂商名称:Simtek
厂商官网:http://www.simtek.com
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器件描述

32K x 8 nvSRAM 3.3V QuantumTrap⑩ CMOS Nonvolatile Static RAM

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STK11C88-3SF25器件文档内容

                                                           STK11C88-3

                                                                 32K x 8 nvSRAM
                                                 3.3V QuantumTrapTM CMOS

                                                        Nonvolatile Static RAM

                                        Obsolete - Not Recommend for new Deisgns

FEATURES                                              DESCRIPTION

35, 45ns and 55ns Access Times                      The Simtek STK11C88-3 is a fast static RAM with a
STORE to Nonvolatile Elements Initiated by          nonvolatile element incorporated in each static
                                                      memory cell. The SRAM can be read and written an
  Software                                            unlimited number of times, while independent non-
RECALL to SRAM Initiated by Software or             volatile data resides in Nonvolatile Elements. Data
                                                      transfers from the SRAM to the Nonvolatile Elements
  Power Restore                                       (the STORE operation), or from Nonvolatile Elements
10 mA Typical Icc at 200 nsec Cycle Time            to SRAM (the RECALL operation) are initiated using a
Unlimited READ, WRITE and RECALL Cycles             software sequence. Data transfers from the Nonvol-
1,000,000 STORE Cycles to Nonvolatile Ele-          atile Elements to the SRAM (the RECALL operation)
                                                      also occur upon restoration of power.
  ments
100-Year Data Retention in Nonvolatile Ele-

  ments
Single 3.3V+ 0.3V Operation
Commercial and Industrial Temperatures
28-Pin DIP and SOIC Packages

BLOCK DIAGRAM                                                                                  PIN CONFIGURATIONS

                           QUANTUM TRAP                                                         A14 1     28 VCC
                                512 x 512                                                       A12 2     27 W
                                                                                                 A7 3
  A5        ROW DECODER    STATIC RAM         STORE    STORE/                                    A6 4     26 A13
  A6                          ARRAY           RECALL   RECALL                                    A5 5     25 A8
  A7                                                  CONTROL                                    A4 6     24 A9
  A8                         512 x 512                                                           A3 7     23 A11
  A9                                                               SOFTWARE                     A2 8      22 G
  A11                                                                 DETECT                     A1 9
  A12                                                                                            A0 10    21 A10
  A13                                                                             G            DQ0 11     20 E
  A14                                                                             E            DQ1 12
                                                                                  W            DQ2 13     19 DQ7 28 - 300 PDIP
DQ0                                                                                            VSS 14
DQ1                                                                                                       18  DQ6  28 - 600 PDIP
DQ2                                                                                                       17  DQ5
DQ3
DQ4                                                                                  A0 - A13             16 DQ4 28 - 300 SOIC
DQ5
DQ6                                                                                                       15 DQ3 28 - 350 SOIC
DQ7
            INPUT BUFFERS      COLUMN I/O                                                      PIN NAMES
                              COLUMN DEC
                                                                                               A0 - A14       Address Inputs
                           A0 A1 A2 A3 A4A10                                                   W              Write Enable

                                                                                               DQ0 - DQ7      Data In/Out
                                                                                               E              Chip Enable

                                                                                               G              Output Enable

                                                                                               VCC            Power (+ 3.3V)

                                                                                               VSS            Ground

March 2006                                            1 Document Control # ML0013 rev 0.2
STK11C88-3                                                                                    Note a:  Stresses greater than those listed under "Absolute Maximum
                                                                                                       Ratings" may cause permanent damage to the device. This is a
ABSOLUTE MAXIMUM RATINGSa                                                                              stress rating only, and functional operation of the device at condi-
                                                                                                       tions above those indicated in the operational sections of this
Voltage on Input Relative to Ground . . . . . . . . . . . . . .0.5V to 4.5V                           specification is not implied. Exposure to absolute maximum rat-
Voltage on Input Relative to VSS . . . . . . . . . . 0.6V to (VCC + 0.5V)                             ing conditions for extended periods may affect reliability.
Voltage on DQ0-7 . . . . . . . . . . . . . . . . . . . . . . 0.5V to (VCC + 0.5V)
Temperature under Bias . . . . . . . . . . . . . . . . . . . . . 55C to 125C
Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . 65C to 150C
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1W
DC Output Current (1 output at a time, 1s duration) . . . . . . . . 15mA

DC CHARACTERISTICS                                                                                                        (VCC = 3.0V-3.6V)

                                                 COMMERCIAL                                   INDUSTRIAL

SYMBOL                    PARAMETER              MIN          MAX                             MIN MAX           UNITS                        NOTES
   ICC1b  Average VCC Current
                                                              50                                            52    mA   tAVAV = 35ns
                                                              42                                            44    mA   tAVAV = 45ns
                                                              37                                            39    mA   tAVAV = 55ns
                                                                                                                  mA
ICC2c     Average VCC Current During STORE                    3                                              3         All Inputs Don't Care, VCC = max
ICC3b     Average VCC Current at tAVAV = 200ns                                                                         W  (VCC 0.2V)
ISB1d     3.3V, 25C, Typical                                 9                                        9        mA     All Others Cycling, CMOS Levels
          Average VCC Current
ISB2d     (Standby, Cycling TTL Input Levels)                 18                                       19       mA     tAVAV = 35ns, E  VIH
                                                              16                                                       tAVAV = 45ns, E  VIH
IILK      VCC Standby Current                                 15                                       17       mA     tAVAV = 55ns, E  VIH
          (Standby, Stable CMOS Input Levels)                                                                          E  (VCC - 0.2V)
IOLK      Input Leakage Current                                                                        16       mA     All Others VIN  0.2V or  (VCC 0.2V)

VIH       Off-State Output Leakage Current                    750                                      750      A      VCC = max
VIL                                                                                                                    VIN = VSS to VCC
VOH       Input Logic "1" Voltage                             1                                       1       A
VOL       Input Logic "0" Voltage                                                                                      VCC = max
TA        Output Logic "1" Voltage                            1                                       1       A      VIN = VSS to VCC, E or G  VIH
          Output Logic "0" Voltage
          Operating Temperature                          2.2  VCC + .5 2.2 VCC + .5 V                                  All Inputs

                                                 VSS .5     0.8 VSS .5 0.8                                  V      All Inputs

                                                         2.4                                  2.4               V      IOUT = 4mA

                                                              0.4                                      0.4      V      IOUT = 8mA

                                                         0    70                               40     85       C

Note b: ICC1 and ICC3 are dependent on output loading and cycle rate. The specified values are obtained with outputs unloaded.
Note c: ICC2 is the average current required for the duration of the STORE cycle (tSTORE ) .
Note d: E  VIH will not produce standby current levels until any nonvolatile cycle in progress has timed out.

AC TEST CONDITIONS                                                                                                        3.3V

Input Pulse Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .0V to 3.0V               OUTPUT                   317 Ohms
Input Rise and Fall Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  5ns
Input and Output Timing Reference Levels . . . . . . . . . . . . . . . 1.5V                                                      30 pF
Output Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . See Figure 1                                       INCLUDING
                                                                                                                                 SCOPE AND
CAPACITANCEe (TA = 25C, f = 1.0MHz)                                                                            351 Ohms         FIXTURE

SYMBOL       PARAMETER               MAX  UNITS          CONDITIONS
  CIN     Input Capacitance            5    pF            V = 0 to 3V
  COUT    Output Capacitance           7    pF            V = 0 to 3V

Note e: These parameters are guaranteed but not tested.                                                         Figure 1: AC Output Loading

March 2006                                                                                    2 Document Control # ML0013 rev 0.2
                                                                                                                          STK11C88-3

SRAM READ CYCLES #1 & #2                                                                               (VCC = 3.0V-3.6V)

                    SYMBOLS                                                   STK11C88-3-35 STK11C88-3-45 STK11C88-3-55
                                                                                                                                                           UNITS
NO.                                                        PARAMETER
                                                                               MIN MAX MIN MAX MIN MAX
     #1, #2                  Alt.

1    tELQV          tACS           Chip Enable Access Time                                 35          45                     55  ns
                    tRC            Read Cycle Time
2    tAVAVf         tAA            Address Access Time                                 35          45                     55      ns
                                   Output Enable to Data Valid
3    tAVQVg                        Output Hold after Address Change                        35          45                     55  ns
                                   Chip Enable to Output Active
4    tGLQV          tOE            Chip Disable to Output Inactive                         15          20                     25  ns
                                   Output Enable to Output Active
5    tAXQXg         tOH            Output Disable to Output Inactive                   5           5                      5       ns
                                   Chip Enable to Power Active
6    tELQX          tLZ            Chip Disable to Power Standby                       5           5                      5       ns

7    tEHQZh         tHZ                                                                    13          15                     20  ns

8    tGLQX          tOLZ                                                               0           0                      0       ns

9    tGHQZh         tOHZ                                                                   13          15                     20  ns

10   tELICCHe       tPA                                                                0           0                      0       ns

11   tEHICCLd, e    tPS                                                                    35          45                     55  ns

Note f: W must be high during SRAM READ cycles and low during SRAM WRITE cycles.

Note g: I/O state assumes E and G < VIL and W > VIH; device is continuously selected.
Note h: Measured 200mV from steady state output voltage.

SRAM READ CYCLE #1: Address Controlledf, g

        ADDRESS                        5                                   2
DQ (DATA OUT)
                                   tAXQX                              tAVAV

                                                                      3

                                                                  tAVQV

                                                                                       DATA VALID

SRAM READ CYCLE #2: E Controlledf

     ADDRESS                                                          2                                            11
                 E
                                                                  tAVAV                                    tEHICCL

                                                                          1                                7

                                                                    tELQV                              tEHQZ

                                        6

                                   tELQX

                G                                          4                                                           9
     DQ (DATA                                              tGLQV
                                                        8                                                       tGHQZ
              ICC                  tGLQX
                                                                                                   DATA VALID

                                                    10            ACTIVE

                                          tELICCH

                                   STANDBY

March 2006                                                                   3 Document Control # ML0013 rev 0.2
STK11C88-3

SRAM WRITE CYCLES #1 & #2                                                                                                                                                 (VCC = 3.0V-3.6V)

                    SYMBOLS                                                                                     STK11C88-3-35 STK11C88-3-45 STK11C88-3-55
                                                                                                                                                                                          UNITS
NO.                                                                     PARAMETER
                                                                                                                  MIN MAX MIN MAX MIN MAX
     #1             #2       Alt.

12   tAVAV          tAVAV    tWC Write Cycle Time                                                               35                                                 45                   55      ns
                    tWLEH    tWP Write Pulse Width
13 tWLWH            tELEH    tCW Chip Enable to End of Write                                                    25                                                 30                   40      ns
                    tDVEH    tDW Data Set-up to End of Write
14 tELWH            tEHDX    tDH Data Hold after End of Write                                                   25                                                 30                   40      ns
                    tAVEH    tAW Address Set-up to End of Write
15 tDVWH            tAVEL    tAS Address Set-up to Start of Write                                               12                                                 15                   25      ns
                    tEHAX    tWR Address Hold after End of Write
16 tWHDX                     tWZ Write Enable to Output Disable                                                 0                                                  0                    0       ns
                             tOW Output Active after End of Write
17 tAVWH                                                                                                        25                                                 30                   40      ns

18 tAVWL                                                                                                        0                                                  0                    0       ns

19 tWHAX                                                                                                        0                                                  0                    0       ns
20 tWLQZh, i
                                                                                                                                                               13         15                20  ns

21 tWHQX                                                                                                        5                                                  5                    5       ns

Note i: If W is low when E goes low, the outputs remain in the high-impedance state.
Note j: E or W must be  VIH during address transitions.

SRAM WRITE CYCLE #1: W Controlledj

                                                                          12

                                                                        tAVAV

ADDRESS

                                                                                                            14                                                        19

                                                                                      tELWH                                                                        tWHAX
         E

                               18      17

                             tAVWL  tAVWH

               W                                13
      DATA IN
    DATA OUT                               tWLWH

                                                                    20                                              15                                                16

                                                           tWLQZ                                                 tDVWH                                             tWHDX

                                    PREVIOUS DATA                                                                          DATA VALID                                               21

                                                                                                                HIGH IMPEDANCE                                                tWHQX

SRAM WRITE CYCLE #2: E Controlledj

     ADDRESS                   18                                         12                                                                                         19
                 E
                             tAVEL                                      tAVAV                                                                                      tEHAX

                                                                               14

                                                                           tELEH

                                      17

                                    tAVEH

                W                                                                                                     13                                              16

        DATA IN                                                                                                   tWLEH                                            tEHDX
     DATA OUT
                                                                                                                                           15

                                                                                                                                   tDVEH

                                                                                                                                                   DATA VALID
                                                                                                                HIGH IMPEDANCE

March 2006                                                                                                      4 Document Control # ML0013 rev 0.2
                                                                                      STK11C88-3

STORE INHIBIT/POWER-UP RECALL                                                    (VCC = 3.0V-3.6V)

                   SYMBOLS                                      PARAMETER        STK11C88-3        UNITS NOTES
NO.                                                                              MIN MAX

                    Standard                                                                  550

22  tRESTORE                    Power-up RECALL Duration                                           s   k
                                STORE Cycle Duration
23  tSTORE                      Low Voltage Trigger Level                             10           ms  g
                                Low Voltage Reset Level
24  VSWITCH                                                                      2.7  2.95         V

25  VRESET                                                                            2.4          V

Note k: tRESTORE starts from the time VCC rises above VSWITCH.

STORE INHIBIT/POWER-UP RECALL

               VCC

        24 3.3V
    VSWITCH

        25
    VRESET

STORE INHIBIT

POWER-UP RECALL           22
       DQ (DATA OUT)  tRESTORE

                      POWER-UP     BROWN OUT                       BROWN OUT           BROWN OUT
                        RECALL   STORE INHIBIT                   STORE INHIBIT        STORE INHIBIT

                                    NO RECALL                       NO RECALL         RECALL WHEN
                                (VCC DID NOT GO                 (VCC DID NOT GO       VCC RETURNS
                                 BELOW VRESET)                   BELOW VRESET)        ABOVE VSWITCH

March 2006                                                      5 Document Control # ML0013 rev 0.2
STK11C88-3

SOFTWARE STORE/RECALL MODE SELECTION

    E               W  A13 - A0 (hex)                               MODE                            I/O                   NOTES
                                                                                                                            l, m
    L               H        0E38                               Read SRAM                     Output Data
                            31C7                                Read SRAM                     Output Data                   l, m
    L               H        03E0                               Read SRAM                     Output Data
                            3C1F                                Read SRAM                     Output Data
                             303F                               Read SRAM                     Output Data
                            0FC0                           Nonvolatile STORE                 Output High Z

                             0E38                               Read SRAM                     Output Data
                            31C7                                Read SRAM                     Output Data
                             03E0                               Read SRAM                     Output Data
                            3C1F                                Read SRAM                     Output Data
                             303F                               Read SRAM                     Output Data
                            0C63                           Nonvolatile RECALL                Output High Z

Note l: The six consecutive addresses must be in order listed. W must be high during all six consecutive cycles to enable a nonvolatile cycle.
Note m: While there are 15 addresses on the STK11C88-3, only the lower 14 are used to control software modes.

SOFTWARE STORE/RECALL CYCLEn, o                                                                                  (VCC = 3.0V-3.6V)

                                                                               STK11C88-3-35    STK11C88-3-45    STK11C88-3-55

NO. SYMBOLS                   PARAMETER                                                                                                         UNITS

                                                                               MIN  MAX         MIN         MAX      MIN  MAX

26       tAVAV         STORE/RECALL Initiation Cycle Time                      35               45                   55                         ns
                       Address Set-up Time
27       tAVELn        Clock Pulse Width                                       0                0                    0                          ns
                       Address Hold Time
28       tELEHn        RECALL Duration                                         25               30                   45                         ns

29       tELAXn                                                                20               20                   20                         ns

30       tRECALLn                                                                   20                      20            20                    s

Note n:  The software sequence is clocked with E controlled READs.
Note o:  The six consecutive addresses must be in the order listed in the Software STORE/RECALL Mode Selection Table: (0E38, 31C7, 03E0, 3C1F,
         303F, 0FC0) for a STORE cycle or (0E38, 31C7, 03E0, 3C1F, 303F, 0C63) for a RECALL cycle. W must be high during all six consecutive
         cycles.

SOFTWARE STORE/RECALL CYCLE: E Controlledo

    ADDRESS                             26                                               26

                                    tAVAV                                            tAVAV

                              ADDRESS #1                                       ADDRESS #6

                         27     28

                       tAVEL  tELEH

                 E

                                   29                                                               / 23    30
                                                                                                tSTORE tRECALL
                                tELAX
         DQ (DATA                                                                   DATA VALID       HIGH IMPEDANCE
                              DATA VALID

March 2006                                                 6 Document Control # ML0013 rev 0.2
                                                                                         STK11C88-3

            DEVICE OPERATION

The STK11C88-3 is a versatile 3.3V VCC memory               SOFTWARE NONVOLATILE STORE
chip that provides several modes of operation. The
STK11C88-3 can operate as a standard 32K x 8                The STK11C88-3 software STORE cycle is initiated
SRAM. It has a 32K x 8 Nonvolatile Elements                 by executing sequential READ cycles from six spe-
shadow to which the SRAM information can be cop-            cific address locations. During the STORE cycle an
ied or from which the SRAM can be updated in non-           erase of the previous nonvolatile data is first per-
volatile mode.                                              formed, followed by a program of the nonvolatile
                                                            elements. The program operation copies the SRAM
NOISE CONSIDERATIONS                                        data into nonvolatile memory. Once a STORE cycle
                                                            is initiated, further input and output are disabled until
Note that the STK11C88-3 is a high-speed memory             the cycle is completed.
and so must have a high frequency bypass capaci-
tor of approximately 0.1F connected between VCC             Because a sequence of reads from specific
and VSS, using leads and traces that are as short as        addresses is used for STORE initiation, it is impor-
possible. As with all high-speed CMOS ICs, normal           tant that no other READ or WRITE accesses inter-
careful routing of power, ground and signals will           vene in the sequence, or the sequence will be
help prevent noise problems.                                aborted and no STORE or RECALL will take place.

SRAM READ                                                   To initiate the software STORE cycle, the following
                                                            READ sequence must be performed:
The STK11C88-3 performs a READ cycle whenever
E and G are low and W is high. The address speci-           1. Read address  0E38 (hex)  Valid READ
fied on pins A0-14 determines which of the 32,768           2. Read address  31C7 (hex)  Valid READ
data bytes will be accessed. When the READ is initi-        3. Read address  03E0 (hex)  Valid READ
ated by an address transition, the outputs will be          4. Read address  3C1F (hex)  Valid READ
valid after a delay of tAVQV (READ cycle #1). If the        5. Read address  303F (hex)  Valid READ
READ is initiated by E or G, the outputs will be valid      6. Read address  0FC0 (hex)  Initiate STORE cycle
at tELQV or at tGLQV, whichever is later (READ cycle #2).
The data outputs will repeatedly respond to address         The software sequence is clocked with E controlled
changes within the tAVQV access time without the need       READs.
for transitions on any control input pins, and will
remain valid until another address change or until E        Once the sixth address in the sequence has been
or G is brought high.                                       entered, the STORE cycle will commence and the
                                                            chip will be disabled. It is important that READ cycles
SRAM WRITE                                                  and not WRITE cycles be used in the sequence,
                                                            although it is not necessary that G be low for the
A WRITE cycle is performed whenever E and W are             sequence to be valid. After the tSTORE cycle time has
low. The address inputs must be stable prior to             been fulfilled, the SRAM will again be activated for
entering the WRITE cycle and must remain stable             READ and WRITE operation.
until either E or W goes high at the end of the cycle.
The data on the common I/O pins DQ0-7 will be writ-         SOFTWARE NONVOLATILE RECALL
ten into the memory if it is valid tDVWH before the end
of a W controlled WRITE or tDVEH before the end of an       A software RECALL cycle is initiated with a sequence
E controlled WRITE.                                         of READ operations in a manner similar to the soft-
                                                            ware STORE initiation. To initiate the RECALL cycle,
It is recommended that G be kept high during the            the following sequence of READ operations must be
entire WRITE cycle to avoid data bus contention on          performed:
the common I/O lines. If G is left low, internal circuitry
will turn off the output buffers tWLQZ after W goes low.    1. Read address  0E38 (hex)  Valid READ
                                                            2. Read address  31C7 (hex)  Valid READ
                                                            3. Read address  03E0 (hex)  Valid READ
                                                            4. Read address  3C1F (hex)  Valid READ
                                                            5. Read address  303F (hex)  Valid READ
                                                            6. Read address  0C63 (hex)  Initiate RECALL cycle

March 2006                                                  7 Document Control # ML0013 rev 0.2
STK11C88-3                                              HARDWARE PROTECT

Internally, RECALL is a two-step procedure. First,     The STK11C88-3 offers hardware protection
the SRAM data is cleared, and second, the nonvola-     against inadvertent STORE operation during low-
tile information is transferred into the SRAM cells.   voltage conditions. When VCC < VSWITCH, all software
After the tRECALL cycle time the SRAM will once again  STORE operations are inhibited.
be ready for READ and WRITE operations. The
RECALL operation in no way alters the data in the      LOW AVERAGE ACTIVE POWER
Nonvolatile Elements. The nonvolatile data can be
recalled an unlimited number of times.                 The STK11C88-3 draws significantly less current
                                                        when it is cycled at times longer than 55ns. Figure 2
POWER-UP RECALL                                        shows the relationship between ICC and READ cycle
                                                        time. Worst-case current consumption is shown for
During power up, or after any low-power condition      both CMOS and TTL input levels (commercial tem-
(VCC < VRESET ), an internal RECALL request will be    perature range, VCC = 3.6V, 100% duty cycle on
latched. When VCC once again exceeds the sense         chip enable). Figure 3 shows the same relationship
voltage of VSWITCH, a RECALL cycle will automatically  for WRITE cycles.If the chip enable duty cycle is less
be initiated and will take tRESTORE to complete.       than 100%, only standby current is drawn when the
                                                        chip is disabled. The overall average current drawn
If the STK11C88-3 is in a WRITE state at the end of    by the STK11C88-3 depends on the following
power-up RECALL, the SRAM data will be corrupted.      items: 1) CMOS vs. TTL input levels; 2) the duty
To help avoid this situation, a 10K Ohm resistor       cycle of chip enable; 3) the overall cycle rate for
should be connected either between W and system        accesses; 4) the ratio of READs to WRITEs; 5) the
VCC or between E and system VCC.                       operating temperature; 6) the VCC level; and 7) I/O
                                                        loading.

50                                                                                                                          50

Average Active Current (mA)40                                                                                               40
                                                                                               Average Active Current (mA)
30                                                                                                                          30

20                                                                                                                                                                     TTL
                                                                                                                            20
                                            TTL
10                                                                                                                                                                     CMOS
                                                                                                                            10

                                           CMOS                                                                             0
0

            50  100 150 200                                                                                                     50  100 150 200

                Cycle Time (ns)                                                                                                     Cycle Time (ns)

    Figure 2: ICC (max) Reads                                                                                                   Figure 3: ICC (max) Writes

March 2006                                              8 Document Control # ML0013 rev 0.2
                                  STK11C88-3

            ORDERING INFORMATION

            STK11C88-3 W F 25 I

                                 Temperature Range

                                     Blank = Commercial (0 to 70C)
                                     I = Industrial (40 to 85C)

                                 Access Time

                                     35 = 35ns
                                     45 = 45ns
                                     55 = 55ns

                                 Lead Finish

                                     Blank = 85%Sn/15%Pb
                                     F = 100% Sn (Matte Tin)

                                 Package

                                     W=Plastic 28-pin 600 mil DIP
                                     P=Plastic 28-pin 300 mil DIP
                                     S=Plastic 28-pin 350 mil SOIC
                                     N=Plastic 28-pin 300 mil SOIC

March 2006                       9 Document Control # ML0013 rev 0.2
STK11C88-3

Document Revision History

Revision               Date  Summary
    0.0     December 2002    Added 35 nsec device; changed Vcc min. to 3.0 volts
    0.1     September 2003   Added lead free lead finish
    0.2     March 2006       Marked as Obsolete, Not recommended for new design.

March 2006                   10 Document Control # ML0013 rev 0.2
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