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STK11C68-P20

器件型号:STK11C68-P20
器件类别:存储   
厂商名称:ETC
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器件描述

8K X 8 NON-VOLATILE SRAM, 35 ns, CDIP28

参数

STK11C68-P20功能数量 1
STK11C68-P20端子数量 28
STK11C68-P20最小工作温度 -40 Cel
STK11C68-P20最大工作温度 85 Cel
STK11C68-P20额定供电电压 5 V
STK11C68-P20最小供电/工作电压 4.5 V
STK11C68-P20最大供电/工作电压 5.5 V
STK11C68-P20加工封装描述 0.300 INCH, CERAMIC, DIP-28
STK11C68-P20状态 Transferred
STK11C68-P20sub_category SRAMs
STK11C68-P20access_time_max 35 ns
STK11C68-P20jesd_30_code R-CDIP-T28
STK11C68-P20jesd_609_code e4
STK11C68-P20存储密度 65536 bit
STK11C68-P20内存IC类型 NON-VOLATILE SRAM
STK11C68-P20内存宽度 8
STK11C68-P20moisture_sensitivity_level NOT SPECIFIED
STK11C68-P20端口数 1
STK11C68-P20位数 8192 words
STK11C68-P20位数 8K
STK11C68-P20操作模式 ASYNCHRONOUS
STK11C68-P20组织 8KX8
STK11C68-P20输出特性 3-STATE
STK11C68-P20输出使能 YES
STK11C68-P20包装材料 CERAMIC, METAL-SEALED COFIRED
STK11C68-P20package_code DIP
STK11C68-P20package_equivalence_code DIP28,.3
STK11C68-P20包装形状 RECTANGULAR
STK11C68-P20包装尺寸 IN-LINE
STK11C68-P20串行并行 PARALLEL
STK11C68-P20peak_reflow_temperature__cel_ NOT SPECIFIED
STK11C68-P20power_supplies__v_ 5
STK11C68-P20qualification_status COMMERCIAL
STK11C68-P20seated_height_max 4.14 mm
STK11C68-P20standby_current_max 7.50E-4 Amp
STK11C68-P20最大供电电压 0.0750 Amp
STK11C68-P20表面贴装 NO
STK11C68-P20工艺 CMOS
STK11C68-P20温度等级 INDUSTRIAL
STK11C68-P20端子涂层 GOLD
STK11C68-P20端子形式 THROUGH-HOLE
STK11C68-P20端子间距 2.54 mm
STK11C68-P20端子位置 DUAL
STK11C68-P20time_peak_reflow_temperature_max__s_ NOT SPECIFIED
STK11C68-P20length 35.56 mm
STK11C68-P20width 7.62 mm
STK11C68-P20additional_feature STORE/RECAL TO EEPROM SOFTWARE

文档预览

STK11C68-P20器件文档内容

                                                                     STK11C68

                                                                      8K x 8 nvSRAM
                                                            QuantumTrapTM CMOS
                                                            Nonvolatile Static RAM

FEATURES                                              DESCRIPTION

20ns, 25ns, 35ns and 45ns Access Times              The Simtek STK11C68 is a fast static RAM with a
STORE to EEPROM Initiated by Software               nonvolatile, electrically erasable PROM element
RECALL to SRAM Initiated by Software or             incorporated in each static memory cell. The SRAM
                                                      can be read and written an unlimited number of
  Power Restore                                       times, while independent nonvolatile data resides in
10mA Typical ICC at 200ns Cycle Time                the EEPROM. Data transfers from the SRAM to the
Unlimited READ, WRITE and RECALL Cycles             EEPROM (the STORE operation), or from EEPROM to
1,000,000 STORE Cycles to EEPROM                    SRAM (the RECALL operation), take place using a
100-Year Data Retention over Full Industrial        software sequence. Transfers from the EEPROM to
                                                      the SRAM (the RECALL operation) also take place
  Temperature Range                                   automatically on restoration of power.
Commercial and Industrial Temperatures
28-Pin DIP and SOIC Packages                        The STK11C68 is pin-compatible with industry-
                                                      standard SRAMs. MIL-STD-883 device is also
                                                      available (STK11C68-M).

BLOCK DIAGRAM                                                                                  PIN CONFIGURATIONS

                          EEPROM ARRAY                                                          NC 1      28 VCC
                              128 x 512                                                                   27 W
                                                                                                A12 2
A5                                                                                               A7 3     26 NC
                                                                                                 A6 4
A6         ROW DECODER                        STORE    STORE/                                    A5 5     25 A8
                                                       RECALL                                    A4 6     24 A9
A7                        STATIC RAM                  CONTROL                                    A3 7     23 A11
                                                                                                A2 8      22 G
A8                        ARRAY               RECALL                SOFTWARE                     A1 9
                                                                      DETECT                     A0 10    21 A10
A9                        128 x 512                                                            DQ0 11     20 E
                                                                                  G            DQ1 12
A11                                                                               E            DQ2 13     19 DQ7  28 - 300 PDIP
                                                                                  W            VSS 14     18 DQ6  28 - 300 CDIP
A12                                                                                  A0 - A12             17 DQ5  28 - 350 SOIC
                                                                                                          16 DQ4
                                                                                                          15 DQ3

DQ0        INPUT BUFFERS      COLUMN I/O                                                       PIN NAMES
                            COLUMN DEC
DQ1                                                                                            A0 - A12   Address Inputs
                          A0 A1 A2 A3 A4 A10                                                   W          Write Enable
DQ2                                                                                            DQ0 - DQ7  Data In/Out
                                                                                               E          Chip Enable
DQ3                                                                                            G          Output Enable
DQ4                                                                                            VCC        Power (+ 5V)
                                                                                               VSS        Ground
DQ5
DQ6
DQ7

June 1999                                             4-21
STK11C68

ABSOLUTE MAXIMUM RATINGSa                                                                                Note a:  Stresses greater than those listed under "Absolute Maximum
                                                                                                                  Ratings" may cause permanent damage to the device. This is a
Voltage on Input Relative to VSS . . . . . . . . . . 0.6V to (VCC + 0.5V)                                        stress rating only, and functional operation of the device at condi-
Voltage on DQ0-7 . . . . . . . . . . . . . . . . . . . . . . 0.5V to (VCC + 0.5V)                                tions above those indicated in the operational sections of this
Temperature under Bias . . . . . . . . . . . . . . . . . . . . . 55C to 125C                                   specification is not implied. Exposure to absolute maximum rat-
Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . 65C to 150C                                  ing conditions for extended periods may affect reliability.
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1W
DC Output Current (1 output at a time, 1s duration) . . . . . . . . 15mA

DC CHARACTERISTICS                                                                                                                                        (VCC = 5.0V 10%)b

                                                 COMMERCIAL                                               INDUSTRIAL

SYMBOL                    PARAMETER              MIN                                                MAX   MIN MAX                      UNITS                              NOTES
   ICC1c  Average VCC Current
                                                                                                    100                N/A               mA        tAVAV = 20ns
                                                                                                    90                  90               mA        tAVAV = 25ns
                                                                                                    75                  75               mA        tAVAV = 35ns
                                                                                                    65                  65               mA        tAVAV = 45ns
                                                                                                                                         mA
ICC2d     Average VCC Current during STORE                                                          3                    3                         All Inputs Don't Care, VCC = max
ICC3c
          Average VCC Current at tAVAV = 200ns                                                      10            10                        mA     W  (V CC 0.2V)
ISB1e     5V, 25C, Typical                                                                                                                        All Others Cycling, CMOS Levels
                                                                                                    32            N/A                       mA
          Average VCC Current                                                                       27                                             tAVAV = 20ns, E  VIH
          (Standby, Cycling TTL Input Levels)                                                       23            28                        mA     tAVAV = 25ns, E  VIH
                                                                                                    20                                             tAVAV = 35ns, E  VIH
                                                                                                                  24                        mA     tAVAV = 45ns, E  VIH

                                                                                                                  21                        mA     E  (V CC - 0.2V)
                                                                                                                                                   All Others VIN  0.2V or  (VCC 0.2V)
ISB2e     VCC Standby Current                                                                       750           750                       A
          (Standby, Stable CMOS Input Levels)                                                                                                      VCC = max
IILK      Input Leakage Current                                                                     1            1                        A     VIN = VSS to VCC

IOLK      Off-State Output Leakage Current                                                          5            5                        A     VCC = max
                                                                                                                                                   VIN = VSS to VCC, E or G  VIH
VIH       Input Logic "1" Voltage                2.2                                                VCC + .5 2.2 VCC + .5 V
VIL       Input Logic "0" Voltage                                                                                                                  All Inputs
VOH       Output Logic "1" Voltage               VSS .5                                           0.8 VSS .5 0.8                        V
VOL       Output Logic "0" Voltage                                                                                                                 All Inputs
TA        Operating Temperature                  2.4                                                      2.4                               V
                                                                                                                                                   IOUT = 4mA
                                                                                                    0.4           0.4                       V
                                                                                                                                                   IOUT = 8mA

                                                         0                                          70    40    85                        C

Note b:  The STK11C68-20 requires VCC = 5.0V 5% supply to operate at specified speed.
Note c:
Note d:  ICC1 and ICC3 are dependent on output loading and cycle rate. The specified values are obtained with outputs unloaded.
Note e:  EICC2VisIHthweillanvoetrapgroedcuucreresnttarnedqbuyirceudrrfeonr tthleevdeulsrautniotinl  of the STORE cycle (tSTORE ) .
                                                                                                    any nonvolatile cycle in progress  has  timed  out.

AC TEST CONDITIONS                                                                                                                                        5.0V

Input Pulse Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0V to 3V                                                                      480 Ohms
Input Rise and Fall Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  5ns
Input and Output Timing Reference Levels . . . . . . . . . . . . . . . 1.5V                                                                                      30 pF
Output Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .See Figure 1                                                                        INCLUDING
                                                                                                                                                                 SCOPE AND
                                                                                                                  OUTPUT                                         FIXTURE

CAPACITANCEf (TA = 25C, f = 1.0MHz)                                                                                                            255 Ohms

SYMBOL       PARAMETER               MAX  UNITS          CONDITIONS
  CIN     Input capacitance            8    pF            V = 0 to 3V
  COUT    Output Capacitance           7    pF            V = 0 to 3V

Note f: These parameters are guaranteed but not tested.                                                                                     Figure 1: AC Output Loading

June 1999                                                                                           4-22
                                                                                                                           STK11C68

SRAM READ CYCLES #1 & #2                                                                            (VCC = 5.0V + 10%)b

                      SYMBOLS                                             STK11C68-20 STK11C68-25 STK11C68-35 STK11C68-45
                                                                                                                                                                      UNITS
NO.  #1, #2                    Alt.                 PARAMETER
                                                                           MIN MAX MIN MAX MIN MAX MIN MAX
                                     Chip Enable Access Time
1    tELQV            tACS           Read Cycle Time                          20                25      35                     45  ns
                      tRC            Address Access Time
2    tAVAVg           tAA            Output Enable to Data Valid          20        25              35                     45      ns
                                     Output Hold after Address Change
3    tAVQVh                          Chip Enable to Output Active             22                25      35                     45  ns
                                     Chip Disable to Output Inactive
4    tGLQV            tOE            Output Enable to Output Active           8                 10      15                     20  ns
                                     Output Disable to Output Inactive
5    tAXQXh           tOH            Chip Enable to Power Active          5         5               5                      5       ns
                                     Chip Disable to Power Standby
6    tELQX            tLZ                                                 5         5               5                      5       ns

7    tEHQZi           tHZ                                                     7                 10      13                     15  ns

8    tGLQX            tOLZ                                                0         0               0                      0       ns

9    tGHQZi           tOHZ                                                    7                 10      13                     15  ns

10   tELICCHf         tPA                                                 0         0               0                      0       ns

11   tEHICCLe, f      tPS                                                     25                25      35                     45  ns

Note g: W must be high during SRAM READ cycles and low during SRAM WRITE cycles.

Note h: I/O state assumes E, G < VIL and W > VIH; device is continuously selected.
Note i: Measured 200mV from steady state output voltage.

SRAM READ CYCLE #1: Address Controlledg, h

       ADDRESS                          5                              2
DQ (DATA OUT)
                                     tAXQX                         tAVAV

                                                                  3

                                                               tAVQV

                                                                                    DATA VALID

SRAM READ CYCLE #2: E Controlledg

     ADDRESS                                                      2                                                11
                 E
                                                               tAVAV                                         tEHICCL

                                                                      1                                    7

                                                                  tELQV                                 tEHQZ

                                        6

                                     tELQX

                   G                                    4                                                               9
DQ (DATA OUT)                                           tGLQV
                                     8                                                                           tGHQZ
                 ICC                 tGLQX
                                                                                                    DATA VALID

                                                    10         ACTIVE

                                             tELICCH

                                     STANDBY

June 1999                                                      4-23
STK11C68

SRAM WRITE CYCLES #1 & #2                                                                                                (VCC = 5.0V + 10%)b

                   SYMBOLS                                                 STK11C68-20  STK11C68-25 STK11C68-35 STK11C68-45
                                                                           MIN MAX                                                                             UNITS
NO.                                PARAMETER
                                                                                         MIN MAX MIN MAX MIN MAX
     #1            #2       Alt.

12   tAVAV         tAVAV    tWC Write Cycle Time                           20           25                           35                45      ns

13 tWLWH           tWLEH    tWP Write Pulse Width                          15           20                           25                30      ns

14 tELWH           tELEH    tCW Chip Enable to End of Write                15           20                           25                30      ns

15 tDVWH           tDVEH    tDW Data Set-up to End of Write                8            10                           12                15      ns

16 tWHDX           tEHDX    tDH Data Hold after End of Write               0            0                            0                 0       ns

17 tAVWH           tAVEH    tAW Address Set-up to End of Write             15           20                           25                30      ns

18 tAVWL           tAVEL    tAS Address Set-up to Start of Write           0            0                            0                 0       ns

19 tWHAX           tEHAX    tWR Address Hold after End of Write            0            0                            0                 0       ns

20 tWLQZi, j                tWZ Write Enable to Output Disable                 7                                 10         13             15  ns

21 tWHQX                    tOW Output Active after End of Write           5            5                            5                 5       ns

Note j: If W is low when E goes low, the outputs remain in the high-impedance state.
Note k: E or W must be  VIH during address transitions.

SRAM WRITE CYCLE #1: W Controlledk

ADDRESS                                                               12                                               19
            E                                                       tAVAV                                            tWHAX

                                                                   14
                                                                 tELWH

                              18     17
                            tAVWL  tAVWH

              W                           13
      DATA IN                           tWLWH
    DATA OUT
                                                            20                    15                                   16
                                                          tWLQZ                 tDVWH                                tWHDX

                                   PREVIOUS DATA                                          DATA VALID                               21
                                                                                                                                tWHQX
                                                                               HIGH IMPEDANCE

SRAM WRITE CYCLE #2: E Controlledk

    ADDRESS                  18                                   12                                                   19
                E           tAVEL                                tAVAV                                               tEHAX

                                                                      14
                                                                    tELEH

                                    17                                13
                                   tAVEH                            tWLEH

                W                                                                     15                               16
                                                                                    tDVEH                            tEHDX
        DATA IN
     DATA OUT                                                                                        DATA VALID

                                                                  HIGH IMPEDANCE

June 1999                                                        4-24
                                                                                             STK11C68

STORE INHIBIT/POWER-UP RECALL                                                      (VCC = 5.0V + 10%)b

                  SYMBOLS                                                          STK11C68
NO.
                                                                  PARAMETER                  UNITS NOTES
                   Standard
                                                                                   MIN MAX

22  tRESTORE                           Power-up RECALL Duration                         550  s        l
                                       STORE Cycle Duration
23  tSTORE                             Low Voltage Trigger Level                        10   ms
                                       Low Voltage Reset Level
24  VSWITCH                                                                        4.0  4.5  V

25  VRESET                                                                              3.9  V

Note l: tRESTORE starts from the time VCC rises above VSWITCH.

STORE INHIBIT/POWER-UP RECALL

                    VCC

                5V
        24
    VSWITCH
        25
    VRESET

STORE INHIBIT

OWER-UP RECALL                   22
     DQ (DATA OUT)           tRESTORE

                    POWER-UP              BROWN OUT                  BROWN OUT            BROWN OUT
                      RECALL            STORE INHIBIT              STORE INHIBIT        STORE INHIBIT

                                           NO RECALL                  NO RECALL         RECALL WHEN
                                       (VCC DID NOT GO            (VCC DID NOT GO       VCC RETURNS
                                        BELOW VRESET)              BELOW VRESET)        ABOVE VSWITCH

June 1999                                                         4-25
STK11C68

SOFTWARE STORE/RECALL MODE SELECTION

    E            W         A12 - A0 (hex)                     MODE                     I/O                        NOTES
                                                                                                                     m
    L            H               0000                     Read SRAM              Output Data
                                 1555                     Read SRAM              Output Data                         m
    L            H              0AAA                      Read SRAM              Output Data
                                1FFF                      Read SRAM              Output Data
                                 10F0                     Read SRAM              Output Data
                                 0F0F                Nonvolatile STORE          Output High Z

                                 0000                     Read SRAM              Output Data
                                 1555                     Read SRAM              Output Data
                                0AAA                      Read SRAM              Output Data
                                1FFF                      Read SRAM              Output Data
                                 10F0                     Read SRAM              Output Data
                                0F0E                 Nonvolatile RECALL         Output High Z

Note m: The six consecutive addresses must be in the order listed. W must be high during all six consecutive cycles to enable a nonvolatile cycle.

SOFTWARE STORE/RECALL CYCLEn, o                                                                     (VCC = 5.0V 10%)b

                                                     STK11C68-20         STK11C68-25      STK11C68-35        STK11C68-45

NO. SYMBOLS                PARAMETER                                                                                      UNITS

                                                     MIN   MAX           MIN    MAX       MIN   MAX          MIN  MAX

26       tAVAV      STORE/RECALL Initiation Cycle Time 20                25               35                 45           ns

27       tAVELn     Address Set-up Time              0                   0                0                  0            ns

28       tELEHn     Clock Pulse Width                15                  20               25                 30           ns

29       tELAXn     Address Hold Time                15                  20               20                 20           ns

30       tRECALLn   RECALL Duration                        20                   20              20                20      s

Note n:  The software sequence is clocked with E controlled reads.
Note o:  The six consecutive addresses must be in the order listed in the Software STORE/RECALL Mode Selection Table: (0000, 1555, 0AAA, 1FFF,
         10F0, 0F0F) for a STORE cycle or (0000, 1555, 0AAA, 1FFF, 10F0, 0F0E) for a RECALL cycle. W must be high during all six consecutive
         cycles.

SOFTWARE STORE/RECALL CYCLE: E Controlledo

ADDRESS                              26                                     26

                                 tAVAV                                  tAVAV

                           ADDRESS #1                             ADDRESS #6

                      27                 28

                    tAVEL              tELEH

         E

                                             29                                           / 23  30
                                                                                          tSTORE tRECALL
                                          tELAX
DQ (DATA OUT)                                                                 DATA VALID     HIGH IMPEDANCE
                                         DATA VALID

June 1999                                                  4-26
                                                                                         STK11C68

           DEVICE OPERATION

The STK11C68 is a versatile memory chip that pro-           SOFTWARE NONVOLATILE STORE
vides several modes of operation. The STK11C68
can operate as a standard 8K x 8 SRAM. It has an            The STK11C68 software STORE cycle is initiated by
8K x 8 EEPROM shadow to which the SRAM informa-             executing sequential READ cycles from six specific
tion can be copied or from which the SRAM can be            address locations. During the STORE cycle an erase
updated in nonvolatile mode.                                of the previous nonvolatile data is first performed,
                                                            followed by a program of the nonvolatile elements.
NOISE CONSIDERATIONS                                        The program operation copies the SRAM data into
                                                            nonvolatile memory. Once a STORE cycle is initiated,
Note that the STK11C68 is a high-speed memory               further input and output are disabled until the cycle
and so must have a high-frequency bypass capaci-            is completed.
tor of approximately 0.1F connected between Vcc
and Vss, using leads and traces that are as short as        Because a sequence of READs from specific
possible. As with all high-speed CMOS ICs, normal           addresses is used for STORE initiation, it is impor-
careful routing of power, ground and signals will help      tant that no other READ or WRITE accesses inter-
prevent noise problems.                                     vene in the sequence or the sequence will be
                                                            aborted and no STORE or RECALL will take place.
SRAM READ
                                                            To initiate the software STORE cycle, the following
The STK11C68 performs a READ cycle whenever E               READ sequence must be performed:
and G are low and W is high. The address specified
on pins A0-12 determines which of the 8,192 data            1. Read address  0000 (hex)  Valid READ
bytes will be accessed. When the READ is initiated          2. Read address  1555 (hex)  Valid READ
by an address transition, the outputs will be valid         3. Read address  0AAA (hex)  Valid READ
after a delay of tAVQV (READ cycle #1). If the READ is      4. Read address  1FFF (hex)  Valid READ
initiated by E or G, the outputs will be valid at tELQV or  5. Read address  10F0 (hex)  Valid READ
at tGLQV, whichever is later (READ cycle #2). The data      6. Read address  0F0F (hex)  Initiate STORE cycle
outputs will repeatedly respond to address changes
within the tAVQV access time without the need for tran-     The software sequence must be clocked with E con-
sitions on any control input pins, and will remain valid    trolled READs.
until another address change or until E or G is
brought high.                                               Once the sixth address in the sequence has been
                                                            entered, the STORE cycle will commence and the
SRAM WRITE                                                  chip will be disabled. It is important that READ cycles
                                                            and not WRITE cycles be used in the sequence,
A WRITE cycle is performed whenever E and W are             although it is not necessary that G be low for the
low. The address inputs must be stable prior to             sequence to be valid. After the tSTORE cycle time has
entering the WRITE cycle and must remain stable             been fulfilled, the SRAM will again be activated for
until either E or W goes high at the end of the cycle.      READ and WRITE operation.
The data on the common I/O pins DQ0-7 will be writ-
ten into the memory if it is valid tDVWH before the end     SOFTWARE NONVOLATILE RECALL
of a W controlled WRITE or tDVEH before the end of an
E controlled WRITE.                                         A software RECALL cycle is initiated with a sequence
                                                            of READ operations in a manner similar to the soft-
It is recommended that G be kept high during the            ware STORE initiation. To initiate the RECALL cycle,
entire WRITE cycle to avoid data bus contention on          the following sequence of READ operations must be
the common I/O lines. If G is left low, internal circuitry  performed:
will turn off the output buffers tWLQZ after W goes low.
                                                            1. Read address  0000 (hex)  Valid READ
                                                            2. Read address  1555 (hex)  Valid READ
                                                            3. Read address  0AAA (hex)  Valid READ
                                                            4. Read address  1FFF (hex)  Valid READ
                                                            5. Read address  10F0 (hex)  Valid READ
                                                            6. Read address  0F0E (hex)  Initiate RECALL cycle

June 1999  4-27
STK11C68                                                HARDWARE PROTECT

Internally, RECALL is a two-step procedure. First,     The STK11C68 offers hardware protection against
the SRAM data is cleared, and second, the nonvola-     inadvertent STORE operation during low-voltage
tile information is transferred into the SRAM cells.   conditions. When VCC < VSWITCH, software STORE
After the tRECALL cycle time the SRAM will once again  operations are inhibited.
be ready for READ and WRITE operations. The
RECALL operation in no way alters the data in the      LOW AVERAGE ACTIVE POWER
EEPROM cells. The nonvolatile data can be recalled
an unlimited number of times.                          The STK11C68 draws significantly less current
                                                        when it is cycled at times longer than 50ns. Figure 2
POWER-UP RECALL                                        shows the relationship between ICC and READ cycle
                                                        time. Worst-case current consumption is shown for
During power up, or after any low-power condition      both CMOS and TTL input levels (commercial tem-
(VCC < VRESET), an internal RECALL request will be     perature range, VCC = 5.5V, 100% duty cycle on chip
latched. When VCC once again exceeds the sense         enable). Figure 3 shows the same relationship for
voltage of VSWITCH, a RECALL cycle will automatically  WRITE cycles. If the chip enable duty cycle is less
be initiated and will take tRESTORE to complete.       than 100%, only standby current is drawn when the
If the STK11C68 is in a WRITE state at the end of      chip is disabled. The overall average current drawn
power-up RECALL, the SRAM data will be corrupted.      by the STK11C68 depends on the following items:
To help avoid this situation, a 10K Ohm resistor       1) CMOS vs. TTL input levels; 2) the duty cycle of
should be connected either between W and system        chip enable; 3) the overall cycle rate for accesses;
VCC or between E and system VCC.                       4) the ratio of READs to WRITEs; 5) the operating
                                                        temperature; 6) the Vcc level; and 7) I/O loading.
            100
                                                                 100

Average Active Current (mA)80                                                                                             80
                                                                                             Average Active Current (mA)
60                                                                                                                        60

40                                                                                                                                                                   TTL
                                                                                                                          40
                                            TTL
20                                                                                                                                                                   CMOS
                                                                                                                          20

                                           CMOS                                                                           0
0

           50  100 150 200                                                                                                    50  100 150 200

               Cycle Time (ns)                                                                                                    Cycle Time (ns)

           Figure 2: ICC (max) Reads                                                                                          Figure 3: ICC (max) Writes

June 1999                                        4-28
                                    STK11C68

           ORDERING INFORMATION

           STK11C68 - P 25 I

                                    Temperature Range

                                        Blank = Commercial (0 to 70C)
                                        I = Industrial (40 to 85C)

                                    Access Time

                                        20 = 20ns (Commercial only)
                                        25 = 25ns
                                        35 = 35ns
                                        45 = 45ns

                                    Package

                                        P = Plastic 28-pin 300 mil DIP
                                        C = Ceramic 28-pin 300 mil DIP
                                        S = Plastic 28-pin 350 mil SOIC

June 1999                     4-29
STK11C68

June 1999  4-30
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