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STK10C68-5P25I

器件型号:STK10C68-5P25I
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厂商名称:Simtek
厂商官网:http://www.simtek.com
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器件描述

8K x 8 nvSram quantumtrap? cmos nonvolatile static ram

STK10C68-5P25I器件文档内容

                                                                                   STK10C68

                                                STK10C68-M SMD#5962-93056

                                                                                  8K x 8 nvSRAM

                                                                 QuantumTrap™ CMOS

                                                                 Nonvolatile Static RAM

                                       Obsolete - Not Recommend for new Designs

FEATURES                                                   DESCRIPTION

•  25ns, 35ns, 45ns and 55ns Access Times                  The Simtek STK10C68 is a fast static RAM with a nonvol-

•  STORE to Nonvolatile Elements Initiated by              atile element incorporated in each static memory cell. The

   Hardware                                                SRAM can be read and written an unlimited number of

•  RECALL to SRAM Initiated by Hardware or                 times, while independent nonvolatile data resides in Non-

   Power Restore                                           volatile Elements. Data may easily be transferred from

•  Automatic STORE Timing                                  the SRAM to the Nonvolatile Elements (the STORE oper-

•  10mA Typical ICC at 200ns Cycle Time                    ation), or from the Nonvolatile Elements to the SRAM

•  Unlimited READ, WRITE and RECALL Cycles                 (the  RECALL  operation),       using   the  NE  pin.         Transfers

                                                           from  the  Nonvolatile     Elements          to  the     SRAM           (the

•  1,000,000 STORE Cycles to Nonvolatile Ele-              RECALL  operation)     also     take   place     automatically           on

   ments (Industrial/Commercial)                           restoration of power. The STK10C68 combines the high

•  100-Year Data Retention (Industrial/Commer-             performance and ease of use of a fast SRAM with nonvol-

   cial)                                                   atile data integrity.

•  Commercial, Industrial and Military Tempera-

   tures                                                   The STK10C68 features industry-standard pinout for non-

•  28-Pin DIP, SOIC and LCC Packages                       volatile RAMs. MIL-STD-883 and Standard Military Draw-

                                                           ing (SMD #5962-93056) devices are available.

BLOCK     DIAGRAM                                                                  PIN       CONFIGURATIONS

                                                                                                            NE      1           28  VCC

                                  QUANTUM TRAP                                                              A12     2           27  W

                                        128 x 512                                                           A7      3           26  NC

                                                                                                            A6      4           25  A8

   A5                                                                                                       A5      5           24  A9

             ROW DECODER                                                                                    A4      6           23  A11

   A6                                           STORE                                                       A3      7           22  G

                                                                                                            A2      8           21  A10

   A7                       STATIC RAM                                                                      A1      9           20  E

                                                RECALL                                                      A0      10          19  DQ7

   A8                       ARRAY                                                                           DQ0     11          18  DQ6

                            128 x 512                                                                       DQ1     12          17  DQ5

   A9                                                                                                       DQ2     13          16  DQ4

   A11                                                                                                      VSS     14          15  DQ3

   A12                                                                                       28 - LCC                    28 - DIP

                                                                                                                         28 - SOIC

DQ0          INPUT BUFFERS  COLUMN I/O                             STORE/

DQ1                                                                RECALL          PIN NAMES

DQ2                         COLUMN DEC                             CONTROL

DQ3                                                                                     A0 - A12            Address Inputs

DQ4                                                                                     W                   Write Enable

DQ5                         A0 A1 A2 A3 A4 A10                                          DQ0 - DQ7           Data In/Out

DQ6                                                                        G

DQ7                                                                        NE           E                   Chip Enable

                                                                           E            G                   Output Enable

                                                                           W            NE                  Nonvolatile Enable

                                                                                        VCC                 Power (+ 5V)

                                                                                        VSS                 Ground

March 2006                                              1        Document Control # ML0006 rev 0.2
STK10C68

ABSOLUTE MAXIMUM RATINGSa

Voltage on Input Relative to Ground . . . . . . . . . . . . . .–0.5V to 7.0V                           Note a:   Stresses  greater  than  those  listed  under   “Absolute      Maximum

Voltage on Input Relative to VSS . . . . . . . . . . –0.6V to (VCC + 0.5V)                                       Ratings” may cause permanent damage to the device. This is a

Voltage on DQ0-7. . . . . . . . . . . . . . . . . . . . . . –0.5V to (VCC + 0.5V)                                stress rating only, and functional operation of the device at condi-

Temperature under Bias . . . . . . . . . . . . . . . . . . . . . –55°C to 125°C                                  tions above those indicated in the operational sections of this

Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . –65°C to 150°C                                 specification is not implied. Exposure to absolute maximum rat-

Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1W                     ing conditions for extended periods may affect reliability.

DC Output Current (1 output at a time, 1s duration) . . . . . . . . 15mA

DC CHARACTERISTICS                                                                                                                               (VCC = 5.0V ± 10%)

                                                          COMMERCIAL                                   INDUSTRIAL/

SYMBOL            PARAMETER                                                                            MILITARY            UNITS                             NOTES

                                                          MIN               MAX                        MIN       MAX

ICC1b    Average VCC Current                                                                   85                90        mA             tAVAV = 25ns

                                                                                               75                75        mA             tAVAV = 35ns

                                                                                               65                65        mA             tAVAV = 45ns

                                                                                              N/A                55        mA             tAVAV = 55ns

ICC2c    Average VCC Current during STORE                                                      3                 3         mA             All Inputs Don’t Care, VCC = max

ICC3b    Average VCC Current at tAVAV = 200ns                                                  10                10        mA             W ≥ (V CC – 0.2V)

         5V, 25°C, Typical                                                                                                                All Others Cycling, CMOS Levels

ISB1d    Average VCC Current                                                                   27                28        mA             tAVAV = 25ns, E ≥ VIH

         (Standby, Cycling TTL Input Levels)                                                   23                24        mA             tAVAV = 35ns, E ≥ VIH

                                                                                               20                21        mA             tAVAV = 45ns, E ≥ VIH

                                                                                              N/A                20        mA             tAVAV = 55ns, E ≥ VIH

ISB2d    VCC Standby Current                                                                  750                1500      μA             E ≥ (V CC – 0.2V)

         (Standby, Stable CMOS Input Levels)                                                                                              All Others VIN ≤ 0.2V or ≥  (VCC   –  0.2V)

IILK     Input Leakage Current                                                                 ±1                ±1        μA             VCC = max

                                                                                                                                          VIN = VSS to VCC

IOLK     Off-State Output Leakage Current                                                      ±5                ±5        μA             VCC = max

                                                                                                                                          VIN = VSS to VCC, E or G    ≥ VIH

VIH      Input Logic “1” Voltage                          2.2       VCC + .5                           2.2       VCC + .5  V              All Inputs

VIL      Input Logic “0” Voltage                          VSS – .5                             0.8     VSS – .5  0.8       V              All Inputs

VOH      Note a:  Output Logic “1” Voltage                2.4                                          2.4                 V              IOUT = – 4mA

VOL      Output Logic “0” Voltage                                                              0.4               0.4       V              IOUT = 8mA

TA       Operating Temperature                            0                                    70      – 40/-55  85/125    °C

Note b:  ICC1 and ICC3 are dependent on output loading and cycle rate. The specified values are obtained with outputs unloaded.

Note c:  ICC2 is the average current required for the duration of the STORE cycle (tSTORE ) .

Note d:  E ≥ VIH will not produce standby current levels until any nonvolatile cycle in progress has timed out.

AC TEST CONDITIONS

Input Pulse Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0V to 3V                                                                    5.0V

Input Rise and Fall Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ≤ 5ns

Input and Output Timing Reference Levels . . . . . . . . . . . . . . . 1.5V                                                                                      480 Ohms

Output Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . See Figure 1

CAPACITANCEe                      (TA = 25°C, f = 1.0MHz)                                                        OUTPUT                                               30 pF

                                                                                                                           255 Ohms                                   INCLUDING

SYMBOL   PARAMETER                 MAX        UNITS       CONDITIONS                                                                                                  SCOPE AND

                                                                                                                                                                      FIXTURE

CIN      Input Capacitance         8           pF         ΔV = 0 to 3V

COUT     Output Capacitance        7           pF         ΔV = 0 to 3V

Note e:  These parameters are guaranteed but not tested.

                                                                                                                           Figure 1: AC          Output      Loading

March 2006                                                                                          2            Document Control # ML0006 rev 0.2
                                                                                                                                           STK10C68

SRAM READ CYCLES #1 & #2                                                                                              (VCC = 5.0V ± 10%)

                  SYMBOLS                                                     STK10C68-25        STK10C68-35     STK10C68-45           STK10C68-55

NO.                                       PARAMETER                                                                                                 UNITS

         #1, #2            Alt.                                               MIN  MAX           MIN  MAX        MIN         MAX       MIN    MAX

1        tELQV        tACS       Chip Enable Access Time                           25                        35              45               55    ns

2        tAVAVf       tRC        Read Cycle Time                              25                 35              45                    55           ns

3        tAVQVg       tAA        Address Access Time                               25                        35              45               55    ns

4        tGLQV        tOE        Output Enable to Data Valid                       10                        15              20               25    ns

5        tAXQXg       tOH        Output Hold after Address Change             5                  5               5                         5        ns

6        tELQX        tLZ        Chip Enable to Output Active                 5                  5               5                         5        ns

7        tEHQZh       tHZ        Chip Disable to Output Inactive                   10                        10              12               12    ns

8        tGLQX        tOLZ       Output Enable to Output Active               0                  0               0                         0        ns

9        tGHQZh       tOHZ       Output Disable to Output Inactive                 10                        10              12               12    ns

10       tELICCHe     tPA        Chip Enable to Power Active                  0                  0               0                         0        ns

11       tEHICCLd, e  tPS        Chip Disable to Power Standby                     25                        35              45               55    ns

Note f:  W must be high during SRAM READ cycles and low during SRAM WRITE cycles. NE must be high during entire cycle.

Note g:  I/O state assumes E, G < VIL, W > VIH , and NE ≥ VIH; device is continuously selected.

Note h:  Measured + 200mV from steady state output voltage.

SRAM READ CYCLE #1: Address Controlledf, g

                                                                          2
                                                                       tAVAV

         ADDRESS

                                                                     3
                                                                  tAVQV
                                          5
                                         tAXQX

DQ (DATA OUT)                                                                                    DATA VALID

SRAM READ             CYCLE      #2:  E  Controlledf

                                                                  2
                                                                tAVAV

         ADDRESS

                                                                       1                                                               11
                                                                  tELQV
                                                                                                                                    tEHICCL
                                          6
               E                         tELQX

                                                                                                                                    7
                                                                                                                             tEHQZ

         G

                                                                                                                             9
                                                                                                                             tGHQZ
                                                             4
                                                   tGLQV
                                                8
                                          tGLQX

DQ (DATA OUT)                                                                                                    DATA VALID

                                          10
                                      tELICCH

                                                                  ACTIVE

         ICC                     STANDBY

March 2006                                                                3        Document Control # ML0006 rev 0.2
STK10C68

SRAM WRITE CYCLES #1 & #2                                                                                                         (VCC   = 5.0V ±     10%)

                     SYMBOLS                                                      STK10C68-25      STK10C68-35         STK10C68-45       STK10C68-55

NO.                                                  PARAMETER                                                                                        UNITS

         #1          #2           Alt.                                                MIN  MAX     MIN            MAX  MIN        MAX    MIN  MAX

12       tAVAV       tAVAV        tWC   Write Cycle Time                              25           35                  45                55           ns

13       tWLWH       tWLEH        tWP   Write Pulse Width                             20           25                  30                45           ns

14       tELWH       tELEH        tCW   Chip Enable to End of Write                   20           25                  30                45           ns

15       tDVWH       tDVEH        tDW   Data Set-up to End of Write                   10           12                  15                30           ns

16       tWHDX       tEHDX        tDH   Data Hold after End of Write                  0            0                   0                 0            ns

17       tAVWH       tAVEH        tAW   Address Set-up to End of Write                20           25                  30                45           ns

18       tAVWL       tAVEL        tAS   Address Set-up to Start of Write              0            0                   0                 0            ns

19       tWHAX       tEHAX        tWR   Address Hold after End of Write               0            0                   0                 0            ns

20       tWLQZh, i                tWZ   Write Enable to Output Disable                     10                     13              14          15      ns

21       tWHQX                    tOW   Output Active after End of Write              5            5                   5                 5            ns

Note i:  If W is low when E goes low, the outputs remain in the high-impedance state.

Note j:  E or W must be ≥ VIH during address transitions. NE ≥ VIH.

SRAM WRITE CYCLE #1: W Controlledj

                                                                           12
                                                                          tAVAV

ADDRESS

                                                                                                                       19
                                                                       14                                              tWHAX
                                                                       tELWH

             E

                                                            17
                                                          tAVWH

                              18
                              tAVWL

         W                                                       13
                                                                tWLWH

                                                                                           15                          16

                                                                                           tDVWH                       tWHDX

         DATA IN                                                                                  DATA VALID

                                                     20
                                                     tWLQZ
                                                                                                                                  21
                                                                                                                                  tWHQX
                                                                                           HIGH IMPEDANCE
    DATA OUT                         PREVIOUS  DATA

SRAM WRITE CYCLE #2: E Controlledj

                                                                              12
                                                                           tAVAV

     ADDRESS

                              18                                                  14                                          19
                              tAVEL                                           tELEH                                        tEHAX

                  E

                                                     17
                                                     tAVEH

                                                                                  13
                                                                                  tWLEH
             W

                                                                                               15                          16
                                                                                                                       tEHDX
                                                                                           tDVEH

         DATA IN                                                                                   DATA    VALID

     DATA OUT                                                                 HIGH IMPEDANCE

March 2006                                                                     4           Document Control # ML0006 rev 0.2
                                                                                                           STK10C68

STORE INHIBIT/POWER-UP RECALL                                                           (VCC = 5.0V +             10%)

             SYMBOLS                                                                             STK10C68

NO.                                                                PARAMETER                               UNITS  NOTES

             Standard                                                                   MIN      MAX

22       tRESTORE                    Power-up RECALL Duration                                    550       μs     k

23       tSTORE                      STORE Cycle Duration                                        10        ms

24       VSWITCH                     Low Voltage Trigger Level                          4.0      4.5       V

25       VRESET                      Low Voltage Reset Level                                     3.6       V

Note k:  tRESTORE starts from  the  time VCC rises above VSWITCH.

STORE INHIBIT/POWER-UP RECALL

                      VCC

         24       5V

         VSWITCH

         25
         VRESET

STORE INHIBIT

POWER-UP RECALL

                               22

                           tRESTORE

DQ (DATA OUT)

                      POWER-UP       BROWN OUT                        BROWN OUT                  BROWN OUT

                           RECALL    STORE INHIBIT                 STORE INHIBIT                 STORE INHIBIT

                                     NO RECALL                        NO RECALL                  RECALL WHEN

                                     (VCC DID NOT GO               (VCC DID NOT GO               VCC RETURNS

                                     BELOW VRESET)                 BELOW VRESET)                 ABOVE VSWITCH

March 2006                                                         5          Document  Control  # ML0006 rev     0.2
STK10C68

MODE SELECTION

          E          W                           G                     NE                                MODE                                            POWER

          H          X                           X                     X                                 Not Selected                                    Standby

          L          H                           L                     H                                 Read SRAM                                       Active

          L          L                           X                     H                                 Write SRAM                                      Active

          L          H                           L                     L                          Nonvolatile RECALLl                                    Active

          L          L                           H                     L                          Nonvolatile STORE                                      ICC2

          L          L                           L                     L                              No Operation                                       Active

          L          H                           H                     X

Note l:      An automatic RECALL takes place at power up, starting when VCC exceeds 4.25V and taking tRESTORE.

STORE CYCLES #1 & #2                                                                                                                      (VCC = 5.0V ±               10%)

                     SYMBOLS

NO.                                                                                     PARAMETER                                             MIN        MAX          UNITS

             #1         #2                       Alt.

26           tWLQXm  tELQX                    tSTORE            STORE Cycle Time                                                                         10           ms

27           tWLNHn  tELNH                    tWC               STORE Initiation Cycle Time                                                       20                  ns

28           tGHNL                                              Output Disable Set-up to NE Fall                                                  0                   ns

29                   tGHEL                                      Output Disable Set-up to E Fall                                                   0                   ns

30           tNLWL   tNLEL                                      NE Set-up                                                                         0                   ns

31           tELWL                                              Chip Enable Set-up                                                                0                   ns

32                   tWLEL                                      Write Enable Set-up                                                               0                   ns

Note  m:     Measured with W and NE both returned high,         and G returned low. STORE cycles are inhibited             below   4.0V.

Note  n:     Once tWC has been satisfied by NE, G, W and        E, the STORE cycle is completed automatically.             Any of  NE, G,  W  or  E may  be used  to  terminate

             the STORE initiation cycle.

Note  o:     If E is low for any period of time in which W is   high while G and NE are low, then a RECALL cycle may be initiated.

STORE CYCLE #1: W Controlledo

             NE

             G                            28                    30                                27

                                          tGHNL                 tNLWL                             tWLNH

             W

                                                 31

             E                                   tELWL

                                                                                                                       26

                                                 HIGH IMPEDANCE                                                tWLQX

DQ (DATA OUT)

STORE CYCLE             #2:   E           Controlledo

                                                            30

                                                        tNLEL

             NE

                                                   29

                                                 tGHEL

             G

                                                        32

             W                                         tWLEL

                                                                                                  27

             E                                                                                    tELNH

                                                                                                                26

                            HIGH IMPEDANCE                                                                     tELQX

DQ (DATA OUT)

March 2006                                                                           6            Document Control # ML0006 rev 0.2
                                                                                                                        STK10C68

RECALL CYCLES #1, #2 & #3                                                                                          (VCC = 5.0V                   ± 10%)

                    SYMBOLS

NO.                                                                                     PARAMETER                  MIN                      MAX      UNITS

          #1        #2                         #3

33        tNLQXp    tELQXR                 tGLQXR          RECALL Cycle Time                                                                20       μs

34        tNLNHq    tELNHR                 tGLNH           RECALL Initiation Cycle Time                            20                                ns

35                  tNLEL                  tNLGL           NE Set-up                                               0                                 ns

36        tGLNL     tGLEL                                  Output Enable Set-up                                    0                                 ns

37        tWHNL     tWHEL                  tWHGL           Write Enable Set-up                                     0                                 ns

38        tELNL     tGLEL                  tELGL           Chip Enable Set-up                                      0                                 ns

39        tNLQZ                                            NE Fall to Outputs Inactive                                                      20       ns

40        tRESTORE                                         Power-up RECALL Duration                                                         550      μs

Note  p:  Measured with W and NE both high, and G and E low.

Note  q:  Once tNLNH has been satisfied by NE, G, W and E, the RECALL cycle is completed automatically. Any of NE, G or E may be used            to  terminate

          the RECALL initiation cycle.

Note  r:  If W is low at any point in which both E and NE are low and G is high, then a STORE cycle will be initiated instead of a RECALL.

RECALL CYCLE #1: NE Controlledo

                                                                                         34

          NE                                                                             tNLNH

                                                   36

          G                                        tGLNL

          W                                    37

                                           tWHNL

          E

                                           38                                                      33

                                        tELNL                         39                           tNLQX

                                                                      tNLQZ                        HIGH IMPEDANCE

DQ (DATA OUT)

RECALL            CYCLE    #2:          E Controlledo

                                                           35

                                                           tNLEL

          NE

                                                   36

                                                   tGLEL

          G

          W                                            37                                    34

                                                   tWHEL                                 tELNHR

          E

                                                                                                       33

                                           HIGH IMPEDANCE                                          tELQXR

DQ (DATA OUT)

RECALL            CYCLE    #3:          G  Controlledo,           r

                                                           35

          NE                                               tNLGL

                                                                                         34

          G                                                                              tGLNH

                                                       37

                                                   tWHGL

          W                                        38

                                                  tELGL

          E

                                                                                                       33

                                           HIGH IMPEDANCE                                          tGLQXR

DQ (DATA OUT)

March 2006                                                                      7        Document Control # ML0006 rev 0.2
STK10C68

                                               DEVICE OPERATION

The STK10C68 has two modes of operation: SRAM                           NONVOLATILE STORE

mode     and      nonvolatile  mode,    determined    by       the      A STORE cycle is performed when NE, E and W and

state of the NE pin. When in SRAM mode, the mem-                        low    and      G  is  high.      While  any   sequence            that

ory operates as a standard fast static RAM. While in                    achieves this state will initiate a STORE, only W initi-

nonvolatile mode, data is transferred in parallel from                  ation (STORE cycle #1) and E initiation (STORE cycle

SRAM to Nonvolatile Elements or from Nonvolatile                        #2)   are   practical      without   risking   an    unintentional

Elements to SRAM.                                                       SRAM WRITE that would disturb SRAM data. During a

NOISE CONSIDERATIONS                                                    STORE      cycle,     previous    nonvolatile  data      is  erased

                                                                        and the SRAM contents are then programmed into

Note that the STK10C68 is a high-speed memory                           nonvolatile elements. Once a STORE cycle is initi-

and so must have a high-frequency bypass capaci-                        ated, further input and output are disabled and the

tor of approximately 0.1μF connected between VCC                        DQ0-7 pins are tri-stated until the cycle is complete.

and VSS, using leads and traces that are as short as                    If E and G are low and W and NE are high at the end

possible. As with all high-speed CMOS ICs, normal                       of the cycle, a READ will be performed and the out-

careful  routing  of     power,       ground  and    signals   will     puts will go active, signaling the end of the STORE.

help prevent noise problems.

SRAM READ                                                               NONVOLATILE RECALL

The STK10C68 performs a READ cycle whenever E                           A RECALL cycle is performed when E, G and NE are

and G are low and NE and W are high. The address                        low and W is high. Like the STORE cycle, RECALL is

specified on pins A0-12 determines which of the 8,192                   initiated when the last of the four clock signals goes

data bytes will be accessed. When the READ is initi-                    to   the  RECALL       state.     Once   initiated,  the     RECALL

ated by an address transition, the outputs will be                      cycle     will  take   tNLQX  to  complete,    during     which    all

valid  after  a   delay  of    tAVQV  (READ   cycle  #1).  If  the      inputs are ignored. When the RECALL completes,

READ is initiated by E or G, the outputs will be valid                  any READ or WRITE state on the input pins will take

at tELQV or at tGLQV, whichever is later (READ cycle #2).               effect.

The data outputs will repeatedly respond to address                     Internally, RECALL is a two-step procedure. First, the

changes within the tAVQV access time without the need                   SRAM data is cleared, and second, the nonvolatile

for  transitions  on     any   control  input  pins,  and      will     information is transferred into the SRAM cells. The

remain valid until another address change or until E                    RECALL operation in no way alters the data in the

or G is brought high or W or NE is brought low.                         nonvolatile        cells.  The    nonvolatile      data      can   be

SRAM WRITE                                                              recalled an unlimited number of times.

                                                                        As with the STORE cycle, a transition must occur on

A WRITE cycle is performed whenever E and W are                         any one control pin to cause a RECALL, preventing

low and NE is high. The address inputs must be sta-                     inadvertent multi-triggering. On power up, once VCC

ble  prior    to  entering     the    WRITE   cycle  and   must         exceeds the VCC sense voltage of 4.25V, a RECALL

remain stable until either E or W goes high at the                      cycle is automatically initiated. Due to this automatic

end of the cycle. The data on pins DQ0-7 will be writ-                  RECALL,         SRAM   operation     cannot    commence           until

ten into the memory if it is valid tDVWH before the end                 tRESTORE after VCC exceeds approximately 4.25V.

of a W controlled WRITE or tDVEH before the end of an

E controlled WRITE.                                                     POWER-UP RECALL

It is recommended that G be kept high during the                        During power up, or after any low-power condition

entire WRITE cycle to avoid data bus contention on                      (VCC   <   3.0V),     an   internal  RECALL    request       will  be

the common I/O lines. If G is left low, internal circuitry              latched. When VCC once again exceeds the sense

will turn off the output buffers tWLQZ after W goes low.                voltage of 4.25V, a RECALL cycle will automatically

                                                                        be initiated and will take tRESTORE to complete.

March 2006                                                           8        Document Control # ML0006 rev 0.2
                                                                                                                        STK10C68

If the STK10C68 is in a WRITE state at the end of                  LOW AVERAGE ACTIVE POWER

power-up RECALL, the SRAM data will be corrupted.                  The   STK10C68              draws   significantly     less     current

To help avoid this situation, a 10K Ohm resistor                   when it is cycled at times longer than 55ns. Figure 2

should be connected either between W and system                    shows the relationship between ICC and READ cycle

VCC or between E and system VCC.                                   time. Worst-case current consumption is shown for

HARDWARE PROTECT                                                   both CMOS and TTL input levels (commercial tem-

                                                                   perature            range,  VCC  =  5.5V,  100%      duty  cycle  on

The STK10C68 offers two levels of protection to                    chip enable). Figure 3 shows the same relationship

suppress inadvertent STORE cycles. If the control                  for WRITE cycles. If the chip enable duty cycle is

signals (E, G, W and NE) remain in the STORE con-                  less  than          100%,   only    standby  current       is  drawn

dition   at   the  end    of  a   STORE     cycle,  a  second      when the chip is disabled. The overall average cur-

STORE      cycle   will  not  be  started.     The  STORE  (or     rent drawn by the STK10C68 depends on the fol-

RECALL) will be initiated only after a transition on               lowing items: 1) CMOS vs. TTL input levels; 2) the

any one of these signals to the required state. In                 duty cycle of chip enable; 3) the overall cycle rate

addition      to  multi-trigger   protection,    STOREs    are     for accesses; 4) the ratio of READs to WRITEs; 5)

inhibited     when       VCC  is  below     4.0V,   protecting     the operating temperature; 6) the VCC level; and 7) I/

against inadvertent STOREs.                                        O loading.

         100                                                                      100

(mA)     80                                                              (mA)     80

Current  60                                                              Current  60

Active   40                                                              Active   40                            TTL

Average                                     TTL                          Average                                CMOS

         20                                                                       20

                                            CMOS

           0                                                                      0

                    50        100  150           200                                           50      100    150        200

                              Cycle Time (ns)                                                          Cycle Time (ns)

                  Figure  2:  ICC (max) Reads                                          Figure      3:  ICC (max) Writes

March 2006                                                      9        Document Control # ML0006 rev 0.2
STK10C68

                           ORDERING   INFORMATION

            STK10C68 -  5  P F 45  I

                                      Temperature Range

                                          Blank = Commercial (0 to 70°C)

                                          I = Industrial (–40 to 85°C)

                                          M = Military (–55 to 125°C)

                                      Access Time

                                          25 = 25ns

                                          35 = 35ns

                                          45 = 45ns

                                          55 = 55ns (Military only)

                                      Lead Finish (Plastic only)

                                          Blank = 85%Sn/15%Pb

                                          F = 100% Sn (Matte Tin)

                                      Package

                                          P = Plastic 28-pin 300 mil DIP

                                          S = Plastic 28-pin 350 mil SOIC

                                          C = Ceramic 28-pin 300 mil DIP (gold lead finish)

                                          K = Ceramic 28-pin 300 mil DIP (solder dip finish)

                                          L = Ceramic 28 pin LCC

                                      Retention / Endurance

                                          Blank = Comm/Ind (100 years/106cycles)

                                          5 = Military (10 years/105cycles)

            5962-93056  04 MX X

                                      Lead Finish

                                          A = Solder DIP lead finish

                                          C = Gold lead DIP finish

                                          X = Lead finish “A” or “C” is acceptable

                                      Package

                                          MX = Ceramic 28 pin 300-mil DIP

                                          MY = Ceramic 28 pin LCC

                                      Access Time

                                          04 = 55ns

                                          05 = 45ns

                                          06 = 35ns

March 2006                            10  Document Control # ML0006 rev 0.2
                                                                                 STK10C68

Document Revision History

Revision    Date            Summary

0.0         December 2002   Combined commercial, industrial and military data sheets. Removed 20 nsec device.

0.1         September 2003  Added lead-free lead finish

0.2         March 2006      Marked as Obsolete, Not recommended for new design.

March 2006                           11                  Document Control # ML0006 rev 0.2
STK10C68

March 2006  12  Document Control # ML0006 rev 0.2
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