电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

STK10C48-N25

器件型号:STK10C48-N25
厂商名称:Simtek
厂商官网:http://www.simtek.com
下载文档

器件描述

2K x 8 nvSram quantumtrap? cmos nonvolatile static ram

STK10C48-N25器件文档内容

                                                                                 STK10C48

                                                                             2K x 8 nvSRAM

                                                           QuantumTrap™ CMOS

                                                           Nonvolatile Static RAM

FEATURES                                              DESCRIPTION

•  20ns, 25ns, 35ns and 45ns Access Times             The Simtek STK10C48 is a fast static RAM with a non-

•  STORE to EEPROM Initiated by Hardware              volatile electrically erasable PROM (EEPROM) element

•  RECALL to SRAM Initiated by Hardware or            incorporated   in  each    static       memory        cell.  The  SRAM

   Power Restore                                      can be read and written an unlimited number of times,

•  Automatic STORE Timing                             while  independent         nonvolatile            data       resides  in

•  10mA Typical ICC at 200ns Cycle Time               EEPROM.    Data       may  easily       be    transferred       from  the

•  Unlimited READ, WRITE and RECALL Cycles            SRAM to the EEPROM (the STORE operation), or from

•  1,000,000 STORE Cycles to EEPROM                   the  EEPROM    to     the  SRAM         (the      RECALL     operation),

•  100-Year Data Retention over Full Industrial       using the NE pin. Transfers from the EEPROM to the

   Temperature Range                                  SRAM (the RECALL operation) also take place auto-

•  Commercial and Industrial Temperatures             matically  on  restoration          of    power.     The     STK10C48

•  28-Pin 300 mil PDIP, 300 mil SOIC and              combines the high performance and ease of use of a

   350 mil SOIC Packages                              fast SRAM with nonvolatile data integrity.

                                                      The STK10C48 features industry-standard pinout for

                                                      nonvolatile RAMs.

BLOCK  DIAGRAM                                                                   PIN CONFIGURATIONS

                                                                                 NE       1         28  VCC

                           EEPROM ARRAY                                          NC       2         27  W

                                      32 x 512                                   A7       3         26  NC

                                                                                 A6       4         25  A8

                                                                                 A5       5         24  A9

   A5      ROW DECODER                        STORE                              A4       6         23  NC

                                                                                 A3       7         22  G

   A6                                                                            A2       8         21  A10

                          STATIC RAM                                             A1       9         20  E

   A7                     ARRAY               RECALL                             A0       10        19  DQ7

   A8                     32 x 512                                               DQ0      11        18  DQ6

                                                                                 DQ1      12        17  DQ5        28 - 300 PDIP

   A9                                                                            DQ2      13        16  DQ4        28 - 300 SOIC

                                                                                 VSS      14        15  DQ3        28 - 350 SOIC

DQ0                       COLUMN I/O                                             PIN NAMES

DQ1        INPUT BUFFERS                                         STORE/               A0 - A10          Address Inputs

DQ2                       COLUMN DEC                             RECALL

                                                             CONTROL                  W                 Write Enable

DQ3                                                                                   DQ0 - DQ7         Data In/Out

DQ4

DQ5                       A0 A1 A2 A3 A4 A10                                          E                 Chip Enable

DQ6                                                                      G            G                 Output Enable

DQ7                                                                      NE

                                                                                      NE                Nonvolatile Enable

                                                                         E

                                                                         W            VCC               Power (+ 5V)

                                                                                      VSS               Ground

July 1999                                             3-1
STK10C48

ABSOLUTE MAXIMUM RATINGSa

Voltage on Input Relative to VSS . . . . . . . . . . –0.6V to (VCC + 0.5V)                               Note a:   Stresses    greater  than  those  listed       under    “Absolute   Maximum

Voltage on DQ0-7. . . . . . . . . . . . . . . . . . . . . . –0.5V to (VCC + 0.5V)                                  Ratings” may cause permanent damage to the device. This is a

Temperature under Bias . . . . . . . . . . . . . . . . . . . . . –55°C to 125°C                                    stress rating only, and functional operation of the device at condi-

Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . –65°C to 150°C                                   tions above those indicated in the operational sections of this

Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1W                       specification is not implied. Exposure to absolute maximum rat-

DC Output Current (1 output at a time, 1s duration) . . . . . . . . 15mA                                           ing conditions for extended periods may affect reliability.

DC CHARACTERISTICS                                                                                                                                  (VCC = 5.0V ± 10%)b

                                                                                    COMMERCIAL           INDUSTRIAL

SYMBOL            PARAMETER                                                                                                         UNITS                         NOTES

                                                                                    MIN       MAX        MIN              MAX

ICC1c             Average VCC Current                                                          95                         N/A       mA              tAVAV = 20ns

                                                                                               85                         90        mA              tAVAV = 25ns

                                                                                               75                         75        mA              tAVAV = 35ns

                                                                                               65                         65        mA              tAVAV = 45ns

ICC2d             Average VCC Current during STORE                                             3                           3        mA              All Inputs Don’t Care, VCC = max

ICC3c             Average VCC Current at tAVAV = 200ns                                         10                         10        mA              W ≥ (V CC – 0.2V)

                  5V, 25°C, Typical                                                                                                                 All Others Cycling, CMOS Levels

ISB1e             Average VCC Current                                                          30                         N/A       mA              tAVAV = 20ns, E ≥ VIH

                  (Standby, Cycling TTL Input Levels)                                          25                         26        mA              tAVAV = 25ns, E ≥ VIH

                                                                                               21                         22        mA              tAVAV = 35ns, E ≥ VIH

                                                                                               18                         19        mA              tAVAV = 45ns, E ≥ VIH

ISB2e             VCC Standby Current                                                         750                         750       µA              E ≥ (V CC – 0.2V)

                  (Standby, Stable CMOS Input Levels)                                                                                               All Others VIN ≤ 0.2V or ≥  (VCC   –  0.2V)

IILK              Input Leakage Current                                                        ±1                         ±1        µA              VCC = max

                                                                                                                                                    VIN = VSS to VCC

IOLK              Off-State Output Leakage Current                                             ±5                         ±5        µA              VCC = max

                                                                                                                                                    VIN = VSS to VCC, E or G    ≥ VIH

VIH               Input Logic “1” Voltage                                           2.2       VCC +  .5  2.2       VCC + .5         V               All Inputs

VIL               Input Logic “0” Voltage                                           VSS – .5   0.8       VSS – .5         0.8       V               All Inputs

VOH               Output Logic “1” Voltage                                          2.4                  2.4                        V               IOUT = – 4mA

VOL               Output Logic “0” Voltage                                                     0.4                        0.4       V               IOUT = 8mA

TA                Operating Temperature                                             0          70        – 40             85        °C

Note b:  The STK10C48-20 requires VCC = 5.0V ± 5% supply to operate at specified speed.

Note c:  IICCCC1  aisntdheICaCv3eararegedecpuerrnednetnrteoqnuiroeudtpfuotr  loading and cycle rate. The specified values      are  obtained  with  outputs     unloaded.

Note d:                                                                      the duration of the STORE cycle (tSTORE ) .

Note e:  E ≥2VIH will not produce standby current levels until any nonvolatile cycle in progress has timed out.

AC TEST CONDITIONS

Input Pulse Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0V to 3V

Input Rise and Fall Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ≤ 5ns                                                                          5.0V

Input and Output Timing Reference Levels . . . . . . . . . . . . . . . 1.5V

Output Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . See Figure 1                                                                                 480 Ohms

CAPACITANCEf                               (TA = 25°C, f = 1.0MHz)                                                 OUTPUT

                                                                                                                                                                             30 pF

SYMBOL            PARAMETER                 MAX                              UNITS  CONDITIONS                                      255 Ohms                                 INCLUDING

CIN               Input Capacitance         8                                pF     ∆V = 0 to 3V                                                                             SCOPE AND

                                                                                                                                                                             FIXTURE

COUT              Output Capacitance        7                                pF     ∆V = 0 to 3V

Note f:  These parameters are guaranteed but not tested.

                                                                                                                                    Figure 1: AC Output Loading

July 1999                                                                                      3-2
                                                                                                                                           STK10C48

SRAM READ CYCLES #1 & #2                                                                                         (VCC = 5.0V ± 10%)b

                  SYMBOLS                                                        STK10C48-20     STK10C48-25     STK10C48-35           STK10C48-45

NO.                                       PARAMETER                                                                                                  UNITS

         #1, #2            Alt.                                                  MIN  MAX        MIN  MAX        MIN         MAX           MIN  MAX

1        tELQV        tACS       Chip Enable Access Time                              20                     25                 35              45   ns

2        tAVAVg       tRC        Read Cycle Time                                 20              25              35                        45        ns

3        tAVQVh       tAA        Address Access Time                                  22                     25                 35              45   ns

4        tGLQV        tOE        Output Enable to Data Valid                          8                      10                 15              20   ns

5        tAXQXh       tOH        Output Hold after Address Change                5               5               5                           5       ns

6        tELQX        tLZ        Chip Enable to Output Active                    5               5               5                           5       ns

7        tEHQZi       tHZ        Chip Disable to Output Inactive                      7                      10                 13              15   ns

8        tGLQX        tOLZ       Output Enable to Output Active                  0               0               0                           0       ns

9        tGHQZi       tOHZ       Output Disable to Output Inactive                    7                      10                 13              15   ns

10       tELICCHf     tPA        Chip Enable to Power Active                     0               0               0                           0       ns

11       tEHICCLe, f  tPS        Chip Disable to Power Standby                        25                     25                 35              45   ns

Note g:  W must be high during SRAM READ cycles and low during SRAM WRITE cycles. NE must be high during entire cycle.

Note h:  I/O state assumes E, G < VIL, W > VIH , and NE ≥ VIH; device is continuously selected.

Note i:  Measured + 200mV from steady state output voltage.

SRAM READ CYCLE #1: Address Controlledg, h

                                                                          2
                                                                          tAVAV

         ADDRESS

                                                                       3
                                                                  tAVQV
                                          5
                                          tAXQX

DQ (DATA OUT)                                                                                    DATA VALID

SRAM READ CYCLE #2: E Controlledg

                                                                2
                                                                tAVAV

     ADDRESS

                                                                       1                                                               11
                                                                tELQV
                                                                                                                                    tEHICCL
                                          6
         E                       tELQX

                                                                                                                                    7
                                                                                                                             tEHQZ

         G

                                                                                                                             9
                                                                                                                             tGHQZ
                                                             4
                                                  tGLQV
                                              8
                                          tGLQX

DQ (DATA OUT)                                                                                                    DATA VALID

                                          10
                                 tELICCH

                                                                  ACTIVE

         ICC                     STANDBY

July 1999                                                                 3-3
STK10C48

SRAM WRITE CYCLES #1 & #2                                                                                                     (VCC       = 5.0V ± 10%)b

                     SYMBOLS                                                         STK10C48-20     STK10C48-25       STK10C48-35       STK10C48-45

NO.                                                 PARAMETER                                                                                         UNITS

         #1          #2           Alt.                                               MIN  MAX        MIN          MAX  MIN        MAX    MIN  MAX

12       tAVAV       tAVAV        tWC   Write Cycle Time                             20              25                35                45           ns

13       tWLWH       tWLEH        tWP   Write Pulse Width                            15              20                25                30           ns

14       tELWH       tELEH        tCW   Chip Enable to End of Write                  15              20                25                30           ns

15       tDVWH       tDVEH        tDW   Data Set-up to End of Write                  8               10                12                15           ns

16       tWHDX       tEHDX        tDH   Data Hold after End of Write                 0               0                 0                 0            ns

17       tAVWH       tAVEH        tAW   Address Set-up to End of Write               15              20                25                30           ns

18       tAVWL       tAVEL        tAS   Address Set-up to Start of Write             0               0                 0                 0            ns

19       tWHAX       tEHAX        tWR   Address Hold after End of Write              0               0                 0                 0            ns

20       tWLQZi, j                tWZ   Write Enable to Output Disable                        7                   10              13          15      ns

21       tWHQX                    tOW   Output Active after End of Write             5               5                 5                 5            ns

Note j:  If W is low when E goes low, the outputs remain in the high-impedance state.

Note k:  E or W must be ≥ VIH during address transitions. NE ≥ VIH.

SRAM WRITE CYCLE #1: W Controlledk

                                                                          12
                                                                          tAVAV

ADDRESS

                                                                                                                       19
                                                                      14                                               tWHAX
                                                                      tELWH

             E

                                                           17
                                                           tAVWH

                              18
                              tAVWL

                                                                  13
         W                                                     tWLWH

                                                                                          15                           16

                                                                                          tDVWH                        tWHDX

         DATA IN                                                                                 DATA VALID

                                                    20
                                                    tWLQZ
                                                                                                                                  21
                                                                                                                                  tWHQX
                                                                                          HIGH IMPEDANCE
    DATA OUT                         PREVIOUS DATA

SRAM WRITE                  CYCLE #2: E             Controlledk

                                                                             12
                                                                          tAVAV

     ADDRESS

                              18                                                 14                                           19
                              tAVEL                                           tELEH                                        tEHAX

                  E

                                                    17
                                                    tAVEH

                                                                                 13
                                                                                 tWLEH
             W

                                                                                                 15                        16
                                                                                                                       tEHDX
                                                                                          tDVEH

         DATA IN                                                                                     DATA  VALID

     DATA OUT                                                                 HIGH IMPEDANCE

July 1999                                                                 3-4
                                                                                                                                                  STK10C48

MODE SELECTION

          E          W                           G                      NE                                MODE                                    POWER

          H          X                           X                      X                                 Not Selected                            Standby

          L          H                           L                      H                                 Read SRAM                               Active

          L          L                           X                      H                                 Write SRAM                              Active

          L          H                           L                      L                          Nonvolatile RECALLl                            Active

          L          L                           H                      L                          Nonvolatile STORE                              ICC2

          L          L                           L                      L                                 No Operation                            Active

          L          H                           H                      X

Note l:      An automatic RECALL takes place at power up, starting when VCC exceeds 4.25V and taking tRESTORE.

STORE CYCLES #1 & #2                                                                                                        (VCC = 5.0V ± 10%)b

                     SYMBOLS

NO.                                                                                       PARAMETER                                        MIN    MAX          UNITS

             #1         #2                       Alt.

22           tWLQXm  tELQX                       tSTORE          STORE Cycle Time                                                                 10           ms

23           tWLNHn  tELNH                       tWC             STORE Initiation Cycle Time                                               20                  ns

24           tGHNL                                               Output Disable Set-up to NE Fall                                          5                   ns

25                   tGHEL                                       Output Disable Set-up to E Fall                                           5                   ns

26           tNLWL   tNLEL                                       NE Set-up                                                                 5                   ns

27           tELWL                                               Chip Enable Set-up                                                        5                   ns

28                   tWLEL                                       Write Enable Set-up                                                       5                   ns

Note  m:     Measured with W and NE both returned high,          and G returned low. STORE cycles are inhibited below       4.0V.

Note  n:     Once tWC has been satisfied by NE, G, W and         E, the STORE cycle is completed automatically. Any of      NE, G,  W  or  E may  be used  to  terminate

             the STORE initiation cycle.

Note  o:     If E is low for any period of time in which W is    high while G and NE are low, then a RECALL cycle may be initiated.

STORE CYCLE #1: W Controlledo

             NE

             G                            24                     26                                23

                                          tGHNL                  tNLWL                             tWLNH

             W

                                                 27

             E                                   tELWL

                                                                                                                        22

                                                 HIGH IMPEDANCE                                                 tWLQX

DQ (DATA OUT)

STORE CYCLE             #2:   E           Controlledo

                                                             26

                                                         tNLEL

             NE

                                                 25

                                                 tGHEL

             G

                                                         28

             W                                        tWLEL

                                                                                                   23

             E                                                                                     tELNH

                                                                                                                22

                            HIGH IMPEDANCE                                                                      tELQX

DQ (DATA OUT)

July 1999                                                                            3-5
STK10C48

RECALL CYCLES #1, #2 & #3                                                                                                   (VCC = 5.0V ± 10%)b

                    SYMBOLS

NO.                                                                                     PARAMETER                                   MIN        MAX          UNITS

          #1        #2                         #3

29        tNLQXp    tELQX                  tGLQX           RECALL Cycle Time                                                                   20           µs

30        tNLNHq    tELNH                  tGLNH           RECALL Initiation Cycle Time                                                 20                  ns

31                  tNLEL                  tNLGL           NE Set-up                                                                    5                   ns

32        tGLNL     tGLEL                                  Output Enable Set-up                                                         5                   ns

33        tWHNL     tWHEL                  tWHGL           Write Enable Set-up                                                          5                   ns

34        tELNL     tGLEL                  tELGL           Chip Enable Set-up                                                           5                   ns

35        tNLQZ                                            NE Fall to Outputs Inactive                                                         20           ns

36        tRESTORE                                         Power-up RECALL Duration                                                            550          µs

Note  p:  Measured with W and NE both high, and G          and E low.

Note  q:  Once tNLNH has been satisfied by NE, G, W        and E, the RECALL cycle is completed    automatically.  Any  of  NE,  G  or  E may  be used  to  terminate

          the RECALL initiation cycle.

Note  r:  If W is low at any point in which both E and     NE are low and G is high, then a STORE cycle will be initiated instead of a RECALL.

RECALL CYCLE #1: NE Controlledo

                                                                                         30

          NE                                                                             tNLNH

                                                   32

          G                                        tGLNL

          W                                    33

                                           tWHNL

          E

                                           34                                                      29

                                        tELNL                          35                          tNLQX

                                                                       tNLQZ                       HIGH IMPEDANCE

DQ (DATA OUT)

RECALL CYCLE #2: E Controlledo

                                                           31

                                                           tNLEL

          NE

                                                   32

                                                   tGLEL

          G

          W                                            33                                    30

                                                   tWHEL                                 tELNH

          E

                                                                                                       29

                                           HIGH IMPEDANCE                                          tELQX

DQ (DATA OUT)

RECALL            CYCLE    #3:          G  Controlledo,           r

                                                           31

                                                           tNLGL

          NE

                                                                                         30

          G                                                                              tGLNH

                                                       33

                                                   tWHGL

          W                                        34

                                                  tELGL

          E

                                                                                                       29

                                           HIGH IMPEDANCE                                          tGLQX

DQ (DATA OUT)

July 1999                                                                  3-6
                                                                                                                           STK10C48

                                               DEVICE OPERATION

The STK10C48 has two modes of operation: SRAM                             NONVOLATILE STORE

mode     and      nonvolatile  mode,    determined    by       the        A STORE cycle is performed when NE, E and W and

state of the NE pin. When in SRAM mode, the mem-                          low    and      G  is  high.      While     any  sequence            that

ory operates as a standard fast static RAM. While in                      achieves this state will initiate a STORE, only W initi-

nonvolatile mode, data is transferred in parallel from                    ation (STORE cycle #1) and E initiation (STORE cycle

SRAM to EEPROM or from EEPROM to SRAM.                                    #2)   are   practical      without   risking     an  unintentional

NOISE CONSIDERATIONS                                                      SRAM WRITE that would disturb SRAM data. During a

                                                                          STORE      cycle,     previous    nonvolatile    data      is  erased

Note that the STK10C48 is a high-speed memory                             and the SRAM contents are then programmed into

and so must have a high-frequency bypass capaci-                          nonvolatile elements. Once a STORE cycle is initi-

tor of approximately 0.1µF connected between VCC                          ated, further input and output are disabled and the

and VSS, using leads and traces that are as short as                      DQ0-7 pins are tri-stated until the cycle is complete.

possible. As with all high-speed CMOS ICs, normal                         If E and G are low and W and NE are high at the end

careful  routing  of     power,       ground  and    signals   will       of the cycle, a READ will be performed and the out-

help prevent noise problems.                                              puts will go active, signaling the end of the STORE.

SRAM READ                                                                 NONVOLATILE RECALL

The STK10C48 performs a READ cycle whenever E                             A RECALL cycle is performed when E, G and NE are

and G are low and NE and W are high. The address                          low and W is high. Like the STORE cycle, RECALL is

specified on pins A0-10 determines which of the 2,048                     initiated when the last of the four clock signals goes

data bytes will be accessed. When the READ is initi-                      to   the  RECALL       state.     Once   initiated,  the       RECALL

ated by an address transition, the outputs will be                        cycle     will  take   tNLQX  to  complete,      during    which     all

valid  after  a   delay  of    tAVQV  (READ   cycle  #1).  If  the        inputs    are   ignored.      When   the    RECALL     completes,

READ is initiated by E or G, the outputs will be valid                    any READ or WRITE state on the input pins will take

at tELQV or at tGLQV, whichever is later (READ cycle #2).                 effect.

The data outputs will repeatedly respond to address

changes within the tAVQV access time without the need                     Internally, RECALL is a two-step procedure. First, the

for  transitions  on     any   control  input  pins,  and      will       SRAM data is cleared, and second, the nonvolatile

remain valid until another address change or until E                      information is transferred into the SRAM cells. The

or G is brought high or W or NE is brought low.                           RECALL operation in no way alters the data in the

SRAM WRITE                                                                nonvolatile        cells.   The   nonvolatile        data      can   be

                                                                          recalled an unlimited number of times.

A WRITE cycle is performed whenever E and W are                           As with the STORE cycle, a transition must occur on

low and NE is high. The address inputs must be sta-                       any one control pin to cause a RECALL, preventing

ble  prior    to  entering     the    WRITE   cycle  and   must           inadvertent multi-triggering. On power up, once VCC

remain stable until either E or W goes high at the                        exceeds 4.25V, a RECALL cycle is automatically ini-

end of the cycle. The data on pins DQ0-7 will be writ-                    tiated. Due to this automatic RECALL, SRAM opera-

ten into the memory if it is valid tDVWH before the end                   tion   cannot      commence          until  tRESTORE       after     VCC

of a W controlled WRITE or tDVEH before the end of an                     exceeds 4.25V.

E controlled WRITE.

It is recommended that G be kept high during the                          POWER-UP RECALL

entire WRITE cycle to avoid data bus contention on                        During power up, or after any low-power condition

the common I/O lines. If G is left low, internal circuitry                (VCC   <   3.0V),     an   internal  RECALL      request       will  be

will turn off the output buffers tWLQZ after W goes low.                  latched.    When       VCC    once   again  exceeds        4.25V,    a

                                                                          RECALL cycle will automatically be initiated and will

                                                                          take tRESTORE to complete.

July 1999                                                            3-7
STK10C48

If the STK10C48 is in a WRITE state at the end of               LOW AVERAGE ACTIVE POWER

power-up RECALL, the SRAM data will be corrupted.               The   STK10C48              draws   significantly     less     current

To help avoid this situation, a 10K Ohm resistor                when it is cycled at times longer than 55ns. Figure 2

should be connected either between W and system                 shows the relationship between ICC and READ cycle

VCC or between E and system VCC.                                time. Worst-case current consumption is shown for

HARDWARE PROTECT                                                both CMOS and TTL input levels (commercial tem-

                                                                perature            range,  VCC  =  5.5V,  100%      duty  cycle  on

The STK10C48 offers two levels of protection to                 chip enable). Figure 3 shows the same relationship

suppress inadvertent STORE cycles. If the control               for WRITE cycles. If the chip enable duty cycle is

signals (E, G, W and NE) remain in the STORE con-               less  than          100%,   only    standby  current       is  drawn

dition   at   the  end    of  a   STORE     cycle,  a  second   when the chip is disabled. The overall average cur-

STORE      cycle   will  not  be  started.     The  STORE  (or  rent drawn by the STK10C48 depends on the fol-

RECALL) will be initiated only after a transition on            lowing items: 1) CMOS vs. TTL input levels; 2) the

any one of these signals to the required state. In              duty cycle of chip enable; 3) the overall cycle rate

addition      to  multi-trigger   protection,    STOREs    are  for accesses; 4) the ratio of READs to WRITEs; 5)

inhibited     when       VCC  is  below     4.0V,   protecting  the operating temperature; 6) the VCC level; and 7) I/

against inadvertent STOREs.                                     O loading.

         100                                                                   100

(mA)     80                                                           (mA)     80

Current  60                                                           Current  60

Active   40                                                           Active   40                            TTL

Average                                     TTL                       Average                                CMOS

         20                                                                    20

                                            CMOS

           0                                                                   0

                    50        100  150           200                                        50      100    150        200

                              Cycle Time (ns)                                                       Cycle Time (ns)

                  Figure  2:  ICC (max) Reads                                       Figure      3:  ICC (max) Writes

July 1999                                                  3-8
                                                                  STK10C48

           ORDERING            INFORMATION

           STK10C48 - P 25  I

                                    Temperature Range

                                    Blank = Commercial (0 to 70°C)

                                    I = Industrial (–40 to 85°C)

                                    Access Time

                                    20 = 20ns (Commercial only)

                                    25 = 25ns

                                    35 = 35ns

                                    45 = 45ns

                                    Package

                                    P  = Plastic 28-pin 300 mil DIP

                                    N  = Plastic 28-pin 300 mil SOIC

                                    S  = Plastic 28-pin 350 mil SOIC

July 1999                      3-9
This datasheet has been downloaded from:

datasheet.eeworld.com.cn

Free Download

Daily Updated Database

100% Free Datasheet Search Site

100% Free IC Replacement Search Site

Convenient Electronic Dictionary

Fast Search System

www.EEworld.com.cn

All Datasheets Cannot Be Modified Without Permission

               Copyright © Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved