电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

STA016

器件型号:STA016
厂商名称:STMICROELECTRONICS [STMicroelectronics]
厂商官网:http://www.st.com/
下载文档

文档预览

STA016器件文档内容

                                                                                                                    STA016A

           MPEG 2.5 LAYER III AUDIO DECODER
             SUPPORTING CD-ROM CAPABILITY

                                                                                                                    PRODUCT PREVIEW

1 FEATURES                                            STA016AASTA016AA

SINGLE CHIP MPEG LAYER 3 DECODER                     Figure 1. Package
   SUPPORTING:
                                                                         TQFP64
    All features specified for Layer III in ISO/IEC
      11172-3 (MPEG 1 Audio)                          Table 1. Order Codes

    All features specified for Layer III in ISO/IEC  Part Number                                                   Package
      13818-3.2 (MPEG 2 Audio)                          STA016A                                                     TQFP64

    Lower sampling frequencies syntax exten-          BASS & TREBLE CONTROL
      sion, (not specified by ISO) called MPEG 2.5
                                                       SERIAL BITSTREAM INPUT INTERFACE
DECODES LAYER III STEREO CHANNELS,
   DUAL CHANNEL, SINGLE CHANNEL (MONO)                 EASY PROGRAMMABLE ADC INPUT
                                                         INTERFACE
SUPPORTING ALL THE MPEG 1 & 2
   SAMPLING FREQUENCIES AND THE                        SERIAL PCM OUTPUT INTERFACE (I2S AND
   EXTENSION TO MPEG 2.5:48, 44.1,32,                    OTHER FORMATS)
   24,22.05, 16, 12,11. 025, 8 KHz
                                                       PLL FOR INTERNAL CLOCK AND FOR
ACCEPTS MPEG 2.5 LAYER III                              OUTPUT PCM CLOCK GENERATION
   ELEMENTARY COMPRESSED BITSTREAM
   WITH DATA RATE FROM 8 Kbit/s UP TO 320              CRC CHECK AND SYNCHRONISATION
   Kbit/s                                                ERROR DETECTION WITH SOFTWARE
                                                         INDICATORS
BYPASS MODE FOR EXTERNAL AUXILIARY
   AUDIO SOURCE                                        I2C CONTROL BUS

EMBEDDED ISO9660 LAYER FOR FILE-                      LOW POWER 2.4V CMOS TECHNOLOGY
   SYSTEM DECODING (JOLIET)                              WITH 3.3V TOLERANT AND CAPABLE I/O

EMBEDDED CD-ROM DECODER BLOCKS                        FAST FORWARD AND PAUSE CAPABILITIES
   INCLUDING ECC/EDC CAPABILITY
                                                       ADDITIONAL FEATURES AVAILABLE VIA
FLEXIBLE I2S INPUT INTERFACE FOR EASY                   SOFTWARE
   CONNECTION WITH MOST CD-SERVO
   DEVICES                                                MMC and SD card: read and format ia SPI
                                                          MMC an SD cards: write
EMBEDDED BROWSING COMMAND                               Sample Rate Converter for MPEG streams:
   INTERPRETER FOR EASY FILE-SYSTEM
   BROWSING                                                 from general input frequence to internal
                                                            44.1kHz
CUE-SHEET CAPABILITY UP TO 100                           Generic features
   ENTRIES                                                Faster browsing, feed forward and rewind ca-
                                                            pabilities
BROWSER COMMAND INTERPRETER (BCI)                        long file name support

    Parent Dir                                       1.1 APPLICATIONS
    Enter Dir                                         AUDIO CD PLAYERS
    Previous Entry                                    MULTIMEDIA PLAYERS
    Next Entry                                        CD-ROM PLAYERS
    Get Record Infos                                  CAR RADIO PLAYERS
EASY PROGRAMMABLE GPSO INTERFACE
   (MONO/STEREO) FOR ENCODED DATA UP
   TO 5Mbit/s

DIGITAL VOLUME

July 2004                                                                                                                    REV. 1
                                                                                                                               1/43

This is preliminary information on a new product now in development. Details are subject to change without notice.
STA016A

2 DESCRIPTION

The STA016A is a single chip MPEG 1, 2 and 2.5 Layer III audio decoder with embedded CDROM decoding
capability. It can be easily connected to most existing CDDSP devices via a software configurable serial link. A
tipical application block diagram is show in Figure 1. The audio sources, for instance could be an external flash
memory.
A useful bypass mode allow using this device also as an audio processor for volume and tone controls.

Figure 2. Typical CD-Player application

                             CD                     TUNER MODULE
                         M echanic                              OR

                         CD D SP                        AU X. A UD IO
                                                           SO UR C E

                                    C D D S P I/F                      I2 S O U T                    L

                                                                                               D /A  R

                                                    S T A 016

                   MCU                       I2 C                      FLASH M EM ORY
            CD M ODULE                       SDI                                    for
                                            GPSO
                                                                             M P 3 files
                                                                        encoded m essages

                                                                              (o p tio n a l)

Table 2. ABSOLUTE MAXIMUM RATINGS

Symbol                              Parameter                          Value                            Unit

      VDD   Digital Power Supply at 2.5V (nominal)                     -0.5 to 3.3                      V

      VCC   Digital Power Supply at 3.3V (nominal)                     -0.5 to 4                        V

PLL-VCC Analog Supply Voltage at 2.5V (nominal)                        -0.5 to 3.3                      V

VIH/VIL Voltage on input pins (3.3V pads)                              -0.5 to VCC +0.5                 V

      Tstg  Storage Temperature                                        -40 to +150                      C

      Top   Operative ambient temp                                     -40 to +85(*)                    C

      Tj    Operating Junction Temperature                             -40 to 125                       C

(*) guarantee by design

Table 3. THERMAL DATA

Symbol                              Parameter                          Value                         Unit
                                                                         85                          C/W
Rth j-amb Thermal resistance Junction to Ambient

2/43
                                                                                          STA016A

3 OVERVIEW

The device can decode/process data coming from three possible sources, as showed in Figure 2:

CDDSP serial link: using this input interface, besides MP3 encoded data CD, it's possible to playback
   also standard Audio CD using the available volume and tone equalizer features of the device and
   allowing the use of only one D/A converter with no external analog switch.

SDI input interface: through this input interface it's possible to decode any MP3 bitstream coming, for
   instance, from an external flash memory.

I2S input interface: this interface can be used to process an external audio source (tuner, for instance)
   through the DSP based volume and tone controls:this BYPASS mode can avoid the use of additional
   D/A converters or postprocessing units.

3.1 MP3 decoder engine

The MP3 decoder engine is able to decode any Layer III compliant bitstream: MPEG1, MPEG2 and MPEG2.5
streams are supported.
Decoded audio data goes through a software volume control and a two-band equalizer blocks before feeding
the output I2S interface. This results in no need for an external audio processor.

Table 4. MPEG Sampling Rates (KHz)       MPEG 2                                MPEG 2.5
                                             24                                     12
                     MPEG 1
                         48               22.05                                  11.025
                       44.1                  16                                      8
                         32

Figure 3. Block Diagram

                                         CDROM DECODER (C3)

CD_BCK       CDDSP        SYNC          DESCRAM.            ECC/EDC
   CD_SDI        I/F     DETECT.
CD_LRCK
                SDI                                                   SECTOR
  BS_BCK         I/F                                                  BUFFER
   BS_SDI
BS_LRCK        I2S IN                    INPUT SELECTOR
                 I/F
     DREQ                       MMDSP                    PCM OUTPUT   I2S OUT             BCKO
                 I2C              CORE                      BUFFER        I/F             SDO
       BCKI      I/F                                                                      LRCKO
         SDI             - ISO9660 + JOLIET
                         - BCI                                                            GPSO_CK
     LRCKI               - MP3                                                            GPSO_SDO
        STB                                                                               GPSO_REQ
                                    I2C      PLL             OSC      GPSO
     RQST                                                               I/F
                         REG BANK
        SCL
        SDA

                                             OSCK            XTI XTO           D04AU1565

The basic functions of the device can be fully operated via the I2C bus. Besides that the GPSO interface can be
used to move huge amount of data this fast and flexible interface can achieve transfer rates up to 5 Mbit/s.

The embedded DSP firmware implements all the layers required to decode a standard data CD, as shown in
the Figure 4:

                                                                                                    3/43
STA016A

Figure 4. Layers performed by embedded DSP firmware

                                                 FRAMES to SECTOR TRANSLATOR

                                                               SYNC DETECTOR
                                                                DESCRAMBLER

                                                                  EDC/ECC (C3)

                                                       ISO9660 File System Decoding
                                                              (with Joliet support)

                                                        Browsing Command Interface

The whole CDROM and file-system decoding task is performed by embedded firmware. The application MCU,
basically, must manage CDDSP device according to STA016A requests. Three basic command flows exist:
MCU -> STA016A: commands used to handle decoder operation and to ask for specific information like

   filename, filelength, sector raw data, etc. This flow will use I2C (GPSO for special operations) interface.
STA016A -> MCU: this channel is used to retrieve inquired information and to inform MCU that a

   CDDSP specific operation must be performed (like pick-up repositioning). This flow is based on I2C link
   plus an additional interrupt signal in order to avoid time consuming polling techniques.
MCU -> CDDSP: the CDDSP management is fully up to the application MCU. This architecture allows
   maximum flexibility and easy migration from existing CDPlayers to MP3 CDPlayers.
Figure 5. PIN CONNECTION

                        SDA
                             SCL
                                  VDD_6
                                        VSS_9
                                             STB
                                                  RQST
                                                        VCC_3
                                                             VSS_8
                                                                  GPSO_REQ
                                                                        GPSO_CK
                                                                             GPSO_SDO
                                                                                   VDD_5
                                                                                        VSS_7
                                                                                             IODATA15
                                                                                                   IODATA14
                                                                                                        IODATA13

                        64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

      CD_LRCK       1                                                                                             48  IODATA12
       CD_BCK                                                                                                         IODATA11
         CD_SDI     2                                                                                             47  IODATA10
           DREQ                                                                                                       IODATA9
          VDD_1     3                                                                                             46  IODATA8
          VSS_1                                                                                                       VSS_6
                    4                                                                                             45  VCC_2
      BS_LRCK                                                                                                         PLL_GND
        BS_BCK      5                                                                                             44  FILT0
         BS_SDI                                                                                                       PLL_VCC
          VDD_2     6                                                                                             43  FILT1
          VSS_2                                                                                                       VSS_5
          LRCK1     7                                                                                             42  VDD_4
             BCKI                                                                                                     IODATA7
               SDI  8                                                                                             41  IODATA6
          RESET                                                                                                       IODATA5
        TESTEN      9                                                                                             40

                    10                                                                                            39

                    11                                                                                            38

                    12                                                                                            37

                    13                                                                                            36

                    14                                                                                            35

                    15                                                                                            34

                    16                                                                                            33

                        17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                        XTI                                                                                       D00AU1227
                             XTO
                                  OSCK
                                        LRCKO
                                             BCKO
                                                  SDO
                                                        VCC_1
                                                             VSS_3
                                                                  CLKOUT
                                                                        IODATA0
                                                                             IODATA1
                                                                                   IODATA2
                                                                                        VDD_3
                                                                                             VSS_4
                                                                                                   IODATA3
                                                                                                        IODATA4

4/43
Table 5. PIN DESCRIPTION                                                    STA016A

PIN  Pin Name             Type                Description              Sourde/Dest
                                                                  From DSP
                                CDDSP interface                   From DSP
                                                                  From DSP
1    CD_LRCK              I DSP Interface left/right Clock        From MCU
                                                                  From MCU
3    CD_SDI               I DSP interface serial data             From MCU
                                                                  To MCU
2    CD_BCK               I DSP interface bit clock               From ADC
                                                                  From ADC
                                SDI interface                     From ADC
                                                                  To DAC
9    BS_SDI               I Bitstream interface serial data       To DAC
                                                                  To DAC
7    BS_LRCK              I Bitstream interface left/right Clock  To DAC/ADC
                                                                  From MCU
8    BS_BCK               I Bitstream interface clock             To MCU
                                                                  To MCU
4    DREQ                 O Bitstream data request
                                                                                          5/43
                                PCM IN interface

13   BCKI                 I ADC bit clock

14   SDI                  I ADC serial data

12   LRCKI                I ADC left/right Clock

                                PCM OUT interface

20   LRCKO                O DAC Interface left/right Clock

22   SDO                  O DAC serial data

21   BCKO                 O DAC bit clock

19   OSCK                 O DAC oversampling clock

                                GPSO interface

55   GPSO_CK              I GPSO bit clock

54   GPSO_SDO             O GPSO serial data

56   GPSO_REQ             O GPSO request signal

                                GPIO interface

26   IODATA0              I/O GPIODATA0

27   IODATA1              I/O GPIODATA1

28   IODATA2              I/O GPIODATA2

31   IODATA3              I/O GPIODATA3

32   IODATA4              I/O GPIODATA4

33   IODATA5              I/O GPIODATA5

34   IODATA6              I/O GPIODATA6

35   IODATA7              I/O GPIODATA7

44   IODATA8              I/O GPIODATA8

45   IODATA9              I/O GPIODATA9

46   IODATA10             I/O GPIODATA10

47   IODATA11             I/O GPIODATA11

48   IODATA12             I/O GPIODATA12

49   IODATA13             I/O GPIODATA13

50   IODATA14             I/O GPIODATA14

51   IODATA15             I/O GPIODATA15
STA016A

Table 5. PIN DESCRIPTION (continued)

PIN      Pin Name  Type                       Description         Sourde/Dest

                                      HANDSHAKE SIGNALS      From MCU
                                                             To MCU
60       STB       I Strobe signal
                                                             From MCU
59       RQST      O I2C data signal                         To MCU

                                      I2C LINK

63       SCL       I I2C clock signal

64       SDA       I/O I2C data signal

                                      MISCELLANEOUS

17       XTI       I Oscillator input

18       XTO       O Oscillator output

25       CLKOUT    O Buffered output clock

15       -RESET    I Reset

16       -TESTEN   I Reserved for test purpose

40       FILT0     I PLL external filter

38       FILT1           PLL external filter

                                      POWER SUPPLY

39       PLL_VCC         Digital supply (2.5V Power Supply)

41       PLL_GND         Ground

5        VDD_1           Digital supply (2.5V Power Supply)

10       VDD_2           Digital supply (2.5V Power Supply)

29       VDD_3           Digital supply (2.5V Power Supply)

36       VDD_4           Digital supply (2.5V Power Supply)

53       VDD_5           Digital supply (2.5V Power Supply)

62       VDD_6           Digital supply (2.5V Power Supply)

23       VCC_1           Digital supply (3.3V Power Supply)

42       VCC_2           Digital supply (3.3V Power Supply)

58       VCC_3           Digital supply (3.3V Power Supply)

6        VSS_1           Ground

11       VSS_2           Ground

24       VSS_3           Ground

30       VSS_4           Ground

37       VSS_5           Ground

43       VSS_6           Ground

52       VSS_7           Ground

57       VSS_8           Ground

61       VSS_9           Ground

6/43
                                                                                                               STA016A

4 ELECTRICAL CHARACTERISTCS

(Tamb = 25C; Rg = 50 unless otherwise specified)

Table 6. DC OPERATING CONDITIONS

Symbol                                   Parameter                                              Value                Unit
                                                                                              2.5 0.25               V
VDD       Power Supply Voltage                                                                3.3 0.3                V
                                                                                              2.5 0.25               V
VCC       Power Supply Voltage

PLL_VCC Power Supply Voltage

Table 7. GENERAL INTERFACE ELECTRICAL CHARACTERISTICS

Symbol    Parameter                                           Test Condition  Min. Typ. Max. Unit Note

IIL Low Level Input                      Vi = 0V                              -10                     10       A    1

          CurrentWithout pull-up device

IIH High Level Input                     Vi = VDD                             -10                     10       A    1

          CurrentWithout pull-up device

Vesd Electrostatic Protection            Leakage < 1A                        2000                             V     2

Note 1: The leakage currents are generally very small, < 1nA. The value given here is a maximum that can occur after an electrostatic stress
           on the pin.

Note 2: Human Body Model.

Table 8. DC ELECTRICAL CHARACTERISTICS

Symbol    Parameter                               Test Condition               Min.           Typ.     Max.    Unit  Note
                                         Iol = Xma                            0.8*VCC                 0.2*VCC   V
VIL Low Level Input Voltage                                                   0.85*VCC                          V    1, 2
                                                                                                       0.4V     V    1, 2
VIH High Level Input Voltage                                                                                    V

Vol Low Level Output Voltage

Voh High Level Output Voltage

Note1: Takes into account 200mV voltage drop in both supply lines.
Note 2: X is the source/sink current under worst case conditions and is reflected in the name of the I/O cell according to the drive capability.

Table 9.

Symbol    Parameter                                           Test Condition  Min.            Typ.    Max.     Unit Note
                                                                              -25             -66     -125
Ipu Pull-up current                      Vi = 0V; pin numbers 7, 24                            50              A    1

                                                      and 26                                                   k
Rpu Equivalent Pull-up Resistance

Note 1: Min. condition: VDD = 2.7V, 125C Min process Max. condition: VDD = 3.6V, -20C Max.

Table 10. POWER DISSIPATION

Symbol    Parameter                                           Test Condition  Min.            Typ.    Max.     Unit Note
                                                                                              t.b.d.           mW
PD Power Dissipation@ VDD = 2.4V Sampling_freq 24 kHz                                         t.b.d.           mW
                                                                                              t.b.d.           mW
                                         Sampling_freq 32 kHz

                                         Sampling_freq 48 kHz

                                                                                                                     7/43
STA016A

5 HOST REGISTERS

The following table gives a description of STA016A register list.
The STA016A device includes 256 I2C registers. In this document, only the user-oriented registers are de-
scribed. The undocumented registers are reserved or unused. These registers must never be accessed (in
Read or in Write mode). The Read-Only registers must never be written
We can split the data flux in different time periods (see following diagram) meanwhile host registers can be read
or written :
DWT : During Whole Time (at any time during process).
DEC : During External Config (period between RUN=2 and RUN=1).
DBO : During Boot (period between RUN=0 and RUN=2).
ABO : After BOot (period after RUN=1).
AEC : After External Config (period after RUN=2).
EDF : Every Decoded Frame (each time a frame has been decoded).
EDB : Every Decoded Block (each time a block has been decoded).

Figure 6.

      SOFT_RESET = 1
      CK_CMD = 0

                           block1  block2    block1

      HR RUN==0 RUN==2 RUN==1 frame1 frame1  frame2     time

                                             DWT

      DBO             DEC

      D01AU1260            EDB     EDB       ABO
                                   EDF       AEC

                                                   EDB

8/43
                                                                      STA016A

Table 11. REGISTER MAP BY FUNCTION

Register function        Hex        Dec                   Name  Type  When
                                         VERSION                 RO   DWT
VERSION                  0x00       0    IDENT                   RO   DWT
                                         SOFT_VERSION            RO   DWT
                         0x01       1    PLL_AUDIO_PEL_192       RW    DEC
                                         PLL_AUDIO_PEH_192       RW    DEC
                         0xD3       211  PLL_AUDIO_NDIV_192      RW    DEC
                                         PLL_AUDIO_XDIV_192      RW    DEC
PLL_AUDIO_CONFIGURATION  0xDC       220  PLL_AUDIO_MDIV_192      RW    DEC
                                         PLL_AUDIO_PEL_176       RW    DEC
                         0xDD       221  PLL_AUDIO_PEH_176       RW    DEC
                                         PLL_AUDIO_NDIV_176      RW    DEC
                         0xDE       222  PLL_AUDIO_XDIV_176      RW    DEC
                                         PLL_AUDIO_MDIV_176      RW    DEC
                         0xDF       223  PLL_SYSTEM_PEL_50       RW    DEC
                                         PLL_SYSTEM_PEH_50       RW    DEC
                         0xE0       224  PLL_SYSTEM_NDIV_50      RW    DEC
                                         PLL_SYSTEM_XDIV_50      RW    DEC
                         0xE1       225  PLL_SYSTEM_MDIV_50      RW    DEC
                                         PLL_SYSTEM_PEL_42_5     RW    DEC
                         0xE2       226  PLL_SYSTEM_PEH_42_5     RW    DEC
                                         PLL_SYSTEM_NDIV_42_5    RW    DEC
                         0xE3       227  PLL_SYSTEM_XDIV_42_5    RW    DEC
                                         PLL_SYSTEM_MDIV_42_5    RW    DEC
                         0xE4       228  OUTPUT_CONF             RW    DEC
                                         PCM_DIV                 RW    DEC
                         0xE5       229  PCM_CONF                RW    DEC
                                         PCM_CROSS               RW    DEC
PLL_SYSTEM_CONFIGURATION 0xE6       230  OUTPUT_CONF             RW    DEC
                                         GPSO_CONF               RW    DEC
                         0xE7       231  INPUT_CONF              RW    DEC
                                         I_AUDIO_CONFIG_1        RW    DEC
                         0xE8       232  I_AUDIO_CONFIG_2        RW    DEC
                                         I_AUDIO_CONFIG_3        RW    DEC
                         0xE9       233

                         0xEA       234

                         0xEB       235

                         0xEC       236

                         0xED       237

                         0xEE       238

                         0xEF       239

I2Sout_CONFIGURATION     0x66       102

                         0x67       103

                         0x68       104

                         0x69       105

GPSO_CONFIGURATION       0x66       102

                         0x6A       106

I2Sin_CONFIGURATION      0x5A       90

                         0x5B       91

                         0x5C       92

                         0x5D       93

                                                                      9/43
STA016A                        Hex   Dec           Name      Type  When
                               0x5A                           RW    DEC
            Register function  0x5B  90   INPUT_CONF          RW    DEC
CDBSA_CONFIGURATION           0x5C                           RW    DEC
                               0x5D  91   I_AUDIO_CONFIG_1    RW    DEC
BSB_CONFIGURATION             0x5E                           RW    DEC
CD_CONFIGURATION              0x5F  92   I_AUDIO_CONFIG_2    RW    DEC
                               0x60                           RW    DEC
                               0x61  93   I_AUDIO_CONFIG_3    RW    DEC
                               0x62                           RW    DEC
                               0x63  94   I_AUDIO_CONFIG_4    RW    DEC
                               0x64                           RW    DEC
                               0x65  95   I_AUDIO_CONFIG_5    RW    DEC
                               0x59                           RW    DEC
                               0x5A  96   I_AUDIO_CONFIG_6    RW    DEC
                               0x5B                           RW    DEC
                               0x40  97   I_AUDIO_CONFIG_7   WO     AEC
                               0x41                           RW    ABO
                               0x42  98   I_AUDIO_CONFIG_8    RW    ABO
                               0x43                           RW    ABO
                               0x44  99   I_AUDIO_CONFIG_9    RW    ABO
                               0x46                           RO    AEC
                               0x47  100  I_AUDIO_CONFIG_10   RO    AEC
                               0x48                           RO    AEC
                               0x49  101  I_AUDIO_CONFIG_11   RO    AEC
                               0x4A                           RO    AEC
                               0x4B  89   POL_REQ             RO    AEC
                               0x4C                           RW    ABO
                               0x4D  90   INPUT_CONF          RW    ABO
                               0x4E                           RW    ABO
                                     91   I_AUDIO_CONFIG_1

                                     64   BASIC_COMMAND

                                     65   FAST_FUNCTION_VAL

                                     66   REQUIRED_TRACK

                                     67   REQUIRED_DIR

                                     68   PLAY_MODE

                                     70   TYPE _CD_EXT_REQ

                                     71   MINUTE_REQ

                                     72   SECOND_REQ

                                     73   SECTOR_REQ

                                     74   MINUTE_SPENT

                                     75   SECOND_SPENT

                                     76   SCANNING_TIME

                                     77   PLAY_LIST_INDEX

                                     78   PLAY_LIST_VALUE

10/43
                                                       STA016A

Register function  Hex   Dec  Name               Type  When
                   0x86                           RO    AEC
                   0x87  134  CD_SONG_INFO_C1     RO    AEC
                   0x88                           RO    AEC
                   0x89  135  CD_SONG_INFO_C2     RO    AEC
                   0x8A                           RO    AEC
                   0x8B  136  CD_SONG_INFO_C3     RO    AEC
                   0x8C                           RO    AEC
                   0x8D  137  CD_SONG_INFO_C4     RO    AEC
                   0x8E                           RO    AEC
                   0x8F  138  CD_SONG_INFO_C5     RO    AEC
                   0x90                           RO    AEC
                   0x91  139  CD_SONG_INFO_C6     RO    AEC
                   0x92                           RO    AEC
                   0x93  140  CD_SONG_INFO_C7     RO    AEC
                   0x94                           RO    AEC
                   0x95  141  CD_SONG_INFO_C8     RO    AEC
                   0x96                           RO    AEC
                   0x97  142  CD_SONG_INFO_C9     RO    AEC
                   0x98                           RO    AEC
                   0x99  143  CD_SONG_INFO_C10    RO    AEC
                   0x9A                           RO    AEC
                   0x9B  144  CD_SONG_INFO_C11    RO    AEC
                   0x9C                           RO    AEC
                   0x9D  145  CD_SONG_INFO_C12    RO    AEC
                   0x9E                           RO    AEC
                   0x9F  146  CD_SONG_INFO_C13    RO    AEC
                   0xA0                           RO    AEC
                   0xA1  147  CD_SONG_INFO_C14    RO    AEC
                   0xA2                           RO    AEC
                   0xA3  148  CD_SONG_INFO_C15    RO    AEC
                   0xA4                           RO    AEC
                   0xA5  149  CD_SONG_INFO_C16    RO    AEC
                   0xA6                           RO    AEC
                         150  CD_SONG_INFO_C17

                         151  CD_SONG_INFO_C18

                         152  CD_SONG_INFO_C19

                         153  CD_SONG_INFO_C20

                         154  CD_SONG_INFO_C21

                         155  CD_SONG_INFO_C22

                         156  CD_SONG_INFO_C23

                         157  CD_SONG_INFO_C24

                         158  CD_SONG_INFO_C25

                         159  CD_SONG_INFO_C26

                         160  CD_SONG_INFO_C27

                         161  CD_SONG_INFO_C28

                         162  CD_SONG_INFO_C29

                         163  CD_SONG_INFO_C30

                         164  CD_SONG_INFO_C31

                         165  CD_SONG_INFO_C32

                         166  CD_SONG_TYPE_INFO

                                                       11/43
STA016A                        Hex   Dec           Name        Type  When
                               0xA7                             RO    AEC
            Register function  0xA8  167  NB_OF_CUR_TRACK       RO    AEC
                               0xA9                             RO    AEC
COMMAND                       0xAA  168  NB_OF_CUR_DIR         RO    AEC
                               0xAB                             RO    AEC
                               0xAC  169  CD_CUR_STATUS         RO    AEC
                               0xAD                             RO    AEC
                               0xAE  170  CD_TRACK_FORMAT       RO    AEC
                               0xAF                             RO    AEC
                               0xB0  171  CD_NB_OF_SUB_DIR      RO    AEC
                               0xB1                             RO    AEC
                               0xB2  172  CD_NB_OF_SUB_FILE     RO    AEC
                               0xB3                             RO    AEC
                               0xB4  173  DIRECTORY_LEVEL       RO    AEC
                               0xB5                             RO    AEC
                               0xB6  174  DIR_IDENTIFIER_B1     RW    ABO
                               0xB7                             RW    ABO
                               0xB8  175  DIR_IDENTIFIER_B2     RW    ABO
                               0xB9                             RW    ABO
                               0xBA  176  DIR_IDENTIFIER_B3     RW    ABO
                               0xBC                             RW    DEC
                               0x10  177  DIR_IDENTIFIER_B4    WO    DWT
                               0x3A                            WO    DBO
                               0x55  178  VOL_IDENTIFIER_B1     RW    DEC
                               0x56                             RW    DEC
                               0x52  179  VOL_IDENTIFIER_B2     RW    ABO
                               0x53                             RW    ABO
                               0x57  180  VOL_IDENTIFIER_B3     RW    ABO
                               0x58                             RW    ABO
                                     181  VOL_IDENTIFIER_B4

                                     182  EXTRACT_BYTE_IDX_B1

                                     183  EXTRACT_BYTE_IDX_B2

                                     184  EXTRACT_BYTE_IDX_B3

                                     185  EXTRACT_BYTE_IDX_B4

                                     186  EXTRACT_ADR_MODE

                                     188  CONFIG_MODULE

                                     16   SOFT_RESET

                                     58   CK_CMD

                                     85   DEC_SEL

                                     86   RUN

                                     82   CRC_IGNORE

                                     83   MUTE

                                     87   SKIP

                                     88   PAUSE

12/43
                                                                STA016A

           Register function   Hex  Dec             Name  Type  When
STATUS                        0xCC                         RO    EDF
                              0xCD  204  STATUS_MODE       RO    EDF
BYPASSA_CONFIGURATION         0xCE                         RO    EDF
MP3_CONFIGURATION             0x6F  205  STATUS_CHAN_NB    RO    EDF
RESERVED                      0xD4                         RO    EDF
MIX_CONFIGURATION             0xD5  206  STATUS_SF         RO    EDF
TONE_CONFIGURATION            0xD6                         RO    EDF
                              0xD7  111  STATUS_FE         RO    EDF
                              0xD8                         RO    EDF
                              0xD9  212  HEADER_1          RO    EDF
                              0x70                         RW    DEC
                              0x71  213  HEADER_2          RW    DEC
                              0xCB                         RW    DEC
                              0x52  214  HEADER_3          RW    ABO
                              0x6B                         RO    EDB
                              0x6C  215  HEADER_4          RO    EDB
                              0x6D                         RO    EDB
                              0x70  216  HEADER_5
                              0x71
                              0x72  217  HEADER_6
                              0x73
                              0x74  112  CHAN_NB
                              0x75
                              0x76  113  SAMPLING_FREQ
                              0x77
                              0x78  203  PCMCLK_INPUT
                              0x79
                              0x7A  82   CRC_IGNORE
                              0x7B
                              0x7C  107  ERR_DEC_LEVEL
                              0x7D
                              0x7E  108  ERR_DEC_NB_1
                              0x7F
                                    109  ERR_DEC_NB_2

                                    112  RESERVED

                                    113  RESERVED

                                    114  RESERVED

                                    115  RESERVED

                                    116  RESERVED

                                    117  MIX_MODE         RW    ABO

                                    118  MIX_DLA          RW    ABO

                                    119  MIX_DLB          RW    ABO

                                    120  MIX_DRA          RW    ABO

                                    121  MIX_DRB          RW    ABO

                                    122  TONE_ON          RW    ABO

                                    123  TONE_FCUTH       RW    ABO

                                    124  TONE_FCUTL       RW    ABO

                                    125  TONE_GAINH       RW    ABO

                                    126  TONE_GAINL       RW    ABO

                                    127  TONE_GAIN_ATTEN  RW    ABO

                                                                13/43
STA016A

6 REGISTER DESCRIPTION                                    6.2 PLL_AUDIO_CONFIGURATION registers
                                                                description
6.1 VERSION registers description
6.1.1 VERSION :                                           6.2.1 PLL_AUDIO_PEL_192 :

   b7 b6 b5 b4 b3 b2 b1 b0                                   b7 b6 b5 b4 b3 b2 b1 b0

Address : 0x00 (0)                                        Address : 0xDC (220)
Type : RO - DWT                                           Type : RW - DEC
Software Reset : 0x10                                     Software Reset : 58
Hardware Reset : 0x10
                                                          Description :
Description :                                             This register must contain a PEL value that enables
The VERSION register is Read-only and it is used to       the audio PLL to generate a frequency of ofact*192
identify the IC on the application board.                 kHz for the PCMCK.See table 1, 2 & 3.
                                                          ofact is the oversampling factor needed by the DAC
6.1.2 IDENT :                                             (ofac==246 or ofac==384).
                                                          Default value at soft reset assume :
b7 b6 b5 b4 b3 b2 b1 b0
                                                             ofact == 256
1      0  1    0       1  1  0  0                            external crystal provide a CRYCK running at

Address : 0x01 (1)                                              14.31818 MHz
Type : RO - DWT
Software Reset : 0xAC                                     6.2.2 PLL_AUDIO_PEH_192 :
Hardware Reset : 0xAC
                                                             b7 b6 b5 b4 b3 b2 b1 b0
Description :
                                                          Address : 0xDD (221)
IDENT is a read-only register and it is used to identify  Type : RW - DEC
the IC on an application board. IDENT always has the      Software Reset : 187
value 0xAC.
                                                          Description :
6.1.3 SOFT_VERSION :                                      This register must contain a PEH value that enables
                                                          the audio PLL to generate a frequency of ofact*192
   b7 b6 b5 b4 b3 b2 b1 b0                                kHz for the PCMCK.See table 1, 2 & 3.
                                                          Default value at soft reset assume :
Address : 0xD3 (211)
Type : RO - DWT                                              ofact == 256
Software Reset : X                                           external crystal provide a CRYCK running at

Description :                                                   14.31818 MHz
The SOFT_VERSION register is Read-only and it is
used to identify the software running on the IC.          6.2.3 PLL_AUDIO_NDIV_192 :

                                                             b7 b6 b5 b4 b3 b2 b1 b0

                                                          Address : 0xDE (222)
                                                          Type : RW - DEC
                                                          Software Reset : 0

14/43
                                                      STA016A

Description :                                         Address : 0xE1 (225)
This register must contain a NDIV value that enables  Type : RW - DEC
the audio PLL to generate a frequency of ofact*192    Software Reset : 54
kHz for the PCMCK.See table 1, 2 & 3.
Default value at soft reset assume :                  Description :
                                                      This register must contain a PEL value that enables
    ofact == 256                                     the audio PLL to generate a frequency of ofact*176
    external crystal provide a CRYCK running at      kHz for the PCMCK.See table 1, 2 & 3.
                                                      Default value at soft reset assume :
      14.31818 MHz
                                                          fact == 256
6.2.4 PLL_AUDIO_XDIV_192 :                               external crystal provide a CRYCK running at

   b7 b6 b5 b4 b3 b2 b1 b0                                  14.31818 MHz

Address : 0xDF (223)                                  6.2.7 PLL_AUDIO_PEH_176 :
Type : RW - DEC
Software Reset : 3                                       b7 b6 b5 b4 b3 b2 b1 b0

Description :                                         Address : 0xE2 (226)
This register must contain a XDIV value that enables  Type : RW - DEC
the audio PLL to generate a frequency of ofact*192    Software Reset : 118
kHz for the PCMCK.See table 1, 2 & 3.
Default value at soft reset assume :                  Description :
                                                      This register must contain a PEH value that enables
    ofact == 256                                     the audio PLL to generate a frequency of ofact*176
    external crystal provide a CRYCK running at      kHz for the PCMCK.See table 1, 2 & 3.
                                                      Default value at soft reset assume :
      14.31818 MHz
                                                          ofact == 256
6.2.5 PLL_AUDIO_MDIV_192 :                               external crystal provide a CRYCK running at

   b7 b6 b5 b4 b3 b2 b1 b0                                  14.31818 MHz

Address : 0xE0 (224)                                  6.2.8 PLL_AUDIO_NDIV_176 :
Type : RW - DEC
Software Reset : 12                                      b7 b6 b5 b4 b3 b2 b1 b0

Description :                                         Address : 0xE3 (227)
This register must contain a MDIV value that enables  Type : RW - DEC
the audio PLL to generate a frequency of ofact*192    Software Reset : 0
kHz for the PCMCK.See table 1, 2 & 3.
Default value at soft reset assume :                  Description :
                                                      This register must contain a NDIV value that enables
    ofact == 256                                     the audio PLL to generate a frequency of ofact*176
    external crystal provide a CRYCK running at      kHz for the PCMCK.See table 1, 2 & 3.
                                                      Default value at soft reset assume :
      14.31818 MHz
                                                          ofact == 256
6.2.6 PLL_AUDIO_PEL_176 :                                 external crystal provide a CRYCK running at

   b7 b6 b5 b4 b3 b2 b1 b0                                  14.31818 MHz

                                                      15/43
STA016A

6.2.9 PLL_AUDIO_XDIV_176 :                            Description :

   b7 b6 b5 b4 b3 b2 b1 b0                            This register must contain a PEL value that enables
                                                      the system PLL to generate a frequency of 50 MHz
Address : 0xE4 (228)                                  for the SYSCK. See table 4.
Type : RW - DEC
Software Reset : 2                                    Default value at soft reset assume :

                                                          external crystal provide a CRYCK running at
                                                            14.31818 MHz

Description :                                         6.3.2 PLL_SYSTEM_PEH_50 :
This register must contain a XDIV value that enables
the audio PLL to generate a frequency of ofact*176       b7 b6 b5 b4 b3 b2 b1 b0
kHz for the PCMCK.See table 1, 2 & 3.
Default value at soft reset assume :                  Address : 0xE7 (231)
                                                      Type : RW - DEC
    ofact == 256                                     Software Reset : 0
    external crystal provide a CRYCK running at
                                                      Description :
      14.31818 MHz                                    This register must contain a PEH value that enables
                                                      the system PLL to generate a frequency of 50 MHz
6.2.10 PLL_AUDIO_MDIV_176 :                           for the SYSCK. See table 4.
                                                      Default value at soft reset assume :
   b7 b6 b5 b4 b3 b2 b1 b0
                                                          external crystal provide a CRYCK running at
Address : 0xE5 (229)                                        14.31818 MHz
Type : RW - DEC
Software Reset : 8                                    6.3.3 PLL_SYSTEM_NDIV_50 :

Description :                                            b7 b6 b5 b4 b3 b2 b1 b0
This register must contain a MDIV value that enables
the audio PLL to generate a frequency of ofact*176    Address : 0xE8 (232)
kHz for the PCMCK.See table 1,2 & 3.                  Type : RW - DEC
Default value at soft reset assume :                  Software Reset : 0

    ofact == 256                                     Description :
    external crystal provide a CRYCK running at      This register must contain a NDIV value that enables
                                                      the system PLL to generate a frequency of 50 MHz
      14.31818 MHz                                    for the SYSCK. See table 4.
                                                      Default value at soft reset assume :
6.3 PLL_SYSTEM_CONFIGURATION
      registers description                               external crystal provide a CRYCK running at
                                                            14.31818 MHz
6.3.1 PLL_SYSTEM_PEL_50 :
                                                      6.3.4 PLL_SYSTEM_XDIV_50 :
   b7 b6 b5 b4 b3 b2 b1 b0
                                                         b7 b6 b5 b4 b3 b2 b1 b0
Address : 0xE6 (230)
Type : RW - DEC                                       Address : 0xE9 (233)
Software Reset : 0                                    Type : RW - DEC
                                                      Software Reset : 1

16/43
                                                      STA016A

Description :                                         Description :
This register must contain a XDIV value that enables  This register must contain a PEH value that enables
the system PLL to generate a frequency of 50 MHZ      the system PLL to generate a frequency of 42.5 MHz
for the SYSCK. See table 4.                           for the SYSCK.See table 4.
Default value at soft reset assume :                  Default value at soft reset assume :

    external crystal provide a CRYCK running at          external crystal provide a CRYCK running at
      14.31818 MHz                                          14.31818 MHz

6.3.5 PLL_SYSTEM_MDIV_50 :                            6.3.8

   b7 b6 b5 b4 b3 b2 b1 b0                            6.3.9 PLL_SYSTEM_NDIV_42_5 :

Address : 0xEA (234)                                     b7 b6 b5 b4 b3 b2 b1 b0
Type : RW - DEC
Software Reset : 13                                   Address : 0xE8 (232)
                                                      Type : RW - DEC
Description :                                         Software Reset : 0
This register must contain a MDIV value that enables
the system PLL to generate a frequency of 50 MHz      Description :
for the SYSCK. See table 4.                           This register must contain a NDIV value that enables
Default value at soft reset assume :                  the system PLL to generate a frequency of 42.5 MHz
                                                      for the SYSCK.See table 4.
    external crystal provide a CRYCK running at      Default value at soft reset assume :
      14.31818 MHz
                                                          external crystal provide a CRYCK running at
6.3.6 PLL_SYSTEM_PEL_42_5                                   14.31818 MHz

   b7 b6 b5 b4 b3 b2 b1 b0                            6.3.10 PLL_SYSTEM_XDIV_42_5 :

Address : 0xE6 (230)                                     b7 b6 b5 b4 b3 b2 b1 b0
Type : RW - DEC
Software Reset : 126                                  Address : 0xE9 (233)
                                                      Type : RW - DEC
Description :                                         Software Reset : 1
This register must contain a PEL value that enables
the system PLL to generate a frequency of 42.5 MHz    Description :
for the SYSCK.See table 4.                            This register must contain a XDIV value that enables
Default value at soft reset assume :                  the system PLL to generate a frequency of 42.5 MHz
                                                      for the SYSCK.See table 4.
    external crystal provide a CRYCK running at      Default value at soft reset assume :
      14.31818 MHz
                                                          external crystal provide a CRYCK running at
6.3.7 PLL_SYSTEM_PEH_42_5 :                                 14.31818 MHz

   b7 b6 b5 b4 b3 b2 b1 b0                            6.3.11 PLL_SYSTEM_MDIV_42_5 :

Address : 0xE7 (231)                                     b7 b6 b5 b4 b3 b2 b1 b0
Type : RW - DEC
Software Reset : 223                                  Address : 0xEA (234)

                                                      17/43
STA016A

Type : RW - DEC                                        6.4.3 PCM_CONF :
Software Reset : 10
                                                          b7 b6 b5 b4 b3 b2 b1 b0
Description :                                             0 CO6 CO5 CO4 CO3 CO2 CO1 CO0
This register must contain a MDIV value that enables
the system PLL to generate a frequency of 42.5 MHz     Address : 0x68 (104)
for the SYSCK.See table 4.                             Type : RW - DEC
Default value at soft reset assume :                   Software Reset : 0

    external crystal provide a CRYCK running at       Description :
      14.31818 MHz
                                                       If OUTPUT_CONF == 1, configure the I2Sout inter-
6.4 I2Sout_CONFIGURATION registers                     face according following table
      description
                                                       Table 12. .
6.4.1 OUTPUT_CONF :
                                                         Bit                    Comment
   b7 b6 b5 b4 b3 b2 b1 b0                             fields

Address : 0x66 (102)                                   CO[1:0]  0 : 16 bits mode (16 slots transmitted).
Type : RW - DEC                                                 1 : 18 bits mode (18 slots transmitted).
Software Reset : 0                                              2 : 20 bits mode (20 slots transmitted).
                                                                3 : 24 bits mode (24 slots transmitted).
Description :
If set to 1 enable the configurability of the PCM-     CO2      Polarity of BCKO :
BLOCK Output thanks to following registers, else dis-           0 : data are sent on the falling edge & stable
able this configurability and take embedded default             on the rising).
configuration for PCM-BLOCK registers.                          1 : (data are sent on the rising edge & stable
Note that this embedded default configuration can be            on the falling).
retrieved by user thanks to following setting :
                                                       CO3 0 : I2S format is selected
    PCM_DIV = 3;                                                 1 : other format is selected
    PCM_CONF = 0;
    PCM_CROSS = 0;                                    CO4      Polarity of LRCKO :
                                                                0 : low->right, high->left).
                                                                1 : low->left, high->right so compliant to I2S
                                                                format ).

                                                       CO5      0 : data are in the last BCKO cycles of
                                                                LRCKO (right aligned data).
                                                                1 : data are in the first BCKO cycles of
                                                                LRCKO (left aligned data).

6.4.2 PCM_DIV :                                        CO6 0 : the transmission is LS bit first.
                                                                  1 : the transmission is MS bit first.

b7 b6 b5 b4 b3 b2 b1 b0                                6.4.4 PCM_CROSS :

0      0 DV5 DV4 DV3 DV2 DV1 DV0

                                                       b7 b6 b5 b4 b3 b2 b1 b0

Address : 0x67 (103)                                   0        0   0        0  0               0 CR1 CR0
Type : RW - DEC
Software Reset : 0                                     Address : 0x69 (105)
                                                       Type : RW - DEC
Description :                                          Software Reset : 0

If OUTPUT_CONF == 1, configure the divider to gen-     Description :
erate the bit clock of the I2Sout interface, called    If OUTPUT_CONF == 1, CR[1:0] is used to configure
BCK0, from PCMCK. according the following relation
: BCKO = PCMCK / 2 * (PCM_DIV+1)

18/43
                                                                     STA016A

the output crossbar according following table           6.5.2 GPSO_CONF :

Table 13. .                                                b7 b6 b5 b4 b3 b2 b1 b0
                                                         CF7 CF6 CF5 CF4 CF3 CF2 CF1 CF0
CR1  CR0                         Comment
  0    0                                                Address : 0x6A (106)
             Left channel is mapped on the left         Type : RW - DEC
  0    1     output.                                    Software Reset : 0
  1    0     Right channel is mapped on the right
  1    1     output.                                    Description :

             Left channel is duplicated on both output  If OUTPUT_CONF == 1, this register configure the
             channels.                                  GPSO interface

             Right channel is duplicated on both
             output channels.

             Right and left channels are toggled.

                                                        Table 15. .

6.5 GPSO_CONFIGURATION registers                          Bit                          Comment
      description                                        fields
                                                          CF0    Polarity of GPSO_CK :
6.5.1 OUTPUT_CONF :                                              0 : data provided on rising edge & stable on
                                                          CF1    falling edge
   b7 b6 b5 b4 b3 b2 b1 b0                                       1 : data provided on falling edge & stable on
   X X X X X 0C2 OC1 OC0                                CF[7:2]  rising edge

Address : 0x66 (102)                                             Polarity of GPSO_REQ :
Type : RW - DEC                                                  0 : data are valid when GPSO_REQ is high
Software Reset : 0                                               1 : data are valid when GPSO_REQ is low

                                                                 Reserved : to be set to 0.

Description                                             6.6 I2Sin_CONFIGURATION registers
                                                              description
Table 14. :
                                                        6.6.1 INPUT_CONF :
Bit fields   Comment
                                                           b7 b6 b5 b4 b3 b2 b1 b0
OC0          Configuration of gpso :
             0 : take embedded default configuration.   Address : 0x5A (90)
             1 : configure gpso from register           Type : RW - DEC
             GPSO_CONF.                                 Software Reset : 0

OC1          Use of block PCM to generate clocks        Description :
             (PCMCK, LRCK & BCK):                       If set to 1 enable the configurability of the I2Sin Input
             0 : no use.                                thanks to following registers, else disable this config-
             1 : use it.                                urability and take embedded default configuration for
                                                        I2Sin registers.
OC2          Configuration of PCM block:                Note that this embedded default configuration can be
             0 : take embedded default configuration.   retrieved by user thanks to following setting :
             1 : configure PCM block from PCM_DIV
             & PCM_CONF registers.                         I_AUDIO_CONFIG_1 = b00000110;
                                                            I_AUDIO_CONFIG_2 = b11100000;
Note that embedded default configuration for GPSO          I_AUDIO_CONFIG_3 = b00000001;
can be retrieved by user thanks to following setting :

    GPSO_CONF = b00000011;

Note that embedded default configuration for PCM
block is described at previous chapter.

                                                                     19/43
STA016A

6.6.2 I_AUDIO_CONFIG_1:                                    6.6.3 I_AUDIO_CONFIG_2 :

   b7 b6 b5 b4 b3 b2 b1 b0                                    b7 b6 b5 b4 b3 b2 b1 b0
CF7 CF6 CF5 CF4 CF3 CF2 CF1 CF0                             LR7 LR6 LR5 LR4 LR3 LR2 LR1 LR0

Address : 0x5B (91)                                        Address : 0x5C (92)
Type : RW - DEC                                            Type : RW - DEC
Software Reset : 0                                         Software Reset : 0

Description :                                              Description :
                                                           See I_AUDIO_CONFIG_3 register description..
If INPUT_CONF == 1, this register configure the
I2Sin interface

Table 16. .                                                6.6.4 I_AUDIO_CONFIG_3 :

  Bit                                                      b7 b6 b5 b4 b3 b2 b1 b0
fields
  CF0                             Comment                  0  0        0        0  0          0  LR9 LR8
  CF1
  CF2        Relative synchro :                            Address : 0x5D (93)
             0 : synchro with first data bit               Type : RW - DEC
  CF3        1 : synchro one bit before first data bit     Software Reset : 0
  CF4
CF[7:5]      Data reception configuration :                Description :
             0 : LSB first                                 If INPUT_CONF == 1, this register is used to config-
             1 : MSB first                                 ure the phase of the LRCK of the I2Sin.

             Polarity of bit clock BCK :                   Table 18.
             0 : data provided on falling edge & stable
             on rising edge.                               Bit fields              Comment
             1 : data provided on rising edge & stable
             on falling edge                                  LR[4:0]  Position of the data within the LRCK
                                                                       phase :
             Polarity of LR clock LRCK :                               - if CF1 = 0 (LSB), value must be set to[31
             0 : negative                                              - SL[9:5] - bit position of the first bit of data
             1 : positive                                              within the LRCK phase].
                                                                       - if CF1 = 1 (MSB), value must be set to bit
             Start value of LRCK : combined with CF3,                  position of the first bit of data within the
             this bit enable user to determine left/right              LRCK phase.
             couple according to the following table.                  Note that range of value for this bit
                                                                       position is [0:31].
             Reserved : to be set to 0.

Table 17.

CF3          CF4  Left/Right couples                          LR[9:5] Length-1 of the data.
                                                                            Max value is 31.
0            0    (data1/data2), (data3/data4),...

1            0    (data0/data1), (data2/data3),...         LR[15:10] Reserved : to be set to 0

0            1    (data0/data1), (data2/data3),...

1            1    (data1/data2), (data3/data4),...

20/43
                                                                                      STA016A

6.7 CDBSA_CONFIGURATION registers                      Software Reset : 0
      description                                      Description :

6.7.1 INPUT_CONF :                                     If INPUT_CONF == 1, this register is used to config-
                                                       urate CD & BS input interfaces in audio mode
   b7 b6 b5 b4 b3 b2 b1 b0
                                                       Table 19.
Address : 0x5A (90)
Type : RW - DEC                                        Bit        Comment
Software Reset : 0
                                                       CF0 Reserved : to be set to 0
Description :
If set to 1 enable the configurability of the CD & BS  CF1 Reserved : to be set to 1
input interfaces in audio mode thanks to following
registers, else disable this configurability and take  CF2 Direction of bit clocks CD_BCK & BS_BCK:
embedded default configuration.                                   0 : input
Note that this embedded default configuration can be              1 : output
retrieved by user thanks to following setting :
                                                       CF3 Polarity of bit clocks CD_BCK & BS_BCK :
    I_AUDIO_CONFIG1 = b00010010;                                 0 : data provided on falling edge & stable on
      // clocks in input                                          rising edge
      // & polarity negative                                      1 : data provided on rising edge & stable on
                                                                  falling edge
    I_AUDIO_CONFIG2 = b00110010;
      // synchro with first data bit                   CF4 Reserved : to be set to 1
      // data unsigned, MSB first
                                                       CF5 Direction of LR clocks CD_LRCK &
    I_AUDIO_CONFIG3 = b11001111;                                 BS_LRCK :
      // LRCK phase length is 1                                   0 : input
                                                                  1 : output
    I_AUDIO_CONFIG4 = b00000011;
      // LRCK phase length is 16                       CF6 Polarity of LR clocks CD_LRCK &
                                                                  BS_LRCK :
    I_AUDIO_CONFIG5 = 0xFF;                                      0 : left sample corresponds to the low level
      // received 16 bits                                         phase of LRCK
                                                                  1 : left sample corresponds to the high level
    I_AUDIO_CONFIG6 = 0xFF;                                      phase of LRCK
      // received 16 bits
                                                       CF7 Reserved : to be set to 0
    I_AUDIO_CONFIG7 = 0x00;
      // received 16 bits                              6.7.3 I_AUDIO_CONFIG_2 :

    I_AUDIO_CONFIG8 = 0x00;                              b7 b6 b5 b4 b3 b2 b1 b0
      // received 16 bits                               CF15 CF14 CF13 CF12 CF11 CF10 CF9 CF8

    I_AUDIO_CONFIG9 = 16;                             Address : 0x5C (92)
      // data size is 16                               Type : RW - DEC
                                                       Software Reset : 0
    I_AUDIO_CONFIG10 = 0x00;
      // no use because clock in input                 Description :
                                                       If INPUT_CONF == 1, this register is used to config-
    I_AUDIO_CONFIG11 = 0x00;                          urate CD & BS input interfaces in audio mode
      // no use because clock in input

6.7.2 _AUDIO_CONFIG_1 :

   b7 b6 b5 b4 b3 b2 b1 b0

CF7 CF6 CF5 CF4 CF3 CF2 CF1 CF0

Address : 0x5B (91)
Type : RW - DEC

                                                                                             21/43
STA016A

Table 20. .                                           Table 21.

Bit                         Comment                  Bit fields                       Comment
CF8                                                    LR[5:0]
       Relative synchro :                                         Length-1 of phase 1 of LR clocks
CF9    0 : synchro with first data bit                 LR[11:6]   CD_LRCK & BS_LRCK.
       1 : synchro one bit before first data bit                  Max value is 31.
CF10                                                  LR[15:12]
       Data reception configuration :                             Length-1 of phase 2 of LR clocks
CF11   0 : LSB first                                              CD_LRCK & BS_LRCK.
       1 : MSB first                                              Max value is 31.
CF12
CF13   Arithmetic type of the reception :                         Reserved : to be set to 0
CF14   0 : unsigned data
CF15   1 : signed data                                6.7.6 I_AUDIO_CONFIG_5:

       Bit to select the reference clock used to         b7 b6 b5 b4 b3 b2 b1 b0
       generate BCK if clocks are in output            MA7 MA6 MA5 MA4 MA3 MA2 MA1 MA0
       (CF2=1 & CF5=1). Otherwise this bit is
       useless.                                       Address : 0x5F (95)
       0 : SYSCK                                      Type : RW - DEC
       1 : PCMCK                                      Software Reset : 0

       Reserved : to be set to 1                      Description :
                                                      See I_AUDIO_CONFIG_8 register description.
       Reserved : to be set to 1

       Reserved : to be set to 0

       Reserved : to be set to 0

6.7.4 I_AUDIO_CONFIG_3 :                              6.7.7 I_AUDIO_CONFIG_6 :

   b7 b6 b5 b4 b3 b2 b1 b0                            b7 b6 b5 b4 b3 b2 b1 b0
  LR7 LR6 LR5 LR4 LR3 LR2 LR1 LR0
                                                      MA1 MA1 MA1 MA1 MA1 MA1 MA9 MA8
Address : 0x5D (93)
Type : RW - DEC                                       5  4        3        2  1  0
Software Reset : 0
                                                      Address : 0x60 (96)
Description :                                         Type : RW - DEC
See I_AUDIO_CONFIG_4 register description..           Software Reset : 0

6.7.5 I_AUDIO_CONFIG_4 :                              Description :
                                                      See I_AUDIO_CONFIG_8 register description..
  b7 b6 b5 b4 b3 b2 b1 b0
LR15 LR14 LR13 LR12 LR11 LR10 LR9 LR8                 6.7.8 I_AUDIO_CONFIG_7 :

Address : 0x5E (94)                                      b7 b6 b5 b4 b3 b2 b1 b0
Type : RW - DEC                                       MA23 MA22 MA21 MA20 MA19 MA18 MA17 MA16
Software Reset : 0
                                                      Address : 0x61 (97)
Description :                                         Type : RW - DEC
If INPUT_CONF == 1, this register is used to config-  Software Reset : 0
urate LR clocks (CD_LRCK & BS_LRCK) of CD & BS
input interfaces in audio mode.                       Description :
                                                      See I_AUDIO_CONFIG_8 register description..

22/43
                                                                       STA016A

6.7.9 I_AUDIO_CONFIG_8 :                                6.7.12 II_AUDIO_CONFIG_11 :

   b7 b6 b5 b4 b3 b2 b1 b0                                 b7 b6 b5 b4 b3 b2 b1 b0
MA31 MA30 MA29 MA28 MA27 MA26 MA25 MA24                 DV15 DV14 DV13 DV12 DV11 DV10 DV9 DV8

Address : 0x62 (98)                                     Address : 0x65 (101)
Type : RW - DEC                                         Type : RW - DEC
Software Reset : 0                                      Software Reset : 0

Description :                                           Description :

If INPUT_CONF == 1, those registers are used to         If INPUT_CONF == 1, those registers are used to
configure the MASK to be appllied to CD_LRCK &          create BCK if configurated in output (so if CF2=1 &
BS_LRCK phase 1 & 2.                                    CF5=1): then value of DV[15:0] is the divider factor to
                                                        be applied to the selected clock (CF11 select either
    if MAi set to 0, then bit i of both phases is not  SYSCLK or PCMCLK) to create BCK.
      received.
                                                        Note : value 0 & 1 correspond to a bypass of the di-
    if MAi set to 1, then bit i of both phases is re-  viders.
      ceived.

6.7.10 I_AUDIO_CONFIG_9 :                               6.8 BSB_CONFIGURATION registers
                                                              description
   b7 b6 b5 b4 b3 b2 b1 b0
  DL7 DL6 DL5 DL4 DL3 DL2 DL1 DL0                       6.8.1 POL_REQ :

Address : 0x63 (99)                                        b7 b6 b5 b4 b3 b2 b1 b0
Type : RW - DEC
Software Reset : 0                                      Address : 0x59 (89)
                                                        Type : WO - DEC
Description :                                           Software Reset : 0
If INPUT_CONF == 1, this register is used to config-
urate the size of the data to be received by CD & BS    Description :
input interfaces in audio mode. Max is 32.              This register manage the polarity of the data REQ
                                                        signal DREQ of the BS input interface.
6.7.11 I_AUDIO_CONFIG_10 :                              If set to 0, data are requested when REQ = 0.
                                                        If set to 1, data are requested when REQ = 1.
   b7 b6 b5 b4 b3 b2 b1 b0
DV7 DV6 DV5 DV4 DV3 DV2 DV1 DV0                        6.8.2 INPUT_CONF :

Address : 0x64 (100)                                       b7 b6 b5 b4 b3 b2 b1 b0
Type : RW - DEC
Software Reset : 0                                      Address : 0x5A (90)
                                                        Type : RW - DEC
Description :                                           Software Reset : 0
See I_AUDIO_CONFIG_11 register description.

                                                        Description :

                                                                       23/43
STA016A

If set to 1 enable the configurability of the BSB input  Table 23. .                    Command
interfaces in burst mode thanks to following register,                 stop playing music
else disable this configurability and take embedded             Value  pause
default configuration.                                              1  fast forward
                                                                    2  fast rewind
Note that this embedded default configuration can be                3  track up
retrieved by user thanks to following setting :                     4  track down
                                                                    5  directory down
    I_AUDIO_CONFIG1 = b00000000;// polarity                        6  directory up
      choice                                                        9  play specified track
                                                                   10  set a play-list index
6.8.3 I_AUDIO_CONFIG_1 :                                           11  edit play list
                                                                   12  play current dir
b7 b6 b5 b4 b3 b2 b1 b0                                            13  play cd from beginning
                                                                   14  start playing music
0      0     0       0  0  0     0 CF0                             15  start searching bytes/mute navigation
                                                                       ID3 name of song required
Address : 0x5B (91)                                               112  ID3 name of author required
Type : RW - DEC                                                   113  ID3 name of album required
Software Reset : 0                                                124  name of file required
                                                                  125  name of directory required
Description :                                                     126
                                                                  127
If INPUT_CONF == 1, this register is used to config-              128
ure BSB bit clock

Table 22. .

Bit                     Comment                          6.9.1 FAST_FUNCTIONAL_VAL :

CF0 Polarity of bit clock BS_BCK :                          b7 b6 b5 b4 b3 b2 b1 b0
            0 : data provided on falling edge & stable
            on rising edge.                              Address : 0x41 (65)
            1 : data provided on rising edge & stable    Type : RW - ABO
            on falling edge.                             Software Reset : 0

6.9 CD_CONFIGURATION registers                           Description :
      description                                        This register specifies the volume of fast function.
                                                         For the "fast forward function" it is a number between
BASIC_COMMAND :                                          1 and 20.
                                                         For the "fast rewind function" it is a number of second
   b7 b6 b5 b4 b3 b2 b1 b0
                                                         6.9.2 REQUIRED_TRACK :
Address : 0x40 (64)
Type : RW - AEC                                             b7 b6 b5 b4 b3 b2 b1 b0
Software Reset : 0
                                                         Address : 0x42 (66)
Description :                                            Type : RW - ABO
Used for giving to dsp basic cd-player commands          Software Reset : 0
                                                         Description :

24/43
                                                                 STA016A

This specifies the number of track to play.         6.9.5 TYPE_CD_EXT_REQ:

6.9.3 REQUIRED_DIR :                                   b7 b6 b5 b4 b3 b2 b1 b0

   b7 b6 b5 b4 b3 b2 b1 b0                          Address : 0x46 (70)
                                                    Type : RO - AEC
Address : 0x43 (67)                                 Software Reset : 0
Type : RW - ABO
Software Reset : 0                                  Description :
Description :
This register specifies the number of directory to  This register specifies the type of request sent to the
play.                                               cd module

                                                    Table 25. .

6.9.4 PLAY_MODE :                                   Value                          Signification
                                                      10         application is in pause after EOT or EOD
   b7 b6 b5 b4 b3 b2 b1 b0                            18         request for a sector
                                                      20         begin of track reached
Address : 0x44 (68)                                   30         ready to receive a new command
Type : RW - ABO                                       35         dsp ready to run
Software Reset : 0                                    40         cd application stopped.
                                                      66         time spent on track available
Description :                                        112         request for root
This register specifies the playing mode             120         song information available

Table 24. .

Bit                       Mode                      6.9.6 MINUTE_REQ :
[1:0]
             end of directory:                         b7 b6 b5 b4 b3 b2 b1 b0
[3:2]        0: play next directory
             1: replay same directory               Address : 0x47 (71)
  4          2: make pause.                         Type : RO - AEC
  5          other: reserved                        Software Reset : 0
  6
             end of track:                          Description :
             0: play next track.                    This register specifies to the CD module the minute
             1: replay same track.                  location requested.
             2: make pause.
             other: reserved                        6.9.7 SECOND_REQ :

             next track choice:                        b7 b6 b5 b4 b3 b2 b1 b0
             0: linear mode.
             1: random mode.                        Address : 0x48 (72)
                                                    Type : RO - AEC
             playing time for track:                Software Reset : 0
             0: until end of track.
             1: scanning mode.

             end of CD:
             0: stop.
             1: replay same CD..

                                                                 25/43
STA016A

Description :                                            Type : RW - ABO
This register specifies to the CD module the second      Software Reset : 0
location requested.
                                                         Description :
6.9.8 SECTOR_REQ :                                       This register specifies in second (<60) the playing
                                                         time for each track in scanning mode.
   b7 b6 b5 b4 b3 b2 b1 b0
                                                         6.9.12 PLAY_LIST_INDEX:
Address : 0x49 (73)
Type : RO - AEC                                             b7 b6 b5 b4 b3 b2 b1 b0
Software Reset : 0
Description :                                            Address : 0x4D (77)
This register specifies to the CD module the sector lo-  Type : RW - ABO
cation requested.                                        Software Reset : 0

6.9.9 MINUTE_SPENT :                                     Description :
                                                         This register specifies the index in the play list of the
   b7 b6 b5 b4 b3 b2 b1 b0                               song to enter in the play list, it is also a value between
                                                         1 and the maximum number of track in the directory.
Address : 0x4A (74)
Type : RO - AEC                                          6.9.13 PLAY_LIST_VALUE:
Software Reset : 0
                                                            b7 b6 b5 b4 b3 b2 b1 b0
Description :
This register specifies the number of minute spent       Address : 0x4E (78)
from the beginning of the track. It is reset at the be-  Type : RW - ABO
ginning of a new track.                                  Software Reset : 0
                                                         Description :
6.9.10 SECOND_SPENT :                                    This register specifies the song index in the directory
                                                         to enter in the play list, it is also a value between 1
   b7 b6 b5 b4 b3 b2 b1 b0                               and the maximum number of track in the directory.

Address : 0x4B (75)                                      6.9.14 CD_SONG_INFO_Cn :
Type : RO - AEC
Software Reset : 0                                          b7 b6 b5 b4 b3 b2 b1 b0

Description :                                            Address : 0x86 (134) to 0xA5 (165)
This register specifies the number of second spent       Type : RO - AEC
from the beginning of the track. It is resected at the   Software Reset : 0
beginning of a new track.                                Description :
                                                         This register contains the nth character of the song
6.9.11 SCANNING_TIME :                                   info required (ASCII code).

   b7 b6 b5 b4 b3 b2 b1 b0

Address : 0x4C (76)

26/43
                                                                                            STA016A

6.9.15 CD_SONG_TYPE_INFO :                                6.9.17 NB_OF_CUR_DIR :

   b7 b6 b5 b4 b3 b2 b1 b0                                   b7 b6 b5 b4 b3 b2 b1 b0

Address : 0xA6 (166)                                      Address : 0xA8 (168)
Type : RO - AEC                                           Type : RO - AEC
Software Reset : 0                                        Software Reset : 0

Description :                                             Description :

This register specifies the kind of current information   This register specifies the number of the current di-
contained in the                                          rectory into the CD: from 1 to max number of directo-
                                                          ry. This number is negative if going backward to the
Table 26.                                                 end of the CD with the command directory-down.

Value                        Signification                6.9.18 CD_CUR_STATUS :
   0       information not valid
   1       ID3 song name information                         b7 b6 b5 b4 b3 b2 b1 b0
   2       ID3 author name information
   3       ID3 album name information                     Address : 0xA9 (169)
   4       file name information                          Type : RO - ABO
   5       directory name information                     Software Reset : 0
   6       bytes requested
   7       play list content                              Description :
                                                          This register gives the status of the CD application.

                                                          Table 27.

When the track has changed the previous informa-          Bit                   Mode
tion are declared "not valid". New valid information
should be requested by user.                              0          0: unknown format.

                                                                     1: recognized format

6.9.16 NB_OF_CUR_TRACK :                                  1          reserved.

   b7 b6 b5 b4 b3 b2 b1 b0                                2          0: searching track.

Address : 0xA7 (167)                                                 1: track founded.
Type : RO - AEC
Software Reset : 0                                        3          0: ID3 present.

Description :                                                        1: ID3 missing.
This register specifies the number of the current track
into his directory (sub-directories included): from 1 to  4          0: no error detected.
max number of track/subdirectory.
                                                                     1: error detected.

                                                          5          0: CD application in pause.

                                                                     1: CD application not in pause.

                                                          6          0: CD not playable.

                                                                     1: CD playable.

                                                          7          0: music mode.

                                                                     1: searching bytes mode

                                                                                                  27/43
STA016A

6.9.19 CD_TRACK_FORMAT :                                Description :
                                                        This register specifies the number of file in the current
   b7 b6 b5 b4 b3 b2 b1 b0                              directory.

Address : 0xAA (170)                                    6.9.22 DIRECTORY_LEVEL :
Type : RO - AEC
Software Reset : 0                                         b7 b6 b5 b4 b3 b2 b1 b0

Description :                                           Address : 0xAD (173)
                                                        Type : RO - AEC
This register specifies the format of the played track  Software Reset : 0
considering the extension name. Only 1 bit can be set
in the same time                                        Description :
                                                        This register specifies the current directory level.
Table 28. :
                                                        6.9.23 DIR_IDENTIFIER_Bn :
       Bit               FORMAT
                                                           b7 b6 b5 b4 b3 b2 b1 b0
             0  0 : UNKNOWN
                                                        Address : 0xAE (174) to 0xB1 (177)
                1 : MP3                                 Type : RO - AEC
                                                        Software Reset : 0
             1  1: RESERVED
                                                        Description :
             2  MPEG1                                   This register specifies the nth byte of the number of
                                                        byte of the current directory. Considering that two di-
             3  MPEG2                                   rectories have very few chance to have exactly the
                                                        same number of byte, this number allows to identify
             4  MPG                                     the directory. The first byte (174) is the MSB and the
                                                        last one (177) is the LSB.
6.9.20 NB_OF_SUBDIR :
                                                        6.9.24 VOL_IDENTIFIER_Bn:
   b7 b6 b5 b4 b3 b2 b1 b0                              Address : 0xB2 (178) to 0xB5 (181)
                                                        Type : RO - AEC
Address : 0xAB (171)                                    Software Reset : 0
Type : RO - AEC
Software Reset : 0                                      Description :
                                                        This register specifies the nth byte of the number of
Description :                                           byte of the CD. Considering that two CD have very
This register specifies the number of sub-directory in  few chance to have exactly the same number of byte,
the current directory.                                  this number allows to identify the CD. The first byte
                                                        (178) is the MSB and the last one (181) is the LSB.
6.9.21 NB_OF_SUB_TRACK :

   b7 b6 b5 b4 b3 b2 b1 b0

Address : 0xAC (172)
Type : RO - AEC
Software Reset : 0

28/43
                                                                    STA016A

6.9.25 EXTRACT_BYTE_IDX_Bn:                                   Bit                   FORMAT
                                                               1
   b7 b6 b5 b4 b3 b2 b1 b0                                          0: ID3 tag not checked
                                                             other  1: ID3 tag checked
Address : 0xB6 (182) to 0xB8 (185)
Type : RW - ABO                                                     reference for counting sector in
Software Reset : 0                                                  minute.

Description :                                                6.10 COMMAND registers description
                                                             6.10.1 SOFT_RESET :
This register specifies the nth byte of the index of the
byte block to extract from the CD. This number                  b7 b6 b5 b4 b3 b2 b1 b0
should be relative to the beginning of the track con-
taining these bytes.                                         Address : 0x10 (16)
                                                             Type : WO - DWT
6.9.26 EXTRACT_ADR_MODE :                                    Software Reset : 0

   b7 b6 b5 b4 b3 b2 b1 b0                                   Description :
                                                             When user write 1 in this register, a soft reset occurs.
Address : 0xBA (186)                                         The core command register and the interrupt register
Type : RW - ABO                                              are cleared. The decoder goes into idle mode.
Software Reset : 0
                                                             6.10.2 CK_CMD :
Description :
This register specifies addressing mode type for byte           b7 b6 b5 b4 b3 b2 b1 b0
extraction: if set to 0, it is a relative (to the beginning
of the current file) addressing mode, if set to 1 it is an   Address : 0x3A (58)
absolute addressing mode (relative to the beginning          Type : WO - DBO
of the CD).                                                  Software Reset : 1
                                                             Hardware Reset : 1
6.9.27 CD_CONFIG_MODULE :
                                                             Description :
   b7 b6 b5 b4 b3 b2 b1 b0                                   After a soft reset, user must write 0 in CK_CMD to run
                                                             the core clock of the chip. This will begin the boot of
Address : 0xBC (188)                                         the chip, and so get it out of its idle state.
Type : RO - ABO
Software Reset : 0xA                                         6.10.3 DEC_SEL :

Description :                                                   b7 b6 b5 b4 b3 b2 b1 b0

This register set some parameters describing the             Address : 0x55 (85)
way the module transmit the data to the DSP                  Type : RW - DEC
                                                             Software Reset : 0
Table 29. .

Bit          FORMAT

0            0: valid data byte swapped.

             1: valid data not byte swapped.

                                                                    29/43
STA016A

Description :                                           Type : RW - ABO
                                                        Software Reset : 0
This register select the decoding data flux according
the mode written in following table                     Description :
                                                        For decoders having CRC abilities (see each decod-
Table 30. .                        Mode                 er configuration), if set to 0 enable the check of CRC,
                    CD_MP3                              if set to 1 disable the check of the CRC.
          Bit(7:0)  CD_BYPASSA
               0    RESERVED                            6.10.6 MUTE :
               1    BSB_MP3
               2    RESERVED                               b7 b6 b5 b4 b3 b2 b1 b0
               3    RESERVED
               4    RESERVED                            Address : 0x53 (83)
               5    BSA_BYPASSA                         Type : RW - ABO
               6    RESERVED                            Software Reset : 0
               7    I2Sin_BYPASSA
               8    SINE (test mode chip alive)         Description :
               9                                        For decoders having MUTE abilities (see each de-
              10                                        coder configuration), if set to 0 disable the mute of the
                                                        decoder, if set to 1 enable the mute of the decoder.
6.10.4 RUN :                                            Note that during a MUTE the input stream keeps on
                                                        entering.
   b7 b6 b5 b4 b3 b2 b1 b0
                                                        6.10.7 SKIP :
Address : 0x56 (86)
Type : RW - DEC                                            b7 b6 b5 b4 b3 b2 b1 b0
Software Reset : 0
                                                        Address : 0x57 (87)
Description :                                           Type : RW - ABO
    When a software reset occurs, register RUN         Software Reset : 0
      is reset (value 0) by the dsp (see I).
    When boot routines are finished, the dsp           Description :
      write inside RUN register the value 2 : this is   For data flux using USSB Input, if SKIP == n>2, de-
      the start of the external configuration period    coder skip (n-1) out of n frames. Note that maximum
      (start of DEC : see I).                           value for n is 8, and if n==0 or n==1, no frames is
    When the external device wants to end the          skipped.
      external configuration period, it must write the
      value 1 inside the register RUN: this is the run  6.10.8 PAUSE :
      command that starts the decoding process
      (see I).                                             b7 b6 b5 b4 b3 b2 b1 b0

6.10.5 CRC_IGNORE :                                     Address : 0x58 (88)
                                                        Type : RW - ABO
   b7 b6 b5 b4 b3 b2 b1 b0                              Software Reset : 0

Address : 0x52 (82)

30/43
                                                                   STA016A

Description :                                           6.11.2 STATUS_CHANS_NB :

For decoders having PAUSE abilities (see each de-          b7 b6 b5 b4 b3 b2 b1 b0
coder configuration), if set to 0 disable the pause of
the decoder, if set to 1 enable the pause of the de-    Address : 0xCD (205)
coder. Note that during a PAUSE the input stream is     Type : RO - EDF
stopped.                                                Software Reset : 0

6.11 STATUS registers description                       Description :
6.11.1 STATUS_MODE :                                    This register gives the number of channel currently
                                                        decoded.

b7 b6 b5 b4 b3 b2 b1 b0

Address : 0xCC (204)                                    6.11.3 STATUS_SF :
Type : RO - EDF
Software Reset : 0                                         b7 b6 b5 b4 b3 b2 b1 b0
Description :
This register give the type of the currently decoded    Address : 0xCE (206)
bitstream according following table                     Type : RO - EDF
                                                        Software Reset : 0
Table 31. .
                                                        Description :
Value                     Mode                          This register gives the index of the sampling frequen-
   0         MP3                                        cy of the stream currently decoded. Note that sam-
   1         MP3_25                                     pling frequency indexes are given by table 5
   2         RESERVED
   3         RESERVED                                   6.11.4 STATUS_FE :
   4         RESERVED
   5         RESERVED                                      b7 b6 b5 b4 b3 b2 b1 b0
   6         RESERVED
   7         BYPASS                                     Address : 0x6F (111)
   8         RESERVED                                   Type : RO - AEC
   9         RESERVED                                   Software Reset : 0
  10         RESERVED
  11         MPG2                                       Description :
  12         RESERVED
  13         RESERVED                                   This register give the status of the synchronization
  14         RESERVED                                   process according following table.
  15         RESERVED
  16         RESERVED                                   Table 32.
  17         RESERVED
  18         UNKNOWN                                    Value                   Level
                                                           0       Syncrho not started
                                                           1       Syncword found
                                                           2       Syncword search
                                                           3       Syncword hard to find

                                                                                          31/43
STA016A

6.11.5 HEADER _n:                                        6.12.2 ERR_DEC_NB_1 :

   b7 b6 b5 b4 b3 b2 b1 b0                                  b7 b6 b5 b4 b3 b2 b1 b0
                                                          ER7 ER6 ER5 ER4 ER3 ER2 ER1 ER0
Address : 0xD4 (212) to 0xD9 (217)
Type : RO - EDF                                          Address : 0x6C (108)
Software Reset : 0                                       Type : RO - EDF
                                                         Software Reset : 0
Description :                                            Description :
This register give the nth byte of the header of the     See ERR_DEC_NB_2 register description.
frame currently decoded
                                                         6.12.3 ERR_DEC_NB_2 :
6.11.6 PCMCLK_INPUT :
                                                            b7 b6 b5 b4 b3 b2 b1 b0
   b7 b6 b5 b4 b3 b2 b1 b0                               ER15 ER14 ER13 ER12 ER11 ER10 ER9 ER8

Address : 0xCB (203)                                     Address : 0x6D (109)
Type : RW - DEC                                          Type : RO - EDF
Software Reset : 0                                       Software Reset : 0

Description :                                            Description :
If set to 1, the PCMCLK pad is configure as input in
order to receive an external reference clock.            This register give the status of the mp3 decoding pro-
                                                         cess according the error number written in following
                                                         table

6.12 MP3_CONFIGURATION registers                         Table 34.                       Comment
      description                                                             crc_error
                                                                      Event   cutoff_error
6.12.1 ERR_DEC_LEVEL :                                              ER0 == 1  big_value_error
                                                                    ER1 == 1  hufftable_error
   b7 b6 b5 b4 b3 b2 b1 b0                                          ER2 == 1  mod_buf_size_error
                                                                    ER3 == 1  huffman_decode_error
Address : 0x6B (107)                                                ER4 == 1  dynpart_exchange_error
Type : RO - EDF                                                     ER5 == 1  gr_length_error
Software Reset : 0                                                  ER6 == 1  input_bit_available_error
                                                                    ER7 == 1  ch_length_error
Description :                                                       ER8 == 1  head_framelength_error
                                                                    ER9 == 1  dynpart_length_error
This register give the status of the mp3 decoding pro-             ER10 == 1  block_type_error
cess according the error level written in following ta-            ER11 == 1  head_emphasis_error
ble.                                                               ER12 == 1  head_samp_freq_error
                                                                   ER13 == 1  head_layer_error
Table 33.                           Level                          ER14 == 1
                     No error                                      ER15 == 1
              Value  Warning while decoding
                 0   Error while decoding
                 1   Fatal error while decoding
                 2
                 3

32/43
                                                         STA016A

6.13 MIX_CONFIGURATION registers                         6.13.4 MIX_DRA:
      description
                                                            b7 b6 b5 b4 b3 b2 b1 b0
6.13.1 MIX_MODE:
                                                         Address : 0x78 (120)
   b7 b6 b5 b4 b3 b2 b1 b0                               Type : RW - ABO
                                                         Software Reset : 0
Address : 0x75 (117)
Type : RW - ABO                                          Description :
Software Reset : 2                                       This register specifies the direct right attenuation (in
                                                         dB).
Description :
This register selectes the mode of mix/volume control    6.13.5 MIX_DRB:

Table 35. :                       Mode                      b7 b6 b5 b4 b3 b2 b1 b0
                 diseable mix/volume control
          Value  volume control                          Address : 0x79(121)
             0   mono to stereo (up-mix)                 Type : RW - ABO
             1   stereo to mono (down-mix)               Software Reset : 0
             2
             3                                           Description :
                                                         This register specifies the rigth attenuation (in dB) on
6.13.2 MIX_DLA:                                          left channel.

   b7 b6 b5 b4 b3 b2 b1 b0                               6.14 TONE_CONFIGURATION registers
                                                               description
Address : 0x76 (118)
Type : RW - ABO                                          6.14.1 TONE_ON:
Software Reset : 0
                                                            b7 b6 b5 b4 b3 b2 b1 b0
Description :
This register specifies the direct left attenuation (in  Address : 0x7A(122)
dB).                                                     Type : RW - ABO
                                                         Software Reset : 0
6.13.3 MIX_DLB:
                                                         Description :
   b7 b6 b5 b4 b3 b2 b1 b0                               This register enables/diseables (1/0) the tone control.

Address : 0x77 (119)                                     6.14.2 TONE_FCUTH :
Type : RW - ABO
Software Reset : 0                                          b7 b6 b5 b4 b3 b2 b1 b0

Description :                                            Address : 0x7B(123)
This register specifies the left attenuation (in dB) on  Type : RW - ABO
rigth channel.                                           Software Reset : 20

                                                         33/43
STA016A

Description :                                            gain(in Db)=(TONE_GAINH-12)*1.5
This register specifies the high cut frequency: fcut(in
Hz)=(TONE_FCUTH+1)*50.                                   6.14.5 TONE_GAINL :

6.14.3 TONE_FCUTL :                                         b7 b6 b5 b4 b3 b2 b1 b0

   b7 b6 b5 b4 b3 b2 b1 b0                               Address : 0x7E(126)
                                                         Type : RW - ABO
Address : 0x7C(124)                                      Software Reset : 12
Type : RW - ABO
Software Reset : 10                                      Description :
                                                         This register specifies the gain on high frequencies:
Description :                                            gain (in Db)=(TONE_GAINL-12)*1.5. Value of regis-
This register specifies the low cut frequency: fcut(in   ter from 0 to 24.
Hz) = (TONE_FCUTL+1)*10
                                                         6.14.6 TONE_GAIN_ATTEN :
6.14.4 TONE_GAINH :
                                                            b7 b6 b5 b4 b3 b2 b1 b0
   b7 b6 b5 b4 b3 b2 b1 b0
                                                         Address : 0x7F(127)
Address : 0x7D(125)                                      Type : RW - ABO
Type : RW - ABO                                          Software Reset : 0
Software Reset : 12
                                                         Description :
Description :                                            This register specifies the attenuation on global spec-
This register specifies the gain on high frequencies:    trum: gain (in dB)=-TONE_GAIN_ATTEN*1.5. Value
                                                         of register from 0 to 12.
6.15 TABLES

Table 36. values to configure audio PLL for ofact==256.

This table give values to configure the audio PLL according CRYCK so that to generate a PCMCK == 256*SF.

         Register          CRYCK in MHz                  CRYCK in MHz  CRYCK in MHz
                                    10                       14.31818       14.7456

       PLL_AUDIO_PEL_192   42                            58            85

       PLL_AUDIO_PEH_192   169                           187           85

       PLL_AUDIO_NDIV_192  0                             0             0

       PLL_AUDIO_XDIV_192  3                             3             0

       PLL_AUDIO_MDIV_192  18                            12            2

       PLL_AUDIO_PEL_176   56                            54            0

       PLL_AUDIO_PEH_176   16                            118           64

       PLL_AUDIO_NDIV_176  0                             0             0

       PLL_AUDIO_XDIV_176  3                             2             3

       PLL_AUDIO_MDIV_176  17                            8             11

34/43
                                                STA016A

Table 37. values to configure audio PLL for ofact==384
This table give values to configure the audio PLL according CRYCK so that to generate a PCMCK == 384*SF.

Register            CRYCK in MHz  CRYCK in MHz  CRYCK in MHz
                             10       14.31818       14.7456

PLL_AUDIO_PEL_192   224           108           0

PLL_AUDIO_PEH_192   190           76            0

PLL_AUDIO_NDIV_192  0             0             0

PLL_AUDIO_XDIV_192  1             1             1

PLL_AUDIO_MDIV_192  13            9             9

PLL_AUDIO_PEL_176   42            54            0

PLL_AUDIO_PEH_176   140           118           48

PLL_AUDIO_NDIV_176  0             0             0

PLL_AUDIO_XDIV_176  1             1             1

PLL_AUDIO_MDIV_176  12            8             8

Table 38. values to configure audio PLL for ofact==512.
This table give values to configure the audio PLL according CRYCK so that to generate a PCMCK == 512*SF.

          Register  CRYCK in MHz  CRYCK in MHz  CRYCK in MHz
                             10       14.31818       14.7456
PLL_AUDIO_PEL_192            42            58            85
PLL_AUDIO_PEH_192           169           187            85
PLL_AUDIO_NDIV_192           0             0             0
PLL_AUDIO_XDIV_192           1             0             1
PLL_AUDIO_MDIV_192           18            5             12
PLL_AUDIO_PEL_176            56           157            0
PLL_AUDIO_PEH_176            16           157            64
PLL_AUDIO_NDIV_176           0             0             0
PLL_AUDIO_XDIV_176           1             1             1
PLL_AUDIO_MDIV_176           17            11            11

                                                    35/43
STA016A

Table 39. values to configure system PLL for SYSCK.

This table give values to configure the system PLL according CRYCK so that to generate a SYSCK == 50MHz.
or SYSCK == 42.5MHz.

                Register  CRYCK in MHz 10     CRYCK in MHz       CRYCK in MHz
                                                  14.31818            14.7456
PLL_SYSTEM_PEL_50                   162                0                  28
PLL_SYSTEM_PEH_50                    11                0                 152
PLL_SYSTEM_NDIV_50                    0                0                  0
PLL_SYSTEM_XDIV_50                    1                1                  1
PLL_SYSTEM_MDIV_50                   19                13                 12
PLL_SYSTEM_PEL_42_5                   0               126                100
PLL_SYSTEM_PEH_42_5                   0               223                135
PLL_SYSTEM_NDIV_42_5                  0                0                  0
PLL_SYSTEM_XDIV_42_5                  1                1                  1
PLL_SYSTEM_MDIV_42_5                 16                10                 10

Table 40. index of the Sampling Frequency.       Frequency
                                                    48 kHz
                                  Index           44.1 kHz
                                     0              32 kHz
                                     1              96 kHz
                                     2            88.2 kHz
                                     4              64 kHz
                                     5              24 kHz
                                     6
                                     8            22.05 kHz
                                     9              16 kHz
                                    10              12 kHz
                                    12
                                    13           11.025 kHz
                                    14               8 kHz
                                    16
                                    17             192 kHz
                                    18            176.4 kHz
                                                   128 kHz
                          3, 7, 11, 15 or 19  illegal frequency

36/43
                                                                                                                    STA016A

6.16 NOTATIONS

ABO          : After BOot (see I).
AEC          : After External Config (see I).
BCK          : Bit ClocK
BSA          : BitStream input interface in Audio mode.
BSB          : BitStream input interface in Burst mode.
BS           : BitStream input interface.
BYPASSA      : decoder BYPASS an Audio stream.
CD           : input interface for CD.
CK           : ClocK.
CRYCK        : CRYstal ClocK provided to the chip by an external crystal.
DBO          : During BOot (see I).
DEC          : During External Config (see I).
DWT          : During Whole Time (see I).
EDB          : Every Decoded Block (see I).
EDF          : Every Decoded Frame (see I).
LRCK         : Left Right ClocK for an I2S interface.
ofact        : oversampling factor for PCMCK (PCMCK == ofact * SF).
PCMCK        : PCM ClocK (can be generated by the audio PLL).
SF           : Sampling Frequency.
SYSCK        : SYStem ClocK (clock of the core, can be generated by the system PLL).
X            : don't care.

7 I/O CELL DESCRIPTION

7.1 TTL Tristate Output Pad Buffer, 3V capable 4mA, with Slew Rate Control
   Pin numbers: 4, 18, 20, 21, 22, 25, 54, 56, 59

EN                                                                                          INPUT PIN           MAX LOAD
                                                              Z                                   Z                100pF

A

                                                                          D98AU904

7.2 TTL Schmitt Trigger Bidir Pad Buffer, 3V capable, 4mA, with Slew Rate Control
   Pin numbers: 1, 2, 3, 7, 8, 9, 19

         EN

                        IO                                                              INPUT PIN  CAPACITANCE  OUTPUT  MAX
                                                                                                                   PIN  LOAD
         A
                                                                                                                        100pF
         ZI                                                                             IO             TBD      IO

                                                                              D98AU905

                                                                                                                          37/43
STA016A

7.3 TTL Schmitt Trigger Inpud Pad Buffer, 3V capable / Pin numbers:17, 60, 63

       A                                                                                  Z      INPUT PIN           CAPACITANCE
                                                                                                       A                    TBD

          D98AU906

7.4 TTL Inpud Pad Buffer, 3V capable with Pull-Up / Pin numbers:15, 16

       A                                                                                  Z      INPUT PIN           CAPACITANCE
                                                                                                       A                    TBD

          D98AU907

7.5 TTL Schmitt Trigger Bidir Pad Buffer, with Pull-up, 4mA, with slew rate control / 3V capable
   Pin numbers: 26, 27, 28, 31, 32, 33, 34, 35, 44, 45, 46, 47, 48, 49, 50, 51, 64

          EN                                                                                 INPUT PIN  CAPACITANCE  OUTPUT  MAX
                                                                        IO                                              PIN  LOAD

           A                                                                                 IO             TBD      IO      100pF

          ZI

                                                                               D00AU1150

7.6 TTL Input Pad Buffer, 3V capable, with pull down / Pin numbers: 12, 13, 14, 55

       A                                                                                  Z      INPUT PIN           CAPACITANCE
                                                                                                       A                    TBD

          D00AU1222

8 COMMAND PROTOCOL CONFIGURATION

General Information About The Command Protocol
I2C protocol :
CD_module & mmdsp are using an I2C protocol to communicate : CD_module is master of the I2C protocol,
and can access (in read and write mode) host registers of the STA016A to write commands to the mmdsp and
to read request from the mmdsp. It must use following I2C syntax :

           device_address, host_register_number, host_register_value
where :

           for a write acces, device_address is 0x86.
           for a read acces, device_address is 0x87.

Writing a command to mmdsp :
CD_module write its command inside dedicated host registers (mainly H64 to H69), then it must signals the writ-
ing of this command to mmdsp by sending the interrupt IT_CMD to the core of mmdsp.
Note that IT_CMD is generated by cd_module threw a falling edge on the input line number 0 of the STA016A

38/43
                                                                                                                STA016A

(the INTLINE[0] pin).

8.0.1 Reading a request from mmdsp :
MMDSP write its request inside dedicated host registers (mainly H70 to H78 and H134 to H169), then it signals
to cd_module that it must read a request by sending the interrupt IT_REQ.
Note that IT_REQ interrupt is generated by mmdsp on the IRQB pin of STA016A.
Note also that once it has finished to read the message, cd_module must always acknowledge it by reading
H10.

Figure 7. BlockHdxiaxng00000000000000000:u00rh00mya00oe00mbs0000000000st0000000e00s0000000rr00fe0000000eo00x0000000ng000000000rxd00i0000000wss00r0000000rep00tu0000000uraen00ai0000000nnrp00rttdu0000000o00eepn0000000st00It0000000lhec200iTui0000000nc00edr00000000c_i00nag?00000000noo00Ct00000000m00itH00000000thoM0000000000h00emn60000000000eD00000000r400a0000000000Cn000000000000000000d00D0000000000n000000:00000000oa0000000000000p000000p00000000l00000000000000000000000000iy000cy0000e0ea0000000s000000000000s00000000000000000t00000000000000000000000000i0000000000000wo0000000000000000s00000000000000000000000000000en000000000000000r0000000000000000wsn000000000000000i0000000000000000.tt000000000000000sde0000000000000000rcaew000000000000000ai0000000000000000or000000000000000tnpp00000000000000000riwter000000000000000men0000000000000000dlupwip000000000000000cswsijat0000000000000000war1snlw000000000000000neweeodme0000000000000000yoiiine000000000000000icctnntcc00000000000000000w-ati_toaer000000000000000Hy0hran00000000000000000rhtdadhdditi000000000000000imteeotne00000000000000000ttthe1000000000000000i81Sd00000000000000000e3irIImnddI000000000000000rueIo1TT5100000000000000000?OT5000000000000000o?Ti00000000000000000csrn2C,2?__n000000000000000n_a00000000000000000i_oFi?000000000000000tcCCn00000000000000000KiphiRRH000000000000000mTnn00000000000000000p000000000000000eMMcHE00000000000000000_E_6000000000000000mnHloH00000000000000000C000000000000000QiQR4700000000000000000DDmc000000000000000a1n6700000000000000M0a000000000000Eno000000000040nm00000000it0000000000Sdi00000000noDo0000000000a00000000E0000000000n:H00000000000000000n000000000T00000000:d00000000008000000000000000000000000006:000000000000000000000000000000000000000000000000000000000000000000000000000000

                                                                                                                                                         39/43
STA016A

Figure 8. Block diagram for answer to a sector request from dsp.

         Hxx: host register                                         00000da00000poc00000wl00000ckIe00000iuT00000ant00000hm_so00000eRw00000re0000000000e0ncE000l0s000eht0Q000ta0de0000ot000cgi0000fo0ek0000000n000000000000000000000000000000000000000000000000000000000000000000000000000000000000000a000rr000m0000000000000000ree0000000000000000000000ce0000000000000000000000aaoc000000aa0000000000000000ddI000000ocv0000000000000000dT0000000000000000000000rHp000000Ikems0000000000000000_dfT0000000000000000000000oen000000r7tRi0000000000000000i_hc000000awon0000000000000000n0000000omREew0000000000000000g0000000000u=e00000000000000000n0000000QE0000000000000000teprl=0000000tdee00000000000000000000000oi0000000000000000oQ10000000icdo0000000000000000iin0000000nm8k0000000000000000ngnc00000000000000000000000-0000000Hce0000000000000000,uH0000000Hs0000000000000000u000000000000000000000007p,000000077r0000000000000000f30000000e00000000000000001200000000000000000000000000d0000000000000000000000000000000000000000000000000000000000000000000000000000

         number xx
         00000000000000000000000  00     0   00           0    0
                                  00 00  00  000000 0000
                                                          0    0
                                                          000  000

40/43
                                                                                                            STA016A

Figure 9. TQFP64 Mechanical Data & Package Dimensions

DIM.           mm                         inch                               OUTLINE AND
               TYP. MAX. MIN.             TYP. MAX.                     MECHANICAL DATA
         MIN.
                                                                    TQFP64 (10 x 10 x 1.4mm)
A                          1.60                   0.063

A1 0.05                    0.15 0.002             0.006

A2 1.35 1.40 1.45 0.053 0.055 0.057

B 0.17 0.22 0.27 0.0066 0.0086 0.0086

C 0.09                            0.0035

D 11.80 12.00 12.20 0.464 0.472 0.480

D1 9.80 10.00 10.20 0.386 0.394 0.401

D3             7.50                       0.295

e              0.50                       0.0197

E 11.80 12.00 12.20 0.464 0.472 0.480

E1 9.80 10.00 10.20 0.386 0.394 0.401

E3             7.50                       0.295

L 0.45 0.60 0.75 0.0177 0.0236 0.0295

L1             1.00                       0.0393

K              0 (min.), 3.5 (min.), 7(max.)

ccc                        0.080                  0.0031

                                  D                                                                      A
                                  D1                                                                    A2
                                  D3                                                        A1

            48                                    33                            0.08mm ccc
         49                                           32                   Seating Plane

                                                                           B

      B

                                                            E3  E1  E

         64                                             17                                          C
             1                                     16
                        e                                                  K
                                          TQFP64
                                                                    L1                                     0051434 E

                                                                        L                                               41/43
STA016A

Table 41. Revision History

       Date       Revision                  Description of Changes

       July 2004            1  First Issue

42/43
                                                                                                                STA016A

Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequences
of use of such information nor for any infringement of patents or other rights of third parties which may result from its use. No license is granted
by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are subject
to change without notice. This publication supersedes and replaces all information previously supplied. STMicroelectronics products are not
authorized for use as critical components in life support devices or systems without express written approval of STMicroelectronics.

                                                    The ST logo is a registered trademark of STMicroelectronics.
                                                      All other names are the property of their respective owners

                                                             2004 STMicroelectronics - All rights reserved
                                                             STMicroelectronics GROUP OF COMPANIES
  Australia - Belgium - Brazil - Canada - China - Czech Republic - Finland - France - Germany - Hong Kong - India - Israel - Italy - Japan -
                       Malaysia - Malta - Morocco - Singapore - Spain - Sweden - Switzerland - United Kingdom - United States

                                                                                    www.st.com

                                                                                                                                                         43/43
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved