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ST92250R1QC

器件型号:ST92250R1QC
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

16-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP100

16位, FLASH, 24 MHz, 单片机, PQFP100

参数

ST92250R1QC功能数量 1
ST92250R1QC端子数量 100
ST92250R1QC最大工作温度 125 Cel
ST92250R1QC最小工作温度 -40 Cel
ST92250R1QC最大供电/工作电压 5.5 V
ST92250R1QC最小供电/工作电压 4.5 V
ST92250R1QC额定供电电压 5 V
ST92250R1QC外部数据总线宽度 8
ST92250R1QC输入输出总线数量 77
ST92250R1QC线速度 24 MHz
ST92250R1QC加工封装描述 14 X 14 MM, ROHS COMPLIANT, LQFP-100
ST92250R1QC无铅 Yes
ST92250R1QC欧盟RoHS规范 Yes
ST92250R1QC状态 ACTIVE
ST92250R1QC工艺 HCMOS
ST92250R1QC包装形状 SQUARE
ST92250R1QC包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
ST92250R1QC表面贴装 Yes
ST92250R1QC端子形式 GULL WING
ST92250R1QC端子间距 0.5000 mm
ST92250R1QC端子涂层 MATTE TIN
ST92250R1QC端子位置 QUAD
ST92250R1QC包装材料 PLASTIC/EPOXY
ST92250R1QC温度等级 AUTOMOTIVE
ST92250R1QCADC通道 Yes
ST92250R1QC地址总线宽度 22
ST92250R1QC位数 16
ST92250R1QC最大FCLK时钟频率 5 MHz
ST92250R1QCDMA通道 Yes
ST92250R1QC微处理器类型 MICROCONTROLLER
ST92250R1QCPWM通道 Yes
ST92250R1QCROM编程 FLASH

文档预览

ST92250R1QC器件文档内容

                        ST92F124/ST92F150/ST92F250

8/16-BIT SINGLE VOLTAGE FLASH MCU FAMILY WITH RAM,
    E3 TM(EMULATED EEPROM), CAN 2.0B AND J1850 BLPD

Memories                                                           LQFP64                      PQFP100

    Internal Memory: Single Voltage FLASH up to 256                  14x14                        14x20
      Kbytes, RAM up to 8Kbytes, 1K byte E3 TM (Emulat-
      ed EEPROM)                                                                                        LQFP100

    In-Application Programming (IAP)                                                                            14x14
    224 general purpose registers (register file) availa-
                                                                 Communication Interfaces
      ble as RAM, accumulators or index pointers
                                                                   Serial Peripheral Interface (SPI) with Selectable
Clock, Reset and Supply Management                                   Master/Slave mode

    Register-oriented 8/16 bit CORE with RUN, WFI,                One Multiprotocol Serial Communications Interface
      SLOW, HALT and STOP modes                                       with asynchronous and synchronous capabilities

    0-24 MHz Operation (Int. Clock), 4.5-5.5 V range               One asynchronous Serial Communications Interface
    PLL Clock Generator (3-5 MHz crystal)                            with 13-bit LIN Synch Break generation capability
    Minimum instruction time: 83 ns (24 MHz int. clock)
                                                                   J1850 Byte Level Protocol Decoder (JBLPD)
Up to 80 I/O pins
                                                                   Up to two full IC multiple Master/Slave Interfaces
Interrupt Management                                                 supporting Access Bus

    4 external fast interrupts + 1 NMI                            Up to two CAN 2.0B Active interfaces
    Up to 16 pins programmable as wake-up or addition-          Analog peripheral (low current coupling)

      al external interrupt with multi-level interrupt handler      10-bit A/D Converter with up to 16 robust input chan-
                                                                      nels
DMA controller for reduced processor
   overhead                                                      Development Tools

Timers                                                             Free High performance Development environment
                                                                      (IDE) based on Visual Debugger, Assembler, Linker,
    16-bit Timer with 8-bit Prescaler, and Watchdog Tim-             and C-Compiler; Real Time Operating System (OS-
      er (activated by software or by hardware)                       EK OS, CMX) and CAN drivers

    16-bit Standard Timer that can be used to generate             Hardware Emulator and Flash Programming Board
      a time base independent of PLL Clock Generator                  for development and ISP Flasher for production

    Two 16-bit independent Extended Function Timers
      (EFTs) with Prescaler, up to two Input Captures and
      up to two Output Compares

    Two 16-bit Multifunction Timers, with Prescaler, up
      to two Input Captures and up to two Output Com-
      pares

DEVICE SUMMARY 2)

Features ST92F124R9/1 ST92F124V1 ST92F150CR9/1 ST92F150CV9/1 ST92F150JDV1 ST92F250CV2

FLASH - bytes 64K/128K  128K         64K/128K                       64K/128K      128K             256K

RAM - bytes     2K/4K   4K           2K/4K                          2K/4K         6K               8K

E3 TM - bytes   1K      1K           1K                             1K            1K               1K

Timers and 2 MFT, 2 EFT, 2 MFT, 2 EFT, 2 MFT, 2 EFT, 2 MFT, 2 EFT, 2 MFT, 2 EFT, 2 MFT, 2 EFT,

Serial          STIM, WD, STIM, WD,  STIM, WD,                      STIM, WD,     STIM, WD, STIM, WD, 2 SCI,
Interface       SCI, SPI, IC 2 SCI, SPI, IC SCI, SPI, IC 2 SCI, SPI, IC 2 SCI, SPI, IC SPI, 2 IC 1)

ADC             16 x 10 bits 16 x 10 bits 16 x 10 bits              16 x 10 bits  16 x 10 bits  16 x 10 bits

Network Inter-  -       LIN Master   CAN                        CAN, LIN Master   2 CAN,J1850,  CAN, LIN Master
face                                                                                LIN Master

Packages        LQFP64  P/LQFP100    LQFP64                         P/LQFP100           P/LQFP100

1) see Section 12.4 on page 407 for important information
2) see Table 71 on page 404 for the list of supported part numbers

November 2006                                                                                      Rev. 5

                                                                                                     1/429

                                                                                                           9
                                Table of Contents

1 GENERAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
     1.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
     1.2 PIN DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     1.3 VOLTAGE REGULATOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     1.4 I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     1.5 ALTERNATE FUNCTIONS FOR I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
     1.6 OPERATING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

2 DEVICE ARCHITECTURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     2.1 CORE ARCHITECTURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     2.2 MEMORY SPACES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     2.3 SYSTEM REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
     2.4 MEMORY ORGANIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
     2.5 MEMORY MANAGEMENT UNIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
     2.6 ADDRESS SPACE EXTENSION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
     2.7 MMU REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
     2.8 MMU USAGE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

3 SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM) . . . . . . . . . . . . . . . . . . . . . . . . . 50
     3.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
     3.2 FUNCTIONAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
     3.3 REGISTER DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
     3.4 WRITE OPERATION EXAMPLE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
     3.5 PROTECTION STRATEGY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
     3.6 FLASH IN-SYSTEM PROGRAMMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

4 REGISTER AND MEMORY MAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
     4.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
     4.2 MEMORY CONFIGURATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
     4.3 ST92F124/F150/F250 REGISTER MAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

5 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
     5.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
     5.2 INTERRUPT VECTORING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
     5.3 INTERRUPT PRIORITY LEVELS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
     5.4 PRIORITY LEVEL ARBITRATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
     5.5 ARBITRATION MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
     5.6 EXTERNAL INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
     5.7 STANDARD INTERRUPTS (CAN AND SCI-A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
     5.8 TOP LEVEL INTERRUPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
     5.9 DEDICATED ON-CHIP PERIPHERAL INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . 104
     5.10 INTERRUPT RESPONSE TIME . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
     5.11 INTERRUPT REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
     5.12 WAKE-UP / INTERRUPT LINES MANAGEMENT UNIT (WUIMU) . . . . . . . . . . . . . . . . 113

6 ON-CHIP DIRECT MEMORY ACCESS (DMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
     6.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
     6.2 DMA PRIORITY LEVELS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
     6.3 DMA TRANSACTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4. 2. 9. 122
     6.4 DMA CYCLE TIME . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
     6.5 SWAP MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

2/429

9
                               Table of Contents

    6.6 DMA REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
7 RESET AND CLOCK CONTROL UNIT (RCCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

    7.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
    7.2 CLOCK CONTROL UNIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
    7.3 CLOCK MANAGEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
    7.4 CLOCK CONTROL REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
    7.5 CRYSTAL OSCILLATOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
    7.6 RESET/STOP MANAGER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
8 EXTERNAL MEMORY INTERFACE (EXTMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
    8.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
    8.2 EXTERNAL MEMORY SIGNALS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
    8.3 REGISTER DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
9 I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
    9.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
    9.2 SPECIFIC PORT CONFIGURATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
    9.3 PORT CONTROL REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
    9.4 INPUT/OUTPUT BIT CONFIGURATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
    9.5 ALTERNATE FUNCTION ARCHITECTURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
    9.6 I/O STATUS AFTER WFI, HALT AND RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
10 ON-CHIP PERIPHERALS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
    10.1 TIMER/WATCHDOG (WDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
    10.2 STANDARD TIMER (STIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
    10.3 EXTENDED FUNCTION TIMER (EFT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
    10.4 MULTIFUNCTION TIMER (MFT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
    10.5 MULTIPROTOCOL SERIAL COMMUNICATIONS INTERFACE (SCI-M) . . . . . . . . . . . 212
    10.6 ASYNCHRONOUS SERIAL COMMUNICATIONS INTERFACE (SCI-A) . . . . . . . . . . . 237
    10.7 SERIAL PERIPHERAL INTERFACE (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
    10.8 I2C BUS INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
    10.9 J1850 BYTE LEVEL PROTOCOL DECODER (JBLPD) . . . . . . . . . . . . . . . . . . . . . . . . 284
    10.10 CONTROLLER AREA NETWORK (BXCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
    10.11 10-BIT ANALOG TO DIGITAL CONVERTER (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
11 ELECTRICAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
12 GENERAL INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
    12.1 ORDERING INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
    12.2 VERSION-SPECIFIC SALES CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
    12.3 PACKAGE MECHANICAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
    12.4 DEVELOPMENT TOOLS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
13 KNOWN LIMITATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
    13.1 FLASH ERASE SUSPEND LIMITATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
    13.2 FLASH CORRUPTION WHEN EXITING STOP MODE . . . . . . . . . . . . . . . . . . . . . . . . . 409
    13.3 I2C LIMITATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
    13.4 SCI-A AND CAN INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
    13.5 SCI-A MUTE MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
    13.6 CAN FIFO CORRUPTION WHEN 2 FIFO MESSAGES ARE PENDING . . . . . . . . . . . 414
    13.7 MFT DMA MASK BIT RESET WHEN MFT0 DMA PRIORITY LEVEL IS SET TO 0 . . . 419
    13.8 EMULATION CHIP LIMITATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423

                                                                                                                                                        3/429

                                                                                                                                         9
                               Table of Contents

14 REVISION HISTORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428

                                                                                                                                                        4/429

                                                                                                                                         1
                       ST92F124/F150/F250 - GENERAL DESCRIPTION

1 GENERAL DESCRIPTION

1.1 INTRODUCTION                                        which includes the control and status registers of
                                                        the on-chip peripherals.
  The ST92F124/F150/F250 microcontroller is de-
veloped and manufactured by STMicroelectronics          1.1.2 External Memory Interface
using a proprietary n-well HCMOS process. Its
performance derives from the use of a flexible          100-pin devices have a 22-bit external address
256-register programming model for ultra-fast con-      bus allowing them to address up to 4M bytes of ex-
text switching and real-time event response. The        ternal memory.
intelligent on-chip peripherals offload the ST9 core
from I/O and data management processing tasks           1.1.3 On-chip Peripherals
allowing critical application tasks to get the maxi-
mum use of core resources. The new-generation           Two 16-bit Multifunction Timers, each with an 8 bit
ST9 MCU devices now also support low power              Prescaler and 12 operating modes allow simple
consumption and low voltage operation for power-        use for complex waveform generation and meas-
efficient and low-cost embedded systems.                urement, PWM functions and many other system
                                                        timing functions by the usage of the two associat-
1.1.1 ST9+ Core                                         ed DMA channels for each timer.

The advanced Core consists of the Central               Two Extended Function Timers provide further
Processing Unit (CPU), the Register File, the Inter-    timing and signal generation capabilities.
rupt and DMA controller, and the Memory Man-
agement Unit. The MMU allows a single linear ad-        A Standard Timer can be used to generate a sta-
dress space of up to 4 Mbytes.                          ble time base independent from the PLL.
                                                        An I2C interface (two in the ST92F250 device) pro-
Four independent buses are controlled by the            vides fast I2C and Access Bus support.
Core: a 22-bit memory bus, an 8-bit register data
bus, an 8-bit register address bus and a 6-bit inter-   The SPI is a synchronous serial interface for Mas-
rupt/DMA bus which connects the interrupt and           ter and Slave device communication. It supports
DMA controllers in the on-chip peripherals with the     single master and multimaster systems.
core.
                                                        A J1850 Byte Level Protocol Decoder is available
This multiple bus architecture makes the ST9 fam-       (ST92F150JDV1 device only) for communicating
ily devices highly efficient for accessing on and off-  with a J1850 network.
chip memory and fast exchange of data with the
on-chip peripherals.                                    The bxCAN (basic extended) interface (two in the
                                                        ST92F150JDV1 device) supports 2.0B Active pro-
The general-purpose registers can be used as ac-        tocol. It has 3 transmit mailboxes, 2 independent
cumulators, index registers, or address pointers.       receive FIFOs and 8 filters.
Adjacent register pairs make up 16-bit registers for
addressing or 16-bit processing. Although the ST9       In addition, there is an 16 channel Analog to Digital
has an 8-bit ALU, the chip handles 16-bit opera-        Converter with integral sample and hold, fast con-
tions, including arithmetic, loads/stores, and mem-     version time and 10-bit resolution.
ory/register and memory/memory exchanges.
                                                        There is one Multiprotocol Serial Communications
The powerful I/O capabilities demanded by micro-        Interface with an integral generator, asynchronous
controller applications are fulfilled by the            and synchronous capability (fully programmable
ST92F150/F124 with 48 (64-pin devices) or 77            format) and associated address/wake-up option,
(100-pin devices) I/O lines dedicated to digital In-    plus two DMA channels.
put/Output and with 80 I/O lines by the ST92F250.
These lines are grouped into up to ten 8-bit I/O        On 100-pin devices, there is an additional asyn-
Ports and can be configured on a bit basis under        chronous Serial Communications interface with
software control to provide timing, status signals,     13-bit LIN Synch Break generation capability.
an address/data bus for interfacing to the external
memory, timer inputs and outputs, analog inputs,        Finally, a programmable PLL Clock Generator al-
external interrupts and serial or parallel I/O. Two     lows the usage of standard 3 to 5 MHz crystals to
memory spaces are available to support this wide        obtain a large range of internal frequencies up to
range of configurations: a combined Program/            24 MHz. Low power Run (SLOW), Wait For Inter-
Data Memory Space and the internal Register File,       rupt, low power Wait For Interrupt, STOP and
                                                        HALT modes are also available.

                                                        5/429

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ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 1. ST92F124R9: Architectural Block Diagram

                                      FLASH
                                    64 Kbytes

                 E3 TM        MEMORY BUS                          Fully                                      P0[7:0]
               1 Kbyte                                            Prog.                                      P1[2:0]
                                                                   I/Os                                      P2[7:0]
                 RAM                                                                                         P3[7:4]
               2 Kbytes                                             I2C BUS                                  P4[7:4]
                                                                 WATCHDOG                                    P5[7:0]
       NMI       256 bytes                         REGISTER BUS                                              P6[5:2,0]
               Register File                                           SPI                                   P7[7:0]
     INT[5:0]                                                         ADC
WKUP[13:0]        8/16 bits                                                                                   SDA
                    CPU                                              SCI M                                    SCL
       OSCIN
    OSCOUT        Interrupt                                                                                   WDOUT
               Management                                                                                     HW0SW1
      RESET     ST9 CORE
  CLOCK2/8                                                                                                   MISO
                   RCCU                                                                                      MOSI
      INTCLK                                                                                                 SCK
       CK_AF    ST. TIMER                                                                                    SS
   STOUT
                                                                                                             AVDD
  ICAPA0       EF TIMER 0                                                                                    AVSS
OCMPA0          EF TIMER 1                                                                                   AIN[15:8]
               MF TIMER 0                                                                                    EXTRG
  ICAPB0       MF TIMER 1
                                                                                                             TXCLK
  ICAPA1                                                                                                     RXCLK
OCMPA1                                                                                                       SIN
                                                                                                             DCD
  ICAPB1                                                                                                     SOUT
                                                                                                             CLKOUT
  TINPA0                                                                                                     RTS
TOUTA0
  TINPB0
TOUTB0
  TINPA1
TOUTA1
  TINPB1
TOUTB1

       VREG      VOLTAGE
               REGULATOR

The alternate functions (Italic characters) are mapped on Port 0, Port 1, Port2, Port3, Port4, Port5, Port6
and Port7.

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                                ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 2. ST92F124V1: Architectural Block Diagram                Ext. MEM.    A[7:0]
                                                                 ADDRESS      D[7:0]
                                      FLASH
                                   128 Kbytes                       DATA      A[10:8]
                                                                    Port0     A[21:11]
             AS       E3 TM     MEMORY BUS                       Ext. MEM.
             DS      1 Kbyte                                     ADDRESS      P0[7:0]
            RW                                     REGISTER BUS     Ports     P1[7:3]
          WAIT         RAM                                                    P1[2:0]
            NMI     4 Kbytes                                          1,9     P2[7:0]
           DS2     256 bytes                                                  P3[7:4]
            RW   Register File                                     Fully      P3[3:1]
                    8/16 bits                                      Prog.      P4[7:4]
      INT[6:0]                                                      I/Os      P4[3:0]
WKUP[15:0]             CPU                                                    P5[7:0]
                    Interrupt                                        I2C BUS  P6[5:2,0]
       OSCIN     Management                                                   P6.1
    OSCOUT        ST9 CORE                                        WATCHDOG    P7[7:0]
                                                                              P8[7:0]
      RESET           RCCU                                               SPI  P9[7:0]
  CLOCK2/8
                  ST. TIMER                                             ADC    SDA
      INTCLK                                                                   SCL
       CK_AF     EF TIMER 0                                           SCI M
                                                                               WDOUT
   STOUT         EF TIMER 1                                            SCI A   HW0SW1

  ICAPA0         MF TIMER 0                                                   MISO
OCMPA0                                                                        MOSI
                 MF TIMER 1                                                   SCK
  ICAPB0                                                                      SS
OCMPB0             VOLTAGE                                                    AVDD
EXTCLK0          REGULATOR                                                    AVSS
                                                                              AIN[15:8]
  ICAPA1                                                                      AIN[7:0]
OCMPA1                                                                        EXTRG

  ICAPB1                                                                      TXCLK
OCMPB1                                                                        RXCLK
EXTCLK1                                                                       SIN
                                                                              DCD
   TINPA0                                                                     SOUT
TOUTA0                                                                       CLKOUT
   TINPB0                                                                     RTS
TOUTB0                                                                       RDI
   TINPA1                                                                     TDO
TOUTA1
   TINPB1
TOUTB1

      VREG

The alternate functions (Italic characters) are mapped on Port 0, Port 1, Port2, Port3, Port4, Port5, Port6, Port7,
Port8 and Port9.

                                                                              7/429

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ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 3. ST92F150C(R/V)1/9: Architectural Block Diagram

         AS            FLASH        MEMORY BUS                Ext. MEM.    A[7:0]
         DS        128/64 Kbytes                              ADDRESS      D[7:0]
        RW                                      REGISTER BUS
      WAIT               E3 TM                                   DATA      A[10:8]
        NMI            1 Kbyte                                   Port0     A[21:11]*
        DS2                                                   Ext. MEM.
       RW*               RAM                                  ADDRESS      P0[7:0]
                     2/4 Kbytes                                  Ports     P1[7:3]*
         INT[5:0]                                                 1,9*     P1[2:0]
            INT6*     256 bytes                                            P2[7:0]
                    Register File                               Fully      P3[7:4]
    WKUP[13:0]                                                  Prog.      P3[3:1]*
WKUP[15:14]*         8/16 bits                                  I/Os      P4[7:4]
                         CPU                                               P4[3:0]*
       OSCIN                                                      I2C BUS  P5[7:0]
    OSCOUT            Interrupt                                            P6[5:2,0]
                   Management                                  WATCHDOG    P6.1*
       RESET         ST9 CORE                                              P7[7:0]
  CLOCK2/8                                                            SPI  P8[7:0]*
                        RCCU                                               P9[7:0]*
      INTCLK                                                         ADC
       CK_AF         ST. TIMER                                              SDA
                                                                   SCI M    SCL
   STOUT            EF TIMER 0
                                                                   SCI A*   WDOUT
   ICAPA0           EF TIMER 1                                              HW0SW1
OCMPA0                                                            CAN_0
                    MF TIMER 0                                             MISO
   ICAPB0                                                                  MOSI
OCMPB0*             MF TIMER 1                                             SCK
EXTCLK0*                                                                   SS
                     VOLTAGE                                               AVDD
    ICAPA1         REGULATOR                                               AVSS
  OCMPA1                                                                   AIN[15:8]
                                                                           AIN[7:0]
    ICAPB1                                                                 EXTRG
OCMPB1*                                                                   TXCLK
EXTCLK1*                                                                   RXCLK
                                                                           SIN
   TINPA0                                                                  DCD
  TOUTA0                                                                   SOUT
   TINPB0                                                                  CLKOUT
  TOUTB0                                                                   RTS
   TINPA1                                                                  RDI
  TOUTA1                                                                   TDO
   TINPB1
  TOUTB1                                                                   RX0
                                                                           TX0
      VREG

* Not available on 64-pin version.

The alternate functions (Italic characters) are mapped on Port 0, Port 1, Port2, Port3, Port4, Port5, Port6, Port7,
Port8* and Port9*.

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9
                               ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 4. ST92F150JDV1: Architectural Block Diagram      Ext. MEM.    A[7:0]
                                                         ADDRESS      D[7:0]
                                      FLASH
                                   128 Kbytes               DATA      A[21:8]
                                                            Port0
         AS          E3 TM     MEMORY BUS                Ext. MEM.    P0[7:0]
         DS        1K byte                               ADDRESS      P1[7:0]
        RW                                 REGISTER BUS   Ports 1,9   P2[7:0]
     WAIT            RAM                                              P3[7:1]
       NMI        6 Kbytes                               Fully Prog.  P4[7:0]
       DS2       256 bytes                                            P5[7:0]
        RW      Register File                               I/Os      P6[5:0]
                   8/16 bit                                           P7[7:0]
     INT[6:0]                                                  J1850  P8[7:0]
WKUP[15:0]           CPU                                      JBLPD   P9[7:0]
                  Interrupt                                  I2C BUS   VPWI
       OSCIN   Management                                              VPWO
    OSCOUT      ST9 CORE                                 WATCHDOG
                                                                       SDA
       RESET        RCCU                                        SPI    SCL
  CLOCK2/8
                 ST. TIMER                                     ADC     WDOUT
     CLOCK2                                                            HW0SW1
      INTCLK    EF TIMER 0                                    SCI M
       CK_AF                                                          MISO
   STOUT        EF TIMER 1                                     SCI A  MOSI
                                                                      SCK
  ICAPA0       MF TIMER 0                                     CAN_0   SS
OCMPA0                                                                AVDD
               MF TIMER 1                                     CAN_1   AVSS
  ICAPB0                                                              AIN[15:0]
OCMPB0           VOLTAGE                                              EXTRG
EXTCLK0        REGULATOR
                                                                       TXCLK
  ICAPA1                                                               RXCLK
OCMPA1                                                                 SIN
                                                                       DCD
  ICAPB1                                                               SOUT
OCMPB1                                                                 CLKOUT
EXTCLK1                                                                RTS

  TINPA0                                                               RDI
TOUTA0                                                                TDO
  TINPB0
TOUTB0                                                               RX0
                                                                      TX0
  TINPA1
TOUTA1                                                               RX1
  TINPB1                                                              TX1
TOUTB1

      VREG

The alternate functions (Italic characters) are mapped on Port0, Port1, Port2, Port3, Port4, Port5, Port6, Port7,
Port8 and Port9.

                                                                                                                   9/429

                                                                                                                      1
ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 5. ST92F250CV2: Architectural Block Diagram       Ext. MEM.     A[7:0]
                                                         ADDRESS       D[7:0]
                                      FLASH
                                   256 Kbytes               DATA       A[21:8]
                                                            Port0
         AS          E3 TM     MEMORY BUS                Ext. MEM.     P0[7:0]
         DS        1K byte                               ADDRESS       P1[7:0]
        RW                                 REGISTER BUS   Ports 1,9    P2[7:0]
     WAIT            RAM                                               P3[7:0]
       NMI        8 Kbytes                               Fully Prog.   P4[7:0]
       DS2       256 bytes                                             P5[7:0]
        RW      Register File                               I/Os       P6[7:0]
                   8/16 bit                                            P7[7:0]
     INT[6:0]                                              I2C BUS _0  P8[7:0]
WKUP[15:0]           CPU                                   I2C BUS _1  P9[7:0]
                  Interrupt
       OSCIN   Management                                WATCHDOG       SDA0
    OSCOUT      ST9 CORE                                        SPI     SCL0

       RESET        RCCU                                       ADC      SDA1
  CLOCK2/8                                                              SCL1
                 ST. TIMER                                    SCI M
     CLOCK2                                                             WDOUT
      INTCLK    EF TIMER 0                                     SCI A    HW0SW1
       CK_AF
                EF TIMER 1                                    CAN_0    MISO
   STOUT                                                               MOSI
               MF TIMER 0                                              SCK
  ICAPA0                                                               SS
OCMPA0         MF TIMER 1                                              AVDD
                                                                       AVSS
  ICAPB0         VOLTAGE                                               AIN[15:0]
OCMPB0         REGULATOR                                               EXTRG
EXTCLK0
                                                                        TXCLK
  ICAPA1                                                                RXCLK
OCMPA1                                                                  SIN
                                                                        DCD
  ICAPB1                                                                SOUT
OCMPB1                                                                  CLKOUT
EXTCLK1                                                                 RTS

  TINPA0                                                                RDI
TOUTA0                                                                 TDO
  TINPB0
TOUTB0                                                                RX0
                                                                       TX0
  TINPA1
TOUTA1
  TINPB1
TOUTB1

      VREG

The alternate functions (Italic characters) are mapped on Port0, Port1, Port2, Port3, Port4, Port5, Port6, Port7,
Port8 and Port9.

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ST92F124/F150/F250 - GENERAL DESCRIPTION

1.2 PIN DESCRIPTION                                    P0[7:0], P1[7:0] or P9[7:2] (Input/Output, TTL or
                                                       CMOS compatible). 11 lines (64-pin devices) or 22
AS. Address Strobe (output, active low, 3-state).      lines (100-pin devices) providing the external
Address Strobe is pulsed low once at the begin-        memory interface for addressing 2K or 4M bytes of
ning of each memory cycle. The rising edge of AS       external memory.
indicates that address, Read/Write (RW), and
Data signals are valid for memory transfers.           P0[7:0], P1[2:0], P2[7:0], P3[7:4], P4.[7:4],
                                                       P5[7:0], P6[5:2,0], P7[7:0] I/O Port Lines (Input/
DS. Data Strobe (output, active low, 3-state). Data    Output, TTL or CMOS compatible). I/O lines
Strobe provides the timing for data movement to or     grouped into I/O ports of 8 bits, bit programmable
from Port 0 for each memory transfer. During a         under software control as general purpose I/O or
write cycle, data out is valid at the leading edge of  as alternate functions.
DS. During a read cycle, Data In must be valid pri-
or to the trailing edge of DS. When the ST9 ac-        P1[7:3], P3[3:1], P4[3:0], P6.1, P8[7:0], P9[7:0]
cesses on-chip memory, DS is held high during          Additional I/O Port Lines available on 100-pin ver-
the whole memory cycle.                                sions only.

RESET. Reset (input, active low). The ST9 is ini-      P3.0, P6[7:6] Additional I/O Port Lines available
tialised by the Reset signal. With the deactivation    on ST92F250 version only.
of RESET, program execution begins from the
Program memory location pointed to by the vector       AVDD. Analog VDD of the Analog to Digital Con-
contained in program memory locations 00h and          verter (common for ADC 0 and ADC 1).
01h.                                                   AVDD can be switched off when the ADC is not in
                                                       use.
RW. Read/Write (output, 3-state). Read/Write de-
termines the direction of data transfer for external   AVSS. Analog VSS of the Analog to Digital Con-
memory transactions. RW is low when writing to         verter (common for ADC 0 and ADC 1).
external memory, and high for all other transac-
tions.                                                 VDD. Main Power Supply Voltage. Four pins are
                                                       available on 100-pin versions, two on 64-pin ver-
OSCIN, OSCOUT. Oscillator (input and output).          sions. The pins are internally connected.
These pins connect a parallel-resonant crystal, or
an external source to the on-chip clock oscillator     VSS. Digital Circuit Ground. Four pins are availa-
and buffer. OSCIN is the input of the oscillator in-   ble on 100-pin versions, two on 64-pin versions.
verter; OSCOUT is the output of the oscillator in-     The pins are internally connected.
verter.
                                                       VTEST Power Supply Voltage for Flash test pur-
HW0SW1. When connected to VDD through a 1K             poses. This pin must be kept to 0 in user mode.
pull-up resistor, the software watchdog option is
selected. When connected to VSS through a 1K           VREG. Stabilization capacitors for the internal volt-
pull-down resistor, the hardware watchdog option       age regulator. The user must connect external sta-
is selected.                                           bilization capacitors to these pins. Refer to Figure
                                                       16.
VPWO. This pin is the output line of the J1850 pe-
ripheral (JBLPD). It is available only on some de-     1.2.1 I/O Port Alternate Functions
vices.
                                                       Each pin of the I/O ports of the ST92F124/F150/
RX1/WKUP6. Receive Data input of CAN1 and              F250 may assume software programmable Alter-
Wake-up line 6. Available only on some devices.        nate Functions as shown in Section 1.4.
When the CAN1 peripheral is disabled, a pull-up
resistor is connected internally to this pin.          1.2.2 Termination of Unused Pins

TX1. Transmit Data output of CAN1. Available on        For unused pins, input mode is not recommended.
some devices.                                          These pins must be kept at a fixed voltage using
                                                       the output push pull mode of the I/O or an external
                                                       pull-up or pull-down resistor.

                                                       11/429

                                                           9
ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 6. ST92F124R9/R1: Pin Configuration (Top-view LQFP64)

                               HW0SW1
                                  RESET
                                      OSCOUT
                                          OSCIN
                                              VDD
                                                  VSS
                                                     P7.7/AIN15/WKUP13
                                                         P7.6/AIN14/WKUP12
                                                             P7.5/AIN13/WKUP11
                                                                 P7.4/AIN12/WKUP3
                                                                     P7.3/AIN11
                                                                        P7.2/AIN10
                                                                            P7.1/AIN9
                                                                                P7.0/AIN8/CK_AF
                                                                                    AVSS
                                                                                        AVDD

                            164 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49                                        N.C
   WAIT/WKUP5/P5.0                                            48                                                    P6.5/WKUP10/INTCLK
WKUP6/WDOUT/P5.1                                                                                                    P6.4/NMI
                            2                                 47                                                    P6.3/INT3/INT5
      SIN/WKUP2/P5.2                                                                                                P6.2/INT2/INT4
     WDIN/SOUT/P5.3         3                                 46                                                    P6.0/INT0/INT1/CLOCK2/8
TXCLK/CLKOUT/P5.4                                                                                                   P0.7(/AIN7***)
RXCL0/WKUP7/P5.5           4                                 45                                                    P0.6(/AIN6***)
    DCD/WKUP8/P5.6                                                                                                  P0.5(/AIN5***)
     WKUP9/RTS/P5.7         5                                 44                                                    P0.4(/AIN4***)
                                                                                                                    P0.3(/AIN3***)
            WKUP4/P4.4      6                                 43                                                    P0.2(/AIN2***)
EXTRG/STOUT/P4.5                                                                                                   P0.1(/AIN1***)
                            7                                 42                                                    P0.0(/AIN0***)
                SDA/P4.6                                                                                            Reserved*
     WKUP1/SCL/P4.7         8   ST92F124R9/R1                 41                                                    Reserved*
                            9                                 40
                   SS/P3.4
               MISO/P3.5    10                                39
               MOSI/P3.6
     SCK/WKUP0/P3.7         11                                38

                            12                                37

                            13                                36

                            14                                35

                            15                                34

                            16                                33
                               17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                               Reserved*
                                  TINPA0/P2.0
                                      TINPB0/P2.1
                                          TOUTA0/P2.2
                                              TOUTB0/P2.3
                                                  TINPA1/P2.4
                                                     TINPB1/P2.5
                                                         TOUTA1/P2.6
                                                             TOUTB1/P2.7

                                                                 VSS
                                                                     VDD
                                                                        VREG
                                                                            **VTEST
                                                                                (ICAPA0***/OCMPA0***/)P1.0
                                                                                    (ICAPA1***/OCMPA1***/)P1.1
                                                                                        (ICAPB1***/ICAPB0***/)P1.2

   * Reserved for ST tests, must be left unconnected
   ** VTEST must be kept low in standard operating mode
   *** The ST92F150-EMU2 emulator does not emulate ADC channels from AIN0 to AIN7 and extended function tim-
   ers because they are not implemented on the emulator chip. See also Section 13.8 on page 423

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                                                       ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 7. ST92F124V1: Pin Configuration (Top-view PQFP100)

                                   P9.2/A16
                                      P9.1/TDO
                                          P9.0/RDI
                                             HW0SW1
                                                 RESET
                                                    OSCOUT
                                                        OSCIN
                                                           VDD
                                                               VSS
                                                                   P7.7/AIN15/7/WKUP13
                                                                      P7.6/AIN14/WKUP12
                                                                          P7.5/AIN13/WKUP11
                                                                             P7.4/AIN12/WKUP3
                                                                                 P7.3/AIN11
                                                                                    P7.2/AIN10
                                                                                        P7.1/AIN9
                                                                                            P7.0/AIN8/CK_AF
                                                                                               AVSS
                                                                                                   AVDD
                                                                                                      P8.7/AIN7

                   A17/P9.3     100  99  98  97  96  95  94  93  92  91  90  89  88  87  86  85  84  83  82  8180  P8.6/AIN6
                   A18/P9.4     1                                                                                  P8.5/AIN5
                   A19/P9.5                                                                                        P8.4/AIN4
                   A20/P9.6     2                                                                            79    P8.3/AIN3
                   A21/P9.7                                                                                        P8.2/AIN2
     WAIT/WKUP5/P5.0            3                                                                            78    P8.1/AIN1/WKUP15
  WKUP6/WDOUT/P5.1                                                                                                 P8.0/AIN0/WKUP14
        SIN/WKUP2/P5.2          4                                                                            77    NC
       WDIN/SOUT/P5.3                                                                                              P6.5/WKUP10/INTCLK
  TXCLK/CLKOUT/P5.4             5                                                                            76    P6.4/NMI
   RXCLK/WKUP7/P5.5                                                                                                P6.3/INT3/INT5
      DCD/WKUP8/P5.6            6                                                                            75    P6.2/INT2/INT4/DS2
       WKUP9/RTS/P5.7                                                                                              P6.1/INT6/RW
              ICAPA1/P4.0       7                                                                            74    P6.0/INT0/INT1/CLOCK2/8
             CLOCK2/P4.1                                                                                           P0.7/A7/D7
            OCMPA1/P4.2         8                                                                            73    VDD
                                                                                                                   VSS
                           VSS  9                                                                            72    P0.6/A6/D6
                          VDD                                                                                      P0.5/A5/D5
ICAPB1/OCMPB1/P4.3              10                                                                           71    P0.4/A4/D4
EXTCLK1/WKUP4/P4.4                                                                                                 P0.3/A3/D3
   EXTRG/STOUT/P4.5             11                                                                           70    P0.2/A2/D2
                  SDA/P4.6                                                                                         P0.1/A1/D1
       WKUP1/SCL/P4.7           12                                                                           69    P0.0/A0/D0
              ICAPB0/P3.1                                                                                          AS
ICAPA0/OCMPA0/P3.2              13                                                                           68    DS
            OCMPB0/P3.3                                                                                            P1.7/A15
      EXTCLK0/SS/P3.4           14                                                                           67    P1.6/A14
                 MISO/P3.5                                                                                         P1.5/A13
                 MOSI/P3.6      15                                                                           66    P1.4/A12
       SCK/WKUP0/P3.7
                                16                       ST92F124                                            65

                                17                                                                           64

                                18                                                                           63

                                19                                                                           62

                                20                                                                           61

                                21                                                                           60

                                22                                                                           59

                                23                                                                           58

                                24                                                                           57

                                25                                                                           56

                                26                                                                           55

                                27                                                                           54

                                28                                                                           53

                                29                                                                           52

                                30                                                                           51
                                   31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                                VREG
                                   RW

                                       TINPA0/P2.0
                                           TINPB0/P2.1
                                              TOUTA0/P2.2
                                                  TOUTB0/P2.3
                                                      TINPA1/P2.4
                                                         TINPB1/P2.5
                                                             TOUTA1/P2.6
                                                                 TOUTB1/P2.7

                                                                     VSS
                                                                        VDD
                                                                            VREG
                                                                                *VTEST
                                                                                   A8/P1.0
                                                                                       A9/P1.1
                                                                                           A10/P1.2
                                                                                              A11/P1.3
                                                                                                  WKUP6
                                                                                                      NC

* VTEST must be kept low in standard operating mode.

                                                                                                                   13/429

                                                                                                                       9
ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 8. ST92F124V1: Pin Configuration (Top-view LQFP100)

                            P9.5/A19
                               P9.4/A18
                                  P9.3/A17
                                      P9.2/A16
                                         P9.1/TDO
                                             P9.0/RDI
                                                HW0SW1
                                                    RESET
                                                       OSCOUT
                                                           OSCIN
                                                              VDD
                                                                  VSS

                                                                              P7.7/AIN15/7/WKUP13

                                                                         P7.6/AIN14/WKUP12
                                                                            P7.5/AIN13/WKUP11
                                                                                P7.4/AIN12/WKUP3
                                                                                   P7.3/AIN11
                                                                                       P7.2/AIN10
                                                                                          P7.1/AIN9
                                                                                              P7.0/AIN8/CK_AF
                                                                                                 AVSS
                                                                                                    AVDD
                                                                                                        P8.7/AIN7
                                                                                                           P8.6/AIN6
                                                                                                               P8.5/AIN5

                            100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

        A20/P9.6 1                                                                                                        75  P8.4/AIN4
                                                                                                                              P8.3/AIN3
        A21/P9.7 2                                                                                                        74  P8.2/AIN2
                                                                                                                              P8.1/AIN1/WKUP15
WAIT/WKUP5/P5.0 3                                                                                                         73  P8.0/AIN0/WKUP14
                                                                                                                              NC
WKUP6/WDOUT/P5.1 4                                                                                                        72  P6.5/WKUP10/INTCLK
                                                                                                                              P6.4/NMI
        SIN/WKUP2/P5.2 5                                                                                                  71  P6.3/INT3/INT5
                                                                                                                              P6.2/INT2/INT4/DS2
        WDIN/SOUT/P5.3 6                                                                                                  70  P6.1/INT6/RW
                                                                                                                              P6.0/INT0/INT1/CLOCK2/8
TXCLK/CLKOUT/P5.4 7                                                                                                       69  P0.7/A7/D7
                                                                                                                              VDD
RXCLK/WKUP7/P5.5 8                                                                                                        68  VSS
                                                                                                                              P0.6/A6/D6
        DCD/WKUP8/P5.6 9                                                                                                  67  P0.5/A5/D5
                                                                                                                              P0.4/A4/D4
        WKUP9/RTS/P5.7 10                                                                                                 66  P0.3/A3/D3
                                                                                                                              P0.2/A2/D2
        ICAPA1/P4.0 11                                                                                                    65  P0.1/A1/D1
                                                                                                                              P0.0/A0/D0
        CLOCK2/P4.1 12      ST92F124V1                                                                                    64  AS
        OCMPA1/P4.2 13                                                                                                    63  DS
                                                                                                                              P1.7/A15
        VSS 14                                                                                                            62

        VDD 15                                                                                                            61

ICAPB1/OCMPB1/P4.3 16                                                                                                     60

EXTCLK1/WKUP4/P4.4 17                                                                                                     59

EXTRG/STOUT/P4.5 18                                                                                                       58
        SDA/P4.6 19
        WKUP1/SCL/P4.7 20                                                                                                 57

        ICAPB0/P3.1 21                                                                                                    56

ICAPA0/OCMPA0/P3.2 22                                                                                                     55

        OCMPB0/P3.3 23                                                                                                    54

        EXTCLK0/SS/P3.4 24                                                                                                53

        MISO/P3.5 25                                                                                                      52

                                                                                                                          51

                            26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                            MOSI/P3.6
                               SCK/WKUP0/P3.7

                                  VREG
                                       RW

                                          TINPA0/P2.0
                                             TINPB0/P2.1
                                                 TOUTA0/P2.2
                                                    TOUTB0/P2.3
                                                        TINPA1/P2.4
                                                           TINPB1/P2.5
                                                               TOUTA1/P2.6
                                                                  TOUTB1/P2.7

                                                                      VSS
                                                                         VDD
                                                                             VREG
                                                                                *VTEST
                                                                                    A8/P1.0
                                                                                       A9/P1.1
                                                                                           A10/P1.2
                                                                                              A11/P1.3
                                                                                                  WKUP6
                                                                                                     NC
                                                                                                         A12/P1.4
                                                                                                            A13/P1.5
                                                                                                                A14/P1.6

* VTEST must be kept low in standard operating mode.

14/429

9
                                                       ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 9. ST92F150: Pin Configuration (Top-view LQFP64)

                                     HW0SW1
                                        RESET
                                            OSCOUT
                                                OSCIN
                                                    VDD
                                                        VSS
                                                           P7.7/AIN15/WKUP13
                                                               P7.6/AIN14/WKUP12
                                                                   P7.5/AIN13/WKUP11
                                                                       P7.4/AIN12/WKUP3
                                                                           P7.3/AIN11
                                                                              P7.2/AIN10
                                                                                  P7.1/AIN9
                                                                                      P7.0/AIN8/CK_AF
                                                                                          AVSS
                                                                                              AVDD

                                  164 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49                                        N.C
    TX0/WAIT/WKUP5/P5.0                                48                                                                 P6.5/WKUP10/INTCLK
RX0/WKUP6/WDOUT/P5.1                                                                                                      P6.4/NMI
                                  2                    47                                                                 P6.3/INT3/INT5
             SIN/WKUP2/P5.2                                                                                               P6.2/INT2/INT4
            WDIN/SOUT/P5.3        3                    46                                                                 P6.0/INT0/INT1/CLOCK2/8
      TXCLK/CLKOUT/P5.4                                                                                                   P0.7(/AIN7***)
        RXCL0/WKUP7/P5.5          4                    45                                                                 P0.6(/AIN6***)
           DCD/WKUP8/P5.6                                                                                                 P0.5(/AIN5***)
            WKUP9/RTS/P5.7        5                    44                                                                 P0.4(/AIN4***)
                                                                                                                          P0.3(/AIN3***)
                   WKUP4/P4.4     6                    43                                                                 P0.2(/AIN2***)
        EXTRG/STOUT/P4.5                                                                                                  P0.1(/AIN1***)
                                  7                    42                                                                 P0.0(/AIN0***)
                       SDA/P4.6                                                                                           Reserved*
            WKUP1/SCL/P4.7        8   ST92F150         41                                                                 Reserved*

                         SS/P3.4  9                    40
                      MISO/P3.5
                      MOSI/P3.6   10                   39
            SCK/WKUP0/P3.7
                                  11                   38

                                  12                   37

                                  13                   36

                                  14                   35

                                  15                   34

                                  16                   33
                                     17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                     Reserved*
                                        TINPA0/P2.0
                                            TINPB0/P2.1
                                                TOUTA0/P2.2
                                                    TOUTB0/P2.3
                                                        TINPA1/P2.4
                                                           TINPB1/P2.5
                                                               TOUTA1/P2.6
                                                                   TOUTB1/P2.7

                                                                       VSS
                                                                           VDD
                                                                              VREG
                                                                                  **VTEST
                                                                                      (ICAPA0***/OCMPA0***/)P1.0
                                                                                          (ICAPA1***/OCMPA1***/P1.1
                                                                                              (ICAPB1***/ICAPB0***/)P1.2

* Reserved for ST tests, must be left unconnected
** VTEST must be kept low in standard operating mode.

*** Not emulated. Refer to Section 13.8 on page 423

                                                                                                                          15/429

                                                                                                                              9
ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 10. ST92F150C: Pin Configuration (Top-view PQFP100)

                                       P9.2/A16
                                          P9.1/TDO
                                              P9.0/RDI
                                                 HW0SW1
                                                     RESET
                                                        OSCOUT
                                                            OSCIN
                                                               VDD
                                                                   VSS
                                                                       P7.7/AIN15/7/WKUP13
                                                                          P7.6/AIN14/WKUP12
                                                                              P7.5/AIN13/WKUP11
                                                                                 P7.4/AIN12/WKUP3
                                                                                     P7.3/AIN11
                                                                                        P7.2/AIN10
                                                                                            P7.1/AIN9
                                                                                                P7.0/AIN8/CK_AF
                                                                                                   AVSS
                                                                                                       AVDD
                                                                                                          P8.7/AIN7

                        A17/P9.3    100  99  98  97  96  95  94 93  92  91  90  89  88  87  86  85  84  83  82  8180  P8.6/AIN6
                        A18/P9.4    1                                                                                 P8.5/AIN5
                        A19/P9.5                                                                                      P8.4/AIN4
                        A20/P9.6    2                                                                           79    P8.3/AIN3
                        A21/P9.7                                                                                      P8.2/AIN2
    TX0/WAIT/WKUP5/P5.0             3                                                                           78    P8.1/AIN1/WKUP15
RX0/WKUP6/WDOUT/P5.1                                                                                                  P8.0/AIN0/WKUP14
             SIN/WKUP2/P5.2         4                                                                           77    NC
            WDIN/SOUT/P5.3                                                                                            P6.5/WKUP10/INTCLK
      TXCLK/CLKOUT/P5.4             5                                                                           76    P6.4/NMI
        RXCLK/WKUP7/P5.5                                                                                              P6.3/INT3/INT5
           DCD/WKUP8/P5.6           6                                                                           75    P6.2/INT2/INT4/DS2
            WKUP9/RTS/P5.7                                                                                            P6.1/INT6/RW
                   ICAPA1/P4.0      7                                                                           74    P6.0/INT0/INT1/CLOCK2/8
                 CLOCK2/P4.1                                                                                          P0.7/A7/D7
                 OCMPA1/P4.2        8                                                                           73    VDD
                                                                                                                      VSS
                               VSS  9                                                                           72    P0.6/A6/D6
                               VDD                                                                                    P0.5/A5/D5
     ICAPB1/OCMPB1/P4.3             10                                                                          71    P0.4/A4/D4
    EXTCLK1/WKUP4/P4.4                                                                                                P0.3/A3/D3
        EXTRG/STOUT/P4.5            11                                                                          70    P0.2/A2/D2
                       SDA/P4.6                                                                                       P0.1/A1/D1
            WKUP1/SCL/P4.7          12                                                                          69    P0.0/A0/D0
                   ICAPB0/P3.1                                                                                        AS
     ICAPA0/OCMPA0/P3.2             13                                                                          68    DS
                 OCMPB0/P3.3                                                                                          P1.7/A15
           EXTCLK0/SS/P3.4          14                                                                          67    P1.6/A14
                      MISO/P3.5                                                                                       P1.5/A13
                      MOSI/P3.6     15                                                                          66    P1.4/A12
           SCK/WKUP0/P3.7
                                    16                       ST92F150C                                          65

                                    17                                                                          64

                                    18                                                                          63

                                    19                                                                          62

                                    20                                                                          61

                                    21                                                                          60

                                    22                                                                          59

                                    23                                                                          58

                                    24                                                                          57

                                    25                                                                          56

                                    26                                                                          55

                                    27                                                                          54

                                    28                                                                          53

                                    29                                                                          52

                                    30                                                                          51
                                       31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                                    VREG
                                       RW

                                           TINPA0/P2.0
                                               TINPB0/P2.1
                                                  TOUTA0/P2.2
                                                      TOUTB0/P2.3
                                                          TINPA1/P2.4
                                                             TINPB1/P2.5
                                                                 TOUTA1/P2.6
                                                                     TOUTB1/P2.7

                                                                         VSS
                                                                            VDD
                                                                                VREG
                                                                                    *VTEST
                                                                                       A8/P1.0
                                                                                           A9/P1.1
                                                                                               A10/P1.2
                                                                                                  A11/P1.3
                                                                                                      WKUP6
                                                                                                          NC

  * VTEST must be kept low in standard operating mode.

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                                                       ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 11. ST92F150JD: Pin Configuration (Top-view PQFP100)

                                       P9.2/A16
                                          P9.1/TDO
                                              P9.0/RDI
                                                 HW0SW1
                                                     RESET
                                                        OSCOUT
                                                            OSCIN
                                                               VDD
                                                                   VSS
                                                                       P7.7/AIN15/7/WKUP13
                                                                          P7.6/AIN14/WKUP12
                                                                              P7.5/AIN13/WKUP11
                                                                                 P7.4/AIN12/WKUP3
                                                                                     P7.3/AIN11
                                                                                        P7.2/AIN10
                                                                                            P7.1/AIN9
                                                                                                P7.0/AIN8/CK_AF
                                                                                                   AVSS
                                                                                                       AVDD
                                                                                                          P8.7/AIN7

                        A17/P9.3    100  99  98  97  96  95  94  93  92  91  90  89  88  87  86  85  84  83  82  8180  P8.6/AIN6
                        A18/P9.4    1                                                                                  P8.5/AIN5
                        A19/P9.5                                                                                       P8.4/AIN4
                        A20/P9.6    2                                                                            79    P8.3/AIN3
                        A21/P9.7                                                                                       P8.2/AIN2
    TX0/WAIT/WKUP5/P5.0             3                                                                            78    P8.1/AIN1/WKUP15
RX0/WKUP6/WDOUT/P5.1                                                                                                   P8.0/AIN0/WKUP14
             SIN/WKUP2/P5.2         4                                                                            77    VPWO
            WDIN/SOUT/P5.3                                                                                             P6.5/WKUP10/INTCLK/VPW
      TXCLK/CLKOUT/P5.4             5                                                                            76    P6.4/NMI
        RXCLK/WKUP7/P5.5                                                                                               P6.3/INT3/INT5
           DCD/WKUP8/P5.6           6                                                                            75    P6.2/INT2/INT4/DS2
            WKUP9/RTS/P5.7                                                                                             P6.1/INT6/RW
                   ICAPA1/P4.0      7                                                                            74    P6.0/INT0/INT1/CLOCK2/8
                 CLOCK2/P4.1                                                                                           P0.7/A7/D7
                 OCMPA1/P4.2        8                                                                            73    VDD
                                                                                                                       VSS
                               VSS  9                                                                            72    P0.6/A6/D6
                               VDD                                                                                     P0.5/A5/D5
     ICAPB1/OCMPB1/P4.3             10                                                                           71    P0.4/A4/D4
    EXTCLK1/WKUP4/P4.4                                                                                                 P0.3/A3/D3
        EXTRG/STOUT/P4.5            11                                                                           70    P0.2/A2/D2
                       SDA/P4.6                                                                                        P0.1/A1/D1
            WKUP1/SCL/P4.7          12                                                                           69    P0.0/A0/D0
                   ICAPB0/P3.1                                                                                         AS
     ICAPA0/OCMPA0/P3.2             13                                                                           68    DS
                 OCMPB0/P3.3                                                                                           P1.7/A15
           EXTCLK0/SS/P3.4          14                                                                           67    P1.6/A14
                      MISO/P3.5                                                                                        P1.5/A13
                      MOSI/P3.6     15                                                                           66    P1.4/A12
           SCK/WKUP0/P3.7
                                    16                       ST92F150JD                                          65

                                    17                                                                           64

                                    18                                                                           63

                                    19                                                                           62

                                    20                                                                           61

                                    21                                                                           60

                                    22                                                                           59

                                    23                                                                           58

                                    24                                                                           57

                                    25                                                                           56

                                    26                                                                           55

                                    27                                                                           54

                                    28                                                                           53

                                    29                                                                           52

                                    30                                                                           51
                                       31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                                    VREG
                                       RW

                                           TINPA0/P2.0
                                               TINPB0/P2.1
                                                  TOUTA0/P2.2
                                                      TOUTB0/P2.3
                                                          TINPA1/P2.4
                                                             TINPB1/P2.5
                                                                 TOUTA1/P2.6
                                                                     TOUTB1/P2.7

                                                                         VSS
                                                                            VDD
                                                                                VREG
                                                                                    *VTEST
                                                                                       A8/P1.0
                                                                                           A9/P1.1
                                                                                               A10/P1.2
                                                                                                  A11/P1.3
                                                                                                      RX1/WKUP6
                                                                                                          TX1

* VTEST must be kept low in standard operating mode.

                                                                                                                       17/429

                                                                                                                           9
ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 12. ST92F150C: Pin Configuration (Top-view LQFP100)

                            P9.5/A19
                               P9.4/A18
                                  P9.3/A17
                                      P9.2/A16
                                         P9.1/TDO
                                             P9.0/RDI
                                                HW0SW1
                                                    RESET
                                                       OSCOUT
                                                           OSCIN
                                                              VDD
                                                                  VSS

                                                                              P7.7/AIN15/7/WKUP13

                                                                         P7.6/AIN14/WKUP12
                                                                            P7.5/AIN13/WKUP11
                                                                                P7.4/AIN12/WKUP3
                                                                                   P7.3/AIN11
                                                                                       P7.2/AIN10
                                                                                          P7.1/AIN9
                                                                                              P7.0/AIN8/CK_AF
                                                                                                 AVSS
                                                                                                    AVDD
                                                                                                        P8.7/AIN7
                                                                                                           P8.6/AIN6
                                                                                                               P8.5/AIN5

                            100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

        A20/P9.6 1                                                                                                        75  P8.4/AIN4
                                                                                                                              P8.3/AIN3
        A21/P9.7 2                                                                                                        74  P8.2/AIN2
                                                                                                                              P8.1/AIN1/WKUP15
TX0/WAIT/WKUP5/P5.0 3                                                                                                     73  P8.0/AIN0/WKUP14
                                                                                                                              NC
RX0/WKUP6/WDOUT/P5.1 4                                                                                                    72  P6.5/WKUP10/INTCLK
                                                                                                                              P6.4/NMI
        SIN/WKUP2/P5.2 5                                                                                                  71  P6.3/INT3/INT5
                                                                                                                              P6.2/INT2/INT4/DS2
        WDIN/SOUT/P5.3 6                                                                                                  70  P6.1/INT6/RW
                                                                                                                              P6.0/INT0/INT1/CLOCK2/8
TXCLK/CLKOUT/P5.4 7                                                                                                       69  P0.7/A7/D7
                                                                                                                              VDD
RXCLK/WKUP7/P5.5 8                                                                                                        68  VSS
                                                                                                                              P0.6/A6/D6
        DCD/WKUP8/P5.6 9                                                                                                  67  P0.5/A5/D5
                                                                                                                              P0.4/A4/D4
        WKUP9/RTS/P5.7 10                                                                                                 66  P0.3/A3/D3
                                                                                                                              P0.2/A2/D2
        ICAPA1/P4.0 11                                                                                                    65  P0.1/A1/D1
                                                                                                                              P0.0/A0/D0
        CLOCK2/P4.1 12      ST92F150C                                                                                     64  AS
        OCMPA1/P4.2 13                                                                                                    63  DS
                                                                                                                              P1.7/A15
        VSS 14                                                                                                            62

        VDD 15                                                                                                            61

ICAPB1/OCMPB1/P4.3 16                                                                                                     60

EXTCLK1/WKUP4/P4.4 17                                                                                                     59

EXTRG/STOUT/P4.5 18                                                                                                       58
        SDA/P4.6 19
        WKUP1/SCL/P4.7 20                                                                                                 57

        ICAPB0/P3.1 21                                                                                                    56

ICAPA0/OCMPA0/P3.2 22                                                                                                     55

        OCMPB0/P3.3 23                                                                                                    54

        EXTCLK0/SS/P3.4 24                                                                                                53

        MISO/P3.5 25                                                                                                      52

                                                                                                                          51

                            26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                            MOSI/P3.6
                               SCK/WKUP0/P3.7

                                  VREG
                                       RW

                                          TINPA0/P2.0
                                             TINPB0/P2.1
                                                 TOUTA0/P2.2
                                                    TOUTB0/P2.3
                                                        TINPA1/P2.4
                                                           TINPB1/P2.5
                                                               TOUTA1/P2.6
                                                                  TOUTB1/P2.7

                                                                      VSS
                                                                         VDD
                                                                             VREG
                                                                                *VTEST
                                                                                    A8/P1.0
                                                                                       A9/P1.1
                                                                                           A10/P1.2
                                                                                              A11/P1.3
                                                                                                  WKUP6
                                                                                                     NC
                                                                                                         A12/P1.4
                                                                                                            A13/P1.5
                                                                                                                A14/P1.6

* VTEST must be kept low in standard operating mode.

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9
                                                       ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 13. ST92F150JD: Pin Configuration (Top-view LQFP100)

                        P9.5/A19
                           P9.4/A18
                              P9.3/A17
                                  P9.2/A16
                                     P9.1/TDO
                                         P9.0/RDI
                                            HW0SW1
                                                RESET
                                                   OSCOUT
                                                       OSCIN
                                                          VDD
                                                              VSS

                                                                          P7.7/AIN15/7/WKUP13

                                                                     P7.6/AIN14/WKUP12
                                                                        P7.5/AIN13/WKUP11
                                                                            P7.4/AIN12/WKUP3
                                                                               P7.3/AIN11
                                                                                   P7.2/AIN10
                                                                                      P7.1/AIN9
                                                                                          P7.0/AIN8/CK_AF
                                                                                             AVSS
                                                                                                AVDD
                                                                                                    P8.7/AIN7
                                                                                                       P8.6/AIN6
                                                                                                           P8.5/AIN5

                        100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

A20/P9.6 1                                                                                                            75  P8.4/AIN4
                                                                                                                          P8.3/AIN3
A21/P9.7 2                                                                                                            74  P8.2/AIN2
                                                                                                                          P8.1/AIN1/WKUP15
TX0/WAIT/WKUP5/P5.0 3                                                                                                 73  P8.0/AIN0/WKUP14
                                                                                                                          VPWO
RX0/WKUP6/WDOUT/P5.1 4                                                                                                72  P6.5/WKUP10/INTCLK/VPW
                                                                                                                          P6.4/NMI
SIN/WKUP2/P5.2 5                                                                                                      71  P6.3/INT3/INT5
                                                                                                                          P6.2/INT2/INT4/DS2
WDIN/SOUT/P5.3 6                                                                                                      70  P6.1/INT6/RW
                                                                                                                          P6.0/INT0/INT1/CLOCK2/8
TXCLK/CLKOUT/P5.4 7                                                                                                   69  P0.7/A7/D7
                                                                                                                          VDD
RXCLK/WKUP7/P5.5 8                                                                                                    68  VSS
                                                                                                                          P0.6/A6/D6
DCD/WKUP8/P5.6 9                                                                                                      67  P0.5/A5/D5
                                                                                                                          P0.4/A4/D4
WKUP9/RTS/P5.7 10                                                                                                     66  P0.3/A3/D3
                                                                                                                          P0.2/A2/D2
ICAPA1/P4.0 11                                                                                                        65  P0.1/A1/D1
                                                                                                                          P0.0/A0/D0
CLOCK2/P4.1 12          ST92F150JD                                                                                    64  AS
OCMPA1/P4.2 13                                                                                                        63  DS
                                                                                                                          P1.7/A15
VSS 14                                                                                                                62

VDD 15                                                                                                                61

ICAPB1/OCMPB1/P4.3 16                                                                                                 60

EXTCLK1/WKUP4/P4.4 17                                                                                                 59

EXTRG/STOUT/P4.5 18                                                                                                   58
SDA/P4.6 19
WKUP1/SCL/P4.7 20                                                                                                     57

ICAPB0/P3.1 21                                                                                                        56

ICAPA0/OCMPA0/P3.2 22                                                                                                 55

OCMPB0/P3.3 23                                                                                                        54

EXTCLK0/SS/P3.4 24                                                                                                    53

MISO/P3.5 25                                                                                                          52

                                                                                                                      51

                        26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                        MOSI/P3.6
                           SCK/WKUP0/P3.7

                              VREG
                                   RW

                                      TINPA0/P2.0
                                         TINPB0/P2.1
                                             TOUTA0/P2.2
                                                TOUTB0/P2.3
                                                    TINPA1/P2.4
                                                       TINPB1/P2.5
                                                           TOUTA1/P2.6
                                                              TOUTB1/P2.7

                                                                  VSS
                                                                     VDD
                                                                         VREG
                                                                            *VTEST
                                                                                A8/P1.0
                                                                                   A9/P1.1
                                                                                       A10/P1.2
                                                                                          A11/P1.3
                                                                                              RX1/WKUP6
                                                                                                 TX1
                                                                                                     A12/P1.4
                                                                                                        A13/P1.5
                                                                                                            A14/P1.6

* VTEST must be kept low in standard operating mode.

                                                                                                                          19/429

                                                                                                                              9
ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 14. ST92F250: Pin Configuration (Top-view PQFP100)

                                       P9.2/A16
                                          P9.1/TDO
                                              P9.0/RDI
                                                 HW0SW1
                                                     RESET
                                                        OSCOUT
                                                            OSCIN
                                                               VDD
                                                                   VSS
                                                                       P7.7/AIN15/7/WKUP13
                                                                          P7.6/AIN14/WKUP12
                                                                              P7.5/AIN13/WKUP11
                                                                                 P7.4/AIN12/WKUP3
                                                                                     P7.3/AIN11
                                                                                        P7.2/AIN10
                                                                                            P7.1/AIN9
                                                                                                P7.0/AIN8/CK_AF
                                                                                                   AVSS
                                                                                                       AVDD
                                                                                                          P8.7/AIN7

               SDA1/A17/P9.3        100  99  98  97  96  95  94  93  92  91  90  89  88  87  86  85  84  83  82  8180  P8.6/AIN6
                SCL1/A18/P9.4       1                                                                                  P8.5/AIN5
                                                                                                                       P8.4/AIN4
                        A19/P9.5    2                                                                            79    P8.3/AIN3
                        A20/P9.6                                                                                       P8.2/AIN2
                        A21/P9.7    3                                                                            78    P8.1/AIN1/WKUP15
    TX0/WAIT/WKUP5/P5.0                                                                                                P8.0/AIN0/WKUP14
RX0/WKUP6/WDOUT/P5.1                4                                                                            77    P3.0
             SIN/WKUP2/P5.2                                                                                            P6.5/WKUP10/INTCLK
            WDIN/SOUT/P5.3          5                                                                            76    P6.4/NMI
      TXCLK/CLKOUT/P5.4                                                                                                P6.3/INT3/INT5
        RXCLK/WKUP7/P5.5            6                                                                            75    P6.2/INT2/INT4/DS2
           DCD/WKUP8/P5.6                                                                                              P6.1/INT6/RW
            WKUP9/RTS/P5.7          7                                                                            74    P6.0/INT0/INT1/CLOCK2/8
                   ICAPA1/P4.0                                                                                         P0.7/A7/D7
                 CLOCK2/P4.1        8                                                                            73    VDD
                 OCMPA1/P4.2                                                                                           VSS
                                    9                                                                            72    P0.6/A6/D6
                               VSS                                                                                     P0.5/A5/D5
                               VDD  10                                                                           71    P0.4/A4/D4
     ICAPB1/OCMPB1/P4.3                                                                                                P0.3/A3/D3
    EXTCLK1/WKUP4/P4.4              11                                                                           70    P0.2/A2/D2
        EXTRG/STOUT/P4.5                                                                                               P0.1/A1/D1
                     SDA0/P4.6      12                                                                           69    P0.0/A0/D0
          WKUP1/SCL0/P4.7                                                                                              AS
                   ICAPB0/P3.1      13                                                                           68    DS
     ICAPA0/OCMPA0/P3.2                                                                                                P1.7/A15
                 OCMPB0/P3.3        14                                                                           67    P1.6/A14
           EXTCLK0/SS/P3.4                                                                                             P1.5/A13
                      MISO/P3.5     15                                                                           66    P1.4/A12
                      MOSI/P3.6
           SCK/WKUP0/P3.7           16                       ST92F250                                            65

                                    17                                                                           64

                                    18                                                                           63

                                    19                                                                           62

                                    20                                                                           61

                                    21                                                                           60

                                    22                                                                           59

                                    23                                                                           58

                                    24                                                                           57

                                    25                                                                           56

                                    26                                                                           55

                                    27                                                                           54

                                    28                                                                           53

                                    29                                                                           52

                                    30                                                                           51
                                       31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                                    VREG
                                       RW

                                           TINPA0/P2.0
                                               TINPB0/P2.1
                                                  TOUTA0/P2.2
                                                      TOUTB0/P2.3
                                                          TINPA1/P2.4
                                                             TINPB1/P2.5
                                                                 TOUTA1/P2.6
                                                                     TOUTB1/P2.7

                                                                         VSS
                                                                            VDD
                                                                                VREG
                                                                                    *VTEST
                                                                                       A8/P1.0
                                                                                           A9/P1.1
                                                                                               A10/P1.2
                                                                                                  A11/P1.3
                                                                                                      P6.6
                                                                                                          P6.7

     * VTEST must be kept low in standard operating mode.

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                                                       ST92F124/F150/F250 - GENERAL DESCRIPTION

Figure 15. ST92F250: Pin Configuration (Top-view LQFP100)

                       P9.5/A19
                          P9.4/A18/SCL1
                             P9.3/A17/SDA1
                                 P9.2/A16
                                    P9.1/TDO
                                        P9.0/RDI
                                           HW0SW1
                                               RESET
                                                  OSCOUT
                                                      OSCIN
                                                         VDD
                                                             VSS

                                                                         P7.7/AIN15/7/WKUP13

                                                                    P7.6/AIN14/WKUP12
                                                                       P7.5/AIN13/WKUP11
                                                                           P7.4/AIN12/WKUP3
                                                                              P7.3/AIN11
                                                                                  P7.2/AIN10
                                                                                     P7.1/AIN9
                                                                                         P7.0/AIN8/CK_AF
                                                                                            AVSS
                                                                                               AVDD
                                                                                                   P8.7/AIN7
                                                                                                      P8.6/AIN6
                                                                                                          P8.5/AIN5

                       100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76

A20/P9.6 1                                                                                                           75  P8.4/AIN4
                                                                                                                         P8.3/AIN3
A21/P9.7 2                                                                                                           74  P8.2/AIN2
                                                                                                                         P8.1/AIN1/WKUP15
TX/WAIT/WKUP5/P5.0 3                                                                                                 73  P8.0/AIN0/WKUP14
                                                                                                                         P3.0
RX/WKUP6/WDOUT/P5.1 4                                                                                                72  P6.5/WKUP10/INTCLK
                                                                                                                         P6.4/NMI
SIN/WKUP2/P5.2 5                                                                                                     71  P6.3/INT3/INT5
                                                                                                                         P6.2/INT2/INT4/DS2
WDIN/SOUT/P5.3 6                                                                                                     70  P6.1/INT6/RW
                                                                                                                         P6.0/INT0/INT1/CLOCK2/8
TXCLK/CLKOUT/P5.4 7                                                                                                  69  P0.7/A7/D7
                                                                                                                         VDD
RXCLK/WKUP7/P5.5 8                                                                                                   68  VSS
                                                                                                                         P0.6/A6/D6
DCD/WKUP8/P5.6 9                                                                                                     67  P0.5/A5/D5
                                                                                                                         P0.4/A4/D4
WKUP9/RTS/P5.7 10                                                                                                    66  P0.3/A3/D3
                                                                                                                         P0.2/A2/D2
ICAPA1/P4.0 11                                                                                                       65  P0.1/A1/D1
                                                                                                                         P0.0/A0/D0
CLOCK2/P4.1 12         ST92F250                                                                                      64  AS
OCMPA1/P4.2 13                                                                                                       63  DS
                                                                                                                         P1.7/A15
VSS 14                                                                                                               62

VDD 15                                                                                                               61

ICAPB1/OCMPB1/P4.3 16                                                                                                60

EXTCLK1/WKUP4/P4.4 17                                                                                                59

EXTRG/STOUT/P4.5 18                                                                                                  58
SDA0/P4.6 19
WKUP1/SCL0/P4.7 20                                                                                                   57

ICAPB0/P3.1 21                                                                                                       56

ICAPA0/OCMPA0/P3.2 22                                                                                                55

OCMPB0/P3.3 23                                                                                                       54

EXTCLK0/SS/P3.4 24                                                                                                   53

MISO/P3.5 25                                                                                                         52

                                                                                                                     51

                       26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50

                       MOSI/P3.6
                          SCK/WKUP0/P3.7

                             VREG
                                  RW

                                     TINPA0/P2.0
                                        TINPB0/P2.1
                                            TOUTA0/P2.2
                                               TOUTB0/P2.3
                                                   TINPA1/P2.4
                                                      TINPB1/P2.5
                                                          TOUTA1/P2.6
                                                             TOUTB1/P2.7

                                                                 VSS
                                                                    VDD
                                                                        VREG
                                                                           *VTEST
                                                                               A8/P1.0
                                                                                  A9/P1.1
                                                                                      A10/P1.2
                                                                                         A11/P1.3

                                                                                   P6.6
                                                                                      P6.7

                                                                                                    A12/P1.4
                                                                                                       A13/P1.5
                                                                                                           A14/P1.6

* VTEST must be kept low in standard operating mode.

                                                                                                                         21/429

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ST92F124/F150/F250 - GENERAL DESCRIPTION

Table 1. ST92F124/F150/F250 Power Supply Pins

Name                        Function                                    LQFP64  PQFP100 LQFP100
                                                                             -
                                                                            27  18       15
                                                                             -
VDD                         Main Power Supply Voltage                       60  42       39
                                                                             -
                            (Pins internally connected)                     26  65       62
                                                                             -
                                                                            59  93       90
                                                                            49
                                                                            50  17       14
                                                                            29
VSS                              Digital Circuit Ground                        41       38
                               (Pins internally connected)                  28
AVDD                                                                            64       61
AVSS                        Analog Circuit Supply Voltage
VTEST                            Analog Circuit Ground                          92       89
VREG
                  Must be kept low in standard operating mode                   82       79
             Stabilization capacitor(s) for internal voltage regulator
                                                                                83       80

                                                                                44       41

                                                                                31       28

                                                                                43       40

Table 2. ST92F124/F150/F250 Primary Function Pins

     Name                       Function                                LQFP64  PQFP100  LQFP100
       AS                  Address Strobe                                    -      56       53
       DS                                                                    -      55       52
       RW                     Data Strobe                                    -       32      29
                              Read/Write                                    61      94       91
     OSCIN             Crystal Oscillator Input                             62      95       92
   OSCOUT            Crystal Oscillator Output                              63      96       93
    RESET     Reset to initialize the Microcontroller                       64      97       94
   HW0SW1    Watchdog HW/SW enabling selection                               -       73      70
    VPWO1)              J1850 JBLPD Output                                   -       49      46
RX1/WKUP61)  CAN1 Receive Data / Wake-up Line 6                              -      50       47
                       CAN1 Transmit Data.
      TX11)

Note 1: ST92F150JDV1 only.

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                ST92F124/F150/F250 - GENERAL DESCRIPTION

1.3 VOLTAGE REGULATOR                                    non-stabilized and non-thermally-compensated
                                                         voltage sufficient for maintaining the data in
The internal Voltage Regulator (VR) is used to           RAM and the Register File.
power the microcontroller starting from the exter-
nal power supply. The VR comprises a Main volt-       For both the Main VR and the Low-Power VR, sta-
age regulator and a Low-power regulator.              bilization is achieved by an external capacitor,
                                                      connected to one of the VREG pins. The minimum
The Main voltage regulator generates sufficient     recommended value is 300 nF, and care must be
   current for the microcontroller to operate in any  taken to minimize distance between the chip and
   mode. It has a static power consumption (300       the capacitor. Care should also be taken to limit
   A typ.).                                          the serial inductance to less than 60nH.

The separate Low-Power regulator consumes
   less power is used only when the microcontrol-
   ler is in Low Power mode. It has a different de-
   sign from the main VR and generates a lower,

Figure 16. Recommended Connections for VREG

PQFP100         LQFP100                                               QFP64

Pin 31  Pin 43  Pin 28                                Pin 40       Pin 28

         C                                             C                      C

        L                                             L            L

C = 300 to 600nF
L = Ferrite bead for EMI protection.
Suggested type: Murata BLM18BE601FH1: (Imp. 600  at 100 MHz).

IMPORTANT: The VREG pin cannot be used to drive external devices.

Figure 17. Minimum Required Connections for VREG

PQFP100         LQFP100                                               QFP64

Pin 31  Pin 43  Pin 28                                Pin 40       Pin 28

         C                                               C                     C

  C = 300 to 600nF

Note: Pin 31 of PQFP100 or pin 28 of LQFP100 can be left unconnnected. A secondary stabilization net-
work can also be connected to these pins.

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ST92F124/F150/F250 - GENERAL DESCRIPTION

1.4 I/O PORTS

Port 0, Port 1 and Port 9[7:2] provide the external    ble 3), while the High Hysteresis Schmitt Trigger is
memory interface. All the ports of the device can      present on ports P4[7:6] and P6[5:4].
be programmed as Input/Output or in Input mode,
compatible with TTL or CMOS levels (except             All inputs which can be used for detecting interrupt
where Schmitt Trigger is present). Each bit can be     events have been configured with a "Standard"
programmed individually (Refer to the I/O ports        Schmitt Trigger, apart from the NMI pin which im-
chapter).                                              plements the "High Hysteresis" version. In this
                                                       way, all interrupt lines are guaranteed as "edge
Internal Weak Pull-up                                  sensitive".

As shown in Table 3, not all input sections imple-     Push-Pull/OD Output
ment a Weak Pull-up. This means that the pull-up
must be connected externally when the pin is not       The output buffer can be programmed as push-
used or programmed as bidirectional.                   pull or open-drain: attention must be paid to the
                                                       fact that the open-drain option corresponds only to
TTL/CMOS Input                                         a disabling of P-channel MOS transistor of the
                                                       buffer itself: it is still present and physically con-
For all those port bits where no input schmitt trig-   nected to the pin. Consequently it is not possible to
ger is implemented, it is always possible to pro-      increase the output voltage on the pin over
gram the input level as TTL or CMOS compatible         VDD+0.3 Volt, to avoid direct junction biasing.
by programming the relevant PxC2.n control bit.
Refer I/O Ports Chapter to the section titled "Input/  Pure Open-Drain Output
Output Bit Configuration".
                                                       The user can increase the voltage on an I/O pin
Schmitt Trigger Input                                  over VDD+0.3 Volt where the P-channel MOS tran-
                                                       sistor is physically absent: this is allowed on all
Two different kinds of Schmitt Trigger circuitries     "Pure Open Drain" pins. In this case, the push-pull
are implemented: Standard and High Hysteresis.         option is not available and any weak pull-up must
Standard Schmitt Trigger is widely used (see Ta-       be implemented externally.

Table 3. I/O Port Characteristics

                    Input                 Output                  Weak Pull-Up  Reset State

Port 0[7:0]         TTL/CMOS              Push-Pull/OD            No            Bidirectional

Port 1[7:3]         TTL/CMOS              Push-Pull/OD            Yes           Bidirectional WPU
                                                                  No            Bidirectional
Port 1[2:0]         TTL/CMOS              Push-Pull/OD
                                                                  Yes           Input
Port 2[1:0]         Schmitt trigger       Push-Pull/OD            No            Input CMOS
Port 2[3:2]         TTL/CMOS              Pure OD                 Yes           Input
Port 2[5:4]         Schmitt trigger       Push-Pull/OD            Yes           Input CMOS

Port 2[7:6]         TTL/CMOS              Push-Pull/OD            Yes           Input
Port 3[2:0] 1)      Schmitt trigger       Push-Pull/OD            Yes           Input CMOS
                                                                  Yes           Input
Port 3.3            TTL/CMOS              Push-Pull/OD
Port 3[7:4]         Schmitt trigger       Push-Pull/OD            No            Input
                                                                  Yes           Bidirectional WPU
Port 4.0, Port 4.4  Schmitt trigger       Push-Pull/OD            Yes           Input CMOS
Port 4.1            Schmitt trigger       Push-Pull/OD            Yes           Input
                                                                  No            Input
Port 4.2, Port 4.5  TTL/CMOS              Push-Pull/OD
Port 4.3                                                          No            Input
Port 4[7:6]         Schmitt trigger       Push-Pull/OD            Yes           Input CMOS

                    High hysteresis Schmitt trigger Pure OD       Yes           Input
                                                                  Yes           Input
Port 5[2:0], Port 5[7:4] Schmitt trigger  Push-Pull/OD            Yes           Input

Port 5.3            TTL/CMOS              Push-Pull/OD            Yes           Input

Port 6[3:0]         Schmitt trigger       Push-Pull/OD            Yes           Input
                                                                  Yes           Bidirectional WPU
Port 6[5:4]         High hysteresis Schmitt trigger Push-Pull/OD
Port 6[7:6] 1)                                                    Yes           Bidirectional WPU
                    Schmitt trigger       Push-Pull/OD

Port 7[7:0]         Schmitt trigger       Push-Pull/OD

Port 8[1:0]         Schmitt trigger       Push-Pull/OD
Port 8[7:2]         Schmitt trigger       Push-Pull/OD

Port 9[7:0]         Schmitt trigger       Push-Pull/OD

Legend: WPU = Weak Pull-Up, OD = Open Drain.

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ST92F124/F150/F250 - GENERAL DESCRIPTION

Note 1: Port 3.0 and Port6 [7:6] present on ST92F250 version only.

How to Configure the I/O Ports                        Example 1: SCI-M input

To configure the I/O ports, use the information in    AF: SIN, Port: P5.2. Schmitt Trigger input.
Table 3, Table 4 and the Port Bit Configuration Ta-
ble in the I/O Ports Chapter (See page 153).          Write the port configuration bits:

Input Note = the hardware characteristics fixed for   P5C2.2=1
each port line in Table 3.                            P5C1.2=0
                                                      P5C0.2 =1
If Input note = TTL/CMOS, either TTL or CMOS
  input level can be selected by software.            Enable the SCI peripheral by software as de-
                                                      scribed in the SCI chapter.
If Input note = Schmitt trigger, selecting CMOS
  or TTL input by software has no effect, the input   Example 2: SCI-M output
  will always be Schmitt Trigger.
                                                      AF: SOUT, Port: P5.3, Push-Pull/OD output.
Alternate Functions (AF) = More than one AF
cannot be assigned to an I/O pin at the same time:    Write the port configuration bits (for AF OUT PP):

An alternate function can be selected as follows.     P5C2.3=0
                                                      P5C1.3=1
AF Inputs:                                            P5C0.3 =1

AF is selected implicitly by enabling the corre-    Example 3: External Memory I/O
  sponding peripheral. Exception to this are ADC
  inputs which must be explicitly selected as AF in-  AF: A0/D0, Port : P0.0, Input Note: TTL/CMOS in-
  put by software.                                    put.

AF Outputs or Bidirectional Lines:                    Write the port configuration bits:

In the case of Outputs or I/Os, AF is selected ex-  P0C2.0=1
  plicitly by software.                               P0C1.0=1
                                                      P0C0.0 =1

                                                      Example 4: Analog input

                                                      AF: AIN8, Port : 7.0, Analog input.

                                                      Write the port configuration bits:

                                                      P7C2.0=1
                                                      P7C1.0=1
                                                      P7C0.0 =1

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1.5 Alternate Functions for I/O Ports
All the ports in the following table are useable for general purpose I/O (input, output or bidirectional).

Table 4. I/O Port Alternate Functions

Port                   Pin No.                Alternate Functions
Name    LQFP64 PQFP100 LQFP100
P0.0
        -   57  54                     A0/D0   I/O Address/Data bit 0
P0.1
        35  -   -                      AIN01)  I Analog Data Input 0
P0.2
        -   58  55                     A1/D1   I/O Address/Data bit 1
P0.3
        36  -   -                      AIN11)  I Analog Data Input 1
P0.4
        -   59  56                     A2/D2   I/O Address/Data bit 2
P0.5
        37  -   -                      AIN21)  I Analog Data Input 2
P0.6
        -   60  57                     A3/D3   I/O Address/Data bit 3
P0.7
        38  -   -                      AIN31)  I Analog Data Input 3
P1.0
        -   61  58                     A4/D4   I/O Address/Data bit 4
P1.1
        39  -   -                      AIN41)  I Analog Data Input 4
P1.2
        -   62  59                     A5/D5   I/O Address/Data bit 5
P1.3
P1.4    40  -   -                      AIN51)  I Analog Data Input 5
P1.5
P1.6    -   63  60                     A6/D6   I/O Address/Data bit 6
P1.7
P2.0    41  -   -                      AIN61)  I Analog Data Input 6
P2.1
P2.2    -   66  63                     A7/D7   I/O Address/Data bit 7
P2.3
P2.4    42  -   -                      AIN71)  I Analog Data Input 7

        -   45  42 A8                          I/O Address bit 8

        30  -   -                      ICAPA01) I Ext. Timer 0 - Input Capture A

                                       OCMPA01) O Ext. Timer 0 - Output Compare A

        -   46  43 A9                          I/O Address bit 9

        31  -   -                      ICAPA11) I Ext. Timer 1- Input Capture A

                                       OCMPA11) O Ext. Timer 1- Output Compare A

        -   47  44 A10                         I/O Address bit 10

        32  -   -                      ICAPB11) I Ext. Timer 1- Input Capture B

                                       ICAPB01) I Ext. Timer 0- Input Capture B

        -   48  45 A11                         I/O Address bit 11

        -   51  48 A12                         I/O Address bit 12

        -   52  49 A13                         I/O Address bit 13

        -   53  50 A14                         I/O Address bit 14

        -   54  51 A15                         I/O Address bit 15

        18  33  30 TINPA0 I Multifunction Timer 0 - Input A

        19  34  31 TINPB0 I Multifunction Timer 0 - Input B

        20  35  32 TOUTA0 O Multifunction Timer 0 - Output A

        21  36  33 TOUTB0 O Multifunction Timer 0 - Output B

        22  37  34 TINPA1 I Multifunction Timer 1 - Input A

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                                          ST92F124/F150/F250 - GENERAL DESCRIPTION

  Port                   Pin No.          Alternate Functions
Name     LQFP64 PQFP100 LQFP100
P2.5
P2.6    23  38     35 TINPB1 I Multifunction Timer 1 - Input B
P2.7
P3.0 2)  24  39     36 TOUTA1 O Multifunction Timer 1 - Output A
P3.1
P3.2    25  40     37 TOUTB1 O Multifunction Timer 1 - Output B
P3.3
P3.4    -   73     70
P3.5
P3.6    -   24     21 ICAPB0 I Ext. Timer 0 - Input Capture B

P3.7    -   25     22            ICAPA0 I Ext. Timer 0 - Input Capture A

P4.0                             OCMPA0 O Ext. Timer 0 - Output Compare A
P4.1
P4.2    -   26     23 OCMPB0 O Ext. Timer 0 - Output Compare B
P4.3
         -   27     24            EXTCLK0 I Ext. Timer 0 - Input Clock
P4.4
                                  SS      I SPI - Slave Select
P4.5
P4.6    14  28     25 MISO               I/O SPI - Master Input/Slave Output Data
P4.7
         15  29     26 MOSI               I/O SPI - Master Output/Slave Input Data
P5.0
                                  SCK     I SPI - Serial Input Clock
P5.1
         16  30     27 WKUP0 I Wake-up Line 0
P5.2
                                  SCK     O SPI - Serial Output Clock
P5.3
         -   14 11                ICAPA1 I Ext. Timer 1 - Input Capture A

         -   15     12 CLOCK2 O CLOCK2 internal signal

         -   16     13 OCMPA1 O Ext. Timer 1 - Output Compare A

         -   19     16            ICAPB1 I Ext. Timer 1 - Input Capture B

                                  OCMPB1 O Ext. Timer 1 - Output Compare B

         -   20     17            EXTCLK1 I Ext. Timer 1 - Input Clock

                                  WKUP4 I Wake-up Line 4

         10  21                EXTRG I ADC Ext. Trigger
                    18

                               STOUT O Standard Timer Output

         11  22     19 SDA0               I/O I2C 0 Data

         12  23                   WKUP1 I Wake-up Line 1
                    20
                               SCL0       I/O I2C 0 Clock

                                  WAIT    I External Wait Request

         1   6      3             WKUP5 I Wake-up Line 5

                                  TX0 2)  O CAN 0 output

                                  WKUP6 I Wake-up Line 6

         2   7      4             RX0 2)  I CAN 0 input

                                  WDOUT O Watchdog Timer Output

         3   8      5             SIN0    I SCI-M - Serial Data Input

                                  WKUP2 I Wake-up Line 2

         4   9      6             WDIN    I Watchdog Timer Input

                                  SOUT    O SCI-M - Serial Data Output

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ST92F124/F150/F250 - GENERAL DESCRIPTION

Port                   Pin No.           Alternate Functions
Name    LQFP64 PQFP100 LQFP100
P5.4
P5.5   5   10  7                TXCLK   I SCI-M - Transmit Clock Input
P5.6
P5.7                            CLKOUT O SCI-M - Clock Output

P6.0   6   11  8                RXCLK   I SCI-M - Receive Clock Input

P6.1                            WKUP7 I Wake-up Line 7

P6.2   7   12  9                DCD     I SCI-M - Data Carrier Detect

P6.3                            WKUP8 I Wake-up Line 8
P6.4
P6.5   8   13  10               WKUP9 I Wake-up Line 9
P6.62)
P6.72)                           RTS     O SCI-M - Request To Send
P7.0
P7.1                            INT0    I External Interrupt 0
P7.2
P7.3   43  67  64 INT1                  I External Interrupt 1
P7.4
P7.5                            CLOCK2/8 O CLOCK2 divided by 8
P7.6
P7.7   -   68  65               INT6    I External Interrupt 6

                                 RW      O Read/Write

                                 INT2    I External Interrupt 2

        44  69  66 INT4                  I External Interrupt 4

                                 DS2     O Data Strobe 2

        45  70             INT3          I External Interrupt 3
                67                       I External Interrupt 5

                           INT5

        46  71  68 NMI                   I Non Maskable Interrupt

                                 WKUP10 I Wake-up Line 10

        47  72  69               VPWI2)  I JBLPD input

                                 INTCLK O Internal Main Clock

        -   49  46

        -   50  47

        51  84             AIN8          I Analog Data Input 8
                81                       I Clock Alternative Source

                           CK_AF

        52  85  82 AIN9                  I Analog Data Input 9

        53  86  83 AIN10                 I Analog Data Input 10

        54  87  84 AIN11                 I Analog Data Input 11

        55  88  85               WKUP3 I Wake-up Line 3

                                 AIN12   I Analog Data Input 12

        56  89  86               AIN13   I Analog Data Input 13

                                 WKUP11 I Wake-up Line 11

        57  90  87               AIN14   I Analog Data Input14

                                 WKUP12 I Wake-up Line 12

        58  91  88               AIN15   I Analog Data Input 15

                                 WKUP13 I Wake-up Line 13

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                                       ST92F124/F150/F250 - GENERAL DESCRIPTION

Port     Pin No.                                                     Alternate Functions
Name
       LQFP64 PQFP100 LQFP100                        I Analog Data Input 0
P8.0                                                 I Wake-up Line 14
       -  74       71          AIN0                  I Analog Data Input 1
P8.1                                                 I Wake-up Line 15
                               WKUP14                I Analog Data Input 2
P8.2                                                 I Analog Data Input 3
P8.3   -  75       72          AIN1                  I Analog Data Input 4
P8.4                                                 I Analog Data Input 5
P8.5                           WKUP15                I Analog Data Input 6
P8.6                                                 I Analog Data Input 7
P8.7   -  76       73 AIN2                           I SCI-A Receive Data Input
P9.0                                                O SCI-A Transmit Data Output
P9.1   -  77       74 AIN3                          O Address bit 16
P9.2                                                O Address bit 17
       -  78       75 AIN4                          I/O IC 1 Data
P9.3                                                O Address bit 18
       -  79       76 AIN5                          I/O IC 1 Clock
P9.4                                                O Address bit 19
       -  80       77 AIN6                          O Address bit 20
P9.5                                                O Address bit 21
P9.6   -  81       78 AIN7
P9.7
       -  98       95          RDI2)

       -  99       96          TDO2)

       -  100      97 A16

       -  1        98          A17 3)

                               SDA12)

       -  2        99          A18 3)

                               SCL12)

       -  3        100 A19

       -  4        1           A20

       -  5        2           A21

Note1: The ST92F150-EMU2 emulator does not          Note 2: Available on some devices only.
emulate ADC channels from AIN0 to AIN7 and ex-
tended function timers because they are not imple-  Note 3: For the ST92F250 device, since A[18:17]
mented on the emulator chip. See also Section       share the same pins as SDA1 and SCL1 of IC_1,
13.8 on page 423.                                   these address bits are not available when the
                                                    IC_1 is in use (when I2CCR.PE bit is set).

                                                                                           29/429

                                                                                               9
ST92F124/F150/F250 - GENERAL DESCRIPTION

1.6 OPERATING MODES                                  agement Unit paragraphs in the following for the
                                                     details. The difference with the HALT mode con-
To optimize the performance versus the power         sists in the way the CPU exits this state: when the
consumption of the device, the ST92F124/F150/        STOP is executed, the status of the registers is re-
F250 supports different operating modes that can     corded, and when the system exits from the STOP
be dynamically selected depending on the per-        mode the CPU continues the execution with the
formance and functionality requirements of the ap-   same status, without a system reset.
plication at a given moment.
                                                     When the MCU enters STOP mode the Watchdog
RUN MODE: This is the full speed execution mode      stops counting. After the MCU exits from STOP
with CPU and peripherals running at the maximum      mode, the Watchdog resumes counting from
clock speed delivered by the Phase Locked Loop       where it left off.
(PLL) of the Clock Control Unit (CCU).
                                                     When the MCU exits from STOP mode, the oscil-
SLOW MODE: Power consumption can be signifi-         lator, which was sleeping too, requires about 5 ms
cantly reduced by running the CPU and the pe-        to restart working properly (at a 4 MHz oscillator
ripherals at reduced clock speed using the CPU       frequency). An internal counter is present to guar-
Prescaler and CCU Clock Divider.                     antee that all operations after exiting STOP Mode,
                                                     take place with the clock stabilised.
WAIT FOR INTERRUPT MODE: The Wait For In-
terrupt (WFI) instruction suspends program exe-      The counter is active only when the oscillation has
cution until an interrupt request is acknowledged.   already taken place. This means that 1-2 ms must
During WFI, the CPU clock is halted while the pe-    be added to take into account the first phase of the
ripheral and interrupt controller keep running at a  oscillator restart.
frequency depending on the CCU programming.
                                                     In STOP mode, the oscillator is stopped. There-
LOW POWER WAIT FOR INTERRUPT MODE:                   fore, if the PLL is used to provide the CPU clock
Combining SLOW mode and Wait For Interrupt           before entering STOP mode, it will have to be se-
mode it is possible to reduce the power consump-     lected again when the MCU exits STOP mode.
tion by more than 80%.
                                                     HALT MODE: When executing the HALT instruc-
STOP MODE: When the STOP is requested by             tion, and if the Watchdog is not enabled, the CPU
executing the STOP bit writing sequence (see         and its peripherals stop operating and the status of
dedicated section on Wake-up Management Unit         the machine remains frozen (the clock is also
paragraph), and if NMI is kept low, the CPU and      stopped). A reset is necessary to exit from Halt
the peripherals stop operating. Operations resume    mode.
after a wake-up line is activated (16 wake-up lines
plus NMI pin). See the RCCU and Wake-up Man-

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9
                                  ST92F124/F150/F250 - DEVICE ARCHITECTURE

2 DEVICE ARCHITECTURE

2.1 CORE ARCHITECTURE

The ST9 Core or Central Processing Unit (CPU)            which hold data and control bits for the on-chip
features a highly optimised instruction set, capable     peripherals and I/Os.
of handling bit, byte (8-bit) and word (16-bit) data,
as well as BCD and Boolean formats; 14 address-         A single linear memory space accommodating
ing modes are available.                                 both program and data. All of the physically sep-
                                                         arate memory areas, including the internal ROM,
Four independent buses are controlled by the             internal RAM and external memory are mapped
Core: a 16-bit Memory bus, an 8-bit Register data        in this common address space. The total ad-
bus, an 8-bit Register address bus and a 6-bit In-       dressable memory space of 4 Mbytes (limited by
terrupt/DMA bus which connects the interrupt and         the size of on-chip memory and the number of
DMA controllers in the on-chip peripherals with the      external address pins) is arranged as 64 seg-
Core.                                                    ments of 64 Kbytes. Each segment is further
                                                         subdivided into four pages of 16 Kbytes, as illus-
This multiple bus architecture affords a high de-        trated in Figure 18. A Memory Management Unit
gree of pipelining and parallel operation, thus mak-     uses a set of pointer registers to address a 22-bit
ing the ST9 family devices highly efficient, both for    memory field using 16-bit address-based instruc-
numerical calculation, data handling and with re-        tions.
gard to communication with on-chip peripheral re-
sources.                                               2.2.1 Register File

2.2 MEMORY SPACES                                      The Register File consists of (see Figure 19):

There are two separate memory spaces:                   224 general purpose registers (Group 0 to D,
                                                         registers R0 to R223)
The Register File, which comprises 240 8-bit
  registers, arranged as 15 groups (Group 0 to E),      6 system registers in the System Group (Group
  each containing sixteen 8-bit registers plus up to     E, registers R224 to R239)
  64 pages of 16 registers mapped in Group F,
                                                       Up to 64 pages, depending on device configura-
                                                         tion, each containing up to 16 registers, mapped
                                                         to Group F (R240 to R255), see Figure 20.

Figure 18. Single Program and Data Memory Address Space

                       Address                             Data                Code
                                                                         64K Segments
                         3FFFFFh                       16K Pages
                                                                                   63
                         3F0000h                                    255
                         3EFFFFh                                    254            62
                                                                    253
                         3E0000h                                    252
                                                                    251
                                                                    250
                                                                    249
                                                                    248
                                                                    247

up to 4 Mbytes

                       21FFFFh    Reserved             135
                                                       134
                                                                         33
                                                       133
                       210000h                         132

                       20FFFFh

                       02FFFFh                         11

                       020000h                         10                2
                       01FFFFh                          9
                       010000h
                       00FFFFh                         8
                       000000h
                                                       7

                                                       6                 1
                                                       5

                                                       4

                                                       3

                                                       2                 0
                                                       1

                                                       0

                                                                                       31/429

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ST92F124/F150/F250 - DEVICE ARCHITECTURE

MEMORY SPACES (Cont'd)                               Figure 20. Page Pointer for Group F mapping
Figure 19. Register Groups

                                                                    PAGE 63

255                                      UP TO
240 F PAGED REGISTERS                 64 PAGES

239     E SYSTEM REGISTERS                 224                   PAGE 5
224                                    GENERAL             PAGE 0
                                       PURPOSE
223 D                                 REGISTERS      R255

        C                                  VA00432

        B

        A                                            R240

        9

        8                                            R234  PAGE POINTER
                                                     R224
        7

        6

        5

        4

        3

        2

        1

        0                   15

0                           0                        R0                        VA00433

Figure 21. Addressing the Register File

                 REGISTER FILE

        255

        240 F PAGED REGISTERS
        239
        224   E SYSTEM REGISTERS

        223 D

              C                                            GROUP D

                                         R195                            R207

              B                          (R0C3h)

              A

              9                       (1100) (0011)

              8

              7                                                                     GROUP C
                                                                         R195
              6                                                          R192

              5

              4

              3                                            GROUP B

              2

              1

              0                   15

           0                      0

                                                                               VR000118

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ST92F124/F150/F250 - DEVICE ARCHITECTURE

MEMORY SPACES (Cont'd)                                 Therefore if the Page Pointer, R234, is set to 5, the
                                                       instructions:
2.2.2 Register Addressing
                                                       spp #5
Register File registers, including Group F paged       ld R242, r4
registers (but excluding Group D), may be ad-
dressed explicitly by means of a decimal, hexa-        will load the contents of working register r4 into the
decimal or binary address; thus R231, RE7h and         third register of page 5 (R242).
R11100111b represent the same register (see
Figure 21). Group D registers can only be ad-          These paged registers hold data and control infor-
dressed in Working Register mode.                      mation relating to the on-chip peripherals, each
                                                       peripheral always being associated with the same
Note that an upper case "R" is used to denote this     pages and registers to ensure code compatibility
direct addressing mode.                                between ST9 devices. The number of these regis-
                                                       ters therefore depends on the peripherals which
Working Registers                                      are present in the specific ST9 family device. In
                                                       other words, pages only exist if the relevant pe-
Certain types of instruction require that registers    ripheral is present.
be specified in the form "rx", where x is in the
range 0 to 15: these are known as Working Regis-       Table 5. Register File Organization
ters.
                                                         Hex.   Decimal  Function            Register
Note that a lower case "r" is used to denote this in-  Address  Address    Paged            File Group
direct addressing mode.
                                                        F0-FF   240-255  Registers            Group F
Two addressing schemes are available: a single                            System
group of 16 working registers, or two separately        E0-EF   224-239  Registers           Group E
mapped groups, each consisting of 8 working reg-
isters. These groups may be mapped starting at          D0-DF   208-223   General            Group D
any 8 or 16 byte boundary in the register file by       C0-CF   192-207  Purpose             Group C
means of dedicated pointer registers. This tech-        B0-BF   176-191  Registers           Group B
nique is described in more detail in Section 2.3.3      A0-AF   160-175                      Group A
Register Pointing Techniques, and illustrated in         90-9F  144-159                       Group 9
Figure 22 and in Figure 23.                              80-8F  128-143                       Group 8
                                                         70-7F  112-127                       Group 7
System Registers                                         60-6F   96-111                       Group 6
                                                         50-5F                                Group 5
The 16 registers in Group E (R224 to R239) are           40-4F    80-95                       Group 4
System registers and may be addressed using any          30-3F    64-79                       Group 3
of the register addressing modes. These registers        20-2F    48-63                       Group 2
are described in greater detail in Section 2.3 SYS-      10-1F    32-47                       Group 1
TEM REGISTERS.                                           00-0F    16-31                       Group 0
                                                                  00-15
Paged Registers

Up to 64 pages, each containing 16 registers, may
be mapped to Group F. These are addressed us-
ing any register addressing mode, in conjunction
with the Page Pointer register, R234, which is one
of the System registers. This register selects the
page to be mapped to Group F and, once set,
does not need to be changed if two or more regis-
ters on the same page are to be addressed in suc-
cession.

                                                                                            33/429

                                                                                                9
ST92F124/F150/F250 - DEVICE ARCHITECTURE

2.3 SYSTEM REGISTERS                                    Note: If an MFT is not included in the ST9 device,
                                                        then this bit has no effect.
The System registers are listed in Table 6. They
are used to perform all the important system set-       Bit 6 = TLIP: Top Level Interrupt Pending.
tings. Their purpose is described in the following      This bit is set by hardware when a Top Level Inter-
pages. Refer to the chapter dealing with I/O for a      rupt Request is recognized. This bit can also be
description of the PORT[5:0] Data registers.            set by software to simulate a Top Level Interrupt
                                                        Request.
Table 6. System Registers (Group E)                     0: No Top Level Interrupt pending
                                                        1: Top Level Interrupt pending
R239 (EFh)                       SSPLR
R238 (EEh)                       SSPHR                  Bit 5 = TLI: Top Level Interrupt bit.
R237 (EDh)                       USPLR                  0: Top Level Interrupt is acknowledged depending
R236 (ECh)                       USPHR
R235 (EBh)               MODE REGISTER                     on the TLNM bit in the NICR Register.
R234 (EAh)         PAGE POINTER REGISTER                1: Top Level Interrupt is acknowledged depending
R233 (E9h)            REGISTER POINTER 1
R232 (E8h)            REGISTER POINTER 0                   on the IEN and TLNM bits in the NICR Register
R231 (E7h)                FLAG REGISTER                    (described in the Interrupt chapter).
R230 (E6h)          CENTRAL INT. CNTL REG
R229 (E5h)              PORT5 DATA REG.                 Bit 4 = IEN: Interrupt Enable .
R228 (E4h)              PORT4 DATA REG.                 This bit is cleared by interrupt acknowledgement,
R227 (E3h)              PORT3 DATA REG.                 and set by interrupt return (iret). IEN is modified
R226 (E2h)              PORT2 DATA REG.                 implicitly by iret, ei and di instructions or by an
R225 (E1h)              PORT1 DATA REG.                 interrupt acknowledge cycle. It can also be explic-
R224 (E0h)              PORT0 DATA REG.                 itly written by the user, but only when no interrupt
                                                        is pending. Therefore, the user should execute a
2.3.1 Central Interrupt Control Register                di instruction (or guarantee by other means that
                                                        no interrupt request can arrive) before any write
Please refer to the "INTERRUPT" chapter for a de-       operation to the CICR register.
tailed description of the ST9 interrupt philosophy.     0: Disable all interrupts except Top Level Interrupt.
                                                        1: Enable Interrupts
CENTRAL INTERRUPT CONTROL REGISTER
(CICR)                                                  Bit 3 = IAM: Interrupt Arbitration Mode.
R230 - Read/Write                                       This bit is set and cleared by software to select the
Register Group: E (System)                              arbitration mode.
Reset Value: 1000 0111 (87h)                            0: Concurrent Mode
                                                        1: Nested Mode.
7                                          0
                                                        Bits 2:0 = CPL[2:0]: Current Priority Level.
GCE     TLIP  TLI  IEN  IAM CPL2 CPL1 CPL0              These three bits record the priority level of the rou-
  N                                                     tine currently running (i.e. the Current Priority Lev-
                                                        el, CPL). The highest priority level is represented
Bit 7 = GCEN: Global Counter Enable.                    by 000, and the lowest by 111. The CPL bits can
This bit is the Global Counter Enable of the Multi-     be set by hardware or software and provide the
function Timers. The GCEN bit is ANDed with the         reference according to which subsequent inter-
CE bit in the TCR Register (only in devices featur-     rupts are either left pending or are allowed to inter-
ing the MFT Multifunction Timer) in order to enable     rupt the current interrupt service routine. When the
the Timers when both bits are set. This bit is set af-  current interrupt is replaced by one of a higher pri-
ter the Reset cycle.                                    ority, the current priority value is automatically
                                                        stored until required in the NICR register.

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                ST92F124/F150/F250 - DEVICE ARCHITECTURE

SYSTEM REGISTERS (Cont'd)                                 decw),
                                                       Test (tm, tmw, tcm, tcmw, btset).
2.3.2 Flag Register                                    In most cases, the Zero flag is set when the contents
                                                       of the register being used as an accumulator be-
The Flag Register contains 8 flags which indicate      come zero, following one of the above operations.
the CPU status. During an interrupt, the flag regis-
ter is automatically stored in the system stack area   Bit 5 = S: Sign Flag.
and recalled at the end of the interrupt service rou-  The Sign flag is affected by the same instructions
tine, thus returning the CPU to its original status.   as the Zero flag.
                                                       The Sign flag is set when bit 7 (for a byte opera-
This occurs for all interrupts and, when operating     tion) or bit 15 (for a word operation) of the register
in nested mode, up to seven versions of the flag       used as an accumulator is one.
register may be stored.
                                                       Bit 4 = V: Overflow Flag.
FLAG REGISTER (FLAGR)                                  The Overflow flag is affected by the same instruc-
R231- Read/Write                                       tions as the Zero and Sign flags.
Register Group: E (System)                             When set, the Overflow flag indicates that a two's-
Reset value: 0000 0000 (00h)                           complement number, in a result register, is in er-
                                                       ror, since it has exceeded the largest (or is less
7               0                                      than the smallest), number that can be represent-
                                                       ed in two's-complement notation.
C  Z  S V DA H  - DP
                                                       Bit 3 = DA: Decimal Adjust Flag.
Bit 7 = C: Carry Flag.                                 The DA flag is used for BCD arithmetic. Since the
The carry flag is affected by:                         algorithm for correcting BCD operations is differ-
                                                       ent for addition and subtraction, this flag is used to
   Addition (add, addw, adc, adcw),                    specify which type of instruction was executed
   Subtraction (sub, subw, sbc, sbcw),                 last, so that the subsequent Decimal Adjust (da)
   Compare (cp, cpw),                                  operation can perform its function correctly. The
   Shift Right Arithmetic (sra, sraw),                 DA flag cannot normally be used as a test condi-
   Shift Left Arithmetic (sla, slaw),                  tion by the programmer.
   Swap Nibbles (swap),
   Rotate (rrc, rrcw, rlc, rlcw, ror,                  Bit 2 = H: Half Carry Flag.
   rol),                                               The H flag indicates a carry out of (or a borrow in-
   Decimal Adjust (da),                                to) bit 3, as the result of adding or subtracting two
   Multiply and Divide (mul, div, divws).              8-bit bytes, each representing two BCD digits. The
                                                       H flag is used by the Decimal Adjust (da) instruc-
When set, it generally indicates a carry out of the    tion to convert the binary result of a previous addi-
most significant bit position of the register being    tion or subtraction into the correct BCD result. Like
used as an accumulator (bit 7 for byte operations      the DA flag, this flag is not normally accessed by
and bit 15 for word operations).                       the user.

The carry flag can be set by the Set Carry Flag        Bit 1 = Reserved bit (must be 0).
(scf) instruction, cleared by the Reset Carry Flag
(rcf) instruction, and complemented by the Com-        Bit 0 = DP: Data/Program Memory Flag.
plement Carry Flag (ccf) instruction.                  This bit indicates the memory area addressed. Its
                                                       value is affected by the Set Data Memory (sdm)
Bit 6 = Z: Zero Flag. The Zero flag is affected by:    and Set Program Memory (spm) instructions. Re-
   Addition (add, addw, adc, adcw),                    fer to the Memory Management Unit for further de-
   Subtraction (sub, subw, sbc, sbcw),                 tails.
   Compare (cp, cpw),
   Shift Right Arithmetic (sra, sraw),
   Shift Left Arithmetic (sla, slaw),
   Swap Nibbles (swap),
   Rotate (rrc, rrcw, rlc, rlcw, ror,
   rol),
   Decimal Adjust (da),
   Multiply and Divide (mul, div, divws),
   Logical (and, andw, or, orw, xor,
   xorw, cpl),
   Increment and Decrement (inc, incw, dec,

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ST92F124/F150/F250 - DEVICE ARCHITECTURE

SYSTEM REGISTERS (Cont'd)                              specifies the location of the lower 8-register block,
                                                       while the srp0 and srp1 instructions automatical-
If the bit is set, data is accessed using the Data     ly select the twin 8-register group mode and spec-
Pointers (DPRs registers), otherwise it is pointed     ify the locations of each 8-register block.
to by the Code Pointer (CSR register); therefore,
the user initialization routine must include a Sdm     There is no limitation on the order or position of
instruction. Note that code is always pointed to by    these register groups, other than that they must
the Code Pointer (CSR).                                start on an 8-register boundary in twin 8-register
                                                       mode, or on a 16-register boundary in single 16-
Note: In the current ST9 devices, the DP flag is       register mode.
only for compatibility with software developed for
the first generation of ST9 devices. With the single   The block number should always be an even
memory addressing space, its use is now redun-         number in single 16-register mode. The 16-regis-
dant. It must be kept to 1 with a Sdm instruction at   ter group will always start at the block whose
the beginning of the program to ensure a normal        number is the nearest even number equal to or
use of the different memory pointers.                  lower than the block number specified in the srp
                                                       instruction. Avoid using odd block numbers, since
2.3.3 Register Pointing Techniques                     this can be confusing if twin mode is subsequently
                                                       selected.
Two registers within the System register group,
are used as pointers to the working registers. Reg-    Thus:
ister Pointer 0 (R232) may be used on its own as a
single pointer to a 16-register working space, or in   srp #3 will be interpreted as srp #2 and will al-
conjunction with Register Pointer 1 (R233), to         low using R16 ..R31 as r0 .. r15.
point to two separate 8-register spaces.
                                                       In single 16-register mode, the working registers
For the purpose of register pointing, the 16 register  are referred to as r0 to r15. In twin 8-register
groups of the register file are subdivided into 32 8-  mode, registers r0 to r7 are in the block pointed
register blocks. The values specified with the Set     to by RP0 (by means of the srp0 instruction),
Register Pointer instructions refer to the blocks to   while registers r8 to r15 are in the block pointed
be pointed to in twin 8-register mode, or to the low-  to by RP1 (by means of the srp1 instruction).
er 8-register block location in single 16-register
mode.                                                  Caution: Group D registers can only be accessed
                                                       as working registers using the Register Pointers,
The Set Register Pointer instructions srp, srp0        or by means of the Stack Pointers. They cannot be
and srp1 automatically inform the CPU whether          addressed explicitly in the form "Rxxx".
the Register File is to operate in single 16-register
mode or in twin 8-register mode. The srp instruc-
tion selects the single 16-register group mode and

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                              ST92F124/F150/F250 - DEVICE ARCHITECTURE

SYSTEM REGISTERS (Cont'd)                               POINTER 1 REGISTER (RP1)
                                                        R233 - Read/Write
POINTER 0 REGISTER (RP0)                                Register Group: E (System)
R232 - Read/Write                                       Reset Value: xxxx xx00 (xxh)
Register Group: E (System)
Reset Value: xxxx xx00 (xxh)

7                             0                         7                             0

RG4 RG3 RG2 RG1 RG0 RPS 0     0                         RG4 RG3 RG2 RG1 RG0 RPS 0     0

Bits 7:3 = RG[4:0]: Register Group number.              This register is only used in the twin register point-
These bits contain the number (in the range 0 to        ing mode. When using the single register pointing
31) of the register block specified in the srp0 or      mode, or when using only one of the twin register
srp instructions. In single 16-register mode the        groups, the RP1 register must be considered as
number indicates the lower of the two 8-register        RESERVED and may NOT be used as a general
blocks to which the 16 working registers are to be      purpose register.
mapped, while in twin 8-register mode it indicates
the 8-register block to which r0 to r7 are to be        Bits 7:3 = RG[4:0]: Register Group number.
mapped.                                                 These bits contain the number (in the range 0 to
                                                        31) of the 8-register block specified in the srp1 in-
Bit 2 = RPS: Register Pointer Selector.                 struction, to which r8 to r15 are to be mapped.
This bit is set by the instructions srp0 and srp1 to
indicate that the twin register pointing mode is se-    Bit 2 = RPS: Register Pointer Selector.
lected. The bit is reset by the srp instruction to in-  This bit is set by the srp0 and srp1 instructions to
dicate that the single register pointing mode is se-    indicate that the twin register pointing mode is se-
lected.                                                 lected. The bit is reset by the srp instruction to in-
0: Single register pointing mode                        dicate that the single register pointing mode is se-
1: Twin register pointing mode                          lected.
                                                        0: Single register pointing mode
Bits 1:0: Reserved. Forced by hardware to zero.         1: Twin register pointing mode

                                                        Bits 1:0: Reserved. Forced by hardware to zero.

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ST92F124/F150/F250 - DEVICE ARCHITECTURE

SYSTEM REGISTERS (Cont'd)                              Figure 23. Pointing to two groups of 8 registers

Figure 22. Pointing to a single group of 16
registers

BLOCK                 REGISTER                           BLOCK                REGISTER
NUMBER                   GROUP                           NUMBER                  GROUP
                          REGISTER
               31             FILE                                      31        REGISTER
               30                                                       30            FILE
               29  F                                                    29
               28                                                       28  F               REGISTER
               27  E                                                    27
               26                   REGISTER                            26                  POINTER 0
               25  D                POINTER 0                           25
                                                       addressed by                                  &
                                       set by:           BLOCK 7
                                                                         9                  REGISTER
                                    srp #2                               8
                                                                         7                  POINTER 1
                                    instruction                          6
                                                                         5  E               set by:
                                      points to:                         4
                                                                         3                         srp0 #2
                                                                         2
                                                                         1                                         &
                                                                         0
                                                                                                   srp1 #7

                                                                            D
                                                                                                            instructions
                                                                                                               point to:

        9                                                                   4
                  4
                                                                               r15
        8
                                                                                            GROUP 3
        7
                  3                                                         3  r8

        6                                                                   2

        5                                                                   1  r7
                  2
                                    GROUP 1                                    r0           GROUP 1
        4
                            r15          addressed by                                                 addressed by
                                           BLOCK 2                                                       BLOCK 2
        3
                  1                                                         0

        2
                             r0

        1
                  0

        0

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                              ST92F124/F150/F250 - DEVICE ARCHITECTURE

SYSTEM REGISTERS (Cont'd)                               Management of the clock frequency,

2.3.4 Paged Registers                                    Enabling of Bus request and Wait signals when
                                                          interfacing to external memory.
Up to 64 pages, each containing 16 registers, may
be mapped to Group F. These paged registers             MODE REGISTER (MODER)
hold data and control information relating to the       R235 - Read/Write
on-chip peripherals, each peripheral always being       Register Group: E (System)
associated with the same pages and registers to         Reset value: 1110 0000 (E0h)
ensure code compatibility between ST9 devices.
The number of these registers depends on the pe-        7                             0
ripherals present in the specific ST9 device. In oth-
er words, pages only exist if the relevant peripher-    SSP USP DIV2 PRS2 PRS1 PRS0 BRQEN HIMP
al is present.
                                                        Bit 7 = SSP: System Stack Pointer.
The paged registers are addressed using the nor-        This bit selects an internal or external System
mal register addressing modes, in conjunction with      Stack area.
the Page Pointer register, R234, which is one of        0: External system stack area, in memory space.
the System registers. This register selects the         1: Internal system stack area, in the Register File
page to be mapped to Group F and, once set,
does not need to be changed if two or more regis-          (reset state).
ters on the same page are to be addressed in suc-
cession.                                                Bit 6 = USP: User Stack Pointer.
Thus the instructions:                                  This bit selects an internal or external User Stack
                                                        area.
spp #5                                                  0: External user stack area, in memory space.
ld R242, r4                                             1: Internal user stack area, in the Register File (re-

will load the contents of working register r4 into the     set state).
third register of page 5 (R242).
                                                        Bit 5 = DIV2: Crystal Oscillator Clock Divided by 2.
Warning: During an interrupt, the PPR register is       This bit controls the divide-by-2 circuit operating
not saved automatically in the stack. If needed, it     on the crystal oscillator clock (CLOCK1).
should be saved/restored by the user within the in-     0: Clock divided by 1
terrupt routine.                                        1: Clock divided by 2

PAGE POINTER REGISTER (PPR)                             Bits 4:2 = PRS[2:0]: CPUCLK Prescaler.
R234 - Read/Write                                       These bits load the prescaler division factor for the
Register Group: E (System)                              internal clock (INTCLK). The prescaler factor se-
Reset value: xxxx xx00 (xxh)                            lects the internal clock frequency, which can be di-
                                                        vided by a factor from 1 to 8. Refer to the Reset
7                             0                         and Clock Control chapter for further information.

PP5 PP4 PP3 PP2 PP1 PP0 0     0                         Bit 1 = BRQEN: Bus Request Enable.
                                                        0: External Memory Bus Request disabled
Bits 7:2 = PP[5:0]: Page Pointer.                       1: External Memory Bus Request enabled on
These bits contain the number (in the range 0 to
63) of the page specified in the spp instruction.          BREQ pin (where available).
Once the page pointer has been set, there is no
need to refresh it unless a different page is re-       Note: Disregard this bit if BREQ pin is not availa-
quired.                                                 ble.

Bits 1:0: Reserved. Forced by hardware to 0.            Bit 0 = HIMP: High Impedance Enable.
                                                        When a port is programmed as Address and Data
2.3.5 Mode Register                                     lines to interface external Memory, these lines and
The Mode Register allows control of the following       the Memory interface control lines (AS, DS, R/W)
operating parameters:                                   can be forced into the High Impedance state.
Selection of internal or external System and User     0: External memory interface lines in normal state
                                                        1: High Impedance state.
  Stack areas,

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ST92F124/F150/F250 - DEVICE ARCHITECTURE

Note: Setting the HIMP bit is recommended for          Subroutine Calls
noise reduction when only internal Memory is
used.                                                 When a call instruction is executed, only the PC
                                                      is pushed onto stack, whereas when a calls in-
If the memory access ports are declared as an ad-     struction (call segment) is executed, both the PC
dress AND as an I/O port (for example: P10... P14     and the Code Segment Register are pushed onto
= Address, and P15... P17 = I/O), the HIMP bit has    the System Stack.
no effect on the I/O lines.
                                                       Link Instruction
2.3.6 Stack Pointers
                                                      The link or linku instructions create a C lan-
Two separate, double-register stack pointers are      guage stack frame of user-defined length in the
available: the System Stack Pointer and the User      System or User Stack.
Stack Pointer, both of which can address registers
or memory.                                            All of the above conditions are associated with
                                                      their counterparts, such as return instructions,
The stack pointers point to the "bottom" of the       which pop the stored data items off the stack.
stacks which are filled using the push commands
and emptied using the pop commands. The stack         User Stack
pointer is automatically pre-decremented when
data is "pushed" in and post-incremented when         The User Stack provides a totally user-controlled
data is "popped" out.                                 stacking area.

The push and pop commands used to manage the          The User Stack Pointer consists of two registers,
System Stack may be addressed to the User             R236 and R237, which are both used for address-
Stack by adding the suffix "u". To use a stack in-    ing a stack in memory. When stacking in the Reg-
struction for a word, the suffix "w" is added. These  ister File, the User Stack Pointer High Register,
suffixes may be combined.                             R236, becomes redundant but must be consid-
                                                      ered as reserved.
When bytes (or words) are "popped" out from a
stack, the contents of the stack locations are un-    Stack Pointers
changed until fresh data is loaded. Thus, when
data is "popped" from a stack area, the stack con-    Both System and User stacks are pointed to by
tents remain unchanged.                               double-byte stack pointers. Stacks may be set up
                                                      in RAM or in the Register File. Only the lower byte
Note: Instructions such as: pushuw RR236 or           will be required if the stack is in the Register File.
pushw RR238, as well as the corresponding             The upper byte must then be considered as re-
pop instructions (where R236 & R237, and R238         served and must not be used as a general purpose
& R239 are themselves the user and system stack       register.
pointers respectively), must not be used, since the
pointer values are themselves automatically           The stack pointer registers are located in the Sys-
changed by the push or pop instruction, thus cor-     tem Group of the Register File, this is illustrated in
rupting their value.                                  Table 6.

System Stack                                          Stack Location

The System Stack is used for the temporary stor-      Care is necessary when managing stacks as there
age of system and/or control data, such as the        is no limit to stack sizes apart from the bottom of
Flag register and the Program counter.                any address space in which the stack is placed.
                                                      Consequently programmers are advised to use a
The following automatically push data onto the        stack pointer value as high as possible, particular-
System Stack:                                         ly when using the Register File as a stacking area.

Interrupts                                          Group D is a good location for a stack in the Reg-
                                                      ister File, since it is the highest available area. The
When entering an interrupt, the PC and the Flag       stacks may be located anywhere in the first 14
Register are pushed onto the System Stack. If the     groups of the Register File (internal stacks) or in
ENCSR bit in the EMR2 register is set, then the       RAM (external stacks).
Code Segment Register is also pushed onto the
System Stack.                                         Note. Stacks must not be located in the Paged
                                                      Register Group or in the System Register Group.

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SYSTEM REGISTERS (Cont'd)                      SYSTEM STACK POINTER HIGH REGISTER
                                               (SSPHR)
USER STACK POINTER HIGH REGISTER               R238 - Read/Write
(USPHR)                                        Register Group: E (System)
R236 - Read/Write                              Reset value: undefined
Register Group: E (System)
Reset value: undefined

7                                        0     7                                                  0

USP15 USP14 USP13 USP12 USP11 USP10 USP9 USP8  SSP15 SSP14 SSP13 SSP12 SSP11 SSP10 SSP9 SSP8

USER STACK POINTER LOW REGISTER                SYSTEM STACK POINTER LOW REGISTER
(USPLR)                                        (SSPLR)
R237 - Read/Write                              R239 - Read/Write
Register Group: E (System)                     Register Group: E (System)
Reset value: undefined                         Reset value: undefined

7                                        0     7                                                  0

USP7 USP6 USP5 USP4 USP3 USP2 USP1 USP0        SSP7 SSP6 SSP5 SSP4 SSP3 SSP2 SSP1 SSP0

Figure 24. Internal Stack Mode                 Figure 25. External Stack Mode

          REGISTER  STACK POINTER (LOW)              REGISTER  STACK POINTER (LOW)
              FILE          points to:                   FILE                 &

   F                                           F               STACK POINTER (HIGH)

   E                                           E                          point to:
                                                                                          MEMORY
            STACK
   D                                           D

                                                                               STACK

   4                                           4

   3                                           3

   2                                           2

   1                                           1

   0                                           0

                                                                                                  41/429

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ST92F124/F150/F250 - DEVICE ARCHITECTURE

2.4 MEMORY ORGANIZATION                             The mapping of the various memory areas (inter-
                                                    nal RAM or ROM, external memory) differs from
Code and data are accessed within the same line-    device to device. Each 64-Kbyte physical memory
ar address space. All of the physically separate    segment is mapped either internally or externally;
memory areas, including the internal ROM, inter-    if the memory is internal and smaller than 64
nal RAM and external memory are mapped in a         Kbytes, the remaining locations in the 64-Kbyte
common address space.                               segment are not used (reserved).

The ST9 provides a total addressable memory         Refer to the Register and Memory Map Chapter
space of 4 Mbytes. This address space is ar-        for more details on the memory map.
ranged as 64 segments of 64 Kbytes; each seg-
ment is again subdivided into four 16 Kbyte pages.

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                         ST92F124/F150/F250 - DEVICE ARCHITECTURE

2.5 MEMORY MANAGEMENT UNIT                       sub-divided into 2 main groups: a first group of four
                                                 8-bit registers (DPR[3:0]), and a second group of
The CPU Core includes a Memory Management        three 6-bit registers (CSR, ISR, and DMASR). The
Unit (MMU) which must be programmed to per-      first group is used to extend the address during
form memory accesses (even if external memory    Data Memory access (DPR[3:0]). The second is
is not used).                                    used to manage Program and Data Memory ac-
                                                 cesses during Code execution (CSR), Interrupts
The MMU is controlled by 7 registers and 2 bits  Service Routines (ISR or CSR), and DMA trans-
(ENCSR and DPRREM) present in EMR2, which        fers (DMASR or ISR).
may be written and read by the user program.
These registers are mapped within group F, Page
21 of the Register File. The 7 registers may be

Figure 26. Page 21 Registers

     Page 21

FFh           R255
              R254
FEh           R253                               Relocation of P[3:0] and DPR[3:0] Registers
              R252
FDh           R251
              R250
FCh           R249       SSPLR                                      SSPLR
              R248       SSPHR                                      SSPHR
FBh           R247       USPLR                                      USPLR
              R246       USPHR                                      USPHR
FAh           R245       MODER                                      MODER
              R244
F9h  DMASR    R243         PPR                                        PPR
              R242         RP1                                        RP1
F8h  ISR      R241  MMU    RP0                   DMASR                RP0  DMASR
              R240       FLAGR                     ISR              FLAGR    ISR
F7h                 EM    CICR                                       CICR
                    MMU   P5DR                    EMR2               P5DR   EMR2
F6h  EMR2           MMU   P4DR                    EMR1               P4DR   EMR1
                          P3DR                     CSR               DPR3    CSR
F5h  EMR1                 P2DR                    DPR3               DPR2   P3DR
                          P1DR                    DPR2               DPR1   P2DR
F4h  CSR                  P0DR                    DPR1               DPR0   P1DR
                                                  DPR0                      P0DR
F3h  DPR3

F2h  DPR2

                                                 Bit DPRREM=0       Bit DPRREM=1
                                                 (default setting)
F1h  DPR1

F0h  DPR0

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ST92F124/F150/F250 - DEVICE ARCHITECTURE

2.6 ADDRESS SPACE EXTENSION                             are involved in the following virtual address rang-
                                                        es:
To manage 4 Mbytes of addressing space, it is
necessary to have 22 address bits. The MMU                              DPR0: from 0000h to 3FFFh;
adds 6 bits to the usual 16-bit address, thus trans-
lating a 16-bit virtual address into a 22-bit physical                  DPR1: from 4000h to 7FFFh;
address. There are 2 different ways to do this de-
pending on the memory involved and on the oper-                         DPR2: from 8000h to BFFFh;
ation being performed.
                                                                        DPR3: from C000h to FFFFh.
2.6.1 Addressing 16-Kbyte Pages
                                                        The contents of the selected DPR register specify
This extension mode is implicitly used to address       one of the 256 possible data memory pages. This
Data memory space if no DMA is being performed.         8-bit data page number, in addition to the remain-
                                                        ing 14-bit page offset address forms the physical
The Data memory space is divided into 4 pages of        22-bit address (see Figure 27).
16 Kbytes. Each one of the four 8-bit registers
(DPR[3:0], Data Page Registers) selects a differ-       A DPR register cannot be modified via an address-
ent 16-Kbyte page. The DPR registers allow ac-          ing mode that uses the same DPR register. For in-
cess to the entire memory space which contains          stance, the instruction "POPW DPR0" is legal only
256 pages of 16 Kbytes.                                 if the stack is kept either in the register file or in a
                                                        memory location above 8000h, where DPR2 and
Data paging is performed by extending the 14 LSB        DPR3 are used. Otherwise, since DPR0 and
of the 16-bit address with the contents of a DPR        DPR1 are modified by the instruction, unpredicta-
register. The two MSBs of the 16-bit address are        ble behaviour could result.
interpreted as the identification number of the DPR
register to be used. Therefore, the DPR registers

Figure 27. Addressing via DPR[3:0]

              MMU registers                                     16-bit virtual address

        DPR0  DPR1          DPR2                        DPR3

        00    01            10                          11      2 MSB

                    8 bits                              14 LSB

                    22-bit physical address

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ADDRESS SPACE EXTENSION (Cont'd)                      Most of these registers do not have a default value
                                                      after reset.
2.6.2 Addressing 64-Kbyte Segments
                                                      2.7.1 DPR[3:0]: Data Page Registers
This extension mode is used to address Data
memory space during a DMA and Program mem-            The DPR[3:0] registers allow access to the entire 4
ory space during any code execution (normal code      Mbyte memory space composed of 256 pages of
and interrupt routines).                              16 Kbytes.

Three registers are used: CSR, ISR, and DMASR.        2.7.1.1 Data Page Register Relocation
The 6-bit contents of one of the registers CSR,
ISR, or DMASR define one out of 64 Memory seg-        If these registers are to be used frequently, they
ments of 64 Kbytes within the 4 Mbytes address        may be relocated in register group E, by program-
space. The register contents represent the 6          ming bit 5 of the EMR2-R246 register in page 21. If
MSBs of the memory address, whereas the 16            this bit is set, the DPR[3:0] registers are located at
LSBs of the address (intra-segment address) are       R224-227 in place of the Port 0-3 Data Registers,
given by the virtual 16-bit address (see Figure 28).  which are re-mapped to the default DPR's loca-
                                                      tions: R240-243 page 21.
2.7 MMU REGISTERS
                                                      Data Page Register relocation is illustrated in Fig-
The MMU uses 7 registers mapped into Group F,         ure 26.
Page 21 of the Register File and 2 bits of the
EMR2 register.

Figure 28. Addressing via CSR, ISR, and DMASR

                                           MMU registers            16-bit virtual address

CSR                                        DMASR          ISR

                                        1  2              3

1 Fetching program                         6 bits
         instruction

2 Data Memory
        accessed in DMA

     Fetching interrupt
3 instruction or DMA

       access to Program
       Memory

                                           22-bit physical address

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MMU REGISTERS (Cont'd)                                DATA PAGE REGISTER 2 (DPR2)
                                                      R242 - Read/Write
DATA PAGE REGISTER 0 (DPR0)                           Register Page: 21
R240 - Read/Write                                     Reset value: undefined
Register Page: 21
Reset value: undefined                                This register is relocated to R226 if EMR2.5 is set.

This register is relocated to R224 if EMR2.5 is set.

7                               0                     7                           0

DPR0 DPR0 DPR0 DPR0 DPR0 DPR0 DPR0 DPR0               DPR2 DPR2 DPR2 DPR2 DPR2 DPR2 DPR2 DPR2

_7      _6  _5  _4  _3  _2  _1  _0                    _7  _6  _5  _4  _3  _2  _1  _0

Bits 7:0 = DPR0_[7:0]: These bits define the 16-      Bits 7:0 = DPR2_[7:0]: These bits define the 16-
Kbyte Data Memory page number. They are used          Kbyte Data memory page. They are used as the
as the most significant address bits (A21-14) to ex-  most significant address bits (A21-14) to extend
tend the address during a Data Memory access.         the address during a Data memory access. The
The DPR0 register is used when addressing the         DPR2 register is involved when the virtual address
virtual address range 0000h-3FFFh.                    is in the range 8000h-BFFFh.

DATA PAGE REGISTER 1 (DPR1)                           DATA PAGE REGISTER 3 (DPR3)
R241 - Read/Write                                     R243 - Read/Write
Register Page: 21                                     Register Page: 21
Reset value: undefined                                Reset value: undefined

This register is relocated to R225 if EMR2.5 is set.  This register is relocated to R227 if EMR2.5 is set.

7                               0                     7                           0

DPR1 DPR1 DPR1 DPR1 DPR1 DPR1 DPR1 DPR1               DPR3 DPR3 DPR3 DPR3 DPR3 DPR3 DPR3 DPR3

_7      _6  _5  _4  _3  _2  _1  _0                    _7  _6  _5  _4  _3  _2  _1  _0

Bits 7:0 = DPR1_[7:0]: These bits define the 16-      Bits 7:0 = DPR3_[7:0]: These bits define the 16-
Kbyte Data Memory page number. They are used          Kbyte Data memory page. They are used as the
as the most significant address bits (A21-14) to ex-  most significant address bits (A21-14) to extend
tend the address during a Data Memory access.         the address during a Data memory access. The
The DPR1 register is used when addressing the         DPR3 register is involved when the virtual address
virtual address range 4000h-7FFFh.                    is in the range C000h-FFFFh.

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MMU REGISTERS (Cont'd)                                ISR and ENCSR bit (EMR2 register) are also de-
                                                      scribed in the chapter relating to Interrupts, please
2.7.2 CSR: Code Segment Register                      refer to this description for further details.

This register selects the 64-Kbyte code segment       Bits 7:6 = Reserved, keep in reset state.
being used at run-time to access instructions. It
can also be used to access data if the spm instruc-   Bits 5:0 = ISR_[5:0]: These bits define the 64-
tion has been executed (or ldpp, ldpd, lddp).         Kbyte memory segment (among 64) which con-
Only the 6 LSBs of the CSR register are imple-        tains the interrupt vector table and the code for in-
mented, and bits 6 and 7 are reserved. The CSR        terrupt service routines and DMA transfers (when
register allows access to the entire memory space,    the PS bit of the DAPR register is reset). These
divided into 64 segments of 64 Kbytes.                bits are used as the most significant address bits
                                                      (A21-16). The ISR is used to extend the address
To generate the 22-bit Program memory address,        space in two cases:
the contents of the CSR register is directly used as
the 6 MSBs, and the 16-bit virtual address as the      Whenever an interrupt occurs: ISR points to the
16 LSBs.                                                64-Kbyte memory segment containing the inter-
                                                        rupt vector table and the interrupt service routine
Note: The CSR register should only be read and          code. See also the Interrupts chapter.
not written for data operations (there are some ex-
ceptions which are documented in the following         During DMA transactions between the peripheral
paragraph). It is, however, modified either directly    and memory when the PS bit of the DAPR regis-
by means of the jps and calls instructions, or          ter is reset : ISR points to the 64 K-byte Memory
indirectly via the stack, by means of the rets in-      segment that will be involved in the DMA trans-
struction.                                              action.

CODE SEGMENT REGISTER (CSR)
R244 - Read/Write
Register Page: 21
Reset value: 0000 0000 (00h)

7                                          0          2.7.4 DMASR: DMA Segment Register

0  0 CSR_5 CSR_4 CSR_3 CSR_2 CSR_1 CSR_0              DMA SEGMENT REGISTER (DMASR)
                                                      R249 - Read/Write
Bits 7:6 = Reserved, keep in reset state.             Register Page: 21
                                                      Reset value: undefined

Bits 5:0 = CSR_[5:0]: These bits define the 64-       7                                          0
Kbyte memory segment (among 64) which con-
tains the code being executed. These bits are         0  0 DMA DMA DMA DMA DMA DMA
used as the most significant address bits (A21-16).      SR_5 SR_4 SR_3 SR_2 SR_1 SR_0

2.7.3 ISR: Interrupt Segment Register                 Bits 7:6 = Reserved, keep in reset state.

INTERRUPT SEGMENT REGISTER (ISR)                      Bits 5:0 = DMASR_[5:0]: These bits define the 64-
R248 - Read/Write                                     Kbyte Memory segment (among 64) used when a
Register Page: 21                                     DMA transaction is performed between the periph-
Reset value: undefined                                eral's data register and Memory, with the PS bit of
                                                      the DAPR register set. These bits are used as the
7                                          0          most significant address bits (A21-16). If the PS bit
                                                      is reset, the ISR register is used to extend the ad-
0  0 ISR_5 ISR_4 ISR_3 ISR_2 ISR_1 ISR_0              dress.

                                                                                                 47/429

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MMU REGISTERS (Cont'd)
Figure 29. Memory Addressing Scheme (example)

                                               4M bytes

                                                         3FFFFFh

                   16K                                   294000h

        DPR3                                             240000h
        DPR2                                             23FFFFh
        DPR1
        DPR0

                   16K                                   20C000h

                   16K                                   200000h

                                                         1FFFFFh

                                                         040000h

                   64K                                   03FFFFh

                                                         030000h

        DMASR                                            020000h
              ISR
                   64K
            CSR                                                    010000h

                   16K                                   00C000h

                   64K                                   000000h

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2.8 MMU USAGE                                            used instead of the CSR, and the interrupt stack
                                                         frame is kept exactly as in the original ST9 (only
2.8.1 Normal Program Execution                           the PC and flags are pushed). This avoids the
                                                         need to save the CSR on the stack in the case of
Program memory is organized as a set of 64-              an interrupt, ensuring a fast interrupt response
Kbyte segments. The program can span as many             time. The drawback is that it is not possible for an
segments as needed, but a procedure cannot               interrupt service routine to perform segment
stretch across segment boundaries. jps, calls            calls/jps: these instructions would update the
and rets instructions, which automatically modify        CSR, which, in this case, is not used (ISR is used
the CSR, must be used to jump across segment             instead). The code size of all interrupt service rou-
boundaries. Writing to the CSR is forbidden during       tines is thus limited to 64 Kbytes.
normal program execution because it is not syn-
chronized with the opcode fetch. This could result       If, instead, bit 6 of the EMR2 register is set, the
in fetching the first byte of an instruction from one    ISR is used only to point to the interrupt vector ta-
memory segment and the second byte from anoth-           ble and to initialize the CSR at the beginning of the
er. Writing to the CSR is allowed when it is not be-     interrupt service routine: the old CSR is pushed
ing used, i.e during an interrupt service routine if     onto the stack together with the PC and the flags,
ENCSR is reset.                                          and then the CSR is loaded with the ISR. In this
                                                         case, an iret will also restore the CSR from the
Note that a routine must always be called in the         stack. This approach lets interrupt service routines
same way, i.e. either always with call or always         access the whole 4-Mbyte address space. The
with calls, depending on whether the routine             drawback is that the interrupt response time is
ends with ret or rets. This means that if the rou-       slightly increased, because of the need to also
tine is written without prior knowledge of the loca-     save the CSR on the stack. Compatibility with the
tion of other routines which call it, and all the pro-   original ST9 is also lost in this case, because the
gram code does not fit into a single 64-Kbyte seg-       interrupt stack frame is different; this difference,
ment, then calls/rets should be used.                    however, would not be noticeable for a vast major-
                                                         ity of programs.
In typical microcontroller applications, less than 64
Kbytes of RAM are used, so the four Data space           Data memory mapping is independent of the value
pages are normally sufficient, and no change of          of bit 6 of the EMR2 register, and remains the
DPR[3:0] is needed during Program execution. It          same as for normal code execution: the stack is
may be useful however to map part of the ROM             the same as that used by the main program, as in
into the data space if it contains strings, tables, bit  the ST9. If the interrupt service routine needs to
maps, etc.                                               access additional Data memory, it must save one
                                                         (or more) of the DPRs, load it with the needed
If there is to be frequent use of paging, the user       memory page and restore it before completion.
can set bit 5 (DPRREM) in register R246 (EMR2)
of Page 21. This swaps the location of registers         2.8.3 DMA
DPR[3:0] with that of the data registers of Ports 0-
3. In this way, DPR registers can be accessed            Depending on the PS bit in the DAPR register (see
without the need to save/set/restore the Page            DMA chapter) DMA uses either the ISR or the
Pointer Register. Port registers are therefore           DMASR for memory accesses: this guarantees
moved to page 21. Applications that require a lot of     that a DMA will always find its memory seg-
paging typically use more than 64 Kbytes of exter-       ment(s), no matter what segment changes the ap-
nal memory, and as ports 0, 1 and 9 are required         plication has performed. Unlike interrupts, DMA
to address it, their data registers are unused.          transactions cannot save/restore paging registers,
                                                         so a dedicated segment register (DMASR) has
2.8.2 Interrupts                                         been created. Having only one register of this kind
                                                         means that all DMA accesses should be pro-
The ISR register has been created so that the in-        grammed in one of the two following segments:
terrupt routines may be found by means of the            the one pointed to by the ISR (when the PS bit of
same vector table even after a segment jump/call.        the DAPR register is reset), and the one refer-
                                                         enced by the DMASR (when the PS bit is set).
When an interrupt occurs, the CPU behaves in
one of 2 ways, depending on the value of the ENC-
SR bit in the EMR2 register (R246 on Page 21).

If this bit is reset (default condition), the CPU
works in original ST9 compatibility mode. For the
duration of the interrupt service routine, the ISR is

                                                         49/429

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

3 SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

3.1 INTRODUCTION

The Flash circuitry contains one array divided in    ond part contains the two dedicated Flash sectors
two main parts that can each be read independ-       used for EEPROM Hardware Emulation.
ently. The first part contains the main Flash array
for code storage, a reserved array (TestFlash) for   The write operations of the two parts are managed
system routines and a 128-byte area available as     by an embedded Program/Erase Controller.
one time programmable memory (OTP). The sec-         Through a dedicated RAM buffer the Flash and the
                                                     E3 TM can be written in blocks of 16 bytes.

Figure 30. Flash Memory Structure (Example for 64K Flash device)

                  sense amplifiers

                                                     Address                  Data

230000h                 TestFlash                                 Register
231F80h                  8 Kbytes                                 Interface
000000h   User OTP and Protection registers
002000h                                                           RAM buffer
004000h                 Sector F0                                 16 bytes
                          8 Kbytes
010000h                                              Program / Erase
                        Sector F1                        Controller
                           8 Kbytes

                        Sector F2
                        48 Kbytes

22CFFFh   Hardware emulated EEPROM sectors
228000h                       8 Kbytes (Reserved)

2203FFh               Emulated EEPROM
220000h                       1 Kbyte

                  sense amplifiers

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

Figure 31. Flash Memory Structure (Example for 128K Flash device)

          sense amplifiers

                                                    Address                    Data

230000h                 TestFlash                                  Register
231F80h                  8 Kbytes                                  Interface
          User OTP and Protection registers
000000h                                                            RAM buffer
002000h                 Sector F0                                  16 bytes
004000h                    8 Kbytes
                                                    Program / Erase
010000h                 Sector F1                     Controller
                           8 Kbytes

                        Sector F2
                        48 Kbytes

                        Sector F3
                         64 Kbytes

22CFFFh   Hardware emulated EEPROM sectors
228000h                       8 Kbytes (Reserved)

2203FFh               Emulated EEPROM
220000h                       1 Kbyte

          sense amplifiers

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

3.2 FUNCTIONAL DESCRIPTION

3.2.1 Structure                                     3.2.2 EEPROM Emulation

The memory is composed of three parts:              A hardware EEPROM emulation is implemented
                                                    using special flash sectors to emulate an EEP-
a sector wih the system routines (TestFlash) and  ROM memory. This E3 TM is directly addressed
  the user OTP area                                 from 220000h to 2203FFh.

4 main sectors for code                           (For more details on hardware EEPROM emula-
                                                    tion, see application note AN1152)
an emulated EEPROM

124 bytes are available to the user as an OTP ar-
ea. The user can program these bytes, but cannot
erase them.

Table 7. Memory Structure for 64K Flash device

                     Sector                               Addresses     Max Size
       TestFlash (TF) (Reserved)                    230000h to 231F7Fh  8064 bytes
                                                    231F80h to 231FFBh  124 bytes
                   OTP Area                         231FFCh to 231FFFh
    Protection Registers (reserved)                 000000h to 001FFFh    4 bytes
                                                    002000h to 003FFFh   8 Kbytes
                 Flash 0 (F0)                       004000h to 00FFFFh   8 Kbytes
                 Flash 1 (F1)                                           48 Kbytes
                 Flash 2 (F2)                       228000h to 22CFFFh
Hardware Emulated EEPROM sectors                                         8 Kbytes
                  (reserved)                        220000h to 2203FFh
            Emulated EEPROM                                               1 Kbyte

Table 8. Memory Structure for 128K Flash device

                     Sector                               Addresses     Max Size
       TestFlash (TF) (Reserved)                    230000h to 231F7Fh  8064 bytes
                                                    231F80h to 231FFBh  124 bytes
                   OTP Area                         231FFCh to 231FFFh
    Protection Registers (reserved)                 000000h to 001FFFh    4 bytes
                                                    002000h to 003FFFh   8 Kbytes
                 Flash 0 (F0)                       004000h to 00FFFFh   8 Kbytes
                 Flash 1 (F1)                       010000h to 01FFFFh  48 Kbytes
                 Flash 2 (F2)                                           64 Kbytes
                 Flash 3 (F3)                       228000h to 22CFFFh
Hardware Emulated EEPROM sectors                                         8 Kbytes
                  (reserved)                        220000h to 2203FFh
            Emulated EEPROM                                               1 Kbyte

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

FUNCTIONAL DESCRIPTION (Cont'd)

Table 9. Memory Structure for 256K Flash device

                     Sector                Addresses     Max Size
       TestFlash (TF) (Reserved)     230000h to 231F7Fh  8064 bytes
                                     231F80h to 231FFBh  124 bytes
                   OTP Area          231FFCh to 231FFFh
    Protection Registers (reserved)  000000h to 001FFFh    4 bytes
                                     002000h to 003FFFh   8 Kbytes
                 Flash 0 (F0)        004000h to 00FFFFh   8 Kbytes
                 Flash 1 (F1)        010000h to 01FFFFh  48 Kbytes
                 Flash 2 (F2)        020000h to 02FFFFh  64 Kbytes
                 Flash 3 (F3)        030000h to 03FFFFh  64 Kbytes
                 Flash 4 (F4)                            64 Kbytes
                 Flash 5 (F5)        228000h to 22CFFFh
Hardware Emulated EEPROM sectors                          8 Kbytes
                  (reserved)         220000h to 2203FFh
            Emulated EEPROM                                1 Kbyte

                                                                     53/429

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

FUNCTIONAL DESCRIPTION (Cont'd)                       If the RESET pin is activated during a write opera-
                                                      tion, the write operation is interrupted. In this case
3.2.3 Operation                                       the user must repeat this last write operation fol-
                                                      lowing power on or reset. If the internal supply volt-
The memory has a register interface mapped in         age drops below the VIT- threshold, a reset se-
memory space (segment 22h). All operations are        quence is generated automatically by hardware.
enabled through the FCR (Flash Control Register),
ECR (E3 TM Control Register).                         3.2.4 E3 TM Update Operation

All operations on the Flash must be executed from     The update of the E3 TM content can be made by
another memory (internal RAM, E3 TM, external         pages of 16 consecutive bytes. The Page Update
memory).                                              operation allows up to 16 bytes to be loaded into
                                                      the RAM buffer that replace the ones already con-
Flash (including TestFlash) and E3 TM are inde-       tained in the specified address.
pendent, this means that one can be read while
the other is written. However simultaneous Flash      Each time a Page Update operation is executed in
and E3 TM write operations are forbidden.             the E3 TM, the RAM buffer content is programmed
                                                      in the next free block relative to the specified page
An interrupt can be generated at the end of a         (the RAM buffer is previously automatically filled
Flash or an E3 TM write operation: this interrupt is  with old data for all the page addresses not select-
multiplexed with an external interrupt EXTINTx        ed for updating). If all the 4 blocks of the specified
(device dependent) to generate an interrupt INTx.     page in the current E3 TM sector are full, the page
                                                      content is copied to the complementary sector,
The status of a write operation inside the Flash      that becomes the new current one.
and the E3 TM memories can be monitored through
the FESR[1:0] registers.                              After that the specified page has been copied to
                                                      the next free block, one erase phase is executed
Control and Status registers are mapped in mem-       on the complementary sector, if the 4 erase phas-
ory (segment 22h), as shown in the following fig-     es have not yet been executed. When the selected
ure.                                                  page is copied to the complementary sector, the
                                                      remaining 63 pages are also copied to the first
Figure 32. Control and Status Register Map.           block of the new sector; then the first erase phase
                                                      is executed on the previous full sector. All this is
        Register Interface                            executed in a hidden manner, and the End Page
                                                      Update Interrupt is generated only after the end of
224000h / 221000h   FCR                               the complete operation.
224001h / 221001h   ECR
224002h / 221002h  FESR0                              At Reset the two status pages are read in order to
224003h / 221003h  FESR1                              detect which is the sector that is currently mapping
                                                      the E3 TM, and in which block each page is
In order to use the same data pointer register        mapped. A system defined routine written in Test-
(DPR) to point both to the E3 TM (220000h-            Flash is executed at reset, so that any previously
                                                      aborted write operation is restarted and complet-
2203FFh) and to these control and status regis-       ed.
ters, the Flash and E3 TM control registers are

mapped not only at page 0x89 (224000h-

224003h) but also on page 0x88 (221000h-

221003h).

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

Figure 33. Hardware Emulation Flow

        Emulation Flow

Reset                                              Program selected
                                                Page from RAM buffer

                                                   in next free block

Read Status Pages                                 new                  Yes
                                                sector ?
   Map E3 TM                                                                Copy all other Pages
   in current sector                                    No                     into RAM buffer;

Write operation       Yes                                                   then program them
to complete ?                                                               in next free block
                                  Complete
            No                 Write operation

                                     Update           Complementary Yes
                                   Status page        sector erased ?

       Wait for                                                    No
Update commands                                       1/4 erase of
                                                complementary sector

                       Page                        Update
                       Update                   Status Page
                      Command

                                                End Page
                                                Update
                                                Interrupt
                                                (to Core)

3.2.5 Important note on Flash Erase Suspend
Refer to Section 13.1 on page 408;

                                                                         55/429

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

3.3 REGISTER DESCRIPTION                              code: sectors F0-F3 (or F0-F5 for the ST92F250),
                                                      TestFlash and E3 TM excluded. The execution
3.3.1 Control Registers                               starts by setting the FWMS bit. It is not necessary
FLASH CONTROL REGISTER (FCR)                          to pre-program the sectors to 00h, because this is
Address: 224000h / 221000h- Read/Write                done automatically.
Reset value: 0000 0000 (00h)                          0: Deselect chip erase
                                                      1: Select chip erase
7       6  54  3  210

FWMS FPAGE FCHIP FBYTE FSECT FSUSP PROT FBUSY         Bit 4 = FBYTE: Flash byte program (Read/Write).
                                                      This bit must be set to select the Byte Program op-
The Flash Control Register is used to enable all      eration in Flash memory. This bit is automatically
the operations for the Flash and the TestFlash        reset at the end of the Byte Program operation.
memories.
                                                      The Byte Program operation allows "0"s to be pro-
Bit 7 = FWMS: Flash Write Mode Start (Read/           grammed in place of "1"s. Data to be programmed
Write).                                               and an address in which to program must be pro-
This bit must be set to start each write/erase oper-  vided (through an LD instruction, for example) be-
ation in Flash memory. At the end of the write/       fore starting execution by setting bit FWMS.
erase operation or during a Sector Erase Suspend      0: Deselect byte program
this bit is automatically reset. To resume a sus-     1: Select byte program
pended Sector Erase operation, this bit must be
set again. Resetting this bit by software does not    Bit 3 = FSECT: Flash sector erase (Read/Write).
stop the current write operation.                     This bit must be set to select the Sector Erase op-
0: No effect                                          eration in Flash memory. This bit is automatically
1: Start Flash write                                  reset at the end of the Sector Erase operation.

Bit 6 = FPAGE: Flash Page program (Read/Write).       The Sector Erase operation erases all the Flash
This bit must be set to select the Page Program       locations to FFh. From 1 to 6 sectors (F0-F5) can
operation in Flash memory. This bit is automatical-   be simultaneously erased. These sectors can be
ly reset at the end of the Page Program operation.    entered before starting the execution by setting
                                                      the FWMS bit. An address located in the sector to
The Page Program operation allows to program          erase must be provided (through an LD instruc-
"0"s in place of "1"s. From 1 to 16 bytes can be en-  tion, for example), while the data to be provided is
tered (in any order, no need for an ordered ad-       don't care. It is not necessary to pre-program the
dress sequence) before starting the execution by      sectors to 00h, because this is done automatically.
setting the FWMS bit. All the addresses must be-      0: Deselect sector erase
long to the same page (only the 4 LSBs of address     1: Select sector erase
can change). Data to be programmed and ad-
dresses in which to program must be provided          Bit 2 = FSUSP: Flash sector erase suspend
(through an LD instruction, for example). Data        (Read/Write).
contained in page addresses that are not entered      This bit must be set to suspend the current Sector
are left unchanged.                                   Erase operation in Flash memory in order to read
0: Deselect page program                              data to or from program data to a sector not being
1: Select page program                                erased. The FSUSP bit must be reset (and FWMS
                                                      must be set again) to resume a suspended Sector
Bit 5 = FCHIP: Flash CHIP erase (Read/Write).         Erase operation.
This bit must be set to select the Chip Erase oper-
ation in Flash memory. This bit is automatically re-  The Erase Suspend operation resets the Flash
set at the end of the Chip Erase operation.           memory to normal read mode (automatically reset-
                                                      ting bit FBUSY) in a maximum time of 15s.
The Chip Erase operation erases all the Flash lo-
cations to FFh. The operation is limited to Flash

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

REGISTER DESCRIPTION (Cont'd)                           E3 TM CONTROL REGISTER (ECR)
                                                        Address: 224001h /221001h- Read/Write
When in Erase Suspend the memory accepts only           Reset value: 000x x000 (xxh)
the following operations: Read, Erase Resume
and Byte Program. Updating the E3 TM memory is          7  6  5 43           2  1              0
not possible during a Flash Erase Suspend.
0: Resume sector erase when FWMS is set again.          EWMS EPAGE ECHIP     WFIS FEIEN EBUSY
1: Suspend Sector erase
                                                        The E3 TM Control Register is used to enable all the
Bit 1 = PROT: Set Protection (Read/Write).              operations for the E3 TM memory.
This bit must be set to select the Set Protection op-
eration. This bit is automatically reset at the end of  The ECR also contains two bits (WFIS and FEIEN)
the Set Protection operation.                           that are related to both Flash and E3 TM memories.

The Set Protection operation allows "0"s in place       Bit 7 = EWMS: E3 TM Write Mode Start.
of "1"s to be programmed in the four Non Volatile       This bit must be set to start every write/erase oper-
Protection registers. From 1 to 4 bytes can be en-      ation in the E3 TM memory. At the end of the write/
tered (in any order, no need for an ordered ad-         erase operation this bit is automatically reset. Re-
dress sequence) before starting the execution by        setting by software this bit does not stop the cur-
setting the FWMS bit. Data to be programmed and         rent write operation.
addresses in which to program must be provided          0: No effect
(through an LD instruction, for example). Protec-       1: Start E3 TM write
tion contained in addresses that are not entered
are left unchanged.                                     Bit 6 = EPAGE: E3 TM page update.
0: Deselect protection                                  This bit must be set to select the Page Update op-
1: Select protection                                    eration in E3 TM memory. The Page Update opera-
                                                        tion allows to write a new content: both "0"s in
Bit 0 = FBUSY: Flash Busy (Read Only).                  place of "1"s and "1"s in place of "0"s. From 1 to 16
This bit is automatically set during Page Program,      bytes can be entered (in any order, no need for an
Byte Program, Sector Erase or Set Protection op-        ordered address sequence) before starting the ex-
erations when the first address to be modified is       ecution by setting bit EWMS. All the addresses
latched in Flash memory, or during Chip Erase op-       must belong to the same page (only the 4 LSBs of
eration when bit FWMS is set. When this bit is set      address can change). Data to be programmed and
every read access to the Flash memory will output       addresses in which to program must be provided
invalid data (FFh equivalent to a NOP instruction),     (through an LD instruction, for example). Data
while every write access to the Flash memory will       contained in page addresses that are not entered
be ignored. At the end of the write operations or       are left unchanged. This bit is automatically reset
during a Sector Erase Suspend this bit is automat-      at the end of the Page Update operation.
ically reset and the memory returns to read mode.       0: Deselect page update
After an Erase Resume this bit is automatically set     1: Select page update
again. The FBUSY bit remains high for a maxi-
mum of 10s after Power-Up and when exiting             Bit 5 = ECHIP: E3 TM chip erase.
Power-Down mode, meaning that the Flash mem-
ory is not yet ready to be accessed.                    This bit must be set to select the Chip Erase oper-
0: Flash not busy                                       ation in the E3 TM memory. The Chip Erase opera-
1: Flash busy                                           tion allows to erase all the E3 TM locations to FFh.

                                                        The execution starts by setting bit EWMS. This bit

                                                        is automatically reset at the end of the Chip Erase

                                                        operation.

                                                        0: Deselect chip erase

                                                        1: Select chip erase

                                                        Bit 4:3 = Reserved.

                                                                                               57/429

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

REGISTER DESCRIPTION (Cont'd)                           0: E3 TM not busy
                                                        1: E3 TM busy
Bit 2 = WFIS: Wait For Interrupt Status.
If this bit is reset, the WFI instruction puts the      3.3.2 Status Registers
Flash macrocell in Stand-by mode (immediate
read possible, but higher consumption: 100 A); if      Two Status Registers (FESR[1:0] are available to
it is set, the WFI instruction puts the Flash macro-    check the status of the current write operation in
cell in Power-Down mode (recovery time of 10s          Flash and E3 TM memories.
needed before reading, but lower consumption:
10A). The Stand-by mode or the Power-Down              During a Flash or an E3 TM write operation any at-
mode will be entered only at the end of any current     tempt to read the memory under modification will
Flash or E3 TM write operation.                         output invalid data (FFh equivalent to a NOP in-
                                                        struction). This means that the Flash memory is
In the same way following an HALT or a STOP in-         not fetchable when a write operation is active: the
struction, the Memory enters Power-Down mode            write operation commands must be given from an-
only after the completion of any current write oper-    other memory (E3 TM, internal RAM, or external
ation.                                                  memory).
0: Flash in Stand-by mode on WFI
1: Flash in Power-Down mode on WFI                      FLASH & E3 TM STATUS REGISTER 0 (FESR0)
                                                        Address: 224002h /221002h -Read/Write
Note: HALT or STOP mode can be exited without           Reset value: 0000 0000 (00h)
problems, but the user should take care when ex-
iting WFI Power Down mode. If WFIS is set, the          7  6  5  4  3  2  1  0
user code must reset the XT_DIV16 bit in the
R242 register (page 55) before executing the WFI        FEERR FESS6 FESS5 FESS4 FESS3 FESS2 FESS1 FESS0
instruction. When exiting WFI mode, this gives the
Flash enough time to wake up before the interrupt
vector fetch.

Bit 1 = FEIEN: Flash & E3 TM Interrupt enable.          Bit 7 = FEERR: Flash or E3 TM write ERRor (Read/
This bit selects the source of interrupt channel        Write).
INTx between the external interrupt pin and the         This bit is set by hardware when an error occurs
Flash/E3 TM End of Write interrupt. Refer to the In-    during a Flash or an E3 TM write operation. It must
terrupt chapter for the channel number.                 be cleared by software.
0: External interrupt enabled                           0: Write OK
1: Flash & E3 TM Interrupt enabled                      1: Flash or E3 TM write error

Bit 0 = EBUSY: E3 TM Busy (Read Only).                  Bit 6:0 = FESS[6:0]. Flash and E3 TM Sectors Sta-
This bit is automatically set during a Page Update      tus Bits (Read Only).
operation when the first address to be modified is      These bits are set by hardware and give the status
latched in the E3 TM memory, or during Chip Erase       of the 7 Flash and E3 TM sectors.
operation when bit EWMS is set. At the end of the
write operation or during a Sector Erase Suspend         FESS6 = TestFlash and OTP
this bit is automatically reset and the memory re-       FESS5:4 = E3 TM sectors
turns to read mode. When this bit is set every read
access to the E3 TM memory will output invalid data     For 128K and 64K Flash devices:
(FFh equivalent to a NOP instruction), while every
write access to the E3 TM memory will be ignored.       FESS3:0 = Flash sectors (F3:0)
At the end of the write operation this bit is automat-
ically reset and the memory returns to read mode.       For the ST92F250 (256K):
Bit EBUSY remains high for a maximum of 10ms
after Power-Up and when exiting Power-Down               FESS3 gives the status of F5, F4 and F3 sectors:
mode, meaning that the E3 TM memory is not yet            the status of all these three sectors are ORed on
ready to be accessed.                                     this bit

                                                         FESS2:0 = Flash sectors (F2:0)

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      ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

REGISTER DESCRIPTION (Cont'd)                         Bit 5 = SWER. Swap or 1 over 0 Error (Read On-
                                                      ly).
The meaning of the FESSx bit for sector x is given    This bit has two different meanings, depending on
in Table 10.                                          whether the current write operation is to Flash or
                                                      E3 TM memory.
Table 10. Sector Status Bits
                                                      In Flash memory this bit is automatically set when
FEERR     FBUSY  FSUSP            FESSx=1             trying to program at 1 bits previously set at 0 (this
          EBUSY                   meaning             does not happen when programming the Protec-
                                                      tion bits). This error is not due to a failure of the
   1      -         -          Write Error in         Flash cell, but only flags that the desired data has
                                   Sector x           not been written.
   0      1         -
                              Write operation         In the E3 TM memory this bit is automatically set
   0      0         1         on-going in sec-        when a Program error occurs during the swapping
                                                      of the unselected pages to the new sector when
   0      0         0                tor x            the old sector is full (see AN1152 for more details).

                                Sector Erase          This error is due to a real failure of a Flash cell,
                               Suspended in           that can no longer be programmed. When this er-
                                                      ror is detected, the embedded algorithm automati-
                                   sector x           cally exits the Page Update operation at the end of
                                                      the Swap phase, without performing the Erase
                                 Don't care           Phase 0 on the full sector. In this way the old data
                                                      are kept, and through predefined routines in Test-
FLASH & E3 TM STATUS REGISTER 1 (FESR1)               Flash (Find Wrong Pages = 230029h and Find
Address: 224003h /221003h-Read Only                   Wrong Bytes = 23002Ch), the user can compare
Reset value: 0000 0000 (00h)                          the old and the new data to find where the error oc-
                                                      curred.
7      6  5      4     3      2  1  0
                                                      Once the error has been discovered the user must
ERER PGER SWER                                        take to end the stopped Erase Phase 0 on the old
                                                      sector (through another predefined routine in Test-
Bit 7 = ERER. Erase error (Read Only).                Flash: Complete Swap = 23002Fh). The byte
This bit is set by hardware when an Erase error oc-   where the error occurred must be reprogrammed
curs during a Flash or an E3 TM write operation.      to FFh and then discarded, to avoid the error oc-
This error is due to a real failure of a Flash cell,  curring again when that byte is internally moved.
that can no longer be erased. This kind of error is
fatal and the sector where it occurred must be dis-   This bit is automatically cleared when bit FEERR
carded. This bit is automatically cleared when bit    of the FESR0 register is cleared by software.
FEERR of the FESR0 register is cleared by soft-
ware.                                                 Bit 4:0 = Reserved.
0: Erase OK
1: Erase error

Bit 6 = PGER. Program error (Read Only).

This bit is automatically set when a Program error
occurs during a Flash or an E3 TM write operation.

This error is due to a real failure of a Flash cell,

that can no longer be programmed. The byte

where this error occurred must be discarded (if it
was in the E3 TM memory, the byte must be repro-

grammed to FFh and then discarded, to avoid the

error occurring again when that byte is internally

moved). This bit is automatically cleared when bit

FEERR of the FESR0 register is cleared by soft-

ware.

0: Program OK
1: Flash or E3 TM Programming error

                                                      59/429

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

3.4 WRITE OPERATION EXAMPLE                           The load instructions are used to set the address-
Each operation (both Flash and E3 TM) is activated    es (in the Flash or in the E3 TM memory space) and
by a sequence of instructions like the following:     the data to be modified.

OR FCR, #OPMASK ;Operation selection                  The last instruction is used to start the write oper-
LD ADD1, #DATA1 ;1st Add and Data                     ation, by setting the start bit (FWMS for Flash op-
LD ADD2, #DATA2 ;2nd Add and Data                     erations, EWMS for E3 TM operation) in the Control
.. ...., ......                                       register.
LD ADDn, #DATAn ;nth Add and Data
                                                      Once selected, but not yet started, one operation
                                ;n range = (1 to 16)  can be cancelled by resetting the operation selec-
OR FCR, #80h ;Operation start                         tion bit. Any latched address and data will be reset.

The first instruction is used to select the desired   Warning: during the Flash Page Program or the E3
operation by setting its corresponding selection bit  TM Page Update operation it is forbidden to change
in the Control Register (FCR for Flash operations,    the page address: only the last page address is ef-
ECR for E3 TM operations).                            fectively kept and all programming will effect only
                                                      that page.

                                                      A summary of the available Flash and E3 TM write
                                                      operations are shown in the following tables:

Table 11. Flash Write Operations

        Operation     Selection bit  Addresses and Data    Start bit  Typical Duration
     Byte Program         FBYTE                1 byte       FWMS              10 s
     Page Program        FPAGE                              FWMS
      Sector Erase        FSECT       From 1 to 16 bytes    FWMS      160 s (16 bytes)
Sector Erase Suspend     FSUSP        From 1 to 4 sectors    None      1.5 s (1 sector)
                          FCHIP                             FWMS              15 s
       Chip Erase         PROT                 None         FWMS               3s
     Set Protection                            None                    40 s (4 bytes)
                                       From 1 to 4 bytes

Table 12. E3 TM Write Operations

         Operation    Selection bit  Addresses and Data    Start bit  Typical Duration
        Page Update      EPAGE        From 1 to 16 bytes    EWMS             30 ms
         Chip Erase       ECHIP                None         EWMS

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3.5 PROTECTION STRATEGY                                 NON VOLATILE ACCESS PROTECTION REG-
                                                        ISTER (NVAPR)
The protection bits are stored in the 4 locations
from 231FFCh to 231FFFh (see Figure 34).                Address: 231FFCh - Read/Write

All the available protections are forced active dur-    Delivery value: 1111 1111 (FFh)
ing reset, then in the initialisation phase they are
read from the TestFlash.                                7  6  5            4  3  2  1  0

The protections are stored in 2 Non Volatile Regis-     1 APRO APBR APEE APEX PWT2 PWT1 PWT0
ters. Other 2 Non Volatile Registers can be used
as a password to re-enable test modes once they         Bit 7 = Reserved.
have been disabled.
                                                        Bit 6 = APRO: FLASH access protection.
The protections can be programmed using the Set         This bit, if programmed at 0, disables any access
Protection operation (see Control Registers para-       (read/write) to operands mapped inside the Flash
graph), that can be executed from all the internal      address space (E3 TM excluded), unless the current
or external memories except the Flash or Test-          instruction is fetched from the TestFlash or from
Flash itself.                                           the Flash itself.
                                                        0: ROM protection on
The TestFlash area (230000h to 231F7Fh) is al-          1: ROM protection off
ways protected against write access.

Figure 34. Protection Register Map

231FFCh   NVAPR                                         Bit 5 = APBR: TestFlash access protection.
231FFDh  NVWPR                                          This bit, if programmed at 0, disables any access
231FFEh  NVPWD0                                         (read/write) to operands mapped inside the Test-
231FFFh  NVPWD1                                         Flash, the OTP and the protection registers, un-
                                                        less the current instruction is fetched from the
3.5.1 Non Volatile Registers                            TestFlash or the OTP area.
                                                        0: TestFlash protection on
The 4 Non Volatile Registers used to store the pro-     1: TestFlash protection off
tection bits for the different protection features are
one time programmable by the user.                      Bit 4 = APEE: E3 TM access protection.

Access to these registers is controlled by the pro-     This bit, if programmed at 0, disables any access
tections related to the TestFlash. Since the code to    (read/write) to operands mapped inside the E3 TM
program the Protection Registers cannot be              address space, unless the current instruction is
fetched by the Flash or the TestFlash memories,         fetched from the TestFlash or from the Flash, or
this means that, once the APRO or APBR bits in          from the E3 TM itself.
the NVAPR register are programmed, it is no long-       0: E3 TM protection on
er possible to modify any of the protection bits. For   1: E3 TM protection off
this reason the NV Password, if needed, must be
set with the same Set Protection operation used to      Bit 3 = APEX: Access Protection from External
program these bits. For the same reason it is           memory.
strongly advised to never program the WPBR bit in       This bit, if programmed at 0, disables any access
the NVWPR register, as this will prevent any fur-       (read/write) to operands mapped inside the ad-
ther write access to the TestFlash, and conse-          dress space of one of the internal memories (Test-
quently to the Protection Registers.                    Flash, Flash, E3 TM, RAM), if the current instruction
                                                        is fetched from an external memory.
                                                        0: Protection from external memory on
                                                        1: Protection from external memory off

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PROTECTION STRATEGY (Cont'd)                              Bit 5 = WPBR: TestFlash Write Protection.
                                                          This bit, if programmed at 0, disables any write ac-
Bit 2:0 = PWT[2:0]: Password Attempt 2-0.                 cess to the TestFlash, the OTP and the protection
                                                          registers. This protection cannot be temporarily
If the TMDIS bit in the NVWPR register (231FFDh)          disabled.
is programmed to 0, every time a Set Protection           0: TestFlash write protection on
operation is executed with Program Addresses              1: TestFlash write protection off
equal to NVPWD1-0 (231FFE-Fh), the two provid-
ed Program Data are compared with the                     Note: it is strongly advised to never program the
NVPWD1-0 content; if there is not a match one of          WPBR bit in the NVWPR register, as this will pre-
PWT2-0 bits is automatically programmed to 0:             vent any further write access to the protection reg-
when these three bits are all programmed to 0 the         isters.
test modes are disabled forever. In order to inten-
tionally disable test modes forever, it is sufficient to  Bit 4 = WPEE: E3 TM Write Protection.
set a random Password and then to make 3 wrong            This bit, if programmed to 0, disables any write ac-
attempts to enter it.                                     cess to the E3 TM address space. This protection
                                                          can be temporary disabled by executing the Set
NON VOLATILE WRITE PROTECTION REGIS-                      Protection operation and writing 1 into this bit. To
TER (NVWPR)                                               restore the protection, reset the micro or execute
                                                          another Set Protection operation on this bit.
Address: 231FFDh - Read/Write                             0: E3 TM write protection on
                                                          1: E3 TM write protection off
Delivery value: 1111 1111 (FFh)                           Note: a read access to the NVWPR register re-
                                                          stores any protection previously enabled.
7 654   3  2  1  0
                                                          Bit 3 = WPRS3: FLASH Sectors 5-3 Write Protec-
TMDIS PWOK WPBR WPEE WPRS3 WPRS2 WPRS1 WPRS0                 tion.

Bit 7 = TMDIS: Test mode disable (Read Only).             This bit, if programmed to 0, disables any write ac-
This bit, if set to 1, allows to bypass all the protec-   cess to the Flash sector 3 (and sectors 4 and 5
tions in test and EPB modes. If programmed to 0,          when available) address space(s). This protection
on the contrary, all the protections remain active        can be temporary disabled by executing the Set
also in test mode. The only way to enable the test        Protection operation and writing 1 into this bit. To
modes if this bit is programmed to 0, is to execute       restore the protection, reset the micro or execute
the Set Protection operation with Program Ad-             another Set Protection operation on this bit.
dresses equal to NVPWD1-0 (231FFF-Eh) and
Program Data matching with the content of                 0: FLASH Sectors 5-3 write protection on
NVPWD1-0. This bit is read only: it is automatically      1: FLASH Sectors 5-3 write protection off
programmed to 0 when NVPWD1-0 are written for             Note: a read access to the NVWPR register re-
the first time.                                           stores any protection previously enabled.
0: Test mode disabled
1: Test mode enabled                                      Bit 2:0 = WPRS[2:0]: FLASH Sectors 2-0 Write
                                                          Protection.
Bit 6 = PWOK: Password OK (Read Only).
If the TMDIS bit is programmed to 0, when the Set         These bits, if programmed to 0, disable any write
Protection operation is executed with Program Ad-         access to the 3 Flash sectors address spaces.
dresses equal to NVPWD[1:0] and Program Data              These protections can be temporary disabled by
matching with NVPWD[1:0] content, the PWOK bit            executing the Set Protection operation and writing
is automatically programmed to 0. When this bit is        1 into these bits. To restore the protection, reset
programmed to 0 TMDIS protection is bypassed              the micro or execute another Set Protection oper-
and the test and EPB modes are enabled.                   ation on this bit.
0: Password OK
1: Password not OK                                        0: FLASH Sectors 2-0 write protection on
                                                          1: FLASH Sectors 2-0 write protection off
                                                          Note: a read access to the NVWPR register re-
                                                          stores any protection previously enabled.

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   ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

PROTECTION STRATEGY (Cont'd)

NON VOLATILE PASSWORD (NVPWD1-0)                      Bit APEX can be temporarily disabled by execut-
Address: 231FFF-231FFEh - Write Only                  ing the Set Protection operation and writing 1 into
Delivery value: 1111 1111 (FFh)                       this bit, but only if this write instruction is executed
                                                      from an internal memory (Flash and Test Flash ex-
7  6  5  4  3  2              1       0               cluded).

PWD7 PWD6 PWD5 PWD4 PWD3 PWD2 PWD1 PWD0               Bit APEE can be temporarily disabled by execut-
                                                      ing the Set Protection operation and writing 1 into
Bit 7:0 = PWD[7:0]: Password bits 7:0 (Write On-      this bit, but only if this write instruction is executed
ly).                                                  from the memory itself to unprotect (E3 TM).
These bits must be programmed with the Non Vol-
atile Password that must be provided with the Set     Bits APRO and APBR can be temporarily disabled
Protection operation to disable (first write access)  through a direct write at NVAPR location, by over-
or to reenable (second write access) the test and     writing at 1 these bits, but only if this write instruc-
EPB modes. The first write access fixes the pass-     tion is executed from the memory itself to unpro-
word value and resets the TMDIS bit of NVWPR          tect.
(231FFDh). The second write access, with Pro-
gram Data matching with NVPWD[1:0] content, re-       To restore the access protections, reset the micro
sets the PWOK bit of NVWPR.                           or execute another Set Protection operation by
                                                      writing 0 to the desired bits.
These two registers can be accessed only in write
mode (a read access returns FFh).                     Note: To restore all the protections previously en-
                                                      abled in the NVAPR or NVWPR register, read the
3.5.2 Temporary Unprotection                          corresponding register.

On user request the memory can be configured so       When an internal memory (Flash, TestFlash or
as to allow the temporary unprotection also of all    E3 TM) is protected in access, also the data access
access protections bits of NVAPR (write protection    through a DMA of a peripheral is forbidden (it re-
bits of NVWPR are always temporarily unprotecta-      turns FFh). To read data in DMA mode from a pro-
ble).                                                 tected memory, first it is necessary to temporarily
                                                      unprotect that memory.

                                                      The temporary unprotection allows also to update
                                                      a protected code.

                                                      Refer to the following figures to manage the Test/
                                                      EPB, Access and Write protection modes.

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

Figure 35. Test /EPB Mode Protection

                           Test/EPB Mode
                             Unprotected

              Good                 2nd
              Password             Bad Password

                     Test/EPB Mode               Good
                        Protected                PassWord

        1st
        Bad Password 3rd Bad Password

                  Test/EPB Mode                                      Test/EPB Mode
                     Protected                                          Unprotected

        Good                 Bad Password        Good                Bad Password
        Password                                 Password

Figure 36. Access Mode Protection

        Access Mode
        Unprotected

                    Reset the Access Protection bit
                    by a Set Protection Operation executed from RAM

                        Access Mode                                  Reset the
                        Protected                                     Access Protection bit
                                                                      by a Set Protection
Set the                                          SW/HW                Operation
                                                 Reset                Executed from RAM

Access Protection Bit                                      NVAPR
                                                           Read
by an OR operation executed                                Access

from the Memory

to unprotect            Access Mode

                        Temporarily

                        Unprotected

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Figure 37. WRITE Mode Protection

             Write Mode
             Unprotected

                       Reset the Write Protection Bit
                       by a Set Protection Operation executed from RAM

                                Write Mode        SW/HW  NVWPR          Reset the Write
                                Protected         Reset  Read           Protection Bit by a
                                                         Access
Set the                                                                 Set Protection
Write Protection Bit                                                    Operation exectued
by a Set Protection Operation                                           from RAM
executed from RAM

                                     Write Mode
                                     Temporarily
                                     Unprotected

                                                                        65/429

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3.6 FLASH IN-SYSTEM PROGRAMMING                            The first 4 words should be the interrupt vectors
                                                           of the 4 possible SCI interrupts, to be used by
The Flash memory can be programmed in-system               the in-system programming routine;
through a serial interface (SCI0).
                                                         Transmits a last datum (21h) as a request for
Exiting from reset, the ST9 executes the initializa-       end of communications;
tion from the TestFlash code (written in Test-
Flash), where it checks the value of the SOUT0           Receives the end of communication
pin. If it is at 0, this means that the user wishes to     confirmation datum (any byte other than 25h);
update the Flash code, otherwise normal execu-
tion continues. In this second case, the TestFlash       Resets all the unused RAM locations to FFh;
code reads the Reset vector.
                                                         Calls address 200018h in internal RAM;
If the Flash is virgin (read content is always FFh),
the reset vector contains FFFFh. This will repre-        After completion of the in-system programming
sent the last location of segment 0h, and it is inter-     routine, an HALT instruction is executed and an
preted by the TestFlash code as a flag indicating          Hardware Reset is needed.
that the Flash memory is virgin and needs to be
programmed. If the value 1 is detected on the           The Code Update routine initializes the SCI0 pe-
SOUT0 pin and the Flash is virgin, a HALT instruc-      ripheral as shown in the following table:
tion is executed, waiting for a hardware Reset.
                                                        Table 13. SCI0 Registers (page 24) initialization
3.6.1 Code Update Routine
                                                            Register  Value              Notes
The TestFlash Code Update routine is called auto-         IVR - R244   10h    Vector Table in 0010h
matically if the SOUT0 pin is held low during pow-        ACR - R245   23h    Address Match is 23h
er-on.                                                   IDPR - R249   00h   SCI interrupt priority is 0
                                                         CHCR - R250   83h
The Code Update routine performs the following                                       8 Data Bits
operations:                                               CCR - R251   E8h   rec. clock: ext RXCLK0
                                                                             trx clock: int CLKOUT0
Enables the SCI0 peripheral in synchronous             BRGHR - R252   00h
   mode                                                 BRGLR - R253   04h    Baud Rate Divider is 4
                                                                       83h      Synchronous Mode
Transmits a synchronization datum (25h);                SICR - R254   01h
                                                         SOCR - R255
Waits for an address match (23h) with a timeout
   of 10ms (@ fOSC 4 MHz);                              In addition, the Code Update routine remaps the
                                                        interrupts in the TestFlash (ISR = 23h), and config-
If the match is not received before the timeout,       ures I/O Ports P5.3 (SOUT0) and and P5.4
   the execution returns to the Power-On routine;       (CLKOUT0) as Alternate Functions.

If the match is received, the SCI0 transmits a         Note: Four interrupt routines are used by the code
   new datum (21h) to tell the external device that     update routine: SCI Receiver Error Interrupt rou-
   it is ready to receive the data to be loaded in      tine (vector in 0010h), SCI address Match Interrupt
   RAM (that represents the code of the in-system       routine (vector in 0012h), SCI Receiver Data
   programming routine);                                Ready Interrupt routine (vector in 0014h) and SCI
                                                        Transmitter Buffer Empty Interrupt routine (vector
Receives two data representing the number of           in 0016h).
   bytes to be loaded (max. 4 Kbytes);

Receives the specified number of bytes (each
   one preceded by the transmission of a Ready to
   Receive character: (21h) and writes them in
   internal RAM starting from address 200010h.

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ST92F124/F150/F250 - SINGLE VOLTAGE FLASH & E3 TM (EMULATED EEPROM)

Figure 38. Flash in-system Programming.              Internal RAM (User Code Example)

                      TestFlash Code

               Start                                   In-system
                                                     prog routine

    Initialisation

                                         Address                     Flash     No
                                         Match
No             SOUT0 Yes                 Interrupt                   virgin ?
                                         (from SCI)
               =0?                                   Yes
                                         Test
                                         Flash                                 Erase sectors

Jump to Flash         Enable Serial                  Load 1st table
                         Interface                   of data in RAM
     Main                                            through S.I.
     User                   WFI
    Code

                           Code Update               Prog 1st table            Load 2nd table
                              Routine                of data from              of data in RAM
                                                     RAM in Flash              through SCI
                           Enable DMA
                                                     Inc. Address
                          Load in-system
                          prog routine                               Last      No
                          in internal RAM
                           through SCI.              Address ?

                           Call in-system            Yes
                           prog routine

                                                                     RET

                                     HALT

                                                                                               67/429

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ST92F124/F150/F250 - REGISTER AND MEMORY MAP

4 REGISTER AND MEMORY MAP

4.1 INTRODUCTION                                      ment where the routine is located has to be written
                                                      in 000009h (one byte).
The ST92F124/F150/F250 register map, memory
map and peripheral options are documented in          This routine is called at least once every time that
this section. Use this reference information to sup-  the TestFlash executes an E3 TM write operation. If
plement the functional descriptions given else-       the write operation has a long duration, the user
where in this document.                               routine is called with a rate fixed by location
                                                      000008h with an internal clock frequency of 2
4.2 MEMORY CONFIGURATION                              MHz, location 000008h fixes the number of milli-
                                                      seconds to wait between two calls of the user rou-
The Program memory space of the ST92F124/             tine.
F150/F250 up to 256K bytes of directly addressa-
ble on-chip memory, is fully available to the user.   Table 14. User Routine Parameters

4.2.1 Reset Vector Location                           Location    Size     Description
                                                      000006h to  2 bytes  User routine address
The user power on reset vector must be stored in      000007h     1 byte   ms rate at 2 MHz.
the first two physical bytes of memory, 000000h       000008h     1 byte   User routine segment
and 000001h.                                          000009h

4.2.2 Location of Vector for External Watchdog        If location 000006h to 000007h is virgin (FFFFh),
Refresh                                               the user routine is not called.

If an external watchdog is used, it must be re-
freshed during TestFlash execution by a user writ-
ten routine. This routine has to be located in Flash
memory, the address where the routine starts has
to be written in 000006h (one word) while the seg-

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                              ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Figure 39. ST92F150/F250 External Memory Map

                                                                    3FFFFFh

External
Memory

                     250000h  PAGE 93h - 16 Kbytes                           Upper Memory(1.8 Mbytes)
                     24FFFFh  PAGE 92h - 16 Kbytes                           (usually external RAM starting
                     24C000h  PAGE 91h - 16 Kbytes                           in Segment 24h)
                     24BFFFh  PAGE 90h - 16 Kbytes
SEGMENT 24h          248000h
   64 Kbytes         247FFFh
                     244000h
                     243FFFh

                     240000h

Segments 20h to 23h
     (Reserved for
         internal
        memory)
      (256Kbytes)

                     1FFFFFh

External
Memory

                     050000h  PAGE 13h - 16 Kbytes                           Lower Memory (1.8 Mbytes)
                     04FFFFh  PAGE 12h - 16 Kbytes                           (usually external ROM/FLASH
                     04C000h  PAGE 11h - 16 Kbytes                           starting in Segment 4h)
                     04BFFFh  PAGE 10h - 16 Kbytes
   SEGMENT 4h        048000h
      64 Kbytes      047FFFh
                     044000h
Segments 0h to 3h    043FFFh
   (Reserved for
        internal     040000h
       memory)
    (256Kbytes)

                                                                                                             69/429

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ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Figure 40. ST92F124/F150/F250 TESTFLASH and E3 TM Memory Map

        SEGMENT 23h                                      23FFFFh                                                PAGE 8Fh - 16 Kbytes
           64 Kbytes                                     23C000h                                                PAGE 8Eh - 16 Kbytes
                                                         23BFFFh                                                PAGE 8Dh - 16 Kbytes
                                                         238000h                                                PAGE 8Ch - 16 Kbytes
                                                         237FFFh
                                                         234000h
                                                         233FFFh
                                                         230000h

                                                                                                      231FFFh   8 Kbytes

                                                                                                      230000h

                                                         TESTFLASH - 8 Kbytes

                                                                                                       231FFFh  128 bytes

                                                                                                       231F80h

                                                         FLASH OTP - 128 bytes

                                                         231FFFh                                                4 bytes
                                                         231FFCh

        FLASH OTP Protection Registers - 4 bytes

                                           SEGMENT 22h   22FFFFh                                                PAGE 8Bh - 16 Kbytes
                                              64 Kbytes  22C000h                                                PAGE 8Ah - 16 Kbytes
                                                         22BFFFh                                                PAGE 89h- 16 Kbytes
                       224003h/221000h                   228000h                                                PAGE 88h - 16 Kbytes
                                                         227FFFh
                      224000h/221003h                    224000h                                                1 Kbyte
                                                         223FFFh
FLASH and E3 TM                                          220000h
Control Registers - 4 bytes
mapped in both locations                                 2203FFh

                                                           220000h

        Emulated EEPROM - 1 Kbyte

                                                                                                                                      Not Available

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ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Figure 41. ST92F124/F150 Internal Memory Map (64K versions)

SEGMENT 20h                                                  20FFFFh         PAGE 83h - 16 Kbytes
   64 Kbytes                                                 20C000h         PAGE 82h - 16 Kbytes
                                                             20BFFFh         PAGE 81h - 16 Kbytes
                         6 Kbytes                            208000h         PAGE 80h - 16 Kbytes
                               4 Kbytes                      207FFFh
                                    2 Kbytes                 204000h
                                                             203FFFh
                               RAM                           200000h

                                                             2017FFh
                                                             200FFFh
                                                             2007FFh

                                                             200000h

                           SEGMENT 3h                        03FFFFh         PAGE Fh - 16 Kbytes
                             64 Kbytes                       03C000h         PAGE Eh - 16 Kbytes
                                                             03BFFFh         PAGE Dh- 16 Kbytes
                                                             038000h         PAGE Ch - 16 Kbytes
                                                             037FFFh         PAGE Bh - 16 Kbytes
                                                             034000h         PAGE Ah - 16 Kbytes
                                                             033FFFh         PAGE 9h - 16 Kbytes
                                                                             PAGE 8h- 16 Kbytes
                                                             030000h         PAGE 7h - 16 Kbytes
                                                             02FFFFh         PAGE 6h - 16 Kbytes
                                                                             PAGE 5h - 16 Kbytes
Reserved Area -192 Kbytes  SEGMENT 2h                        02C000h         PAGE 4h - 16 Kbytes
                             64 Kbytes                       02BFFFh         PAGE 3h - 16 Kbytes
  SECTOR F2                                                  028000h         PAGE 2h - 16 Kbytes
    48 Kbytes                                                027FFFh         PAGE 1h - 16 Kbytes
                                                                             PAGE 0h - 16 Kbytes
  SECTOR F1                                                  024000h
    8 Kbytes                                                 023FFFh

  SECTOR F0                SEGMENT 1h                        020000h
    8 Kbytes                 64 Kbytes                       01FFFFh
                                                             01C000h
                                                             01BFFFh

                                                             018000h
                                                             017FFFh

                                                             014000h
                                                             013FFFh

                                                             010000h
                                                             00FFFFh

                           SEGMENT 0h                        00C000h
                             64 Kbytes                       00BFFFh
                                                             008000h
                                                             007FFFh

                                                             004000h
                                                             003FFFh

                                                                    000000h

                           FLASH - 64 Kbytes

                                                                             Not Available

                                                                                                   71/429

                                                                                                       9
ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Figure 42. ST92F124/F150 Internal Memory Map (128K versions)

        SEGMENT 20h                                                        20FFFFh    PAGE 83h - 16 Kbytes
           64 Kbytes                                                       20C000h    PAGE 82h - 16 Kbytes
                                                                           20BFFFh    PAGE 81h - 16 Kbytes
                                 6 Kbytes                                  208000h    PAGE 80h - 16 Kbytes
                                       4 Kbytes                            207FFFh
                                            2 Kbytes                       204000h
                                                                           203FFFh
                                       RAM                                 200000h

                                                                           2017FFh
                                                                           200FFFh
                                                                           2007FFh

                                                                           200000h

                                   SEGMENT 3h                              03FFFFh    PAGE Fh - 16 Kbytes
                                     64 Kbytes                             03C000h    PAGE Eh - 16 Kbytes
                                                                           03BFFFh    PAGE Dh- 16 Kbytes
                                                                           038000h    PAGE Ch - 16 Kbytes
                                                                           037FFFh    PAGE Bh - 16 Kbytes
                                                                           034000h    PAGE Ah - 16 Kbytes
                                                                           033FFFh    PAGE 9h - 16 Kbytes
                                                                                      PAGE 8h- 16 Kbytes
        Reserved Area- 128 Kbytes                                          030000h    PAGE 7h - 16 Kbytes
                                                                           02FFFFh    PAGE 6h - 16 Kbytes
             SECTOR F3 *                                                              PAGE 5h - 16 Kbytes
                64 Kbytes          SEGMENT 2h                              02C000h    PAGE 4h - 16 Kbytes
                                     64 Kbytes                             02BFFFh    PAGE 3h - 16 Kbytes
              SECTOR F2                                                    028000h    PAGE 2h - 16 Kbytes
                48 Kbytes                                                  027FFFh    PAGE 1h - 16 Kbytes
                                                                                      PAGE 0h - 16 Kbytes
              SECTOR F1                                                    024000h
                 8 Kbytes                                                  023FFFh

              SECTOR F0                                                    020000h
                 8 Kbytes                                                  01FFFFh

                                                                           01C000h
                                                                           01BFFFh

                                   SEGMENT 1h                              018000h
                                     64 Kbytes                             017FFFh
                                                                           014000h
                                                                           013FFFh

                                                                           010000h
                                                                           00FFFFh

                                   SEGMENT 0h                              00C000h
                                     64 Kbytes                             00BFFFh
                                                                           008000h
                                                                           007FFFh

                                                                           004000h
                                                                           003FFFh

                                                                             000000h

                                   FLASH - 128 Kbytes

* Available on ST92F150 versions only. Reserved area on ST92F124 version.             Not Available

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9
               ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Figure 43. ST92F250 Internal Memory Map (256K version)                                                        20FFFFh  PAGE 83h - 16 Kbytes
                                                                                                              20C000h  PAGE 82h - 16 Kbytes
                                                                  SEGMENT 20h                                 20BFFFh  PAGE 81h - 16 Kbytes
                                                                     64 Kbytes                                208000h  PAGE 80h - 16 Kbytes
                                                                                                              207FFFh
                                                                                                     8Kbytes  204000h
                                                                                                              203FFFh
                                                                                        RAM                   200000h

                                                                                                              201FFFh

                                                                                                              200000h

SECTOR F5      SEGMENT 3h                                                                                     03FFFFh  PAGE Fh - 16 Kbytes
64 Kbytes       64 Kbytes                                                                                    03C000h  PAGE Eh - 16 Kbytes
                                                                                                              03BFFFh  PAGE Dh- 16 Kbytes
  SECTOR F4                                                                                                   038000h  PAGE Ch - 16 Kbytes
    64 Kbytes                                                                                                 037FFFh  PAGE Bh - 16 Kbytes
                                                                                                              034000h  PAGE Ah - 16 Kbytes
SECTOR F3                                                                                                     033FFFh  PAGE 9h - 16 Kbytes
64 Kbytes                                                                                                             PAGE 8h- 16 Kbytes
                                                                                                              030000h  PAGE 7h - 16 Kbytes
SECTOR F2                                                                                                     02FFFFh  PAGE 6h - 16 Kbytes
48 Kbytes                                                                                                             PAGE 5h - 16 Kbytes
               SEGMENT 2h                                                                                     02C000h  PAGE 4h - 16 Kbytes
SECTOR F1        64 Kbytes                                                                                    02BFFFh  PAGE 3h - 16 Kbytes
  8 Kbytes                                                                                                    028000h  PAGE 2h - 16 Kbytes
                                                                                                              027FFFh  PAGE 1h - 16 Kbytes
SECTOR F0                                                                                                              PAGE 0h - 16 Kbytes
  8 Kbytes                                                                                                    024000h
                                                                                                              023FFFh

                                                                                                              020000h
                                                                                                              01FFFFh

                                                                                                              01C000h
                                                                                                              01BFFFh

               SEGMENT 1h                                                                                     018000h
                 64 Kbytes                                                                                    017FFFh
                                                                                                              014000h
                                                                                                              013FFFh

                                                                                                              010000h
                                                                                                              00FFFFh

               SEGMENT 0h                                                                                     00C000h
                 64 Kbytes                                                                                    00BFFFh
                                                                                                              008000h
                                                                                                              007FFFh

                                                                                                              004000h
                                                                                                              003FFFh

                                                        000000h

               FLASH - 256Kbytes

                                                                                                                       Not Available

                                                                                                                                             73/429

                                                                                                                                                 9
ST92F124/F150/F250 - REGISTER AND MEMORY MAP

4.3 ST92F124/F150/F250 REGISTER MAP                Registers common to other functions.

Table 16 contains the map of the group F periph-   In particular, double-check that any registers
eral pages.                                         with "undefined" reset values have been correct-
                                                    ly initialized.
The common registers used by each peripheral
are listed in Table 15.                           Warning: Note that in the EIVR and each IVR reg-
                                                  ister, all bits are significant. Take care when defin-
Be very careful to correctly program both:        ing base vector addresses that entries in the Inter-
                                                  rupt Vector table do not overlap.
The set of registers dedicated to a particular
  function or peripheral.

Table 15. Common Registers                                             Common Registers
                                          CICR + NICR + DMA REGISTERS + I/O PORT REGISTERS
                  Function or Peripheral  CICR + NICR + I/O PORT REGISTERS
                            SCI, MFT      CICR + NICR + EXTERNAL INTERRUPT REGISTERS +
                               ADC        I/O PORT REGISTERS
                                          I/O PORT REGISTERS + MODER
                       SPI, WDT, STIM     INTERRUPT REGISTERS + I/O PORT REGISTERS
                                          INTERRUPT REGISTERS + MODER
                          I/O PORTS
                 EXTERNAL INTERRUPT

                              RCCU

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9
                                                           ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Table 16. Group F Pages Register Map
Resources available on the ST92F124/F150/F250 devices:

Reg.                                                                   Page

      0 2 3 7 8 9 10 11 20 21 22 23 24 26 28 29 36 37 38 39 40

R255           Res

R254 Res.
      WCR
R253          Port 3
                       Port 7
R252                                 Res.

R251           Res

R250  WDT                      Res.                        Res.
R249          Port 2

                       Port 6

R248                                 MFT1                              I2C_0
                                             MFT0                              MMU
                                                                                       I2C_1 *
                                                     MFT0                                       JBLPD *
                                                                                                        SCI-M
R247           Res. Res.                                                                                         SCI-A *
                                                                                                                         EFT0 *
                                                                                                                                 EFT1 *
                                                                                                                                          CAN_1*
                                                                                                                                                  CAN_1*
                                                                                                                                                           CAN_1*
                                                                                                                                                                   CAN_1*
                                                                                                                                                                           CAN_1*

R246                                 MFT1

R245  INT
              Port 1
                       Port 5

R244

R243           Res. Res.

R242           Port 0
                       Port 4
R241
         Res.                   SPI
                                                MFT0
R240                                                             STIM

                                                                             75/429

                                                                                 9
ST92F124/F150/F250 - REGISTER AND MEMORY MAP

:

        Reg.                      Page

              41 42 43 48 49 50 51 52 53 54 55 57 60 61 62 63

        R255

        R254  Port 9*

        R253                                                                                                WUIMU
                                                                                                                    STANDARD INTERRUPT CHANNELS
        R252                                                                                                                 AD10
                                                                                                                                      AD10
        R251                                                                                          Res.                                     AD10

        R250  Port 8*

        R249

        R248  CAN_1*
                      CAN_1*
        R247                            CAN_0*
                                                 CAN_0*
                                                          CAN_0*
                                                                   CAN_0*
                                                                            CAN_0*
                                                                                     CAN_0*
                                                                                              CAN_0*

        R246

        R245

        R244                                                                                                Res.
        R243
              Res.                                                                                    RCCU

        R242                                                                                                      Res

        R241

        R240

* Available on some devices only

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                                 ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Table 17. Detailed Register Map

Page   Block  Reg.  Register                     Description               Reset    Doc.
(Dec)          No.   Name                                                   Value   Page
N/A   Core                        Central Interrupt Control Register       Hex.
              R230    CICR                      Flag Register                        34
  0      I/O  R231   FLAGR                                                    87     35
        Port  R232                           Pointer 0 Register               00     37
  2      0:5  R233     RP0                   Pointer 1 Register               xx     37
              R234     RP1                Page Pointer Register               xx     39
        INT   R235    PPR                                                     xx     39
              R236  MODER                      Mode Register                  E0     41
       WDT    R237  USPHR          User Stack Pointer High Register           xx     41
              R238   USPLR         User Stack Pointer Low Register            xx     41
         I/O  R239  SSPHR          System Stack Pointer High Reg.             xx     41
        Port  R224   SSPLR          System Stack Pointer Low Reg.             xx
              R225    P0DR                                                    FF     151
          0   R226    P1DR                 Port 0 Data Register               FF
         I/O  R227    P2DR                 Port 1 Data Register               FF     106
        Port  R228    P3DR                 Port 2 Data Register          1111 111x   107
          1   R229    P4DR                 Port 3 Data Register               FF     107
         I/O  R242    P5DR                 Port 4 Data Register               FF     107
        Port  R243    EITR                 Port 5 Data Register               00     163
          2   R244    EIPR        External Interrupt Trigger Register         00     108
         I/O  R245    EIMR          External Interrupt Pending Reg.           00     162
        Port  R246   EIPLR          External Interrupt Mask-bit Reg.          FF     162
          3   R247    EIVR       External Interrupt Priority Level Reg.       x6     162
              R248    NICR        External Interrupt Vector Register          00     162
              R249  WDTHR                Nested Interrupt Control             FF     163
              R250  WDTLR           Watchdog Timer High Register              FF
              R251  WDTPR            Watchdog Timer Low Register              FF     151
              R252  WDTCR          Watchdog Timer Prescaler Reg.              12
              R240    WCR         Watchdog Timer Control Register             7F
              R241    P0C0                 Wait Control Register              00
              R242    P0C1          Port 0 Configuration Register 0           00
              R244    P0C2          Port 0 Configuration Register 1           00
              R245    P1C0          Port 0 Configuration Register 2           00
              R246    P1C1          Port 1 Configuration Register 0           00
              R248    P1C2          Port 1 Configuration Register 1           00
              R249    P2C0          Port 1 Configuration Register 2           FF
              R250    P2C1          Port 2 Configuration Register 0           00
              R252    P2C2          Port 2 Configuration Register 1           00
              R253    P3C0          Port 2 Configuration Register 2      1111 111x
              R254    P3C1          Port 3 Configuration Register 0      0000 000x
                      P3C2          Port 3 Configuration Register 1      0000 000x
                                    Port 3 Configuration Register 2

                                                                                    77/429

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ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Page    Block  Reg.  Register              Description            Reset    Doc.
(Dec)           No.   Name                                        Value    Page
          I/O                  Port 4 Configuration Register 0     Hex.
  3      Port  R240    P4C0    Port 4 Configuration Register 1              151
               R241    P4C1    Port 4 Configuration Register 2      FD
  7        4   R242    P4C2    Port 5 Configuration Register 0       00     260
          I/O  R244    P5C0    Port 5 Configuration Register 1       00     260
         Port  R245    P5C1    Port 5 Configuration Register 2       FF     261
           5   R246    P5C2    Port 6 Configuration Register 0       00     261
               R248    P6C0    Port 6 Configuration Register 1       00
          I/O  R249    P6C1    Port 6 Configuration Register 2  xx11 1111
         Port  R250    P6C2                                     xx00 0000
               R251    P6DR           Port 6 Data Register      xx00 0000
           6   R252    P7C0    Port 7 Configuration Register 0  xx11 1111
               R253    P7C1    Port 7 Configuration Register 1       FF
          I/O  R254    P7C2    Port 7 Configuration Register 2       00
         Port  R255    P7DR                                          00
               R240   SPDR0           Port 7 Data Register           FF
           7   R241   SPCR0            SPI Data Register             00
               R242   SPSR0                                          00
         SPI   R243   SPPR0           SPI Control Register           00
                                      SPI Status Register            00
                                    SPI Prescaler Register

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                               ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Page   Block   Reg. Register               Description          Reset  Doc.
(Dec)                                                           Value  Page
               No.   Name      Capture Load Register 0 High     Hex.
  8                             Capture Load Register 0 Low             202
        MFT1   R240  REG0HR1   Capture Load Register 1 High       xx    202
  9    MFT0,1  R241  REG0LR1    Capture Load Register 1 Low       xx    202
        MFT0   R242  REG1HR1                                      xx    202
  10           R243  REG1LR1      Compare 0 Register High         xx    202
               R244  CMP0HR1       Compare 0 Register Low         00    202
               R245  CMP0LR1      Compare 1 Register High         00    202
               R246  CMP1HR1       Compare 1 Register Low         00    202
               R247  CMP1LR1        Timer Control Register        00    203
               R248                                               00    204
               R249     TCR1         Timer Mode Register          00    205
               R250     TMR1   External Input Control Register    00    205
               R251    T_ICR1                                     00    206
               R252    PRSR1           Prescaler Register         00    207
               R253    OACR1      Output A Control Register       00    207
               R254    OBCR1      Output B Control Register       00    209
               R255  T_FLAGR1                                     00    202
               R244    IDMR1              Flags Register          xx    202
               R245    DCPR1    Interrupt/DMA Mask Register       xx    202
               R246    DAPR1   DMA Counter Pointer Register       xx    202
               R247    T_IVR1  DMA Address Pointer Register       C7    211
               R248     IDCR1                                     FC    209
               R240     IOCR       Interrupt Vector Register      xx    210
               R241    DCPR0   Interrupt/DMA Control Register     xx    210
               R242    DAPR0                                      xx    211
               R243    T_IVR0      I/O Connection Register        C7    202
               R240     IDCR0  DMA Counter Pointer Register       xx    202
               R241  REG0HR0   DMA Address Pointer Register       xx    202
               R242  REG0LR0                                      xx    202
               R243  REG1HR0       Interrupt Vector Register      xx    202
               R244  REG1LR0   Interrupt/DMA Control Register     00    202
               R245  CMP0HR0   Capture Load Register 0 High       00    202
               R246  CMP0LR0    Capture Load Register 0 Low       00    202
               R247  CMP1HR0   Capture Load Register 1 High       00    203
               R248  CMP1LR0    Capture Load Register 1 Low       00    204
               R249     TCR0                                      00    205
               R250     TMR0      Compare 0 Register High         00    205
               R251    T_ICR0      Compare 0 Register Low         00    206
               R252    PRSR0      Compare 1 Register High         00    207
               R253    OACR0       Compare 1 Register Low         00    207
               R254    OBCR0        Timer Control Register        00    209
               R255  T_FLAGR0                                     00
                       IDMR0         Timer Mode Register
                               External Input Control Register

                                       Prescaler Register
                                  Output A Control Register
                                  Output B Control Register

                                          Flags Register
                                Interrupt/DMA Mask Register

                                                                       79/429

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ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Page    Block  Reg. Register                   Description          Reset  Doc.
(Dec)    STIM                                                       Value  Page
               No.   Name            Counter High Byte Register     Hex.
  11    I2C_0                        Counter Low Byte Register              166
               R240     STH     Standard Timer Prescaler Register     FF    166
  20     MMU   R241     STL       Standard Timer Control Register     FF    166
        EXTMI  R242     STP                                           FF    166
  21           R243     STC               I2C Control Register        14    273
               R240   I2DCCR             I2C Status Register 1        00    274
               R241   I2CSR1             I2C Status Register 2        00    276
               R242   I2CSR2          I2C Clock Control Register      00    277
               R243   I2CCCR        I2C Own Address Register 1        00    277
               R244  I2COAR1        I2C Own Address Register 2        00    278
               R245  I2COAR2                                          00    278
               R246    I2CDR                I2C Data Register         00    278
               R247   I2CADR          I2C General Call Address        A0    279
               R248   I2CISR        I2C Interrupt Status Register     xx    280
               R249   I2CIVR        I2C Interrupt Vector Register     xx    280
               R250  I2CRDAP   Receiver DMA Source Addr. Pointer      xx    280
               R251   I2CRDC    Receiver DMA Transaction Counter      xx    281
               R252  I2CTDAP  Transmitter DMA Source Addr. Pointer    xx    281
               R253   I2CTDC  Transmitter DMA Transaction Counter     xx    281
               R254  I2CECCR     Extended Clock Control Register      00    282
               R255   I2CIMR         I2C Interrupt Mask Register      x0    46
               R240    DPR0                                           xx    46
               R241    DPR1              Data Page Register 0         xx    46
               R242    DPR2              Data Page Register 1         xx    46
               R243    DPR3              Data Page Register 2         xx    47
               R244     CSR              Data Page Register 3         00    47
               R248      ISR           Code Segment Register          xx    47
               R249   DMASR          Interrupt Segment Register       xx    148
               R245    EMR1             DMA Segment Register          80    149
               R246    EMR2          External Memory Register 1       1F
                                     External Memory Register 2

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                               ST92F124/F150/F250 - REGISTER AND MEMORY MAP

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(Dec)                                                                Value  Page
               No.   Name                  I2C Control Register      Hex.
  22                                      I2C Status Register 1              273
       I2C_1*  R240   I2DCCR              I2C Status Register 2        00    274
  23   JBLPD*  R241    I2CSR1          I2C Clock Control Register      00    276
               R242    I2CSR2        I2C Own Address Register 1        00    277
               R243   I2CCCR         I2C Own Address Register 2        00    277
               R244  I2COAR1                                           00    278
               R245  I2COAR2                 I2C Data Register         00    278
               R246    I2CDR           I2C General Call Address        00    278
               R247   I2CADR         I2C Interrupt Status Register     A0    279
               R248    I2CISR        I2C Interrupt Vector Register     xx    280
               R249    I2CIVR   Receiver DMA Source Addr. Pointer      xx    280
               R250  I2CRDAP     Receiver DMA Transaction Counter      xx    280
               R251   I2CRDC   Transmitter DMA Source Addr. Pointer    xx    281
               R252   I2CTDAP  Transmitter DMA Transaction Counter     xx    281
               R253   I2CTDC      Extended Clock Control Register      xx    281
               R254  I2CECCR          I2C Interrupt Mask Register      00    282
               R255    I2CIMR                                          x0    305
               R240   STATUS                  Status Register          40    306
               R241   TXDATA             Transmit Data Register        xx    307
               R242   RXDATA             Receive Data Register         xx    307
               R243     TXOP           Transmit Opcode Register        00    312
               R244   CLKSEL   System Frequency Selection Register     00    312
               R245  CONTROL                                           40    313
               R246    PADDR                  Control Register         xx    314
               R247   ERROR            Physical Address Register       00    316
               R248                                                    xx    316
               R249      IVR                   Error Register          10    316
               R250     PRLR            Interrupt Vector Register      00    318
               R251      IMR                                           00    320
               R252  OPTIONS              Priority Level Register      xx    320
               R253    CREG0             Interrupt Mask Register       xx    320
               R254    CREG1   Options and Register Group Selection    xx    320
               R255    CREG2                                           xx
                       CREG3                Current Register 0
                                            Current Register 1
                                            Current Register 2
                                            Current Register 4

                                                                            81/429

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ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Page    Block   Reg.  Register  Description                                  Reset  Doc.
(Dec)   SCI-M    No.   Name                                                  Value  Page
        SCI-A*                                                               Hex.
  24    EFT0*   R240  RDCPR0     Receiver DMA Transaction Counter Pointer            227
                R241  RDAPR0        Receiver DMA Source Address Pointer        xx    227
  26            R242  TDCPR0                                                   xx    227
                R243  TDAPR0    Transmitter DMA Transaction Counter Pointer    xx    227
  28            R244   S_IVR0   Transmitter DMA Destination Address Pointer    xx    229
                R245                                                           xx    229
                R246    ACR0                  Interrupt Vector Register        xx    229
                R247     IMR0           Address/Data Compare Register          x0    229
                R248   S_ISR0                                                  xx    231
                R248   RXBR0                   Interrupt Mask Register         xx    231
                R249   TXBR0                  Interrupt Status Register        xx    232
                R250    IDPR0                 Receive Buffer Register          xx    233
                R251   CHCR0                Transmitter Buffer Register        xx    234
                R252    CCR0              Interrupt/DMA Priority Register      00    235
                R253  BRGHR0            Character Configuration Register       xx    235
                R254  BRGLR0               Clock Configuration Register        xx    235
                R255    SICR0            Baud Rate Generator High Reg.         03    236
                R240   SOCR0           Baud Rate Generator Low Register        01    245
                R241    SCISR               Synchronous Input Control          C0    248
                R242    SCIDR              Synchronous Output Control          xx    248
                R243   SCIBRR                                                  xx    246
                R244   SCICR1                    SCI Status Register           xx    247
                R245   SCICR2                     SCI Data Register            00    249
                R246  SCIERPR                 SCI Baud Rate Register           00    249
                R255  SCIETPR                  SCI Control Register 1          00    247
                R240   SCICR3                  SCI Control Register 2          00    181
                R241   IC1HR0     SCI Extended Receive Prescaler Register      xx    181
                R242   IC1LR0     SCI Extended Transmit Prescaler Register     xx    181
                R243   IC2HR0                  SCI Control Register 3          xx    181
                R244   IC2LR0             Input Capture 1 High Register        xx    182
                R245    CHR0               Input Capture 1 Low Register        FF    182
                R246    CLR0              Input Capture 2 High Register        FC    182
                R247   ACHR0               Input Capture 2 Low Register        FF    182
                R248   ACLR0                   Counter High Register           FC    183
                R249  OC1HR0                    Counter Low Register           80    183
                R250  OC1LR0             Alternate Counter High Register       00    183
                R251  OC2HR0             Alternate Counter Low Register        80    183
                R252  OC2LR0            Output Compare 1 High Register         00    185
                R253    CR1_0            Output Compare 1 Low Register         00    185
                R254    CR2_0           Output Compare 2 High Register         00    185
                R255     SR0             Output Compare 2 Low Register         00    185
                        CR3_0                     Control Register 1           00
                                                  Control Register 2

                                                    Status Register
                                                  Control Register 3

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                                 ST92F124/F150/F250 - REGISTER AND MEMORY MAP

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(Dec)            No.     Name                                         Value  Page
                                     Input Capture 1 High Register    Hex.
  29    EFT1*    R240  IC1HR1        Input Capture 1 Low Register             181
                 R241   IC1LR1       Input Capture 2 High Register      xx    181
  36   CAN1*     R242  IC2HR1        Input Capture 2 Low Register       xx    181
       Control/  R243   IC2LR1                                          xx    181
        Status   R244    CHR1             Counter High Register         xx    182
                 R245    CLR1             Counter Low Register          FF    182
                 R246   ACHR1      Alternate Counter High Register      FC    182
                 R247   ACLR1       Alternate Counter Low Register      FF    182
                 R248  OC1HR1      Output Compare 1 High Register       FC    183
                 R249  OC1LR1      Output Compare 1 Low Register        80    183
                 R250  OC2HR1      Output Compare 2 High Register       00    183
                 R251  OC2LR1      Output Compare 2 Low Register        80    183
                 R252   CR1_1                                           00    185
                 R253   CR2_1                Control Register 1         00    185
                 R254                        Control Register 2         00    185
                 R255     SR1                                           00    185
                 R240   CR3_1                 Status Register           00    343
                 R241   CMCR                 Control Register 3         02    344
                 R242   CMSR         CAN Master Control Register        02    344
                 R243    CTSR         CAN Master Status Register        00    345
                 R244    CTPR       CAN Transmit Control Register       00    346
                 R245   CRFR0       CAN Transmit Priority Register      00    346
                 R246   CRFR1       CAN Receive FIFO Register 0         00    346
                 R247    CIER       CAN Receive FIFO Register 1         00    347
                 R248   CESR        CAN Interrupt Enable Register       00    347
                 R249   CEIER          CAN Error Status Register        00    348
                 R250    TECR    CAN Error Interrupt Enable Register    00    348
                 R251   RECR       Transmit Error Counter Register      00    348
                 R252   CDGR        Receive Error Counter Register      00    349
                 R253   CBTR0           CAN Diagnosis Register          00    349
                 R255   CBTR1          CAN Bit Timing Register 0        23    349
                        CFPSR          CAN Bit Timing Register 1        00
                                       Filter page Select Register

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ST92F124/F150/F250 - REGISTER AND MEMORY MAP

Page    Block    Reg.  Register                  Description           Reset  Doc.
(Dec)            No.    Name                                           Value  Page
                                        Mailbox Filter Match Index     Hex.
  37    CAN1*    R240    MFMI    Mailbox Data Length Control Register          351
        Receive  R241   MDLC                                             00    352
  38    FIFO 0   R242   MIDR0          Mailbox Identifier Register 0     xx    351
                 R243   MIDR1          Mailbox Identifier Register 1     xx    351
        CAN1*    R244   MIDR2          Mailbox Identifier Register 2     xx    351
        Receive  R245   MIDR3          Mailbox Identifier Register 3     xx    351
        FIFO 1   R246  MDAR0                                             xx    352
                 R247  MDAR1              Mailbox Data Register 0        xx    352
                 R248  MDAR2              Mailbox Data Register 1        xx    352
                 R249  MDAR3              Mailbox Data Register 2        xx    352
                 R250  MDAR4              Mailbox Data Register 3        xx    352
                 R251  MDAR5              Mailbox Data Register 4        xx    352
                 R252  MDAR6              Mailbox Data Register 5        xx    352
                 R253  MDAR7              Mailbox Data Register 6        xx    352
                 R254  MTSLR              Mailbox Data Register 7        xx    352
                 R255  MTSHR       Mailbox Time Stamp Low Register       xx    352
                 R240    MFMI     Mailbox Time Stamp High Register       xx    351
                 R241   MDLC            Mailbox Filter Match Index       00    352
                 R242   MIDR0    Mailbox Data Length Control Register    xx    351
                 R243   MIDR1          Mailbox Identifier Register 0     xx    351
                 R244   MIDR2          Mailbox Identifier Register 1     xx    351
                 R245   MIDR3          Mailbox Identifier Register 2     xx    351
                 R246  MDAR0           Mailbox Identifier Register 3     xx    352
                 R247  MDAR1              Mailbox Data Register 0        xx    352
                 R248  MDAR2              Mailbox Data Register 1        xx    352
                 R249  MDAR3              Mailbox Data Register 2        xx    352
                 R250  MDAR4              Mailbox Data Register 3        xx    352
                 R251  MDAR5              Mailbox Data Register 4        xx    352
                 R252  MDAR6              Mailbox Data Register 5        xx    352
                 R253  MDAR7              Mailbox Data Register 6        xx    352
                 R254  MTSLR              Mailbox Data Register 7        xx    352
                 R255  MTSHR       Mailbox Time Stamp Low Register       xx    352
                                  Mailbox Time Stamp High Register       xx

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                                  ST92F124/F150/F250 - REGISTER AND MEMORY MAP

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(Dec)             No.    Name                                           Value  Page
                                     Mailbox Control Status Register    Hex.
  39    CAN1 *    R240   MCSR     Mailbox Data Length Control Register          350
           Tx     R241   MDLC                                             00    352
  40              R242   MIDR0          Mailbox Identifier Register 0     xx    351
       Mailbox 0  R243   MIDR1          Mailbox Identifier Register 1     xx    351
                  R244   MIDR2          Mailbox Identifier Register 2     xx    351
        CAN1 *    R245   MIDR3          Mailbox Identifier Register 3     xx    351
           Tx     R246  MDAR0                                             xx    352
                  R247  MDAR1              Mailbox Data Register 0        xx    352
       Mailbox 1  R248  MDAR2              Mailbox Data Register 1        xx    352
                  R249  MDAR3              Mailbox Data Register 2        xx    352
                  R250  MDAR4              Mailbox Data Register 3        xx    352
                  R251  MDAR5              Mailbox Data Register 4        xx    352
                  R252  MDAR6              Mailbox Data Register 5        xx    352
                  R253  MDAR7              Mailbox Data Register 6        xx    352
                  R254  MTSLR              Mailbox Data Register 7        xx    352
                  R255  MTSHR       Mailbox Time Stamp Low Register       xx    352
                  R240   MCSR      Mailbox Time Stamp High Register       xx    350
                  R241   MDLC        Mailbox Control Status Register      00    352
                  R242   MIDR0    Mailbox Data Length Control Register    xx    351
                  R243   MIDR1          Mailbox Identifier Register 0     xx    351
                  R244   MIDR2          Mailbox Identifier Register 1     xx    351
                  R245   MIDR3          Mailbox Identifier Register 2     xx    351
                  R246  MDAR0           Mailbox Identifier Register 3     xx    352
                  R247  MDAR1              Mailbox Data Register 0        xx    352
                  R248  MDAR2              Mailbox Data Register 1        xx    352
                  R249  MDAR3              Mailbox Data Register 2        xx    352
                  R250  MDAR4              Mailbox Data Register 3        xx    352
                  R251  MDAR5              Mailbox Data Register 4        xx    352
                  R252  MDAR6              Mailbox Data Register 5        xx    352
                  R253  MDAR7              Mailbox Data Register 6        xx    352
                  R254  MTSLR              Mailbox Data Register 7        xx    352
                  R255  MTSHR       Mailbox Time Stamp Low Register       xx    352
                                   Mailbox Time Stamp High Register       xx

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ST92F124/F150/F250 - REGISTER AND MEMORY MAP

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(Dec)                                                                        Value  Page
                   No.   Name             Mailbox Control Status Register    Hex.
  41                                   Mailbox Data Length Control Register          350
         CAN1 *    R240  MCSR                                                  00    352
  42        Tx     R241   MDLC               Mailbox Identifier Register 0     x0    351
  43               R242  MIDR0               Mailbox Identifier Register 1     xx    351
        Mailbox 2  R243  MIDR1               Mailbox Identifier Register 2     xx    351
  48               R244  MIDR2               Mailbox Identifier Register 3     xx    351
                   R245  MIDR3                                                 xx    352
                   R246  MDAR0                  Mailbox Data Register 0        xx    352
                   R247  MDAR1                  Mailbox Data Register 1        xx    352
                   R248  MDAR2                  Mailbox Data Register 2        xx    352
                   R249  MDAR3                  Mailbox Data Register 3        xx    352
                   R250  MDAR4                  Mailbox Data Register 4        xx    352
                   R251  MDAR5  &n