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ST7567

器件型号:ST7567
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厂商名称:ETC [ETC]
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ST7567器件文档内容

Sitronix                       ST

                                                 ST7565S

                    65 x 132 Dot Matrix LCD Controller/Driver

FEATURES

z Direct display of RAM data through the display data                     High-accuracy voltage adjustment circuit (Thermal
       RAM.
                                                                          gradient 0.05%/C ) V5 voltage regulator resistors
z RAM capacity : 65 x 132 = 8580 bits
z Display duty selectable by select pin                                   equipped internally, V1 to V4 voltage divider resistors

       1/65 duty : 65 common x 132 segment                                equipped internally, electronic volume function
       1/49 duty : 49 common x 132 segment
       1/33 duty : 33 common x 132 segment                                equipped internally, voltage follower.
       1/55 duty : 55 common x 132 segment                         z CR oscillator circuit equipped internally (external
       1/53 duty : 53 common x 132 segment
z High-speed 8-bit MPU interface (The chip can be                         clock can also be input)
       connected directly to the both the 80x86 series MPUs        z Extremely low power consumption Operating power
       and the 68000 series MPUs)
       /Serial interfaces are supported.                                   when the built-in power supply is used (an example)
z Abundant command functions
       Display data Read/Write, display ON/OFF, Normal/                   60uA (VDD VSS = VDD VSS2 =3.0 V, Quad voltage,
       Reverse display mode, page address set, display start
       line set, column address set, status read, display all             V5 VDD = 11.0 V).
       points ON/OFF, LCD bias set, electronic volume,
       read/modify/write, segment driver direction selects,               Conditions: When displays pattern OFF and the
       power saver, static indicator, common output status
       select, V5 voltage regulation internal resistor ratio set.         normal mode is selected.
z Static drive circuit equipped internally for indicators.         z Power supply operate on the low 1.8 voltage
       (1 system, with variable flashing speed.)
z Low-power liquid crystal display power supply circuit                   Logic power supply
       equipped internally.
       Booster circuit (with Boost ratios of 2X/3X/4X/5X/6X               VDD VSS = 1.8V to 3.3 V (+10% Range)
       , where the step-up voltage reference power
       supply can be input externally).                                   Boost reference voltage: VDD VSS2 = 1.8V to 3.3V

                                                                          Booster maximum voltage limited

                                                                          VOUT= -13V (+10% Range)

                                                                          Liquid crystal drive power supply:

                                                                          VDD V5 = 4.0V to 13.0 V
                                                                   z Wide range of operating temperatures: 40 to 85C
                                                                   z CMOS process
                                                                   z Shipping forms include bare chip and TCP.
                                                                   z These chips not designed for resistance to light or

                                                                          resistance to radiation.

GENERAL DESCRIPTION                                                of a 16x16 dot kanji font).
                                                                   Moreover, the capacity of the display can be extended
The ST7565S is a single-chip dot matrix LCD driver that can        through the use of master/slave structures between chips.
be connected directly to a microprocessor bus. 8-bit parallel      The chips are able to minimize power consumption
or serial display data sent from the microprocessor is stored      because no external operating clock is necessary for the
in the internal display data RAM and the chip generates a          display data RAM read/write operation. Furthermore,
LCD drive signal independent of the microprocessor.                because each chip is equipped internally with a low-power
Because the chips in the ST7565S contain 65x132 bits of            LCD driver power supply, resistors for LCD driver power
display data RAM and there is a 1-to-1 correspondence              voltage adjustment and a display clock CR oscillator circuit,
between the LCD panel pixels and the internal RAM bits,            the ST7565S can be used to create the lowest power display
these chips enable displays with a high degree of freedom.         system with the fewest components for high-performance
The ST7565S chips contain 65 common output circuits and            portable devices.
132 segment output circuits, so that a single chip can drive a
65x132 dot display (capable of displaying 8 columnsx4 rows

          PART NO.  VRS temperature gradient                        VRS range
          ST7565S             -0.05%/C                            -2.1V 0.03V

Ver 0.3c                                  1/73                                   2002/07/22
ST7565S

ST7565S Pad Arrangement

Chip Size:        9,336m x 1,000 m

Bump Pitch:       58m(Min.)

Bump Size:        PAD No. 001012                  40m x 90m
                                                  56m x 60m
                  PAD No. 013102                  40m x 90m
                                                  102m x 37.5m
                  PAD No. 103114                  90m x 40m
                                                  40m x 90m
                  PAD No. 115                     90m x 40m
                                                  102m x 37.5m
                  PAD No. 116128

                  PAD No. 129276

                  PAD No. 277289

                  PAD No. 290

Bump Height: 18m(Typ)

Chip Thickness: 660m

                            30um           15 15                             15 15  38um
                            39um           um um                             um um  30um

                                                                 15 um
                                                                 15 um

                                  22um 30um 22um                 38um 30um
                                                                         13
          114                                                                       (3528,395)  1
                                                                                    12
115                                                                                                         290
                                                                                    
                                                                                                   
             ST7565S                              Y                                                
                                                                                                   
             PAD DIAGRAM                                         X                                 
                                                                                                   
                                                                                                   
                                                                                                   
                                                  (0,0)                                             

     

     

     

     

128                                                                                                                     277
                                                                                    
             129
(-4558,-410)                                                                                           276

                                                                                                        (4558,-410)

z VOUT maximum -13V (+10% Range)                                                          15um 15um
z ST7565S Temperature gradient = -0.05%/C
z Logic power supply VDD VSS = 1.8V to 3.3 V (+10% Range)
z Add new booster ratio 5 times and 6 times
z Use select pin to define display duty as following table

            SEL 3 , 2 , 1         DUTY                 BIAS         24um                             38um
               0,0,0               1/65              1/9 or 1/7                                      30um

                  0,0,1             1/49             1/8 or 1/6

                  0,1,0             1/33             1/6 or 1/5     15um
                                                                    15um
                  0,1,1             1/55             1/8 or 1/6

                  1,0,0             1/53             1/8 or 1/6                     38um

                  1, X , X          -----                -----

Ver 0.3c                                          2/73                                          2002/07/22
ST7565S

Pad Center Coordinates (1/65 Duty)

PAD       PIN Name  X     Y            47     CAP1+    927       Units: m
No.                                                          389
                                      PAD   PIN Name    X
1         COM[53]   4241  374          No.                    Y
                                              CAP3-    853
2         COM[54]   4183  374          48     CAP3-    779   389
                                       49     CAP1+    705   389
3         COM[55]   4125  374          50     CAP1+    631   389
                                       51     CAP1-    557   389
4         COM[56]   4067  374          52     CAP1-    483   389
                                       53     CAP2-    409   389
5         COM[57]   4009  374          54     CAP2-    335   389
                                       55     CAP2+    261   389
6         COM[58]   3951  374          56     CAP2+    187   389
                                       57     CAP4-    113   389
7         COM[59]   3893  374          58     CAP4-     39   389
                                       59      VSS     -35   389
8         COM[60]   3835  374          60      VSS    -109   389
                                       61      VRS    -183   389
9         COM[61]   3777  374          62      VRS    -257   389
                                       63      VDD    -331   389
10        COM[62]   3719  374          64      VDD    -405   389
                                       65             -479   389
11        COM[63]   3661  374          66        V1   -553   389
                                       67        V1   -627   389
12        COMS1     3603  374          68        V2   -701   389
                                       69        V2   -775   389
13        FRS       3443  389          70        V3   -849   389
                                       71        V3   -923   389
14        FR        3369  389          72        V4   -997   389
                                       73        V4   -1071  389
15        CL        3295  389          74        V5   -1145  389
                                       75        V5   -1219  389
16        /DOF      3221  389          76       VR    -1293  389
                                       77       VR    -1367  389
17        VSS       3147  389          78      VDD    -1441  389
                                       79      VDD    -1515  389
18        /CS1      3073  389          80     TEST0   -1589  389
                                       81     TEST1   -1663  389
19        CS2       2999  389          82     TEST2   -1737  389
                                       83     TEST3   -1811  389
20        VDD       2925  389          84     TEST4   -1885  389
                                       85     TEST5   -1959  389
21        /RES      2851  389          86      VDD    -2033  389
                                       87       M/S   -2107  389
22        A0        2777  389          88       CLS   -2181  389
                                       89      VSS    -2255  389
23        VSS       2703  389          90       C86   -2329  389
                                       91       P/S   -2403  389
24 /WR(R/W)         2629  389          92      VDD           389

25        /RD(E)    2555  389  3/73                                  2002/07/22

26        VDD       2481  389

27        D0        2407  389

28        D1        2333  389

29        D2        2259  389

30        D3        2185  389

31        D4        2111  389

32        D5        2037  389

33        D6        1963  389

34        D7        1889  389

35        VDD       1815  389

36        VDD       1741  389

37        VDD       1667  389

38        VSS       1593  389

39        VSS       1519  389

40        VSS2      1445  389

41        VSS2      1371  389

42        VOUT      1297  389

43        VOUT      1223  389

44        CAP5-     1149  389

45        CAP5-     1075  389

46        CAP1+     1001  389

Ver 0.3c
ST7565S

93          /HPM   -2477  389           145    SEG[8]  -3339  -374
94          VSS    -2551  389           146    SEG[9]  -3281  -374
PAD                                     PAD
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                                                                        2002/07/22
Ver 0.3c
ST7565S

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Ver 0.3c                        5/73                             2002/07/22
ST7565S

Pad Center Coordinates (1/49 Duty)

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21        /RES      2851  389          89       CLS   -2181  389
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24 /WR(R/W)         2629  389                  VSS           389
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25        /RD(E)    2555  389
                                                                     2002/07/22
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Ver 0.3c
ST7565S

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Ver 0.3c                                                             2002/07/22
ST7565S

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Ver 0.3c                        8/72                             2002/07/22
ST7565S

Pad Center Coordinates (1/33 Duty)

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11        COM[31]   3661  374          69        V2   -701   389
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                                       72        V3   -923   389
13        FRS       3443  389          73        V4   -997   389
                                       74        V4   -1071  389
14        FR        3369  389          75        V5   -1145  389
                                       76        V5   -1219  389
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                                       78       VR    -1367  389
16        /DOF      3221  389          79      VDD    -1441  389
                                       80      VDD    -1515  389
17        VSS       3147  389          81     TEST0   -1589  389
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18        /CS1      3073  389          83     TEST2   -1737  389
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19        CS2       2999  389          85     TEST4   -1885  389
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20        VDD       2925  389          87      VDD    -2033  389
                                       88       M/S   -2107  389
21        /RES      2851  389          89       CLS   -2181  389
                                       90      VSS    -2255  389
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24 /WR(R/W)         2629  389                  VSS           389
                               9/73                          389
25        /RD(E)    2555  389
                                                                     2002/07/22
26        VDD       2481  389

27        D0        2407  389

28        D1        2333  389

29        D2        2259  389

30        D3        2185  389

31        D4        2111  389

32        D5        2037  389

33        D6        1963  389

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Ver 0.3c
ST7565S

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Ver 0.3c                                                              2002/07/22
ST7565S

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ST7565S

Pad Center Coordinates (1/55 Duty)

PAD       PIN Name  X     Y            PAD   PIN Name    X        Units: m
No.                                     No.
                                        48     CAP3-    853    Y
1         COM[43]   4241  374           49     CAP3-    779
                                        50     CAP1+    705   389
2         COM[44]   4183  374           51     CAP1+    631   389
                                        52     CAP1-    557   389
3         COM[45]   4125  374           53     CAP1-    483   389
                                        54     CAP2-    409   389
4         COM[46]   4067  374           55     CAP2-    335   389
                                        56     CAP2+    261   389
5         COM[47]   4009  374           57     CAP2+    187   389
                                        58     CAP4-    113   389
6         COM[48]   3951  374           59     CAP4-     39   389
                                        60      VSS     -35   389
7         COM[49]   3893  374           61      VSS    -109   389
                                        62      VRS    -183   389
8         COM[50]   3835  374           63      VRS    -257   389
                                        64      VDD    -331   389
9         COM[51]   3777  374           65      VDD    -405   389
                                        66             -479   389
10        COM[52]   3719  374           67        V1   -553   389
                                        68        V1   -627   389
11        COM[53]   3661  374           69        V2   -701   389
                                        70        V2   -775   389
12        COMS1     3603  374           71        V3   -849   389
                                        72        V3   -923   389
13        FRS       3443  389           73        V4   -997   389
                                        74        V4   -1071  389
14        FR        3369  389           75        V5   -1145  389
                                        76        V5   -1219  389
15        CL        3295  389           77       VR    -1293  389
                                        78       VR    -1367  389
16        /DOF      3221  389           79      VDD    -1441  389
                                        80      VDD    -1515  389
17        VSS       3147  389           81     TEST0   -1589  389
                                        82     TEST1   -1663  389
18        /CS1      3073  389           83     TEST2   -1737  389
                                        84     TEST3   -1811  389
19        CS2       2999  389           85     TEST4   -1885  389
                                        86     TEST5   -1959  389
20        VDD       2925  389           87      VDD    -2033  389
                                        88       M/S   -2107  389
21        /RES      2851  389           89       CLS   -2181  389
                                        90      VSS    -2255  389
22        A0        2777  389           91       C86   -2329  389
                                        92       P/S   -2403  389
23        VSS       2703  389           93      VDD    -2477  389
                                        94      /HPM   -2551  389
24 /WR(R/W)         2629  389                   VSS           389
                               12/72                          389
25        /RD(E)    2555  389
                                                                      2002/07/22
26        VDD       2481  389

27        D0        2407  389

28        D1        2333  389

29        D2        2259  389

30        D3        2185  389

31        D4        2111  389

32        D5        2037  389

33        D6        1963  389

34        D7        1889  389

35        VDD       1815  389

36        VDD       1741  389

37        VDD       1667  389

38        VSS       1593  389

39        VSS       1519  389

40        VSS2      1445  389

41        VSS2      1371  389

42        VOUT      1297  389

43        VOUT      1223  389

44        CAP5-     1149  389

45        CAP5-     1075  389

46        CAP1+     1001  389

47        CAP1+     927   389

Ver 0.3c
ST7565S

PAD       PIN Name    X      Y           PAD   PIN Name    X      Y
No.           IRS                         No.
                    -2625  389            147   SEG[10]  -3223  -374
95                 -2699  389            148   SEG[11]  -3165  -374
                    -2773  389            149   SEG[12]  -3107  -374
96        VDD       -2847  389            150   SEG[13]  -3049  -374
                    -2921  389            151   SEG[14]  -2991  -374
97        SEL1      -2995  389            152   SEG[15]  -2933  -374
                    -3069  389            153   SEG[16]  -2875  -374
98        VSS       -3143  389            154   SEG[17]  -2817  -374
                    -3606  374            155   SEG[18]  -2759  -374
99        SEL2      -3664  374            156   SEG[19]  -2701  -374
                    -3722  374            157   SEG[20]  -2643  -374
100       VDD       -3780  374            158   SEG[21]  -2585  -374
                    -3838  374            159   SEG[22]  -2527  -374
101       SEL3      -3896  374            160   SEG[23]  -2469  -374
                    -3954  374            161   SEG[24]  -2411  -374
102       VSS       -4012  374            162   SEG[25]  -2353  -374
                    -4070  374            163   SEG[26]  -2295  -374
103       Reserve   -4128  374            164   SEG[27]  -2237  -374
                    -4186  374            165   SEG[28]  -2179  -374
104       Reserve   -4244  374            166   SEG[29]  -2121  -374
                    -4542  404            167   SEG[30]  -2063  -374
105       Reserve   -4542  351            168   SEG[31]  -2005  -374
                    -4542  293            169   SEG[32]  -1947  -374
106       Reserve   -4542  235            170   SEG[33]  -1889  -374
                    -4542  177            171   SEG[34]  -1831  -374
107       Reserve   -4542  119            172   SEG[35]  -1773  -374
                    -4542   61            173   SEG[36]  -1715  -374
108 COM[26]         -4542                 174   SEG[37]  -1657  -374
                    -4542    3            175   SEG[38]  -1599  -374
109 COM[25]         -4542  -55            176   SEG[39]  -1541  -374
110 COM[24]         -4542  -113           177   SEG[40]  -1483  -374
                    -4542  -171           178   SEG[41]  -1425  -374
111 COM[23]         -4542  -229           179   SEG[42]  -1367  -374
112 COM[22]         -4542  -287           180   SEG[43]  -1309  -374
113 COM[21]         -4267  -345           181   SEG[44]  -1251  -374
                    -4209  -374           182   SEG[45]  -1193  -374
114 COM[20]         -4151  -374           183   SEG[46]  -1135  -374
                    -4093  -374           184   SEG[47]  -1077  -374
115       (NC)      -4035  -374           185   SEG[48]  -1019  -374
                    -3977  -374           186   SEG[49]  -961   -374
116 COM[19]         -3919  -374           187   SEG[50]  -903   -374
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                    -3803  -374           189   SEG[52]  -787   -374
118 COM[17]         -3745  -374           190   SEG[53]  -729   -374
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119 COM[16]         -3629  -374           192   SEG[55]  -613   -374
120 COM[15]         -3571  -374           193   SEG[56]  -555   -374
                    -3513  -374           194   SEG[57]  -497   -374
121 COM[14]         -3455  -374           195   SEG[58]  -439   -374
122 COM[13]         -3397  -374           196   SEG[59]  -381   -374
123 COM[12]         -3339  -374           197   SEG[60]  -323   -374
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124 COM[11]                -374
125 COM[10]                      13/72

126       COM[9]

127       COM[8]

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137       SEG[0]

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140       SEG[3]

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143       SEG[6]

144       SEG[7]

145       SEG[8]

146       SEG[9]

Ver 0.3c                                                              2002/07/22
ST7565S

PAD       PIN Name    X     Y          PAD  PIN Name    X     Y
No.        SEG[62]                     No.
                    -207  -374         246  SEG[109]  2519  -374
199                 -149  -374         247  SEG[110]  2577  -374
                     -91  -374         248  SEG[111]  2635  -374
200       SEG[63]    -33  -374         249  SEG[112]  2693  -374
                     25   -374         250  SEG[113]  2751  -374
201       SEG[64]    83   -374         251  SEG[114]  2809  -374
                    141   -374         252  SEG[115]  2867  -374
202       SEG[65]   199   -374         253  SEG[116]  2925  -374
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203       SEG[66]   315   -374         255  SEG[118]  3041  -374
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207       SEG[70]   779   -374         263  SEG[126]  3505  -374
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208       SEG[71]   895   -374         265  SEG[128]  3621  -374
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209       SEG[72]   1011  -374         267  SEG[130]  3737  -374
                    1069  -374         268  SEG[131]  3795  -374
210       SEG[73]   1127  -374         269   Reserve  3853  -374
                    1185  -374         270   Reserve  3911  -374
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                    1301  -374         272   Reserve  4027  -374
212       SEG[75]   1359  -374         273   Reserve  4085  -374
                    1417  -374         274  COM[27]   4143  -374
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Ver 0.3c                        14/72                             2002/07/22
ST7565S

Pad Center Coordinates (1/53 Duty)

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                                                                      2002/07/22
26        VDD       2481  389

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Ver 0.3c
ST7565S

PAD       PIN Name    X      Y           PAD   PIN Name    X      Y
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Ver 0.3c                                                              2002/07/22
ST7565S

PAD       PIN Name    X     Y          PAD  PIN Name    X     Y
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200       SEG[63]    -33  -374         249  SEG[112]  2693  -374
                     25   -374         250  SEG[113]  2751  -374
201       SEG[64]    83   -374         251  SEG[114]  2809  -374
                    141   -374         252  SEG[115]  2867  -374
202       SEG[65]   199   -374         253  SEG[116]  2925  -374
                    257   -374         254  SEG[117]  2983  -374
203       SEG[66]   315   -374         255  SEG[118]  3041  -374
                    373   -374         256  SEG[119]  3099  -374
204       SEG[67]   431   -374         257  SEG[120]  3157  -374
                    489   -374         258  SEG[121]  3215  -374
205       SEG[68]   547   -374         259  SEG[122]  3273  -374
                    605   -374         260  SEG[123]  3331  -374
206       SEG[69]   663   -374         261  SEG[124]  3389  -374
                    721   -374         262  SEG[125]  3447  -374
207       SEG[70]   779   -374         263  SEG[126]  3505  -374
                    837   -374         264  SEG[127]  3563  -374
208       SEG[71]   895   -374         265  SEG[128]  3621  -374
                    953   -374         266  SEG[129]  3679  -374
209       SEG[72]   1011  -374         267  SEG[130]  3737  -374
                    1069  -374         268  SEG[131]  3795  -374
210       SEG[73]   1127  -374         269   Reserve  3853  -374
                    1185  -374         270   Reserve  3911  -374
211       SEG[74]   1243  -374         271   Reserve  3969  -374
                    1301  -374         272   Reserve  4027  -374
212       SEG[75]   1359  -374         273   Reserve  4085  -374
                    1417  -374         274   Reserve  4143  -374
213       SEG[76]   1475  -374         275  COM[26]   4201  -374
                    1533  -374         276  COM[27]   4259  -374
214       SEG[77]   1591  -374         277  COM[28]   4542  -345
                    1649  -374         278  COM[29]   4542  -287
215       SEG[78]   1707  -374         279  COM[30]   4542  -229
                    1765  -374         280  COM[31]   4542  -171
216       SEG[79]   1823  -374         281  COM[32]   4542  -113
                    1881  -374         282  COM[33]   4542  -55
217       SEG[80]   1939  -374         283  COM[34]   4542
                    1997  -374         284  COM[35]   4542    3
218       SEG[81]   2055  -374         285  COM[36]   4542   61
                    2113  -374         286  COM[37]   4542  119
219       SEG[82]   2171  -374         287  COM[38]   4542  177
                    2229  -374         288  COM[39]   4542  235
220       SEG[83]   2287  -374         289  COM[40]   4542  293
                    2345  -374         290            4542  351
221       SEG[84]   2403  -374                 (NC)         404
                    2461  -374
222       SEG[85]

223       SEG[86]

224       SEG[87]

225       SEG[88]

226       SEG[89]

227       SEG[90]

228       SEG[91]

229       SEG[92]

230       SEG[93]

231       SEG[94]

232       SEG[95]

233       SEG[96]

234       SEG[97]

235       SEG[98]

236       SEG[99]

237 SEG[100]

238 SEG[101]
239 SEG[102]

240 SEG[103]
241 SEG[104]

242 SEG[105]

243 SEG[106]
244 SEG[107]

245 SEG[108]

Ver 0.3c                        17/72                             2002/07/22
ST7565S

BLOCK DIAGRAM

                            SEG0                                        COM0                              COMS
                                                               SEG131                               COM63

VDD                               132 SEGMENT                                 64 COMMON             COMS
  V1                                 DRIVERS                                    DRIVERS
  V2
  V3
  V4
  V5

HPM          Voltage                    I/O buffer                                        COM output control circuitLine address circuitDisplay timing generator circuit
              follower            Page address circuit
    V5        circuit                                   Display data latch circuit
    VR                                                                                                                            FRSOscillator
  VRS        Voltage                                                                                                              M/Scircuit
   IRS       Regulator                                                                                                            CL
VOUT         circuit                                                                                                              DOF
CAP1+
CAP1-         Voltage                                   DISPLAY DATA RAM
CAP2+         booster
CAP2-         circuit                                                                                                             FR
CAP3+
CAP4-     Power Supply                                  65 X 132 = 8580 Bits
CAP5-     Circuit
VSS2                                                    Column address circuit
                    Status
  VSS                                                                                                                             CLS

                                  Command decoder                             Bus holder

                            MPU INTERFACE ( Parallel and Serial )

                                                                                                                  D7(SI)
                                                                                                            D6(SCL)
                                                                                                       D5
                                                                                                 D4
                                                                                            D3
                                                                                      D2
                                                                                 D1
                                                                           D0

                                                                P/S
                                                           C86
                                                     /RES
                                                CS2
                                          CS1
                                     A0
                               RW(/WR)
                          E(/RD)
                    SEL3
               SEL2
          SEL1

Ver 0.3c                                                18/72                                                                                                          2002/07/22
ST7565S

PIN DESCRIPTIONS

Power Supply Pins

Pin Name I/O                              Function                                                          No. of Pins

VDD       Power        Shared with the MPU power supply terminal Vcc.                                       13
          Supply

VSS       Power        This is a 0V terminal connected to the system GND.                                   10
          Supply

VSS2      Power This is the reference power supply for the step-up voltage circuit for the                  2
          Supply liquid crystal drive.

VRS       Power This is the internal-output VREG power supply for the LCD power supply                      2
          Supply voltage regulator.

                       This is a multi-level power supply for the liquid crystal drive. The voltage Supply
                       applied is determined by the liquid crystal cell, and is changed through the use of
                       a resistive voltage divided or through changing the impedance using an op. amp.
                       Voltage levels are determined based on VDD, and must maintain the relative
                       magnitudes shown below.

                       VDD (= V0) V1 V2 V3 V4 V5

V1, V2,   Power                                                                                             10
V3, V4,   Supply When the power supply turns ON, the internal power supply circuits produce the

   V5                 V1 to V4 voltages shown below. The voltage settings are selected using the LCD

                       bias set command.

                             1/65 DUTY 1/49 DUTY 1/33 DUTY 1/55 DUTY 1/53 DUTY

                       V1 1/9*V5,1/7*V5 1/8*V5,1/6*V5 1/6*V5,1/5*V5 1/8*V5,1/6*V5 1/8*V5,1/6*V5
                       V2 2/9*V5,2/7*V5 2/8*V5,2/6*V5 2/6*V5,2/5*V5 2/8*V5,2/6*V5 2/8*V5,2/6*V5
                       V3 7/9*V5,5/7*V5 6/8*V5,4/6*V5 4/6*V5,3/5*V5 6/8*V5,4/6*V5 6/8*V5,4/6*V5
                       V4 8/9*V5,6/7*V5 7/8*V5,5/6*V5 5/6*V5,4/5*V5 7/8*V5,5/6*V5 7/8*V5,5/6*V5

LCD Power Supply Pins

Pin Name I/O                              Function                                                          No. of Pins
                                                                                                                    4
CAP1+              O   DC/DC voltage converter. Connect a capacitor between this terminal and                       2
CAP1                  the CAP1- terminal.                                                                          2
CAP2+                                                                                                               2
CAP2              O   DC/DC voltage converter. Connect a capacitor between this terminal and                       2
CAP3                  the CAP1+ terminal.                                                                          2
CAP4                                                                                                               2
CAP5              O   DC/DC voltage converter. Connect a capacitor between this terminal and                       2
VOUT                   the CAP2- terminal.
                                                                                                                    2
  VR               O   DC/DC voltage converter. Connect a capacitor between this terminal and
                       the CAP2+ terminal.

                   O   DC/DC voltage converter. Connect a capacitor between this terminal and
                       the CAP1+ terminal.

                   O   DC/DC voltage converter. Connect a capacitor between this terminal and
                       the CAP2+ terminal.

                   O   DC/DC voltage converter. Connect a capacitor between this terminal and
                       the CAP1+ terminal.

                   O   DC/DC voltage converter. Connect a capacitor between this terminal and
                       VSS.

                       Output voltage regulator terminal. Provides the voltage between VDD and

                   I   V5 through a resistive voltage divider.
                       IRS = "L" : the V5 voltage regulator internal resistors are not used .

                       IRS = "H" : the V5 voltage regulator internal resistors are used .

Ver 0.3c                                  19/72                                                             2002/07/22
ST7565S

System Bus Connection Pins

Pin Name I/O                           Function                                              No. of Pins

               This is an 8-bit bi-directional data bus that connects to an 8-bit or 16-bit

D5 to D0  I/O  standard MPU data bus.                                                        8
D6 (SCL)       When the serial interface is selected (P/S = "L") :
D7 (SI)        D7 : serial data input (SI) ; D6 : the serial clock input (SCL).
               D0 to D5 are set to high impedance.

               When the chip select is not active, D0 to D7 are set to high impedance.

               This is connect to the least significant bit of the normal MPU address bus,

A0        I    and it determines whether the data bits are data or a command.                1
               A0 = "H": Indicates that D0 to D7 are display data.

               A0 = "L": Indicates that D0 to D7 are control data.

          I    When /RES is set to "L," the settings are initialized.                        1

/RES

               The reset operation is performed by the /RES signal level.

/CS1      I    This is the chip select signal. When /CS1 = "L" and CS2 = "H," then the       2
CS2            chip select becomes active, and data/command I/O is enabled.

                When connected to an 8080 MPU, this is active LOW.

               (E) This pin is connected to the /RD signal of the 8080 MPU, and the

/RD       I    ST7565S series data bus is in an output status when this signal is "L".       1
(E)             When connected to a 6800 Series MPU, this is active HIGH.

               This is the 6800 Series MPU enable clock input terminal.

                When connected to an 8080 MPU, this is active LOW.

               (R/W) This terminal connects to the 8080 MPU /WR signal. The signals on

               the data bus are latched at the rising edge of the /WR signal.

/WR       I    When connected to a 6800 Series MPU:                                        1
               This is the read/write control signal input terminal.

(R/W)          When R/W = "H": Read.
               When R/W = "L": Write.

               This is the MPU interface switch terminal.

C86       I    C86 = "H": 6800 Series MPU interface.                                         1
               C86 = "L": 8080 MPU interface.

               This is the parallel data input/serial data input switch terminal.
               P/S = "H": Parallel data input.
               P/S = "L": Serial data input.
               The following applies depending on the P/S status:

                            P/S Data/Command Data Read/Write Serial Clock

P/S       I                 "H"  A0    D0 to D7 /RD, /WR                           X         1

                            "L"  A0    SI (D7) Write only SCL (D6)

               When P/S = "L", D0 to D5 fixed "H".
               /RD (E) and /WR (R/W) are fixed to either "H" or "L".
               With serial data input, It is impossible read data from RAM .

Ver 0.3c                               20/72                                                 2002/07/22
ST7565S

Pin Name    I/O                                        Function                                            No. of Pins
   CLS
    M/S          Terminal to select whether or enable or disable the display clock internal

    CL           oscillator circuit.

            I CLS = "H" : used Internal oscillator circuit .                                               1

                 CLS = "L" : used external clock input .(internal oscillator is disable)

                 When CLS = "L", input the display clock through the CL terminal.

                 This terminal selects the master/slave operation for the ST7565S Series chips.

                 Master operation outputs the timing signals that are required for the LCD display, while

                 slave operation input the timing signals required for the liquid crystal display,

                 Synchronizing the liquid crystal display system.

                 M/S = "H" Master operation

                 M/S = "L" Slave operation

            I              Oscillator         Power                                                        1
                             Circuit          Supply
                 M/S  CLS                     Circuit  CL           FR     FRS          DOF

                 "H"  "H" Enabled Enabled              Output      Output  Output  Output
                      "L" Disabled Enabled              Input      Output  Output  Output

                 "L"  "H" Disabled Disabled            Input        Input Output Input
                      "L" Disabled Disabled            Input        Input Output Input

                 This is the display clock input terminal
                 The following is true depending on the M/S and CLS status.

                 M/S CLS              CL

            I/O  "H"  "H"             Output                                                               1
                      "L"              Input

                 "L"  "H"             Input
                      "L"             Input

     FR     O This is the liquid crystal alternating current signal terminal.                              1
    /DOF                                                                                                   1
    FRS     O This is the LCD blanking control terminal.                                                   1
     IRS                                                                                                   1
                 This is the output terminal for the static drive.                                         1
   /HPM
            O This terminal is only enabled when the static indicator display is ON                        3
    SEL3
    SEL2         and is used in conjunction with the FR terminal.                                          6
    SEL1                                                                                                       2002/07/22
                 This terminal selects the resistors for the V5 voltage level adjustment.
TEST0 ~ 5
Ver 0.3c    I    IRS = "H": Use the internal resistors
                 IRS = "L": Do not use the internal resistors. The V5 voltage level is

                 regulated by an external resistive voltage divider attached to the VR terminal

                 This is the power control terminal for the power supply circuit for liquid crystal

            I    drive.
                 /HPM = "H": Normal mode

                 /HPM = "L": High power mode

                 These pins are DUTY selection.

                      SEL 3 , 2 , 1           DUTY             BIAS

                      0,0,0                   1/65         1/9 or 1/7

                      0,0,1                   1/49         1/8 or 1/6

            I         0,1,0                   1/33         1/6 or 1/5

                      0,1,1                   1/55         1/8 or 1/6

                      1,0,0                   1/53         1/8 or 1/6

                      1, X , X                -----            -----

            I    These are terminals for IC testing.
                 They are set to open.

                                                       21/72
ST7565S

LCD Driver Pins

Pin Name         I/O                    Function                                                      No. of Pins

   SEG0               These are the LCD segment drive outputs. Through a combination of the
      to              contents of the display RAM and with the FR signal, a single level is selected
                      from VDD, V2, V3, and V5.
SEG131
                                                                 Output Voltage
   COM0               RAM DATA FR
      to
                                                     Normal Display Reverse Display
   COMn
                 O    H              H  VDD                        V2                                 132
   COMS
                      H              L  V5                         V3

                      L              H  V2                         VDD

                      L              L  V3                         V5

                      Power save                              VDD

                      Through a combination of the contents of the scan data and with the FR
                      signal, a single level is selected from VDD, V1, V4, and V5.

                      Scan Data FR Output Voltage

                      H           H     V5

                 O    H           L     VDD                                                           67

                      L           H     V1

                      L           L     V4

                      Power save        VDD

                      These are the COM output terminals for the indicator. Both terminals output

                 O    the same signal.                                                                2
                      Leave these open if they are not used.

Ver 0.3c                                22/72                                                         2002/07/22
ST7565S

DESCRIPTION OF FUNCTIONS

The MPU Interface

Selecting the Interface Type                                     "H" or "L" it is possible to select either parallel
                                                                 data input or serial data input as shown in Table 1.
With the ST7565S chips, data transfers are done through an
8-bit parallel data bus (D7 to D0) or through a serial data
input (SI). Through selecting the P/ S terminal polarity to the

                                                           Table 1

          P/S      /CS1  CS2          A0                   /RD             /WR  C86     D7       D6           D5~D0

H: Parallel Input /CS1   CS2          A0                   /RD             /WR  C86     D7       D6           D5~D0

L: Serial Input    /CS1  CS2          A0                   --              --   --      SI       SCL          (HZ)

"--" indicates fixed to either "H" or to "L"

The Parallel Interface                                           8080-system MPU or a 6800 Series MPU (shown in Table 2)
                                                                 by selecting the C86 terminal to either "H" or to "L".
When the parallel interface has been selected (P/S ="H"),
then it is possible to connect directly to either an

                                                           Table 2

                   C86 (P/S=H)        /CS1                 CS2             A0   E(/RD)  R/W(/WR  D7~D0
                   H: 6800 Series     /CS1                                                   )
                   L: 8080 Series     /CS1
                                                           CS2             A0   E       R/W D7~D0

                                                           CS2             A0   /RD     /WR D7~D0

Moreover, data bus signals are recognized by a combination
of A0, /RD (E), /WR (R/W) signals, as shown in Table 3.

                 Shared  6800 Series              Table 3
                    A0        R/W             8080 Series
                     1          1
                     1          0             /RD                /WR                          Function
                     0          1
                     0          0             0                         1       Reads the display data
                                                                                Writes the display data
                                              1                         0       Status read
                                                                                Write control data (command)
                                              0                         1

                                              1                         0

Ver 0.3c                                                         23/72                                        2002/07/22
ST7565S

The Serial Interface                                              The A0 input is used to determine whether or the serial data
                                                                  input is display data or command data; when A0 = "H", the
When the serial interface has been selected (P/S = "L") then      data is display data, and when A0 = "L" then the data is
when the chip is in active state (/CS1 = "L" and CS2 = "H")       command data. The A0 input is read and used for detection
the serial data input (SI) and the serial clock input (SCL) can   every 8th rising edge of the serial clock after the chip
be received. The serial data is read from the serial data input   becomes active. Figure 1 is a serial interface signal chart.
pin in the rising edge of the serial clocks D7, D6 through D0,
in this order. This data is converted to 8 bits parallel data in
the rising edge of the eighth serial clock for the processing.

     CS1

CS2

SI        D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2

SCL

          1  2  3  4  5                                           6      7  8  9  10  11  12  13  14

A0

                                                                              Figure 1

* When the chip is not active, the shift registers and the counter are reset to their initial states.
* Reading is not possible while in serial interface mode.
* Caution is required on the SCL signal when it comes to line-end reflections and external noise. We recommend that operation

  be rechecked on the actual equipment.

The Chip Select                                                   When the chip select is inactive, D0 to D7 enter a high
                                                                  impedance state, and the A0, /RD, and /WR inputs are
The ST7565S have two chip select terminals: /CS1 and CS2.         inactive. When the serial interface is selected, the shift
The MPU interface or the serial interface is                      register and the counter are reset.
enabled only when /CS1 = "L" and CS2 = "H".

The Accessing the Display Data RAM and the Internal Registers

Data transfer at a higher speed is ensured since the MPU is       the first data read cycle (dummy) stores the read data in the
                                                                  bus holder, and then the data is read from the bus holder to
required to satisfy the cycle time (tCYC) requirement alone in    the system bus at the next data read cycle.
                                                                  There is a certain restriction in the read sequence of the
accessing the ST7565S. Wait time may not be considered.           display data RAM. Please be advised that data of the
And, in the ST7565S, each time data is sent from the MPU, a       specified address is not generated by the read instruction
type of pipeline process between LSIs is performed through        issued immediately after the address setup. This data is
the bus holder attached to the internal data bus. Internal data   generated in data read of the second time. Thus, a dummy
bus.                                                              read is required whenever the address setup
For example, when the MPU writes data to the display data         or write cycle operation is conducted.
RAM, once the data is stored in the bus holder, then it is        This relationship is shown in Figure 2.
written to the display data RAM before the next data write
cycle. Moreover, when the MPU reads the display data RAM,

Ver 0.3c                                                          24/72                       2002/07/22
ST7565S

The Busy Flag

When the busy flag is "1" it indicates that the ST7565S is        (tCYC) is maintained, it is not necessary to check for this flag
running internal processes, and at this time no command
aside from a status read will be received. The busy flag is       before each command. This makes vast improvements in
outputted to D7 pin with the read instruction. If the cycle time  MPU processing capabilities possible.

                                              Writing

MPU              WR

                 DATA            N            N+1                             N+2                 N+3

Internal Timing  BUS Holder         N                                    N+1       N+2                 N+3
                 Write Signal

                                              Reading

MPU              WR
                 RD
                 DATA            N            N                               n                   n+1

Internal Timing  Address Preset               Preset N                        Increment N+1       N+2
                                              N                               n
                 Read Signal                                                                 n+1       n+2

                 Column Address

                 Bus Holder

                                 Address Set                         Dummy    Data Read #n        Data Read
                                      #n                              Read                           #n+1

                                                                  Figure 2

Ver 0.3c                                                          25/72                                2002/07/22
ST7565S

Display Data RAM                                                freedom.
                                                                Moreover, reading from and writing to the display RAM from
The display data RAM stores the dot data for the LCD. It has    the MPU side is performed through the I/O buffer, which is an
a 65 (8 page x 8 bit +1) x 132 bit structure.                   independent operation from signal reading for the liquid
As is shown in Figure 3, the D7 to D0 display data from the     crystal driver. Consequently, even if the display data RAM is
MPU corresponds to the LCD display common direction;            accessed asynchronously during liquid crystal display, it will
there are few constraints at the time of display data transfer  not cause adverse effects on the display (such as flickering).
when multiple ST7565S are used, thus and display
structures can be created easily and with a high degree of                 COM0

          D0 0 1 1 1                        0

          D1 1 0 0 0                        0                          COM1

          D2 0 0 0 0                        0                          COM2

          D3 0 1 1 1                        0                          COM3

          D4 1 0 0 0                        0                          COM4

          -                                                            -

                          Display data RAM                                   Liquid crystal display

                                                     Figure 3

The Page Address Circuit

Page address of the display data RAM is specified through       Page address 8 (D3, D2, D1, D0 = 1, 0, 0, 0) is a special
the Page Address Set Command. The page address must be          RAM for icons, and only display data D0 is used.
specified again when changing pages to perform access.          (see Figure 4)

The Column Addresses                                            it is necessary to respective both the page address and the
                                                                column address.
The display data RAM column address is specified by the         Furthermore, as is shown in Table 4, the ADC command
Column Address Set command. The specified column                (segment driver direction select command) can be used to
address is incremented (+1) with each display data              reverse the relationship between the display data RAM
read/write command. This allows the MPU display data to be      column address and the segment output. Because of this,
accessed continuously. Moreover, the incrementing of            the constraints on the IC layout when the LCD module is
column addresses stops with 83H. Because the column             assembled can be minimized. As is shown in Figure 4,
address is independent of the page address, when moving,
for example, from page 0 column 83H to page 1 column 00H,

                                                     Table 4

                          SEG Output           SEG0                          SEG 131
                               ADC
                                               0 (H)  Column Address  83 (H)
                             (D0) "0"
                             (D0) "1"       83 (H)  Column Address  0 (H)

The Line Address Circuit

The line address circuit, as shown in Table 4, specifies the    for ST7565S , the detail is shown page.11 The display area
line address relating to the COM output when the contents of    is a 65 line area for the ST7565S.
the display data RAM are displayed. Using the display start     If the line addresses are changed dynamically using the
line address set command, what is normally the top line of      display start line address set command, screen scrolling,
the display can be specified (this is the COM0 output when      page swapping, etc. can be performed.
the common output mode is normal, and the COM63 output

Ver 0.3c                                                        26/72                                2002/07/22
ST7565S

   Page Address  Data                                                                                                                    Line   When the common      COM
D3 D2 D1 D0                                                                                                                            Address    output is normal  Output

                 D0                                                                                                                       00H                       COM0
                                                                                                                                          01H                       COM1
                 D1                                                                                                                       02H                       COM2
                                                                                                                                          03H                       COM3
                 D2                                                                                                                       04H                       COM4
                                                                                                                                          05H                       COM5
0  0      0  0   D3                                                       Page 0                                                          06H                       COM6
                 D4                                                       Page 1                                                          07H                       COM7
                                                                          Page 2                                                          08H                       COM8
                 D5                                                       Page 3                                                          09H                       COM9
                                                                          Page 4                                                         0AH                        COM10
                 D6                                                       Page 5                                                         0BH                        COM11
                                                                          Page 6                                                         0CH                        COM12
                 D7                                                       Page 7                                                         0DH                        COM13
                                                                          Page 8                                                         0EH                        COM14
                 D0                                                                                                                      0FH                        COM15
                                                                            Figure 4                                                      10H                       COM16
                 D1                                                               27/72                                                   11H                       COM17
                                                                                                                                          12H                       COM18
                 D2                                                                                                                       13H                       COM19
                                                                                                                                          14H                       COM20
0  0      0  1   D3                                                                                                                       15H                       COM21
                 D4                                                                                                                       16H                       COM22
                                                                                                                                          17H                       COM23
                 D5                                                                                                                       18H                       COM24
                                                                                                                                          19H                       COM25
                 D6                                                                                                                      1AH                        COM26
                                                                                                                                         1BH                        COM27
                 D7                                                                                                                      1CH                        COM28
                                                                                                                                         1DH                        COM29
                 D0                                                                                                                      1EH                        COM30
                                                                                                                                         1FH                        COM31
                 D1                                                                                                                       20H                       COM32
                                                                                                                                          21H                       COM33
                 D2                                                                                                                       22H                       COM34
                                                                                                                                          23H                       COM35
0  0      1  0   D3                                                                                                                       24H                       COM36
                 D4                                                                                                                       25H                       COM37
                                                                                                                                          26H                       COM38
                 D5                                                                                                                       27H                       COM39
                                                                                                                                          28H                       COM40
                 D6                                                                                                                       29H                       COM41
                                                                                                                                         2AH                        COM42
                 D7                                                                                                                      2BH                        COM43
                                                                                                                                         2CH                        COM44
                 D0                                                                                                                      2DH                        COM45
                                                                                                                                         2EH                        COM46
                 D1                                                                                                                      2FH                        COM47
                                                                                                                                          30H                       COM48
                 D2                                                                                                                       31H                       COM49
                                                                                                                                          32H                       COM50
0  0      1  1   D3                                                                                                                       33H                       COM51
                 D4                                                                                                                       34H                       COM52
                                                                                                                                          35H                       COM53
                 D5                                                                                                                       36H                       COM54
                                                                                                                                          37H                       COM55
                 D6                                                                                                                       38H                       COM56
                                                                                                                                          39H                       COM57
                 D7                                                                                                                      3AH                        COM58
                                                                                                                                         3BH                        COM59
                 D0                                                                                                                      3CH                        COM60
                                                                                                                                         3DH                        COM61
                 D1                                                                                                                      3EH                        COM62
                                                                                                                                         3FH                        COM63
                 D2                                                                                                                                                 COMS

0  1      0  0   D3
                 D4

                 D5

                 D6

                 D7

                 D0

                 D1

                 D2

0  1      0  1   D3
                 D4

                 D5

                 D6

                 D7

                 D0

                 D1

                 D2

0  1      1  0   D3
                 D4

                 D5

                 D6

                 D7

                 D0

                 D1

                 D2

0  1      1  1   D3
                 D4

                 D5

                 D6

                 D7

1 0 0 0 D0

                       S0 83 00                                                        08 7B                                           10                        Regardless of the display
                            S1 82 01                                                        07 7C                                           D0 D0                start line address,
                                 S2 81 02                                                        06 7D                                                           1/65duty => 64th line,
                                      S3 80 03                                                        05 7E                                      ADC             1/49duty =>48th line.
                                           S4 7F 04                                                        04 7F                                     Column
                                                 S5 7E 05                                                        03 80                                   addres  1/33duty =>32th line,
                                                      S6 7D 06                                                        02 81                                      1/55duty =>54th line,
                                                           S7 7C 07                                                        01 82                             s   1/53duty =>52th line.
                                                                S8 7B 08                                                        00 83

                                                                                       S12 3                                           LCD
                                                                                            S12 4                                         Out
                                                                                                 S12 5
                                                                                                      S12 6
                                                                                                           S12 7
                                                                                                                 S12 8
                                                                                                                      S12 9
                                                                                                                           S13 0
                                                                                                                                S13 1

Ver 0.3c                                                                                                                                                            2002/07/22
ST7565S

The Display Data Latch Circuit                                     status, and display all points ON/OFF commands control
                                                                   only the data within the latch, they do not change
The display data latch circuit is a latch that temporarily stores  the data within the display data RAM itself.
the display data that is output to the liquid crystal
driver circuit from the display data RAM.
Because the display normal/reverse status, display ON/OFF

The Oscillator Circuit                                             When CLS = "L" the oscillation stops, and the external
                                                                   clock is input through the CL terminal.
This is a CR-type oscillator that produces the display clock.
The oscillator circuit is only enabled when M/S= "H" and CLS
= "H".

Display Timing Generator Circuit

The display timing generator circuit generates the timing          accessed asynchronously during liquid crystal display, there
signal to the line address circuit and the display data latch      is absolutely no adverse effect (such as
circuit using the display clock. The display data is latched into  flickering) on the display.
the display data latch circuit synchronized with the display       Moreover, the display timing generator circuit generates the
clock, and is output to the data driver output terminal.           common timing and the liquid crystal alternating current
Reading to the display data liquid crystal driver circuits is      signal (FR) from the display clock. It generates a drive wave
completely independent of accesses to the display data RAM         form using a 2 frame alternating current drive method, as is
by the MPU. Consequently, even if the display data RAM is          shown in Figure 5, for the liquid crystal drive circuit.

Two-frame alternating current drive waveform

           64 65 1 2 3 4 5 6                                       60 61 62 63 64 65 1 2 3 4 5 6
CL

FR

                                                                                                                                                                                        VDD
                                                                                                                                                                                         V1

COM0

                                                                                                                                                                                         V4
                                                                                                                                                                                         V5

                                                                                                                                                                                        VDD
                                                                                                                                                                                         V1

COM1

                                                                                                                                                                                         V4
                                                                                                                                                                                         V5

RAM
Data

                                                                                                                                                                                        VDD

                                                                                                                                                                                         V2
SEGn

                                                                                                                                                                                         V3

                                                                                                                                                                                         V5

                                                                           Figure 5

Ver 0.3c                                                           28/72  2002/07/22
ST7565S

The Common Output Status Select Circuit                         (See Table 6.) Consequently, the constraints in IC layout at
                                                                the time of LCD module assembly can be minimized.
In the ST7565S chips, the COM output scan direction can be
selected by the common output status select command.

      Status                                             Table 6
                                                        COM Scan Direction
      Normal
      Reverse  1/65 DUTY                     1/49 DUTY          1/33 DUTY   1/55 DUTY  1/53 DUTY

               COM0  COM63 COM0  COM47 COM0  COM31 COM0  COM53 COM0  COM51
               COM63  COM0 COM47  COM0 COM31  COM0 COM53  COM0 COM51  COM0

Duty  Com     com[0:15] com[16:23]                            Common output pins  com[40:47] com[48:63]           coms
       dir                                   com[24:26] com[27:36] com[37:39]                                     coms
                        com[0:23]                                                           com[24:47]            coms
           0           com[47:24]                                 com[0:63]                  com[23:0]            coms
1/65          com[0:15]                                           com[63:0]                                       coms
              com[31:16]                                                                              com[16:31]  coms
           1                                                       reserve                             com[15:0]  coms
                                  com[0:26]                        reserve        com[27:53]                      coms
           0                     com[53:27]                        reserve         com[26:0]                      coms
1/49                             com[0:25]                         reserve         com[26:51]                     coms
                                com[51:26]                         reserve          com[25:0]                     coms
           1                                                       reserve
                                                                   reserve
           0                                                       reserve
1/33

           1
           0
1/55
           1
           0
1/53
           1

The LCD Driver Circuits                                         crystal drive voltage output.
                                                                Figure 6 shows examples of the SEG and COM output
These are a 187-channel that generates four voltage levels      wave form.
for driving the LCD . The combination of the display data, the
COM scan signal, and the FR signal produces the liquid

Ver 0.3c                                                        29/72                             2002/07/22
ST7565S

COM0                       FR                                         VDD
COM1                     COM0                                         VSS
COM2                     COM1                                         VDD
COM3                                                                  V1
COM4                                                                  V2
COM5                                                                  V3
COM6                                                                  V4
COM7                                                                  V5
                                                                      VDD
COM8                    COM2                                         V1
COM9                    SEG0                                         V2
COM10                                                                 V3
COM11                                                                 V4
COM12                                                                 V5
COM13                                                                 VDD
COM14                                                                 V1
                                                                      V2
          SEG 0 1 2 3 4                                               V3
                                                                      V4
                         SEG1                                         V5
                                                                      VDD
                         COM0 to                                      V1
                           SET0                                       V2
                                                                      V3
Ver 0.3c                 COM0 to                                      V4
                           SET1                                       V5
                                                                      VDD
                                                            Figure 6  V1
                                                30/72                 V2
                                                                      V3
                                                                      V4
                                                                      V5
                                                                      V5
                                                                      V4
                                                                      V3
                                                                      V2
                                                                      V1
                                                                      VDD
                                                                      -V1
                                                                      -V2
                                                                      -V3
                                                                      -V4
                                                                      -V5
                                                                      V5
                                                                      V4
                                                                      V3
                                                                      V2
                                                                      V1
                                                                      VDD
                                                                      -V1
                                                                      -V2
                                                                      -V3
                                                                      -V4
                                                                      -V5

                                                                      2002/07/22
ST7565S

The Power Supply Circuits                                          voltage follower circuits ON or OFF independently through
                                                                   the use of the Power Control Set command. Consequently, it
The power supply circuits are low-power consumption power          is possible to make an external power supply and the internal
supply circuits that generate the voltage levels required for      power supply function somewhat in parallel. Table 7 shows
the LCD drivers. They are Booster circuits, voltage regulator      the Power Control Set Command 3-bit data control function,
circuits, and voltage follower circuits. They are only enabled     and Table 8 shows reference combinations.
in master operation. The power supply circuits can turn the
Booster circuits, the voltage regulator circuits, and the

          Table 7                               function                              Status
            bit                                                                    "1" "0"

          D2       Booster circuit control bit                                     ON OFF
                                                                                   ON OFF
          D1       Voltage regulator circuit control bit (V/R circuit)             ON OFF

          D0       Voltage follower circuit control bit (V/F circuit)

                   The Control Details of Each Bit of the Power Control Set Command

                                                Table 8

                  Use Settings              D2  D1 D0              Voltage Voltage Voltage     External    Step-up
                                                                   booster regulator follower  voltage     voltage
Only the internal power supply is used                                                         input
Only the voltage regulator circuit and the  1 1 1 ON                      ON   ON                            Used
                                                                                                  VSS2       Open
      voltage follower circuit are used                                                                      Open
Only the V/F circuit is used                0 1 1 OFF                     ON   ON              VOUT, VSS2

                                            0 0 1 OFF                     OFF  ON              V5, VSS2

Only the external power supply is used      0 0 0 OFF                     OFF  OFF             V1 to V5    Open

                                                Reference Combinations

* The "step-up system terminals" refer CAP1+, CAP1, CAP2+, CAP2, and CAP3.
* While other combinations, not shown above, are also possible, these combinations are not recommended

   because they have no practical use.

The Step-up Voltage Circuits                                       4X step-up: Connect capacitor C1 between CAP1+ and
                                                                                   CAP1, between CAP2+ and CAP2, between
Using the step-up voltage circuits equipped within the                             CAP1+ and CAP3, and between VSS2 and
ST7565S chips it is possible to product a 2X,3X,4X,5X or 6X                        VOUT, to produce a voltage level in the negative
step-up of the VDD VSS2 voltage levels.                                          direction at the VOUT terminal that is 4 times the
6X step-up: Connect capacitor C1 between CAP1+ and                                 voltage level between VDD and VSS2.

                CAP1, between CAP2+ and CAP2, between            3X step-up: Connect capacitor C1 between CAP1+ and CAP1, between
                CAP1+ and CAP3, between CAP2+ and                                 CAP2+ and CAP2 and between VSS2 and VOUT, and short
                CAP4,between CAP1+ and CAP5, and                                 between CAP3 and VOUT to produce voltages
                between VSS2 and VOUT, to produce a voltage                        level in the negative direction at the VOUT
                level in the negative direction at the VOUT                        terminal that is 3 times the voltage difference
                terminal that is 6 times the voltage level                         between VDD and VSS2.
                between VDD and VSS2.
5X step-up: Connect capacitor C1 between CAP1+ and                 2X step-up: Connect capacitor C1 between CAP1+ and
                CAP1, between CAP2+ and CAP2, between                            CAP1, and between VSS2 and VOUT, leave
                CAP1+ and CAP3, between CAP2+ and                                 CAP2+ open, and short between CAP2,
                CAP4,and between VSS2 and VOUT, to                                CAP3 and VOUT to produce a voltage in the
                produce a voltage level in the negative direction                  negative direction at the VOUT terminal that Is
                at the VOUT terminal that is 5 times the voltage                   twice the voltage between VDD and VSS2.
                level between VDD and VSS2.
                                                                   The step-up voltage relationships are shown in Figure 7.

Ver 0.3c                                                           31/72                                   2002/07/22
ST7565S

                       VSS2                                                                                                                         ST7565SVSS2VSS2
C1                                                                                      ST7565SC1 C1
                             ST7565S
                      VOUT                                             VOUT                                             VOUT

                     CAP3-                                            CAP3-                                            CAP3-
C1
                                                                      CAP1+                                            CAP1+
                     CAP1+                       C1                                               C1
C1
                                                                      CAP1-                                            CAP1-
                     CAP1-                                                                                             CAP2-
                                                                      CAP2-
                     CAP2-                       C1                                                          OPEN CAP2+
C1
                                                                      CAP2+                                  OPEN CAP4-
                     CAP2+                                                                                   OPEN CAP5-
                                                            OPEN CAP4-
          OPEN CAP4-                                        OPEN CAP5-                                     2x step-up voltage circuit
          OPEN CAP5-                                                                                                          VDD=0V
                                                          3x step-up voltage circuit
          4x step-up voltage circuit                                         VDD=0V                                        VSS2=-3V
                            VDD=0V
                                                                          VSS2=-3V                                VOUT=2xVSS2=-6V
                         VSS2=-3V                                                                                2x step-up voltage relationships
                                                                 VOUT=3xVSS2=-9V
               VOUT=4xVSS2=-12V                                 3x step-up voltage relationships
               4x step-up voltage relationships

                       VSS2                                             VSS2
C1                                               C1

                      VOUT                                             VOUT

                     CAP3-                                                              ST7565SCAP3-
C1                           ST7565S             C1

                     CAP1+                                            CAP1+
C1                                               C1

                     CAP1-                                            CAP1-

          CAP2-                                                       CAP2-
                                                 C1
C1
                     CAP2+                                            CAP2+
                                                 C1
C1
                                                                      CAP4-
          CAP4-              C1
                                                                      CAP5-
OPEN CAP5-
                                                          6x step-up voltage circuit
5x step-up voltage circuit                                                   VDD=0V
                  VDD=0V
                                                                          VSS2=-2V
               VSS2=-2V

          VOUT=5xVSS2=-10V                       VOUT=6xVSS2=-12V
          5x step-up voltage relationships       6x step-up voltage relationships

                                                                              Figure 7
* The VSS2 voltage range must be set so that the VOUT terminal voltage does not exceed the absolute maximum rated value.

Ver 0.3c                                         32/72                                            2002/07/22
ST7565S                                                         function and internal resistors for the V5 voltage regulator,
                                                                systems can be constructed without having to include
The Voltage Regulator Circuit                                   high-accuracy voltage regulator circuit components.
                                                                (VREG thermal gradients approximate -0.05%/C)
The step-up voltage generated at VOUT outputs the LCD
driver voltage V5 through the voltage regulator circuit.
Because the ST7565S chips have an internal high-accuracy
fixed voltage power supply with a 64-level electronic volume

(A) When the V5 Voltage Regulator Internal Resistors Are Used

Through the use of the V5 voltage regulator internal resistors  adjust the liquid crystal display brightness. The V5 voltage
and the electronic volume function the liquid crystal power     can be calculated using equation A-1 over the range where
supply voltage V5 can be controlled by commands alone           | V5 | < | VOUT |.
(without adding any external resistors), making it possible to

( ) V5 =  1+  Rb      VEV
              Ra

          ( ) ( ) =1+Rb1-       VREG
              Ra           162

          [ ( ) ]  VEV =1-
                      162       VREG

Internal Ra                                                                                  VDD
                           VEV(constant voltage supply+electronic volume)

                                                                                              V5

Internal Rb

                                      Figure 8

Ver 0.3c                                                        33/72  2002/07/22
ST7565S

VREG is the IC-internal fixed voltage supply, and its voltage at Ta = 25C is as shown in Table 9.

          Part no.                          Table 9  Thermal Gradient                                  VREG
          ST7565S    Equipment Type                      0.05 %/C                                    2.1V
                    Internal Power Supply

is set to 1 level of 64 possible levels by the electronic volume function depending on the data set in the 6-bit electronic
volume registers. Table 10 shows the value for  depending on the electronic volume register settings.

Rb/Ra is the V5 voltage regulator internal resistor ratio, and can be set to 8 different levels through the V5 voltage regulator
internal resistor ratio set command. The (1 + Rb/Ra) ratio assumes the values shown in Table 11 depending on the 3-bit data
settings in the V5 voltage regulator internal resistor ratio register.

                              Table 10

                    D5 D4 D3 D2 D1 D0

                    0 0 0 0 0 0 63

                    0 0 0 0 0 1 62

                    0 0 0 0 1 0 61

                              :                               :

                              :                               :

                    1 11 10 1 2

                    1 11 11 0 1

                    1 11 11 1 0

V5 voltage regulator internal resistance ratio register value and (1 + Rb/Ra) ratio (Reference value)

                              Table 11

                    Register                         ST7565S

                    D2 D1 D0     (1) 0.05 %/C

                    00 0               3.0
                    00 1               3.5
                    01 0               4.0
                    01 1               4.5
                    10 0               5.0
                    10 1               5.5
                    11 0               6.0
                    11 1               6.5

Figures 9, 10 show V5 voltage measured by values of the internal resistance ratio resistor for V5 voltage adjustment and electric
volume resister for each temperature grade model.

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ST7565S     Ta = 25 C and booster off ,regulator,follower on VSS=-3V                              111
                                                                                                   110
       V5                                  1FH                                                     101
    UNIT:V                                                                                         100
                                                                                                   011
  -15                                                                                              010
  -14                                                                                              001
  -13                                                                                              000
  -12
  -11                                                                                     V5 voltage regulator
  -10                                                                                     internal resistor ratio set
  -9                                                                                      D2,D1,D0
  -8
  -7                                                                                      Electronic volume registered
  -6                                                                                      D5 ~ D0
  -5
  -4                                                                                   3FH
  -3
  -2
  -1
   000H

                          Figure 9 : (1) For ST7565S the Thermal Gradient = -0.05%/C

The V5 voltage as a function of the V5 voltage regulator internal resistor ratio register and the electronic volume register.

Setup example: When selecting Ta = 25C and V5 = 7V for an ST7565S on which Temperature gradient = 0.05%/C.
Using Figure 9 and the equation A-1, the following setup is enabled.
At this time, the variable range and the notch width of the V5 voltage is, as shown Table 13, as dependent on the electronic
volume.

                                             Table 12

                          Contents                           Register
                                                    D5 D4 D3 D2 D1 D0

                          For V5 voltage regulator         ------0 1 0

                          Electronic Volume                1 0 010 1

          V5              Min                 Table 13             Max                 Units
                          8.4 (63 levels)                         5.1 (0 level)
          Variable Range                     Typ                                       [V]
          Notch width                                                                  [mV]
                                             7.0 (central value)
                                               51

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ST7565S

(B) When an External Resistance is Used (The V5 Voltage Regulator Internal Resistors Are Not Used) (1)

The liquid crystal power supply voltage V5 can also be set       by controlling the liquid crystal power supply voltage V5
without using the V5 voltage regulator internal resistors (IRS   through commands.
terminal = "L") by adding resistors Ra' and Rb' between VDD      In the range where | V5 | < | VOUT |, the V5 voltage can be
and VR, and between VR and V5, respectively. When this is        calculated using equation B-1 based on the external
done, the use of the electronic volume function makes it         resistances Ra' and Rb'.
possible to adjust the brightness of the liquid crystal display

          ( ) V5 = 1+       Rb'         VEV
                            Ra'

              ( ) ( ) =1+   Rb'         1-           VREG
                            Ra'              162

              [ ( ) ]  VEV =        1-  
                                        162       VREG

              External                                                                                         VDD
              resistor Ra'                   VEV(fixed voltage power supply+electronic volume)

                                                                                                                V5

              External
              resistor Rb'

                                                           Figure 11

Setup example: When selecting Ta = 25C and V5 = 7 V for               Rb'  = 3.12
ST7565S the temperature gradient = 0.05%/C.                           Ra'
When the central value of the electron volume register is
(D5, D4, D3, D2, D1, D0) = (1, 0, 0, 0, 0, 0), then  = 31 and           Ra' = 340k

VREG = 2.1V so, according to equation B-1,

( ) ( ) V5 =1+Rb'           1    -           VREG                       Rb' = 1060k
              Ra'                   162

( ) ( ) -7V=1+Rb'           1    -  31       (-2.1)              At this time, the V5 voltage variable range and notch
              Ra'                   162                          width, based on the electron volume function, is as
                                                                 given in Table 14.
Moreover, when the value of the current running through
Ra' and Rb' is set to 5 uA,

Consequently, by equations B-2 and B-3,

          V5                     Min                        Table 14                 Max             Units
                                 8.6 (63 levels)                                    5.3 (0 level)
          Variable Range                                   Typ                                       [V]
          Notch width                                                                                [mV]
                                                           7.0 (central value)
                                                             52

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ST7565S

(C) When External Resistors are Used (The V5 Voltage Regulator Internal Resistors Are Not Used) (2)

When the external resistor described above are used, adding     crystal display brightness.
a variable resistor as well makes it possible to perform fine   In the range where | V5 | < | VOUT | the V5 voltage can be
adjustments on Ra' and Rb', to set the liquid crystal drive     calculated by equation C-1 below based on the R1 and R2
voltage V5. In this case, the use of the electronic volume      (variable resistor) and R3 settings, where R2 can
function makes it possible to control the liquid crystal power  be subjected to fine adjustments ( R2).
supply voltage V5 by commands to adjust the liquid

                             R3+R2-R2
                               R1+R2
              ( ) V5 =1   +                    VEV

                             R3+R2-R2                    
                               R1+R2                     162
              ( ) ( ) =1  +                          1-         VREG

              [ ( ) ]  VEV =      1-  
                                      162            VREG

                                                                                                        VDD

Ra'           External                         VEV(fixed voltage power supply+electronic volume)

              resistor R1

              External                R2                                                                V5

              resistor R2             VR

Rb'           External

              resistor R3

                                                           Figure 12

Setup example: When selecting Ta = 25C and V5 = 5 to 9       With this, according to equation C-2, C-3 and C-4,
V (using R2) for an ST7565S the temperature gradient
= 0.05%/C.                                                     R1 = 264k
When the central value for the electronic volume register is     R2 = 211k
set at (D5, D4, D3, D2, D1, D0) = (1, 0, 0, 0, 0, 0), then  =    R3 = 925k
31 and VREG = 2.1 V so, according to equation C-1, when
                                                                The V5 voltage variable range and notch width based on the
R2 = 0 , in order to make V5 = 9 V,                            electron volume function is as shown in Table 15.

              R3+R2               31
                R1                162
( ) ( ) -9V=1+               1-                (-2.1)

When R2 = R2, in order to make V = 5 V,

                R3                31
              R1+R2               162
( ) ( ) -5V=1+               1-                (-2.1)

When the current flowing VDD and V5 is set to 5 uA,

                                                           Table 15

          V5                 Min                           Typ                   Max             Units

          Variable Range     8.7 (63 levels)              7.0 (central value)  5.3 (0 level)  [V]
          Notch width                                        53                                  [mV]

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ST7565S

* When the V5 voltage regulator internal resistors or the electronic volume function is used, it is necessary to at least set the
   voltage regulator circuit and the voltage follower circuit to an operating mode using the power control set commands.
   Moreover, it is necessary to provide a voltage from VOUT when the Booster circuit is OFF.

* The VR terminal is enabled only when the V5 voltage regulator internal resistors are not used (i.e. the IRS terminal = "L").
   When the V5 voltage regulator internal resistors are used (i.e. when the IRS terminal = "H"), then the VR terminal
   is left open.

* Because the input impedance of the VR terminal is high, it is necessary to take into consideration short leads, shield
   cables, etc. to handle noise.

The LCD Voltage Generator Circuit                               when the voltage follower changes the impedance, it
                                                                provides V1, V2, V3 and V4 to the liquid crystal drive circuit.
The V5 voltage is produced by a resistive voltage divider
within the IC, and can be produced at the V1, V2, V3, and V4
voltage levels required for liquid crystal driving. Moreover,

High Power Mode                                                 the display be checked on actual equipment to determine
                                                                whether or not to use this mode. Moreover, if the
The power supply circuit equipped in the ST7565S chips has      improvement to the display is inadequate even after high
very low power consumption (normal mode: HPM = "H").            power mode has been set, then it is necessary to add a liquid
However, for LCDs or panels with large loads, this low-power    crystal drive power supply
power supply may cause display quality to degrade. When         externally.
this occurs, setting the HPM terminal to "L" (high power mode)
can improve the quality of the display. We recommend that

The Internal Power Supply Shutdown Command Sequence

The sequence shown in Figure 13 is recommended for              power supply in power saver mode and then turning
shutting down the internal power supply, first placing the      the power supply OFF.

                    Sequence       Details                               Command address       Power saver
                       Step1  (Command, status)                       D7 D6 D5 D4 D3 D2 D1 D0
                                                                      1 01 01 11 0
                                Display OFF

                    Step2     Display all points ON                   1 0 1 0 0 1 0 1 commands

                    End       Internal power supply OFF                                        (compound)

                                   Figure 13

The temperature grade of the Internal Power Supply for ST7565S (-0.05%/C) :

          8.735V              Ta=-40C , V5=8.735V
          8.460V                                        Ta=25C , V5=8.460V
          8.206V                                                                         Ta=85C , V5=8.206V

V5 0V               -20C     0C                              25C   50C    85C             Ta
             -40C

                                   Figure 14

Ver 0.3c                                                       38/72                                        2002/07/22
ST7565S

Reference Circuit Examples

Figure 15 shows reference circuit examples.

1. When used all of the step-up circuit, voltage regulating circuit and V/F circuit

(1) When the voltage regulator internal resistor                                 (2) When the voltage regulator internal resistor

is used.                                                                                     is not used.

(Example where VSS2 = VSS, with 4x step-up)                                      (Example where VSS2 = VSS, with 4x step-up)

          VDD                                                                                                                                      VDD

                                                                IRS  M/S                                                                      IRS  M/S

                                            VSS2                                                                             VSS2

          VSS                           C1                                              VSS                           C1

                                            VOUT                                                                             VOUT

                                                         CAP3-            CAP4-                                                        CAP3-            CAP4-
                                        C1                                CAP5-                                       C1                                CAP5-

                                                         CAP1+                                                                         CAP1+
                                        C1                                                                            C1

                                                         CAP1-                                                                         CAP1-

                                                         CAP2+                                                        C1     CAP2+
                                        C1                                                                               R3  CAP2-
                                                                                                                             V5
                                                         CAP2-                                                                              ST7565S
                                                                     ST7565S
                                                         V5

                                            VR                                                         R2                    VR

          VDD                                                                           VDD            R1

                                            VDD                                                                              VDD

                                        C2  V1                                                                        C2     V1

                                        C2  V2                                                                        C2     V2

                                        C2  V3                                                                        C2     V3

                                        C2  V4                                                                        C2     V4

                                        C2  V5                                                                        C2     V5

2. When the voltage regulator circuit and V/F circuit alone are used

(1) When the V5 voltage regulator internal resistor (2) When the V5 voltage regulator internal resistor

is not used.                                                                                 is used.

                                                                     VDD                VDD

                                                                IRS  M/S                                                                      IRS  M/S

          VSS                               VSS2                          CAP4-         VSS                                  VSS2                       CAP4-
                                            VOUT                          CAP5-                                              VOUT                       CAP5-
                              External      CAP3-                                                           External         CAP3-
                              power         CAP1+                                                           power            CAP1+
                              supply                                                                        supply

                                            CAP1-                                                                            CAP1-

                                            CAP2+                                                                            CAP2+

                                                         CAP2-                                                               CAP2-
                                            R3
                                                                                                                                            ST7565SV5
                                                         V5          ST7565S

               R2                           VR                                                                               VR

          VDD  R1                                                                       VDD

                                            VDD                                                                              VDD

                                        C2  V1                                                                        C2     V1

                                        C2  V2                                                                        C2     V2

                                        C2  V3                                                                        C2     V3

                                        C2  V4                                                                        C2     V4

                                        C2  V5                                                                        C2     V5

3. When the V/F circuit alone is used                                            4. When the built-in power is not used

Ver 0.3c                                                                         39/72                                                                         2002/07/22
ST7565S                                                                   IRS  M/S                                                VSS                          VDD
                                                                                                                                                       IRS  M/S
                                  VDD                          VSS2                   CAP4-
                                   VSS                         VOUT                   CAP5-                                       VSS2                             CAP4-
                                                               CAP3-                                                              VOUT                             CAP5-
                                  VDD                          CAP1+                                                              CAP3-
                                                External       CAP1-                                                                                  ST7565SCAP1+
                                                power          CAP2+           ST7565S                                            CAP1-
                                                supply         CAP2-                                                              CAP2+
                                                               V5                                   VDD                           CAP2-
                                                           C2  VR                                          External power supply  V5
                                                           C2                                                                     VR
                                                           C2  VDD
                                                           C2  V1                                                                 VDD
                                                           C2  V2                                                                 V1
                                                               V3                                                                 V2
                                                               V4                                                                 V3
                                                               V5                                                                 V4
                                                                                                                                  V5

5. When the built-in power circuit is used to drive a liquid                                 built-in voltage follower.
crystal panel heavily loaded with AC or DC, it is                                            Examples of shared reference settings When V5 can vary
recommended to connect an external resistor to stabilize                                     between 8 and 12 V
potentials of V1, V2, V3 and V4 which are output from the

                                                      VDD,V0

                                                                                                    Item Set value units

              R4                            R4                                                      c1                            1.0 to 4.7                uF

                                                                                                    c2                            0.1 to 4.7                uF

C2                                              V1

                                                V2             ST7565S                              C1 and C2 are determined by the size of
                                                                                                    the LCD being driven

                                                V3

                                                V4

          R4                            R4

                                                      V5

Reference set value R4: 100K ~ 1M It is recommended crystal display and the drive waveform.
to set an optimum resistance value R4 taking the liquid

                                                                        Figure 15

* 1. Because the VR terminal input impedance is high, use short leads and shielded lines.
* 2. C1 and C2 are determined by the size of the LCD being driven. Select a value that will stabilize the liquid crystal drive

      voltage.
Example of the Process by which to Determine the Settings:
Turn the voltage regulator circuit and voltage follower circuit ON and supply a voltage to VOUT from the outside.
Determine C2 by displaying an LCD pattern with a heavy load (such as horizontal stripes) and selecting a C2 that stabilizes the

   liquid crystal drive voltages (V1 to V5). Note that all C2 capacitors must have the same capacitance value.
Next turn all the power supplies ON and determine C1.

Ver 0.3c                                                                                     40/72                                                                        2002/07/22
ST7565S

The Reset Circuit                                                  On the other hand, when the reset command is used, the
                                                                   above default settings from 11 to 19 are only executed.
When the /RES input comes to the "L" level, these LSIs             When the power is turned on, the IC internal state becomes
return to the default state. Their default states are as follows:  unstable, and it is necessary to initialize it using the /RES
1. Display OFF                                                     terminal. After the initialization, each input terminal should
2. Normal display                                                  be controlled normally.
3. ADC select: Normal (ADC command D0 = "L")                       Moreover, when the control signal from the MPU is in the
4. Power control register: (D2, D1, D0) = (0, 0, 0)                high impedance, an over current may flow to the IC. After
5. Serial interface internal register data clear                   applying a current, it is necessary to take proper measures to
6. LCD power supply bias rate:                                     prevent the input terminal from getting into the high
                                                                   impedance state.
   1/65 DUTY = 1/9 bias                                            If the internal liquid crystal power supply circuit is not used on
   1/49,1/55,1/53 DUTY = 1/8 bias                                  ST7565S,it is necessary that /RES is "H" when the external
   1/33 DUTY = 1/6 bias                                            liquid crystal power supply is turned on. This IC has the
7. All-indicator lamps-on OFF (All-indicator lamps ON/OFF          function to discharge V5 when /RES is "L," and the external
   command D0 = "L")                                               power supply short-circuits to VDD when /RES is "L."
8. Power saving clear                                              While /RES is "L," the oscillator and the display timing
9. V5 voltage regulator internal resistors Ra and Rb               generator stop, and the CL, FR, FRS and /DOF terminals are
                                                                   fixed to "H." The terminals D0 to D7 are not affected. The
    separation                                                     VDD level is output from the SEG and COM output terminals.
10. Output conditions of SEG and COM terminals                     This means that an internal resistor is connected between
                                                                   VDD and V5.
    SEG=VDD , COM=VDD                                              When the internal liquid crystal power supply circuit is not
11. Read modify write OFF                                          used on other models of ST7565S series, it is necessary that
12. Static indicator OFF Static indicator register : (D1, D2) =    /RES is "L" when the external liquid crystal power supply is
                                                                   turned on.
    (0, 0)                                                         While /RES is "L," the oscillator works but the display timing
13. Display start line set to first line                           generator stops, and the CL, FR, FRS and /DOF terminals
14. Column address set to Address 0                                are fixed to "H." The terminals D0 to D7 are not affected.
15. Page address set to Page 0
16. Common output status normal
17. V5 voltage regulator internal resistor ratio set mode clear
18. Electronic volume register set mode clear Electronic

    volume register :
(D5, D4, D3, D2, D1, D0) = (1, 0. 0, 0, 0,0)
19. Test mode clear

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ST7565S

COMMANDS

The ST7565S identify the data bus signals by a combination of A0, /RD (E), /WR(R/W) signals. Command interpretation and
execution does not depend on the external clock, but rather is performed through internal timing only, and
thus the processing is fast enough that normally a busy check is not required.
In the 8080 MPU interface, commands are launched by inputting a low pulse to the RD terminal for reading, and inputting a low
pulse to the /WR terminal for writing. In the 6800 Series MPU interface, the interface is placed in a read mode when an "H" signal
is input to the R/W terminal and placed in a write mode when a "L" signal is input to the R/W terminal and then the command is
launched by inputting a high pulse to the E terminal. Consequently, the 6800 Series MPU interface is different than the 80x86
Series MPU interface in that in the explanation of commands and the display commands the status read and display data read
/RD (E) becomes "1(H)". In the explanations below the commands are explained using the 8080 Series MPU interface as the
example.
When the serial interface is selected, the data is input in sequence starting with D7.


Display ON/OFF

This command turns the display ON and OFF.

          E     R/W

A0 /RD /WR              D7 D6 D5 D4 D3 D2 D1 D0                         Setting

0         1     0       1 0 1 01 11 1                                   Display ON

                                                                     0  Display OFF

When the display OFF command is executed when in the display all points ON mode, power saver mode is entered. See the

section on the power saver for details.

Display Start Line Set

This command is used to specify the display start line address of the display data RAM shown in Figure 4. For further details

see the explanation of this function in "The Line Address Circuit".

          E     R/W

A0 /RD /WR              D7 D6 D5 D4 D3 D2 D1 D0                         Line address

0         1     0       0 1 0 00 00 0                                           0
                                       0 00 00 1                                1
                                       0 00 01 0                                2
                                                                                
                                       1 11 11 0                               62
                                       1 11 11 1                               63

Page Address Set

This command specifies the page address corresponding to the low address when the MPU accesses the display data RAM
(see Figure 4). Specifying the page address and column address enables to access a desired bit of the display data RAM.
Changing the page address does not accompany a change in the status display.

          E     R/W

A0 /RD /WR              D7 D6 D5 D4 D3 D2 D1 D0                         Page address

0         1     0       1 0 1 10 00 0                                           0
                                                     0 00 1                     1
                                                     0 01 0                     2
                                                                                
                                                     0 11 1                     7
                                                     1 00 0                     8

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Column Address Set

This command specifies the column address of the display data RAM shown in Figure 4. The column address is split into two
sections (the higher 4 bits and the lower 4 bits) when it is set (fundamentally, set continuously). Each time the display data RAM
is accessed, the column address automatically increments (+1), making it possible for the MPU to continuously read from/write
to the display data. The column address increment is topped at 83H. This does not change the page address continuously. See
the function explanation in "The Column Address Circuit," for details.

   High bits               E R/W                                                                                      Column
   Low bits                                                                                                           address
                  A0 /RD /WR D7 D6 D5 D4 D3 D2 D1 D0 A7 A6 A5 A4 A3 A2 A1 A0
                  0 1 0 0 0 0 1 A7 A6 A5 A4 0 0 0 0 0 0 0 0                                                               0
                                                                                                                          1
                                                              0 A3 A2 A1 A0 0 0 0 0 0 0 0 1                               2
                                                                                            0 00 00 010                  
                                                                                                                         130
                                                                                            1 00 00 010                  131
                                                                                            1 00 00 011

Status Read       R/W
               E
                  /WR
A0 /RD            1    D7 D6 D5            D4 D3 D2 D1 D0

0         0            BUSY ADC ON/OFF RESET 0 0 0 0

BUSY             BUSY = 1: it indicates that either processing is occurring internally or a reset condition is in process.
  ADC             BUSY = 0: A new command can be accepted . if the cycle time can be satisfied, there is no need to check
ON/OFF
                                 for BUSY conditions.

                  This shows the relationship between the column address and the segment driver.
                           0: Normal (column address n  SEG n)
                           1: Reverse (column address 131-n  SEG n)
                           (The ADC command switches the polarity.)

                  ON/OFF: indicates the display ON/OFF state.
                           0: Display ON
                           1: Display OFF
                           (This display ON/OFF command switches the polarity.)

RESET             This indicates that the chip is in the process of initialization either because of a /RES signal or because of a
                  reset command.

                           0: Operating state
                           1: Reset in progress

Display Data Write

This command writes 8-bit data to the specified display data RAM address. Since the column address is automatically
incremented by "1" after the write, the MPU can write the display data.

          E R/W

A0 /RD /WR        D7 D6 D5 D4 D3 D2 D1 D0
1 10                          Write data

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Display Data Read

This command reads 8-bit data from the specified display data RAM address. Since the column address is automatically
incremented by "1" after the read, the CPU can continuously read multiple-word data. One dummy read is required immediately
after the column address has been set. See the function explanation in "Display Data RAM" for the explanation of accessing the
internal registers. When the serial interface is used, reading of the display data becomes unavailable.

          E R/W

A0 /RD /WR          D7 D6 D5 D4 D3 D2 D1 D0
1 01                            Read data

ADC Select (Segment Driver Direction Select)

This command can reverse the correspondence between the display RAM data column address and the segment driver output.
Thus, sequence of the segment driver output pins may be reversed by the command. See the column address circuit (page
120) for the detail. Increment of the column address (by "1") accompanying the reading or writing the display data is done
according to the column address indicated in Figure 4.

          E      R/W

A0 /RD /WR            D7 D6 D5 D4 D3 D2 D1 D0                               Setting
                      1 0 1 00 00 0                                         Normal
0         1      0                                                          Reverse
                                                                         1

Display Normal/Reverse

This command can reverse the lit and unlit display without overwriting the contents of the display data RAM. When this is done
the display data RAM contents are maintained.

          E      R/W

A0 /RD /WR            D7 D6 D5 D4 D3 D2 D1 D0                                           Setting
                      1 0 1 00 11 0
0         1      0                                                                 RAM Data "H"
                                                                         1  LCD ON voltage (normal)

                                                                                    RAM Data "L"
                                                                            LCD ON voltage (reverse)

Display All Points ON/OFF

This command makes it possible to force all display points ON regardless of the content of the display data RAM. The contents
of the display data RAM are maintained when this is done. This command takes priority over the display normal/reverse
command.

          E      R/W

A0 /RD /WR            D7 D6 D5 D4 D3 D2 D1 D0                                        Setting
                      1 0 1 00 10 0                                         Normal display mode
0         1      0                                                          Display all points ON
                                                                         1

When the display is in an OFF mode, executing the display all points ON command will place the display in power save mode.
For details, see the Power Save section.

Ver 0.3c                                     44/72                                                    2002/07/22
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LCD Bias Set
This command selects the voltage bias ratio required for the liquid crystal display.

          E     R/W                                                                   Select Status

A0 /RD /WR D7 D6 D5 D4 D3 D2 D1 D0 1/65duty 1/49duty 1/33duty 1/55duty 1/53duty

0         1            1 0 1 0 0 0 1 0 1/9 bias 1/8 bias 1/6 bias 1/8 bias 1/8 bias
                0

                                                                           1 1/7 bias 1/6 bias 1/5 bias 1/6 bias 1/6 bias

Read/Modify/Write

This command is used paired with the "END" command. Once this command has been input, the display data read command
does not change the column address, but only the display data write command increments (+1) the column address. This mode
is maintained until the END command is input. When the END command is input, the column address returns to the address it
was at when the read/modify/write command was entered. This function makes it possible to reduce the load on the MPU when
there are repeating data changes in a specified display region, such as when there is a blanking cursor.

         E R/W  D7 D6 D5 D4 D3 D2 D1 D0
                1 1 1 00 0 00
A0 /RD /WR
0 10

* Even in read/modify/write mode, other commands aside from display data read/write commands can also be used.

                                          Page address set
                                         Column address set

                                         Read-modify-write cycle

                                                     Dummy read

                                                        Data read

                                                        Data write

                     NO
                                                     Changes
                                                    Finished ?
                                                                YES

                                                         END
                      Figure 24 Command Sequence For read modify write

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          Column address            N N+1 N+2 N+3               N+m     Return
                                                                     N

                                    Read-modify-write mode set                  End

                                                                        Figure 25

End

This command releases the read/modify/write mode, and returns the column address to the address it was at when the mode
was entered.

          E R/W

   A0 /RD /WR    D7 D6 D5 D4 D3 D2 D1 D0
   0 10          1 1 1 01 1 10

Reset

This command initializes the display start line, the column address, the page address, the common output mode, the V5 voltage
regulator internal resistor ratio, the electronic volume, and the static indicator are reset, and the read/modify/write mode and
test mode are released. There is no impact on the display data RAM. See the function explanation in "Reset" for details.
The reset operation is performed after the reset command is entered.

          E R/W

   A0 /RD /WR    D7 D6 D5 D4 D3 D2 D1 D0
   0 10          1 1 1 00 0 10

The initialization when the power supply is applied must be done through applying a reset signal to the /RES terminal. The reset
command must not be used instead.

Common Output Mode Select

This command can select the scan direction of the COM output terminal. For details, see the function explanation in
"Common Output Mode Select Circuit."

   E R/W                                                        Selected Mode

A0 /RD /WR D7 D6 D5 D4 D3 D2 D1 D0  1/65duty       1/49duty 1/33duty 1/55duty 1/53duty

0  10     1 1 0 0 0 * * * Normal COM0COM63 COM0COM47 COM0COM31 COM0COM53 COM0COM51

                 1                  Reverse COM63COM0 COM47COM0 COM31COM0 COM53COM0 COM51COM0

* Disabled bit

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Power Controller Set
This command sets the power supply circuit functions. See the function explanation in "The Power Supply Circuit," for details

          E R/W

A0 /RD /WR       D7 D6 D5 D4 D3 D2 D1 D0              Selected Mode
0 10
                 0 0 1 01 0                           Booster circuit: OFF

                 1                                    Booster circuit: ON

                             0                        Voltage regulator circuit: OFF

                             1                        Voltage regulator circuit: ON

                                0 Voltage follower circuit: OFF

                                1 Voltage follower circuit: ON

V5 Voltage Regulator Internal Resistor Ratio Set

This command sets the V5 voltage regulator internal resistor ratio. For details, see the function explanation is "The Voltage
Regulator circuit " and table 11 .

          E R/W

A0 /RD /WR       D7 D6 D5 D4 D3 D2 D1 D0                     Rb/Ra Ratio
0 10             0 0 1 0 00 0 0                                 Small

                                              001                  
                                              010               Large

                                                   
                                              111
                                              111

The Electronic Volume (Double Byte Command)

This command makes it possible to adjust the brightness of the liquid crystal display by controlling the LCD drive voltage V5
through the output from the voltage regulator circuits of the internal liquid crystal power supply. This command is a two byte
command used as a pair with the electronic volume mode set command and the electronic volume register set
command, and both commands must be issued one after the other.

The Electronic Volume Mode Set

When this command is input, the electronic volume register set command becomes enabled. Once the electronic volume mode
has been set, no other command except for the electronic volume register command can be used. Once the electronic
volume register set command has been used to set data into the register, then the electronic volume mode is released.

         E R/W   D7 D6 D5 D4 D3 D2 D1 D0
                 1 0 0 00 0 01
A0 /RD /WR
0 10

Ver 0.3c                                              47/72                           2002/07/22
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Electronic Volume Register Set

By using this command to set six bits of data to the electronic volume register, the liquid crystal drive voltage V5 assumes one
of the 64 voltage levels.
When this command is input, the electronic volume mode is released after the electronic volume register has been set.

          E R/W

A0 /RD /WR D7 D6 D5 D4 D3 D2 D1 D0 | V5 |

                          * *0 00 0 01                               Small

                          * *0 00 0 10

0 10                      * *0 00 0 11                              
                                                  

                          * *1 11 1 10

                          * *1 11 1 11                               Large

* Inactive bit (set "0")

When the electronic volume function is not used, set this to (1, 0, 0, 0, 0, 0)

The Electronic Volume Register Set Sequence

                          electronic volume mode set

                                      electronic volume register set

                                                                       Electronic volume mode clear
                          NO

                                                  Set complete ?

                                                                  YES

                                               Figure 26

Static Indicator (Double Byte Command)

This command controls the static drive system indicator display. The static indicator display is controlled by this command only,
and is independent of other display control commands.
This is used when one of the static indicator liquid crystal drive electrodes is connected to the FR terminal, and the other is
connected to the FRS terminal. A different pattern is recommended for the static indicator electrodes than for the dynamic drive
electrodes. If the pattern is too close, it can result in deterioration of the liquid crystal and of the electrodes.
The static indicator ON command is a double byte command paired with the static indicator register set command, and thus
one must execute one after the other. (The static indicator OFF command is a single byte command.)

Static Indicator ON/OFF

When the static indicator ON command is entered, the static indicator register set command is enabled. Once the static
indicator ON command has been entered, no other command aside from the static indicator register set command can be used.
This mode is cleared when data is set in the register by the static indicator register set command.

         E R/W            D7 D6 D5 D4 D3 D2 D1 D0                    Static Indicator
A0 /RD /WR                 1 01 01 1 00                                       OFF
0 10                                                                          ON
                                                                  1

Ver 0.3c                                                             48/72                           2002/07/22
ST7565S

Static Indicator Register Set

This command sets two bits of data into the static indicator register, and is used to set the static indicator into a blinking mode.
            E R/W

A0 /RD /WR D7 D6 D5 D4 D3 D2 D1 D0                                            Indicator Display State
                                                         OFF
                          * * * * * * 00                 ON (blinking at approximately one second intervals)
                                                         ON (blinking at approximately 0.5 second intervals)
0 10                                         01          ON (constantly on)
                                             10

                                             11

* Disabled bit (set "0")

Static Indicator Register Set Sequence

                                             Static indicator mode set

                                           Static indicator register set

                                                                            Static indicator mode clear
                               NO

                                                       Set complete ?

                                                                YES

                                                 Figure 27

Power Save (Compound Command)

When the display all points ON is performed while the display is in the OFF mode, the power saver mode is entered, thus
greatly reducing power consumption.
The power saver mode has two different modes: the sleep mode and the standby mode. When the static indicator is OFF, it is
the sleep mode that is entered. When the static indicator is ON, it is the standby mode that is entered.
In the sleep mode and in the standby mode, the display data is saved as is the operating mode that was in effect before the
power saver mode was initiated, and the MPU is still able to access the display data RAM.
Refer to figure 28 for power save off sequence.

                          Static indicator OFF                          Static indicator ON

                          Display OFF                                   Display OFF

                          Display all point ON                          Display all point ON

                          Sleep mode                                    Standby mode

                               Power save OFF                                Power save OFF
                          Display all point OFF                         ( Display all point OFF )
                          Static indicator ON (2 bytes)
                                                                           Standby mode cancel
                          Sleep mode cancel
                                                                                                              2002/06/23
                                                 Figure 28

Ver 0.3b                                                 49/72
ST7565S

Sleep Mode

This stops all operations in the LCD display system, and as long as there are no accesses from the MPU, the consumption
current is reduced to a value near the static current. The internal modes during sleep mode are as follows:
1. The oscillator circuit and the LCD power supply circuit are halted.
2. All liquid crystal drive circuits are halted, and the segment in common drive outputs output a VDD level.

Standby Mode

The duty LCD display system operations are halted and only the static drive system for the indicator continues to operate,
providing the minimum required consumption current for the static drive. The internal modes are in the following states during
standby mode.
1 The LCD power supply circuits are halted. The oscillator circuit continues to operate.
2 The duty drive system liquid crystal drive circuits are halted and the segment and common driver outputs output a VDD level.
The static drive system does not operate.
When a reset command is performed while in standby mode, the system enters sleep mode.
* When an external power supply is used, it is recommended that the functions of the external power supply circuit be stopped

  when the power saver mode is started. For example, when the various levels of liquid crystal drive voltage are provided by
  external resistive voltage dividers, it is recommended that a circuit be added in order to cut the electrical current flowing
  through the resistive voltage divider circuit when the power saver mode is in effect. The ST7565S series chips have a liquid
  crystal display blanking control terminal /DOF. This terminal enters an "L" state when the power saver mode is launched.
  Using the output of /DOF, it is possible to stop the function of an external power supply circuit.
* When the master is turned on, the oscillator circuit is operable immediately after the powering on.

The Booster Ratio (Double Byte Command)

This command makes it possible to select step-up ratio. It is used when the power control set have turn on the internal booster
circuit. This command is a two byte command used as a pair with the booster ratio select mode set command and the booster
ratio register set command, and both commands must be issued one after the other.

Booster Ratio Select Mode Set

When this command is input, the Booster ratio register set command becomes enabled. Once the booster ratio select mode has
been set, no other command except for the booster ratio register command can be used. Once the booster ratio register
set command has been used to set data into the register, then the booster ratio select mode is released.

         E R/W            D7 D6 D5 D4 D3 D2 D1 D0
                          1 1 1 11 0 00
A0 /RD /WR
0 10

Booset Ratio Register Set

By using this command to set two bits of data to the booster ratio register,it can be select what kind of the booster ratio can be
used.
When this command is input, the booster ratio select mode is released after the booster ratio register has been set.

          E R/W

                          D7 D6 D5 D4 D3 D2 D1 D0  Booster

A0 /RD /WR                                         ratio

                                                   select

                          * *****00                2x,3x,4x

0 10                      * *****01                5x

                          * *****11                6x

* Inactive bit (set "0")

When the booster ratio select function is not used, set this to (0, 0) 2x,3x,4x step-up mode

Ver 0.3c                                           50/72                                      2002/07/22
ST7565S

The booster ratio Register Set Sequence

                                         booster ratio select mode set

                                                   booster ratio register set
                                                                          Booster ratio select mode clear

                       NO
                                                            Set complete ?

                                                            YES

                                          Figure 29

NOP
Non-OPeration Command

         E R/W   D7 D6 D5 D4 D3 D2 D1 D0
                 1 1 1 00 0 11
A0 /RD /WR
0 10

Test

This is a command for IC chip testing. Please do not use it. If the test command is used by accident, it can be cleared by
applying a "L" signal to the /RES input by the reset command or by using an NOP.

          E R/W

   A0 /RD /WR    D7 D6 D5 D4 D3 D2 D1 D0
   0 10          111111**
* Inactive bit

Note: The ST7565S maintain their operating modes until something happens to change them. Consequently, excessive
       external noise, etc., can change the internal modes of the ST7565S . Thus in the packaging and system design it is
       necessary to suppress the noise or take measure to prevent the noise from influencing the chip. Moreover, it is
       recommended that the operating modes be refreshed periodically to prevent the effects of unanticipated
       noise.

Ver 0.3c                                  51/73                                                            2002/07/22
ST7565S                            Table 16: Table of ST7565S Commands                 (Note) *: disabled data

                  Command                    Command Code

       (1) Display ON/OFF                                                              Function
       (2) Display start line set
       (3) Page address set        A0 RD WR  D7 D6 D5 D4 D3 D2 D1 D0                   LCD display ON/OFF
       (4) Column address set      01 0      1 0 10 1 110                              0: OFF, 1: ON
                                   01 0                                                Sets the display RAM display start
            upper bit              01 0                                             1  line address
            Column address set     01 0                                                Sets the display RAM page
            lower bit              01 0       0 1 Display start address                address
       (5) Status read
                                              1 0 1 1 Page address                     Sets the most significant 4 bits of
                                                                                       the display RAM column address.
                                              0 0 0 1 Most significant                 Sets the least significant 4 bits of
                                                                   column address      the display RAM column address.

                                              0 0 0 0 Least significant
                                                                   column address

                                   00 1         Status     0 0 0 0 Reads the status data

(6) Display data write             11 0               Write data                       Writes to the display RAM

(7) Display data read              10 1                    Read data                   Reads from the display RAM
(8) ADC select                     01 0      1 0 10 0 000
                                   01 0                                                Sets the display RAM address
(9) Display normal/                01 0                                             1  SEG output correspondence
    reverse                        01 0                                                0: normal, 1: reverse
                                   01 0      1 0 10 0 110                              Sets the LCD display normal/
(10) Display all points            01 0                                             1  reverse
       ON/OFF                                                                          0: normal, 1: reverse
                                             1 0 10 0 100                              Display all points
(11) LCD bias set                                                                   1  0: normal display
                                                                                       1: all points ON
(12) Read/modify/write                       1 0 10 0 010                              Sets the LCD drive voltage bias
(13) End                                                                            1  ratio
                                                                                       0: 1/9 bias, 1: 1/7 bias (ST7565S)
                                             1 1 10 0 000                              Column address increment
                                                                                       At write: +1
                                             1 1 10 1 110                              At read: 0

                                                                                       Clear read/modify/write

(14) Reset                         01 0      1 1 10        0 010                       Internal reset
                                             1 1 00
(15) Common output                 01 0      0 0 10        0***                        Select COM output scan direction
       mode select                           0 0 10        1                           0: normal direction
                                                                                       1: reverse direction
(16) Power control set             01 0                    1 Operating                 Select internal power supply
                                                                mode                   operating mode
(17) V5 voltage regulator
                                                           0 Resistor                  Select internal resistor
          internal resistor ratio 0 1 0                          ratio                 ratio(Rb/Ra) mode

          set

(18) Electronic volume

           mode set                01 0      1 0 0 0 0 0 0 1 Set the V5 output voltage
          Electronic volume                  0 0 Electronic volume value electronic volume register

          register set

(19) Static indicator                        1 0 1 0 1 1 0 0 0: OFF, 1: ON
                                                                                    1
           ON/OFF                  01 0
          Static indicator                   0 0 0 0 0 0 0 Mode Set the flashing mode

          register set

(20) Booster ratio set             01 0      1  1  1    1  1      0 00                 select booster ratio
                                             0  0  0    0  0      0 step-up            00: 2x,3x,4x
                                                                                       01: 5x
                                                                       value           11: 6x

(21) Power saver                                                                       Display OFF and display all
(22) NOP
                                                                                       points ON compound command

                                   01 0      1 1 1 0 0 0 1 1 Command for non-operation

Ver 0.3c                                           52/73                                                          2002/07/22
ST7565S           01 0  1 1 11  *  *  *                 *     Command for IC test. Do not
                                                              use this command
       (23) Test

COMMAND DESCRIPTION

Instruction Setup: Reference

(1) Initialization
Note: With this IC, when the power is applied, LCD driving non-selective potentials V2 and V3 (SEG pin) and V1 and V4 (COM
pin) are output through the LCD driving output pins SEG and COM. When electric charge is remaining in the smoothing
capacitor connecting between the LCD driving voltage output pins (V1 ~ V5) and the VDD pin, the picture on the display may
become totally dark instantaneously when the power is turned on. To avoid occurrence of such a failure, we recommend the
following flow when turning on the power.

1. When the built-in power is being used immediately after turning on the power:

                        Turn ON the power and keeping
                                the /RES pin = "L".

                          When the power is stabilized
                  Release the reset state. (/RES pin = "H")

                        Initialized state (Default) *1

                  Function setup by command input             Arrange to execute all the
                  (User setup)                                procedures from releasing the
                  (11) LCD bias setting *2                    reset state through setting the
                  (8) ADC selection *3                        power control within 5ms.
                  (15) Common output state selection *4       (In case of other models)
                                                              execute the procedures from
                  Function setup by command input             turning on the power to setting
                  (User setup)                                the power control in 5ms.
                  (17) Setting the built-in resistance radio
                  for regulation of the V5 voltage *5
                  (18) Electronic volume control *6

                  Function setup by command input
                  (User setup)
                  (16) Power control setting *7

                                                           This concludes the initialization

* The target time of 5ms will result to vary depending on the panel characteristics and the capacitance of the smoothing
  capacitor. Therefore, we suggest you to conduct an operation check using the actual equipment.

Notes: Refer to respective sections or paragraphs listed below.
         *1: Description of functions; Resetting circuit
         *2: Command description; LCD bias setting
         *3: Command description; ADC selection
         *4: Command description; Common output state selection
         *5: Description of functions; Power circuit & Command description; Setting the built-in resistance radio for regulation of

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              the V5 voltage
         *6: Description of functions; Power circuit & Command description; Electronic volume control
         *7: Description of functions; Power circuit & Command description; Power control setting

2. When the built-in power is not being used immediately after turning on the power:

                                                            Turn ON the VDD-VSS power keeping the
                                                                             /RES pin = "L".

                   When the power is stabilized       Arrange to start the
                                                      power saver within
           Release the reset state. (/RES pin = "H")  5ms after releasing the
                                                      reset state. (In case of
                   Initialized state (Default) *1     other models) execute
                                                      the procedures from
                        Power saver START             turning on the power
                      (multiple commands) *8          to setting the power
                                                      control in 5ms.
          Function setup by command input (User
          setup)
          (11) LCD bias setting *2
          (8) ADC selection *3
          (15) Common output state selection *4

          Function setup by command input (User
          setup)
          (17) Setting the built-in resistance radio
          for regulation of the V5 voltage *5
          (18) Electronic volume control *6

                        Power saver OFF *8            Arrange to start power
                                                      control setting within
          Function setup by command input (User       5ms after turning OFF
          setup)                                      the power saver.
          (16) Power control setting *7

          This concludes the initialization

* The target time of 5ms will result to vary depending on the panel characteristics and the capacitance of the smoothing
  capacitor. Therefore, we suggest you to conduct an operation check using the actual equipment.

Notes: Refer to respective sections or paragraphs listed below.
*1: Description of functions; Resetting circuit
*2: Command description; LCD bias setting
*3: Command description; ADC selection
*4: Command description; Common output state selection
*5: Description of functions; Power circuit & Command description; Setting the built-in resistance radio for regulation of the V5

    voltage
*6: Description of functions; Power circuit & Command description; Electronic volume control
*7: Description of functions; Power circuit & Command description; Power control setting
*8: The power saver ON state can either be in sleep state or stand-by state.

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    Command description; Power saver START (multiple commands)

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(2) Data Display

                   End of initialization

                   Function setup by command input (User
                   setup)
                   (2) Display start line set *9
                   (3) Page address set *10
                   (4) Column address set *11

                   Function setup by command input (User
                   setup)
                   (6) Display data write *12

                   Function setup by command input (User
                   setup)
                   (1) Display ON/OFF *13

                                                                           End of data display

Notes: Reference items
         *9: Command Description; Display start line set
         *10: Command Description; Page address set
         *11: Command Description; Column address set
         *12: Command Description; Display data write
         *13: Command Description; Display ON/OFF
              Avoid displaying all the data at the data display start (when the display is ON) in white.

(3) Power OFF *14

                                     Optional status                                                      Set the time (tL) from reset

                   Function setup by command input (User                                                  active to turning off the VDD -
                   setup)                                                                                 VSS power (VDD - VSS = 1.8V)
                   (20) Power save *15
                                                                                                          longer than the time (tH) when
                           Reset active (/RES pin = "L")
                                                                                                          the potential of V5 ~ V1
                                VDD VSS power OFF                                                       becomes below the threshold
                                                                                                          voltage (approximately 1V) of

                                                                                                          the LCD panel. For tH, refer to

                                                                                                          the of this

                                                                                                          event. When tH is too long,

                                                                                                          insert a resistor between V5
                                                                                                          and VDD to reduce it.

Notes: Reference items
         *14: The logic circuit of this IC's power supply VDD - VSS controls the driver of the LCD power supply VDD - V5. So, if the
                power supply VDD - VSS is cut off when the LCD power supply VDD - V5 has still any residual voltage, the driver
                (COM. SEG) may output any uncontrolled voltage. When turning off the power, observe the following basic
                procedures:
                After turning off the internal power supply, make sure that the potential V5 ~ V1 has become below the threshold
                voltage of the LCD panel, and then turn off this IC's power supply (VDD - VSS). 6. Description of Function, 6.7 Power
                Circuit
         *15: After inputting the power save command, be sure to reset the function using the /RES terminal until the power
                supply VDD - VSS is turned off. 7. Command Description (20) Power Save
         *16: After inputting the power save command, do not reset the function using the /RES terminal until the power supply
                VDD - VSS is turned off. 7. Command Description (20) Power Save

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Refresh
It is recommended to turn on the refresh sequence regularly at a specified interval.

                                                                            Refresh sequence

                                                              Reset command or NOP command

                                                              Set all commands to the ready state
                                                                        Refreshing of DRAM

Precautions on Turning off the power


1) Power Save (The LCD powers (VDD - V5) are off.)  Reset input  Power (VDD - VSS) OFF

Observe tL > tH.

When tL < tH, an irregular display may occur.

Set tL on the MPU according to the software. tH is determined according to the external capacity C2 (smoothing

capacity of V5 ~ V1) and the driver's discharging capacity.

                                Reset                             Power Off

                    Power save

                                                                  tL

          VDD                                                     1.8V

          RES

                                                         VDD                                           Since the power (VDD-VSS) is cut off,the
           SEG                                                                                         output comes not to be fixed.

                                                         VDD
          COM

          V1                                                      About 1V:below Vth of the LCD Panel

          V2

          V3

          V4

          V5                                                  tH

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2) Reset (The LCD powers (VDD - VSS) are off.)  Power (VDD - VSS) OFF

Observe tL > tH.

When tL < tH, an irregular display may occur.

For tL, make the power (VDD - VSS) falling characteristics longer or consider any other method. tH is

determined according to the external capacity C2 (smoothing capacity of V5 to V1) and the driver's discharging

capacity.

                                                           Reset      Power Off

                                                                      tL

           VDD                                                            1.8V

           RES

                                                          VDD                                              Since the power (VDD-VSS) is cut off,the
            SEG                                                                                            output comes not be fixed.

                                                          VDD
           COM

                    V1                                                About 1V:below Vth of the LCD Panel

                    V2

                    V3

                    V4

                    V5                                            tH



     V5 voltage falling (discharge) time (tH) after the process of operation  power save  reset.
     V5 voltage falling (discharge) time (tH) after the process of operation  reset.

                                              100

                                                                                                                             VDD-VSS(V)

                        V5 voltage falling time (mSec)                                                                                  1.8

                                                                                                                                        2.4
                                                        50

                                                                                                                                        3.0
                                                                                                                                        4.0
                                                                                                                                        5.0

                                                        0                        0.5                       1.0

                                                                  C2 : V1 to V5 capacity (uF)
                                                                         Figure 31

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ABSOLUTE MAXIMUM RATINGS

Unless otherwise noted, VSS = 0V               Table 17             Conditions              Unit
                                    Parameter               Symbol

Power Supply Voltage                                  VDD           0.3 ~ +5.0                  V

Power supply voltage (VDD standard)                   VSS2          4.0 ~ -1.8                  V

Power supply voltage (VDD standard)                   V5, VOUT      16.0 ~ +0.3                 V

Power supply voltage (VDD standard)                 V1, V2, V3, V4  V5 to +0.3                   V

Input voltage                                         VIN           0.3 to VDD + 0.3            V

Output voltage                                        VO            0.3 to VDD + 0.3            V

Operating temperature                                 TOPR          40 to +85                   C
Storage temperature                                   TSTR
                       TCP                                          55 to +100                  C
                       Bare chip                                    55 to +125

          VCC                                  VDD                                     VDD

          GND                                  VSS

                                                                                       VSS2,V1 to V4

                                                                                       V5.,VOUT

                       System (MPU) side                            ST7565S chip side

                                                                        Figure 30

Notes and Cautions
    1. The VSS2, V1 to V5 and VOUT are relative to the VDD = 0V reference.
    2. Insure that the voltage levels of V1, V2, V3, and V4 are always such that VDD  V1  V2  V3  V4  V5.
    3. Permanent damage to the LSI may result if the LSI is used outside of the absolute maximum ratings. Moreover, it is
         recommended that in normal operation the chip be used at the electrical characteristic conditions, and use of the LSI
         outside of these conditions may not only result in malfunctions of the LSI, but may have a negative impact on the LSI
         reliability as well.

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DC CHARACTERISTICS

Unless otherwise specified, VSS = 0 V, VDD = 3.0 V 10%, Ta = 40 to 85C
                                                                             Table 18

            Item              Symbol        Condition           Min.                   Rating       Units  Applicable
                                                                                        Typ. Max.               Pin

Operating Voltage (1)         Vss                               -3.3                   --    -1.8   V      Vss*1

Operating Voltage (2)         VSS2 (Relative to VDD)            3.3                   --    1.8   V      VSS2

                                                                13.0                  --    4.0          V5 *2

Operating Voltage (3)         VSS2 (Relative to VDD)            0.4 x V5 --                  VDD    V      V1, V2

                                                                V5                     -- 0.6 x V5         V3, V4

High-level Input Voltage      VIHC                              0.8 x VDD --                 VDD    V      *3

Low-level Input Voltage       VILC                              VSS                    -- 0.2 x VDD V      *3

High-level Output Voltage VOHC IOH = 0.5 mA                    0.8 x VDD --                 VDD    V      *4

Low-level Output Voltage VOLC IOL = 0.5 mA                      VSS                    -- 0.2 x VDD V      *4

Input leakage current         ILI VIN = VDD or VSS              1.0                   --    1.0    A      *5

Output leakage current        ILO VIN = VDD or VSS              3.0                   --    3.0    A      *6

                                      Ta       = V5 = 13.0 V   --                     2.0   3.5

Liquid Crystal Driver ON      RON     25C                                                          K        SEGn
        Resistance                    (Relative V5 = 8.0 V                                                COMn *7
                                                                --                     3.2   5.4
                                      To VDD)

Static Consumption Current ISSQ       V5 = 13.0 V(Relative To  --                     0.01  2      A VSS, VSS2

Output Leakage Current                VDD)                      --                     0.01  10     A      V5
                              I5Q

Input Terminal Capacitance    CIN Ta = 25C , f = 1 MHz         --                     5.0   8.0    pF

                   Internal   fOSC 1/65 duty                    17                     20    24     kHz    *8
                  Oscillator   fCL 1/33 duty
                  External                        Ta = 25C

Oscillator          Input                                       17                     20    24     kHz    CL
Frequency          Internal
                  Oscillator  fOSC 1/49 duty                    25                     30    35     kHz    *8
                  External             1/53 duty
                                                  Ta = 25C
                    Input      fCL 1/55 duty
                                                                25                     30    35     kHz    CL

Ver 0.3c                                          60/73                                                    2002/07/22
ST7565S

                Item                   Symbol            Table 19             Min.   Rating   Max.      Units     Applicable
                                               Condition                      3.3      Typ.  1.8                     Pin

                      Input voltage    VSS2    (Relative To VDD)                         --                    V  VSS2
                                       VOUT    (Relative To VDD)
                Supply Step-up output  VOUT                                   13.0       --        --         V  VOUT
                     voltage Circuit           (Relative To VDD)
Internal Power                          V5                                    13.0       --      6.0 V          VOUT
                   Voltage regulator   VRS     (Relative To VDD)
                   Circuit Operating           Ta = 25C , (Relative To VDD)  13.0       --      4.0         V  V5 * 9
                                               0.05%/C
                         Voltage                                              2.07 2.10     2.13 V             *10
                   Voltage Follower
                   Circuit Operating

                         Voltage

                     Base Voltage

Dynamic Consumption Current : During Display, with the Internal Power Supply OFF Current consumed by total ICs

when an external power supply is used .

                                                              Table 20

Test pattern Symbol                            Condition                      Min.   Rating   Max.      Units     Notes
                                                                                     Typ.

Display Pattern               IDD                  VDD = 3.0 V,               --         16         27  A         *11
       OFF                                     V5 VDD = 11.0 V

Display Pattern               IDD                  VDD = 3.0 V,               --         19         32  A         *11
    Checker                                    V5 VDD = 11.0 V

Dynamic Consumption Current : During Display, with the Internal Power Supply ON

                                                              Table 21

Test pattern Symbol                            Condition                                        Rating  Max.      Units Notes
                                                                                     Min. Typ.          100        A *12

   Display                             VDD = 3.0 V,           Normal Mode            --       60        163
Pattern OFF
                IDD                    Quad step-up voltage.

                                       V5 VDD = 11.0 V     High-Power Mode --              98

Display                                     VDD = 3.0 V,      Normal Mode            --       70        117
                                       Quad step-up voltage.
Pattern         IDD                     V5 VDD = 11.0 V                                                        A *12

Checker                                                       High-Power Mode --              105       175

Consumption Current at Time of Power Saver Mode : VSS = -3.0 V 10%

                                                              Table 22

                      Item             Symbol  Condition                Min.      Rating      Max.      Units     Notes
                                                                         --        Typ.         4        A
                 Sleep mode              IDD   Ta = 25C                 --         0.1        10
                Standby Mode             IDD   Ta = 25C
                                                                                     5

Ver 0.3c                                                      61/73                                               2002/07/22
ST7565S

The Relationship Between Oscillator Frequency fOSC, Display Clock Frequency fCL and the Liquid Crystal Frame
  Rate Frequency fFR
                                                                             Table 23

           Item                                                                        fCL  fFR

1/65 DUTY  Used internal oscillator circuit             fOSC / 4                            fOSC / (4*65)
            Used external display clock                                                       fCL / 260
                                                    External input (fCL)
                                                                                            fOSC / (4*49)
1/49 DUTY  Used internal oscillator circuit             fOSC / 4                              fCL / 196
           Used external display clock
                                                    External input (fCL)                    fOSC / (8*33)
                                                                                              fCL / 264
1/33 DUTY  Used internal oscillator circuit             fOSC / 8
           Used external display clock                                                      fOSC / (4*55)
                                                    External input (fCL)                      fCL / 220

1/55 DUTY  Used internal oscillator circuit             fOSC / 4                            fOSC / (4*53)
           Used external display clock                                                        fCL / 212
                                                    External input (fCL)

1/53 DUTY  Used internal oscillator circuit             fOSC / 4
           Used external display clock
                                                    External input (fCL)

(fFR is the liquid crystal alternating current period, and not the FR signal period.)

References for items market with *
*1 While a broad range of operating voltages is guaranteed, performance cannot be guaranteed if there are sudden

    fluctuations to the voltage while the MPU is being accessed.
*2 The operating voltage range for the VDD system and the V5 system is. This applies when the external power supply is

   being used.
*3 The A0, D0 to D5, D6 (SCL), D7 (SI), /RD (E), /WR (R/W), /CS1, CS2, CLS, CL, FR, M/S, C86, P/S, /DOF, /RES, IRS, and

    /HPM terminals.
*4 The D0 to D7, FR, FRS, /DOF, and CL terminals.
*5 The A0, /RD (E), /WR (R/W), /CS1, CS2, CLS, M/S, C86, P/S, /RES, IRS, and /HPM terminals.
*6 Applies when the D0 to D5, D6 (SCL), D7 (SI), CL, FR, and /DOF terminals are in a high impedance state.
*7 These are the resistance values for when a 0.1 V voltage is applied between the output terminal SEGn or COMn and the

    various power supply terminals (V1, V2, V3, and V4). These are specified for the operating voltage (3) range.
    RON = 0.1 V /I (Where I is the current that flows when 0.1 V is applied while the power supply is ON.)

*8 See Table 23 for the relationship between the oscillator frequency and the frame rate frequency.
*9 The V5 voltage regulator circuit regulates within the operating voltage range of the voltage follower.
*10 This is the internal voltage reference supply for the V5 voltage regulator circuit. In the ST7565S , the temperature range

    approximately 0.05%/C.
*11, 12 It indicates the current consumed on ICs alone when the internal oscillator circuit and display are turned on.

    The ST7565S is 1/9 biased. Does not include the current due to the LCD panel capacity and wiring capacity.
    Applicable only when there is no access from the MPU.
*12 It is the value on a ST7565S having the VREG temperature gradient is 0.05%/C when the V5 voltage regulator
    internal resistor is used.

Ver 0.3c                                     62/73                                               2002/07/22
ST7565S

TIMING CHARACTERISTICS

System Bus Read/Write Characteristics 1 (For the 8080 Series MPU)

                A0

           tAW8                                                                 tAH8

   CS1                                                             tCYC8
(CS2="1")
                                        tCCLR,tCCLW                                   tCCHR,tCCHW
  WR,RD                                           tDS8
                                                                          tDH8
D0 to D7
(Write)

                                  tACC8                                         tOH8

     D0 to D7                           Figure 37
      (Read)                              Table 24

                    Item                                                              (VDD = 3.3V , Ta =25C)
Address hold time
Address setup time            Signal Symbol              Condition                         Rating        Units
System cycle time
Enable L pulse width (WRITE)                             CL = 100 pF                  Min.         Max.
Enable H pulse width (WRITE)                             CL = 100 pF
Enable L pulse width (READ)       tAH8                                                0            --
Enable H pulse width (READ)
WRITE Data setup time         A0  tAW8                                                0            --
WRITE Address hold time
READ access time                  tCYC8                                               240          --
READ Output disable time
                                        tCCLW                                         80           --
                              WR
                                                                                      80           --
                                        tCCHW

                                       tCCLR                                          140          --    Ns
                              RD
                                                                                      80
                                       tCCHR

                                  tDS8                                                40           --

                                           tDH8                                       0            --
                              D0 to D7
                                                                                      --           70
                                           tACC8

                                  tOH8                                                5            50

Ver 0.3c                                          63/73                                                  2002/07/22
ST7565S

                                                  Table 25

                                                                         (VDD = 2.7 V , Ta = 25C )

                    Item      Signal Symbol                 Condition         Rating        Units

Address hold time                                           CL = 100 pF  Min.         Max.
Address setup time                                          CL = 100 pF
System cycle time                 tAH8                                   0            --
Enable L pulse width (WRITE)
Enable H pulse width (WRITE)  A0  tAW8                                   0            --
Enable L pulse width (READ)
Enable H pulse width (READ)       tCYC8                                  400          --
WRITE Data setup time
WRITE Address hold time                 tCCLW                            220          --
READ access time              WR
READ Output disable time                                                 180          --
                                        tCCHW

                                       tCCLR                             220          --    ns
                              RD
                                                                         180          --
                                       tCCHR

                                  tDS8                                   40           --

                                           tDH8                          0            --
                              D0 to D7
                                                                         --           140
                                           tACC8

                                  tOH8                                   10           100

                                                  Table 26

                                                                         (VDD = 1.8V , Ta = 25C )

                    Item      Signal Symbol                 Condition         Rating        Units

Address hold time                                           CL = 100 pF  Min.         Max.
Address setup time                                          CL = 100 pF
System cycle time                 tAH8                                   0            --
Enable L pulse width (WRITE)
Enable H pulse width (WRITE)  A0  tAW8                                   0            --
Enable L pulse width (READ)
Enable H pulse width (READ)       tCYC8                                  640          --
WRITE Data setup time
WRITE Address hold time                 tCCLW                            360          --
READ access time              WR
READ Output disable time                                                 280          --
                                        tCCHW

                                       tCCLR                             360          --    ns
                              RD
                                                                         280
                                       tCCHR

                                  tDS8                                   80           --

                                           tDH8                          30           --
                              D0 to D7
                                                                         --           240
                                           tACC8

                                  tOH8                                   10           200

*1 The input signal rise time and fall time (tr, tf) is specified at 15 ns or less. When the system cycle time is extremely fast,
  (tr +tf)  (tCYC8 tCCLW tCCHW) for (tr + tf)  (tCYC8 tCCLR tCCHR) are specified.

*2 All timing is specified using 20% and 80% of VDD as the reference.
*3 tCCLW and tCCLR are specified as the overlap between /CS1 being "L" (CS2 = "H") and /WR and /RD being at the "L" level.

Ver 0.3c                                          64/73                                     2002/07/22
ST7565S

A0
R/W

           tAW6                                                                        tAH6

   CS1                                                  tCYC6
(CS2="1")
                                  tCCLR,tCCLW
      E
                                                  tDS6                                                tCCHR,tCCHW
D0 to D7                                                                               tDH6
(Write)

                                  tACC6                                                tOH6

D0 to D7
(Read)

System Bus Read/Write Characteristics 2 (For the 6800 Series MPU)
                                                                           Figure 38
                                                                             Table 27

                                                                                             (VDD = 3.3 V , Ta = 25C )

                    Item      Signal Symbol                    Condition                                               Rating        Units

Address hold time                                              CL = 100 pF                   Min.                              Max.
Address setup time                                             CL = 100 pF
System cycle time                 tAH6                                                                             0           --
Enable L pulse width (WRITE)
Enable H pulse width (WRITE)  A0  tAW6                                                                             0           --
Enable L pulse width (READ)
Enable H pulse width (READ)       tCYC6                                                      240                               --
WRITE Data setup time
WRITE Address hold time                 tEWLW                                                80                                --
READ access time              WR
READ Output disable time                                                                     80                                --
                                        tEWHW

                                       tEWLR                                                                       80          --    ns
                              RD
                                                                                             140
                                       tEWHR

                                  tDS6                                                       40                                --

                                           tDH6                                                                    0           --
                              D0 to D7
                                                                                             --                                70
                                           tACC6

                                  tOH6                                                                             5           50

Ver 0.3c                                          65/73                                                                              2002/07/22
ST7565S

                                                  Table 28

                                                                         (VDD = 2.7V , Ta =25C )

                    Item      Signal Symbol                 Condition         Rating        Units

Address hold time                                           CL = 100 pF  Min.         Max.
Address setup time                                          CL = 100 pF
System cycle time                 tAH6                                   0            --
Enable L pulse width (WRITE)
Enable H pulse width (WRITE)  A0  tAW6                                   0            --
Enable L pulse width (READ)
Enable H pulse width (READ)       tCYC6                                  400          --
WRITE Data setup time
WRITE Address hold time                 tEWLW                            220          --
READ access time              WR
READ Output disable time                                                 180          --
                                        tEWHW

                                       tEWLR                             220          --    ns
                              RD
                                                                         180          --
                                       tEWHR

                                  tDS6                                   40           --

                                           tDH6                          0            --
                              D0 to D7
                                                                         --           140
                                           tACC6

                                  tOH6                                   10           100

                                                  Table 29

                                                                         (VDD =1.8V , Ta =25C )

                    Item      Signal Symbol                 Condition         Rating        Units

Address hold time                                           CL = 100 pF  Min.         Max.
Address setup time                                          CL = 100 pF
System cycle time                 tAH6                                   0            --
Enable L pulse width (WRITE)
Enable H pulse width (WRITE)  A0  tAW6                                   0            --
Enable L pulse width (READ)
Enable H pulse width (READ)       tCYC6                                  640          --
WRITE Data setup time
WRITE Address hold time                 tEWLW                            360          --
READ access time              WR
READ Output disable time                                                 280          --
                                        tEWHW

                                       tEWLR                             360          --    ns
                              RD
                                                                         280          --
                                       tEWHR

                                  tDS6                                   80           --

                                           tDH6                          30           --
                              D0 to D7
                                                                         --           240
                                           tACC6

                                  tOH6                                   10           200

*1 The input signal rise time and fall time (tr, tf) is specified at 15 ns or less. When the system cycle time is extremely fast,
  (tr +tf)  (tCYC6 tEWLW tEWHW) for (tr + tf)  (tCYC6 tEWLR tEWHR) are specified.

*2 All timing is specified using 20% and 80% of VDD as the reference.
*3 tEWLW and tEWLR are specified as the overlap between CS1 being "L" (CS2 = "H") and E.

Ver 0.3c                                          66/73                                     2002/07/22
ST7565S                                               tCCSS                                tCSH

The Serial Interface                                         tSAS                    tSAH

     CS1                                                           tSCYC
(CS2="1")
                                                             tSLW
       A0
                                                                                 tr           tSHW
      SCL                                                    tSDS                    tSDH
                                                  tf
                                                                   Figure 39
        SI                                                           Table 30

                              Item                                                                  (VDD = 3.3V, Ta =25C )
     Serial Clock Period
     SCL "H" pulse width                                     Signal Symbol           Condition           Rating        Units
     SCL "L" pulse width                                                             Condition
     Address setup time                                                                             Min.         Max.
     Address hold time
     Data setup time                                               Tscyc                            50           --
     Data hold time                                                Tshw
     CS-SCL time                                             SCL   TSLW                             25           --
     CS-SCL time                                              A0   TSAS
                                                              SI   Tsah                             25           --
                              Item                           CS    Tsds
     Serial Clock Period                                           TSDH                             20           --
     SCL "H" pulse width                                           Tcss
     SCL "L" pulse width                                           Tcsh                             10           --    ns
     Address setup time
     Address hold time                                                                              20           --
     Data setup time
     Data hold time                                                                                 10           --
     CS-SCL time
     CS-SCL time                                                                                    20           --

Ver 0.3c                                                                                            40           --

                                                                   Table 31

                                                                                                    (VDD =2.7V , Ta =25C )

                                                             Signal Symbol                               Rating        Units

                                                                                                    Min.         Max.

                                                                   Tscyc                            100          --
                                                                   TSHW
                                                             SCL   TSLW                             50           --
                                                              A0   TSAS
                                                              SI   TSAH                             50           --
                                                             CS    TSDS
                                                                   TSDH                             30           --
                                                                   TCSS
                                                                   TCSH                             20           --    ns

                                                                                                    30           --

                                                                                                    20           --

                                                                                                    30           --

                                                                                                    60           --

                                                                   67/73                                               2002/07/22
ST7565S

                                   Table 32

                                                                                            (VDD = 1.8V , Ta = 25C )

                        Item  Signal Symbol                                      Condition       Rating        Units

Serial Clock Period                                                                         Min.         Max.
SCL "H" pulse width
SCL "L" pulse width                TSCYC                                                    200          --
Address setup time                 TSHW
Address hold time             SCL  TSLW                                                     80           --
Data setup time                A0  TSAS
Data hold time                 SI  TSAH                                                     80           --
CS-SCL time                   CS   TSDS
CS-SCL time                        TSDH                                                     60           --
                                   TCSS
                                   TCSH                                                     30           --    ns

                                                                                            60           --

                                                                                            30           --

                                                                                            40           --

                                                                                            100          --

*1 The input signal rise and fall time (tr, tf) are specified at 15 ns or less.

*2 All timing is specified using 20% and 80% of VDD as the standard.

Ver 0.3c                           68/73                                                                       2002/07/22
ST7565S

Reset Timing
                                                                     tRW

  RES

Internal                                                                   During reset    tR
status                                                                    Figure 41                                       Reset complete

                                                                            Table 36

                                                                                           (VDD = 3.3V , Ta = 40 to 85C )

                Item   Signal Symbol                                            Condition  Min.  Rating  Max. Units
                                                                          Table 37                Typ.
Reset time                       tR
Reset "L" pulse width  /RES tRW                                                            --    --      0.5                              us

                                                                                           0.5   --      --                               us

                                                                                           (VDD = 2.7V , Ta = 40 to 85C )

                Item   Signal Symbol                                            Condition  Min.  Rating  Max. Units
                                                                          Table 38                Typ.
Reset time                       tR
Reset "L" pulse width  /RES tRW                                                            --    --      1                                us

                                                                                           1     --      --                               us

                                                                                           (VDD = 1.8V , Ta = 40 to 85C )

                Item   Signal Symbol                                      Condition        Min.  Rating  Max. Units
                                                                                                  Typ.
Reset time                       tR
Reset "L" pulse width  /RES tRW                                                            --    --      1.5                              us

                                                                                           1.5   --      --                               us

*1 All timing is specified with 20% and 80% of VDD as the standard.

Ver 0.3c                                                                  69/73                               2002/07/22
ST7565S

THE MPU INTERFACE (REFERENCE EXAMPLES)

The ST7565S Series can be connected to either 80X86 Series MPUs or to 68000 Series MPUs. Moreover, using the serial
interface it is possible to operate the ST7565S series chips with fewer signal lines.
The display area can be enlarged by using multiple ST7565S Series chips. When this is done, the chip select signal can be
used to select the individual ICs to access.

(1) 8080 Series MPUs
                                                                                                                                                VDD

                      VCC                                                                        VDD
                                       A0
                                                                              A0                 C86

                           A1 to A7                      Decoder              CS1                     ST7565S
                              IORQ                                            CS2
          MPU
                           DO to D7                                           DO to D7
                                  RD
                                 WR                                           RD
                                 RES
                                                                              WR

                                                                              RES                     P/S

                      GND                                RESET                          VSS

                                                                                                                    VSS

                                                         Figure 42-1

(2) 6800 Series MPUs                                                                                                VDD

                      VCC                                                                        VDD
                                       A0
                                                                              A0                 C86

          MPU              A1 to A15                     Decoder              CS1                ST7565S
                                VMA                                           CS2
                                                          RESET
                           DO to D7                        Figure 42-2        DO to D7        P/S
                                    E                                         E         VSS
                                                                              R/W
                                 R/W                                          RES
                                 RES

                      GND

                                                                                                                    VSS

(3) Using the Serial Interface                                                                                 VDD or VSS

                                   VCC                                             VDD
                                                     A0
                                                                         A0             C86
                                             A1 to A7
                                                         Decoder         CS1            ST7565S
                                                                         CS2
          MPU

                           Port 1                                        SI
                           Port 2
                                                                         SCL
                            RES
                                                                         RES            P/S

                      GND                                RESET                     VSS

                                                                                                               VSS

                                                         Figure 42-3

Ver 0.3c                                                          70/73                                                    2002/07/22
ST7565S

CONNECTIONS BETWEEN LCD DRIVERS (REFERENCE
EXAMPLE)

The liquid crystal display area can be enlarged with ease through the use of multiple ST7565S Series chips. Use a same
equipment type.

(1) ST7565S (master)  ST7565S (slave)

                     VDD

          M/S CLS                                     CLS M/S
                               FR                     FR

                            CLST7565S                 CL   ST7565S
             Master                                           Slave
                          DOF
                                                      DOF
                                Output
                                               Input                 VSS

              VDD                                     CLS M/S
                                                      FR
          M/S CLS
                               FRST7565S              CL   ST7565S
                            CLMaster                          Slave

                          DOF                         DOF

                                Output  Input                        VSS

                                        Figure 43-1

Ver 0.3c                                71/73                             2002/07/22
ST7565S

(2) Single-chip Structure

                                              132 X 65 Dots

(3) Double-chip Structure                             ST7565S
                                                         Master

                                                  Figure 43-2

                                              264 x 65 Dots

                           COM                SEG                SEG           COM
                                                    Figure 43-3
                                     ST7565S                          ST7565S
                                      Master                            Slave

Ver 0.3c                                      72/73                                 2002/07/22
ST7565S

Revisions

Version 0.1 - Preliminary.
Version 0.2 - update Pad Center Coordinates page 2,3,4,5
Version 0.2a - update ABSOLUTE MAXIMUM RATINGS and DC CHARACTERISTICS
Version 0.2b - update DC CHARACTERISTICS , Pad Arrangement
Version 0.2c - update AC CHARACTERISTICS (serial)
Version 0.2d - update PIN DESCRIPTIONS M/S
Version 0.2e - update ABSOLUTE MAXIMUM RATINGS and DC CHARACTERISTICS
Version 0.2f - update Master and Slave reference example.
Version 0.3 - update Pad Center Coordinates (1/65 , 1/49 , 1/33 , 1/55 , 1/53 Duty) page 3..17
Version 0.3a - update Pad Diagram page2 and v5 regulator voltage diagram(figure 9) page35
Version 0.3b - Logic power supply VDD VSS = 1.8V to 3.3 V (+10% Range) , VOUT= -13V (+10% Range)
Version 0.3c - Modify page-38 The temperature grade of the Internal Power Supply for ST7565S (-0.05%/C) Figure 14

Ver 0.3c  73/73  2002/07/22
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