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ST72F561AR9

器件型号:ST72F561AR9
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

8-BIT MCU WITH FLASH OR ROM, 10-BIT ADC, 5 TIMERS, SPI, LINSCI , ACTIVE CAN

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ST72F561AR9器件文档内容

                                                                                   ST72561

                                8-BIT MCU WITH FLASH OR ROM,
          10-BIT ADC, 5 TIMERS, SPI, LINSCI, ACTIVE CAN

                                                                              PRELIMINARY DATA

s Memories                                             TQFP32                      TQFP64
    32K to 60K High Density Flash (HDFlash) or        7x7mm                       14 x 14
     ROM with read-out protection capability. In-
     Application Programming and In-Circuit Pro-        TQFP44                     TQFP64
     gramming for HDFlash devices                      10x10mm                     10 x 10
    1 to 2K RAM
    HDFlash endurance: 100 cycles, data reten-            Main Clock Controller with: Real time base
     tion: 20 years at 55C                                  and Clock output

s Clock, Reset and Supply Management                      Window watchdog timer
    Low power crystal/ceramic resonator oscilla-      s Up to 4 Communications Interfaces
     tors and bypass for external clock
    PLL for 2x frequency multiplication                   SPI synchronous serial interface
    Five Power Saving Modes: Halt, Auto Wake             Master/slave LINSCI asynchronous serial
     Up From Halt, Active-Halt, Wait and Slow
                                                             interface
s Interrupt Management                                     Master-only LINSCI asynchronous serial in-
    Nested interrupt controller
    14 interrupt vectors plus TRAP and RESET                terface
    TLI top level interrupt (on 64-pin devices)          CAN 2.0B active
    Up to 21 external interrupt lines (on 4 vectors)  s Analog peripheral (low current coupling)

s Up to 48 I/O Ports                                       10-bit A/D Converter with up to 16 inputs
    Up to 48 multifunctional bidirectional I/O lines      Up to 9 robust ports (low current coupling)
    Up to 36 alternate function lines                 s Instruction Set
    Up to 6 high sink outputs
                                                          8-bit data manipulation
s 5 Timers                                                 63 basic instructions
    16-bit Timer with: 2 input captures, 2 output         17 main addressing modes
     compares, external clock input, PWM and               8 x 8 unsigned multiply instruction
     pulse generator modes                             s Development Tools
    8-bit Timer with: 1 or 2 input captures, 1 or 2
     output compares, PWM and pulse generator             Full hardware/software development package
     modes
    8-bit PWM Auto-Reload Timer with: 1 or 2 in-
     put captures, 2 or 4 independent PWM output
     channels, output compare and time base in-
     terrupt, external clock with event detector

Device Summary

          Features      ST72(F)561(AR/R/J/K)9                           ST72(F)561(AR/R/J/K)6

Program memory - bytes  60K                                              32K
RAM (stack) - bytes
Operating Supply        2K (256)                                         1K (256)
CPU Frequency
Max. Temp. Range                                       4.5V to 5.5V
Packages
                                  External Resonator Osc. w/ PLLx2/8MHz

                                                       -40C to +125C

                        TQFP64 10x10mm (AR), TQFP64 14x14mm (R), TQFP44 10x10mm (J), TQFP32 7x7mm (K)

                                                                                                       Rev. 2

May 2004                                                                                               1/262

This is preliminary information on a new product now in development or undergoing evaluation. Details are subject to change without1notice.
                               Table of Contents

1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
2 PIN DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
3 REGISTER & MEMORY MAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
4 FLASH PROGRAM MEMORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

    4.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
    4.2 MAIN FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
    4.3 STRUCTURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
    4.4 ICC INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    4.5 ICP (IN-CIRCUIT PROGRAMMING) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    4.6 IAP (IN-APPLICATION PROGRAMMING) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    4.7 RELATED DOCUMENTATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    4.8 REGISTER DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
5 CENTRAL PROCESSING UNIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
    5.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
    5.2 MAIN FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
    5.3 CPU REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
6 SUPPLY, RESET AND CLOCK MANAGEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
    6.1 PHASE LOCKED LOOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
    6.2 MULTI-OSCILLATOR (MO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
    6.3 RESET SEQUENCE MANAGER (RSM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
    6.4 SYSTEM INTEGRITY MANAGEMENT (SI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
7 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
    7.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
    7.2 MASKING AND PROCESSING FLOW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
    7.3 INTERRUPTS AND LOW POWER MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
    7.4 CONCURRENT & NESTED MANAGEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
    7.5 INTERRUPT REGISTER DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
    7.6 EXTERNAL INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
8 POWER SAVING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    8.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    8.2 SLOW MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    8.3 WAIT MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
    8.4 HALT MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
    8.5 ACTIVE-HALT MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
    8.6 AUTO WAKE UP FROM HALT MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
9 I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
    9.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
    9.2 FUNCTIONAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
    9.3 I/O PORT IMPLEMENTATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
    9.4 LOW POWER MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2. 6. 2. . 50
    9.5 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
    9.6 I/O PORT IMPLEMENTATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2/262

        2
                               Table of Contents

10 ON-CHIP PERIPHERALS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
    10.1 WINDOW WATCHDOG (WWDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
    10.2 MAIN CLOCK CONTROLLER WITH REAL TIME CLOCK MCC/RTC . . . . . . . . . . . . . . . 61
    10.3 PWM AUTO-RELOAD TIMER (ART) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
    10.4 16-BIT TIMER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
    10.5 8-BIT TIMER (TIM8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
    10.6 SERIAL PERIPHERAL INTERFACE (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
    10.7 LINSCI SERIAL COMMUNICATION INTERFACE (LIN MASTER/SLAVE) . . . . . . . . . . . 124
    10.8 LINSCI SERIAL COMMUNICATION INTERFACE (LIN MASTER ONLY) . . . . . . . . . . . . 155
    10.9 BECAN CONTROLLER (BECAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
    10.1010-BIT A/D CONVERTER (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

11 INSTRUCTION SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
    11.1 CPU ADDRESSING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
    11.2 INSTRUCTION GROUPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

12 ELECTRICAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
    12.1 PARAMETER CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
    12.2 ABSOLUTE MAXIMUM RATINGS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
    12.3 OPERATING CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
    12.4 SUPPLY CURRENT CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
    12.5 CLOCK AND TIMING CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
    12.6 AUTO WAKEUP FROM HALT OSCILLATOR (AWU) . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
    12.7 MEMORY CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
    12.8 EMC CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
    12.9 I/O PORT PIN CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
    12.10CONTROL PIN CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
    12.11TIMER PERIPHERAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
    12.12COMMUNICATION INTERFACE CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . 244
    12.1310-BIT ADC CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

13 PACKAGE CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
    13.1 PACKAGE MECHANICAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
    13.2 THERMAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
    13.3 SOLDERING AND GLUEABILITY INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

14 DEVICE CONFIGURATION AND ORDERING INFORMATION . . . . . . . . . . . . . . . . . . . . . . . 254
    14.1 FLASH OPTION BYTES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
    14.2 DEVICE ORDERING INFORMATION AND TRANSFER OF CUSTOMER CODE . . . . . 256
    14.3 DEVELOPMENT TOOLS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

15 IMPORTANT NOTES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
    15.1 CLEARING ACTIVE INTERRUPTS OUTSIDE INTERRUPT ROUTINE . . . . . . . . . . . . . 259
    15.2 CAN FIFO CORRUPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
    15.3 FLASH/FASTROM DEVICES ONLY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
    15.4 ROM DEVICES ONLY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

                                                                                                                                                         3/262
                               Table of Contents

16 REVISION HISTORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

                                                                                                                             262

4/262
                                                                                                          ST72561

1 INTRODUCTION                                                             The enhanced instruction set and addressing
                                                                           modes of the ST7 offer both power and flexibility to
The ST72561/ST72563 devices are members of                                 software developers, enabling the design of highly
the ST7 microcontroller family designed for mid-                           efficient and compact application code. In addition
range applications with CAN (Controller Area Net-                          to standard 8-bit data management, all ST7 micro-
work) and LIN (Local Interconnect Network) inter-                          controllers feature true bit manipulation, 8x8 un-
face.                                                                      signed multiplication and indirect addressing
                                                                           modes.
All devices are based on a common industry-
standard 8-bit core, featuring an enhanced instruc-
tion set and are available with FLASH or ROM pro-
gram memory.

Figure 1. Device Block Diagram

OSC1                        option                                                 PWM
                                                                                    ART
OSC2    OSC  PLL x 2
               /2                                                                   8-bit
                                                                                  TIMER
   VDD              POWER                            ADDRESS AND DATA BUS                       PA7:0
   VSS             SUPPLY                                                          16-Bit      (8 bits)1
                                                                                  TIMER         PB7:0
RESET             CONTROL                                                                      (8 bits)1
  TLI1           8-BIT CORE                                                      PORT A         PC7:0
                                                                                 PORT B        (8 bits)1
                      ALU                                                        PORT C         PD7:0
                                                                                 PORT D        (8 bits)1
                 PROGRAM                                                                        PE7:0
                  MEMORY                                                         PORT E        (8 bits)1
              (16 - 60 K Bytes)                                                  PORT F         PF7:0
                                                                                               (8 bits)1
                      RAM                                                           SPI
             (512 - 2048 Bytes)
                                                                                  LINSCI2
                                                                               (LIN master)

                                                                                  LINSCI1
                                                                           (LIN master/slave)

                   MCC                                                                  CAN
             (Clock Control)                                                     (2.0B ACTIVE)

                                                                                    WINDOW
                                                                                  WATCHDOG
                                                                           1On some devices only, see Device Summary on page 1

                                                                                                               5/262

                                                                                                          3
ST72561

2 PIN DESCRIPTION

Figure 2. TQFP 64-Pin Package Pinout

                                   PF7
                                       PF6
                                           PD7 / AIN11
                                                PD6 / AIN10
                                                    RESET
                                                         PD5 / LINSCI2_TDO
                                                             VDD_0
                                                                  VDDA
                                                                      VSS_0
                                                                           VSSA
                                                                               PD4 / LINSCI2_RDI
                                                                                    PD3 (HS)/ LINSCI2_SCK
                                                                                        PF5
                                                                                             TLI
                                                                                                 PF4
                                                                                                      PF3 / AIN9

                                   64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49                                PD2 / LINSCI1_TDO
                                                                                                                  PD1 / LINSCI1_RDI
                         OSC1   1       ei3                 48                                                    PF2 / AIN8
                         OSC2                                                                                     PF1 / AIN7
              ARTIC1 / PA0      2                 ei3       ei3 47                                                PF0
                PWM0 / PA1                                                                                        PE7
         PWM1 / (HS) PA2        3                           46                                                    PD0 / SPI_SS / AIN6
                PWM2 / PA3                                                                                        VDD_1
                PWM3 / PA4      4                           45                                                    VSS_1
                         VSS_3                                                                                    PC7 / SPI_SCK
                         VDD_3  5 ei0                       44                                                    PC6 / SPI_MOSI
       ARTCLK / (HS)PA5                                                                                           PC5 / SPI_MISO
       ARTIC2 / (HS) PA6        6                           43                                                    PE6 / AIN5
         T8_OCMP2 / PA7                                                                                           PE5
           T8_ICAP2 / PB0       7                           ei3 42
         T8_OCMP1 / PB1                                                                                           PC4 / CAN_TX
           T8_ICAP1 / PB2       8                           41                                                    PC3 / CAN_RX
                  MCO / PB3
                                9                           40

                                10                          39

                                11 ei0                      38

                                12                          37

                                13                          36

                                14 ei1                      35

                                15      ei1  ei1       ei2  34

                                16                          33

                                   17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                   AIN12 / PE0                                                                     (HS) 20mA high sink capability
                                       AIN13 / PE1                                                                 eix associated external interrupt vector
                                           ICCCLK / AIN0 / PB4
                                                AIN14 / PE2                                                       (*) : by option bit:
                                                    AIN15 / PE3                                                   T16_ICAP1 can be moved to PD4
                                                         ICCDATA / AIN1 / PB5                                     T16_ICAP2 can be moved to PD1
                                                             (*)T16_OCMP1 / AIN2 / PB6                            T16_OCMP1 can be moved to PD3
                                                                                                                  T16_OCMP2 can be moved to PD5
                                                                  VSS_2
                                                                      VDD_2
                                                                           (*)T16_OCMP2 / AIN3 / PB7
                                                                               (*)T16_ICAP1 / AIN4 / PC0
                                                                                    (*)T16_ICAP2 / (HS) PC1
                                                                                        T16_EXTCLK / (HS) PC2

                                                                                             PE4
                                                                                                 NC
                                                                                                      ICCSEL/VPP

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                                                                                                                ST72561

PIN DESCRIPTION (Cont'd)
Figure 3. TQFP 44-Pin Package Pinout

                           PD7 / AIN11
                               PD6 / AIN10
                                   RESET
                                       PD5 / LINSCI2_TDO 1
                                            VDD_0
                                                 VDDA
                                                     VSS_0
                                                          VSSA
                                                              PD4 / LINSCI2_RDI
                                                                   PD3 (HS) / LINSCI2_SCK
                                                                       PF5

                  OSC1     44 43 42 41 40 39 38 37 36 35 34
                  OSC2
         PWM0 / PA1     1 ei3         ei3      33                                          PD2 / LINSCI1_TDO
  PWM1 / (HS) PA2       2                 ei3                                              PD1 / LINSCI1_RDI
         PWM2 / PA3                            32                                          PF2 / AIN8
         PWM3 / PA4     3                                                                  PF1 / AIN7
ARTCLK / (HS)PA5                               31                                          PD0 / SPI_SS / AIN6
ARTIC2 / (HS) PA6                                                                          PC7 / SPI_SCK
  T8_OCMP1 / PB1        4                      30                                          PC6 / SPI_MOSI
    T8_ICAP1 / PB2                                                                         PC5 / SPI_MISO
           MCO / PB3    5 ei0              ei3 29                                          PE6 / AIN5
                        6                         28                                       PC4 / CAN_TX
                                                                                           PC3 / CAN_RX
                        7                      27

                        8                      26

                        9                      25

                        10 ei1        ei2      24

                        11 ei1                 23

                           12 13 14 15 16 17 18 19 20 21 22

                           ICCCLK / AIN0 / PB4                                             (HS) 20mA high sink capability
                               ICCDATA / AIN1 / PB5
                                   (*)T16_OCMP1 / AIN2 / PB6                               eix associated external interrupt vector

                                        VSS_2                                              (*) : by option bit:
                                            VDD_2                                          T16_ICAP1 can be moved to PD4
                                                 (*)T16_OCMP2 / AIN3 / PB7                 T16_ICAP2 can be moved to PD1
                                                     (*)T16_ICAP1 / AIN4 / PC0             T16_OCMP1 can be moved to PD3
                                                          (*)T16_ICAP2 / (HS) PC1          T16_OCMP2 can be moved to PD5
                                                              T16_EXTCLK / (HS) PC2

                                                                   PE4
                                                                       ICCSEL/VPP

                                                                                                                                     7/262
ST72561

PIN DESCRIPTION (Cont'd)
Figure 4. TQFP 32-Pin Package Pinout

                                   RESET
                                       PD5 / LINSCI2_TDO
                                           VDD_0
                                                VDDA
                                                    VSS_0
                                                         VSSA
                                                             PD4 / LINSCI2_RDI
                                                                 PD3 (HS) / LINSCI2_SCK1

                          OSC1     32 31 30 29 28 27 26 25
                          OSC2
                 PWM0 / PA1     1                 24                                          PD2 / LINSCI1_TDO
         PWM1 / (HS) PA2               ei3                                                    PD1 / LINSCI1_RDI
       ARTCLK / (HS) PA5        2                                                         23  PD0 / SPI_SS / AIN6
          T8_OCMP1 / PB1                                                                      PC7 / SPI_SCK
            T8_ICAP1 / PB2      3      ei3 22                                                 PC6 / SPI_MOSI
                   MCO / PB3                                                                  PC5 / SPI_MISO
                                4 ei0                                                     21  PC4 / CAN_TX
                                                                                              PC3 / CAN_RX
                                5                                                         20

                                6                                                         19

                                7 ei1  ei2                                                18
                                8 ei1
                                                                                          17

                                   9 10 11 12 13 14 15 16

                                   ICCCLK / AIN0 / PB4
                                       ICCDATA / AIN1 / PB5
                                           T16_OCMP1 / AIN2 / PB6
                                                T16_OCMP2 / AIN3 / PB7
                                                    T16_ICAP1 / AIN4 / PC0
                                                         T16_ICAP2 / (HS) PC1
                                                             T16_EXTCLK / (HS) PC2

                                                                  ICCSEL/VPP
                                                                                                                     (HS) 20mA high sink capability
                                                                                                                     eix associated external interrupt vector
                                                                                                                      (*) : by option bit:
                                                                                                                      T16_ICAP1 can be moved to PD4
                                                                                                                      T16_ICAP2 can be moved to PD1
                                                                                                                      T16_OCMP1 can be moved to PD3
                                                                                                                      T16_OCMP2 can be moved to PD5

For external pin connection guidelines, refer to See "ELECTRICAL CHARACTERISTICS" on page 221.

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                                                                                                                                          ST72561

PIN DESCRIPTION (Cont'd)

For external pin connection guidelines, refer to See "ELECTRICAL CHARACTERISTICS" on page 221.

Legend / Abbreviations for Table 1:

Type:     I = input, O = output, S = supply

In/Output level: CT= CMOS 0.3VDD/0.7VDD with Schmitt trigger
                      TT= TTL 0.8V / 2V with Schmitt trigger

Output level: HS = 20mA high sink (on N-buffer only)

Port and control configuration:

Input:  float = floating, wpu = weak pull-up, int = interrupt 1), ana = analog, RB = robust

Output: OD = open drain, PP = push-pull

Refer to "I/O PORTS" on page 47 for more details on the software configuration of the I/O ports.

The RESET configuration of each pin is shown in bold which is valid as long as the device is in reset state.

Table 1. Device Pin Description

Pin n                                Level            Port                                                             Main
                                                Input                                                    Output function
TQFP64
      TQFP44                                                                                                           (after
            TQFP32                                                                                                     reset)

                                                     Type
                                                           Input
                                                                  Output
                                                                         float
                                                                               wpu
                                                                                     int
                                                                                          ana
                                                                                                OD
                                                                                                       PP
          Pin Name                                                                                                                  Alternate function

1 1 1 OSC13)                     I                                                                             External clock input or Resonator os-
                                                                                                               cillator inverter input

2 2 2 OSC23)                     I/O                                                                           Resonator oscillator inverter output

3 - - PA0 / ARTIC1               I/O CT      X ei0                                                       X  X Port A0 ART Input Capture 1

4 3 3 PA1 / PWM0                 I/O CT      X   ei0                                                     X  X Port A1 ART PWM Output 0

5 4 4 PA2 (HS) / PWM1            I/O CT HS X ei0                                                         X  X Port A2 ART PWM Output 1

6 5 - PA3 / PWM2                 I/O CT      X   ei0                                                     X  X Port A3 ART PWM Output 2

7 6 - PA4 / PWM3                 I/O CT      X ei0                                                       X  X Port A4 ART PWM Output 3

8-      - VSS_3                  S                                                                             Digital Ground Voltage
9-      - VDD_3
10 7    5 PA5 (HS) / ARTCLK      S                                                                             Digital Main Supply Voltage

                                 I/O CT HS X     ei0                                                     X  X Port A5 ART External Clock

11 8 - PA6 (HS) / ARTIC2         I/O CT HS X ei0                                                         X  X Port A6 ART Input Capture 2

12 - - PA7 / T8_OCMP2            I/O CT      X   ei0                                                     X  X Port A7 TIM8 Output Compare 2

13 - - PB0 /T8_ICAP2             I/O CT      X ei1                                                       X  X Port B0 TIM8 Input Capture 2

14 9 6 PB1 /T8_OCMP1             I/O CT      X   ei1                                                     X  X Port B1 TIM8 Output Compare 1

15 10 7 PB2 / T8_ICAP1           I/O CT      X ei1                                                       X  X Port B2 TIM8 Input Capture 1

16 11 8 PB3 / MCO                I/O CT      X   ei1                                                     X  X Port B3 Main clock out (fOSC2)
                                                                                                            X Port E0 ADC Analog Input 12
17 - - PE0 / AIN12               I/O TT      XX       RB X

18 - - PE1 / AIN13               I/O TT      XX       RB X                                                  X Port E1 ADC Analog Input 13

19 12 9 PB4 / AIN0 / ICCCLK I/O CT           X ei1 RB X                                                     X  Port B4         ICC Clock  ADC Analog
                                                                                                                               input      Input 0

20 - - PE2 / AIN14               I/O TT      XX       RB X                                                  X Port E2 ADC Analog Input 14
21 - - PE3 / AIN15               I/O TT      XX       RB X
                                                                                                            X Port E3 ADC Analog Input 15

22 13 10 PB5 / AIN1 / ICCDATA I/O CT         X   ei1 RB X                                                   X  Port B5         ICC Data in- ADC Analog

                                                                                                                               put        Input 1

                                                                                                                                            9/262
ST72561

    Pin n                        Level            Port                                                                 Main
                                            Input                                                        Output function
TQFP64
      TQFP44                                                                                                           (after
            TQFP32                                                                                                     reset)

                                                     Type
                                                           Input
                                                                  Output
                                                                         float
                                                                               wpu
                                                                                     int
                                                                                          ana
                                                                                                OD
                                                                                                       PP
                     Pin Name                                                                                                  Alternate function

23  14      11  PB6 / AIN2 /   I/O CT    XX        RB X                                                     X  Port B6         TIM16 Out-   ADC Analog
                T16_OCMP1                                                                                                      put Compare  Input 2
                                                                                                                               1

24 15 - VSS_2                   S                                                                              Digital Ground Voltage
25 16 - VDD_2                   S
                                                                                                               Digital Main Supply Voltage
                               I/O CT
26  17      12  PB7 /AIN3 /              XX        RB X                                                     X  Port B7         TIM16 Out-   ADC Analog
                T16_OCMP2                                                                                                      put Compare  Input 3
                                                                                                                               2

27  18      13  PC0 / AIN4 /   I/O CT    XX        RB X                                                     X  Port C0         TIM16 Input  ADC Analog
                T16_ICAP1                                                                                                      Capture 1    Input 4

28 19 14 PC1 (HS) / T16_ICAP2 I/O CT HS X   ei2                                                          X X Port C1 TIM16 Input Capture 2
                                              ei2                                                        X X Port C2 TIM16 External Clock input
29  20      15  PC2 (HS) /     I/O CT HS X
                T16_EXTCLK

30 21 - PE4                    I/O TT    XX               X X Port E4
31 - - NC                                                Not Connected

32 22 16 VPP                   I                                                                               Flash programming voltage.Must be
                                                                                                               tied low in user mode

33 23 17 PC3 / CANRX           I/O CT    XX                                                              X X Port C3 CAN Receive Data Input
                               I/O CT    X                                                                    X2) Port C4 CAN Transmit Data Output
34 24 18 PC4 / CANTX           I/O TT    XX
                               I/O TT    XX
35 - - PE5                     I/O CT    XX                                                              X X Port E5
                               I/O CT    XX
36 25 - PE6 / AIN5             I/O CT    XX        X X X Port E6 ADC Analog Input 5
                                S
37 26 19 PC5 /MISO              S        X ei3                                                           X X Port C5 SPI Master In/Slave Out

38 27 20 PC6 / MOSI            I/O CT                                                                    X X Port C6 SPI Master Out/Slave In

39 28 21 PC7 /SCK                                                                                        X X Port C7 SPI Serial Clock

40 -        - VSS_1                                                                                            Digital Ground Voltage
41 -        - VDD_1
                                                                                                               Digital Main Supply Voltage

42 29 22 PD0 / SS/ AIN6                            X                                                     X  X  Port D0         SPI Slave    ADC Analog
                                                                                                                               Select       Input 6

43 - - PE7                     I/O TT    XX                                                              X X Port E7
44 - - PF0                     I/O TT
45 30 - PF1 / AIN7             I/O TT    XX                                                              X X Port F0
46 31 - PF2 / AIN8             I/O TT
47 32 23 PD1 / SCI1_RDI        I/O CT    XX        X X X Port F1 ADC Analog Input 7

48 33 24 PD2 / SCI1_TDO        I/O CT    XX        X X X Port F2 ADC Analog Input 8

                                         X   ei3                                                         X X Port D1 LINSCI1 Receive Data input

                                         XX                                                              X  X  Port D2         LINSCI1 Transmit Data out-
                                                                                                                               put

49 - - PF3 / AIN9              I/O TT    XX        X X X Port F3 ADC Analog Input 9

50 - - PF4                     I/O TT    XX                                                              X X Port F4

51 - - TLI                     I CT      X   X                                                                 Top level interrupt input pin

52 34 - PF5                    I/O TT    XX                                                              X X Port F5

53 35 25 PD3 (HS) / SCI2_SCK I/O CT HS X X                                                               X  X  Port D3         LINSCI2 Serial Clock Out-
                                                                                                                               put

54 36 26 PD4 / SCI2_RDI        I/O CT    X   ei3                                                         X X Port D4 LINSCI2 Receive Data input

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                                                                                                                                       ST72561

Pin n                   Level             Port                                                                         Main
                                    Input                                                                Output function
TQFP64
      TQFP44                                                                                                           (after
            TQFP32                                                                                                     reset)

                                                     Type
                                                           Input
                                                                  Output
                                                                         float
                                                                               wpu
                                                                                     int
                                                                                          ana
                                                                                                OD
                                                                                                       PP
        Pin Name                                                                                                               Alternate function

55 37 27 VSSA             S                                                                                    Analog Ground Voltage
56 38 28 VSS_0            S
57 39 29 VDDA             I                                                                                    Digital Ground Voltage
58 40 30 VDD_0            S
                                                                                                               Analog Reference Voltage for ADC
59 41 31 PD5 / SCI2_TDO  I/O CT
                                                                                                               Digital Main Supply Voltage
60 42 32 RESET           I/O CT
61 43 - PD6 / AIN10      I/O CT  XX                                                                      X  X  Port D5         LINSCI2 Transmit Data out-
62 44 - PD7 / AIN11      I/O CT                                                                                                put
63 - - PF6               I/O TT
64 - - PF7               I/O TT                                                                                Top priority non maskable interrupt.

                                 X ei3 X X X Port D6 ADC Analog Input 10

                                 X   ei3 X X X Port D7 ADC Analog Input 11

                                 XX                                                                      X X Port F6

                                 XX                                                                      X X Port F7

Notes:

1. In the interrupt input column, "eiX" defines the associated external interrupt vector. If the weak pull-up
column (wpu) is merged with the interrupt column (int), then the I/O configuration is pull-up interrupt input,
else the configuration is floating interrupt input.

2. Input mode can be used for general purpose I/O, output mode only for CANTX.

3. OSC1 and OSC2 pins connect a crystal/ceramic resonator, or an external source to the on-chip oscil-
lator; see Section 1 and Section 12.5 "CLOCK AND TIMING CHARACTERISTICS" for more details.

4. On the chip, each I/O port has 8 pads. Pads that are not bonded to external pins are in input pull-up con-
figuration after reset. The configuration of these pads must be kept at reset state to avoid added current
consumption.

                                                                                                                                            11/262
ST72561

3 REGISTER & MEMORY MAP                             The RAM space includes up to 256 bytes for the
                                                    stack from 0100h to 01FFh.The highest address
As shown in Figure 5, the MCU is capable of ad-     bytes contain the user reset and interrupt vectors.
dressing 64K bytes of memories and I/O registers.
The available memory locations consist of 128       IMPORTANT: Memory locations marked as "Re-
bytes of register locations, up to 2 Kbytes of RAM  served" must never be accessed. Accessing a re-
and up to 60 Kbytes of user program memory.         seved area can have unpredictable effects on the
                                                    device.
Figure 5. Memory Map

0000h    HW Registers                 0080h         Short Addressing
          (see Table 2)                             RAM (zero page)
007Fh                                 00FFh
0080h          RAM                    0100h          256 Bytes Stack
           (2048/1024/
           512 Bytes)                 01FFh         16-bit Addressing  1000h
                                      0200h                 RAM
                                                                              60 KBytes
                                       027Fh
087Fh             Reserved         or 047Fh                           8000h  32 KBytes
0880h                               or 087Fh                           C000h  16 KBytes
0FFFh         Program Memory
1000h         (60K, 32K,16K)                                          FFDFh

FFDFh    Interrupt & Reset Vectors
FFE0h            (see Table 8)

FFFFh

Table 2. Hardware Register Map

Address  Block           Register                   Register Name             Reset    Remarks
                           Label                                              Status
                                                                                      R/W 2)
0000h    Port A  PADR               Port A Data Register                       00h1)  R/W 2)
0001h    Port B  PADDR              Port A Data Direction Register              00h   R/W 2)
0002h    Port C  PAOR               Port A Option Register                      00h
         Port D                                                                       R/W 2)
0003h    Port E  PBDR               Port B Data Register                       00h1)  R/W 2)
0004h            PBDDR              Port B Data Direction Register              00h   R/W 2)
0005h            PBOR               Port B Option Register                      00h
                                                                                      R/W 2)
0006h            PCDR               Port C Data Register                       00h1)  R/W 2)
0007h            PCDDR              Port C Data Direction Register              00h   R/W 2)
0008h            PCOR               Port C Option Register                      00h
                                                                                      R/W 2)
0009h            PDDR               Port D Data Register                       00h1)  R/W 2)
000Ah            PDDDR              Port D Data Direction Register              00h   R/W 2)
000Bh            PDOR               Port D Option Register                      00h
                                                                                      R/W 2)
000Ch            PEDR               Port E Data Register                       00h1)  R/W 2)
000Dh            PEDDR              Port E Data Direction Register              00h   R/W 2)
000Eh            PEOR               Port E Option Register                      00h

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                                                                                 ST72561

Address    Block   Register  Register Name                               Reset    Remarks
           Port F    Label                                               Status
000Fh                                                                           R/W 2)
0010h      SPI    PFDR      Port F Data Register                         00h1)  R/W 2)
0011h    FLASH    PFDDR     Port F Data Direction Register                00h   R/W 2)
                   PFOR      Port F Option Register                        00h
0012h      ITC
    to     AWU               Reserved Area (15 Bytes)
         CKCTRL
0020h   WWDG      SPIDR     SPI Data I/O Register                       xxh     R/W
                   SPICR     SPI Control Register
0021h     PWM     SPICSR    SPI Control/Status Register                 0xh     R/W
0022h      ART
0023h                                                                   00h     R/W
           8-BIT
0024h    TIMER    FCSR      Flash Control/Status Register               00h R/W

0025h     ADC     ISPR0     Interrupt Software Priority Register 0      FFh     R/W
0026h             ISPR1     Interrupt Software Priority Register 1
0027h             ISPR2     Interrupt Software Priority Register 2      FFh     R/W
0028h             ISPR3     Interrupt Software Priority Register 3
0029h             EICR0     External Interrupt Control Register 0       FFh     R/W
002Ah             EICR1     External Interrupt Control Register 1
                                                                         FFh     R/W
002Bh
002Ch                                                                   00h     R/W

002Dh                                                                   00h     R/W
002Eh
                   AWUCSR Auto Wake up f. Halt Control/Status Register   00h     R/W
002Fh
0030h             AWUPR     Auto Wake Up From Halt Prescaler            FFh     R/W

0031h             SICSR     System Integrity Control / Status Register  0xh     R/W
0032h             MCCSR     Main Clock Control / Status Register
0033h                                                                   00h     R/W
0034h
0035h             WDGCR     Watchdog Control Register                   7Fh     R/W
0036h             WWDGR     Window Watchdog Register
0037h                                                                   7Fh     R/W
0038h
0039h             PWMDCR3 Pulse Width Modulator Duty Cycle Register 3 00h       R/W
003Ah                                                                           R/W
003Bh             PWMDCR2 PWM Duty Cycle Register 2                     00h     R/W
                                                                                 R/W
003Ch             PWMDCR1 PWM Duty Cycle Register 1                     00h     R/W
003Dh                                                                           R/W
003Eh             PWMDCR0 PWM Duty Cycle Register 0                     00h     R/W
003Fh                                                                           R/W
0040h             PWMCR     PWM Control register                        00h     R/W
0041h                                                                           Read Only
0042h             ARTCSR Auto-Reload Timer Control/Status Register      00h     Read Only
0043h
0044h             ARTCAR Auto-Reload Timer Counter Access Register      00h

0045h             ARTARR Auto-Reload Timer Auto-Reload Register         00h
0046h
0047h             ARTICCSR ART Input Capture Control/Status Register    00h

                   ARTICR1 ART Input Capture Register 1                  00h

                   ARTICR2 ART Input Capture register 2                  00h

                   T8CR2     Timer Control Register 2                    00h     R/W
                   T8CR1     Timer Control Register 1
                   T8CSR     Timer Control/Status Register               00h     R/W
                   T8IC1R    Timer Input Capture 1 Register
                   T8OC1R    Timer Output Compare 1 Register             00h     Read Only
                   T8CTR     Timer Counter Register
                   T8ACTR    Timer Alternate Counter Register            xxh     Read Only
                   T8IC2R    Timer Input Capture 2 Register
                   T8OC2R    Timer Output Compare 2 Register             00h     R/W

                                                                         FCh     Read Only

                                                                         FCh     Read Only

                                                                         xxh     Read Only

                                                                         00h     R/W

                   ADCCSR    Control/Status Register                     00h     R/W
                   ADCDRH    Data High Register
                   ADCDRL    Data Low Register                           00h     Read Only

                                                                         00h     Read Only

                                                                                      13/262
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Address  Block         Register  Register Name                              Reset    Remarks
                         Label                                              Status
                                                                                    Read Only
0048h       LINSCI1    SCI1ISR   SCI1 Status Register                        C0h    R/W
0049h    (LIN Master/  SCI1DR    SCI1 Data Register                           xxh   R/W
004Ah                  SCI1BRR   SCI1 Baud Rate Register                      00h   R/W
004Bh        Slave)    SCI1CR1   SCI1 Control Register 1                      xxh   R/W
004Ch                  SCI1CR2   SCI1 Control Register 2                      00h   R/W
004Dh       16-BIT     SCI1CR3   SCI1Control Register 3                       00h   R/W
004Eh       TIMER      SCI1ERPR  SCI1 Extended Receive Prescaler Register     00h   R/W
004Fh                  SCI1ETPR  SCI1 Extended Transmit Prescaler Register    00h
            LINSCI2
0050h    (LIN Master)            Reserved Area (1 Byte)

0051h                  T16CR2    Timer Control Register 2                   00h     R/W
0052h                  T16CR1    Timer Control Register 1
0053h                  T16CSR    Timer Control/Status Register              00h     R/W
0054h                  T16IC1HR  Timer Input Capture 1 High Register
0055h                  T16IC1LR  Timer Input Capture 1 Low Register         00h     R/W
0056h                  T16OC1HR  Timer Output Compare 1 High Register
0057h                  T16OC1LR  Timer Output Compare 1 Low Register        xxh     Read Only
0058h                  T16CHR    Timer Counter High Register
0059h                  T16CLR    Timer Counter Low Register                 xxh     Read Only
005Ah                  T16ACHR   Timer Alternate Counter High Register
005Bh                  T16ACLR   Timer Alternate Counter Low Register       80h     R/W
005Ch                  T16IC2HR  Timer Input Capture 2 High Register
005Dh                  T16IC2LR  Timer Input Capture 2 Low Register         00h     R/W
005Eh                  T16OC2HR  Timer Output Compare 2 High Register
005Fh                  T16OC2LR  Timer Output Compare 2 Low Register        FFh     Read Only

0060h                                                                       FCh     Read Only
0061h
0062h                                                                       FFh     Read Only
0063h
0064h                                                                       FCh     Read Only
0065h
0066h                                                                       xxh     Read Only
0067h
                                                                            xxh     Read Only

                                                                            80h     R/W

                                                                            00h     R/W

                       SCI2SR    SCI2 Status Register                       C0h     Read Only
                       SCI2DR    SCI2 Data Register
                       SCI2BRR   SCI2 Baud Rate Register                    xxh     R/W
                       SCI2CR1   SCI2 Control Register 1
                       SCI2CR2   SCI2 Control Register 2                    00h     R/W
                       SCI2CR3   SCI2 Control Register 3
                       SCI2ERPR  SCI2 Extended Receive Prescaler Register   xxh     R/W
                       SCI2ETPR  SCI2 Extended Transmit Prescaler Register
                                                                            00h     R/W

                                                                            00h     R/W

                                                                            00h     R/W

                                                                            00h     R/W

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                                                                             ST72561

Address  Block  Register             Register Name                   Reset    Remarks
                  Label                                              Status
                                                                             R/W
0068h                         CMCR   CAN Master Control Register             R/W
0069h                         CMSR   CAN Master Status Register              R/W
006Ah                         CTSR   CAN Transmit Status Register            R/W
006Bh                         CTPR   CAN Transmit Priority Register          R/W
006Ch                         CRFR   CAN Receive FIFO Register               R/W
006Dh                         CIER   CAN Interrupt Enable Register           R/W
006Eh                         CDGR   CAN Diagnosis Register                  R/W
006Fh                         CPSR   CAN Page Selection Register
                                                                             R/W
0070h    Active CAN                  PAGE REGISTER 0                         R/W
0071h                                PAGE REGISTER 1                         R/W
0072h                         PAGES  PAGE REGISTER 2                         R/W
0073h                                PAGE REGISTER 3                         R/W
0074h                                PAGE REGISTER 4                         R/W
0075h                                PAGE REGISTER 5                         R/W
0076h                                PAGE REGISTER 6                         R/W
0077h                                PAGE REGISTER 7                         R/W
0078h                                PAGE REGISTER 8                         R/W
0079h                                PAGE REGISTER 9                         R/W
007Ah                                PAGE REGISTER 10                        R/W
007Bh                                PAGE REGISTER 11                        R/W
007Ch                                PAGE REGISTER 12                        R/W
007Dh                                PAGE REGISTER 13                        R/W
007Eh                                PAGE REGISTER 14                        R/W
007Fh                                PAGE REGISTER 15

Legend: x=undefined, R/W=read/write
Notes:

1. The contents of the I/O port DR registers are readable only in output configuration. In input configura-
tion, the values of the I/O pins are returned instead of the DR register contents.

2. The bits associated with unavailable pins must always keep their reset value.

                                                                             15/262
ST72561

4 FLASH PROGRAM MEMORY

4.1 Introduction                                       Depending on the overall Flash memory size in the
                                                       microcontroller device, there are up to three user
The ST7 dual voltage High Density Flash                sectors (see Table 3). Each of these sectors can
(HDFlash) is a non-volatile memory that can be         be erased independently to avoid unnecessary
electrically erased as a single block or by individu-  erasing of the whole Flash memory when only a
al sectors and programmed on a Byte-by-Byte ba-        partial erasing is required.
sis using an external VPP supply.
The HDFlash devices can be programmed and              The first two sectors have a fixed size of 4 Kbytes
erased off-board (plugged in a programming tool)       (see Figure 6). They are mapped in the upper part
or on-board using ICP (In-Circuit Programming) or      of the ST7 addressing space so the reset and in-
IAP (In-Application Programming).                      terrupt vectors are located in Sector 0 (F000h-
                                                       FFFFh).
The array matrix organisation allows each sector
to be erased and reprogrammed without affecting        Table 3. Sectors available in Flash devices
other sectors.
                                                       Flash Size (bytes)          Available Sectors
4.2 Main Features
                                                                  4K                      Sector 0
s Three Flash programming modes:                                  8K                    Sectors 0,1
    Insertion in a programming tool. In this mode,             > 8K                  Sectors 0,1, 2
     all sectors including option bytes can be pro-
     grammed or erased.                                4.3.1 Read-out Protection
    ICP (In-Circuit Programming). In this mode, all
     sectors including option bytes can be pro-        Read-out protection, when selected, provides a
     grammed or erased without removing the de-        protection against Program Memory content ex-
     vice from the application board.                  traction and against write access to Flash memo-
    IAP (In-Application Programming) In this          ry.
     mode, all sectors except Sector 0, can be pro-
     grammed or erased without removing the de-        In Flash devices, this protection is removed by re-
     vice from the application board and while the     programming the option. In this case, the entire
     application is running.                           program memory is first automatically erased and
                                                       the device can be reprogrammed.
s ICT (In-Circuit Testing) for downloading and
   executing user application test patterns in RAM     Read-out protection selection depends on the de-
                                                       vice type:
s Read-out protection against piracy
s Register Access Security System (RASS) to             In Flash devices it is enabled and removed
                                                         through the FMP_R bit in the option byte.
   prevent accidental programming or erasing
                                                       In ROM devices it is enabled by mask option
4.3 Structure                                            specified in the Option List.

The Flash memory is organised in sectors and can
be used for both code and data storage.

Figure 6. Memory Map and Sector Address

               4K  8K  10K       16K     24K           32K  48K            60K     FLASH
                                                                                   MEMORY SIZE
        1000h          2 Kbytes  8 Kbytes 16 Kbytes 24 Kbytes 40 Kbytes 52 Kbytes
        3FFFh                                  4 Kbytes                            SECTOR 2
        7FFFh                                  4 Kbytes
        9FFFh                                                                      SECTOR 1
        BFFFh                                                                      SECTOR 0
        D7FFh
        DFFFh
        EFFFh
        FFFFh

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                                                                                                                          ST72561

FLASH PROGRAM MEMORY (Cont'd)

4.4 ICC Interface                                        ICCCLK: ICC output serial clock pin

ICC needs a minimum of 4 and up to 6 pins to be          ICCDATA: ICC input/output serial data pin
connected to the programming tool (see Figure 7).
These pins are:                                          ICCSEL/VPP: programming voltage
                                                         OSC1(or OSCIN): main clock input for exter-
    RESET: device reset
    VSS: device power supply ground                      nal source (optional)

                                                          aVlD, Ds:eeapFpiglicuaretio7n,                    board power  supply  (option-
                                                                                                             Note 3)

Figure 7. Typical ICC Interface

              PROGRAMMING TOOL

                                                        ICC CONNECTOR

                                                           ICC Cable

                                                                                                             APPLICATION BOARD

              (See Note 3)       OPTIONAL                                                    ICC CONNECTOR
                                 (See Note 4)                                           HE10 CONNECTOR TYPE
                                                        9 7 5 31
                                       CL1
                                                        10 8 6 4 2

                                                                                                             APPLICATION
                                                                                                             RESET SOURCE

                                                                                                             See Note 2

                                               10k

APPLICATION   CL2

POWER SUPPLY                                                                                                 See Note 1

                                                                                                          APPLICATION
                                                                                                                 I/O

                                 ST7
              VDD
                               OSC2
                                          OSC1

                                                                  VSS
                                                                                 ICCSEL/VPP

                                                                                       RESET
                                                                                              ICCCLK
                                                                                                    ICCDATA

Notes:                                                  agement IC with open drain output and pull-up re-
                                                        sistor>1K, no additional components are needed.
1. If the ICCCLK or ICCDATA pins are only used          In all cases the user must ensure that no external
as outputs in the application, no signal isolation is   reset is generated by the application during the
necessary. As soon as the Programming Tool is           ICC session.
plugged to the board, even if an ICC session is not
in progress, the ICCCLK and ICCDATA pins are            3. The use of Pin 7 of the ICC connector depends
not available for the application. If they are used as  on the Programming Tool architecture. This pin
inputs by the application, isolation such as a serial   must be connected when using most ST Program-
resistor has to implemented in case another de-         ming Tools (it is used to monitor the application
vice forces the signal. Refer to the Programming        power supply). Please refer to the Programming
Tool documentation for recommended resistor val-        Tool manual.
ues.
                                                        4. Pin 9 has to be connected to the OSC1 or OS-
2. During the ICC session, the programming tool         CIN pin of the ST7 when the clock is not available
must control the RESET pin. This can lead to con-       in the application or if the selected clock option is
flicts between the programming tool and the appli-      not programmed in the option byte. ST7 devices
cation reset circuit if it drives more than 5mA at      with multi-oscillator capability need to have OSC2
high level (push pull output or pull-up resistor<1K).   grounded in this case.
A schottky diode can be used to isolate the appli-
cation RESET circuit in this case. When using a
classical RC network with R>1K or a reset man-

                                                                                                                                  17/262
ST72561

FLASH PROGRAM MEMORY (Cont'd)

4.5 ICP (In-Circuit Programming)                        4.7 Related Documentation

To perform ICP the microcontroller must be              For details on Flash programming and ICC proto-
switched to ICC (In-Circuit Communication) mode         col, refer to the ST7 Flash Programming Refer-
by an external controller or programming tool.          ence Manual and to the ST7 ICC Protocol Refer-

Depending on the ICP code downloaded in RAM,            ence Manual.
Flash memory programming can be fully custom-
ized (number of bytes to program, program loca-         4.8 Register Description
tions, or selection serial communication interface      FLASH CONTROL/STATUS REGISTER (FCSR)
for downloading).
                                                        Read /Write
When using an STMicroelectronics or third-party         Reset Value: 0000 0000 (00h)
programming tool that supports ICP and the spe-
cific microcontroller device, the user needs only to    7                             0
implement the ICP hardware interface on the ap-
plication board (see Figure 7). For more details on     0     0  0  0     0  0  0     0
the pin locations, refer to the device pinout de-
scription.

4.6 IAP (In-Application Programming)                    This register is reserved for use by Programming
                                                        Tool software. It controls the Flash programming
This mode uses a BootLoader program previously          and erasing operations.
stored in Sector 0 by the user (in ICP mode or by
plugging the device in a programming tool).

This mode is fully controlled by user software. This
allows it to be adapted to the user application, (us-
er-defined strategy for entering programming
mode, choice of communications protocol used to
fetch the data to be stored, etc.). For example, it is
possible to download code from the SPI, SCI, USB
or CAN interface and program it in the Flash. IAP
mode can be used to program any of the Flash
sectors except Sector 0, which is write/erase pro-
tected to allow recovery in case errors occur dur-
ing the programming operation.

Table 4. Flash Control/Status Register Address and Reset Value

Address  Register     7  6     5                           4     3     2     1     0
(Hex.)    Label

0024h    FCSR         0  0     0                           0     0     0     0     0
         Reset Value

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                                                                               ST72561

5 CENTRAL PROCESSING UNIT

5.1 INTRODUCTION                                      5.3 CPU REGISTERS
This CPU has a full 8-bit architecture and contains
six internal registers allowing efficient 8-bit data  The 6 CPU registers shown in Figure 8 are not
manipulation.                                         present in the memory mapping and are accessed
                                                      by specific instructions.
5.2 MAIN FEATURES
s Enable executing 63 basic instructions              Accumulator (A)
s Fast 8-bit by 8-bit multiply
s 17 main addressing modes (with indirect             The Accumulator is an 8-bit general purpose reg-
                                                      ister used to hold operands and the results of the
   addressing mode)                                   arithmetic and logic calculations and to manipulate
s Two 8-bit index registers                           data.
s 16-bit stack pointer
s Low power HALT and WAIT modes                       Index Registers (X and Y)
s Priority maskable hardware interrupts
s Non-maskable software/hardware interrupts           These 8-bit registers are used to create effective
                                                      addresses or as temporary storage areas for data
Figure 8. CPU Registers                               manipulation. (The Cross-Assembler generates a
                                                      precede instruction (PRE) to indicate that the fol-
                                                      lowing instruction refers to the Y register.)

                                                      The Y register is not affected by the interrupt auto-
                                                      matic procedures.

                                                      Program Counter (PC)

                                                      The program counter is a 16-bit register containing
                                                      the address of the next instruction to be executed
                                                      by the CPU. It is made of two 8-bit registers PCL
                                                      (Program Counter Low which is the LSB) and PCH
                                                      (Program Counter High which is the MSB).

         7                          0

         RESET VALUE = XXh                            ACCUMULATOR
                                                      X INDEX REGISTER
         7                          0                 Y INDEX REGISTER

         RESET VALUE = XXh

         7                          0

         RESET VALUE = XXh

15  PCH  87  PCL                    0

                                                      PROGRAM COUNTER

RESET VALUE = RESET VECTOR @ FFFEh-FFFFh

         7                          0

         1 1 I1 H I0 N Z C                            CONDITION CODE REGISTER

    RESET VALUE = 1 1 1 X 1 X X X

15       87                         0

                                                      STACK POINTER

RESET VALUE = STACK HIGHER ADDRESS

                                                                               X = Undefined Value

                                                                               19/262
ST72561

CENTRAL PROCESSING UNIT (Cont'd)                          Bit 1 = Z Zero.
Condition Code Register (CC)
Read/Write                                                This bit is set and cleared by hardware. This bit in-
Reset Value: 111x1xxx                                     dicates that the result of the last arithmetic, logical
                                                          or data manipulation is zero.
7                                 0                       0: The result of the last operation is different from

1       1  I1  H  I0  N  Z        C                          zero.
                                                          1: The result of the last operation is zero.
The 8-bit Condition Code register contains the in-
terrupt masks and four flags representative of the        This bit is accessed by the JREQ and JRNE test
result of the instruction just executed. This register    instructions.
can also be handled by the PUSH and POP in-
structions.                                               Bit 0 = C Carry/borrow.

These bits can be individually tested and/or con-         This bit is set and cleared by hardware and soft-
trolled by specific instructions.                         ware. It indicates an overflow or an underflow has
                                                          occurred during the last arithmetic operation.
Arithmetic Management Bits                                0: No overflow or underflow has occurred.
                                                          1: An overflow or underflow has occurred.
Bit 4 = H Half carry.
                                                          This bit is driven by the SCF and RCF instructions
This bit is set by hardware when a carry occurs be-       and tested by the JRC and JRNC instructions. It is
tween bits 3 and 4 of the ALU during an ADD or            also affected by the "bit test and branch", shift and
ADC instructions. It is reset by hardware during          rotate instructions.
the same instructions.
                                                          Interrupt Management Bits
0: No half carry has occurred.
1: A half carry has occurred.                             Bit 5,3 = I1, I0 Interrupt
                                                          The combination of the I1 and I0 bits gives the cur-
This bit is tested using the JRH or JRNH instruc-         rent interrupt software priority.
tion. The H bit is useful in BCD arithmetic subrou-
tines.                                                          Interrupt Software Priority  I1  I0
                                                          Level 0 (main)
Bit 2 = N Negative.                                       Level 1                            1   0
                                                          Level 2
This bit is set and cleared by hardware. It is repre-     Level 3 (= interrupt disable)      0   1
sentative of the result sign of the last arithmetic,
logical or data manipulation. It's a copy of the re-                                         0   0
sult 7th bit.
0: The result of the last operation is positive or null.                                     1   1
1: The result of the last operation is negative
                                                          These two bits are set/cleared by hardware when
   (i.e. the most significant bit is a logic 1).          entering in interrupt. The loaded value is given by
                                                          the corresponding bits in the interrupt software pri-
This bit is accessed by the JRMI and JRPL instruc-        ority registers (IxSPR). They can be also set/
tions.                                                    cleared by software with the RIM, SIM, IRET,
                                                          HALT, WFI and PUSH/POP instructions.

                                                          See the interrupt management chapter for more
                                                          details.

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CENTRAL PROCESSING UNIT (Cont'd)

Stack Pointer (SP)                                            The least significant byte of the Stack Pointer
Read/Write                                                    (called S) can be directly accessed by a LD in-
Reset Value: 01 FFh                                           struction.

15                                                    8       Note: When the lower limit is exceeded, the Stack
                                                              Pointer wraps around to the stack upper limit, with-
0   0    0           0          0  0               0  1       out indicating the stack overflow. The previously
                                                              stored information is then overwritten and there-
7                                                     0       fore lost. The stack also wraps in case of an under-
                                                              flow.
SP7 SP6 SP5 SP4 SP3 SP2 SP1 SP0
                                                              The stack is used to save the return address dur-
The Stack Pointer is a 16-bit register which is al-           ing a subroutine call and the CPU context during
ways pointing to the next free location in the stack.         an interrupt. The user may also directly manipulate
It is then decremented after data has been pushed             the stack by means of the PUSH and POP instruc-
onto the stack and incremented before data is                 tions. In the case of an interrupt, the PCL is stored
popped from the stack (see Figure 9).                         at the first location pointed to by the SP. Then the
                                                              other registers are stored in the next locations as
Since the stack is 256 bytes deep, the 8 most sig-            shown in Figure 9.
nificant bits are forced by hardware. Following an
MCU Reset, or after a Reset Stack Pointer instruc-             When an interrupt is received, the SP is decre-
tion (RSP), the Stack Pointer contains its reset val-           mented and the context is pushed on the stack.
ue (the SP7 to SP0 bits are set) which is the stack
higher address.                                                On return from interrupt, the SP is incremented
                                                                and the context is popped from the stack.

                                                              A subroutine call occupies two locations and an in-
                                                              terrupt five locations in the stack area.

Figure 9. Stack Manipulation Example

      CALL                      Interrupt             PUSH Y          POP Y   IRET              RET
    Subroutine                   Event                                                       or RSP

@ 0100h

                            SP                 SP                 SP   CC     PCH
                                                        Y               A                SP
  SP                               CC                  CC               X
                PCH                  A                  A                     PCL
                                     X                  X             PCH
@ 01FFh PCL                        PCH                PCH             PCL SP
                                   PCL                PCL
                                   PCH                PCH             PCH
                                   PCL                PCL             PCL

         Stack Higher Address = 01FFh
         Stack Lower Address = 0100h

                                                                                             21/262
ST72561

6 SUPPLY, RESET AND CLOCK MANAGEMENT

The device includes a range of utility features for   6.1 PHASE LOCKED LOOP
securing the application in critical situations (for
example in case of a power brown-out), and re-        If the clock frequency input to the PLL is in the
ducing the number of external components. An          range 2 to 4 MHz, the PLL can be used to multiply
overview is shown in Figure 11.                       the frequency by two to obtain an fOSC2 of 4 to 8
                                                      MHz. The PLL is enabled by option byte. If the PLL
For more details, refer to dedicated parametric       is disabled, then fOSC2 = fOSC/2.
section.                                              Caution: The PLL is not recommended for appli-
                                                      cations where timing accuracy is required. See
Main features                                         "PLL Characteristics" on page 231.
s Optional PLL for multiplying the frequency by 2
s Reset Sequence Manager (RSM)                        Figure 10. PLL Block Diagram
s Multi-Oscillator Clock Management (MO)
                                                                      PLL x 2        0
    4 Crystal/Ceramic resonator oscillators
s System Integrity Management (SI)                    fOSC                                          fOSC2
                                                                                     1
    Main supply Low voltage detection (LVD)                          /2
    Auxiliary Voltage detector (AVD) with interrupt
                                                                                     PLL OPTION BIT
     capability for monitoring the main supply

Figure 11. Clock, Reset and Supply Block Diagram

                                                               / 8000                8-BIT TIMER

OSC2         MULTI-  fOSC            fOSC2                                               MAIN CLOCK        fCPU
OSC1     OSCILLATOR                                                                     CONTROLLER
                           PLL                                                        WITH REALTIME
RESET          (MO)
                           (option)                                                  CLOCK (MCC/RTC)

                                            SYSTEM INTEGRITY MANAGEMENT

         RESET SEQUENCE                               AVD Interrupt Request           WATCHDOG
               MANAGER                                                               TIMER (WDG)
                  (RSM)              SICSR

                                            0  AVD AVD LVD  0      0         0  WDG
                                                IE F RF                          RF

                                                      LOW VOLTAGE

VSS                                                   DETECTOR

VDD                                                         (LVD)

                                                      AUXILIARY VOLTAGE
                                                             DETECTOR
                                                                 (AVD)

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                                                                                                          ST72561

6.2 MULTI-OSCILLATOR (MO)                              the frequency ranges). The resonator and the load
                                                       capacitors have to be placed as close as possible
The main clock of the ST7 can be generated by          to the oscillator pins in order to minimize output
three different source types coming from the multi-    distortion and start-up stabilization time. The load-
oscillator block:                                      ing capacitance values must be adjusted accord-
                                                       ing to the selected oscillator.
s an external source
                                                       These oscillators are not stopped during the
s a crystal or ceramic resonator oscillator            RESET phase to avoid losing time in the oscillator
                                                       start-up phase.
Each oscillator is optimized for a given frequency
range in terms of consumption and is selectable        Table 5. ST7 Clock Sources
through the option byte. The associated hardware
configuration are shown in Table 5. Refer to the                               Hardware Configuration
electrical characteristics section for more details.
                                                       External Clock                         ST7
Caution: The OSC1 and/or OSC2 pins must not
be left unconnected. For the purposes of Failure                                        OSC1        OSC2
Mode and Effect Analysis, it should be noted that if
the OSC1 and/or OSC2 pins are left unconnected,                                    EXTERNAL
the ST7 main oscillator may start and, in this con-                                 SOURCE
figuration, could generate an fOSC clock frequency
in excess of the allowed maximum (>16MHz.),            Crystal/Ceramic Resonators             ST7
putting the ST7 in an unsafe/undefined state. The
product behaviour must therefore be considered                                          OSC1        OSC2
undefined when the OSC pins are left unconnect-
ed.                                                                                CL1        LOAD        CL2

External Clock Source                                                                   CAPACITORS

In external clock mode, a clock signal (square, si-
nus or triangle) with ~50% duty cycle has to drive
the OSC1 pin while the OSC2 pin is tied to ground.

Crystal/Ceramic Oscillators

This family of oscillators has the advantage of pro-
ducing a very accurate rate on the main clock of
the ST7. The selection within a list of 5 oscillators
with different frequency ranges has to be done by
option byte in order to reduce consumption (refer
to Section 14.1 on page 254 for more details on

                                                                                                               23/262
ST72561

6.3 RESET SEQUENCE MANAGER (RSM)                     The RESET vector fetch phase duration is 2 clock
                                                     cycles.
6.3.1 Introduction
                                                     Figure 12. RESET Sequence Phases
The reset sequence manager includes three RE-
SET sources as shown in Figure 13:                   Active Phase       RESET                 FETCH
s External RESET source pulse                                                                VECTOR
s Internal LVD RESET (Low Voltage Detection)                              INTERNAL RESET
s Internal WATCHDOG RESET                                          256 or 4096 CLOCK CYCLES

These sources act on the RESET pin and it is al-     6.3.2 Asynchronous External RESET pin
ways kept low during the delay phase.
                                                     The RESET pin is both an input and an open-drain
The RESET service routine vector is fixed at ad-     output with integrated RON weak pull-up resistor.
dresses FFFEh-FFFFh in the ST7 memory map.           This pull-up has no fixed value but varies in ac-
                                                     cordance with the input voltage. It can be pulled
The basic RESET sequence consists of 3 phases        low by external circuitry to reset the device. See
as shown in Figure 12:                               Electrical Characteristic section for more details.
s Active Phase depending on the RESET source
s 256 or 4096 CPU clock cycle delay (selected by     A RESET signal originating from an external
                                                     source must have a duration of at least th(RSTL)in in
   option byte)                                      order to be recognized (see Figure 14). This de-
s RESET vector fetch                                 tection is asynchronous and therefore the MCU
                                                     can enter reset state even in HALT mode.
The 256 or 4096 CPU clock cycle delay allows the
oscillator to stabilise and ensures that recovery
has taken place from the Reset state. The shorter
or longer clock cycle delay should be selected by
option byte to correspond to the stabilization time
of the external oscillator used in the application.

Figure 13. Reset Block Diagram

         VDD

              RON

RESET              Filter                                          INTERNAL
                                                                   RESET

                                                          PULSE    WATCHDOG RESET
                                                     GENERATOR     LVD RESET

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                                                                                                             ST72561

RESET SEQUENCE MANAGER (Cont'd)                         6.3.4 Internal Low Voltage Detector (LVD)
The RESET pin is an asynchronous signal which           RESET
plays a major role in EMS performance. In a noisy
environment, it is recommended to follow the            Two different RESET sequences caused by the in-
guidelines mentioned in the electrical characteris-     ternal LVD circuitry can be distinguished:
tics section.                                           s Power-On RESET
6.3.3 External Power-On RESET                           s Voltage Drop RESET
If the LVD is disabled by option byte, to start up the
microcontroller correctly, the user must ensure by      The device RESET pin acts as an output that is
means of an external reset circuit that the reset       pulled low when VDD signal is held low until VDD is over the minimum        VDD level specified for the selected fOSC frequency.        The LVD filters spikes on VDD larger than tg(VDD) to
A proper reset signal for a slow rising VDD supply      avoid parasitic resets.
can generally be provided by an external RC net-
work connected to the RESET pin.                        6.3.5 Internal Watchdog RESET

Figure 14. RESET Sequences                              The RESET sequence generated by a internal
                    VDD                                 Watchdog counter overflow is shown in Figure 14.

        VIT+(LVD)                                       Starting from the Watchdog counter underflow, the
        VIT-(LVD)                                       device RESET pin acts as an output that is pulled
                                                        low during at least tw(RSTL)out.

             RUN            LVD  RUN                       EXTERNAL  RUN   WATCHDOG    RUN
                          RESET                               RESET            RESET

                  ACTIVE PHASE                          ACTIVE            ACTIVE
                                                        PHASE             PHASE

                                 th(RSTL)in                               tw(RSTL)out

  EXTERNAL
  RESET
  SOURCE

  RESET PIN

WATCHDOG
RESET

                                             WATCHDOG UNDERFLOW
                                                                          INTERNAL RESET (256 or 4096 TCPU)
                                                                          VECTOR FETCH

                                                                                                             25/262
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6.4 SYSTEM INTEGRITY MANAGEMENT (SI)                 Provided the minimum VDD value (guaranteed for
                                                     the oscillator frequency) is above VIT-(LVD), the
The System Integrity Management block contains       MCU can only be in two modes:
the Low Voltage Detector (LVD) and Auxiliary Volt-
age Detector (AVD) functions. It is managed by          under full software control
the SICSR register.                                     in static safe reset
                                                     In these conditions, secure operation is always en-
6.4.1 Low Voltage Detector (LVD)                     sured for the application without the need for ex-
                                                     ternal reset hardware.
The Low Voltage Detector function (LVD) gener-
ates a static reset when the VDD supply voltage is   During a Low Voltage Detector Reset, the RESET
below a VIT-(LVD) reference value. This means that   pin is held low, thus permitting the MCU to reset
it secures the power-up as well as the power-down    other devices.
keeping the ST7 in reset.
                                                     Notes:
The VIT-(LVD) reference value for a voltage drop is
lower than the VIT+(LVD) reference value for power-  The LVD allows the device to be used without any
on in order to avoid a parasitic reset when the      external RESET circuitry.
MCU starts running and sinks current on the sup-
ply (hysteresis).                                    The LVD is an optional function which can be se-
                                                     lected by option byte.
The LVD Reset circuitry generates a reset when
VDD is below:                                        It is recommended to make sure that the VDD sup-
                                                     ply voltage rises monotonously when the device is
    VIT+(LVD) when VDD is rising                    exiting from Reset, to ensure the application func-
    VIT-(LVD) when VDD is falling                   tions properly.
The LVD function is illustrated in Figure 15.

Figure 15. Low Voltage Detector vs Reset

                        VDD

                                                     Vhys

VIT+(LVD)
VIT-(LVD)

RESET

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SYSTEM INTEGRITY MANAGEMENT (Cont'd)                   down safely before the LVD resets the microcon-
                                                       troller. See Figure 16.
6.4.2 Auxiliary Voltage Detector (AVD)
                                                       The interrupt on the rising edge is used to inform
The Voltage Detector function (AVD) is based on        the application that the VDD warning state is over.
an analog comparison between a VIT-(AVD) and
VIT+(AVD) reference value and the VDD main sup-        If the voltage rise time trv is less than 256 or 4096
ply. The VIT-(AVD) reference value for falling volt-   CPU cycles (depending on the reset delay select-
age is lower than the VIT+(AVD) reference value for    ed by option byte), no AVD interrupt will be gener-
rising voltage in order to avoid parasitic detection   ated when VIT+(AVD) is reached.
(hysteresis).
                                                       If trv is greater than 256 or 4096 cycles then:
The output of the AVD comparator is directly read-
able by the application software through a real         If the AVD interrupt is enabled before the
time status bit (AVDF) in the SICSR register. This       VIT+(AVD) threshold is reached, then 2 AVD inter-
bit is read only.                                        rupts will be received: the first when the AVDIE
                                                         bit is set, and the second when the threshold is
Caution: The AVD function is active only if the          reached.
LVD is enabled through the option byte.
                                                       If the AVD interrupt is enabled after the VIT+(AVD)
6.4.2.1 Monitoring the VDD Main Supply                   threshold is reached then only one AVD interrupt
If the AVD interrupt is enabled, an interrupt is gen-    will occur.
erated when the voltage crosses the VIT+(AVD) or
VIT-(AVD) threshold (AVDF bit toggles).
In the case of a drop in voltage, the AVD interrupt
acts as an early warning, allowing software to shut

Figure 16. Using the AVD to Monitor VDD

            VDD         Early Warning Interrupt
                        (Power has dropped, MCU not
VIT+(AVD)               not yet in reset)

                        Vhyst

VIT-(AVD)                                              trv VOLTAGE RISE TIME
VIT+(LVD)

VIT-(LVD)

AVDF bit          0  1                   RESET VALUE   1  0

AVD INTERRUPT
REQUEST
IF AVDIE bit = 1

                        INTERRUPT PROCESS                 INTERRUPT PROCESS

LVD RESET

                                                                              27/262
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SYSTEM INTEGRITY MANAGEMENT (Cont'd)
6.4.3 Low Power Modes

  Mode                       Description
WAIT
HALT     No effect on SI. AVD interrupts cause the
         device to exit from Wait mode.
         The SICSR register is frozen.

6.4.3.1 Interrupts

The AVD interrupt event generates an interrupt if
the AVDIE bit is set and the interrupt mask in the
CC register is reset (RIM instruction).

  Interrupt Event  Event  Enable   Exit  Exit
AVD event           Flag  Control  from  from
                                   Wait  Halt
                             Bit
                                          No
                   AVDF AVDIE Yes

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SYSTEM INTEGRITY MANAGEMENT (Cont'd)

6.4.4 Register Description

SYSTEM INTEGRITY (SI) CONTROL/STATUS REGISTER (SICSR)

Read /Write

Reset Value: 000x 000x (00h)                           Bits 3:1 = Reserved, must be kept cleared.

7                                           0          Bit 0 = WDGRF Watchdog reset flag
                                                       This bit indicates that the last Reset was generat-
0  AVD AVD LVD  0             0          0  WDG        ed by the Watchdog peripheral. It is set by hard-
    IE F RF                                  RF        ware (watchdog reset) and cleared by software
                                                       (writing zero) or an LVD Reset (to ensure a stable
Bit 7 = Reserved, must be kept cleared.                cleared state of the WDGRF flag when CPU
                                                       starts).
Bit 6 = AVDIE Voltage Detector interrupt enable        Combined with the LVDRF flag information, the
This bit is set and cleared by software. It enables    flag description is given by the following table.
an interrupt to be generated when the AVDF flag
changes (toggles). The pending interrupt informa-      RESET Sources       LVDRF WDGRF
tion is automatically cleared when software enters
the AVD interrupt routine.                             External RESET pin  0                       0
0: AVD interrupt disabled                                    Watchdog
1: AVD interrupt enabled                                         LVD       0                       1

                                                                           1                       X

Bit 5 = AVDF Voltage Detector flag                     Application notes
This read-only bit is set and cleared by hardware.
If the AVDIE bit is set, an interrupt request is gen-  The LVDRF flag is not cleared when another RE-
erated when the AVDF bit changes value. Refer to       SET type occurs (external or watchdog), the
Figure 16 and to Section 6.4.2.1 for additional de-    LVDRF flag remains set to keep trace of the origi-
tails.                                                 nal failure.
0: VDD over VIT+(AVD) threshold                        In this case, a watchdog reset can be detected by
1: VDD under VIT-(AVD) threshold                       software while an external reset can not.

Bit 4 = LVDRF LVD reset flag                           CAUTION: When the LVD is not activated with the
This bit indicates that the last Reset was generat-    associated option byte, the WDGRF flag can not
ed by the LVD block. It is set by hardware (LVD re-    be used in the application.
set) and cleared by software (writing zero). See
WDGRF flag description for more details. When
the LVD is disabled by OPTION BYTE, the LVDRF
bit value is undefined.

                                                                                                   29/262
ST72561

7 INTERRUPTS

7.1 INTRODUCTION                                     each interrupt vector (see Table 6). The process-
                                                     ing flow is shown in Figure 17
The ST7 enhanced interrupt management pro-
vides the following features:                        When an interrupt request has to be serviced:
s Hardware interrupts
s Software interrupt (TRAP)                           Normal processing is suspended at the end of
s Nested or concurrent interrupt management            the current instruction execution.

   with flexible interrupt priority and level         The PC, X, A and CC registers are saved onto
   management:                                         the stack.

    Up to 4 software programmable nesting levels    I1 and I0 bits of CC register are set according to
    Up to 16 interrupt vectors fixed by hardware      the corresponding values in the ISPRx registers
    2 non maskable events: RESET, TRAP                of the serviced interrupt vector.
    1 maskable Top Level Event: TLI
This interrupt management is based on:                The PC is then loaded with the interrupt vector of
                                                       the interrupt to service and the first instruction of
Bit 5 and bit 3 of the CPU CC register (I1:0),       the interrupt service routine is fetched (refer to
Interrupt software priority registers (ISPRx),       "Interrupt Mapping" table for vector addresses).
Fixed interrupt vector addresses located at the
                                                     The interrupt service routine should end with the
  high addresses of the memory map (FFE0h to         IRET instruction which causes the contents of the
  FFFFh) sorted by hardware priority order.          saved registers to be recovered from the stack.
This enhanced interrupt controller guarantees full
upward compatibility with the standard (not nest-    Note: As a consequence of the IRET instruction,
ed) ST7 interrupt controller.                        the I1 and I0 bits will be restored from the stack
                                                     and the program in the previous level will resume.
7.2 MASKING AND PROCESSING FLOW
                                                     Table 6. Interrupt Software Priority Levels
The interrupt masking is managed by the I1 and I0
bits of the CC register and the ISPRx registers         Interrupt software priority Level I1                                I0
which give the interrupt software priority level of
                                                        Level 0 (main)  Low                                           1     0

                                                        Level 1                                                       0     1

                                                        Level 2                                                       0     0

                                                        Level 3 (= interrupt disable) High 1                                1

Figure 17. Interrupt Processing Flowchart

         RESET                 PENDING               Y                                        TLI                        Y

                               INTERRUPT

                               N                                 Interrupt has the same or a      N
                                                                    lower software priority   I1:0
                                                                        than current one

                               FETCH NEXT               THE INTERRUPT                         Interrupt has a higher
                               INSTRUCTION              STAYS PENDING                            software priority
                                                                                                    than current one
                               Y
         RESTORE PC, X, A, CC          "IRET"                                 STACK PC, X, A, CC
               FROM STACK              N                         LOAD I1:0 FROM INTERRUPT SW REG.
                                                                 LOAD PC FROM INTERRUPT VECTOR
                                    EXECUTE
                                 INSTRUCTION

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INTERRUPTS (Cont'd)                                     s TRAP (Non Maskable Software Interrupt)

Servicing Pending Interrupts                            This software interrupt is serviced when the TRAP
As several interrupts can be pending at the same        instruction is executed. It will be serviced accord-
time, the interrupt to be taken into account is deter-  ing to the flowchart in Figure 17 as a TLI.
mined by the following two-step process:                Caution: TRAP can be interrupted by a TLI.
the highest software priority interrupt is serviced,
if several interrupts have the same software pri-     s RESET

  ority then the interrupt with the highest hardware    The RESET source has the highest priority in the
  priority is serviced first.                           ST7. This means that the first current routine has
Figure 18 describes this decision process.              the highest software priority (level 3) and the high-
                                                        est hardware priority.
Figure 18. Priority Decision Process                    See the RESET chapter for more details.

                                      PENDING           Maskable Sources
                                    INTERRUPTS
                                                        Maskable interrupt vector sources can be serviced
Same  SOFTWARE     Different                            if the corresponding interrupt is enabled and if its
       PRIORITY                                         own interrupt software priority (in ISPRx registers)
                                                        is higher than the one currently being serviced (I1
                   HIGHEST SOFTWARE                     and I0 in CC register). If any of these two condi-
                   PRIORITY SERVICED                    tions is false, the interrupt is latched and thus re-
                                                        mains pending.
HIGHEST HARDWARE
PRIORITY SERVICED                                       s TLI (Top Level Hardware Interrupt)

When an interrupt request is not serviced immedi-       This hardware interrupt occurs when a specific
ately, it is latched and then processed when its        edge is detected on the dedicated TLI pin.
software priority combined with the hardware pri-       Caution: A TRAP instruction must not be used in a
ority becomes the highest one.                          TLI service routine.

Note 1: The hardware priority is exclusive while        s External Interrupts
the software one is not. This allows the previous
process to succeed with only one interrupt.             External interrupts allow the processor to exit from
Note 2: RESET, TRAP and TLI can be considered           HALT low power mode.
as having the highest software priority in the deci-    External interrupt sensitivity is software selectable
sion process.                                           through the External Interrupt Control register
                                                        (EICR).
Different Interrupt Vector Sources                      External interrupt triggered on edge will be latched
                                                        and the interrupt request automatically cleared
Two interrupt source types are managed by the           upon entering the interrupt service routine.
ST7 interrupt controller: the non-maskable type         If several input pins of a group connected to the
(RESET, TRAP) and the maskable type (external           same interrupt line are selected simultaneously,
or from internal peripherals).                          these will be logically ORed.

Non-Maskable Sources                                    s Peripheral Interrupts

These sources are processed regardless of the           Usually the peripheral interrupts cause the MCU to
state of the I1 and I0 bits of the CC register (see     exit from HALT mode except those mentioned in
Figure 17). After stacking the PC, X, A and CC          the "Interrupt Mapping" table.
registers (except for RESET), the corresponding         A peripheral interrupt occurs when a specific flag
vector is loaded in the PC register and the I1 and      is set in the peripheral status registers and if the
I0 bits of the CC are set to disable interrupts (level  corresponding enable bit is set in the peripheral
3). These sources allow the processor to exit           control register.
HALT mode.                                              The general sequence for clearing an interrupt is
                                                        based on an access to the status register followed
                                                        by a read or write to an associated register.
                                                        Note: The clearing sequence resets the internal
                                                        latch. A pending interrupt (i.e. waiting for being
                                                        serviced) will therefore be lost if the clear se-
                                                        quence is executed.

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INTERRUPTS (Cont'd)

7.3 INTERRUPTS AND LOW POWER MODES                                            7.4 CONCURRENT & NESTED MANAGEMENT

All interrupts allow the processor to exit the WAIT                           The following Figure 19 and Figure 20 show two
low power mode. On the contrary, only external                                different interrupt management modes. The first is
and other specified interrupts allow the processor                            called concurrent mode and does not allow an in-
to exit from the HALT modes (see column "Exit                                 terrupt to be interrupted, unlike the nested mode in
from HALT" in "Interrupt Mapping" table). When                                Figure 20. The interrupt hardware priority is given
several pending interrupts are present while exit-                            in this order from the lowest to the highest: MAIN,
ing HALT mode, the first one serviced can only be                             IT4, IT3, IT2, IT1, IT0, TLI. The software priority is
an interrupt with exit from HALT mode capability                              given for each interrupt.
and it is selected through the same decision proc-
ess shown in Figure 18.                                                       Warning: A stack overflow may occur without no-
                                                                              tifying the software of the failure.
Note: If an interrupt, that is not able to Exit from
HALT mode, is pending with the highest priority
when exiting HALT mode, this interrupt is serviced
after the first one serviced.

Figure 19. Concurrent Interrupt Management

                            IT2  IT1    IT4  IT3  TLI  IT0                                                     SOFTWARE              I1      I0

                                                                                                               PRIORITY

                                                                                                               LEVEL

HARDWARE PRIORITY                                      TLI                                                                      3        11      USED STACK = 10 BYTES

                                                                 IT0                                                            3        11

                                             IT1            IT1                                                                 3        11

                                 IT2                                                                                            3        11

                                                                                            IT3                                 3        11
                   RIM
                                                                                                                                3        11
                                                                                                          IT4

                    MAIN                                                                                           MAIN         3/0

                   11 / 10                                                                                     10

Figure 20. Nested Interrupt Management

                            IT2  IT1    IT4  IT3  TLI  IT0                                                     SOFTWARE              I1      I0
                                                                                                               PRIORITY

                                                                                                               LEVEL

HARDWARE PRIORITY                                      TLI                                                                      3        11      USED STACK = 20 BYTES
                                                                         IT0
                                                                                                                                3        11

                                   IT1                                                IT1                                       2        00
                            IT2                                               IT3
                                                                                                               IT2              1        01

                                                                                                                          MAIN  3        11

                      RIM                    IT4            IT4                                                     10          3        11

                    MAIN                                                                                                        3/0

                   11 / 10

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INTERRUPTS (Cont'd)

7.5 INTERRUPT REGISTER DESCRIPTION                     INTERRUPT SOFTWARE PRIORITY REGIS-
                                                       TERS (ISPRX)

CPU CC REGISTER INTERRUPT BITS                         Read/Write (bit 7:4 of ISPR3 are read only)
Read /Write
Reset Value: 111x 1010 (xAh)                           Reset Value: 1111 1111 (FFh)

                                                       7                                            0

7                                             0        ISPR0 I1_3 I0_3 I1_2 I0_2 I1_1 I0_1 I1_0 I0_0

1        1      I1  H  I0            N     Z  C

                                                       ISPR1 I1_7 I0_7 I1_6 I0_6 I1_5 I0_5 I1_4 I0_4

Bit 5, 3 = I1, I0 Software Interrupt Priority          ISPR2 I1_11 I0_11 I1_10 I0_10 I1_9 I0_9 I1_8 I0_8

These two bits indicate the current interrupt soft-    ISPR3 1 1 1 1 I1_13 I0_13 I1_12 I0_12
ware priority.

Interrupt Software Priority Level I1          I0

Level 0 (main)             Low          1     0        These four registers contain the interrupt software
                                                       priority of each interrupt vector.
Level 1                                 0     1
                                                       Each interrupt vector (except RESET and TRAP)
Level 2                                 0     0          has corresponding bits in these registers where
                                                         its own software priority is stored. This corre-
Level 3 (= interrupt disable*) High     1     1          spondance is shown in the following table.

These two bits are set/cleared by hardware when        Vector address        ISPRx bits
entering in interrupt. The loaded value is given by
the corresponding bits in the interrupt software pri-   FFFBh-FFFAh     I1_0 and I0_0 bits*
ority registers (ISPRx).                                FFF9h-FFF8h     I1_1 and I0_1 bits

They can be also set/cleared by software with the               ...                ...
RIM, SIM, HALT, WFI, IRET and PUSH/POP in-              FFE1h-FFE0h    I1_13 and I0_13 bits
structions (see "Interrupt Dedicated Instruction
Set" table).                                           Each I1_x and I0_x bit value in the ISPRx regis-
                                                         ters has the same meaning as the I1 and I0 bits
*Note: TLI, TRAP and RESET events can interrupt          in the CC register.
a level 3 program.
                                                       Level 0 can not be written (I1_x=1, I0_x=0). In
                                                         this case, the previously stored value is kept. (ex-
                                                         ample: previous=CFh, write=64h, result=44h)

                                                       The RESET, TRAP and TLI vectors have no soft-
                                                       ware priorities. When one is serviced, the I1 and I0
                                                       bits of the CC register are both set.

                                                       *Note: Bits in the ISPRx registers which corre-
                                                       spond to the TLI can be read and written but they
                                                       are not significant in the interrupt process man-
                                                       agement.

                                                       Caution: If the I1_x and I0_x bits are modified
                                                       while the interrupt x is executed the following be-
                                                       haviour has to be considered: If the interrupt x is
                                                       still pending (new interrupt or flag not cleared) and
                                                       the new software priority is higher than the previ-
                                                       ous one, the interrupt x is re-entered. Otherwise,
                                                       the software priority stays unchanged up to the
                                                       next interrupt request (after the IRET of the inter-
                                                       rupt x).

                                                                                                    33/262
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INTERRUPTS (Cont'd)

Table 7. Dedicated Interrupt Instruction Set

Instruction             New Description          Function/Example    I1 H I0 N Z C

HALT         Entering Halt mode               Pop CC, A, X, PC       1  0
IRET         Interrupt routine return         I1:0=11 ?
JRM          Jump if I1:0=11 (level 3)        I1:0<>11 ?             I1 H I0 N Z C
JRNM         Jump if I1:0<>11                 Mem => CC
POP CC       Pop CC from the Stack            Load 10 in I1:0 of CC  I1 H I0 N Z C
RIM          Enable interrupt (level 0 set)   Load 11 in I1:0 of CC
SIM          Disable interrupt (level 3 set)  Software NMI           1  0
TRAP         Software trap
WFI          Wait for interrupt                                      1  1

                                                                     1  1

                                                                     1  0

Note: During the execution of an interrupt routine, the HALT, POPCC, RIM, SIM and WFI instructions change the current
software priority up to the next IRET instruction or one of the previously mentioned instructions.

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INTERRUPTS (Cont'd)

Table 8. Interrupt Mapping

N  Source                  Description                         Register  Priority    Exit        Address
     Block                                                        Label    Order                  Vector
                                                                                     from
                                                                                    HALT1)

    RESET Reset                                                  N/A                yes FFFEh-FFFFh
                                                                EICR                no FFFCh-FFFDh
    TRAP     Software interrupt                                           Highest   yes FFFAh-FFFBh
                                                                          Priority
0   TLI      External top level interrupt

1 MCC/RTC Main clock controller time base interrupt             MCCSR               yes FFF8h-FFF9h

2   ei0/AWUFH External interrupt ei0/ Auto wake-up from Halt      EICR/                     FFF6h-FFF7h
                                                                AWUCSR

3   ei1/AVD  External interrupt ei1/Auxiliary Voltage Detector  EICR/               yes2) FFF4h-FFF5h
                                                                SICSR

4   ei2      External interrupt ei2                             EICR                        FFF2h-FFF3h

5   ei3      External interrupt ei3                             EICR                        FFF0h-FFF1h

6   CAN      CAN peripheral interrupt - RX                      CIER                 no FFEEh-FFEFh
                                                                CIER                yes3) FFECh-FFEDh
7   CAN      CAN peripheral interrupt - TX / ER / SC

8   SPI      SPI peripheral interrupts                          SPICSR              yes FFEAh-FFEBh

9   TIMER8 8-bit TIMER peripheral interrupts                    T8_TCR1             no FFE8h-FFE9h

10 TIMER16 16-bit TIMER peripheral interrupts                   TCR1                no FFE6h-FFE7h

11  LINSCI2 LINSCI2 Peripheral interrupts                       SCI2CR1              no FFE4h-FFE5h
                                                                SCI1CR1             no4) FFE2h-FFE3h
12  LINSCI1  LINSCI1 Peripheral interrupts (LIN Master/                   Lowest
             Slave)                                                       Priority

  13 PWM ART 8-bit PWM ART interrupts                           PWMCR               yes FFE0h-FFE1h

Notes:

1. Valid for HALT and ACTIVE-HALT modes except for the MCC/RTC interrupt source which exits from
ACTIVE-HALT mode only.

2. Except AVD interrupt

3. Exit from Halt only when a wake-up condition is detected, generating a Status Change interrupt. See
Section 10.9.5 on page 187.

4. It is possible to exit from Halt using the external interrupt which is mapped on the RDI pin.

                                                                                                  35/262
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INTERRUPTS (Cont'd)

7.6 EXTERNAL INTERRUPTS                                s Falling and rising edge

7.6.1 I/O PORT INTERRUPT SENSITIVITY                   s Falling edge and low level

The external interrupt sensitivity is controlled by    To guarantee correct functionality, the sensitivity
the ISxx bits in the EICR register (Figure 21). This   bits in the EICR register can be modified only
control allows up to 4 fully independent external in-  when the I1 and I0 bits of the CC register are both
terrupt source sensitivities.                          set to 1 (level 3). This means that interrupts must
                                                       be disabled before changing sensitivity.
Each external interrupt source can be generated
on four (or five) different events on the pin:         The pending interrupts are cleared by writing a dif-
s Falling edge                                         ferent value in the ISx[1:0] of the EICR.
s Rising edge

Figure 21. External Interrupt Control bits

   PORT A [7:0] INTERRUPTS                    EICR     PA0
                                         IS00 IS01
           PAOR.0                        SENSITIVITY   PA1
         PADDR.0                          CONTROL      PA2
PA0
                                                       PA3
                                                              PA4           ei0 INTERRUPT SOURCE
                                                              PA5
                                                              PA6
                                                              PA7

           PORT B [5:0] INTERRUPTS            EICR     AWUFH       / AWUPR
                                         IS10 IS11     Oscillator
                   PBOR.0                SENSITIVITY
                 PBDDR.0                  CONTROL                  To Timer Input Capture 1
        PB0
                                                       PB0

                                                       PB1

                                                       PB2                  ei1 INTERRUPT SOURCE

                                                       PB3

                                                       PB4

                                                       PB5

   PORT C [2:1] INTERRUPTS                    EICR
                                         IS20 IS21
           PCOR.7
         PCDDR.7                         SENSITIVITY   PC1                  ei2 INTERRUPT SOURCE
PC1                                                                           ei3 INTERRUPT SOURCE
                                         CONTROL       PC2

        PORT D [7:6, 4, 1:0] INTERRUPTS  EICR

           PDOR.0                        IS30 IS31
         PDDDR.0
                                         SENSITIVITY   PD0
PD0
                                         CONTROL       PD1

                                                       PD4

                                                       PD6

                                                       PD7

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INTERRUPTS (Cont'd)                                    These 2 bits can be written only when I1 and I0 of
                                                       the CC register are both set to 1 (level 3).
7.6.2 Register Description
                                                       Bit 1:0 = IS0[1:0] ei0 sensitivity
EXTERNAL INTERRUPT CONTROL                             The interrupt sensitivity, defined using the IS0[1:0]
REGISTER 0 (EICR0)                                     bits, is applied to the ei0 external interrupts:
Read /Write
Reset Value: 0000 0000 (00h)

7                                          0

IS31 IS30 IS21 IS20 IS11 IS10 IS01 IS00                IS01 IS00     External Interrupt Sensitivity

Bit 7:6 = IS3[1:0] ei3 sensitivity                       00              Falling edge & low level
The interrupt sensitivity, defined using the IS3[1:0]    01                   Rising edge only
bits, is applied to the ei3 external interrupts:         10                   Falling edge only
                                                         11
                                                                          Rising and falling edge

IS31 IS30  External Interrupt Sensitivity              These 2 bits can be written only when I1 and I0 of
                                                       the CC register are both set to 1 (level 3).
  00           Falling edge & low level
  01                Rising edge only                   EXTERNAL INTERUPT CONTROL REGISTER 1
  10                Falling edge only                  (EICR1)
  11                                                   Read /Write
                Rising and falling edge                Reset Value: 0000 0000 (00h)

These 2 bits can be written only when I1 and I0 of     7                                             0
the CC register are both set to 1 (level 3).

Bit 5:4 = IS2[1:0] ei2 sensitivity                     0  0       0        0  0  0 TLIS TLIE
The interrupt sensitivity, defined using the IS2[1:0]
bits, is applied to the ei2 external interrupts:       BIt 7:2 = Reserved

IS21 IS20  External Interrupt Sensitivity              Bit 1 = TLIS Top Level Interrupt sensitivity
                                                       This bit configures the TLI edge sensitivity. It can
  00           Falling edge & low level                be set and cleared by software only when TLIE bit
  01                Rising edge only                   is cleared.
  10                Falling edge only                  0: Falling edge
  11                                                   1: Rising edge
                Rising and falling edge

These 2 bits can be written only when I1 and I0 of     Bit 0 = TLIE Top Level Interrupt enable
the CC register are both set to 1 (level 3).           This bit allows to enable or disable the TLI capabil-
                                                       ity on the dedicated pin. It is set and cleared by
Bit 3:2 = IS1[1:0] ei1 sensitivity                     software.
The interrupt sensitivity, defined using the IS1[1:0]  0: TLI disabled
bits, is applied to the ei1 external interrupts:       1: TLI enabled

IS11 IS10  External Interrupt Sensitivity              Notes:

  00           Falling edge & low level                A parasitic interrupt can be generated when
  01                Rising edge only                     clearing the TLIE bit.
  10                Falling edge only
  11                                                    In some packages, the TLI pin is not available. In
                Rising and falling edge                  this case, the TLIE bit must be kept low to avoid
                                                         parasitic TLI interrupts.

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INTERRUPTS (Cont'd)

Table 9. Nested Interrupts Register Map and Reset Values

Address  Register     7            6     5           4      3           2      1            0
(Hex.)    Label

                             ei1                ei0               CLKM                TLI

0025h    ISPR0        I1_3        I0_3   I1_2        I0_2   I1_1        I0_1
         Reset Value
                      1            1     1           1      1           1      1            1

                      CAN TX/ER/SC          CAN RX                 ei3                ei2

0026h    ISPR1        I1_7        I0_7   I1_6        I0_6   I1_5        I0_5   I1_4        I0_4
         Reset Value                                                             1           1
                      1            1     1           1      1           1

                         LINSCI 2        TIMER 16              TIMER 8                SPI

0027h    ISPR2        I1_11       I0_11  I1_10       I0_10  I1_9        I0_9   I1_8        I0_8
         Reset Value     1           1     1           1                         1           1
                                                            1           1

                                                                   ART            LINSCI 1

0028h    ISPR3          1           1      1           1    I1_13       I0_13  I1_12       I0_12
0029h    Reset Value  IS31        IS30   IS21        IS20     1            1      1          1
002Ah
         EICR0          0           0      0           0    IS11        IS10   IS01        IS00
         Reset Value                                          0           0      0           0
                        0           0      0           0
         EICR1                                              0           0      TLIS        TLIE
         Reset Value                                                             0           0

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8 POWER SAVING MODES

8.1 INTRODUCTION                                        8.2 SLOW MODE

To give a large measure of flexibility to the applica-  This mode has two targets:
tion in terms of power consumption, five main pow-
er saving modes are implemented in the ST7 (see          To reduce power consumption by decreasing the
Figure 22):                                               internal clock in the device,
s Slow
s Wait (and Slow-Wait)                                  To adapt the internal clock frequency (fCPU) to
s Active Halt                                             the available supply voltage.
s Auto Wake up From Halt (AWUFH)
s Halt                                                  SLOW mode is controlled by three bits in the
                                                        MCCSR register: the SMS bit which enables or
After a RESET the normal operating mode is se-          disables Slow mode and two CPx bits which select
lected by default (RUN mode). This mode drives          the internal slow frequency (fCPU).
the device (CPU and embedded peripherals) by            In this mode, the master clock frequency (fOSC2)
means of a master clock which is based on the           can be divided by 2, 4, 8 or 16. The CPU and pe-
main oscillator frequency divided or multiplied by 2    ripherals are clocked at this lower frequency
(fOSC2).                                                (fCPU).
From RUN mode, the different power saving               Note: SLOW-WAIT mode is activated by entering
modes may be selected by setting the relevant           WAIT mode while the device is in SLOW mode.
register bits or by calling the specific ST7 software
instruction whose action depends on the oscillator      Figure 23. SLOW Mode Clock Transitions
status.
                                                                      fOSC2/2      fOSC2/4  fOSC2
Figure 22. Power Saving Mode Transitions
                                                               fCPU
                                                  High
                                                               fOSC2
                                      RUN
                                                        MCCSR  CP1:0  00       01

                                                               SMS

SLOW                                                                   NEW SLOW    NORMAL RUN MODE
WAIT                                                                 FREQUENCY           REQUEST

                                                                        REQUEST

SLOW WAIT

ACTIVE HALT

AUTO WAKE UP FROM HALT

                                  HALT
                                             Low

                          POWER CONSUMPTION

                                                                                            39/262
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8.3 WAIT MODE                                           Figure 24. WAIT Mode Flow-chart

WAIT mode places the MCU in a low power con-            WFI INSTRUCTION  OSCILLATOR       ON
sumption mode by stopping the CPU.                                       PERIPHERALS      ON
This power saving mode is selected by calling the                        CPU              OFF
`WFI' instruction.                                                       I[1:0] BITS       10
All peripherals remain active. During WAIT mode,
the I[1:0] bits of the CC register are forced to `10',                   N
to enable all interrupts. All other registers and                                  RESET
memory remain unchanged. The MCU remains in
WAIT mode until an interrupt or RESET occurs,           N                     Y
whereupon the Program Counter branches to the
starting address of the interrupt or Reset service         INTERRUPT
routine.
The MCU will remain in WAIT mode until a Reset             Y
or an Interrupt occurs, causing it to wake up.                                OSCILLATOR ON

Refer to Figure 24.                                                      PERIPHERALS OFF

                                                                         CPU              ON

                                                                         I[1:0] BITS      10

                                                                         256 OR 4096 CPU CLOCK
                                                                                 CYCLE DELAY

                                                                         OSCILLATOR        ON
                                                                         PERIPHERALS
                                                                         CPU               ON
                                                                         I[1:0] BITS       ON
                                                                                          XX 1)

                                                                                           FETCH RESET VECTOR
                                                                                          OR SERVICE INTERRUPT

                                                        Note:

                                                        1. Before servicing an interrupt, the CC register is
                                                        pushed on the stack. The I[1:0] bits of the CC reg-
                                                        ister are set to the current software priority level of
                                                        the interrupt routine and recovered when the CC
                                                        register is popped.

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POWER SAVING MODES (Cont'd)

8.4 HALT MODE                                         Figure 26. HALT Mode Flow-chart

The HALT mode is the lowest power consumption         HALT INSTRUCTION
mode of the MCU. It is entered by executing the           (MCCSR.OIE=0)
`HALT' instruction when the OIE bit of the Main
Clock Controller Status register (MCCSR) is           (AWUCSR.AWUEN=0)
cleared (see Section 10.2 on page 61 for more de-
tails on the MCCSR register) and when the                WDGHALT 1)  ENABLE   WATCHDOG
AWUEN bit in the AWUCSR register is cleared.                             0             DISABLE

The MCU can exit HALT mode on reception of ei-           1
ther a specific interrupt (see Table 8, "Interrupt
Mapping," on page 35) or a RESET. When exiting        WATCHDOG           OSCILLATOR OFF
HALT mode by means of a RESET or an interrupt,            RESET
the oscillator is immediately turned on and the 256                      PERIPHERALS 2) OFF
or 4096 CPU cycle delay is used to stabilize the
oscillator. After the start up delay, the CPU                            CPU              OFF
resumes operation by servicing the interrupt or by
fetching the reset vector which woke it up (see Fig-                     I[1:0] BITS      10
ure 26).
                                                                         N
When entering HALT mode, the I[1:0] bits in the                                    RESET
CC register are forced to `10b'to enable interrupts.
Therefore, if an interrupt is pending, the MCU        N                       Y
wakes up immediately.
                                                         INTERRUPT 3)
In HALT mode, the main oscillator is turned off
causing all internal processing to be stopped, in-          Y            OSCILLATOR ON
cluding the operation of the on-chip peripherals.
All peripherals are not clocked except the ones                          PERIPHERALS OFF
which get their clock supply from another clock
generator (such as an external or auxiliary oscilla-                     CPU              ON
tor).
                                                                         I[1:0] BITS      XX 4)
The compatibility of Watchdog operation with
HALT mode is configured by the "WDGHALT" op-                           256 OR 4096 CPU CLOCK
tion bit of the option byte. The HALT instruction                              CYCLE DELAY
when executed while the Watchdog system is en-
abled, can generate a Watchdog RESET (see                                OSCILLATOR        ON
Section 14.1 on page 254 for more details).                              PERIPHERALS
                                                                         CPU               ON
Figure 25. HALT Timing Overview                                          I[1:0] BITS       ON
                                                                                          XX 4)

RUN HALT       256 OR 4096 CPU  RUN                                                       FETCH RESET VECTOR
                                                                                          OR SERVICE INTERRUPT
               CYCLE DELAY
                                                      Notes:
       HALT       RESET
INSTRUCTION          OR                               1. WDGHALT is an option bit. See option byte sec-
[MCCSR.OIE=0]                                         tion for more details.
               INTERRUPT
                                                      2. Peripheral clocked with an external clock source
                                 FETCH                can still be active.
                                VECTOR
                                                      3. Only some specific interrupts can exit the MCU
                                                      from HALT mode (such as external interrupt). Re-
                                                      fer to Table 8, "Interrupt Mapping," on page 35 for
                                                      more details.

                                                      4. Before servicing an interrupt, the CC register is
                                                      pushed on the stack. The I[1:0] bits of the CC reg-
                                                      ister are set to the current software priority level of
                                                      the interrupt routine and recovered when the CC
                                                      register is popped.

                                                                                          41/262
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POWER SAVING MODES (Cont'd)                            8.5 ACTIVE-HALT MODE

Halt Mode Recommendations                              ACTIVE-HALT mode is the lowest power con-
                                                       sumption mode of the MCU with a real time clock
Make sure that an external event is available to     available. It is entered by executing the `HALT' in-
  wake up the microcontroller from Halt mode.          struction when MCC/RTC interrupt enable flag
                                                       (OIE bit in MCCSR register) is set and when the
When using an external interrupt to wake up the      AWUEN bit in the AWUCSR register is cleared
  microcontroller, reinitialize the corresponding I/O  (See "Register Description" on page 46.)
  as "Input Pull-up with Interrupt" before executing
  the HALT instruction. The main reason for this is    MCCSR Power Saving Mode entered when HALT
  that the I/O may be wrongly configured due to ex-
  ternal interference or by an unforeseen logical      OIE bit  instruction is executed
  condition.
                                                       0 HALT mode
For the same reason, reinitialize the level sensi-   1 ACTIVE-HALT mode
  tiveness of each external interrupt as a precau-
  tionary measure.                                     The MCU can exit ACTIVE-HALT mode on recep-
                                                       tion of the RTC interrupt and some specific inter-
The opcode for the HALT instruction is 0x8E. To      rupts (see Table 8, "Interrupt Mapping," on page
  avoid an unexpected HALT instruction due to a        35) or a RESET. When exiting ACTIVE-HALT
  program counter failure, it is advised to clear all  mode by means of a RESET a 4096 or 256 CPU
  occurrences of the data value 0x8E from memo-        cycle delay occurs (depending on the option byte).
  ry. For example, avoid defining a constant in        After the start up delay, the CPU resumes opera-
  ROM with the value 0x8E.                             tion by servicing the interrupt or by fetching the re-
                                                       set vector which woke it up (see Figure 28).
As the HALT instruction clears the interrupt mask
  in the CC register to allow interrupts, the user     When entering ACTIVE-HALT mode, the I[1:0] bits
  may choose to clear all pending interrupt bits be-   in the CC register are cleared to enable interrupts.
  fore executing the HALT instruction. This avoids     Therefore, if an interrupt is pending, the MCU
  entering other peripheral interrupt routines after   wakes up immediately.
  executing the external interrupt routine corre-
  sponding to the wake-up event (reset or external     In ACTIVE-HALT mode, only the main oscillator
  interrupt).                                          and its associated counter (MCC/RTC) are run-
                                                       ning to keep a wake-up time base. All other periph-
                                                       erals are not clocked except those which get their
                                                       clock supply from another clock generator (such
                                                       as external or auxiliary oscillator).

                                                       The safeguard against staying locked in ACTIVE-
                                                       HALT mode is provided by the oscillator interrupt.

                                                       Note: As soon as active halt is enabled, executing
                                                       a HALT instruction while the Watchdog is active
                                                       does not generate a RESET.
                                                       This means that the device cannot spend more
                                                       than a defined delay in this power saving mode.

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POWER SAVING MODES (Cont'd)                     Notes:
Figure 27. ACTIVE-HALT Timing Overview
                                                1. This delay occurs only if the MCU exits
          ACTIVE 256 OR 4096 CYCLE                 ACTIVE-HALT mode by means of a RESET.
RUN HALT DELAY (AFTER RESET) RUN
                                                2. Peripheral clocked with an external clock
                       RESET                       source can still be active.

      HALT                   OR          FETCH  3. Only the RTC interrupt and some specific inter-
INSTRUCTION            INTERRUPT        VECTOR     rupts can exit the MCU from ACTIVE-HALT
                                                   mode (such as external interrupt). Refer to
(Active Halt enabled)                              Table 8, "Interrupt Mapping," on page 35 for
                                                   more details.
Figure 28. ACTIVE-HALT Mode Flow-chart
                                                4. Before servicing an interrupt, the CC register is
HALT INSTRUCTION       OSCILLATOR ON               pushed on the stack. The I[1:0] bits in the CC
    (MCCSR.OIE=1)      PERIPHERALS 2)OFF           register are set to the current software priority
                                                   level of the interrupt routine and restored when
(AWUCSR.AWUEN=0)       CPU              OFF        the CC register is popped.

                       I[1:0] BITS      10

                       N
                                 RESET

N                                 Y

   INTERRUPT 3)

                       OSCILLATOR ON

   Y                   PERIPHERALS OFF

                       CPU              ON

                       I[1:0] BITS      XX 4)

                       256 OR 4096 CPU CLOCK
                               CYCLE DELAY

                       OSCILLATOR        ON
                       PERIPHERALS
                       CPU               ON
                       I[1:0] BITS       ON
                                        XX 4)

                       FETCH RESET VECTOR
                       OR SERVICE INTERRUPT

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POWER SAVING MODES (Cont'd)

8.6 AUTO WAKE UP FROM HALT MODE                        and a 256 or 4096 cycle delay is used to stabilize
                                                       it. After this start-up delay, the CPU resumes oper-
Auto Wake Up From Halt (AWUFH) mode is simi-           ation by servicing the AWUFH interrupt. The AWU
lar to Halt mode with the addition of an internal RC   flag and its associated interrupt are cleared by
oscillator for wake-up. Compared to ACTIVE-            software reading the AWUCSR register.
HALT mode, AWUFH has lower power consump-
tion because the main clock is not kept running,       To compensate for any frequency dispersion of
but there is no accurate realtime clock available.     the AWU RC oscillator, it can be calibrated by
                                                       measuring the clock frequency fAWU_RC and then
It is entered by executing the HALT instruction        calculating the right prescaler value. Measurement
when the AWUEN bit in the AWUCSR register has          mode is enabled by setting the AWUM bit in the
been set and the OIE bit in the MCCSR register is      AWUCSR register in Run mode. This connects
cleared (see Section 10.2 on page 61 for more de-      fAWU_RC to the ICAP1 input of the 16-bit timer, al-
tails).                                                lowing the fAWU_RC to be measured using the main
                                                       oscillator clock as a reference timebase.
Figure 29. AWUFH Mode Block Diagram
                                                       Similarities with Halt mode
  AWU RC         to Timer input capture
  oscillator                                           The following AWUFH mode behaviour is the
                                                       same as normal Halt mode:
fAWU_RC
                                                       The MCU can exit AWUFH mode by means of
  /64            AWUFH        AWUFH                      any interrupt with exit from Halt capability or a re-
divider          prescaler    interrupt                  set (see Section 8.4 "HALT MODE").

                 /1 .. 255   (ei0 source)               When entering AWUFH mode, the I[1:0] bits in
                                                         the CC register are forced to 10b to enable inter-
As soon as HALT mode is entered, and if the              rupts. Therefore, if an interrupt is pending, the
AWUEN bit has been set in the AWUCSR register,           MCU wakes up immediately.
the AWU RC oscillator provides a clock signal
(fAWU_RC). Its frequency is divided by a fixed divid-   In AWUFH mode, the main oscillator is turned off
er and a programmable prescaler controlled by the        causing all internal processing to be stopped, in-
AWUPR register. The output of this prescaler pro-        cluding the operation of the on-chip peripherals.
vides the delay time. When the delay has elapsed         None of the peripherals are clocked except those
the AWUF flag is set by hardware and an interrupt        which get their clock supply from another clock
wakes-up the MCU from Halt mode. At the same             generator (such as an external or auxiliary oscil-
time the main oscillator is immediately turned on        lator like the AWU oscillator).

                                                       The compatibility of Watchdog operation with
                                                         AWUFH mode is configured by the WDGHALT
                                                         option bit in the option byte. Depending on this
                                                         setting, the HALT instruction when executed
                                                         while the Watchdog system is enabled, can gen-
                                                         erate a Watchdog RESET.

Figure 30. AWUF Halt Timing Diagram

                                     tAWU

         RUN MODE            HALT MODE                 256 or 4096 tCPU  RUN MODE

fCPU
fAWU_RC

                                                                         Clear
                                                                         by software

AWUFH interrupt

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POWER SAVING MODES (Cont'd)                Notes:
Figure 31. AWUFH Mode Flow-chart
                                           1. WDGHALT is an option bit. See option byte sec-
HALT INSTRUCTION                           tion for more details.
    (MCCSR.OIE=0)
                                           2. Peripheral clocked with an external clock source
(AWUCSR.AWUEN=1)                           can still be active.

WDGHALT 1)  ENABLE     WATCHDOG           3. Only an AWUFH interrupt and some specific in-
                 0               DISABLE   terrupts can exit the MCU from HALT mode (such
      1                                    as external interrupt). Refer to Table 8, "Interrupt
                   AWU RC OSC ON           Mapping," on page 35 for more details.
WATCHDOG
    RESET          MAIN OSC         OFF    4. Before servicing an interrupt, the CC register is
                                           pushed on the stack. The I[1:0] bits of the CC reg-
                                           ister are set to the current software priority level of
                                           the interrupt routine and recovered when the CC
                                           register is popped.

                   PERIPHERALS 2) OFF

                   CPU              OFF

                   I[1:0] BITS      10

                   N
                             RESET

N                       Y

   INTERRUPT 3)

                   AWU RC OSC OFF

   Y               MAIN OSC         ON

                   PERIPHERALS OFF

                   CPU               ON
                   I[1:0] BITS      XX 4)

                 256 OR 4096 CPU CLOCK
                         CYCLE DELAY

                   AWU RC OSC       OFF
                   MAIN OSC
                   PERIPHERALS       ON
                   CPU               ON
                   I[1:0] BITS       ON
                                    XX 4)

                 FETCH RESET VECTOR
                 OR SERVICE INTERRUPT

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POWER SAVING MODES (Cont'd)                             0: AWUFH (Auto Wake Up From Halt) mode disa-
                                                           bled
8.6.0.1 Register Description
                                                        1: AWUFH (Auto Wake Up From Halt) mode ena-
AWUFH CONTROL/STATUS REGISTER                              bled
(AWUCSR)
Read /Write (except bit 2 read only)                    AWUFH PRESCALER REGISTER (AWUPR)
Reset Value: 0000 0000 (00h)                            Read /Write
                                                        Reset Value: 1111 1111 (FFh)
7                                        0

0       0  0          0  0     AWU AWU AWU              7                                                                                     0
                                 F M EN

Bits 7:3 = Reserved.                                    AWU AWU AWU AWU AWU AWU AWU AWU
                                                        PR7 PR6 PR5 PR4 PR3 PR2 PR1 PR0

Bit 2= AWUF Auto Wake Up Flag                           Bits 7:0= AWUPR[7:0] Auto Wake Up Prescaler
This bit is set by hardware when the AWU module         These 8 bits define the AWUPR Dividing factor (as
generates an interrupt and cleared by software on       explained below:
reading AWUCSR.
0: No AWU interrupt occurred                            AWUPR[7:0]                        Dividing factor
1: AWU interrupt occurred                                                              Forbidden (See note)
                                                              00h
Bit 1= AWUM Auto Wake Up Measurement                          01h                                   1
This bit enables the AWU RC oscillator and con-                ...                                  ...
nects its output to the ICAP1 input of the 16-bit tim-        FEh                                 254
er. This allows the timer to be used to measure the           FFh                                 255
AWU RC oscillator dispersion and then compen-
sate this dispersion by providing the right value in    In AWU mode, the period that the MCU stays in
the AWUPR register.                                     Halt Mode (tAWU in Figure 30) is defined by
0: Measurement disabled
1: Measurement enabled                                        tAWU  =  64   AW  U  P  R    ------------1-------------  +  tR  C  S  TRT
                                                                                             fAWURC
Bit 0 = AWUEN Auto Wake Up From Halt Enabled
This bit enables the Auto Wake Up From Halt fea-        This prescaler register can be programmed to
ture: once HALT mode is entered, the AWUFH              modify the time that the MCU stays in Halt mode
wakes up the microcontroller after a time delay de-     before waking up automatically.
fined by the AWU prescaler value. It is set and
cleared by software.                                    Note: If 00h is written to AWUPR, depending on
                                                        the product, an interrupt is generated immediately
                                                        after a HALT instruction, or the AWUPR remains
                                                        inchanged.

Table 10. AWU Register Map and Reset Values

Address    Register         7    6          5              4           3                  2                              1                 0
(Hex.)      Label
002Bh
           AWUCSR             0       0       0              0       0             AWUF       AWUM                                    AWUEN
002Ch     Reset Value                                                                0           0                                        0
                         AWUPR7  AWUPR6  AWUPR5         AWUPR4  AWUPR3
           AWUPR              1       1       1              1       1           AWUPR2      AWUPR1                                   AWUPR0
           Reset Value                                                                1           1                                        1

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9 I/O PORTS

9.1 INTRODUCTION                                       Each pin can independently generate an interrupt
                                                       request. The interrupt sensitivity is independently
The I/O ports offer different functional modes:        programmable using the sensitivity bits in the
transfer of data through digital inputs and outputs  EICR register.

and for specific pins:                                 Each external interrupt vector is linked to a dedi-
external interrupt generation                        cated group of I/O port pins (see pinout description
alternate signal input/output for the on-chip pe-    and interrupt section). If several input pins are se-
                                                       lected simultaneously as interrupt sources, these
  ripherals.                                           are first detected according to the sensitivity bits in
                                                       the EICR register and then logically ORed.
An I/O port contains up to 8 pins. Each pin can be
programmed independently as digital input (with or     The external interrupts are hardware interrupts,
without interrupt generation) or digital output.       which means that the request latch (not accessible
                                                       directly by the application) is automatically cleared
9.2 FUNCTIONAL DESCRIPTION                             when the corresponding interrupt vector is
                                                       fetched. To clear an unwanted pending interrupt
Each port has 2 main registers:                        by software, the sensitivity bits in the EICR register
                                                       must be modified.
Data Register (DR)
                                                       9.2.2 Output Modes
Data Direction Register (DDR)
                                                       The output configuration is selected by setting the
and one optional register:                             corresponding DDR register bit. In this case, writ-
                                                       ing the DR register applies this digital value to the
Option Register (OR)                                 I/O pin through the latch. Then reading the DR reg-
                                                       ister returns the previously stored value.
Each I/O pin may be programmed using the corre-
sponding register bits in the DDR and OR regis-        Two different output modes can be selected by
ters: bit X corresponding to pin X of the port. The    software through the OR register: Output push-pull
same correspondence is used for the DR register.       and open-drain.

The following description takes into account the       DR register value and output pin status:
OR register, (for specific ports which do not pro-
vide this register refer to the I/O Port Implementa-   DR  Push-pull  Open-drain
tion section). The generic I/O block diagram is                            Vss
shown in Figure 32                                     0   VSS
                                                                        Floating
9.2.1 Input Modes                                      1   VDD

The input configuration is selected by clearing the    9.2.3 Alternate Functions
corresponding DDR register bit.
                                                       When an on-chip peripheral is configured to use a
In this case, reading the DR register returns the      pin, the alternate function is automatically select-
digital value applied to the external I/O pin.         ed. This alternate function takes priority over the
                                                       standard I/O programming.
Different input modes can be selected by software
through the OR register.                               When the signal is coming from an on-chip periph-
                                                       eral, the I/O pin is automatically configured in out-
Notes:                                                 put mode (push-pull or open drain according to the
1. Writing the DR register modifies the latch value    peripheral).
but does not affect the pin status.
2. When switching from input to output mode, the       When the signal is going to an on-chip peripheral,
DR register has to be written first to drive the cor-  the I/O pin must be configured in input mode. In
rect level on the pin as soon as the port is config-   this case, the pin state is also digitally readable by
ured as an output.                                     addressing the DR register.
3. Do not use read/modify/write instructions (BSET
or BRES) to modify the DR register                     Note: Input pull-up configuration can cause unex-
                                                       pected value at the input of the alternate peripheral
External interrupt function                            input. When an on-chip peripheral use a pin as in-
                                                       put and output, this pin has to be configured in in-
When an I/O is configured as Input with Interrupt,     put floating mode.
an event on this I/O can generate an external inter-
rupt request to the CPU.

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I/O PORTS (Cont'd)
Figure 32. I/O Port General Block Diagram

REGISTER           ALTERNATE                  1                      VDD        P-BUFFER
ACCESS             OUTPUT

                                              0                                 (see table below)

                   ALTERNATE                                                              PULL-UP
                   ENABLE                                                                 (see table below)

          DR                                                                            VDD

          DDR

                                                          PULL-UP                               PAD
                                                          CONDITION
               OR
DATA BUS  OR SEL   If implemented

          DDR SEL                                         N-BUFFER                      DIODES
                                                                                        (see table below)
          DR SEL   1                                                    CMOS
                                                                       SCHMITT                 ANALOG
                                                                       TRIGGER                    INPUT

                   0                                                                       ALTERNATE
                                                                                                   INPUT

EXTERNAL
INTERRUPT
SOURCE (eix)

Table 11. I/O Port Mode Options

          Configuration Mode                     Pull-Up  P-Buffer                      Diodes
                                                    Off
                                                    On        Off               to VDD          to VSS
                                                    Off       On
Input     Floating with/without Interrupt           NI        Off          On
Output    Pull-up with/without Interrupt                      NI                                   On
          Push-pull
          Open Drain (logic level)                                   NI (see note)
          True Open Drain

Legend: NI - not implemented                     Note: The diode to VDD is not implemented in the
             Off - implemented not activated     true open drain pads. A local protection between
             On - implemented and activated      the pad and VSS is implemented to protect the de-
                                                 vice against positive stress.

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                                                                                                                        ST72561

I/O PORTS (Cont'd)
Table 12. I/O Port Configurations

                      NOT IMPLEMENTED IN        VDD    Hardware Configuration
                      TRUE OPEN DRAIN             RPU
                      I/O PORTS                                                                     DR REGISTER ACCESS

                                           PAD         PULL-UP    DR         W
                                                       CONDITION
                                                                  REGISTER
                                                                                 DATA BUS

                                                                             R

INPUT 1)                                                                                          ALTERNATE INPUT

                                                                      EXTERNAL INTERRUPT
                                                                      SOURCE (eix)

                                                       INTERRUPT
                                                       CONDITION

                      NOT IMPLEMENTED IN        VDD                                         ANALOG INPUT
                      TRUE OPEN DRAIN             RPU                        DR REGISTER ACCESS
                      I/O PORTS
OPEN-DRAIN OUTPUT 2)                                                         DR  R/W                                    DATA BUS
                                           PAD
                                                                      REGISTER

                                                                  ALTERNATE      ALTERNATE
                                                                    ENABLE         OUTPUT

                      NOT IMPLEMENTED IN        VDD                          DR REGISTER ACCESS
                      TRUE OPEN DRAIN             RPU
PUSH-PULL OUTPUT 2)   I/O PORTS
                                                                             DR  R/W                                    DATA BUS
                                           PAD
                                                                      REGISTER

                                                                  ALTERNATE      ALTERNATE
                                                                    ENABLE         OUTPUT

Notes:

1. When the I/O port is in input configuration and the associated alternate function is enabled as an output,
   reading the DR register will read the alternate function output status.

2. When the I/O port is in output configuration and the associated alternate function is enabled as an input,
   the alternate function reads the pin status given by the DR register content.

                                                                                                                        49/262
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I/O PORTS (Cont'd)                                     Figure 33. Interrupt I/O Port State Transitions

CAUTION: The alternate function must not be ac-        01                 00                10         11
tivated as long as the pin is configured as input
with interrupt, in order to avoid generating spurious       INPUT           INPUT        OUTPUT     OUTPUT
interrupts.                                            floating/pull-up     floating    open-drain  push-pull
                                                                         (reset state)
Analog alternate function                                  interrupt

When the pin is used as an ADC input, the I/O                                           XX = DDR, OR
must be configured as floating input. The analog
multiplexer (controlled by the ADC registers)          9.4 LOW POWER MODES
switches the analog voltage present on the select-
ed pin to the common analog rail which is connect-       Mode                       Description
ed to the ADC input.                                   WAIT
                                                       HALT    No effect on I/O ports. External interrupts
It is recommended not to change the voltage level              cause the device to exit from WAIT mode.
or loading on any port pin while conversion is in              No effect on I/O ports. External interrupts
progress. Furthermore it is recommended not to                 cause the device to exit from HALT mode.
have clocking pins located close to a selected an-
alog pin.                                              9.5 INTERRUPTS

WARNING: The analog input voltage level must           The external interrupt event generates an interrupt
be within the limits stated in the absolute maxi-      if the corresponding configuration is selected with
mum ratings.                                           DDR and OR registers and the interrupt mask in
                                                       the CC register is not active (RIM instruction).
9.3 I/O PORT IMPLEMENTATION
                                                       Interrupt Event        Event     Enable      Exit  Exit
The hardware implementation on each I/O port de-                               Flag     Control     from  from
pends on the settings in the DDR and OR registers                                                   Wait  Halt
and specific feature of the I/O port such as ADC In-                                       Bit
put or true open drain.                                                                                   Yes
                                                       External interrupt on            DDRx
Switching these I/O ports from one state to anoth-                                       ORx
er should be done in a sequence that prevents un-      selected external      -                     Yes
wanted side effects. Recommended safe transi-
tions are illustrated in Figure 33 Other transitions   event
are potentially risky and should be avoided, since
they are likely to present unwanted side-effects
such as spurious interrupt generation.

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I/O PORTS (Cont'd)

9.6 I/O Port Implementation                      PA1,3,5,7; PB1,3,5; PC2; PD1,4,7
                                                 (without pull-up)
The I/O port register configurations are summa-
rised as following.

                                                                    MODE           DDR OR
                                                 floating input
9.6.1 Standard Ports                             floating interrupt input          0  0
                                                 open drain output
PB7:6, PC0, PC3, PC7:5, PD3:2, PD5, PE7:0,       push-pull output                  0  1
PF7:0
                                                                                   1  0

                   MODE         DDR OR                                             1  1
floating input
pull-up input                   0  0
open drain output
push-pull output                0  1

                                1  0             9.6.3 Pull-up Input Port (CANTX requirement)
                                                 PC4
                                1  1
                                                                                   MODE
9.6.2 Interrupt Ports                                                          pull-up input
PA0,2,4,6; PB0,2,4; PC1; PD0,6
(with pull-up)                                   The PC4 port cannot be controlled by DR/DDR/
                                                 OR in output. The CAN peripheral controls it di-
                   MODE         DDR OR           rectly when enabled. Otherwise, it is pull-up input.
floating input                                   However, it is still possible to read the port through
pull-up interrupt input         0  0             DR register (providing DDR is set properly).
open drain output
push-pull output                0  1

                                1  0

                                1  1

                                                                                      51/262
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I/O PORTS (Cont'd)
Table 13. Port Configuration

Port     Pin name                            Input                                 Output
Port A
         PA0                  OR = 0                   OR = 1           OR = 0                          OR = 1
Port B   PA1
         PA2                                  pull-up interrupt (ei0)
Port C   PA3
         PA4                                  floating interrupt (ei0)
Port D   PA5
Port E   PA6                                  pull-up interrupt (ei0)
Port F   PA7
         PB0                  floating        floating interrupt (ei0)  open drain                      push-pull
         PB1                                  pull-up interrupt (ei0)
         PB2
         PB3                                  floating interrupt (ei0)
         PB4
         PB5                                  pull-up interrupt (ei0)
         PC0
         PC1                                  floating interrupt (ei0)
         PC2
         PC3                                  pull-up interrupt (ei1)
         PC4
         PC7:5                                floating interrupt (ei1)
         PD0
         PD1                  floating        pull-up interrupt (ei1)   open drain                      push-pull
         PD3:2                                floating interrupt (ei1)
         PD4
         PD5                                  pull-up interrupt (ei1)
         PD6
         PD7                                  floating interrupt (ei1)
         PE7:0
         PF7:0                                         pull-up

                              floating        pull-up interrupt (ei2)   open drain                      push-pull
                                              floating interrupt (ei2)

                                                       pull-up

                                              pull-up                   controlled by CANTX *

                              floating                 pull-up          open drain                      push-pull

                                              pull-up interrupt (ei3)

                                              floating interrupt (ei3)

                                                       pull-up

                              floating        floating interrupt (ei3)  open drain                      push-pull

                                                       pull-up

                                              pull-up interrupt (ei3)

                                              floating interrupt (ei3)

                              floating (TTL)           pull-up (TTL)    open drain                      push-pull
                                                                        open drain                      push-pull
                              floating (TTL)           pull-up (TTL)

* Note: when the CANTX alternate function is selected, the I/O port operates in output push-pull mode.

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I/O PORTS (Cont'd)

Table 14. I/O Port Register Map and Reset Values

Address  Register         7    6  5               4  3  2  1  0
(Hex.)    Label

       Reset Value        0    0  0               0  0  0  0  0
of all IO port registers

0000h PADR

0001h PADDR               MSB                                 LSB

0002h PAOR

0003h PBDR

0004h PBDDR               MSB                                 LSB

0005h PBOR

0006h PCDR

0007h PCDDR               MSB                                 LSB

0008h PCOR

0009h PDDR

000Ah PDDDR               MSB                                 LSB

000Bh PDOR

000Ch PEDR

000Dh PEDDR               MSB                                 LSB

000Eh PEOR

000Fh PFDR

0010h PFDDR               MSB                                 LSB

0011h PFOR

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10 ON-CHIP PERIPHERALS

10.1 WINDOW WATCHDOG (WWDG)                                counter is reloaded outside the window (see
                                                           Figure 37)
10.1.1 Introduction
                                                       Hardware/Software Watchdog activation (se-
The Window Watchdog is used to detect the oc-           lectable by option byte)
currence of a software fault, usually generated by
external interference or by unforeseen logical con-    Optional reset on HALT instruction (configurable
ditions, which causes the application program to        by option byte)
abandon its normal sequence. The Watchdog cir-
cuit generates an MCU reset on expiry of a pro-       10.1.3 Functional Description
grammed time period, unless the program refresh-
es the contents of the downcounter before the T6      The counter value stored in the WDGCR register
bit becomes cleared. An MCU reset is also gener-      (bits T[6:0]), is decremented every 16384 fOSC2
ated if the 7-bit downcounter value (in the control   cycles (approx.), and the length of the timeout pe-
register) is refreshed before the downcounter has     riod can be programmed by the user in 64 incre-
reached the window register value. This implies       ments.
that the counter must be refreshed in a limited win-
dow.                                                  If the watchdog is activated (the WDGA bit is set)
                                                      and when the 7-bit downcounter (T[6:0] bits) rolls
10.1.2 Main Features                                  over from 40h to 3Fh (T6 becomes cleared), it ini-
                                                      tiates a reset cycle pulling low the reset pin for typ-
Programmable free-running downcounter               ically 30s. If the software reloads the counter
                                                      while the counter is greater than the value stored
Conditional reset                                   in the window register, then a reset is generated.

    Reset (if watchdog activated) when the down-
     counter value becomes less than 40h

    Reset (if watchdog activated) if the down-

Figure 34. Watchdog Block Diagram

        RESET                                         WATCHDOG WINDOW REGISTER (WDGWR)

                                       -     W6 W5 W4 W3 W2 W1 W0

                          comparator
                            =1 when

                          T6:0 > W6:0 CMP

                          Write WDGCR

                                                      WATCHDOG CONTROL REGISTER (WDGCR)

                                       WDGA T6 T5 T4 T3 T2 T1 T0

                      MCC/RTC                              6-BIT DOWNCOUNTER (CNT)

               fOSC2           DIV 64

                                                           WDG PRESCALER
                                                                   DIV 4

                            12-BIT MCC
                          RTC COUNTER

                          MSB      LSB       TB[1:0] bits
                                             (MCCSR
                      11       65         0  Register)

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                                                        ST72561

WINDOW WATCHDOG (Cont'd)                                  between a minimum and a maximum value due
                                                          to the unknown status of the prescaler when writ-
The application program must write in the                 ing to the WDGCR register (see Figure 36).
WDGCR register at regular intervals during normal
operation to prevent an MCU reset. This operation         The window register (WDGWR) contains the
must occur only when the counter value is lower           high limit of the window: to prevent a reset, the
than the window register value. The value to be           downcounter must be reloaded when its value is
stored in the WDGCR register must be between              lower than the window register value and greater
FFh and C0h (see Figure 35):                              than 3Fh. Figure 37 describes the window watch-
                                                          dog process.
Enabling the watchdog:
  When Software Watchdog is selected (by option         Note: The T6 bit can be used to generate a soft-
  byte), the watchdog is disabled after a reset. It is  ware reset (the WDGA bit is set and the T6 bit is
  enabled by setting the WDGA bit in the WDGCR          cleared).
  register, then it cannot be disabled again except
  by a reset.                                           Watchdog Reset on Halt option
                                                          If the watchdog is activated and the watchdog re-
  When Hardware Watchdog is selected (by option           set on halt option is selected, then the HALT in-
  byte), the watchdog is always active and the            struction will generate a Reset.
  WDGA bit is not used.
                                                        10.1.4 Using Halt Mode with the WDG
Controlling the downcounter :
  This downcounter is free-running: it counts down      If Halt mode with Watchdog is enabled by option
  even if the watchdog is disabled. When the            byte (No watchdog reset on HALT instruction), it is
  watchdog is enabled, the T6 bit must be set to        recommended before executing the HALT instruc-
  prevent generating an immediate reset.                tion to refresh the WDG counter, to avoid an unex-
  The T[5:0] bits contain the number of increments      pected WDG reset immediately after waking up
  which represents the time delay before the            the microcontroller.
  watchdog produces a reset (see Figure 35. Ap-
  proximate Timeout Duration). The timing varies

                                                        55/262
ST72561

WINDOW WATCHDOG (Cont'd)                               more precision is needed, use the formulae in Fig-
10.1.5 How to Program the Watchdog Timeout             ure 36.
Figure 35 shows the linear relationship between
the 6-bit value to be loaded in the Watchdog Coun-     Caution: When writing to the WDGCR register, al-
ter (CNT) and the resulting timeout duration in mil-   ways write 1 in the T6 bit to avoid generating an
liseconds. This can be used for a quick calculation    immediate reset.
without taking the timing variations into account. If

Figure 35. Approximate Timeout Duration

                  3F

                  38

                  30

CNT Value (hex.)  28
                  20
                  18

                  10

                  08

                  00

                      1.5  18  34  50                  65  82        98  114 128

                               Watchdog timeout (ms) @ 8 MHz. fOSC2

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                                                                                                                                                      ST72561

WATCHDOG TIMER (Cont'd)

Figure 36. Exact Timeout Duration (tmin and tmax)
WHERE:

tmin0 = (LSB + 128) x 64 x tOSC2
tmax0 = 16384 x tOSC2
tOSC2 = 125ns if fOSC2=8 MHz

CNT = Value of T[5:0] bits in the WDGCR register (6 bits)
MSB and LSB are values from the table below depending on the timebase selected by the TB[1:0] bits

in the MCCSR register

TB1 Bit                     TB0 Bit  Selected MCCSR             MSB         LSB
                                          Timebase
(MCCSR Reg.) (MCCSR Reg.)                                         4          59
                                              2ms                 8          53
0                           0                 4ms                20          35
                                             10ms                49          54
0                           1                25ms

1                           0

1                           1

To calculate the minimum Watchdog Timeout (tmin):

IF CNT <  M------S----B---  THEN tmin = tm in0 + 16384 CNT tosc2
            4

                            ELSE tmin = tm in0 +    16384      C  N  T    4----C-----N-----T--    +  (192  +  LSB)    64    4----C-----N-----T--   tosc2
                                                                            MSB                                                 MSB

To calculate the maximum Watchdog Timeout (tmax):

IF CNT    M------S----B---  THEN tmax = tm ax0 + 16384 CNT tosc2
            4

                            ELSE tmax = tm ax0 +    16384 C NT           4----C-----N-----T--    +  (192  +  LSB)    64    4----C-----N-----T--   tosc2
                                                                            MSB                                                 MSB

Note: In the above formulae, division results must be rounded down to the next integer value.
Example:
With 2ms timeout selected in MCCSR register

Value of T[5:0] Bits in             Min. Watchdog  Max. Watchdog
WDGCR Register (Hex.)                 Timeout (ms)   Timeout (ms)
                                                            tmax
               00                            tmin          2.048
               3F                           1.496
                                                          128.552
                                             128

                                                                                                                                                      57/262
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WINDOW WATCHDOG (Cont'd)
Figure 37. Window Watchdog Timing Diagram

                                   T[5:0] CNT downcounter

        WDGWR

              3Fh

                                                                                   time
                            Refresh not allowed Refresh Window (step = 16384/fOSC2)
               T6 bit
               Reset

10.1.6 Low Power Modes

Mode   Description
SLOW
  WAIT  No effect on Watchdog : the downcounter continues to decrement at normal speed.

  HALT  No effect on Watchdog : the downcounter continues to decrement.

ACTIVE  OIE bit in   WDGHALT bit
HALT     MCCSR          in Option
         register          Byte

                                   No Watchdog reset is generated. The MCU enters Halt mode. The Watch-
                                   dog counter is decremented once and then stops counting and is no longer
                                   able to generate a watchdog reset until the MCU receives an external inter-
                                   rupt or a reset.

        0               0          If an interrupt is received (refer to interrupt table mapping to see interrupts

                                   which can occur in halt mode), the Watchdog restarts counting after 256 or

                                   4096 CPU clocks. If a reset is generated, the Watchdog is disabled (reset

                                   state) unless Hardware Watchdog is selected by option byte. For applica-

                                   tion recommendations see Section 10.1.8 below.

        0               1          A reset is generated instead of entering halt mode.

                                   No reset is generated. The MCU enters Active Halt mode. The Watchdog

                                   counter is not decremented. It stop counting. When the MCU receives an

        1               x          oscillator interrupt or external interrupt, the Watchdog restarts counting im-

                                   mediately. When the MCU receives a reset the Watchdog restarts counting

                                   after 256 or 4096 CPU clocks.

10.1.7 Hardware Watchdog Option                            10.1.8 Using Halt Mode with the WDG
                                                           (WDGHALT option)
If Hardware Watchdog is selected by option byte,
the watchdog is always active and the WDGA bit in          The following recommendation applies if Halt
the WDGCR is not used. Refer to the Option Byte            mode is used when the watchdog is enabled.
description.
                                                            Before executing the HALT instruction, refresh
                                                             the WDG counter, to avoid an unexpected WDG
                                                             reset immediately after waking up the microcon-
                                                             troller.

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WINDOW WATCHDOG (Cont'd)                           Bits 6:0 = T[6:0] 7-bit counter (MSB to LSB).
10.1.9 Interrupts                                  These bits contain the value of the watchdog
None.                                              counter. It is decremented every 16384 fOSC2 cy-
                                                   cles (approx.). A reset is produced when it rolls
10.1.10 Register Description                       over from 40h to 3Fh (T6 becomes cleared).
CONTROL REGISTER (WDGCR)
Read /Write                                        WINDOW REGISTER (WDGWR)
Reset Value: 0111 1111 (7Fh)                       Read/Write
                                                   Reset Value: 0111 1111 (7Fh)
7                             0

WDGA T6 T5 T4 T3 T2 T1 T0

                                                   7                             0

Bit 7 = WDGA Activation bit.                       -  W6 W5 W4 W3 W2 W1 W0

This bit is set by software and only cleared by    Bit 7 = Reserved
hardware after a reset. When WDGA = 1, the
watchdog can generate a reset.                     Bits 6:0 = W[6:0] 7-bit window value
                                                   These bits contain the window value to be com-
0: Watchdog disabled                               pared to the downcounter.

1: Watchdog enabled

Note: This bit is not used if the hardware watch-
dog option is enabled by option byte.

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WATCHDOG TIMER (Cont'd)
Figure 38. Watchdog Timer Register Map and Reset Values

Address  Register     7  6   5   4                       3   2   1   0
(Hex.)    Label

2F       WDGCR WDGA      T6  T5  T4                      T3  T2  T1  T0

         Reset Value  0  1   1   1                       1   1   1   1

30       WWDGR        -  W6  W5  W4                      W3  W2  W1  W0

         Reset Value  0  1   1   1                       1   1   1   1

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10.2 MAIN CLOCK CONTROLLER WITH REAL TIME CLOCK MCC/RTC

The Main Clock Controller consists of three differ-  10.2.2 Clock-out Capability
ent functions:
                                                     The clock-out capability is an alternate function of
s a programmable CPU clock prescaler                 an I/O port pin that outputs a fOSC2 clock to drive
                                                     external devices. It is controlled by the MCO bit in
s a clock-out signal to supply external devices      the MCCSR register.

s a real time clock timer with interrupt capability  10.2.3 Real Time Clock Timer (RTC)

Each function can be used independently and si-      The counter of the real time clock timer allows an
multaneously.                                        interrupt to be generated based on an accurate
                                                     real time clock. Four different time bases depend-
10.2.1 Programmable CPU Clock Prescaler              ing directly on fOSC2 are available. The whole
                                                     functionality is controlled by four bits of the MCC-
The programmable CPU clock prescaler supplies        SR register: TB[1:0], OIE and OIF.
the clock for the ST7 CPU and its internal periph-
erals. It manages SLOW power saving mode (See        When the RTC interrupt is enabled (OIE bit set),
Section 8.2 "SLOW MODE" for more details).           the ST7 enters ACTIVE-HALT mode when the
                                                     HALT instruction is executed. See Section 8.5
The prescaler selects the fCPU main clock frequen-   "ACTIVE-HALT MODE" for more details.
cy and is controlled by three bits in the MCCSR
register: CP[1:0] and SMS.

Figure 39. Main Clock Controller (MCC/RTC) Block Diagram

fOSC2                                                                    MCO

                                                         RTC         TO
                                                     COUNTER  WATCHDOG

                                                                  TIMER

        MCO CP1 CP0 SMS TB1 TB0 OIE OIF                       MCC/RTC INTERRUPT
       MCCSR
                                                              fCPU        CPU CLOCK
        DIV 2, 4, 8, 16                                                   TO CPU AND
                                                                         PERIPHERALS

                                                                              61/262
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MAIN CLOCK CONTROLLER WITH REAL TIME CLOCK (Cont'd)

10.2.4 Low Power Modes

     Mode                   Description               Bit 6:5 = CP[1:0] CPU clock prescaler
                                                      These bits select the CPU clock prescaler which is
WAIT       No effect on MCC/RTC peripheral.           applied in the different slow modes. Their action is
           MCC/RTC interrupt cause the device to      conditioned by the setting of the SMS bit. These
ACTIVE-    exit from WAIT mode.                       two bits are set and cleared by software
HALT
           No effect on MCC/RTC counter (OIE bit      fCPU in SLOW mode   CP1                CP0
HALT       is set), the registers are frozen.
and        MCC/RTC interrupt cause the device to               fOSC2 / 2        0            0
AWUF HALT  exit from ACTIVE-HALT mode.                         fOSC2 / 4
                                                               fOSC2/ 8         0            1
           MCC/RTC counter and registers are                  fOSC2 / 16
           frozen.                                                              1            0
           MCC/RTC operation resumes when
           the MCU is woken up by an interrupt                                  1            1
           with "exit from HALT" capability.

10.2.5 Interrupts                                     Bit 4 = SMS Slow mode select
                                                      This bit is set and cleared by software.
The MCC/RTC interrupt event generates an inter-       0: Normal mode. fCPU = fOSC2
rupt if the OIE bit of the MCCSR register is set and  1: Slow mode. fCPU is given by CP1, CP0
the interrupt mask in the CC register is not active   See Section 8.2 "SLOW MODE" and Section 10.2
(RIM instruction).                                    "MAIN CLOCK CONTROLLER WITH REAL TIME
                                                      CLOCK MCC/RTC" for more details.

  Interrupt Event   Event  Enable   Exit  Exit        Bit 3:2 = TB[1:0] Time base control
                     Flag  Control  from  from
Time base overflow                  Wait  Halt        These bits select the programmable divider time
event                         Bit                     base. They are set and cleared by software.
                                          No 1)
                    OIF OIE Yes

                                                      Counter  Time Base

Note:                                                 Prescaler fOSC2 =4MHz fOSC2=8MHz  TB1  TB0
The MCC/RTC interrupt wakes up the MCU from
ACTIVE-HALT mode, not from HALT or AWUF               16000    4ms        2ms           0         0
HALT mode.
                                                      32000    8ms        4ms           0         1
10.2.6 Register Description
                                                      80000    20ms       10ms          1         0
MCC CONTROL/STATUS REGISTER (MCCSR)
                                                      200000   50ms       25ms          1         1
Read /Write
                                                      A modification of the time base is taken into ac-
Reset Value: 0000 0000 (00h)                          count at the end of the current period (previously
                                                      set) to avoid an unwanted time shift. This allows to
7                                         0           use this time base as a real time clock.

MCO CP1 CP0 SMS TB1 TB0 OIE OIF                      Bit 1 = OIE Oscillator interrupt enable
                                                      This bit set and cleared by software.
Bit 7 = MCO Main clock out selection                  0: Oscillator interrupt disabled
This bit enables the MCO alternate function on the    1: Oscillator interrupt enabled
corresponding I/O port. It is set and cleared by      This interrupt can be used to exit from ACTIVE-
software.                                             HALT mode.
0: MCO alternate function disabled (I/O pin free for  When this bit is set, calling the ST7 software HALT
                                                      instruction enters the ACTIVE-HALT power saving
   general-purpose I/O)                               mode.
1: MCO alternate function enabled (fOSC2 on I/O

   port)

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MAIN CLOCK CONTROLLER WITH REAL TIME CLOCK (Cont'd)

Bit 0 = OIF Oscillator interrupt flag                CAUTION: The BRES and BSET instructions
This bit is set by hardware and cleared by software  must not be used on the MCCSR register to avoid
reading the CSR register. It indicates when set      unintentionally clearing the OIF bit.
that the main oscillator has reached the selected
elapsed time (TB1:0).
0: Timeout not reached
1: Timeout reached

Table 15. Main Clock Controller Register Map and Reset Values

Address  Register     7    6    5                    4         3  2    1    0
(Hex.)    Label

002Dh    SICSR        0    AVDIE AVDF LVDRF                    0            WDGRF
         Reset Value
                                                                  0    0    x

002Eh    MCCSR        MCO  CP1  CP0                  SMS  TB1     TB0  OIE  OIF
         Reset Value    0    0    0                    0   0       0    0    0

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10.3 PWM AUTO-RELOAD TIMER (ART)

10.3.1 Introduction                                  Up to two input capture functions

The Pulse Width Modulated Auto-Reload Timer          External event detector
on-chip peripheral consists of an 8-bit auto reload
counter with compare/capture capabilities and of a    Up to two external interrupt sources
7-bit prescaler clock source.
                                                     The three first modes can be used together with a
These resources allow five possible operating        single counter frequency.
modes:
                                                     The timer can be used to wake up the MCU from
Generation of up to 4 independent PWM signals      WAIT and HALT modes.

Output compare and Time base interrupt

Figure 40. PWM Auto-Reload Timer Block Diagram

         PWMCR  OEx                   OPx                      OCRx                  DCRx
                                                            REGISTER              REGISTER
                                  POLARITY
                                  CONTROL                                   LOAD

PWMx                 PORT                                   COMPARE
                ALTERNATE

                 FUNCTION

                               ARR                          8-BIT COUNTER   LOAD
                           REGISTER                         (CAR REGISTER)

ARTICx                INPUT CAPTURE                  LOAD       ICRx
                          CONTROL                           REGISTER

                ICSx       ICIEx  ICFx               ICCSR

         fEXT                                               ICx INTERRUPT
         fCPU
ARTCLK                            fCOUNTER

                MUX

                fINPUT     PROGRAMMABLE
                              PRESCALER

                     EXCL CC2 CC1 CC0 TCE FCRL OIE OVF ARTCSR
                                                                                                                          OVF INTERRUPT

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PWM AUTO-RELOAD TIMER (Cont'd)                        Counter and Prescaler Initialization

10.3.2 Functional Description                         After RESET, the counter and the prescaler are
                                                      cleared and fINPUT = fCPU.
Counter                                               The counter can be initialized by:

The free running 8-bit counter is fed by the output    Writing to the ARTARR register and then setting
of the prescaler, and is incremented on every ris-      the FCRL (Force Counter Re-Load) and the TCE
ing edge of the clock signal.                           (Timer Counter Enable) bits in the ARTCSR reg-
                                                        ister.
It is possible to read or write the contents of the
counter on the fly by reading or writing the Counter   Writing to the ARTCAR counter access register,
Access register (ARTCAR).
                                                      In both cases the 7-bit prescaler is also cleared,
When a counter overflow occurs, the counter is        whereupon counting will start from a known value.
automatically reloaded with the contents of the
ARTARR register (the prescaler is not affected).      Direct access to the prescaler is not possible.

Counter clock and prescaler                           Output compare control

The counter clock frequency is given by:              The timer compare function is based on four differ-
               fCOUNTER = fINPUT / 2CC[2:0]           ent comparisons with the counter (one for each
                                                      PWMx output). Each comparison is made be-
The timer counter's input clock (fINPUT) feeds the    tween the counter value and an output compare
7-bit programmable prescaler, which selects one       register (OCRx) value. This OCRx register can not
of the 8 available taps of the prescaler, as defined  be accessed directly, it is loaded from the duty cy-
by CC[2:0] bits in the Control/Status Register        cle register (PWMDCRx) at each overflow of the
(ARTCSR). Thus the division factor of the prescal-    counter.
er can be set to 2n (where n = 0, 1,..7).
                                                      This double buffering method avoids glitch gener-
This fINPUT frequency source is selected through      ation when changing the duty cycle on the fly.
the EXCL bit of the ARTCSR register and can be
either the fCPU or an external input frequency fEXT.
The clock input to the counter is enabled by the
TCE (Timer Counter Enable) bit in the ARTCSR
register. When TCE is reset, the counter is
stopped and the prescaler and counter contents
are frozen. When TCE is set, the counter runs at
the rate of the selected clock source.

Figure 41. Output compare control

fCOUNTER

                  ARTARR=FDh

COUNTER FDh  FEh       FFh       FDh                  FEh  FFh  FDh  FEh  FFh

OCRx                        FDh                                      FEh

PWMDCRx           FDh                                           FEh

PWMx

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PWM AUTO-RELOAD TIMER (Cont'd)                          When the counter reaches the value contained in
                                                        one of the output compare register (OCRx) the
Independent PWM signal generation                       corresponding PWMx pin level is restored.

This mode allows up to four Pulse Width Modulat-        It should be noted that the reload values will also
ed signals to be generated on the PWMx output           affect the value and the resolution of the duty cycle
pins with minimum core processing overhead.             of the PWM output signal. To obtain a signal on a
This function is stopped during HALT mode.              PWMx pin, the contents of the OCRx register must
                                                        be greater than the contents of the ARTARR reg-
Each PWMx output signal can be selected inde-           ister.
pendently using the corresponding OEx bit in the
PWM Control register (PWMCR). When this bit is          The maximum available resolution for the PWMx
set, the corresponding I/O pin is configured as out-    duty cycle is:
put push-pull alternate function.
                                                                   Resolution = 1 / (256 - ARTARR)
The PWM signals all have the same frequency
which is controlled by the counter period and the       Note: To get the maximum resolution (1/256), the
ARTARR register value.                                  ARTARR register must be 0. With this maximum
                                                        resolution, 0% and 100% can be obtained by
         fPWM = fCOUNTER / (256 - ARTARR)               changing the polarity.
When a counter overflow occurs, the PWMx pin
level is changed depending on the corresponding
OPx (output polarity) bit in the PWMCR register.

Figure 42. PWM Auto-reload Timer Function

COUNTER                      255

             DUTY CYCLE
              REGISTER
             (PWMDCRx)

             AUTO-RELOAD
                REGISTER
                (ARTARR)

                  000                                                            t

PWMx OUTPUT  WITH OEx=1
             AND OPx=0

             WITH OEx=1
             AND OPx=1

Figure 43. PWM Signal from 0% to 100% Duty Cycle

                  fCOUNTER

                                            ARTARR=FDh

                  COUNTER         FDh  FEh  FFh         FDh  FEh  FFh  FDh  FEh

                  OCRx=FCh

PWMx OUTPUT       OCRx=FDh
   WITH OEx=1
       AND OPx=0  OCRx=FEh

                  OCRx=FFh

                                                                                                                                           t

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PWM AUTO-RELOAD TIMER (Cont'd)

Output compare and Time base interrupt                External clock and event detector mode

On overflow, the OVF flag of the ARTCSR register      Using the fEXT external prescaler input clock, the
is set and an overflow interrupt request is generat-  auto-reload timer can be used as an external clock
ed if the overflow interrupt enable bit, OIE, in the  event detector. In this mode, the ARTARR register
ARTCSR register, is set. The OVF flag must be re-     is used to select the nEVENT number of events to
set by the user software. This interrupt can be       be counted before setting the OVF flag.
used as a time base in the application.
                                                                      nEVENT = 256 - ARTARR

                                                      Caution: The external clock function is not availa-
                                                      ble in HALT mode. If HALT mode is used in the ap-
                                                      plication, prior to executing the HALT instruction,
                                                      the counter must be disabled by clearing the TCE
                                                      bit in the ARTCSR register to avoid spurious coun-
                                                      ter increments.

Figure 44. External Event Detector Example (3 counts)

fEXT=fCOUNTER

                                ARTARR=FDh

COUNTER        FDh  FEh         FFh                   FDh  FEh     FFh  FDh

OVF

                                                      ARTCSR READ                       ARTCSR READ

                                INTERRUPT                          INTERRUPT
                                  IF OIE=1                           IF OIE=1

                                                                                                      t

                                                                                                         67/262
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PWM AUTO-RELOAD TIMER (Cont'd)                           set). This means, the ARTICRx register has to be
                                                         read at each capture event to clear the CFx flag.
Input Capture Function
                                                         The timing resolution is given by auto-reload coun-
Input Capture mode allows the measurement of             ter cycle time (1/fCOUNTER).
external signal pulse widths through ARTICRx
registers.                                               Note: During HALT mode, input capture is inhibit-
                                                         ed (the ARTICRx is never re-loaded) and only the
Each input capture can generate an interrupt inde-       external interrupt capability can be used.
pendently on a selected input signal transition.
This event is flagged by a set of the corresponding      Note: The ARTICx signal is synchronized on CPU
CFx bits of the Input Capture Control/Status regis-      clock. It takes two rising edges until ARTICRx is
ter (ARTICCSR).                                          latched with the counter value. Depending on the
                                                         prescaler value and the time when the ICAP event
These input capture interrupts are enabled               occurs, the value loaded in the ARTICRx register
through the CIEx bits of the ARTICCSR register.          may be different.

The active transition (falling or rising edge) is soft-  If the counter is clocked with the CPU clock, the
ware programmable through the CSx bits of the            value latched in ARTICRx is always the next coun-
ARTICCSR register.                                       ter value after the event on ARTICx occurred (Fig-
                                                         ure 45).
The read only input capture registers (ARTICRx)          If the counter clock is prescaled, it depends on the
are used to latch the auto-reload counter value          position of the ARTICx event within the counter cy-
when a transition is detected on the ARTICx pin          cle (Figure 46).
(CFx bit set in ARTICCSR register). After fetching
the interrupt vector, the CFx flags can be read to
identify the interrupt source.

Note: After a capture detection, data transfer in
the ARTICRx register is inhibited until the next
read (clearing the CFx bit).
The timer interrupt remains pending while the CFx
flag is set when the interrupt is enabled (CIEx bit

Figure 45. Input Capture Timing Diagram, fcounter = fcpu.

               fCPU
         fCOUNTER

         COUNTER          01h  02h  03h                  04h  05h  06h  07h

              ARTICx PIN               ICAP SAMPLED                        INTERRUPT
                CFx FLAG       xxh
                                                                        05h
        ICAP SAMPLED                                                                                  t

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Figure 46. input Capture Timing Diagram, fCOUNTER = fcpu / 4.
                                                                                   05h
       fCPU                                                          INTERRUPT
fCOUNTER                                                       04h

COUNTER                03h                   04h                                                                 t

      ARTICx PIN               ICAP SAMPLED
        CFx FLAG            xxh

ICRx REGISTER

                 fCPU  03h                             04h     05h
          fCOUNTER                    xxh    ICAP SAMPLED          INTERRUPT
        COUNTER
      ARTICx PIN                                                 05h
        CFx FLAG                                                                            t
ICRx REGISTER

                                                               69/262
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External Interrupt Capability                           Figure 47. ART External Interrupt in HALT
                                                        mode
This mode allows the Input capture capabilities to
be used as external interrupt sources. The inter-       ARTICx PIN
rupts are generated on the edge of the ARTICx             CFx FLAG
signal.
                                                                    INTERRUPT
The edge sensitivity of the external interrupts is                                  t
programmable (CSx bit of ARTICCSR register)
and they are independently enabled through CIEx
bits of the ARTICCSR register. After fetching the
interrupt vector, the CFx flags can be read to iden-
tify the interrupt source.

During HALT mode, the external interrupts can be
used to wake up the micro (if the CIEx bit is set). In
this case, the interrupt synchronization is done di-
rectly on the ARTICx pin edge (Figure 47).

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PWM AUTO-RELOAD TIMER (Cont'd)                            0: New transition not yet reached
10.3.3 Register Description                               1: Transition reached

CONTROL / STATUS REGISTER (ARTCSR)                        COUNTER ACCESS REGISTER (ARTCAR)
Read /Write                                               Read /Write
Reset Value: 0000 0000 (00h)                              Reset Value: 0000 0000 (00h)

7                                          0

EXCL CC2 CC1 CC0 TCE FCRL OIE OVF

                                                          7                                          0

Bit 7 = EXCL External Clock                               CA7 CA6 CA5 CA4 CA3 CA2 CA1 CA0
This bit is set and cleared by software. It selects the
input clock for the 7-bit prescaler.                      Bit 7:0 = CA[7:0] Counter Access Data
0: CPU clock.
1: External clock.                                        These bits can be set and cleared either by hard-
                                                          ware or by software. The ARTCAR register is used
Bit 6:4 = CC[2:0] Counter Clock Control                   to read or write the auto-reload counter "on the fly"
These bits are set and cleared by software. They          (while it is counting).
determine the prescaler division ratio from fINPUT.

fCOUNTER     With fINPUT=8 MHz  CC2  CC1  CC0            AUTO-RELOAD REGISTER (ARTARR)
                                                          Read /Write
   fINPUT             8 MHz        0    0    0            Reset Value: 0000 0000 (00h)
fINPUT / 2           4 MHz        0    0    1
fINPUT / 4           2 MHz        0    1    0            7                                          0
fINPUT / 8           1 MHz        0    1    1
fINPUT / 16         500 KHz        1    0    0            AR7 AR6 AR5 AR4 AR3 AR2 AR1 AR0
fINPUT / 32         250 KHz        1    0    1
fINPUT / 64         125 KHz        1    1    0
fINPUT / 128        62.5 KHz       1    1    1

Bit 3 = TCE Timer Counter Enable                          Bit 7:0 = AR[7:0] Counter Auto-Reload Data
This bit is set and cleared by software. It puts the
timer in the lowest power consumption mode.               These bits are set and cleared by software. They
0: Counter stopped (prescaler and counter frozen).        are used to hold the auto-reload value which is au-
1: Counter running.                                       tomatically loaded in the counter when an overflow
                                                          occurs. At the same time, the PWM output levels
Bit 2 = FCRL Force Counter Re-Load                        are changed according to the corresponding OPx
This bit is write-only and any attempt to read it will    bit in the PWMCR register.
yield a logical zero. When set, it causes the contents
of ARTARR register to be loaded into the counter,         This register has two PWM management func-
and the content of the prescaler register to be           tions:
cleared in order to initialize the timer before starting
to count.                                                    Adjusting the PWM frequency
                                                             Setting the PWM duty cycle resolution
Bit 1 = OIE Overflow Interrupt Enable
This bit is set and cleared by software. It allows to     PWM Frequency vs. Resolution:
enable/disable the interrupt which is generated
when the OVF bit is set.                                   ARTARR       Resolution       fPWM
0: Overflow Interrupt disable.                               value
1: Overflow Interrupt enable.                                               8-bit   Min         Max
                                                                0          > 7-bit
Bit 0 = OVFOverflow Flag                                   [ 0..127 ]      > 6-bit  ~0.244-KHz  31.25-KHz
This bit is set by hardware and cleared by software       [ 128..191 ]     > 5-bit  ~0.244-KHz  62.5-KHz
reading the ARTCSR register. It indicates the tran-       [ 192..223 ]     > 4-bit  ~0.488-KHz   125-KHz
sition of the counter from FFh to the ARTARR val-         [ 224..239 ]              ~0.977-KHz   250-KHz
ue.                                                                                 ~1.953-KHz   500-KHz

                                                                                                71/262
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PWM AUTO-RELOAD TIMER (Cont'd)                     DUTY CYCLE REGISTERS (PWMDCRx)
                                                   Read /Write
PWM CONTROL REGISTER (PWMCR)                       Reset Value: 0000 0000 (00h)
Read /Write
Reset Value: 0000 0000 (00h)

7                                0                 7                               0

OE3 OE2 OE1 OE0 OP3 OP2 OP1 OP0                    DC7 DC6 DC5 DC4 DC3 DC2 DC1 DC0

Bit 7:4 = OE[3:0] PWM Output Enable                Bit 7:0 = DC[7:0] Duty Cycle Data
These bits are set and cleared by software. They
enable or disable the PWM output channels inde-    These bits are set and cleared by software.
pendently acting on the corresponding I/O pin.
0: PWM output disabled.                            A PWMDCRx register is associated with the OCRx
1: PWM output enabled.                             register of each PWM channel to determine the
                                                   second edge location of the PWM signal (the first
Bit 3:0 = OP[3:0] PWM Output Polarity              edge location is common to all channels and given
These bits are set and cleared by software. They   by the ARTARR register). These PWMDCR regis-
independently select the polarity of the four PWM  ters allow the duty cycle to be set independently
output signals.                                    for each PWM channel.

         PWMx output level

Counter <= OCRx  Counter > OCRx  OPx
           1               0
           0               1       0
                                   1

Note: When an OPx bit is modified, the PWMx out-
put signal polarity is immediately reversed.

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PWM AUTO-RELOAD TIMER (Cont'd)                         INPUT CAPTURE REGISTERS (ARTICRx)
                                                       Read only
INPUT CAPTURE                                          Reset Value: 0000 0000 (00h)
CONTROL / STATUS REGISTER (ARTICCSR)
Read /Write
Reset Value: 0000 0000 (00h)

                                                       7                                  0

7  0

                                                       IC7 IC6 IC5 IC4 IC3 IC2 IC1 IC0

0  0 CS2 CS1 CIE2 CIE1 CF2 CF1

Bit 7:6 = Reserved, always read as 0.                  Bit 7:0 = IC[7:0] Input Capture Data

Bit 5:4 = CS[2:1] Capture Sensitivity                  These read only bits are set and cleared by hard-
These bits are set and cleared by software. They       ware. An ARTICRx register contains the 8-bit
determine the trigger event polarity on the corre-     auto-reload counter value transferred by the input
sponding input capture channel.                        capture channel x event.
0: Falling edge triggers capture on channel x.
1: Rising edge triggers capture on channel x.

Bit 3:2 = CIE[2:1] Capture Interrupt Enable
These bits are set and cleared by software. They
enable or disable the Input capture channel inter-
rupts independently.
0: Input capture channel x interrupt disabled.
1: Input capture channel x interrupt enabled.

Bit 1:0 = CF[2:1] Capture Flag
These bits are set by hardware and cleared by
software reading the corresponding ARTICRx reg-
ister. Each CFx bit indicates that an input capture x
has occurred.
0: No input capture on channel x.
1: An input capture has occured on channel x.

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PWM AUTO-RELOAD TIMER (Cont'd)
Table 16. PWM Auto-Reload Timer Register Map and Reset Values

Address  Register        7    6    5    4    3                    2    1    0
(Hex.)    Label
                      DC7   DC6  DC5  DC4  DC3                  DC2  DC1  DC0
0031h    PWMDCR3         0    0    0    0    0                    0    0    0
0032h    Reset Value
0033h                 DC7   DC6  DC5  DC4  DC3                  DC2  DC1  DC0
0034h    PWMDCR2         0    0    0    0    0                    0    0    0
0035h    Reset Value
0036h                 DC7   DC6  DC5  DC4  DC3                  DC2  DC1  DC0
0037h    PWMDCR1         0    0    0    0    0                    0    0    0
0038h    Reset Value
0039h                 DC7   DC6  DC5  DC4  DC3                  DC2  DC1  DC0
003Ah    PWMDCR0         0    0    0    0    0                    0    0    0
003Bh    Reset Value
                      OE3   OE2  OE1  OE0  OP3                 OP2   OP1  OP0
         PWMCR           0    0    0    0    0                    0    0    0
         Reset Value
                      EXCL  CC2  CC1  CC0  TCE                 FCRL  RIE  OVF
         ARTCSR          0    0    0    0    0                    0    0    0
         Reset Value
                       CA7  CA6  CA5  CA4  CA3                  CA2  CA1  CA0
         ARTCAR          0    0    0    0    0                    0    0    0
         Reset Value
                       AR7  AR6  AR5  AR4  AR3                  AR2  AR1  AR0
         ARTARR          0    0    0    0    0                    0    0    0
         Reset Value
                         0    0  CE2  CE1  CS2                  CS1  CF2  CF1
         ARTICCSR                  0    0    0                    0    0    0
         Reset Value   IC7  IC6
                         0    0  IC5  IC4  IC3                  IC2  IC1  IC0
         ARTICR1                   0    0    0                    0    0    0
         Reset Value   IC7  IC6
                         0    0  IC5  IC4  IC3                  IC2  IC1  IC0
         ARTICR2                   0    0    0                    0    0    0
         Reset Value

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10.4 16-BIT TIMER                                     When reading an input signal on a non-bonded
                                                      pin, the value will always be `1'.
10.4.1 Introduction
                                                      10.4.3 Functional Description
The timer consists of a 16-bit free-running counter
driven by a programmable prescaler.                   10.4.3.1 Counter

It may be used for a variety of purposes, including   The main block of the Programmable Timer is a
pulse length measurement of up to two input sig-      16-bit free running upcounter and its associated
nals (input capture) or generation of up to two out-  16-bit registers. The 16-bit registers are made up
put waveforms (output compare and PWM).               of two 8-bit registers called high & low.

Pulse lengths and waveform periods can be mod-        Counter Register (CR):
ulated from a few microseconds to several milli-
seconds using the timer prescaler and the CPU             Counter High Register (CHR) is the most sig-
clock prescaler.                                           nificant byte (MS Byte).

Some ST7 devices have two on-chip 16-bit timers.          Counter Low Register (CLR) is the least sig-
They are completely independent, and do not                nificant byte (LS Byte).
share any resources. They are synchronized after
a MCU reset as long as the timer clock frequen-       Alternate Counter Register (ACR)
cies are not modified.
                                                          Alternate Counter High Register (ACHR) is the
This description covers one or two 16-bit timers. In       most significant byte (MS Byte).
ST7 devices with two timers, register names are
prefixed with TA (Timer A) or TB (Timer B).               Alternate Counter Low Register (ACLR) is the
                                                           least significant byte (LS Byte).
10.4.2 Main Features
s Programmable prescaler: fCPU divided by 2, 4 or 8.  These two read-only 16-bit registers contain the
s Overflow status flag and maskable interrupt         same value but with the difference that reading the
s External clock input (must be at least 4 times      ACLR register does not clear the TOF bit (Timer
                                                      overflow flag), located in the Status register, (SR),
   slower than the CPU clock speed) with the choice   (see note at the end of paragraph titled 16-bit read
   of active edge                                     sequence).
s 1 or 2 Output Compare functions each with:
                                                      Writing in the CLR register or ACLR register resets
    2 dedicated 16-bit registers                     the free running counter to the FFFCh value.
                                                      Both counters have a reset value of FFFCh (this is
    2 dedicated programmable signals                 the only value which is reloaded in the 16-bit tim-
                                                      er). The reset value of both counters is also
    2 dedicated status flags                         FFFCh in One Pulse mode and PWM mode.

    1 dedicated maskable interrupt                   The timer clock depends on the clock control bits
s 1 or 2 Input Capture functions each with:           of the CR2 register, as illustrated in Table 17 Clock
                                                      Control Bits. The value in the counter register re-
    2 dedicated 16-bit registers                     peats every 131072, 262144 or 524288 CPU clock
                                                      cycles depending on the CC[1:0] bits.
    2 dedicated active edge selection signals        The timer frequency can be fCPU/2, fCPU/4, fCPU/8
                                                      or an external frequency.
    2 dedicated status flags

    1 dedicated maskable interrupt
s Pulse width modulation mode (PWM)

s One pulse mode
s Reduced Power Mode
s 5 alternate functions on I/O ports (ICAP1, ICAP2,

   OCMP1, OCMP2, EXTCLK)*

The Block Diagram is shown in Figure 48.

*Note: Some timer pins may not be available (not
bonded) in some ST7 devices. Refer to the device
pin out description.

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16-BIT TIMER (Cont'd)
Figure 48. Timer Block Diagram

         fCPU                                             ST7 INTERNAL BUS
                                                    MCU-PERIPHERAL INTERFACE

                 8 high                      8 low  88         88        88           88
               EXEDG                    8-bit
                                        buffer      high
                                                            low
                                             16                         high
                                                                                low
                                                                                            high
                                                                                                     low
                                                                                                                 high
                                                                                                                         low

              1/2          COUNTER                   OUTPUT    OUTPUT      INPUT     INPUT
              1/4         REGISTER                  COMPARE    COMPARE   CAPTURE   CAPTURE
              1/8                                   REGISTER   REGISTER  REGISTER  REGISTER
                         ALTERNATE
         CC[1:0]          COUNTER                          1          2        1         2
                          REGISTER
EXTCLK                                                                        16      16
   pin                                  16

                                                    TIMER INTERNAL BUS
                                                          16 16

                   OVERFLOW             OUTPUT COMPARE                   EDGE DETECT                                          ICAP1
                     DETECT                    CIRCUIT                      CIRCUIT1                                           pin
                     CIRCUIT
                                                           6             EDGE DETECT                                          ICAP2
                                                                            CIRCUIT2                                           pin

         ICF1 OCF1 TOF ICF2 OCF2 TIMD 0 0                                     LATCH1                                          OCMP1
                               (Control/Status Register)                      LATCH2                                            pin
                                                          CSR
                                                                                                                              OCMP2
                                                                                                                                pin

         ICIE OCIE TOIE FOLV2 FOLV1OLVL2 IEDG1 OLVL1           OC1E OC2E OPM PWM CC1 CC0 IEDG2 EXEDG

                                     (Control Register 1) CR1                                     (Control Register 2) CR2

                            (See note)              Note: If IC, OC and TO interrupt requests have separate vectors
            TIMER INTERRUPT                         then the last OR is not present (See device Interrupt Vector Table)

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16-BIT TIMER (Cont'd)                                   Clearing the overflow interrupt request is done in
                                                        two steps:
16-bit read sequence: (from either the Counter
Register or the Alternate Counter Register).            1. Reading the SR register while the TOF bit is set.
                                                        2. An access (read or write) to the CLR register.
Beginning of the sequence
                                                        Notes: The TOF bit is not cleared by accesses to
At t0  Read                LS Byte                      ACLR register. The advantage of accessing the
       MS Byte             is buffered                  ACLR register rather than the CLR register is that
                                                        it allows simultaneous use of the overflow function
          Other                                         and reading the free running counter at random
       instructions                                     times (for example, to measure elapsed time) with-
                                                        out the risk of clearing the TOF bit erroneously.
              Read         Returns the buffered
At t0 +t LS Byte           LS Byte value at t0          The timer is not affected by WAIT mode.

Sequence completed                                      In HALT mode, the counter stops counting until the
                                                        mode is exited. Counting then resumes from the
The user must read the MS Byte first, then the LS       previous count (MCU awakened by an interrupt) or
Byte value is buffered automatically.                   from the reset count (MCU awakened by a Reset).

This buffered value remains unchanged until the         10.4.3.2 External Clock
16-bit read sequence is completed, even if the
user reads the MS Byte several times.                   The external clock (where available) is selected if
                                                        CC0=1 and CC1=1 in the CR2 register.
After a complete reading sequence, if only the
CLR register or ACLR register are read, they re-        The status of the EXEDG bit in the CR2 register
turn the LS Byte of the count value at the time of      determines the type of level transition on the exter-
the read.                                               nal clock pin EXTCLK that will trigger the free run-
                                                        ning counter.
Whatever the timer mode used (input capture, out-
put compare, one pulse mode or PWM mode) an             The counter is synchronized with the falling edge
overflow occurs when the counter rolls over from        of the internal CPU clock.
FFFFh to 0000h then:
                                                        A minimum of four falling edges of the CPU clock
The TOF bit of the SR register is set.                must occur between two consecutive active edges
                                                        of the external clock; thus the external clock fre-
A timer interrupt is generated if:                    quency must be less than a quarter of the CPU
                                                        clock frequency.
    TOIE bit of the CR1 register is set and

    I bit of the CC register is cleared.

If one of these conditions is false, the interrupt re-
mains pending to be issued as soon as they are
both true.

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16-BIT TIMER (Cont'd)
Figure 49. Counter Timing Diagram, internal clock divided by 2

                                   CPU CLOCK        FFFD FFFE FFFF 0000 0001 0002 0003
                           INTERNAL RESET

                                TIMER CLOCK
                      COUNTER REGISTER
        TIMER OVERFLOW FLAG (TOF)

Figure 50. Counter Timing Diagram, internal clock divided by 4

                                    CPU CLOCK                   0000  0001
                           INTERNAL RESET

                                TIMER CLOCK
                      COUNTER REGISTER FFFC FFFD
        TIMER OVERFLOW FLAG (TOF)

Figure 51. Counter Timing Diagram, internal clock divided by 8

         CPU CLOCK

              INTERNAL RESET                  FFFC  FFFD              0000
                   TIMER CLOCK

         COUNTER REGISTER

   TIMER OVERFLOW FLAG (TOF)

Note: The MCU is in reset state when the internal reset signal is high, when it is low the MCU is running.

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16-BIT TIMER (Cont'd)                                    When an input capture occurs:

10.4.3.3 Input Capture                                    ICFi bit is set.

In this section, the index, i, may be 1 or 2 because      The ICiR register contains the value of the free
there are 2 input capture functions in the 16-bit          running counter on the active transition on the
timer.                                                     ICAPi pin (see Figure 53).

The two 16-bit input capture registers (IC1R and          A timer interrupt is generated if the ICIE bit is set
IC2R) are used to latch the value of the free run-         and the I bit is cleared in the CC register. Other-
ning counter after a transition is detected on the         wise, the interrupt remains pending until both
ICAPi pin (see figure 5).                                  conditions become true.

      MS Byte  LS Byte                                   Clearing the Input Capture interrupt request (i.e.
                ICiLR                                    clearing the ICFi bit) is done in two steps:
ICiR  ICiHR
                                                         1. Reading the SR register while the ICFi bit is set.
ICiR register is a read-only register.
                                                         2. An access (read or write) to the ICiLR register.
The active transition is software programmable
through the IEDGi bit of Control Registers (CRi).        Notes:

Timing resolution is one count of the free running       1. After reading the ICiHR register, transfer of
                                                            input capture data is inhibited and ICFi will
counter: (fCPU/CC[1:0]).                                    never be set until the ICiLR register is also
                                                            read.
Procedure:
                                                         2. The ICiR register contains the free running
To use the input capture function select the follow-        counter value which corresponds to the most
ing in the CR2 register:                                    recent input capture.

Select the timer clock (CC[1:0]) (see Table 17         3. The 2 input capture functions can be used
  Clock Control Bits).                                      together even if the timer also uses the 2 output
                                                            compare functions.
Select the edge of the active transition on the
  ICAP2 pin with the IEDG2 bit (the ICAP2 pin            4. In One pulse Mode and PWM mode only Input
  must be configured as floating input or input with        Capture 2 can be used.
  pull-up without interrupt if this configuration is
  available).                                            5. The alternate inputs (ICAP1 & ICAP2) are
                                                            always directly connected to the timer. So any
And select the following in the CR1 register:               transitions on these pins activates the input
                                                            capture function.
Set the ICIE bit to generate an interrupt after an        Moreover if one of the ICAPi pins is configured
  input capture coming from either the ICAP1 pin            as an input and the second one as an output,
  or the ICAP2 pin                                          an interrupt can be generated if the user tog-
                                                            gles the output pin and if the ICIE bit is set.
Select the edge of the active transition on the           This can be avoided if the input capture func-
  ICAP1 pin with the IEDG1 bit (the ICAP1pin must           tion i is disabled by reading the ICiHR (see note
  be configured as floating input or input with pull-       1).
  up without interrupt if this configuration is availa-
  ble).                                                  6. The TOF bit can be used with interrupt genera-
                                                            tion in order to measure events that go beyond
                                                            the timer range (FFFFh).

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16-BIT TIMER (Cont'd)
Figure 52. Input Capture Block Diagram

ICAP1                                                      (Control Register 1) CR1
  pin

        EDGE DETECT EDGE DETECT                      ICIE                          IEDG1

ICAP2   CIRCUIT2             CIRCUIT1

pin                                                              (Status Register) SR

        IC2R Register        IC1R Register           ICF1  ICF2  0                 0      0

        16-BIT                                             (Control Register 2) CR2

            16-BIT FREE RUNNING                              CC1 CC0 IEDG2
                        COUNTER

Figure 53. Input Capture Timing Diagram

          TIMER CLOCK  FF01                 FF02           FF03
COUNTER REGISTER                                                             FF03

           ICAPi PIN
        ICAPi FLAG

        ICAPi REGISTER

          Note: The rising edge is the active edge.

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16-BIT TIMER (Cont'd)                                  The OCMPi pin takes OLVLi bit value (OCMPi
                                                        pin latch is forced low during reset).
10.4.3.4 Output Compare
                                                       A timer interrupt is generated if the OCIE bit is
In this section, the index, i, may be 1 or 2 because    set in the CR1 register and the I bit is cleared in
there are 2 output compare functions in the 16-bit      the CC register (CC).
timer.
                                                      The OCiR register value required for a specific tim-
This function can be used to control an output        ing application can be calculated using the follow-
waveform or indicate when a period of time has        ing formula:
elapsed.
                                                               OCiR =  t * fCPU
When a match is found between the Output Com-
pare register and the free running counter, the out-                   PRESC
put compare function:
                                                      Where:
    Assigns pins with a programmable value if the
     OCiE bit is set                                  t       = Output compare period (in seconds)

    Sets a flag in the status register               fCPU = CPU clock frequency (in hertz)

    Generates an interrupt if enabled                PRESC = Timer prescaler factor (2, 4 or 8 de-
                                                                    pending on CC[1:0] bits, see Table 17
Two 16-bit registers Output Compare Register 1                      Clock Control Bits)
(OC1R) and Output Compare Register 2 (OC2R)
contain the value to be compared to the counter
register each timer clock cycle.

OCiR  MS Byte  LS Byte
       OCiHR   OCiLR

These registers are readable and writable and are     If the timer clock is an external clock, the formula
not affected by the timer hardware. A reset event     is:
changes the OCiR value to 8000h.
                                                               OCiR = t * fEXT
Timing resolution is one count of the free running
                                                      Where:
counter: (fCPU/CC[1:0]).
                                                      t       = Output compare period (in seconds)

Procedure:                                            fEXT = External timer clock frequency (in hertz)

To use the output compare function, select the fol-   Clearing the output compare interrupt request (i.e.
lowing in the CR2 register:                           clearing the OCFi bit) is done by:

Set the OCiE bit if an output is needed then the    1. Reading the SR register while the OCFi bit is
  OCMPi pin is dedicated to the output compare i         set.
  signal.
                                                      2. An access (read or write) to the OCiLR register.
Select the timer clock (CC[1:0]) (see Table 17
  Clock Control Bits).                                The following procedure is recommended to pre-
                                                      vent the OCFi bit from being set between the time
And select the following in the CR1 register:         it is read and the write to the OCiR register:

Select the OLVLi bit to applied to the OCMPi pins    Write to the OCiHR register (further compares
  after the match occurs.                               are inhibited).

Set the OCIE bit to generate an interrupt if it is   Read the SR register (first step of the clearance
  needed.                                               of the OCFi bit, which may be already set).

When a match is found between OCRi register            Write to the OCiLR register (enables the output
and CR register:                                        compare function and clears the OCFi bit).

OCFi bit is set.

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16-BIT TIMER (Cont'd)                                Forced Compare Output capability

Notes:                                               When the FOLVi bit is set by software, the OLVLi
                                                     bit is copied to the OCMPi pin. The OLVi bit has to
1. After a processor write cycle to the OCiHR reg-   be toggled in order to toggle the OCMPi pin when
   ister, the output compare function is inhibited   it is enabled (OCiE bit=1). The OCFi bit is then not
   until the OCiLR register is also written.         set by hardware, and thus no interrupt request is
                                                     generated.
2. If the OCiE bit is not set, the OCMPi pin is a
   general I/O port and the OLVLi bit will not       The FOLVLi bits have no effect in both one pulse
   appear when a match is found but an interrupt     mode and PWM mode.
   could be generated if the OCIE bit is set.

3. When the timer clock is fCPU/2, OCFi and
   OCMPi are set while the counter value equals
   the OCiR register value (see Figure 55 on page
   83). This behaviour is the same in OPM or
   PWM mode.
   When the timer clock is fCPU/4, fCPU/8 or in
   external clock mode, OCFi and OCMPi are set
   while the counter value equals the OCiR regis-
   ter value plus 1 (see Figure 56 on page 83).

4. The output compare functions can be used both
   for generating external events on the OCMPi
   pins even if the input capture mode is also
   used.

5. The value in the 16-bit OCiR register and the
   OLVi bit should be changed after each suc-
   cessful comparison in order to control an output
   waveform or establish a new elapsed timeout.

Figure 54. Output Compare Block Diagram

16 BIT FREE RUNNING     OC1E OC2E                        CC1 CC0
            COUNTER             OCIE
                                                     (Control Register 2) CR2
   16-bit

                                                     (Control Register 1) CR1

OUTPUT COMPARE                        FOLV2 FOLV1 OLVL2         OLVL1          Latch  OCMP1
       CIRCUIT                                                                   1       Pin

16-bit   16-bit                                                                Latch  OCMP2
                                                                                  2      Pin
OC1R Register

                        OCF1                         OCF2 0  0  0

         OC2R Register

                                                     (Status Register) SR

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16-BIT TIMER (Cont'd)
Figure 55. Output Compare Timing Diagram, fTIMER =fCPU/2

INTERNAL CPU CLOCK

TIMER CLOCK

COUNTER REGISTER 2ECF 2ED0 2ED1 2ED2 2ED3 2ED4

OUTPUT COMPARE REGISTER i (OCRi)                          2ED3

OUTPUT COMPARE FLAG i (OCFi)

OCMPi PIN (OLVLi=1)

Figure 56. Output Compare Timing Diagram, fTIMER =fCPU/4

INTERNAL CPU CLOCK

TIMER CLOCK

COUNTER REGISTER 2ECF 2ED0 2ED1 2ED2 2ED3 2ED4

OUTPUT COMPARE REGISTER i (OCRi)                          2ED3

COMPARE REGISTER i LATCH

OUTPUT COMPARE FLAG i (OCFi)

OCMPi PIN (OLVLi=1)

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16-BIT TIMER (Cont'd)                                 Clearing the Input Capture interrupt request (i.e.
                                                      clearing the ICFi bit) is done in two steps:
10.4.3.5 One Pulse Mode
                                                      1. Reading the SR register while the ICFi bit is set.
One Pulse mode enables the generation of a
pulse when an external event occurs. This mode is     2. An access (read or write) to the ICiLR register.
selected via the OPM bit in the CR2 register.
                                                      The OC1R register value required for a specific
The one pulse mode uses the Input Capture1            timing application can be calculated using the fol-
function and the Output Compare1 function.            lowing formula:

Procedure:                                                       OCiR Value = t * fCPU - 5

To use one pulse mode:                                                                        PRESC

1. Load the OC1R register with the value corre-       Where:
   sponding to the length of the pulse (see the for-
   mula in the opposite column).                      t       = Pulse period (in seconds)

2. Select the following in the CR1 register:          fCPU = CPU clock frequency (in hertz)

    Using the OLVL1 bit, select the level to be ap-  PRESC = Timer prescaler factor (2, 4 or 8 depend-
     plied to the OCMP1 pin after the pulse.                        ing on the CC[1:0] bits, see Table 17
                                                                    Clock Control Bits)
    Using the OLVL2 bit, select the level to be ap-
     plied to the OCMP1 pin during the pulse.         If the timer clock is an external clock the formula is:

    Select the edge of the active transition on the          OCiR = t * fEXT -5
     ICAP1 pin with the IEDG1 bit (the ICAP1 pin
     must be configured as floating input).           Where:

3. Select the following in the CR2 register:          t       = Pulse period (in seconds)

    Set the OC1E bit, the OCMP1 pin is then ded-     fEXT = External timer clock frequency (in hertz)
     icated to the Output Compare 1 function.
                                                      When the value of the counter is equal to the value
    Set the OPM bit.                                 of the contents of the OC1R register, the OLVL1
                                                      bit is output on the OCMP1 pin, (See Figure 57).
    Select the timer clock CC[1:0] (see Table 17
     Clock Control Bits).

                      One pulse mode cycle            Notes:

            When       ICR1 = Counter                 1. The OCF1 bit cannot be set by hardware in one
        event occurs  OCMP1 = OLVL2                      pulse mode but the OCF2 bit can generate an
                                                         Output Compare interrupt.
         on ICAP1      Counter is reset
                           to FFFCh                   2. When the Pulse Width Modulation (PWM) and
                                                         One Pulse Mode (OPM) bits are both set, the
                        ICF1 bit is set                  PWM mode is the only active one.

        When          OCMP1 = OLVL1                   3. If OLVL1=OLVL2 a continuous signal will be
        Counter                                          seen on the OCMP1 pin.
        = OC1R
                                                      4. The ICAP1 pin can not be used to perform input
Then, on a valid event on the ICAP1 pin, the coun-       capture. The ICAP2 pin can be used to perform
ter is initialized to FFFCh and OLVL2 bit is loaded      input capture (ICF2 can be set and IC2R can be
on the OCMP1 pin, the ICF1 bit is set and the val-       loaded) but the user must take care that the
ue FFFDh is loaded in the IC1R register.                 counter is reset each time a valid edge occurs
                                                         on the ICAP1 pin and ICF1 can also generates
Because the ICF1 bit is set when an active edge          interrupt if ICIE is set.
occurs, an interrupt can be generated if the ICIE
bit is set.                                           5. When one pulse mode is used OC1R is dedi-
                                                         cated to this mode. Nevertheless OC2R and
                                                         OCF2 can be used to indicate a period of time
                                                         has been elapsed but cannot generate an out-
                                                         put waveform because the level OLVL2 is dedi-
                                                         cated to the one pulse mode.

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16-BIT TIMER (Cont'd)
Figure 57. One Pulse Mode Timing Example

       IC1R                               01F8                                2ED3
COUNTER 01F8 FFFC FFFD FFFE                                                  FFFC FFFD
                                                   2ED0 2ED1 2ED2
      ICAP1                                                            2ED3

OCMP1                OLVL2                                  OLVL1            OLVL2

                                             compare1

Note: IEDG1=1, OC1R=2ED0h, OLVL1=0, OLVL2=1

Figure 58. Pulse Width Modulation Mode Timing Example with 2 Output Compare Functions

COUNTER 34E2 FFFC FFFD FFFE                  2ED0 2ED1 2ED2                  34E2 FFFC

OCMP1                OLVL2                                 OLVL1                       OLVL2

           compare2                       compare1                           compare2

Note: OC1R=2ED0h, OC2R=34E2, OLVL1=0, OLVL2= 1

Note: On timers with only 1 Output Compare register, a fixed frequency PWM signal can be generated us-
ing the output compare and the counter overflow to define the pulse length.

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ST72561

16-BIT TIMER (Cont'd)                                    If OLVL1=1 and OLVL2=0 the length of the posi-
                                                         tive pulse is the difference between the OC2R and
10.4.3.6 Pulse Width Modulation Mode                     OC1R registers.

Pulse Width Modulation (PWM) mode enables the            If OLVL1=OLVL2 a continuous signal will be seen
generation of a signal with a frequency and pulse        on the OCMP1 pin.
length determined by the value of the OC1R and
OC2R registers.                                          The OCiR register value required for a specific tim-
                                                         ing application can be calculated using the follow-
Pulse Width Modulation mode uses the complete            ing formula:
Output Compare 1 function plus the OC2R regis-
ter, and so this functionality can not be used when              OCiR Value = t * fCPU - 5
PWM mode is activated.
                                                                                           PRESC
In PWM mode, double buffering is implemented on
the output compare registers. Any new values writ-       Where:
ten in the OC1R and OC2R registers are taken
into account only at the end of the PWM period           t       = Signal or pulse period (in seconds)
(OC2) to avoid spikes on the PWM output pin
(OCMP1).                                                 fCPU = CPU clock frequency (in hertz)

Procedure                                                PRESC = Timer prescaler factor (2, 4 or 8 depend-
                                                                       ing on CC[1:0] bits, see Table 17 Clock
To use pulse width modulation mode:                                    Control Bits)

1. Load the OC2R register with the value corre-          If the timer clock is an external clock the formula is:
   sponding to the period of the signal using the
   formula in the opposite column.                               OCiR = t * fEXT -5

2. Load the OC1R register with the value corre-          Where:
   sponding to the period of the pulse if (OLVL1=0
   and OLVL2=1) using the formula in the oppo-           t       = Signal or pulse period (in seconds)
   site column.
                                                         fEXT = External timer clock frequency (in hertz)
3. Select the following in the CR1 register:
                                                         The Output Compare 2 event causes the counter
    Using the OLVL1 bit, select the level to be ap-     to be initialized to FFFCh (See Figure 58)
     plied to the OCMP1 pin after a successful
     comparison with the OC1R register.                  Notes:

    Using the OLVL2 bit, select the level to be ap-     1. After a write instruction to the OCiHR register,
     plied to the OCMP1 pin after a successful              the output compare function is inhibited until the
     comparison with the OC2R register.                     OCiLR register is also written.

4. Select the following in the CR2 register:             2. The OCF1 and OCF2 bits cannot be set by
                                                            hardware in PWM mode therefore the Output
    Set OC1E bit: the OCMP1 pin is then dedicat-           Compare interrupt is inhibited.
     ed to the output compare 1 function.
                                                         3. The ICF1 bit is set by hardware when the coun-
    Set the PWM bit.                                       ter reaches the OC2R value and can produce a
                                                            timer interrupt if the ICIE bit is set and the I bit is
    Select the timer clock (CC[1:0]) (see Table 17         cleared.
     Clock Control Bits).
                                                         4. In PWM mode the ICAP1 pin can not be used
                           Pulse Width Modulation cycle     to perform input capture because it is discon-
                                                            nected to the timer. The ICAP2 pin can be used
        When     OCMP1 = OLVL1                              to perform input capture (ICF2 can be set and
        Counter                                             IC2R can be loaded) but the user must take
        = OC1R                                              care that the counter is reset each period and
                                                            ICF1 can also generates interrupt if ICIE is set.
        When     OCMP1 = OLVL2
        Counter                                          5. When the Pulse Width Modulation (PWM) and
        = OC2R    Counter is reset                          One Pulse Mode (OPM) bits are both set, the
                      to FFFCh                              PWM mode is the only active one.

                   ICF1 bit is set

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16-BIT TIMER (Cont'd)
10.4.4 Low Power Modes

  Mode                                                                 Description
WAIT
        No effect on 16-bit Timer.
HALT    Timer interrupts cause the device to exit from WAIT mode.

        16-bit Timer registers are frozen.

        In HALT mode, the counter stops counting until Halt mode is exited. Counting resumes from the previous
        count when the MCU is woken up by an interrupt with "exit from HALT mode" capability or from the counter
        reset value when the MCU is woken up by a RESET.

        If an input capture event occurs on the ICAPi pin, the input capture detection circuitry is armed. Consequent-
        ly, when the MCU is woken up by an interrupt with "exit from HALT mode" capability, the ICFi bit is set, and
        the counter value present when exiting from HALT mode is captured into the ICiR register.

10.4.5 Interrupts                                                Event       Enable   Exit       Exit
                                                                  Flag       Control  from       from
                                           Interrupt Event                            Wait       Halt
                                                                 ICF1           Bit   Yes         No
Input Capture 1 event/Counter reset in PWM mode                 ICF2          ICIE   Yes
Input Capture 2 event                                           OCF1                 Yes         No
Output Compare 1 event (not available in PWM mode)              OCF2         OCIE    Yes         No
Output Compare 2 event (not available in PWM mode)               TOF         TOIE    Yes         No
Timer Overflow event                                                                             No

Note: The 16-bit Timer interrupt events are connected to the same interrupt vector (see Interrupts chap-
ter). These events generate an interrupt if the corresponding Enable Control Bit is set and the interrupt
mask in the CC register is reset (RIM instruction).

10.4.6 Summary of Timer modes

               MODES                                        TIMER RESOURCES

Input Capture (1 and/or 2)   Input Capture 1                Input Capture 2 Output Compare 1 Output Compare 2
Output Compare (1 and/or 2)          Yes
One Pulse Mode                       Yes                    Yes  Yes                        Yes
PWM Mode                              No
                                      No                    Yes  Yes                     Yes
                                                                                      Partially 2)
                                              Not Recommended1)  No
                                                                                          No
                                              Not Recommended3)  No

1) See note 4 in Section 10.4.3.5 "One Pulse Mode"
2) See note 5 in Section 10.4.3.5 "One Pulse Mode"
3) See note 4 in Section 10.4.3.6 "Pulse Width Modulation Mode"

                                                                                                 87/262
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16-BIT TIMER (Cont'd)                                   Bit 4 = FOLV2 Forced Output Compare 2.
                                                        This bit is set and cleared by software.
10.4.7 Register Description                             0: No effect on the OCMP2 pin.
                                                        1: Forces the OLVL2 bit to be copied to the
Each Timer is associated with three control and
status registers, and with six pairs of data registers     OCMP2 pin, if the OC2E bit is set and even if
(16-bit values) relating to the two input captures,        there is no successful comparison.
the two output compares, the counter and the al-
ternate counter.                                        Bit 3 = FOLV1 Forced Output Compare 1.
                                                        This bit is set and cleared by software.
CONTROL REGISTER 1 (CR1)                                0: No effect on the OCMP1 pin.
                                                        1: Forces OLVL1 to be copied to the OCMP1 pin, if
Read/Write
                                                           the OC1E bit is set and even if there is no suc-
Reset Value: 0000 0000 (00h)                               cessful comparison.

7                             0                         Bit 2 = OLVL2 Output Level 2.
                                                        This bit is copied to the OCMP2 pin whenever a
ICIE OCIE TOIE FOLV2 FOLV1 OLVL2 IEDG1 OLVL1            successful comparison occurs with the OC2R reg-
                                                        ister and OCxE is set in the CR2 register. This val-
Bit 7 = ICIE Input Capture Interrupt Enable.            ue is copied to the OCMP1 pin in One Pulse Mode
0: Interrupt is inhibited.                              and Pulse Width Modulation mode.
1: A timer interrupt is generated whenever the
                                                        Bit 1 = IEDG1 Input Edge 1.
   ICF1 or ICF2 bit of the SR register is set.          This bit determines which type of level transition
                                                        on the ICAP1 pin will trigger the capture.
Bit 6 = OCIE Output Compare Interrupt Enable.           0: A falling edge triggers the capture.
0: Interrupt is inhibited.                              1: A rising edge triggers the capture.
1: A timer interrupt is generated whenever the
                                                        Bit 0 = OLVL1 Output Level 1.
   OCF1 or OCF2 bit of the SR register is set.          The OLVL1 bit is copied to the OCMP1 pin when-
                                                        ever a successful comparison occurs with the
Bit 5 = TOIE Timer Overflow Interrupt Enable.           OC1R register and the OC1E bit is set in the CR2
0: Interrupt is inhibited.                              register.
1: A timer interrupt is enabled whenever the TOF

   bit of the SR register is set.

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16-BIT TIMER (Cont'd)                                Bit 4 = PWM Pulse Width Modulation.
CONTROL REGISTER 2 (CR2)                             0: PWM mode is not active.
Read/Write                                           1: PWM mode is active, the OCMP1 pin outputs a
Reset Value: 0000 0000 (00h)
                                                        programmable cyclic signal; the length of the
7                             0                         pulse depends on the value of OC1R register;
                                                        the period depends on the value of OC2R regis-
OC1E OC2E OPM PWM CC1 CC0 IEDG2 EXEDG                   ter.

Bit 7 = OC1E Output Compare 1 Pin Enable.            Bit 3, 2 = CC[1:0] Clock Control.
This bit is used only to output the signal from the  The timer clock mode depends on these bits:
timer on the OCMP1 pin (OLV1 in Output Com-
pare mode, both OLV1 and OLV2 in PWM and             Table 17. Clock Control Bits
one-pulse mode). Whatever the value of the OC1E
bit, the Output Compare 1 function of the timer re-        Timer Clock      CC1    CC0
mains active.                                                                 0      0
0: OCMP1 pin alternate function disabled (I/O pin            fCPU / 4         0      1
                                                             fCPU / 2         1      0
   free for general-purpose I/O).                            fCPU / 8
1: OCMP1 pin alternate function enabled.                                      1      1
                                                     External Clock (where
Bit 6 = OC2E Output Compare 2 Pin Enable.                    available)
This bit is used only to output the signal from the
timer on the OCMP2 pin (OLV2 in Output Com-          Note: If the external clock pin is not available, pro-
pare mode). Whatever the value of the OC2E bit,      gramming the external clock configuration stops
the Output Compare 2 function of the timer re-       the counter.
mains active.
0: OCMP2 pin alternate function disabled (I/O pin    Bit 1 = IEDG2 Input Edge 2.
                                                     This bit determines which type of level transition
   free for general-purpose I/O).                    on the ICAP2 pin will trigger the capture.
1: OCMP2 pin alternate function enabled.             0: A falling edge triggers the capture.
                                                     1: A rising edge triggers the capture.
Bit 5 = OPM One Pulse Mode.
0: One Pulse Mode is not active.                     Bit 0 = EXEDG External Clock Edge.
1: One Pulse Mode is active, the ICAP1 pin can be    This bit determines which type of level transition
                                                     on the external clock pin EXTCLK will trigger the
   used to trigger one pulse on the OCMP1 pin; the   counter register.
   active transition is given by the IEDG1 bit. The  0: A falling edge triggers the counter register.
   length of the generated pulse depends on the      1: A rising edge triggers the counter register.
   contents of the OC1R register.

                                                                                   89/262
ST72561

16-BIT TIMER (Cont'd)

CONTROL/STATUS REGISTER (CSR)                             Note: Reading or writing the ACLR register does
                                                          not clear TOF.
Read/Write (bits 7:3 read only)
                                                          Bit 4 = ICF2 Input Capture Flag 2.
Reset Value: xxxx x0xx (xxh)                              0: No input capture (reset value).
                                                          1: An input capture has occurred on the ICAP2
7                                0
                                                             pin. To clear this bit, first read the SR register,
ICF1 OCF1 TOF ICF2 OCF2 TIMD 0 0                             then read or write the low byte of the IC2R
                                                             (IC2LR) register.
Bit 7 = ICF1 Input Capture Flag 1.
0: No input capture (reset value).                        Bit 3 = OCF2 Output Compare Flag 2.
1: An input capture has occurred on the ICAP1 pin         0: No match (reset value).
                                                          1: The content of the free running counter has
   or the counter has reached the OC2R value in
   PWM mode. To clear this bit, first read the SR            matched the content of the OC2R register. To
   register, then read or write the low byte of the          clear this bit, first read the SR register, then read
   IC1R (IC1LR) register.                                    or write the low byte of the OC2R (OC2LR) reg-
                                                             ister.
Bit 6 = OCF1 Output Compare Flag 1.
0: No match (reset value).                                Bit 2 = TIMD Timer disable.
1: The content of the free running counter has            This bit is set and cleared by software. When set, it
                                                          freezes the timer prescaler and counter and disa-
   matched the content of the OC1R register. To           bled the output functions (OCMP1 and OCMP2
   clear this bit, first read the SR register, then read  pins) to reduce power consumption. Access to the
   or write the low byte of the OC1R (OC1LR) reg-         timer registers is still available, allowing the timer
   ister.                                                 configuration to be changed, or the counter reset,
                                                          while it is disabled.
Bit 5 = TOF Timer Overflow Flag.                          0: Timer enabled
0: No timer overflow (reset value).                       1: Timer prescaler, counter and outputs disabled
1: The free running counter rolled over from FFFFh
                                                          Bits 1:0 = Reserved, must be kept cleared.
   to 0000h. To clear this bit, first read the SR reg-
   ister, then read or write the low byte of the CR
   (CLR) register.

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16-BIT TIMER (Cont'd)                                  OUTPUT COMPARE 1 HIGH REGISTER
                                                       (OC1HR)
INPUT CAPTURE 1 HIGH REGISTER (IC1HR)
                                                       Read/Write
Read Only                                              Reset Value: 1000 0000 (80h)
Reset Value: Undefined
                                                       This is an 8-bit register that contains the high part
This is an 8-bit read only register that contains the  of the value to be compared to the CHR register.
high part of the counter value (transferred by the
input capture 1 event).

7    0                                                 7    0

MSB  LSB                                               MSB  LSB

INPUT CAPTURE 1 LOW REGISTER (IC1LR)                   OUTPUT COMPARE 1 LOW REGISTER
                                                       (OC1LR)
Read Only
Reset Value: Undefined                                 Read/Write
                                                       Reset Value: 0000 0000 (00h)
This is an 8-bit read only register that contains the
low part of the counter value (transferred by the in-  This is an 8-bit register that contains the low part of
put capture 1 event).                                  the value to be compared to the CLR register.

7    0                                                 7    0

MSB  LSB                                               MSB  LSB

                                                            91/262
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16-BIT TIMER (Cont'd)                                    ALTERNATE COUNTER HIGH REGISTER
                                                         (ACHR)
OUTPUT COMPARE 2 HIGH REGISTER
(OC2HR)                                                  Read Only
                                                         Reset Value: 1111 1111 (FFh)
Read/Write
Reset Value: 1000 0000 (80h)                             This is an 8-bit register that contains the high part
                                                         of the counter value.
This is an 8-bit register that contains the high part
of the value to be compared to the CHR register.

7        0                                               7    0

MSB      LSB                                             MSB  LSB

OUTPUT COMPARE 2 LOW REGISTER                            ALTERNATE COUNTER LOW REGISTER
(OC2LR)                                                  (ACLR)

Read/Write                                               Read Only
Reset Value: 0000 0000 (00h)                             Reset Value: 1111 1100 (FCh)

This is an 8-bit register that contains the low part of  This is an 8-bit register that contains the low part of
the value to be compared to the CLR register.            the counter value. A write to this register resets the
                                                         counter. An access to this register after an access
7        0                                               to CSR register does not clear the TOF bit in the
                                                         CSR register.

MSB      LSB

                                                         7    0

COUNTER HIGH REGISTER (CHR)                              MSB  LSB

Read Only                                                INPUT CAPTURE 2 HIGH REGISTER (IC2HR)
Reset Value: 1111 1111 (FFh)
                                                         Read Only
This is an 8-bit register that contains the high part    Reset Value: Undefined
of the counter value.
                                                         This is an 8-bit read only register that contains the
7        0                                               high part of the counter value (transferred by the
                                                         Input Capture 2 event).
MSB      LSB

                                                         7    0

COUNTER LOW REGISTER (CLR)                               MSB  LSB

Read Only                                                INPUT CAPTURE 2 LOW REGISTER (IC2LR)
Reset Value: 1111 1100 (FCh)
                                                         Read Only
This is an 8-bit register that contains the low part of  Reset Value: Undefined
the counter value. A write to this register resets the
counter. An access to this register after accessing      This is an 8-bit read only register that contains the
the CSR register clears the TOF bit.                     low part of the counter value (transferred by the In-
                                                         put Capture 2 event).
7        0

MSB      LSB

                                                         7    0

                                                         MSB  LSB

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16-BIT TIMER (Cont'd)
Table 18. 16-Bit Timer Register Map

Address    Register    7      6        5   4      3      2      1      0
(Hex.)      Name
    51               OC1E   OC2E     OPM    PWM    CC1    CC0   IEDG2  EXEDG
    52   CR2          ICIE  OCIE     TOIE  FOLV2  FOLV1  OLVL2  IEDG1  OLVL1
    53   CR1         ICF1   OCF1     TOF          OCF2    TIMD
    54   CSR         MSB                    ICF2
    55   IC1HR       MSB
    56   IC1LR       MSB                                               LSB
    57   OC1HR       MSB                                               LSB
    58   OC1LR       MSB                                               LSB
    59   CHR         MSB                                               LSB
    5A   CLR         MSB                                               LSB
    5B   ACHR        MSB                                               LSB
    5C   ACLR        MSB                                               LSB
    5D   IC2HR       MSB                                               LSB
    5E   IC2LR       MSB                                               LSB
    5F   OC2HR       MSB                                               LSB
         OC2LR                                                         LSB
                                                                       LSB

                                                                       93/262
ST72561

10.5 8-BIT TIMER (TIM8)                               When reading an input signal on a non-bonded
                                                      pin, the value will always be `1'.
10.5.1 Introduction
                                                      10.5.3 Functional Description
The timer consists of a 8-bit free-running counter
driven by a programmable prescaler.                   10.5.3.1 Counter

It may be used for a variety of purposes, including   The main block of the Programmable Timer is a 8-
pulse length measurement of up to two input sig-      bit free running upcounter and its associated 8-bit
nals (input capture) or generation of up to two out-  registers.
put waveforms (output compare and PWM).
                                                      These two read-only 8-bit registers contain the
Pulse lengths and waveform periods can be mod-        same value but with the difference that reading the
ulated from a few microseconds to several milli-      ACTR register does not clear the TOF bit (Timer
seconds using the timer prescaler and the clock       overflow flag), located in the Status register, (SR).
prescaler.
                                                      Writing in the CTR register or ACTR register re-
10.5.2 Main Features                                  sets the free running counter to the FCh value.
s Programmable prescaler: fCPU divided by 2, 4 , 8    Both counters have a reset value of FCh (this is
                                                      the only value which is reloaded in the 8-bit timer).
   or fOSC2 divided by 8000.                          The reset value of both counters is also FCh in
s Overflow status flag and maskable interrupt         One Pulse mode and PWM mode.
s Output compare functions with
                                                      The timer clock depends on the clock control bits
    2 dedicated 8-bit registers                      of the CR2 register, as shown in Table 19 Clock
                                                      Control Bits. The value in the counter register re-
    2 dedicated programmable signals                 peats every 512, 1024, 2048 or 20480000 fCPU
                                                      clock cycles depending on the CC[1:0] bits.
    2 dedicated status flags                         The timer frequency can be fCPU/2, fCPU/4, fCPU/8
                                                      or fOSC2 /8000.
    1 dedicated maskable interrupt                   For example, if fOSC2/8000 is selected, and
s Input capture functions with                        fOSC2=8 MHz, the timer frequency will be 1 ms.
                                                      Refer to Table 19 on page 108.
    2 dedicated 8-bit registers

    2 dedicated active edge selection signals

    2 dedicated status flags

    1 dedicated maskable interrupt
s Pulse width modulation mode (PWM)
s One pulse mode
s Reduced Power Mode
s 4 alternate functions on I/O ports (ICAP1, ICAP2,

   OCMP1, OCMP2)*

The Block Diagram is shown in Figure 59.

*Note: Some timer pins may not be available (not
bonded) in some ST7 devices. Refer to the device
pin out description.

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8-BIT TIMER (Cont'd)                     ST7 INTERNAL BUS                                   ST72561
Figure 59. Timer Block Diagram     MCU-PERIPHERAL INTERFACE
                                                                                       8
              fCPU

                                8                            8  8         8

fOSC2       1/2    COUNTER          OUTPUT                      OUTPUT      INPUT     INPUT
            1/4   REGISTER         COMPARE                      COMPARE   CAPTURE   CAPTURE
            1/8                    REGISTER                     REGISTER  REGISTER  REGISTER
         1/8000  ALTERNATE
                  COUNTER                 1                            2        1         2
       CC[1:0]    REGISTER
                                                                             8         8
                                8

                                   TIMER INTERNAL BUS
                                         88

       OVERFLOW                 OUTPUT COMPARE                            EDGE DETECT         ICAP1
         DETECT                        CIRCUIT                               CIRCUIT1          pin
         CIRCUIT
                                                   6                      EDGE DETECT         ICAP2
                                                                             CIRCUIT2          pin

       ICF1 OCF1 TOF ICF2 OCF2 TIMD 0 0                                      LATCH1           OCMP1
                             (Control/Status Register)                       LATCH2             pin
                                                        CSR
                                                                                              OCMP2
                                                                                                pin

       ICIE OCIE TOIE FOLV2 FOLV1OLVL2 IEDG1 OLVL1              OC1E OC2E OPM PWM CC1 CC0 IEDG2 0

                                   (Control Register 1) CR1                                        (Control Register 2) CR2

                (See note)         Note: If IC, OC and TO interrupt requests have separate vectors
TIMER INTERRUPT                    then the last OR is not present (See device Interrupt Vector Table)

                                                                                                                  95/262
ST72561

8-BIT TIMER (Cont'd)                                    Notes: The TOF bit is not cleared by accesses to
                                                        ACTR register. The advantage of accessing the
Whatever the timer mode used (input capture, out-       ACTR register rather than the CTR register is that
put compare, one pulse mode or PWM mode) an             it allows simultaneous use of the overflow function
overflow occurs when the counter rolls over from        and reading the free running counter at random
FFh to 00h then:                                        times (for example, to measure elapsed time) with-
                                                        out the risk of clearing the TOF bit erroneously.
The TOF bit of the SR register is set.
                                                        The timer is not affected by WAIT mode.
A timer interrupt is generated if:
                                                        In HALT mode, the counter stops counting until the
    TOIE bit of the CR1 register is set and            mode is exited. Counting then resumes from the
                                                        previous count (MCU awakened by an interrupt) or
    I bit of the CC register is cleared.               from the reset count (MCU awakened by a Reset).

If one of these conditions is false, the interrupt re-
mains pending to be issued as soon as they are
both true.

Clearing the overflow interrupt request is done in
two steps:

1. Reading the SR register while the TOF bit is set.
2. An access (read or write) to the CTR register.

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8-BIT TIMER (Cont'd)
Figure 60. Counter Timing Diagram, internal clock divided by 2

                        fCPU CLOCK       FD FE FF 00 01 02 03

                   INTERNAL RESET
                        TIMER CLOCK

              COUNTER REGISTER
TIMER OVERFLOW FLAG (TOF)

Figure 61. Counter Timing Diagram, internal clock divided by 4

fCPU CLOCK

INTERNAL RESET

TIMER CLOCK

COUNTER REGISTER FC                      FD                     00  01

TIMER OVERFLOW FLAG (TOF)

Figure 62. Counter Timing Diagram, internal clock divided by 8

fCPU CLOCK

INTERNAL RESET

TIMER CLOCK

COUNTER REGISTER                     FC      FD                     00

   TIMER OVERFLOW FLAG (TOF)

Note: The MCU is in reset state when the internal reset signal is high, when it is low the MCU is running.

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ST72561

8-BIT TIMER (Cont'd)                                   When an input capture occurs:

10.5.3.2 Input Capture                                  ICFi bit is set.

In this section, the index, i, may be 1 or 2 because    The ICiR register contains the value of the free
there are 2 input capture functions in the 8-bit tim-    running counter on the active transition on the
er.                                                      ICAPi pin (see Figure 64).

The two 8-bit input capture registers (IC1R and         A timer interrupt is generated if the ICIE bit is set
IC2R) are used to latch the value of the free run-       and the interrrupt mask is cleared in the CC reg-
ning counter after a transition is detected on the       ister. Otherwise, the interrupt remains pending
ICAPi pin (see figure 5).                                until both conditions become true.

ICiR register is a read-only register.                 Clearing the Input Capture interrupt request (i.e.
                                                       clearing the ICFi bit) is done in two steps:
The active transition is software programmable
through the IEDGi bit of Control Registers (CRi).      1. Reading the SR register while the ICFi bit is set.

Timing resolution is one count of the free running     2. An access (read or write) to the ICiR register.
counter (see Table 19 Clock Control Bits).
                                                       Notes:
Procedure:
                                                       6. The ICiR register contains the free running
To use the input capture function select the follow-      counter value which corresponds to the most
ing in the CR2 register:                                  recent input capture.

Select the timer clock (CC[1:0]) (see Table 19       7. The 2 input capture functions can be used
  Clock Control Bits).                                    together even if the timer also uses the 2 output
                                                          compare functions.
Select the edge of the active transition on the
  ICAP2 pin with the IEDG2 bit (the ICAP2 pin          8. Once the ICIE bit is set both input capture fea-
  must be configured as floating input or input with      tures may trigger interrupt requests. If only one
  pull-up without interrupt if this configuration is      is needed in the application, the interrupt rou-
  available).                                             tine software needs to discard the unwanted
                                                          capture interrupt. This can be done by checking
And select the following in the CR1 register:             the ICF1 and ICF2 flags and resetting them
                                                          both.
Set the ICIE bit to generate an interrupt after an
  input capture coming from either the ICAP1 pin       9. In One pulse Mode and PWM mode only Input
  or the ICAP2 pin                                        Capture 2 can be used.

Select the edge of the active transition on the      10.The alternate inputs (ICAP1 & ICAP2) are
  ICAP1 pin with the IEDG1 bit (the ICAP1 pin             always directly connected to the timer. So any
  must be configured as floating input or input with      transitions on these pins activates the input
  pull-up without interrupt if this configuration is      capture function.
  available).                                             Moreover if one of the ICAPi pins is configured
                                                          as an input and the second one as an output,
                                                          an interrupt can be generated if the user tog-
                                                          gles the output pin and if the ICIE bit is set.

                                                       11.The TOF bit can be used with interrupt genera-
                                                          tion in order to measure events that go beyond
                                                          the timer range (FFh).

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8-BIT TIMER (Cont'd)
Figure 63. Input Capture Block Diagram

ICAP1                                                     (Control Register 1) CR1
  pin

       EDGE DETECT EDGE DETECT                      ICIE                        IEDG1

ICAP2  CIRCUIT2           CIRCUIT1

pin                                                             (Status Register) SR

       IC2R Register      IC1R Register             ICF1  ICF2  0               0      0

       8-bit      FREE RUNNING                            (Control Register 2) CR2
           8-bit  COUNTER
                                                            CC1 CC0 IEDG2

Figure 64. Input Capture Timing Diagram

       TIMER CLOCK

COUNTER REGISTER      01                 02               03
                                                                            03
          ICAPi PIN
       ICAPi FLAG

       ICAPi REGISTER

         Note: The rising edge is the active edge.

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8-BIT TIMER (Cont'd)                                  Select the OLVLi bit to applied to the OCMPi pins
                                                        after the match occurs.
10.5.3.3 Output Compare
                                                       Set the OCIE bit to generate an interrupt if it is
In this section, the index, i, may be 1 or 2 because    needed.
there are 2 output compare functions in the 8-bit
timer.                                                When a match is found between OCRi register
                                                      and CR register:
This function can be used to control an output
waveform or indicate when a period of time has         OCFi bit is set.
elapsed.
                                                       The OCMPi pin takes OLVLi bit value (OCMPi
When a match is found between the Output Com-           pin latch is forced low during reset).
pare register and the free running counter, the out-
put compare function:                                  A timer interrupt is generated if the OCIE bit is
                                                        set in the CR1 register and the I bit is cleared in
    Assigns pins with a programmable value if the      the CC register (CC).
     OCiE bit is set
                                                      The OCiR register value required for a specific tim-
    Sets a flag in the status register               ing application can be calculated using the follow-
                                                      ing formula:
    Generates an interrupt if enabled
                                                               OCiR =  t * fCPU
Two 8-bit registers Output Compare Register 1
(OC1R) and Output Compare Register 2 (OC2R)                            PRESC
contain the value to be compared to the counter
register each timer clock cycle.                      Where:

These registers are readable and writable and are     t       = Output compare period (in seconds)
not affected by the timer hardware. A reset event
changes the OCiR value to 00h.                        fCPU = PLL output x2 clock frequency in hertz
                                                                    (or fOSC/2 if PLL is not enabled)
Timing resolution is one count of the free running
counter: (fCPU/CC[1:0]).                              PRESC = Timer prescaler factor (2, 4, 8 or 8000
                                                                    depending on CC[1:0] bits, see Table
Procedure:                                                          19 Clock Control Bits)

To use the output compare function, select the fol-   Clearing the output compare interrupt request (i.e.
lowing in the CR2 register:                           clearing the OCFi bit) is done by:

Set the OCiE bit if an output is needed then the    1. Reading the SR register while the OCFi bit is
  OCMPi pin is dedicated to the output compare i         set.
  signal.
                                                      2. An access (read or write) to the OCiR register.
Select the timer clock (CC[1:0]) (see Table 19
  Clock Control Bits).

And select the following in the CR1 register:

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8-BIT TIMER (Cont'd)                                    cessful comparison in order to control an output
                                                        waveform or establish a new elapsed timeout.
Notes:
                                                     Forced Compare Output capability
1. Once the OCIE bit is set both output compare
   features may trigger interrupt requests. If only  When the FOLVi bit is set by software, the OLVLi
   one is needed in the application, the interrupt   bit is copied to the OCMPi pin. The OLVi bit has to
   routine software needs to discard the unwanted    be toggled in order to toggle the OCMPi pin when
   compare interrupt. This can be done by check-     it is enabled (OCiE bit=1). The OCFi bit is then not
   ing the OCF1 and OCF2 flags and resetting         set by hardware, and thus no interrupt request is
   them both.                                        generated.

2. If the OCiE bit is not set, the OCMPi pin is a    The FOLVLi bits have no effect in both one pulse
   general I/O port and the OLVLi bit will not       mode and PWM mode.
   appear when a match is found but an interrupt
   could be generated if the OCIE bit is set.

3. When the timer clock is fCPU/2, OCFi and
   OCMPi are set while the counter value equals
   the OCiR register value (see Figure 66 on page
   102). This behaviour is the same in OPM or
   PWM mode.
   When the timer clock is fCPU/4, fCPU/8 or fCPU/
   8000, OCFi and OCMPi are set while the coun-
   ter value equals the OCiR register value plus 1
   (see Figure 67 on page 102).

4. The output compare functions can be used both
   for generating external events on the OCMPi
   pins even if the input capture mode is also
   used.

5. The value in the 8-bit OCiR register and the
   OLVi bit should be changed after each suc-

Figure 65. Output Compare Block Diagram

8 BIT FREE RUNNING    OC1E OC2E                          CC1 CC0
            COUNTER           OCIE
                                                     (Control Register 2) CR2
   8-bit

                                                     (Control Register 1) CR1

OUTPUT COMPARE                      FOLV2 FOLV1 OLVL2           OLVL1          Latch  OCMP1
       CIRCUIT                                                                   1       Pin

8-bit  8-bit                                                                   Latch  OCMP2
                                                                                  2      Pin
OC1R Register

                      OCF1                           OCF2 0  0  0

       OC2R Register

                                                     (Status Register) SR

                                                                                      101/262
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8-BIT TIMER (Cont'd)
Figure 66. Output Compare Timing Diagram, fTIMER =fCPU/2

                                           fCPU CLOCK     CF D0  D1 D2    D3 D4
                                                                      D3
                                             TIMER CLOCK
                                  COUNTER REGISTER
         OUTPUT COMPARE REGISTER i (OCRi)
                OUTPUT COMPARE FLAG i (OCFi)
                                   OCMPi PIN (OLVLi=1)

Figure 67. Output Compare Timing Diagram, fTIMER =fCPU/4

                                           fCPU CLOCK     D0 D1 D2 D3 D4
                                                                        D3
                                             TIMER CLOCK
                                  COUNTER REGISTER CF
         OUTPUT COMPARE REGISTER i (OCRi)
                     COMPARE REGISTER i LATCH
                OUTPUT COMPARE FLAG i (OCFi)
                                   OCMPi PIN (OLVLi=1)

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8-BIT TIMER (Cont'd)                                  Clearing the Input Capture interrupt request (i.e.
                                                      clearing the ICFi bit) is done in two steps:
10.5.3.4 One Pulse Mode
                                                      1. Reading the SR register while the ICFi bit is set.
One Pulse mode enables the generation of a
pulse when an external event occurs. This mode is     2. An access (read or write) to the ICiLR register.
selected via the OPM bit in the CR2 register.
                                                      The OC1R register value required for a specific
The one pulse mode uses the Input Capture1            timing application can be calculated using the fol-
function and the Output Compare1 function.            lowing formula:

Procedure:                                                       OCiR Value = t * fCPU - 5

To use one pulse mode:                                                                        PRESC

1. Load the OC1R register with the value corre-       Where:
   sponding to the length of the pulse (see the for-
   mula in the opposite column).                      t       = Pulse period (in seconds)

2. Select the following in the CR1 register:          fCPU = PLL output x2 clock frequency in hertz
                                                                    (or fOSC/2 if PLL is not enabled)
    Using the OLVL1 bit, select the level to be ap-
     plied to the OCMP1 pin after the pulse.          PRESC = Timer prescaler factor (2, 4, 8 or 8000
                                                                    depending on the CC[1:0] bits, see Ta-
    Using the OLVL2 bit, select the level to be ap-                ble 19 Clock Control Bits)
     plied to the OCMP1 pin during the pulse.
                                                      When the value of the counter is equal to the value
    Select the edge of the active transition on the  of the contents of the OC1R register, the OLVL1
     ICAP1 pin with the IEDG1 bit (the ICAP1 pin      bit is output on the OCMP1 pin, (See Figure 68).
     must be configured as floating input).
                                                      Notes:
3. Select the following in the CR2 register:
                                                      1. The OCF1 bit cannot be set by hardware in one
    Set the OC1E bit, the OCMP1 pin is then ded-        pulse mode but the OCF2 bit can generate an
     icated to the Output Compare 1 function.            Output Compare interrupt.

    Set the OPM bit.                                 2. When the Pulse Width Modulation (PWM) and
                                                         One Pulse Mode (OPM) bits are both set, the
    Select the timer clock CC[1:0] (see Table 19        PWM mode is the only active one.
     Clock Control Bits).
                                                      3. If OLVL1=OLVL2 a continuous signal will be
              One pulse mode cycle                       seen on the OCMP1 pin.

    When       ICR1 = Counter                         4. The ICAP1 pin can not be used to perform input
event occurs  OCMP1 = OLVL2                              capture. The ICAP2 pin can be used to perform
                                                         input capture (ICF2 can be set and IC2R can be
on ICAP1      Counter is reset                          loaded) but the user must take care that the
                   to FCh                                counter is reset each time a valid edge occurs
                                                         on the ICAP1 pin and ICF1 can also generates
                ICF1 bit is set                          interrupt if ICIE is set.

When          OCMP1 = OLVL1                           5. When one pulse mode is used OC1R is dedi-
Counter                                                  cated to this mode. Nevertheless OC2R and
= OC1R                                                   OCF2 can be used to indicate a period of time
                                                         has been elapsed but cannot generate an out-
Then, on a valid event on the ICAP1 pin, the coun-       put waveform because the level OLVL2 is dedi-
ter is initialized to FCh and OLVL2 bit is loaded on     cated to the one pulse mode.
the OCMP1 pin, the ICF1 bit is set and the value
FFFDh is loaded in the IC1R register.

Because the ICF1 bit is set when an active edge
occurs, an interrupt can be generated if the ICIE
bit is set.

                                                                                           103/262
ST72561

8-BIT TIMER (Cont'd)
Figure 68. One Pulse Mode Timing Example

                IC1R  F8 FC FD FE         F8                               D3
         COUNTER                                                           FC FD
                                                     D0 D1 D2
                                                                       D3      OLVL2

         ICAP1

         OCMP1                OLVL2                        OLVL1

                                            compare1

Note: IEDG1=1, OC1R=D0h, OLVL1=0, OLVL2=1

Figure 69. Pulse Width Modulation Mode Timing Example

         COUNTER E2   FC FD FE              D0 D1 D2                       E2 FC

         OCMP1                OLVL2                          OLVL1                   OLVL2

                    compare2                compare1                       compare2

Note: OC1R=D0h, OC2R=E2, OLVL1=0, OLVL2= 1

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8-BIT TIMER (Cont'd)                                     If OLVL1=1 and OLVL2=0 the length of the posi-
                                                         tive pulse is the difference between the OC2R and
10.5.3.5 Pulse Width Modulation Mode                     OC1R registers.

Pulse Width Modulation (PWM) mode enables the            If OLVL1=OLVL2 a continuous signal will be seen
generation of a signal with a frequency and pulse        on the OCMP1 pin.
length determined by the value of the OC1R and
OC2R registers.                                          The OCiR register value required for a specific tim-
                                                         ing application can be calculated using the follow-
Pulse Width Modulation mode uses the complete            ing formula:
Output Compare 1 function plus the OC2R regis-
ter, and so this functionality can not be used when              OCiR Value = t * fCPU - 5
PWM mode is activated.
                                                                                           PRESC
In PWM mode, double buffering is implemented on
the output compare registers. Any new values writ-       Where:
ten in the OC1R and OC2R registers are taken
into account only at the end of the PWM period           t       = Signal or pulse period (in seconds)
(OC2) to avoid spikes on the PWM output pin
(OCMP1).                                                 fCPU = PLL output x2 clock frequency in hertz
                                                                       (or fOSC/2 if PLL is not enabled)
Procedure
                                                         PRESC = Timer prescaler factor (2, 4, 8 or 8000
To use pulse width modulation mode:                                    depending on CC[1:0] bits, see Table
                                                                       19 Clock Control Bits)
1. Load the OC2R register with the value corre-
   sponding to the period of the signal using the        The Output Compare 2 event causes the counter
   formula in the opposite column.                       to be initialized to FCh (See Figure 69)

2. Load the OC1R register with the value corre-          Notes:
   sponding to the period of the pulse if (OLVL1=0
   and OLVL2=1) using the formula in the oppo-           1. The OCF1 and OCF2 bits cannot be set by
   site column.                                             hardware in PWM mode therefore the Output
                                                            Compare interrupt is inhibited.
3. Select the following in the CR1 register:
                                                         2. The ICF1 bit is set by hardware when the coun-
    Using the OLVL1 bit, select the level to be ap-        ter reaches the OC2R value and can produce a
     plied to the OCMP1 pin after a successful              timer interrupt if the ICIE bit is set and the I bit is
     comparison with the OC1R register.                     cleared.

    Using the OLVL2 bit, select the level to be ap-     3. In PWM mode the ICAP1 pin can not be used
     plied to the OCMP1 pin after a successful              to perform input capture because it is discon-
     comparison with the OC2R register.                     nected to the timer. The ICAP2 pin can be used
                                                            to perform input capture (ICF2 can be set and
4. Select the following in the CR2 register:                IC2R can be loaded) but the user must take
                                                            care that the counter is reset each period and
    Set OC1E bit: the OCMP1 pin is then dedicat-           ICF1 can also generates interrupt if ICIE is set.
     ed to the output compare 1 function.
                                                         4. When the Pulse Width Modulation (PWM) and
    Set the PWM bit.                                       One Pulse Mode (OPM) bits are both set, the
                                                            PWM mode is the only active one.
    Select the timer clock (CC[1:0]) (see Table 19
     Clock Control Bits).

                           Pulse Width Modulation cycle

When     OCMP1 = OLVL1
Counter
= OC1R

When     OCMP1 = OLVL2
Counter
= OC2R    Counter is reset
              to FCh

           ICF1 bit is set

                                                                                                  105/262
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8-BIT TIMER (Cont'd)
10.5.4 Low Power Modes

  Mode                                                                  Description
WAIT
         No effect on 8-bit Timer.
HALT     Timer interrupts cause the device to exit from WAIT mode.

         8-bit Timer registers are frozen.

         In HALT mode, the counter stops counting until Halt mode is exited. Counting resumes from the previous
         count when the MCU is woken up by an interrupt with "exit from HALT mode" capability or from the counter
         reset value when the MCU is woken up by a RESET.

         If an input capture event occurs on the ICAPi pin, the input capture detection circuitry is armed. Consequent-
         ly, when the MCU is woken up by an interrupt with "exit from HALT mode" capability, the ICFi bit is set, and
         the counter value present when exiting from HALT mode is captured into the ICiR register.

10.5.5 Interrupts                                                Event           Enable   Exit       Exit
                                                                  Flag           Control  from       from
                                           Interrupt Event                                Wait       Halt
                                                                 ICF1               Bit   Yes         No
Input Capture 1 event/Counter reset in PWM mode                 ICF2              ICIE   Yes
Input Capture 2 event                                           OCF1                     Yes         No
Output Compare 1 event (not available in PWM mode)              OCF2             OCIE    Yes         No
Output Compare 2 event (not available in PWM mode)               TOF             TOIE    Yes         No
Timer Overflow event                                                                                 No

Note: The 8-bit Timer interrupt events are connected to the same interrupt vector (see Interrupts chapter).
These events generate an interrupt if the corresponding Enable Control Bit is set and the interrupt mask
in the CC register is reset (RIM instruction).

10.5.6 Summary of Timer modes

               MODES                                        AVAILABLE RESOURCES

Input Capture (1 and/or 2)   Input Capture 1                Input Capture 2 Output Compare 1 Output Compare 2
Output Compare (1 and/or 2)          Yes
One Pulse Mode                       Yes                    Yes  Yes                            Yes
PWM Mode                              No
                                      No                    Yes  Yes                         Yes
                                                                                          Partially 2)
                                              Not Recommended1)  No
                                                                                              No
                                              Not Recommended3)  No

1) See note 4 in "One Pulse Mode" on page 103
2) See note 5 in "One Pulse Mode" on page 103
3) See note 4 in "Pulse Width Modulation Mode" on page 105

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8-BIT TIMER (Cont'd)                                  Bit 4 = FOLV2 Forced Output Compare 2.
                                                      This bit is set and cleared by software.
10.5.7 Register Description                           0: No effect on the OCMP2 pin.
                                                      1: Forces the OLVL2 bit to be copied to the
Each Timer is associated with three control and
status registers, and with six data registers (8-bit     OCMP2 pin, if the OC2E bit is set and even if
values) relating to the two input captures, the two      there is no successful comparison.
output compares, the counter and the alternate
counter.                                              Bit 3 = FOLV1 Forced Output Compare 1.
                                                      This bit is set and cleared by software.
CONTROL REGISTER 1 (CR1)                              0: No effect on the OCMP1 pin.
                                                      1: Forces OLVL1 to be copied to the OCMP1 pin, if
Read/Write
                                                         the OC1E bit is set and even if there is no suc-
Reset Value: 0000 0000 (00h)                             cessful comparison.

7                             0                       Bit 2 = OLVL2 Output Level 2.
                                                      This bit is copied to the OCMP2 pin whenever a
ICIE OCIE TOIE FOLV2 FOLV1 OLVL2 IEDG1 OLVL1          successful comparison occurs with the OC2R reg-
                                                      ister and OCxE is set in the CR2 register. This val-
Bit 7 = ICIE Input Capture Interrupt Enable.          ue is copied to the OCMP1 pin in One Pulse Mode
0: Interrupt is inhibited.                            and Pulse Width Modulation mode.
1: A timer interrupt is generated whenever the
                                                      Bit 1 = IEDG1 Input Edge 1.
   ICF1 or ICF2 bit of the SR register is set.        This bit determines which type of level transition
                                                      on the ICAP1 pin will trigger the capture.
Bit 6 = OCIE Output Compare Interrupt Enable.         0: A falling edge triggers the capture.
0: Interrupt is inhibited.                            1: A rising edge triggers the capture.
1: A timer interrupt is generated whenever the
                                                      Bit 0 = OLVL1 Output Level 1.
   OCF1 or OCF2 bit of the SR register is set.        The OLVL1 bit is copied to the OCMP1 pin when-
                                                      ever a successful comparison occurs with the
Bit 5 = TOIE Timer Overflow Interrupt Enable.         OC1R register and the OC1E bit is set in the CR2
0: Interrupt is inhibited.                            register.
1: A timer interrupt is enabled whenever the TOF

   bit of the SR register is set.

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8-BIT TIMER (Cont'd)                                 Bit 4 = PWM Pulse Width Modulation.
CONTROL REGISTER 2 (CR2)                             0: PWM mode is not active.
Read/Write                                           1: PWM mode is active, the OCMP1 pin outputs a
Reset Value: 0000 0000 (00h)
                                                        programmable cyclic signal; the length of the
7                             0                         pulse depends on the value of OC1R register;
                                                        the period depends on the value of OC2R regis-
OC1E OC2E OPM PWM CC1 CC0 IEDG2 0                       ter.

Bit 7 = OC1E Output Compare 1 Pin Enable.            Bit 3, 2 = CC[1:0] Clock Control.
This bit is used only to output the signal from the  The timer clock mode depends on these bits:
timer on the OCMP1 pin (OLV1 in Output Com-
pare mode, both OLV1 and OLV2 in PWM and             Table 19. Clock Control Bits
one-pulse mode). Whatever the value of the OC1E
bit, the Output Compare 1 function of the timer re-  Timer Clock    CC1            CC0
mains active.
0: OCMP1 pin alternate function disabled (I/O pin    fCPU / 4       0              0

   free for general-purpose I/O).                    fCPU / 2       0              1
1: OCMP1 pin alternate function enabled.
                                                     fCPU / 8       1              0
Bit 6 = OC2E Output Compare 2 Pin Enable.
This bit is used only to output the signal from the  fOSC2 / 8000*  1              1
timer on the OCMP2 pin (OLV2 in Output Com-
pare mode). Whatever the value of the OC2E bit,      * Not available in Slow mode in ST72F561.
the Output Compare 2 function of the timer re-
mains active.                                        Bit 1 = IEDG2 Input Edge 2.
0: OCMP2 pin alternate function disabled (I/O pin    This bit determines which type of level transition
                                                     on the ICAP2 pin will trigger the capture.
   free for general-purpose I/O).                    0: A falling edge triggers the capture.
1: OCMP2 pin alternate function enabled.             1: A rising edge triggers the capture.

                                                     Bit 0 = Reserved, must be kept at 0.

Bit 5 = OPM One Pulse Mode.
0: One Pulse Mode is not active.
1: One Pulse Mode is active, the ICAP1 pin can be

   used to trigger one pulse on the OCMP1 pin; the
   active transition is given by the IEDG1 bit. The
   length of the generated pulse depends on the
   contents of the OC1R register.

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8-BIT TIMER (Cont'd)

CONTROL/STATUS REGISTER (CSR)                             Note: Reading or writing the ACTR register does
                                                          not clear TOF.
Read Only (except bit 2 R/W)
                                                          Bit 4 = ICF2 Input Capture Flag 2.
Reset Value: 0000 0000 (00h)                              0: No input capture (reset value).
                                                          1: An input capture has occurred on the ICAP2
7                              0
                                                             pin. To clear this bit, first read the SR register,
ICF1 OCF1 TOF ICF2 OCF2 TIMD 0 0                             then read or write the IC2R register.

Bit 7 = ICF1 Input Capture Flag 1.                        Bit 3 = OCF2 Output Compare Flag 2.
0: No input capture (reset value).                        0: No match (reset value).
1: An input capture has occurred on the ICAP1 pin         1: The content of the free running counter has

   or the counter has reached the OC2R value in              matched the content of the OC2R register. To
   PWM mode. To clear this bit, first read the SR            clear this bit, first read the SR register, then read
   register, then read or write the the IC1R register.       or write the OC2R register.

Bit 6 = OCF1 Output Compare Flag 1.                       Bit 2 = TIMD Timer disable.
0: No match (reset value).                                This bit is set and cleared by software. When set, it
1: The content of the free running counter has            freezes the timer prescaler and counter and disa-
                                                          bled the output functions (OCMP1 and OCMP2
   matched the content of the OC1R register. To           pins) to reduce power consumption. Access to the
   clear this bit, first read the SR register, then read  timer registers is still available, allowing the timer
   or write the OC1R register.                            configuration to be changed, or the counter reset,
                                                          while it is disabled.
Bit 5 = TOF Timer Overflow Flag.                          0: Timer enabled
0: No timer overflow (reset value).                       1: Timer prescaler, counter and outputs disabled
1: The free running counter rolled over from FFh to
                                                          Bits 1:0 = Reserved, must be kept cleared.
   00h. To clear this bit, first read the SR register,
   then read or write the CTR register.

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8-BIT TIMER (Cont'd)                                   COUNTER REGISTER (CTR)

INPUT CAPTURE 1 REGISTER (IC1R)                        Read Only
                                                       Reset Value: 1111 1100 (FCh)
Read Only
Reset Value: Undefined                                 This is an 8-bit register that contains the counter
                                                       value. A write to this register resets the counter.
This is an 8-bit read only register that contains the  An access to this register after accessing the CSR
counter value (transferred by the input capture 1      register clears the TOF bit.
event).

7        0

                                                       7    0

MSB      LSB

                                                       MSB  LSB

OUTPUT COMPARE 1 REGISTER (OC1R)                       ALTERNATE COUNTER REGISTER (ACTR)

Read/Write                                             Read Only
Reset Value: 0000 0000 (00h)                           Reset Value: 1111 1100 (FCh)

This is an 8-bit register that contains the value to   This is an 8-bit register that contains the counter
be compared to the CTR register.                       value. A write to this register resets the counter.
                                                       An access to this register after an access to CSR
7        0                                             register does not clear the TOF bit in the CSR reg-
                                                       ister.
MSB      LSB

                                                       7    0

OUTPUT COMPARE 2 REGISTER (OC2R)                       MSB  LSB

Read/Write                                             INPUT CAPTURE 2 REGISTER (IC2R)
Reset Value: 0000 0000 (00h)
                                                       Read Only
This is an 8-bit register that contains the value to   Reset Value: Undefined
be compared to the CTR register.
                                                       This is an 8-bit read only register that contains the
7        0                                             counter value (transferred by the Input Capture 2
                                                       event).
MSB      LSB

                                                       7    0

                                                       MSB  LSB

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8-BIT TIMER (Cont'd)
10.5.8 8-bit Timer Register Map

Address    Register    7           6     5   4      3      2      1      0
(Hex.)      Name
    3C               OC1E        OC2E  OPM    PWM    CC1    CC0   IEDG2     0
    3D   CR2          ICIE       OCIE  TOIE  FOLV2  FOLV1  OLVL2  IEDG1  OLVL1
    3E   CR1         ICF1        OCF1  TOF          OCF2    TIMD
    3F   CSR         MSB                      ICF2
    40   IC1R        MSB
    41   OC1R        MSB                                                 LSB
    42   CTR         MSB                                                 LSB
    43   ACTR        MSB                                                 LSB
    44   IC2R        MSB                                                 LSB
         OC2R                                                            LSB
                                                                         LSB

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10.6 SERIAL PERIPHERAL INTERFACE (SPI)              10.6.3 General Description
                                                    Figure 70 shows the serial peripheral interface
10.6.1 Introduction                                 (SPI) block diagram. There are 3 registers:

The Serial Peripheral Interface (SPI) allows full-      SPI Control Register (SPICR)
duplex, synchronous, serial communication with          SPI Control/Status Register (SPICSR)
external devices. An SPI system may consist of a       SPI Data Register (SPIDR)
master and one or more slaves or a system in
which devices may be either masters or slaves.      The SPI is connected to external devices through
                                                    4 pins:
10.6.2 Main Features
                                                       MISO: Master In / Slave Out data
s Full duplex synchronous transfers (on 3 lines)       MOSI: Master Out / Slave In data
                                                       SCK: Serial Clock out by SPI masters and in-
s Simplex synchronous transfers (on 2 lines)
                                                         put by SPI slaves
s Master or slave operation                            SS: Slave select:

s Six master mode frequencies (fCPU/4 max.)              This input signal acts as a `chip select' to let
s fCPU/2 max. slave mode frequency (see note)            the SPI master communicate with slaves indi-
s SS Management by software or hardware                  vidually and to avoid contention on the data
                                                         lines. Slave SS inputs can be driven by stand-
s Programmable clock polarity and phase                  ard I/O ports on the master Device.

s End of transfer interrupt flag

s Write collision, Master Mode Fault and Overrun
   flags

Note: In slave mode, continuous transmission is
not possible at maximum frequency due to the
software overhead for clearing status flags and to
initiate the next transmission sequence.

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Figure 70. Serial Peripheral Interface Block Diagram

                           SPIDR  Data/Address Bus
                                    Read

                                  Read Buffer               Interrupt
                                                            request

MOSI                       8-Bit Shift Register          7                           SPICSR 0
MISO                                             Write    SPIF WCOL OVR MODF 0
                                                                                SOD SSM SSI
                     SOD
                      bit                                       SPI             SS 1
                                                              STATE
SCK                                                        CONTROL                     0

                                                         7                      SPICR 0

                                                         SPIE SPE SPR2 MSTR CPOL CPHA SPR1 SPR0

                                   MASTER
                                  CONTROL

                                           SERIAL CLOCK
                                            GENERATOR

SS

                                                                                           113/262
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SERIAL PERIPHERAL INTERFACE (Cont'd)                sponds by sending data to the master device via
                                                    the MISO pin. This implies full duplex communica-
10.6.3.1 Functional Description                     tion with both data out and data in synchronized
                                                    with the same clock signal (which is provided by
A basic example of interconnections between a       the master device via the SCK pin).
single master and a single slave is illustrated in
Figure 71.                                          To use a single data line, the MISO and MOSI pins
                                                    must be connected at each node ( in this case only
The MOSI pins are connected together and the        simplex communication is possible).
MISO pins are connected together. In this way
data is transferred serially between master and     Four possible data/clock timing relationships may
slave (most significant bit first).                 be chosen (see Figure 74) but master and slave
                                                    must be programmed with the same timing mode.
The communication is always initiated by the mas-
ter. When the master device transmits data to a
slave device via MOSI pin, the slave device re-

Figure 71. Single Master/ Single Slave Application

                  MASTER                                         SLAVE
         MSBit
                          LSBit                           MSBit         LSBit

         8-BIT SHIFT REGISTER    MISO               MISO  8-BIT SHIFT REGISTER
                                 MOSI               MOSI

                SPI              SCK                SCK
             CLOCK               SS +5V               SS
         GENERATOR

                                                          Not used if SS is managed
                                                          by software

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SERIAL PERIPHERAL INTERFACE (Cont'd)                     In Slave Mode:
10.6.3.2 Slave Select Management
As an alternative to using the SS pin to control the     There are two cases depending on the data/clock
Slave Select signal, the application can choose to       timing relationship (see Figure 72):
manage the Slave Select signal by software. This
is configured by the SSM bit in the SPICSR regis-        If CPHA=1 (data latched on 2nd clock edge):
ter (see Figure 73)
In software management, the external SS pin is            SS internal must be held low during the entire
free for other application uses and the internal SS      transmission. This implies that in single slave
signal level is driven by writing to the SSI bit in the  applications the SS pin either can be tied to
SPICSR register.                                         iVnSgSt,hoer  made free for standard I/O by manag-
In Master mode:                                                        SS function by software (SSM= 1 and
                                                         SSI=0 in the in the SPICSR register)
    SS internal must be held high continuously
                                                         If CPHA=0 (data latched on 1st clock edge):
Figure 72. Generic SS Timing Diagram
                                                          SS internal must be held low during byte
                                                           transmission and pulled high between each
                                                           byte to allow the slave to write to the shift reg-
                                                           ister. If SS is not pulled high, a Write Collision
                                                           error will occur when the slave writes to the
                                                           shift register (see Section 10.6.5.3).

MOSI/MISO    Byte 1                                      Byte 2          Byte 3

  Master SS

   Slave SS
(if CPHA=0)

   Slave SS
(if CPHA=1)

Figure 73. Hardware/Software Slave Select Management
                                                             SSM bit

                        SSI bit  1                       SS internal
             SS external pin
                                 0

                                                                                               115/262
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SERIAL PERIPHERAL INTERFACE (Cont'd)                   Note: While the SPIF bit is set, all writes to the
                                                       SPIDR register are inhibited until the SPICSR reg-
10.6.3.3 Master Mode Operation                         ister is read.

In master mode, the serial clock is output on the      10.6.3.5 Slave Mode Operation
SCK pin. The clock frequency, polarity and phase
are configured by software (refer to the description   In slave mode, the serial clock is received on the
of the SPICSR register).                               SCK pin from the master device.

Note: The idle state of SCK must correspond to         To operate the SPI in slave mode:
the polarity selected in the SPICSR register (by
pulling up SCK if CPOL=1 or pulling down SCK if        1. Write to the SPICSR register to perform the fol-
CPOL=0).                                                  lowing actions:

To operate the SPI in master mode, perform the             Select the clock polarity and clock phase by
following steps in order (if the SPICSR register is         configuring the CPOL and CPHA bits (see
not written first, the SPICR register setting (MSTR         Figure 74).
bit ) may be not taken into account):                       Note: The slave must have the same CPOL
                                                            and CPHA settings as the master.
1. Write to the SPICR register:
                                                          Manage the SS pin as described in Section
    Select the clock frequency by configuring the          10.6.3.2 and Figure 72. If CPHA=1 SS must
     SPR[2:0] bits.                                         be held low continuously. If CPHA=0 SS must
                                                            be held low during byte transmission and
    Select the clock polarity and clock phase by           pulled up between each byte to let the slave
     configuring the CPOL and CPHA bits. Figure             write in the shift register.
     74 shows the four possible configurations.
     Note: The slave must have the same CPOL           2. Write to the SPICR register to clear the MSTR
     and CPHA settings as the master.                     bit and set the SPE bit to enable the SPI I/O
                                                          functions.
2. Write to the SPICSR register:
                                                       10.6.3.6 Slave Mode Transmit Sequence
    Either set the SSM bit and set the SSI bit or
     clear the SSM bit and tie the SS pin high for     When software writes to the SPIDR register, the
     the complete byte transmit sequence.              data byte is loaded into the 8-bit shift register and
                                                       then shifted out serially to the MISO pin most sig-
3. Write to the SPICR register:                        nificant bit first.

    Set the MSTR and SPE bits                         The transmit sequence begins when the slave de-
     Note: MSTR and SPE bits remain set only if        vice receives the clock signal and the most signifi-
     SS is high).                                      cant bit of the data on its MOSI pin.

The transmit sequence begins when software             When data transfer is complete:
writes a byte in the SPIDR register.
                                                          The SPIF bit is set by hardware
10.6.3.4 Master Mode Transmit Sequence
                                                          An interrupt request is generated if SPIE bit is
When software writes to the SPIDR register, the             set and interrupt mask in the CCR register is
data byte is loaded into the 8-bit shift register and       cleared.
then shifted out serially to the MOSI pin most sig-
nificant bit first.                                    Clearing the SPIF bit is performed by the following
                                                       software sequence:
When data transfer is complete:
                                                       1. An access to the SPICSR register while the
    The SPIF bit is set by hardware                      SPIF bit is set.

    An interrupt request is generated if the SPIE     2. A write or a read to the SPIDR register.
     bit is set and the interrupt mask in the CCR
     register is cleared.                              Notes: While the SPIF bit is set, all writes to the
                                                       SPIDR register are inhibited until the SPICSR reg-
Clearing the SPIF bit is performed by the following    ister is read.
software sequence:
                                                       The SPIF bit can be cleared during a second
1. An access to the SPICSR register while the          transmission; however, it must be cleared before
   SPIF bit is set                                     the second SPIF bit in order to prevent an Overrun
                                                       condition (see Section 10.6.5.2).
2. A read to the SPIDR register.

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SERIAL PERIPHERAL INTERFACE (Cont'd)               Figure 74, shows an SPI transfer with the four
                                                   combinations of the CPHA and CPOL bits. The di-
10.6.4 Clock Phase and Clock Polarity              agram may be interpreted as a master or slave
                                                   timing diagram where the SCK pin, the MISO pin,
Four possible timing relationships may be chosen   the MOSI pin are directly connected between the
by software, using the CPOL and CPHA bits (See     master and the slave device.
Figure 74).
                                                   Note: If CPOL is changed at the communication
Note: The idle state of SCK must correspond to     byte boundaries, the SPI must be disabled by re-
the polarity selected in the SPICSR register (by   setting the SPE bit.
pulling up SCK if CPOL=1 or pulling down SCK if
CPOL=0).

The combination of the CPOL clock polarity and
CPHA (clock phase) bits selects the data capture
clock edge

Figure 74. Data Clock Timing Diagram

                                      CPHA =1

SCK
(CPOL = 1)

SCK
(CPOL = 0)

MISO           MSBit Bit 6 Bit 5 Bit 4 Bit3 Bit 2 Bit 1 LSBit
(from master)

  MOSI          MSBit Bit 6 Bit 5 Bit 4 Bit3 Bit 2 Bit 1 LSBit
(from slave)

SS
(to slave)

CAPTURE STROBE

                                      CPHA =0

SCK
(CPOL = 1)

SCK
(CPOL = 0)

MISO           MSBit Bit 6           Bit 5 Bit 4  Bit3 Bit 2  Bit 1 LSBit
(from master)                         Bit 5 Bit 4  Bit3 Bit 2  Bit 1 LSBit

  MOSI         MSBit Bit 6
(from slave)

SS
(to slave)

CAPTURE STROBE

   Note: This figure should not be used as a replacement for parametric information.
   Refer to the Electrical Characteristics chapter.

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SERIAL PERIPHERAL INTERFACE (Cont'd)                  10.6.5.2 Overrun Condition (OVR)

10.6.5 Error Flags                                    An overrun condition occurs, when the master de-
                                                      vice has sent a data byte and the slave device has
10.6.5.1 Master Mode Fault (MODF)                     not cleared the SPIF bit issued from the previously
                                                      transmitted byte.
Master mode fault occurs when the master device
has its SS pin pulled low.                            When an Overrun occurs:

When a Master mode fault occurs:                      The OVR bit is set and an interrupt request is
                                                        generated if the SPIE bit is set.
    The MODF bit is set and an SPI interrupt re-
     quest is generated if the SPIE bit is set.       In this case, the receiver buffer contains the byte
                                                      sent after the SPIF bit was last cleared. A read to
    The SPE bit is reset. This blocks all output     the SPIDR register returns this byte. All other
     from the Device and disables the SPI periph-     bytes are lost.
     eral.
                                                      The OVR bit is cleared by reading the SPICSR
    The MSTR bit is reset, thus forcing the Device   register.
     into slave mode.
                                                      10.6.5.3 Write Collision Error (WCOL)
Clearing the MODF bit is done through a software
sequence:                                             A write collision occurs when the software tries to
                                                      write to the SPIDR register while a data transfer is
1. A read access to the SPICSR register while the     taking place with an external device. When this
      MODF bit is set.                                happens, the transfer continues uninterrupted;
                                                      and the software write will be unsuccessful.
2. A write to the SPICR register.
                                                      Write collisions can occur both in master and slave
Notes: To avoid any conflicts in an application       mode. See also Section 10.6.3.2 "Slave Select
with multiple slaves, the SS pin must be pulled       Management".
high during the MODF bit clearing sequence. The
SPE and MSTR bits may be restored to their orig-      Note: a "read collision" will never occur since the
inal state during or after this clearing sequence.    received data byte is placed in a buffer in which
                                                      access is always synchronous with the CPU oper-
Hardware does not allow the user to set the SPE       ation.
and MSTR bits while the MODF bit is set except in
the MODF bit clearing sequence.                       The WCOL bit in the SPICSR register is set if a
                                                      write collision occurs.
In a slave device, the MODF bit can not be set, but
in a multi master configuration the Device can be in  No SPI interrupt is generated when the WCOL bit
slave mode with the MODF bit set.                     is set (the WCOL bit is a status flag only).

The MODF bit indicates that there might have          Clearing the WCOL bit is done through a software
been a multi-master conflict and allows software to   sequence (see Figure 75).
handle this using an interrupt routine and either
perform to a reset or return to an application de-
fault state.

Figure 75. Clearing the WCOL bit (Write Collision Flag) Software Sequence
      Clearing sequence after SPIF = 1 (end of a data byte transfer)

                Read SPICSR
1st Step

                             RESULT

2nd Step  Read SPIDR         SPIF =0
                             WCOL=0

Clearing sequence before SPIF = 1 (during a data byte transfer)

1st Step                     Read SPICSR
2nd Step
                             Read SPIDR               RESULT   Note: Writing to the SPIDR regis-
                                                               ter instead of reading it does not
                                                       WCOL=0  reset the WCOL bit

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SERIAL PERIPHERAL INTERFACE (Cont'd)                    For more security, the slave device may respond
                                                        to the master with the received data byte. Then the
10.6.5.4 Single Master and Multimaster                  master will receive the previous byte back from the
Configurations                                          slave device if all MISO and MOSI pins are con-
                                                        nected and the slave has not written to its SPIDR
There are two types of SPI systems:                     register.

Single Master System                                  Other transmission security methods can use
                                                        ports for handshake lines or data bytes with com-
Multimaster System                                    mand fields.

Single Master System                                    Multi-Master System

A typical single master system may be configured,       A multi-master system may also be configured by
using a device as the master and four devices as        the user. Transfer of master control could be im-
slaves (see Figure 76).                                 plemented using a handshake method through the
                                                        I/O ports or by an exchange of code messages
The master device selects the individual slave de-      through the serial peripheral interface system.
vices by using four pins of a parallel port to control
the four SS pins of the slave devices.                  The multi-master system is principally handled by
                                                        the MSTR bit in the SPICR register and the MODF
The SS pins are pulled high during reset since the      bit in the SPICSR register.
master device ports will be forced to be inputs at
that time, thus disabling the slave devices.

Note: To prevent a bus conflict on the MISO line
the master allows only one active slave device
during a transmission.

Figure 76. Single Master / Multiple Slave Configuration

               SS                SS                                  SS              SS
    SCK             SCK                                  SCK             SCK

         Slave           Slave                               Slave           Slave
        Device          Device                               Device         Device

    MOSI MISO       MOSI MISO                            MOSI MISO       MOSI MISO

    MOSI MISOPorts

    SCK
       Master
       Device

5V  SS

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SERIAL PERIPHERAL INTERFACE (Cont'd)                      SS pin or the SSI bit in the SPICSR register) is low
10.6.6 Low Power Modes                                    when the Device enters Halt mode. So if Slave se-
                                                          lection is configured as external (see Section
  Mode                        Description                 10.6.3.2), make sure the master drives a low level
WAIT                                                      on the SS pin when the slave enters Halt mode.
         No effect on SPI.
HALT     SPI interrupt events cause the Device to exit    10.6.7 Interrupts
         from WAIT mode.
                                                          Interrupt Event    Event  Enable   Exit  Exit
         SPI registers are frozen.                                            Flag  Control  from  from
         In HALT mode, the SPI is inactive. SPI oper-                                        Wait  Halt
         ation resumes when the Device is woken up        SPI End of Trans-  SPIF      Bit
         by an interrupt with "exit from HALT mode"       fer Event                          Yes   Yes
         capability. The data received is subsequently                                SPIE
         read from the SPIDR register when the soft-      Master Mode        MODF            Yes    No
         ware is running (interrupt vector fetching). If  Fault Event
         several data are received before the wake-                                          Yes    No
         up event, then an overrun error is generated.    Overrun Error      OVR
         This error can be detected after the fetch of
         the interrupt routine that woke up the Device.

10.6.6.1 Using the SPI to wake-up the Device              Note: The SPI interrupt events are connected to
from Halt mode                                            the same interrupt vector (see Interrupts chapter).
                                                          They generate an interrupt if the corresponding
In slave configuration, the SPI is able to wake-up        Enable Control Bit is set and the interrupt mask in
the Device from HALT mode through a SPIF inter-           the CC register is reset (RIM instruction).
rupt. The data received is subsequently read from
the SPIDR register when the software is running
(interrupt vector fetch). If multiple data transfers
have been performed before software clears the
SPIF bit, then the OVR bit is set by hardware.

Note: When waking up from Halt mode, if the SPI
remains in Slave mode, it is recommended to per-
form an extra communications cycle to bring the
SPI from Halt mode state to normal state. If the
SPI exits from Slave mode, it returns to normal
state immediately.

Caution: The SPI can wake-up the Device from
Halt mode only if the Slave Select signal (external

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SERIAL PERIPHERAL INTERFACE (Cont'd)

10.6.8 Register Description

CONTROL REGISTER (SPICR)

Read/Write                                              Bit 3 = CPOL Clock Polarity.
                                                        This bit is set and cleared by software. This bit de-
Reset Value: 0000 xxxx (0xh)                            termines the idle state of the serial Clock. The
                                                        CPOL bit affects both the master and slave
7                                     0                 modes.
                                                        0: SCK pin has a low level idle state
SPIE SPE SPR2 MSTR CPOL CPHA SPR1 SPR0                  1: SCK pin has a high level idle state

Bit 7 = SPIE Serial Peripheral Interrupt Enable.        Note: If CPOL is changed at the communication
This bit is set and cleared by software.                byte boundaries, the SPI must be disabled by re-
0: Interrupt is inhibited                               setting the SPE bit.
1: An SPI interrupt is generated whenever an End
                                                        Bit 2 = CPHA Clock Phase.
   of Transfer event, Master Mode Fault or Over-        This bit is set and cleared by software.
   run error occurs (SPIF=1, MODF=1 or OVR=1            0: The first clock transition is the first data capture
   in the SPICSR register)
                                                           edge.
Bit 6 = SPE Serial Peripheral Output Enable.            1: The second clock transition is the first capture
This bit is set and cleared by software. It is also
cleared by hardware when, in master mode, SS=0             edge.
(see Section 10.6.5.1 "Master Mode Fault
(MODF)"). The SPE bit is cleared by reset, so the       Note: The slave must have the same CPOL and
SPI peripheral is not initially connected to the ex-    CPHA settings as the master.
ternal pins.
0: I/O pins free for general purpose I/O                Bits 1:0 = SPR[1:0] Serial Clock Frequency.
1: SPI I/O pin alternate functions enabled              These bits are set and cleared by software. Used
                                                        with the SPR2 bit, they select the baud rate of the
Bit 5 = SPR2 Divider Enable.                            SPI serial clock SCK output by the SPI in master
This bit is set and cleared by software and is          mode.
cleared by reset. It is used with the SPR[1:0] bits to
set the baud rate. Refer to Table 20 SPI Master         Note: These 2 bits have no effect in slave mode.
mode SCK Frequency.
0: Divider by 2 enabled                                 Table 20. SPI Master mode SCK Frequency
1: Divider by 2 disabled
                                                        Serial Clock  SPR2  SPR1  SPR0
Note: This bit has no effect in slave mode.                              1     0     0
                                                            fCPU/4       0     0     0
Bit 4 = MSTR Master Mode.                                   fCPU/8       0     0     1
This bit is set and cleared by software. It is also        fCPU/16       1     1     0
cleared by hardware when, in master mode, SS=0             fCPU/32       0     1     0
(see Section 10.6.5.1 "Master Mode Fault                   fCPU/64       0     1     1
(MODF)").                                                 fCPU/128
0: Slave mode
1: Master mode. The function of the SCK pin

   changes from an input to an output and the func-
   tions of the MISO and MOSI pins are reversed.

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SERIAL PERIPHERAL INTERFACE (Cont'd)                  Bit 2 = SOD SPI Output Disable.
                                                      This bit is set and cleared by software. When set, it
CONTROL/STATUS REGISTER (SPICSR)                      disables the alternate function of the SPI output
Read/Write (some bits Read Only)                      (MOSI in master mode / MISO in slave mode)
Reset Value: 0000 0000 (00h)                          0: SPI output enabled (if SPE=1)
                                                      1: SPI output disabled
7                                     0
                                                      Bit 1 = SSM SS Management.
SPIF WCOL OVR MODF - SOD SSM SSI                      This bit is set and cleared by software. When set, it
                                                      disables the alternate function of the SPI SS pin
Bit 7 = SPIF Serial Peripheral Data Transfer Flag     and uses the SSI bit value instead. See Section
   (Read only).                                       10.6.3.2 "Slave Select Management".
   This bit is set by hardware when a transfer has    0: Hardware management (SS managed by exter-
   been completed. An interrupt is generated if
   SPIE=1 in the SPICR register. It is cleared by a      nal pin)
   software sequence (an access to the SPICSR         1: Software management (internal SS signal con-
   register followed by a write or a read to the
   SPIDR register).                                      trolled by SSI bit. External SS pin free for gener-
                                                         al-purpose I/O)
0: Data transfer is in progress or the flag has been
   cleared.                                           Bit 0 = SSI SS Internal Mode.
                                                      This bit is set and cleared by software. It acts as a
1: Data transfer between the Device and an exter-     `chip select' by controlling the level of the SS slave
   nal device has been completed.                     select signal when the SSM bit is set.
                                                      0 : Slave selected
Note: While the SPIF bit is set, all writes to the    1 : Slave deselected
SPIDR register are inhibited until the SPICSR reg-
ister is read.

Bit 6 = WCOL Write Collision status (Read only).      DATA I/O REGISTER (SPIDR)
This bit is set by hardware when a write to the       Read/Write
SPIDR register is done during a transmit se-          Reset Value: Undefined
quence. It is cleared by a software sequence (see
Figure 75).                                           7                          0
0: No write collision occurred
1: A write collision has been detected                D7 D6 D5 D4 D3 D2 D1 D0

Bit 5 = OVR SPI Overrun error (Read only).            The SPIDR register is used to transmit and receive
This bit is set by hardware when the byte currently   data on the serial bus. In a master device, a write
being received in the shift register is ready to be   to this register will initiate transmission/reception
transferred into the SPIDR register while SPIF = 1    of another byte.
(See Section 10.6.5.2). An interrupt is generated if
SPIE = 1 in the SPICR register. The OVR bit is        Notes: During the last clock cycle the SPIF bit is
cleared by software reading the SPICSR register.      set, a copy of the received data byte in the shift
0: No overrun error                                   register is moved to a buffer. When the user reads
1: Overrun error detected                             the serial peripheral data I/O register, the buffer is
                                                      actually being read.
Bit 4 = MODF Mode Fault flag (Read only).
This bit is set by hardware when the SS pin is        While the SPIF bit is set, all writes to the SPIDR
pulled low in master mode (see Section 10.6.5.1       register are inhibited until the SPICSR register is
"Master Mode Fault (MODF)"). An SPI interrupt         read.
can be generated if SPIE=1 in the SPICR register.
This bit is cleared by a software sequence (An ac-    Warning: A write to the SPIDR register places
cess to the SPICSR register while MODF=1 fol-         data directly into the shift register for transmission.
lowed by a write to the SPICR register).
0: No master mode fault detected                      A read to the SPIDR register returns the value lo-
1: A fault in master mode has been detected           cated in the buffer and not the content of the shift
                                                      register (see Figure 70).
Bit 3 = Reserved, must be kept cleared.

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SERIAL PERIPHERAL INTERFACE (Cont'd)
Table 21. SPI Register Map and Reset Values

Address  Register       7   6                5     4     3     2     1     0
(Hex.)    Label
                      MSB                          x     x     x     x   LSB
21       SPIDR          x      x     x          MSTR  CPOL  CPHA  SPR1     x
         Reset Value
                      SPIE   SPE  SPR2             0     x     x     x  SPR0
22       SPICR          0      0     0          MODF        SOD   SSM      x
         Reset Value                                     0
                      SPIF  WCOL   OR              0           0     0   SSI
23       SPICSR         0      0     0                                     0
         Reset Value

                                                                        123/262
ST72561

10.7 LINSCI SERIAL COMMUNICATION INTERFACE (LIN MASTER/SLAVE)

10.7.1 Introduction                                  s Six interrupt sources
                                                         Transmit data register empty
The Serial Communications Interface (SCI) offers         Transmission complete
a flexible means of full-duplex data exchange with       Receive data register full
external equipment requiring an industry standard       Idle line received
NRZ asynchronous serial data format. The SCI of-         Overrun error
fers a very wide range of baud rates using two          Parity interrupt
baud rate generator systems.
                                                     s Parity control:
The LIN-dedicated features support the LIN (Local       Transmits parity bit
Interconnect Network) protocol for both master          Checks parity of received data byte
and slave nodes.
                                                     s Reduced power consumption mode
This chapter is divided into SCI Mode and LIN        10.7.3 LIN Features
mode sections. For information on general SCI         LIN Master
communications, refer to the SCI mode section.
For LIN applications, refer to both the SCI mode         13-bit LIN Synch Break generation
and LIN mode sections.                               LIN Slave

10.7.2 SCI Features                                     Automatic Header Handling
                                                         Automatic baud rate re-synchronization
s Full duplex, asynchronous communications
                                                          based on recognition and measurement of the
s NRZ standard format (Mark/Space)                        LIN Synch Field (for LIN slave nodes)
                                                         Automatic baud rate adjustment (at CPU fre-
s Independently programmable transmit and                 quency precision)
   receive baud rates up to 500K baud.                   11-bit LIN Synch Break detection capability
                                                         LIN Parity check on the LIN Identifier Field
s Programmable data word length (8 or 9 bits)             (only in reception)
                                                         LIN Error management
s Receive buffer full, Transmit buffer empty and         LIN Header Timeout
   End of Transmission flags                            Hot plugging support

s Two receiver wake-up modes:

    Address bit (MSB)

    Idle line

s Muting function for multiprocessor configurations

s Separate enable bits for Transmitter and
   Receiver

s Overrun, Noise and Frame error detection

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LINSCI SERIAL COMMUNICATION INTERFACE (Cont'd)

10.7.4 General Description                               A conventional type for commonly-used baud
                                                           rates.
The interface is externally connected to another
device by two pins:                                       An extended type with a prescaler offering a very
                                                           wide range of baud rates even with non-standard
TDO: Transmit Data Output. When the transmit-            oscillator frequencies.
  ter is disabled, the output pin returns to its I/O
  port configuration. When the transmitter is ena-       A LIN baud rate generator with automatic resyn-
  bled and nothing is to be transmitted, the TDO           chronization.
  pin is at high level.

RDI: Receive Data Input is the serial data input.
  Oversampling techniques are used for data re-
  covery by discriminating between valid incoming
  data and noise.

Through these pins, serial data is transmitted and
received as characters comprising:

An Idle Line prior to transmission or reception

A start bit

A data word (8 or 9 bits) least significant bit first

A Stop bit indicating that the character is com-
  plete.

This interface uses three types of baud rate gener-
ator:

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LINSCI SERIAL COMMUNICATION INTERFACE (SCI Mode) (Cont'd)
Figure 77. SCI Block Diagram (in Conventional Baud Rate Generator Mode)

                   Write                  Read      (DATA REGISTER) SCIDR
         Transmit Data Register (TDR)
                                          Received Data Register (RDR)

TDO            Transmit Shift Register    Receive Shift Register
RDI

                                                                                   SCICR1

                                        R8 T8 SCID M WAKE PCE PS PIE

         TRANSMIT           WAKE                RECEIVER                                    RECEIVER
         CONTROL               UP               CONTROL                                      CLOCK

                             UNIT

         SCICR2                                                                                 SCISR

         TIE TCIE RIE ILIE TE RE RWU SBK  TDRE  TC  RDRF IDLE  OR/       NF                 FE  PE
                                                               LHE

                  SCI
            INTERRUPT
             CONTROL

         TRANSMITTER
              CLOCK

         fCPU          /16  /PR                        TRANSMITTER RATE
                                                            CONTROL

                                                                                 SCIBRR

                                          SCP1SCP0 SCT2 SCT1 SCT0 SCR2 SCR1SCR0

                                                                             RECEIVER RATE
                                                                              CONTROL

                                          CONVENTIONAL BAUD RATE GENERATOR

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LINSCI SERIAL COMMUNICATION INTERFACE (SCI Mode) (Cont'd)

10.7.5 SCI Mode - Functional Description            10.7.5.1 Serial Data Format

Conventional Baud Rate Generator Mode               Word length may be selected as being either 8 or 9
                                                    bits by programming the M bit in the SCICR1 reg-
The block diagram of the Serial Control Interface   ister (see Figure 78).
in conventional baud rate generator mode is
shown in Figure 77.                                 The TDO pin is in low state during the start bit.

It uses 4 registers:                                The TDO pin is in high state during the stop bit.

Two control registers (SCICR1 and SCICR2)         An Idle character is interpreted as a continuous
A status register (SCISR)                         logic high level for 10 (or 11) full bit times.
A baud rate register (SCIBRR)
Extended Prescaler Mode                             A Break character is a character with a sufficient
Two additional prescalers are available in extend-  number of low level bits to break the normal data
ed prescaler mode. They are shown in Figure 79.     format followed by an extra "1" bit to acknowledge
                                                    the start bit.

An extended prescaler receiver register (SCIER-
  PR)

An extended prescaler transmitter register (SCI-
  ETPR)

Figure 78. Word length programming

9-bit Word length (M bit is set)

                      Data Character                       Possible              Next Data Character
                                                             Parity
                                                                                 Next
                                                               Bit

Start                 Bit1 Bit2  Bit3     Bit4 Bit5  Bit6  Bit7 Bit8       Stop  Start
Bit Bit0                                                                  Bit   Bit

                      Idle Line                                                  Start
                                                                                  Bit

                      Break Character                                            Extra Start
                                                                                  '1' Bit

8-bit Word length (M bit is reset)                         Possible              Next Data Character

                      Data Character                       Parity

                                                           Bit             Next

Start                 Bit1 Bit2 Bit3      Bit4 Bit5  Bit6  Bit7      Stop  Start
Bit Bit0                                                            Bit   Bit

                      Idle Line                                            Start
                                                                            Bit

                      Break Character                                      Extra  Start
                                                                            '1'    Bit

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LINSCI SERIAL COMMUNICATION INTERFACE (SCI Mode) (Cont'd)

10.7.5.2 Transmitter                                    When no transmission is taking place, a write in-
                                                        struction to the SCIDR register places the data di-
The transmitter can send data words of either 8 or      rectly in the shift register, the data transmission
9 bits depending on the M bit status. When the M        starts, and the TDRE bit is immediately set.
bit is set, word length is 9 bits and the 9th bit (the
MSB) has to be stored in the T8 bit in the SCICR1       When a character transmission is complete (after
register.                                               the stop bit or after the break character) the TC bit
                                                        is set and an interrupt is generated if the TCIE is
Character Transmission                                  set and the I[1:0] bits are cleared in the CCR reg-
                                                        ister.
During an SCI transmission, data shifts out least
significant bit first on the TDO pin. In this mode,     Clearing the TC bit is performed by the following
the SCIDR register consists of a buffer (TDR) be-       software sequence:
tween the internal bus and the transmit shift regis-    1. An access to the SCISR register
ter (see Figure 77).                                    2. A write to the SCIDR register

Procedure                                               Note: The TDRE and TC bits are cleared by the
                                                        same software sequence.
Select the M bit to define the word length.
                                                        Break Characters
Select the desired baud rate using the SCIBRR
  and the SCIETPR registers.                            Setting the SBK bit loads the shift register with a
                                                        break character. The break character length de-
Set the TE bit to send a preamble of 10 (M=0) or      pends on the M bit (see Figure 78)
  11 (M=1) consecutive ones (Idle Line) as first
  transmission.                                         As long as the SBK bit is set, the SCI sends break
                                                        characters to the TDO pin. After clearing this bit by
Access the SCISR register and write the data to       software, the SCI inserts a logic 1 bit at the end of
  send in the SCIDR register (this sequence clears      the last break character to guarantee the recogni-
  the TDRE bit). Repeat this sequence for each          tion of the start bit of the next character.
  data to be transmitted.
                                                        Idle Line
Clearing the TDRE bit is always performed by the
following software sequence:                            Setting the TE bit drives the SCI to send a pream-
1. An access to the SCISR register                      ble of 10 (M=0) or 11 (M=1) consecutive `1's (idle
2. A write to the SCIDR register                        line) before the first character.

The TDRE bit is set by hardware and it indicates:       In this case, clearing and then setting the TE bit
                                                        during a transmission sends a preamble (idle line)
The TDR register is empty.                            after the current word. Note that the preamble du-
                                                        ration (10 or 11 consecutive `1's depending on the
The data transfer is beginning.                       M bit) does not take into account the stop bit of the
                                                        previous character.
The next data can be written in the SCIDR regis-
  ter without overwriting the previous data.            Note: Resetting and setting the TE bit causes the
                                                        data in the TDR register to be lost. Therefore the
This flag generates an interrupt if the TIE bit is set  best time to toggle the TE bit is when the TDRE bit
and the I[|1:0] bits are cleared in the CCR register.   is set i.e. before writing the next byte in the SCIDR.

When a transmission is taking place, a write in-
struction to the SCIDR register stores the data in
the TDR register and which is copied in the shift
register at the end of the current transmission.

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10.7.5.3 Receiver                                        The OR bit is set.

The SCI can receive data words of either 8 or 9          The RDR content will not be lost.
bits. When the M bit is set, word length is 9 bits
and the MSB is stored in the R8 bit in the SCICR1         The shift register will be overwritten.
register.
                                                          An interrupt is generated if the RIE bit is set and
Character reception                                        the I[|1:0] bits are cleared in the CCR register.

During a SCI reception, data shifts in least signifi-    The OR bit is reset by an access to the SCISR reg-
cant bit first through the RDI pin. In this mode, the    ister followed by a SCIDR register read operation.
SCIDR register consists or a buffer (RDR) be-
tween the internal bus and the received shift regis-     Noise Error
ter (see Figure 77).
                                                         Oversampling techniques are used for data recov-
Procedure                                                ery by discriminating between valid incoming data
                                                         and noise.
Select the M bit to define the word length.
                                                         When noise is detected in a character:
Select the desired baud rate using the SCIBRR
  and the SCIERPR registers.                              The NF bit is set at the rising edge of the RDRF
                                                           bit.
Set the RE bit, this enables the receiver which
  begins searching for a start bit.                      Data is transferred from the Shift register to the
                                                           SCIDR register.
When a character is received:
                                                          No interrupt is generated. However this bit rises
The RDRF bit is set. It indicates that the content       at the same time as the RDRF bit which itself
  of the shift register is transferred to the RDR.         generates an interrupt.

An interrupt is generated if the RIE bit is set and    The NF bit is reset by a SCISR register read oper-
  the I[1:0] bits are cleared in the CCR register.       ation followed by a SCIDR register read operation.

The error flags can be set if a frame error, noise     Framing Error
  or an overrun error has been detected during re-
  ception.                                               A framing error is detected when:

Clearing the RDRF bit is performed by the following       The stop bit is not recognized on reception at the
software sequence done by:                                 expected time, following either a de-synchroni-
                                                           zation or excessive noise.
1. An access to the SCISR register
                                                          A break is received.
2. A read to the SCIDR register.
                                                         When the framing error is detected:
The RDRF bit must be cleared before the end of the
reception of the next character to avoid an overrun       the FE bit is set by hardware
error.
                                                          Data is transferred from the Shift register to the
                                                           SCIDR register.

Idle Line                                                 No interrupt is generated. However this bit rises
                                                           at the same time as the RDRF bit which itself
When an idle line is detected, there is the same           generates an interrupt.
procedure as a data received character plus an in-
terrupt if the ILIE bit is set and the I[|1:0] bits are  The FE bit is reset by a SCISR register read oper-
cleared in the CCR register.                             ation followed by a SCIDR register read operation.

Overrun Error                                            Break Character

An overrun error occurs when a character is re-          When a break character is received, the SCI
ceived when RDRF has not been reset. Data can              handles it as a framing error. To differentiate a
not be transferred from the shift register to the          break character from a framing error, it is neces-
TDR register as long as the RDRF bit is not                sary to read the SCIDR. If the received value is
cleared.                                                   00h, it is a break character. Otherwise it is a
                                                           framing error.
When an overrun error occurs:

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LINSCI SERIAL COMMUNICATION INTERFACE (SCI Mode) (Cont'd)

10.7.5.4 Conventional Baud Rate Generation            10.7.5.5 Extended Baud Rate Generation

The baud rate for the receiver and transmitter (Rx    The extended prescaler option gives a very fine
and Tx) are set independently and calculated as       tuning on the baud rate, using a 255 value prescal-
follows:                                              er, whereas the conventional Baud Rate Genera-
                                                      tor retains industry standard software compatibili-
         fCPU                 fCPU                    ty.
Tx =                 Rx =
                                                      The extended baud rate generator block diagram
      (16*PR)*TR           (16*PR)*RR                 is described in Figure 79.

with:                                                 The output clock rate sent to the transmitter or to
                                                      the receiver will be the output from the 16 divider
PR = 1, 3, 4 or 13 (see SCP[1:0] bits)                divided by a factor ranging from 1 to 255 set in the
                                                      SCIERPR or the SCIETPR register.
TR = 1, 2, 4, 8, 16, 32, 64,128
                                                      Note: the extended prescaler is activated by set-
(see SCT[2:0] bits)                                   ting the SCIETPR or SCIERPR register to a value
                                                      other than zero. The baud rates are calculated as
RR = 1, 2, 4, 8, 16, 32, 64,128                       follows:

(see SCR[2:0] bits)

All these bits are in the SCIBRR register.

Example: If fCPU is 8 MHz (normal mode) and if        Tx =  fCPU       Rx =  fCPU
PR=13 and TR=RR=1, the transmit and receive
baud rates are 38400 baud.                            16*ETPR*(PR*TR)  16*ERPR*(PR*TR)

Note: the baud rate registers MUST NOT be             with:
changed while the transmitter or the receiver is en-  ETPR = 1,..,255 (see SCIETPR register)
abled.

                                                      ERPR = 1,.. 255 (see SCIERPR register)

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Figure 79. SCI Baud Rate and Extended Prescaler Block Diagram
                                                                                         TRANSMITTER
                                         EXTENDED PRESCALER TRANSMITTER RATE CONTROL          CLOCK

                                                                               SCIETPR  RECEIVER
                                                                                          CLOCK
                                      EXTENDED TRANSMITTER PRESCALER REGISTER

                                                                               SCIERPR

                                        EXTENDED RECEIVER PRESCALER REGISTER

                                         EXTENDED PRESCALER RECEIVER RATE CONTROL
                                                                EXTENDED PRESCALER

fCPU         /PR               TRANSMITTER RATE
        /16                      CONTROL

                                                         SCIBRR

                  SCP1SCP0 SCT2 SCT1 SCT0 SCR2 SCR1SCR0

                                                    RECEIVER RATE
                                                        CONTROL

                  CONVENTIONAL BAUD RATE GENERATOR

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10.7.5.6 Receiver Muting and Wake-up Feature           ceived an address character (most significant bit
                                                       ='1'), the receivers are waken up. The receivers
In multiprocessor configurations it is often desira-   which are not addressed set RWU bit to enter in
ble that only the intended message recipient           mute mode. Consequently, they will not treat the
should actively receive the full message contents,     next characters constituting the next part of the
thus reducing redundant SCI service overhead for       message.
all non-addressed receivers.
                                                       10.7.5.7 Parity Control
The non-addressed devices may be placed in
sleep mode by means of the muting function.            Hardware byte Parity control (generation of parity
                                                       bit in transmission and parity checking in recep-
Setting the RWU bit by software puts the SCI in        tion) can be enabled by setting the PCE bit in the
sleep mode:                                            SCICR1 register. Depending on the character for-
                                                       mat defined by the M bit, the possible SCI charac-
All the reception status bits can not be set.          ter formats are as listed in Table 22.

All the receive interrupts are inhibited.

A muted receiver may be woken up in one of the         Note: In case of wake up by an address mark, the
following ways:                                        MSB bit of the data is taken into account and not
                                                       the parity bit
by Idle Line detection if the WAKE bit is reset,

by Address Mark detection if the WAKE bit is set. Table 22. Character Formats

Idle Line Detection                                    M bit PCE bit    Character format

Receiver wakes-up by Idle Line detection when          0  0             | SB | 8 bit data | STB |
the Receive line has recognised an Idle Line. Then
the RWU bit is reset by hardware but the IDLE bit      0  1 | SB | 7-bit data | PB | STB |
is not set.
                                                       1  0             | SB | 9-bit data | STB |
This feature is useful in a multiprocessor system
when the first characters of the message deter-        1  1 | SB | 8-bit data | PB | STB |
mine the address and when each message ends
by an idle line: As soon as the line becomes idle,     Legend: SB = Start Bit, STB = Stop Bit,
every receivers is waken up and analyse the first
characters of the message which indicates the ad-      PB = Parity Bit
dressed receiver. The receivers which are not ad-
dressed set RWU bit to enter in mute mode. Con-        Even parity: the parity bit is calculated to obtain
sequently, they will not treat the next characters     an even number of "1s" inside the character made
constituting the next part of the message. At the      of the 7 or 8 LSB bits (depending on whether M is
end of the message, an idle line is sent by the        equal to 0 or 1) and the parity bit.
transmitter: this wakes up every receivers which
are ready to analyse the addressing characters of      Ex: data=00110101; 4 bits set => parity bit will be
the new message.                                       0 if even parity is selected (PS bit = 0).

In such a system, the inter-characters space must      Odd parity: the parity bit is calculated to obtain an
be smaller than the idle time.                         odd number of "1s" inside the character made of
                                                       the 7 or 8 LSB bits (depending on whether M is
Address Mark Detection                                 equal to 0 or 1) and the parity bit.

Receiver wakes-up by Address Mark detection            Ex: data=00110101; 4 bits set => parity bit will be
when it received a "1" as the most significant bit of  1 if odd parity is selected (PS bit = 1).
a word, thus indicating that the message is an ad-
dress. The reception of this particular word wakes     Transmission mode: If the PCE bit is set then the
up the receiver, resets the RWU bit and sets the       MSB bit of the data written in the data register is
RDRF bit, which allows the receiver to receive this    not transmitted but is changed by the parity bit.
word normally and to use it as an address word.
                                                       Reception mode: If the PCE bit is set then the in-
This feature is useful in a multiprocessor system      terface checks if the received data byte has an
when the most significant bit of each character        even number of "1s" if even parity is selected
(except for the break character) is reserved for Ad-   (PS=0) or an odd number of "1s" if odd parity is se-
dress Detection. As soon as the receivers re-          lected (PS=1). If the parity check fails, the PE flag
                                                       is set in the SCISR register and an interrupt is gen-
                                                       erated if PCIE is set in the SCICR1 register.

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10.7.6 Low Power Modes                         10.7.7 Interrupts

Mode  Description                                  Interrupt Event     Event  Enable   Exit  Exit
WAIT  No effect on SCI.                                                 Flag  Control  from  from
                                               Transmit Data Register                  Wait  Halt
HALT  SCI interrupts cause the device to exit  Empty                             Bit    Yes
      from Wait mode.                          Transmission Com-                              No
      SCI registers are frozen.                plete                   TDRE TIE         Yes
                                               Received Data Ready                            No
      In Halt mode, the SCI stops transmit-    to be Read              TC TCIE          Yes
      ting/receiving until Halt mode is exit-  Overrun Error or LIN                           No
      ed.                                      Synch Error Detected    RDRF   RIE       Yes
                                               Idle Line Detected                       Yes   No
                                               Parity Error             OR/   ILIE      Yes   No
                                               LIN Header Detection     LHE   PIE       Yes   No
                                                                       IDLE   LHIE            No
                                                                         PE
                                                                       LHDF

                                               The SCI interrupt events are connected to the
                                               same interrupt vector (see Interrupts chapter).

                                               These events generate an interrupt if the corre-
                                               sponding Enable Control Bit is set and the inter-
                                               rupt mask in the CC register is reset (RIM instruc-
                                               tion).

                                                                                             133/262
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10.7.8 SCI Mode Register Description                    Bit 3 = OR Overrun error

STATUS REGISTER (SCISR)                                 The OR bit is set by hardware when the word cur-
Read Only                                               rently being received in the shift register is ready to
Reset Value: 1100 0000 (C0h)                            be transferred into the RDR register whereas
                                                        RDRF is still set. An interrupt is generated if RIE=1
7                                     0                 in the SCICR2 register. It is cleared by a software
                                                        sequence (an access to the SCISR register fol-
TDRE TC RDRF IDLE OR1) NF1) FE1) PE1)                   lowed by a read to the SCIDR register).
                                                        0: No Overrun error
Bit 7 = TDRE Transmit data register empty.              1: Overrun error detected
This bit is set by hardware when the content of the
TDR register has been transferred into the shift        Note: When this bit is set, RDR register contents
register. An interrupt is generated if the TIE =1 in    will not be lost but the shift register will be overwrit-
the SCICR2 register. It is cleared by a software se-    ten.
quence (an access to the SCISR register followed
by a write to the SCIDR register).                      Bit 2 = NF Character Noise flag
0: Data is not transferred to the shift register
1: Data is transferred to the shift register            This bit is set by hardware when noise is detected
                                                        on a received character. It is cleared by a software
Bit 6 = TC Transmission complete.                       sequence (an access to the SCISR register fol-
This bit is set by hardware when transmission of a      lowed by a read to the SCIDR register).
character containing Data is complete. An inter-        0: No noise
rupt is generated if TCIE=1 in the SCICR2 regis-        1: Noise is detected
ter. It is cleared by a software sequence (an ac-
cess to the SCISR register followed by a write to       Note: This bit does not generate interrupt as it ap-
the SCIDR register).                                    pears at the same time as the RDRF bit which it-
0: Transmission is not complete                         self generates an interrupt.
1: Transmission is complete
                                                        Bit 1 = FE Framing error.
Note: TC is not set after the transmission of a Pre-    This bit is set by hardware when a de-synchroniza-
amble or a Break.                                       tion, excessive noise or a break character is de-
                                                        tected. It is cleared by a software sequence (an
Bit 5 = RDRF Received data ready flag.                  access to the SCISR register followed by a read to
This bit is set by hardware when the content of the     the SCIDR register).
RDR register has been transferred to the SCIDR          0: No Framing error
register. An interrupt is generated if RIE=1 in the     1: Framing error or break character detected
SCICR2 register. It is cleared by a software se-
quence (an access to the SCISR register followed        Notes:
by a read to the SCIDR register).
0: Data is not received                                  This bit does not generate an interrupt as it ap-
1: Received data is ready to be read                      pears at the same time as the RDRF bit which it-
                                                          self generates an interrupt. If the word currently
                                                          being transferred causes both a frame error and
                                                          an overrun error, it will be transferred and only
                                                          the OR bit will be set.

Bit 4 = IDLE Idle line detected.                        Bit 0 = PE Parity error.
This bit is set by hardware when an Idle Line is de-    This bit is set by hardware when a byte parity error
tected. An interrupt is generated if the ILIE=1 in      occurs (if the PCE bit is set) in receiver mode. It is
the SCICR2 register. It is cleared by a software se-    cleared by a software sequence (a read to the sta-
quence (an access to the SCISR register followed        tus register followed by an access to the SCIDR
by a read to the SCIDR register).                       data register). An interrupt is generated if PIE=1 in
0: No Idle Line is detected                             the SCICR1 register.
1: Idle Line is detected                                0: No parity error
                                                        1: Parity error detected
Note: The IDLE bit will not be set again until the
RDRF bit has been set itself (i.e. a new idle line oc-
curs).

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LINSCI SERIAL COMMUNICATION INTERFACE (SCI Mode) (Cont'd)

CONTROL REGISTER 1 (SCICR1)                              Bit 3 = WAKE Wake-Up method.
Read/Write                                               This bit determines the SCI Wake-Up method, it is
Reset Value: x000 0000 (x0h)                             set or cleared by software.
                                                         0: Idle Line
7                             0                          1: Address Mark

R8  T8 SCID M WAKE PCE1) PS PIE                          Note: If the LINE bit is set, the WAKE bit is de-ac-
                                                         tivated and replaced by the LHDM bit
1)This bit has a different function in LIN mode, please
refer to the LIN mode register description.             Bit 2 = PCE Parity control enable.
                                                         This bit is set and cleared by software. It selects
Bit 7 = R8 Receive data bit 8.                           the hardware parity control (generation and detec-
This bit is used to store the 9th bit of the received    tion for byte parity, detection only for LIN parity).
word when M=1.                                           0: Parity control disabled
                                                         1: Parity control enabled
Bit 6 = T8 Transmit data bit 8.
This bit is used to store the 9th bit of the transmit-   Bit 1 = PS Parity selection.
ted word when M=1.                                       This bit selects the odd or even parity when the
                                                         parity generation/detection is enabled (PCE bit
Bit 5 = SCID Disabled for low power consumption          set). It is set and cleared by software. The parity
When this bit is set the SCI prescalers and outputs      will be selected after the current byte.
are stopped and the end of the current byte trans-       0: Even parity
fer in order to reduce power consumption.This bit        1: Odd parity
is set and cleared by software.
0: SCI enabled                                           Bit 0 = PIE Parity interrupt enable.
1: SCI prescaler and outputs disabled                    This bit enables the interrupt capability of the hard-
                                                         ware parity control when a parity error is detected
Bit 4 = M Word length.                                   (PE bit set). The parity error involved can be a byte
This bit determines the word length. It is set or        parity error (if bit PCE is set and bit LPE is reset) or
cleared by software.                                     a LIN parity error (if bit PCE is set and bit LPE is
0: 1 Start bit, 8 Data bits, 1 Stop bit                  set).
1: 1 Start bit, 9 Data bits, 1 Stop bit                  0: Parity error interrupt disabled
                                                         1: Parity error interrupt enabled
Note: The M bit must not be modified during a data
transfer (both transmission and reception).

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LINSCI SERIAL COMMUNICATION INTERFACE (SCI Mode) (Cont'd)

CONTROL REGISTER 2 (SCICR2)                                 1: Receiver is enabled and begins searching for a
Read/Write                                                     start bit
Reset Value: 0000 0000 (00 h)

7                                                        0  Bit 1 = RWU Receiver wake-up.
                                                            This bit determines if the SCI is in mute mode or
TIE TCIE RIE ILIE TE  RE RWU1) SBK1)                        not. It is set and cleared by software and can be
                                                            cleared by hardware when a wake-up sequence is
1)This bit has a different function in LIN mode, please     recognized.
refer to the LIN mode register description.                0: Receiver in active mode
                                                            1: Receiver in mute mode

Bit 7 = TIE Transmitter interrupt enable.                   Notes:
This bit is set and cleared by software.
0: Interrupt is inhibited                                    Before selecting Mute mode (by setting the RWU
1: In SCI interrupt is generated whenever TDRE=1              bit) the SCI must first receive a data byte, other-
                                                              wise it cannot function in Mute mode with wake-
   in the SCISR register                                      up by Idle line detection.

Bit 6 = TCIE Transmission complete interrupt ena-            In Address Mark Detection Wake-Up configura-
ble                                                           tion (WAKE bit=1) the RWU bit cannot be modi-
This bit is set and cleared by software.                      fied by software while the RDRF bit is set.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever TC=1 in           Bit 0 = SBK Send break.
                                                            This bit set is used to send break characters. It is
   the SCISR register                                       set and cleared by software.
                                                            0: No break character is transmitted
Bit 5 = RIE Receiver interrupt enable.                      1: Break characters are transmitted
This bit is set and cleared by software.
0: Interrupt is inhibited                                   Note: If the SBK bit is set to "1" and then to "0", the
1: An SCI interrupt is generated whenever OR=1              transmitter will send a BREAK word at the end of
                                                            the current word.
   or RDRF=1 in the SCISR register

Bit 4 = ILIE Idle line interrupt enable.                    DATA REGISTER (SCIDR)
This bit is set and cleared by software.                    Read/Write
0: Interrupt is inhibited                                   Reset Value: Undefined
1: An SCI interrupt is generated whenever IDLE=1
                                                            Contains the Received or Transmitted data char-
   in the SCISR register.                                   acter, depending on whether it is read from or writ-
                                                            ten to.
Bit 3 = TE Transmitter enable.
This bit enables the transmitter. It is set and             7  0
cleared by software.
0: Transmitter is disabled                                  DR7 DR6 DR5 DR4 DR3 DR2 DR1 DR0
1: Transmitter is enabled
                                                            The Data register performs a double function (read
Notes:                                                      and write) since it is composed of two registers,
                                                            one for transmission (TDR) and one for reception
During transmission, a "0" pulse on the TE bit            (RDR).
  ("0" followed by "1") sends a preamble (idle line)        The TDR register provides the parallel interface
  after the current word.                                   between the internal bus and the output shift reg-
                                                            ister (see Figure 77).
When TE is set there is a 1 bit-time delay before         The RDR register provides the parallel interface
  the transmission starts.                                  between the input shift register and the internal
                                                            bus (see Figure 77).
Bit 2 = RE Receiver enable.
This bit enables the receiver. It is set and cleared
by software.
0: Receiver is disabled in the SCISR register

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                                                                                       ST72561

LINSCI SERIAL COMMUNICATION INTERFACE (SCI Mode) (Cont'd)

BAUD RATE REGISTER (SCIBRR)                            TR dividing factor SCT2 SCT1 SCT0
Read/Write
Reset Value: 0000 0000 (00h)                           1                   0     0     0

    7                                                  2         &nb