电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

ST72631K1M0

器件型号:ST72631K1M0
文件大小:857.74KB,共0页
厂商名称:STMICROELECTRONICS [STMicroelectronics]
厂商官网:http://www.st.com/
下载文档

文档预览

ST72631K1M0器件文档内容

                                                           ST7263

LOW SPEED USB 8-BIT MCU FAMILY with up to 16K MEMORY,
   up to 512 BYTES RAM, 8-BIT ADC, WDG, TIMER, SCI & I2C

                                                                                                                                              DATASHEET

s Up to 16Kbytes program memory                                                   PSDIP32

s Data RAM: up to 512 bytes with 64 bytes stack                                  CSDIP32W

s Run, Wait and Halt CPU modes                                                SO34 (Shrink)
                                                     s 8-bit A/D Converter (ADC) with 8 channels
s 12 or 24 MHz oscillator                            s Fully static operation
                                                     s 63 basic instructions
s RAM retention mode                                 s 17 main addressing modes
                                                     s 8x8 unsigned multiply instruction
s USB (Universal Serial Bus) Interface with DMA      s True bit manipulation
   for low speed applications compliant with USB     s Versatile Development Tools (under Windows)
   1.5 Mbs specification (version 1.1) and USB
   HID specifications (version 1.0)                     including assembler, linker, C-compiler,
                                                        archiver, source level debugger, software
s Integrated 3.3V voltage regulator and                 library, hardware emulator, programming
   transceivers                                         boards and gang programmers

s Suspend and Resume operations

s 3 endpoints with programmable in/out
   configuration

s 19 programmable I/O lines with:
    8 high current I/Os (10mA at 1.3V)
    2 very high current pure Open Drain I/Os
      (25mA at 1.5V)
    8 lines individually programmable as interrupt
      inputs

s Optional Low Voltage Detector (LVD)

s Programmable Watchdog for system reliability

s 16-bit Timer with:
    2 Input Captures
    2 Output Compares
    PWM Generation capabilities
    External Clock input

s Asynchronous Serial Communications Interface
   (8K and 16K program memory versions only)

s I2C Multi Master Interface up to 400 KHz
   (16K program memory version only)

Table 1. Device Summary

Features                 ST72631                               ST72632                  ST72633
ROM - OTP (bytes)           16K                                    8K                       4K

RAM (stack) - bytes                        512 (64)                           256 (64)
Peripherals            Watchdog, 16-bit timer, SCI, I2C, ADC,
                                                               Watchdog, 16-bit timer, Watchdog, 16-bit timer,
                                              USB
                                                               SCI, ADC, USB            ADC, USB

Operating Supply                                               4.0V to 5.5V

CPU frequency            8 Mhz (with 24 MHz oscillator) or 4 MHz (with 12 MHz oscillator)

Operating temperature                                          0C to +70C

Packages                                                    SO34/SDIP32
EPROM device                                         ST72E631 1 (CSDIP32W)

Note 1: EPROM version for development only                                                 Rev. 1.8

August 2000                                                                                       1/109

                                                                                                      1
                               Table of Contents

1 GENERAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
    1.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
    1.2 PIN DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
    1.3 EXTERNAL CONNECTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
    1.4 REGISTER & MEMORY MAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
    1.5 EPROM/OTP PROGRAM MEMORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
          1.5.1 EPROM ERASURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2 CENTRAL PROCESSING UNIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
    2.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
    2.2 MAIN FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
    2.3 CPU REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

3 CLOCKS AND RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    3.1 CLOCK SYSTEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
          3.1.1 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
          3.1.2 External Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    3.2 RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
          3.2.1 Low Voltage Detector (LVD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
          3.2.2 Watchdog Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
          3.2.3 External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

4 INTERRUPTS AND POWER SAVING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
    4.1 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
          4.1.1 Interrupt Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 2
    4.2 POWER SAVING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
          4.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
          4.2.2 HALT mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
          4.2.3 WAIT mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

5 ON-CHIP PERIPHERALS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
    5.1 I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          5.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          5.1.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          5.1.3 I/O Port Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          5.1.4 Port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
          5.1.5 Port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          5.1.6 Port C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
          5.1.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
    5.2 MISCELLANEOUS REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
    5.3 WATCHDOG TIMER (WDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
          5.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
          5.3.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
          5.3.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
          5.3.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
          5.3.5 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
    5.4 16-BIT TIMER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
          5.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1. 0. 9. . 36
          5.4.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

2/109
                               Table of Contents

          5.4.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
          5.4.4 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
          5.4.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
          5.4.6 Summary of Timer modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
          5.4.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
    5.5 SERIAL COMMUNICATIONS INTERFACE (SCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
          5.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
          5.5.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
          5.5.3 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
          5.5.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
          5.5.5 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
          5.5.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
          5.5.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
    5.6 USB INTERFACE (USB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
          5.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
          5.6.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
          5.6.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
          5.6.4 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
          5.6.5 Programming Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
    5.7 IC BUS INTERFACE (IC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
          5.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
          5.7.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
          5.7.3 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
          5.7.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
          5.7.5 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
          5.7.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
          5.7.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
    5.8 8-BIT A/D CONVERTER (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
          5.8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
          5.8.2 Main Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
          5.8.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
          5.8.4 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
          5.8.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
          5.8.6 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
6 INSTRUCTION SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
    6.1 ST7 ADDRESSING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
          6.1.1 Inherent . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
          6.1.2 Immediate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
          6.1.3 Direct . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
          6.1.4 Indexed (No Offset, Short, Long) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
          6.1.5 Indirect (Short, Long) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
          6.1.6 Indirect Indexed (Short, Long) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
          6.1.7 Relative Mode (Direct, Indirect) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
    6.2 INSTRUCTION GROUPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
7 ELECTRICAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
    7.1 ABSOLUTE MAXIMUM RATINGS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
    7.2 THERMAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

                                                                                                                                                         3/109
ST7263

    7.3 OPERATING CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
    7.4 POWER CONSUMPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
    7.5 I/O PORT CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
    7.6 LOW VOLTAGE DETECTOR (LVD) CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . 98
    7.7 CONTROL TIMING CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
    7.8 COMMUNICATION INTERFACE CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . 99

          7.8.1 USB - Universal Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
          7.8.2 I2C - Inter IC Control Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
    7.9 8-BIT ADC CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
8 PACKAGE CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
    8.1 PACKAGE MECHANICAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
9 DEVICE CONFIGURATION AND ORDERING INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . 106
    9.1 DEVICE ORDERING INFORMATION AND TRANSFER OF CUSTOMER CODE . . . . . 106
    9.2 ST7 APPLICATION NOTES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
    9.3 TO GET MORE INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
10 SUMMARY OF CHANGES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

4/109
                                                                                                                   ST7263

1 GENERAL DESCRIPTION

1.1 INTRODUCTION                                                                           industry standard asynchronous SCI serial inter-
                                                                                            face (not on all products - see device summary
The ST7263 Microcontrollers form a sub family of                                            below)
the ST7 dedicated to USB applications. The de-
vices are based on an industry-standard 8-bit core                                        digital Watchdog
and feature an enhanced instruction set. They op-
erate at a 24MHz or 12 MHz oscillator frequency.                                           16-bit Timer featuring an External clock input, 2
Under software control, the ST7263 MCUs may be                                              Input Captures, 2 Output Compares with Pulse
placed in either Wait or Halt modes, thus reducing                                          Generator capabilities
power consumption. The enhanced instruction set
and addressing modes afford real programming                                              fast I2C Multi Master interface (not on all prod-
potential. In addition to standard 8-bit data man-                                          ucts - see device summary)
agement, the ST7263 MCUs feature true bit ma-
nipulation, 8x8 unsigned multiplication and indirect                                       Low voltage (LVD) reset ensuring proper power-
addressing modes. The devices include an ST7                                                on or power-off of the device
Core, up to 16K program memory, up to 512 bytes
RAM, 19 I/O lines and the following on-chip pe-                                           All ST7263 MCUs are available in ROM and OTP
ripherals:                                                                                versions.

USB low speed interface with 3 endpoints with                                           The ST72E631 is the EPROM version of the
  programmable in/out configuration using the                                             ST7263 in CSDIP32 windowed packages.
  DMA architecture with embedded 3.3V voltage
  regulator and transceivers (no external compo-                                          A specific mode is available to allow programming
  nents are needed).                                                                      of the EPROM user memory array. This is set by a
                                                                                          specific voltage source applied to the VPP/TEST
8-bit Analog-to-Digital converter (ADC) with 8                                          pin.
  multiplexed analog inputs

Figure 1. General Block Diagram

   OSCIN                                                  Internal
OSCOUT                                                    CLOCK

        VDD                                               OSC/3
        VSS
             OSCILLATOR

                       OSC/4 or OSC/2                                                            I2C*   PA[7:0]
                           (for USB)                                                          PORT A    (8 bits)
                                                                                          16-BIT TIMER
             POWER                                                                                      PB[7:0]
             SUPPLY                                                                           PORT B     (8 bits)
                                                                                                ADC
             WATCHDOG                                                                                   PC[2:0]
                                                                                              PORT C     (3 bits)
RESET         CONTROL                                               ADDRESS AND DATA BUS        SCI*
                                                                                                        USBDP
             8-BIT CORE                                                                       (UART)    USBDM
                  ALU                                                                        USB SIE    USBVCC

             LVD

             USB DMA

VPP/TEST         PROGRAM
      VDDA         MEMORY
      VSSA   (4K/8K/16K Bytes)

                      RAM
              (256/512 Bytes)

* not on all products (refer to Table 1: Device Summary)

                                                                                                                   5/109
ST7263

1.2 PIN DESCRIPTION
Figure 2. 34-Pin SO Package Pinout

                                  VDD    1     34 VDDA
                                               33 USBVCC
        OSCOUT 2                               32 USBDM

                                  OSCIN 3      31 USBDP
                                               30 VSSA
                    VSS 4                      29 PA0/MCO
        PC2/USBOE 5                            28 PA1(25mA)/SDA
                                               27 NC
        PC1/TDO 6                              26 NC
                                               25 NC
        PC0/RDI 7                              24 PA2(25mA)/SCL
                                               23 PA3/EXTCLK
        RESET 8                                22 PA4/ICAP1/IT1
                                               21 PA5/ICAP2/IT2
                                  NC 9         20 PA6/OCMP1/IT3
                                               19 PA7/OCMP2/IT4
        AIN7/IT8/PB7(10mA) 10                  18 PB0(10mA)/AIN0

        AIN6/IT7/PB6(10mA) 11

                      VPP/TEST 12
        AIN5/IT6/PB5(10mA) 13

        AIN4/IT5/PB4(10mA) 14

        AIN3/PB3(10mA) 15
        AIN2/PB2(10mA) 16

        AIN1/PB1(10mA) 17

* VPP on EPROM/OTP versions only

Figure 3. 32-Pin SDIP Package Pinout

                                  VDD       1  32  VDDA

        OSCOUT                              2  31 USBVCC

                                  OSCIN     3  30 USBDM

                                  VSS       4  29 USBDP

        PC2/USBOE                           5  28  VSSA

        PC1/TDO                             6  27 PA0/MCO

        PC0/RDI                             7  26 PA1(25mA)/SDA

        RESET                               8  25  NC

        AIN7/IT8/PB7(10mA)                  9  24  NC

        AIN6/IT7/PB6(10mA) 10                  23 PA2(25mA)/SCL

        VPP/TEST*                        11    22 PA3/EXTCLK

        AIN5/IT6/PB5(10mA) 12                  21 PA4/ICAP1/IT1

        AIN4/IT5/PB4(10mA) 13                  20 PA5/ICAP2/IT2

        AIN3/PB3(10mA) 14                      19 PA6/COMP1/IT3

        AIN2/PB2(10mA) 15                      18 PA7/COMP2/IT4

        AIN1/PB1/(10mA) 16                     17 PB0(10mA)/AIN0

* VPP on EPROM/OTP versions only

6/109
                                                                                                                                    ST7263

PIN DESCRIPTION (Cont'd)                              Alternate Functions: Several pins of the I/O ports
                                                      assume software programmable alternate func-
RESET (see Note 1): Bidirectional. This active low    tions as shown in the pin description.
signal forces the initialization of the MCU. This
event is the top priority non maskable interrupt.     Note 1: Adding two 100nF decoupling capacitors
This pin is switched low when the Watchdog has        on Reset pin (respectively connected to VDD and
triggered or VDD is low. It can be used to reset ex-  VSS) will significantly improve product electromag-
ternal peripherals.                                   netic susceptibility performances.

OSCIN/OSCOUT: Input/Output Oscillator pin.            Note 2: To enhance reliability of operation, it is
These pins connect a parallel-resonant crystal, or    recommended to connect VDDA and VDD together
an external source to the on-chip oscillator.         on the application board. The same recommenda-
                                                      tions apply to VSSA and VSS.
VPP/TEST: EPROM programming input. This pin
must be held low during normal operating modes.

VDD/VSS (see Note 2): Main power supply and
Ground voltages.

VDDA/VSSA (see Note 2): Power Supply and
Ground for analog peripherals.

Table 2. Device Pin Description

Pin n                           Level  Port / Control

SDIP32                                  Input             Output                                      Main           Alternate Function
     SO34                                                                                          Function
                                                                                                  (after reset)
                                            Type
                                                   Input
                                                          Output
                                                                  float
                                                                       wpu
                                                                             int
                                                                                   ana
                                                                                        OD
                                                                                              PP
        Pin Name

1 1 VDD              S                                                                            Power supply voltage (4V - 5.5V)
2 2 OSCOUT
3 3 OSCIN            O                                                                            Oscillator output
4 4 VSS
5 5 PC2/USBOE        I                                                                            Oscillator input
6 6 PC1/TDO
7 7 PC0/RDI          S                                                                            Digital ground
8 8 RESET
-- 9 NC              I/O         CT     X                    X Port C2                                              USB Output Enable
9 10 PB7/AIN7/IT8                                                                                                   SCI transmit data output *)
10 11 PB6/AIN6/IT7   I/O         CT     X                    X Port C1                                              SCI Receive Data Input *)
11 12 VPP/TEST
12 13 PB5/AIN5/IT6   I/O         CT     X                    X Port C0
13 14 PB4/AIN4/IT5
14 15 PB3/AIN3       I/O                X                 X                                       Reset
15 16 PB2/AIN2
16 17 PB1/AIN1       --                                                                           Not connected
17 18 PB0/AIN0
18 19 PA7/OCMP2/IT4  I/O CT 10mA X                    XX     X Port B7                                              ADC analog input 7
19 20 PA6/OCMP1/IT3  I/O CT 10mA X                    XX
                      S                                      X Port B6                                              ADC analog input 6

                                                                                                  Supply for EPROM and test input

                     I/O CT 10mA X                    XX     X Port B5                                              ADC analog input 5
                                                             X Port B4                                              ADC analog input 4
                     I/O CT 10mA X                    XX     X Port B3                                              ADC analog input 3
                                                             X Port B2                                              ADC analog input 2
                     I/O CT 10mA X                    X      X Port B1                                              ADC analog input 1
                                                             X Port B0                                              ADC Analog Input 0
                     I/O CT 10mA X                    X      X Port A7                                              Timer Output Compare 2
                                                             X Port A6                                              Timer Output Compare 1
                     I/O CT 10mA X                    X

                     I/O CT 10mA X                    X

                     I/O         CT     XX

                     I/O         CT     XX

                                                                                                                                        7/109
ST7263

Pin n                           Level  Port / Control

SDIP32                                  Input     Output                                              Main          Alternate Function
     SO34                                                                                          Function
                                                                                                  (after reset)
                                            Type
                                                   Input
                                                          Output
                                                                  float
                                                                       wpu
                                                                             int
                                                                                   ana
                                                                                        OD
                                                                                              PP
          Pin Name

20 21 PA5/ICAP2/IT2  I/O         CT     XX                   X Port A5                                           Timer Input Capture 2
21 22 PA4/ICAP1/IT1
22 23 PA3/EXTCLK     I/O         CT     XX                   X Port A4                                           Timer Input Capture 1
23 24 PA2/SCL
-- 25 NC             I/O         CT     X                    X Port A3                                           Timer External Clock
24 26 NC                                                                                                         I2C serial clock *)
25 27 NC             I/O CT 25mA X                T                                               Port A2
26 28 PA1/SDA
27 29 PA0/MCO        --                                                                           Not connected
28 30 VSSA
29 31 USBDP          --                                                                           Not connected
30 32 USBDM
31 33 USBVCC         --                                                                           Not connected
32 34 VDDA
                     I/O CT 25mA X                T                                               Port A1        I2C serial data *)

                     I/O         CT          X               X Port A0                                           Main Clock Output

                     S                                                                            Analog ground

                     I/O                                                                          USB bidirectional data (data +)

                     I/O                                                                          USB bidirectional data (data -)

                     O                                                                            USB power supply

                     S                                                                            Analog supply voltage

*: if the peripheral is present on the device (see Table 1 Device Summary)

Legend / Abbreviations for Figure 2 and Table 2:

Type:     I = input, O = output, S = supply

In/Output level: CT = CMOS 0.3VDD/0.7VDD with input trigger
Output level: 10mA = 10mA high sink (on N-buffer only)

          25mA = 25mA very high sink (on N-buffer only)

Port and control configuration:

Input:  float = floating, wpu = weak pull-up, int = interrupt, ana = analog

Output: OD = open drain, PP = push-pull, T = True open drain

Refer to "I/O PORTS" on page 25 for more details on the software configuration of the I/O ports.

The RESET configuration of each pin is shown in bold. This configuration is kept as long as the device is
under reset state.

8/109
                                                               ST7263

1.3 EXTERNAL CONNECTIONS                         The external reset network is intended to protect
                                                 the device against parasitic resets, especially in
The following figure shows the recommended ex-   noisy environments.
ternal connections for the device.
The VPP pin is only used for programming OTP     Unused I/Os should be tied high to avoid any un-
and EPROM devices and must be tied to ground in  necessary power consumption on floating lines.
user mode.                                       An alternative solution is to program the unused
The 10 nF and 0.1 F decoupling capacitors on    ports as inputs with pull-up.
the power supply lines are a suggested EMC per-
formance/cost tradeoff.

Figure 4. Recommended External Connections

VDD                       0.1F                  VPP
                                                 VDD
                       +                         VSS
           10nF

Optional if Low Voltage   VDD                    4.7K
Detector (LVD) is used
                          0.1F                         RESET
EXTERNAL RESET CIRCUIT   0.1F

                                 See             OSCIN
                                 Clocks          OSCOUT
                                 Section

Or configure unused I/O ports                    Unused I/O
by software as input with pull-up

                               10K

              VDD

                                                               9/109
ST7263

1.4 REGISTER & MEMORY MAP                              The highest address bytes contain the user reset
                                                       and interrupt vectors.
As shown in Figure 5, the MCU is capable of ad-
dressing 64K bytes of memories and I/O registers.      IMPORTANT: Memory locations noted "Re-
                                                       served" must never be accessed. Accessing a re-
The available memory locations consist of 192          served area can have unpredictable effects on the
bytes of register location, up to 512 bytes of RAM     device
and up to 16K bytes of user program memory. The
RAM space includes up to 64 bytes for the stack
from 0100h to 013Fh.

Figure 5. Memory Map

            0000h    HW Registers                              0040h  Short Addressing
                      (see Table 4                                    RAM (192 Bytes)
            003Fh                                              00FFh
            0040h           256 Bytes RAM*                     0100h   Stack (64 Bytes)
                   512 Bytes RAM*                              013Fh
            023Fh
            0240h

                   Reserved

            BFFFh                                              0040h  Short Addressing
            C000h                                                     RAM (192 Bytes)
                                                               00FFh
                   Program Memory*                             0100h   Stack (64 Bytes)

            E000h            16K Bytes                         013Fh
                   8K Bytes                                    0140h

            F000h                                                     16-bit Addressing RAM

                     4K Bytes                                              (256 Bytes)

            FFEFh                                              023Fh
            FFF0h

                       Interrupt & Reset Vectors

                      (see Table 3 on page 10)

            FFFFh

* Program memory and RAM sizes are product dependent (see Table 1 Device Summary)
Table 3. Interrupt Vector Map

Vector Address     Description                         Masked by      Remarks              Exit from Halt Mode

FFF0-FFF1h         USB Interrupt Vector                I- bit         Internal Interrupt     No

FFF2-FFF3h         SCI Interrupt Vector*               I- bit         Internal Interrupt     No

FFF4-FFF5h         I2C Interrupt Vector*               I- bit         Internal Interrupt     No

FFF6-FFF7h         TIMER Interrupt Vector              I- bit         Internal Interrupt     No

FFF8-FFF9h         IT1 to IT8 Interrupt Vector         I- bit         External Interrupts    Yes

FFFA-FFFBh      USB End Suspend Mode Interrupt Vector  I- bit         Internal Interrupt     Yes
FFFC-FFFDh           TRAP (software) Interrupt Vector  none
FFFE-FFFFh                        RESET Vector         none           CPU Interrupt          No

                                                                                             Yes

* If the peripheral is present on the device (see Table 1 Device Summary)

10/109
                                                                                           ST7263

Table 4. Hardware Register Memory Map

Address Block      Register Label      Register name                      Reset Status Remarks

0000h              PADR            Port A Data Register                   00h         R/W
0001h              PADDR           Port A Data Direction Register
                                                                          00h         R/W

0002h              PBDR            Port B Data Register                   00h         R/W
0003h              PBDDR           Port B Data Direction Register
                                                                          00h         R/W

0004h              PCDR            Port C Data Register                   1111 x000b R/W
0005h              PCDDR           Port C Data Direction Register
                                                                          1111 x000b R/W

0006h                                  Reserved (2 Bytes)
0007h

0008h              ITIFRE          Interrupt Register                     00h         R/W
                   MISCR           Miscellaneous Register
0009h              DR              ADC Data Register                      F0h         R/W
                   CSR             ADC control Status register
000Ah  ADC         CR              Watchdog Control Register              00h         Read only
000Bh
                                                                          00h         R/W

000Ch WDG                                                                 7Fh         R/W

000Dh                                  Reserved (4 Bytes)
0010h

0011h              CR2             Timer Control Register 2               00h         R/W
0012h              CR1             Timer Control Register 1               00h         R/W
0013h              SR              Timer Status Register                  00h         Read only
0014h              IC1HR           Timer Input Capture High Register 1    xxh         Read only
0015h              IC1LR           Timer Input Capture Low Register 1     xxh         Read only
0016h              OC1HR           Timer Output Compare High Register 1   80h         R/W
0017h              OC1LR           Timer Output Compare Low Register 1    00h         R/W
                   CHR             Timer Counter High Register            FFh         Read only
              TIM  CLR             Timer Counter Low Register             FCh         R/W
0018h              ACHR            Timer Alternate Counter High Register  FFh         Read only
0019h              ACLR            Timer Alternate Counter Low Register   FCh         R/W
001Ah              IC2HR           Timer Input Capture High Register 2    xxh         Read only
001Bh              IC2LR           Timer Input Capture Low Register 2     xxh         Read only
001Ch              OC2HR           Timer Output Compare High Register 2   80h         R/W
001Dh              OC2LR           Timer Output Compare Low Register 2    00h         R/W
001Eh
001Fh              SR              SCI Status Register                    C0h         Read only
                   DR              SCI Data Register                      xxh         R/W
0020h  SCI 1)      BRR             SCI Baud Rate Register                 00xx xxxxb  R/W
0021h              CR1             SCI Control Register 1                 xxh         R/W
0022h              CR2             SCI Control Register 2                 00h         R/W
0023h
0024h

                                                                                           11/109
ST7263

Address Block  Register Label  Register name                        Reset Status Remarks

0025h          PIDR            USB PID Register                     xxh          Read only
0026h                                                               xxh          R/W
0027h          DMAR            USB DMA address Register             xxh          R/W
0028h                                                               00h          R/W
0029h          IDR             USB Interrupt/DMA Register           00h          R/W
002Ah                                                               xxxx 0110b   R/W
002Bh          ISTR            USB Interrupt Status Register        00h          R/W
002Ch          IMR             USB Interrupt Mask Register          0000 xxxxb   R/W
002Dh                                                               80h          R/W
002Eh          CTLR            USB Control Register                 0000 xxxxb   R/W
002Fh                                                               0000 xxxxb   R/W
0030h   USB    DADDR           USB Device Address Register          0000 xxxxb   R/W
0031h                                                               0000 xxxxb   R/W
               EP0RA           USB Endpoint 0 Register A

               EP0RB           USB Endpoint 0 Register B

               EP1RA           USB Endpoint 1 Register A
               EP1RB           USB Endpoint 1 Register B

               EP2RA           USB Endpoint 2 Register A

               EP2RB           USB Endpoint 2 Register B

0032h                                         Reserved (7 Bytes)
0038h
                               I2C Data Register
0039h          DR              Reserved                             00h          R/W
003Ah                          I2C (7 Bits) Slave Address Register
003Bh   I2C1)  OAR             I2C Clock Control Register           -
003Ch          CCR             I2C 2nd Status Register
003Dh          SR2             I2C 1st Status Register              00h          R/W
003Eh          SR1             I2C Control Register
003Fh          CR                                                   00h          R/W

                                                                    00h          Read only

                                                                    00h          Read only

                                                                    00h          R/W

Note 1. If the peripheral is present on the device (see Table 1 Device Summary)

12/109
                                                      ST7263

1.5 EPROM/OTP PROGRAM MEMORY                          An opaque coating (paint, tape, label, etc...)
                                                      should be placed over the package window if the
The program memory of the ST72T63 may be pro-         product is to be operated under these lighting con-
grammed using the EPROM programming boards            ditions. Covering the window also reduces IDD in
available from STMicroelectronics (see Table 26).     power-saving modes due to photo-diode leakage
                                                      currents.
1.5.1 EPROM ERASURE
                                                      An Ultraviolet source of wave length 2537 yield-
ST72Exxx EPROM devices are erased by expo-            ing a total integrated dosage of 15 Watt-sec/cm2 is
sure to high intensity UV light admitted through the  required to erase the ST72Exxx. The device will
transparent window. This exposure discharges the      be erased in 15 to 30 minutes if such a UV lamp
floating gate to its initial state through induced    with a 12mW/cm2 power rating is placed 1 inch
photo current.                                        from the device window without any interposed fil-
                                                      ters.
It is recommended that the ST72Exxx devices be
kept out of direct sunlight, since the UV content of
sunlight can be sufficient to cause functional fail-
ure. Extended exposure to room level fluorescent
lighting may also cause erasure.

                                                      13/109
ST7263

2 CENTRAL PROCESSING UNIT

2.1 INTRODUCTION                                      Accumulator (A)

This CPU has a full 8-bit architecture and contains   The Accumulator is an 8-bit general purpose reg-
six internal registers allowing efficient 8-bit data  ister used to hold operands and the results of the
manipulation.                                         arithmetic and logic calculations and to manipulate
                                                      data.
2.2 MAIN FEATURES
                                                      Index Registers (X and Y)
s 63 basic instructions
s Fast 8-bit by 8-bit multiply                        In indexed addressing modes, these 8-bit registers
s 17 main addressing modes                            are used to create either effective addresses or
s Two 8-bit index registers                           temporary storage areas for data manipulation.
s 16-bit stack pointer                                (The Cross-Assembler generates a precede in-
s Low power modes                                     struction (PRE) to indicate that the following in-
s Maskable hardware interrupts                        struction refers to the Y register.)
s Non-maskable software interrupt
                                                      The Y register is not affected by the interrupt auto-
2.3 CPU REGISTERS                                     matic procedures (not pushed to and popped from
                                                      the stack).
The 6 CPU registers shown in Figure 1 are not
present in the memory mapping and are accessed        Program Counter (PC)
by specific instructions.
                                                      The program counter is a 16-bit register containing
                                                      the address of the next instruction to be executed
                                                      by the CPU. It is made of two 8-bit registers PCL
                                                      (Program Counter Low which is the LSB) and PCH
                                                      (Program Counter High which is the MSB).

Figure 6. CPU Registers

                         7                  0

                         RESET VALUE = XXh            ACCUMULATOR
                                                      X INDEX REGISTER
                         7                  0         Y INDEX REGISTER

                         RESET VALUE = XXh

                         7                  0

                         RESET VALUE = XXh

15      PCH        87              PCL      0

                                                      PROGRAM COUNTER

RESET VALUE = RESET VECTOR @ FFFEh-FFFFh

                         7                  0

                         1 1 1 HI NZ C                CONDITION CODE REGISTER

        RESET VALUE = 1 1 1 X 1 X X X

15                 87                       0

                                                      STACK POINTER

RESET VALUE = STACK HIGHER ADDRESS

                                                                               X = Undefined Value

14/109
                                                        ST7263

CPU REGISTERS (Cont'd)                                  because the I bit is set by hardware at the start of
CONDITION CODE REGISTER (CC)                            the routine and reset by the IRET instruction at the
Read/Write                                              end of the routine. If the I bit is cleared by software
Reset Value: 111x1xxx                                   in the interrupt routine, pending interrupts are
                                                        serviced regardless of the priority level of the cur-
7                                0                      rent interrupt routine.

1  1  1  H  I  N              Z  C                      Bit 2 = N Negative.

The 8-bit Condition Code register contains the in-      This bit is set and cleared by hardware. It is repre-
terrupt mask and four flags representative of the       sentative of the result sign of the last arithmetic,
result of the instruction just executed. This register  logical or data manipulation. It is a copy of the 7th
can also be handled by the PUSH and POP in-             bit of the result.
structions.                                             0: The result of the last operation is positive or null.
                                                        1: The result of the last operation is negative
These bits can be individually tested and/or con-
trolled by specific instructions.                          (i.e. the most significant bit is a logic 1).

Bit 4 = H Half carry.                                   This bit is accessed by the JRMI and JRPL instruc-
                                                        tions.
This bit is set by hardware when a carry occurs be-
tween bits 3 and 4 of the ALU during an ADD or          Bit 1 = Z Zero.
ADC instruction. It is reset by hardware during the
same instructions.                                      This bit is set and cleared by hardware. This bit in-
0: No half carry has occurred.                          dicates that the result of the last arithmetic, logical
1: A half carry has occurred.                           or data manipulation is zero.
                                                        0: The result of the last operation is different from
This bit is tested using the JRH or JRNH instruc-
tion. The H bit is useful in BCD arithmetic subrou-        zero.
tines.                                                  1: The result of the last operation is zero.

Bit 3 = I Interrupt mask.                               This bit is accessed by the JREQ and JRNE test
                                                        instructions.
This bit is set by hardware when entering in inter-
rupt or by software to disable all interrupts except    Bit 0 = C Carry/borrow.
the TRAP software interrupt. This bit is cleared by     This bit is set and cleared by hardware and soft-
software.                                               ware. It indicates an overflow or an underflow has
0: Interrupts are enabled.                              occurred during the last arithmetic operation.
1: Interrupts are disabled.                             0: No overflow or underflow has occurred.
                                                        1: An overflow or underflow has occurred.
This bit is controlled by the RIM, SIM and IRET in-
structions and is tested by the JRM and JRNM in-        This bit is driven by the SCF and RCF instructions
structions.                                             and tested by the JRC and JRNC instructions. It is
                                                        also affected by the "bit test and branch", shift and
Note: Interrupts requested while I is set are           rotate instructions.
latched and can be processed when I is cleared.
By default an interrupt routine is not interruptable

                                                        15/109
ST7263

CPU REGISTERS (Cont'd)                                        The least significant byte of the Stack Pointer
Stack Pointer (SP)                                            (called S) can be directly accessed by a LD in-
Read/Write                                                    struction.
Reset Value: 01 3Fh
                                                              Note: When the lower limit is exceeded, the Stack
15                                                    8       Pointer wraps around to the stack upper limit, with-
                                                              out indicating the stack overflow. The previously
0       0  0           0        0  0               0  1       stored information is then overwritten and there-
                                                              fore lost. The stack also wraps in case of an under-
7                                                     0       flow.

0       0 SP5 SP4 SP3 SP2 SP1 SP0                             The stack is used to save the return address dur-
                                                              ing a subroutine call and the CPU context during
The Stack Pointer is a 16-bit register which is al-           an interrupt. The user may also directly manipulate
ways pointing to the next free location in the stack.         the stack by means of the PUSH and POP instruc-
It is then decremented after data has been pushed             tions. In the case of an interrupt, the PCL is stored
onto the stack and incremented before data is                 at the first location pointed to by the SP. Then the
popped from the stack (see Figure 7).                         other registers are stored in the next locations as
                                                              shown in Figure 7.
Since the stack is 64 bytes deep, the 10 most sig-
nificant bits are forced by hardware. Following an             When an interrupt is received, the SP is decre-
MCU Reset, or after a Reset Stack Pointer instruc-              mented and the context is pushed on the stack.
tion (RSP), the Stack Pointer contains its reset val-
ue (SP5 to SP0 bits are set) which is the stack                On return from interrupt, the SP is incremented
higher address.                                                 and the context is popped from the stack.

                                                              A subroutine call occupies two locations and an in-
                                                              terrupt five locations in the stack area.

Figure 7. Stack Manipulation Example

              CALL              Interrupt             PUSH Y          POP Y   IRET              RET
           Subroutine            Event                                                       or RSP

@ 0100h

                            SP                 SP                 SP   CC     PCH
                                                        Y               A                SP
  SP                                CC                 CC
                PCH                  A                  A               X     PCL
                                     X                  X             PCH
@ 013Fh PCL                        PCH                PCH             PCL SP
                                   PCL                PCL             PCH
                                   PCH                PCH
                                   PCL                PCL             PCL

           Stack Higher Address = 013Fh
           Stack Lower Address = 0100h

16/109
                                                                                                  ST7263

3 CLOCKS AND RESET

3.1 CLOCK SYSTEM                                      Figure 8. External Clock Source Connections

3.1.1 General Description                                              OSCIN     OSCOUT

The MCU accepts either a Crystal or Ceramic res-                                              NC
onator, or an external clock signal to drive the in-
ternal oscillator. The internal clock (fCPU) is de-                    EXTERNAL
rived from the external oscillator frequency (fOSC),                     CLOCK
which is divided by 3 (and by 2 or 4 for USB, de-
pending on the external clock used).                  Figure 9. Crystal/Ceramic Resonator

By setting the CLKDIV bit in the Miscellaneous                         OSCIN OSCOUT
Register, a 12 MHz external clock can be used giv-
ing an internal frequency of 4 MHz while maintain-                                   RP
ing a 6 MHz for USB (refer to Figure 10).
                                                               COSCIN              COSCOUT
The internal clock signal (fCPU) is also routed to
the on-chip peripherals. The CPU clock signal
consists of a square wave with a duty cycle of
50%.

The internal oscillator is designed to operate with
an AT-cut parallel resonant quartz or ceramic res-
onator in the frequency range specified for fosc.
The circuit shown in Figure 9 is recommended
when using a crystal, and Table 5 Recommended
Values for 24 MHz Crystal Resonator lists the rec-
ommended capacitance. The crystal and associat-
ed components should be mounted as close as
possible to the input pins in order to minimize out-
put distortion and start-up stabilisation time.

Table 5. Recommended Values for 24 MHz                Figure 10. Clock block diagram
Crystal Resonator
                                                                                                               8 or 4 MHz
RSMAX     20      25      70                                                                                  CPU and
COSCIN    56pF    47pF    22pF                                                                                peripherals)
COSCOUT    56pF    47pF    22pF
         1-10 M  1-10 M  1-10 M                                                     %3
   RP

Note: RSMAX is the equivalent serial resistor of the                       CLKDIV
crystal (see crystal specification).

3.1.2 External Clock                                                          1              6 MHz (USB)

An external clock may be applied to the OSCIN in-      24 or                       %%22
put with the OSCOUT pin not connected, as             12 MHz
shown on Figure 8. The tOXOV specifications does      Crystal          %2     0
not apply when using an external clock input. The
equivalent specification of the external clock
source should be used instead of tOXOV (see Sec-
tion 6.5 CONTROL TIMING).

                                                                                                  17/109
ST7263

3.2 RESET                                                     During low voltage reset, the RESET pin is held low,
                                                              thus permitting the MCU to reset other devices.
The Reset procedure is used to provide an orderly             The Low Voltage Detector can be disabled by set-
software start-up or to exit low power modes.                 ting the LVD bit of the Miscellaneous Register.

Three reset modes are provided: a low voltage                 3.2.2 Watchdog Reset
(LVD) reset, a watchdog reset and an external re-             When a watchdog reset occurs, the RESET pin is
set at the RESET pin.                                         pulled low permitting the MCU to reset other devic-
                                                              es in the same way as the low voltage reset (Fig-
A reset causes the reset vector to be fetched from            ure 11).
addresses FFFEh and FFFFh in order to be loaded
into the PC and with program execution starting               3.2.3 External Reset
from this point.                                              The external reset is an active low input signal ap-
                                                              plied to the RESET pin of the MCU.
An internal circuitry provides a 4096 CPU clock cy-           As shown in Figure 14, the RESET signal must
cle delay from the time that the oscillator becomes           stay low for a minimum of one and a half CPU
active.                                                       clock cycles.
                                                              An internal Schmitt trigger at the RESET pin is pro-
3.2.1 Low Voltage Detector (LVD)                              vided to improve noise immunity.

Low voltage reset circuitry generates a reset when
VDD is:
s below VIT+ when VDD is rising,
s below VIT- when VDD is falling.

Table 6. List of sections affected by RESET, WAIT and HALT (Refer to 3.5 for Wait and Halt Modes)

                               Section                           RESET  WAIT     HALT

CPU clock running at 8 MHz                                    X

Timer Prescaler reset to zero                                 X

Timer Counter set to FFFCh                                    X

All Timer enable bit set to 0 (disable)                       X

Data Direction Registers set to 0 (as Inputs)                 X

Set Stack Pointer to 013Fh                                    X

Force Internal Address Bus to restart vector FFFEh,FFFFh      X

Set Interrupt Mask Bit (I-Bit, CCR) to 1 (Interrupt Disable)  X
Set Interrupt Mask Bit (I-Bit, CCR) to 0 (Interrupt Enable)
                                                                        X     X

Reset HALT latch                                              X

Reset WAIT latch                                              X

Disable Oscillator (for 4096 cycles)                          X               X
Set Timer Clock to 0
                                                              X               X

Watchdog counter reset                                        X

Watchdog register reset                                       X

Port data registers reset                                     X

Other on-chip peripherals: registers reset                    X

18/109
                                                                                                              ST7263

Figure 11. Low Voltage Detector functional Diagram    Figure 12. Low Voltage Reset Signal Output

                                            RESET

VDD  LOW VOLTAGE                                             VIT+
                                                                                                                VIT-

          DETECTOR

                                            INTERNAL  VDD
                                               RESET

              FROM                                    RESET
     WATCHDOG

            RESET

                                                                         Note: Hysteresis (VIT+-VIT-) = Vhys
Figure 13. Temporization timing diagram after an internal Reset

                                      VIT+

            VDD

            Addresses                       temporization (4096 CPU clock cycles)
                                                        $FFFE

Figure 14. Reset Timing Diagram

            tDDR

     VDD

     OSCIN          tOXOV
     fCPU

     PC                                                          FFFE FFFF
     RESET
                                                      4096 CPU
     WATCHDOG RESET                                     CLOCK
                                                       CYCLES
                                                        DELAY

Note: Refer to Electrical Characteristics for values of tDDR, tOXOV, VIT+, VIT- and Vhys

                                                                                                              19/109
ST7263

4 INTERRUPTS AND POWER SAVING MODES

4.1 INTERRUPTS                                           Interrupts and Low power mode

The ST7 core may be interrupted by one of two dif-       All interrupts allow the processor to leave the Wait
ferent methods: maskable hardware interrupts as          low power mode. Only external and specific men-
listed in Table 7 Interrupt Mapping and a non-           tioned interrupts allow the processor to leave the
maskable software interrupt (TRAP). The Interrupt        Halt low power mode (refer to the "Exit from HALT"
processing flowchart is shown in Figure 15.              column in Table 7 Interrupt Mapping).

The maskable interrupts must be enabled clearing         External interrupts
the I bit in order to be serviced. However, disabled
interrupts may be latched and processed when             The pins ITi/PAk and ITj/PBk (i=1,2; j= 5,6; k=4,5)
they are enabled (see external interrupts subsec-        can generate an interrupt when a rising edge oc-
tion).                                                   curs on this pin. Conversely, pins ITl/PAn and ITm/
                                                         PBn (l=3,4; m= 7,8; n=6,7) can generate an inter-
When an interrupt has to be serviced:                    rupt when a falling edge occurs on this pin.

Normal processing is suspended at the end of           Interrupt generation will occur if it is enabled with
  the current instruction execution.                     the ITiE bit (i=1 to 8) in the ITRFRE register and if
                                                         the I bit of the CCR is reset.
The PC, X, A and CC registers are saved onto
  the stack.                                             Peripheral interrupts

The I bit of the CC register is set to prevent addi-   Different peripheral interrupt flags in the status
  tional interrupts.                                     register are able to cause an interrupt when they
                                                         are active if both.
The PC is then loaded with the interrupt vector of
  the interrupt to service and the first instruction of   The I bit of the CC register is cleared.
  the interrupt service routine is fetched (refer to
  Table 7 Interrupt Mapping for vector addresses).       The corresponding enable bit is set in the control
                                                           register.
The interrupt service routine should finish with the
IRET instruction which causes the contents of the        If any of these two conditions is false, the interrupt
saved registers to be recovered from the stack.          is latched and thus remains pending.

Note: As a consequence of the IRET instruction,          Clearing an interrupt request is done by:
the I bit will be cleared and the main program will
resume.                                                   writing "0" to the corresponding bit in the status
                                                           register or
Priority management
                                                          an access to the status register while the flag is
By default, a servicing interrupt can not be inter-        set followed by a read or write of an associated
rupted because the I bit is set by hardware enter-         register.
ing in interrupt routine.
                                                         Notes:
In the case several interrupts are simultaneously
pending, a hardware priority defines which one will      1. The clearing sequence resets the internal latch.
be serviced first (see Table 7 Interrupt Mapping).       A pending interrupt (i.e. waiting for being enabled)
                                                         will therefore be lost if the clear sequence is exe-
Non maskable software interrupts                         cuted.

This interrupt is entered when the TRAP instruc-         2. All interrupts allow the processor to leave the
tion is executed regardless of the state of the I bit.   Wait low power mode.
It will be serviced according to the flowchart on
Figure 15.                                               3. Exit from Halt mode may only be triggered by an
                                                         External Interrupt on one of the ITi ports (PA4-PA7
                                                         and PB4-PB7), an end suspend mode Interrupt
                                                         coming from USB peripheral, or a reset.

20/109
                                                                                                           ST7263

INTERRUPTS (Cont'd)
Figure 15. Interrupt Processing Flowchart

    FROM RESET

                                                            BIT I SET  N

                                                            Y                    N
                                                                                          INTERRUPT
                                           FETCH NEXT INSTRUCTION                                   Y

                                                         N  IRET                           STACK PC, X, A, CC
                EXECUTE INSTRUCTION                             Y                                  SET I BIT

                                                                              LOAD PC FROM INTERRUPT VECTOR

                                     RESTORE PC, X, A, CC FROM STACK
                                        THIS CLEARS I BIT BY DEFAULT

Table 7. Interrupt Mapping

N  Source                  Description                                Register  Priority   Exit                Vector
     Block                                                               Label    Order    from               Address
                                                                                           HALT
                                                                                                           FFFEh-FFFFh
    RESET Reset                                                        N/A       Highest yes               FFFCh-FFFDh
                                                                                                           FFFAh-FFFBh
    TRAP        Software Interrupt                                               Priority no               FFF8h-FFF9h
                                                                                                           FFF6h-FFF7h
    USB         End Suspend Mode                                         ISTR
                                                                                                      yes  FFF4h-FFF5h
1   ITi         External Interrupts
                                                                       ITRFRE                              FFF2h-FFF3h

2   TIMER       Timer Peripheral Interrupts                            TIMSR                               FFF0h-FFF1h

3   I2C         I2C Peripheral Interrupts                              I2CSR1

4   SCI         SCI Peripheral Interrupts                              I2CSR2
                                                                                                       no

                                                                       SCISR Lowest

5   USB         USB Peripheral Interrupts                              ISTR      Priority

                                                                                                           21/109
ST7263

INTERRUPTS (Cont'd)                                  If an ITiE bit is set, the corresponding interrupt is
4.1.1 Interrupt Register                             generated when
INTERRUPTS REGISTER (ITRFRE)
Address: 0008h -- Read/Write                         a rising edge occurs on the pin PA4/IT1 or PA5/
Reset Value: 0000 0000 (00h)                           IT2 or PB4/IT5 or PB5/IT6

7                             0                      or

IT8E IT7E IT6E IT5E IT4E IT3E IT2E IT1E               a falling edge occurs on the pin PA6/IT3 or PA7/
                                                       IT4 or PB6/IT7 or PB7/IT8
Bit 7:0 = ITiE (i=1 to 8). Interrupt Enable Control
Bits.                                                No interrupt is generated elsewhere.

                                                     Note: Analog input must be disabled for interrupts
                                                     coming from port B.

22/109
                                                                                                    ST7263

4.2 POWER SAVING MODES                                  Figure 16. HALT Mode Flow Chart

4.2.1 Introduction                                                                            HALT INSTRUCTION

To give a large measure of flexibility to the applica-  OSCILLATOR                  OFF
tion in terms of power consumption, two main pow-       PERIPH. CLOCK               OFF
er saving modes are implemented in the ST7.             CPU CLOCK                   OFF
                                                        I-BIT                       CLEARED
After a RESET the normal operating mode is se-
lected by default (RUN mode). This mode drives
the device (CPU and embedded peripherals) by
means of a master clock which is based on the
main oscillator frequency divided by 3 (fCPU).
From Run mode, the different power saving
modes may be selected by setting the relevant
register bits or by calling the specific ST7 software
instruction whose action depends on the oscillator
status.

4.2.2 HALT mode                                                                  N  RESET
                                                                                          Y
The HALT mode is the MCU lowest power con-              N
sumption mode. The HALT mode is entered by ex-                  EXTERNAL
ecuting the HALT instruction. The internal oscilla-            INTERRUPT*
tor is then turned off, causing all internal process-
ing to be stopped, including the operation of the       Y                                    ON
on-chip peripherals.                                                                         ON
                                                             OSCILLATOR                      ON
When entering HALT mode, the I bit in the Condi-             PERIPH. CLOCK                   SET
tion Code Register is cleared. Thus, any of the ex-          CPU CLOCK
ternal interrupts (ITi or USB end suspend mode),             I-BIT
are allowed and if an interrupt occurs, the CPU
clock becomes active.                                                               4096 CPU CLOCK
                                                                                    CYCLES DELAY
The MCU can exit HALT mode on reception of ei-
ther an external interrupt on ITi, an end suspend       FETCH RESET VECTOR
mode interrupt coming from USB peripheral, or a         OR SERVICE INTERRUPT
reset. The oscillator is then turned on and a stabi-
lization time is provided before releasing CPU op-
eration. The stabilization time is 4096 CPU clock
cycles.
After the start up delay, the CPU continues opera-
tion by servicing the interrupt which wakes it up or
by fetching the reset vector if a reset wakes it up.

                                                        Note: Before servicing an interrupt, the CC register is
                                                        pushed on the stack. The I-Bit is set during the inter-
                                                        rupt routine and cleared when the CC register is
                                                        popped.

                                                                                                    23/109
ST7263

POWER SAVING MODES (Cont'd)                             Figure 17. WAIT Mode Flow Chart

4.2.3 WAIT mode                                                                            WFI INSTRUCTION

WAIT mode places the MCU in a low power con-               OSCILLATOR                 ON
sumption mode by stopping the CPU.                         PERIPH. CLOCK              ON
This power saving mode is selected by calling the          CPU CLOCK                  OFF
"WFI" ST7 software instruction.                            I-BIT                      CLEARED
All peripherals remain active. During WAIT mode,
the I bit of the CC register is forced to 0, to enable
all interrupts. All other registers and memory re-
main unchanged. The MCU remains in WAIT
mode until an interrupt or Reset occurs, whereup-
on the Program Counter branches to the starting
address of the interrupt or Reset service routine.
The MCU will remain in WAIT mode until a Reset
or an Interrupt occurs, causing it to wake up.

Refer to Figure 17.

                                                                                   N  RESET
                                                        N
                                                                                            Y
                                                                INTERRUPT

                                                        Y  OSCILLATOR                                       ON

                                                           PERIPH. CLOCK ON

                                                           CPU CLOCK                                        ON

                                                           I-BIT                                            SET

                                                                                           IF RESET
                                                                                      4096 CPU CLOCK
                                                                                      CYCLES DELAY

                                                           FETCH RESET VECTOR
                                                           OR SERVICE INTERRUPT

                                                        Note: Before servicing an interrupt, the CC register is
                                                        pushed on the stack. The I-Bit is set during the inter-
                                                        rupt routine and cleared when the CC register is
                                                        popped.

24/109
                                                        ST7263

5 ON-CHIP PERIPHERALS

5.1 I/O PORTS                                           terrupt request to the CPU. The interrupt sensitivi-
                                                        ty is given independently according to the descrip-
5.1.1 Introduction                                      tion mentioned in the ITRFRE interrupt register.

The I/O ports offer different functional modes:         Each pin can independently generate an Interrupt
                                                        request.
transfer of data through digital inputs and outputs
                                                        Each external interrupt vector is linked to a dedi-
and for specific pins:                                  cated group of I/O port pins (see Interrupts sec-
                                                        tion). If more than one input pin is selected simul-
analog signal input (ADC)                             taneously as interrupt source, this is logically
                                                        ORed. For this reason if one of the interrupt pins is
alternate signal input/output for the on-chip pe-     tied low, it masks the other ones.
  ripherals.
                                                        Output Mode
external interrupt generation
                                                        The pin is configured in output mode by setting the
An I/O port is composed of up to 8 pins. Each pin       corresponding DDR register bit (see Table 7).
can be programmed independently as digital input
(with or without interrupt generation) or digital out-  In this mode, writing "0" or "1" to the DR register
put.                                                    applies this digital value to the I/O pin through the
                                                        latch. Then reading the DR register returns the
5.1.2 Functional description                            previously stored value.

Each port is associated to 2 main registers:            Note: In this mode, the interrupt function is disa-
                                                        bled.
Data Register (DR)
                                                        Digital Alternate Function
Data Direction Register (DDR)
                                                        When an on-chip peripheral is configured to use a
Each I/O pin may be programmed using the corre-         pin, the alternate function is automatically select-
sponding register bits in DDR register: bit X corre-    ed. This alternate function takes priority over
sponding to pin X of the port. The same corre-          standard I/O programming. When the signal is
spondence is used for the DR register.                  coming from an on-chip peripheral, the I/O pin is
                                                        automatically configured in output mode (push-pull
Table 8. I/O Pin Functions                              or open drain according to the peripheral).

DDR                         MODE                        When the signal is going to an on-chip peripheral,
  0                          Input                      the I/O pin has to be configured in input mode. In
  1                         Output                      this case, the pin's state is also digitally readable
                                                        by addressing the DR register.
Input Modes
                                                        Notes:
The input configuration is selected by clearing the     1. Input pull-up configuration can cause an unex-
corresponding DDR register bit.                         pected value at the input of the alternate peripher-
                                                        al input.
In this case, reading the DR register returns the       2. When the on-chip peripheral uses a pin as input
digital value applied to the external I/O pin.          and output, this pin must be configured as an input
                                                        (DDR = 0).
Note 1: All the inputs are triggered by a Schmitt
trigger.                                                Warning: The alternate function must not be acti-
Note 2: When switching from input mode to output        vated as long as the pin is configured as input with
mode, the DR register should be written first to        interrupt, in order to avoid generating spurious in-
output the correct value as soon as the port is con-    terrupts.
figured as an output.

Interrupt function

When an I/O is configured in Input with Interrupt,
an event on this I/O can generate an external In-

                                                        25/109
ST7263

I/O PORTS (Cont'd)                                   have clocking pins located close to a selected an-
                                                     alog pin.
Analog Alternate Function
                                                     Warning: The analog input voltage level must be
When the pin is used as an ADC input the I/O must    within the limits stated in the Absolute Maximum
be configured as input, floating. The analog multi-  Ratings.
plexer (controlled by the ADC registers) switches
the analog voltage present on the selected pin to    5.1.3 I/O Port Implementation
the common analog rail which is connected to the
ADC input.                                           The hardware implementation on each I/O port de-
                                                     pends on the settings in the DDR register and spe-
It is recommended not to change the voltage level    cific feature of the I/O port such as ADC Input or
or loading on any port pin while conversion is in    true open drain.
progress. Furthermore it is recommended not to

26/109
                                                                                                                        ST7263

I/O PORTS (Cont'd)
5.1.4 Port A

Table 9. Port A0, A3, A4, A5, A6, A7 Description

   PORT A                             I/O                                 Alternate Function
PA0                                             Output
PA3                           Input*                    Signal                     Condition
                        with pull-up       push-pull
                                                        MCO (Main Clock Output) MCO = 1 (MISCR)

                        with pull-up  push-pull         Timer EXTCLK      CC1 =1
                                                                          CC0 = 1 (Timer CR2)

PA4                     with pull-up                    Timer ICAP1

                                      push-pull         IT1 Schmitt triggered input IT1E = 1 (ITIFRE)
                                      push-pull
PA5                     with pull-up  push-pull         Timer ICAP2
                                      push-pull
                                                        IT2 Schmitt triggered input IT2E = 1 (ITIFRE)

PA6                     with pull-up                    Timer OCMP1       OC1E = 1

                                                        IT3 Schmitt triggered input IT3E = 1 (ITIFRE)

PA7                     with pull-up                    Timer OCMP2       OC2E = 1
*Reset State
                                                        IT4 Schmitt triggered input IT4E = 1 (ITIFRE)

Figure 18. PA0, PA3, PA4, PA5, PA6, PA7 Configuration

                                                        ALTERNATE ENABLE

                                ALTERNATE 1                               VDD
                                OUTPUT                                     P-BUFFER

                                                    0

              DATA BUS      DR                                            PULL-UP                                       VDD
                          LATCH                                                                                                      PAD
                                                        ALTERNATE ENABLE
                           DDR
                          LATCH

                        DDR SEL

                        DR SEL        1                                                                       N-BUFFER  DIODES
                                                        ALTERNATE ENABLE
ALTERNATE INPUT                       0
                                                                                                     VSS
                                                                             CMOS SCHMITT TRIGGER

                                                                                                                        27/109
ST7263

I/O PORTS (Cont'd)

Table 10. PA1, PA2 Description

   PORT A                                  I/O                       Alternate Function
                                                      Output
PA1                 Input*                                           Signal                       Condition
PA2           without pull-up         Very High Current open drain
*Reset State  without pull-up         Very High Current open drain   SDA (I2C data)               I2C enable

                                                                     SCL (I2C clock)              I2C enable

Figure 19. PA1, PA2 Configuration

                                                   ALTERNATE ENABLE
                                ALTERNATE 1
                                OUTPUT

                                                    0

                                DR
                              LATCH

                    DATA BUS   DDR
                              LATCH

                                                                                                                                              PAD

                              DDR SEL

                              DR SEL   1                                                N-BUFFER

                                       0  ALTERNATE ENABLE
                                                                                     VSS

                                            CMOS SCHMITT TRIGGER

28/109
                                                                                                 ST7263

I/O PORTS (Cont'd)
5.1.5 Port B

Table 11. Port B Description

PORT B                          I/O                                       Alternate Function

                       Input*        Output                       Signal       Condition

PB0                    without pull-up push-pull  Analog input (ADC)           CH[2:0] = 000 (ADCCSR)

PB1                    without pull-up push-pull  Analog input (ADC)           CH[2:0] = 001 (ADCCSR)

PB2                    without pull-up push-pull  Analog input (ADC)           CH[2:0]= 010 (ADCCSR)

PB3                    without pull-up push-pull  Analog input (ADC)           CH[2:0]= 011 (ADCCSR)

                                                  Analog input (ADC)           CH[2:0]= 100 (ADCCSR)

PB4                    without pull-up push-pull

                                                  IT5 Schmitt triggered input IT4E = 1 (ITIFRE)

                                                  Analog input (ADC)           CH[2:0]= 101 (ADCCSR)

PB5                    without pull-up push-pull

                                                  IT6 Schmitt triggered input IT5E = 1 (ITIFRE)

                                                  Analog input (ADC)           CH[2:0]= 110 (ADCCSR)

PB6                    without pull-up push-pull

                                                  IT7 Schmitt triggered input IT6E = 1 (ITIFRE)

                                                  Analog input (ADC)           CH[2:0]= 111 (ADCCSR)

PB7                    without pull-up push-pull
*Reset State
                                                  IT8 Schmitt triggered input IT7E = 1 (ITIFRE)

Figure 20. Port B Configuration

                                         ALTERNATE ENABLE                  VDD
                                                                                          VDD
                       ALTERNATE 1
                       OUTPUT                                             P-BUFFER

                                             0                                                            PAD

                         DR
                       LATCH

                                                  ALTERNATE ENABLE

                        DDR
                       LATCH

             DATA BUS                             ANALOG ENABLE
                                                  (ADC)
COMMON ANALOG RAIL
                       DDR SEL                                    ANALOG
                                                                  SWITCH
                                                                                                 DIODES

                                                                          N-BUFFER

                       DR SEL   1

                                                  ALTERNATE ENABLE

                                 0                DIGITAL ENABLE          VSS

ALTERNATE INPUT

                                                                                                 29/109
ST7263

I/O PORTS (Cont'd)
5.1.6 Port C

Table 12. Port C Description

                                                       I/O                                Alternate Function
                                                                 Output
     PORT C             Input*                                                     Signal                                  Condition
                  with pull-up                        push-pull
PC0               with pull-up                        push-pull          RDI (SCI input)
PC1
                                                                         TDO (SCI output)                                  SCI enable

PC2               with pull-up                        push-pull          USBOE (USB output ena- USBOE =1

                                                                         ble)                                              (MISCR)

*Reset State

Figure 21. Port C Configuration                                  ALTERNATE ENABLE
                                                                                                                      VDD
                                           ALTERNATE 1
                                           OUTPUT                                           P-BUFFER

                                                              0                    PULL-UP                                 VDD

                                  DR                             ALTERNATE ENABLE
                                  LATCH
        DATA BUS                                                                                                                       PAD
                                  DDR
                                  LATCH
                               DDR SEL

                  DR SEL        1                                                                                N-BUFFER           DIODES

                                                   0                     ALTERNATE ENABLE
ALTERNATE INPUT
                                                                                                        VSS

                                                                                CMOS SCHMITT TRIGGER

30/109
                                                                       ST7263

I/O PORTS (Cont'd)                                      DATA DIRECTION REGISTER (PxDDR)
5.1.7 Register Description                              Port A Data Direction Register (PADDR): 0001h
DATA REGISTERS (PxDR)                                   Port B Data Direction Register (PBDDR): 0003h
Port A Data Register (PADR): 0000h                      Port C Data Direction Register (PCDDR): 0005h
Port B Data Register (PBDR): 0002h                      Read/Write
Port C Data Register (PCDR): 0004h                      Reset Value Port A: 0000 0000 (00h)
Read /Write                                             Reset Value Port B: 0000 0000 (00h)
Reset Value Port A: 0000 0000 (00h)                     Reset Value Port C: 1111 x000 (FXh)
Reset Value Port B: 0000 0000 (00h)                     Note: for Port C, unused bits (7-3) are not acces-
Reset Value Port C: 1111 x000 (FXh)                     sible
Note: for Port C, unused bits (7-3) are not acces-
sible.

                                                        7                   0

7                                    0

                                                        DD7 DD6 DD5 DD4 DD3 DD2 DD1 DD0

D7 D6 D5 D4 D3 D2 D1 D0

Bit 7:0 = D7-D0 Data Register 8 bits.                   Bit 7:0 = DD7-DD0 Data Direction Register 8 bits.

The DR register has a specific behaviour accord-        The DDR register gives the input/output direction
ing to the selected input/output configuration. Writ-   configuration of the pins. Each bits is set and
ing the DR register is always taken in account          cleared by software.
even if the pin is configured as an input. Reading
the DR register returns either the DR register latch    0: Input mode
content (pin configured as output) or the digital val-  1: Output mode
ue applied to the I/O pin (pin configured as input).

Table 13. I/O Ports Register Map

Address  Register  7              6     5                  4  3  2  1  0
(Hex.)    Label

   00    PADR      MSB                                                 LSB

   01    PADDR     MSB                                                 LSB

   02    PBDR      MSB                                                 LSB

   03    PBDDR     MSB                                                 LSB

   04    PCDR      MSB                                                 LSB

   05    PCDDR     MSB                                                 LSB

                                                                       31/109
ST7263

5.2 MISCELLANEOUS REGISTER

Address: 0009h -- Read/Write                           Bit 2 = CLKDIV Clock Divider.
Reset Value: 1111 0000 (F0h)
                                                       This bit is set by software and only cleared by hard-
7                             0                        ware after a reset. If this bit is set, it enables the use
                                                       of a 12 MHz external oscillator (refer to Figure 10
-       -  -  -  LVD CLKDIV USBOE MCO                  on page 17).

                                                       0: 24 MHz external oscillator
                                                       1: 12 MHz external oscillator.

Bit 7:4 = Reserved                                     Bit 1 = USBOE USB enable.
                                                       If this bit is set, the port PC2 outputs the USB out-
Bit 3 = LVD Low Voltage Detector.                      put enable signal (at "1" when the ST7 USB is
This bit is set by software and only cleared by hard-  transmitting data).
ware after a reset.
0: LVD enabled                                         Unused bits 7-4 are set.
1: LVD disabled
                                                       Bit 0 = MCO Main Clock Out selection
                                                       This bit enables the MCO alternate function on the
                                                       PA0 I/O port. It is set and cleared by software.
                                                       0: MCO alternate function disabled (I/O pin free for

                                                          general-purpose I/O)
                                                       1: MCO alternate function enabled (fCPU on I/O

                                                          port)

32/109
                                                     ST7263

5.3 WATCHDOG TIMER (WDG)                             5.3.2 Main Features

5.3.1 Introduction                                   s Programmable timer (64 increments of 49152
                                                        CPU cycles)
The Watchdog timer is used to detect the occur-
rence of a software fault, usually generated by ex-  s Programmable reset
ternal interference or by unforeseen logical condi-
tions, which causes the application program to       s Reset (if watchdog activated) when the T6 bit
abandon its normal sequence. The Watchdog cir-          reaches zero
cuit generates an MCU reset on expiry of a pro-
grammed time period, unless the program refresh-
es the counter's contents before the T6 bit be-
comes cleared.

Figure 22. Watchdog Block Diagram

      RESET

      WDGA T6  WATCHDOG CONTROL REGISTER (CR)
               T5 T4 T3 T2 T1 T0

                   7-BIT DOWNCOUNTER

fCPU           CLOCK DIVIDER
                   49152

                                                     33/109
ST7263

WATCHDOG TIMER (Cont'd)                                  reset immediately after waking up the microcon-
                                                         troller.
5.3.3 Functional Description
                                                       When using an external interrupt to wake up the
The counter value stored in the CR register (bits        microcontroller, reinitialize the corresponding I/O
T6:T0), is decremented every 49,152 machine cy-          as "Input Pull-up with Interrupt" before executing
cles, and the length of the timeout period can be        the HALT instruction. The main reason for this is
programmed by the user in 64 increments.                 that the I/O may be wrongly configured due to ex-
                                                         ternal interference or by an unforeseen logical
If the watchdog is activated (the WDGA bit is set)       condition.
and when the 7-bit timer (bits T6:T0) rolls over
from 40h to 3Fh (T6 becomes cleared), it initiates      For the same reason, reinitialize the level sensi-
a reset cycle pulling low the reset pin for typically    tiveness of each external interrupt as a precau-
500ns.                                                   tionary measure.

The application program must write in the CR reg-       The opcode for the HALT instruction is 0x8E. To
ister at regular intervals during normal operation to    avoid an unexpected HALT instruction due to a
prevent an MCU reset. The value to be stored in          program counter failure, it is advised to clear all
the CR register must be between FFh and C0h              occurrences of the data value 0x8E from memo-
(see Table 14 . Watchdog Timing (fCPU = 8                ry. For example, avoid defining a constant in
MHz)):                                                   ROM with the value 0x8E.

The WDGA bit is set (watchdog enabled)                As the HALT instruction clears the I bit in the CC
                                                         register to allow interrupts, the user may choose
The T6 bit is set to prevent generating an imme-       to clear all pending interrupt bits before execut-
  diate reset                                            ing the HALT instruction. This avoids entering
                                                         other peripheral interrupt routines after executing
The T5:T0 bits contain the number of increments        the external interrupt routine corresponding to
  which represents the time delay before the             the wake-up event (reset or external interrupt).
  watchdog produces a reset.

Table 14. Watchdog Timing (fCPU = 8 MHz)

        CR Register    WDG timeout period              5.3.4 Interrupts
        initial value             (ms)                 None.

Max     FFh            393.216

Min     C0h            6.144

Notes: Following a reset, the watchdog is disa-        5.3.5 Register Description
bled. Once activated it cannot be disabled, except     CONTROL REGISTER (CR)
by a reset.                                            Read /Write
                                                       Reset Value: 0111 1111 (7Fh)
The T6 bit can be used to generate a software re-
set (the WDGA bit is set and the T6 bit is cleared).   7                             0

5.3.3.1 Using Halt Mode with the WDG                   WDGA T6 T5 T4 T3 T2 T1 T0

The HALT instruction stops the oscillator. When        Bit 7 = WDGA Activation bit.
the oscillator is stopped, the WDG stops counting      This bit is set by software and only cleared by
and is no longer able to generate a reset until the    hardware after a reset. When WDGA = 1, the
microcontroller receives an external interrupt or a    watchdog can generate a reset.
reset.                                                 0: Watchdog disabled
                                                       1: Watchdog enabled
If an external interrupt is received, the WDG re-
starts counting after 4096 CPU clocks. If a reset is   Bit 6:0 = T[6:0] 7-bit timer (MSB to LSB).
generated, the WDG is disabled (reset state).          These bits contain the decremented value. A reset
                                                       is produced when it rolls over from 40h to 3Fh (T6
Recommendations                                        becomes cleared).

Make sure that an external event is available to
  wake up the microcontroller from Halt mode.

Before executing the HALT instruction, refresh
  the WDG counter, to avoid an unexpected WDG

34/109
                                                                    ST7263

WATCHDOG TIMER (Cont'd)

Table 15. Watchdog Timer Register Map and Reset Values

Address  Register     7  6   5   4                      3   2   1   0
(Hex.)    Label

0C       WDGCR WDGA      T6  T5  T4                     T3  T2  T1  T0

         Reset Value  0  1   1   1                      1   1   1   1

                                                                    35/109
ST7263

5.4 16-BIT TIMER                                      5.4.3 Functional Description

5.4.1 Introduction                                    5.4.3.1 Counter

The timer consists of a 16-bit free-running counter   The main block of the Programmable Timer is a
driven by a programmable prescaler.                   16-bit free running upcounter and its associated
                                                      16-bit registers. The 16-bit registers are made up
It may be used for a variety of purposes, including   of two 8-bit registers called high & low.
measuring the pulse lengths of up to two input sig-
nals (input capture) or generating up to two output   Counter Register (CR):
waveforms (output compare and PWM).
                                                          Counter High Register (CHR) is the most sig-
Pulse lengths and waveform periods can be mod-             nificant byte (MS Byte).
ulated from a few microseconds to several milli-
seconds using the timer prescaler and the CPU             Counter Low Register (CLR) is the least sig-
clock prescaler.                                           nificant byte (LS Byte).

Some ST7 devices have two on-chip 16-bit timers.      Alternate Counter Register (ACR)
They are completely independent, and do not
share any resources. They are synchronized after          Alternate Counter High Register (ACHR) is the
a MCU reset as long as the timer clock frequen-            most significant byte (MS Byte).
cies are not modified.
                                                          Alternate Counter Low Register (ACLR) is the
This description covers one or two 16-bit timers. In       least significant byte (LS Byte).
ST7 devices with two timers, register names are
prefixed with TA (Timer A) or TB (Timer B).           These two read-only 16-bit registers contain the
                                                      same value but with the difference that reading the
5.4.2 Main Features                                   ACLR register does not clear the TOF bit (Timer
s Programmable prescaler: fCPU divided by 2, 4 or 8.  overflow flag), located in the Status register (SR).
s Overflow status flag and maskable interrupt         (See note at the end of paragraph titled 16-bit read
s External clock input (must be at least 4 times      sequence).

   slower than the CPU clock speed) with the choice   Writing in the CLR register or ACLR register resets
   of active edge                                     the free running counter to the FFFCh value.
s Output compare functions with:                      Both counters have a reset value of FFFCh (this is
                                                      the only value which is reloaded in the 16-bit tim-
    2 dedicated 16-bit registers                     er). The reset value of both counters is also
                                                      FFFCh in One Pulse mode and PWM mode.
    2 dedicated programmable signals
                                                      The timer clock depends on the clock control bits
    2 dedicated status flags                         of the CR2 register, as illustrated in Table 1. The
                                                      value in the counter register repeats every
    1 dedicated maskable interrupt                   131.072, 262.144 or 524.288 CPU clock cycles
s Input capture functions with:                       depending on the CC[1:0] bits.
                                                      The timer frequency can be fCPU/2, fCPU/4, fCPU/8
    2 dedicated 16-bit registers                     or an external frequency.

    2 dedicated active edge selection signals

    2 dedicated status flags

    1 dedicated maskable interrupt
s Pulse Width Modulation mode (PWM)
s One Pulse mode
s 5 alternate functions on I/O ports (ICAP1, ICAP2,

   OCMP1, OCMP2, EXTCLK)*

The Block Diagram is shown in Figure 1.

*Note: Some timer pins may not be available (not
bonded) in some ST7 devices. Refer to the device
pin out description.
When reading an input signal on a non-bonded
pin, the value will always be `1'.

36/109
                                                                                                                    ST7263

16-BIT TIMER (Cont'd)
Figure 23. Timer Block Diagram

        fCPU                                     ST7 INTERNAL BUS
                                           MCU-PERIPHERAL INTERFACE

                8 high            8 low    88                 88        88           88
              EXEDG          8-bit
                             buffer        high
                                                   low
                                  16                          high
                                                                      low
                                                                                  high
                                                                                           low
                                                                                                      high
                                                                                                               low

             1/2          COUNTER           OUTPUT            OUTPUT      INPUT     INPUT
             1/4         REGISTER          COMPARE            COMPARE   CAPTURE   CAPTURE
             1/8                           REGISTER           REGISTER  REGISTER  REGISTER
                        ALTERNATE
        CC[1:0]          COUNTER                  1                  2        1         2
                         REGISTER
EXTCLK                                                                      16       16
   pin                                 16

                                           TIMER INTERNAL BUS
                                                 16 16

                  OVERFLOW      OUTPUT COMPARE                          EDGE DETECT                                 ICAP1
                    DETECT             CIRCUIT                             CIRCUIT1                                  pin
                    CIRCUIT
                                                   6                    EDGE DETECT                                 ICAP2
                                                                           CIRCUIT2                                  pin

        ICF1 OCF1 TOF ICF2 OCF2 0 0 0                                   LATCH1                                      OCMP1
                                       (Status Register) SR             LATCH2                                        pin

                                                                                                                    OCMP2
                                                                                                                      pin

        ICIE OCIE TOIE FOLV2 FOLV1OLVL2 IEDG1 OLVL1           OC1E OC2E OPM PWM CC1 CC0 IEDG2 EXEDG

                                    (Control Register 1) CR1                                     (Control Register 2) CR2

               (See note)                  Note: If IC, OC and TO interrupt requests have separate vectors
TIMER INTERRUPT                            then the last OR is not present (See device Interrupt Vector Table)

                                                                                                                          37/109
ST7263

16-BIT TIMER (Cont'd)                                   Clearing the overflow interrupt request is done in
                                                        two steps:
16-bit Read Sequence: (from either the Counter
Register or the Alternate Counter Register).            1. Reading the SR register while the TOF bit is set.
                                                        2. An access (read or write) to the CLR register.
Beginning of the sequence
                                                        Note: The TOF bit is not cleared by accessing the
At t0   Read               LS Byte                      ACLR register. The advantage of accessing the
        MS Byte            is buffered                  ACLR register rather than the CLR register is that
                                                        it allows simultaneous use of the overflow function
           Other                                        and reading the free running counter at random
        instructions                                    times (for example, to measure elapsed time) with-
                                                        out the risk of clearing the TOF bit erroneously.
              Read         Returns the buffered
At t0 +t LS Byte           LS Byte value at t0          The timer is not affected by WAIT mode.

Sequence completed                                      In HALT mode, the counter stops counting until the
                                                        mode is exited. Counting then resumes from the
The user must read the MS Byte first, then the LS       previous count (MCU awakened by an interrupt) or
Byte value is buffered automatically.                   from the reset count (MCU awakened by a Reset).

This buffered value remains unchanged until the         5.4.3.2 External Clock
16-bit read sequence is completed, even if the
user reads the MS Byte several times.                   The external clock (where available) is selected if
                                                        CC0=1 and CC1=1 in the CR2 register.
After a complete reading sequence, if only the
CLR register or ACLR register are read, they re-        The status of the EXEDG bit in the CR2 register
turn the LS Byte of the count value at the time of      determines the type of level transition on the exter-
the read.                                               nal clock pin EXTCLK that will trigger the free run-
                                                        ning counter.
Whatever the timer mode used (input capture, out-
put compare, One Pulse mode or PWM mode) an             The counter is synchronised with the falling edge
overflow occurs when the counter rolls over from        of the internal CPU clock.
FFFFh to 0000h then:
                                                        A minimum of four falling edges of the CPU clock
The TOF bit of the SR register is set.                must occur between two consecutive active edges
                                                        of the external clock; thus the external clock fre-
A timer interrupt is generated if:                    quency must be less than a quarter of the CPU
                                                        clock frequency.
    TOIE bit of the CR1 register is set and

    I bit of the CC register is cleared.

If one of these conditions is false, the interrupt re-
mains pending to be issued as soon as they are
both true.

38/109
                                                                                ST7263

16-BIT TIMER (Cont'd)
Figure 24. Counter Timing Diagram, internal clock divided by 2

                           CPU CLOCK        FFFD FFFE FFFF 0000 0001 0002 0003
                   INTERNAL RESET

                        TIMER CLOCK
              COUNTER REGISTER
TIMER OVERFLOW FLAG (TOF)

Figure 25. Counter Timing Diagram, internal clock divided by 4

                           CPU CLOCK                            0000  0001
                   INTERNAL RESET

                        TIMER CLOCK
              COUNTER REGISTER FFFC FFFD
TIMER OVERFLOW FLAG (TOF)

Figure 26. Counter Timing Diagram, internal clock divided by 8

CPU CLOCK

     INTERNAL RESET                   FFFC  FFFD                      0000
          TIMER CLOCK

COUNTER REGISTER

   TIMER OVERFLOW FLAG (TOF)

Note: The MCU is in reset state when the internal reset signal is high. When it is low, the MCU is running.

                                                                                39/109
ST7263

16-BIT TIMER (Cont'd)                                 When an input capture occurs:

5.4.3.3 Input Capture                                  The ICFi bit is set.

In this section, the index, i, may be 1 or 2 because   The ICiR register contains the value of the free
there are 2 input capture functions in the 16-bit       running counter on the active transition on the
timer.                                                  ICAPi pin (see Figure 6).

The two input capture 16-bit registers (IC1R and       A timer interrupt is generated if the ICIE bit is set
IC2R) are used to latch the value of the free run-      and the I bit is cleared in the CC register. Other-
ning counter after a transition is detected by the      wise, the interrupt remains pending until both
ICAPi pin (see figure 5).                               conditions become true.

        MS Byte  LS Byte                              Clearing the Input Capture interrupt request (i.e.
                  ICiLR                               clearing the ICFi bit) is done in two steps:
ICiR    ICiHR
                                                      1. Reading the SR register while the ICFi bit is set.
The ICiR register is a read-only register.
                                                      2. An access (read or write) to the ICiLR register.
The active transition is software programmable
through the IEDGi bit of Control Registers (CRi).     Notes:

Timing resolution is one count of the free running    1. After reading the ICiHR register, the transfer of
                                                         input capture data is inhibited and ICFi will
counter: (fCPU/CC[1:0]).                                 never be set until the ICiLR register is also
                                                         read.
Procedure:
                                                      2. The ICiR register contains the free running
To use the input capture function, select the fol-       counter value which corresponds to the most
lowing in the CR2 register:                              recent input capture.

Select the timer clock (CC[1:0]) (see Table 1).     3. The 2 input capture functions can be used
                                                         together even if the timer also uses the 2 output
Select the edge of the active transition on the        compare functions.
  ICAP2 pin with the IEDG2 bit (the ICAP2 pin
  must be configured as a floating input).            4. In One Pulse mode and PWM mode only the
                                                         input capture 2 function can be used.
And select the following in the CR1 register:
                                                      5. The alternate inputs (ICAP1 & ICAP2) are
Set the ICIE bit to generate an interrupt after an     always directly connected to the timer. So any
  input capture coming from either the ICAP1 pin         transitions on these pins activate the input cap-
  or the ICAP2 pin                                       ture function.
                                                         Moreover if one of the ICAPi pin is configured
Select the edge of the active transition on the        as an input and the second one as an output,
  ICAP1 pin with the IEDG1 bit (the ICAP1pin must        an interrupt can be generated if the user tog-
  be configured as a floating input).                    gles the output pin and if the ICIE bit is set.
                                                         This can be avoided if the input capture func-
                                                         tion i is disabled by reading the ICiHR (see note
                                                         1).

                                                      6. The TOF bit can be used with an interrupt in
                                                         order to measure events that exceed the timer
                                                         range (FFFFh).

40/109
                                                                                      ST7263

16-BIT TIMER (Cont'd)
Figure 27. Input Capture Block Diagram

ICAP1                                                  (Control Register 1) CR1

pin

       EDGE DETECT EDGE DETECT                   ICIE                          IEDG1

ICAP2  CIRCUIT2              CIRCUIT1

pin                                                          (Status Register) SR

       IC2R Register         IC1R Register       ICF1  ICF2  0                 0      0

       16-BIT                                          (Control Register 2) CR2

          16-BIT FREE RUNNING                            CC1 CC0 IEDG2

                       COUNTER

Figure 28. Input Capture Timing Diagram

          TIMER CLOCK  FF01                FF02        FF03
COUNTER REGISTER                                                         FF03

         ICAPi PIN
       ICAPi FLAG

       ICAPi REGISTER

        Note: Active edge is rising edge.

                                                                                      41/109
ST7263

16-BIT TIMER (Cont'd)                                  The OCMPi pin takes OLVLi bit value (OCMPi
                                                        pin latch is forced low during reset).
5.4.3.4 Output Compare
                                                       A timer interrupt is generated if the OCIE bit is
In this section, the index, i, may be 1 or 2 because    set in the CR2 register and the I bit is cleared in
there are 2 output compare functions in the 16-bit      the CC register (CC).
timer.
                                                      The OCiR register value required for a specific tim-
This function can be used to control an output        ing application can be calculated using the follow-
waveform or indicate when a period of time has        ing formula:
elapsed.
                                                               OCiR =  t * fCPU
When a match is found between the Output Com-
pare register and the free running counter, the out-                   PRESC
put compare function:
                                                      Where:
    Assigns pins with a programmable value if the
      OCIE bit is set                                 t       = Output compare period (in seconds)

    Sets a flag in the status register               fCPU = CPU clock frequency (in hertz)
                                                      PRESC = Timer prescaler factor (2, 4 or 8 de-
    Generates an interrupt if enabled
                                                                    pending on CC[1:0] bits, see Table 1)
Two 16-bit registers Output Compare Register 1
(OC1R) and Output Compare Register 2 (OC2R)
contain the value to be compared to the counter
register each timer clock cycle.

OCiR    MS Byte  LS Byte                              If the timer clock is an external clock, the formula
        OCiHR    OCiLR                                is:

These registers are readable and writable and are              OCiR = t * fEXT
not affected by the timer hardware. A reset event
changes the OCiR value to 8000h.                      Where:

Timing resolution is one count of the free running    t       = Output compare period (in seconds)

counter: (fCPU/CC[1:0]).                              fEXT = External timer clock frequency (in hertz)

Procedure:                                            Clearing the output compare interrupt request (i.e.
                                                      clearing the OCFi bit) is done by:
To use the output compare function, select the fol-
lowing in the CR2 register:                           1. Reading the SR register while the OCFi bit is
                                                         set.
Set the OCiE bit if an output is needed then the
  OCMPi pin is dedicated to the output compare i      2. An access (read or write) to the OCiLR register.
  signal.
                                                      The following procedure is recommended to pre-
Select the timer clock (CC[1:0]) (see Table 1).     vent the OCFi bit from being set between the time
                                                      it is read and the write to the OCiR register:
And select the following in the CR1 register:
                                                       Write to the OCiHR register (further compares
Select the OLVLi bit to applied to the OCMPi pins     are inhibited).
  after the match occurs.
                                                       Read the SR register (first step of the clearance
Set the OCIE bit to generate an interrupt if it is    of the OCFi bit, which may be already set).
  needed.
                                                       Write to the OCiLR register (enables the output
When a match is found between OCRi register             compare function and clears the OCFi bit).
and CR register:

OCFi bit is set.

42/109
                                                                                      ST7263

16-BIT TIMER (Cont'd)                                Forced Compare Output capability

Notes:                                               When the FOLVi bit is set by software, the OLVLi
                                                     bit is copied to the OCMPi pin. The OLVi bit has to
1. After a processor write cycle to the OCiHR reg-   be toggled in order to toggle the OCMPi pin when
   ister, the output compare function is inhibited   it is enabled (OCiE bit=1). The OCFi bit is then not
   until the OCiLR register is also written.         set by hardware, and thus no interrupt request is
                                                     generated.
2. If the OCiE bit is not set, the OCMPi pin is a
   general I/O port and the OLVLi bit will not       FOLVLi bits have no effect in either One-Pulse
   appear when a match is found but an interrupt     mode or PWM mode.
   could be generated if the OCIE bit is set.

3. When the timer clock is fCPU/2, OCFi and
   OCMPi are set while the counter value equals
   the OCiR register value (see Figure 8). This
   behaviour is the same in OPM or PWM mode.
   When the timer clock is fCPU/4, fCPU/8 or in
   external clock mode, OCFi and OCMPi are set
   while the counter value equals the OCiR regis-
   ter value plus 1 (see Figure 9).

4. The output compare functions can be used both
   for generating external events on the OCMPi
   pins even if the input capture mode is also
   used.

5. The value in the 16-bit OCiR register and the
   OLVi bit should be changed after each suc-
   cessful comparison in order to control an output
   waveform or establish a new elapsed timeout.

Figure 29. Output Compare Block Diagram

16 BIT FREE RUNNING    OC1E OC2E                         CC1 CC0
            COUNTER            OCIE
                                                     (Control Register 2) CR2
   16-bit

                                                     (Control Register 1) CR1

OUTPUT COMPARE                           FOLV2 FOLV1 OLVL2      OLVL1          Latch  OCMP1
       CIRCUIT                                                                   1       Pin

16-bit  16-bit                                                                 Latch  OCMP2
                                                                                  2      Pin
OC1R Register

                       OCF1                          OCF2 0  0  0

        OC2R Register

                                                     (Status Register) SR

                                                                                      43/109
ST7263

16-BIT TIMER (Cont'd)
Figure 30. Output Compare Timing Diagram, fTIMER =fCPU/2

        INTERNAL CPU CLOCK

        TIMER CLOCK

        COUNTER REGISTER 2ECF 2ED0 2ED1 2ED2 2ED3 2ED4

        OUTPUT COMPARE REGISTER i (OCRi)                  2ED3

        OUTPUT COMPARE FLAG i (OCFi)

        OCMPi PIN (OLVLi=1)

Figure 31. Output Compare Timing Diagram, fTIMER =fCPU/4

        INTERNAL CPU CLOCK
                    TIMER CLOCK

          COUNTER REGISTER 2ECF 2ED0 2ED1 2ED2 2ED3 2ED4

        OUTPUT COMPARE REGISTER i (OCRi)                  2ED3

        COMPARE REGISTER i LATCH

        OUTPUT COMPARE FLAG i (OCFi)

        OCMPi PIN (OLVLi=1)

44/109
                                                                                               ST7263

16-BIT TIMER (Cont'd)                                 Clearing the Input Capture interrupt request (i.e.
                                                      clearing the ICFi bit) is done in two steps:
5.4.3.5 One Pulse Mode
                                                      1. Reading the SR register while the ICFi bit is set.
One Pulse mode enables the generation of a
pulse when an external event occurs. This mode is     2. An access (read or write) to the ICiLR register.
selected via the OPM bit in the CR2 register.
                                                      The OC1R register value required for a specific
The One Pulse mode uses the Input Capture1            timing application can be calculated using the fol-
function and the Output Compare1 function.            lowing formula:

Procedure:                                                    OCiR Value = t * fCPU - 5

To use One Pulse mode:                                                                  PRESC

1. Load the OC1R register with the value corre-       Where:
   sponding to the length of the pulse (see the for-
   mula in the opposite column).                      t       = Pulse period (in seconds)

2. Select the following in the CR1 register:          fCPU = CPU clock frequency (in hertz)
                                                      PRESC = Timer prescaler factor (2, 4 or 8 depend-
    Using the OLVL1 bit, select the level to be ap-
      plied to the OCMP1 pin after the pulse.                       ing on the CC[1:0] bits, see Table 1)

    Using the OLVL2 bit, select the level to be ap-  If the timer clock is an external clock the formula is:
      plied to the OCMP1 pin during the pulse.
                                                              OCiR = t * fEXT -5
    Select the edge of the active transition on the
      ICAP1 pin with the IEDG1 bit (the ICAP1 pin     Where:
      must be configured as floating input).
                                                      t       = Pulse period (in seconds)
3. Select the following in the CR2 register:
                                                      fEXT = External timer clock frequency (in hertz)
    Set the OC1E bit, the OCMP1 pin is then ded-
      icated to the Output Compare 1 function.        When the value of the counter is equal to the value
                                                      of the contents of the OC1R register, the OLVL1
    Set the OPM bit.                                 bit is output on the OCMP1 pin (see Figure 10).

    Select the timer clock CC[1:0] (see Table 1).

              One Pulse mode cycle                    Notes:

    When      OCMP1 = OLVL2                           1. The OCF1 bit cannot be set by hardware in
event occurs   Counter is reset                          One Pulse mode but the OCF2 bit can generate
                                                         an Output Compare interrupt.
on ICAP1          to FFFCh
                ICF1 bit is set                       2. When the Pulse Width Modulation (PWM) and
    When                                                 One Pulse mode (OPM) bits are both set, the
   Counter    OCMP1 = OLVL1                              PWM mode is the only active one.
   = OC1R
                                                      3. If OLVL1=OLVL2 a continuous signal will be
Then, on a valid event on the ICAP1 pin, the coun-       seen on the OCMP1 pin.
ter is initialized to FFFCh and the OLVL2 bit is
loaded on the OCMP1 pin, the ICF1 bit is set and      4. The ICAP1 pin can not be used to perform input
the value FFFDh is loaded in the IC1R register.          capture. The ICAP2 pin can be used to perform
                                                         input capture (ICF2 can be set and IC2R can be
Because the ICF1 bit is set when an active edge          loaded) but the user must take care that the
occurs, an interrupt can be generated if the ICIE        counter is reset each time a valid edge occurs
bit is set.                                              on the ICAP1 pin and ICF1 can also generates
                                                         interrupt if ICIE is set.

                                                      5. When One Pulse mode is used OC1R is dedi-
                                                         cated to this mode. Nevertheless OC2R and
                                                         OCF2 can be used to indicate that a period of
                                                         time has elapsed but cannot generate an output
                                                         waveform because the OLVL2 level is dedi-
                                                         cated to One Pulse mode.

                                                                                               45/109
ST7263

16-BIT TIMER (Cont'd)
Figure 32. One Pulse Mode Timing Example

        COUNTER      FFFC FFFD FFFE          2ED0 2ED1 2ED2            FFFC FFFD
              ICAP1                                              2ED3

        OCMP1                OLVL2                          OLVL1      OLVL2

                                             compare1

Note: IEDG1=1, OC1R=2ED0h, OLVL1=0, OLVL2=1

Figure 33. Pulse Width Modulation Mode Timing Example

        COUNTER 34E2 FFFC FFFD FFFE          2ED0 2ED1 2ED2            34E2 FFFC

        OCMP1                OLVL2                         OLVL1                 OLVL2

                   compare2               compare1                     compare2

Note: OC1R=2ED0h, OC2R=34E2, OLVL1=0, OLVL2= 1

46/109
                                                                                    ST7263

16-BIT TIMER (Cont'd)                                   The OCiR register value required for a specific tim-
                                                        ing application can be calculated using the follow-
5.4.3.6 Pulse Width Modulation Mode                     ing formula:

Pulse Width Modulation (PWM) mode enables the                      OCiR Value = t * fCPU - 5
generation of a signal with a frequency and pulse
length determined by the value of the OC1R and                                                  PRESC
OC2R registers.
                                                        Where:
The Pulse Width Modulation mode uses the com-
plete Output Compare 1 function plus the OC2R           t       = Signal or pulse period (in seconds)
register, and so these functions cannot be used
when the PWM mode is activated.                         fCPU = CPU clock frequency (in hertz)
                                                        PRESC = Timer prescaler factor (2, 4 or 8 depend-
Procedure
                                                                      ing on CC[1:0] bits, see Table 1)
To use Pulse Width Modulation mode:
                                                        If the timer clock is an external clock the formula is:
1. Load the OC2R register with the value corre-
   sponding to the period of the signal using the               OCiR = t * fEXT -5
   formula in the opposite column.
                                                        Where:
2. Load the OC1R register with the value corre-
   sponding to the period of the pulse if OLVL1=0       t       = Signal or pulse period (in seconds)
   and OLVL2=1, using the formula in the oppo-
   site column.                                         fEXT = External timer clock frequency (in hertz)

3. Select the following in the CR1 register:            The Output Compare 2 event causes the counter
                                                        to be initialized to FFFCh (See Figure 11)
    Using the OLVL1 bit, select the level to be ap-
      plied to the OCMP1 pin after a successful         Notes:
      comparison with OC1R register.
                                                        1. After a write instruction to the OCiHR register,
    Using the OLVL2 bit, select the level to be ap-       the output compare function is inhibited until the
      plied to the OCMP1 pin after a successful            OCiLR register is also written.
      comparison with OC2R register.
                                                        2. The OCF1 and OCF2 bits cannot be set by
4. Select the following in the CR2 register:               hardware in PWM mode, therefore the Output
                                                           Compare interrupt is inhibited.
    Set OC1E bit: the OCMP1 pin is then dedicat-
      ed to the output compare 1 function.              3. The ICF1 bit is set by hardware when the coun-
                                                           ter reaches the OC2R value and can produce a
    Set the PWM bit.                                      timer interrupt if the ICIE bit is set and the I bit is
                                                           cleared.
    Select the timer clock (CC[1:0]) (see Table 1).
                                                        4. In PWM mode the ICAP1 pin can not be used
If OLVL1=1 and OLVL2=0, the length of the posi-            to perform input capture because it is discon-
tive pulse is the difference between the OC2R and          nected from the timer. The ICAP2 pin can be
OC1R registers.                                            used to perform input capture (ICF2 can be set
                                                           and IC2R can be loaded) but the user must
If OLVL1=OLVL2 a continuous signal will be seen            take care that the counter is reset after each
on the OCMP1 pin.                                          period and ICF1 can also generate an interrupt
                                                           if ICIE is set.
                          Pulse Width Modulation cycle
                                                        5. When the Pulse Width Modulation (PWM) and
When     OCMP1 = OLVL1                                     One Pulse mode (OPM) bits are both set, the
Counter                                                    PWM mode is the only active one.
= OC1R

When     OCMP1 = OLVL2
Counter
= OC2R    Counter is reset
              to FFFCh

           ICF1 bit is set

                                                                                    47/109
ST7263

16-BIT TIMER (Cont'd)
5.4.4 Low Power Modes

  Mode                                                                 Description
WAIT
        No effect on 16-bit Timer.
HALT    Timer interrupts cause the device to exit from WAIT mode.

        16-bit Timer registers are frozen.

        In HALT mode, the counter stops counting until Halt mode is exited. Counting resumes from the previous
        count when the MCU is woken up by an interrupt with "exit from HALT mode" capability or from the counter
        reset value when the MCU is woken up by a RESET.

        If an input capture event occurs on the ICAPi pin, the input capture detection circuitry is armed. Consequent-
        ly, when the MCU is woken up by an interrupt with "exit from HALT mode" capability, the ICFi bit is set, and
        the counter value present when exiting from HALT mode is captured into the ICiR register.

5.4.5 Interrupts                                                 Event           Enable   Exit       Exit
                                                                  Flag           Control  from       from
                                           Interrupt Event                                Wait       Halt
                                                                 ICF1               Bit   Yes         No
Input Capture 1 event/Counter reset in PWM mode                 ICF2              ICIE   Yes         No
Input Capture 2 event                                           OCF1                     Yes         No
Output Compare 1 event (not available in PWM mode)              OCF2             OCIE    Yes         No
Output Compare 2 event (not available in PWM mode)               TOF             TOIE    Yes         No
Timer Overflow event

Note: The 16-bit Timer interrupt events are connected to the same interrupt vector (see Interrupts chap-
ter). These events generate an interrupt if the corresponding Enable Control Bit is set and the interrupt
mask in the CC register is reset (RIM instruction).

5.4.6 Summary of Timer modes

               MODES                                        AVAILABLE RESOURCES

Input Capture (1 and/or 2)   Input Capture 1                Input Capture 2 Output Compare 1 Output Compare 2
Output Compare (1 and/or 2)          Yes
One Pulse mode                       Yes                    Yes  Yes                            Yes
PWM Mode                              No
                                      No                    Yes  Yes                         Yes
                                                                                          Partially 2)
                                              Not Recommended1)  No
                                                                                              No
                                              Not Recommended3)  No

1) See note 4 in Section 0.1.3.5 One Pulse Mode
2) See note 5 in Section 0.1.3.5 One Pulse Mode
3) See note 4 in Section 0.1.3.6 Pulse Width Modulation Mode

48/109
                                                        ST7263

16-BIT TIMER (Cont'd)                                   Bit 4 = FOLV2 Forced Output Compare 2.
                                                        This bit is set and cleared by software.
5.4.7 Register Description                              0: No effect on the OCMP2 pin.
                                                        1: Forces the OLVL2 bit to be copied to the
Each Timer is associated with three control and
status registers, and with six pairs of data registers     OCMP2 pin, if the OC2E bit is set and even if
(16-bit values) relating to the two input captures,        there is no successful comparison.
the two output compares, the counter and the al-
ternate counter.                                        Bit 3 = FOLV1 Forced Output Compare 1.
                                                        This bit is set and cleared by software.
CONTROL REGISTER 1 (CR1)                                0: No effect on the OCMP1 pin.
                                                        1: Forces OLVL1 to be copied to the OCMP1 pin, if
Read/Write
                                                           the OC1E bit is set and even if there is no suc-
Reset Value: 0000 0000 (00h)                               cessful comparison.

7                             0                         Bit 2 = OLVL2 Output Level 2.
                                                        This bit is copied to the OCMP2 pin whenever a
ICIE OCIE TOIE FOLV2 FOLV1 OLVL2 IEDG1 OLVL1            successful comparison occurs with the OC2R reg-
                                                        ister and OCxE is set in the CR2 register. This val-
Bit 7 = ICIE Input Capture Interrupt Enable.            ue is copied to the OCMP1 pin in One Pulse mode
0: Interrupt is inhibited.                              and Pulse Width Modulation mode.
1: A timer interrupt is generated whenever the
                                                        Bit 1 = IEDG1 Input Edge 1.
   ICF1 or ICF2 bit of the SR register is set.          This bit determines which type of level transition
                                                        on the ICAP1 pin will trigger the capture.
Bit 6 = OCIE Output Compare Interrupt Enable.           0: A falling edge triggers the capture.
0: Interrupt is inhibited.                              1: A rising edge triggers the capture.
1: A timer interrupt is generated whenever the

   OCF1 or OCF2 bit of the SR register is set.

Bit 5 = TOIE Timer Overflow Interrupt Enable.           Bit 0 = OLVL1 Output Level 1.
0: Interrupt is inhibited.                              The OLVL1 bit is copied to the OCMP1 pin when-
1: A timer interrupt is enabled whenever the TOF        ever a successful comparison occurs with the
                                                        OC1R register and the OC1E bit is set in the CR2
   bit of the SR register is set.                       register.

                                                        49/109
ST7263

16-BIT TIMER (Cont'd)                                Bit 4 = PWM Pulse Width Modulation.
CONTROL REGISTER 2 (CR2)                             0: PWM mode is not active.
Read/Write                                           1: PWM mode is active, the OCMP1 pin outputs a
Reset Value: 0000 0000 (00h)
                                                        programmable cyclic signal; the length of the
7                             0                         pulse depends on the value of OC1R register;
                                                        the period depends on the value of OC2R regis-
OC1E OC2E OPM PWM CC1 CC0 IEDG2 EXEDG                   ter.

Bit 7 = OC1E Output Compare 1 Pin Enable.            Bits 3:2 = CC[1:0] Clock Control.
This bit is used only to output the signal from the  The timer clock mode depends on these bits:
timer on the OCMP1 pin (OLV1 in Output Com-
pare mode, both OLV1 and OLV2 in PWM and             Table 16. Clock Control Bits
one-pulse mode). Whatever the value of the OC1E
bit, the internal Output Compare 1 function of the         Timer Clock      CC1    CC0
timer remains active.                                                         0      0
0: OCMP1 pin alternate function disabled (I/O pin            fCPU / 4         0      1
                                                             fCPU / 2         1      0
   free for general-purpose I/O).                            fCPU / 8
1: OCMP1 pin alternate function enabled.                                      1      1
                                                     External Clock (where
Bit 6 = OC2E Output Compare 2 Pin Enable.                    available)
This bit is used only to output the signal from the
timer on the OCMP2 pin (OLV2 in Output Com-          Note: If the external clock pin is not available, pro-
pare mode). Whatever the value of the OC2E bit,      gramming the external clock configuration stops
the internal Output Compare 2 function of the timer  the counter.
remains active.
0: OCMP2 pin alternate function disabled (I/O pin    Bit 1 = IEDG2 Input Edge 2.
                                                     This bit determines which type of level transition
   free for general-purpose I/O).                    on the ICAP2 pin will trigger the capture.
1: OCMP2 pin alternate function enabled.             0: A falling edge triggers the capture.
                                                     1: A rising edge triggers the capture.
Bit 5 = OPM One Pulse mode.
0: One Pulse mode is not active.                     Bit 0 = EXEDG External Clock Edge.
1: One Pulse mode is active, the ICAP1 pin can be    This bit determines which type of level transition
                                                     on the external clock pin (EXTCLK) will trigger the
   used to trigger one pulse on the OCMP1 pin; the   counter register.
   active transition is given by the IEDG1 bit. The  0: A falling edge triggers the counter register.
   length of the generated pulse depends on the      1: A rising edge triggers the counter register.
   contents of the OC1R register.

50/109
                                                             ST7263

16-BIT TIMER (Cont'd)

STATUS REGISTER (SR)                                    INPUT CAPTURE 1 HIGH REGISTER (IC1HR)

Read Only                                               Read Only
                                                        Reset Value: Undefined
Reset Value: 0000 0000 (00h)
                                                        This is an 8-bit read only register that contains the
The three least significant bits are not used.          high part of the counter value (transferred by the
                                                        input capture 1 event).
7                                               0

ICF1 OCF1 TOF ICF2 OCF2 0 0 0                           7    0

Bit 7 = ICF1 Input Capture Flag 1.                      MSB  LSB
0: No input capture (reset value).
1: An input capture has occurred on the ICAP1 pin       INPUT CAPTURE 1 LOW REGISTER (IC1LR)

   or the counter has reached the OC2R value in         Read Only
   PWM mode. To clear this bit, first read the SR       Reset Value: Undefined
   register, then read or write the low byte of the
   IC1R (IC1LR) register.                               This is an 8-bit read only register that contains the
                                                        low part of the counter value (transferred by the in-
Bit 6 = OCF1 Output Compare Flag 1.                     put capture 1 event).
0: No match (reset value).
1: The content of the free running counter matches      7    0

   the content of the OC1R register. To clear this      MSB  LSB
   bit, first read the SR register, then read or write
   the low byte of the OC1R (OC1LR) register.

Bit 5 = TOF Timer Overflow Flag.                        OUTPUT COMPARE 1 HIGH REGISTER
0: No timer overflow (reset value).                     (OC1HR)
1: The free running counter has rolled over from
                                                        Read/Write
   FFFFh to 0000h. To clear this bit, first read the    Reset Value: 1000 0000 (80h)
   SR register, then read or write the low byte of
   the CR (CLR) register.                               This is an 8-bit register that contains the high part
                                                        of the value to be compared to the CHR register.
Note: Reading or writing the ACLR register does
not clear TOF.                                          7    0

Bit 4 = ICF2 Input Capture Flag 2.                      MSB  LSB
0: No input capture (reset value).
1: An input capture has occurred on the ICAP2           OUTPUT COMPARE 1 LOW REGISTER
                                                        (OC1LR)
   pin. To clear this bit, first read the SR register,
   then read or write the low byte of the IC2R          Read/Write
   (IC2LR) register.                                    Reset Value: 0000 0000 (00h)

Bit 3 = OCF2 Output Compare Flag 2.                     This is an 8-bit register that contains the low part of
0: No match (reset value).                              the value to be compared to the CLR register.
1: The content of the free running counter matches
                                                        7    0
   the content of the OC2R register. To clear this
   bit, first read the SR register, then read or write  MSB  LSB
   the low byte of the OC2R (OC2LR) register.

Bit 2-0 = Reserved, forced by hardware to 0.

                                                             51/109
ST7263

16-BIT TIMER (Cont'd)                                    ALTERNATE COUNTER HIGH REGISTER
                                                         (ACHR)
OUTPUT COMPARE 2 HIGH REGISTER
(OC2HR)                                                  Read Only
                                                         Reset Value: 1111 1111 (FFh)
Read/Write
Reset Value: 1000 0000 (80h)                             This is an 8-bit register that contains the high part
                                                         of the counter value.
This is an 8-bit register that contains the high part
of the value to be compared to the CHR register.

7       0                                                7    0

MSB     LSB                                              MSB  LSB

OUTPUT COMPARE 2 LOW REGISTER                            ALTERNATE COUNTER LOW REGISTER
(OC2LR)                                                  (ACLR)

Read/Write                                               Read Only
Reset Value: 0000 0000 (00h)                             Reset Value: 1111 1100 (FCh)

This is an 8-bit register that contains the low part of  This is an 8-bit register that contains the low part of
the value to be compared to the CLR register.            the counter value. A write to this register resets the
                                                         counter. An access to this register after an access
7       0                                                to SR register does not clear the TOF bit in SR
                                                         register.

MSB     LSB

                                                         7    0

COUNTER HIGH REGISTER (CHR)                              MSB  LSB

Read Only                                                INPUT CAPTURE 2 HIGH REGISTER (IC2HR)
Reset Value: 1111 1111 (FFh)
                                                         Read Only
This is an 8-bit register that contains the high part    Reset Value: Undefined
of the counter value.
                                                         This is an 8-bit read only register that contains the
7       0                                                high part of the counter value (transferred by the
                                                         Input Capture 2 event).
MSB     LSB

                                                         7    0

COUNTER LOW REGISTER (CLR)                               MSB  LSB

Read Only                                                INPUT CAPTURE 2 LOW REGISTER (IC2LR)
Reset Value: 1111 1100 (FCh)
                                                         Read Only
This is an 8-bit register that contains the low part of  Reset Value: Undefined
the counter value. A write to this register resets the
counter. An access to this register after accessing      This is an 8-bit read only register that contains the
the SR register clears the TOF bit.                      low part of the counter value (transferred by the In-
                                                         put Capture 2 event).
7       0

MSB     LSB

                                                         7    0

                                                         MSB  LSB

52/109
                                                                              ST7263

16-BIT TIMER (Cont'd)

Table 17. 16-Bit Timer Register Map and Reset Values

Address    Register      7      6     5       4             3      2      1       0
(Hex.)      Label            OC2E                        CC1    CC0   IEDG2
    11                 OC1E         OPM    PWM                                EXEDG
    12   CR2              0      0    0       0             0      0      0       0
    13   Reset Value          OCIE                       FOLV1  OLVL2  IEDG1
    14   CR1            ICIE        TOIE  FOLV2                               OLVL1
    15   Reset Value      0      0    0       0             0      0      0       0
    16   SR                   OCF1                       OCF2      0      0       0
    17   Reset Value   ICF1         TOF    ICF2                    0      0       0
    18   IC1HR            0      0    0       0             0
    19   Reset Value                                                -      -    LSB
    1A   IC1LR         MSB       -  -                 -      -     0      0
    1B   Reset Value             0                          0       -      -    LSB
    1C   OC1HR         MSB       -  0                 0      -     0      0
    1D   Reset Value             0                          0       -      -    LSB
    1E   OC1LR         MSB       -  -                 -      -     1      1       0
    1F   Reset Value      1      1                          1       -      -
         CHR                     -  0                 0      -     1      0     LSB
         Reset Value   MSB       1                          1       -      -      0
         CLR              0      -  -                 -      -     1      1
         Reset Value             1                          1       -      -    LSB
         ACHR          MSB       -  1                 1      -     1      0       1
         Reset Value      1      1                          1
         ACLR                       -                 -             -      -    LSB
         Reset Value   MSB       -                           -     0      0       0
         IC2HR            1      0  1                 1     0       -      -
         Reset Value             -                           -      0     0     LSB
         IC2LR         MSB       0  -                 -      0                    1
         Reset Value      1
         OC2HR                      1                 1                         LSB
         Reset Value   MSB                                                        0
         OC2LR            1         -                 -
         Reset Value                                                            LSB
                       MSB          1                 1
                                                                                LSB
                       MSB          -                 -
                                                                                LSB
                       MSB          0                 0                           0
                          1
                                    -                 -                         LSB
                       MSB                                                        0
                          0         0                 0

                                                                              53/109
ST7263

5.5 SERIAL COMMUNICATIONS INTERFACE (SCI)

5.5.1 Introduction                                   5.5.3 General Description

The Serial Communications Interface (SCI) offers     The interface is externally connected to another
a flexible means of full-duplex data exchange with   device by two pins (see Figure 1):
external equipment requiring an industry standard
NRZ asynchronous serial data format.                  TDO: Transmit Data Output. When the transmit-
                                                       ter is disabled, the output pin returns to its I/O
5.5.2 Main Features                                    port configuration. When the transmitter is ena-
                                                       bled and nothing is to be transmitted, the TDO
s Full duplex, asynchronous communications             pin is at high level.
s NRZ standard format (Mark/Space)
s Independently programmable transmit and             RDI: Receive Data Input is the serial data input.
                                                       Oversampling techniques are used for data re-
   receive baud rates up to 250K baud.                 covery by discriminating between valid incoming
s Programmable data word length (8 or 9 bits)          data and noise.
s Receive buffer full, Transmit buffer empty and
                                                     Through this pins, serial data is transmitted and re-
   End of Transmission flags                         ceived as frames comprising:
s Two receiver wake-up modes:
                                                      An Idle Line prior to transmission or reception
    Address bit (MSB)
    Idle line                                        A start bit
s Muting function for multiprocessor configurations
s Separate enable bits for Transmitter and            A data word (8 or 9 bits) least significant bit first
   Receiver
s Three error detection flags:                        A Stop bit indicating that the frame is complete.
    Overrun error
    Noise error
    Frame error
s Five interrupt sources with flags:
    Transmit data register empty

    Transmission complete
    Receive data register full
    Idle line received
    Overrun error detected

54/109
                                                                                             ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)
Figure 34. SCI Block Diagram

                     Write                  Read  (Data Register) DR
           Transmit Data Register (TDR)
                                            Received Data Register (RDR)

TDO            Transmit Shift Register      Received Shift Register
RDI

                                                            CR1

                                        R8 T8 - M WAKE - -           -

           TRANSMIT          WAKE                 RECEIVER                  RECEIVER
           CONTROL             UP                 CONTROL                     CLOCK

                              UNIT

           CR2                                                                            SR

           TIE TCIE RIE ILIE TE RE RWU SBK  TDRE TC RDRF IDLE OR NF FE -

                   SCI
             INTERRUPT
              CONTROL

           TRANSMITTER
                CLOCK

     fCPU  /2           /16  /PR                     Transmitter Rate
                                                       Control

                                                                                        BRR

                                            SCP1 SCP0 SCT2 SCT1 SCT0 SCR2 SCR1SCR0

                                                             Receiver Rate
                                                              Control

                                            BAUD RATE GENERATOR

                                                                                              55/109
ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

5.5.4 Functional Description                          The TDO pin is in low state during the start bit.

The block diagram of the Serial Control Interface,    The TDO pin is in high state during the stop bit.
is shown in Figure 1. It contains 4 dedicated regis-
ters:                                                 An Idle character is interpreted as an entire frame
Two control registers (CR1 & CR2)                   of "1"s followed by the start bit of the next frame
A status register (SR)                              which contains data.
A baud rate register (BRR)
Refer to the register descriptions in Section 0.1.7   A Break character is interpreted on receiving "0"s
for the definitions of each bit.                      for some multiple of the frame period. At the end of
                                                      the last break frame the transmitter inserts an ex-
5.5.4.1 Serial Data Format                            tra "1" bit to acknowledge the start bit.

                                                      Transmission and reception are driven by their
                                                      own baud rate generator.

Word length may be selected as being either 8 or 9
bits by programming the M bit in the CR1 register
(see Figure 1).

Figure 35. Word Length Programming

        9-bit Word length (M bit is set)

                   Data Frame                                     Possible                 Next Data Frame
                                                                    Parity
                                                                                        Next
                                                                      Bit

        Start      Bit1 Bit2   Bit3       Bit4 Bit5         Bit6  Bit7 Bit8       Stop  Start
         Bit Bit0                                                                 Bit   Bit

                   Idle Frame                                                           Start

                                                                                         Bit

                   Break Frame                                                          Extra Start
                                                                                         '1' Bit

        8-bit Word length (M bit is reset)                        Possible              Next Data Frame

                   Data Frame                                     Parity

                                                                  Bit             Next

        Start      Bit1  Bit2       Bit3  Bit4        Bit5  Bit6  Bit7      Stop  Start
         Bit Bit0                                                           Bit   Bit

                   Idle Frame                                                     Start

                                                                                  Bit

                   Break Frame                                                    Extra  Start
                                                                                   '1'    Bit

56/109
                                                        ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

5.5.4.2 Transmitter                                     When a frame transmission is complete (after the
                                                        stop bit or after the break frame) the TC bit is set
The transmitter can send data words of either 8 or      and an interrupt is generated if the TCIE is set and
9 bits depending on the M bit status. When the M        the I bit is cleared in the CC register.
bit is set, word length is 9 bits and the 9th bit (the
MSB) has to be stored in the T8 bit in the CR1 reg-     The following software sequence is always to clear
ister.                                                  the TC bit:
                                                        1. An access to the SR register
Character Transmission                                  2. A write to the DR register

During an SCI transmission, data shifts out least       Note: The TDRE and TC bits are cleared by the
significant bit first on the TDO pin. In this mode,     same software sequence.
the DR register consists of a buffer (TDR) between
the internal bus and the transmit shift register (see   Break Characters
Figure 1).
                                                        Setting the SBK bit loads the shift register with a
Procedure                                               break character. The break frame length depends
                                                        on the M bit (see Figure 2).
Select the M bit to define the word length.
                                                        As long as the SBK bit is set, the SCI sends break
Select the desired baud rate using the BRR reg-       frames to the TDO pin. After clearing this bit by
  ister.                                                software, the SCI inserts a logic 1 bit at the end of
                                                        the last break frame to guarantee the recognition
Set the TE bit to assign the TDO pin to the alter-    of the start bit of the next frame.
  nate function and to send a idle frame as first
  transmission.                                         Idle Characters

Access the SR register and write the data to          Setting the TE bit drives the SCI to send an idle
  send in the DR register (this sequence clears the     frame before the first data frame.
  TDRE bit). Repeat this sequence for each data to
  be transmitted.                                       Clearing and then setting the TE bit during a trans-
                                                        mission sends an idle frame after the current word.
The following software sequence is always to clear
the TDRE bit:                                           Note: Resetting and setting the TE bit causes the
1. An access to the SR register                         data in the TDR register to be lost. Therefore the
2. A write to the DR register                           best time to toggle the TE bit is when the TDRE bit
                                                        is set, i.e. before writing the next byte in the DR.
The TDRE bit is set by hardware and it indicates
that:

The TDR register is empty.

The data transfer is beginning.

The next data can be written in the DR register
  without overwriting the previous data.

This flag generates an interrupt if the TIE bit is set
and the I bit is cleared in the CC register.

When a transmission is taking place, a write in-
struction to the DR register stores the data in the
TDR register which is copied in the shift register at
the end of the current transmission.

When no transmission is taking place, a write in-
struction to the DR register places the data directly
in the shift register, the data transmission starts,
and the TDRE bit is immediately set.

                                                        57/109
ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

5.5.4.3 Receiver                                            Overrun Error

The SCI can receive data words of either 8 or 9             An overrun error occurs when a character is re-
bits. When the M bit is set, word length is 9 bits          ceived when RDRF has not been reset. Data can
and the MSB is stored in the R8 bit in the CR1 reg-         not be transferred from the shift register to the
ister.                                                      TDR register as long as the RDRF bit is not
                                                            cleared.
Character reception
                                                            When a overrun error occurs:
During a SCI reception, data shifts in least signifi-
cant bit first through the RDI pin. In this mode, the       The OR bit is set.
DR register consists of a buffer (RDR) between
the internal bus and the received shift register (see       The RDR content will not be lost.
Figure 1).
                                                             The shift register will be overwritten.
Procedure
                                                             An interrupt is generated if the RIE bit is set and
Select the M bit to define the word length.                 the I bit is cleared in the CC register.

Select the desired baud rate using the BRR reg-           The OR bit is reset by an access to the SR register
  ister.                                                    followed by a DR register read operation.

Set the RE bit to enable the receiverto begin             Noise Error
  searching for a start bit.
                                                            Oversampling techniques are used for data recov-
When a character is received:                               ery by discriminating between valid incoming data
                                                            and noise.

The RDRF bit is set. It indicates that the content        When noise is detected in a frame:
  of the shift register is transferred to the RDR.
                                                             The NF is set at the rising edge of the RDRF bit.
An interrupt is generated if the RIE bit is set and
  the I bit is cleared in the CC register.                   Data is transferred from the Shift register to the
                                                              DR register.
The error flags can be set if a frame error, noise
  or an overrun error has been detected during re-          No interrupt is generated. However this bit rises
  ception.                                                    at the same time as the RDRF bit which itself
                                                              generates an interrupt.
Clearing the RDRF bit is performed by the following
software sequence done by:                                  The NF bit is reset by a SR register read operation
                                                            followed by a DR register read operation.
1. An access to the SR register
                                                            Framing Error
2. A read to the DR register.
                                                            A framing error is detected when:
The RDRF bit must be cleared before the end of the
reception of the next character to avoid an overrun          The stop bit is not recognized on reception at the
error.                                                        expected time, following either a de-synchroni-
                                                              zation or excessive noise.
Break Character
                                                             A break is received.
When a break character is received, the SCI han-
dles it as a framing error.                                 When the framing error is detected:

Idle Character                                              The FE bit is set by hardware

When a idle frame is detected, there is the same             Data is transferred from the Shift register to the
procedure as a data received character plus an in-            DR register.
terrupt if the ILIE bit is set and the I bit is cleared in
the CC register.                                             No interrupt is generated. However this bit rises
                                                              at the same time as the RDRF bit which itself
                                                              generates an interrupt.

                                                            The FE bit is reset by a SR register read operation
                                                            followed by a DR register read operation.

58/109
                                                      ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

5.5.4.4 Baud Rate Generation                          should actively receive the full message contents,
                                                      thus reducing redundant SCI service overhead for
The baud rates for the receiver and transmitter (Rx   all non addressed receivers.
and Tx) are set independently and calculated as
follows:                                              The non addressed devices may be placed in
                                                      sleep mode by means of the muting function.
Tx = fCPU                  fCPU
      (32*PR)*TR  Rx =                                Setting the RWU bit by software puts the SCI in
                                                      sleep mode:
                        (32*PR)*RR
                                                      All the reception status bits can not be set.
with:
                                                      All the receive interrupt are inhibited.
PR = 1, 3, 4 or 13 (see SCP0 & SCP1 bits)
                                                      A muted receiver may be awakened by one of the
TR = 1, 2, 4, 8, 16, 32, 64,128                       following two ways:

(see SCT0, SCT1 & SCT2 bits)                           by Idle Line detection if the WAKE bit is reset,

RR = 1, 2, 4, 8, 16, 32, 64,128                        by Address Mark detection if the WAKE bit is set.

(see SCR0,SCR1 & SCR2 bits)                           The Receiver wakes-up by Idle Line detection
                                                      when the Receive line has recognised an Idle
All these bits are in the BRR register.               Frame. Then the RWU bit is reset by hardware but
                                                      the IDLE bit is not set.
Example: If fCPU is 8 MHz and if PR=13 and
TR=RR=1, the transmit and receive baud rates are      The Receiver wakes-up by Address Mark detec-
19200 bauds.                                          tion when it received a "1" as the most significant
                                                      bit of a word, thus indicating that the message is
Note: The baud rate registers MUST NOT be             an address. The reception of this particular word
changed while the transmitter or the receiver is en-  wakes up the receiver, resets the RWU bit and
abled.                                                sets the RDRF bit, which allows the receiver to re-
                                                      ceive this word normally and to use it as an ad-
5.5.4.5 Receiver Muting and Wake-up Feature           dress word.

In multiprocessor configurations it is often desira-
ble that only the intended message recipient

                                                      59/109
ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)
5.5.5 Low Power Modes

Mode    Description
WAIT    No effect on SCI.
        SCI interrupts exit from Wait mode.
HALT    SCI registers are frozen.

        In Halt mode, the SCI stops transmitting/receiving until Halt mode is exited.

5.5.6 Interrupts                                            Event  Enable              Exit  Exit
                                                             Flag  Control             from  from
                                           Interrupt Event                             Wait  Halt
                                                            TDRE      Bit               Yes
Transmit Data Register Empty                                 TC      TIE               Yes   No
Transmission Complete                                               TCIE               Yes   No
Received Data Ready to be Read                             RDRF                        Yes   No
Overrrun Error Detected                                      OR      RIE               Yes   No
Idle Line Detected                                          IDLE                             No
                                                                      ILIE

The SCI interrupt events are connected to the               rupt mask in the CC register is reset (RIM instruc-
same interrupt vector (see Interrupts chapter).             tion).

These events generate an interrupt if the corre-
sponding Enable Control Bit is set and the inter-

60/109
                                                        ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

5.5.7 Register Description                              Note: The IDLE bit will not be set again until the
STATUS REGISTER (SR)                                    RDRF bit has been set itself (i.e. a new idle line oc-
Read Only                                               curs). This bit is not set by an idle line when the re-
                                                        ceiver wakes up from wake-up mode.

Reset Value: 1100 0000 (C0h)

7                             0                         Bit 3 = OR Overrun error.
                                                        This bit is set by hardware when the word currently
TDRE TC RDRF IDLE OR NF FE    0                         being received in the shift register is ready to be
                                                        transferred into the RDR register while RDRF=1.
Bit 7 = TDRE Transmit data register empty.              An interrupt is generated if RIE=1 in the CR2 reg-
This bit is set by hardware when the content of the     ister. It is cleared by hardware when RE=0 by a
TDR register has been transferred into the shift        software sequence (an access to the SR register
register. An interrupt is generated if TIE =1 in the    followed by a read to the DR register).
CR2 register. It is cleared by a software sequence      0: No Overrun error
(an access to the SR register followed by a write to    1: Overrun error is detected
the DR register).
0: Data is not transferred to the shift register        Note: When this bit is set the RDR register content
1: Data is transferred to the shift register            will not be lost but the shift register will be overwrit-
                                                        ten.
Note: data will not be transferred to the shift regis-
ter as long as the TDRE bit is not reset.               Bit 2 = NF Noise flag.
                                                        This bit is set by hardware when noise is detected
Bit 6 = TC Transmission complete.                       on a received frame. It is cleared by hardware
This bit is set by hardware when transmission of a      when RE=0 by a software sequence (an access to
frame containing Data, a Preamble or a Break is         the SR register followed by a read to the DR regis-
complete. An interrupt is generated if TCIE=1 in        ter).
the CR2 register. It is cleared by a software se-       0: No noise is detected
quence (an access to the SR register followed by a      1: Noise is detected
write to the DR register).
0: Transmission is not complete                         Note: This bit does not generate interrupt as it ap-
1: Transmission is complete                             pears at the same time as the RDRF bit which it-
                                                        self generates an interrupt.

Bit 5 = RDRF Received data ready flag.                  Bit 1 = FE Framing error.
This bit is set by hardware when the content of the     This bit is set by hardware when a de-synchroniza-
RDR register has been transferred into the DR           tion, excessive noise or a break character is de-
register. An interrupt is generated if RIE=1 in the     tected. It is cleared by hardware when RE=0 by a
CR2 register. It is cleared by hardware when            software sequence (an access to the SR register
RE=0 or by a software sequence (an access to the        followed by a read to the DR register).
SR register followed by a read to the DR register).     0: No Framing error is detected
0: Data is not received                                 1: Framing error or break character is detected
1: Received data is ready to be read
                                                        Note: This bit does not generate interrupt as it ap-
Bit 4 = IDLE Idle line detect.                          pears at the same time as the RDRF bit which it-
This bit is set by hardware when an Idle Line is de-    self generates an interrupt. If the word currently
tected. An interrupt is generated if ILIE=1 in the      being transferred causes both frame error and
CR2 register. It is cleared by hardware when            overrun error, it will be transferred and only the OR
RE=0 by a software sequence (an access to the           bit will be set.
SR register followed by a read to the DR register).
0: No Idle Line is detected                             Bit 0 = Reserved, forced by hardware to 0.
1: Idle Line is detected

                                                        61/109
ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

CONTROL REGISTER 1 (CR1)                                0: interrupt is inhibited
Read/Write                                              1: An SCI interrupt is generated whenever TC=1 in
Reset Value: Undefined
                                                           the SR register

7                                           0           Bit 5 = RIE Receiver interrupt enable.
                                                        This bit is set and cleared by software.
R8 T8   0  M WAKE 0            0            0           0: interrupt is inhibited
                                                        1: An SCI interrupt is generated whenever OR=1
Bit 7 = R8 Receive data bit 8.
This bit is used to store the 9th bit of the received      or RDRF=1 in the SR register
word when M=1.
                                                        Bit 4 = ILIE Idle line interrupt enable.
Bit 6 = T8 Transmit data bit 8.                         This bit is set and cleared by software.
This bit is used to store the 9th bit of the transmit-  0: interrupt is inhibited
ted word when M=1.                                      1: An SCI interrupt is generated whenever IDLE=1

Bit 5 = Reserved, forced by hardware to 0.                 in the SR register.

Bit 4 = M Word length.                                  Bit 3 = TE Transmitter enable.
This bit determines the data length. It is set or       This bit enables the transmitter and assigns the
cleared by software.                                    TDO pin to the alternate function. It is set and
0: 1 Start bit, 8 Data bits, 1 Stop bit                 cleared by software.
1: 1 Start bit, 9 Data bits, 1 Stop bit                 0: Transmitter is disabled, the TDO pin is back to

                                                           the I/O port configuration.
                                                        1: Transmitter is enabled

                                                        Note: During transmission, a "0" pulse on the TE
                                                        bit ("0" followed by "1") sends a preamble after the
                                                        current word.

Bit 3 = WAKE Wake-Up method.                            Bit 2 = RE Receiver enable.
This bit determines the SCI Wake-Up method, it is       This bit enables the receiver. It is set and cleared
set or cleared by software.                             by software.
0: Idle Line                                            0: Receiver is disabled, it resets the RDRF, IDLE,
1: Address Mark
                                                           OR, NF and FE bits of the SR register.
Bits 2:0 = Reserved, forced by hardware to 0.           1: Receiver is enabled and begins searching for a

                                                           start bit.

CONTROL REGISTER 2 (CR2)                                Bit 1 = RWU Receiver wake-up.
Read/Write                                              This bit determines if the SCI is in mute mode or
Reset Value: 0000 0000 (00 h)                           not. It is set and cleared by software and can be
                                                        cleared by hardware when a wake-up sequence is
7                                           0           recognized.
                                                        0: Receiver in active mode
TIE TCIE RIE ILIE TE RE RWU SBK                         1: Receiver in mute mode

Bit 7 = TIE Transmitter interrupt enable.               Bit 0 = SBK Send break.
This bit is set and cleared by software.                This bit set is used to send break characters. It is
0: interrupt is inhibited                               set and cleared by software.
1: An SCI interrupt is generated whenever               0: No break character is transmitted
                                                        1: Break characters are transmitted
   TDRE=1 in the SR register.
                                                        Note: If the SBK bit is set to "1" and then to "0", the
Bit 6 = TCIE Transmission complete interrupt ena-       transmitter will send a BREAK word at the end of
ble                                                     the current word.

This bit is set and cleared by software.

62/109
                                                                                      ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

DATA REGISTER (DR)                                    Bits 5:3 = SCT[2:0] SCI Transmitter rate divisor

Read/Write                                            These 3 bits, in conjunction with the SCP1 & SCP0
                                                      bits, define the total division applied to the bus
Reset Value: Undefined                                clock to yield the transmit rate clock in convention-
                                                      al Baud Rate Generator mode.
Contains the Received or Transmitted data char-
acter, depending on whether it is read from or writ-     TR Dividing Factor SCT2 SCT1 SCT0
ten to.

7                                 0                   1                   0     0     0

                                                      2                   0     0     1

DR7 DR6 DR5 DR4 DR3 DR2 DR1 DR0                       4                   0     1     0

                                                      8                   0     1     1

The Data register performs a double function (read    16                  1     0     0
and write) since it is composed of two registers,
one for transmission (TDR) and one for reception      32                  1     0     1
(RDR).
The TDR register provides the parallel interface      64                  1     1     0
between the internal bus and the output shift reg-
ister (see Figure 1).                                 128                 1     1     1
The RDR register provides the parallel interface
between the input shift register and the internal     Bits 2:0 = SCR[2:0] SCI Receiver rate divisor.
bus (see Figure 1).
                                                      These 3 bits, in conjunction with the SCP1 & SCP0
BAUD RATE REGISTER (BRR)                              bits, define the total division applied to the bus
                                                      clock to yield the receive rate clock in conventional
Read/Write                                            Baud Rate Generator mode.

Reset Value: 00xx xxxx (XXh)                          RR Dividing Factor  SCR2  SCR1  SCR0
                                                                  1          0     0     0

7                                 0                   2                   0     0     1

                                                      4                   0     1     0

SCP1 SCP0 SCT2 SCT1 SCT0 SCR2 SCR1 SCR0               8                   0     1     1

Bits 7:6= SCP[1:0] First SCI Prescaler                16                  1     0     0
These 2 prescaling bits allow several standard
clock division ranges:                                32                  1     0     1

                                                      64                  1     1     0

   PR Prescaling Factor  SCP1  SCP0                   128                 1     1     1

   1                     0     0

   3                     0     1

   4                     1     0

   13                    1     1

                                                                                      63/109
ST7263

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

Table 18. SCI Register Map and Reset Values

Address     Register    7     6                5      4      3     2     1     0
(Hex.)       Label
    20                TDRE   TC              RDRF  IDLE     OR    NF    FE     0
         SR              1     1                0     0      0     0     0     0
    21   Reset Value        DR6                            DR3   DR2   DR1   DR0
         DR            DR7     x              DR5  DR4       x     x     x     x
    22   Reset Value     x  SCP0                x     x   SCT0  SCR2  SCR1  SCR0
         BRR                   0                             x     x     x     x
    23   Reset Value  SCP1    T8             SCT2  SCT1   WAKE     0     0     0
         CR1             0     x                x     x      x     0     0     0
    24   Reset Value    R8  TCIE                0    M      TE   RE   RWU    SBK
         CR2             x     0                0     x      0     0     0     0
         Reset Value
                       TIE                    RIE   ILIE
                         0                      0     0

64/109
                                                                          ST7263

5.6 USB INTERFACE (USB)

5.6.1 Introduction                                      For general information on the USB, refer to the
                                                        "Universal Serial Bus Specifications" document
The USB Interface implements a low-speed func-          available at http//:www.usb.org.
tion interface between the USB and the ST7 mi-
crocontroller. It is a highly integrated circuit which  Serial Interface Engine
includes the transceiver, 3.3 voltage regulator, SIE
and DMA. No external components are needed              The SIE (Serial Interface Engine) interfaces with
apart from the external pull-up on USBDM for low        the USB, via the transceiver.
speed recognition by the USB host. The use of
DMA architecture allows the endpoint definition to      The SIE processes tokens, handles data transmis-
be completely flexible. Endpoints can be config-        sion/reception, and handshaking as required by
ured by software as in or out.                          the USB standard. It also performs frame format-
                                                        ting, including CRC generation and checking.
5.6.2 Main Features
                                                        Endpoints
s USB Specification Version 1.1 Compliant
                                                        The Endpoint registers indicate if the microcontrol-
s Supports Low-Speed USB Protocol                       ler is ready to transmit/receive, and how many
                                                        bytes need to be transmitted.
s Two or Three Endpoints (including default one)
   depending on the device (see device feature list     DMA
   and register map)
                                                        When a token for a valid Endpoint is recognized by
s CRC generation/checking, NRZI encoding/               the USB interface, the related data transfer takes
   decoding and bit-stuffing                            place, using DMA. At the end of the transaction, an
                                                        interrupt is generated.
s USB Suspend/Resume operations
                                                        Interrupts
s DMA Data transfers
                                                        By reading the Interrupt Status register, applica-
s On-Chip 3.3V Regulator                                tion software can know which USB event has oc-
                                                        curred.
s On-Chip USB Transceiver

5.6.3 Functional Description

The block diagram in Figure 1, gives an overview
of the USB interface hardware.

Figure 36. USB Block Diagram

                                                        6 MHz

                                                                ENDPOINT  CPU
                                                               REGISTERS

USBDM   Transceiver                                                       Address,
                                                                          data buses
                              SIE                                   DMA   and interrupts

USBDP                                                          INTERRUPT       MEMORY
                                                               REGISTERS
USBVCC    3.3V
        Voltage
        Regulator

USBGND

                                                                          65/109
ST7263

USB INTERFACE (Cont'd)                             INTERRUPT/DMA REGISTER (IDR)
5.6.4 Register Description                         Read / Write
DMA ADDRESS REGISTER (DMAR)                        Reset Value: xxxx 0000 (x0h)
Read / Write
Reset Value: Undefined

                                                   7                             0

7                                    0

                                                   DA7 DA6 EP1 EP0 CNT3 CNT2 CNT1 CNT0

DA15 DA14 DA13 DA12 DA11 DA10 DA9 DA8

Bits 7:0=DA[15:8] DMA address bits 15-8.           Bits 7:6 = DA[7:6] DMA address bits 7-6.
Software must write the start address of the DMA   Software must reset these bits. See the descrip-
memory area whose most significant bits are given  tion of the DMAR register and Figure 2.
by DA15-DA6. The remaining 6 address bits are
set by hardware. See the description of the IDR    Bits 5:4 = EP[1:0] Endpoint number (read-only).
register and Figure 2.                             These bits identify the endpoint which required at-
                                                   tention.
                                                   00: Endpoint 0
                                                   01: Endpoint 1
                                                   10: Endpoint 2

                                                   When a CTR interrupt occurs (see register ISTR)
                                                   the software should read the EP bits to identify the
                                                   endpoint which has sent or received a packet.

                                                   Bits 3:0 = CNT[3:0] Byte count (read only).
                                                   This field shows how many data bytes have been
                                                   received during the last data reception.

                                                   Note: Not valid for data transmission.

Figure 37. DMA Buffers                  101111        Endpoint 2 TX
                                                      Endpoint 2 RX
                      DA15-6,000000     101000        Endpoint 1 TX
                                        100111        Endpoint 1 RX
                                                      Endpoint 0 TX
                                        100000        Endpoint 0 RX
                                        011111

                                        011000
                                        010111

                                        010000
                                        001111

                                        001000
                                        000111

                                        000000

66/109
                                                         ST7263

USB INTERFACE (Cont'd)                                INTERRUPT STATUS REGISTER (ISTR)
PID REGISTER (PIDR)                                   Read / Write
Read only                                             Reset Value: 0000 0000 (00h)
Reset Value: xx00 0000 (x0h)

7                                            0        7                                 0

TP3 TP2 0     0  0            RX_                     SUSP DOVR CTR ERR IOVR ESUSP RESET SOF
                              SEZ RXD        0

Bits 7:6 = TP[3:2] Token PID bits 3 & 2.              When an interrupt occurs these bits are set by
USB token PIDs are encoded in four bits. TP[3:2]      hardware. Software must read them to determine
correspond to the variable token PID bits 3 & 2.      the interrupt type and clear them after servicing.
Note: PID bits 1 & 0 have a fixed value of 01.        Note: These bits cannot be set by software.
When a CTR interrupt occurs (see register ISTR)
the software should read the TP3 and TP2 bits to      Bit 7 = SUSP Suspend mode request.
retrieve the PID name of the token received.          This bit is set by hardware when a constant idle
The USB standard defines TP bits as:                  state is present on the bus line for more than 3 ms,
                                                      indicating a suspend mode request from the USB
   TP3     TP2                PID Name                bus. The suspend request check is active immedi-
                                 OUT                  ately after each USB reset event and its disabled
   0       0                       IN                 by hardware when suspend mode is forced
                                                      (FSUSP bit of CTLR register) until the end of
   1       0                    SETUP                 resume sequence.

   1       1

Bits 5:3 Reserved. Forced by hardware to 0.

Bit 2 = RX_SEZ Received single-ended zero             Bit 6 = DOVR DMA over/underrun.
This bit indicates the status of the RX_SEZ trans-    This bit is set by hardware if the ST7 processor
ceiver output.                                        can't answer a DMA request in time.
0: No SE0 (single-ended zero) state                   0: No over/underrun detected
1: USB lines are in SE0 (single-ended zero) state     1: Over/underrun detected

Bit 1 = RXD Received data                             Bit 5 = CTR Correct Transfer. This bit is set by
0: No K-state                                         hardware when a correct transfer operation is per-
1: USB lines are in K-state                           formed. The type of transfer can be determined by
                                                      looking at bits TP3-TP2 in register PIDR. The End-
This bit indicates the status of the RXD transceiver  point on which the transfer was made is identified
output (differential receiver output).                by bits EP1-EP0 in register IDR.
                                                      0: No Correct Transfer detected
Note: If the environment is noisy, the RX_SEZ and     1: Correct Transfer detected
RXD bits can be used to secure the application. By
interpreting the status, software can distinguish a   Note: A transfer where the device sent a NAK or
valid End Suspend event from a spurious wake-up       STALL handshake is considered not correct (the
due to noise on the external USB line. A valid End    host only sends ACK handshakes). A transfer is
Suspend is followed by a Resume or Reset se-          considered correct if there are no errors in the PID
quence. A Resume is indicated by RXD=1, a Re-         and CRC fields, if the DATA0/DATA1 PID is sent
set is indicated by RX_SEZ=1.                         as expected, if there were no data overruns, bit
                                                      stuffing or framing errors.

Bit 0 = Reserved. Forced by hardware to 0.            Bit 4 = ERR Error.
                                                      This bit is set by hardware whenever one of the er-
                                                      rors listed below has occurred:
                                                      0: No error detected
                                                      1: Timeout, CRC, bit stuffing or nonstandard

                                                         framing error detected

                                                                                        67/109
ST7263

USB INTERFACE (Cont'd)                                   of each bit, please refer to the corresponding bit
                                                         description in ISTR.
Bit 3 = IOVR Interrupt overrun.
This bit is set when hardware tries to set ERR, or       CONTROL REGISTER (CTLR)
SOF before they have been cleared by software.           Read / Write
0: No overrun detected                                   Reset Value: 0000 0110 (06h)
1: Overrun detected

Bit 2 = ESUSP End suspend mode.                          7                                              0
This bit is set by hardware when, during suspend
mode, activity is detected that wakes the USB in-        0 0 0 0 RESUME PDWN FSUSP FRES
terface up from suspend mode.
                                                         Bits 7:4 = Reserved. Forced by hardware to 0.
This interrupt is serviced by a specific vector, in or-
der to wake up the ST7 from HALT mode.
0: No End Suspend detected
1: End Suspend detected

Bit 1 = RESET USB reset.                                 Bit 3 = RESUME Resume.
This bit is set by hardware when the USB reset se-       This bit is set by software to wake-up the Host
quence is detected on the bus.                           when the ST7 is in suspend mode.
0: No USB reset signal detected                          0: Resume signal not forced
1: USB reset signal detected                             1: Resume signal forced on the USB bus.

Note: The DADDR, EP0RA, EP0RB, EP1RA,                    Software should clear this bit after the appropriate
EP1RB, EP2RA and EP2RB registers are reset by            delay.
a USB reset.

Bit 0 = SOF Start of frame.                              Bit 2 = PDWN Power down.
This bit is set by hardware when a low-speed SOF         This bit is set by software to turn off the 3.3V on-
indication (keep-alive strobe) is seen on the USB        chip voltage regulator that supplies the external
bus. It is also issued at the end of a resume se-        pull-up resistor and the transceiver.
quence.                                                  0: Voltage regulator on
0: No SOF signal detected                                1: Voltage regulator off
1: SOF signal detected
                                                         Note: After turning on the voltage regulator, soft-
Note: To avoid spurious clearing of some bits, it is     ware should allow at least 3 s for stabilisation of
recommended to clear them using a load instruc-          the power supply before using the USB interface.
tion where all bits which must not be altered are
set, and all bits to be cleared are reset. Avoid read-   Bit 1 = FSUSP Force suspend mode.
modify-write instructions like AND , XOR..               This bit is set by software to enter Suspend mode.
                                                         The ST7 should also be halted allowing at least
INTERRUPT MASK REGISTER (IMR)                            600 ns before issuing the HALT instruction.
Read / Write                                             0: Suspend mode inactive
Reset Value: 0000 0000 (00h)                             1: Suspend mode active

                                                         When the hardware detects USB activity, it resets
                                                         this bit (it can also be reset by software).

7                              0                         Bit 0 = FRES Force reset.
                                                         This bit is set by software to force a reset of the
SUS DOV CTR ERR IOVR ESU RES SOF                         USB interface, just as if a RESET sequence came
                                                         from the USB.
PM RM M  M  M SPM ETM M                                  0: Reset not forced
                                                         1: USB interface reset forced.
Bits 7:0 = These bits are mask bits for all interrupt
condition bits included in the ISTR. Whenever one        The USB is held in RESET state until software
of the IMR bits is set, if the corresponding ISTR bit    clears this bit, at which point a "USB-RESET" in-
is set, and the I bit in the CC register is cleared, an  terrupt will be generated if enabled.
interrupt request is generated. For an explanation

68/109
                                                                                  ST7263

USB INTERFACE (Cont'd)                                 Bit 6 = DTOG_TX Data Toggle, for transmission
DEVICE ADDRESS REGISTER (DADDR)                        transfers.
Read / Write                                           It contains the required value of the toggle bit
Reset Value: 0000 0000 (00h)                           (0=DATA0, 1=DATA1) for the next transmitted
                                                       data packet. This bit is set by hardware at the re-
7                                           0          ception of a SETUP PID. DTOG_TX toggles only
                                                       when the transmitter has received the ACK signal
0 ADD6 ADD5 ADD4 ADD3 ADD2 ADD1 ADD0                   from the USB host. DTOG_TX and also
                                                       DTOG_RX (see EPnRB) are normally updated by
Bit 7 = Reserved. Forced by hardware to 0.             hardware, at the receipt of a relevant PID. They
                                                       can be also written by software.

Bits 6:0 = ADD[6:0] Device address, 7 bits.            Bits 5:4 = STAT_TX[1:0] Status bits, for transmis-
                                                       sion transfers.
Software must write into this register the address     These bits contain the information about the end-
sent by the host during enumeration.                   point status, which are listed below:

Note: This register is also reset when a USB reset     STAT_TX1 STAT_TX0 Meaning
is received from the USB bus or forced through bit
FRES in the CTLR register.

ENDPOINT n REGISTER A (EPnRA)                          0  0  DISABLED: transmission
Read / Write                                                 transfers cannot be executed.
Reset Value: 0000 xxxx (0xh)
                                                             STALL: the endpoint is stalled

                                                       0  1  and all transmission requests

                                                             result in a STALL handshake.

7                                           0                NAK: the endpoint is naked

                                                       1  0  and all transmission requests

ST_ DTOG STAT STAT TBC TBC TBC TBC                           result in a NAK handshake.

OUT _TX _TX1 _TX0 3  2         1            0          1  1  VALID: this endpoint is ena-
                                                             bled for transmission.

These registers (EP0RA, EP1RA and EP2RA) are           These bits are written by software. Hardware sets
used for controlling data transmission. They are       the STAT_TX bits to NAK when a correct transfer
also reset by the USB bus reset.                       has occurred (CTR=1) related to a IN or SETUP
                                                       transaction addressed to this endpoint; this allows
Note: Endpoint 2 and the EP2RA register are not        the software to prepare the next set of data to be
available on some devices (see device feature list     transmitted.
and register map).

Bit 7 = ST_OUT Status out.                             Bits 3:0 = TBC[3:0] Transmit byte count for End-
This bit is set by software to indicate that a status  point n.
out packet is expected: in this case, all nonzero      Before transmission, after filling the transmit buff-
OUT data transfers on the endpoint are STALLed         er, software must write in the TBC field the trans-
instead of being ACKed. When ST_OUT is reset,          mit packet size expressed in bytes (in the range 0-
OUT transactions can have any number of bytes,         8).
as needed.

                                                                                  69/109
ST7263

USB INTERFACE (Cont'd)                                  STAT_RX1  STAT_RX0 Meaning
ENDPOINT n REGISTER B (EPnRB)                           1
Read / Write                                            1              NAK: the endpoint is na-
Reset Value: 0000 xxxx (0xh)
                                                                  0    ked and all reception re-
                                                                       quests result in a NAK

7                                 0                                    handshake.

                                                                  1    VALID: this endpoint is
                                                                       enabled for reception.
            DTOG STAT STAT
CTRL _RX _RX1 _RX0 EA3 EA2 EA1 EA0                      These bits are written by software. Hardware sets
                                                        the STAT_RX bits to NAK when a correct transfer
These registers (EP1RB and EP2RB) are used for          has occurred (CTR=1) related to an OUT or SET-
controlling data reception on Endpoints 1 and 2.        UP transaction addressed to this endpoint, so the
They are also reset by the USB bus reset.               software has the time to elaborate the received
                                                        data before acknowledging a new transaction.
Note: Endpoint 2 and the EP2RB register are not
available on some devices (see device feature list      Bits 3:0 = EA[3:0] Endpoint address.
and register map).                                      Software must write in this field the 4-bit address
                                                        used to identify the transactions directed to this
Bit 7 = CTRL Control.                                   endpoint. Usually EP1RB contains "0001" and
This bit should be 0.                                   EP2RB contains "0010".

Note: If this bit is 1, the Endpoint is a control end-  ENDPOINT 0 REGISTER B (EP0RB)
point. (Endpoint 0 is always a control Endpoint, but    Read / Write
it is possible to have more than one control End-       Reset Value: 1000 0000 (80h)
point).

Bit 6 = DTOG_RX Data toggle, for reception trans-       7                                 0
fers.
It contains the expected value of the toggle bit        1  DTOG STAT STAT  0        0  0  0
(0=DATA0, 1=DATA1) for the next data packet.
This bit is cleared by hardware in the first stage         RX RX1 RX0
(Setup Stage) of a control transfer (SETUP trans-
actions start always with DATA0 PID). The receiv-       This register is used for controlling data reception
er toggles DTOG_RX only if it receives a correct        on Endpoint 0. It is also reset by the USB bus re-
data packet and the packet's data PID matches           set.
the receiver sequence bit.

Bits 5:4 = STAT_RX [1:0] Status bits, for reception     Bit 7 = Forced by hardware to 1.
transfers.
These bits contain the information about the end-       Bits 6:4 = Refer to the EPnRB register for a de-
point status, which are listed below:                   scription of these bits.

STAT_RX1  STAT_RX0 Meaning                              Bits 3:0 = Forced by hardware to 0.
0
             DISABLED: reception
0
          0  transfers cannot be exe-

             cuted.

             STALL: the endpoint is

          1  stalled and all reception
             requests result in a

             STALL handshake.

70/109
                                                        ST7263

USB INTERFACE (Cont'd)                                  When the operation is completed, they can be ac-
                                                        cessed again to enable a new operation.
5.6.5 Programming Considerations
                                                        5.6.5.4 Interrupt Handling
The interaction between the USB interface and the
application program is described below. Apart           Start of Frame (SOF)
from system reset, action is always initiated by the
USB interface, driven by one of the USB events          The interrupt service routine may monitor the SOF
associated with the Interrupt Status Register (IS-      events for a 1 ms synchronization event to the
TR) bits.                                               USB bus. This interrupt is generated at the end of
                                                        a resume sequence and can also be used to de-
5.6.5.1 Initializing the Registers                      tect this event.

At system reset, the software must initialize all reg-  USB Reset (RESET)
isters to enable the USB interface to properly gen-
erate interrupts and DMA requests.                      When this event occurs, the DADDR register is re-
                                                        set, and communication is disabled in all endpoint
1. Initialize the DMAR, IDR, and IMR registers          registers (the USB interface will not respond to any
   (choice of enabled interrupts, address of DMA        packet). Software is responsible for reenabling
   buffers). Refer the paragraph titled initializing    endpoint 0 within 10 ms of the end of reset. To do
   the DMA Buffers.                                     this, set the STAT_RX bits in the EP0RB register
                                                        to VALID.
2. Initialize the EP0RA and EP0RB registers to
   enable accesses to address 0 and endpoint 0          Suspend (SUSP)
   to support USB enumeration. Refer to the para-
   graph titled Endpoint Initialization.                The CPU is warned about the lack of bus activity
                                                        for more than 3 ms, which is a suspend request.
3. When addresses are received through this             The software should set the USB interface to sus-
   channel, update the content of the DADDR.            pend mode and execute an ST7 HALT instruction
                                                        to meet the USB-specified power constraints.
4. If needed, write the endpoint numbers in the EA
   fields in the EP1RB and EP2RB register.              End Suspend (ESUSP)

5.6.5.2 Initializing DMA buffers                        The CPU is alerted by activity on the USB, which
                                                        causes an ESUSP interrupt. The ST7 automatical-
The DMA buffers are a contiguous zone of memo-          ly terminates HALT mode.
ry whose maximum size is 48 bytes. They can be
placed anywhere in the memory space to enable           Correct Transfer (CTR)
the reception of messages. The 10 most signifi-
cant bits of the start of this memory area are spec-    1. When this event occurs, the hardware automat-
ified by bits DA15-DA6 in registers DMAR and               ically sets the STAT_TX or STAT_RX to NAK.
IDR, the remaining bits are 0. The memory map is           Note: Every valid endpoint is NAKed until soft-
shown in Figure 2.                                         ware clears the CTR bit in the ISTR register,
                                                           independently of the endpoint number
Each buffer is filled starting from the bottom (last 3     addressed by the transfer which generated the
address bits=000) up.                                      CTR interrupt.
                                                           Note: If the event triggering the CTR interrupt is
5.6.5.3 Endpoint Initialization                            a SETUP transaction, both STAT_TX and
                                                           STAT_RX are set to NAK.
To be ready to receive:
                                                        2. Read the PIDR to obtain the token and the IDR
Set STAT_RX to VALID (11b) in EP0RB to enable              to get the endpoint number related to the last
reception.                                                 transfer.
                                                           Note: When a CTR interrupt occurs, the TP3-
To be ready to transmit:                                   TP2 bits in the PIDR register and EP1-EP0 bits
                                                           in the IDR register stay unchanged until the
1. Write the data in the DMA transmit buffer.              CTR bit in the ISTR register is cleared.

2. In register EPnRA, specify the number of bytes       3. Clear the CTR bit in the ISTR register.
   to be transmitted in the TBC field

3. Enable the endpoint by setting the STAT_TX
   bits to VALID (11b) in EPnRA.

Note: Once transmission and/or reception are en-
abled, registers EPnRA and/or EPnRB (respec-
tively) must not be modified by software, as the
hardware can change their value on the fly.

                                                        71/109
ST7263

USB INTERFACE (Cont'd)

Table 19. USB Register Map and Reset Values

Address Register      7     6     5          4         3     2     1         0

(Hex.)  Name                                                                 0
                                                                             0
         PIDR         TP3   TP2   0          0         0     RX_SEZ RXD    DA8
25                                                                           x
                      x     x     0          0         0     0     0      CNT0
         Reset Value                                                         0
                                                                           SOF
         DMAR         DA15  DA14  DA13       DA12      DA11  DA10  DA9       0
26                                                                        SOFM
                      x     x     x          x         x     x     x         0
         Reset Value                                                      FRES
                                                                             0
         IDR          DA7   DA6   EP1        EP0       CNT3 CNT2 CNT1     ADD0
27                                                                           0
                      x     x     x          x         0     0     0      TBC0
         Reset Value                                                         x
                                                                             0
         ISTR         SUSP DOVR   CTR        ERR       IOVR ESUSP RESET      0
28                                                                        TBC0
                      0     0     0          0         0     0     0         x
         Reset Value                                                       EA0
                                                                             x
         IMR          SUSPM DOVRM CTRM       ERRM IOVRM ESUSPM RESETM     TBC0
29                                                                           x
                      0     0     0          0         0     0     0       EA0
         Reset Value                                                         x

         CTLR         0     0     0          0         RESUME PDWN FSUSP
2A
                      0     0     0          0         0     1     1
         Reset Value

         DADDR        0     ADD6  ADD5       ADD4      ADD3 ADD2 ADD1
2B
                      0     0     0          0         0     0     0
         Reset Value

         EP0RA        ST_OUT DTOG_TX STAT_TX1 STAT_TX0 TBC3  TBC2  TBC1
2C                                                             x     x
                      0     0     0          0         x
         Reset Value

         EP0RB        1     DTOG_RX STAT_RX1 STAT_RX0  0     0     0
2D
                      1     0     0          0         0     0     0
         Reset Value

         EP1RA        ST_OUT DTOG_TX STAT_TX1 STAT_TX0 TBC3 TBC2 TBC1
2E
                      0     0     0          0         x     x     x
         Reset Value

         EP1RB        CTRL DTOG_RX STAT_RX1 STAT_RX0 EA3     EA2   EA1
2F
                      0     0     0          0         x     x     x
         Reset Value

         EP2RA        ST_OUT DTOG_TX STAT_TX1 STAT_TX0 TBC3 TBC2 TBC1
30
                      0     0     0          0         x     x     x
         Reset Value

         EP2RB        CTRL DTOG_RX STAT_RX1 STAT_RX0 EA3     EA2   EA1
31
                      0     0     0          0         x     x     x
         Reset Value

72/109
                                                            ST7263

5.7 IC BUS INTERFACE (IC)                           handshake. The interrupts are enabled or disabled
                                                      by software. The interface is connected to the IC
5.7.1 Introduction                                    bus by a data pin (SDAI) and by a clock pin (SCLI).
                                                      It can be connected both with a standard IC bus
The IC Bus Interface serves as an interface be-      and a Fast IC bus. This selection is made by soft-
tween the microcontroller and the serial IC bus. It  ware.
provides both multimaster and slave functions,        Mode Selection
and controls all IC bus-specific sequencing, pro-    The interface can operate in the four following
tocol, arbitration and timing. It supports fast IC   modes:
mode (400 kHz).                                        Slave transmitter/receiver
5.7.2 Main Features                                    Master transmitter/receiver
s Parallel-bus/IC protocol converter                 By default, it operates in slave mode.
s Multi-master capability                             The interface automatically switches from slave to
s 7-bit Addressing                                    master after it generates a START condition and
s Transmitter/Receiver flag                           from master to slave in case of arbitration loss or a
s End-of-byte transmission flag                       STOP generation, this allows Multi-Master capa-
s Transfer problem detection                          bility.
                                                      Communication Flow
IC Master Features:                                  In Master mode, it initiates a data transfer and
s Clock generation                                    generates the clock signal. A serial data transfer
s IC bus busy flag                                   always begins with a start condition and ends with
s Arbitration Lost Flag                               a stop condition. Both start and stop conditions are
s End of byte transmission flag                       generated in master mode by software.
s Transmitter/Receiver Flag                           In Slave mode, the interface is capable of recog-
s Start bit detection flag                            nising its own address (7-bit), and the General Call
s Start and Stop generation                           address. The General Call address detection may
IC Slave Features:                                   be enabled or disabled by software.
s Stop bit detection                                  Data and addresses are transferred as 8-bit bytes,
s IC bus busy flag                                   MSB first. The first byte following the start condi-
s Detection of misplaced start or stop condition      tion is the address byte; it is always transmitted in
s Programmable IC Address detection                  Master mode.
s Transfer problem detection                          A 9th clock pulse follows the 8 clock cycles of a
s End-of-byte transmission flag                       byte transfer, during which the receiver must send
s Transmitter/Receiver flag                           an acknowledge bit to the transmitter. Refer to Fig-
                                                      ure 1.
5.7.3 General Description
In addition to receiving and transmitting data, this                         ACK
interface converts it from serial to parallel format
and vice versa, using either an interrupt or polled

Figure 38. IC BUS Protocol

SDA

                MSB

SCL

                1    2                                8  9

        START                                                  STOP
     CONDITION
                                                            CONDITION

                                                                                       VR02119B

                                                            73/109
ST7263

IC BUS INTERFACE (Cont'd)                              The SCL frequency (FSCL) is controlled by a pro-
The Acknowledge function may be enabled and             grammable clock divider which depends on the IC
disabled by software.                                   bus mode.
The IC interface address and/or general call ad-       When the IC cell is enabled, the SDA and SCL
dress can be selected by software.                      ports must be configured as floating open-drain
The speed of the IC interface may be selected be-      output or floating input. In this case, the value of
tween Standard (0-100 kHz) and Fast IC (100-           the external pull-up resistor used depends on the
400 kHz).                                               application.
                                                        When the IC cell is disabled, the SDA and SCL
SDA/SCL Line Control                                    ports revert to being standard I/O port pins.
Transmitter mode: the interface holds the clock
line low before transmission to wait for the micro-                   DATA REGISTER (DR)
controller to write the byte in the Data Register.
Receiver mode: the interface holds the clock line
low after reception to wait for the microcontroller to
read the byte in the Data Register.

Figure 39. IC Interface Block Diagram

        SDAI

SDA                    DATA CONTROL

                                                        DATA SHIFT REGISTER

                                                        COMPARATOR

                                                        OWN ADDRESS REGISTER (OAR)

                 SCLI  CLOCK CONTROL
SCL

                       CLOCK CONTROL REGISTER (CCR)     CONTROL LOGIC
                                                           INTERRUPT
                            CONTROL REGISTER (CR)
                            STATUS REGISTER 1 (SR1)
                            STATUS REGISTER 2 (SR2)

74/109
                                                        ST7263

IC BUS INTERFACE (Cont'd)                              The slave waits for a read of the SR1 register fol-
                                                        lowed by a write in the DR register, holding the
5.7.4 Functional Description                            SCL line low (see Figure 3 Transfer sequencing
                                                        EV3).
Refer to the CR, SR1 and SR2 registers in Section
0.1.7. for the bit definitions.                         When the acknowledge pulse is received:

By default the IC interface operates in Slave          The EVF and BTF bits are set by hardware with
mode (M/SL bit is cleared) except when it initiates       an interrupt if the ITE bit is set.
a transmit or receive sequence.
                                                        Closing Slave Communication
5.7.4.1 Slave Mode
                                                        After the last data byte is transferred a Stop Con-
As soon as a start condition is detected, the           dition is generated by the master. The interface
address is received from the SDA line and sent to       detects this condition and sets:
the shift register; then it is compared with the
address of the interface or the General Call             EVF and STOPF bits with an interrupt if the ITE
address (if selected by software).                        bit is set.

Address not matched: the interface ignores it           Then the interface waits for a read of the SR2 reg-
and waits for another Start condition.                  ister (see Figure 3 Transfer sequencing EV4).

Address matched: the interface generates in se-         Error Cases
quence:
                                                         BERR: Detection of a Stop or a Start condition
An Acknowledge pulse is generated if the ACK            during a byte transfer. In this case, the EVF and
  bit is set.                                             BERR bits are set with an interrupt if the ITE bit
                                                          is set.
EVF and ADSL bits are set with an interrupt if the      If it is a Stop condition, then the interface dis-
  ITE bit is set.                                         cards the data, released the lines and waits for
                                                          another Start condition.
Then the interface waits for a read of the SR1 reg-       If it is a Start condition, then the interface dis-
ister, holding the SCL line low (see Figure 3             cards the data and waits for the next slave ad-
Transfer sequencing EV1).                                 dress on the bus.
Next, software must read the DR register to deter-
mine from the least significant bit if the slave must    AF: Detection of a non-acknowledge bit. In this
enter Receiver or Transmitter mode.                       case, the EVF and AF bits are set with an inter-
                                                          rupt if the ITE bit is set.
Slave Receiver
                                                        Note: In both cases, the SCL line is not held low;
Following the address reception and after SR1           however, the SDA line can remain low due to pos-
register has been read, the slave receives bytes        sible "0" bits transmitted last. It is then necessary
from the SDA line into the DR register via the inter-   to release both lines by software.
nal shift register. After each byte the interface gen-
erates in sequence:                                     How to Release the SDA / SCL lines

An Acknowledge pulse is generated if the ACK          Set and subsequently clear the STOP bit while
  bit is set                                            BTF is set. The SDA/SCL lines are released after
                                                        the transfer of the current byte.
EVF and BTF bits are set with an interrupt if the
  ITE bit is set.

Then the interface waits for a read of the SR1 reg-
ister followed by a read of the DR register, holding
the SCL line low (see Figure 3 Transfer sequenc-
ing EV2).

Slave Transmitter

Following the address reception and after the SR1
register has been read, the slave sends bytes from
the DR register to the SDA line via the internal shift
register.

                                                        75/109
ST7263

IC BUS INTERFACE (Cont'd)                             To close the communication: before reading the
                                                       last byte from the DR register, set the STOP bit to
5.7.4.2 Master Mode                                    generate the Stop condition. The interface returns
                                                       automatically to slave mode (M/SL bit cleared).
To switch from default Slave mode to Master
mode, a Start condition generation is needed.          Note: In order to generate the non-acknowledge
                                                       pulse after the last received data byte, the ACK bit
Start Condition and Transmit Slave Address             must be cleared just before reading the second
                                                       last data byte.
Setting the START bit while the BUSY bit is
cleared causes the interface to switch to Master       Master Transmitter
mode (M/SL bit set) and generates a Start condi-
tion.                                                  Following the address transmission and after SR1
                                                       register has been read, the master sends bytes
Once the Start condition is sent:                      from the DR register to the SDA line via the inter-
                                                       nal shift register.
The EVF and SB bits are set by hardware with
  an interrupt if the ITE bit is set.                  The master waits for a read of the SR1 register fol-
                                                       lowed by a write in the DR register, holding the
Then the master waits for a read of the SR1 regis-     SCL line low (see Figure 3 Transfer sequencing
ter followed by a write in the DR register with the    EV8).
Slave address byte, holding the SCL line low
(see Figure 3 Transfer sequencing EV5).                When the acknowledge bit is received, the
                                                       interface sets:
Then the slave address byte is sent to the SDA
line via the internal shift register.                   EVF and BTF bits with an interrupt if the ITE bit
                                                         is set.
After completion of this transfer (and acknowledge
from the slave if the ACK bit is set):                 To close the communication: after writing the last
                                                       byte to the DR register, set the STOP bit to gener-
The EVF bit is set by hardware with interrupt        ate the Stop condition. The interface goes auto-
  generation if the ITE bit is set.                    matically back to slave mode (M/SL bit cleared).

Then the master waits for a read of the SR1 regis-     Error Cases
ter followed by a write in the CR register (for exam-
ple set PE bit), holding the SCL line low (see Fig-    BERR: Detection of a Stop or a Start condition
ure 3 Transfer sequencing EV6).                          during a byte transfer. In this case, the EVF and
                                                         BERR bits are set by hardware with an interrupt
Next the master must enter Receiver or Transmit-         if the ITE bit is set.
ter mode.
                                                       AF: Detection of a non-acknowledge bit. In this
Master Receiver                                          case, the EVF and AF bits are set by hardware
                                                         with an interrupt if the ITE bit is set. To resume,
Following the address transmission and after the         set the START or STOP bit.
SR1 and CR registers have been accessed, the
master receives bytes from the SDA line into the       ARLO: Detection of an arbitration lost condition.
DR register via the internal shift register. After       In this case the ARLO bit is set by hardware (with
each byte the interface generates in sequence:           an interrupt if the ITE bit is set and the interface
                                                         goes automatically back to slave mode (the M/SL
An Acknowledge pulse is generated if if the ACK        bit is cleared).
  bit is set
                                                       Note: In all these cases, the SCL line is not held
EVF and BTF bits are set by hardware with an in-     low; however, the SDA line can remain low due to
  terrupt if the ITE bit is set.                       possible "0" bits transmitted last. It is then neces-
                                                       sary to release both lines by software.
Then the interface waits for a read of the SR1 reg-
ister followed by a read of the DR register, holding
the SCL line low (see Figure 3 Transfer sequenc-
ing EV7).

76/109
                                                                                                       ST7263

IC BUS INTERFACE (Cont'd)

Figure 40. Transfer Sequencing
    Slave Receiver

S Address A         Data1 A                Data2       A         .....  DataN          A         P
                                   EV2
             EV1                                          EV2                             EV2          EV4

Slave Transmitter

S Address A                 Data1  A           Data2      A             .....   DataN     NA           P

             EV1 EV3                      EV3                    EV3                             EV3-1 EV4

Master Receiver

S       Address A           Data1  A              Data2   A                     DataN NA               P
                                                                         .....
   EV5              EV6                   EV7                                                    EV7
                                                               EV7

Master Transmitter

S       Address A                  Data1  A               Data2  A                        DataN     A       P
                                                                                .....
   EV5              EV6 EV8                       EV8                                                  EV8
                                                                      EV8

Legend:
S=Start, P=Stop, A=Acknowledge, NA=Non-acknowledge
EVx=Event (with interrupt if ITE=1)

      EV1: EVF=1, ADSL=1, cleared by reading the SR1 register.
      EV2: EVF=1, BTF=1, cleared by reading the SR1 register followed by reading the DR register.
      EV3: EVF=1, BTF=1, cleared by reading the SR1 register followed by writing the DR register.
      EV3-1: EVF=1, AF=1, BTF=1; AF is cleared by reading the SR1 register. The BTF is cleared
      by releasing the lines (STOP=1, STOP=0) or by writing the DR register (DR=FFh).
      Note: If lines are released by STOP=1, STOP=0, the subsequent EV4 is not seen.
      EV4: EVF=1, STOPF=1, cleared by reading the SR2 register.
      EV5: EVF=1, SB=1, cleared by reading the SR1 register followed by writing the DR register.
      EV6: EVF=1, cleared by reading the SR1 register followed by writing the CR register
      (for example PE=1).
      EV7: EVF=1, BTF=1, cleared by reading the SR1 register followed by reading the DR register.
      EV8: EVF=1, BTF=1, cleared by reading the SR1 register followed by writing the DR register.

                                                                                                            77/109
ST7263

IC BUS INTERFACE (Cont'd)
5.7.5 Low Power Modes

Mode    Description
WAIT    No effect on IC interface.
        IC interrupts exit from Wait mode.
        IC registers are frozen.

HALT    In Halt mode, the IC interface is inactive and does not acknowledge data on the bus. The IC
        interface resumes operation when the MCU is woken up by an interrupt with "exit from Halt
        mode" capability.

5.7.6 Interrupts
Figure 41. Event Flags and Interrupt Generation

        BTF                                                 ITE

        ADSL

           SB

           AF                                                                            INTERRUPT
                                                                                            EVF
        STOPF

        ARLO

        BERR

        *

        * EVF can also be set by EV6 or an error from the SR2 register.

                                           Interrupt Event               Event  Enable   Exit  Exit
                                                                          Flag  Control  from  from
End of Byte Transfer Event                                                              Wait  Halt
Address Matched Event (Slave mode)                                                Bit    Yes
Start Bit Generation Event (Master mode)                                                 Yes   No
Acknowledge Failure Event                                               BTF              Yes   No
Stop Detection Event (Slave mode)                                                        Yes   No
Arbitration Lost Event (Multimaster configuration)                      ADSEL            Yes   No
Bus Error Event                                                                          Yes   No
                                                                         SB               Yes   No
The IC interrupt events are connected to the                                                   No
same interrupt vector (see Interrupts chapter).                          AF     ITE

                                                                         STOPF

                                                                         ARLO

                                                                         BERR

                                                                 They generate an interrupt if the corresponding
                                                                 Enable Control Bit is set and the I-bit in the CC
                                                                 register is reset (RIM instruction).

78/109
                                                      ST7263

IC BUS INTERFACE (Cont'd)                            Bit 2 = ACK Acknowledge enable.
                                                      This bit is set and cleared by software. It is also
5.7.7 Register Description                            cleared by hardware when the interface is disa-
                                                      bled (PE=0).
IC CONTROL REGISTER (CR)                             0: No acknowledge returned
Read / Write                                          1: Acknowledge returned after an address byte or
Reset Value: 0000 0000 (00h)
                                                         a data byte is received
7                             0

0  0  PE ENGC START ACK STOP ITE

Bits 7:6 = Reserved. Forced to 0 by hardware.         Bit 1 = STOP Generation of a Stop condition.
                                                      This bit is set and cleared by software. It is also
Bit 5 = PE Peripheral enable.                         cleared by hardware in master mode. Note: This
This bit is set and cleared by software.              bit is not cleared when the interface is disabled
0: Peripheral disabled                                (PE=0).
1: Master/Slave capability
Notes:                                                 In Master mode:
When PE=0, all the bits of the CR register and        0: No stop generation
                                                        1: Stop generation after the current byte transfer
  the SR register except the Stop bit are reset. All    or after the current Start condition is sent. The
  outputs are released while PE=0                       STOP bit is cleared by hardware when the Stop
When PE=1, the corresponding I/O pins are se-         condition is sent.
  lected by hardware as alternate functions.
To enable the IC interface, write the CR register   In Slave mode:
  TWICE with PE=1 as the first write only activates     0: No stop generation
  the interface (only PE is set).                       1: Release the SCL and SDA lines after the cur-
                                                        rent byte transfer (BTF=1). In this mode the
Bit 4 = ENGC Enable General Call.                       STOP bit has to be cleared by software.
This bit is set and cleared by software. It is also
cleared by hardware when the interface is disa-       Bit 0 = ITE Interrupt enable.
bled (PE=0). The 00h General Call address is ac-      This bit is set and cleared by software and cleared
knowledged (01h ignored).                             by hardware when the interface is disabled
0: General Call disabled                              (PE=0).
1: General Call enabled                               0: Interrupts disabled
                                                      1: Interrupts enabled
Bit 3 = START Generation of a Start condition.
This bit is set and cleared by software. It is also   Refer to Figure 4 for the relationship between the
cleared by hardware when the interface is disa-       events and the interrupt.
bled (PE=0) or when the Start condition is sent
(with interrupt generation if ITE=1).                 SCL is held low when the SB, BTF or ADSL flags
                                                      or an EV6 event (See Figure 3) is detected.
In master mode:
  0: No start generation
  1: Repeated start generation

In slave mode:
  0: No start generation
  1: Start generation when the bus is free

                                                      79/109
ST7263

IC BUS INTERFACE (Cont'd)                              Bit 3 = BTF Byte transfer finished.
IC STATUS REGISTER 1 (SR1)                             This bit is set by hardware as soon as a byte is cor-
Read Only                                               rectly received or transmitted with interrupt gener-
Reset Value: 0000 0000 (00h)                            ation if ITE=1. It is cleared by software reading
                                                        SR1 register followed by a read or write of DR reg-
7                             0                         ister. It is also cleared by hardware when the inter-
                                                        face is disabled (PE=0).
EVF 0 TRA BUSY BTF ADSL M/SL SB
                                                         Following a byte transmission, this bit is set after
Bit 7 = EVF Event flag.                                   reception of the acknowledge clock pulse. In
This bit is set by hardware as soon as an event oc-       case an address byte is sent, this bit is set only
curs. It is cleared by software reading SR2 register      after the EV6 event (See Figure 3). BTF is
in case of error event or as described in Figure 3. It    cleared by reading SR1 register followed by writ-
is also cleared by hardware when the interface is         ing the next byte in DR register.
disabled (PE=0).
0: No event                                              Following a byte reception, this bit is set after
1: One of the following events has occurred:              transmission of the acknowledge clock pulse if
                                                          ACK=1. BTF is cleared by reading SR1 register
    BTF=1 (Byte received or transmitted)                 followed by reading the byte from DR register.

    ADSL=1 (Address matched in Slave mode              The SCL line is held low while BTF=1.
      while ACK=1)
                                                        0: Byte transfer not done
    SB=1 (Start condition generated in Master          1: Byte transfer succeeded
      mode)
                                                        Bit 2 = ADSL Address matched (Slave mode).
    AF=1 (No acknowledge received after byte           This bit is set by hardware as soon as the received
      transmission)                                     slave address matched with the OAR register con-
                                                        tent or a general call is recognized. An interrupt is
    STOPF=1 (Stop condition detected in Slave          generated if ITE=1. It is cleared by software read-
      mode)                                             ing SR1 register or by hardware when the inter-
                                                        face is disabled (PE=0).
    ARLO=1 (Arbitration lost in Master mode)
                                                        The SCL line is held low while ADSL=1.
    BERR=1 (Bus error, misplaced Start or Stop
      condition detected)                               0: Address mismatched or not received
                                                        1: Received address matched
    Address byte successfully transmitted in Mas-
      ter mode.

Bit 6 = Reserved. Forced to 0 by hardware.              Bit 1 = M/SL Master/Slave.
                                                        This bit is set by hardware as soon as the interface
Bit 5 = TRA Transmitter/Receiver.                       is in Master mode (writing START=1). It is cleared
When BTF is set, TRA=1 if a data byte has been          by hardware after detecting a Stop condition on
transmitted. It is cleared automatically when BTF       the bus or a loss of arbitration (ARLO=1). It is also
is cleared. It is also cleared by hardware after de-    cleared when the interface is disabled (PE=0).
tection of Stop condition (STOPF=1), loss of bus        0: Slave mode
arbitration (ARLO=1) or when the interface is disa-     1: Master mode
bled (PE=0).
0: Data byte received (if BTF=1)                        Bit 0 = SB Start bit (Master mode).
1: Data byte transmitted                                This bit is set by hardware as soon as the Start
                                                        condition is generated (following a write
Bit 4 = BUSY Bus busy.                                  START=1). An interrupt is generated if ITE=1. It is
This bit is set by hardware on detection of a Start     cleared by software reading SR1 register followed
condition and cleared by hardware on detection of       by writing the address byte in DR register. It is also
a Stop condition. It indicates a communication in       cleared by hardware when the interface is disa-
progress on the bus. This information is still updat-   bled (PE=0).
ed when the interface is disabled (PE=0).               0: No Start condition
0: No communication on the bus                          1: Start condition generated
1: Communication ongoing on the bus

80/109
                                                        ST7263

IC BUS INTERFACE (Cont'd)                              es the arbitration of the bus to another master. An
                                                        interrupt is generated if ITE=1. It is cleared by soft-
IC STATUS REGISTER 2 (SR2)                             ware reading SR2 register or by hardware when
Read Only                                               the interface is disabled (PE=0).
Reset Value: 0000 0000 (00h)
                                                        After an ARLO event the interface switches back
7                             0                         automatically to Slave mode (M/SL=0).

0  0  0  AF STOPF ARLO BERR GCAL                        The SCL line is not held low while ARLO=1.

Bits 7:5 = Reserved. Forced to 0 by hardware.           0: No arbitration lost detected
                                                        1: Arbitration lost detected
Bit 4 = AF Acknowledge failure.
This bit is set by hardware when no acknowledge         Bit 1 = BERR Bus error.
is returned. An interrupt is generated if ITE=1. It is  This bit is set by hardware when the interface de-
cleared by software reading SR2 register or by          tects a misplaced Start or Stop condition. An inter-
hardware when the interface is disabled (PE=0).         rupt is generated if ITE=1. It is cleared by software
The SCL line is not held low while AF=1.                reading SR2 register or by hardware when the in-
0: No acknowledge failure                               terface is disabled (PE=0).
1: Acknowledge failure
                                                        The SCL line is not held low while BERR=1.
Bit 3 = STOPF Stop detection (Slave mode).
This bit is set by hardware when a Stop condition       0: No misplaced Start or Stop condition
is detected on the bus after an acknowledge (if         1: Misplaced Start or Stop condition
ACK=1). An interrupt is generated if ITE=1. It is
cleared by software reading SR2 register or by          Bit 0 = GCAL General Call (Slave mode).
hardware when the interface is disabled (PE=0).         This bit is set by hardware when a general call ad-
The SCL line is not held low while STOPF=1.             dress is detected on the bus while ENGC=1. It is
0: No Stop condition detected                           cleared by hardware detecting a Stop condition
1: Stop condition detected                              (STOPF=1) or when the interface is disabled
                                                        (PE=0).

                                                        0: No general call address detected on bus
                                                        1: general call address detected on bus

Bit 2 = ARLO Arbitration lost.
This bit is set by hardware when the interface los-

                                                        81/109
ST7263

IC BUS INTERFACE (Cont'd)                             IC OWN ADDRESS REGISTER (OAR)

IC CLOCK CONTROL REGISTER (CCR)                       Read / Write
                                                       Reset Value: 0000 0000 (00h)
Read / Write
Reset Value: 0000 0000 (00h)

7                                 0                    7                               0

FM/SM CC6 CC5 CC4 CC3 CC2 CC1 CC0                      ADD7 ADD6 ADD5 ADD4 ADD3 ADD2 ADD1 ADD0

Bit 7 = FM/SM Fast/Standard IC mode.                  Bits 7:1 = ADD7-ADD1 Interface address.
This bit is set and cleared by software. It is not     These bits define the IC bus address of the inter-
cleared when the interface is disabled (PE=0).         face. They are not cleared when the interface is
0: Standard IC mode                                   disabled (PE=0).
1: Fast IC mode

Bits 6:0 = CC6-CC0 7-bit clock divider.                Bit 0 = ADD0 Address direction bit.
These bits select the speed of the bus (FSCL) de-      This bit is don't care, the interface acknowledges
pending on the IC mode. They are not cleared          either 0 or 1. It is not cleared when the interface is
when the interface is disabled (PE=0).                 disabled (PE=0).

Standard mode (FM/SM=0): FSCL <= 100kHz              Note: Address 01h is always ignored.
         FSCL = fCPU/(2x([CC6..CC0]+2))

Fast mode (FM/SM=1): FSCL > 100kHz
         FSCL = fCPU/(3x([CC6..CC0]+2))

Note: The programmed FSCL assumes no load on
SCL and SDA lines.

IC DATA REGISTER (DR)

Read / Write
Reset Value: 0000 0000 (00h)

7                                 0

D7 D6 D5 D4 D3 D2 D1 D0

Bits 7:0 = D7-D0 8-bit Data Register.
These bits contains the byte to be received or
transmitted on the bus.

Transmitter mode: Byte transmission start auto-
  matically when the software writes in the DR reg-
  ister.

Receiver mode: the first data byte is received au-
  tomatically in the DR register using the least sig-
  nificant bit of the address.
  Then, the next data bytes are received one by
  one after reading the DR register.

82/109
                                                                  ST7263

Table 20. I2C Register Map

Address  Register  7        6   5   4     3           2        1     0
(Hex.)   Name
                               TRA                          BERR  GCAL
39       DR                     PE  DR7 .. DR0              M/SL    SB
                                                            STOP   ITE
3B       OAR                        ADD7 .. ADD0

3C       CCR       FM/SM                  CC6 .. CC0

3D       SR2                        AF    STOPF       ARLO
                                                      ADSL
3E       SR1       EVF              BUSY  BTF          ACK

3F       CR                         ENGC START

                                                                  83/109
ST7263

5.8 8-BIT A/D CONVERTER (ADC)                         5.8.2 Main Features
                                                      s 8-bit conversion
5.8.1 Introduction                                    s Up to 8 channels with multiplexed input
                                                      s Linear successive approximation
The on-chip Analog to Digital Converter (ADC) pe-     s Data register (DR) which contains the results
ripheral is a 8-bit, successive approximation con-    s Conversion complete status flag
verter with internal sample and hold circuitry. This  s On/Off bit (to reduce consumption)
peripheral has up to 8 multiplexed analog input
channels (refer to device pin out description) that   The block diagram is shown in Figure 42.
allow the peripheral to convert the analog voltage
levels from up to 8 different sources.

The result of the conversion is stored in a 8-bit
Data Register. The A/D converter is controlled
through a Control/Status Register.

Figure 42. ADC Block Diagram

                                                      COCO - ADON 0  - CH2 CH1 CH0

                                                      (Control Status Register) CSR

AIN0    ANALOG                SAMPLE                  ANALOG TO
AIN1      MUX                      &                  DIGITAL
AIN2                                                  CONVERTER
AIN3                            HOLD
AIN4
AIN5
AIN6
AIN7

        fCPU                                          AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0
                                                                                                (Data Register) DR

84/109
                                                                         ST7263

8-BIT A/D CONVERTER (ADC) (Cont'd)                     The accuracy of the conversion is described in the
                                                       Electrical Characteristics Section.
5.8.3 Functional Description
                                                       Procedure:
The high level reference voltage VDDA must be
connected externally to the VDD pin. The low level     Refer to the CSR and DR register description sec-
reference voltage VSSA must be connected exter-        tion for the bit definitions.
nally to the VSS pin. In some devices (refer to de-
vice pin out description) high and low level refer-    Each analog input pin must be configured as input,
ence voltages are internally connected to the VDD      no pull-up, no interrupt. Refer to the "I/O Ports"
and VSS pins.                                          chapter. Using these pins as analog inputs does
Conversion accuracy may therefore be degraded          not affect the ability of the port to be read as a logic
by voltage drops and noise in the event of heavily     input.
loaded or badly decoupled power supply lines.
                                                       In the CSR register:
Figure 43. Recommended Ext. Connections
                                                          Select the CH2 to CH0 bits to assign the ana-
VDD                VDDA                                     log channel to convert. Refer to Table 21
                   VSSA                                     Channel Selection.
            0.1F
                        ST7                               Set the ADON bit. Then the A/D converter is
      RAIN                                                  enabled after a stabilization time (typically 30
                   Px.x/AINx                                s). It then performs a continuous conversion
VAIN                                                        of the selected channel.

Characteristics:                                       When a conversion is complete

The conversion is monotonic, meaning the result            The COCO bit is set by hardware.
never decreases if the analog input does not and
never increases if the analog input does not.             No interrupt is generated.

If input voltage is greater than or equal to VDD          The result is in the DR register.
(voltage reference high) then results = FFh (full
scale) without overflow indication.                    A write to the CSR register aborts the current con-
If input voltage  VSS (voltage reference low) then     version, resets the COCO bit and starts a new
the results = 00h.                                     conversion.

The conversion time is 64 CPU clock cycles in-         5.8.4 Low Power Modes
cluding a sampling time of 31.5 CPU clock cycles.
                                                       Note: The A/D converter may be disabled by re-
RAIN is the maximum recommended impedance              setting the ADON bit. This feature allows reduced
for an analog input signal. If the impedance is too    power consumption when no conversion is need-
high, this will result in a loss of accuracy due to    ed.
leakage and sampling not being completed in the
alloted time.                                          Mode  Description
                                                       WAIT  No effect on A/D Converter
The A/D converter is linear and the digital result of        A/D Converter disabled.
the conversion is given by the formula:                HALT
                                                             After wakeup from Halt mode, the A/D
                              255 x Input Voltage            Converter requires a stabilisation time
         Digital result =                                    before accurate conversions can be
                                                             performed.
                              Reference Voltage
                                                       5.8.5 Interrupts
Where Reference Voltage is VDD - VSS.                  None.

                                                                         85/109
ST7263

8-BIT A/D CONVERTER (ADC) (Cont'd)                     Table 21. Channel Selection
5.8.6 Register Description
CONTROL/STATUS REGISTER (CSR)                             Pin*  CH2                  CH1  CH0
Read/Write                                                AIN0    0                    0    0
Reset Value: 0000 0000 (00h)                              AIN1    0                    0    1
                                                          AIN2    0                    1    0
7                                           0             AIN3    0                    1    1
                                                          AIN4    1                    0    0
COCO - ADON 0  - CH2 CH1 CH0                              AIN5    1                    0    1
                                                          AIN6    1                    1    0
Bit 7 = COCO Conversion Complete                          AIN7    1                    1    1

This bit is set by hardware. It is cleared by soft-    *IMPORTANT NOTE: The number of pins AND
ware reading the result in the DR register or writing  the channel selection vary according to the device.
to the CSR register.                                   REFER TO THE DEVICE PINOUT).
0: Conversion is not complete.
1: Conversion can be read from the DR register.

Bit 6 = Reserved. Must always be cleared.              DATA REGISTER (DR)
                                                       Read Only
Bit 5 = ADON A/D converter On                          Reset Value: 0000 0000 (00h)

This bit is set and cleared by software.               7                                       0
0: A/D converter is switched off.
1: A/D converter is switched on.                       AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0

Note: A typical 30 s delay time is necessary for
the ADC to stabilize when the ADON bit is set.

Bit 4 = Reserved. Forced by hardware to 0.             Bit 7:0 = AD[7:0] Analog Converted Value

Bit 3 = Reserved. Must always be cleared.              This register contains the converted analog value
                                                       in the range 00h to FFh.

                                                       Reading this register resets the COCO flag.

Bits 2:0: CH[2:0] Channel Selection

These bits are set and cleared by software. They
select the analog input to convert.

86/109
                                                                                      ST7263

6 INSTRUCTION SET

6.1 ST7 ADDRESSING MODES                             so, most of the addressing modes may be subdi-
                                                     vided in two sub-modes called long and short:
The ST7 Core features 17 different addressing
modes which can be classified in 7 main groups:       Long addressing mode is more powerful be-
                                                       cause it can use the full 64 Kbyte address space,
Addressing Mode      Example                           however it uses more bytes and more CPU cy-
Inherent              nop                              cles.
Immediate             ld A,#$55
Direct                ld A,$55                        Short addressing mode is less powerful because
Indexed               ld A,($55,X)                     it can generally only access page zero (0000h -
Indirect              ld A,([$55],X)                   00FFh range), but the instruction size is more
Relative              jrne loop                        compact, and faster. All memory to memory in-
Bit operation         bset byte,#5                     structions use short addressing modes only
                                                       (CLR, CPL, NEG, BSET, BRES, BTJT, BTJF,
The ST7 Instruction set is designed to minimize        INC, DEC, RLC, RRC, SLL, SRL, SRA, SWAP)
the number of bytes required per instruction: To do
                                                     The ST7 Assembler optimizes the use of long and
Table 22. ST7 Addressing Mode Overview               short addressing modes.

           Mode                Syntax                Destination/   Pointer  Pointer         Length
                                                        Source     Address     Size          (Bytes)
           Direct                                                             (Hex.)
Inherent   Direct              nop               00..FF              (Hex.)           +0
Immediate  Direct              ld A,#$55         0000..FFFF                  byte     +1
Short      Direct              ld A,$10                            00..FF    word     +1
Long       Direct              ld A,$1000                          00..FF    byte     +2
           Indirect                                                00..FF    word     + 0 (with X register)
No Offset  Indirect  Indexed   ld A,(X)          00..FF            00..FF    byte     + 1 (with Y register)
           Indirect  Indexed                                       00..FF    byte     +1
Short      Indirect  Indexed   ld A,($10,X)      00..1FE           00..FF    byte     +2
Long       Direct                                                  00..FF             +2
Short      Indirect  Indexed   ld A,($1000,X) 0000..FFFF                              +2
Long       Direct    Indexed                                                          +2
Short      Indirect            ld A,[$10]        00..FF                               +2
Long       Direct    Relative                                                         +1
Relative   Indirect  Relative  ld A,[$10.w]      0000..FFFF                           +2
Relative                                                                              +1
Bit                            ld A,([$10],X) 00..1FE                                 +2
Bit                                                                                   +2
Bit                            ld A,([$10.w],X)  0000..FFFF                           +3
Bit                            jrne loop         PC-128/PC+1271)
                               jrne [$10]        PC-128/PC+1271)

                               bset $10,#7       00..FF

                               bset [$10],#7 00..FF

                               btjt $10,#7,skip 00..FF

                               btjt [$10],#7,skip 00..FF

Note 1. At the time the instruction is executed, the Program Counter (PC) points to the instruction follow-
ing JRxx.

                                                                                      87/109
ST7263

ST7 ADDRESSING MODES (Cont'd)                         6.1.3 Direct

6.1.1 Inherent                                        In Direct instructions, the operands are referenced
                                                      by their memory address.
All Inherent instructions consist of a single byte.
The opcode fully specifies all the required informa-  The direct addressing mode consists of two sub-
tion for the CPU to process the operation.            modes:

Inherent Instruction               Function          Direct (short)
NOP                    No operation
TRAP                   S/W Interrupt                  The address is a byte, thus requires only one byte
                       Wait For Interrupt (Low Power  after the opcode, but only allows 00 - FF address-
WFI                    Mode)                          ing space.
                       Halt Oscillator (Lowest Power
HALT                   Mode)                          Direct (long)
                       Sub-routine Return
RET                    Interrupt Sub-routine Return   The address is a word, thus allowing 64 Kbyte ad-
IRET                   Set Interrupt Mask             dressing space, but requires 2 bytes after the op-
SIM                    Reset Interrupt Mask           code.
RIM                    Set Carry Flag
SCF                    Reset Carry Flag               6.1.4 Indexed (No Offset, Short, Long)
RCF                    Reset Stack Pointer
RSP                    Load                           In this mode, the operand is referenced by its
LD                     Clear                          memory address, which is defined by the unsigned
CLR                    Push/Pop to/from the stack     addition of an index register (X or Y) with an offset.
PUSH/POP               Increment/Decrement
INC/DEC                Test Negative or Zero          The indirect addressing mode consists of three
TNZ                    1 or 2 Complement              sub-modes:
CPL, NEG               Byte Multiplication
MUL                                                   Indexed (No Offset)
SLL, SRL, SRA, RLC,    Shift and Rotate Operations
RRC                                                   There is no offset, (no extra byte after the opcode),
SWAP                   Swap Nibbles                   and allows 00 - FF addressing space.

6.1.2 Immediate                                       Indexed (Short)

Immediate instructions have two bytes, the first      The offset is a byte, thus requires only one byte af-
byte contains the opcode, the second byte con-        ter the opcode and allows 00 - 1FE addressing
tains the operand value.                              space.

Immediate Instruction        Function                 Indexed (long)

LD                     Load                           The offset is a word, thus allowing 64 Kbyte ad-
                                                      dressing space and requires 2 bytes after the op-
CP                     Compare                        code.

BCP                    Bit Compare                    6.1.5 Indirect (Short, Long)

AND, OR, XOR           Logical Operations             The required data byte to do the operation is found
                                                      by its memory address, located in memory (point-
ADC, ADD, SUB, SBC Arithmetic Operations              er).

                                                      The pointer address follows the opcode. The indi-
                                                      rect addressing mode consists of two sub-modes:

                                                      Indirect (short)

                                                      The pointer address is a byte, the pointer size is a
                                                      byte, thus allowing 00 - FF addressing space, and
                                                      requires 1 byte after the opcode.

                                                      Indirect (long)

                                                      The pointer address is a byte, the pointer size is a
                                                      word, thus allowing 64 Kbyte addressing space,
                                                      and requires 1 byte after the opcode.

88/109
                                                                                                  ST7263

ST7 ADDRESSING MODES (Cont'd)                          SWAP      Swap Nibbles
                                                       CALL, JP  Call or Jump subroutine
6.1.6 Indirect Indexed (Short, Long)
                                                       6.1.7 Relative Mode (Direct, Indirect)
This is a combination of indirect and short indexed
addressing modes. The operand is referenced by         This addressing mode is used to modify the PC
its memory address, which is defined by the un-        register value by adding an 8-bit signed offset to it.
signed addition of an index register value (X or Y)
with a pointer value located in memory. The point-     Available Relative Direct/  Function
er address follows the opcode.                            Indirect Instructions

The indirect indexed addressing mode consists of       JRxx                        Conditional Jump
two sub-modes:
                                                       CALLR                       Call Relative
Indirect Indexed (Short)
                                                       The relative addressing mode consists of two sub-
The pointer address is a byte, the pointer size is a   modes:
byte, thus allowing 00 - 1FE addressing space,
and requires 1 byte after the opcode.                  Relative (Direct)

Indirect Indexed (Long)                                The offset follows the opcode.

The pointer address is a byte, the pointer size is a   Relative (Indirect)
word, thus allowing 64 Kbyte addressing space,
and requires 1 byte after the opcode.                  The offset is defined in memory, of which the ad-
                                                       dress follows the opcode.
Table 23. Instructions Supporting Direct,
Indexed, Indirect and Indirect Indexed
Addressing Modes

     Long and Short                  Function
       Instructions
                         Load
LD                       Compare
CP                       Logical Operations
AND, OR, XOR             Arithmetic Addition/subtrac-
                         tion operations
ADC, ADD, SUB, SBC       Bit Compare

BCP

Short Instructions Only         Function

CLR                      Clear

INC, DEC                 Increment/Decrement

TNZ                      Test Negative or Zero

CPL, NEG                 1 or 2 Complement

BSET, BRES               Bit Operations

BTJT, BTJF               Bit Test and Jump Opera-
                         tions

SLL, SRL, SRA, RLC,      Shift and Rotate Operations
RRC

                                                                                                     89/109
ST7263

6.2 INSTRUCTION GROUPS

The ST7 family devices use an Instruction Set        be subdivided into 13 main groups as illustrated in
consisting of 63 instructions. The instructions may  the following table:

Load and Transfer                 LD    CLR          RSP     CPL NEG
Stack operation                   PUSH  POP
Increment/Decrement               INC   DEC          BCP     SBC   MUL   SWAP   SLA
Compare and Tests                 CP    TNZ          XOR     RLC   RRC   CALLR  NOP RET
Logical operations                AND   OR                   JP    CALL
Bit Operation                     BSET  BRES         SUB
Conditional Bit Test and Branch   BTJT  BTJF         SRA     IRET
Arithmetic operations             ADC   ADD          JRF     RCF
Shift and Rotates                 SLL   SRL
Unconditional Jump or Call        JRA   JRT          HALT
Conditional Branch                JRxx               SCF
Interruption management           TRAP  WFI
Code Condition Flag modification  SIM   RIM

Using a pre-byte                                     These prebytes enable instruction in Y as well as
                                                     indirect addressing modes to be implemented.
The instructions are described with one to four      They precede the opcode of the instruction in X or
bytes.                                               the instruction using direct addressing mode. The
                                                     prebytes are:
In order to extend the number of available op-
codes for an 8-bit CPU (256 opcodes), three differ-  PDY 90 Replace an X based instruction using
ent prebyte opcodes are defined. These prebytes                  immediate, direct, indexed, or inherent
modify the meaning of the instruction they pre-                  addressing mode by a Y one.
cede.
                                                     PIX 92  Replace an instruction using direct, di-
The whole instruction becomes:                               rect bit, or direct relative addressing
                                                             mode to an instruction using the corre-
  PC-2 End of previous instruction                           sponding indirect addressing mode.
                                                             It also changes an instruction using X
  PC-1 Prebyte                                               indexed addressing mode to an instruc-
                                                             tion using indirect X indexed addressing
  PC Opcode                                                  mode.

  PC+1 Additional word (0 to 2) according to the
           number of bytes required to compute the
           effective address

                                                     PIY 91 Replace an instruction using X indirect
                                                                 indexed addressing mode by a Y one.

90/109
                                                                           ST7263

INSTRUCTION GROUPS (Cont'd)

Mnemo         Description           Function/Example       Dst     Src  H I NZC
                                   A=A+M+C              A       M
ADC    Add with Carry              A=A+M                A       M       H  NZC
                                   A=A.M                A       M
ADD    Addition                    tst (A . M)          A       M       H  NZC
                                   bres Byte, #3        M
AND    Logical And                 bset Byte, #3        M       M          NZ
                                   btjf Byte, #3, Jmp1  M
BCP    Bit compare A, Memory       btjt Byte, #3, Jmp1  M                  NZ

BRES Bit Reset                     tst(Reg - M)         reg, M
                                   A = FFH-A            reg
BSET Bit Set                       dec Y                reg, M
                                                        reg, M
BTJF Jump if bit is false (0)      Pop CC, A, X, PC                            C
                                   inc X                reg, M                 C
BTJT Jump if bit is true (1)       jp [TBL.w]

CALL Call subroutine               jrf *

CALLR Call subroutine relative     H=1?
                                   H=0?
CLR    Clear                       I=1?                                                  01
                                   I=0?                                                  NZC
CP     Arithmetic Compare          N=1?                                                  NZ 1
                                   N=0?                                                  NZ
CPL    One Complement              Z=1?                                         0
                                   Z=0?                                 H I NZC
DEC    Decrement                   C=1?                                                  NZ
                                   C=0?
HALT Halt                          Unsigned <
                                   Jmp if unsigned >=
IRET Interrupt routine return      Unsigned >

INC    Increment

JP     Absolute Jump

JRA    Jump relative always

JRT    Jump relative

JRF    Never jump

JRIH Jump if ext. interrupt = 1

JRIL   Jump if ext. interrupt = 0

JRH    Jump if H = 1

JRNH Jump if H = 0

JRM    Jump if I = 1

JRNM Jump if I = 0

JRMI Jump if N = 1 (minus)

JRPL Jump if N = 0 (plus)

JREQ Jump if Z = 1 (equal)

JRNE Jump if Z = 0 (not equal)

JRC    Jump if C = 1

JRNC Jump if C = 0

JRULT Jump if C = 1

JRUGE Jump if C = 0

JRUGT Jump if (C + Z = 0)

                                                                               91/109
ST7263

INSTRUCTION GROUPS (Cont'd)

Mnemo   Description             Function/Example     Dst           Src   H I NZC
                                                                M, reg
JRULE Jump if (C + Z = 1)       Unsigned <=                     X, Y, A
                                                                M
LD      Load                    dst <= src        reg, M        M           NZ
MUL     Multiply                X,A = X * A       A, X, Y       M
                                                                reg, CC  0      0

NEG     Negate (2's compl)      neg $10           reg, M        M           NZC
NOP     No Operation
                                                                M
OR      OR operation            A=A+M             A                         NZ
                                                                M
POP     Pop from the Stack      pop reg           reg

                                pop CC            CC                     H I NZC

PUSH Push onto the Stack        push Y            M

RCF     Reset carry flag        C=0                                             0

RET     Subroutine Return

RIM     Enable Interrupts       I=0               reg, M                    0
RLC     Rotate left true C      C <= Dst <= C                                       NZC
                                                                                    NZC
RRC     Rotate right true C     C => Dst => C     reg, M
RSP     Reset Stack Pointer     S = Max allowed

SBC     Subtract with Carry     A=A-M-C           A                                 NZC
                                                                                                      1
SCF     Set carry flag          C=1
SIM     Disable Interrupts      I=1                                         1
                                                                                    NZC
SLA     Shift left Arithmetic   C <= Dst <= 0     reg, M                            NZC
                                C <= Dst <= 0     reg, M                            0 ZC
SLL     Shift left Logic                                                            NZC
                                                                                    NZC
SRL     Shift right Logic       0 => Dst => C     reg, M                            NZ
SRA     Shift right Arithmetic  Dst7 => Dst => C  reg, M                            NZ
SUB     Subtraction             A=A-M             A
                                                                            1
SWAP    SWAP nibbles            Dst[7..4] <=> Dst[3..0] reg, M              0
TNZ     Test for Neg & Zero     tnz lbl1
TRAP    S/W trap                S/W interrupt                                       NZ

WFI     Wait for Interrupt      A = A XOR M       A
XOR     Exclusive OR

92/109
                                                                                ST7263

7 ELECTRICAL CHARACTERISTICS

7.1 ABSOLUTE MAXIMUM RATINGS

Devices of the ST72 family contain circuitry to pro-    connect them to an appropriate logic voltage level
tect the inputs against damage due to high static       such as VSS or VDD. it is also recommended to
voltage or electric fields. Nevertheless, it is recom-  connect VDDA and VDD together on application.
mended that normal precautions be observed in           (same remark for VSSA and VSS).
order to avoid subjecting this high-impedance cir-
cuit to voltages above those quoted in the Abso-        All the voltage in the following tables are refer-
lute Maximum Ratings. For proper operation, it is       enced to VSS.
recommended that the input voltage VIN be con-
strained within the range:                              Stresses above those listed as "Absolute Maxi-
                                                        mum Ratings" may cause permanent damage to
           (VSS - 0.3V)  VIN  (VDD + 0.3V)              the device. Functional operation of the device at
                                                        these conditions is not implied. Exposure to maxi-
To enhance reliability of operation, it is recom-       mum rating conditions for extended periods may
mended to configure unused I/Os as inputs and to        affect device reliability.

Table 24. Absolute Maximum Ratings (Voltage Referenced to VSS)

  Symbol                                 Ratings                  Value         Unit
     VDD      Recommended Supply Voltage                      - 0.3 to +6.0      V
    VDDA      Analog Reference Voltage                        - 0.3 to +6.0      V
              Max. variations on Power Line                                     mV
|VDDA - VDD|  Max. variations on Ground Line                        50          mV
|VSSA - VSS|  Total current into VDD/VSS                            50          mA
IVDD - IVSS  Input Voltage                                       80/80          V
              Output Voltage                            VSS - 0.3 to VDD + 0.3   V
      VIN                                               VSS - 0.3 to VDD + 0.3
    VOUT      Ambient Temperature Range                          TL to TH        C
                                                                0 to + 70
      TA      Storage Temperature Range                       -65 to +150        C
              Junction Temperature                                 150           C
     TSTG     Power Dissipation                                     350         mW
      TJ      ESD susceptibility                                   2000          V
      PD

     ESD

                                                                                93/109
ST7263

7.2 THERMAL CHARACTERISTICS                             An approximate relationship between PD and TJ
                                                        (if PI/O is neglected) is given by:
The average chip-junction temperature, TJ, in de-
grees Celsius, may be calculated using the follow-
ing equation:

                 TJ = TA + (PD x JA) (1)*                                PD = K (TJ + 273C) (2)

Where:                                                  Therefore:
TA is the Ambient Temperature in C,
JA is the Package Junction-to-Ambient Thermal                K = PD x (TA + 273C) + JA x PD2 (3)

  Resistance, in C/W,                                  Where:
PD is the sum of PINT and PI/O,
PINT is the product of IDD and VDD, expressed in       K is a constant for the particular part, which may
                                                          be determined from equation (3) by measuring
  Watts. This is the Chip Internal Power                  PD (at equilibrium) for a known TA. Using this val-
PI/O represents the Power Dissipation on Input          ue of K, the values of PD and TJ may be obtained
                                                          by solving equations (1) and (2) iteratively for any
  and Output Pins; User Determined.                       value of TA.
For most applications PI/O< PINT and may be ne-
glected. PI/O may be significant if the device is con-
figured to drive Darlington bases or sink LED Loads.

Table 25. Thermal Characteristics

Symbol  Package                                         Typical Value                        Unit
   JA     SO34                                                  70                           C/W
                                                                50
        PSDIP32

(*): Maximum chip dissipation can directly be obtained from Tj (max), JA and TA parameters.

94/109
                                                                                             ST7263

7.3 OPERATING CONDITIONS

General Operating Conditions
(TA = 0 to +70C unless otherwise specified)

Symbol  Parameter                             Conditions                         Min   Max Unit

                                              fCPU = 4 MHz ; USB not guaranteed  3.00  4.00  V
                                                                                 VIT+
                                              fCPU = 8 MHz ; USB not guaranteed  4.0   4.00

VDD     Supply voltage 1)                     fCPU = 8 MHz or 4 MHz              5.25  5.25  V
                                              USB guaranteed                      12
                                                                                       5.50
                                              fCPU = 8 MHz or 4 MHz
                                              USB not guaranteed

fOSC    External clock frequency                                                       24    MHz

Note 1: USB 1.1 specifies that the power supply must be between 4.00 and 5.25 Volts. The USB cell is
therefore guaranteed only in that range.

                                                                                             95/109
ST7263

7.4 POWER CONSUMPTION

(TA = 0 to +70C unless otherwise specified)

GENERAL

Symbol   Parameter                            Conditions         Min  Typ.  Max Unit

                                              RUN & WAIT mode           5

VDD      Operating Supply Voltage             fOSC = 24 MHz      4      5   5.5                      V
                                                                       14
                                              fCPU = 8 MHz              8

VDDA     Analog Reference Voltage                                4    350   5.5                      V

         CPU RUN mode (see Note 1)            I/O in input mode             20                       mA

IDD      CPU WAIT mode (See Note 2)           fCPU = 8 MHz,                 12                       mA
         CPU HALT mode (see Note 3)             TA = 20C
                                                                            100                      A

         USB Suspend mode (see Note 4) (For VDD : see Note 5)               450                      A

Note 1:  All peripherals running.
Note 2:
Note 3:  Oscillator, 16-bit Timer (free running counter) and watchdog running.
Note 4:  All others peripherals (including EPROM/RAM memories) disabled.

Note 5:  CPU in HALT mode, USB Transceiver disabled, Low Voltage Reset function enabled.

         Low voltage reset function enabled.
         CPU in HALT mode.
         USB in suspend mode. External pull-up (1.5Kohms to USBVCC) and pull-down (15Kohms to VSSA)
         connected on drivers.

         VDD = 5.5 V except in USB Suspend mode where VDD = 5.25 V

96/109
                                                                                                        ST7263

7.5 I/O PORT CHARACTERISTICS

(TA = 0 to +70C unless otherwise specified)

STANDARD I/O PORT PINS

Symbol     Parameter                                          Conditions              Min   Typ Max Unit
                                                                                        -
           Output Low Level Voltage Port A1,                  IOL = -25mA VDD=5V        -   -      1.5  V
           Port A2 (High Current open drain)                                            -

VOL        Output Low Level Voltage Port A0,                  IOL = -1.6mA VDD=5V  VDD-0.8  -      0.4  V
           Port A(3:7), Port C(0:2), Push Pull                                     VDD-1.3
                                                                                   0.7xVDD
           Output Low Level Voltage Port B (0:7),             IOL = -10mA VDD=5V            -      1.3  V
                              Push Pull                                               VSS
                                                                                      80
VOH        Output High Level Voltage Port A0,                 IOH = 1.6mA                   -      -    V
            Port A(3:7), Port C(0:2) Push Pull                                         1

VOH        Output High Level Voltage Port B (0:7)             IOH = 10mA                    -      -    V

           Push Pull

VIH             Input High Level Voltage                      Leading Edge                         VDD  V
           PA(0:7),PB(0:7),PC(0:2),RESET

VIL        Input Low Voltage PA(0-7),                         Trailing Edge                        0.3xVDD V

           PB(0-7), PC(0-2), RESET

RPU        Pull-up resistor                                   VDD = 5V                      100 120 k

CIO        I/O Pin Capacitance 1)                                                           5           pF

tf(IO)out  Output High to Low Level Fall Time                 CL=50pF                       25 2)       ns
                          All I/O ports

tr(IO)out  Output Low to High Level Rise Time      Between 10% and 90%                      25 2)        ns
                I/O ports in Push Pull mode                                                             tCPU

tr(IO)out  External Interrupt pulse time 1)

All voltages are referred to VSS unless otherwise specified.

Note 1: Guaranteed by design, not tested in production.

Note 2: Data based on characterization results, not tested in production.

                                                                                                        97/109
ST7263

7.6 LOW VOLTAGE DETECTOR (LVD) CHARACTERISTICS

LOW VOLTAGE RESET Electrical Specifications

Symbol           Parameter                   Conditions            Min    Typ    Max      Unit

VIT+    Low Voltage Reset Threshold          VDD Max. Variation    3.6    3.75   4.0      V
VIT-                 VDD rising                    50mV/s
Vhys                                                               3.2    3.5    3.7      V
        Low Voltage Reset Threshold          VDD Max. Variation
                    VDD falling                    50mV/s

            Hysteresis (VIT+ - VIT-)                               200    250             mV

7.7 CONTROL TIMING CHARACTERISTICS

(Operating conditions TA = 0 to +70C unless otherwise specified)

CONTROL TIMINGS

Symbol           Parameter                     Conditions           Min   Value  Max      Unit
                                                                          Typ.    24
                                       fcpu = 8MHz                   1.5           8      MHz
fOSC   Oscillator Frequency           from VDD = 0 to 4V          4096                   MHz
fCPU   Operating Frequency                                         200
  tRL   External RESET                                             49152                  tCPU
tPORL   Input pulse Width                                                                 tCPU
TDOGL   Internal Power Reset Duration                                 6                    ns
        Watchdog & Low Voltage Reset                                                      tCPU
        Output Pulse Width                                                                 ms
                                                                                           ms
tDOG   Watchdog Time-out                                                        3145728   ms
                                                                                    384
tOXOV   Crystal Oscillator                                                           50
tDDR   Start-up Time                                                               100
        Power up rise time

Note 1: The minimum period tILIL should not be less than the number of cycle times it takes to execute the
           interrupt service routine plus 21 cycles.

C

98/109
                                                                                             ST7263

7.8 COMMUNICATION INTERFACE CHARACTERISTICS

The values given in the specifications of dedicated
functions are generally not applicable for chips.
Therefore, only the limits listed below are valid for

. the product. T = 0... +70C, VDD - VSS = 5 V unless

otherwise specified

7.8.1 USB - Universal Bus Interface

(Operating conditions TA = 0 to +70C, VDD = 4.0 to 5.25V unless otherwise specified)

USB DC Electrical Characteristics

Parameter                          Symbol  Conditions                   Min.  Max.           Unit

Input Levels:

Differential Input Sensitivity     VDI     I(D+, D-)                    0.2                  V

Differential Common Mode Range VCM         Includes VDI range           0.8            2.5   V

Single Ended Receiver Threshold    VSE                                  0.8            2.0   V

Output Levels

Static Output Low                  VOL     RL of 1.5K ohms to 3.6v                     0.3   V

Static Output High                 VOH     RL of 15K ohm to VSS         2.8            3.6   V

USBVCC: voltage level              USBV    VDD=5v                       3.00           3.60  V

Note 1: RL is the load connected on the USB drivers.

Note 2: All the voltages are measured from the local ground potential.

                                                                                             99/109
ST7263

COMMUNICATION INTERFACE CHARACTERISTICS (Cont'd)
Figure 44. USB: Data signal Rise and fall time

Differential                 Crossover
Data Lines                      points

VCRS

VSS

                          tf               tr

USB: Low speed electrical characteristics

         Parameter            Symbol           Conditions         Min  Max  Unit

Driver characteristics:

         Rise time            tr               Note 1,CL=50 pF    75        ns

                                               Note 1, CL=600 pF       300  ns

         Fall Time            tf               Note 1, CL=50 pF   75        ns

                                               Note 1, CL=600 pF       300  ns

Rise/ Fall Time matching       trfm            tr/tf              80   120  %
                              VCRS
Output signal Crossover                                           1.3  2.0  V
           Voltage

Note1: Measured from 10% to 90% of the data signal. For more detailed informations, please refer to Chapter 7 (Elec-
trical) of the USB specification (version 1.1).

100/109
                                                                                          ST7263

COMMUNICATION INTERFACE CHARACTERISTICS (Cont'd)
7.8.2 I2C - Inter IC Control Interface

I2C/DDC-Bus Timings                            Standard I2C         Fast I2C       Symbol Unit
                          Parameter
                                               Min    Max         Min         Max

Bus free time between a STOP and START con-    4.7           1.3                   TBUF   ms
dition

Hold time START condition. After this period,  4.0           0.6                   THD:STA s

the first clock pulse is generated

LOW period of the SCL clock                    4.7           1.3                   TLOW   s

HIGH period of the SCL clock                   4.0           0.6                   THIGH  s

Set-up time for a repeated START condition     4.7           0.6                   TSU:STA s

Data hold time                                 0 (1)         0 (1)     0.9(2)      THD:DAT ns

Data set-up time                               250           100                   TSU:DAT ns

Rise time of both SDA and SCL signals                 1000 20+0.1Cb 300            TR     ns

Fall time of both SDA and SCL signals                 300    20+0.1Cb 300          TF     ns

Set-up time for STOP condition                 4.0           0.6                   TSU:STO ns

Capacitive load for each bus line                     400              400         Cb     pF

1) The device must internally provide a hold time of at least 300 ns for the SDA signal in order to bridge the undefined
   region of the falling edge of SCL

2) The maximum hold time of the START condition has only to be met if the interface does not stretch the low period of
   SCL signal

Cb = total capacitance of one bus line in pF

                                                                                          101/109
ST7263

7.9 8-BIT ADC CHARACTERISTICS

     Digital Result ADCDR                                                                          GE

255                                                                                                            (1) Example of an actual transfer curve
                                                                                                               (2) The ideal transfer curve
254      1LSBideal  =  V-----D-----D-----A----------V----S----S-----A--                                       (3) End point correlation line
253                           256
                                                                                                               TUE=Total Unadjusted Error: maximum deviation
                                                                          (2)                                  between the actual and the ideal transfer curves.
                                                                                                               OE=Offset Error: deviation between the first actual
7            TUE                                                                    (3)                        transition and the first ideal one.
                                                                                              (1)              GE=Gain Error: deviation between the last ideal
6                                                                                                              transition and the last actual one.
                                                                                                               DLE=Differential Linearity Error: maximum devia-
5                                                                         ILE                                  tion between actual steps and the ideal one.
                                                                                                               ILE=Integral Linearity Error: maximum deviation
4        OE                                                                                                    between any actual transition and the end point
                                                                                                               correlation line.
3                                                                              DLE
                                                                                                                  Vin (LSBideal)
2

1                          1 LSB(ideal)

0        1234567                                                                    253 254 255 256
                                                                                                         VDDA
   VSSA

ADC Analog to Digital Converter (8-bit)

Symbol              Parameter                                                       Conditions                 Min  Typ            Max   Unit
                                                                                                                                     2
|TUE|    Total unadjusted error*                                               fADC=fCPU=4MHz                  -1                    1    LSB
OE       Offset error*                                                         VDD=VDDA=5V                     -2                    2
GE       Gain Error*                                                                                                                 1      V
|DLE|    Differential linearity error*                                         fADC=fCPU=4MHz                  VSSA                  2     mA
|ILE|    Integral linearity error*                                             VDD=VDDA=5V                                      1          s
VAIN     Conversion range voltage                                                                                                  VDDA    s
IADC     A/D conversion supply current                                                                                          8        1/fADC
tSTAB    Stabilization time after enable ADC                                                                                   32   30     s
                                                                                                                                8        1/fADC
tLOAD    Sample capacitor loading time                                                                                         32   20     
                                                                                                                                    18     
tCONV Hold conversion time                                                                                                          22     pF

RAIN     External input resistor

RADC Internal input resistor

CSAMPLE Sample capacitor

*Note: ADC Accuracy vs. Negative Injection Current:
For Iinj-=0.8mA, the typical leakage induced inside the die is 1.6A and the effect on the ADC accuracy is a loss of 1 LSB
by 10K increase of the external analog source impedance.
These measurements results and recommandations are done in the worst condition of injection:
- negative injection
- injection to an Input with analog capability ,adjacent to the enabled Analog Input
- at 5V VDD supply, and worse temperature case.

102/109
8-BIT ADC CHARACTERISTICS (Cont'd)                                       ST7263

          RAIN                                    VDD          Sampling  Chold
                                                VT = 0.6V        Switch  22.4 pF
                                                                         VSS
    VAIN                                                   SS

                                     Px.x/AINx

                                     Cpin

Cpin = input capacitance             5pF

VT        = threshold voltage                   VT = 0.6V   leakage
                                                           1A
SS        = sampling switch

Chold = sample/hold
               capacitance

leakage = leakage current
               at the pin due
               to various junctions

                                                                         103/109
ST7263

8 PACKAGE CHARACTERISTICS

8.1 PACKAGE MECHANICAL DATA
Figure 45. 34-Pin Shrink Plastic Small Outline Package, 300-mil Width

                                                                      Dim.     mm                   inches

                                                                            Min Typ Max Min Typ Max

                                                                      A 2.46          2.64 0.097            0.104

                                                                      A1 0.13         0.29 0.005            0.0115

                                                                      B 0.36          0.48 0.014            0.019

        0.10mm                                                        C 0.23          0.32 0.0091           0.0125
           .004
                                                                      D 17.73         18.06 0.698           0.711
seating plane

                                                                      E 7.42          7.59 0.292            0.299

                                                                      e        1.02                 0.040

                                                                      H 10.16         10.41 0.400           0.410

                                                                      h 0.64          0.74 0.025            0.029

                                                                      K                      0             8

                                                                      L 0.61          1.02 0.024            0.040

                                                                                     Number of Pins

                                                                      N               34

                                                               SO34S

Figure 46. 32-Pin Shrink Plastic Dual in Line Package, 400-mil Width

                                                            E         Dim.     mm                   inches
                          See Lead Detail
                                                                            Min Typ Max Min Typ Max

                                                                      A 3.56 3.76 5.08 0.140 0.148 0.200

                                                                      A1 0.51                0.020

                                    C                                 A2 3.05 3.56 4.57 0.120 0.140 0.180
                                             eA
           b1 b                              eB                       b 0.36 0.46 0.58 0.014 0.018 0.023
                      e3
                      D                                               b1 0.76 1.02 1.40 0.030 0.040 0.055

N                                                                     C 0.20 0.25 0.36 0.008 0.010 0.014

1                                                                    D 27.43 27.94 28.45 1.080 1.100 1.120

                                             A2                       E 9.91 10.41 11.05 0.390 0.410 0.435
                                                    A
                                                                      E1 7.62 8.89 9.40 0.300 0.350 0.370
                                            A1 L
                                E1                                    e        1.78                 0.070
                          N/2       e
                                                                      eA       10.16                0.400
                                                 VR01725J
                                                                      eB              12.70                 0.500

                                                                      L 2.54 3.05 3.81 0.100 0.120 0.150

                                                                                   Number of Pins

                                                                      N               32

104/109
                                                                                                                              ST7263

Figure 47. 32-Pin Shrink Ceramic Dual In-Line Package                                            Dim.     mm                  inches

                                                                                       CDIP32SW        Min Typ Max Min Typ Max

                                                                                                 A               3.63                 0.143

                                                                                                 A1 0.38               0.015

                                                                                                 B 0.36 0.46 0.58 0.014 0.018 0.023

                                                                                                 B1 0.64 0.89 1.14 0.025 0.035 0.045

                                                                                                 C 0.20 0.25 0.36 0.008 0.010 0.014

                                                                                                 D 29.41 29.97 30.53 1.158 1.180 1.202

                                                                                                 D1       26.67               1.050

                                                                                                 E        10.16               0.400

                                                                                                 E1 9.45 9.91 10.36 0.372 0.390 0.408

                                                                                                 e        1.78                0.070

                                                                                                 G        9.40                0.370

                                                                                                 G1       14.73               0.580

                                                                                                 G2       1.12                0.044

                                                                                                 L        3.30                0.130

                                                                                                         7.37                0.290

                                                                                                          Number of Pins

                                                                                                 N               32

                                                                                                                              105/109
ST7263

9 DEVICE CONFIGURATION AND ORDERING INFORMATION

The following section deals with the procedure for
transfer of customer codes to STMicroelectronics.

9.1 DEVICE ORDERING INFORMATION AND TRANSFER OF CUSTOMER CODE

Customer code is made up of the ROM contents.      The customer code should be communicated to
The ROM contents are to be sent on diskette, or    STMicroelectronics with the correctly completed
by electronic means, with the hexadecimal file in  OPTION LIST appended.
.S19 format generated by the development tool.
All unused bytes must be set to FFh.               The STMicroelectronics Sales Organization will be
                                                   pleased to provide detailed information on con-
                                                   tractual points.

Figure 48. Sales Type Coding Rules

                                                Family
                                                Version Code
                                                Sub family
                                                Subset Index
                                                Number of pins
                                                ROM Size Code
                                                Package Type
                                                Temperature Code
                                                ROM Code (three letters)

ST72 T 63 1 K 4 B 1 / xxx

                 0 = 25C             B = Plastic DIP 4 = 16K K = 32/34 pins No letter = ROM

                 1 = Standard (0 to +70C) D = Ceramic DIP 2 = 8K                  E = EPROM

                                      M = Plastic SO 1 = 4K                        T = OTP

Subset index : 1 = fully featured; other number = downgraded versions

Table 26. Ordering Information                     Note 1. /xxx stands for the ROM code name as-
                                                   signed by STMicroelectronics.
                   Program
Sales Type 1)      Memory     RAM     Package      Table 27. Development Tools
                    (bytes)  (bytes)  CSDIP32
ST72E631K4D0     16K EPROM                         Development Tool       Sales Type        Remarks
ST72631K4M1/xxx    16K ROM     512      SO34
ST72T631K4M1       16K OTP            PSDIP32      Real time emulator ST7263-EMU2         220V Power
ST72631K4B1/xxx    16K ROM     256                                                        Supply
ST72T631K4B1       16K OTP              SO34       EPROM                  ST72E63-EPB/EU  110V Power
ST72632K2M1/xxx    8K ROM      256    PSDIP32      Programming            ST72E63-EPB/US  Supply
ST72T632K2M1        8K OTP                         Board
ST72632K2B1/xxx    8K ROM               SO34
ST72T632K2B1        8K OTP            PSDIP32
ST72633K1M1/xxx    4K ROM
ST72T633K1M1        4K OTP
ST72633K1B1/xxx    4K ROM
ST72T633K1B1        4K OTP

106/109
                                                                                                                ST7263

                  ST7263X MICROCONTROLLER OPTION LIST

Customer: . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Address: . . . . . . . . . . . . . . . . . . . . . . . . . . . .

                 ............................
Contact: . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Phone No: . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Reference : . . . . . . . . . . . . . . . . . . . . . . . . . . . .

STMicroelectronics references:

Device:           [ ] ST72631K4

                  [ ] ST72632K2

                  [ ] ST72633K1

Package:          [ ] Dual in Line Plastic
                  [ ] Small Outline Plastic

                     Specify conditioning
                                [ ] Standard (stick)
                                [ ] Tape & Reel

                  [ ] Die form
                     Specify conditioning
                                [ ] Inked unscribed wafers
                                [ ] Inked and scribed wafers

Special Marking:  [ ] No                                             [ ] Yes "_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _"

For marking, one line is possible with maximum 13 characters.

Authorized characters are letters, digits, '.', '-', '/' and spaces only.

We have checked the ROM code verification file returned to us by STMicroelectronics. It conforms
exactly with the ROM code file orginally supplied. We therefore authorize STMicroelectronics to
proceed with device manufacture.

Signature . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Date      ............................

                                                                                                                107/109
ST7263

9.2 ST7 APPLICATION NOTES

IDENTIFICATION                               DESCRIPTION

PROGRAMMING AND TOOLS

AN985           EXECUTING CODE IN ST7 RAM

AN986           USING THE ST7 INDIRECT ADDRESSING MODE

AN987           ST7 IN-CIRCUIT PROGRAMMING

AN988           STARTING WITH ST7 ASSEMBLY TOOL CHAIN

AN989           STARTING WITH ST7 HIWARE C

AN1039          ST7 MATH UTILITY ROUTINES

AN1064          WRITING OPTIMIZED HIWARE C LANGUAGE FOR ST7

AN1106          TRANSLATING ASSEMBLY CODE FROM HC05 TO ST7

EXAMPLE DRIVERS

AN969           ST7 SCI COMMUNICATION BETWEEN THE ST7 AND A PC

AN970           ST7 SPI COMMUNICATION BETWEEN THE ST7 AND EPROM

AN971           ST7 IC COMMUNICATION BETWEEN THE ST7 AND EPROM

AN972           ST7 SOFTWARE SPI MASTER COMMUNICATION

AN973           SCI SOFTWARE COMMUNICATION WITH A PC USING ST72251 16-BIT TIMER

AN974           REAL TIME CLOCK WITH THE ST7 TIMER OUTPUT COMPARE

AN976           DRIVING A BUZZER USING THE ST7 PWM FUNCTION

AN979           DRIVING AN ANALOG KEYBOARD WITH THE ST7 ADC

AN980           ST7 KEYPAD DECODING TECHNIQUES, IMPLEMENTING WAKE-UP ON KEYSTROKE

AN1017          USING THE ST7 USB MICROCONTROLLER

AN1041          USING ST7 PWM SIGNAL TO GENERATE ANALOG OUTPUT (SINUSOID)

AN1042          ST7 ROUTINE FOR IC SLAVE MODE MANAGEMENT

AN1044          MULTIPLE INTERRUPT SOURCES MANAGEMENT FOR ST7 MCUS

AN1045          ST7 SOFTWARE IMPLEMENTATION OF IC BUS MASTER

AN1046          ST7 UART EMULATION SOFTWARE

AN1047          MANAGING RECEPTION ERRORS WITH THE ST7 SCI PERIPHERAL

AN1048          ST7 SOFTWARE LCD DRIVER

AN1078          ST7 TIMER PWM DUTY CYCLE SWITCH FOR TRUE 0% or 100% DUTY CYCLE

AN1082          DESCRIPTION OF THE ST72141 MOTOR CONTROL

AN1083          ST72141 BLDC MOTOR CONTROL SOFTWARE AND FLOWCHART EXAMPLE

AN1129          PWM MANAGEMENT FOR BLDC MOTOR DRIVES USING THE ST72141

AN1130          BRUSHLESS DC MOTOR DRIVE WITH ST72141

AN1148          USING THE ST7263 FOR DESIGNING A USB MOUSE

AN1149          HANDLING SUSPEND MODE ON A USB MOUSE

AN1180          USING THE ST7263 KIT TO IMPLEMENT A USB GAME PAD

AN1182          USING THE ST7 USB LOW-SPEED FIRMWARE

PRODUCT OPTIMIZATION

AN982           USING CERAMIC RESONATORS WITH THE ST7

AN1014          HOW TO MINIMIZE THE ST7 POWER CONSUMPTION

AN1070          ST7 CHECKSUM SELFCHECKING CAPABILITY

AN1179          PROGRAMMING ST7 FLASH MICROCONTROLLERS IN REMOTE ISP

PRODUCT EVALUATION

AN910           ST7 AND ST9 PERFORMANCE BENCHMARKING

AN990           ST7 BENEFITS VERSUS INDUSTRY STANDARD

AN1086          ST7 / ST10U435 CAN-do SOLUTIONS FOR CAR MULTIPLEXING

AN1150          BENCHMARK ST72 VS PC16

AN1151          PERFORMANCE COMPARISON BETWEEN ST72254 & PC16F8

9.3 TO GET MORE INFORMATION
To get the latest information on this product please use the ST web server: http://mcu.st.com/

108/109
                                                                                   ST7263

10 SUMMARY OF CHANGES

Description of the changes between the current release of the specification and the previous one.

Revision  Main changes                                                                Date
                                                                                   August 00
1.8       Changed status of the document (datasheet instead of preliminary data).
          Added Section 9.2 and section 9.3 on page 108.

Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequences
of use of such information nor for any infringement of patents or other rights of third parties which may result from its use. No license is granted
by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are subject
to change without notice. This publication supersedes and replaces all information previously supplied. STMicroelectronics products are not
authorized for use as critical components in life support devices or systems without the express written approval of STMicroelectronics.

                                                     The ST logo is a registered trademark of STMicroelectronics
                                                            2001 STMicroelectronics - All Rights Reserved.

Purchase of I2C Components by STMicroelectronics conveys a license under the Philips I2C Patent. Rights to use these components in an
                  I2C system is granted provided that the system conforms to the I2C Standard Specification as defined by Philips.
                                                                  STMicroelectronics Group of Companies

Australia - Brazil - China - Finland - France - Germany - Hong Kong - India - Italy - Japan - Malaysia - Malta - Morocco - Singapore - Spain
                                                             Sweden - Switzerland - United Kingdom - U.S.A.
                                                                                http://www.st.com

                                                                                                                                                      109/109
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved